(57)【特許請求の範囲】
【請求項１】
入力信号を受信するように、共通に結合された信号分類器ブロックおよび遅延ブロックであって、
前記遅延ブロックが、前記入力信号の遅延バージョンを供給するためのものであり、
前記信号分類器ブロックが、前記入力信号を分類し、電力レベル信号及び前記入力信号の分類に応答してデジタルプリディストーション（ＤＰＤ）エンジンのパラメータ表示用の構成情報を有する構成信号を生成するためのものである、信号分類器ブロックおよび遅延ブロックと、
前記入力信号の遅延バージョンに基づくプリディストーション処理済みの出力信号を供給するための非線形フィルタを含むＤＰＤエンジンと
を含み、
前記非線形フィルタが、前記電力レベル信号及び前記構成信号の構成情報に基づいて格納される、
信号前処理用の装置。
【請求項２】
前記プリディストーション処理済みの出力信号が、前記ＤＰＤエンジンの下流側に結合された電力増幅器の非線形性の影響を低減するように構成され、前記信号分類器ブロックが、
入力信号を受信して、前記入力信号から得られる複素数データサンプルからデータブロックを提供するためのパーサブロックと、
前記データブロックを受信して、前記データブロック用のウィンドウ処理済みサンプルのセットを提供するためのウィンドウ処理ブロックと、
前記ウィンドウ処理済みサンプルのセットを受信して、前記ウィンドウ処理済みサンプルのセットについてのスペクトル情報を提供するためのフーリエ変換ブロックと、
前記スペクトル情報および信号分類情報を受信して、前記構成信号を供給するための信号解析装置と
を含む、請求項１に記載の装置。
【請求項３】
前記パーサブロックが、前記入力信号の前記データをバッファリングして、前記データブロックを出力するためのバッファである、請求項２に記載の装置。
【請求項４】
前記データブロックが、重なり合ったデータブロック、または重なり合っていないデータブロックである、請求項３に記載の装置。
【請求項５】
前記スペクトル情報が、前記信号解析装置に並列に提供される、請求項２に記載の装置。
【請求項６】
前記信号分類情報が、複数の異なる波形についてのメタデータを含み、
前記構成情報を提供する際に使用される前記入力信号についての前記メタデータの一部分が、前記電力増幅器の動作を、その非線形性を補償することによって向上させる、請求項２に記載の装置。
【請求項７】
前記メタデータが、
前記複数の異なる波形における複数の異なる信号タイプについての、周波数帯域幅情報および変調情報か、または
前記複数の異なる波形における複数の異なる信号タイプについての、周波数帯域幅情報および変調情報、ならびに電力レベル情報を含む、請求項６に記載の装置。
【請求項８】
前記ＤＰＤエンジンが、前記入力信号の前記遅延バージョン、前記構成信号、およびプリディストーション係数を更新するための電力増幅器適合に関連するフィードバック信号を受信するためのパラメータ推定エンジンを含む、請求項２に記載の装置。
【請求項９】
前記フィードバック信号がプリディストーション係数適合情報を有し、
前記構成情報が、前記プリディストーション係数を更新するために識別される信号タイプ向けの専用のパラメータ推定エンジンに、前記パラメータ推定エンジンを変えるための、前記入力信号の識別された信号タイプ向けであり、
前記信号タイプが、ＷＣＤＭＡ信号、ＬＴＥ信号、ＧＳＭ信号、およびＣＤＭＡ２０００信号からなるグループから選択される、請求項８に記載の装置。
【請求項１０】
前記ＤＰＤエンジンがさらに、前記入力信号の前記遅延バージョンおよび前記プリディストーション係数を受信するためのプリディストーションデータ経路ブロックを含み、
前記プリディストーションデータ経路ブロックが、前記プリディストーション係数を前記非線形フィルタにおけるフィルタ係数として適用するように結合された前記非線形フィルタを含む、請求項８に記載の装置。
【請求項１１】
前記ＤＰＤエンジンがさらに、前記入力信号の前記遅延バージョンおよび前記プリディストーション係数を受信するためのプリディストーションデータ経路ブロックを含み、
前記プリディストーションデータ経路ブロックが、
前記非線形フィルタと、
前記プリディストーション係数を受信し、受信した前記プリディストーション係数を前記非線形フィルタのルックアップテーブルに割り当てるための、プリディストーション係数対ルックアップテーブルのビルダとを含み、
前記非線形フィルタの前記ルックアップテーブルが、フィルタ係数として記憶および提供するための前記プリディストーション係数を受信するように結合される、請求項８に記載の装置。
【請求項１２】
前記ルックアップテーブルが、
前記ルックアップテーブルと、少なくとも１つの他のルックアップテーブルとの間での同じ変調タイプおよび同じ帯域幅における電力レベル、
変調タイプ、および、前記ルックアップテーブルと、前記少なくとも１つの他のルックアップテーブルとの間での同じ帯域幅における電力レベルもしくは同じ電力レベルにおける帯域幅のうち少なくとも１つ、または、
前記ルックアップテーブルと、前記少なくとも１つの他のルックアップテーブルとの間での同じ変調タイプにおける電力レベルおよび帯域幅
に従って、前記非線形フィルタの前記少なくとも１つの他のルックアップテーブルから分離される、請求項１１に記載の装置。
【請求項１３】
信号分類器ブロックおよび遅延ブロックによって入力信号を受信することと、
前記入力信号を前記遅延ブロックによって遅延させて、その遅延バージョンを供給することと、
前記信号分類器ブロックを用いて前記入力信号を分類することと、
前記信号分類器ブロックによって構成信号を生成することであって、生成された前記構成信号が、電力レベル信号及び前記入力信号の分類に応答してデジタルプリディストーション（ＤＰＤ）エンジンのパラメータ表示用の構成情報を有する、生成することと、
ＤＰＤエンジンの非線形フィルタを、前記電力レベル信号及び前記構成信号の構成情報に基づいて格納することと、
前記非線形フィルタを用いて、前記入力信号を前記ＤＰＤエンジンによってプリディストーション処理して、前記入力信号の遅延されたバージョンに基づいてプリディストーション処理済みの出力信号を供給することと
を含む、信号前処理のための方法。
【請求項１４】
前記ＤＰＤエンジンからの前記プリディストーション処理済みの出力信号を出力して、前記プリディストーション処理済みの出力信号を受信するよう下流側に結合された電力増幅器のアナログ出力における非線形性を低減することをさらに含み、前記信号分類器ブロックによる前記分類することおよび前記生成することが、
前記入力信号をパーサブロックを用いてパースして、前記入力信号から得られる複素数データサンプルからデータブロックを提供することと、
ウィンドウ処理ブロックによって前記データブロックを受信することと、
前記ウィンドウ処理ブロックを用いて前記データブロックをウィンドウ処理して、前記データブロック用の対応するウィンドウ処理済みサンプルのセットを提供することと、
フーリエ変換ブロックによって前記ウィンドウ処理済みサンプルのセットを受信することと、
前記ウィンドウ処理済みサンプルのセットを前記フーリエ変換ブロックを用いて変換して、ウィンドウ処理済みサンプルのそれぞれのセットについてのスペクトル情報を提供することと、
前記スペクトル情報および信号分類データを信号解析装置によって受信することと、
前記信号分類データを使用した分類のために前記信号解析装置によって前記スペクトル情報を解析して、前記構成信号を供給することと
を含み、
前記信号解析装置によって、前記入力信号についての前記信号分類データを使用して、前記電力増幅器の動作を、その前記非線形性を補償することによって向上させるための前記構成情報を提供する、請求項１３に記載の方法。
【請求項１５】
前記プリディストーション処理することが、
前記入力信号の前記遅延バージョン、前記構成信号、およびプリディストーション係数を提供するための電力増幅器適合に関連するフィードバック信号を使用してパラメータを推定することと、
前記プリディストーション係数を使用して前記入力信号の前記遅延バージョンを非線形フィルタリングして、前記プリディストーション処理済みの出力信号を供給することと
を含み、
前記フィードバック信号が、前記プリディストーション係数を更新するための前記アナログ出力に関連する、プリディストーション係数適合情報を提供するためのものである、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の説明は、集積回路デバイス（「ＩＣ」）に関する。より詳細には、以下の説明は、ＩＣ用の波形適合可能なデジタルプリディストーションに関する。
【背景技術】
【０００２】
デジタルプリディストーション（「ＤＰＤ」）は、ワイヤレス基地局またはセルラー基地局で使用される。ＤＰＤは、電力増幅器において効率を改善するため、および／またはＲＦチェーンでの非線形性に関連するスペクトルリグロースを低減するために、たとえば遠隔無線ユニット（「ＲＲＵ」）で使用してもよい。したがって、ＤＰＤを使用して、スペクトルリグロースがスペクトル放射マスクを乱さない、または隣接スペクトルの通信に干渉しないことを確実にすることができる。集積回路チップの供給者は、様々な異なる波形に対してＤＰＤを提供する際に、入力信号の差についての課題に直面することがある。
【０００３】
したがって、プリディストーション処理すべき様々な異なる入力波形のいずれについても、信号変化を管理することのできるＤＰＤシステムを提供することが望ましく、また有用であろう。
【発明の概要】
【０００４】
装置は概して、信号の前処理に関する。このような装置では、入力信号を受信するように、信号分類器ブロックと遅延ブロックが共通に結合されている。遅延ブロックは、入力信号の遅延バージョンを供給するためのものである。信号分類器ブロックは、入力信号を分類し、この入力信号の分類に応答して、デジタルプリディストーション（「ＤＰＤ」）エンジンのパラメータ表示用の構成情報を有する構成信号を生成するためのものである。ＤＰＤエンジンは、入力信号の遅延バージョンおよび構成信号を受信し、プリディストーション処理済みの出力信号を供給するためのものである。
【０００５】
場合によっては、プリディストーション処理済みの出力信号は、ＤＰＤエンジンの下流側に結合された電力増幅器の非線形性の影響を低減するように構成してもよい。信号分類器ブロックは、入力信号を受信して、この入力信号から得られる複素数データサンプルからデータブロックを提供するためのパーサブロックと、データブロックを受信して、このデータブロック用のウィンドウ処理済みサンプルのセットを提供するためのウィンドウ処理ブロックと、ウィンドウ処理済みサンプルのセットを受信して、このウィンドウ処理済みサンプルのセットについてのスペクトル情報を提供するためのフーリエ変換ブロックと、スペクトル情報および信号分類情報を受信して、構成信号を供給するための信号解析装置とを含んでもよい。
【０００６】
場合によっては、このパーサブロックは、入力信号のデータをバッファリングして、データブロックを出力するためのバッファでもよい。
【０００７】
場合によっては、このデータブロックは、重なり合ったデータブロックでもよい。
【０００８】
場合によっては、このデータブロックは、重なり合っていないデータブロックでもよい。
【０００９】
場合によっては、このスペクトル情報は、信号解析装置と並列に提供してもよい。
【００１０】
場合によっては、この信号分類情報は、複数の異なる波形についてのメタデータを含んでもよく、構成情報を提供する際に使用される入力信号についてのこのメタデータの一部分が、電力増幅器の動作を、その非線形性を補償することによって向上させる。
【００１１】
場合によっては、メタデータには、複数の異なる波形における複数の異なる信号タイプについての、周波数帯域幅情報および変調情報が含まれ得る。
【００１２】
場合によっては、メタデータには、複数の異なる波形における複数の異なる信号タイプについての、周波数帯域幅情報および変調情報、ならびに電力レベル情報が含まれ得る。
【００１３】
場合によっては、ＤＰＤエンジンは、入力信号の遅延バージョン、構成信号、およびプリディストーション係数を更新するためのフィードバック信号を受信するためのパラメータ推定エンジンを含んでもよい。
【００１４】
場合によっては、このフィードバック信号は、プリディストーション係数適合情報を有してもよい。構成情報は、パラメータ推定エンジンを、プリディストーション係数を更新するために識別される信号タイプ向けの専用のパラメータ推定エンジンに変えるための、入力信号の識別された信号タイプ向けでもよい。信号タイプは、ＷＣＤＭＡ信号、ＬＴＥ信号、ＧＳＭ信号、およびＣＤＭＡ２００信号からなるグループから選択してもよい。
【００１５】
場合によっては、ＤＰＤエンジンはさらに、入力信号の遅延バージョン、およびプリディストーション係数を受信するためのプリディストーションデータ経路ブロックを含んでもよい。このプリディストーションデータ経路ブロックは、プリディストーション係数を非線形フィルタにおけるフィルタ係数として適用するように結合された非線形フィルタを含んでもよい。
【００１６】
場合によっては、ＤＰＤエンジンはさらに、入力信号の遅延バージョン、およびプリディストーション係数を受信するためのプリディストーションデータ経路ブロックを含んでもよい。このプリディストーションデータ経路ブロックは、非線形フィルタ、および、プリディストーション係数を受信し、受信したプリディストーション係数を非線形フィルタのルックアップテーブルに割り当てるための、プリディストーション係数対ルックアップテーブルのビルダを含んでもよい。非線形フィルタのルックアップテーブルは、フィルタ係数としてプリディストーション係数を受信するように結合してもよい。
【００１７】
場合によっては、ルックアップテーブルは、このルックアップテーブルと、少なくとも１つの他のルックアップテーブルとの間での同じ変調タイプおよび同じ帯域幅における電力レベルに従って、非線形フィルタの少なくとも１つの他のルックアップテーブルから分離してもよい。
【００１８】
場合によっては、ルックアップテーブルは、変調タイプ、および、このルックアップテーブルと、少なくとも１つの他のルックアップテーブルとの間での同じ帯域幅における電力レベルまたは同じ電力レベルにおける帯域幅のうち少なくとも１つに従って、非線形フィルタの少なくとも１つの他のルックアップテーブルから分離してもよい。
【００１９】
場合によっては、ルックアップテーブルは、このルックアップテーブルと、少なくとも１つの他のルックアップテーブルとの間での同じ変調タイプにおける電力レベルおよび帯域幅に従って、非線形フィルタの少なくとも１つの他のルックアップテーブルから分離してもよい。
【００２０】
方法は概して、信号の前処理に関する。このような方法では、信号分類器ブロックおよび遅延ブロックによって、入力信号が受信される。この入力信号は、その遅延バージョンを供給するため、遅延ブロックによって遅延される。この入力信号は、信号分類器ブロックを用いて分類される。信号分類器ブロックによって、構成信号が生成される。この構成信号は、入力信号分類に応答して、デジタルプリディストーション（「ＤＰＤ」）エンジンのパラメータ表示用の構成情報を含むように生成される。入力信号の遅延バージョンおよび構成信号は、ＤＰＤエンジンによって受信される。この入力信号は、ＤＰＤエンジンによってプリディストーション処理されて、プリディストーション処理済みの出力信号を供給する。
【００２１】
場合によっては、この方法はさらに、ＤＰＤエンジンからのプリディストーション処理済みの出力信号を出力して、このプリディストーション処理済みの出力信号を受信するよう下流側に結合された電力増幅器のアナログ出力における非線形性を低減することを含む。信号分類器ブロックによって分類することおよび生成することは、入力信号をパーサブロックを用いてパースして、入力信号から得られる複素数データサンプルからデータブロックを提供することと、ウィンドウ処理ブロックによってデータブロックを受信することと、ウィンドウ処理ブロックを用いてデータブロックをウィンドウ処理して、データブロック用のウィンドウ処理済みサンプルの対応するセットを提供することと、フーリエ変換ブロックによってこのウィンドウ処理済みサンプルのセットを受信することと、このウィンドウ処理済みサンプルのセットを、フーリエ変換ブロックを用いて変換して、ウィンドウ処理済みサンプルのそれぞれのセットについてのスペクトル情報を提供することと、スペクトル情報および信号分類データを信号解析装置によって受信することと、信号分類データを使用した分類のために信号解析装置によってスペクトル情報を解析して、構成信号を供給することとを含んでもよい。信号解析装置によって、入力信号についての信号分類データを使用して、電力増幅器の動作を、その非線形性を補償することによって向上させるための構成情報を提供してもよい。
【００２２】
場合によっては、プリディストーション処理することは、入力信号の遅延バージョン、構成信号、およびプリディストーション係数を提供するためのフィードバック信号を使用してパラメータを推定することと、プリディストーション係数を使用して入力信号の遅延バージョンを非線形フィルタリングして、プリディストーション処理済みの出力信号を供給することとを含んでもよい。フィードバック信号は、プリディストーション係数を更新するためのアナログ出力に関連する、プリディストーション係数適合情報を提供するためのものでもよい。
【００２３】
発明を実施するための形態および特許請求の範囲を考察することから、他の特徴が理解されよう。
【００２４】
添付図面には、例示的な装置、および／または方法が示してある。しかし、添付図面は、特許請求の範囲に記載の範囲を限定するものと解釈すべきではなく、もっぱら説明および理解するためのものである。
【図面の簡単な説明】
【００２５】
【図１】例示的な信号前処理ブロックを示すブロック図である。
【図２】データ送信用の例示的な送信システムを示すブロック図である。
【図３−１】例示的なデジタルプリディストーション（「ＤＰＤ」）エンジンを示すブロック図である。
【図３−２】別の例示的なＤＰＤエンジンを示すブロック図である。
【図４】ルックアップテーブルの例示的なスタックを示すブロック図である。
【図５】例示的な信号前処理フローを示す流れ図である。
【図６】図５の信号前処理フローの動作における例示的な動作を示す流れ図である。
【図７】例示的な柱状のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す、簡略化されたブロック図である。
【発明を実施するための形態】
【００２６】
以下の説明では、本明細書に記載の具体例をより完全に説明するため、数多くの具体的な詳細について述べる。しかし、１つまたは複数の他の例、および／またはこれらの例の変形形態は、以下に述べるあらゆる具体的な詳細を用いることなく実施してもよいことが、当業者には明白になるはずである。その他の例では、本明細書における各例の説明を曖昧にしないよう、よく知られた特徴については詳細に説明しなかった。説明を容易にするために、同じ番号のラベルを様々な図に使用して同じアイテムを指すが、代替例においては、これらのアイテムは異なっていてもよい。
【００２７】
例示的な装置および／または方法が本明細書に記載されている。用語「例示的」は、本明細書では、「実例、事例、または例示として働く」ことを意味するように使用されることを理解されたい。本明細書で「例示的」と記述されたいかなる例または特徴も、必ずしも、好ましいものとして、または他の例もしくは特徴に勝るほど有利なものとして解釈されるものではない。
【００２８】
いくつかの図で例示的に示した各例を説明する前に、さらに理解を進めるために一般的な導入説明をおこなう。
【００２９】
線形化性能は、たとえば、電力付加効率、および隣接チャネル電力比（「ＡＣＰＲ」）での改善に関して測定され、信号処理チェーンおよび／または出力電力レベルの関数でもよい。このような線形化性能は、使用される電力増幅器の特性に密接に結びついていることがある。２０ＭＨｚの３つのＬＴＥ搬送波を含む例を考えてみる。これら３つのＬＴＥ２０信号は、波形整形され、アップサンプリングされ、混合されて、マルチキャリアの周波数分割多重された合成波形を形成する。この波形信号は、ＤＡＣ、ＲＦチェーン、次いで電力増幅器に送られてもよい。各ＬＴＥ２０信号は、独立したデータを運んでもよい。ＯＦＤＭシンボルでのサブキャリアローディングが変動すると、その搬送波において電力が変化する。
【００３０】
線形化性能を向上させるため、隣接チャネル漏洩の低減が有用になることがある。このように低減するには、以下に述べるように、ＤＰＤシステムは、これらの電力変動に応答して、すなわち信号変化を管理することによって、その挙動を修正してもよい。
【００３１】
ＤＰＤシステムを何らかの形で導入する際、個々の搬送波へのアクセスが利用可能でなくてもよく、またはこれが都合よくアクセス可能でなくてもよい。たとえば、コンポジット入力信号が基地局の一部で組み立てられ、光ファイバもしくは同軸ケーブル、または他の媒体上で、このような基地局の遠隔ユニットまで送られるように区画が存在してもよく、このような遠隔ユニットは、ＤＰＤシステム、ＲＦ電子装置、および電力増幅器を含む。別の例では、ＤＰＤシステムは、処理チェーン内の１つのモジュール、すなわちその中のＤＰＤサブシステム内にカプセル化してもよく、したがって、無線機設計者は、サイドチャネル情報をＤＰＤ処理ユニットに転送しようとする回路を挿入するというさらに複雑なことに煩わされることがない。
【００３２】
以下でさらに詳細に述べるように、ＤＰＤエンジンに付加情報が提供されて、変調タイプ、帯域幅、および／または電力レベルに従って、このようなＤＰＤエンジンを汎用ＤＰＤエンジンから入力信号用の専用ＤＰＤエンジンへと変換する。このサイド情報またはサイドチャネル情報は、ＤＰＤシステムを含む信号前処理ブロック内で提供される。したがって、送信システム内では、ワイヤレス基地局などで電力増幅器によって入力ＤＣ電力をＲＦエネルギーに変えることの有効性を、こうした付加情報を使用するＤＰＤシステムによって信号変化を管理することによって向上させてもよい。電力増幅器の線形化を含むがこれに限定されない効率の向上に結びつく向上されたプリディストーションは、ＣＡＰＥＸ、ＯＰＥＸ、物理サイズの縮小、および／または基地局無線のカバレッジの拡大にプラスの影響を及ぼすことがある。このようなコンポジット入力信号は、マルチキャリア信号またはマルチＲＡＴ（「無線アクセス技術」）信号でもよく、この信号に対する本明細書に記載のスペクトル処理は、ＤＰＤシステム内で局所的に使用して、このような合成波形を解析し、そこからパラメータを導出して、ＤＰＤシステムの挙動をこのような合成波形に適合させてもよい。
【００３３】
前述の一般的な理解を念頭に置いて、ＤＰＤ用に管理された信号変化を用いる信号前処理についての様々な構成を、以下で全体的に説明する。
【００３４】
図１は、例示的な信号前処理ブロック１００を示すブロック図である。信号前処理ブロック１００は、信号分類器ブロック１１０、遅延ブロック１１４、およびデジタルプリディストーション（「ＤＰＤ」）エンジン１１６を含む。信号分類器ブロック１１０は、パーサブロック１１１、ウィンドウ処理ブロック１１２、フーリエ変換ブロック１１３、および信号解析装置１１５を含む。信号分類器ブロック１１０と遅延ブロック１１４は、信号前処理ブロック１００の入力ノード１２１において共通に結合して、入力信号１０１を受信してもよい。信号前処理ブロック１００は、様々な異なるコンポジット入力信号のうち任意の信号に対応するための、管理された信号変化を有するＤＰＤシステムと考えてもよい。
【００３５】
遅延ブロック１１４は、入力信号１０１の遅延バージョン１０５をＤＰＤエンジン１１６に供給してもよい。信号分類器ブロック１１０は、入力信号１０１の分類を識別する構成信号１０７を、ＤＰＤエンジン１１６に供給してもよい。ＤＰＤエンジン１１６は、入力信号１０１の遅延バージョン１０５、フィードバック信号１０８、および構成信号１０７を受信して、信号前処理ブロック１００からのプリディストーション処理済みの出力信号１０２として、入力信号１０１のプリディストーション処理済みバージョンを供給してもよい。
【００３６】
信号分類器ブロック１１０は、入力信号１０１を受信して、入力信号１０１から得られる複素数データサンプルからデータブロック１０９を提供するためのパーサブロック１１１を含んでもよい。パーサブロック１１１は、１０２４ビットまたは他の何らかの数のビットなど、多数のビットを、そのような数のビットをデータブロックとして出力するためにシリアルビットストリームから読み込むように構成してもよい。パーサブロック１１１は、データブロック１０９をそれぞれ出力するために、入力信号１０１のデータをバッファリングするためのバッファでもよい。したがって、パーサブロック１１１は、固体メモリまたは他の記憶装置を含んでもよい。
【００３７】
データブロック１０９は、重なり合っていない、または重なり合ったデータブロック１０９でもよい。重なり合っていないデータブロック１０９を有するパーサ１１１の一実装形態においては、入力信号１０１から得られる複素数データサンプルのブロックまたは他のグループ分けは、その間に何ら同じビットを有することがなく、すなわち、このようなデータブロック１０９は、入力信号１０１の終端間セグメントである。したがって、パーサ１１１は、読み取るごとに、その内部に記憶された全てのビットを出力するように構成してもよい。
【００３８】
しかし、スペクトル解析用の後続入力のためにパーサ１１１によってサンプリングされる入力信号１０１を平均化するための一実装形態では、パーサ１１１は、重なり合ったデータブロック１０９を出力するように構成してもよい。たとえば、パーサ１１１は、直後に続くデータブロック１０９の最後の数のビットがパーサ１１１に書き込まれるのと同じビットとして出力される現在のデータブロック１０９の、初期の数のビットを、読取りサイクルに保持するように構成してもよい。したがって、事実上重なり合ったデータブロックは、その間に何らかの同じビットを有し、すなわち、このようなデータブロック１０９は、入力信号１０１のビットリンクセグメントである。
【００３９】
ウィンドウ処理ブロック１１２は、パーサブロック１１１から出力されるデータブロック１０９のそれぞれのデータブロック１０９を受信してもよい。ウィンドウ処理ブロック１１２は、データブロック１０９のうちのそれぞれのデータブロック１０９について、ウィンドウ処理済みのサンプル１０３の各セットのうち１組のウィンドウ処理済みサンプル１０３を提供してもよい。したがって、各データブロック１０９は、デジタル入力信号１０１から１つずつ処理してもよく、データブロック１０９は、データ通信に関連するこのような入力信号１０１から得てもよく、すなわち、このようなデータを後で送信するために得てもよい。
【００４０】
ウィンドウ処理ブロック１１２は、データブロック１０９のそれぞれの終端部をテーパリングするための窓関数を提供してもよい。このような窓関数は、ハミング窓およびハン窓からなるグループから選択される汎用のハミング窓関数でもよい。高次の汎用型コサイン窓関数であるこのような窓関数において、こうした窓関数は、カイザー窓、カイザーベッセル導出窓、ブラックマン窓、ナトール窓、ブラックマンナトール窓、ブラックマンハリス窓、ライフビンセント窓からなるグループから選択してもよい。これらは、使用してもよい窓関数のうちのほんのいくつかの既知の例であり、用途ごとに変化することがあるので、これらの窓関数または他の窓関数を使用してもよい。
【００４１】
フーリエ変換（「ＦＴ」）ブロック１１３は、ウィンドウ処理済みサンプル１０３のセットを受信して、このウィンドウ処理済みサンプル１０３のそれぞれのセットにスペクトル情報１０４を提供してもよい。フーリエ変換ブロック１１３は、ウィンドウ処理済みサンプル１０３のそれぞれのセットを、時間領域から周波数領域に変えて、デジタル複素サンプルのこうしたセットにスペクトル情報１０４を提供するための、離散フーリエ変換用でもよい。したがって、フーリエ変換ブロック１１３は、高速フーリエ変換（「ＦＦＴ」）を実行するように構成してもよい。
【００４２】
フーリエ変換ブロック１１３は、複数のデジタルサンプル入力またはポイントを同時に受信して、スループットについてのスペクトル情報１０４として、対応する複数のスペクトル出力を同時に出力するように構成してもよい。したがって、スペクトル情報１０４は、ウィンドウ処理済みサンプル１０３のセット全体について、信号解析装置１１５と並列に提供してもよい。しかし、スループットが相対的に低い実装形態では、フーリエ変換ブロック１１３は、１組のウィンドウ処理済みサンプル１０３から同時に各サンプルを読み取って、スペクトル情報１０４について対応するスペクトル出力を出力するように構成してもよい。したがって、スループットが相対的に低い実装形態では、１組のウィンドウ処理済みサンプル１０３内のそれぞれのデータサンプルについて、信号解析装置１１５にスペクトル情報１０４を連続的に提供してもよい。
【００４３】
信号解析装置１１５は、スペクトル情報１０４および信号分類情報１０６を受信して、構成信号１０７を供給してもよい。信号分類情報１０６は、複数の異なる波形についてのメタデータを含んでもよい。このようなメタデータには、複数の異なる波形における複数の異なる信号タイプについての、周波数帯域幅情報、変調情報、および／または電力レベル情報が含まれ得る。
【００４４】
いくつかの信号タイプの例には、ＷＣＤＭＡ信号、ＬＴＥ信号、ＧＳＭ信号、ＣＤＭＡ２００信号、および／または他のタイプのワイヤレスもしくはセルラーの通信信号のうち、１つまたは複数の形式が含まれ得る。このようなメタデータを使用して、いずれの「ビン」に入力信号が収まるのか効果的に識別してもよい。たとえば、１．４ＭＨｚ、３ＭＨｚ、５ＭＨｚ、１０ＭＨｚ、１５ＭＨｚ、または２０ＭＨｚの帯域幅のいずれかを有するＯＦＤＭ変調形式の信号は、４ＧのＬＴＥ信号として分類してもよく、５ＭＨｚの帯域幅を有するＣＤＭＡ変調形式の信号は、ＷＣＤＭＡ信号として分類してもよい。信号解析装置１１５は、たとえば、プロセッサコアＩＣ、ＤＳＰ、ＡＳＳＰ、ＡＳＩＣ、またはＦＰＧＡからなるグループから選択されるデバイスで実装してもよい。したがって、信号解析装置１１５を、たとえばプロセッサコアおよび／または論理ゲートを用いて実装して、信号分類情報１０６に鑑みて、こうしたスペクトル情報１０４から入力信号１０１の信号構成を識別してもよい。
【００４５】
信号解析装置１１５は、信号分類情報１０６によって通知される入力信号１０１に存在してもよい一連の許容波形についてのスペクトル情報１０４および事前情報を使用して、入力信号１０１の信号タイプを識別してもよい。信号解析装置１１５は、入力信号１０１内の各コンポーネントキャリアの電力、すなわち、単一バンドまたはマルチバンドの入力信号１０１についての電力を測定してもよい。
【００４６】
信号前処理ブロック１００を使用して、そのシステムでの後続送信用の信号を前処理してもよい。したがって、図２は、データ送信用の例示的な送信システム２００を示すブロック図である。送信システム２００は、入力信号１０１を受信して、プリディストーション処理済みの出力信号１０２を供給するための信号前処理ブロック１００を含み、出力信号１０２は、入力信号１０１のデジタル的にプリディストーション処理されたバージョンである。
【００４７】
送信システム２００は、出力信号１０２を受信して、アナログ信号２１１を供給するための信号変換フロントエンド２１０と、アナログ信号２１１を受信して、アナログ電力増幅器出力２２１を供給するために増幅するための電力増幅器２２０と、電力増幅器出力２２１を受信して、フィルタリングされた信号２３１を供給するための空洞フィルタ２３０と、電力増幅器出力２２１および入力信号１０１を受信して、フィードバック信号１０８を供給するための信号適合ブロック２４０とを含む。
【００４８】
場合によっては、信号適合ブロック２４０は、別のフィードバック信号２０１を供給するように構成してもよく、また信号前処理ブロック１００は、このフィードバック信号２０１を受信するように構成してもよい。しかし、明確にするために、一例として、また限定することなく、信号適合ブロック２４０はもっぱら、従来のフィードバック信号１０８を信号前処理ブロック１００に供給すると仮定する。図１および図２を同時に参照して、送信システム２００をさらに説明する。
【００４９】
信号前処理ブロック１００とＰＡ２２０の間の信号変換フロントエンド２１０は、従来のものでもよい。したがって、信号変換フロントエンド２１０は、プリディストーション処理済みのデジタル出力信号１０２をアナログ信号に変えるためのデジタルアナログ変換器（「Ｄ／Ａ」）を含んでもよい。信号変換フロントエンド２１０は、ＲＦミクサおよびＲＦ変調器、ならびに既知の他の構成要素を含んでもよい。したがって、明確にするために、また限定することなく、信号変換フロントエンド２１０は、本明細書において必要以上に詳細に説明しない。
【００５０】
ＰＡ２２０に入力するため信号変換フロントエンド２１０から出力されるアナログ信号２１１は、ＲＦエネルギーに変えられて、電力増幅器出力２２１として増幅済み信号を供給するＤＣ入力でもよい。空洞フィルタ２３０は、電力増幅器出力２２１をフィルタリングして、後続の送信用に、空洞フィルタリングされた信号（「フィルタリング済み信号」）２３１を供給してもよい。電力増幅器出力２２１は、信号適合ブロック２４０にフィードバックしてもよく、これに関連する入力信号１０１は、電力増幅器出力２２１と比較してフィードバック信号１０８を供給するため、信号適合ブロック２４０にフィードフォワードしてもよい。信号適合ブロック２４０は、フィードバック信号１０８を供給して、ＤＰＤエンジン１１６のフィルタによって使用されるプリディストーション係数を更新するように構成された、パラメータ推定器を含んでもよい。フィードバック信号１０８は、電力増幅器出力２２１、またはより具体的には電力増幅器２２０の動作に関連するプリディストーション係数適合情報を有してもよい。
【００５１】
事前の信号解析なしに入力信号１０１がＤＰＤエンジンに供給される従来のＤＰＤとは対照的に、信号解析装置１１５から出力される構成信号１０７は、入力信号１０１について識別された信号タイプに関する構成情報を含んでもよい。この追加情報をＤＰＤエンジン１１６が使用して、下流側の電力増幅器２２０の機能を改善してもよい。すなわち、下流側の電力増幅器２２０の非線形性の影響を低減してもよい。したがって、ＤＰＤエンジン１１６は、下流側の電力増幅器２２０の非線形性の影響をより正確に軽減して、ワイヤレス送信機による送信を改善するように構成された、プリディストーション処理済みの出力信号１０２を出力してもよい。
【００５２】
たとえば、プリディストーション処理済みの出力信号１０２は、ＤＰＤエンジン１１６によって構成信号１０７およびフィードバック信号１０８を使用して、入力信号１０１の遅延バージョンをプリディストーション処理することによって、ワイヤレスシステム内の下流側の電力増幅器２２０の非線形性の影響により完全に対処してもよい。したがって、構成情報をＤＰＤエンジン１１６に提供する際に使用される入力信号１０１についてのメタデータによって、従来のプリディストーション処理を超えて下流側の電力増幅器２２０の動作が向上することがある。電力増幅器２２０のこうした改善機能は、このようなプリディストーション処理をこのような構成情報に合わせて調整することによって、または、より具体的には入力信号１０１についてのメタデータを使用して、このような電力増幅器２２０の非線形性を事前補償するための構成情報を調整することによって提供してもよい。ＤＰＤエンジン１１６によって信号１０７と１０８の両方を使用することは、本明細書に記載の構成信号１０７を含まない従来のプリディストーション処理経路と対比される。
【００５３】
図３−１は、例示的なＤＰＤエンジン１１６を示すブロック図である。図１〜図３−１を同時に参照して、信号前処理ブロック１００を含む送信システム２００をさらに説明する。
【００５４】
信号分類器ブロック１１０の信号解析装置１１５から出力される構成信号１０７は、ＤＰＤエンジン１１６のパラメータ推定エンジン３１１を、識別されたこのような信号タイプについての専用のパラメータ推定エンジン３１１に変えるための、入力信号１０１についての識別された信号タイプの構成情報を含んでもよい。構成信号１０７内の構成情報をロードすることによって、パラメータ推定エンジン３１１は、信号解析装置１１５によって識別される信号タイプについての専用のパラメータ推定エンジン３１１に変えてもよい。すなわち、このようなパラメータ推定エンジン３１１によって推定されたパラメータは、特にこのような信号タイプについてのパラメータ推定エンジン３１１の構成に起因して、このような信号タイプに調節してもよい。
【００５５】
ＤＰＤエンジン１１６は、パラメータ推定エンジン３１１およびプリディストーションデータ経路ブロック３１２を含んでもよい。パラメータ推定エンジン３１１は、入力信号１０１の遅延バージョン１０５、構成信号１０７、およびフィードバック信号１０８を受信して、プリディストーション係数３０１をプリディストーションデータ経路ブロック３１２に提供してもよい。
【００５６】
プリディストーションデータ経路ブロック３１２は、入力信号１０１の遅延バージョン１０５、およびプリディストーション係数３０１を受信してもよい。プリディストーションデータ経路ブロック３１２は、非線形フィルタ３０３を含んでもよい。直接多項式評価を使用して、このような非線形フィルタ３０３を実現してもよい。したがって、プリディストーション係数３０１は、そのそれぞれのフィルタ係数として非線形フィルタ３０３に結合してもよい。プリディストーション係数３０１を適用することは、フィルタ係数の直接交換でもよく、したがって、直接多項式評価は、非線形フィルタ３０３の乗算器へのそれぞれの出力のためにプリディストーション係数３０１を受信するためのレジスタファイル３１３を含んでもよい。非線形フィルタ３０３は、このようなプリディストーション係数３０１を使用して、非線形フィルタ３０３での入力信号１０１の遅延バージョン１０５を受信してもよい。
【００５７】
図３−２は、別の例示的なＤＰＤエンジン１１６を示すブロック図である。ＤＰＤエンジン１１６は、パラメータ推定エンジン３１１およびプリディストーションデータ経路ブロック３１２を含んでもよい。パラメータ推定エンジン３１１は、入力信号１０１の遅延バージョン１０５、構成信号１０７、およびフィードバック信号１０８を受信して、プリディストーション係数３０１をプリディストーションデータ経路ブロック３１２に提供してもよい。
【００５８】
構成信号１０７は、入力信号１０１について識別された信号タイプに関する構成情報を含んでもよい。構成信号１０７内の構成情報をロードすることによって、パラメータ推定エンジン３１１は、信号解析装置１１５によって識別される信号タイプについての専用のパラメータ推定エンジン３１１に変えてもよい。
【００５９】
プリディストーションデータ経路ブロック３１２は、入力信号１０１の遅延バージョン１０５、およびプリディストーション係数３０１を受信してもよい。場合によっては、電力レベル信号３２０は、構成信号１０７から分岐して、プリディストーション係数３０１に関連する電力レベルを示してもよい。しかし、電力レベルは、プリディストーション係数３０１から推論してもよい。
【００６０】
プリディストーションデータ経路ブロック３１２は、プリディストーション係数対ルックアップテーブルのビルダ（「ＬＵＴビルダ」）３２１、および非線形フィルタ３０３を含んでもよい。ＬＵＴビルダ３２１は、プリディストーション係数３０１、ならびに任意選択の電力レベル信号３２０を受信して、非線形フィルタ３０３の１つまたは複数のルックアップテーブル（「ＬＵＴ」）３２２を格納するように結合してもよい。したがって、ＬＵＴビルダ３２１によって受信されるプリディストーション係数３０１は、変調タイプおよび帯域幅、ならびに電力レベルについての少なくとも１つのＬＵＴ３２２のルックアップテーブル（「ＬＵＴ」）に割り当ててもよい。プリディストーション係数３０１の様々なセットは、同じ変調および同じ帯域幅についてのＬＵＴ３２２に記憶してもよいが、電力レベルに従って図示してもよい。
【００６１】
たとえば、図４は、ＬＵＴ３２２の例示的なスタックを示すブロック図である。同じ変調および帯域幅について、２つのＬＵＴ３２２−１および３２２−２のみが例示的に示してあるが、他の実装形態では、変調および／または帯域幅の様々な組合せのために、３つ以上のＬＵＴ３２２を実装してもよく、このようなＬＵＴ３２２は、電力レベルに従ってさらに分離される。この例では、ＬＵＴ３２２−１および３２２−２の両方が、ＬＴＥの５ＭＨｚ帯域幅信号用であり、ここでＬＵＴ３２２−１は電力レベル１用であり、ＬＵＴ３２２−２は電力レベル２用である。これら２つの電力レベルは、ＬＴＥの５ＭＨｚ信号に使用してもよい、２つの異なる任意の電力レベルでもよい。
【００６２】
以上から、同じ変調タイプおよび同じ帯域幅での電力レベルに従って、少なくとも１つのＬＵＴ３２２を、少なくとも１つの他のＬＵＴ３２２から分離してもよい。同じ帯域幅での変調タイプおよび電力レベルに従って、少なくとも１つのＬＵＴ３２２を、少なくとも１つの他のＬＵＴ３２２から分離してもよい。同じ電力レベルでの変調タイプおよび帯域幅に従って、少なくとも１つのＬＵＴ３２２を、少なくとも１つの他のＬＵＴ３２２から分離してもよい。同じ変調タイプでの電力レベルおよび帯域幅に従って、少なくとも１つのＬＵＴ３２２を、少なくとも１つの他のＬＵＴ３２２から分離してもよい。
【００６３】
図３−２に戻ると、変調、帯域幅、および電力レベルごとなど、これらに関連するプリディストーション係数３０１を記憶するために複数のＬＵＴ３２２のうち１つのＬＵＴ３２２を選択してもよい。非線形フィルタ３０３は、１つまたは複数のＬＵＴ３２２に結合されて、フィルタ係数としてこのようなＬＵＴ３２２で分離されたプリディストーション係数３０１を受信してもよい。このような帯域幅、変調、および電力レベルに関連する入力信号１０１をプリディストーション処理するために、このようなＬＵＴ３２２にアクセスして、プリディストーション係数３０１をそれぞれその中に記憶し、そのそれぞれのフィルタ係数として非線形フィルタ３０３の乗算器に出力してもよい。非線形フィルタ３０３は、入力信号１０１の遅延バージョン１０５を、出力される選択されたＬＵＴ３２２のこのようなプリディストーション係数３０１を使用した非線形フィルタリングのために受信してもよい。
【００６４】
図５は、例示的な信号前処理フロー５００を示す流れ図である。図１〜図５を同時に参照して、信号前処理フロー５００をさらに説明する。
【００６５】
５０１において、信号分類器ブロック１１０および遅延ブロック１１４によって、入力信号１０１を受信してもよい。このような入力信号について、信号分類器ブロック１１０から構成信号１０７を供給してもよい。したがって、動作５０２〜５０８は、信号分類器ブロック１１０によって入力信号１０１を処理して、構成信号１０７を供給することに関連してもよい。この例では、動作５０２〜５０８は、信号分類器ブロック１１０によって構成信号を生成するために、信号分類器ブロック１１０を用いて入力信号１０１の識別された分類について、５２０で分類および生成する実装形態であり、生成されたこのような構成信号は、このような入力信号分類に応答してＤＰＤエンジンのパラメータ表示用の構成情報を有する。
【００６６】
信号分類器ブロック１１０に関連して、信号分類器ブロック１１０のパーサブロック１１１は、５０１で入力信号１０１を受信してもよい。５０２において、入力信号１０１を、パーサブロック１１１を用いて解析して、この入力信号１０１から得られる複素数データサンプルからデータブロック１０９を提供してもよい。５０３において、ウィンドウ処理ブロック１１２によって、データブロック１０９を受信してもよい。
【００６７】
５０４において、データブロック１０９を、ウィンドウ処理ブロック１１２を用いてウィンドウ処理して、データブロック１０９用のウィンドウ処理済みサンプル１０３の対応するセットを提供してもよい。５０５において、フーリエ変換ブロック１１３によって、ウィンドウ処理済みサンプル１０３の各セットを受信してもよい。
【００６８】
５０６において、ウィンドウ処理済みサンプル１０３の各セットは、時間領域での離散デジタル信号でもよく、フーリエ変換ブロック１１３を用いて時間領域から周波数領域に変換して、ウィンドウ処理済みサンプル１０３のそれぞれのセットにスペクトル情報１０４を提供してもよい。５０７において、信号解析装置１１５によって、スペクトル情報１０４および信号分類情報１０６を受信してもよい。
【００６９】
５０８において、スペクトル情報１０４は、信号分類情報１０６を使用して分類するために信号解析装置１１５によって解析して、構成信号１０７を供給してもよい。入力信号１０１についての信号分類データを信号解析装置１１５が使用して、電力増幅器２２０の非線形性を補償することによってこの電力増幅器２２０の動作を向上させるために、構成信号１０７に構成情報を提供してもよい。
【００７０】
５０９において、遅延ブロック１１４を用いて入力信号１０１を遅延させて、５１９において、入力信号１０１の遅延バージョン１０５を供給してもよい。このような遅延バージョン１０５は、５２１において構成信号１０７を供給するために入力信号１０１を処理することに関連する遅延にタイミングを合わせてもよく、すなわち、遅延バージョン１０５および構成信号１０７を、そのそれぞれのブロックソースからほぼ同じ時点に出力してもよい。５２１において信号分類ブロック１１０から出力される構成信号１０７は、このような構成情報の一部として、入力信号１０１についての分類を含んでもよい。
【００７１】
５１０において、入力信号１０１の遅延バージョン１０５、および構成信号１０７は、ＤＰＤエンジン１１６によって受信してもよい。さらに、フィードバック信号１０８は、現在のプリディストーションサイクルにおいて存在する場合、５１０においてＤＰＤエンジン１１６によって受信してもよい。
【００７２】
５１１において、入力信号１０１、またはより具体的には、入力信号１０１の遅延バージョン１０５をプリディストーション処理して、プリディストーション処理済みの出力信号１０２として、この入力信号１０１のプリディストーション処理済みバージョンを供給してもよく、５１２において、このプリディストーション処理済みの出力信号１０２を、ＤＰＤエンジン１１６から出力してもよい。構成信号１０７は、ＤＰＤエンジン１１６による遅延バージョン１０５のプリディストーション処理のためのＤＰＤエンジンのパラメータ表示用に、入力信号１０１のこのような遅延バージョン１０５についての構成情報を含む。５１２においてＤＰＤエンジン１１６から出力されるプリディストーション処理済みの出力信号１０２は、このようなプリディストーション処理済みの出力信号１０２を受信するように下流側に結合された、電力増幅器２２０のアナログ出力２２１での非線形性を低減するように構成してもよい。
【００７３】
それぞれ推定および非線形フィルタリングの例示的な動作である図６の流れ図に例示的に示すように、動作５１１におけるプリディストーション処理は、６０１および６０２での動作を含んでもよい。
【００７４】
６０１において、入力信号１０１の遅延バージョン１０５、構成信号１０７、および可能な場合は、プリディストーション係数３０１を提供するためのフィードバック信号１０８を使用して、パラメータを推定してもよい。６０１でのこのような推定に、パラメータ推定エンジン３１１を使用してもよい。やはり、フィードバック信号１０８は、電力増幅器出力２２１に関連するプリディストーション係数適合情報を提供して、プリディストーション係数３０１を提供するためのフィードバックを提供してもよく、これには、それだけには限らないが、プリディストーション係数３０１のリファインメントについての更新が含まれる。
【００７５】
６０２において、プリディストーション係数３０１を使用して、入力信号１０１の遅延バージョン１０５を非線形フィルタリングして、プリディストーション処理済みの出力信号１０２を供給してもよい。６０２でのこのような非線形フィルタリングに、非線形フィルタ３０３を使用してもよい。
【００７６】
本明細書に記載の例のうち１つまたは複数の例はＦＰＧＡに実装してもよいので、このようなＩＣを詳細に説明する。しかし、他のタイプのＩＣが本明細書に記載の技術の恩恵を受けてもよいことを理解されたい。
【００７７】
プログラマブル論理デバイス（「ＰＬＤ」）が、よく知られたタイプの集積回路であり、これをプログラムして、指定された論理機能を実行することができる。ＰＬＤの１つのタイプであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、通常、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（「ＩＯＢ」）、構成可能な論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含むことができる。本明細書では、「含む（ｉｎｃｌｕｄｅ）」および「含むこと（ｉｎｃｌｕｄｉｎｇ）」は、無制限に含むことを意味する。
【００７８】
各プログラマブルタイルは、通常、プログラマブル相互接続とプログラマブルロジックの両方を含む。プログラマブル相互接続は、通常、プログラマブル相互接続ポイント（「ＰＩＰ」）によって相互接続された、様々な長さの多数の相互接続ラインを含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、算術論理演算などが含まれ得るプログラマブル要素を使用して、ユーザ設計の論理回路を実装する。
【００７９】
プログラマブル相互接続およびプログラマブルロジックは、通常、プログラマブル要素がどのように構成されるのか規定する内部構成メモリセルに構成データの流れをロードすることによってプログラムされる。この構成データは、メモリから（たとえば、外部のＰＲＯＭから）読み取ることができ、または外部デバイスによってＦＰＧＡに書き込むことができる。次いで、個々のメモリセルの集団状態が、ＦＰＧＡの機能を決定する。
【００８０】
別のタイプのＰＬＤは、複合プログラム可能論理デバイス、すなわちＣＰＬＤである。ＣＰＬＤは、相互接続スイッチマトリクスによってともに入力／出力（「Ｉ／Ｏ」）リソースに接続された、２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）デバイスおよびプログラマブルアレイロジック（「ＰＡＬ」）デバイスで使用される構造と同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは、通常、不揮発性メモリのオンチップに記憶される。ＣＰＬＤによっては、構成データは、不揮発性メモリのオンチップに記憶され、次いで、初期の構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。
【００８１】
これらのプログラマブル論理デバイス（「ＰＬＤ」）の全てにおいて、デバイスの機能は、その目的でデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡやある種のＣＰＬＤの場合はスタティックメモリセル）に記憶することができ、不揮発性メモリ（たとえば、ある種のＣＰＬＤの場合はフラッシュメモリ）、または他の任意のタイプのメモリセルに記憶することができる。
【００８２】
他のＰＬＤは、金属層などの処理層を加えることによってプログラムされ、この金属層は、デバイス上の様々な要素をプログラム可能に相互接続する。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤは、他の方式、たとえばヒューズ技術またはアンチヒューズ技術を使用して実装することもできる。用語「ＰＬＤ」および「プログラマブル論理デバイス」は、これらの例示的なデバイスを含むがそれらに限定されず、部分的にのみプログラム可能なデバイスも包含する。たとえば、あるタイプのＰＬＤは、ハードコードされたトランジスタ論理回路と、このハードコードされたトランジスタ論理回路をプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。
【００８３】
前述の通り、高度なＦＰＧＡは、いくつかの異なるタイプのプログラマブルロジックブロックをアレイ内に含むことができる。たとえば、図７には、マルチギガビット送受信機（「ＭＧＴ」）７０１、構成可能な論理ブロック（「ＣＬＢ」）７０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）７０３、入力／出力ブロック（「ＩＯＢ」）７０４、構成およびクロックの論理回路（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）７０５、デジタル信号処理ブロック（「ＤＳＰ」）７０６、専用の入力／出力ブロック（「Ｉ／Ｏ」）７０７（たとえば、構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログデジタル変換器、システム監視論理回路など他のプログラマブルロジック７０８を含む多数の異なるプログラマブルタイルを含む、ＦＰＧＡアーキテクチャ７００が示してある。ＦＰＧＡによっては、専用プロセッサブロック（「ＰＲＯＣ」）７１０も含んでよい。
【００８４】
ＦＰＧＡによっては、各プログラマブルタイルは、プログラマブル相互接続要素（「ＩＮＴ」）７１１を含み、これは、それぞれの隣接タイルでの対応する相互接続要素との間で、標準化された接続を有する。したがって、プログラマブル相互接続要素をまとめて、例示したＦＰＧＡにおいてプログラマブル相互接続構造を実装する。プログラマブル相互接続要素７１１はまた、図７の上部に含まれる例によって示すように、同じタイル内のプログラマブル論理要素との間での接続を含む。
【００８５】
たとえば、ＣＬＢ７０２は、ユーザロジックに加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）７１１を実装するようにプログラムできる、構成可能な論理要素（「ＣＬＥ」）７１２を含むことができる。ＢＲＡＭ７０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）７１３を含むことができる。通常、タイル内に含まれる相互接続要素の数は、タイルの高さに依存する。図示した実施形態では、ＢＲＡＭタイルは、高さが５つのＣＬＢと同じであるが、他の数（たとえば４）を使用することもできる。ＤＳＰタイル７０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）７１４を含むことができる。ＩＯＢ７０４は、たとえば、プログラマブル相互接続要素７１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）７１５の２つのインスタンスを含むことができる。当業者には明らかになるように、たとえば、Ｉ／Ｏ論理要素７１５に接続された実際のＩ／Ｏパッドは、通常、入力／出力論理要素７１５の領域に限定されない。
【００８６】
図示した実施形態では、（図７に示した）ダイの中心付近の水平領域は、構成、クロック、および他の制御ロジック用に使用される。この水平な領域または列から延在する垂直列７０９は、ＦＰＧＡの幅全体にわたってクロックおよび構成信号を分配するのに使用される。
【００８７】
図７に示したアーキテクチャを利用するＦＰＧＡによっては、ＦＰＧＡの大部分を構築する通常の柱状構造を分断する追加の論理ブロックを含む。この追加の論理ブロックは、プログラマブルブロックおよび／または専用ロジックとすることができる。たとえば、プロセッサブロック７１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。
【００８８】
図７は、例示的なＦＰＧＡアーキテクチャのみを示すものであることに留意されたい。たとえば、行内の論理ブロックの数、行の相対的な幅、行の数および順序、各行に含まれる論理ブロックのタイプ、論理ブロックの相対的なサイズ、ならびに図７の上部に含まれる相互接続／論理回路の実装形態は、単に例示的なものに過ぎない。たとえば、実際のＦＰＧＡでは、ＣＬＢが表示される場所には、通常、ＣＬＢの隣接する行が２つ以上含まれていて、ユーザロジックの効率的な実装を容易にするが、隣接するＣＬＢ行の数は、ＦＰＧＡの総合的なサイズによって変動する。
【００８９】
例示的な装置および／または方法についてこれまで説明してきたが、以下の特許請求の範囲およびその均等物によって決定される本発明の範囲から逸脱することなく、本明細書に記載の１つまたは複数の態様によるさらなる他の例を考案してもよい。各ステップをリストアップする各請求項は、このステップのいかなる順序をも意味するものではない。各商標は、そのそれぞれの所有者の財産である。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５】
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【図６】
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【図７】
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