(57)【特許請求の範囲】
【請求項１】
制御信号に応じた周波数の信号を出力する発振器と、
基準信号に同期して、第１の信号を生成する第１の周波数変換回路と、
前記基準信号に同期した複数の信号が入力され、前記複数の信号を混合し、周波数変換を行なう第１の混合器と、
前記第１の混合器に接続され、第１のスプリアスを含む前記第１の混合器の出力信号が入力され、前記第１の混合器の出力信号と前記発振器が出力した信号とを混合し、周波数変換する第２の混合器と、
前記第１の周波数変換回路が生成した前記第１の信号と前記第２の混合器が周波数変換した信号との位相差を検出し、前記位相差に応じた信号を出力する位相周波数比較器と、
前記発振器、前記第２の混合器、及び前記位相周波数比較器とともに、閉ループの伝達特性を用いて、前記位相周波数比較器の出力信号に含まれる、前記第１のスプリアスに起因する第２のスプリアスを抑圧し、前記第２のスプリアスを抑圧した信号を前記制御信号として前記発振器に出力するループフィルタと、
を備え、
前記第１の混合器と前記第２の混合器との間に前記第１のスプリアスを抑圧するフィルタが接続されていないことを特徴とする信号源。
【請求項２】
前記第２のスプリアスは、前記第１の信号と前記第２の混合器の出力信号との混合信号であることを特徴とする請求項１に記載の信号源。
【請求項３】
前記閉ループの伝達特性は、前記ループフィルタの伝達関数、前記発振器の同調感度、及び前記位相周波数比較器の検波感度から決定され、ＤＣに最も近い前記第２のスプリアスを抑圧することを特徴とする請求項２に記載の信号源。
【請求項４】
前記ループフィルタの伝達関数（Ｆ（ｓ）、ｓは複素周波数）、前記発振器の同調感度（Ｋｖ）、前記位相周波数比較器の検波感度（Ｋｐ）、及び前記第２のスプリアスの周波数（ｆｓｐ５）において、前記閉ループの伝達特性は、
２０ｌｏｇ｜１／（（ｆｓｐ５／（Ｋｐ・Ｆ（ｆｓｐ５）・Ｋｖ））＋１）｜＜３ｄＢを満たすことを特徴とする請求項２に記載の信号源。
【請求項５】
前記第１の混合器と前記第２の混合器との間に、前記第１の混合器が周波数変換した信号を分周する分周器を備えたことを特徴とする請求項１に記載の信号源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置またはレーダシステムに用いられる信号源に関するものである。
【背景技術】
【０００２】
信号源は、任意の信号波形または任意の周波数の信号を生成できる回路である。例えば、信号源は、特許文献１に示すように、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路またはＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）などを用いて構成される。
【０００３】
ＰＬＬ回路は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、分周器、ＬＦ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）、基準信号源を備え、分周されたＶＣＯの出力信号の位相と、基準信号源の位相とを比較し、その誤差に相当する電流もしくは電圧を、ＬＦを通してＶＣＯにフィードバックすることで、ＶＣＯの発振周波数を安定させる回路である。
【０００４】
図１２は、特許文献１における信号源の構成を示す構成図である。
特許文献１の信号源は、異なる基準信号の周波数に対応するために、ＤＤＳ１０２とＰＬＬ回路とを直列接続したＤＤＳ駆動ＰＬＬにおいて、ＰＬＬ回路の帰還路にミクサ１０８を設け、分周器１１０及びミクサ１１１によって、基準信号を周波数変換してミクサ１０８のＬＯ（Ｌｏｃａｌ  Ｏｓｃｉｌｌａｔｏｒ）波としている。この信号源は、基準信号源１０１の出力周波数によらず、ＤＤＳ１０２の出力信号の周波数及びフィルタ１１２の出力信号の周波数をほぼ一定にすることで、どのような基準信号の周波数であっても、一定の周波数ｆｏｕｔを出力する。
【０００５】
しかしながら、従来の信号源では、基準信号の周波数変換を行なうミクサ１１１の出力信号は、高周波帯であり、周波数混合によって所望信号の近傍の周波数にスプリアスが発生してしまうことから、フィルタ１１２は高周波帯で急峻な特性が求められる。このようなフィルタを実現するためには、過度のハードウェア量やコストの増大を招いてしまうという欠点を有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第５５２３１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のように、従来の信号源は、高周波帯で急峻な特性をもつフィルタが必要であり、そのようなフィルタを実現するためには過度にハードウェア量やコストが増大するという課題があった。
【０００８】
本発明は、上記のような課題を解決するためになされたもので、高周波帯で急峻な特性をもつフィルタを必要としない信号源を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明における信号源は、制御信号に応じた周波数の信号を出力する発振器と、基準信号に同期して、第１の信号を生成する第１の周波数変換回路と、基準信号に同期した複数の信号が入力され、複数の信号を混合し、周波数変換を行なう第１の混合器と、第１の混合器に接続され、第１のスプリアスを含む第１の混合器の出力信号が入力され、第１の混合器の出力信号と発振器が出力した信号とを混合し、周波数変換する第２の混合器と、第１の周波数変換回路が生成した第１の信号と第２の混合器が周波数変換した信号との位相差を検出し、位相差に応じた信号を出力する位相周波数比較器と、発振器、第２の混合器、及び位相周波数比較器とともに、閉ループの伝達特性を用いて、位相周波数比較器の出力信号に含まれる、第１のスプリアスに起因する第２のスプリアスを抑圧し、第２のスプリアスを抑圧した信号を制御信号として発振器に出力するループフィルタとを備え、前記第１の混合器と前記第２の混合器との間に前記第１のスプリアスを抑圧するフィルタが接続されていないことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高周波帯で急峻な特性をもつフィルタを必要としない信号源を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１に係る信号源の一構成例を示す構成図である。
【図２】この発明の実施の形態１に係る周波数変換回路２の一構成例を示す構成図である。
【図３】この発明の実施の形態１に係る周波数変換回路３の一構成例を示す構成図である。
【図４】この発明の実施の形態１に係る周波数変換回路４の一構成例を示す構成図である。
【図５】この発明の実施の形態１に係るミクサ５の出力信号の周波数スペクトルを示す図である。
【図６】この発明の実施の形態１に係るミクサ９の出力信号の周波数スペクトルを示す図である。
【図７】この発明の実施の形態１に係るフィルタ１０の出力信号の周波数スペクトルを示す図である。
【図８】この発明の実施の形態１に係るＰＦＤ６の出力信号の周波数スペクトルを示す図である。
【図９】この発明の実施の形態１に係るＬＦ７の出力信号の周波数スペクトルを示す図である。
【図１０】この発明の実施の形態１に係る信号源の他の構成例を示す構成図である。
【図１１】この発明の実施の形態１に係る信号源の他の構成例を示す構成図である。
【図１２】特許文献１における信号源の構成を示す構成図である。
【発明を実施するための形態】
【００１２】
実施の形態１.
図１は、この発明の実施の形態１に係る信号源の一構成例を示す構成図である。
本信号源は、基準信号源１、周波数変換回路２（第１の周波数変換回路の一例）、周波数変換回路３、周波数変換回路４、ミクサ５（第１の混合器の一例）、ＰＦＤ６（位相周波数比較器の一例）、ＬＦ７（ループフィルタの一例）、ＶＣＯ８（発振器の一例）、ミクサ９（第２の混合器の一例）、及びフィルタ１０を備える。図１において、ｆＣＬＫは、基準信号源１が出力する基準信号の周波数であり、ｆ1は、周波数変換回路２が出力する信号の周波数、ｆ２は、周波数変換回路３が出力する信号の周波数であり、ｆ３は、周波数変換回路４が出力する信号の周波数であり、ｆｏｕｔは、ＶＣＯ８が出力する信号の周波数である。
【００１３】
基準信号源１は、本信号源の基準信号を出力する発振器である。基準信号源１の出力端子は、周波数変換回路２の入力端子と周波数変換回路３の入力端子と周波数変換回路４の入力端子とに接続される。基準信号源１は、ｆＣＬＫにて発振し、その出力信号を周波数変換回路２と周波数変換回路３と周波数変換回路４とに出力する。基準信号源１は、正確な周波数を出力できる発振器であればどのような構成の発振器を用いても良い。例えば、基準信号源１には、正確な周波数を出力できる水晶発振器、ＰＬＬ回路などが用いられる。
【００１４】
周波数変換回路２は、外部から入力された基準信号に同期して、周波数ｆ１の信号を生成する周波数変換回路である。周波数変換回路２の入力端子は、基準信号源１の出力端子に接続され、周波数変換回路２の出力端子は、ＰＦＤ６の基準信号入力端子に接続される。周波数変換回路２は、基準信号源１が出力した基準信号に同期して、基準信号とは異なる周波数ｆ１の信号を生成し、ＰＦＤ６に出力する。例えば、周波数変換回路２には、ＤＤＳや分周器、ミクサを用いることができる。更に、ＤＤＳ、分周器、及びミクサを組み合わせて用いても良く、それらを複数個用いても良い。なお、周波数変換回路２にＤＤＳを用いる場合は、周波数制御データを外部から入力し、ミクサを用いる場合は、ＬＯ波を外部から入力する。ここで、周波数制御データは、ＤＤＳの出力周波数を示すディジタルデータである。また、周波数ｆ１は、基準信号の周波数ｆＣＬＫと同じでも良く、この場合、周波数変換回路２は、スルー線路となる。
【００１５】
図２は、この発明の実施の形態１に係る周波数変換回路２の一構成例を示す構成図である。
図２では周波数変換回路２として、ＤＤＳ１１を用いている。
【００１６】
ＤＤＳ１１は、基準信号源１が出力した基準信号をクロックとして、周波数ｆ１の正弦波の連続信号を生成する回路である。例えば、ＤＤＳ１１は、加算器、ラッチ、ＲＯＭ、ＤＡＣから構成される。ＤＤＳ１１のクロック端子は、周波数変換回路２の入力端子を介して基準信号源１の出力端子に接続され、ＤＤＳ１１の出力端子は、周波数変換回路２の出力端子を介してＰＦＤ６の基準信号入力端子に接続される。ＤＤＳ１１は、基準信号源１からのクロック信号に同期して、周波数ｆ１の信号を生成し、ＰＦＤ６に出力する。
【００１７】
ＤＤＳ１１の出力信号には、周波数ｆ１の信号の他に、ｆ１の周波数の整数倍の成分をもつ高調波、または第一のナイキストゾーン内に折り返された高調波のイメージ波のスプリアスが含まれるため、図２には記載していないが、ＤＤＳ１１の出力端子とＰＦＤ６の基準信号入力端子の間に、ＤＤＳ１１が出力するスプリアスを抑圧するフィルタを設けても良い。
【００１８】
周波数変換回路３は、外部から入力された基準信号に同期して、周波数ｆ２の信号を生成する周波数変換回路である。周波数変換回路３の入力端子は、基準信号源１の出力端子に接続され、周波数変換回路３の出力端子は、ミクサ５の第１の入力端子（ＬＯ端子）に接続される。周波数変換回路３は、基準信号源１が出力した基準信号に同期して、基準信号とは異なる周波数ｆ２の信号を生成し、ミクサ５に出力する。例えば、周波数変換回路３には、ＤＤＳや分周器、ミクサを用いることができる。更に、ＤＤＳや分周器、ミクサを組み合わせて用いても良く、それらを複数個用いても良い。なお、周波数変換回路３にＤＤＳを用いる場合は、周波数制御データを外部から入力し、ミクサを用いる場合は、ＬＯ波を外部から入力する。また、周波数ｆ２は基準信号の周波数ｆＣＬＫと同じでも良く、この場合、周波数変換回路３はスルー線路となる。
【００１９】
図３は、この発明の実施の形態１に係る周波数変換回路３の一構成例を示す構成図である。
図３では周波数変換回路３として、分周器２１を用いている。
【００２０】
分周器２１は、入力された信号の周波数をＡ分周し、分周した信号を出力する分周器である。Ａは、２以上の整数である。分周器２１の入力端子は、周波数変換回路３の入力端子を介して基準信号源１の出力端子に接続され、分周器２１の出力端子は、周波数変換回路３の出力端子を介してミクサ５の第１の入力端子（ＬＯ端子）に接続される。分周器２１には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いることができる。分周器２１は、入力された信号の周波数の１／Ａの周波数をもつ信号を出力できれば、どのような構成を用いても良く、固定分周器でも可変分周器であっても良い。なお、分周器２１が可変分周器である場合は、外部から入力された分周数を示す制御信号に従って、入力された信号の周波数をＡ分周する。
【００２１】
周波数変換回路４は、外部から入力された基準信号に同期して、周波数ｆ３の信号を生成する周波数変換回路である。周波数変換回路４の入力端子は、基準信号源１の出力端子に接続され、周波数変換回路４の出力端子は、ミクサ５の第２の入力端子（ＩＦ端子）に接続される。周波数変換回路４は、基準信号源１が出力した基準信号に同期して、基準信号と異なる周波数ｆ３の信号を生成し、ミクサ５に出力する。例えば、周波数変換回路４には、ＤＤＳや分周器、ミクサを用いることができる。更に、ＤＤＳや分周器、ミクサを組み合わせて用いても良く、それらを複数個用いても良い。なお、周波数変換回路４にＤＤＳを用いる場合は、周波数制御データを外部から入力し、ミクサを用いる場合は、ＬＯ波を外部から入力する。また、周波数ｆ３は、基準信号の周波数ｆＣＬＫと同じでも良く、この場合、周波数変換回路４はスルー線路となる。
【００２２】
図４は、この発明の実施の形態１に係る周波数変換回路４の一構成例を示す構成図である。
図４では、周波数変換回路４として分周器３１を用いている。
【００２３】
分周器３１は、入力された信号の周波数をＢ分周し、分周した信号を出力する分周器である。Ｂは、２以上の整数である。分周器３１の入力端子は、周波数変換回路４の入力端子を介して基準信号源１の出力端子に接続され、分周器３１の出力端子は、周波数変換回路４の出力端子を介してミクサ５の第２の入力端子（ＩＦ端子）に接続される。分周器３１には、例えば、高速にディジタル信号の演算処理を行うことができるＦＰＧＡを用いることができる。分周器３１は、入力された信号の周波数の１／Ｂの周波数をもつ信号を出力できれば、どのような構成を用いても良く、固定分周器でも可変分周器であっても良い。なお、分周器３１が可変分周器である場合は、外部から入力される分周数を示す信号に従って、入力された信号の周波数を分周する。
【００２４】
ミクサ５は、入力された２つの信号を混合し、その混合信号を出力する混合器である。ミクサ５の第１の入力端子（ＬＯ端子）は周波数変換回路３の出力端子に接続され、ミクサ５の第２の入力端子（ＩＦ端子）は、周波数変換回路４の出力端子に接続され、ミクサ５の出力端子（ＲＦ端子）は、ミクサ９の第１の入力端子（ＲＦ端子）に接続される。ミクサ５は、周波数変換回路３が出力した信号と周波数変換回路４が出力した信号とを混合することで周波数変換し、周波数変換した混合信号をミクサ９に出力する。例えば、ミクサ５は、ダイオードの非線形性を利用して混合を行うダイオードミクサが用いられる。
【００２５】
ＰＦＤ６は、入力された２つの信号の位相を比較し、その位相差に対応する信号を出力するＰＦＤである。ＰＦＤ６の基準信号入力端子は、周波数変換回路２の出力端子に接続され、ＰＦＤ６の同期信号入力端子は、フィルタ１０の出力端子に接続され、ＰＦＤ６の出力端子は、ＬＦ７の入力端子に接続される。例えば、ＰＦＤ６には、ミクサを用いることができる。
【００２６】
ＬＦ７は、ＰＦＤ６が出力した信号を平滑化し、制御電圧としてＶＣＯ８に出力するフィルタである。ＬＦ７の入力端子は、ＰＦＤ６の出力端子に接続され、ＬＦ７の出力端子は、ＶＣＯ８の入力端子に接続される。例えば、ＬＦ７は、容量と抵抗などから構成されるローパスフィルタが用いられる。また、ＬＦ７は、必要とする利得に合わせて、オペアンプを組み込んだフィルタを用いても良い。
【００２７】
ＶＣＯ８は、制御電圧により発振周波数を制御する発振器である。ＶＣＯ８の入力端子は、ＬＦ７の出力端子に接続され、ＶＣＯ８の出力端子は、ミクサ９の第２の入力端子（ＬＯ端子）と本信号源の出力端子に接続される。ＶＣＯ８には、例えば、可変容量ダイオードで発振周波数を変化させる発振器が用いられる。可変容量ダイオードは、印加する電圧によって容量を変化させる。これによって、可変容量ダイオードを含む共振回路の共振周波数が変化し、発振周波数が変化する。
【００２８】
ミクサ９は、入力された２つの信号を混合し、その混合信号を出力する混合器である。ミクサ９の第１の入力端子（ＲＦ端子）は、ミクサ５の出力端子（ＲＦ端子）に接続され、ミクサ９の第２の入力端子（ＬＯ端子）は、ＶＣＯ８の出力端子に接続され、ミクサ９の出力端子（ＩＦ端子）は、フィルタ１０の入力端子に接続される。ミクサ９は、ＶＣＯ８が出力した信号とミクサ５が出力した信号とを混合することで周波数変換し、周波数変換した混合信号をフィルタ１０に出力する。例えば、ミクサ９は、ダイオードの非線形性を利用して混合を行うダイオードミクサが用いられる。なお、ミクサ９は、ＶＣＯ８が出力する信号の周波数を下げるためのものであるため、ＶＣＯ８の出力端子からフィルタ１０の入力端子までのＰＬＬの帰還路内にミクサ９の代わりに、もしくはミクサ９に加えて、さらに周波数を下げる周波数変換器を設けても良い。例えば、周波数変換器には、ミクサや分周器などが用いられる。
【００２９】
フィルタ１０は、所定の通過帯域を有し、入力された信号のうち通過帯域内にある信号を通過させ、通過帯域外の周波数帯域にある信号を抑圧するフィルタである。フィルタ１０の入力端子は、ミクサ９の出力端子（ＩＦ端子）に接続され、フィルタ１０の出力端子は、ＰＦＤ６の同期信号入力端子に接続される。例えば、フィルタ１０は、チップインダクタ、チップキャパシタ等を用いて実装される。また、フィルタ１０は、通過させる周波数帯や必要な抑圧量に応じて、マイクロストリップ型の共振器や、同軸共振器等の共振器を用いて構成しても良い。
【００３０】
次に、この発明の実施の形態１に係る信号源の動作について説明する。
まず、基準信号源１は、周波数変換回路２、周波数変換回路３、及び周波数変換回路４にそれぞれ周波数ｆＣＬＫの基準信号を出力する。
【００３１】
周波数変換回路２は、ＤＤＳ１１で構成されているため、ＤＤＳ１１は、基準信号源１が出力した基準信号に同期するとともに、外部から入力された周波数制御データに基づいて、周波数ｆ１の信号を生成し、ＰＦＤ６に出力する。したがって、周波数ｆ１は、基準信号の周波数ｆＣＬＫによらず、ほぼ一定となる。なお、周波数ｆ１は、周波数制御データに応じて変更が可能である。
【００３２】
周波数変換回路３は、分周器２１で構成されているため、基準信号源１が出力した基準信号の周波数をＡ分周して周波数ｆＣＬＫ／Ａの信号を生成し、ミクサ５に出力する。したがって、ｆ２＝ｆＣＬＫ／Ａとなる。なお、Ａは、一般的には２以上の整数であるが、仮にＡが１の場合、分周器２１をバイパスすることと同じである。
【００３３】
周波数変換回路４は、分周器３１で構成されているため、基準信号源１が出力した基準信号の周波数をＢ分周して周波数ｆＣＬＫ／Ｂの信号を生成し、ミクサ５に出力する。したがって、ｆ３＝ｆＣＬＫ／Ｂとなる。なお、Ｂは、一般的には２以上の整数であるが、仮にＢが１の場合、分周器３１をバイパスすることと同じである。
【００３４】
ミクサ５は、周波数変換回路３が出力した周波数ｆ２の信号と、周波数変換回路４が出力した周波数ｆ３の信号とを混合し、混合信号をミクサ９に出力する。一般的に、ミクサに入力される２つの周波数をｆｉｎ１、ｆｉｎ２とすると、出力周波数は、以下の式（１）及び式（２）で表せる。
【００３５】
【数１】
0006753132.tif 000002
【００３６】
【数２】
0006753132.tif 000003
【００３７】
ここで、ｍ及びｎは、正の整数である。ミクサ５において、２つの入力周波数は、ｆ２及びｆ３であり、所望信号の周波数は、ｆ２＋ｆ３である。しかし、式（１）及び式（２）より、ミクサ５の出力信号には、所望信号の他に、多数のスプリアスが含まれる。以降、説明を簡単にするため、ミクサ５の出力信号に含まれるスプリアスは、式（１）及び式（２）において、ｎ＝１もしくは２、かつｍ＝１で表されるスプリアスとする。
【００３８】
図５は、この発明の実施の形態１に係るミクサ５の出力信号の周波数スペクトルを示す図である。
横軸は、周波数であり、縦軸は、電力である。ミクサ５は、周波数ｆ２＋ｆ３の所望信号（以降、ＲＦ信号と示す。）の他に、スプリアスとして、周波数｜ｆ２−ｆ３｜（以降、ＳＰ１と示す。）、周波数ｆ２＋２ｆ３（以降、ＳＰ２と示す。）、周波数｜ｆ２−２ｆ３｜（以降、ＳＰ３と示す。）を出力する。ミクサ５の出力信号は、高周波帯であり、所望信号の周波数近傍にスプリアスが存在する。
【００３９】
なお、ミクサ５の出力信号の周波数は、基準信号の周波数ｆＣＬＫによらずほぼ一定値になり、基準信号に同期している。また、ミクサ５の出力信号の周波数ｆ２＋ｆ３は、ＶＣＯ８の出力信号の周波数ｆｏｕｔと異なる値である。
【００４０】
ミクサ９は、ＶＣＯ８が出力した周波数ｆｏｕｔの信号と、スプリアスを含んだミクサ５の出力信号とを混合し、混合信号をフィルタ１０に出力する。ミクサ９の出力周波数は、式（１）及び式（２）において、ｆｉｎ２をミクサ５が出力したＲＦ信号、ＳＰ１、ＳＰ２、もしくはＳＰ３の周波数とし、ｆｉｎ１をｆｏｕｔとすることで表せる。ミクサ９も、ミクサ５と同様に、出力信号に多数のスプリアスが含まれる。以降、説明を簡単にするため、ミクサ９の出力信号に含まれるスプリアスは、式（２）において、ｎ＝ｍ＝１で表されるスプリアスとする。
【００４１】
図６は、この発明の実施の形態１に係るミクサ９の出力信号の周波数スペクトルを示す図である。
横軸は、周波数であり、縦軸は電力である。ミクサ９は、周波数｜ｆ２＋ｆ３−ｆｏｕｔ｜の所望信号（以降、ミクサ９の所望信号と示す。）の他に、スプリアスとして、周波数｜｜ｆ２−ｆ３｜−ｆｏｕｔ｜（ＳＰ１とｆｏｕｔとの混合信号）、周波数｜ｆ２＋２ｆ３−ｆｏｕｔ｜（ＳＰ２とｆｏｕｔとの混合信号）、｜｜ｆ２−２ｆ３｜−ｆｏｕｔ｜（ＳＰ３とｆｏｕｔとの混合信号）を出力する。ミクサ５から出力されたスプリアスは、ミクサ９における混合によって、ミクサ９の所望信号の近傍に存在する。
【００４２】
フィルタ１０は、ミクサ９の出力信号から、フィルタ１０の通過帯域外に存在するスプリアスを抑圧して、ＰＦＤ６に出力する。フィルタ１０は、ローパスフィルタである。ここでは説明を簡単にするために省略したが、ミクサ９の出力信号には、図６に示すスプリアス以外にも広帯域にわたって多数のスプリアスが含まれている。フィルタ１０は、ＰＦＤ６に多数のスプリアスが入力されることによる誤動作や、高い電力のスプリアスが入力されることによる故障を防止するために設けられている。フィルタ１０は、低周波帯の信号を通過させて高周波帯にある多数のスプリアスを抑圧すれば良いため、急峻な特性は必要ない。
【００４３】
図７は、この発明の実施の形態１に係るフィルタ１０の出力信号の周波数スペクトルを示す図である。
横軸は、周波数であり、縦軸は電力である。フィルタ１０の出力信号には、周波数｜ｆ２＋２ｆ３−ｆｏｕｔ｜のスプリアス（以降、ＳＰ４と示す。）が含まれているが、ＳＰ４は、フィルタ１０の出力信号よりも電力レベルが低いため、ＰＦＤ６は、誤動作を起こさない。
【００４４】
ＰＦＤ６は、周波数変換回路１が出力した周波数ｆ１の信号の位相とフィルタ１０が出力した信号の位相とを比較し、その位相差に対応する制御信号をＬＦ７に出力する。本実施の形態では、ＰＦＤ６は、ミクサであるとする。ＰＦＤ６の出力周波数は、式（１）及び式（２）において、ｆｉｎ１をｆ１とし、ｆｉｎ２をフィルタ１０の出力信号もしくはＳＰ４の周波数とすることで表すことができる。以降、説明を簡単にするため、ＰＦＤ６の出力信号に含まれるスプリアスは、式（２）において、ｎ＝ｍ＝１で表されるスプリアスとする。
【００４５】
図８は、この発明の実施の形態１に係るＰＦＤ６の出力信号の周波数スペクトルを示す図である。
横軸は、周波数であり、縦軸は、電力である。ＰＦＤ６に入力される２つの信号において位相同期が確立している場合、２つの信号の周波数は等しいため、ＰＦＤ６の出力信号は周波数０（ＤＣ）となる。この他に、ｆ１とＳＰ４との混合信号である、周波数｜｜ｆ２＋２ｆ３−ｆｏｕｔ｜−ｆ１｜のスプリアス（以降、ＳＰ５と示す。）が含まれる。閉ループ伝達特性で抑圧するＳＰ５は、ＤＣに最も近いスプリアスである。
本実施の形態の信号源において、ＰＦＤ６からＬＦ７、ＶＣＯ８、ミクサ９、及びフィルタ１０を介してＰＦＤ６に帰還する経路は、ＰＬＬ回路を形成している。ここで、ＰＬＬ回路の閉ループ伝達関数は、以下の式（３）で表される。
【００４６】
【数３】
0006753132.tif 000004
【００４７】
ここで、Ｋｐは、ＰＦＤ６の検波感度であり、入力された２つの信号の位相差が１ｒａｄ変化した際に出力する電圧もしくは電流がどの程度変化するかを示す指標である。単位は、ＰＦＤ６が電圧出力型ＰＦＤであれば、Ｖ／ｒａｄであり、電流出力型ＰＦＤであれば、Ａ／ｒａｄである。Ｆ（ｓ）は、ＬＦ７の伝達関数であり、ｓは、複素周波数である。Ｋｖは、ＶＣＯ８の同調感度であり、入力された電圧が１Ｖ変化した際に出力する周波数がどの程度変化するかを示す指標である。単位は、Ｈｚ／Ｖである。Ｎは、ＰＬＬ回路の帰還路における分周器の分周数であり、図１に示す構成の場合は、Ｎ＝１である。
【００４８】
式（３）より、ＰＬＬ回路の閉ループ伝達関数は、ローパスフィルタと同等の伝達特性を有している。本実施の形態では、ミクサ５で生成され、ミクサ９及びＰＦＤ６によって周波数変換されたスプリアスＳＰ５は、このＰＬＬ回路の閉ループ伝達特性を用いて抑圧する。
【００４９】
式（３）で示される伝達関数によってＳＰ５を抑圧する方法として、例えば、ＳＰ５の周波数よりも、式（３）で示される伝達関数の３ｄＢ帯域を小さくする方法がある。３ｄＢ帯域とは、利得が最大値となる周波数から３ｄＢ低下する周波数までの周波数帯域幅である。このとき、ＳＰ５の周波数をｆＳＰ５とおくと、以下の式（４）が成り立つ。
【００５０】
【数４】
0006753132.tif 000005
【００５１】
式（４）を満たすように、ＰＦＤ６の検波感度、ＬＦ７の伝達関数、及びＶＣＯ８の同調感度を決定することによって、ＳＰ５を抑圧する。
【００５２】
ＬＦ７は、ＰＦＤ６から出力された電圧信号（制御電圧）を平滑化して、電圧信号をＶＣＯ８に出力する。ＶＣＯ８は、ＬＦ７から出力された電圧信号に基づいて、周波数ｆｏｕｔで発振し、出力信号として出力端子から出力するとともに、出力信号をミクサ９に出力する。
【００５３】
図９は、この発明の実施の形態１に係るＬＦ７の出力信号の周波数スペクトルを示す図である。
横軸は、周波数であり、縦軸は、電力である。ＰＬＬ回路の閉ループ伝達関数の３ｄＢ帯域をスプリアスＳＰ５の周波数より低くすることでＳＰ５を抑圧できる。
【００５４】
例えば、ＬＦ７として容量と抵抗などから構成されるローパスフィルタを用いている場合は、容量値、抵抗値、及びフィルタの次数を変えることによって、伝達関数Ｆ（ｓ）を変化させることができる。同様にして、ＰＦＤ６としてミクサを使用している場合は、使用するダイオードを変えることによって検波感度を変化させることができ、ＶＣＯ８は、可変容量ダイオードを変えることによって、同調感度を変えることができる。これらは、過度にハードウェア量を増やすことなく、容易に行うことができる。ループフィルタの特性は、周波数切り替え時間などＰＬＬ回路に求められる特性によって決定し、閉ループ伝達特性は、ＤＣに最も近いスプリアスが抑圧できるように決定する。
【００５５】
例えば、一般的に高速な周波数切り替え時間を実現する場合には、ループフィルタのカットオフ周波数を大きくする。これは、カットオフ周波数と時定数とは反比例の関係にあるので、カットオフ周波数が大きいほど時定数が小さくなり、切り替えに掛かる時間が短くなるためである。切り替え時間を短くした場合、ループフィルタのカットオフ周波数よりも、スプリアスの周波数が小さくなってしまい、出力信号にスプリアスが含まれてしまう。このような場合であっても、本信号源では、閉ループ伝達特性をスプリアスが抑圧できるように決定するため、高速な周波数切り替え時間と低スプリアスの両立が図れる。
【００５６】
以上のように、実施の形態１によれば、ミクサ５の出力信号に含まれるスプリアスをＰＬＬ回路の閉ループ伝達特性で抑圧するため、ミクサ５とミクサ９との間に高周波帯で急峻な特性をもつバンドバスフィルタを設ける必要がない。これにより、過度のハードウェア量やコストの増大を招くことのない信号源を実現することができる。
【００５７】
なお、以上の説明では、ミクサ５の出力信号のうち、周波数ｆ２＋ｆ３の成分を所望信号としているが、周波数混合によって生じる他の周波数成分を所望信号としても良い。
同様に、ミクサ９の出力信号のうち、周波数｜ｆ２＋ｆ３−ｆｏｕｔ｜の成分を所望信号としているが、周波数混合によって生じる他の周波数成分を所望信号としても良い。
【００５８】
また、ＤＤＳ１１の出力のうち、周波数ｆ１の成分を所望信号としているが、ＤＤＳ１１から生じる他の信号を所望信号とし、所望信号を通過させるフィルタを備えるようにしても良い。
【００５９】
周波数変換回路２、周波数変換回路３、及び周波数変換回路４は、周波数ｆＣＬＫの基準信号源１の出力信号を入力信号としているが、外部から基準信号源１の出力信号に同期した信号を入力するようにしても良い。また、周波数変換回路２の入力信号として、ＶＣＯ８の出力信号を用いても良い。
【００６０】
図１０は、この発明の実施の形態１に係る信号源の他の構成例を示す構成図である。
図１と比較すると、周波数変換回路４を削除し、周波数変換回路４の出力信号（ｆ３）の代わりに周波数変換回路２の出力信号（ｆ１）を用いる構成である。ミクサ５は、ｆＣＬＫを周波数変換したｆ１の信号とｆ２の信号とを混合することにより、周波数変換し、周波数変換した信号をミクサ９に出力する。ミクサ９以降の動作は図１と同様である。図１０の構成では、図１と比較すると、周波数変換回路４が不要となるため、より小形化でより低消費電力にできるという効果がある。
【００６１】
図１１は、この発明の実施の形態１に係る信号源の他の成例を示す構成図である。図１１は、図１と比較して、ミクサ５とミクサ９の間に分周器４１を挿入した構成である。
分周器４１は、その分周数をＢ（Ｂは、正の自然数。）とすると、入力された信号に含まれるスプリアスのレベルを２０ｌｏｇ１０（Ｂ）下げる効果がある。つまり、分周器４１は、所望信号のレベルを下げずに、スプリアスを下げる。これは、所望信号の近傍の周波数において、周波数逓倍の効果により周波数がＸ倍になると、位相雑音もスプリアスも２０ｌｏｇ１０（Ｘ）増加する特性を逆に利用したものである。分周器４１を設けることで、所望信号とスプリアスとのレベル比を２０ｌｏｇ１０（Ｂ）改善できる。したがって、ミクサ５の出力信号に含まれるスプリアスのレベルを下げることができ、スプリアスを低減した信号をミクサ９に入力できる。このため、ミクサ９の出力信号が入力されるＰＦＤ６において、ＰＦＤ６の出力信号のスプリアスのレベルを下げることができるという効果がある。
【符号の説明】
【００６２】
１  基準信号源、２  周波数変換回路、３  周波数変換回路、４  周波数変換回路、５  ミクサ、６  ＰＦＤ、７  ＬＦ、８  ＶＣＯ、９  ミクサ、１０  フィルタ、１１  ＤＤＳ、２１  分周器  ３１  分周器、４１  分周器、１０１  基準信号源、１０２  ＤＤＳ、１０３  フィルタ、１０４  分周器、１０５  ＰＦＤ、１０６  ＬＦ、１０７  ＶＣＯ、１０８  ミクサ、１０９  フィルタ、１１０  分周器、１１１  ミクサ、１１２  フィルタ。
【図１】
0006753132.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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