(57)【特許請求の範囲】
【請求項１】
量子コンピューティング・デバイスのための組立体であって、 
凹部の第１の組を含む量子バス平面と、 
凹部の第２の組を含む読出し平面と、 
前記凹部の第１の組が前記凹部の第２の組と対向するように、前記読出し平面を前記量子バス平面と向かい合わせに保持するように位置決めされたブロックと、 
前記凹部の第１の組の中に位置決めされた第１の端と、前記凹部の第２の組の中に位置決めされた第２の端とを各々が有する、複数の量子ビットチップと、
を備えた、組立体。
【請求項２】
前記複数の量子ビットチップは、前記凹部の第１の組及び前記凹部の第２の組の両方の中に位置決めされることによって、長さ方向に垂直に延びる、請求項１に記載の組立体。
【請求項３】
前記凹部の第１の組は、前記複数の量子ビットチップの前記第１の端を前記読出し平面内に保持し、
前記凹部の第２の組は、前記複数の量子ビットチップの前記第２の端を前記量子バス平面内に保持する、
請求項１又は請求項２に記載の組立体。
【請求項４】
前記複数の量子ビットチップの前記第１の端は、前記第２の端と対向する、請求項１ないし３のいずれか１項に記載の組立体。
【請求項５】
前記ブロックが超伝導材料で作られた、請求項１ないし４のいずれか１項に記載の組立体。
【請求項６】
前記量子バス平面は、基板の上に相互接続配線を有する基板を備え、前記相互接続配線は、複数の結合バス共振器を介して前記複数の量子ビットチップを接続する、請求項１ないし５のいずれか１項に記載の組立体。
【請求項７】
前記読出し平面は、基板上にファンアウト配線を有する基板を備え、前記ファンアウト配線は、前記複数の量子ビットチップの各々を回路基板に個々に接続する、請求項１ないし６のいずれか１項に記載の組立体。
【請求項８】
前記回路基板は、前記複数の量子ビットチップの各々を複数のコネクタに１対１の関係で個々に接続する、請求項７に記載の組立体。
【請求項９】
前記ブロックは、第１の組立コーム及び第２の組立コームを受け入れて交差を形成するように構成され、前記第１及び第２の組立コームの前記交差は、前記複数の量子ビットチップを個々に受け入れる複数のスロットを形成する、請求項１ないし８のいずれか１項に記載の組立体。
【請求項１０】
前記複数のスロットは、前記複数の量子ビットチップを垂直位置で機械的に保持する、請求項９に記載の組立体。
【請求項１１】
量子コンピューティング・デバイスのための組立体であって、  
底部分と上部分とブロックとを有する筐体として構成され、前記ブロックが前記上部分と前記底部分とを接続する、ハウジングと、  
凹部の第１の組を含む量子バス平面と、  
凹部の第２の組を含む読出し平面と、
を備え、  
前記ブロックは、前記凹部の第１の組が前記凹部の第２の組と対向するように、前記読出し平面を前記量子バス平面と向かい合わせに位置決めするように構成され、  
前記組立体は、前記凹部の第１の組の中に位置決めされた第１の端と、前記凹部の第２の組の中に位置決めされた第２の端とを各々が有する、複数の量子ビットチップを備える、
組立体。
【請求項１２】
前記ハウジングは、読出し平面ハウジングスロットを含み、該スロットを貫通して前記読出し平面が延びる、請求項１１に記載の組立体。
【請求項１３】
前記読出し平面は、前記読出し平面ハウジングスロットを貫通して延びて回路基板に接続し、前記回路基板は、複数のコネクタに接続する、請求項１２に記載の組立体。
【請求項１４】
前記読出し平面に圧力をかける押込み機構をさらに備え、前記読出し平面にかかる前記圧力は、前記複数の量子ビットチップを前記量子バス平面に押しつける、請求項１１から請求項１３までのいずれかに記載の組立体。
【請求項１５】
前記押込み機構は、 
前記読出し平面上に位置決めされたプッシャ・ブロックと、 
前記プッシャ・ブロックに当接して下方に押し下げるばね機構と
を備え、
前記ハウジングの前記上部分が、前記ばね機構に上方から圧縮力をかける、請求項１４に記載の組立体。
【請求項１６】
量子コンピューティング・デバイスのための組立体を構成する方法であって、
凹部の第１の組を有する量子バス平面及び凹部の第２の組を有する読出し平面を準備することと、 
前記凹部の第１の組が前記凹部の第２の組と対向するように、ブロック内で前記読出し平面を前記量子バス平面と向かい合わせに位置決めすることと、 
複数の量子ビットチップを前記ブロック内に設置することであって、前記複数の量子ビットチップの各々が、前記凹部の第１の組の中に位置決めされる第１の端と、前記凹部の第２の組の中に位置決めされる第２の端とを有する、設置することと、
を含む、方法。
【請求項１７】
量子コンピューティング・デバイスのための組立体を構成する方法であって、
底部分と上部分とブロックとを有する筐体として構成され、前記ブロックが前記上部分と前記底部分とを接続する、ハウジングを準備することと、 
凹部の第１の組を含む量子バス平面及び凹部の第２の組を含む読出し平面を準備することと、 
前記凹部の第１の組が前記凹部の第２の組と対向するように、ブロック内で前記読出し平面を前記量子バス平面と向かい合わせに組み立てることと、 
複数の量子ビットチップを前記ブロック内に設置することであって、前記複数の量子ビットチップの各々が、前記凹部の第１の組の中に位置決めされる第１の端と、前記凹部の第２の組の中に位置決めされる第２の端とを有する、設置することと
を含む、方法。
【請求項１８】
前記ハウジングは、読出し平面ハウジングスロットを含み、該スロットを貫通して前記読出し平面が延び、 
前記読出し平面は、前記読出し平面ハウジングスロットを貫通して延びて回路基板に接続し、前記回路基板は、複数のコネクタに接続する、
請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子コンピューティングに関し、より詳細には、スケーラブルな量子コンピューティングのための垂直集積超伝導量子ビット・デバイスのモジュラーアレイに関する。
【背景技術】
【０００２】
回路量子電磁力学（ｃｉｒｃｕｉｔ  ｑｕａｎｔｕｍ  ｅｌｅｃｔｒｏｄｙｎａｍｉｃｓ）と呼ばれる１つの手法において、量子コンピューティングは、量子情報を操作し及び格納するための量子ビット（ｑｕｂｉｔ）と呼ばれる能動的な超伝導デバイスと、量子ビット間の相互作用を読み出し及び促進するための共振器（例えば、二次元（２Ｄ）平面導波路として、又は三次元（３Ｄ）マイクロ波空胴として）とを使用する。各超伝導量子ビットは、１つ又は複数のジョセフソン接合を含み、これは接合と並列なキャパシタで分流される。量子ビットは、２Ｄ又は３Ｄマイクロ波空胴に容量結合される。量子ビットに関連付けられたエネルギーは、ジョセフソン接合のまわりの電磁場内、特に相対的により大きい分流キャパシタンス構造の近傍に存在する。今日まで、主たる焦点は、量子ビットがデコヒーレンスに至って情報が失われるまえに計算（すなわち操作及び読出し）を行うことを可能にするために量子ビットの寿命を改善することに向けられてきた。現在、超伝導量子ビットのコヒーレンス時間は、１００ミリ秒ほどの長さにすることができており、コヒーレンス時間を延長する努力が行われている。コヒーレンス時間の延長に関する研究の１つの分野は、量子ビットが含まれる薄膜の鋭い角部及び縁部の近傍などの比較的電磁場エネルギー密度が高い領域から、損失が大きい材料を排除することに焦点を定めている。こうした材料は、量子ビットの近傍において、２準位系（ｔｗｏ−ｌｅｖｅｌ  ｓｙｓｔｅｍ）（ＴＬＳ）として知られる欠陥をサポートする不完全性を含み得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、スケーラブルな量子コンピューティングのための垂直集積超伝導量子ビット・デバイスのモジュラーアレイを提供することである。
【課題を解決するための手段】
【０００４】
１つの実施形態によれば、量子コンピューティング・デバイスのための組立体が提供される。組立体は、凹部の第１の組を含む量子バス平面と、凹部の第２の組を含む読出し平面と、凹部の第１の組が凹部の第２の組と対向するように、読出し平面を量子バス平面と向かい合わせに保持するように位置決めされたブロックとを含む。また、組立体は、複数の量子ビットチップを含み、その各々は、凹部の第１の組の中に位置決めされる第１の端と、凹部の第２の組の中に位置決めされる第２の端とを有する。
【０００５】
１つの実施形態によれば、量子コンピューティング・デバイスのための組立体が提供される。組立体は、底部分と、上部分と、ブロックとを有する筐体として構成されたハウジングを含み、ブロックは上部分と底部分とを接続する。組立体は、凹部の第１の組を含む量子バス平面と、凹部の第２の組を含む読出し平面とを含む。ブロックは、凹部の第１の組が凹部の第２の組と対向するように、読出し平面を量子バス平面と向かい合わせに位置決めするように構成される。また、組立体は、複数の量子ビットチップを含み、その各々は、凹部の第１の組の中に位置決めされた第１の端と、凹部の第２の組の中に位置決めされた第２の端とを有する。
【０００６】
１つの実施形態によれば、量子コンピューティング・デバイスのための組立体を構成する方法が提供される。この方法は、底部分と上部分とブロックとを有する筐体として構成されたハウジングを準備することを含み、ここでブロックは、上部分と底部分とを接続する。この方法は、凹部の第１の組を含む量子バス平面及び凹部の第２の組を含む読出し平面を準備することと、凹部の第１の組が凹部の第２の組と対向するように、ブロック内で読出し平面を量子バス平面と向かい合わせに組み立てることと、を含む。また、方法は、複数の量子ビットチップをブロック内に設置することを含み、ここで複数の量子ビットチップの各々は、凹部の第１の組の中に位置決めされる第１の端と、凹部の第２の組の中に位置決めされる第２の端とを有する。
【０００７】
１つ又は複数の実施形態において、複数の量子ビットチップは、凹部の第１の組及び凹部の第２の組の両方の中に位置決めされることによって、長さ方向に垂直に延びる。凹部の第１の組は、複数の量子ビットチップの前記第１の端を量子バス平面内に保持し、凹部の第２の組は、複数の量子ビットチップの第２の端を読出し平面内に保持する。
【０００８】
１つ又は複数の実施形態において、複数の量子ビットチップの第１の端は、第２の端と対向する。１つ又は複数の実施形態において、ブロックは、超伝導材料で作られる。
【０００９】
１つ又は複数の実施形態において、量子バス平面は、基板の上に相互接続配線を有する基板を備え、相互接続配線は、複数の結合バス共振器を介して複数の量子ビットチップを接続する。
【００１０】
１つ又は複数の実施形態において、読出し平面は、基板上にファンアウト配線を有する基板を備え、ファンアウト配線は、複数の量子ビットチップの各々を回路基板に個々に接続する。回路基板は、複数の量子ビットチップを複数のコネクタに１対１の関係で個々に接続する。
【００１１】
１つ又は複数の実施形態において、ブロックは、第１の組立コーム及び第２の組立コームを受け入れて交差を形成するように構成され、第１及び第２の組立コームの交差は、複数の量子ビットチップを個々に受け入れる複数のスロットを形成する。複数のスロットは、複数の量子ビットチップを垂直位置で機械的に保持する。
【００１２】
付加的な特徴及び利点は、本発明の技術を通じて実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される発明の一部とみなされる。本発明を利点及び特徴と共により良く理解するために、説明及び図面を参照する。
【００１３】
本発明とみなされる主題は、本明細書の結論部にある特許請求の範囲において具体的に指摘され明確に特許請求される。本発明の上記及び他の特徴並びに利点は、添付の図面との関連で解釈される以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００１４】
【図１】実施形態による垂直集積超伝導量子ビットチップのモジュラーアレイの一部の透視図を示す模式図である。
【図２】実施形態による量子バス平面を示す模式図である。
【図３】実施形態による読出し平面を倒立図で示した模式図である。
【図４】実施形態による量子ビットチップの一例の模式図である。
【図５】図５から図１０までは、実施形態による垂直集積超伝導量子ビットチップのモジュラーアレイのための組立体及びパッケージング技術を示す。図５は、ブロックのための組立コームを示す、組立体の模式図である。
【図６】超伝導量子ビットチップを配向するためのスロットを形成する所定位置の組立コームを示す、組立体の模式図である。
【図７】組立コームによって形成されたスロット内の超伝導量子ビットチップの設置を示す、組立体の模式図である。
【図８】ブロック内の読出し平面の設置を示す、組立体の模式図である。
【図９】ブロックの下方を示す、組立体の模式図である。
【図１０】超伝導量子ビットチップを保持するために圧力をかけるプッシャ・ブロックを示す、組立体の模式図である。
【図１１】実施形態による組立体を構成する方法である。
【図１２】実施形態による組立体を構成する方法である。
【発明を実施するための形態】
【００１５】
超伝導ジョセフソン接合に基づく量子ビットは、フォールト・トレラントな量子コンピューティングのための有望な候補である。固体技術なので、これは常に、既存の集積技術による、より簡単なスケーラビリティの可能性を有してきた。超伝導回路及びデバイスの製作は、高密度の量子ビットを有する量子集積プロセッサをもたらすことが可能な周知のリソグラフィ法を活用することができる。さらに、超伝導量子ビットは、マイクロ波周波数レジメで動作し、量子ビット、及びシステム内に存在し得るその他の要素を全て電気的に制御することを可能にする。その他の要素として、マイクロ波共振器、能動フィルタ、量子制限増幅器（ｑｕａｎｔｕｍ−ｌｉｍｉｔｅｄ  ａｍｐｌｉｆｉｅｒ）等を挙げることができる。
【００１６】
近年注目を集めている最新のフォールト・トレラントな量子コンピューティング・アーキテクチャは、表面コード（ｓｕｒｆａｃｅ  ｃｏｄｅ）である。表面コードにおいて、量子ビットは、最近接相互作用のみが要求される格子状に配置される。超伝導量子ビットの場合、表面コードは、最近接格子内に複数の量子ビットを定めるので、魅力的な将来的道筋である。さらに、表面コードに対して要求される誤り閾値は、現在のレベルのコヒーレンスを有する超伝導量子ビットで手が届く範囲内にある。超伝導量子ビットによる表面コードを実現するための最新技術における１つの具体的な物理的提案は、歪対称レイアウトである。この格子において、各超伝導量子ビットは、２つの別個の連結バス共振器に結合される。超伝導量子ビットとマイクロ波共振器とを結合することは、回路量子電磁力学（ｃＱＥＤ）として知られている。マイクロ波共振器は、典型的には平面ストリップ線路共振器として定義されるが、三次元（３Ｄ）導波路空胴内のモードとすることもできる。
【００１７】
多数の超伝導量子ビット及びストリップ線路共振器の大型格子をリソグラフ的に設計することは単純であるように思われるかもしれないが、すべての共振器モード及びすべての量子ビットが一緒に望み通りに働くようにすることは困難である。例えば、共振器と超伝導量子ビットとの間のクロストーク、並びに望ましくないスプリアスモードの結果として、量子オブジェクト間に漂遊結合（ｓｔｒａｙ  ｃｏｕｐｌｉｎｇ）が生じる場合がある。クロストークは、本明細書においては、所望される結合及び配線によって定められる結合以外の、量子ビット又は共振器チャネル間のマイクロ波信号のあらゆる不要な結合として定義される。さらに、単一量子及び単一空胴のモードに合わせてパラメータを最適化することは簡単であるように思われるかもしれないが、ひとたびこれらの個別の量子ビットがより大型のネットワーク内で再配列されて同じチップ上に全てが定められると、それらの（集合的な）挙動が変化する場合があり、その後のデバッグが難しくなる場合がある。
【００１８】
本明細書で論じる実施形態によれば、超伝導量子ビット及びその読出し共振器で構成された離散した超伝導チップピースによる、垂直集積マルチチップ・アーキテクチャが提供される。そのとき超伝導量子ビットはその読出し共振器と共に、全てが２つのより大型のキャリアチップによって挟持されたマトリクス内に嵌合するように配置される。これらの２つのより大型のキャリアチップは、２つの目的に役立つ。１つの目的は、複数の共振器量子バスを集積して超伝導量子ビットを互いに結合する（それにより量子ビット間の量子情報を結合する）ことであり、もう１つの目的は、明示的なマイクロ波制御に対する、ファンアウト配線を介した物理的接続を可能にすることである。この実施形態は、確立された技術を用いて量子コンピューティングのためのスケーラブルなアーキテクチャを実現し、その一方でスルー・シリコン・ビア（ＴＳＶ）及びマルチレベル・リソグラフィといった難しいシリコン集積技術を不要にする。
【００１９】
回路量子電磁力学（ｃＱＥＤ）アーキテクチャによって超伝導量子プロセッサを実装するための２つの物理的に異なる方法が存在し、それらは２Ｄ平面リソグラフィ法及び３Ｄ導波路空胴法である。量子プロセッサは、組み立てられた構成要素の全体を指す。
【００２０】
２Ｄ平面集積：２Ｄ型ｃＱＥＤのための量子ビット及び共振器の集積は、超伝導膜をシリコン又はサファイア基板上に堆積することによって開始される。用いられる幾つかの典型的な超伝導膜は、ニオブ（Ｎｂ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、及び窒化ニオブ（ＮｂＮ）である。共振器（読出し共振器を含む）は、これらの超伝導膜内に、一般に、共面導波路、マイクロストリップ、共面ストリップライン、又は集中要素インダクタ（ｌｕｍｐｅｄ  ｅｌｅｍｅｎｔ  ｉｎｄｕｃｔｏｒ）及びキャパシタを用いて定められる。その後、トランスモン（ｔｒａｎｓｍｏｎ）、位相量子ビット、又はフラックス量子ビットなどのジョセフソン接合を有する超伝導量子ビットもまた、電子ビーム又は光リソグラフィのいずれかによってリソグラフィ的にパターン形成される。このスキームで、より大型の量子プロセッサにスケールアップするには、より多くの結合用共振器、より多くの量子ビット、及びより多くの読出し共振器を収容するためにますます大型のチップを必要とすることになる。この２Ｄ集積技術を用いて、線形チェーンにおいて９量子ビットまで、格子状アーキテクチャにおいて８量子ビットまでのプロセッサが考案されている。２Ｄプロセッサ内の量子ビット数がスケールアップするにつれて、入出力（Ｉ／Ｏ）は、ますます困難になってくる。クロストークを回避し、適切なファンアウトを集積するために、３Ｄ集積フリップチップ、エアブリッジ・クロスオーバ（ａｉｒ−ｂｒｉｄｇｅ  ｃｒｏｓｓｏｖｅｒ）、スルー・シリコン・ビア、及び多層リソグラフィなどの技術が必要とされる。より大型の量子プロセッサにスケールアップするために、これらの様々な製作プロセスがますます必要となるにつれて、超伝導量子ビットに対する潜在的な影響及び劣化が急速に増大する。したがって、これらの先進的な製作技術を用いることは、量子ビットにおけるデコヒーレンスの多くの異なる原因をもたらす可能性がある。これらのプロセスのうちの幾つかについては、ジョセフソン接合をリソグラフィ的に定めた後で行うことが必要な場合がある。その場合、ジョセフソン接合ベースの超伝導量子ビットに対する、これらの処理ステップ後の衝撃及び損失は、高コヒーレンスが保全され続けるかどうかに関して特に懸念される事項である。したがって、このことが多数の量子ビットを有する大型システムのフルスケール集積を困難にする。
【００２１】
実施形態は、種々の特徴を含む。
１）垂直超伝導量子ビットチップのアレイは、シリコン量子バス平面に取り付けられ、かつ、別個の量子ビットのアドレス指定及び読出し平面に取り付けられる。
２）量子バス（ＱＢ）平面は、シリコン上にリソグラフィ的に定められ、これが個々の垂直超伝導量子ビットチップ間での量子情報の結合を可能にする。
３）読出し（ＲＯ）平面は、各超伝導量子ビットチップの読出し共振器を集積マイクロ波帯域幅伝送ラインに結合し、それが可撓性回路基板上に続き、それにより各超伝導量子ビットチップの読出し共振器を入力／出力（Ｉ／Ｏ）のための同軸コネクタに接続する。
４）垂直超伝導量子ビットチップは各々、量子バス平面及び読出し平面に有効に結合するように設計された、単一の超伝導量子ビット（トンネル接合とも呼ばれ、例えばジョセフソン接合である）及びオンチップ読出し共振器を収容する。個々の垂直超伝導量子ビットチップは各々、一端では量子バス平面に対するトンネル接合との間に、他端では読出し共振器と読出し平面のアドレス指定伝送ラインとの間に、リソグラフ的に定められた特定の結合キャパシタンスをするように設計される。
５）全てのシリコン要素は、機械的支持、位置合わせ、及び熱的接触を提供する、良く熱化された（ｗｅｌｌ−ｔｈｅｒｍａｌｉｚｅｄ）金属ハウジング（例えば銅）内に保持される。
【００２２】
実施形態によれば、本明細書で論じる技術は、超伝導量子ビットチップのモジュラーアレイを組み立てて、表面コードなどの、量子誤り訂正のための格子状アーキテクチャにふさわしい、スケーラブルな量子プロセッサにするための手法である。
【００２３】
ここで図面を参照すると、図１は、実施形態による垂直集積超伝導量子ビット・デバイスのモジュラーアレイの一部の透視図を示す模式図である。図１は、量子バス平面１００、読出し平面１０２、及び超伝導垂直量子ビットチップ１０１を示す。超伝導垂直量子ビットチップ１０１は、量子ビットダイ、量子ビット等とも呼ばれる。読出し平面１０２及び量子バス平面１００は、量子ビットチップ１０１を間に挟持する。
【００２４】
図２は、実施形態による量子バス平面１００の量子バス平面設計を模式的に示す。量子バス平面設計は、表面コードの例を示す。量子バス平面１００は、基板としての半導体材料、例えば、シリコン、サファイア等で作ることができる。半導体材料は、半導体材料の上に堆積された相互接続配線２０２を有する。相互接続配線２０２は、超伝導材料で作られる。
【００２５】
超伝導材料は、超伝導材料が「臨界温度」（Ｔｃ）、すなわちその材料が超伝導性になる温度に達したときに、１つの原子から他の原子に無抵抗で電気を伝導することができる又は電子を輸送することができる材料として定義することができる。１つの原子から他の原子に無抵抗で電気を伝導すること又は電子を輸送することは、当業者に理解されるように、熱、音、又は他のいかなるエネルギー形態も材料から放出されないことを意味する。
【００２６】
量子バス平面１００は、個々の量子ビットチップ１０１の各々を、相互接続配線２０２を介して接続する。相互接続配線２０２は、量子バス平面１００内に設置された各超伝導量子ビットチップ１０１に（例えば容量的に）接続される。相互接続配線２０２は、各超伝導垂直量子ビットチップ１０１間に配置された結合バス共振器２０５を含む。具体的には、超伝導垂直量子ビットチップ１０１は、結合バス共振器２０５を通して互いに結合するように構成される。
【００２７】
超伝導垂直量子ビットチップ１０１を量子バス平面１００上に固定し及び位置決めすることを補助するために、量子バス平面１００は、超伝導垂直量子ビットチップ１０１の各々を挿入する位置にエッチング凹部２０１（ｅｔｃｈｅｄ  ｒｅｃｅｓｓｅｓ）を含む。エッチング凹部２０１は、超伝導垂直量子ビットチップ１０１を量子バス平面１００の特定の位置に個々にはめ込むポケットである。量子バス平面１００内のエッチング凹部２０１は、量子ビットチップ１０１と相互接続配線２０２との間に正確な容量結合を定めることを補助する。エッチング凹部２０１は、垂直量子ビットチップ１０１が量子バス平面１００内に着座する深さを定め、したがって量子ビットチップ１０１上のキャパシタ・パッドと量子バス平面１００上のキャパシタ・パッドとの間の垂直方向の分離を定める。エッチング凹部２０１は、量子バス平面１００の半導体基板内にエッチングされる。これらの結合パッドの正確な垂直分離は、高精度の結合キャパシタンス値を達成するための前提条件である。結合キャパシタ・パッド４０４は、図４に示されており、量子バス平面１００は、各エッチング凹部２０１の前方に結合パッド２５０を有する。
【００２８】
分かりやすくするために、及び図２を不明瞭にしないように、図２には２つの超伝導垂直量子ビットチップ１０１のみを示すが、各列、例えば列１〜４が超伝導垂直量子ビットチップ１０１で満たされることが理解される。１つの超伝導垂直量子ビットチップ１０１は、列１においてコード超伝導垂直量子ビットチップとして示されており、他の超伝導垂直量子ビットチップ１０１は、列２におけるシンドローム超伝導垂直量子ビットチップである。１つの実装において、各列を同じタイプの超伝導垂直量子ビットチップ１０１で満たすことができる。例えば、列１は、コード超伝導垂直量子ビットチップ１０１で満たすことができ、その一方で、列２は、シンドローム超伝導垂直量子ビットチップ１０１で満たされる。列３は、コード超伝導垂直量子ビットチップ１０１で満たすことができ、その一方で、列４は、シンドローム超伝導垂直量子ビットチップ１０１で満たされる。例証の目的で４列しか示していないが、Ｍ個の多数の列を量子バス平面１００上に含めることができることが意図され、ここでＭは最終列である。コード量子ビットは、量子プロセッサの動作のための量子情報を格納する。シンドローム量子ビットは、コード量子ビット内に存在する情報を破壊することなく、システム内の誤りを測定し及び抽出する。これらの用語は、「表面コード誤り訂正」を論じるときに一般に適用される。
【００２９】
実施形態によれば、図３は、読出し平面１０２を倒立図で示した模式図である。図３は、読出し平面１０２の裏面を示し、この裏面は、量子バス平面１００（図３には示さず）に面している。読出し平面１０２は、基板としての半導体材料、例えば、シリコン、サファイア等で作ることができる。半導体材料は、半導体材料の上に堆積されたファンアウト配線３０２を有する。ファンアウト配線３０２は、超伝導材料で作ることができる。
【００３０】
読出し平面１０２は、各々の超伝導垂直量子ビットチップ１０１を挿入する位置に、エッチング凹部３０１を含む。各エッチング凹部３０１は、図２の量子バス平面１００内のエッチング凹部２０１と同様に、単一の超伝導垂直量子ビットチップ１０１を読出し平面１０２の特定の位置に個々にはめ込むポケットである。
【００３１】
読出し平面１０２内のエッチング凹部３０１は、超伝導垂直量子ビットチップ１０１を、垂直量子ビットチップ１０１の上端及び読出し平面１０２上に定められたキャパシタ・パッドを介して、ファンアウト配線３０２に容量的に接続する。上端において、垂直量子ビットチップ１０１は、図４に示すように結合キャパシタ・パッド４０１を有し、一方、読出し平面１０２は、各エッチング凹部３０１の前方に結合パッド３５０を有する。
【００３２】
ファンアウト配線３０２は、伝送ライン３２０を有する。各伝送ライン３２０は、１対１の関係で、単一の超伝導垂直量子ビットチップ１０１に個々に接続する。エッチング凹部３０１は、機械的目的及び電気的目的の両方の役割を果たす。機械的には、エッチング凹部３０１は、各超伝導垂直量子ビットチップ１０１を挿入するためのスロット／ポケットとしての役割を果たす。電気的には、エッチング凹部３０１は、各超伝導垂直量子ビットチップ１０１をファンアウト配線３０２の個々の伝送ライン３２０に位置合わせする。ファンアウト配線３０２は、各超伝導垂直量子ビットチップ１０１に個々に結合する。また、ファンアウト配線３０２は、各超伝導垂直量子ビットチップ１０１を可撓性回路基板３０３に個々に接続する。ファンアウト配線３０２は、超伝導垂直量子ビットチップ１０１上の量子情報に影響を及ぼさない。ファンアウト配線３０２は、超伝導垂直量子ビットチップ１０１を外部環境（例えば、５０オーム（Ω）環境）に接続する。可撓性回路基板３０３は、ファンアウト配線３０２を介して各超伝導垂直量子ビットチップ１０１を個々のコネクタ３０４に個々に接続する。可撓性回路基板３０３が１つの実装として示されているが、他のタイプの回路基板又は電気接続を利用することもできることが意図される。
【００３３】
コネクタ３０４は、超伝導垂直量子ビットチップ１０１を外部エレクトロニクス（図示せず）に個々に接続する。コネクタ３０４は、そこでマイクロ波信号を入力することができ、量子ビット状態を読み出すことができる、マイクロ波コネクタとすることができる。各コネクタ３０４は、読出し平面１０２上の単一の超伝導垂直量子ビットチップ１０１に対して１対１の関係を有しており、各超伝導垂直量子ビットチップ１０１を、単一のコネクタ３０４を通し、可撓性回路基板３０３を通し、ファンアウト配線３０２を通し、特定の伝送ライン３２０及び個々のエッチング凹部３０１を通して、個々にアドレス指定できるようになっている。１つの実装において、コネクタ３０４は、同軸ケーブルに接続するように構成された同軸ケーブルコネクタとすることができる。図３を不明瞭にしないように図示していないが、当業者に理解されるように、導電性配線が可撓性回路基板３０３を通って延びており、その配線が可撓性回路基板３０３をそれぞれのコネクタ３０４の各々に接続していることが理解される。可撓性回路基板３０３の導電性配線は、超伝導材料又は通常の材料で作ることができる。
【００３４】
図４は、実施形態による超伝導垂直量子ビットチップ１０１の一例の模式図である。超伝導垂直量子ビットチップ１０１の種々の詳細を図４に示す。超伝導垂直量子ビットチップ１０１は、例えば、シリコン、サファイア等の半導体材料で作られた基板を有することができる。各量子ビットチップ１０１は、集積回路である。導電性材料を超伝導垂直量子ビットチップ１０１の基板上に堆積し、パターン形成して、集積回路を形成する。超伝導垂直量子ビットチップ１０１は、モノリシックなウェハではない。むしろ超伝導垂直量子ビットチップ１０１は、ダイシングして個々の量子ビットダイにされたウェハ（基板）から形成される。ダイシングされた各超伝導垂直量子ビットチップ１０１は、結合キャパシタ・パッド４０１を含む。結合キャパシタ・パッド４０１は、超伝導垂直量子ビットチップ１０１がそのエッチング凹部３０１に挿入されたとき、各超伝導垂直量子ビットチップ１０１をファンアウト配線３０２を介して読出し平面１０２に容量結合するキャパシタである。したがって、超伝導垂直量子ビットチップ１０１の一端において、その端は、結合キャパシタ・パッド４０１と読出し平面１０２上の結合パッド３５０とを通じて、読出し平面１０２に電気的に接続される。結合キャパシタ・パッド４０１及び３５０並びに結合キャパシタ・パッド４０４及び２５０について、明確な垂直分離を伴って、互いに直角な金属パッドによって結合キャパシタを定めることができることに留意されたい。２つのタイプの結合キャパシタは、量子ビットチップの下側に対する量子バス平面、及び、読出し平面に対する垂直量子ビットチップの上側である。ある距離で分離された互いに直角な２つの金属表面（この場合パッド）がキャパシタを定めることを理解されたい。実施形態は、この事実を利用して、直角な接続にわたるワイヤボンドを用いることなく回路要素間の正確な結合を可能にする。
【００３５】
さらに、各超伝導垂直量子ビットチップ１０１は、結合キャパシタ・パッド４０４を含む。結合キャパシタ・パッド４０４は、キャパシタを形成し、２つの結合キャパシタ・パッド４０４間に、トンネル接合４０３（ときとして量子ビットとも呼ばれる）、例えばジョセフソン接合が存在する。結合キャパシタ・パッド４０４は、相互接続配線２０２を介して量子バス平面１００と容量結合するキャパシタを形成する。したがって、結合キャパシタ・パッド４０１の反対端において、該反対端は、結合キャパシタ・パッド４０４を通して量子バス平面１００に電気的に接続される。
【００３６】
超伝導垂直量子ビットチップ１０１は、読出し共振器４０２を含む。読出し共振器４０２は、量子ビット・トンネル接合４０３の状態を読み出すように設計された共振周波数を有するように構成される。読出し共振器４０２は、結合キャパシタ・パッド４０１と結合キャパシタ・パッド４０４との間に配置される。読出し共振器４０２は、結合キャパシタ・パッド４０１と結合キャパシタ・パッド４０４とを接続する導電性材料で形成される。導電性材料は、超伝導材料であり、これが回路を形成する。
【００３７】
超伝導垂直量子ビットチップ１０１は、結合キャパシタ・パッド４０１と、結合キャパシタ・パッド４０４と、読出し共振器４０２との回路を取り囲む、接地平面４０５を含む。基板の材料が、接地平面４０５を回路から分離する。
【００３８】
実施形態に従い、超伝導垂直量子ビットチップ１０１のモジュラーアレイのための組立体及びパッケージング技術を、以下の図５、図６、図７、図８、図９及び図１０で論じる。図５は、組立体５００の一部を示す。組立体５００は、銅ブロック５０２を有する。銅ブロック５０２は、読出し平面スロット５０３を含む。読出し平面１０２は、さらに後述するように、読出し平面スロット５０３に挿入される。銅ブロック５０２が図示されているが、ブロック５０２は、他の材料で作ることができる。ブロック５０２は、高い熱伝導率を与える材料であれば様々な材料で構築することができる。銅以外の例として、真鍮、サファイア、シリコン、銀、アルミニウム、及び／又はニオブが挙げられる。
【００３９】
組立コーム５２０Ａ及び５２０Ｂは、銅ブロック５０２内で、読出し平面１０２（エッチング凹部３０１内）及び量子バス平面１００（エッチング凹部２０１内）との組立てのための超伝導垂直量子ビットチップ１０１の位置合わせを配向するために利用される。組立コーム５２０Ａ及び５２０Ｂは両方とも所定間隔の歯を有する。例えば、組立コーム５２０Ａは、歯５２５Ａを有し、組立コーム５２０Ｂは、歯５２５Ｂを有する。１つの実装において、歯５２５Ａの間隔は、歯５２５Ｂの間隔より大きく、歯５２５Ａ及び５２５Ｂの間隔は、超伝導垂直量子ビットチップ１０１の断面サイズを収容することに基づく。
【００４０】
銅ブロック５０２は、組立スロット５０１Ａ及び５０１Ｂを含む。組立コーム５２０Ａは、組立スロット５０１Ａに挿入され、組立コーム５２０Ｂは、組立スロット５０１Ｂに挿入される。一方の組立スロットは、他方の組立スロットより高い位置に配置され、組立コーム５２０Ａ及び５２０Ｂがそれぞれの組立スロット５０１Ａ及び５０１Ｂに挿入されたときに、それらが互いに上下で交差したところに所望の位置合わせスロットを定めるが互いに干渉しないようになっている。
【００４１】
図６は、実施形態による、銅ブロック５０２内の所定位置にある組立コーム５２０Ａ及び５２０Ｂを示す、組立体５００の模式図である。スロット５２５が、銅ブロック５０２内にある間の組立コーム５２０Ａと５２０Ｂとの交差によって形成される。スロット５２５は、超伝導垂直量子ビットチップ１０１を配向するために利用される。具体的には、スロット５２５は、歯５２５Ａ及び５２５Ｂの間隔によって形成され、スロット５２５が超伝導垂直量子ビットチップ１０１のサイズを受け入れることができるようになっている。１つの実装において、スロット５２５の間隔は、ｘ軸方向に約５ミリメートル（ｍｍ）とすることができ、ｙ軸方向に約５ｍｍとすることができる。１つの実装において、各超伝導垂直量子ビットチップ１０１は、およそ高さ８ｍｍ、幅２ｍｍ、厚さ０．７ｍｍの寸法を有することができる。
【００４２】
また、超伝導垂直量子ビットチップ１０１のサイズを収容するために、エッチング凹部２０１及び３０１は、ｘ軸方向に約０．７ｍｍ及びｙ軸方向に約２ｍｍとすることができる。エッチング凹部２０１及び３０１は、ｚ軸方向に約０．３５ｍｍの深さを有することができる。
【００４３】
図７は、実施形態によるハウジング５５０（図１０に示す）の一部である銅ブロック５０２（図示せず）の内側の略図を示す、組立体５００の模式図である。図７において、略図は、より理解し易くするように組立体５００を簡略化するために、特定の要素を省いている。ハウジング銅ブロック５０２の壁が除去され、ハウジング５５０の銅基部５３０のみが示されている。量子バス平面１００は、銅基部５３０上に取り付けられ及び／又は位置決めされる。交差した組立コーム５２０Ａ及び５２０Ｂは、（銅ブロック５０２内の）所定位置にあり、スロット５２５を定める。スロット５２５を通して位置合わせされた数例の超伝導垂直量子ビットチップ１０１が、量子バス平面１００の（エッチング凹部２０１の）中に設置されている。スロット５２５は、下方の個々のエッチング凹部２０１に直接位置合わせされ、超伝導垂直量子ビットチップ１０１を設置する際のガイドを提供する。
【００４４】
図８は、実施形態による銅ブロック５０２内の透視図を示す、組立体５００の略図である。図８は、読出し平面ハウジングスロット５８５を通って銅ブロック５０２の外部に延びる、銅ブロック５０２の中に設置された読出し平面１０２を示す。１つの実装において、量子バス平面１００は、銅ブロック５０２の底にはめ込まれる。別の実装において、銅ブロック５０２を量子バス平面１００の上に載置することができる。超伝導垂直量子ビットチップ１０１は、読出し平面１０２と量子バス平面１００との間に挟持され、超伝導垂直量子ビットチップ１０１の両端は、それぞれ量子バス平面１００及び読出し平面１０２のエッチング凹部２０１及び３０１にはめ込まれる。簡略化及び理解を容易にするために、図８には数個の超伝導垂直量子ビットチップ１０１のみが示されている。また、図８を不明瞭にしないように、組立コーム５２０Ａ及び５２０Ｂは、この図では示されていない。
【００４５】
ボードクランプ５５５は、ハウジングの外部に延びた読出し平面１０２の部分を保持し、その部分に取り付けられている。ボードクランプ５５５は、読出し平面１０２を可撓性回路基板３０３に保持し、取り付ける。ハウジング５５０の外部で、コネクタ３０４は、剛直な回路基板３３０上にあり、可撓性回路基板３０３に接続される。回路基板３３０は、当業者に理解されるように、各コネクタ３０４を可撓性回路基板３０３内の個々の回路に個々に接続する回路（図示せず）を含む。
【００４６】
図９は、実施形態によるハウジング５００の下側を示す組立体５００の模式図である。ハウジングの銅基部５３０は、除去されている。図９は、量子バス平面１００の底が見えるようになっている。
【００４７】
図９はまた、読出し平面１０２をボードクランプ５５５に接続するワイヤボンド５７８を示す。これらのワイヤボンド５７８は、読出し平面１０２上のファンアウト配線３０２と可撓性回路基板３０３上の導体（いかなるタイプでも）との間に電気的接続を作り出す。可撓性回路基板３０３をシリコンの読出し平面１０２に機械的に直接接合することも可能ではあるが、これら２つの物品は、熱膨張係数が極端に異なるので、そのことにより、時間が経つと接続部に破断が生じる場合がある。ワイヤボンド５７８は可撓性なので、多くの熱サイクルにわたる長期信頼性を可能にする。１つの実装において、２つの読出し平面は、熱膨張による寸法変化が両方の平面で同じになるように、同じ材料で作られる。
【００４８】
図１０は、実施形態による組立体５００の模式図である。図１０は、プッシャ・ブロック５７０が読出し平面１０２を超伝導垂直量子ビットチップ１０１にしっかりと押し付けることを示す。プッシャ・ブロック５７０に、ばね荷重がかけられる。プッシャ・ブロック５７０の一定の圧力は、超伝導垂直量子ビットチップ１０１がエッチング凹部２０１及び３０１内に留まることを保証する。プッシャ・ブロック５７０の力は、ハウジング５５０の上部キャップ５８２に取り付けられたばね機構５７５によって生じる。
【００４９】
図１０で分かるように、ハウジング５５０は、筐体である。ハウジング５５０は、銅、銀、真鍮、シリコン、サファイア、アルミニウム、及び／又はニオブで作ることができる。ハウジング５５０は、銅ブロック５０２、銅基部５３０、プッシャ・ブロック５７０、及び上部キャップ５８２を含む。
【００５０】
１つの実装において、組立コーム５２０Ａ及び５２０Ｂは、超伝導垂直量子ビットチップ１０１が設置された（すなわち、それぞれ量子バス平面１００及び読出し平面１０２のエッチング凹部２０１及び３０１内に挿入された）後も、銅ブロック５０２内に残しておくことができる。別の実装において、組立コーム５２０Ａ及び５２０Ｂは、超伝導垂直量子ビットチップ１０１を設置した後で銅ブロック５０２から取り外すことできるので、組立コーム５２０Ａ及び５２０Ｂはハウジング５５０内に存在しない。
【００５１】
理解を容易にするために、以下、小見出しを設ける。小見出しは、説明を目的としたものであり、限定を意図しない。
【００５２】
要素の標準化された製作
上述のシリコン要素の各々、例えば、量子バス平面１００、超伝導垂直量子ビットチップ１０１、及び読出し平面１０２は、超伝導量子ビットの世界で実績があり、それゆえ当業者によって理解される、確立されたリソグラフィ技術を用いる。１つの実施形態において、材料は、共振器及び伝送ライン要素についてはニオブに標準化され、量子ビット接合製作（すなわち量子ビット・トンネル接合４０３）については、材料は、標準的な二重角度蒸着（ｄｏｕｂｌｅ−ａｎｇｌｅ  ｅｖａｐｏｒａｔｉｏｎ）によるアルミニウム及び天然酸化アルミニウムである。全てのリソグラフィは、当業者に理解されるように、高抵抗シリコンウェハ上で、量子ビット技術に適した確立された損失パラメータで行うことができる。
【００５３】
読出し共振器４０２は、垂直量子ビットチップ１０１上にあり、伝送ライン要素は、量子バス平面１００、量子ビットチップ１０１、及び読出し平面１０２上のその他のあらゆる配線である。１つの実装において、読出し共振器４０２は、配線とは異なる材料のものとすることができる。別の実装において、読出し共振器４０２及び配線は、様々な全て同じ材料で製作することができる。さらに別の実装において、読出し共振器４０２及び配線の種々の異なる部分は、各々の機能サブカテゴリ毎に様々な異なる材料で製作することができる。
【００５４】
Ｎ量子ビット（すなわちＮ個の量子ビットチップ１０１）を有するスケーラブルな量子プロセッサの完全な組立体が、マルチレベル・リソグラフィ、挿入された接地平面、クロスオーバ、又はスルー・シリコン・ビア（ＴＳＶ）を何ら使用することなく達成される。現在の標準的リソグラフィ技法を用いると、実施形態は、おおよそ１組のトランプ札（ｄｅｃｋ  ｏｆ  ｐｌａｙｉｎｇ  ｃａｒｄｓ）ほどのサイズの空間（例えば、２．５×３．５インチ、すなわち６４×８９ｍｍ）を占める、Ｎ＝１００から１０００までの超伝導垂直量子ビットチップ１０１の直接的な集積を可能にする。
【００５５】
個々の量子ビットチップの設計及び結合キャパシタンスの選択
量子ビット・トンネル接合４０３、読出し共振器４０２、及び量子バス平面１００の合理的なパラメータに対する電磁気的シミュレーションから、本明細書で説明する幾何学的形状を有する所望の精密な結合キャパシタンス値を達成することが可能である。
【００５６】
個々の超伝導垂直量子ビットチップ１０１は各々、信号を量子バス平面１００上の量子バス・トレース（すなわち相互接続配線２０２）に結合するキャパシタ（すなわち結合キャパシタ４０４）を含む。キャパシタ（結合キャパシタ４０４）は、特定のユニバーサル２量子ビット・エンタングリング・ゲート（ｕｎｉｖｅｒｓａｌ  ｔｗｏ−ｑｕｂｉｔ  ｅｎｔａｎｇｌｉｎｇ  ｇａｔｅ）に適した結合を提供する。キャパシタは、量子バス平面１００上の電極と結合する、垂直量子ビットチップ１０１の下側の電極によって形成される。この実装におけるキャパシタ値の概算範囲は、およそ７乃至５フェムトファラドである。超伝導垂直量子ビットチップ１０１と、量子バス平面１００内のエッチング凹部２０１（ポケット）との間の相互接続は、量子ビット信号と接地平面４０５との間の漂遊結合を最小化するように設計される。
【００５７】
超伝導垂直量子ビットチップ１０１の他端において、読出し平面１０２との相互接続は、読出し共振器４０２と、（ファンアウト配線３０２の）制御伝送ライン３２０との間に特定のキャパシタンスを作り出し、その結果、読出し共振器４０２は、良いＱ値を有し、高忠実度の読出しを可能にするようになっている。このキャパシタ（すなわち結合キャパシタ・パッド４０１）は、読出し平面１０２上の電極（制御伝送ライン３２０の一部）と結合する、超伝導垂直量子ビットチップ１０１（量子ビットダイ）上の電極によって形成される。この実装におけるこのキャパシタの概算値は、例えば、およそ５乃至７フェムトファラドである。
【００５８】
各超伝導垂直量子ビットチップ１０１は、超伝導材料で裏面が金属化され、プロセッサハウジング５５０内の漂遊結合及び他の電場を制御する。超伝導垂直量子ビットチップ１０１の裏面は、前面の、結合キャパシタ・パッド４０１と結合キャパシタ・パッド４０４と読出し共振器４０２との回路の反対側である。
【００５９】
全てのキャパシタ値及び不確定性は、リソグラフィ構造部のサイズ及びエッチングの深さによって決まることに留意されたい。これらの値は、変更が容易であり、実施形態に対して要求される回路許容差に対して十分な精度を提供する。
【００６０】
量子バス平面の設計
量子バス平面１００の製作プロセスは、標準的な２Ｄ集積技術で開始することができる。１つの実装において、シリコン基板５９０の上にニオブが電子スパッタリングされる。複数の、量子バス設計を有するマスク、及び量子ビットチップ１０１が装着されるエッチング凹部２０１（ポケット）を有するマスクを、ニオブの反応性イオンエッチング（ＲＩＥ）のために用いることができる。量子バス設計マスクは、量子情報を超伝導垂直量子ビットチップ１０１間に結合するバス共振器２０５を定める。個々のポケットマスク（エッチング凹部２０１作製用）は、個々の超伝導垂直量子ビットチップ１０１を装着するためにシリコン内にエッチングで掘り下げる位置を定める。ポケットマスクのエッチングのためのプロセスは、大部分の３Ｄ集積スキームと同様のものとすることができるが、ただしこの場合、スパッタされたニオブは、最初にポケット（すなわちエッチング凹部２０１）を定めるためのハードマスクとして用いられる。ポケット（すなわちエッチング凹部２０１）をシリコン基板５９０内に定めることは、深いシリコン乾式エッチングプロセス、反応性イオンエッチング（ＲＩＥ）、又は湿式化学（水酸化テトラメチルアンモニウム（ＴＭＡＨ））を用いて達成される。
【００６１】
量子バス平面１００のポケット（すなわちエッチング凹部２０１）は、格子構造に配置され、そこでは連続した列がオフセットされ、一方の列は、超伝導垂直コード量子ビットチップに対応し、他方の列は、測定による誤り検出のための超伝導垂直シンドローム量子ビットチップ１０１に対応する。各量子ビットチップ・ポケット（すなわちエッチング凹部２０１）は、１つの実装において、量子バス平面１００上に定められた２つの結合バス共振器２０５に結合するように配置される。この配置は、表面コードを実現するための唯一の方法ではなく、別の実装において、１つの超伝導垂直量子ビットチップ１０１に３つ又は４つの結合バス共振器２０５を結合することもできることに留意されたい。量子ビットチップ・ポケット（エッチング凹部２０１（読出し平面１０２内のエッチング凹部３０１を含む））の位置精度は、リソグラフィによって決まり、深さ精度は、エッチング時間によって決まる。ポケットは、各超伝導垂直量子ビットチップ１０１（量子ビットダイ）を容易に挿入することができるように、面取りされた又はラッパ口形状の開口部を伴って形成される。
【００６２】
より大きいＮ（すなわち、より大量の超伝導垂直量子ビットチップ１０１）までのスケールアップに起因する結果に応じて、量子バス平面１００は、チップモード低減のためにＴＳＶのようなさらなる集積技術を許容できる場合もある。ここでの意味合いは、ジョセフソン接合（量子ビット）４０３をこの量子バス平面１００内に定める必要がないことであり、そのため、量子バス平面１００のさらなる集積が量子ビット・コヒーレンスに与える影響は最小限になる。
【００６３】
読出し平面の設計
読出し平面１０２は、量子バス平面１００と同様に、ニオブ導体をシリコン基板５９５上にリソグラフィでエッチングすることで開始する。共面伝送ライン３２０が、外部信号が各超伝導垂直量子ビットチップ１０１に出入りするように読出し平面１０２上にファンアウト構成（すなわちファンアウト配線３０２）でパターン形成される。これらの伝送ライン３２０は、共面導波路内に定められ、読出し信号及び量子ビット制御信号の両方の５０Ωマイクロ波駆動をサポートする。
【００６４】
これらの伝送ライン３２０は全て、読出し平面１０２を通って蛇行し、ワイヤボンド・パッド３７０内の１つの縁部で終端する。ワイヤボンド・パッド３７０は、ファンアウト配線３０２の最右端にある。量子バス平面と同様に、読出し平面１０２内のポケット（すなわちエッチング凹部３０１）は、量子バス平面１００内のエッチング凹部２０１と対応する位置で読出し平面１０２のシリコン基板５９５の中に深いエッチングによって同様に定められ、個々の超伝導垂直量子ビットチップ１０１の装着を受け入れるようになっている。これらのポケット（すなわちエッチング凹部３０１）は、組立て及び構造体の位置決めを容易にするために、面取りされ、又はそれ以外の方法でラッパ口形状にすることができる。
【００６５】
制御及び読出しのためのマイクロ波信号は、読出し平面１０２から出てワイヤボンド５７８を介して可撓性回路基板３０３に搬送され、可撓性回路基板は、外部構成要素に導くコネクタ３０４がポピュレートされた分離した剛性回路基板３３０内に埋め込まれた他の伝送ラインに導通する。
【００６６】
量子バス平面及び読出し平面ポケット内の接地平面
量子バス平面１００及び読出し平面１０２の両方の中に量子ビットチップ・ポケット（エッチング凹部２０１、３０１）をそれぞれエッチングした後、これらのポケット（エッチング凹部２０１、３０１）をスパッタリングによってニオブで被覆し、連続的な接地平面を形成する。これらの接地平面は、各超伝導垂直量子ビットチップ１０１の両端に存在する接地平面４０５と嵌合するように設計され、それぞれ量子バス平面１００及び読出し平面１０２との間に連続的な静電接地を形成する。（それぞれ）量子バス平面１００及び読出し平面１０２との間の連続的な静電接地は、（１）各量子ビットサイト（すなわちエッチング凹部２０１、３０１の位置）をスプリアスモードからさらに隔離する、（２）各量子ビットサイト（すなわちエッチング凹部２０１、３０１）を隣接する超伝導垂直量子ビットチップ１０１から隔離する、及び（３）超伝導垂直量子ビットチップ１０１間の不要のクロストーク結合を排除する、役割を果たす。
【００６７】
モジュラーアレイ要素の組立て
１．個々の超伝導垂直量子ビットチップ１０１は各々、量子バス平面１００内に形成されたエッチング凹部２０１及び読出し平面１０２内に形成されたエッチング凹部３０１によって配置される。１つの実装において、エッチング凹部２０１、３０１は、標準的な湿式エッチングプロセスを用いて、シリコン基板５９０、５９５内に正確に形成される。
２．個々の超伝導垂直量子ビットチップ１０１の各々は、遷移振動数などの所望の電気特性に合わせて選択される。場合によっては、信号対雑音を強化するために、シンドローム量子ビットをより強く読出し配線に結合することができる。これは、シンドローム量子ビット上のコヒーレンス時間を短くすることになり、これはコード量子ビット内の量子情報をいかなる意味でも劣化させない。
３．超伝導垂直量子ビットチップ１０１のための位置合わせを一時的に提供するために、交差した組立コーム５２０Ａ及び５２０Ｂを銅ブロック５０２の外部ハウジングに取付ける（図５に示す通り）。組立コーム５２０Ａ及び５２０Ｂは、一連の位置合わせスロット５２５を作り出し（図６に示す通り）、上から垂直に挿入された超伝導垂直量子ビットチップ１０１を配向させる。超伝導垂直量子ビットチップ１０１は、量子バス平面１００内のエッチング凹部２０１に鍵のように差し込まれ（図７に示す通り）、それにより（自動的に）配向され、読出し平面１０２内の対応するエッチング凹部３０１に鍵のように差し込まれるようになる（図８に示す通り）。読出し平面１０２は、読出し平面スロット５０３を介して側面から挿入される。図９は、組立体５００を下から描いており、組立コーム５２０Ａ及び５２０Ｂを省いて、組み立てられた構成要素を示す。ひとたび組み立てられると、２つの（それぞれ）シリコン量子バス平面１００及び読出し平面１０２間に拘束された（及び挟持された）超伝導垂直量子ビットチップ１０１の垂直方向の編成は、プッシャ・ブロック５７０がかける圧力で維持される。プッシャ・ブロック５７０は、上部キャップ５８２によって押し下げられるばね５７５を介して、上方からばね荷重をかける（図１０に示す通り）。
【００６８】
拡張可能な、スケーラブルな、及び交換可能なアレイ
実施形態に関連付けられた図面は、１４個の量子ビットチップアレイを示しているが、超伝導垂直量子ビットチップ１０１の数は、任意の数（Ｎ）まで拡張することができる。必要なのは、量子バス平面１００を大きくすること、及び、必要に応じて全ての量子ビットサイト（すなわち超伝導垂直量子ビットチップ１０１を収容するためのエッチング凹部２０１の位置）においてニオブ配線を複製することだけである。読出し平面１０２は、各量子ビットサイト（すなわちエッチング凹部３０１が超伝導垂直量子ビットチップ１０１を収容する位置）間に交互配置された多くの単一の伝送ライン３２０を支持して信号を一方の縁に導くことができ、所望であればクロストークを低減するために誘電クロスオーバの集積を要求することができる。さらに、読出し平面１０２及び量子バス平面１００のさらなる集積は、量子ビットチップ製作プロセスにも量子ビットのコヒーレンス性能にも直接影響しないので、ほとんど問題にならない。
【００６９】
実施形態によれば、組立体５００は、各超伝導垂直量子ビットチップ１０１を適正な電気特性に合わせて手動選択することができるという望ましい特徴を含み、超伝導垂直量子ビットチップ１０１のアレイのいずれの部材も、量子ビットチップの性能が動作中に何らかの理由で劣化した場合にいつでも個々に交換することができる。超伝導垂直量子ビットチップ１０１の交換は、ワイヤボンド５７８を取り外すことなく及び／又はいずれかの構成要素のはんだ付を剥がさなくても達成することができる。
【００７０】
実施形態は、製作処理ステップの明確な分離をもたらし、Ｎ個の量子ビット及び回路パラメータの全てが単一の超伝導垂直量子ビットチップ１０１に対する仕様に適合する必要をなくする。複数の異なる製作行程（ｆａｂｒｉｃａｔｉｏｎ  ｒｕｎ）からの量子ビットチップ１０１をこのタイプの量子プロセッサ内で組み合わせることができるので、ただ１つの製作行程で１つのシリコンウェハ上で全範囲の正確なパラメータを達成しなくても、遷移振動数などのパラメータを容易に調整することができる。個々の量子ビットチップ１０１を種々の異なる製作行程（ウェハ）から選択して、プロセッサ組立体内で組み合わせることができる。
【００７１】
当業者に理解されるように、読出しラインを介してマイクロ波信号が量子ビットチップ１０１に印加され、これを定められた状態に励起する。しばらく時間が経った後で、次に再び読出しラインを介して他のいずれかのマイクロ波周波数でインタロゲートすることによって、量子ビットの状態を読み出すことができる。
【００７２】
図１１は、実施形態による量子コンピューティング・デバイスのための組立体５００を構成する方法６００である。本明細書で論じた図面を参照することができる。
【００７３】
ブロック６０５において、図２に示すように、凹部２０１の第１の組を有する量子バス平面１００を準備する。
【００７４】
ブロック６１０において、図８に示すように、量子バス平面１００が、ブロック５０２内で銅基部５３０上に位置決めされる。図６に示すように、位置合わせコーム５２０Ａ及び５２０Ｂを銅ブロック５０２内に設置して所定位置に固定し、量子ビットチップ１０１を受け入れるための一連の正確に位置合わせされたスロット５２５を作り出す。
【００７５】
ブロック６１５において、複数の超伝導垂直量子ビットチップ１０１が銅ブロック５０２内に配置／設置され、複数の量子ビットチップ１０１の各々は、凹部２０１の第１の組の中に位置決めされる第１の端を有する（図７に示す通り）。複数の量子ビットチップ１０１は、凹部２０１の第１の組の中、及び位置合わせコームによって作り出されたスロット５２５の中に位置決めされることによって、長手方向に垂直に延びる。凹部２０１の組は、複数の量子ビットチップ１０１の下端を量子バス平面１００内に保持する。複数の量子ビットチップ１０１の第１の端は、第２の端の反対側にある。
【００７６】
ブロック６２０において、次に凹部３０１を有する読出し平面１０２が次に銅ブロック５０２内に設置され、読出し平面１０２内の凹部３０１は、位置合わせコーム５２０Ａ、５２０Ｂの両方によって作り出されたスロット５２５によって既に位置合わせされた複数の量子ビットチップ１０１の上端（すなわち、第２の端）を受け入れるように位置決めされる。したがって、読出し平面１０２は、量子ビットダイの１０１の端の上に、読出し平面１０２内の凹部の深さに等しい距離だけ下降し、全ての電気回路要素の正確な機械的位置合わせが３つの軸方向の全てにおいて同時に達成される。この時点で、位置合わせコーム５２０Ａ及び５２０Ｂは所定位置に残すこともでき、取り外すこともできる。
【００７７】
量子バス平面１００は、基板５９０上に相互接続配線２０２を有する基板５９０を備え、相互接続配線２０２は、複数の結合バス共振器２０５を介して複数の量子ビットチップ１０１を接続する。読出し平面１０２は、基板５９５上にファンアウト配線３０２を有する基板５９５を備え、ファンアウト配線３０２は、複数の量子ビットチップ１０１の各々を回路基板３３０に個々に接続する。回路基板３３０は、複数の量子ビットチップ１０１の各々を複数のコネクタ３０４に１対１の関係で個々に接続する。ブロック５０２は、第１の組立コーム５２０Ａ及び第２の組立コーム５２０Ｂを受け入れて交差を形成するように構成され、第１及び第２の組立コーム５２０Ａ、５２０Ｂの交差は、複数の量子ビットチップ１０１を個々に受け入れる複数のスロット５２５を形成する。複数のスロット５２５は、複数の量子ビットチップ１０１を垂直位置に機械的に保持する。
【００７８】
図１２は、実施形態による量子コンピューティング・デバイスのための組立体５００を構成する方法７００である。本明細書で論じた図面を参照することができる。
【００７９】
ブロック７０５において、銅基部５３０及び銅ブロック５０２を組み立てる。
【００８０】
ブロック７１０において、量子バス平面１００は、銅ブロック５０２内に、量子バス平面１００が銅基部５３０の上に載置されるように設置され、量子バス平面１００は、凹部２０１の組を有する（読出し平面１０２は、凹部３０１の異なる組を有する）。次いで、組立コーム５２０Ａ及び５２０Ｂを銅ブロック５０２内に設置して固定し、それにより位置合わせスロット５２５が作り出される。
【００８１】
ブロック７１５において、複数の量子ビットチップ１０１がブロック５０２内に設置され、複数の量子ビットチップ１０１の各々は、組立コーム５２０Ａ、５２０Ｂによって作り出された量子ビットチップ１０１を正確な位置にガイドするための位置合わせスロット５２５を用いて凹部２０１の第１の組の中に位置決めされる第１の端を有する。ハウジング５５０は、読出し平面ハウジングスロット５８５を有する。ブロック７２０において、読出し平面１０２は、スロット５８５内に設置され、読出し平面１０２内の凹部３０１は、位置合わせコーム５２０Ａ、５２０Ｂによって既に正しい位置に置かれた複数の量子ビットチップ１０１全ての上端（すなわち第２の端）を受け入れ、読出し平面１０２がそれら（量子ビットチップ１０１）全ての上に同時に下降するようになっている。読出し平面１０２内の凹部３０１のラッパ口形状は、量子ビットダイ１０１の端を凹部３０１の中に最終的に配置することを補助する。読出し平面１０２は、読出し平面ハウジングスロット５８５を通って延びて回路基板３３０に接続し、回路基板３３０は、複数のコネクタ３０４に接続する。
【００８２】
ハウジング５５０は、読出し平面１０２に圧力をかけるように構成された押込み機構を含み、読出し平面１０２にかけられた圧力は、複数の量子ビットチップ１０１を量子バス平面１００に押しつける。押込み機構は、読出し平面１０２の上に位置決めされたプッシャ・ブロック５７０と、プッシャ・ブロック５７０に当接して下方に押すばね機構５７５とを備える。ハウジング５５０の上部分（上部キャップ５８２）は、ばね機構５７５に上方から圧縮力をかける。
【００８３】
当業者に理解されるように、種々のマイクロエレクトロニクスデバイス製作方法を利用して、本明細書で論じた構成要素／要素を製作することができることに留意されたい。半導体デバイス製作において、種々の処理ステップは、４つのカテゴリ、すなわち堆積、除去、パターン形成、及び電気的性質の改変に分類される。
【００８４】
堆積は、材料をウェハ上に成長させる、被覆する、又はその他の方法で移行するあらゆるプロセスである。利用可能な技術として、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、電気化学的堆積（ＥＣＤ）、分子ビームエピタキシ（ＭＢＥ）、及びより最近では特に原子層堆積（ＡＬＤ）が挙げられる。
【００８５】
除去は、ウェハから材料を除去するあらゆるプロセスであり、例として、エッチングプロセス（湿式又は乾式のいずれか）、及び化学機械平坦化（ＣＭＰ）等が挙げられる。
【００８６】
パターン形成は、堆積された材料の成形又は変更であり、一般にリソグラフィと呼ばれる。例えば、従来のリソグラフィでは、ウェハは、フォトレジストと呼ばれる化学物質で被覆され、次いでステッパと呼ばれる機械がマスクを合焦し、位置合わせし、及び移動させ、その下のウェハの選択された部分を短波長光に露光し、露光された領域が現像液で洗い流される。エッチング又はその他の処理の後、残ったフォトレジストが除去される。パターン形成は、電子ビームリソグラフィも含む。
【００８７】
電子的性質の改変は、一般に、拡散及び／又はイオン注入による、トランジスタのソース及びドレインのドーピングなどの、ドーピングを含むことができる。これらのドーピングプロセスに続いて、炉によるアニール又は高速熱アニール（ＲＴＡ）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。
【００８８】
図面内のフローチャート及びブロック図は、本発明の種々の実施形態によるシステム、方法、及びコンピュータプログラム製品の可能な実装のアーキテクチャ、機能、及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含む、モジュール、セグメント、又は命令の一部を表すことができ、幾つかの代替的な実装において、ブロック内に記された機能は、図面に記された順序とは異なる順序で行われることがある。例えば、連続して示された２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、又はこれらのブロックはときとして逆順で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、及びブロック図及び／又はフローチャート図中のブロックの組合せは、指定された機能又は動作を実行する専用ハードウェア・ベースのシステムによって実装することもでき、又は専用ハードウェアとコンピュータ命令との組合せを実行することもできることにも留意されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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