(57)【特許請求の範囲】
【請求項１】
聴取装置のための電力制御回路であって、
前記電力制御回路は、
前記聴取装置のための電源電圧を供給するように構成されたスイッチトキャパシタ電源と、
基板バイアス制御回路と、
基準回路と、
パフォーマンスモニタ回路と、
複数の第１半導体と、
複数の第２半導体と、を備えており、
前記基板バイアス制御回路は、第１基板バイアス制御電圧を前記複数の第１半導体の端子に供給し、第２基板バイアス制御電圧を前記複数の第２半導体の端子に供給するように構成されており、
前記パフォーマンスモニタ回路は、前記電源電圧と、前記第１基板バイアス制御電圧と、前記第２基板バイアス制御電圧をモニタするように構成されているとともに、パフォーマンス信号の測定値を、前記基板バイアス制御回路の第１入力に供給するように構成されており、
前記基準回路は、パフォーマンス基準を、前記基板バイアス制御回路の第２入力に供給するように構成されており、
前記基板バイアス制御回路は、前記パフォーマンス信号の測定値とパフォーマンス基準を比較し、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを、各々連続的に変更することによって電力消費を最適化するように構成されている、電力制御回路。
【請求項２】
前記基準回路は、固定された周波数を有する発振器を備える請求項１に記載の電力制御回路。
【請求項３】
前記パフォーマンスモニタ回路がリング発振器を備えており、前記基板バイアス制御回路が位相同期回路を備えている請求項１に記載の電力制御回路。
【請求項４】
前記パフォーマンスモニタ回路は１組の電流モニタを含み、
前記基板バイアス制御回路は１組の演算増幅器を含む請求項１に記載の電力制御回路。
【請求項５】
前記基板バイアス制御回路は、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを調整するように構成されている請求項１に記載の電力制御回路。
【請求項６】
前記電力制御回路がヘッドセットを備えている請求項１に記載の電力制御回路。
【請求項７】
前記電力制御回路が補聴器を備えている請求項１に記載の電力制御回路。
【請求項８】
前記複数の第１半導体がＮ型半導体を備えている請求項１に記載の電力制御回路。
【請求項９】
前記複数の第２半導体がＰ型半導体を備えている請求項１に記載の電力制御回路。
【請求項１０】
前記基板バイアス制御回路は、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを電力消費を最適化するために変更するように構成されている請求項１に記載の電力制御回路。
【請求項１１】
前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルは、電力消費を最適化するために変更される請求項１０に記載の電力制御回路。
【請求項１２】
前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルは、前記スイッチトキャパシタ電源の電源電圧を制御するために変更される請求項１０に記載の電力制御回路。
【請求項１３】
前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルは、前記電源電圧の変動に応じて変更される請求項１０に記載の電力制御回路。
【請求項１４】
前記基板バイアス制御回路は、前記スイッチトキャパシタ電源の電源電圧を制御するために、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを変更するように構成されている請求項１に記載の電力制御回路。
【請求項１５】
前記基板バイアス制御回路は、前記電源電圧の変動に応じて、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを変更するように構成されている請求項１に記載の電力制御回路。
【請求項１６】
聴取装置のための電力回路を駆動する方法であって、
前記電力回路は、
スイッチトキャパシタ電源と、
基板バイアス制御回路と、
基準回路と、
パフォーマンスモニタ回路と、を備えており、
複数の第１半導体、複数の第２半導体、前記スイッチトキャパシタ電源は、聴取装置のための電源電圧を供給するように構成されており、
前記基板バイアス制御回路は、第１基板バイアス制御電圧を前記複数の第１半導体の端子に供給し、第２基板バイアス制御電圧を前記複数の第２半導体の端子に供給するように構成されており、
前記パフォーマンスモニタ回路は、前記電源電圧と、前記第１基板バイアス制御電圧と、前記第２基板バイアス制御電圧をモニタするように構成されており、
前記方法は、
パフォーマンス信号の測定値を、前記基板バイアス制御回路の第１入力に供給する工程と、
パフォーマンス基準を、前記基準回路を用いて前記基板バイアス制御回路の第２入力に供給する工程と、
前記パフォーマンス信号の測定値とパフォーマンス基準を比較し、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを、各々連続的に変更することによって電力消費を最適化する工程と、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、聴取装置に関する。より詳しくは、本出願は、スイッチトキャパシタによって調整される電源を備える聴取装置に関する。
【発明の概要】
【０００２】
性能と小サイズが重要な設計パラメータである補聴器およびヘッドセットにおいては、一般的に、スイッチトキャパシタ電源が用いられている。スイッチトキャパシタ電源の性能は、固定された入出力比率で動作しているときに最大値を有する。従来、性能を最適化するための方法は、たとえば入力電圧に対して２：１の固定比率倍で動作するように、電源から給電される回路を設計することである。聴取器具では、入力電圧が非常に変動する。その理由は、入力電圧が、バッテリ電圧とバッテリから出力される電流との関数であるからである。したがって、スイッチトキャパシタ電源から常に固定された電圧を供給することは最適ではない。
【０００３】
ＮＭＯＳトランジスタに対する閾値電圧Ｖｔは、基板バイアス効果とも称されるが、下記式（１）で示される。
【０００４】
【数１】
0006753770.tif 000002
【０００５】
ここで、Ｖｔ０は０ボルトにおける閾値電圧であり、ＶＳＢはソース−バルク端子間の電圧であり、φｆはフェルミ電位であり、γはバルク閾値電位である。バルクバイアス電圧を変動させることによって、閾値電圧Ｖｔを変えてもよい。Ｖｔが変化すると、ＮＭＯＳトランジスタの容量も変化する。同様のことが、ＰＭＯＳトランジスタのＶｔについても存在する。
【０００６】
ＣＭＯＳゲートの伝播遅延は、電源電圧ＶＤＤとトランジスタのＶｔとの関数であり、下記式（２）で示される。
【０００７】
【数２】
0006753770.tif 000003
【０００８】
ここで、Ｋは比例定数、ＣＬは負荷容量、αは飽和速度である。ＣＭＯＳ集積回路の全電力消費は、動的電力と静的漏れ電流と短絡電力（short circuit power）との総和である。短絡電力は、信号遷移の間に生じ、回路が注意深く設計されている場合には通常無視できる。したがって、全電力は下記式（３）で示される。
【０００９】
【数３】
0006753770.tif 000004
【００１０】
ここで、Ｐｇａｔｅは無視され（無視可能であり）、Ｐｓｕｂｔｈｒは閾値以下の電力であり、ＰＢＴＢＴはバンド間のトンネル電力である。所定範囲の電源電圧のうちの特定の電源電圧で動作するように回路が構成されている場合には、技術に応じて、相当量の電力を節約することが可能である。たとえば、補聴器では、バッテリ電圧が、時間経過と共に、大幅に変動することがある。電流消費も変化する場合、たとえば、多くの電力を消費するオンボードの無線回路が断続的に用いられる場合には、回路の適応性がバッテリ寿命を効果的に延ばす。
【００１１】
ＣＭＯＳ集積回路の基板上の電位は、バックバイアス電圧、バルクバイアス電圧、または基板バイアス電圧と称されてもよい。本明細書を通じ、これらの用語は、相互交換可能なものとして用いられる。適応可能なバックバイアス電圧生成器が、”An Adaptive Body-Bias Generator for Low Voltage CMOS VLSI Circuits”, International Journal of Distributed Sensor Networks, 4: p. 213-222, 2008に開示されている。このバックバイアス電圧生成器は、０．１Ｖ単位（0.1V increments）で、−０．４Ｖから０．３Ｖまでの範囲の電圧を適応的に供給することができる。しかし、電流消費の測定によって制御される変動するバックバイアス電圧を連続的に供給することが可能な適応的バックバイアス電圧生成器に対する必要性が存在している。
【００１２】
第１の態様によると、複数の第１Ｎ型半導体と複数の第２Ｐ型半導体とを有する聴取装置のための電力制御回路が開示されている。電力制御回路は、スイッチトキャパシタ電源と、基板バイアス制御回路と、所望パフォーマンス基準回路と、パフォーマンスモニタ回路を備えている。スイッチトキャパシタ電源は、聴取装置のための電源電圧を供給するように構成されている。基板バイアス制御回路は、第１基板バイアス制御電圧を複数の第１Ｎ型半導体のバルク端子に供給し、第２基板バイアス制御電圧を複数の第２Ｐ型半導体のバルク端子に供給するように構成されている。パフォーマンスモニタ回路は、複数の第１Ｎ型半導体と複数の第２Ｐ型半導体の１以上のパフォーマンスパラメータをモニタするように構成されているとともに、１以上のパフォーマンスパラメータのうちの１つのパフォーマンスパラメータの測定値を、基板バイアス制御回路の第１入力に供給する。所望パフォーマンス基準回路は、パフォーマンス基準を、基板バイアス制御回路の第２入力に供給する。基板バイアス制御回路は、第１基板バイアス制御電圧のレベルと第２基板バイアス制御電圧のレベルを各々連続的に変更することによって電力消費を最適化してバッテリ寿命を長くするように構成されている。
【００１３】
第２の態様によると、複数の第１Ｎ型半導体と複数の第２Ｐ型半導体を有する聴取装置のための電力回路を駆動する方法が開示されている。電力回路は、スイッチトキャパシタ電源と、基板バイアス制御回路と、所望パフォーマンス基準回路と、パフォーマンスモニタ回路を備えている。スイッチトキャパシタ電源は、聴取装置のための電源電圧を供給するように構成されている。基板バイアス制御回路は、第１基板バイアス制御電圧を複数の第１半導体のバルク端子に供給し、第２基板バイアス制御電圧を複数の第２半導体のバルク端子に供給するように構成されている。パフォーマンスモニタは、複数の第１Ｎ型半導体と複数の第２Ｐ型半導体の１以上のパフォーマンスパラメータをモニタするように構成されている。この方法は、１以上のパフォーマンスパラメータのうちの１つのパフォーマンスパラメータの測定値を、基板バイアス制御回路の第１入力に供給する工程と、パフォーマンス基準を、所望パフォーマンス基準回路を用いて基板バイアス制御回路の第２入力に供給する工程と、複数の第１Ｎ型半導体と複数の第２Ｐ型半導体のパフォーマンスパラメータの１以上をモニタして、第１基板バイアス制御電圧のレベルと第２基板バイアス制御電圧のレベルを、基板バイアス制御回路を用いて各々連続的に変更することによって、スイッチトキャパシタ電源によって供給された電源電圧の変動を打ち消す工程を含む。
【００１４】
このように、電源における変動は、バイアス電圧を変動させることによって打ち消される。換言するならば、連続的に所望のパフォーマンスレベルに回路を自動的に調節する制御ループである。
【００１５】
スイッチトキャパシタ電源の電圧比率が一定であると、回路における半導体の電流漏れは、聴取装置回路における半導体の動作条件を有効な動作電圧に適応させることによって最小化することが可能である。従って、バッテリ電圧または電流消費が変動するときに、電力消費を最適化して、バッテリ寿命を長くする。
【００１６】
上記１以上のパフォーマンスパラメータは、協働するＮ型およびＰ型半導体に関係するパフォーマンスパラメータを含んでいてもよい。
【００１７】
一実施形態では、電力制御回路のパフォーマンスモニタはリング発振器を備えており、基板バイアス制御回路が位相同期回路を備えており、所望パフォーマンス基準回路は固定された周波数を有する発振器を備えている。リング発振器は、半導体における平均伝播遅延によって与えられた周波数で動作する。そのため、この実施形態の場合、上記１以上のパフォーマンスパラメータが、リング発振器の発振周波数を含んでいる。電源電圧が上昇すると、伝播遅延は減少し、リング発振器の周波数を上昇させる。基板バイアス電圧制御回路は、上昇する周波数を、より高いＰバルクバイアス電圧と、より低いＮバルクバイアス電圧に各々変換する。その結果、リング発振器を含む回路における半導体の伝播遅延が増加し、周波数を低下させる。このようにして、自己調整式ループが確立される。
【００１８】
上記１以上のパフォーマンスパラメータは、Ｎ型半導体に関係する第１パフォーマンスパラメータとＰ型半導体に関係する第２パフォーマンスパラメータを含んでいてよい。基板バイアス制御回路は、第１パフォーマンスパラメータに基づいて第１基板バイアス制御電圧を、第２パフォーマンスパラメータに基づいて前記第２の基板バイアス制御電圧を、それぞれ個別に供給するように構成されていてよい。
【００１９】
他の実施形態では、電力制御回路のパフォーマンスモニタは１組の電流モニタを含み、基板バイアス制御回路は１組の演算増幅器を含んでいる。
【００２０】
第１パフォーマンスパラメータはＮ型半導体のオン電流であってよく、第２パフォーマンスパラメータはＰ型半導体のオン電流であってよく、１組の電流モニタはＮ型半導体とＰ型半導体のオン電流をそれぞれモニタするように構成されていてよい。
【００２１】
１組の演算増幅器は、第１パフォーマンスパラメータに基づいて第１基板バイアス制御電圧を、第２パフォーマンスパラメータに基づいて第２基板バイアス制御電圧を、それぞれ個別に供給するように構成されていてよい。
【００２２】
別の実施形態では、固定された電圧がゲートとドレインの間に印加された一般的なオンチップＰトランジスタを流れる一定の電流が、演算増幅器を経由してＰバルクバイアス電圧を供給することに用いられる。Ｐバルクバイアス電圧は、Ｐバルクバイアス電圧を変更することによってＰトランジスタの動作条件を調整する閉ループを形成する一般的なＰトランジスタのバルク端子にも供給される。同様に、固定された電圧がゲートとソースとの間に印加された一般的なオンチップＮトランジスタを流れる一定の電流が、別の演算増幅器を経由してＮバルクバイアス電圧を供給することに用いられる。Ｎバルクバイアス電圧は、Ｎバルクバイアス電圧を変更することによってＮトランジスタの動作条件を調整する別の閉ループを形成する一般的なＮトランジスタのバルク端子にも供給される。このように、この実施形態では、１以上のパフォーマンスパラメータが、Ｐトランジスタのオン電流とＮトランジスタのオン電流を含んでいる。
【００２３】
一実施形態において、第１基板バイアス制御電圧と第２基板バイアス制御電圧のレベルは、それぞれ同期するように調整される。これにより、動作の対称性が、回路全体で維持される。
【００２４】
一実施形態において、聴取装置は、電力制御回路を含んでいる。
【００２５】
一実施形態において、聴取装置は、ヘッドセットである。
【００２６】
一実施形態において、聴取装置は、補聴器である。
【００２７】
さらなる特徴と実施形態は、特許請求の範囲から明らかである。
【図面の簡単な説明】
【００２８】
電力制御回路について、次の図面を参照してより詳細に説明される。
【図１】電力制御回路と、パフォーマンスモニタと、基板バイアス電圧制御のブロック図を示す。
【図２】図１に示された電力制御回路のパフォーマンスモニタの実施形態についてのブロック図を示す。
【図３】図１に示された電力制御回路のパフォーマンスモニタの他の実施形態についてのブロック図を示す。
【図４】図１に示された電力制御回路の調整ループについてのタイミングチャートを示す。
【発明を実施するための形態】
【００２９】
図１は、聴取装置回路２０の電力制御回路１とパフォーマンスモニタ５と基板バイアス電圧制御１０を示すブロック図である。バッテリ２３が、スイッチトキャパシタ２：１ステップダウン電圧コンバータ２１の入力端子に電圧Ｖｂａｔを供給する。次に、スイッチトキャパシタ２：１ステップダウン電圧コンバータ２１が、デジタル回路２２の電源電圧として、出力電圧ＶＤＤを供給する。出力電圧ＶＤＤは、パフォーマンスモニタ５の第１の入力にも供給される。基板バイアス電圧制御１０は、Ｐバルクバイアス電圧ＰＢとＮバルクバイアス電圧ＮＢを、デジタル回路２２の半導体（図示せず）とパフォーマンスモニタ回路５に供給する。バルクバイアス電圧ＰＮおよびＰＢは、ステップダウン電圧コンバータ２１にも供給される（図示せず）。測定されたパフォーマンス信号は、パフォーマンスモニタ５によって、第１入力信号として、基板バイアス制御回路１０に供給される。所望パフォーマンス基準回路１１は、基準信号を、第２入力信号として、基板バイアス制御回路１０に供給する。パフォーマンスモニタ５と基板バイアス制御１０が、電力制御回路１を構成する。
【００３０】
動作中、ステップダウン電圧コンバータ２１は、バッテリ２３の電圧Ｖｂａｔからデジタル回路２２に、出力電圧ＶＤＤを供給する。出力電圧ＶＤＤは、パフォーマンスモニタ５によってモニタされる。パフォーマンスモニタ５は、測定されたパフォーマンス信号Ｍを供給するように構成されている。この測定されたパフォーマンス信号Ｍは、基板バイアス電圧制御回路１０に、公称基板バイアス電圧ＰＢおよびＮＢをデジタル回路２２に供給することを強制する値である。
【００３１】
何らかの理由によりバッテリ電圧Ｖｂａｔが公称電圧より低くなるまで下降する場合には、ステップダウン電圧コンバータ２１のステップダウン変換率が固定されているため、出力電圧ＶＤＤも下降し、それに対応して、測定されたパフォーマンス信号Ｍが低下する。基板バイアス電圧制御回路１０は、測定されたパフォーマンス信号と所望パフォーマンス基準回路１１からの基準信号を連続的に比較する。測定された信号Ｍが低下すると、上述したように、それに対応して、基板バイアス制御回路１０は、Ｐ基板バイアス電圧ＰＢを低下させ、Ｎ基板バイアス電圧ＮＢを上昇させる。Ｐ基板バイアス電圧を低下させ、Ｎ基板バイアス電圧を上昇させると、デジタル回路２２とパフォーマンスモニタ５とステップダウン電圧コンバータ２１におけるＰトランジスタおよびＮトランジスタの閾値電圧Ｖｔｈも低下する。閾値電圧Ｖｔｈが低下すると、半導体素子のキャパシタンスも低下する。これにより、平均伝播遅延τｄは低下し、ＶＤＤの低下を補償するため、回路全体のスイッチング周波数が上昇する。
【００３２】
バッテリ電圧Ｖｂａｔが公称電圧よりも高くなるまで上昇する場合、出力電圧ＶＤＤも上昇し、それに対応して、測定されたパフォーマンス信号Ｍが上昇する。これにより、基板バイアス電圧制御回路１０は、それに対応するように、Ｐ基板バイアス電圧ＰＢを上昇させ、Ｎ基板バイアス電圧ＮＢを低下させる。Ｐ基板バイアス電圧を上昇させ、Ｎ基板バイアス電圧を低下させると、デジタル回路２２とパフォーマンスモニタ５とステップダウン電圧コンバータ２１において、ＰトランジスタおよびＮトランジスタの閾値電圧Ｖｔｈが上昇する。閾値電圧Ｖｔｈが上昇すると、半導体素子のキャパシタンスも上昇する。これにより、平均伝播遅延τｄが増加し、ＶＤＤの上昇を補償するため、回路全体のスイッチング周波数が低下する。
【００３３】
図２は、図１に示した例示的な電力制御回路１の概略図を示している。電力制御回路１は、基板バイアス電圧制御回路１０と、所望パフォーマンス基準回路１１と、リング発振器として構成された５つのＣＭＯＳインバータ５Ａ，５Ｂ，５Ｃ，５Ｄ及び５Ｅを備えている。リング発振器は、以下でより詳細に述べる態様で回路パフォーマンスをモニタするために用いられる。基板バイアス電圧制御回路１０は、位相周波数検出回路２と、チャージポンプ回路３と、第１抵抗８及びキャパシタ９を有するローパスフィルタ回路と、シングル差動電圧変換回路４を備えている。所望パフォーマンス基準回路１１は、ＣＭＯＳインバータ６と基準水晶発振器７を備えており、所望パフォーマンス基準回路１１からの信号は、基板バイアス電圧制御回路１０の位相周波数検出器２の第１入力に入力信号として送られる。ＣＭＯＳインバータ５Ａ，５Ｂ，５Ｃ，５Ｄ及び５Ｅの各々は、インバータ回路として接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを備えている。インバータのすべてのＰＭＯＳトランジスタは、ドレイン端子が接地されており、バルク端子がＰバルク端子ＰＢに接続されている。これに対し、インバータのすべてのＮＭＯＳトランジスタは、ソース端子がＶＤＤに接続され、ドレイン端子がそれぞれのＰＭＯＳトランジスタのソース端子に接続され、バルク端子がＮバルク端子ＰＮに接続されている。第５ＣＭＯＳインバータ５Ｅの出力は、第１インバータ５Ａの入力に接続されている。電力がリング発振器に印加されると、リング発振器は、自発的に、数式（４）によって決定される周波数ｆ０で振動を開始する。
【００３４】
【数４】
0006753770.tif 000005
【００３５】
なお、τｄは単一のＣＭＯＳインバータの伝搬遅延であり、ｍはリング発振器におけるインバータの個数である。リング発振器の周波数は、典型的に、基準としてまたはクロック信号として用いられる水晶発振器の周波数の何倍にもなる。リング発振器の出力信号は、モニタパフォーマンス信号として、基板バイアス電圧制御回路１０の位相周波数検出器２の第２入力に送られる。位相周波数検出器２は、モニタパフォーマンス信号が所望パフォーマンス基準信号に対して先行しているときは一連の正パルスを供給し、モニタパフォーマンス信号が所望パフォーマンス基準信号に対して遅れているときは一組の負パルスを供給する。位相周波数検出器２からの出力信号は、チャージポンプ回路３への入力として用いられる。チャージポンプ３は、所望の電圧レベルで１組のパルスを供給する。チャージポンプ回路３からの出力は、ローパスフィルタによって平滑化された後で、シングル差動変換回路４への入力として用いられる。ローパスフィルタは、第１抵抗８と第１キャパシタ９を備えており、ゆっくりと変動するＤＣ電圧を生成する。シングル差動変換回路４において、入力信号は、回路における半導体のＰバルク端子とＮバルク端子の各々に対するＰバルク電圧レベルとＮバルク電圧レベルを生成するために用いられる。
【００３６】
このように、この実施形態では、１以上のパフォーマンスパラメータが、リング発振器の発振周波数ｆ０を備えている。
【００３７】
電力制御回路１が動作しているときは、リング発振器は周波数ｆ０で動作する。電源電圧ＶＤＤが降下する場合、周波数ｆ０が低下する。このために、リング発振器から位相周波数検出器２への入力信号が、所望パフォーマンス基準回路１１からの出力に対して遅延する。その結果、上述したように、それに対応して、チャージポンプ回路３からの出力電圧が降下する。シングル差動変換回路４への入力電圧が降下すると、Ｐバルクバイアス電圧が降下し、Ｎバルクバイアス電圧が上昇する。そのため、回路の平均伝搬遅延τｄは低下し、リング発振器の周波数は数式（４）に従って上昇する。電源電圧ＶＤＤが上昇する場合、周波数ｆ０も上昇する。これにより、リング発振器から位相周波数検出器２への入力信号が所望パフォーマンス基準回路１１からの出力に対して先行し、それに対応して、チャージポンプ回路３からの出力電圧が上昇する。シングル差動変換回路４への入力電圧が上昇すると、Ｐバルクバイアス電圧が上昇し、Ｎバルクバイアス電圧が降下する。その結果、回路の平均伝搬遅延τｄが増加し、リング発振器の周波数が低下する。このように、ＰバイアスおよびＮバイアス電圧をそれぞれ制御することが可能な自己調整式のループが有効に確立され、聴取装置回路は、過度の電流漏れを起こすことなく、比較的広範囲なＶＤＤ電圧レベルで、安全に動作することができる。
【００３８】
図３は、別の基板バイアス電圧制御回路４０の概略図を示す。この回路は、一般的なＰ型ＭＯＳトランジスタ４１と、一般的なＮ型ＭＯＳトランジスタ４２と、第１基準電圧生成器４３と、第２基準電圧生成器４４と、第１基準電流生成器４５と、第２基準電流生成器４６と、第２抵抗４７Ａと第３抵抗４７Ｂを有する第１分圧器ネットワークと、第４抵抗４８Ａと第５抵抗４８Ｂを有する第２分圧器ネットワークと、第１演算増幅器４９と、第２演算増幅器５０を備えている。この別の基板バイアス電圧制御回路４０を、図１に示された基板バイアス電圧制御回路１０に代えて用いてもよい。この別の基板バイアス電圧制御回路４０では、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２のそれぞれのＩｏｎを常に測定することによって、パフォーマンスがモニタされる。よって、この実施形態では、１以上のパフォーマンスパラメータは、ＰＭＯＳトランジスタ４１のＩｏｎとＮＭＯＳトランジスタ４２のＩｏｎを備えている。ＶＤＤが降下する場合、ＰＭＯＳトランジスタ４１に対するＩｏｎが低下し、第１演算増幅器４９の正極端子の電位を低下させる。次に、第１演算増幅器４９の出力電圧を低下させ、ＰＭＯＳトランジスタ４１のバルク端子におけるバルクバイアス電圧を低下させる。同様に、ＮＭＯＳトランジスタ４２に対するＩｏｎが低下し、第２演算増幅器５０の正極端子の電位を上昇させる。次に、第２演算増幅器５０の出力電圧を上昇させ、ＮＭＯＳトランジスタ４２のバルク端子におけるバルクバイアス電圧を上昇させる。ＶＤＤが上昇する場合、ＰＭＯＳトランジスタ４１のバルク端子におけるバルクバイアス電圧が低下し、ＮＭＯＳトランジスタ４２のバルク端子におけるバルクバイアス電圧が上昇する。換言すると、別の基板バイアス電圧制御回路４０の動作は、図２に示された基板バイアス電圧制御回路１０の動作と同様である。
【００３９】
図４は、図１に示された基板バイアス電圧制御回路の動作を示すタイミングチャートである。このタイミングチャートは、図２に示されたリング発振器の時間経過に伴う周波数ｆ０を示す上側のグラフと、聴取装置回路の対応するＰバルク及びＮバルクバイアス電圧ＶＢＰ，ＶＢＮのそれぞれを示す下側のグラフを含む。
【００４０】
図４の上側のグラフでは、リング発振器の周波数ｆ０は、原点（abscissa）から点ｔ１まで一定である。同様に、下側のグラフでは、Ｐバルク電圧ＶＢＰとＮバルク電圧ＶＢＮは、双方とも原点から点ｔ１まで一定である。点ｔ１から点ｔ２までは、リング発振器の周波数ｆ０は上昇している。これに対応して、下側のグラフでは、Ｐバルク電圧ＶＢＰは低下し、Ｎバルク電圧ＶＢＮは上昇している。点ｔ２から点ｔ３までは、リング発振器の周波数ｆ０は下降し、Ｐバルク電圧ＶＢＰは上昇し、Ｎバルク電圧ＶＢＮは下降している。点ｔ３から点ｔ４までは、リング発振器の周波数ｆ０は上昇し、Ｐバルク電圧ＶＢＰは低下し、Ｎバルク電圧ＶＢＮは上昇している。点ｔ４から後では、リング発振器の周波数ｆ０は一定であり、そのため、ＶＢＰ及びＶＢＮも一定である。よって、電子回路のＣＭＯＳバルクバイアス電圧を連続的に制御するための自己調整式ループシステムが得られることは明らかである。このことは、完全空乏型ＳＯＩ（Silicon-On-Insulator）半導体技術において回路を実現する場合に特に有益であり得る。
【００４１】
以上で開示された回路は特定の方法で説明がなされているが、当業者であれば、この回路は、均等な方法による場合であっても、特許請求の範囲において定義されている本質的な思想から逸脱することなく構築されてもよいということを理解するであろう。
【００４２】
例示的な補聴器は、以下に記載する通りである。
［項目１］
複数の第１Ｎ型半導体と複数の第２Ｐ型半導体とを有する聴取装置のための電力制御回路であって、
前記電力制御回路は、
スイッチトキャパシタ電源と、
基板バイアス制御回路と、
所望パフォーマンス基準回路と、
パフォーマンスモニタ回路と、を備えており、
前記スイッチトキャパシタ電源は、前記聴取装置のための電源電圧を供給するように構成されており、
前記基板バイアス制御回路は、第１基板バイアス制御電圧を前記複数の第１Ｎ型半導体のバルク端子に供給し、第２基板バイアス制御電圧を前記複数の第２Ｐ型半導体のバルク端子に供給するように構成されており、
前記パフォーマンスモニタ回路は、前記複数の第１Ｎ型半導体と前記複数の第２Ｐ型半導体の１以上のパフォーマンスパラメータをモニタするように構成されているとともに、前記１以上のパフォーマンスパラメータのうちの１つのパフォーマンスパラメータの測定値を、前記基板バイアス制御回路の第１入力に供給し、
前記所望パフォーマンス基準回路は、パフォーマンス基準を、前記基板バイアス制御回路の第２入力に供給し、
前記基板バイアス制御回路は、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを各々連続的に変更することによって電力消費を最適化するように構成されている、電力制御回路。
[項目２]
前記１以上のパフォーマンスパラメータは、協働するＮ型およびＰ型半導体に関係するパフォーマンスパラメータを含む項目１に記載の電力制御回路。
[項目３]
前記所望パフォーマンス基準回路は、固定された周波数を有する発振器を備える項目１または２に記載の電力制御回路。
[項目４]
前記パフォーマンスモニタ回路がリング発振器を備えており、前記基板バイアス制御回路が位相同期回路を備えている項目１から３のいずれか一項に記載の電力制御回路。
[項目５]
前記１以上のパフォーマンスパラメータが、前記リング発振器の発振周波数を含む項目４に記載の電力制御回路。
[項目６]
前記１以上のパフォーマンスパラメータは、Ｎ型半導体に関係する第１パフォーマンスパラメータとＰ型半導体に関係する第２パフォーマンスパラメータを含んでおり、
前記基板バイアス制御回路は、前記第１パフォーマンスパラメータに基づいて前記第１基板バイアス制御電圧を、前記第２パフォーマンスパラメータに基づいて前記第２の基板バイアス制御電圧を、それぞれ個別に供給するように構成されている項目１に記載の電力制御回路。
[項目７]
前記パフォーマンスモニタは１組の電流モニタを含み、
前記基板バイアス制御回路は１組の演算増幅器を含む項目６に記載の電力制御回路。
[項目８]
前記第１パフォーマンスパラメータはＮ型半導体のオン電流であり、
前記第２パフォーマンスパラメータはＰ型半導体のオン電流であり、
前記１組の電流モニタは、前記Ｎ型半導体と前記Ｐ型半導体のオン電流をそれぞれモニタするように構成されている項目７に記載の電力制御回路。
[項目９]
前記１組の演算増幅器は、前記第１パフォーマンスパラメータに基づいて前記第１基板バイアス制御電圧を、前記第２パフォーマンスパラメータに基づいて前記第２基板バイアス制御電圧を、それぞれ個別に供給するように構成されている項目８に記載の電力制御回路。
[項目１０]
前記第１基板バイアス制御電圧と前記第２基板バイアス制御電圧のレベルは、それぞれ同期するように調整される項目１から９のいずれか一項に記載の電力制御回路。
[項目１１]
項目１から１０のいずれか一項に記載の電力制御回路を含む聴取装置。
[項目１２]
前記聴取装置がヘッドセットである項目９に記載の聴取装置。
[項目１３]
前記聴取装置が補聴器である項目９に記載の聴取装置。
[項目１４]
複数の第１Ｎ型半導体と複数の第２Ｐ型半導体を有する聴取装置のための電力回路を駆動する方法であって、
前記電力回路は、
スイッチトキャパシタ電源と、
基板バイアス制御回路と、
所望パフォーマンス基準回路と、
パフォーマンスモニタ回路と、を備えており、
前記スイッチトキャパシタ電源は、聴取装置のための電源電圧を供給するように構成されており、
前記基板バイアス制御回路は、第１基板バイアス制御電圧を前記複数の第１半導体のバルク端子に供給し、第２基板バイアス制御電圧を前記複数の第２半導体のバルク端子に供給するように構成されており、
前記パフォーマンスモニタは、前記複数の第１Ｎ型半導体と前記複数の第２Ｐ型半導体の１以上のパフォーマンスパラメータをモニタするように構成されており、前記方法は、
前記１以上のパフォーマンスパラメータのうちの１つのパフォーマンスパラメータの測定値を、前記基板バイアス制御回路の第１入力に供給する工程と、
パフォーマンス基準を、前記所望パフォーマンス基準回路を用いて前記基板バイアス制御回路の第２入力に供給する工程と、
前記複数の第１Ｎ型半導体と前記複数の第２Ｐ型半導体のパフォーマンスパラメータの１以上をモニタして、前記第１基板バイアス制御電圧のレベルと前記第２基板バイアス制御電圧のレベルを、前記基板バイアス制御回路を用いて各々連続的に変更することによって、前記スイッチトキャパシタ電源によって供給された前記電源電圧の変動を打ち消す工程と、を含む方法。
【符号の説明】
【００４３】
１：電力制御回路
２：位相周波数検出回路
３：チャージポンプ回路
４：シングルエンド差動変換回路
５：パフォーマンスモニタ回路
５Ａ：パフォーマンスモニタの第１インバータ
５Ｂ：パフォーマンスモニタの第２インバータ
５Ｃ：パフォーマンスモニタの第３インバータ
５Ｄ：パフォーマンスモニタの第４インバータ
５Ｅ：パフォーマンスモニタの第５インバータ
６：基準のインバータ
７：基準の水晶発振器
８：ＬＰフィルタの抵抗
９：ＬＰフィルタのキャパシタ
１０：基板バイアス制御回路
１１：所望パフォーマンス基準回路
１５：測定されたパフォーマンスライン
１６：電源電圧
１７：Ｎバルクバイアス電圧ライン
１８：Ｐバルクバイアス電圧ライン
２０：バルクバイアス供給回路
２１：スイッチトキャパシタ２：１ステップダウン電圧コンバータ
２２：デジタル回路
２３：バッテリ
４０：別の電力制御回路
４１：一般的なＰ型トランジスタ
４２：一般的なＮ型トランジスタ
４３：第１電圧基準
４４：第２電圧基準
４５：第１電流生成器
４６：第２電流生成器
４７Ａ：第１抵抗
４７Ｂ：第２抵抗
４８Ａ：第３抵抗
４８Ｂ：第４抵抗
４９：第１演算増幅器
５０：第２演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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