(57)【特許請求の範囲】
【請求項１】
複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、
前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、
予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、
前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、
前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、
を備え、
複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力する、
データ転送装置。
【請求項２】
前記バッファライト制御部は、
それぞれの前記転送単位ごとに、予め定めたタイミングで、前記第１のライト許可信号に応じた前記ＤＭＡ転送の実行と、前記第２のライト許可信号に応じた前記ＤＭＡ転送の実行と、を切り替える、
請求項１に記載のデータ転送装置。
【請求項３】
前記バッファライト制御部は、
それぞれの前記転送単位における基準タイミングから、最初に前記ＤＭＡバッファ部に備えた全ての前記記憶領域に前記データを記憶させるまで、前記第２のライト許可信号に応じた前記ＤＭＡ転送を実行し、
前記ＤＭＡバッファ部に備えた全ての前記記憶領域に前記データが記憶された後、前記バッファリード制御部によって前記データの読み出しが完了した前記空き記憶領域に記憶させる前記データを取得するための前記ＤＭＡ転送を、前記第１のライト許可信号に応じて実行する、
請求項２に記載のデータ転送装置。
【請求項４】
前記バッファライト制御部は、
前記基準タイミングから予め定めた時間が経過したタイミングから、前記第２のライト許可信号に応じた前記ＤＭＡ転送の実行を開始する、
請求項３に記載のデータ転送装置。
【請求項５】
前記平滑バッファ制御部は、
連続して行う前記ＤＭＡ転送の回数を計数するカウンタ、
を備え、
前記カウンタは、
それぞれの前記転送単位ごとに、前記ＤＭＡ転送を実行する前に初期化され、
予め定めた時間間隔ごとに計数値をカウントアップし、
前記バッファライト制御部が前記ＤＭＡ転送を実行するごとに前記計数値をカウントダウンし、
前記平滑バッファ制御部は、
前記カウンタの前記計数値に基づいて前記第２のライト許可信号を出力する、
請求項１から請求項４のいずれか１つの項に記載のデータ転送装置。
【請求項６】
前記転送単位は、
画像における１フレームであり、
前記データは、
表示用の画像データであり、
前記データ転送装置は、
前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力する、
請求項５に記載のデータ転送装置。
【請求項７】
複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、
前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、
予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、
前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、
前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、
を備え、
複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力するデータ転送装置、
を備える、
画像処理装置。
【請求項８】
前記転送単位は、
画像における１フレームであり、
前記データは、
表示用の画像データであり、
前記データ転送装置は、
前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力する表示処理部として備えられている、
請求項７に記載の画像処理装置。
【請求項９】
複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、
前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、
予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、
前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、
前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、
を備え、
複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力するデータ転送装置を備える画像処理装置、
を備える、
撮像装置。
【請求項１０】
前記転送単位は、
画像における１フレームであり、
前記データは、
表示用の画像データであり、
前記データ転送装置は、
前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力する表示処理部として備えられている、
請求項９に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送装置、画像処理装置、および撮像装置に関する。
【背景技術】
【０００２】
静止画用カメラや動画用カメラなどの撮像装置では、搭載されたシステムＬＳＩなどの画像処理装置によって、様々な画像処理が行われる。撮像装置に搭載される多くの画像処理装置では、画像処理を行う複数の機能ブロックを備え、それぞれの機能ブロックが、内部のデータバスに接続されている。また、画像処理装置では、画像処理を行う対象の画像データを一時的に記憶するための記憶装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が接続されている。このＤＲＡＭは、画像処理装置の内部のデータバスに接続され、データバスに接続されているそれぞれの機能ブロックで共有されている。このような画像処理装置において、それぞれの機能ブロックは、ＤＲＡＭとの間での画像データの受け渡し、つまり、画像処理を行う対象の画像データのＤＲＡＭからの読み出しや、画像処理した後の画像データのＤＲＡＭへの書き込みを、データバスを介したＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送によって行うデータ転送装置として動作している。【０００３】
画像処理装置では、それぞれの機能ブロック（データ転送装置）によるＤＲＡＭとの間のＤＭＡ転送を調停するための、バスアービタを備えている。バスアービタは、それぞれの機能ブロックから出力されるＤＭＡ転送によるアクセス要求（以下、「ＤＭＡ要求」という）を調停し、ＤＭＡ要求を受け付けた機能ブロックによるＤＲＡＭへのアクセスを制御する。このバスアービタによるＤＭＡ要求の調停（アービトレーション）は、ＤＭＡ転送の効率を最大限に向上させるため、ＤＲＡＭがアクセスを受け付けられないロス時間（例えば、バンクに関わるバンクロス時間や、データの読み出し（リード）と書き込み（ライト）の切り替えに関わるリードライト切り替えロス時間など）を削減しつつ、予め定めた条件に従ってそれぞれの機能ブロックに対して設定された優先度に基づいて行われる。つまり、バスアービタは、優先度の高い機能ブロックからのＤＭＡ要求を優先的に受け付けるように、それぞれの機能ブロックからのＤＭＡ要求を調停する。【０００４】
画像処理装置に備えたそれぞれの機能ブロック（データ転送装置）には、出力したＤＭＡ要求がバスアービタによって受け付けられなかった場合を想定して、予め定めた記憶容量のＤＭＡバッファを備えている構成のものもある。ＤＭＡバッファを備えた構成の機能ブロックでは、画像処理を行う対象の予め定めた量の画像データをＤＭＡ転送によって取得して（ＤＲＡＭから読み出して）ＤＭＡバッファに事前に記憶しておき、その後、ＤＭＡバッファに記憶しておいた画像データを必要なタイミングで読み出しながら画像処理を行う。そして、ＤＭＡバッファを備えた構成の機能ブロックでは、ＤＭＡバッファの空き容量に応じて以降のＤＭＡ要求を出力する。これにより、ＤＭＡバッファを備えた構成の機能ブロックでは、所望の転送レートで画像データをＤＭＡ転送し、予め定めた期間中に画像処理を完了させることができる。【０００５】
ところで、上述したようなＤＭＡバッファを備えた構成の機能ブロック（データ転送装置）では、画像処理を行う際の処理の過程において、ＤＭＡ転送を密に行う期間とＤＭＡ転送が疎である期間とが存在している。これは、ＤＭＡバッファを備えた構成の機能ブロックでは、画像処理を開始する最初のタイミングから、ＤＭＡバッファの記憶容量が満杯の状態（フル状態）になるまでＤＭＡ要求を連続して出力し続け、ＤＭＡバッファの記憶容量が満杯の状態になると、ＤＭＡバッファの記憶容量が空いている状態のときにのみＤＭＡ要求を出力するからである。ここで、ＤＭＡバッファを備えた機能ブロック（データ転送装置）では、ＤＭＡバッファの記憶容量が満杯の状態（フル状態）になるまでＤＭＡ要求を連続して出力し続ける期間が、ＤＭＡ転送を密に行う期間であり、ＤＭＡバッファの記憶容量が空いている状態のときにのみＤＭＡ要求を出力する期間が、ＤＭＡ転送が疎である期間である。【０００６】
このため、上述したようなＤＭＡバッファを備えた構成の機能ブロック（データ転送装置）が含まれるシステムでは、それぞれの機能ブロックからのＤＭＡ要求を調停するために予め設定する優先度によっては、システムとしての動作、つまり、画像処理装置や画像処理装置を搭載した撮像装置の動作に破綻をきたしてしまうことがある。例えば、それぞれの機能ブロックに優先度を設定する際に、ＤＭＡ転送を密に行う期間に合わせてＤＭＡバッファを備えた構成の機能ブロックに高い優先度を設定してしまうと、システムとしての動作に破綻をきたしてしまうことがある。これは、高い優先度が設定されたＤＭＡバッファを備えた構成の機能ブロックがＤＭＡ転送を密に行う期間にＤＭＡ要求を連続して出力し続けた場合、つまり、ＤＭＡ要求を集中して出力した場合、優先度が低い他の機能ブロックのＤＭＡ要求が受け付けられず、優先度が低い機能ブロックがＤＭＡ転送を行うことができなくなってしまうからである。逆に、例えば、それぞれの機能ブロックに優先度を設定する際に、ＤＭＡ転送が疎である期間に合わせてＤＭＡバッファを備えた構成の機能ブロックに低い優先度を設定してしまうと、つまり、他の機能ブロックに対して高い優先度を設定してしまうと、ＤＭＡバッファを備えた構成の機能ブロックがＤＭＡ転送を密に行う期間にＤＭＡ転送を行うことができなくなってしまい、やはり、システムとしての動作に破綻をきたしてしまう。【０００７】
そこで、ＤＭＡバッファを備えた構成の機能ブロック（データ転送装置）におけるＤＭＡ転送を密に行う期間とＤＭＡ転送が疎である期間とのそれぞれを考慮して優先度を逐次変更するように設定することが考えられる。しかし、システムにおいてＤＭＡバッファを備えた構成の機能ブロック（データ転送装置）は１つとは限らず、システムに含まれるＤＭＡバッファを備えた構成の機能ブロックが多くなるほど、それぞれの機能ブロックに対して優先度を設定する際の処理が煩雑になる。また、一度決定した優先度の設定を変更する場合、つまり、優先度を設定する際の条件の変更が必要になった場合、この条件の変更がシステムとしての動作に破綻をきたしてしまう要因ともなり得る。【０００８】
このように、ＤＭＡバッファを備えた構成の機能ブロック（データ転送装置）が含まれるシステムでは、それぞれの機能ブロックに対して予め設定した優先度に基づいてＤＭＡ要求を調停した場合でも、それぞれの機能ブロックに対する優先度の設定によっては、システムとしての動作に破綻をきたしてしまうことがある。【０００９】
そこで、例えば、特許文献１のように、特定の機能ブロック（バスマスター）によるＤＭＡ要求の集中を緩和する技術が開示されている。特許文献１には、優先度が高いバスマスターのみがバス権を占有してしまうことがないように、バス権を制御する方法が開示されている。より具体的には、特許文献１には、優先度が高いバスマスターがＤＭＡ要求を連続して出力する場合、他の機能ブロックにおけるＤＭＡ転送を阻害することがないように、バスマスターが出力するそれぞれのＤＭＡ要求に予め定めた間隔を空けることが開示されている。言い換えれば、特許文献１に開示された技術では、出力したＤＭＡ要求がバスアービタによって受け付けられた機能ブロック（バスマスター）は、予め定めた時間が経過するまで次のＤＭＡ要求を出力しないようにすることによって、優先度が高い機能ブロック（バスマスター）によるＤＭＡ要求が集中しないようにしている。これにより、優先度が低い機能ブロック（バスマスター）にも、予め定めた時間が経過するまでの期間中に出力したＤＭＡ要求が受け付けられるようになる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】日本国特開２００６−０３９６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示された技術では、優先度が高い機能ブロック（バスマスター）が連続してＤＭＡ要求を出力していない期間、すなわち、ＤＭＡ転送が疎である期間においても、ＤＭＡ要求の出力に常に一定の間隔が空いてしまうことになる。このため、優先度が高い機能ブロック（バスマスター）が、所望の転送レートで画像データをＤＭＡ転送し、予め定めた期間中に画像処理を完了させることが必要な機能ブロックである場合、所望のタイミングで画像処理を行う対象の画像データをＤＭＡ転送することができないという問題が発生してしまうこともある。【００１２】
例えば、上述したようなＤＭＡバッファを備えている構成の機能ブロック（データ転送装置）に特許文献１に開示された技術を適用することによって、ＤＭＡ転送を密に行う期間に優先度が低い機能ブロックがＤＭＡ転送を行うことができないという問題を回避することができる。しかし、上述したようなＤＭＡバッファを備えている構成の機能ブロック（データ転送装置）に特許文献１に開示された技術を適用すると、ＤＭＡ転送が疎である期間においても常に予め定めた時間が経過するまでＤＭＡ要求の出力が待たされることになる。このため、ＤＭＡバッファを備えている構成の機能ブロック（データ転送装置）が必要なタイミングまでに画像処理を行う対象の画像データをＤＭＡバッファに記憶しておくことができないという問題が発生してしまうこともある。【００１３】
本発明は、上記の課題認識に基づいてなされたものであり、所望の転送レートでのＤＭＡ転送を確保した上で、他のＤＭＡ転送の阻害を回避することができるデータ転送装置、画像処理装置、および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明の第１の態様によれば、データ転送装置は、複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、を備え、複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力する。【００１５】
本発明の第２の態様によれば、上記第１の態様のデータ転送装置において、前記バッファライト制御部は、それぞれの前記転送単位ごとに、予め定めたタイミングで、前記第１のライト許可信号に応じた前記ＤＭＡ転送の実行と、前記第２のライト許可信号に応じた前記ＤＭＡ転送の実行と、を切り替えてもよい。【００１６】
本発明の第３の態様によれば、上記第２の態様のデータ転送装置において、前記バッファライト制御部は、それぞれの前記転送単位における基準タイミングから、最初に前記ＤＭＡバッファ部に備えた全ての前記記憶領域に前記データを記憶させるまで、前記第２のライト許可信号に応じた前記ＤＭＡ転送を実行し、前記ＤＭＡバッファ部に備えた全ての前記記憶領域に前記データが記憶された後、前記バッファリード制御部によって前記データの読み出しが完了した前記空き記憶領域に記憶させる前記データを取得するための前記ＤＭＡ転送を、前記第１のライト許可信号に応じて実行してもよい。【００１７】
本発明の第４の態様によれば、上記第３の態様のデータ転送装置において、前記バッファライト制御部は、前記基準タイミングから予め定めた時間が経過したタイミングから、前記第２のライト許可信号に応じた前記ＤＭＡ転送の実行を開始してもよい。【００１８】
本発明の第５の態様によれば、上記第１の態様から上記第４の態様のいずれか一態様のデータ転送装置において、前記平滑バッファ制御部は、連続して行う前記ＤＭＡ転送の回数を計数するカウンタ、を備え、前記カウンタは、それぞれの前記転送単位ごとに、前記ＤＭＡ転送を実行する前に初期化され、予め定めた時間間隔ごとに計数値をカウントアップし、前記バッファライト制御部が前記ＤＭＡ転送を実行するごとに前記計数値をカウントダウンし、前記平滑バッファ制御部は、前記カウンタの前記計数値に基づいて前記第２のライト許可信号を出力してもよい。【００１９】
本発明の第６の態様によれば、上記第５の態様のデータ転送装置において、前記転送単位は、画像における１フレームであり、前記データは、表示用の画像データであり、前記データ転送装置は、前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力してもよい。【００２０】
本発明の第７の態様によれば、画像処理装置は、複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、を備え、複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力するデータ転送装置、を備える。【００２１】
本発明の第８の態様によれば、上記第７の態様の画像処理装置において、前記転送単位は、画像における１フレームであり、前記データは、表示用の画像データであり、前記データ転送装置は、前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力する表示処理部として備えられていてもよい。【００２２】
本発明の第９の態様によれば、撮像装置は、複数の記憶領域を備え、ＤＭＡ転送によって取得したデータを前記ＤＭＡ転送の単位で前記記憶領域に記憶するＤＭＡバッファ部と、前記データが記憶されていない前記記憶領域である空き記憶領域の有無に基づいて、前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第１のライト許可信号を出力するバッファ制御部と、予め定めた期間内に前記記憶領域に記憶させる前記データを取得する前記ＤＭＡ転送の実行を許可する第２のライト許可信号を出力する平滑バッファ制御部と、前記第１のライト許可信号または前記第２のライト許可信号とのいずれか一方のライト許可信号に応じた前記ＤＭＡ転送を順次実行し、それぞれの前記ＤＭＡ転送によって取得した前記データを前記空き記憶領域に順次記憶させるバッファライト制御部と、前記記憶領域に記憶されている前記データを前記記憶領域ごとに順次読み出すバッファリード制御部と、を備え、複数回の前記ＤＭＡ転送によって順次取得した予め定めた量の前記データを転送単位として出力するデータ転送装置を備える画像処理装置、を備える。【００２３】
本発明の第１０の態様によれば、上記第９の態様の撮像装置において、前記転送単位は、画像における１フレームであり、前記データは、表示用の画像データであり、前記データ転送装置は、前記ＤＭＡ転送によって取得した前記表示用の画像データを表示装置に出力する表示処理部として備えられていてもよい。
【発明の効果】
【００２４】
上記各態様によれば、所望の転送レートでのＤＭＡ転送を確保した上で、他のＤＭＡ転送の阻害を回避することができるデータ転送装置、画像処理装置、および撮像装置を提供することができるという効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態におけるデータ転送装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。
【図２】本発明の実施形態におけるデータ転送装置の動作の概略を説明する図である。
【図３】本発明の実施形態におけるデータ転送装置の概略構成を示したブロック図である。
【図４】本発明の実施形態におけるデータ転送装置の動作の一例を模式的に示したタイミングチャートである。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明においては、本発明の実施形態のデータ転送装置を備えた画像処理装置を、例えば、静止画用カメラなどの撮像装置に搭載している場合について説明する。図１は、本発明の実施形態におけるデータ転送装置を備えた画像処理装置を搭載した撮像装置の概略構成を示したブロック図である。
【００２７】
図１に示した撮像装置１は、イメージセンサ１０と、画像処理装置２０と、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３０と、表示装置４０と、を備えている。また、画像処理装置２０は、ＤＲＡＭバス調停部２２と、前処理部２３と、画像処理部２４と、表示処理部２５と、記録処理部２６と、を備えている。画像処理装置２０では、ＤＲＡＭバス調停部２２と、前処理部２３と、画像処理部２４と、表示処理部２５と、記録処理部２６とのそれぞれが、共通のデータバスであるＤＲＡＭバス２１に接続されている。
【００２８】
撮像装置１は、イメージセンサ１０によって被写体の画像を撮影する。そして、撮像装置１は、画像処理装置２０によってイメージセンサ１０が出力した画素信号に対して様々な演算処理を行って、イメージセンサ１０が撮影した被写体の画像（以下、「撮影画像」という）に応じた記録用の画像（以下、「記録画像」という）や表示用の画像（以下、「表示画像」という）を生成する。さらに、撮像装置１は、画像処理装置２０が生成した表示画像を表示装置４０に表示させる。また、撮像装置１は、画像処理装置２０が生成した記録画像を不図示の記録媒体に記録させる。
【００２９】
イメージセンサ１０は、撮像装置１に備えた不図示のレンズによって結像された被写体の光学像を光電変換する固体撮像装置である。例えば、イメージセンサ１０は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサに代表される固体撮像装置である。イメージセンサ１０は、撮像した被写体の光学像に応じた画素信号を、画像処理装置２０に備えた前処理部２３に出力する。
【００３０】
表示装置４０は、画像処理装置２０に備えた表示処理部２５から出力された表示画像に応じた画像を表示する表示装置である。例えば、表示装置４０は、ＴＦＴ（薄膜トランジスター：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどの表示装置である。なお、表示装置４０は、撮像装置１に着脱できる構成であってもよい。
【００３１】
ＤＲＡＭ３０は、撮像装置１に備えた画像処理装置２０において演算処理される様々なデータを記憶するデータ記憶部である。ＤＲＡＭ３０は、画像処理装置２０に備えたＤＲＡＭバス調停部２２を介してＤＲＡＭバス２１に接続されている。ＤＲＡＭ３０は、画像処理装置２０におけるそれぞれの処理段階の画像のデータを記憶する。例えば、ＤＲＡＭ３０は、イメージセンサ１０から出力された画素信号に基づいて前処理部２３が出力した画素のデータを記憶する。また、例えば、ＤＲＡＭ３０は、画像処理装置２０に備えた画像処理部２４が生成した画像（記録画像や表示画像）のデータを記憶する。
【００３２】
画像処理装置２０は、イメージセンサ１０から出力された画素信号に対して予め定めた演算処理（画像処理）を行って、記録画像や表示画像を生成する。そして、画像処理装置２０は、生成した表示画像を表示装置４０に表示させる。また、画像処理装置２０は、生成した記録画像を不図示の記録媒体に記録させる。
【００３３】
ＤＲＡＭバス調停部２２は、ＤＲＡＭバス２１に接続されている画像処理装置２０内のそれぞれの機能ブロックからのＤＲＡＭ３０へのＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送によるアクセス要求（ＤＭＡ要求）を調停（アービトレーション）するバスアービタである。より具体的には、ＤＲＡＭバス調停部２２は、それぞれの機能ブロックからＤＭＡ要求が入力されると、それぞれの機能ブロックに設定された優先度に基づいて、それぞれの機能ブロックからのＤＭＡ要求を調停し、ＤＭＡ要求を受け付ける機能ブロックを決定する。そして、ＤＲＡＭバス調停部２２は、決定した機能ブロックに、ＤＭＡ要求を受け付けたことを通知する。
【００３４】
また、ＤＲＡＭバス調停部２２は、ＤＭＡ要求を受け付けた機能ブロックとＤＲＡＭ３０との間のＤＲＡＭバス２１を介したデータの受け渡し、つまり、ＤＭＡ転送を制御する。より具体的には、ＤＲＡＭバス調停部２２は、ＤＭＡ要求を受け付けた機能ブロックからのＤＲＡＭ３０へのアクセス信号に応じて、ＤＭＡ要求を受け付けた機能ブロックがＤＲＡＭバス２１に出力したデータのＤＲＡＭ３０への転送（書き込み）、およびＤＲＡＭ３０から取得（読み出し）したデータのＤＭＡ要求を受け付けた機能ブロックへの出力を制御する。
【００３５】
前処理部２３は、イメージセンサ１０から出力された画素信号に対して予め定めた演算処理を施すことによって、画素信号に基づいた画像のデータ（撮像データ）を生成する機能ブロックである。前処理部２３がイメージセンサ１０から出力された画素信号に対して施す演算処理は、キズ補正やシェーディング補正などの、いわゆる、前処理である。前処理部２３は、前処理によって生成した画像のデータ（以下、「前処理画像データ」という）を、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶させる（書き込ませる）。つまり、前処理部２３は、イメージセンサ１０から出力された画素信号に基づいて生成した撮像データをＤＭＡ転送によってＤＲＡＭ３０に転送するデータ転送装置として動作している。
【００３６】
画像処理部２４は、ＤＲＡＭ３０に記憶された前処理画像データに対して予め定めた演算処理を施すことによって、イメージセンサ１０が撮影した被写体の撮影画像に応じた表示画像や記録画像を生成する機能ブロックである。画像処理部２４が前処理画像データに対して施す演算処理は、ノイズ除去処理、ＹＣ変換処理、リサイズ処理、ＪＰＥＧ圧縮処理、ＭＰＥＧ圧縮処理、Ｈ．２６４圧縮処理などの動画圧縮処理など、各種の表示用の画像処理や記録用の画像処理である。画像処理部２４は、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶された前処理画像データを取得し（読み出し）、取得した前処理画像データに対して表示用の画像処理や記録用の画像処理を行う。また、画像処理部２４は、前処理画像データに対して表示用の画像処理を行って生成した表示画像のデータ（以下、「表示画像データ」という）を、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶させる（書き込ませる）。また、画像処理部２４は、前処理画像データに対して記録用の画像処理を行って生成した記録画像のデータ（以下、「記録画像データ」という）を、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶させる（書き込ませる）。つまり、画像処理部２４は、ＤＭＡ転送によってＤＲＡＭ３０から取得した（読み出した）前処理画像データに基づいて生成した表示画像データや記録画像データをＤＭＡ転送によってＤＲＡＭ３０に転送するデータ転送装置として動作している。
【００３７】
表示処理部２５は、ＤＲＡＭ３０に記憶された表示画像データに対して予め定めた演算処理を施す機能ブロックである。表示処理部２５は、演算処理を施した表示画像データを表示装置４０に出力する。これにより、表示装置４０に、表示画像データに応じた画像、つまり、イメージセンサ１０が撮影した被写体の撮影画像に応じた表示画像が表示される。表示処理部２５は、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶された表示画像データを取得し（読み出し）、取得した表示画像データに対して予め定めた演算処理を行う。つまり、表示処理部２５は、ＤＭＡ転送によってＤＲＡＭ３０から取得した（読み出した）表示画像データに対して予め定めた演算処理を行うデータ転送装置として動作している。
【００３８】
記録処理部２６は、ＤＲＡＭ３０に記憶された記録画像データに対して予め定めた演算処理を施す機能ブロックである。記録処理部２６は、演算処理を施した記録画像データを不図示の記録媒体に記録させる。これにより、不図示の記録媒体に、記録画像データ、つまり、イメージセンサ１０が撮影した被写体の撮影画像に応じた記録画像のデータが記録される。記録処理部２６が記録画像データを記録させる記録媒体としては、例えば、ＳＤメモリカード（ＳＤ  Ｍｅｍｏｒｙ  Ｃａｒｄ）や、コンパクトフラッシュ（ＣｏｍｐａｃｔＦｌａｓｈ：ＣＦ（登録商標））など、様々な構成の記録媒体がある。記録処理部２６は、ＤＲＡＭバス２１を介したＤＭＡ転送によってＤＲＡＭ３０に記憶された記録画像データを取得し（読み出し）、取得した記録画像データに対して予め定めた演算処理を行う。つまり、記録処理部２６は、ＤＭＡ転送によってＤＲＡＭ３０から取得した（読み出した）記録画像データに対して予め定めた演算処理を行うデータ転送装置として動作している。
【００３９】
このような構成によって、撮像装置１は、イメージセンサ１０によって撮影した被写体の撮影画像に応じた表示画像を、様々な機能ブロック（データ転送装置）を備えた画像処理装置２０によって生成し、生成した表示画像を表示装置４０に表示させる。また、撮像装置１は、イメージセンサ１０によって撮影した被写体の撮影画像に応じた記録画像を、様々な機能ブロック（データ転送装置）を備えた画像処理装置２０によって生成し、生成した記録画像を不図示の記録媒体に記録させる。
【００４０】
なお、画像処理装置２０に備えたそれぞれの機能ブロック（データ転送装置）には、予め定めた期間中に画像処理を完了させることが必要な機能ブロックとそうでない機能ブロックとが存在する。より具体的には、前処理部２３は、イメージセンサ１０から画素信号が出力されている期間に同期して前処理画像データをＤＲＡＭ３０に記憶させる（書き込ませる）必要があるため、予め定めた期間中に画像処理を完了させることが必要な機能ブロックである。また、表示処理部２５は、ＤＲＡＭ３０から取得した（読み出した）それぞれのフレームの表示画像データに対して予め定めた演算処理を施した表示画像データ（以下、「有効表示画像データ」という）を、表示装置４０が表示画像を表示するタイミングに同期して出力する必要があるため、予め定めた期間中に演算処理（画像処理）を完了させることが必要な機能ブロックである。
【００４１】
また、画像処理部２４は、ＤＲＡＭ３０から取得した（読み出した）それぞれのフレームの前処理画像データに対してそれぞれの画像処理を行う機能ブロックであるため、予め定めた期間中に画像処理を完了させる制約がない、つまり、予め定めた期間中に画像処理を完了させることが必要ではない機能ブロックである。ただし、画像処理部２４は、表示用の画像処理を行って生成した表示画像データに応じた画像を表示装置４０に逐次表示させる場合や、記録用の画像処理を行って生成した記録画像データを不図示の記録媒体に逐次記録させる場合には、予め定めた期間に同期して画像処理を完了させることが必要な機能ブロックとなる。例えば、撮像装置１が、撮影する被写体を確認するための表示画像、いわゆる、ライブビュー画像（スルー画像）を表示装置４０に表示させる場合には、表示装置４０が表示画像を表示するタイミングに同期して表示用の画像処理を完了させて表示画像データを生成することが必要な機能ブロックとなる。また、例えば、撮像装置１が、被写体の動画像を不図示の記録媒体に記録させる場合には、イメージセンサ１０がそれぞれのフレームの画素信号を出力するタイミングに同期して記録用の画像処理を完了させて記録画像データを生成することが必要な機能ブロックとなる。
【００４２】
また、記録処理部２６は、ＤＲＡＭ３０に記憶された記録画像データに対して予め定めた演算処理を施して不図示の記録媒体に記録させる演算処理を行う機能ブロックであるため、予め定めた期間中に演算処理（画像処理）を完了させることが必要ではない機能ブロックである。ただし、記録処理部２６は、上述したように、撮像装置１が被写体の動画像を不図示の記録媒体に記録させる場合には、画像処理部２４と同様に、イメージセンサ１０がそれぞれのフレームの画素信号を出力するタイミング、つまり、画像処理部２４が生成した動画像のそれぞれのフレームの記録画像データに対して予め定めた演算処理を施して不図示の記録媒体に逐次記録させることが必要な機能ブロックとなる。
【００４３】
次に、撮像装置１に搭載された画像処理装置２０に備えたデータ転送装置について説明する。以下の説明においては、本発明の実施形態のデータ転送装置を代表して、表示処理部２５について説明する。なお、本発明の実施形態のデータ転送装置が前処理部２３、画像処理部２４、および記録処理部２６である場合においても、その構成や動作は、以下に説明する表示処理部２５の構成や動作と同様に考えることができる。
【００４４】
図２は、本発明の実施形態におけるデータ転送装置である表示処理部２５の動作の概略を説明する図である。図２には、表示処理部２５が演算処理を行って出力した有効表示画像データに応じた画像を表示する表示装置４０の表示領域の一例を模式的に示している。
【００４５】
表示装置４０は、垂直同期信号ＶＤおよび水平同期信号ＨＤに同期したタイミングで、それぞれのフレームの表示有効領域４１に、表示処理部２５から出力された有効表示画像データに応じた表示画像を表示させる。より具体的には、表示装置４０は、垂直同期信号ＶＤのタイミング（図２における垂直同期信号ＶＤの立ち下がり：“Ｈ”レベル→“Ｌ”レベルのタイミング）から１つのフレームの表示画像を表示するフレーム表示期間が開始され、予め定めた数の水平同期信号ＨＤの期間（垂直ブランキング期間）が経過した後に、それぞれのライン（行）の有効表示画像データを表示する垂直表示期間となる。また、表示装置４０は、水平同期信号ＨＤのタイミング（図２における水平同期信号ＨＤの立ち下がり：“Ｈ”レベル→“Ｌ”レベルのタイミング）から１つのラインの水平表示期間が開始され、予め定めた数の表示クロック信号の期間（水平ブランキング期間）が経過した後に、それぞれのラインの有効表示画像データに含まれるそれぞれの画素（表示画素）を表示する画素表示期間となる。なお、図２には、有効表示画像データに含まれるそれぞれの表示画素が表示されない、つまり、有効表示画像データに応じた表示画像が表示されない、垂直ブランキング期間と水平ブランキング期間とを合わせた領域として、表示無効領域４２を示している。このようなタイミングで、表示装置４０は、表示処理部２５から出力されたそれぞれのラインの有効表示画像データに含まれるそれぞれの表示画素を、表示有効領域４１内に表示させる。
【００４６】
上述したように、表示処理部２５は、表示装置４０が表示画像を表示するタイミングに同期して、ＤＲＡＭ３０から取得した（読み出した）それぞれのフレームの表示画像データに対して予め定めた演算処理を施した有効表示画像データを、表示装置４０に出力する。このとき、表示処理部２５が出力する有効表示画像データは、図２に示した表示有効領域４１に順次表示させるそれぞれの表示画素が含まれた表示画像のデータである。表示処理部２５は、水平同期信号ＨＤにおいてそれぞれの表示画素を表示する表示クロック信号に同期して、それぞれのラインの有効表示画像データ、つまり、それぞれの表示画素を、表示装置４０に順次出力する。
【００４７】
より具体的には、表示処理部２５は、表示装置４０における１つ目のラインの表示有効領域４１の最初のタイミングから、１つ目のラインの有効表示画像データ（表示画素）の出力を開始し、表示クロック信号に同期して、１ライン分の表示画素を表示装置４０に順次出力する。その後、表示処理部２５は、表示装置４０における２つ目のラインの表示有効領域４１の最初のタイミングから、２つ目のラインの有効表示画像データ（表示画素）の出力を開始し、表示クロック信号に同期して、１ライン分の表示画素を表示装置４０に順次出力する。以降、表示処理部２５は、表示装置４０におけるそれぞれのラインの表示有効領域４１の最初のタイミングから対応するラインの有効表示画像データ（表示画素）の出力を開始してそれぞれのラインの表示画素を表示装置４０に順次出力し、１フレーム分の有効表示画像データを出力する。表示処理部２５では、この１フレーム分の有効表示画像データが、１つの転送単位である。
【００４８】
このような動作によって、表示処理部２５は、画像処理部２４が生成した１フレーム分の表示画像データに基づいた有効表示画像データを表示装置４０に出力して、有効表示画像データに応じた表示画像を表示装置４０に表示させる。このため、表示処理部２５は、表示装置４０が表示画像を表示する期間中に、それぞれのラインの表示画像データをＤＭＡ転送によってＤＲＡＭ３０から取得する（読み出す）。しかし、画像処理装置２０において、表示処理部２５が表示画像データを取得する（読み出す）ために出力するＤＭＡ要求は、常に所望のタイミング、つまり、表示装置４０が表示画像を表示するタイミングに合わせて、画像処理装置２０に備えたＤＲＡＭバス調停部２２によって受け付けられるとは限らない。このため、表示処理部２５は、出力したＤＭＡ要求がＤＲＡＭバス調停部２２によって受け付けられなかった場合を想定した構成となっている。
【００４９】
次に、表示処理部２５の構成について説明する。図３は、本発明の実施形態におけるデータ転送装置である表示処理部２５の概略構成を示したブロック図である。図３には、表示処理部２５が接続されたＤＲＡＭバス２１を併せて示している。図３に示した表示処理部２５は、ＤＭＡインターフェース部２５１と、バッファライト制御部２５２と、ＤＭＡバッファ部２５３と、バッファリード制御部２５４と、バッファカウンタ制御部２５５と、ＤＭＡ平滑制御部２５６と、ＤＭＡ平滑カウンタ制御部２５７と、を備えている。なお、図３に示した表示処理部２５の構成では、ＤＭＡバッファ部２５３に、１６個のバッファ領域（バッファ領域２５３−１〜バッファ領域２５３−１６）を備えた構成を示している。
【００５０】
なお、図３に示した表示処理部２５の構成においては、ＤＭＡ転送によってＤＲＡＭ３０から取得した（読み出した）表示画像データに対して予め定めた演算処理を施す演算部の図示を省略している。この不図示の演算部は、表示処理部２５がＤＲＡＭ３０から取得した（読み出した）表示画像データに対して先に演算処理を施す場合には、バッファライト制御部２５２とＤＭＡバッファ部２５３との間に備えられる。この場合、ＤＭＡバッファ部２５３には、演算処理を施した後の有効表示画像データが記憶される。一方、この不図示の演算部は、表示処理部２５がＤＲＡＭ３０から取得した（読み出した）表示画像データに対して後で演算処理を施す場合には、ＤＭＡバッファ部２５３とバッファリード制御部２５４との間に備えられる。この場合、ＤＭＡバッファ部２５３には、演算処理を施す前、つまり、ＤＲＡＭ３０から取得した（読み出した）表示画像データがそのまま記憶される。以下の説明においては、表示処理部２５が、表示画像データに対して後で演算処理を施す、つまり、ＤＲＡＭ３０から取得した（読み出した）表示画像データがそのままＤＭＡバッファ部２５３に記憶し、表示装置４０に有効表示画像データを出力する際に、不図示の演算部が、ＤＭＡバッファ部２５３から読み出した表示画像データに対して演算処理を行う構成であるものとして説明する。
【００５１】
ＤＭＡインターフェース部２５１は、バッファライト制御部２５２から出力された表示画像データの要求に応じて、ＤＲＡＭ３０との間でＤＭＡ転送を行うインターフェース部である。なお、ＤＭＡインターフェース部２５１によるＤＲＡＭ３０との間でＤＭＡ転送は、ＤＲＡＭバス調停部２２を介して行われる。
【００５２】
より具体的には、ＤＭＡインターフェース部２５１は、バッファライト制御部２５２から表示画像データの読み出しが要求されると、表示画像データをＤＭＡ転送によって取得するためのＤＭＡ要求を、ＤＲＡＭバス２１を介してＤＲＡＭバス調停部２２に出力する。そして、ＤＭＡインターフェース部２５１は、出力したＤＭＡ要求がＤＲＡＭバス調停部２２に受け付けられ、ＤＭＡ要求が受け付けられたことを表す通知がＤＲＡＭバス２１を介してＤＲＡＭバス調停部２２から入力されると、要求された表示画像データの読み出しが受け付けられたことをバッファライト制御部２５２に通知する。また、ＤＭＡインターフェース部２５１は、ＤＭＡ要求が受け付けられた通知の入力に応じて、ＤＲＡＭ３０に記憶されている表示画像データを読み出すためのＤＲＡＭ３０へのアクセス信号（アドレス信号や読み出し信号など）を、ＤＲＡＭバス２１を介してＤＲＡＭバス調停部２２に出力する。これにより、ＤＲＡＭバス調停部２２は、ＤＲＡＭバス２１を介してＤＭＡインターフェース部２５１から出力されたＤＲＡＭ３０のアクセス信号に応じてＤＲＡＭ３０に記憶されている表示画像データを読み出し、読み出した表示画像データを、ＤＲＡＭバス２１を介してＤＭＡインターフェース部２５１に出力する。ＤＭＡインターフェース部２５１は、出力したＤＲＡＭアクセス信号に応じてＤＲＡＭバス調停部２２からＤＲＡＭバス２１を介して出力された表示画像データを、バッファライト制御部２５２に出力する。
【００５３】
バッファライト制御部２５２は、ＤＭＡインターフェース部２５１から出力された表示画像データのＤＭＡバッファ部２５３への記憶（書き込み）を制御する。より具体的には、バッファライト制御部２５２は、バッファカウンタ制御部２５５から出力されたライト許可信号、またはＤＭＡ平滑カウンタ制御部２５７から出力された平滑ライト許可信号に応じて、表示画像データの読み出しをＤＭＡインターフェース部２５１に要求する。そして、バッファライト制御部２５２は、要求した表示画像データの読み出しが受け付けられたことがＤＭＡインターフェース部２５１から通知されると、ライト許可信号または平滑ライト許可信号に応じた表示画像データのＤＭＡバッファ部２５３への記憶（書き込み）が予約されたことを表すライト予約信号を、バッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれに出力する。その後、バッファカウンタ制御部２５５は、ＤＭＡインターフェース部２５１がＤＭＡ転送によって読み出した表示画像データが出力されると、出力されたそれぞれの表示画像データを、ＤＭＡバッファ部２５３に順次記憶させる（書き込む）。このとき、バッファライト制御部２５２は、ＤＭＡインターフェース部２５１から出力されたそれぞれの表示画像データを、ＤＭＡバッファ部２５３に備えたバッファ領域２５３−１〜バッファ領域２５３−１６のいずれかの空いている（表示画像データが記憶されていない）バッファ領域に順次記憶させる（書き込む）。
【００５４】
なお、バッファライト制御部２５２は、ライト許可信号または平滑ライト許可信号によって表されたいずれかのバッファ領域へのそれぞれの表示画像データの記憶（書き込み）が完了したときに、表示画像データの記憶が完了したことを表すライト完了信号を、バッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれに出力してもよい。
【００５５】
ＤＭＡバッファ部２５３は、バッファライト制御部２５２からの制御に応じて、バッファライト制御部２５２から順次出力された表示画像データを一時的に記憶（保存）する記憶部である。ＤＭＡバッファ部２５３は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などで構成されている。ＤＭＡバッファ部２５３は、１回のＤＭＡ転送によってＤＲＡＭ３０から読み出す表示画像データを記憶する記憶容量のバッファ領域を１６個、すなわち、１６回分のＤＭＡ転送でＤＲＡＭ３０から読み出す表示画像データを記憶する記憶容量を備えている。なお、ＤＭＡバッファ部２５３におけるそれぞれのバッファ領域（バッファ領域２５３−１〜バッファ領域２５３−１６）は、個々のＳＲＡＭで構成してもよく、同一のＳＲＡＭ上の記憶領域を分割した構成であってもよい。
【００５６】
また、ＤＭＡバッファ部２５３は、バッファリード制御部２５４からの制御に応じて、それぞれのバッファ領域に記憶している表示画像データを、バッファリード制御部２５４に順次出力する。
【００５７】
なお、バッファライト制御部２５２がＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域に表示画像データを記憶させる（書き込む）タイミングと、バッファリード制御部２５４がＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域に記憶している表示画像データを読み出すタイミングとは、同期していない。従って、ＤＭＡバッファ部２５３は、データの書き込みタイミングとデータの読み出しタイミングとを異なるタイミングで制御することができるＳＲＡＭである。
【００５８】
バッファリード制御部２５４は、ＤＭＡバッファ部２５３に記憶している表示画像データの表示装置４０への出力（読み出し）を制御する。より具体的には、バッファリード制御部２５４は、表示装置４０の表示有効領域４１にそれぞれの表示画素を表示させるタイミングで、ＤＭＡバッファ部２５３に記憶している表示画像データ、つまり、それぞれの表示画素を順次読み出し、読み出した表示画像データを表示装置４０に順次出力する。バッファリード制御部２５４は、ＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域からの表示画像データの読み出しが完了するごとに、リード完了信号をバッファカウンタ制御部２５５に出力する。なお、表示装置４０における表示有効領域４１のタイミングを表す信号は、表示装置４０が生成してバッファリード制御部２５４に出力する構成であってもよく、バッファリード制御部２５４または表示処理部２５に備えた不図示の表示タイミング生成部が垂直同期信号ＶＤや水平同期信号ＨＤと同時に生成する構成であってもよい。
【００５９】
バッファカウンタ制御部２５５は、ＤＭＡバッファ部２５３の空いている記憶容量を、バッファ領域の単位で管理するためのカウンタである。バッファカウンタ制御部２５５のカウンタの値（以下、「カウンタ値」という）は、ＤＭＡバッファ部２５３に備えたバッファ領域の内、空いている（表示画像データが記憶されていない）バッファ領域の数を表している。バッファカウンタ制御部２５５のカウンタ値の初期値は、ＤＭＡバッファ部２５３に備えたバッファ領域の数、つまり、ＤＭＡバッファ部２５３に備えた全てのバッファ領域が空いている状態である。バッファカウンタ制御部２５５は、表示装置４０がそれぞれのフレームの表示画像の表示を開始する垂直同期信号ＶＤの先頭のタイミングで、カウンタ値を初期化する。図３に示したＤＭＡバッファ部２５３の構成では、１６個のバッファ領域を備えているため、バッファカウンタ制御部２５５のカウンタ値の初期値は、カウンタ値＝１６である。
【００６０】
バッファカウンタ制御部２５５は、カウンタ値が、カウンタ値＝０以外のときに、表示画像データの読み出しを許可（要求）することを表すライト許可信号をバッファライト制御部２５２に出力する。これにより、バッファライト制御部２５２が、入力されたライト許可信号に応じてＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１がＤＭＡ転送によってＤＲＡＭ３０から読み出した表示画像データが、バッファライト制御部２５２によってＤＭＡバッファ部２５３の空いているバッファ領域に記憶される（書き込まれる）。また、バッファカウンタ制御部２５５は、バッファライト制御部２５２からライト予約信号が入力されるごとに、カウンタ値を１つずつ減らしていく。つまり、バッファライト制御部２５２は、ライト予約信号の後に表示画像データがＤＭＡバッファ部２５３に記憶される（書き込まれる）ものとして、空いているバッファ領域の数を１つずつカウントダウンしていく。一方、バッファライト制御部２５２は、バッファリード制御部２５４からリード完了信号が入力されるごとに、カウンタ値を１つずつ増やしていく。つまり、バッファライト制御部２５２は、バッファリード制御部２５４によってＤＭＡバッファ部２５３に記憶されている表示画像データが読み出されて表示装置４０に出力されるごとに、空いているバッファ領域の数を１つずつカウントアップしていく。
【００６１】
ＤＭＡ平滑制御部２５６は、予め設定された時間の間隔（以下、「時間間隔」という）でトリガパルス信号を出力する信号生成部である。ＤＭＡ平滑制御部２５６は、生成したトリガパルス信号をＤＭＡ平滑カウンタ制御部２５７に出力する。ＤＭＡ平滑制御部２５６がＤＭＡ平滑カウンタ制御部２５７に出力するトリガパルス信号は、ＤＭＡ平滑カウンタ制御部２５７がバッファライト制御部２５２に平滑ライト許可信号を出力するタイミングを表している。
【００６２】
ここで、ＤＭＡ平滑制御部２５６に予め設定する時間間隔は、例えば、バッファリード制御部２５４がＤＭＡバッファ部２５３に記憶している表示画像データを読み出す周期を表す時間、つまり、リード完了信号の周期を表す時間などであってもよい。また、時間間隔が表す時間は、例えば、予め定めた周期のクロック信号の数で表される値であってもよい。なお、ＤＭＡ平滑制御部２５６に対する時間間隔の設定は、例えば、撮像装置１の全体の制御を行うＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの制御部や、画像処理装置２０の全体の制御を行う不図示の制御部が行ってもよい。しかし、本発明においては、ＤＭＡ平滑制御部２５６に対して予め設定する時間間隔の時間や、ＤＭＡ平滑制御部２５６に対する時間間隔の設定方法に関しては、特に規定しない。
【００６３】
ＤＭＡ平滑カウンタ制御部２５７は、ＤＭＡ平滑制御部２５６から出力されたトリガパルス信号を計数するカウンタである。ＤＭＡ平滑カウンタ制御部２５７のカウンタの値（カウンタ値）は、ＤＭＡバッファ部２５３において空いている（表示画像データが記憶されていない）バッファ領域に表示画像データを記憶させるために連続して出力するＤＭＡ要求の回数を表している。ＤＭＡ平滑カウンタ制御部２５７のカウンタ値の初期値は、カウンタ値＝０である。つまり、表示処理部２５がＤＭＡ要求を行わない状態である。ＤＭＡ平滑カウンタ制御部２５７は、バッファカウンタ制御部２５５と同様に、表示装置４０がそれぞれのフレームの表示画像の表示を開始する垂直同期信号ＶＤの先頭のタイミングで、カウンタ値を初期化する。
【００６４】
ＤＭＡ平滑カウンタ制御部２５７は、ＤＭＡ平滑制御部２５６からトリガパルス信号が入力されるごとに、カウンタ値を１つずつ増やしていく。つまり、ＤＭＡ平滑カウンタ制御部２５７は、ＤＭＡ平滑制御部２５６からトリガパルス信号が入力されるごとに、連続して出力するＤＭＡ要求の回数を１つずつカウントアップしていく。ＤＭＡ平滑カウンタ制御部２５７も、バッファカウンタ制御部２５５と同様に、カウンタ値が、カウンタ値＝０以外のときに、表示画像データの読み出しを許可（要求）することを表す平滑ライト許可信号をバッファライト制御部２５２に出力する。これにより、バッファライト制御部２５２が、入力された平滑ライト許可信号に応じてＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１がＤＭＡ転送によってＤＲＡＭ３０から読み出した表示画像データが、バッファライト制御部２５２によってＤＭＡバッファ部２５３の空いているバッファ領域に記憶される（書き込まれる）。また、ＤＭＡ平滑カウンタ制御部２５７も、バッファカウンタ制御部２５５と同様に、バッファライト制御部２５２からライト予約信号が入力されるごとに、カウンタ値を１つずつ減らしていく。つまり、ＤＭＡ平滑カウンタ制御部２５７は、バッファカウンタ制御部２５５と同様に、ライト予約信号の後に表示画像データがＤＭＡバッファ部２５３に記憶される（書き込まれる）ものとして、連続して出力するＤＭＡ要求の回数を１つずつカウントダウンしていく。
【００６５】
このような構成によって、表示処理部２５は、画像処理部２４が生成した１フレーム分の表示画像データをＤＭＡ転送によってＤＲＡＭ３０から順次取得しながら（読み出しながら）、取得した（読み出した）それぞれのフレームの表示画像データに対して予め定めた演算処理を施した有効表示画像データを、表示装置４０が表示画像を表示するタイミングに同期して出力する。
【００６６】
そして、表示処理部２５では、それぞれのフレームの表示画像データをＤＭＡ転送によってＤＲＡＭ３０から取得する（読み出す）際に、出力するＤＭＡ要求の回数や間隔を、画像処理装置２０に備えたそれぞれの機能ブロックによるＤＭＡ転送の阻害を回避するように制御している。より具体的には、表示処理部２５では、バッファライト制御部２５２、ＤＭＡ平滑カウンタ制御部２５７、およびＤＭＡ平滑制御部２５６の構成によって、連続して出力するＤＭＡ要求の回数や間隔を制御している。
【００６７】
さらに具体的には、表示処理部２５では、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値によって、連続して出力するＤＭＡ要求の回数を制御している。また、表示処理部２５では、ＤＭＡ平滑制御部２５６が出力するトリガパルス信号の間隔、つまり、ＤＭＡ平滑制御部２５６に予め設定された時間間隔によって、連続してＤＭＡ要求を出力する際に空けるＤＭＡ要求の間隔を制御している。そして、表示処理部２５では、バッファライト制御部２５２が表示画像データの読み出しをＤＭＡインターフェース部２５１に要求する際に応じる平滑ライト許可信号とライト許可信号とを切り替えることによって、出力する回数や間隔を制御しながら連続してＤＭＡ要求を出力するＤＭＡ平滑期間と、表示装置４０に表示するために逐次ＤＭＡ要求を出力する通常ＤＭＡ期間とを切り替えている。
【００６８】
ここで、表示処理部２５がＤＭＡ平滑期間において連続して出力するＤＭＡ要求の回数や間隔の制御方法について説明する。表示処理部２５では、ＤＭＡ平滑カウンタ制御部２５７が初期化されたとき、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値は、カウンタ値＝０である。このため、ＤＭＡ平滑カウンタ制御部２５７は、初期化された直後に平滑ライト許可信号をバッファライト制御部２５２に出力しない。その後、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値は、ＤＭＡ平滑制御部２５６に設定された予め定めた時間が経過してトリガパルス信号が入力されると、カウンタ値＝１となる。これにより、ＤＭＡ平滑カウンタ制御部２５７は、平滑ライト許可信号をバッファライト制御部２５２に出力し、バッファライト制御部２５２が表示画像データの読み出しをＤＭＡインターフェース部２５１に要求することによって、表示処理部２５のＤＭＡ要求が出力される。
【００６９】
そして、表示処理部２５が出力したＤＭＡ要求がＤＲＡＭバス調停部２２によって受け付けられると、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値は再び、カウンタ値＝０となる。さらにその後、ＤＭＡ平滑制御部２５６に設定された予め定めた時間が経過すると、同様に、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値が、ＤＭＡ平滑制御部２５６から入力されたトリガパルス信号に応じてカウンタ値＝１となり、表示処理部２５のＤＭＡ要求が出力される。
【００７０】
このように、表示処理部２５では、ＤＭＡ平滑期間において出力したＤＭＡ要求がＤＲＡＭバス調停部２２によって逐次受け付けられている場合には、ＤＭＡ平滑制御部２５６に設定された予め定めた時間間隔ごとにＤＭＡ要求を出力する。つまり、表示処理部２５は、ＤＭＡ平滑期間において連続してＤＭＡ要求を出力する際に、ＤＭＡ平滑制御部２５６に設定された予め定めた時間間隔を空けてそれぞれのＤＭＡ要求を出力する。これにより、画像処理装置２０に備えたそれぞれの機能ブロックは、表示処理部２５におけるＤＭＡ平滑期間中に出力したＤＭＡ要求に応じたＤＭＡ転送が、表示処理部２５が出力したＤＭＡ要求に応じたＤＭＡ転送によって阻害されることがなくなる。
【００７１】
ただし、表示処理部２５は、上述したように、表示装置４０が表示画像を表示するタイミングに同期して有効表示画像データを出力する必要がある。このため、表示処理部２５は、ＤＭＡ平滑期間であっても、予め定めた時間間隔を空けて出力したＤＭＡ要求がＤＲＡＭバス調停部２２に受け付けられない期間が長く続く場合には、間隔を空けずにそれぞれのＤＭＡ要求を出力して、必要な表示画像データをＤＭＡ転送によってＤＲＡＭ３０から取得する。
【００７２】
より具体的には、出力したＤＭＡ要求がＤＲＡＭバス調停部２２に受け付けられずにＤＭＡ平滑制御部２５６に設定された予め定めた時間間隔の複数回分の時間が経過した場合、ＤＭＡ平滑カウンタ制御部２５７には複数回のトリガパルス信号が入力されているため、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値は、カウンタ値＝１よりもさらに大きな値になる。例えば、ＤＭＡ平滑カウンタ制御部２５７にトリガパルス信号が３回入力された場合には、カウンタ値＝３となる。これは、表示処理部２５がＤＭＡ要求を３回出力する期間が経過しても、出力したＤＭＡ要求が受け付けられていないことを表している。このため、表示処理部２５がＤＭＡ平滑期間において以降に出力したＤＭＡ要求が１回ずつ受け付けられた場合でも、全てのＤＭＡ転送が必要な期間までに完了しない、つまり、受け付けられなかった２回分のＤＭＡ転送による表示画像データの取得（読み出し）が、必要な期間までに完了しない可能性がある。
【００７３】
そこで、ＤＭＡ平滑カウンタ制御部２５７は、カウンタ値分（カウンタ値＝３である場合には３回分）の平滑ライト許可信号をバッファライト制御部２５２に出力することによって、バッファライト制御部２５２に表示画像データの連続した読み出しをＤＭＡインターフェース部２５１に要求する。つまり、ＤＭＡ平滑カウンタ制御部２５７は、カウンタ値が再びカウンタ値＝０となるまで、平滑ライト許可信号を継続してバッファライト制御部２５２に出力する。これにより、バッファライト制御部２５２は、表示画像データの読み出しの要求をＤＭＡインターフェース部２５１に連続して（継続して）出力し、ＤＭＡインターフェース部２５１は、ＤＭＡ要求を連続して出力する。つまり、表示処理部２５は、ＤＭＡ平滑期間であっても、ＤＭＡ要求を連続して出力する。
【００７４】
このように、表示処理部２５では、ＤＭＡ平滑期間であっても、ＤＲＡＭバス調停部２２によって受け付けられなかったＤＭＡ要求がある場合には、必要な期間までにＤＭＡ転送が完了するように、ＤＭＡ要求を連続して出力する。これにより、表示処理部２５は、ＤＭＡ平滑期間中に、必要なＤＭＡ転送の回数、つまり、表示装置４０に表示画像を表示させるために必要な転送レートでの表示画像データのＤＭＡ転送を確保する。
【００７５】
なお、表示処理部２５は、表示装置４０への表示有効領域４１の有効表示画像データの出力が開始されると、表示装置４０が表示画像を表示するタイミングに同期して有効表示画像データを出力するために、必要な転送レートの確保を継続することが必要になる。そこで、表示処理部２５では、ＤＭＡ要求の出力制御の方法を切り替える。より具体的には、表示処理部２５は、出力する回数や間隔を制御しながらＤＭＡ要求を出力することによって画像処理装置２０に備えたそれぞれの機能ブロックにおけるＤＭＡ転送の阻害を回避するＤＭＡ平滑期間におけるＤＭＡ要求の出力制御から、ＤＭＡバッファ部２５３に記憶されている表示画像データの記憶容量に応じてＤＭＡ要求を逐次出力する通常ＤＭＡ期間のＤＭＡ要求の出力制御に切り替える。
【００７６】
さらに具体的には、バッファライト制御部２５２は、ＤＭＡ平滑期間において平滑ライト許可信号に応じてＤＭＡインターフェース部２５１に出力していた表示画像データの読み出しの要求を、通常ＤＭＡ期間では、ライト許可信号に応じて出力するように切り替える。このバッファライト制御部２５２による表示画像データの読み出しの要求の切り替えは、予め定めたタイミングで行う。例えば、バッファライト制御部２５２は、表示装置４０がそれぞれのフレームの表示画像の表示を開始する垂直同期信号ＶＤの先頭のタイミングで初期化された後、予め定めた時間が経過したタイミングや、予め定めた数の水平同期信号ＨＤの期間が経過したタイミングなどで、ＤＭＡ平滑期間から通常ＤＭＡ期間に切り替える。また、例えば、バッファライト制御部２５２は、ＤＭＡバッファ部２５３に備えた全てのバッファ領域にＤＭＡ転送によって取得した表示画像データの記憶が完了したタイミング、つまり、ＤＭＡバッファ部２５３の記憶容量が満杯の状態（フル状態）となったタイミングで、ＤＭＡ平滑期間から通常ＤＭＡ期間に切り替える。
【００７７】
このＤＭＡバッファ部２５３の記憶容量が満杯の状態（フル状態）は、例えば、バッファライト制御部２５２がＤＭＡバッファ部２５３の記憶容量を監視する構成であってもよいが、バッファカウンタ制御部２５５が出力したライト許可信号からも判定することができる。より具体的には、ライト許可信号は、ＤＭＡバッファ部２５３の空いている記憶容量をバッファ領域の単位で表しているバッファカウンタ制御部２５５のカウンタ値が、カウンタ値＝０以外のときに表示画像データの読み出しを許可（要求）することを表している。言い換えれば、ライト許可信号が、表示画像データの読み出しを許可（要求）することを表していないときは、ＤＭＡバッファ部２５３の記憶容量が満杯の状態（フル状態）を表していることになる。表示処理部２５では、表示装置４０がそれぞれのフレームの表示画像の表示を開始する垂直同期信号ＶＤの先頭のタイミングで初期化された後、ライト許可信号が、最初に表示画像データの読み出しを許可（要求）することを表していない状態になったタイミングで、表示画像データの読み出しを要求する際に応じる平滑ライト許可信号を、ライト許可信号に切り替える。
【００７８】
次に、表示処理部２５の動作の一例について説明する。図４は、本発明の実施形態におけるデータ転送装置である表示処理部２５の動作の一例を模式的に示したタイミングチャートである。図４には、表示装置４０が１つのフレームの表示画像を表示するフレーム表示期間の内、垂直同期信号ＶＤの開始のタイミングから、１０ライン分の水平表示期間（水平同期信号ＨＤの１０周期分）のタイミングの一例を模式的に示している。つまり、図４には、表示処理部２５におけるＤＭＡ平滑期間から通常ＤＭＡ期間に切り替えるタイミングを含んだ一例を模式的に示している。
【００７９】
図４には、表示装置４０に関連する信号として、垂直同期信号ＶＤ、水平同期信号ＨＤ、表示ライン、および表示有効領域識別信号のそれぞれのタイミングおよび状態を示している。ここで、表示ラインは、それぞれの水平同期信号ＨＤに対応する表示画像データ（有効表示画像データ）のライン（行）を示している。また、表示有効領域識別信号は、それぞれの水平同期信号ＨＤにおける表示有効領域４１の範囲、つまり、表示処理部２５が有効表示画像データを出力する期間を示している。なお、表示有効領域識別信号では、“Ｈ”レベルが表示有効領域４１の範囲を表し、“Ｌ”レベルが表示有効領域４１の範囲外、つまり、表示無効領域４２の範囲を表している。
【００８０】
また、図４には、表示処理部２５に関連する信号として、ＤＭＡ要求信号、バッファライト信号、バッファリード信号、トリガパルス信号、ＤＭＡ平滑カウンタ制御部（カウンタ値）、平滑ライト許可信号、ライト許可信号、およびバッファカウンタ制御部（カウンタ値）のそれぞれのタイミングおよび状態を示している。ここで、ＤＭＡ要求信号は、ＤＭＡ転送によってＤＲＡＭ３０から表示画像データを取得する（読み出す）ために出力するＤＭＡ要求の信号であり、“Ｈ”レベルがＤＭＡ転送を要求していることを表している。また、バッファライト信号は、ＤＭＡ要求に応じてＤＲＡＭ３０から出力された表示画像データをＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域に書き込む（ライトする）ための制御信号であり、“Ｈ”レベルが表示画像データを書き込む（ライトする）タイミングを表している。また、バッファリード信号は、ＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域に記憶された表示画像データを読み出す（リードする）ための制御信号であり、“Ｈ”レベルが表示画像データの読み出す（リードする）タイミングを表している。
【００８１】
また、トリガパルス信号は、ＤＭＡ平滑制御部２５６が出力するトリガパルス信号であり、ＤＭＡ平滑カウンタ制御部２５７は、トリガパルス信号の“Ｈ”レベルを検出すると、カウンタ値をカウントアップする。また、ＤＭＡ平滑カウンタ制御部（カウンタ値）は、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値を示している。なお、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値は、上述したように、バッファライト制御部２５２からライト予約信号が入力されるごと、つまり、ＤＭＡ要求が受け付けられるごとにカウントダウンするが、図４においては、説明を容易にするため、バッファライト信号の“Ｈ”レベルを検出すると、カウンタ値をカウントダウンするものとして説明する。また、平滑ライト許可信号は、ＤＭＡ平滑カウンタ制御部２５７が出力する平滑ライト許可信号であり、“Ｈ”レベルが表示画像データの読み出しを許可（要求）することを表している。
【００８２】
また、ライト許可信号は、バッファカウンタ制御部２５５が出力するライト許可信号であり、“Ｈ”レベルが表示画像データの読み出しを許可（要求）することを表している。また、バッファカウンタ制御部（カウンタ値）は、バッファカウンタ制御部２５５のカウンタ値を示している。なお、バッファカウンタ制御部２５５のカウンタ値は、上述したように、バッファライト制御部２５２からライト予約信号が入力されるごと、つまり、ＤＭＡ要求が受け付けられるごとにカウントダウンし、バッファリード制御部２５４からリード完了信号が入力されるごと、つまり、ＤＭＡバッファ部２５３に備えたいずれかのバッファ領域からの表示画像データの読み出しが完了するごとにカウントアップする。しかし、図４においては、説明を容易にするため、バッファライト信号の“Ｈ”レベルを検出すると、カウンタ値をカウントダウンし、バッファリード信号の“Ｈ”レベルを検出すると、カウンタ値をカウントアップするものとして説明する。
【００８３】
なお、図４に示した一例では、１ライン分の表示画像データを記憶するＤＭＡバッファ部２５３の記憶領域として、８個のバッファ領域が使用される場合のタイミングの一例を示している。つまり、表示処理部２５は、８回のＤＭＡ転送によって１ライン分の表示画像データをＤＲＡＭ３０から取得する（読み出す）。なお、ＤＭＡバッファ部２５３は、１６個のバッファ領域（バッファ領域２５３−１〜バッファ領域２５３−１６）を備えているため、表示処理部２５では、表示装置４０に出力するための表示画像データを、事前に２ライン分取得して（読み出して）ＤＭＡバッファ部２５３に記憶しておくことができる。
【００８４】
上述したように、表示処理部２５は、垂直同期信号ＶＤの先頭のタイミング（より具体的には、垂直同期信号ＶＤの立ち下がり：“Ｈ”レベル→“Ｌ”レベルのタイミング）で初期化される。表示処理部２５では、この初期化のタイミングからＤＭＡ平滑期間となる。
【００８５】
表示処理部２５では、初期化によって、バッファカウンタ制御部２５５のカウンタ値が、カウンタ値＝１６に初期化される。また、表示処理部２５では、初期化によって、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値が、カウンタ値＝０に初期化される。そして、表示処理部２５では、ＤＭＡ平滑制御部２５６が、初期化が解除された後、予め設定された時間間隔でのトリガパルス信号の出力を開始する。つまり、表示処理部２５におけるＤＭＡ平滑期間において出力するそれぞれのＤＭＡ要求のタイミング（間隔）の制御を開始する。
【００８６】
ＤＭＡ平滑期間において、ＤＭＡ平滑カウンタ制御部２５７は、予め設定された時間が経過して、ＤＭＡ平滑制御部２５６から出力されたトリガパルス信号の“Ｈ”レベルを検出すると、カウンタ値をカウントアップし、平滑ライト許可信号をバッファライト制御部２５２に出力する。これにより、バッファライト制御部２５２が、ＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１は、“Ｈ”レベルのＤＭＡ要求信号を出力する。そして、ＤＭＡインターフェース部２５１は、出力したＤＭＡ要求信号がＤＲＡＭバス調停部２２に受け付けられると、ＤＭＡ要求信号を“Ｌ”レベルにすると共に、ＤＭＡ転送、つまり、要求された表示画像データの読み出しが受け付けられたことをバッファライト制御部２５２に通知する。これにより、バッファライト制御部２５２は、ライト予約信号をバッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれに出力し、バッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれは、カウンタ値をカウントダウンする。また、ＤＭＡインターフェース部２５１は、ＤＭＡ転送によってＤＲＡＭ３０から表示画像データを読み出してバッファライト制御部２５２に出力し、バッファライト制御部２５２は、バッファライト信号を出力して表示画像データをＤＭＡバッファ部２５３のバッファ領域に記憶させる。
【００８７】
以降、同様に、表示処理部２５におけるＤＭＡ平滑期間では、それぞれの構成要素が上述したように動作して、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データを記憶させる。つまり、表示処理部２５では、ＤＭＡ平滑カウンタ制御部２５７が、ＤＭＡ平滑制御部２５６から出力されたトリガパルス信号の“Ｈ”レベルを検出するごとにカウンタ値をカウントアップして平滑ライト許可信号を出力し、バッファライト制御部２５２からライト予約信号が出力されるごと（ライト予約信号の“Ｈ”レベルを検出するごと）にカウンタ値をカウントダウンする。また、表示処理部２５では、バッファライト制御部２５２が、平滑ライト許可信号に応じてＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１からの通知に応じてライト予約信号を出力すると共に、ＤＭＡインターフェース部２５１から出力された表示画像データをＤＭＡバッファ部２５３に記憶させる。また、表示処理部２５では、バッファカウンタ制御部２５５が、バッファライト制御部２５２からライト予約信号が出力されるごと（ライト予約信号の“Ｈ”レベルを検出するごと）にカウンタ値をカウントダウンする。また、表示処理部２５では、ＤＭＡインターフェース部２５１が、バッファライト制御部２５２からの要求に応じてＤＭＡ要求信号を出力し、出力したＤＭＡ要求信号がＤＲＡＭバス調停部２２に受け付けられると、ＤＭＡ転送が受け付けられたことをバッファライト制御部２５２に通知すると共に、ＤＭＡ転送によって取得した（読み出した）表示画像データをバッファライト制御部２５２に出力する。
【００８８】
このような動作によって表示処理部２５は、ＤＭＡ平滑期間において、画像処理装置２０に備えたそれぞれの機能ブロックによるＤＭＡ転送を阻害しないように、連続して出力するそれぞれのＤＭＡ要求を、予め定めた間隔を空けて出力する。そして、表示処理部２５は、ＤＭＡ平滑期間において、表示装置４０に有効表示画像データを出力する前に、事前に予め定めたライン数分（ここでは、２ライン分）の表示画像データをＤＭＡ転送によって取得して（読み出して）ＤＭＡバッファ部２５３に記憶しておく。
【００８９】
なお、図４には、参考として、表示処理部２５が、間隔を空けずにＤＭＡ要求を連続して出力した場合におけるバッファカウンタ制御部２５５のカウンタ値を、破線Ｃ１で示している。これは、表示処理部２５のＤＭＡ平滑期間において、バッファカウンタ制御部２５５が出力したライト許可信号に応じてＤＭＡ要求を出力した場合の動作に相当する。なお、この動作は、従来の構成の機能ブロックにおいてＤＭＡ転送を密に行う期間の動作にも相当している。当然のことながら、表示処理部２５においても、間隔を空けずにＤＭＡ要求を連続して出力すれば、ＤＭＡ転送によってＤＲＡＭ３０から取得した表示画像データをＤＭＡバッファ部２５３に備えた全てのバッファ領域に記憶させるまでに要する時間は短くなる。ただし、この場合には、画像処理装置２０に備えた他の機能ブロックのＤＭＡ転送を阻害してしまうことにもなる。図４に破線Ｃ１で示した動作では、水平同期信号ＨＤの１周期分の期間、画像処理装置２０に備えた他の機能ブロックがＤＭＡ転送を行うことができない状態となる。
【００９０】
しかし、図４に示したように、表示処理部２５では、表示装置４０への表示有効領域４１の有効表示画像データの出力が開始されるまでに、ＤＭＡ転送によってＤＲＡＭ３０から取得した表示画像データをＤＭＡバッファ部２５３に備えた全てのバッファ領域に記憶させておけばよい。つまり、表示処理部２５では、表示装置４０において有効表示画像データに応じた表示画像の表示が行われないブランキング期間（表示無効領域４２の期間）が終了するまでに、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データを記憶させておけばよい。このことから、連続してＤＭＡ要求を出力することによって、時間は短いもののＤＲＡＭバス２１のバス帯域を占有してしまうよりも、予め定めた間隔を空けてＤＭＡ要求を出力することによって、画像処理装置２０に備えた他の機能ブロックのＤＭＡ転送を阻害しないようにする方が、システム全体としてゆり優位性が高いと考えられる。
【００９１】
ただし、表示処理部２５では、短い期間に連続してＤＭＡ要求を出力しても問題がない場合、図４に破線Ｃ１で示したように、ＤＭＡ平滑期間内の短い時間でＤＭＡ転送を行うように動作させることもできる。より具体的には、表示処理部２５に備えたＤＭＡ平滑制御部２５６に予め設定する時間間隔を短い時間とする。これにより、ＤＭＡ平滑制御部２５６がトリガパルス信号を出力する間隔が短くなり、ＤＭＡ平滑カウンタ制御部２５７がカウンタ値をカウントアップする周期、つまり、平滑ライト許可信号をバッファライト制御部２５２に出力する周期も短くなる。これにより、表示処理部２５が平滑ライト許可信号に応じて出力するＤＭＡ要求の周期が短くなる。例えば、ＤＭＡ平滑制御部２５６に予め設定する時間間隔を“０”にすると、ＤＭＡ平滑カウンタ制御部２５７に、図４に示したライト許可信号と同様の平滑ライト許可信号を出力させることができる。つまり、常に表示画像データの読み出しを許可（要求）することを表す平滑ライト許可信号を、ＤＭＡ平滑カウンタ制御部２５７に出力させることができる。これにより、表示処理部２５は、図４に示した破線Ｃ１と同様の短い期間に連続してＤＭＡ要求を出力し、ＤＭＡ転送によってＤＲＡＭ３０から取得した表示画像データをＤＭＡバッファ部２５３に備えた全てのバッファ領域に記憶させておくことができる。
【００９２】
また、図４には、破線で囲んだ範囲Ｔ１内に、ＤＭＡ平滑期間において出力したＤＭＡ要求がＤＲＡＭバス調停部２２に受け付けられなかった場合の動作の一例を示している。より具体的には、ＤＭＡ平滑制御部２５６が８回目のトリガパルス信号を出力するまでに、７回目のトリガパルス信号に応じて出力した平滑ライト許可信号に対応するＤＭＡ転送が受け付けられなかった場合の一例を示している。上述したように、表示処理部２５では、ＤＭＡ平滑期間であっても、ＤＭＡ要求が受け付けられない期間が長く続く場合には、間隔を空けずにそれぞれのＤＭＡ要求を出力して、必要なＤＭＡ転送の回数を確保する。
【００９３】
図４に示した範囲Ｔ１内では、ＤＭＡ平滑カウンタ制御部２５７のカウンタ値が、カウンタ値＝２となっているため、ＤＭＡインターフェース部２５１は、２回分のＤＭＡ転送を連続して行うように、ＤＭＡ要求信号を出力する。これにより、表示処理部２５が必要とする回数のＤＭＡ転送が挽回されて、ＤＭＡバッファ部２５３に、必要な表示画像データが記憶される。なお、表示処理部２５では、ＤＭＡ転送が挽回された後、図４に示したように、予め定めた間隔を空けてそれぞれのＤＭＡ要求を出力することによって、再び、画像処理装置２０に備えたそれぞれの機能ブロックによるＤＭＡ転送の阻害を回避する。
【００９４】
このように、表示処理部２５では、ＤＭＡ平滑期間において、画像処理装置２０に備えたそれぞれの機能ブロックにおけるＤＭＡ転送の阻害を回避しつつ、必要な転送レートでの表示画像データのＤＭＡ転送を確保して、事前にＤＭＡ転送を行って、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に、表示画像データを記憶する。そして、表示処理部２５は、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データを記憶すると、ＤＭＡ平滑期間におけるＤＭＡ要求の出力制御を終了し、ＤＭＡバッファ部２５３に記憶された表示画像データの記憶容量に応じてＤＭＡ要求を逐次出力する通常ＤＭＡ期間のＤＭＡ要求の出力制御に切り替える。なお、表示処理部２５におけるＤＭＡ平滑期間から通常ＤＭＡ期間への切り替えは、１フレーム分の有効表示画像データを表示装置４０に出力する期間において１回のみである。つまり、表示処理部２５が１フレーム分の有効表示画像データを表示装置４０に出力する一連の動作において、ＤＭＡバッファ部２５３に備えた全てのバッファ領域への表示画像データの記憶が終了した最初の１回のタイミングのみである。
【００９５】
そして、表示処理部２５は、ＤＭＡ平滑期間から通常ＤＭＡ期間への切り替えを行うと、通常ＤＭＡ期間において、ＤＭＡバッファ部２５３に記憶されている表示画像データを読み出し、読み出した表示画像データに対して予め定めた演算処理を施した有効表示画像データを、表示装置４０に出力する。また、表示処理部２５は、通常ＤＭＡ期間において、ＤＭＡ転送によって新たな表示画像データをＤＲＡＭ３０から取得して（読み出して）、記憶している表示画像データが読み出されることによって空きとなったＤＭＡバッファ部２５３のバッファ領域に記憶させる。
【００９６】
より具体的には、通常ＤＭＡ期間において、バッファリード制御部２５４は、表示有効領域識別信号が表示有効領域４１を表している“Ｈ”レベルのときに、バッファリード信号を出力して、ＤＭＡバッファ部２５３のバッファ領域に記憶されている表示画像データを読み出し、不図示の演算部が演算処理した有効表示画像データを表示装置４０に出力する。これにより、表示装置４０は、表示処理部２５から出力された有効表示画像データに含まれるそれぞれの表示画素を、表示有効領域４１内に表示させる。このとき、バッファリード制御部２５４は、１つのバッファ領域からの表示画像データの読み出しが完了するごとに、リード完了信号をバッファカウンタ制御部２５５に出力する。これにより、バッファカウンタ制御部２５５は、カウンタ値をカウントアップし、このカウンタ値のカウントアップに応じてライト許可信号をバッファライト制御部２５２に出力する。そして、バッファカウンタ制御部２５５は、ＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１は、“Ｈ”レベルのＤＭＡ要求信号を出力する。ＤＭＡインターフェース部２５１は、ＤＭＡ平滑期間と同様に、出力したＤＭＡ要求信号がＤＲＡＭバス調停部２２に受け付けられると、ＤＭＡ要求信号を“Ｌ”レベルにすると共に、ＤＭＡ転送、つまり、要求された表示画像データの読み出しが受け付けられたことをバッファライト制御部２５２に通知する。これにより、バッファライト制御部２５２は、ＤＭＡ平滑期間と同様に、ライト予約信号をバッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれに出力し、バッファカウンタ制御部２５５およびＤＭＡ平滑カウンタ制御部２５７のそれぞれは、カウンタ値をカウントダウンする。また、ＤＭＡインターフェース部２５１は、ＤＭＡ平滑期間と同様に、ＤＭＡ転送によってＤＲＡＭ３０から表示画像データを読み出してバッファライト制御部２５２に出力し、バッファライト制御部２５２は、バッファライト信号を出力して新たな表示画像データをＤＭＡバッファ部２５３のバッファ領域に記憶させる。
【００９７】
以降、同様に、表示処理部２５における通常ＤＭＡ期間では、それぞれの構成要素が上述したように動作して、ＤＭＡバッファ部２５３に備えたそれぞれのバッファ領域に記憶されている表示画像データの読み出しと、表示画像データが読み出されたバッファ領域への新たな表示画像データの記憶とを同時期に行いながら、１フレーム分の有効表示画像データを表示装置４０に出力する。つまり、表示処理部２５では、バッファリード制御部２５４が、表示有効領域識別信号の“Ｈ”レベルに応じて、ＤＭＡバッファ部２５３に記憶されている表示画像データを読み出して、リード完了信号を出力すると共に、読み出した表示画像データに応じた有効表示画像データを表示装置４０に出力する。また、表示処理部２５では、バッファカウンタ制御部２５５が、バッファリード制御部２５４からリード完了信号が出力されるごと（リード完了信号の“Ｈ”レベルを検出するごと）にカウンタ値をカウントアップしてライト許可信号を出力し、バッファライト制御部２５２からライト予約信号が出力されるごと（ライト予約信号の“Ｈ”レベルを検出するごと）にカウンタ値をカウントダウンする。また、表示処理部２５では、バッファライト制御部２５２が、ライト許可信号に応じてＤＭＡインターフェース部２５１に表示画像データの読み出しを要求し、ＤＭＡインターフェース部２５１からの通知に応じてライト予約信号を出力すると共に、ＤＭＡインターフェース部２５１から出力された新たな表示画像データをＤＭＡバッファ部２５３に記憶させる。また、表示処理部２５では、ＤＭＡインターフェース部２５１が、バッファライト制御部２５２からの要求に応じてＤＭＡ要求信号を出力し、出力したＤＭＡ要求信号がＤＲＡＭバス調停部２２に受け付けられると、ＤＭＡ転送が受け付けられたことをバッファライト制御部２５２に通知すると共に、ＤＭＡ転送によって取得した（読み出した）新たな表示画像データをバッファライト制御部２５２に出力する。
【００９８】
このような動作によって表示処理部２５は、通常ＤＭＡ期間において、表示装置４０が表示画像を表示するタイミングに合わせて、画像処理部２４が生成した１フレーム分の表示画像データに基づいた有効表示画像データを表示装置４０に出力して、有効表示画像データに応じた表示画像を表示装置４０に表示させる。そして、表示処理部２５は、通常ＤＭＡ期間において、表示装置４０に出力する有効表示画像データが間に合うように、ＤＭＡ転送によって新たな表示画像データを取得して（読み出して）、空きとなったＤＭＡバッファ部２５３のバッファ領域に記憶しておく。つまり、表示処理部２５は、通常ＤＭＡ期間において、表示装置４０における表示有効領域４１の表示期間に合わせたＤＭＡバッファ部２５３に記憶した表示画像データの読み出しと、ＤＭＡ転送によって他のラインの表示画像データのＤＲＡＭ３０からの取得（読み出し）とを並列に行いながら、１フレーム分の有効表示画像データを表示装置４０に出力する。
【００９９】
なお、図４には、破線で囲んだ範囲Ｔ２内に、通常ＤＭＡ期間において出力したＤＭＡ要求がＤＲＡＭバス調停部２２に受け付けられなかった場合の動作の一例を示している。より具体的には、ＤＭＡバッファ部２５３から読み出した４個のバッファ領域に新たな表示画像データを記憶させるための４回分のＤＭＡ転送が受け付けられなかった場合の一例を示している。この場合、表示処理部２５では、バッファカウンタ制御部２５５のカウンタ値が順次カウントアップされていくため、バッファカウンタ制御部２５５は、カウンタ値分のライト許可信号をバッファライト制御部２５２に出力することによって、バッファライト制御部２５２に表示画像データの連続した読み出しをＤＭＡインターフェース部２５１に要求する。つまり、バッファカウンタ制御部２５５は、カウンタ値が再びカウンタ値＝０となるまで、ライト許可信号を継続してバッファライト制御部２５２に出力する。これにより、バッファライト制御部２５２は、表示画像データの読み出しの要求をＤＭＡインターフェース部２５１に連続して（継続して）出力し、ＤＭＡインターフェース部２５１は、ＤＭＡ要求を連続して出力する。つまり、表示処理部２５は、通常ＤＭＡ期間においても、出力したＤＭＡ要求が受け付けられなかった場合には、連続してＤＭＡ要求を出力して、必要な転送レートでの表示画像データのＤＭＡ転送を確保する。
【０１００】
図４に示した範囲Ｔ２内では、バッファカウンタ制御部２５５のカウンタ値が、カウンタ値＝４となっているため、ＤＭＡインターフェース部２５１は、４回分のＤＭＡ転送を連続して行うように、ＤＭＡ要求信号を出力する。これにより、表示処理部２５が表示装置４０の表示有効領域４１内に表示させる有効表示画像データを出力するために必要な回数のＤＭＡ転送が挽回されて、ＤＭＡバッファ部２５３に、必要とする新たな表示画像データが記憶される。
【０１０１】
なお、図４において範囲Ｔ２内に示した一例では、連続してＤＭＡ要求を出力しているものの、バッファリード制御部２５４によるＤＭＡバッファ部２５３の読み出しも並列に行われるため、連続して８回のＤＭＡ要求を出力する場合の一例を示している。より具体的には、図４において範囲Ｔ２内に示した一例では、バッファカウンタ制御部２５５のカウンタ値は、最大でカウンタ値＝４である。このため、表示処理部２５は、連続して４回のＤＭＡ要求を出力する。しかし、図４において範囲Ｔ２内に示した一例では、バッファライト制御部２５２によるＤＭＡバッファ部２５３への新たな表示画像データの書き込み（バッファライト信号）と、バッファリード制御部２５４によるＤＭＡバッファ部２５３に記憶された表示画像データの読み出し（バッファリード信号）とが同時期に行われるタイミングある。このため、図４において範囲Ｔ２内に示した一例では、ライト予約信号に相当するバッファライト信号の“Ｈ”レベルに応じたカウントダウンと、バッファリード信号に相当するバッファリード信号の“Ｈ”レベルに応じたカウントアップとが同時期に行われてバッファカウンタ制御部２５５のカウンタ値が変化しない状態がある。これにより、図４において範囲Ｔ２内に示した一例では、表示処理部２５が、連続して８回のＤＭＡ要求を出力している。
【０１０２】
なお、表示処理部２５では、ＤＭＡ転送が挽回された後、図４に示したように、ＤＭＡバッファ部２５３のバッファ領域が空きになるごとに、空きとなったバッファ領域に記憶しておく新たな表示画像データを取得する（読み出す）ためのＤＭＡ転送を行う。
【０１０３】
このように、表示処理部２５では、通常ＤＭＡ期間において、必要な転送レートでの新たな表示画像データのＤＭＡ転送を確保しながら、表示装置４０への有効表示画像データの出力を行う。なお、表示処理部２５における通常ＤＭＡ期間の動作は、従来の構成の機能ブロックにおける通常のＤＭＡ転送の動作に相当する。
【０１０４】
上述したように、表示処理部２５では、ＤＭＡ平滑期間において、画像処理装置２０に備えたそれぞれの機能ブロックにおけるＤＭＡ転送の阻害を回避しつつ、表示画像データを事前にＤＭＡバッファ部２５３に記憶しておくために必要な転送レートを確保したＤＭＡ転送を行い、通常ＤＭＡ期間において、有効表示画像データを表示装置４０に出力するために必要な転送レートを確保したＤＭＡ転送を行う。
【０１０５】
本実施形態によれば、複数の記憶領域（バッファ領域、例えば、バッファ領域２５３−１〜バッファ領域２５３−１６）を備え、ＤＭＡ転送によって取得したデータ（表示画像データ）をＤＭＡ転送の単位でバッファ領域に記憶するＤＭＡバッファ部（ＤＭＡバッファ部２５３）と、表示画像データが記憶されていないバッファ領域である空きバッファ領域の有無に基づいて、バッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可する第１のライト許可信号（ライト許可信号）を出力するバッファ制御部（バッファカウンタ制御部２５５）と、予め定めた期間（ＤＭＡ平滑期間）内にバッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可する第２のライト許可信号（平滑ライト許可信号）を出力する平滑バッファ制御部（ＤＭＡ平滑制御部２５６およびＤＭＡ平滑カウンタ制御部２５７）と、ライト許可信号または平滑ライト許可信号とのいずれか一方のライト許可信号に応じたＤＭＡ転送を順次実行し、それぞれのＤＭＡ転送によって取得した表示画像データを空きバッファ領域に順次記憶させるバッファライト制御部（ＤＭＡインターフェース部２５１およびバッファライト制御部２５２）と、バッファ領域に記憶されている表示画像データをバッファ領域ごとに順次読み出すバッファリード制御部（バッファリード制御部２５４）と、を備え、複数回のＤＭＡ転送によって順次取得した予め定めた量（１フレーム分）の表示画像データ（本実施形態では、表示画像データに対して予め定めた演算処理を施した有効表示画像データ）を転送単位として出力する、データ転送装置（表示処理部２５）が構成される。
【０１０６】
また、本実施形態によれば、ＤＭＡインターフェース部２５１およびバッファライト制御部２５２は、それぞれの転送単位ごとに、予め定めたタイミングで、ライト許可信号に応じたＤＭＡ転送の実行と、平滑ライト許可信号に応じたＤＭＡ転送の実行と、を切り替える、表示処理部２５が構成される。
【０１０７】
また、本実施形態によれば、ＤＭＡインターフェース部２５１およびバッファライト制御部２５２は、それぞれの転送単位における基準タイミング（垂直同期信号ＶＤの先頭のタイミング）から、最初にＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データを記憶させるまで、平滑ライト許可信号に応じたＤＭＡ転送を実行し、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データが記憶された後、バッファリード制御部２５４によって表示画像データの読み出しが完了した空きバッファ領域に記憶させる表示画像データを取得するためのＤＭＡ転送を、ライト許可信号に応じて実行する、表示処理部２５が構成される。
【０１０８】
また、本実施形態によれば、ＤＭＡインターフェース部２５１およびバッファライト制御部２５２は、垂直同期信号ＶＤの先頭のタイミングから予め定めた時間が経過したタイミング（例えば、予め定めた数の水平同期信号ＨＤの期間が経過したタイミング）から、平滑ライト許可信号に応じたＤＭＡ転送の実行を開始する、表示処理部２５が構成される。
【０１０９】
また、本実施形態によれば、ＤＭＡ平滑制御部２５６およびＤＭＡ平滑カウンタ制御部２５７は、連続して行うＤＭＡ転送の回数を計数するカウンタ、を備え、カウンタは、それぞれの転送単位ごとに、ＤＭＡ転送を実行する前に初期化（カウンタ値＝０）され、予め定めた時間間隔ごと（トリガパルス信号が入力されるごと）に計数値（カウンタ値）をカウントアップし、ＤＭＡインターフェース部２５１およびバッファライト制御部２５２がＤＭＡ転送を実行するごとにカウンタ値をカウントダウンし、ＤＭＡ平滑制御部２５６およびＤＭＡ平滑カウンタ制御部２５７は、カウンタのカウンタ値に基づいて平滑ライト許可信号を出力する、表示処理部２５が構成される。
【０１１０】
また、本実施形態によれば、転送単位は、画像（表示画像）における１フレームであり、表示画像データは、表示用の画像データであり、表示処理部２５は、ＤＭＡ転送によって取得した表示用の画像データを表示装置（表示装置４０）に出力する、表示処理部２５が構成される。
【０１１１】
また、本実施形態によれば、複数のバッファ領域（例えば、バッファ領域２５３−１〜バッファ領域２５３−１６）を備え、ＤＭＡ転送によって取得した表示画像データをＤＭＡ転送の単位でバッファ領域に記憶するＤＭＡバッファ部２５３と、表示画像データが記憶されていないバッファ領域である空きバッファ領域の有無に基づいて、バッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可するライト許可信号を出力するバッファカウンタ制御部２５５と、予め定めた期間（ＤＭＡ平滑期間）内にバッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可する平滑ライト許可信号を出力するＤＭＡ平滑制御部２５６およびＤＭＡ平滑カウンタ制御部２５７と、ライト許可信号または平滑ライト許可信号とのいずれか一方のライト許可信号に応じたＤＭＡ転送を順次実行し、それぞれのＤＭＡ転送によって取得した表示画像データを空きバッファ領域に順次記憶させるＤＭＡインターフェース部２５１およびバッファライト制御部２５２と、バッファ領域に記憶されている表示画像データをバッファ領域ごとに順次読み出すバッファリード制御部２５４と、を備え、複数回のＤＭＡ転送によって順次取得した予め定めた量（１フレーム分）の表示画像データを転送単位として出力するデータ転送装置（表示処理部２５）、を備える、画像処理装置（画像処理装置２０）が構成される。
【０１１２】
また、本実施形態によれば、転送単位は、画像（表示画像）における１フレームであり、表示画像データは、表示用の画像データであり、表示処理部２５は、ＤＭＡ転送によって取得した表示用の画像データを表示装置（表示装置４０）に出力する表示処理部として備えられている、画像処理装置２０が構成される。
【０１１３】
また、本実施形態によれば、複数のバッファ領域（例えば、バッファ領域２５３−１〜バッファ領域２５３−１６）を備え、ＤＭＡ転送によって取得した表示画像データをＤＭＡ転送の単位でバッファ領域に記憶するＤＭＡバッファ部２５３と、表示画像データが記憶されていないバッファ領域である空きバッファ領域の有無に基づいて、バッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可するライト許可信号を出力するバッファカウンタ制御部２５５と、予め定めた期間（ＤＭＡ平滑期間）内にバッファ領域に記憶させる表示画像データを取得するＤＭＡ転送の実行を許可する平滑ライト許可信号を出力するＤＭＡ平滑制御部２５６およびＤＭＡ平滑カウンタ制御部２５７と、ライト許可信号または平滑ライト許可信号とのいずれか一方のライト許可信号に応じたＤＭＡ転送を順次実行し、それぞれのＤＭＡ転送によって取得した表示画像データを空きバッファ領域に順次記憶させるＤＭＡインターフェース部２５１およびバッファライト制御部２５２と、バッファ領域に記憶されている表示画像データをバッファ領域ごとに順次読み出すバッファリード制御部２５４と、を備え、複数回のＤＭＡ転送によって順次取得した予め定めた量（１フレーム分）の表示画像データを転送単位として出力するデータ転送装置（表示処理部２５）を備える画像処理装置（画像処理装置２０）、を備える、撮像装置（撮像装置１）が構成される。
【０１１４】
また、本実施形態によれば、転送単位は、画像（表示画像）における１フレームであり、表示画像データは、表示用の画像データであり、表示処理部２５は、ＤＭＡ転送によって取得した表示用の画像データを表示装置（表示装置４０）に出力する表示処理部として備えられている、撮像装置１が構成される。
【０１１５】
上記に述べたように、本発明の実施形態によれば、データ転送装置に、ＤＭＡ平滑制御部とＤＭＡ平滑カウンタ制御部とを備え、ＤＭＡ平滑期間において、必要な転送レートを確保しつつ、予め定めた間隔を空けたＤＭＡ転送によって、転送するデータを事前にＤＭＡバッファ部に記憶する。これにより、本発明の実施形態のデータ転送装置では、ＤＲＡＭバスに接続された他の機能ブロックにおけるＤＭＡ転送が、データ転送装置のＤＭＡ転送によって阻害されることがなくなる。そして、本発明の実施形態のデータ転送装置では、通常ＤＭＡ期間において、ＤＭＡバッファ部に記憶したデータを読み出して出力しつつ、ＤＭＡ転送を行ってＤＭＡバッファ部の空きとなった記憶容量に、以降に転送する新たなデータを記憶する。これにより、本発明の実施形態のデータ転送装置では、所望の転送レートでのＤＭＡ転送を確保して、必要な転送レートでデータを転送することができる。
【０１１６】
なお、本発明の実施形態では、表示処理部２５においてＤＭＡ平滑期間と通常ＤＭＡ期間とを切り替えるタイミングを、表示装置４０に出力するための表示画像データをＤＭＡ転送によってＤＲＡＭ３０から取得してＤＭＡバッファ部２５３に備えた全てのバッファ領域に記憶し終わったタイミングとした場合について説明した。しかし、ＤＭＡ平滑期間と通常ＤＭＡ期間とを切り替えるタイミングは、本発明の実施形態において示したタイミングに限定されるものではなく、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に表示画像データを記憶した後で、表示装置４０の表示有効領域４１に表示する最初のラインの有効表示画像データの出力を開始するまでのタイミングであれば、いかなるタイミングであってもよい。例えば、図４に示した動作の一例のタイミングチャートにおいては、表示有効領域識別信号が最初に“Ｈ”レベルとなって表示有効領域４１の範囲を表すタイミングや、このタイミングより前の予め定めた時間のタイミング（例えば、表示有効領域４１の範囲になる１つ前の水平同期信号ＨＤの先頭のタイミング）などで、ＤＭＡ平滑期間と通常ＤＭＡ期間とを切り替える構成にしてもよい。
【０１１７】
また、本発明の実施形態では、表示処理部２５を初期化するタイミングが、表示装置４０がそれぞれのフレームの表示画像の表示を開始する垂直同期信号ＶＤの先頭のタイミングである場合について説明した。しかし、表示処理部２５を初期化するタイミングは、本発明の実施形態において示したタイミングに限定されるものではない。例えば、垂直同期信号ＶＤの先頭のタイミングは、画像処理装置２０に備えたその他の機能ブロックも、ＤＭＡ転送を開始するタイミングであることも考えられる。このため、表示処理部２５を初期化するタイミングを、垂直同期信号ＶＤの先頭から予め定めた時間が経過したタイミングにしてもよい。ここで、予め定めた時間は、例えば、撮像装置１の全体の制御を行うＣＰＵなどの制御部や、画像処理装置２０の全体の制御を行う不図示の制御部が設定する構成であってもよい。
【０１１８】
また、本発明の実施形態では、ＤＭＡ平滑期間において空けるＤＭＡ要求の間隔が一定ある場合について説明した。つまり、ＤＭＡ平滑制御部２５６に予め設定する時間間隔が一定の時間である場合について説明した。しかし、ＤＭＡ平滑期間におけるＤＭＡ要求の間隔（時間間隔の設定）を、ＤＭＡ平滑期間中に変更する構成にしてもよい。この場合、例えば、表示有効領域４１の範囲になる前の予め定めたタイミング（例えば、１つ前の水平同期信号ＨＤの先頭のタイミング）でＤＭＡバッファ部２５３の空いている記憶容量を確認し、この確認結果に基づいてＤＭＡ平滑期間中に時間間隔の設定を変更する構成であってもよい。なお、ＤＭＡ平滑期間中に時間間隔の設定を変更する構成ではなく、例えば、１つ前の水平同期信号ＨＤの先頭のタイミングで確認したＤＭＡバッファ部２５３の空いている記憶容量に基づいて、ＤＭＡ平滑期間を終了させて通常ＤＭＡ期間に切り替える構成であってもよい。この場合、ＤＭＡバッファ部２５３に備えた全てのバッファ領域に事前に表示画像データを記憶させておくための続きのＤＭＡ要求を、ライト許可信号に基づいて出力することになる。
【０１１９】
また、本発明の実施形態では、データ転送装置が、撮像装置に備えた表示装置に表示させる有効表示画像データを出力する表示処理部である場合について説明した。しかし、本発明のデータ転送装置の考え方に基づいた構成および動作を同様に適用することができるデータ転送装置は、本発明の実施形態において示した表示処理部の他にも様々な機能を実現するデータ転送装置が考えられる。例えば、本発明の実施形態において示した表示処理部と同様に、撮像装置に搭載される画像処理装置に備えられる機能ブロックでは、撮像装置に備えたイメージセンサが１フレーム分の画素信号を左右に２つの領域に分割して出力する構成である場合に、このイメージセンサから出力される画素信号のタイミングに合わせて補正処理を行う撮像処理部が考えられる。このような撮像処理部では、左側の領域の画素信号に対して補正処理を行った画像データをＤＲＡＭに記憶させた後、右側の領域の画素信号に対して補正処理を行う際に、左側の領域に対応した画像データをＤＲＡＭからＤＭＡ転送によって取得しながら、イメージセンサが右側の領域の画素信号を出力するタイミングに合わせて補正処理を行う。例えば、動画用カメラなどの撮像装置に搭載される画像処理装置に備えられる機能ブロックでは、表示装置に表示画像を表示させるタイミングに合わせて画像処理を行う画像処理部や、表示装置に表示画像を表示させるタイミングに合わせて記録処理を行った動画像データを記録媒体に記録させる記録処理部が考えられる。このように、本発明のデータ転送装置の考え方に基づいた構成および動作を同様に適用することができるデータ転送装置は、本発明の実施形態において示した表示処理部に限定されるものではない。なお、本発明のデータ転送装置の考え方に基づいた構成および動作を同様に適用することができるデータ転送装置は、本発明の実施形態において示した撮像装置や、撮像装置に搭載される画像処理装置に備えるデータ転送装置に限定されるものでもない。すなわち、予め定められたタイミングの制約に従って、ＤＭＡ転送を行ったデータを入出力（転送）するデータ転送装置であれば、いかなる構成のデータ転送装置であっても、本発明の考え方に基づいた構成および動作を同様に適用することができ、本発明と同様の効果を得ることができる。
【０１２０】
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更ができる。
また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
【産業上の利用可能性】
【０１２１】
上記各実施形態によれば、所望の転送レートでのＤＭＡ転送を確保した上で、他のＤＭＡ転送の阻害を回避することができる。
【符号の説明】
【０１２２】
１  撮像装置
１０  イメージセンサ（撮像装置）
２０  画像処理装置（撮像装置，画像処理装置）
２１  ＤＲＡＭバス
２２  ＤＲＡＭバス調停部
２３  前処理部（データ転送装置）
２４  画像処理部（データ転送装置）
２５  表示処理部（データ転送装置）
２５１  ＤＭＡインターフェース部（データ転送装置，バッファライト制御部）
２５２  バッファライト制御部（データ転送装置，バッファライト制御部）
２５３  ＤＭＡバッファ部（データ転送装置，ＤＭＡバッファ部）
２５３−１，２５３−２，２５３−３，２５３−１６  バッファ領域（データ転送装置，ＤＭＡバッファ部，記憶領域，空き記憶領域）
２５４  バッファリード制御部（データ転送装置，バッファリード制御部）
２５５  バッファカウンタ制御部（データ転送装置，バッファ制御部，カウンタ）
２５６  ＤＭＡ平滑制御部（データ転送装置，平滑バッファ制御部）
２５７  ＤＭＡ平滑カウンタ制御部（データ転送装置，平滑バッファ制御部）
２６  記録処理部（データ転送装置）
３０  ＤＲＡＭ（撮像装置）
４０  表示装置（撮像装置）
【図１】
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【図２】
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【図３】
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【図４】
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