(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する並列デバイス部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記並列デバイス部との間に位置する境界部と、
を備え、
前記境界部は、前記スーパージャンクション型ＭＯＳＦＥＴ部から前記並列デバイス部に向かう前記半導体基板の外側方向の異なる位置において、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する複数の第３カラムと、
前記複数の第３カラムの各々の間に、第２導電型の不純物を有する第４カラムと
を有し、
前記複数の第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、前記外側方向に進むにつれて徐々に浅くなり、
前記第４カラムの第２導電型の不純物濃度は、前記ドリフト領域における前記第２導電型の不純物濃度以上であり、
前記複数の第３カラムにおける第１導電型の不純物濃度は、前記ドリフト領域における前記第２導電型の不純物濃度以上であり、
前記第４カラムの深さは、前記外側方向の逆方向において隣接する前記複数の第３カラムの一つの深さよりも小さく、
前記複数の第３カラムは、前記複数の第３カラムの底部において前記外側方向に突出する突出領域を有する半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する並列デバイス部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記並列デバイス部との間に位置する境界部と、
を備え、
前記境界部は、前記スーパージャンクション型ＭＯＳＦＥＴ部から前記並列デバイス部に向かう前記半導体基板の外側方向の異なる位置において、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する複数の第３カラムと、
前記複数の第３カラムの各々の間に、第２導電型の不純物を有する第４カラムと
を有し、
前記複数の第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、前記外側方向に進むにつれて徐々に浅くなり、
前記第４カラムの深さは、前記外側方向の逆方向において隣接する前記複数の第３カラムの一つの深さよりも小さく、
前記複数の第３カラムは、前記複数の第３カラムの底部において前記外側方向に突出する突出領域を有する半導体装置。
【請求項３】
前記突出領域は、前記外側方向において隣接する前記第４カラムと接しない
請求項１または２に記載の半導体装置。
【請求項４】
前記第４カラムの深さは、前記外側方向において隣接する前記複数の第３カラムの一つの深さに等しい
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する並列デバイス部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記並列デバイス部との間に位置する境界部と、
を備え、
前記境界部は、前記スーパージャンクション型ＭＯＳＦＥＴ部から前記並列デバイス部に向かう前記半導体基板の外側方向の異なる位置において、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する複数の第３カラムと、
前記複数の第３カラムの各々の間に、第２導電型の不純物を有する第４カラムと
を有し、
前記複数の第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、前記外側方向に進むにつれて徐々に浅くなり、
前記第４カラムの第２導電型の不純物濃度は、前記ドリフト領域における前記第２導電型の不純物濃度以上であり、
前記複数の第３カラムにおける第１導電型の不純物濃度は、前記ドリフト領域における前記第２導電型の不純物濃度以上であり、
前記境界部は、前記外側方向の端部において、同じ深さの前記複数の第３カラムの一つおよび前記第４カラムを前記外側方向に連続して二組有する半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する並列デバイス部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記並列デバイス部との間に位置する境界部と、
を備え、
前記境界部は、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する第３カラムを少なくとも一つ有し、
前記第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、
前記スーパージャンクション型ＭＯＳＦＥＴ部は、前記他の主面側に、第２導電型の不純物を有する第１のバッファ領域をさらに備え、
前記第１のバッファ領域の前記境界部側の端部は、前記スーパージャンクション型ＭＯＳＦＥＴ部における前記境界部に最も近い前記第１カラムおよび前記第２カラムから離れて位置する半導体装置。
【請求項７】
前記境界部は、前記第１のバッファ領域より前記他の主面側に位置し、第２導電型の不純物を有する第２のバッファ領域をさらに備え、
前記一の主面側から前記他の主面側に向かう方向における前記第１のバッファ領域の厚さは、前記一の主面側から前記他の主面側に向かう方向における前記第２のバッファ領域の厚さより厚い
請求項６に記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する並列デバイス部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記並列デバイス部との間に位置する境界部と、
を備え、
前記境界部は、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する第３カラムを少なくとも一つ有し、
前記第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、  前記スーパージャンクション型ＭＯＳＦＥＴ部は、
前記第１カラムと前記第２カラムとの繰り返し構造上に位置し、第１導電型の不純物を有するベース領域と、
前記ベース領域の最表面の一部を含み、第２導電型の不純物を有するソース領域と、
前記ソース領域に電気的に接続し、前記ベース領域上に設けられたソース電極と、
前記ベース領域の前記最表面であって前記ソース領域とは異なる領域に設けられ、前記ベース領域上に設けられた前記ソース電極と電気的に接続し、前記ソース領域よりも低い第２導電型の不純物濃度を有する表面領域と、
前記表面領域の一部から下に向かって、前記第２カラムと前記第２カラムに隣接する前記第１カラムとの境界に到達するまで延伸する第１分離トレンチと
をさらに備える、
半導体装置。
【請求項９】
前記境界部は、
前記スーパージャンクション型ＭＯＳＦＥＴ部から延伸して設けられた前記ベース領域と、
前記スーパージャンクション型ＭＯＳＦＥＴ部から延伸して設けられた前記表面領域と、
前記表面領域の一部から下に向かって、前記第３カラム、第４カラムならびに互いに隣接する前記第３カラムと前記第４カラムとの境界のうちいずれかに到達するまで延伸して設けられた第２分離トレンチと
を備える
請求項８に記載の半導体装置。
【請求項１０】
前記並列デバイス部は、還流ダイオード部およびＩＧＢＴ部のいずれか一方である
請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられ、第１導電型の不純物を有する第１カラムと第２導電型の不純物を有する第２カラムとの繰り返し構造を有するスーパージャンクション型ＭＯＳＦＥＴ部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられ、第２導電型の不純物を含むドリフト領域を有する還流ダイオード部と、
前記半導体基板において前記スーパージャンクション型ＭＯＳＦＥＴ部と前記還流ダイオード部との間に位置する境界部と、
前記スーパージャンクション型ＭＯＳＦＥＴ部から前記還流ダイオード部に向かう外側方向において前記還流ダイオード部に隣接するＩＧＢＴ部と、
前記外側方向において前記ＩＧＢＴ部に隣接する耐圧構造部と
を備え、
前記境界部は、前記一の主面側から前記他の主面側に延伸し、かつ、第１導電型の不純物を有する第３カラムを少なくとも一つ有し、
前記第３カラムの深さは、前記第１カラムおよび前記第２カラムよりも浅く、
前記スーパージャンクション型ＭＯＳＦＥＴ部、前記境界部、前記還流ダイオード部および前記ＩＧＢＴ部は一つの前記半導体基板に設けられる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【０００２】
従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）チップと、内部寄生ダイオードを有するＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）チップとを電気的に接続して、ＩＧＢＴ、ＭＯＳＦＥＴおよびダイオードを並列に接続していた（例えば、特許文献１参照）。また、ＩＧＢＴおよびＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）を有するＲＣ‐ＩＧＢＴが知られている（例えば、特許文献２参照）。さらに、ＩＧＢＴ領域とＦＷＤ領域との間に、境界領域を設けることが知られている（例えば、特許文献３参照）。また、ＩＧＢＴ領域とＦＷＤ領域との間に、絶縁体を有するトレンチを設けることが知られている（例えば、特許文献４参照）。さらに、素子領域と終端部との間において、素子領域から終端部につれて深さが段階的に浅くなるｐ型およびｎ型ピラー領域を設けることが知られている（例えば、特許文献５参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開平０４−３５４１５６号公報
［特許文献２］  特開２０１２−１４２５３７号公報
［特許文献３］  特開２０１４−０５６９４２号公報
［特許文献４］  特開２００２−３１４０８２号公報
［特許文献５］  特開２００７−３３５８４４号公報
【０００３】
１つの半導体チップ内において、ＭＯＳＦＥＴ領域、ＦＷＤ領域およびＩＧＢＴ領域を電気的に並列接続して設けることが要求されている。ＭＯＳＦＥＴ領域がスーパージャンクション（以下、ＳＪと略記する。）型ＭＯＳＦＥＴである場合、非ＳＪ型ＭＯＳＦＥＴよりも高耐圧となる。ただし、ＳＪ型ＭＯＳＥＦＴのＳＪカラムと、ＳＪ型ＭＯＳＦＥＴに隣接するＦＷＤ領域またはＩＧＢＴ領域のドリフト領域との不純物濃度差により、ＳＪカラムとドリフト領域との間に電界が集中してアバランシェ電流が発生する。それゆえ、ＭＯＳＦＥＴ領域、ＦＷＤ領域およびＩＧＢＴ領域を１つの半導体チップに設ける場合、高耐圧な半導体装置を得ることができなかった。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、ＳＪカラムとドリフト領域との間の電界集中を緩和することにより、１つの半導体チップ内において、ＭＯＳＦＥＴ領域、ＦＷＤ領域およびＩＧＢＴ領域を電気的に並列接続するための最適な構造を提供する。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、半導体基板と、スーパージャンクション型ＭＯＳＦＥＴ部と、並列デバイス部と、境界部とを備える。スーパージャンクション型ＭＯＳＦＥＴ部は、第１カラムと第２カラムとの繰り返し構造を有してよい。第１カラムと第２カラムとは、半導体基板の一の主面側から他の主面側にそれぞれ延伸して設けられてよい。第１カラムは、第１導電型の不純物を有してよい。第２カラムは、第２導電型の不純物を有してよい。並列デバイス部は、第２導電型の不純物を含むドリフト領域を有してよい。並列デバイス部は、半導体基板においてスーパージャンクション型ＭＯＳＦＥＴ部から離間して設けられてよい。境界部は、半導体基板においてスーパージャンクション型ＭＯＳＦＥＴ部と並列デバイス部との間に位置してよい。境界部は、第３カラムを少なくとも一つ有してよい。第３カラムは、一の主面側から他の主面側に延伸してよい。第３カラムは、第１導電型の不純物を有してよい。第３カラムの深さは、第１カラムおよび第２カラムよりも浅くてよい。
【０００６】
スーパージャンクション型ＭＯＳＦＥＴ部から並列デバイス部に向かう半導体基板の外側方向の異なる位置において、境界部は複数の第３カラムを有してよい。複数の第３カラムの深さは、外側方向に進むにつれて徐々に浅くなってよい。
【０００７】
複数の第３カラムの各々の間に、第４カラムをさらに有してよい。第４カラムは、第２導電型の不純物を有してよい。第４カラムの第２導電型の不純物濃度は、ドリフト領域における第２導電型の不純物濃度以上であってよい。複数の第３カラムにおける第１導電型の不純物濃度は、ドリフト領域における第２導電型の不純物濃度以上であってよい。
【０００８】
第４カラムの深さは、外側方向の逆方向において隣接する第３カラムの深さよりも小さくてよい。第３カラムは、突出領域を有してよい。突出領域は、第３カラムの底部において外側方向に突出してよい。
【０００９】
突出領域は、外側方向において隣接する第４カラムと接しなくてよい。
【００１０】
第４カラムの深さは、外側方向において隣接する第３カラムの深さに等しくてよい。
【００１１】
境界部は、外側方向の端部において、同じ深さの第３カラムおよび第４カラムを外側方向に連続して二組有してよい。
【００１２】
スーパージャンクション型ＭＯＳＦＥＴ部は、他の主面側に、バッファ領域をさらに備えてよい。バッファ領域は、第２導電型の不純物を有してよい。バッファ領域の境界部側の端部は、スーパージャンクション型ＭＯＳＦＥＴ部における境界部に最も近い第１カラムおよび第２カラムから離れて位置してよい。
【００１３】
スーパージャンクション型ＭＯＳＦＥＴ部は、ベース領域と、ソース領域と、表面領域と、第１分離トレンチとをさらに備えてよい。ベース領域は、第１カラムと第２カラムとの繰り返し構造上に位置してよい。ベース領域は、第１導電型の不純物を有してよい。ソース領域は、ベース領域の最表面の一部を含んでよい。ソース領域は、第２導電型の不純物を有してよい。ソース電極は、ソース領域に電気的に接続してよい。ソース電極は、ベース領域上に設けられてよい。表面領域は、ベース領域の最表面であってソース領域とは異なる領域に設けられてよい。表面領域は、ベース領域上に設けられたソース電極と電気的に接続してよい。表面領域は、ソース領域よりも低い第２導電型の不純物濃度を有してよい。第１分離トレンチは、表面領域の一部から下に向かって延伸してよい。第１分離トレンチは、第２カラムと第２カラムに隣接する第１カラムとの境界に到達するまで延伸してよい。
【００１４】
境界部は、ベース領域と、表面領域と、第２分離トレンチとを備えてよい。ベース領域は、スーパージャンクション型ＭＯＳＦＥＴ部から延伸して設けられてよい。表面領域は、スーパージャンクション型ＭＯＳＦＥＴ部から延伸して設けられてよい。第２分離トレンチは、表面領域の一部から下に向かって延伸して設けられてよい。第２分離トレンチは、第３カラム、第４カラムならびに互いに隣接する第３カラムと４カラムとの境界のうちいずれかに到達するまで延伸して設けられてよい。
【００１５】
並列デバイス部は、還流ダイオード部およびＩＧＢＴ部のいずれか一方であってよい。
【００１６】
並列デバイス部は、還流ダイオード部であてよい。半導体装置は、ＩＧＢＴ部と、耐圧構造部とをさらに備えてよい。ＩＧＢＴ部は、スーパージャンクション型ＭＯＳＦＥＴ部から還流ダイオード部に向かう外側方向において還流ダイオード部に隣接してよい。耐圧構造部は、外側方向においてＩＧＢＴ部に隣接してよい。スーパージャンクション型ＭＯＳＦＥＴ部、境界部、還流ダイオード部およびＩＧＢＴ部は一つの半導体基板に設けられてよい。
【００１７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１８】
【図１】インバータ装置４００の例を示す図である。
【図２】第１実施形態における半導体基板１０の上面を示す概略図である。
【図３】第１実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図４Ａ】ドレイン領域２９を形成する段階を示す図である。
【図４Ｂ】ドレイン領域２９とバッファ領域２８を形成する段階を示す図である。
【図４Ｃ】ドリフト領域１１０の第１段目のｎ型およびｐ型不純物領域を形成する段階を示す図である。
【図４Ｄ】ドリフト領域１１０の第３段目のｎ型およびｐ型不純物領域を形成する段階を示す図である。
【図４Ｅ】ドリフト領域１１０の第５段目のｎ型およびｐ型不純物領域、ならびに、最上段のドリフト領域１１０の全面にｐ型不純物領域を形成する段階を示す図である。
【図４Ｆ】熱拡散により、ベース領域２２、繰り返し構造３０および繰り返し構造６０を形成する段階を示す図である。
【図４Ｇ】ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０およびＦＷＤ部１００の完成状態を示す図である。
【図５】（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とを示す図である。
【図６】（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とにおける、電位分布を示す図である。
【図７】（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とにおける、電界分布を示す図である。
【図８】（ａ）境界部５０が有る場合における電界分布と、（ｂ）Ｂ１‐Ｂ２における電界強度とを示す図である。
【図９】第２実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図１０】第３実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図１１】第４実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図１２】第５実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図１３】第６実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【図１４】第７実施形態におけるＡ１‐Ａ２の断面を示す概略図である。
【発明を実施するための形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１は、インバータ装置４００の例を示す図である。本例のインバータ装置４００は、直流電源Ｖｃｃと、６つの回路ブロックＣｘｙ（ｘおよびｙは、それぞれ１から３の自然数）と、負荷ａ〜ｃとを有する。回路ブロックＣ１１およびＣ２１は直列に接続されて第１アームを構成する。同様に、回路ブロックＣ１２およびＣ２２は直列に接続されて第２アームを構成し、回路ブロックＣ１３およびＣ２３は直列に接続されて第３アームを構成する。第１アーム、第２アームおよび第３アームは互いに並列に接続する。回路ブロックＣ１１、Ｃ１２およびＣ１３のドレイン端子（Ｄ）およびコレクタ端子（Ｃ）は、Ｖｃｃの正電位に接続する。回路ブロックＣ２１、Ｃ２２およびＣ２３のソース端子（Ｓ）およびエミッタ端子（Ｅ）は、Ｖｃｃの負電位に接続する。
【００２１】
本例において、１つの半導体基板１０には１つの回路ブロックＣｘｙが設けられる。各々の回路ブロックＣｘｙは、それぞれ並列に接続されたＩＧＢＴ部２００と、ＳＪ型ＭＯＳＦＥＴ部２０と、ＦＷＤ部１００とを備える。ＳＪ型ＭＯＳＦＥＴ部２０とＩＧＢＴ部２００とのゲート（Ｇ）は、互いに電気的に接続する。１つの回路ブロックＣｘｙのゲート（Ｇ）には、外部からゲート信号Ｓｇｘｙが入力される。これにより、ゲート（Ｇ）はオンまたはオフされる。つまり、各々の回路ブロックＣｘｙはオンまたはオフされる。
【００２２】
説明のために、一のアームにおいてＶｃｃの正電位側のＣｘｙがオンし、かつ、Ｖｃｃの負電位側のＣｘｙがオフする場合、当該一のアームがＨ（Ｈｉｇｈの省略）であると記載する。これに対して、一のアームにおいてＶｃｃの正電位側のＣｘｙがオフし、かつ、Ｖｃｃの負電位側のＣｘｙがオンする場合、当該一のアームがＬ（Ｌｏｗの省略）であると記載する。本例では、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｌ，Ｌ）、（Ｈ，Ｈ，Ｌ）、（Ｌ，Ｈ，Ｌ）、（Ｌ，Ｈ，Ｈ）、（Ｌ，Ｌ，Ｈ）および（Ｈ，Ｌ，Ｈ）の順に変化し、さらに次いで（Ｈ，Ｌ，Ｌ）に戻る。このように、各回路ブロックＣｘｙを適切にオンまたはオフすることにより、直流電源Ｖｃｃを用いて三相交流の電流を負荷ａ〜ｃに流すことができる。
【００２３】
例えば、あるタイミングにおいて、Ｓｇ１１により回路ブロックＣ１１をオンし、Ｓｇ２２により回路ブロックＣ２２をオンし、かつ、Ｓｇ２３により回路ブロックＣ２３をオンする。このとき、回路ブロックＣ２１、Ｃ１２およびＣ１３はオフにする。これにより、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｌ，Ｌ）を実現する。
【００２４】
また例えば、他のタイミングにおいて、Ｓｇ１１により回路ブロックＣ１１をオンし、Ｓｇ１２により回路ブロックＣ１２をオンし、かつ、Ｓｇ２３により回路ブロックＣ２３をオンする。このとき、回路ブロックＣ２１、Ｃ２２およびＣ１３はオフにする。これにより、（第１アーム，第２アーム，第３アーム）は、（Ｈ，Ｈ，Ｌ）を実現する。
【００２５】
図２は、第１実施形態における半導体基板１０の上面を示す概略図である。本例の半導体基板１０は、Ｘ‐Ｙ平面に平行な一の主面を有する。本例の半導体装置３００は、半導体基板に形成される。本例において、半導体装置３００は、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０、ＦＷＤ部１００、ＩＧＢＴ部２００および耐圧構造部２５０を有する。
【００２６】
本例のＳＪ型ＭＯＳＦＥＴ部２０は、半導体基板１０の中央部に設けられる。境界部５０は、ＳＪ型ＭＯＳＦＥＴ部２０と並列デバイス部との間の電界集中を緩和する機能を有する。また、ＳＪ型ＭＯＳＦＥＴ部２０の±Ｙ方向に隣接して境界部５０が設けられる。
【００２７】
境界部５０に隣接して並列デバイス部が設けられる。それゆえ、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０および並列デバイス部の順に配置される。並列デバイス部は、ＦＷＤ部１００およびＩＧＢＴ部２００のいずれか一方であってよい。本例において、並列デバイス部は、ＦＷＤ部１００である。本例では、ＳＪ型ＭＯＳＦＥＴ部２０からＦＷＤ部１００に向かう方向を外側方向１６とする。外側方向１６と反対の方向を内側方向１８とする。
【００２８】
並列デバイス部の外側方向１６に隣接して、さらに他の並列デバイス部が設けられる。他の並列デバイス部は、隣接する並列デバイス部とは異なる素子であってよい。他の並列デバイス部は、ＦＷＤ部１００およびＩＧＢＴ部２００のいずれか他方であってよい。本例において、他の並列デバイス部は、ＩＧＢＴ部２００である。
【００２９】
なお、他の例においては、並列デバイス部がＩＧＢＴ部２００であり、他の並列デバイス部がＦＷＤ部１００であってよい。つまり、中央部から外側方向１６に向かって、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０、ＩＧＢＴ部２００およびＦＷＤ部１００の順に各素子が設けられてもよい。
【００３０】
ＦＷＤ部１００およびＩＧＢＴ部２００は、ＳＪ型ＭＯＳＦＥＴ部２０と比べて動作時に発熱しやすい。適切な放熱がなされない場合、熱暴走により素子が破壊される恐れがある。本例では、ＳＪ型ＭＯＳＦＥＴ部２０よりも外側方向１６に、ＦＷＤ部１００およびＩＧＢＴ部２００を設ける。これにより、ＳＪ型ＭＯＳＦＥＴ部２０がＦＷＤ部１００およびＩＧＢＴ部２００よりも外側方向１６位置する場合と比較して、より効率的にＦＷＤ部１００およびＩＧＢＴ部２００の熱をチップの外側方向１６へ放出することができる。
【００３１】
本例では、ＩＧＢＴ部２００の外側方向１６に隣接して耐圧構造部２５０が設けられる。耐圧構造部２５０は、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０、ＦＷＤ部１００およびＩＧＢＴ部２００を含む素子領域の±Ｘ方向の端部にも隣接してよい。つまり、耐圧構造部２５０は、素子領域を囲むように設けられてよい。耐圧構造部２５０は、それが無い場合と比較して、半導体基板１０の耐圧を向上させる機能を有する。耐圧構造部２５０は、高電圧印加時に空乏層を拡張させて電界集中を緩和する機能を有する。具体的には、耐圧構造部２５０は、素子領域を囲むように設けられたガードリング、および、フィールドプレートの一以上を有してよい。
【００３２】
図３は、第１実施形態におけるＡ１‐Ａ２の断面を示す概略図である。図３に示すように、半導体装置３００は、ＳＪ型ＭＯＳＦＥＴ部２０と、ＦＷＤ部１００と、境界部５０とを備える。並列デバイス部は、半導体基板１０においてＳＪ型ＭＯＳＦＥＴ部２０から離間して設けられ、ｎ型の不純物を含むドリフト領域１１０を有する。
【００３３】
本例の半導体基板１０は、一の主面１２と他の主面１４とを有する。半導体基板１０において、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０およびＦＷＤ部１００は、ソース電極４３、ｐ型のベース領域２２およびドレイン電極４４を共有してよい。ソース電極４３は、回路ブロックＣｘｙのソース端子（Ｓ）に電気的に接続してよい。ドレイン電極４４は、回路ブロックＣｘｙのドレイン端子（Ｄ）に電気的に接続してよい。
【００３４】
本明細書において、「上」および「上方」とは、＋Ｚ方向の位置を意味する。これに対して、「下」、「下方」および「底」とは、−Ｚ方向の位置を意味する。本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。なお、Ｚ方向は、必ずしも地面に垂直な方向を意味しない。本例の＋Ｚ方向は、ドレイン電極４４からソース電極４３に向かう方向である。また、本例のＸ‐Ｙ平面は、一の主面１２および他の主面１４に平行な方向である。
【００３５】
また、本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。本明細書においては、第１導電型をｐ型とし、第２導電型をｎ型とする。ただし、他の例においては、第１導電型をｎ型とし、第２導電型をｐ型としてもよい。
【００３６】
（ＳＪ型ＭＯＳＦＥＴ部２０）本例のＳＪ型ＭＯＳＦＥＴ部２０は、下から順に、ドレイン領域２９、バッファ領域２８、繰り返し構造３０およびベース領域２２を有する。
【００３７】
ドレイン領域２９は、第２導電型であるｎ＋型の不純物を有する。ドレイン領域２９は、１Ｅ＋１７［ｃｍ−３］以上１Ｅ＋２１［ｃｍ−３］以下のｎ型の不純物濃度を有してよい。バッファ領域２８は、第２導電型であるｎ型の不純物を有する。バッファ領域２８は、１Ｅ＋１４［ｃｍ−３］以上１Ｅ＋１５［ｃｍ−３］以下のｎ型の不純物濃度を有してよい。なお、本明細書において、Ｅは１０のべき乗を意味し、例えばＥ＋１６は１０１６を意味し、Ｅ−１６は１０−１６を意味する。
【００３８】
ベース領域２２は、第１導電型であるｐ−型の不純物を有する。ベース領域２２は、繰り返し構造３０上に位置する。ベース領域２２は、Ｅ＋１６［ｃｍ−３］以上Ｅ＋２０［ｃｍ−３］以下、より好ましくはＥ＋１６［ｃｍ−３］以上Ｅ＋１８［ｃｍ−３］以下のｐ型の不純物濃度を有してよい。ゲート電極４２に所定の正電位が印加された場合に、ゲート絶縁膜４１近傍のベース領域２２にはチャネル領域が形成される。
【００３９】
繰り返し構造３０は、第１導電型の不純物を有する第１カラムとしてのｐ型カラム３２と、第２導電型の不純物を有する第２カラムとしてのｎ型カラム３４との繰り返し構造を有する。ｐ型カラム３２とｎ型カラム３４とは外側方向１６において隣接して交互に設けられる。ｐ型カラム３２およびｎ型カラム３４は、一の主面１２側から他の主面１４側にそれぞれ延伸して設けられる。ｐ型カラム３２は、１Ｅ＋１４［ｃｍ−３］以上１Ｅ＋１７［ｃｍ−３］以下のｐ型の不純物濃度を有してよい。ｎ型カラム３４は、１Ｅ＋１４［ｃｍ−３］以上１Ｅ＋１７［ｃｍ−３］以下のｎ型の不純物濃度を有してよい。
【００４０】
ＳＪ型ＭＯＳＦＥＴ部２０は、ゲートトレンチ４０を有する。ゲートトレンチ４０は、底部がｎ型カラム３４に達する。ゲートトレンチ４０は、ゲート絶縁膜４１とゲート電極４２とを有する。ゲート絶縁膜４１は、ゲートトレンチ４０の側壁および底部に接して形成された絶縁物の薄膜である。ゲート電極４２は、ゲート絶縁膜４１に接して形成される。本例のゲート電極４２は、ポリシリコン等の導電性材料で形成される。ゲート電極４２は、層間絶縁膜４６によりソース電極４３とは電気的に分離され、回路ブロックＣｘｙのゲート端子（Ｇ）に電気的に接続してよい。
【００４１】
ソース領域２４は、第２導電型であるｎ＋型の不純物を有する。ソース領域２４は、ベース領域２２の最表面の一部を含む。当該最表面は、一の主面１２である。本例のソース領域２４は、ゲートトレンチ４０を挟んで設けられる。ソース領域２４のＹ方向長さは、約５［μｍ］であってよい。ソース領域２４は、ベース領域２２上に設けられたソース電極４３に電気的に接続する。
【００４２】
ソース電極４３とドレイン電極４４との間に所定の電位差が印加され、かつ、ゲート電極４２に所定の正電位が印加された場合に、ＳＪ型ＭＯＳＦＥＴ部２０には電流Ｉｃが流れる。この場合に、ドレイン電極４４から、ドレイン領域２９、バッファ領域２８、ｎ型カラム３４、ベース領域２２中のチャネル領域およびソース領域２４を順に経て、ソース電極４３に電流Ｉｃが流れる。電流Ｉｃが流れる状態をオン状態と称する。
【００４３】
（境界部５０）境界部５０は、ＳＪ型ＭＯＳＦＥＴ部２０とＦＷＤ部１００との間に位置する。境界部５０は、ＳＪ型ＭＯＳＦＥＴ部２０から延伸して設けられたベース領域２２を有する。境界部５０は、ベース領域２２の下において、第１導電型の不純物を有する第３カラムとしてのｐ型カラム６２を少なくとも一つ有する。本例の境界部５０は複数のｐ型カラム６２を有する。本例の境界部５０は、５つのｐ型カラム６２を有するが、ｐ型カラム６２の数は５つに限定されないとしてよい。
【００４４】
ｐ型カラム６２は、一の主面１２側から他の主面１４側に延伸する。ＳＪ型ＭＯＳＦＥＴ部２０に最も近いｐ型カラム６２は、ＳＪ型ＭＯＳＦＥＴ部２０のｐ型カラム３２およびｎ型カラム３４と同じ深さを有してよい。ただし、他のｐ型カラム６２の深さは、ＳＪ型ＭＯＳＦＥＴ部２０のｐ型カラム３２およびｎ型カラム３４よりも浅い。本例において、複数のｐ型カラム６２の深さは、外側方向１６に進むにつれて徐々に浅くする。
【００４５】
なお、本例において深さとは、ベース領域２２の下端を始点として、当該始点から下へ向かう層、膜、領域またはカラムの終点までの長さを意味する。深さが浅いとは、当該始点から下方の終点まで長さが短いことを意味する。深さが浅いことの他の表現として、複数のカラムを比較する場合に、カラムにおける他の主面１４側の端部（すなわち、底部）がより一の主面１２側にある方を、深さが浅いとしてもよい。
【００４６】
ｎ型カラム６４のｎ型の不純物濃度は、ドリフト領域１１０におけるｎ型の不純物濃度以上であってよい。また、複数のｐ型カラム６２におけるｐ型の不純物濃度は、ドリフト領域１１０におけるｎ型の不純物濃度以上であってよい。ｐ型カラム６２は、１Ｅ＋１５［ｃｍ−３］以上１Ｅ＋１７［ｃｍ−３］以下のｐ型の不純物濃度を有してよい。ｎ型カラム６４は、１Ｅ＋１５［ｃｍ−３］以上１Ｅ＋１７［ｃｍ−３］以下のｎ型の不純物濃度を有してよい。ドリフト領域１１０は、１Ｅ＋１３［ｃｍ−３］以上１Ｅ＋１５［ｃｍ−３］以下のｎ型の不純物濃度を有してよい。
【００４７】
境界部５０が無い場合において、ＳＪ型ＭＯＳＦＥＴ部２０がオン状態であると、ベース領域２２から下方に空乏層が拡がる。加えて、この場合、ＦＷＤ部１００からＳＪ型ＭＯＳＦＥＴ部２０に向けて空乏層が下方向に拡がる。ＦＷＤ部１００のドリフト領域１１０の不純物濃度は、ＳＪ型ＭＯＳＦＥＴ部２０の繰り返し構造３０における不純物濃度よりも低い。それゆえ、ドリフト領域１１０は、繰り返し構造３０よりも空乏層が拡がり易い。この結果、最も外側方向１６に位置するｐ型カラム３２の底部付近のみに電界が集中して、アバランシェ電流が発生し、耐圧が下がりやすくなるため、ＳＪ型ＭＯＳＦＥＴ部２０とＦＷＤ部１００を１チップ内に並列に配置することが難しくなる。
【００４８】
これに対して、本例の境界部５０は、外側方向１６において徐々に浅くなるｐ型カラム６２を有する。これにより、徐々に浅くなるｐ型カラム６２底部で電界をそれぞれ分担することができるため、ＦＷＤ部１００から拡がる空乏層を、内側方向１８および下方に徐々に拡げることが可能となり、耐圧を向上することができる。そのため最も外側方向１６に位置するｐ型カラム３２の底部付近のみに電界が集中することを防ぐことができるので耐圧低下は無くなる。ＦＷＤ部１００は並列デバイス部の一例であるに過ぎず、ＦＷＤ部１００の位置にＩＧＢＴ部２００が設けられる場合も、同様の効果を得ることができる。
【００４９】
境界部５０は、複数のｐ型カラム６２の各々の間に、第２導電型の不純物を有する第４カラムとしてのｎ型カラム６４をさらに有する。本例のｎ型カラム６４の深さは、外側方向１６において隣接するｐ型カラム６２の深さに等しい。なお、本例において深さが等しいとは、厳密に深さが一致することを意味しない。深さが等しいとは、±５［ｎｍ］程度のずれがあってもよい。
【００５０】
ｎ型カラム６４の深さ６５は、外側方向１６の逆方向において隣接するｐ型カラムの深さ６３よりも小さい。それゆえ、ｎ型カラム６４の外側方向１６に隣接するｐ型カラム６２の底部の不純物は、ｎ型カラム６４の拡散が無いため、外側方向１６に拡散しやすい。これにより、ｐ型カラム６２は、底部において外側方向１６に突出する突出領域６６を有する。なお、突出領域６６は、外側方向１６において隣接するｎ型カラム６４と接しない。
【００５１】
一方、ｐ型カラム６２とｎ型カラム６４の深さが同じになる場合、突出領域６６が無くなる。そのためＦＷＤ部１００からの空乏層は、ｎ型カラム６４の底部で拡がりが抑制されるので、空乏層の拡がりが鈍くなり、耐圧が低下する。各ｐ型カラム６２が突出領域６６を有することにより、境界部５０において隣接するｐ型カラム６２の底部同士の距離が近くなる。それゆえ、繰り返し構造６０の底部において、空乏層が拡がり易くなる。したがって本例では、ｐ型カラム６２が外側方向１６に隣接するｎ型カラム６４と同じ深さである場合と比較して、突出領域６６を形成することにより、耐圧を向上させることができる。
【００５２】
ｎ型のフィールドストップ層（以下、ＦＳ層５６）とｎ＋型のｎ型層５８とは、境界部５０および並列デバイス部において共通に設けられる。ＦＳ層５６は、並列デバイス部のドリフト領域１１０において下方に伸びる空乏層がｎ型層５８に達するのを防ぐ機能を有する。なお、ＦＷＤ部１００においては、ｐ−型のベース領域２２とドリフト領域１１０とによりｐｎ接合ダイオードが形成されている。
【００５３】
図４Ａは、ドレイン領域２９を形成する段階を示す図である。まず、支持基板９０上にエピタキシャル層９１を１段形成する。支持基板９０はＦＺ基板またはエピタキシャル基板であってよい。また、支持基板９０の不純物濃度は任意の値としてよい。エピタキシャル層９１は、ドリフト領域１１０と同じ不純物濃度を有するｎ型のエピタキシャル層であってよい。その後、領域９２にドレイン領域２９を形成するｎ型の不純物を注入する。領域９２は、ＳＪ型ＭＯＳＦＥＴ部２０よりも外側方向１６に配置された境界部５０内にも配置される。
【００５４】
図４Ｂは、ドレイン領域２９とバッファ領域２８を形成する段階を示す図である。エピタキシャル層９１の上にエピタキシャル層の形成と領域９２にｎ型の不純物の注入を繰り返し行う。この繰り返しは５回以下としてよい。その後、最上段にエピタキシャル層９１を形成し、領域９２にバッファ領域２８を形成するｎ型の不純物を注入する。領域９２のバッファ領域２８を形成するｎ型の不純物濃度は、ドレイン領域２９を形成するｎ型の不純物濃度よりも低くてよい。
【００５５】
図４Ｃは、ドリフト領域１１０の第１段目のｎ型およびｐ型不純物領域を形成する段階を示す図である。まず、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０およびＦＷＤ部１００には共通の層を形成する。本例において当該共通の層は、ドリフト領域１１０と同じｎ型のエピタキシャル層であってよい。次に、ｎ型のエピタキシャル層に選択的にｎ型およびｐ型不純物を注入する。ＳＪ型ＭＯＳＦＥＴ部２０においては、繰り返し構造３０を形成するべく、全体的にｎ型およびｐ型不純物を選択的に注入する。これに対して、境界部５０においては、繰り返し構造６０を形成するべく、最もＳＪ型ＭＯＳＦＥＴ部２０に近い領域にのみｎ型およびｐ型不純物を選択的に注入する。
【００５６】
図４Ｄは、ドリフト領域１１０の第３段目のｎ型およびｐ型不純物領域を形成する段階を示す図である。第１段目と同様に、ｎ型のエピタキシャル層の形成と、ｎ型およびｐ型不純物の選択的注入を繰り返す。ただし、境界部５０においては、段数が増加するにつれて、ｎ型およびｐ型不純物を選択的に注入する領域を外側方向１６に増やす。第１段目では、ＳＪ型ＭＯＳＦＥＴ部２０に最も近い領域にのみ、一組のｎ型およびｐ型不純物領域を形成する、これに対して、第２段目においては二組、第３段目では三組のｎ型およびｐ型不純物領域を形成する。
【００５７】
図４Ｅは、ドリフト領域１１０の第５段目のｎ型およびｐ型不純物領域、ならびに、最上段のドリフト領域１１０の全面にｐ型不純物領域を形成する段階を示す図である。本例では、ｎ型エピタキシャル層の形成と不純物選択注入とを５回繰り返す。ただし、繰り返し回数は、発明の趣旨を逸脱しない限り、５回より少なくてもよく多くてもよい。次に、最上部にドリフト領域１１０と同じｎ型エピタキシャル層を形成する。次に、当該ｎ型エピタキシャル層の上部全体にｐ型不純物を注入する。これにより、後続の熱処理工程において、ｐ型のベース領域２２を形成する。
【００５８】
ｎ型エピタキシャル層の形成と不純物選択注入とは１回以上２０回以下繰り返してもよい。この場合、ベース領域２２の上からｐ型カラム３２の底までの長さは１０μｍ以上２００μｍ以下であってよい。
【００５９】
図４Ｆは、熱拡散により、ベース領域２２、繰り返し構造３０および繰り返し構造６０を形成する段階を示す図である。本段階では、半導体基板１０を熱処理する。最上部のドリフト領域１１０においては、ｐ型不純物が一様に下に拡散して、ｐ型のベース領域２２が形成される。ドリフト領域１１０の下部においては、領域９２のｎ型不純物が一様に拡散して、ｎ型のバッファ領域２８、ｎ+型のドレイン領域２９が形成される。また、ドリフト領域１１０において、ｎ型およびｐ型不純物は略放射状に熱拡散する。これにより、複数の球体がＺ方向に積層したような形状の不純物拡散領域が形成される。なお、複数の球体がＺ方向に積層したような形状は、特に不純物濃度が高い領域を概略的に示すに過ぎない。なお、ｐ型カラム６２の底部には、突出領域６６が形成される。
【００６０】
図４Ｇは、ＳＪ型ＭＯＳＦＥＴ部２０、境界部５０およびＦＷＤ部１００の完成状態を示す図である。ＳＪ型ＭＯＳＦＥＴ部２０は、ＦＷＤ部１００ではなく、ＩＧＢＴ部２００に隣接してもよい。まず、表面構造は、パターニング及びエッチングによりゲートトレンチ４０を形成し、ゲート絶縁膜４１およびゲート電極４２を順次形成する。次に、パターニング及びｎ型不純物を注入することで、ｎ型のソース領域２４を形成させ、その後、層間絶縁膜４６をコンタクトパターン形成する。次に、ソース電極４３をメタルスパッタで形成する。裏面構造については、支持基板９０をエッチングにより除去し、裏面（他の主面１４側）からＦＳ層５６およびｎ型層５８を形成するｎ型の不純物とコレクタ層５９を形成するｐ型の不純物とを注入する。その後、熱処理による活性化を行いＦＳ層５６、ｎ型層５８およびコレクタ層５９を形成する。さらにその後、ドレイン電極４４をメタルスパッタで形成する。なお、コレクタ層５９については図１４の例を参照されたい。
【００６１】
ＦＷＤ部１００およびＳＪ型ＭＯＳＦＥＴ部２０には、裏面から、ＦＳ層５６およびｎ型層５８を形成するｎ型の不純物を注入する。ＩＧＢＴ部２００には、裏面パターニング手法によりコレクタ層５９を形成するｐ型の不純物を注入した後、ＦＳ層を形成するｎ型の不純物としてＳｅ（セレン）、もしくはＨ＋（プロトン）、もしくはＰ（リン）を注入してＦＳ層５６を形成してもよい。
【００６２】
また、別の製造方法として、支持基板９０をエッチングにより除去し、裏面からＦＳ層５６を形成するｎ型の不純物とＩＧＢＴ部２００のコレクタ層５９を形成するｐ型の不純物を全面に注入した後、裏面パターニング手法によりＩＧＢＴ部２００のコレクタ層５９を形成する領域以外にｎ型層５８を形成するｎ型の不純物を注入してもよい。
【００６３】
さらに、別の製造方法として、支持基板９０をエッチングにより除去し、裏面からＦＳ層５６を形成するｎ型の不純物とｎ型層５８を形成するｎ型の不純物を全面に注入した後、裏面パターニング手法によりＩＧＢＴ部２００のコレクタ層５９を形成する領域のみにＩＧＢＴ部２００のコレクタ層５９を形成するｐ型の不純物を注入してもよい。なお、本例では詳しく記載しないが、支持基板９０ではなくｎ型の半導体基板を用いて半導体基板の裏面を研磨して薄化を行いｎ型層５８としてもよい。
【００６４】
図５は、（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とを示す図である。図５（ａ）に示す構成において、後述の図６（ａ）および図７（ａ）におけるシミュレーションを行った。図５（ａ）〜図７（ａ）では、ＳＪ型ＭＯＳＦＥＴ部２０とＦＷＤ部１００とが直接隣接する。
【００６５】
これに対して、図５（ｂ）に示す構成において、後述の図６（ｂ）および図７（ｂ）におけるシミュレーションを行った。図５（ｂ）〜図７（ｂ）では、図３、図４Ａ〜図４Ｆで述べたように、ＳＪ型ＭＯＳＦＥＴ部２０とＦＷＤ部１００との間に境界部５０を設けた。なお、図５（ａ）と図５（ｂ）とで表示スケールは異なるが、ＳＪ型ＭＯＳＦＥＴ部２０における各構造の大きさは、図５（ａ）と図５（ｂ）とで同じとした。なお、ｐ型カラム３２上方のゲートトレンチ４０の両隣には、後述の第１分離トレンチを設けている。
【００６６】
図６は、（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とにおける、電位分布を示す図である。（ａ）においては、最もＦＷＤ部１００に近いｐ型カラム３２からＦＷＤ部１００にかけて、等電位線の変化が急峻である。このため、最もＦＷＤ部１００に近いｐ型カラム３２の底部において、特に底部の左側において、等電位線の間隔が狭い。これに対して、（ｂ）においては、境界部５０のｐ型カラム３２の深さをＦＷＤ部１００側に徐々に浅く配置することで、等電位線の変化が（ａ）に比べて緩やかである。また、（ｂ）において、ＳＪ型ＭＯＳＦＥＴ部２０の最も外側方向１６のｐ型カラム３２の底部では、等電位線の急峻な変化がない。
【００６７】
図７は、（ａ）境界部５０が無い場合と（ｂ）境界部５０が有る場合とにおける、電界分布を示す図である。（ａ）においては、最もＦＷＤ部１００に近いｐ型カラム３２の底部において（特に底部の左側において）、図６（ａ）の等電位線の変化が急峻になるため、電界が非常に集中している。この電界集中箇所をＥＨで示す。なお、他のｐ型カラム３２には、最もＦＷＤ部１００に近いｐ型カラム３２の底部と同程度に電界が集中する場所が無い。
【００６８】
これに対して、（ｂ）においては、境界部５０における各々のｐ型カラム６２の底部に、電界集中箇所ＥＨがある。ただし、（ｂ）のＥＨの強度は、（ａ）のＥＨの強度と同じか、または、これよりも弱い。また、内側方向１８においてｐ型カラム６２が徐々に深くなるので、各ｐ型カラム６２に電界を分担することができ、ＦＷＤ部１００からＳＪ型ＭＯＳＦＥＴ部２０にかけて空乏層が拡がり易い。そのため、アバランシェ電流が抑制でき、（ａ）よりも（ｂ）の方が耐圧を高くすることができる。なお、図６（ａ）および図７（ａ）では１５０℃の上限耐圧を４５０Ｖとしているのに対して、図６（ｂ）および図７（ｂ）では上限耐圧を８５０Ｖとすることができた。
【００６９】
図８は、（ａ）境界部５０が有る場合における電界分布と、（ｂ）Ｂ１‐Ｂ２における電界強度とを示す図である。（ａ）に示すように、境界部５０において徐々に深くなるｐ型カラム６２の底部を通るＢ１‐Ｂ２ラインにおける、電界強度［Ｖ／ｃｍ］は、（ｂ）に示すように、各々のｐ型カラム６２の底部において電界強度をほぼ一定の割合で、各ｐ型カラム６２に分担する事が可能となった。
【００７０】
図９は、第２実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例の繰り返し構造６０は、外側方向１６に隣接するｎ型カラム６４と同じ深さを有し、かつ、底部の突出領域６６を有さないｐ型カラム６２'を有する。係る点において、第１実施形態と異なる。また、突出領域６６を有さないｐ型カラム６２'の底部とｐ型カラム６２'の外側方向１６に近接するｐ型カラム６２およびｎ型カラム６４の底部との高さの差ｂは、突出領域６６を有さないｐ型カラム６２'の底部とｐ型カラム６２'の内側方向１８に近接するｐ型カラム６２およびｎ型カラム６４の底部との高さの差ａの２倍以上の高さとする。これにより、高さの差ｂが生じる境界部５０の突出領域６６が配置されるｐ型カラム６２に電界が集中するので、ＳＪ型ＭＯＳＦＥＴ部２０に電界が集中することを防ぐことができる。なお、突出領域６６を有さないｐ型カラム６２'は１箇所のみとする。
【００７１】
図１０は、第３実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例の境界部５０は、外側方向１６の端部において、同じ深さのｐ型カラム６２およびｎ型カラム６４を外側方向１６に連続して二組有する。係る点において、第１実施形態と異なる。本例では、第１実施形態と比較して、繰り返し構造６０の底部において空乏層が拡がり易くなる。したがって本例では、第１実施形態と比較して、耐圧を向上させることができる。なお、本例の構成を第２実施形態と組み合わせてもよい。
【００７２】
なお、各ｐ型カラム６２およびｎ型カラム６４の外側方向１６における幅が第１実施形態と同じであるならば、一の主面１２において境界部５０が占める面積が第１実施形態よりも大きくなる。なお、各ｐ型カラム６２およびｎ型カラム６４の幅を狭くして、境界部５０が占める面積を第１実施形態と同じにしてもよい。
【００７３】
図１１は、第４実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例では、バッファ領域２８およびドレイン領域２９を内側方向１８に後退させた。つまり、本例のバッファ領域２８およびドレイン領域２９の境界部５０側の端部は、ＳＪ型ＭＯＳＦＥＴ部２０における境界部５０に最も近いｐ型カラム６２およびｎ型カラム６４から離れて位置する。係る点において、第１実施形態と異なる。
【００７４】
本例では、境界部５０側におけるＳＪ型ＭＯＳＦＥＴ部２０の底部までがドリフト領域１１０となる。ドリフト領域１１０は、繰り返し構造３０のｐ型カラム３２およびｎ型カラム３４よりも不純物濃度が低いので、空乏層が拡がり易い。それゆえ、本例では、第１実施形態と比較して、空乏層をより内側方向１８へ拡げることができる。この結果、第１実施形態よりも耐圧が向上する。なお、本例の構成を第２および第３実施形態と組み合わせてもよい。
【００７５】
図１２は、第５実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例のＳＪ型ＭＯＳＦＥＴ部は、表面領域２６と第１分離トレンチ３６とをさらに備える。係る点において、第１実施形態と異なる。
【００７６】
表面領域２６は、ベース領域２２の最表面であってソース領域２４とは異なる領域に設けられる。本例の表面領域２６は、ソース領域２４と第１分離トレンチ３６との間、および、２つの第１分離トレンチ３６の間に設けられる。表面領域２６は、ソース領域２４よりも低いｎ型の不純物濃度を有する。表面領域２６は、ベース領域２２上に設けられたソース電極４３と電気的に接続する。
【００７７】
ベース領域２２と表面領域２６とは、表面領域ダイオードを構成する。ベース領域２２とｎ型カラム３４とは、第１ボディーダイオードを構成する。また、ｐ型カラム３２とバッファ領域２８とは、第２ボディーダイオードを構成する。表面領域ダイオードと第１ボディーダイオードとは、互いに逆向きで直列に接続する。同様に、表面領域ダイオードと第２ボディーダイオードとも、互いに逆向きで直列に接続する。以下では、表面領域ダイオードならびに第１および第２ボディーダイオードを合わせて、合成ボディーダイオードと称する。
【００７８】
逆バイアス時（回路ブロックＣｘｙのオフ時）において、ソース電極４３がドレイン電極４４よりも高電位になる。本例では逆バイアス時（オフ時）において、ＳＪ型ＭＯＳＦＥＴ部２０のソース電極４３からドレイン電極４４には電流が流れない。本例では、逆バイアス時の電流はＦＷＤ部１００には流れるが、ＳＪ型ＭＯＳＦＥＴ部２０においては電流の流れが極端に少なくなる。ベース領域２２と表面領域２６との間に電位差が生じ、Ｖｆ（順方向電圧）が高くなるためである。合成ボディーダイオードにＳＪ型ＭＯＳＦＥＴ部２０のＶｆに相当する電位差を超える電圧が印加されない限り電流の流れが極端に少なくなる。
【００７９】
仮に、表面領域２６が、ソース領域２４と同じｎ型不純物濃度を有し、かつ、ソース領域２４と同じ深さを有する場合、ベース領域２２およびｐ型カラム３２の電位が取りにくくなり、空乏層が広がり難い。そこで、表面領域２６のｎ型不純物の濃度をベース領域２２のｐ型不純物の濃度以上とし、かつ、表面領域２６の深さをソース領域２４の深さよりも浅くする。これにより、ベース領域２２およびｐ型カラム３２中に空乏層が広がりやすくなる。これにより、合成ボディーダイオードは、逆バイアス時の耐圧を維持することができる。
【００８０】
本例の表面領域２６は、ソース領域２４よりも低いｎ型の不純物濃度を有する。ソース領域２４のｎ型不純物濃度は、Ｅ＋１７ｃｍ−３以上Ｅ＋２１ｃｍ−３以下であってよい。これに対して、表面領域２６の不純物濃度は、耐圧によって決定してよい。表面領域２６の不純物濃度は、ベース領域２２の１倍以上であってもよく、例えば耐圧が６００Ｖの場合は１倍〜２倍程度が望ましい。
【００８１】
本例では、表面領域２６を設けることにより、ＳＪ型ＭＯＳＦＥＴ部２０の合成ボディーダイオードのＶｆを、並列接続したＦＷＤ部１００のＶｆよりも高くすることができる。それゆえ、表面領域２６が無い場合と比較して、オフ時の電流をＳＪ型ＭＯＳＦＥＴ部２０ではなくＦＷＤ部１００により多く流すことができる。
【００８２】
第１分離トレンチ３６は、表面領域２６の一部から下に向かって、ｐ型カラム３２とｎ型カラム３４との境界に到達するまで延伸する。第１分離トレンチ３６は、ゲートトレンチ４０と同様に、絶縁膜８１と電極８２とを有する。絶縁膜８１は、第１分離トレンチ３６の側壁および底部に接して形成された絶縁物の薄膜である。電極８２は、絶縁膜８１に接して形成される。本例の電極８２は、ポリシリコン等の導電性材料で形成される。本例の電極８２は、層間絶縁膜４６によりソース電極４３とは電気的に分離されるが、ゲート電極４２に電気的に接続する。
【００８３】
なお、電極８２とゲート電極４２とを電気的に接続する代わりに、第１分離トレンチ３６上には層間絶縁膜４６を設けないで、電極８２をソース電極４３に電気的に接続させてもよい。これにより、フローティング領域の容量を低減することができるので、ソース‐ゲート間電圧（ＶＧＳ）およびソース‐ドレイン間電圧（ＶＤＳ）のスイッチング特性が向上するという効果を有する。なお、フローティング領域とは、左右をゲートトレンチ４０と第１分離トレンチ３６とに挟まれ、上下をソース領域２４および表面領域２６とｎ型カラム３４とに挟まれた領域を指す。なお、本例の構成を第２から第４実施形態に組み合わせてもよい。
【００８４】
図１３は、第６実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例の境界部５０は、表面領域２６と、第２分離トレンチ３８とを備える。係る点において、第５実施形態と異なる。表面領域２６は、ＳＪ型ＭＯＳＦＥＴ部２０から延伸して設けられる。すなわち、表面領域２６は、ＳＪ型ＭＯＳＦＥＴ部２０と境界部５０において同じ構成である。
【００８５】
第２分離トレンチ３８は、表面領域２６の一部から下に向かって、ｐ型カラム６２、ｎ型カラム６４、ならびに、互いに隣接するｐ型カラム６２とｎ型カラム６４との境界のうちいずれかに到達するまで延伸して設けられる。本例の第２分離トレンチ３８は、境界部５０の最も外側方向１６におけるｐ型カラム６２の外側方向１６方向の側部に達して設けられる。
【００８６】
本例において、境界部５０のベース領域２２と表面領域２６とは、表面領域ダイオードを構成する。境界部５０のベース領域２２と表面領域２６とは、ＳＪ型ＭＯＳＦＥＴ部２０と一体的に構成されている。境界部５０にも表面領域ダイオードを設けることにより、ＳＪ型ＭＯＳＦＥＴ部２０と境界部５０とを合わせた表面領域ダイオードの面積は、ＳＪ型ＭＯＳＦＥＴ部２０のみの表面領域ダイオードの面積よりも多くなる。それゆえ、境界部５０の表面領域ダイオードは、ＳＪ型ＭＯＳＦＥＴ部２０の合成ボディーダイオードのＶｆを増加させる。したがって、ＳＪ型ＭＯＳＦＥＴ部２０および境界部５０のＶｆを、ＳＪ型ＭＯＳＦＥＴ部２０単独のＶｆよりも高くすることができる。
【００８７】
第２分離トレンチ３８は、第１分離トレンチ３６と同様に、絶縁膜８１と電極８２とを有する。本例の電極８２は、層間絶縁膜４６によりソース電極４３とは電気的に分離され、ゲート電極４２に電気的に接続する。ただし、第１分離トレンチ３６と同様に、第２分離トレンチ３８の電極８２をソース電極４３に電気的に接続してもよい。なお、本例の構成を第２から第４実施形態に組み合わせてもよい。
【００８８】
図１４は、第７実施形態におけるＡ１‐Ａ２の断面を示す概略図である。本例の並列デバイス部は、ＩＧＢＴ部２００である。係る点において、第１実施形態と異なる。ＩＧＢＴ部２００は、ＦＳ層５６の下にｐ＋型のコレクタ層５９を有する。また、ＩＧＢＴ部２００は、ベース領域２２において、ＳＪ型ＭＯＳＦＥＴ部２０と同様にゲートトレンチ４０を有し、ソース領域２４に代えてｎ＋型のエミッタ領域２５を有する。
【００８９】
ただし、本例のＩＧＢＴ部２００は、ＳＪ型ＭＯＳＦＥＴ部２０と同様の繰り返し構造３０を有さない。代わりに、本例のＩＧＢＴ部２００は、ｎ型のドリフト領域１１０を有する。ドレイン電極４４（コレクタ電極と称してもよい）にソース電極４３（エミッタ電極と称してもよい）よりも高い所定の電位を与えて、ゲート電極４２に正パルスを印加するとベース領域２２にチャネルが形成される。このとき、コレクタ層５９からドリフト領域１１０へ正孔が注入され、エミッタ領域２５から電子が注入される。これにより、ドリフト領域１１０に電導度変調が生じて、ドリフト領域１１０が低抵抗状態となる。それゆえ、ドレイン電極４４からソース電極４３に大電流が流れる。なお、本例の構成を第２から第６実施形態に組み合わせてもよい。
【００９０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９１】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００９２】
１０・・半導体基板、１２・・一の主面、１４・・他の主面、１６・・外側方向、１８・・内側方向、２０・・ＳＪ型ＭＯＳＦＥＴ部、２２・・ベース領域、２４・・ソース領域、２５・・エミッタ領域、２６・・表面領域、２８・・バッファ領域、２９・・ドレイン領域、３０・・繰り返し構造、３２・・ｐ型カラム、３４・・ｎ型カラム、３６・・第１分離トレンチ、３８・・第２分離トレンチ、４０・・ゲートトレンチ、４１・・ゲート絶縁膜、４２・・ゲート電極、４３・・ソース電極、４４・・ドレイン電極、４６・・層間絶縁膜、５０・・境界部、５６・・ＦＳ層、５８・・ｎ型層、５９・・コレクタ層、６０・・繰り返し構造、６２・・ｐ型カラム、６３・・深さ、６４・・ｎ型カラム、６５・・深さ、６６・・突出領域、８１・・絶縁膜、８２・・電極、９０・・支持基板、９１・・エピタキシャル層、９２・・領域、１００・・ＦＷＤ部、１１０・・ドリフト領域、２００・・ＩＧＢＴ部、２５０・・耐圧構造部、３００・・半導体装置、４００・・インバータ装置
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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