(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、
前記第２半導体層に隣接する第２導電型の第３半導体層と、
前記第３半導体層と電気的に接続された第１電極と、
前記第１半導体層と電気的に接続された第２電極と、
前記第３半導体層に含まれ、縦方向で前記第３半導体層に挟まれ、ライフタイムキラーの照射によって前記第３半導体層よりもキャリアのライフタイムが低減された第２導電型の第４半導体層と、
前記第３半導体層の中に位置し、前記第３半導体層と前記第４半導体層とに接し、前記第２半導体層と前記第３半導体層との境界面に接し、前記第３半導体層のキャリアを制御する絶縁ゲートと、
を備える、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
さらに、
前記第２半導体層に含まれ、縦方向で前記第２半導体層に挟まれ、前記第２半導体層よりもキャリアのライフタイムが低減された第１導電型の第５半導体層を備える、
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第３半導体層と、前記第１電極とで接触する面が、ショットキー接合である、
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記絶縁ゲートは、複数であり、それぞれトレンチ形状の複数のトレンチ溝内に設けられ、
前記第３半導体層と前記第４半導体層は、二つの前記絶縁ゲートに挟まれている、
ことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記絶縁ゲートが設けられた複数のトレンチのそれぞれの幅は、互いに隣接するトレンチの間隔よりも大きい、
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１半導体層、第２半導体層、第３半導体層、第４半導体層は、ケイ素もしくは炭化ケイ素を基に構成され、
前記絶縁ゲートは二酸化ケイ素から構成されるゲート絶縁膜を有する、
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置を製造する方法であって、
前記第４半導体層は、前記第３半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項２に記載の半導体装置を製造する方法であって、
前記第５半導体層は、前記第２半導体層の内部の所定の領域に、ライフタイムキラーを照射することによって形成される、
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７または請求項８において、
前記ライフタイムキラーは、へリュウム、またはプロトン、または電子線である、
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至請求項６のいずれか一項に記載の半導体装置を備える、
ことを特徴とする電力変換装置。
【請求項１１】
請求項１０に記載の電力変換装置において、
さらに、
前記電力変換装置が有するスイッチング素子と絶縁ゲートを有するダイオードを駆動するゲート駆動回路と、
前記スイッチング素子と絶縁ゲートを有するダイオードの遅延タイミングを生成する遅延回路ブロックと、
前記ゲート駆動回路を統合的に制御する制御回路と、
を具備した半導体回路の駆動装置を備える、
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法、及びそれを用いた電力変換装置に関する。例えば、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置、その製造方法、及びそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
地球温暖化が世界共通の重要な緊急課題となっており、その対策の一つとしてパワーエレクトロニクス技術の貢献期待度が高まっている。例えば、電力変換機能を司るインバータの高効率化に向けて、それを構成するパワースイッチング機能を果たすＩＧＢＴ(Insulated Gate Bipolar Transistor)と、整流機能を果たすダイオードを主としたパワー半導体デバイスの低消費電力化が求められている。
直流電力を交流電力に変換するインバータでは、詳細を後記するように、スイッチング時の損失であるＩＧＢＴから発生するターンオン損失とターンオフ損失、ダイオードから発生する導通損失とリカバリー損失を低減する必要がある。
例えば、特許文献１には、「［課題］低いオン抵抗およびソフトリカバリを同時に実現できる電力用ダイオードを提供すること。［解決手段］Ｎ- 型ベース層１の表面にＰ型エミッタ層２、裏面にＮ+ 型エミッタ層を形成し、さらにＰ型エミッタ層２の表面にＮ- 型ベース層１に達する深さのトレンチ溝を形成し、このトレンチ溝内にゲート絶縁膜３を介してゲート電極４を埋め込み形成する。（［要約］を参照）」と記載され、ダイオードに関わる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１６３４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前記の特許文献１に開示された技術には、次のような課題がある。
特許文献１に開示された技術のダイオードでは、詳細を後記するように、絶縁ゲートを有するダイオードのゲート電圧印加時においては、ダイオードの順方向電圧が下げられ、導通損失の低減効果はあるものの、ゲート電圧を印加しない状態でのホール注入量が上昇して、ゲート電圧印加時と同様に順方向電圧が低減してしまい、本状態でのリカバリー損失が上昇してしまう副作用が生ずるという課題がある。
【０００５】
本発明は、前記した課題に鑑みて創案されたものであり、低導通損失性能と低リカバリー損失性能を両立する半導体装置、その駆動装置、及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
すなわち、本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に隣接し、前記第１半導体層よりも不純物濃度が低い第１導電型の第２半導体層と、前記第２半導体層に隣接する第２導電型の第３半導体層と、前記第３半導体層と電気的に接続された第１電極と、前記第１半導体層と電気的に接続された第２電極と、前記第３半導体層に含まれ、縦方向で前記第３半導体層に挟まれ、ライフタイムキラーの照射によって前記第３半導体層よりもキャリアのライフタイムが低減された第２導電型の第４半導体層と、前記第３半導体層の中に位置し、前記第３半導体層と前記第４半導体層とに接し、前記第２半導体層と前記第３半導体層との境界面に接し、前記第３半導体層のキャリアを制御する絶縁ゲートと、を備える、ことを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
【発明の効果】
【０００７】
本発明によれば、低導通損失性能と低リカバリー損失性能を両立する半導体装置、その製造方法、及びそれを用いた電力変換装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置の断面構造の例を模式的に示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲートの近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲートが複数個、配置されている様子を示すものである。
【図２】本発明の第１実施形態に係る半導体装置の絶縁ゲート電極に負電圧を印加し、さらにカソード電極とアノード電極との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
【図３】本発明の第１実施形態に係る半導体装置の絶縁ゲート電極に印加する電圧をゼロにし、カソード電極とアノード電極との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
【図４】本発明の第１実施形態に係る半導体装置のダイオードの順方向特性の例を示す図である。
【図５】本発明の第１実施形態に係る半導体装置のダイオードのゲートの入力信号、及び対アームのＩＧＢＴのゲートの入力信号の例を示す図である。
【図６】本発明の第１実施形態に係る半導体装置のダイオードに図５の入力信号による制御を適用した場合における、ダイオードのアノード電流と、カソード・アノード間電圧の過渡特性の例を示す図である。
【図７】本発明の第２実施形態に係る半導体装置の断面構造の例を模式的に示す図である。
【図８】本発明の第２実施形態に係る半導体装置のダイオードの絶縁ゲート電極に印加する電圧をゼロにした場合における、ホールと電子のキャリアプロファイルを模式的に示す図である。
【図９】本発明の第３実施形態に係る半導体装置の断面構造の例を模式的に示す図である。
【図１０】本発明の第１実施形態に係る半導体装置のダイオードのリカバリー電流の経路を模式的に示す図である。
【図１１】本発明の第３実施形態に係る半導体装置のダイオードのリカバリー電流の経路を模式的に示す図である。
【図１２】本発明の第４実施形態における絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を示す図である。
【図１３】本発明の第５実施形態に係る半導体装置の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層が形成された後の半導体装置の状態を表している。
【図１４】本発明の第６実施形態に係る半導体装置の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層が形成された後の半導体装置の状態を表している。
【図１５】本発明の第７実施形態に係る半導体回路の駆動装置の回路構成の例を示す図であり、（ａ）は特性評価用の回路構成を示し、（ｂ）はインバータとして用いる回路の部分構成を示している。
【図１６】本発明の第８実施形態に係る電力変換装置の回路構成の例を示す図である。
【図１７】比較例１における複数のＩＧＢＴと、このＩＧＢＴにそれぞれ逆並列に接続された複数のダイオードを備えて構成されるインバータの部分回路の例を示す図である。
【図１８】比較例２による絶縁ゲートを有するダイオードの断面構造の例を示す図である。
【図１９】比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極に負電圧を印加し、さらにカソード電極とアノード電極との間に、順方向電圧を印加した際の、ホールキャリアの分布を模式的に示す図である。
【図２０】比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布を模式的に示す図である。
【図２１】比較例２による絶縁ゲートを有するダイオードのアノード電極とＰ−型アノード層の中心部断面における、エネルギーバンドを示す図である。
【図２２】比較例２による絶縁ゲートを有するダイオードのＰ−型アノード層のＰ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時のダイオードの順方向特性を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施するための形態（以下においては「実施形態」と表記する）を、適宜、図面を参照して説明する。
【００１０】
≪第１実施形態：その１≫
本発明の第１実施形態の絶縁ゲート型（ゲート制御型）の縦型半導体装置（半導体装置）１００を、図１を参照して説明する。
図１は、本発明の第１実施形態に係る半導体装置１００の断面構造の例を模式的に示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲート３の近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲート３が複数個、配置されている様子を示すものである。
図１（ａ）において、半導体装置１００は、トレンチゲート制御型のダイオードである。すなわち、ダイオードを形成するアノード電極６とカソード電極９との間に、トレンチゲート型の絶縁ゲート３が備えられ、絶縁ゲート３の絶縁ゲート電極１に印加する電圧によって、半導体装置１００のダイオード特性が制御される。
【００１１】
また、半導体装置１００における本発明の第１実施形態としての特徴は、第１のＰ−型アノード層４の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５が備えられていることである。
図１の構造による半導体装置１００（トレンチゲート制御型のダイオード）の特性や効果をわかりやすく説明するために、まず、比較例１および比較例２として従来の構造例や特性を先に説明し、その後に、≪第１実施形態：その２≫として、半導体装置１００の構造と特性を詳細に再度、説明する。
【００１２】
≪比較例１≫
比較例１として、一般的なダイオード（ダイオード特性を制御するゲート電極構造を有していない）をＩＧＢＴに逆並列接続して、複数のＩＧＢＴを用いてインバータ（直流電力を交流電力に変換）の構成例を説明する。
図１７は、比較例１における複数のＩＧＢＴ４３と、このＩＧＢＴ４３にそれぞれ逆並列に接続された複数のダイオード４７を備えて構成されるインバータ（直流電力−交流電力変換装置）の部分回路の例を示す図である。
図１７において、前記したように、ＩＧＢＴ４３には、逆並列にダイオード４７が接続されている。二つの直列接続されたＩＧＢＴ４３によって上アームと下アームが構成され、それぞれのゲート駆動回路４５で、駆動されて、高速にターンオン、ターンオフを繰り返して、直流電源４０の直流電力（直流電圧）を交流電力（交流電圧）に変換するように、制御される。
【００１３】
前記の二つのＩＧＢＴ４３によって構成される上アームと下アームの対の組は、合計で３組あって、これら複数のＩＧＢＴ４３を統合的に制御する制御回路４６によって、それぞれＵ相、Ｖ相、Ｗ相の交流電力（交流電圧）を生成する。
生成されたＵ相、Ｖ相、Ｗ相の三相交流電力（三相交流電圧）は、三相交流モータ（誘導性負荷）４８に印加、供給されて、三相交流モータ４８を駆動する。
【００１４】
以上の過程において、ＩＧＢＴ４３とダイオード４７は、導通時に導通損失を発生し、スイッチング時にスイッチング損失を発生する。
そのため、インバータを小型化・高効率化するには、ＩＧＢＴ４３とダイオード４７の導通損失とスイッチング損失を低減する必要がある。
なお、スイッチング損失は、ＩＧＢＴ４３から発生するターンオン損失とターンオフ損失と、ＩＧＢＴのターンオン時にダイオード４７から発生するリカバリー損失から構成される。
比較例１の場合において、これらのターンオン損失とターンオフ損失とリカバリー損失からなるスイッチング損失は、発熱や電力効率の観点から無視できない課題である。
【００１５】
≪比較例２≫
比較例２として、従来技術（例えば引用文献１）による絶縁ゲートを有するダイオード（ゲート制御型ダイオード）について、説明する。
図１５（ａ）、（ｂ）の詳細は後記するが、図１５（ａ）は特性評価用の回路構成を示し、図１５（ｂ）はインバータとして用いる回路の部分構成を示している。
図１５（ａ）に示すように、例えば下アームを構成するＩＧＢＴ４３に対して、絶縁ゲートを有するダイオード４２は、上アームを構成するＩＧＢＴ（図１５（ａ）では不図示、図１５（ｂ）の上アームのＩＧＢＴ４３）に逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路４６およびゲート駆動回路４５によって、ＩＧＢＴ４３と絶縁ゲートを有するダイオード４２は、制御される。
なお、遅延回路ブロック４４は、ＩＧＢＴ４３のオンオフに遅延を与えるものである。
また、制御回路４６が上アームと下アームを制御することによって、直流電源４０の直流電力（直流電圧）は、交流電力（交流電圧）に変換され、誘導性負荷（例えばモータの一部）４１に交流電力（交流電圧）が供給される。
なお、図１５（ａ）、（ｂ）の回路構成は、本発明の実施形態においても用いられるので、詳細については後記する。
【００１６】
絶縁ゲートを有するダイオード４２は、トレンチ溝内部に設けられる埋め込み絶縁ゲートを備えている。導通時に絶縁ゲートに負電圧を印加し、ホール蓄積層を形成することで、順方向電圧を低減する。一方、リカバリー時にはゲート電圧をゼロにすることにより、アノードからのホール注入を抑制して、リカバリー損失を低減する。
このように、比較例２における絶縁ゲートを有するダイオード４２は、アノードからのホール注入効率を絶縁ゲートに印加する電圧により制御できるので、導通損失に係る順方向電圧とリカバリー損失のトレードオフを改善することができる。すなわち、比較例２は、比較例１よりも、リカバリー損失の低減については、改善されている。
【００１７】
しかしながら、比較例２には、次のような課題があることを、本願の発明者は見出した。
そのため、比較例２について、詳細に説明する。
比較例２の課題を説明するにあたって、「（比較例２による）絶縁ゲートを有するダイオードの断面構造」、「順方向電圧を印加した際のホールキャリアの分布」、「絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布」、「中心部断面におけるエネルギーバンド図」、「Ｐ型不純物濃度が低い場合、高い場合において、ゲートに負電圧を印加した時と、印加しない時の、順方向特性」、について順に説明する。
そして、比較例２はスイッチング損失の低減の観点において、比較例１よりも改善されるものの、比較例２においても、低導通損失と低リカバリー損失の両立が困難であることを説明する。
【００１８】
《比較例２による絶縁ゲートを有するダイオードの断面構造》
図１８は、比較例２による絶縁ゲートを有するダイオードの断面構造の例を示す図である。
図１８において、Ｐ型の不純物を含む層から成るＰ−型アノード層（アノード領域）４とアノード電極６が接触し、Ｐ−型アノード層（アノード領域）４に接するゲート絶縁膜（絶縁酸化膜）２と絶縁ゲート電極１から成る絶縁ゲート３を配置して形成されている。
また、Ｐ−型アノード層（アノード領域）４の下側（紙面の下側に相当）に、高耐圧性能を確保するため、低濃度のＮ型不純物を含む層から成るＮ−型ドリフト層７と、カソード電極９と電気的に接続するための高濃度不純物を含む層から成るＮ＋型カソード層８が配置されている。
【００１９】
《順方向電圧を印加した際のホールキャリアの分布》
図１９は、比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極１に負電圧（１１）を印加し、さらにカソード電極９とアノード電極６との間に、順方向電圧（１２）を印加した際の、ホールキャリアの分布を模式的に示す図である。
図１９に示すように、Ｐ−型アノード層４内部のゲート絶縁膜２に接する領域において、印加された負電圧による電界によって、ホールキャリア（１４）が蓄積する。
さらに印加された順方向電圧（１２）によって、蓄積されたホールキャリア（１４）は、Ｎ−型ドリフト層７に注入される。このＮ−型ドリフト層７に注入されたホールキャリアをホールキャリア（１５）と表記する。
このホールキャリア（１５）と、カソード電極９から注入される電子（１６）が再結合することによって、Ｎ−型ドリフト層７の内部で伝導度変調が生じ、ダイオードの導通を維持するに必要なダイオードの順方向電圧が低減される。
【００２０】
《絶縁ゲート電極に印加する電圧をゼロにした場合のホールキャリアの分布》
図２０は、比較例２による絶縁ゲートを有するダイオードの絶縁ゲート電極１に印加する電圧をゼロにした場合の、ホールキャリアの分布を模式的に示す図である。
図２０において、絶縁ゲート電極１の電圧がゼロのため、Ｐ−型アノード層４内部のゲート絶縁膜２に接する領域において、ホールキャリアの蓄積層が消失し、Ｐ−型アノード層４内部のホールキャリア濃度が大幅に低減する。
このホールキャリア濃度の低減によって、Ｎ−型ドリフト層７内部の伝導度変調効果が失われ、導通を維持するに必要なダイオードの順方向電圧が上昇する。
この状態において、カソード電極９とアノード電極６との間に、正の高電圧が印加されると、内部電荷が、カソード電極９、アノード電極６に戻ることで生ずるリカバリー電流が無くなり、リカバリー損失を大幅に低減することができる。
【００２１】
以上の様に、絶縁ゲート電極１に印加する電圧を制御することで、Ｐ−型アノード層４からＮ−型ドリフト層７に注入するホールキャリア（１５）の濃度、即ち伝導度変調の起こり易さを変調することができ、導通損失とリカバリー損失の両損失を共に下げることが可能となり、高効率なダイオードを実現することが可能となる。
ここで、低損失性能を実現するにおいて、Ｐ−型アノード層４の不純物濃度を上昇し、ゲート電圧を印加した際の絶縁ゲート３の界面に蓄積するホールキャリア濃度を上昇し、導通損失を下げることが重要な構造設計項目となる。
ただし、ここで、Ｐ型不純物濃度を上昇させた場合、ゲート電圧印加時での順方向電圧が下げられる一方で、ゲート電圧を印加しない状態でのホール注入量が上昇してしまう副作用が発生する。
この副作用の現象を、次に、図２１と図２２を参照して説明する。
【００２２】
《中心部断面におけるエネルギーバンド図》
図２１は、比較例２による絶縁ゲートを有するダイオードのアノード電極６とＰ−型アノード層４の中心部断面における、エネルギーバンドを示す図である。
図２１において、横軸は、アノード電極６とＰ−型アノード層４との界面からの「深さ」であり、縦軸は、「エネルギー（エネルギー準位）（ｅＶ）」を示している。
また、特性線５１は、アノード電極のエネルギー準位を示している。特性線５２は、アノードＰ−層濃度が高い場合の価電子帯のエネルギー準位を示している。特性線５３は、アノードＰ−層濃度が低い場合の価電子帯のエネルギー準位を示している。特性線５４は、アノードＰ−層濃度が高い場合の伝導帯のエネルギー準位を示している。特性線５５は、アノードＰ−層濃度が低い場合の伝導帯のエネルギー準位を示している。
また、矢印５０は、アノード電極とアノードＰ−層の境界面（界面）を表している。矢印５６は、アノードＰ−層濃度の上昇に伴うホール注入障壁の低下を示している。矢印５７は、アノード電極領域を示している。矢印５８は、アノードＰ−層領域を示している。
【００２３】
Ｐ−型アノード層４のＰ型層の濃度が上昇することにより、Ｐ−型アノード層４の価電子帯のエネルギー準位（５２）がアノード電極６とＰ−型アノード層４の界面（５０）付近において上昇し、アノード電極６からＰ−型アノード層４へのホールの注入障壁が低下（５６）する。
すなわち、ゲート電圧を印加しない状態においても、カソード・アノード間に順方向電圧が印加されると、ホールが注入し易い状態が生ずる。
【００２４】
《Ｐ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時の順方向特性》
図２２は、比較例２による絶縁ゲートを有するダイオードのＰ−型アノード層４のＰ型不純物濃度が低い場合と高い場合とにおいて、ゲートに負電圧を印加した時と、印加しない時の、ダイオードの順方向特性を示す図である。
図２２において、横軸は「順方向電圧、ＶＦ（Ｖ）」であり、縦軸は「順方向電流密度、ＪＦ（Ａ／ｃｍ２）」である。
また、特性線５９は、Ｐ−型アノード層４の濃度が低い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線６０は、Ｐ−型アノード層４の濃度が低い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。
特性線６１は、Ｐ−型アノード層４の濃度が高い場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線６２は、Ｐ−型アノード層４の濃度が高い場合のゲート・アノード間がゼロバイアス時のダイオードの順方向特性である。
【００２５】
図２２における特性線５９（濃度が低い）と特性線６１（濃度が高い）とを比較することによって、共にゲート・アノード間に負バイアス（負電圧）でありながら、Ｐ型不純物濃度を高くすることで、ダイオードの順方向電圧が低下していることが分かる。すなわち、導通損失の低減効果を確認できる。
【００２６】
一方で、図２２における特性線６０（濃度が低い）と特性線６２（濃度が高い）とを比較することによって、共にゲート・アノード間に負バイアス（負電圧）を印加しないゼロバイアス（ゼロ電圧）時の順方向特性に着目すると、Ｐ型不純物濃度が上昇（高く）することで、負電圧印加時と同様に、大きく順方向電圧が低減してしまい、本状態でのリカバリー損失が上昇してしまう副作用が生ずることを示している。
【００２７】
＜比較例２における低導通損失と低リカバリー損失の両立の実現困難について＞
すなわち、Ｐ型不純物濃度を上昇して、導通損失を下げようとすると、ゲート電圧（ゲート・アノード間電圧）によるホール注入の制御性が失われ、ゲート電圧によるＰ−型アノード層４（アノード領域）のホールキャリア濃度を制御することで低導通損失と低リカバリー損失を両立させる本来の構造コンセプトが実現困難であることを示している。
【００２８】
≪第１実施形態：その２≫
以上の「ゲート電圧によるホール注入量の制御性を向上し、低導通損失性能と低リカバリー損失性能を両立する」という課題を踏まえて、本発明の第１実施形態について、再度、詳細に説明する。
【００２９】
《半導体装置１００の断面構造》
前記したように、図１は、本発明の第１実施形態に係る半導体装置１００の断面構造を示す図であり、（ａ）は、二つのトレンチゲート型の絶縁ゲート３の近傍を部分的に表記したものであり、（ｂ）は、トレンチゲート型の絶縁ゲート３が複数個、配置されている様子を示すものである。
なお、以下の説明において、Ｎ―、Ｎ、Ｎ＋という表記は、半導体層がＮ型（第１導電型）であることを示し、かつ、この順に５価の原子の不純物濃度が相対的に高いことを示す。また、Ｐ−、Ｐ、Ｐ＋という表記は、半導体層がＰ型（第２導電型）であることを示し、かつ、この順に３価の原子の不純物濃度が相対的に高いことを示す。
【００３０】
図１（ａ）において、半導体装置１００は、トレンチゲート制御型のダイオードである。すなわち、ダイオードを形成するアノード電極６（第１電極）とカソード電極９（第２電極）との間に、トレンチゲート型の絶縁ゲート３が備えられ、絶縁ゲート３の絶縁ゲート電極１に印加する電圧によって、ダイオード特性が制御される。
また、半導体装置１００における本発明の第１実施形態としての特徴は、第１のＰ−型アノード層４（第３半導体層）の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５（第４半導体層）が備えられていることである。
なお、詳細は後記するが、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に形成されている。
【００３１】
また、Ｎ−型ドリフト層７（第２半導体層）と、このＮ−型ドリフト層７に縦方向（紙面の縦方向）で隣接する第１のＰ−型アノード層４と、この第１のＰ−型アノード層４とは反対側においてＮ−型ドリフト層７と縦方向で隣接するＮ＋型カソード層８（第１半導体層）と、を備える。
さらに、いわゆるトレンチ溝内において、ゲート絶縁膜２を介して、第１のＰ−型アノード層４の表面上に設けられる絶縁ゲート電極１を有するトレンチゲート型の前記した絶縁ゲート３を備えている。
第１のＰ−型アノード層４の内部には、キャリアのライフタイムが低減された第２のＰ−型アノード層５が含まれており、この第２のＰ−型アノード層５はゲート絶縁膜２に接している。
【００３２】
アノード電極６と第１のＰ−型アノード層４とは、金属−半導体接触面１０において接触している。すなわち、金属であるアノード電極６と半導体である第１のＰ−型アノード層４とは、ショットキー接触あるいは、オーミック接触によって、電気的に接続される。
さらに、カソード電極９は、Ｎ＋型カソード層８とオーミック接触することによって、Ｎ＋型カソード層８と電気的に接続される。さらに、このＮ＋型カソード層８を介して、カソード電極９とＮ−型ドリフト層７とが電気的に接続される。
なお、第１のＰ−型アノード層４、第２のＰ−型アノード層５、Ｎ−型ドリフト層７、Ｎ＋型カソード層８の基となる半導体基板は、ケイ素（シリコン、Ｓｉ）もしくは炭化ケイ素(ＳｉＣ)から形成され、ゲート絶縁膜２は二酸化ケイ素（ＳｉＯ２）から形成される。
【００３３】
図１（ｂ）において、トレンチ溝内に形成された絶縁ゲート３が横方向（紙面の横方向）に複数個、配置されている。トレンチの幅をＷで、トレンチの間隔をＳで示している。
図１（ｂ）において、前記のトレンチ構造（溝）と絶縁ゲート３以外の図１（ａ）で示した各要素の記載は省略している。
半導体装置１００は、図１（ｂ）に示すように、図１（ａ）で示した構造が複数個、繰り返し形成され、構成されている。
なお、トレンチの幅Ｗは、トレンチの間隔Ｓよりも大きいことが望ましい。
【００３４】
《半導体装置１００の作用・特性》
次に、本発明の第１実施形態に係る半導体装置１００の作用・特性について説明する。
図２は、本発明の第１実施形態に係る半導体装置１００の絶縁ゲート電極１に負電圧を印加し、さらにカソード電極９とアノード電極６との間に、ダイオードを導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図２において、絶縁ゲート電極１をアノード電極６に対して負電圧（負バイアス）とすることで、第１のＰ−型アノード層４とゲート絶縁膜２との界面にホールキャリアの蓄積層（１４）が形成される。
【００３５】
また、同様にキャリアのライフタイムが低減された第２のＰ−型アノード層５とゲート絶縁膜２との界面においても、同濃度のホールキャリアの蓄積層（１４）が形成される。このホールキャリアの蓄積層（１４）を経由して、Ｎ−型ドリフト層７に多くのホールキャリア（１５）が注入され、ダイオードの順方向電圧(ＶＦ)が低下し、導通損失が低減する。なお、図２で電子は電子キャリア１６として表記している。
図２は、第２のＰ−型アノード層５を有する場合におけるホールキャリア分布であるが、図１９に示した第２のＰ−型アノード層５が存在しない場合のホールキャリア分布と同一である。
すなわち、絶縁ゲート電極１に負電圧を印加する場合には、第２のＰ−型アノード層５の有無は、ホールキャリア分布に影響を与えない。
【００３６】
《順方向電圧が印加された際のホールキャリアの分布》
図３は、本発明の第１実施形態に係る半導体装置１００の絶縁ゲート電極１に印加する電圧をゼロにし、カソード電極９とアノード電極６との間に、導通させる順方向電圧が印加された際のホールキャリアの分布を模式的に示す図である。
図３において、絶縁ゲート電極１に印加する電圧をゼロにすることで、第１のＰ−型アノード層４とゲート絶縁膜２との界面のホールキャリアの蓄積層が消失し、Ｎ−型ドリフト層７へのホールキャリアの注入量を抑制することができる。
さらに第１のＰ−型アノード層４の内部に設けられたキャリアのライフタイムを低減した第２のＰ−型アノード層５によって、ホールキャリアの注入を本領域（第２のＰ−型アノード層５）で阻止し、Ｎ−型ドリフト層７への注入を、本発明を適用しない場合に対しさらに抑制することができ、ゲート電圧によるホールキャリアの注入量の制御性を向上できる。
なお、図３は図１９と比較してホールキャリアの注入量が少ない分布となっている。ただし、図３と図１９は共に模式的に示しているので実際には、図４の順方向の電圧−電流特性でも説明するように、ホールキャリアの注入量は、図３と図１９との比較以上に少ない。
【００３７】
《ダイオードの順方向特性》
図４は、本発明の第１実施形態に係る半導体装置１００のダイオードの順方向特性の例を示す図である。
図４において、横軸は「順方向電圧、ＶＦ（Ｖ）」であり、縦軸は「順方向電流密度、ＪＦ（Ａ／ｃｍ２）」である。
特性線２０は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在しない場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線２１は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在しない場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。
特性線２２は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在する場合のゲート・アノード間に負バイアスを印加した際のダイオードの順方向特性である。
特性線２３は、キャリアのライフタイムが低減された第２のＰ−型アノード層５が存在する場合のゲート・アノード間にゼロバイアス印加時のダイオードの順方向特性である。
【００３８】
以上より、本発明の第１実施形態に係る半導体装置１００の第１のＰ−型アノード層４の内部に設けられたキャリアのライフタイムが低減された第２のＰ−型アノード層５の効果により、ダイオードの順方向電圧（ＶＦ）のゲート電圧制御性を、本発明を適用しない比較例２のダイオードに対し、大幅に改善できる効果を確認できる。
特に、ゲート・アノード間にゲート電圧を印加しない（ゼロバイアス）条件においては、比較例２に相当する特性線２１と本発明の第１実施形態に係る半導体装置１００の特性線２３との比較において、特性線２３で示すようにダイオードの順方向電圧（ＶＦ）が大きく上昇している。
すなわち、キャリアのライフタイムが低減された第２のＰ−型アノード層５によって、第１のＰ−型アノード層４からのホールキャリアがブロック（１７：図３）され、Ｎ−型ドリフト層７内部での伝導度変調が抑制された効果を示している。
【００３９】
《ダイオードのゲートの入力信号と対アームのＩＧＢＴのゲートの入力信号》
次に、リカバリー時における本発明の第１実施形態の効果を説明する。
図５は、本発明の第１実施形態に係る半導体装置１００のダイオードのゲート（絶縁ゲート電極１：図１）の入力信号２４、及び対アームのＩＧＢＴのゲートの入力信号２５の例を示す図である。なお、入力信号２４は負電圧と０電圧との間、入力信号２５は負電圧と正電圧との間で変化する。また、入力信号２４と入力信号２５との立ち上がりには時間ｔ１の時間差がある。
また、前記の入力信号２４および入力信号２５を適用する回路は、図１５（ａ）である。前記したように、図１５（ａ）は評価用の回路であって、実際には、図１５（ｂ）に示す回路が用いられる。
図５における入力信号２４は、図１５（ａ）の絶縁ゲートを有するダイオード４２のゲートに入力する。
また、図５における入力信号２５は、図１５（ａ）の下アームを構成するＩＧＢＴ４３のゲートに入力する。
【００４０】
ＩＧＢＴ４３のゲートの入力信号２５がオン（正電圧）になることで、絶縁ゲートを有するダイオード４２に流れていた誘導性負荷との還流電流が急峻になくなると同時に、ダイオード４２のカソード・アノード間の電圧が上昇し、ダイオード４２は急速に逆方向状態に推移する。この過渡的な状態をリカバリー状態と呼び、以下、このリカバリー状態における本発明の効果を述べる。
本発明の第１実施形態に係る半導体装置１００のダイオード４２の絶縁ゲート電極１（図１）に入力する入力信号２４（図５）を、対アームのＩＧＢＴ４３のゲートに入力する入力信号２５がオンするよりも前に、オフ（０Ｖ：図５）することで、前述した通りダイオードの順方向電圧（ＶＦ）が高い、すなわちアノード電極６（図１）からのホールキャリアの注入と伝導度変調が抑制された状態（２７：図５）で、リカバリー状態に移行することが可能となる。
【００４１】
《ダイオードのアノード電流とカソード・アノード間電圧の過渡特性》
図６は、本発明の第１実施形態に係る半導体装置１００のダイオードに図５の入力信号による制御を適用した場合における、ダイオード（１００）のアノード電流（特性線３１）と、カソード・アノード間電圧（特性線２９）の過渡特性の例を示す図である。
図６において、横軸は、時間（時間の推移：１目盛が１μｓｅｃ.）を表している。また、右側の縦軸がダイオードのカソード・アノード間電圧を示し、左側の縦軸がダイオードに流れる電流密度を示している。
また、特性線２９は、カソード・アノード間電圧を示している。特性線３０は、比較例２のダイオードに流れる電流密度の特性であり、特性線３１は本発明の第１実施形態に係る半導体装置１００のダイオードに流れる電流密度の特性である。
【００４２】
本発明の半導体装置１００のダイオードのアノード電流（特性線３１）では、カソード・アノード間の電圧が上昇する際に観られるリカバリーによる逆電流を、従来のアノード電流（特性線３０）に対して大幅に低減できる。
カソード・アノード間の電圧が上昇する本期間にておいては、リカバリー電流とカソード・アノード間電圧によって電力消費が発生するため、リカバリー電流が下がることは、リカバリー損失を低減することを示している。
このように本発明により、ゲート電圧をゼロにした際、アノード領域内部のライフタイムを低減した領域において、アノード電極からのホール注入と伝導度変調が抑制されたため、ホールがアノードに戻ることにより生ずるリカバリー電流を低減することができる。
【００４３】
＜第１実施形態の効果＞
以上より、本発明の第１実施形態によって、ゲートに負電圧を印加した際、ゼロにした際の、内部キャリア量の制御性を向上し、低導通損失と低リカバリー損失を併せ持つダイオードが実現できる。
【００４４】
≪第２実施形態≫
本発明の第２実施形態の絶縁ゲート型の縦型半導体装置（半導体装置）２００を、図７を参照して説明する。
【００４５】
《絶縁ゲート型（トレンチゲート制御型）の縦型半導体装置の断面図》
図７は、本発明の第２実施形態に係る半導体装置２００の断面構造の例を模式的に示す図である。
図７において、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３、絶縁ゲート電極１、ゲート絶縁膜２、第１のＰ−型アノード層４（第３半導体層）、第２のＰ−型アノード層５（第４半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）は、図１に示した半導体装置１００と同じ構成であるので、重複する説明は省略する。
図７の半導体装置２００が図１の半導体装置１００と異なるのは、キャリアのライフタイムが低減された第２のＮ−型ドリフト層３２（第５半導体層）を有することである。
第２のＮ−型ドリフト層３２は、Ｎ−型ドリフト層７の一部の所定の位置にライフタイムキラーを照射して形成される。そのため、第２のＮ−型ドリフト層３２は、Ｎ−型ドリフト層７（第１のＮ−型ドリフト層）の内部に形成されている。
【００４６】
この第２実施形態の半導体装置２００のダイオードは、第２のＮ−型ドリフト層３２を備えたことによって、第１実施形態の半導体装置１００のダイオードよりも、絶縁ゲート電極１に印加された電圧による内部電荷（例えばホールキャリア）の注入制御性を向上することができる。
この制御性の向上は、アノード電極６からのホールキャリアの注入を促す要因として、カソード電極９から第１のＰ−型アノード層４を介してアノード電極６へ注入される電子の濃度が一因として存在することによる。そのため、第２のＮ−型ドリフト層３２がＮ−型ドリフト層７（第１のＮ−型ドリフト層）の内部に存在することが制御性の向上に関係するのである。
次に、前記の第２のＮ−型ドリフト層３２が制御性の向上に関係することを、キャリアプロファイルを示して説明する。
【００４７】
《ホールと電子のキャリアプロファイル》
図８は、本発明の第２実施形態に係る半導体装置２００のダイオードの絶縁ゲート電極１に印加する電圧をゼロにした場合における、ホールと電子のキャリアプロファイルを模式的に示す図である。
図８において、第１のＰ−型アノード層４とキャリアのライフタイムを低減した第２のＰ−型アノード層５の作用効果については、前記した図３の説明と同じであるので、重複する説明は省略する。
図８において、図３と異なるのは、第２のＮ−型ドリフト層３２が存在することによる影響である。ホールキャリア（１７）が、キャリアのライフタイム低減された第２のＮ−型ドリフト層３２により、Ｎ−型ドリフト層７への注入（ホールキャリア１５）がブロックされ、電子（３４）が、キャリアのライフタイムが低減された第２のＮ−型ドリフト層３２により、第１のＰ−型アノード層４への注入がブロックされる効果が働き、伝導度変調をさらに抑制することができる。
なお、表記の都合上、図８と図３において、ホールや電子の個数を同じように記載しているが、実際には差異がある。
【００４８】
＜第２実施形態の効果＞
以上、本発明の第２実施形態によって、ゲートに負電圧をかけた場合のダイオードの順方向電圧と、電圧をゼロにした場合のダイオードの順方向電圧の差を広げることができる。すなわち、ゲート電圧によるダイオード特性の制御性をさらに向上することができる。
【００４９】
≪第３実施形態≫
本発明の第３実施形態の絶縁ゲート型の縦型半導体装置（半導体装置）３００を、図９を参照して説明する。
【００５０】
《絶縁ゲート型（サイドゲート制御型）の縦型半導体装置の断面図》
図９は、本発明の第３実施形態に係る半導体装置３００の断面構造の例を模式的に示す図である。
図９において、半導体装置３００は、サイドゲート制御型のダイオードである。
すなわち、ダイオードを形成するアノード電極６（第１電極）とカソード電極９（第２電極）との間に、サイドゲート制御型の絶縁ゲート（絶縁サイドゲート）３７が備えられ、絶縁ゲート３７の絶縁ゲート電極（絶縁サイドゲート電極）３５に印加する電圧によって、ダイオード特性が制御される。
また、第１のＰ−型アノード層４（第３半導体層）の中にキャリアのライフタイムが低減された第２のＰ−型アノード層５（第４半導体層）が備えられている。
【００５１】
また、Ｎ−型ドリフト層７（第２半導体層）と、このＮ−型ドリフト層７に縦方向で隣接する第１のＰ−型アノード層４と、この第１のＰ−型アノード層４とは反対側においてＮ−型ドリフト層７と縦方向で隣接するＮ＋型カソード層８（第１半導体層）を備える。
また、ゲート絶縁膜（サイドゲート絶縁膜）３６を介して、第１のＰ−型アノード層４の表面上に設けられる絶縁ゲート電極３５において、第１のＰ−型アノード層４と対向する側には、絶縁膜（酸化膜）３８が配置され、絶縁ゲート電極３５に対して片側にしか、第１のＰ−型アノード層４が存在しない、いわゆるサイドゲート型の絶縁ゲート３７を備えている。
第１のＰ−型アノード層４の内部には、キャリアのライフタイムが低減された第２のＰ−型アノード層５が含まれており、この第２のＰ−型アノード層５はゲート絶縁膜３６に接している。
【００５２】
アノード電極６と第１のＰ−型アノード層４とは、金属−半導体接触面１０において接触している。すなわち、金属であるアノード電極６と半導体である第１のＰ−型アノード層４とは、ショットキー接触、あるいは、オーミック接触によって、電気的に接続される。
さらに、カソード電極９は、Ｎ＋型カソード層８とオーミック接触することによって、Ｎ＋型カソード層８と電気的に接続される。さらに、このＮ＋型カソード層８を介して、カソード電極９とＮ−型ドリフト層７とが電気的に接続される。
なお、第１のＰ−型アノード層４、第２のＰ−型アノード層５、Ｎ−型ドリフト層７、Ｎ＋型カソード層８の基となる半導体基板は、ケイ素（シリコン、Ｓｉ）もしくは炭化ケイ素(ＳｉＣ)から形成され、ゲート絶縁膜２は二酸化ケイ素（ＳｉＯ２）から形成される。
【００５３】
本実施形態（第３実施形態）の半導体装置３００のダイオードによって、第１実施形態に記載されたダイオード（半導体装置１００）よりも、さらにリカバリー電流を低減することができる。
その理由を、図１０、図１１を参照して、次に説明する。
【００５４】
《第１実施形態および第３実施形態のダイオードのリカバリー電流の経路》
図１０は、本発明の第１実施形態に係る半導体装置１００のダイオードのリカバリー電流の経路を模式的に示す図である。
図１１は、本発明の第３実施形態に係る半導体装置３００のダイオードのリカバリー電流の経路を模式的に示す図である。
【００５５】
図１０において、半導体装置１００のダイオードのリカバリー電流の経路は、Ｎ−型ドリフト層７からの経路７０以外に、絶縁ゲート３に対して、対向する領域から回りこんでアノード電極６に戻るリカバリー電流の経路７１が存在する。
一方で、図１１において、半導体装置３００のダイオードでは、Ｎ−型ドリフト層７からの経路７０と経路７２は存在するが、図１０に示した、前記の対向する領域から回りこんでアノード電極６に戻るリカバリー電流の経路３９に相当する電流経路は存在しない。
したがって、リカバリー電流量を削減でき、リカバリー損失の低減効果をさらに向上することができる。
【００５６】
＜第３実施形態の効果＞
すなわち、本発明の第３実施形態である半導体装置３００のダイオードは、第１実施形態である半導体装置１００のダイオードに対し、導通損失とリカバリー損失をさらに向上した高効率性能を実現することができる。
【００５７】
≪第４実施形態≫
本発明の第４実施形態として、絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を、図１２を参照して説明する。
【００５８】
《絶縁ゲート型の縦型半導体装置の駆動ゲート信号》
図１２は、本発明の第４実施形態における絶縁ゲート型の縦型半導体装置を駆動する駆動ゲート信号を示す図である。
図１２において、本発明の第１〜第３実施形態の半導体装置のダイオードを図１５に示す駆動回路に用いる場合に、絶縁ゲートを有するダイオード４２のゲートの入力信号２４、及び対アームのＩＧＢＴ４３のゲートの入力信号２５を示している。
また、横軸は時間（時間の推移）であり、縦軸は入力信号２４、２５のそれぞれの電圧を表している。
【００５９】
図１２において、対アームのＩＧＢＴ４３（図１５）のゲートの入力信号２５がオン（正電圧）になることで、ダイオード４２（図１５）に流れていた誘導性負荷４１（図１５）との還流電流が急峻になくなると同時に、ダイオード４２のカソード・アノード間の電圧が上昇し、ダイオード４２は急速に逆方向状態に推移する。
この過渡的な状態がリカバリー状態（２８：図１２）である。低リカバリー電流、即ち低リカバリー損失を実現するには、リカバリー直前に、ダイオード４２のゲートの入力信号２４をオフ（０Ｖ）して、ホールキャリアの注入電荷量を低減する状態（２７、時間ｔ２）を作ることが必要である。
【００６０】
この過程において、ダイオード４２のゲートの入力信号２４がオン（負電圧）してホールキャリアの注入量が上昇した状態から、オフ（０Ｖ）して注入量が低減された状態に至るまで、ホールキャリアのライフタイムによって、ホールキャリアを消失することが必要である。その間の時間ｔ２は、オフ信号（０Ｖ）を入力してからホールキャリアのライフタイムを考慮し、２μ秒以上、とることが望ましい。
２μ秒以上の期間（時間ｔ２）を設けた後、対アームのＩＧＢＴ４３のゲートの入力信号２５をオン（正電圧）することで、ダイオード４２はリカバリー状態となるが、低リカバリー電流、即ち低リカバリー損失性能を実現できる。
【００６１】
≪第５実施形態：半導体装置の製造方法≫
本発明の第５実施形態の半導体装置（絶縁ゲート型の縦型半導体装置）の製造方法を、図１３を参照して説明する。
図１３は、本発明の第５実施形態に係る半導体装置１００（図１）の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層５が形成される前の半導体装置１００の状態を表し、（ｂ）は第２のＰ−型アノード層５が形成された後の半導体装置１００の状態を表している。
本発明の第５実施形態は、トレンチゲート制御型のダイオードの製造方法であって、特に第１のＰ−型アノード層４内に第２のＰ−型アノード層５を形成する方法について説明する。
【００６２】
図１３（ａ）、（ｂ）において、半導体装置（１００）は、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３、絶縁ゲート電極１、ゲート絶縁膜２、第１のＰ−型アノード層４（第３半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）を備えている。
図１３（ａ）と図１３（ｂ）の相違は、第２のＰ−型アノード層５（第４半導体層）の有無である。次に第２のＰ−型アノード層５（第４半導体層）の製造方法について説明する。なお、第２のＰ−型アノード層５（第４半導体層）以外の製造方法については、説明を省略する。
【００６３】
図１３（ａ）に示した状態において、第１のＰ−型アノード層４の一部の所定の位置に向けてヘリウム（Ｈｅ）、プロトン（Ｐ、Ｈ＋）、電子線などを主としたライフタイムキラーを照射（６３）する。
このライフタイムキラーの照射を受けた部分の第１のＰ−型アノード層４は、結晶構造にダメージ（結晶欠陥）が生じ、キャリア（ホールおよび電子）が移動しにくい、キャリアのライフタイムが低減した第２のＰ−型アノード層５が形成される。
この第２のＰ−型アノード層５が形成された状態を示すのが図１３（ｂ）である。
なお、前記したように、図１３（ｂ）における第２のＰ−型アノード層５は、第１のＰ−型アノード層４を基にライフタイムキラーを照射して形成されるので、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に含まれる。
【００６４】
＜第５実施形態の効果＞
以上、第２のＰ−型アノード層５を第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置（ゲート制御型ダイオード）が得られる。
【００６５】
≪第６実施形態：半導体装置の製造方法≫
本発明の第６実施形態の半導体装置（絶縁ゲート型の縦型半導体装置）の製造方法を、図１４を参照して説明する。
図１４は、本発明の第６実施形態に係る半導体装置３００（図９）の製造方法の例を示す図であり、（ａ）は第２のＰ−型アノード層５が形成される前の半導体装置の状態を表し、（ｂ）は第２のＰ−型アノード層５が形成された後の半導体装置の状態を表している。
本発明の第６実施形態は、サイドゲート制御型のダイオードの製造方法であって、特に第１のＰ−型アノード層４内に第２のＰ−型アノード層５を形成する方法について説明する。
【００６６】
図１４（ａ）、（ｂ）において、半導体装置（３００）は、アノード電極６（第１電極）、カソード電極９（第２電極）、絶縁ゲート３７、絶縁ゲート電極３５、ゲート絶縁膜３６、酸化膜３８、第１のＰ−型アノード層４（第３半導体層）、Ｎ−型ドリフト層７（第２半導体層）、Ｎ＋型カソード層８（第１半導体層）を備えている。
図１４（ａ）と図１４（ｂ）の相違は、第２のＰ−型アノード層５（第４半導体層）の有無である。次に第２のＰ−型アノード層５（第４半導体層）の製造方法について説明する。なお、第２のＰ−型アノード層５（第４半導体層）以外の製造方法については、説明を省略する。
【００６７】
図１４（ａ）に示した状態において、第１のＰ−型アノード層４の一部の所定の位置に向けてヘリウム（Ｈｅ）、プロトン（Ｐ、Ｈ＋）、電子線などを主としたライフタイムキラーを照射（６３）する。
このライフタイムキラーの照射を受けた部分の第１のＰ−型アノード層４は、結晶構造にダメージ（結晶欠陥）が生じ、キャリア（ホールおよび電子）が移動しにくい、キャリアのライフタイムが低減した第２のＰ−型アノード層５が形成される。
この第２のＰ−型アノード層５が形成された状態を示すのが図１４（ｂ）である。
なお、前記したように、図１４（ｂ）における第２のＰ−型アノード層５は、第１のＰ−型アノード層４を基にライフタイムキラーを照射して形成されるので、第２のＰ−型アノード層５は、第１のＰ−型アノード層４の内部に含まれる。
【００６８】
＜第６実施形態の効果＞
以上、第２のＰ−型アノード層５を第１のＰ−型アノード層４の一部の所定の位置にライフタイムキラーを照射して形成されるので、製作工程上、容易に、かつ低コストで所望の特性の半導体装置（ゲート制御型ダイオード）が得られる。
【００６９】
≪第７実施形態：半導体回路の駆動装置≫
本発明の第７実施形態の半導体回路（半導体装置）の駆動装置を、図１５を参照して説明する。
図１５は、本発明の第７実施形態に係る半導体回路（半導体装置）の駆動装置の回路構成の例を示す図であり、（ａ）は特性評価用の回路構成を示し、（ｂ）はインバータとして用いる回路の部分構成を示している。
図１５（ａ）、（ｂ）に示すように、例えば下アームを構成するＩＧＢＴ４３（スイッチング素子）に対して、絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２は、上アームを構成するＩＧＢＴに逆並列に接続される還流ダイオードとして用いられる。
そして、制御回路４６、ゲート駆動回路４５、遅延回路ブロック４４によって、ＩＧＢＴ４３と絶縁ゲートを有するダイオード４２は、制御される。
【００７０】
なお、遅延回路ブロック４４は、ＩＧＢＴ４３のゲートとダイオード４２のゲートの遅延タイミングを生成する。そして、図１２を参照して第４実施形態において示した通り、対アームのＩＧＢＴ４３がオンして、ダイオード４２がリカバリー状態に至る直前に、ダイオード４２の絶縁ゲート（３：図１）がオフする様に制御している。
なお、遅延回路ブロック４４に備えられる遅延定数回路（不図示）は、抵抗と容量から成るいわゆるＲＣ遅延回路が主なものである。
また、ゲート駆動回路４５は、制御回路４６からの入力を、ＩＧＢＴ４３とダイオード４２のそれぞれのゲートの入力信号に変換するレベルシフト回路の機能が主なものである。
【００７１】
また、本実施形態（第７実施形態）において、図１５（ａ）では、上アームにダイオード４２を配置し、下アームにＩＧＢＴ４３を配置し、インバータ回路を部分的に抽出して記載しているが、実際のインバータには、図１５（ｂ）に示す様に、上アームにもＩＧＢＴが、下アームにもダイオードが配置され、これらに対しても前述の駆動回路網が配置される。
以上の回路構成で制御回路４６が上アームと下アームを統合的に制御することによって、直流電源４０の直流電力（直流電圧）は、交流電力（交流電圧）に変換され、誘導性負荷（例えばモータの一部）４１に交流電力（交流電圧）が供給される。
【００７２】
＜第７実施形態の効果＞
以上、制御回路４６、ゲート駆動回路４５、遅延回路ブロック４４を備える半導体回路（半導体装置）の駆動装置によって、低損失のインバータ等の電力変換装置が提供できる。
【００７３】
≪第８実施形態：電力変換装置≫
次に、第１〜第３実施形態のいずれかの半導体装置を備えた電力変換装置について説明する。
図１６は、本発明の第８実施形態に係る電力変換装置の回路構成の例を示す図である。なお、三相交流モータ４８は、電力変換装置に含まれていない。
図１６において、ＩＧＢＴ４３Ｕ（スイッチング素子）と絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２Ｕとによって上アームが、ＩＧＢＴ４３Ｄ（スイッチング素子）と絶縁ゲートを有するダイオード（ゲート制御型ダイオード）４２Ｄとによって下アームとが構成されている。この上アームと下アームの組によって、１相分の電力変換用のレッグが構成されている。
この電力変換用のレッグは、３組あって、それぞれＵ相、Ｖ相、Ｗ相の交流電力（交流電圧）を生成する。
【００７４】
３個のＩＧＢＴ４３Ｕと３個のＩＧＢＴ４３Ｄのゲートにはそれぞれ遅延回路ブロック４４（計６個）の出力信号が入力している。
また、合計６個のゲート駆動回路４５がそれぞれダイオード４２Ｕ（計３個）とダイオード４２Ｄ（計３個）、および遅延回路ブロック４４（計６個）を駆動している。
また、制御回路４６は、合計６個のゲート駆動回路４５を統合的に制御することにより、直流電源４０の直流電力（直流電圧）は、３相交流電力（３相交流電圧）に変換され、三相交流モータ４８に供給される。
【００７５】
＜第８実施形態の効果＞
以上、第１〜第３実施形態の半導体装置、すなわち絶縁ゲートを有するダイオード４２を、インバータを構成するＩＧＢＴに逆並列に接続される還流ダイオードとして用いることにより、低損失の電力変換装置が提供できる。
【００７６】
≪その他の実施形態≫
なお、本発明は、以上に説明した実施形態に限定されるものでなく、さらに様々な変形例が含まれる。例えば、前記の実施形態は、本発明をわかりやすく説明するために、詳細に説明したものであり、必ずしも説明したすべての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成の一部で置き換えることが可能であり、さらに、ある実施形態の構成に他の実施形態の構成の一部または全部を加えることも可能である。
以下に、その他の実施形態や変形例について、さらに説明する。
【００７７】
《第２のＰ−型アノード層５とＮ−型ドリフト層７との関係》
図１に示した第１実施形態、図７に示した第２実施形態、および図９で示した第３実施形態において、キャリアのライフタイムが低減された第２のＰ−型アノード層５と、Ｎ−型ドリフト層７とは接せずに記載されているが、第２のＰ−型アノード層５とＮ−型ドリフト層７とが接していても、同様の効果が得られる。
【００７８】
《アノード電極６と第２のＰ−型アノード層５との関係》
図１（ａ）に示した第１実施形態において、アノード電極６と第１のＰ−型アノード層４が接触していることを説明したが、それのみならず、アノード電極６と第２のＰ−型アノード層５が接触していてもよい。
前記したように、第２のＰ−型アノード層５は、第１のＰ−型アノード層４にライフタイムキラーが照射されて形成されるが、照射される位置がアノード電極６の近接した領域にも到達している場合には、アノード電極６と第２のＰ−型アノード層５が接触して形成される。
このとき、アノード電極６と第２のＰ−型アノード層５とは、金属−半導体の接触となるので、ショットキー接触あるいは、オーミック接触となる。
特に、アノード電極６と第２のＰ−型アノード層５がショットキー接触している場合にダイオード特性が変化して、この特性が望ましい用途には、この構造を用いることもできる。
【００７９】
《アニール》
図１３を参照して第５実施形態の半導体製造方法において、ライフタイムキラーの照射により、第１のＰ−型アノード層４の結晶構造にダメージ（結晶欠陥）が生じさせ、キャリアのライフタイムが低減した第２のＰ−型アノード層５を形成する方法について説明した。
この際、第１のＰ−型アノード層４や第２のＰ−型アノード層５にリーク等が生ずるような大きな結晶欠陥が生じている可能性がある場合には、アニール処理を行ってもよい。
このアニール処理は、必要以上の結晶欠陥を回復するものであって、かつ、第２のＰ−型アノード層５は、キャリアのライフタイムが低減した状態を保つ程度に行われる必要がある。
そのため、前記のアニール処理は、数１００℃で行われることが望ましい。
【００８０】
《Ｐ型とＮ型の逆の構成》
図１において、第１半導体層（Ｎ＋型カソード層）と第２半導体層（Ｎ−型ドリフト層）をＮ型の半導体層で構成し、また、第３半導体層（第１のＰ−型アノード層）と第４半導体層（第２のＰ−型アノード層）をＰ型の半導体層で構成する説明をした。
しかしながら、これらのＰ型とＮ型の半導体の構成を逆にしてもよい。ただし、電源やスイッチング素子の極性を逆にする。また、制御方法もそれらの極性を反映した方法をとる。
【００８１】
《遅延回路ブロック４４とゲート駆動回路４５との関係》
図１５を参照して第７実施形態の説明では、遅延定数回路を含む遅延回路ブロック４４は、ゲート駆動回路４５の後段に挿入された例を示しているが、ゲート駆動回路４５の前段に配置して、ＩＧＢＴ４３のゲート入力とダイオード４２のゲート入力用に、それぞれゲート駆動回路４５を設ける回路ブロック構成でもよい。
【００８２】
《スイッチング素子》
図１５、図１６において、スイッチング素子をＩＧＢＴで説明したが、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）やスーパージャンクションＭＯＳＦＥＴの場合でも、同じように、本実施形態の電力変換装置は、有効である。
【００８３】
《絶縁ゲートを有するダイオードを搭載する機器》
図１５または図１６において、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを、インバータとしての電力変換装置に備えた例を説明したが、これに限定されない。
例えば、交流電力を直流電力に変換するコンバータのスイッチング素子（ＩＧＢＴ）に逆並列に接続される還流ダイオードとして、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを備えてもよい。
また、電力変換装置に限らず、昇圧回路装置や力率改善装置などの機器に、本発明の実施形態に係る半導体装置である絶縁ゲートを有するダイオード４２、４２Ｕ、４２Ｄを備えてもよい。
【符号の説明】
【００８４】
１    絶縁ゲート電極
２    ゲート絶縁膜
３    絶縁ゲート
４    第１のＰ−型アノード層（第３半導体層）
５    第２のＰ−型アノード層（第４半導体層）
６    アノード電極（第１電極）
７    Ｎ−型ドリフト層、第１のＮ−型ドリフト層（第２半導体層）
８    Ｎ＋型カソード層（第１半導体層）
９    カソード電極（第２電極）
１０    金属−半導体接触面
１４、１５、１７    ホールキャリア
１６    電子キャリア
３２    第２のＮ−型ドリフト層（第５半導体層）
３５    絶縁ゲート電極、絶縁サイドゲート電極
３６    サイドゲート絶縁膜
３７    絶縁ゲート、絶縁サイドゲート
３８    絶縁膜
４０    直流電源
４１    誘導性負荷(インダクタンス)
４２、４２Ｕ、４２Ｄ    ゲート制御型ダイオード（半導体装置）
４３、４３Ｕ、４３Ｄ    ＩＧＢＴ（スイッチング素子）
４４    遅延回路ブロック
４５    ゲート駆動回路
４６    制御回路
４７    ダイオード
４８    誘導性負荷（モータ）
１００、２００、３００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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