(57)【特許請求の範囲】
【請求項１】
直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路を駆動する駆動装置であって、
前記第１スイッチング素子のゲートを駆動する第１ゲート駆動回路および前記第２スイッチング素子のゲートを駆動する第２ゲート駆動回路を有するゲート駆動部と、
前記第１スイッチング素子のロー側の電位である第１基準電位を正電位側とし、負電位側を第１負電位とした前記ゲート駆動部に供給する負側電源と、
前記第１スイッチング素子のハイ側の電位である第２基準電位を正電位側とし、負電位側を第２負電位とした前記ゲート駆動部に供給するための負側キャパシタと、
前記第１ゲート駆動回路および前記第２ゲート駆動回路のうちハイサイドの駆動回路の電位状態に基づいて、前記負側キャパシタを充電する充電タイミングを検出するタイミング検出回路と、
前記充電タイミングにおいて、前記負側電源を用いて前記負側キャパシタを充電する充電回路と
を備え、
前記タイミング検出回路は、前記第２基準電位および前記第１負電位の差が基準電圧以下であることを条件として、前記充電タイミングを検出する、
駆動装置。
【請求項２】
直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路を駆動する駆動装置であって、
前記第１スイッチング素子のゲートを駆動する第１ゲート駆動回路および前記第２スイッチング素子のゲートを駆動する第２ゲート駆動回路を有するゲート駆動部と、
前記第１スイッチング素子のロー側の電位である第１基準電位を正電位側とし、負電位側を第１負電位とした前記ゲート駆動部に供給する負側電源と、
前記第１スイッチング素子のハイ側の電位である第２基準電位を正電位側とし、負電位側を第２負電位とした前記ゲート駆動部に供給するための負側キャパシタと、
前記第１ゲート駆動回路および前記第２ゲート駆動回路のうちハイサイドの駆動回路の電位状態に基づいて、前記負側キャパシタを充電する充電タイミングを検出するタイミング検出回路と、
前記充電タイミングにおいて、前記負側電源を用いて前記負側キャパシタを充電する充電回路と、
前記第１基準電位を負電位側とし、正電位側を第１正電位とした前記ゲート駆動部に供給する正側電源と、
前記第２基準電位を負電位側とし、正電位側を第２正電位とした前記ゲート駆動部に供給するための正側キャパシタと、
前記正側電源の正側端子から前記正側キャパシタへと向かう電流を通過させ、逆方向の電流を遮断する第１整流器と、
を備え、
前記タイミング検出回路は、前記正側電源から前記正側キャパシタへと流れる電流が第３閾値以上であることを条件として、前記充電タイミングを検出する、
駆動装置。
【請求項３】
前記第１基準電位を負電位側とし、正電位側を第１正電位とした前記ゲート駆動部に供給する正側電源と、
前記第２基準電位を負電位側とし、正電位側を第２正電位とした前記ゲート駆動部に供給するための正側キャパシタと、
前記正側電源の正側端子から前記正側キャパシタへと向かう電流を通過させ、逆方向の電流を遮断する第１整流器と
を備える請求項１に記載の駆動装置。
【請求項４】
前記タイミング検出回路は、前記第２基準電位および前記第１負電位を分圧した分圧電圧が第１閾値以下であることを条件として、前記充電タイミングを検出する請求項１に記載の駆動装置。
【請求項５】
前記タイミング検出回路は、前記分圧電圧を前記第１閾値より大きい第２閾値以下にクランプする請求項４に記載の駆動装置。
【請求項６】
前記タイミング検出回路は、前記第１スイッチング素子をオンとすることを前記第１ゲート駆動回路に指示する第１ゲート制御信号を入力したことを更に条件として、前記充電タイミングを検出する請求項１から５のいずれか一項に記載の駆動装置。
【請求項７】
前記充電回路は、前記充電タイミングにおいて前記第１負電位および前記第２負電位の間を接続する第３スイッチング素子を有する請求項１または２に記載の駆動装置。
【請求項８】
前記第１基準電位側から前記第２基準電位側へと向かう電流を通過させ、逆方向の電流を遮断する第２整流器を更に備える請求項１から７のいずれか一項に記載の駆動装置。
【請求項９】
前記第１スイッチング素子は、前記スイッチ回路におけるローサイドのスイッチング素子であり、
前記第２スイッチング素子は、前記スイッチ回路におけるハイサイドのスイッチング素子である
請求項２または３に記載の駆動装置。
【請求項１０】
前記第１ゲート駆動回路は、前記第１正電位および前記第１負電位を駆動電圧として受け取り、
前記第２ゲート駆動回路は、前記第２正電位および前記第２負電位を駆動電圧として受け取る
請求項９に記載の駆動装置。
【請求項１１】
前記第２スイッチング素子のゲートを制御するための、前記第１基準電位を基準とする第１ゲート制御信号をレベルシフトして、前記第２基準電位を基準とする第２変換ゲート制御信号を生成するレベルシフト回路を更に備え、
前記第２ゲート駆動回路は、前記第２変換ゲート制御信号に応じて前記第２スイッチング素子のゲートを駆動する
請求項９または１０に記載の駆動装置。
【請求項１２】
前記レベルシフト回路は、
前記第２正電位および前記第２負電位の間に順に直列に接続されたレベルシフト抵抗およびレベルシフト用スイッチング素子と、
前記第２基準電位側から前記レベルシフト抵抗および前記レベルシフト用スイッチング素子の間の接続点へと向かう電流を通過させ、逆方向の電流を遮断するレベルシフト用整流器と
を有する請求項１１に記載の駆動装置。
【請求項１３】
前記負側キャパシタは、前記正側キャパシタよりも容量が小さい請求項２または３に記載の駆動装置。
【請求項１４】
請求項１から１３のいずれか一項に記載の駆動装置と、
前記第１スイッチング素子および前記第２スイッチング素子と
を備える電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置及び電力変換装置に関する。
【背景技術】
【０００２】
電力変換装置（インバータとも呼ぶ）は、例えば、ハイサイド及びローサイドのそれぞれに配される２つのスイッチング素子及びこれらのゲートをそれぞれ駆動する２つのゲート駆動回路を含んで構成される。ここで、スイッチング素子を高速でスイッチオフするために、ゲートに負電圧を入力することがある。そのため、各ゲート駆動回路において、スイッチング素子をオン及びオフするためにゲートに入力する正電圧及び負電圧をそれぞれ供給する駆動電源（正側電源及び負側電源とも呼ぶ）として、フローティングされた２つの駆動電源が必要となる。【０００３】
そこで、例えば特許文献１から３には、ハーフブリッジ構成された電力変換装置において、キャパシタを用いて、ローサイドからハイサイドのゲート駆動回路に電源電圧を供給するブートストラップ回路を設けることで、ハイサイドに能動的な電圧源を持たないシンプルな構成とする技術が開示されている。
特許文献１  特開２０１０−３５３８９号公報
特許文献２  特開２０１１−６６９６３号公報
特許文献３  特開２０１３−１７９８２１号公報
【解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のブートストラップ回路は、ローサイドに正側及び負側電源を備え、ハイサイドに正電源用及び負電源用の２つのキャパシタ（それぞれ、正側及び負側キャパシタとも呼ぶ）と負側キャパシタを充電するための追加の駆動電源とを必要とする。また、特許文献２に記載のブートストラップ回路は、ローサイドに正側及び負側電源を備え、ハイサイドに正側及び負側キャパシタを備え、ハイサイドのスイッチング素子をオフ且つローサイドのスイッチング素子をオンすると同時に追加のスイッチング素子により負側電源を負側キャパシタに接続してこれを充電する。しかし、負側キャパシタの充電タイミングを制御することができない。また、特許文献３に記載のブートストラップ回路は、ローサイドに正側及び負側電源、ハイサイドに正側及び負側キャパシタ並びに追加のスイッチング素子を備え、ローサイドのスイッチング素子がオンのときに正側キャパシタを充電するとともに追加のスイッチング素子をオンして負側キャパシタを負電源として使用し、ハイサイドのスイッチング素子がオンのときに追加のスイッチング素子をオフして正側キャパシタを用いて負側キャパシタを充電する。しかし、正側キャパシタの電位が大きく変動し、伝搬遅延時間等に影響するおそれがある。
【一般的開示】
【０００５】
（項目１）
直列に接続された第１スイッチング素子および第２スイッチング素子を有するスイッチ回路を駆動する駆動装置であってよい。
駆動装置は、第１スイッチング素子のゲートを駆動する第１ゲート駆動回路および第２スイッチング素子のゲートを駆動する第２ゲート駆動回路を有するゲート駆動部を備えてよい。
駆動装置は、第１スイッチング素子のロー側の電位である第１基準電位を正電位側とし、負電位側を第１負電位としたゲート駆動部に供給する負側電源を備えてよい。
駆動装置は、第１スイッチング素子のハイ側の電位である第２基準電位を正電位側とし、負電位側を第２負電位としたゲート駆動部に供給するための負側キャパシタを備えてよい。
駆動装置は、第１ゲート駆動回路および第２ゲート駆動回路のうちハイサイドの駆動回路の電位状態に基づいて、負側キャパシタを充電する充電タイミングを検出するタイミング検出回路を備えてよい。
駆動装置は、充電タイミングにおいて、負側電源を用いて負側キャパシタを充電する充電回路を備えてよい。
【０００６】
（項目２）
駆動装置は、第１基準電位を負電位側とし、正電位側を第１正電位としたゲート駆動部に供給する正側電源を備えてよい。
駆動装置は、第２基準電位を負電位側とし、正電位側を第２正電位としたゲート駆動部に供給するための正側キャパシタを備えてよい。
駆動装置は、正側電源の正側端子から正側キャパシタへと向かう電流を通過させ、逆方向の電流を遮断する第１整流器を備えてよい。
【０００７】
（項目３）
タイミング検出回路は、第１正電位、第２正電位、第１基準電位、第２基準電位、第１負電位、および第２負電位の少なくとも１つに基づいて、充電タイミングを検出してよい。
【０００８】
（項目４）
タイミング検出回路は、第２基準電位および第１負電位の差が基準電圧以下であることを条件として、充電タイミングを検出してよい。
【０００９】
（項目５）
タイミング検出回路は、第２基準電位および第１負電位を分圧した分圧電圧が第１閾値以下であることを条件として、充電タイミングを検出してよい。
【００１０】
（項目６）
タイミング検出回路は、分圧電圧を第１閾値より大きい第２閾値以下にクランプしてよい。
【００１１】
（項目７）
タイミング検出回路は、正側電源から正側キャパシタへと流れる電流が第３閾値以上であることを条件として、充電タイミングを検出してよい。
【００１２】
（項目８）
タイミング検出回路は、第１スイッチング素子をオンとすることを第１ゲート駆動回路に指示する第１ゲート制御信号を入力したことを更に条件として、充電タイミングを検出してよい。
【００１３】
（項目９）
充電回路は、充電タイミングにおいて第１負電位および第２負電位の間を接続する第３スイッチング素子を有してよい。
【００１４】
（項目１０）
駆動装置は、第１基準電位側から第２基準電位側へと向かう電流を通過させ、逆方向の電流を遮断する第２整流器を更に備えてよい。
【００１５】
（項目１１）
第１スイッチング素子は、スイッチ回路におけるローサイドのスイッチング素子であってよい。
第２スイッチング素子は、スイッチ回路におけるハイサイドのスイッチング素子であってよい。
【００１６】
（項目１２）
第１ゲート駆動回路は、第１正電位および第１負電位を駆動電圧として受け取ってよい。
第２ゲート駆動回路は、第２正電位および第２負電位を駆動電圧として受け取ってよい。
【００１７】
（項目１３）
駆動装置は、第２スイッチング素子のゲートを制御するための、第１基準電位を基準とする第１ゲート制御信号をレベルシフトして、第２基準電位を基準とする第２変換ゲート制御信号を生成するレベルシフト回路を更に備えてよい。
第２ゲート駆動回路は、第２変換ゲート制御信号に応じて第２スイッチング素子のゲートを駆動してよい。
【００１８】
（項目１４）
レベルシフト回路は、第２正電位および第２負電位の間に順に直列に接続されたレベルシフト抵抗およびレベルシフト用スイッチング素子を有してよい。
レベルシフト回路は、第２基準電位側からレベルシフト抵抗およびレベルシフト用スイッチング素子の間の接続点へと向かう電流を通過させ、逆方向の電流を遮断するレベルシフト用整流器を有してよい。
【００１９】
（項目１５）
負側キャパシタは、正側キャパシタよりも容量が小さくてよい。
【００２０】
（項目１６）
電力変換装置は、項目１から１５のいずれか一項に記載の駆動装置を備えてよい。
電力変換装置は、第１スイッチング素子および第２スイッチング素子を備えてよい。
【００２１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態に係る駆動装置及びこれを含んで構成される電力変換装置の構成を示す。
【図２】ハイサイドのゲート駆動回路の入力閾値範囲を示す。
【図３】入力回路の入力閾値範囲を示す。
【図４】レベルシフト回路の構成をハイサイドのゲート駆動回路及びツェナーダイオードとともに示す。
【図５】タイミング検出回路の構成を示す。
【図６】タイミング検出回路の動作波形の一例を示す。
【図７】駆動装置及び電力変換装置における動作波形の一例を示す。
【図８】変形例に係る駆動装置及びこれを含んで構成される電力変換装置の構成を示す。
【図９】変形例に係るタイミング検出回路の構成を示す。
【図１０】変形例に係るタイミング検出回路の動作波形の一例を示す。
【発明を実施するための形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
図１は、本実施形態に係る駆動装置１００及びこれを含んで構成される電力変換装置１１０の構成を示す。駆動装置１００は、電力変換装置１１０においてハイサイドに能動的な駆動電源を設けることなく、ハイサイドに設けられた駆動電源用のキャパシタを充電するタイミングを制御することによりスイッチング素子の負電源駆動を可能とするものである。電力変換装置１１０は、スイッチ回路１０及び駆動装置１００を備える。
【００２５】
スイッチ回路１０は、スイッチング素子１１，１２及び整流素子１３，１４を有し、これらより負荷Ｌ及び電源ＥＶに対してハーフブリッジ型のスイッチ回路を構成する。なお、電源ＥＶの正極側及び負極側をそれぞれハイサイド（ＨＳ）及びローサイド（ＬＳ）と呼ぶ。
【００２６】
スイッチング素子１１，１２は、一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とする。なお、スイッチング素子１１，１２として、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を採用してもよい。スイッチング素子１１，１２は、ゲート電極（単にゲートとも呼ぶ）、コレクタ電極（単にコレクタとも呼ぶ）、及びエミッタ電極（単にエミッタとも呼ぶ）を有する。スイッチング素子１１，１２は、スイッチング素子１１のエミッタとスイッチング素子１２のコレクタとを接続することで直列に接続され、それぞれハイサイド及びローサイドに配される。
【００２７】
整流素子１３，１４は、一例として、フリーホイールダイオード（ＦＷＤ）とする。整流素子１３，１４は、それぞれスイッチング素子１１，１２に逆並列に接続される。なお、スイッチング素子１１，１２が寄生ダイオードを含む場合、整流素子１３，１４を設けなくてもよい。
【００２８】
スイッチ回路１０において、スイッチング素子１１は、コレクタ及びエミッタをそれぞれ電源ＥＶの正極及び負荷Ｌの一端に接続し、スイッチング素子１２は、コレクタ及びエミッタをそれぞれ負荷Ｌの一端及び電源ＥＶの負極に接続する。ただし、負荷Ｌの他端は電源ＥＶの負極に接続する。ここで、スイッチング素子１２のハイ側及びロー側の電位（すなわち、負荷Ｌの一端及び他端の電位）をそれぞれの動作の基準となる基準電位ＶＳ，ＣＯＭ（それぞれ第２及び第１基準電位の一例）と示す。
【００２９】
駆動装置１００は、外部から入力される制御信号ＩＮに従ってスイッチ回路１０を駆動する装置である。駆動装置１００は、ゲート駆動部２０及びブートストラップ回路４０を有する。
【００３０】
ゲート駆動部２０は、スイッチング素子１１，１２のゲートを駆動してスイッチ回路１０を駆動するユニットであり、入力回路２３、フィルタ遅延回路２４、パルス生成回路２５、及びレベルシフト回路３０、ゲート駆動回路２１，２２、及びツェナーダイオード２６，２７を含む。なお、一例として、駆動装置１００外に配されるマイクロプロセッサ９により基準電位ＣＯＭに対する制御信号ＩＮが生成され、ゲート駆動部２０に入力される。
【００３１】
入力回路２３は、制御信号ＩＮに従って、スイッチング素子１１，１２のゲートを制御するためのゲート制御信号ＨＩＮ，ＬＩＮを生成する。ゲート制御信号ＨＩＮ，ＬＩＮは、後段のフィルタ遅延回路２４に入力される。
【００３２】
フィルタ遅延回路２４は、ゲート制御信号ＨＩＮ，ＬＩＮからノイズを除去するとともに、それらの一方に対して他方を遅延させて、ＨＲＤＶ，ＬＤＲＶ信号を出力する。例えば、ゲート制御信号ＨＩＮの立下りに対してゲート制御信号ＬＩＮの立上りを遅延させるとともにゲート制御信号ＬＩＮの立下りに対してゲート制御信号ＨＩＮの立上りを遅延させることにより、スイッチング素子１１，１２の同時オンが防止される。
【００３３】
パルス生成回路２５は、ゲート制御信号ＨＤＲＶからレベルシフト回路３０に入力する制御信号ＳＥＴ，ＲＥＳを生成する。ここで、制御信号ＳＥＴ，ＲＥＳは、それぞれ、ゲート制御信号ＨＤＲＶの立上り及び立下りに応じて生成されるパルス信号を含む。
【００３４】
レベルシフト回路３０は、スイッチング素子１１のゲートを制御するための変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮを生成する。変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮは、負電位ＧＮＤを基準とするゲート制御信号ＨＤＲＶ（これから生成される制御信号ＳＥＴ，ＲＥＳ）をレベルシフトして負電位ＭＶＳを基準とする信号に変換することにより生成される。レベルシフト回路３０の構成については後述する。
【００３５】
ゲート駆動回路２１，２２は、それぞれ、ハイサイド及びローサイドに配され、スイッチング素子１１，１２のゲートを駆動する。
【００３６】
ゲート駆動回路２１は、レベルシフト回路３０により生成される変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮに従ってゲート駆動信号ＨＯを生成し、スイッチング素子１１のゲートに入力する。ここで、ゲート駆動信号ＨＯは、スイッチング素子１１をターンオン及びオフするための正電圧及び負電圧信号の間で切り換えられ、これらはゲート駆動回路２１がそれぞれ正側及び負側キャパシタ４１，４２から駆動電圧として受け取る正電位ＶＢ（第２正電位の一例）及び負電位ＭＶＳ（第２負電位の一例）を利用して生成される。図２に示すゲート駆動回路２１の入力閾値範囲より分かるように、負電位ＭＶＳは、基準電位ＶＳから負側キャパシタ４２の充電電圧（ＶＳ−ＭＶＳ）に相当するオフセット電圧分降下させた電位を有し、ゲート制御信号ＨＯは、正電位ＶＢと負電位ＭＶＳとの間の電圧範囲が与えられることとなる。
【００３７】
ゲート駆動回路２２は、入力回路２３により生成される制御信号ＬＩＮを経由し、フィルタ遅延回路２４により生成される制御信号ＬＤＲＶに従ってゲート駆動信号ＬＯが生成され、スイッチング素子１２のゲートに入力される。ここで、ゲート駆動信号ＬＯは、スイッチング素子１２をターンオン及びオフするための正電圧及び負電圧信号の間で切り換えられ、これらはゲート駆動回路２２がそれぞれ正側及び負側電源ＶＣＣＨ，ＶＣＣＬから駆動電圧として受け取る正電位ＶＬ（第１正電位の一例）及び負電位ＧＮＤ（第１負電位の一例）を利用して生成される。図３に示す入力回路２３の入力閾値範囲より分かるように、負電位ＧＮＤは、基準電位ＣＯＭから負側電源ＶＣＣＬの電源電圧（ＣＯＭ−ＧＮＤ）に相当するオフセット電圧分降下させた電位を有し、制御信号ＩＮは、正電位ＶＬと基準電位ＣＯＭとの間の電圧範囲が与えられるが、ゲート制御信号ＬＤＲＶは正電位ＶＬと負電位ＧＮＤとの間の電圧範囲が与えられることとなる。
【００３８】
ツェナーダイオード２６，２７は、それらの降伏電圧により、それぞれ正電位ＶＢ及び負電位ＭＶＳを基準電位ＶＳに対して一定以下の電位差に維持する。それにより、正側及び負側キャパシタ４１，４２が過充電される場合においても、一定の正電圧及び負電圧をゲート駆動回路２１に供給することができる。
【００３９】
ブートストラップ回路４０は、ローサイドに配される電源からハイサイドに配されるゲート駆動回路２１に電源電圧を供給する回路である。ブートストラップ回路４０は、正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、正側及び負側キャパシタ４１，４２、整流器４３，４４、スイッチング素子４７、整流素子４８、及びタイミング検出回路５０を含む。
【００４０】
正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、ローサイドに配され、スイッチング素子１２のゲートに入力するゲート駆動信号ＬＯを生成するのに使用され、正電位ＶＬ及び負電位ＧＮＤをゲート駆動部２０内のゲート駆動回路２２に供給する電源である。なお、正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、外部電源（例えば、商用電源）からＡＣ−ＤＣ変換等によって生成してもよく、ローカルな電力又はバッテリ等を用いて生成してもよい。正側及び負側電源ＶＣＣＨ，ＶＣＣＬは、それぞれ直列に接続され、それらの接続点が基準電位ＣＯＭに接続され、負側電源ＶＣＣＬの負極が負電位ＧＮＤに接続される。正側電源ＶＣＣＨは、正電位ＶＬを生成し、ゲート駆動回路２２に供給する。負側電源ＶＣＣＬは、負電位ＧＮＤを生成し、ゲート駆動回路２２に供給する。これにより、基準電位ＣＯＭに対して正電位ＶＬ及び負電位ＧＮＤのゲート駆動信号ＬＯを生成することができる。
【００４１】
正側及び負側キャパシタ４１，４２は、ハイサイドに配され、スイッチング素子１１のゲートに入力するゲート駆動信号ＨＯを生成するのに使用され、正電位ＶＢ及び負電位ＭＶＳをゲート駆動部２０内のゲート駆動回路２１に供給する素子である。正側及び負側キャパシタ４１，４２は、それぞれ直列に接続され、それらの接続点が基準電位ＶＳに接続される。正側キャパシタ４１は、正側電源ＶＣＣＨにより充電され、正電位ＶＢを生成し、これをゲート駆動回路２１に供給する。負側キャパシタ４２は、負側電源ＶＣＣＬ及び正側キャパシタの充電と共に充電され、負電位ＭＶＳを生成し、これをゲート駆動回路２１に供給する。これにより、基準電位ＶＳに対して正電位ＶＳ及び負電位ＭＶＳのゲート駆動信号ＨＯを生成することができる。なお、負側キャパシタ４２は、正側キャパシタ４１よりも容量が小さくてよい。
【００４２】
整流器４３，４４は、それぞれ、正側及び負側電源ＶＣＣＨ，ＶＣＣＬから正側及び負側キャパシタ４１，４２に電流を流してそれらを充電するとともに、正側及び負側キャパシタ４１，４２から電流を戻すことなく正電位ＶＢ及び負電位ＭＶＳをゲート駆動回路２１に供給する素子である。整流器４３は、正側電源ＶＣＣＨと正側キャパシタ４１との間に接続され、正側電源ＶＣＣＨの正極から正側キャパシタ４１へと向かう電流を通過させ、逆方向の電流を遮断する。それにより、スイッチング素子１２がターンオンされた時に、正側電源ＶＣＣＨ、整流器４３、正側キャパシタ４１、及びスイッチング素子１２により充電回路が形成され、正側電源ＶＣＣＨにより正側キャパシタ４１が充電される。整流器４４は、基準電位ＣＯＭと基準電位ＶＳとの間に接続され、基準電位ＣＯＭ側から基準電位ＶＳ側へと向かう電流を通過させ、逆方向の電流を遮断する。
【００４３】
なお、整流器４４は、正側及び負側キャパシタ４１，４２の直列コンデンサの合成容量値の減少が許容される場合において、必ずしも設ける必要はない。斯かる場合、後述するスイッチング素子４７がターンオンされた時に、直列する正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、整流器４３、正側及び負側キャパシタ４１，４２、及びスイッチング素子４７により充電回路が形成され、直列する正側及び負側電源ＶＣＣＨ，ＶＣＣＬにより正側キャパシタ４１とともに負側キャパシタ４２が充電される。
【００４４】
スイッチング素子４７は、後述するタイミング検出回路５０により制御されて、充電タイミングにおいてターンオンして負電位ＧＮＤ，ＭＶＳの間を接続する。それにより、負側電源ＶＣＣＬ、整流器４４、負側キャパシタ４２、及びスイッチング素子４７により充電回路が形成され、負側電源ＶＣＣＬにより負側キャパシタ４２が充電される。
【００４５】
整流素子４８は、スイッチング素子４７に逆並列に接続される。整流素子４８により、負電位ＭＶＳが負電位ＧＮＤ以下にならないようにする。なお、スイッチング素子４７が寄生ダイオードを含む場合、整流素子４８を設けなくてもよい。
【００４６】
タイミング検出回路５０は、ハイサイドに配されたゲート駆動回路２１の電位状態に基づいて、負側キャパシタ４２を充電する充電タイミングを検出する回路である。タイミング検出回路５０は、ローサイドのゲート制御信号ＬＤＲＶ及び後述するハイサイドの電位レベル出力ＨＳＰＯＴ（基準電位ＶＳ及び負電位ＧＮＤ間の差に対応）を制御入力として利用することにより検出タイミングを検出し、そのタイミングにおいてスイッチング素子４７をターンオンして充電回路を形成することで負側キャパシタ４２を充電する。タイミング検出回路５０の構成については後述する。
【００４７】
図４は、レベルシフト回路３０の構成をハイサイドのゲート駆動回路２１及びツェナーダイオード２６，２７とともに示す。レベルシフト回路３０は、抵抗素子３１Ｓ，３１Ｒ、スイッチング素子３２Ｓ，３２Ｒ、整流素子３３Ｓ，３３Ｒ、整流素子３４Ｓ，３４Ｒ、及び抵抗素子３５，３６を有する。
【００４８】
抵抗素子３１Ｓ，３１Ｒは、レベルシフト抵抗の一例であり、一端が正側キャパシタ４１の正極（すなわち、正電位ＶＢ）に接続され、他端がゲート駆動回路２１に接続される。
【００４９】
スイッチング素子３２Ｓ，３２Ｒは、レベルシフト用スイッチング素子の一例であり、それぞれ抵抗素子３１Ｓ，３１Ｒの他端と負電位ＧＮＤの間に接続される。スイッチング素子３２Ｓは、パルス生成回路２５から出力される制御信号ＳＥＴにより駆動され、変換ゲート制御信号ＳＤＲＮとしてゲート駆動回路２１に入力する。スイッチング素子３２Ｒは、パルス生成回路２５から出力される制御信号ＲＥＳにより駆動され、変換ゲート制御信号ＲＤＲＮとしてゲート駆動回路２１に入力する。
【００５０】
整流素子３３Ｓ，３３Ｒは、カソードを正電位ＶＢ側に向けて、それぞれ抵抗素子３１Ｓ，３１Ｒに並列に接続され、変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮが正電位ＶＢを超えないようにする。
【００５１】
整流素子３４Ｓ，３４Ｒは、アノードを基準電位ＶＳ側に向けて、それぞれ抵抗素子３１Ｓ，３１Ｒ及びスイッチング素子３２Ｓ，３２Ｒの間の接続点と基準電位ＶＳとの間に接続され、変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮが基準電位ＶＳを下回らないようにする。
【００５２】
従って、レベルシフト回路３０は、ゲート制御信号ＨＤＲＶの立上り及び立下りに応じてそれぞれ生成されるパルス制御信号ＳＥＴ，ＲＥＳを入力として、正電位ＶＢ及び基準電位ＶＳの間の電位を有する変換ゲート制御信号ＳＤＲＮ，ＲＤＲＮにそれぞれ変換される。
【００５３】
抵抗素子３５，３６は、基準電位ＶＳ及び負電位ＧＮＤの間に直列に接続される。さらに、抵抗素子３５，３６の接続点がハイサイドの電位レベル出力ＨＳＰＯＴとしてタイミング検出回路５０に入力される。なお、抵抗素子３５，３６の抵抗値は、スイッチング素子１１がオン及びオフの時（すなわち、ハイサイドが高及び低電位状態の時）に後述するタイミング検出回路５０内のリファレンスＶＲＥＦより高く及び低くなるように定められるものとする。
【００５４】
図５は、タイミング検出回路５０の構成を示す。タイミング検出回路５０は、比較器５１、ツェナーダイオード５２、遅延回路５３、論理積（ＡＮＤ）回路５４、論理否定（ＮＯＴ）回路５５、遅延回路５６、ラッチ回路５７、及び増幅器５８を有する。
【００５５】
比較器５１は、レベルシフト回路３０から出力されるハイサイドの電位レベル出力ＨＳＰＯＴをリファレンスＶＲＥＦと比較して、電位レベル出力ＨＳＰＯＴがリファレンスＶＲＥＦ以下及びより大きい場合にそれぞれハイレベル及びローレベルとなる比較結果ＣＯＵＴを出力する。それにより、基準電位ＶＳ及び負電位ＧＮＤの差がリファレンスＶＲＥＦに対応する基準電圧以下であることを条件として、充電タイミングを検出することができる。
【００５６】
ツェナーダイオード５２は、比較器５１に入力されるハイサイドの電位レベル出力ＨＳＰＯＴをその降伏電圧以下にクランプする。ここで、降伏電圧は、リファレンスＶＲＥＦより大きいとする。電位レベル出力ＨＳＰＯＴはスイッチング素子１１のスイッチング状態により大きく上下するため、これにより過度に高い電圧信号が比較器５１に入力されるのを防ぐことができる。
【００５７】
遅延回路５３は、ゲート制御信号ＬＤＲＶの立上りに対して遅延するパルス波を出力する。遅延時間ｄｅｌａｙ１を任意に定めることで、充電タイミングの開始を、ゲート制御信号ＬＤＲＶの立上り、すなわちスイッチング素子１２のターンオンに遅延して検出することができる。
【００５８】
ＡＮＤ回路５４は、比較器５１の比較結果ＣＯＵＴと遅延回路５３の出力との論理積を算出し、その結果を出力する。それにより、比較器５１の比較結果ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合を検出できる。
【００５９】
ＮＯＴ回路５５は、ゲート制御信号ＬＤＲＶの論理否定を算出し、その結果を出力する。
【００６０】
遅延回路５６は、ゲート制御信号ＬＤＲＶの論理否定の立上り、すなわちゲート制御信号ＬＤＲＶの立下りに対して遅延するパルス波を出力する。遅延時間ｄｅｌａｙ２を任意に定めることで、充電タイミングの終了を、ゲート制御信号ＬＤＲＶの立下り、すなわちスイッチング素子１２のターンオフに遅延して検出することができる。
【００６１】
ラッチ回路５７は、ＡＮＤ回路５４の出力によりセットされて、遅延回路５６の出力によりリセットされる。それにより、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合で、スイッチング素子１２のターンオンに遅延して充電を開始し、スイッチング素子１２のターンオフに遅延して充電を終了する充電タイミング信号が生成される。
【００６２】
増幅器５８は、ラッチ回路５７の出力を増幅して出力する。出力は、ゲート駆動信号ＸＭ１Ｇとしてスイッチング素子４７のゲートに入力される。
【００６３】
図６は、タイミング検出回路５０の動作波形の一例を示す。最上段に、電位レベル出力ＨＳＰＯＴの波形を示す。電位レベル出力ＨＳＰＯＴは、ハイサイドに配されたゲート駆動回路２１の電位状態を表し、スイッチング素子１１のスイッチング動作（オン及びオフ）に伴ってハイレベル及びローレベルを繰り返している。第２段に、比較器５１の出力ＣＯＵＴの波形を示す。出力ＣＯＵＴは、電位レベル出力ＨＳＰＯＴがリファレンスＶＲＥＦ以下及び大きい場合にそれぞれハイレベル及びローレベルとなる。第３段に、ローサイドのゲート制御信号ＬＤＲＶの波形を示す。ゲート制御信号ＬＤＲＶは、ハイサイドのゲート制御信号ＨＤＲＶ（不図示）に反対してハイレベル及びローレベルを繰り返す。第４及び第５段に、それぞれ、ＡＮＤ回路５４の出力Ｓ及び遅延回路５６の出力Ｒの波形を示す。出力Ｓは、比較器５１の出力ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に遅延してパルス状に立ち上がる。出力Ｒは、ゲート制御信号ＬＤＲＶの立下り（スイッチング素子１２のターンオフに対応する）に対して遅延してパルス状を立ち上がる。第６段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、出力Ｓの立上りに応じて立ち上がり、出力Ｒの立上りに応じて立ち下がる。それにより、負側キャパシタ４２の充電タイミングは、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合にスイッチング素子１２のターンオンに遅延して開始し、スイッチング素子１２のターンオフに遅延して終了することとなる。なお、遅延回路５３，５６により遅延時間ｄｅｌａｙ１，ｄｅｌａｙ２を定めることで、スイッチング素子１１のターンオン動作に応じて任意に充電タイミングを定めることができる。
【００６４】
図７は、駆動装置１００及び電力変換装置１１０における動作波形の一例を示す。最上段に、制御信号ＩＮの波形を示す。制御信号ＩＮは、負電位ＧＮＤを基準とする振幅３．３Ｖで、時刻５μ秒から約３μ秒間のローレベル及び約２μ秒間のハイレベルを繰り返す。第２段に、正側電源ＶＣＣＨ及び負側電源ＶＣＣＬの出力電圧の波形を示す。正側電源ＶＣＣＨ及び負側電源ＶＣＣＬの出力電圧は、負電位ＧＮＤを基準としてそれぞれ２０Ｖ及び５Ｖである。第３段に、負電位ＭＶＳを基準とする正電位ＶＢ及び基準電位ＶＳの波形を示す。正電位ＶＢ及び基準電位ＶＳは、負電位ＭＶＳを基準としてそれぞれ２０Ｖ及び５Ｖである。第４段に、負電位ＧＮＤを基準とする正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳの波形を示す。正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳは、スイッチング素子１１のスイッチング動作（オン及びオフ）に伴って１２０Ｖの振幅で動作している。第５段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、負電位ＧＮＤを基準とする振幅５Ｖを有し、ハイサイド（基準電位ＶＳ）が低電位状態にある場合にローサイドのゲート制御信号ＬＤＲＶ（本例では、制御信号ＩＮのハイレベルに対応する）に遅延してハイレベルとなる。第６及び第７段に、ゲート駆動信号ＨＯ，ＬＯの波形を示す。ゲート駆動信号ＨＯ，ＬＯは、それぞれ負電位ＭＶＳ及び負電位ＧＮＤを基準とする振幅２０Ｖを有し、互いに基準電位の異なるローレベル期間を介して交互に基準電位の異なるハイレベルを繰り返す。第８段に、ハイサイド基準電位ＶＳの波形を示す。第９及び第１０段に、基準電位ＶＳに対する正電位ＶＢ及び負電位ＭＶＳに対する基準電位ＶＳの電位変動波形を示す。いずれも５０ｍＶ以下の変動範囲内で動作しており、充電と放電を繰り返している。
【００６５】
なお、本実施形態に係る駆動装置１００では、タイミング検出回路５０が充電タイミングを検出するハイサイドの電位状態（電位レベル出力ＨＳＰＯＴとして検出）として基準電位ＶＳ及び負電位ＧＮＤ間の電位差を利用したが、正電位ＶＢ，ＶＬ、基準電位ＶＳ，ＣＯＭ、及び負電位ＭＶＳ，ＧＮＤのうちの少なくとも１つを利用してよい。特に、正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳのうちの少なくとも１つと正電位ＶＬ、基準電位ＣＯＭ、及び負電位ＧＮＤのうちの少なくとも１つとの間の電位差を利用してよい。また、正電位ＶＢ、基準電位ＶＳ、及び負電位ＭＶＳのうちの少なくとも１つと負電位ＧＮＤとの間の電位差を利用してよい。
【００６６】
図８は、変形例に係る駆動装置２００及びこれを含んで構成される電力変換装置２１０の構成を示す。電力変換装置２１０は、スイッチ回路１０及び駆動装置２００を備える。ここで、スイッチ回路１０は、先述の電力変換装置２１０におけるそれと同様に構成される。
【００６７】
駆動装置２００は、ゲート駆動部２０及びブートストラップ回路１４０を有する。ここで、ゲート駆動部２０は、先述の駆動装置１００におけるそれと同様に構成される。ただし、レベルシフト回路３０内の抵抗素子３５，３６を要しない。
【００６８】
ブートストラップ回路１４０は、正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、正側及び負側キャパシタ４１，４２、整流器４３，４４、抵抗素子４５，４６、スイッチング素子４７、整流素子４８、及びタイミング検出回路１５０を含み、先述のブートストラップ回路４０における正側電源ＶＣＣＨと整流器４３との間に抵抗素子４５を挿入し、負側電源ＶＣＣＬと整流器４４との間に抵抗素子４６を挿入し、タイミング検出回路５０をタイミング検出回路１５０に置き換えることで構成される。ブートストラップ回路１４０では、ハイサイドの電位状態を整流器４３と抵抗素子４５との接続点の電位ＢＳＶを利用して検出し、これをタイミング検出回路１５０に入力する。
【００６９】
図９は、タイミング検出回路１５０の構成を示す。タイミング検出回路１５０は、比較器１５１、論理積（ＡＮＤ）回路１５２、論理否定（ＮＯＴ）回路１５３、ラッチ回路１５４、及び増幅器１５５を有する。
【００７０】
比較器１５１は、電位ＢＳＶをリファレンスＶＲＥＦと比較して、電位ＢＳＶがリファレンスＶＲＥＦ以下及びより大きい場合にそれぞれハイレベル及びローレベルとなる比較結果ＣＯＵＴを出力する。それにより、電位ＢＳＶがリファレンスＶＲＥＦに対応する基準電圧以下であること、つまり正側電源ＶＣＣＨから正側キャパシタ４１へと流れる電流がリファレンスＶＲＥＦに対応する閾電流量以上であることを条件として、充電タイミングを検出することができる。
【００７１】
ＡＮＤ回路１５２は、比較器１５１の比較結果ＣＯＵＴとゲート制御信号ＬＤＲＶとの論理積を算出し、その結果を出力する。それにより、比較器５１の比較結果ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、パルス信号が出力される。
【００７２】
ＮＯＴ回路１５３は、ゲート制御信号ＬＤＲＶの論理否定を算出し、その結果を出力する。
【００７３】
ラッチ回路１５４は、ＡＮＤ回路１５２の出力によりセットされて、ゲート制御信号ＬＤＲＶの論理否定によりリセットされる。それにより、スイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態で、スイッチング素子１２のターンオンに同期して充電を開始し、スイッチング素子１２のターンオフに同期して充電を終了する充電タイミング信号が生成される。
【００７４】
増幅器１５５は、ラッチ回路１５４の出力を増幅して出力する。出力は、ゲート駆動信号ＸＭ１Ｇとしてスイッチング素子４７のゲートに入力される。
【００７５】
なお、ゲート制御信号ＬＤＲＶを遅延回路を介して遅延してＡＮＤ回路１５２に入力してもよいし、ゲート制御信号ＬＤＲＶの論理否定を遅延回路を介して遅延してラッチ回路１５４に入力してもよい。
【００７６】
図１０は、変形例に係るタイミング検出回路１５０の動作波形の一例を示す。最上段に、電位ＢＳＶの波形を示す。電位ＢＳＶは、ハイサイドの電位状態を表し、スイッチング素子１２のターンオンに伴って下がり、正側キャパシタ４１の充電に伴って上がる。第２段に、比較器５１の出力ＣＯＵＴの波形を示す。出力ＣＯＵＴは、電位ＢＳＶがリファレンスＶＲＥＦ以下及び大きい場合にそれぞれハイレベル及びローレベルとなる。第３段に、ローサイドのゲート制御信号ＬＤＲＶの波形を示す。ゲート制御信号ＬＤＲＶは、ハイサイドのゲート制御信号ＨＤＲＶ（不図示）に反対してハイレベル及びローレベルを繰り返す。第４及び第５段に、それぞれ、ＡＮＤ回路１５２の出力Ｓ及びＮＯＴ回路１５３の出力Ｒの波形を示す。出力Ｓは、比較器１５１の出力ＣＯＵＴがハイレベルの場合、すなわちスイッチング素子１１がターンオフされてハイサイドに配されたゲート駆動回路２１が低電位状態にある場合に、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に応じて立ち上がり、出力ＣＯＵＴの立下り又はゲート制御信号ＬＤＲＶの立下りに応じて立ち下がる。出力Ｒは、ゲート制御信号ＬＤＲＶの立下り（スイッチング素子１２のターンオフに対応する）に応じて立ち上がり、ゲート制御信号ＬＤＲＶの立上り（スイッチング素子１２のターンオンに対応する）に応じて立ち下がる。第６段に、ゲート駆動信号ＸＭ１Ｇの波形を示す。ゲート駆動信号ＸＭ１Ｇは、出力Ｓの立上りに応じて立ち上がり、出力Ｒの立上りに応じて立ち下がる。それにより、負側キャパシタ４２の充電タイミングは、ハイサイドに配されたゲート駆動回路２１が低電位状態にある場合でスイッチング素子１２のターンオンのタイミングのときに開始し、スイッチング素子１２のターンオフのタイミングのときに終了する。
【００７７】
なお、本実施形態に係る駆動装置１００及び変形例に係る駆動装置２００では、ローサイドに正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、ハイサイドに正側及び負側キャパシタ４１，４２を設けたが、これに代えて、ハイサイドに正側及び負側電源ＶＣＣＨ，ＶＣＣＬ、ローサイドに正側及び負側キャパシタ４１，４２を設けてもよい。斯かる場合、入力回路２３、フィルタ遅延回路２４、及びパルス生成回路２５はハイサイドに設けられ、レベルシフト回路３０は、基準電位ＶＳを基準とするゲート制御信号ＬＤＲＶ（これから生成される制御信号ＳＥＴ，ＲＥＳ）をレベルシフトして基準電位ＣＯＭを基準とする信号に変換することによりスイッチング素子１２のゲートを制御するための変換ゲート制御信号を生成する。
【００７８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【００７９】
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８０】
９…マイクロプロセッサ、１０…スイッチ回路、１１，１２…スイッチング素子、１３，１４…整流素子、２０…ゲート駆動部、２１，２２…ゲート駆動回路、２３…入力回路、２４…フィルタ遅延回路、２５…パルス生成回路、２６，２７…ツェナーダイオード、３０…レベルシフト回路、３１Ｒ，３１Ｓ…抵抗素子、３２Ｒ，３２Ｓ…スイッチング素子、３３Ｒ，３３Ｓ，３４Ｒ，３４Ｓ…整流素子、３５，３６…抵抗素子、４０…ブートストラップ回路、４１…正側キャパシタ、４２…負側キャパシタ、４３，４４…整流器、４５，４６…抵抗素子、４７…スイッチング素子、４８…整流素子、５０…タイミング検出回路、５１…比較器、５２…ツェナーダイオード、５３…遅延回路、５４…ＡＮＤ回路、５５…ＮＯＴ回路、５６…遅延回路、５７…ラッチ回路、５８…増幅器、１００…駆動装置、１１０…電力変換装置、１４０…ブートストラップ回路、１５０…タイミング検出回路、１５１…比較器、１５２…ＡＮＤ回路、１５３…ＮＯＴ回路、１５４…ラッチ回路、１５５…増幅器、２００…駆動装置、２１０…電力変換装置。
【図１】
0006737404.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006737404.tif 000008
【図８】
0006737404.tif 000009
【図９】
0006737404.tif 000010
【図１０】
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