(57)【特許請求の範囲】
【請求項１】
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、
一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第１のトランジスタの動作を制御するとともに、前記第１の制御電圧および前記第２の制御電圧を生成する駆動部と
を備えた半導体回路。
【請求項２】
前記駆動部は、第１の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記第１の制御電圧および前記第２の制御電圧の差電圧の極性を第１の極性に設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
請求項１に記載の半導体回路。
【請求項３】
前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
請求項２に記載の半導体回路。
【請求項４】
前記第１の期間と前記第２の期間との間の第３の期間において、前記第１の回路および前記第２の回路への電源供給が停止される
請求項３に記載の半導体回路。
【請求項５】
前記駆動部は、前記第２の期間の後の第４の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記差電圧の極性を前記第１の極性と異なる第２の極性に設定することにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
請求項３に記載の半導体回路。
【請求項６】
前記駆動部は、前記第２の期間において前記第１のノードにおける電圧を設定した後、前記第１のノードにおける電圧が変化する前に、前記第４の期間において前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
請求項５に記載の半導体回路。
【請求項７】
前記駆動部は、前記第１の期間の前の第５の期間において、前記第１のトランジスタをオフ状態にし、前記第１のノードにおける電圧を所定の電圧に設定し、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記差電圧の極性を前記第１の極性と異なる第２の極性に設定することにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
請求項２に記載の半導体回路。
【請求項８】
前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の初期電圧になるように構成された
請求項１に記載の半導体回路。
【請求項９】
前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第３のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第３のトランジスタのゲート幅よりも広いゲート幅を有する第４のトランジスタを有する
請求項８に記載の半導体回路。
【請求項１０】
前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第５のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第５のトランジスタのゲート幅よりも広いゲート幅を有する第６のトランジスタを有する
請求項８に記載の半導体回路。
【請求項１１】
前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第３のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第３のトランジスタのゲート長よりも短いゲート長を有する第４のトランジスタを有する
請求項８に記載の半導体回路。
【請求項１２】
前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第５のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第５のトランジスタのゲート長よりも短いゲート長を有する第６のトランジスタを有する
請求項８に記載の半導体回路。
【請求項１３】
前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第４のトランジスタを有し、
前記第４のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
請求項８に記載の半導体回路。
【請求項１４】
第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第７のトランジスタと、
ドレインと、ソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第６のノードに接続され、他方に前記第１の制御電圧が供給された第８のトランジスタと、
一端が前記第６のノードに接続されるとともに他端に第３の制御電圧が供給され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
をさらに備えた
請求項１に記載の半導体回路。
【請求項１５】
オン状態になることにより前記第２のノードを第７のノードに接続する第９のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第７のノードに接続され、他方に第４の制御電圧が供給された第１０のトランジスタと、
一端が前記第７のノードに接続されるとともに他端に前記第２の制御電圧が供給され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と
をさらに備えた
請求項１に記載の半導体回路。
【請求項１６】
オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う第１１のトランジスタをさらに備えた
請求項１に記載の半導体回路。
【請求項１７】
前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
請求項１に記載の半導体回路。
【請求項１８】
前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
請求項１に記載の半導体回路。
【請求項１９】
前記第１の記憶素子は、第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
請求項１に記載の半導体回路。
【請求項２０】
前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
請求項１９に記載の半導体回路。
【請求項２１】
前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
請求項１に記載の半導体回路。
【請求項２２】
前記第１の回路および前記第２の回路は、ラッチ回路を構成する
請求項１に記載の半導体回路。
【請求項２３】
前記ラッチ回路は、マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路における前記スレーブラッチ回路である
請求項２２に記載の半導体回路。
【請求項２４】
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを備えた半導体回路に対して、
第１の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記第１の制御電圧および前記第２の制御電圧の差電圧の極性を第１の極性に設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第１の駆動を行う
駆動方法。
【請求項２５】
前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する第２の駆動を行う
請求項２４に記載の駆動方法。
【請求項２６】
半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、
一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第１のトランジスタの動作を制御するとともに、前記第１の制御電圧および前記第２の制御電圧を生成する駆動部と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体回路、そのような半導体回路の駆動方法、および半導体回路を備えた電子機器に関する。
【背景技術】
【０００２】
電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性メモリを内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０２８２９８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、記憶回路では、ディスターブが生じにくいことが望まれており、さらなる改善が期待されている。
【０００５】
ディスターブが生じにくくすることができる半導体回路、駆動方法、および電子機器を提供することが望ましい。
【課題を解決するための手段】
【０００６】
本開示の一実施の形態における半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第１の記憶素子と、駆動部とを備えている。第１の回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成されたものである。第２の回路は、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成されたものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第２のトランジスタは、ドレインと、ソースと、第１のノードまたは第２のノードに接続されたゲートとを有し、ドレインおよびソースの一方が第３のノードに接続され、他方に第１の制御電圧が供給されたものである。第１の記憶素子は、一端が第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうるものである。駆動部は、第１のトランジスタの動作を制御するとともに、第１の制御電圧および第２の制御電圧を生成するものである。
【０００７】
本開示の一実施の形態における駆動方法は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成された第２の回路と、オン状態になることにより第１のノードを第３のノードに接続する第１のトランジスタと、ドレインと、ソースと、第１のノードまたは第２のノードに接続されたゲートとを有し、ドレインおよびソースの一方が第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、一端が第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを備えた半導体回路に対して、第１の期間において、第１のトランジスタをオフ状態にし、第１の制御電圧および第２の制御電圧を互いに異なる電圧にするとともに、第１の制御電圧および第２の制御電圧の差電圧の極性を第１の極性に設定することにより、第１の記憶素子の抵抗状態を、第１のノードにおける電圧に応じた抵抗状態にする第１の駆動を行うものである。
【０００８】
本開示の一実施の形態における電子機器は、半導体回路と、半導体回路に電源電圧を供給するバッテリとを備えている。半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第２のトランジスタと、第１の記憶素子と、駆動部とを有している。第１の回路は、第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成されたものである。第２の回路は、第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第１のノードに印加可能に構成されたものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続するものである。第２のトランジスタは、ドレインと、ソースと、第１のノードまたは第２のノードに接続されたゲートとを有し、ドレインおよびソースの一方が第３のノードに接続され、他方に第１の制御電圧が供給されたものである。第１の記憶素子は、一端が第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうるものである。駆動部は、第１のトランジスタの動作を制御するとともに、第１の制御電圧および第２の制御電圧を生成するものである。
【０００９】
本開示の一実施の形態における半導体回路、駆動方法、および電子機器では、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第１のトランジスタをオン状態にすることにより第３のノードに接続される。第３のノードは、第１の記憶素子の一端に接続されている。第１のノードまたは第２のノードには第２のトランジスタのゲートが接続され、第３のノードには第２のトランジスタのドレインおよびソースの一方が接続されている。第２のトランジスタのドレインおよびソースの他方には第１の制御電圧が供給され、第１の記憶素子の他端には第２の制御電圧が供給される。そして、第１の制御電圧および第２の制御電圧に基づいて、第１の記憶素子の一端から他端へ、または第１の記憶素子の他端から一端へ、選択的に電流が流れる。
【発明の効果】
【００１０】
本開示の一実施の形態における半導体回路、駆動方法、および電子機器によれば、第２のトランジスタを設けるようにしたので、ディスターブが生じにくくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１１】
【図１】本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。
【図２】第１の実施の形態に係るメモリセルの一構成例を表す回路図である。
【図３】図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。
【図４】図２に示した記憶素子の一構成例を表す説明図である。
【図５】図２に示したメモリセルの一動作例を表す説明図である。
【図６Ａ】図２に示したメモリセルの一動作例を表す回路図である。
【図６Ｂ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図６Ｃ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図６Ｄ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図６Ｅ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図６Ｆ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図６Ｇ】図２に示したメモリセルの一動作例を表す他の回路図である。
【図７】図２に示したメモリセルの一動作例を表す説明図である。
【図８】比較例に係るメモリセルの一構成例を表す回路図である。
【図９】図８に示した記憶素子の一構成例を表す説明図である。
【図１０】図８に示したメモリセルの一動作例を表す説明図である。
【図１１Ａ】図８に示したメモリセルの一動作例を表す回路図である。
【図１１Ｂ】図８に示したメモリセルの一動作例を表す他の回路図である。
【図１２】第１の実施の形態の変形例に係るメモリセルの一動作例を表す説明図である。
【図１３Ａ】第１の実施の形態の変形例に係るメモリセルの一動作例を表す回路図である。
【図１３Ｂ】第１の実施の形態の変形例に係るメモリセルの一動作例を表す他の回路図である。
【図１３Ｃ】第１の実施の形態の変形例に係るメモリセルの一動作例を表す他の回路図である。
【図１３Ｄ】第１の実施の形態の変形例に係るメモリセルの一動作例を表す他の回路図である。
【図１４】第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１５】第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１６】第１の実施の形態の他の変形例に係るメモリセルの一構成例を表す回路図である。
【図１７】図１６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。
【図１８】第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。
【図１９】第１の実施の形態の他の変形例に係る半導体回路の一構成例を表すブロック図である。
【図２０】第２の実施の形態に係るメモリセルの一構成例を表す回路図である。
【図２１】図２０に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。
【図２２】図２０に示したメモリセルの一動作例を表す説明図である。
【図２３Ａ】図２０に示したメモリセルの一動作例を表す回路図である。
【図２３Ｂ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２４Ａ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２４Ｂ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２４Ｃ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２４Ｄ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２５Ａ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２５Ｂ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２５Ｃ】図２０に示したメモリセルの一動作例を表す他の回路図である。
【図２６Ａ】フリップフロップ回路の一構成例を表す回路図である。
【図２６Ｂ】フリップフロップ回路の他の構成例を表す回路図である。
【図２６Ｃ】フリップフロップ回路の他の構成例を表す回路図である。
【図２６Ｄ】フリップフロップ回路の他の構成例を表す回路図である。
【図２７】実施の形態を応用したフリップフロップ回路の一構成例を表す回路図である。
【図２８】実施の形態を適用したスマートフォンの外観構成を表す斜視図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．応用例および適用例
【００１３】
＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。なお、本開示の実施の形態に係る駆動方法は、本実施の形態により具現化されるので、併せて説明する。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。
【００１４】
制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。
【００１５】
電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。
【００１６】
この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。
【００１７】
メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。
【００１８】
メモリセルアレイ２１は、メモリセル３０がマトリクス状に配置されたものである。
【００１９】
図２は、メモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。メモリセルアレイ２１は、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬと、複数の制御線ＣＬ１と、複数の制御線ＣＬ２とを有している。ワード線ＡＷＬは、図２，３における横方向に延伸するものであり、ワード線ＡＷＬの一端は駆動部２２に接続され、このワード線ＡＷＬには駆動部２２により信号ＳＡＷＬが印加される。制御線ＣＴＲＬは、図２，３における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部２２に接続され、この制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。ビット線ＢＬＴは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＴの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＣＬは、図２，３における横方向に延伸するものであり、制御線ＣＬの一端は駆動部２２に接続され、この制御線ＣＬには駆動部２２により信号ＳＣＬが印加される。制御線ＣＬ１は、図２，３における縦方向に延伸するものであり、制御線ＣＬ１の一端は駆動部２３に接続され、この制御線ＣＬ１には駆動部２３により信号ＳＣＬ１が印加される。制御線ＣＬ２は、図２，３における縦方向に延伸するものであり、制御線ＣＬ２の一端は駆動部２３に接続され、この制御線ＣＬ２には駆動部２３により信号ＳＣＬ２が印加されるようになっている。
【００２０】
メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１〜３４と、記憶素子３５，３６とを有している。
【００２１】
ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ４０は、トランジスタ４１〜４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。
【００２２】
トランジスタ４１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。トランジスタ４２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続されている。トランジスタ４１，４２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するものである。トランジスタ４３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。トランジスタ４４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続されている。トランジスタ４３，４４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するものである。トランジスタ４５のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＴに接続され、ドレインはノードＮ１に接続されている。トランジスタ４６のゲートはワード線ＡＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続されている。
【００２３】
この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子は互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子は互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、ＳＲＡＭ回路４０では、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬＴ，ＢＬＢを介して情報が書き込まれ、または情報が読み出されるようになっている。
【００２４】
トランジスタ３１〜３４は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１のゲートは制御線ＣＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ３２のソースおよび記憶素子３５の一端に接続されている。トランジスタ３２のゲートはノードＮ１に接続され、ドレインは制御線ＣＬ１に接続され、ソースは、トランジスタ３１のソースおよび記憶素子３５の一端に接続されている。トランジスタ３３のゲートは制御線ＣＬに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタ３４のソースおよび記憶素子３６の一端に接続されている。トランジスタ３４のゲートはノードＮ２に接続され、ドレインは制御線ＣＬ２に接続され、ソースは、トランジスタ３３のソースおよび記憶素子３６の一端に接続されている。
【００２５】
記憶素子３５，３６は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子３５の一端はトランジスタ３１，３２のソースに接続され、他端は制御線ＣＴＲＬに接続されている。記憶素子３６の一端はトランジスタ３３，３４のソースに接続され、他端は制御線ＣＴＲＬに接続されている。
【００２６】
図４は、記憶素子３５の一構成例を表すものである。なお、記憶素子３６についても同様である。記憶素子３５は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、フリー層Ｆは、半導体回路１のチップにおいて下層側に配置されたトランジスタ３１，３２に接続されている。なお、この図４では、トランジスタ３１のみを描いている。また、ピンド層Ｐは、半導体回路１のチップにおいて上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３５は、ピンド層Ｐ、トンネルバリア層Ｉ、およびフリー層Ｆが上層側からこの順に積層された、いわゆるトップピン構造を有するものである。
【００２７】
ピンド層Ｐは、磁化ＰＪの方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化ＦＪの方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。
【００２８】
この構成により、記憶素子３５では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化ＰＪと同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になる。記憶素子３５は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。
【００２９】
また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化ＰＪと同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化ＰＪと反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化ＦＪの方向は、ピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になる。記憶素子３５は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。
【００３０】
このように、記憶素子３５では、電流を流す方向に応じて、フリー層Ｆの磁化ＦＪの方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子３５は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。
【００３１】
このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１〜３４および記憶素子３５，３６を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５，３６に記憶させることができる。そして、半導体回路１は、スタンバイ動作の直後にリストア動作を行うことにより、記憶素子３５，３６に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。
【００３２】
駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、制御線ＣＬに信号ＳＣＬを印加するものである。
【００３３】
図３に示したように、駆動部２２は、トランジスタ２４，２５を有している。トランジスタ２４はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＣＴＲＬに接続されている。トランジスタ２５はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴが供給され、ドレインは制御線ＣＴＲＬに接続され、ソースは接地されている。このトランジスタ２４，２５はインバータを構成しており、駆動部２２は、このインバータを用いて、制御線ＣＴＲＬを駆動するようになっている。
【００３４】
駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＣＬ１に信号ＳＣＬ１を印加するとともに、制御線ＣＬ２に信号ＳＣＬ２を印加するものである。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。
【００３５】
図３に示したように、駆動部２３は、トランジスタ２６〜２９を有している。トランジスタ２６，２８はＰ型のＭＯＳトランジスタであり、トランジスタ２７，２９はＮ型のＭＯＳトランジスタである。トランジスタ２６のゲートには信号ＳＢＷＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＣＬ１に接続されている。トランジスタ２７のゲートには信号ＳＢＷＬが供給され、ドレインは制御線ＣＬ１に接続され、ソースは接地されている。このトランジスタ２６，２７はインバータを構成しており、駆動部２３は、このインバータを用いて、制御線ＣＬ１を駆動する。トランジスタ２８のゲートには信号ＳＢＷＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＣＬ２に接続されている。トランジスタ２９のゲートには信号ＳＢＷＬが供給され、ドレインは制御線ＣＬ２に接続され、ソースは接地されている。このトランジスタ２８，２９はインバータを構成しており、駆動部２３は、このインバータを用いて、制御線ＣＬ２を駆動するようになっている。
【００３６】
ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ３２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ３３は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ３４は、本開示における「第１０のトランジスタ」の一具体例に対応する。記憶素子３５は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子３６は、本開示における「第３の記憶素子」の一具体例に対応する。電源トランジスタ１２は、本開示における「第１１のトランジスタ」の一具体例に対応する。
【００３７】
［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。
【００３８】
（全体動作概要）
まず、図１〜３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、制御線ＣＬに信号ＳＣＬを印加する。駆動部２３は、制御部１１から供給される制御信号に基づいて、制御線ＣＬ１に信号ＳＣＬ１を印加し、制御線ＣＬ２に信号ＳＣＬ２を印加する。また、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。
【００３９】
（詳細動作）
半導体回路１は、初期化動作Ｍ１を行うことにより、記憶素子３５，３６の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。そして、通常動作Ｍ２において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合には、半導体回路１は、スタンバイ動作Ｍ４の直前にストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５，３６に記憶させる。そして、半導体回路１は、スタンバイ動作Ｍ４の直後にリストア動作Ｍ５を行うことにより、記憶素子３５，３６に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。そして、半導体回路１は、その直後にリセット動作Ｍ６を行うことにより、記憶素子３５，３６の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。以下に、この動作について、詳細に説明する。
【００４０】
図５は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図６Ａ〜６Ｇは、メモリセル３０の状態を表すものである。図６Ａ，６Ｂは、初期化動作Ｍ１における状態を示し、図６Ｃは通常動作Ｍ２における状態を示し、図６Ｄはストア動作Ｍ３における状態を示し、図６Ｅはスタンバイ動作Ｍ４における状態を示し、図６Ｆはリストア動作Ｍ５における状態を示し、図６Ｇはリセット動作Ｍ６における状態を示す。図６Ａ〜６Ｇでは、駆動部２２におけるトランジスタ２４，２５、および駆動部２３におけるトランジスタ２６〜２９をも描いている。また、図６Ａ〜６Ｇでは、インバータＩＶ１，ＩＶ２を、シンボルを用いて示すとともに、トランジスタ２４〜２９，３１，３３を、そのトランジスタの動作状態に応じたスイッチを用いて示している。
【００４１】
（初期化動作Ｍ１）
半導体回路１は、まず、初期化動作Ｍ１を行うことにより、記憶素子３５，３６の抵抗状態をあらかじめ所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。具体的には、半導体回路１は、例えば、半導体回路１を搭載したシステムの電源投入時において、初期化動作Ｍ１を行うことができる。
【００４２】
初期化動作Ｍ１では、制御部１１は、図５に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＣＬの電圧を低レベルにする。これにより、図６Ａ，６Ｂに示したように、トランジスタ３１，３３はオフ状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３５，３６と電気的に切り離される。また、駆動部２２は、図５に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図６Ａ，６Ｂに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部２３は、図５に示したように、信号ＳＢＷＬの電圧を低レベルにする。これにより、図６Ａ，６Ｂに示したように、トランジスタ２６，２８がオン状態になるとともにトランジスタ２７，２９がオフ状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに高レベル電圧ＶＨ（電源電圧レベル）になる。
【００４３】
この初期化動作Ｍ１では、各メモリセル３０は、２つのサイクルを用いて、記憶素子３５，３６の抵抗状態を低抵抗状態ＲＬにリセットする。具体的には、まず、第１サイクルにおいて、駆動部２３が、ビット線ＢＬＴに高レベルの電圧を印加するとともに、ビット線ＢＬＢに低レベルの電圧を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、図６Ａに示したように、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬになる。その結果、駆動部２３のトランジスタ２６、メモリセル３０のトランジスタ３２、メモリセル３０の記憶素子３５、駆動部２２のトランジスタ２５の順に、初期化電流Ｉinit1が流れる。このとき、記憶素子３５では、初期化電流Ｉinit1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３５の抵抗状態は、低抵抗状態ＲＬになる。
【００４４】
次に、第２サイクルにおいて、駆動部２３が、ビット線ＢＬＴに低レベルの電圧を印加するとともに、ビット線ＢＬＢに高レベルの電圧を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、図６Ｂに示したように、ノードＮ１の電圧ＶＮ１が低レベル電圧ＶＬになり、ノードＮ２の電圧ＶＮ２が高レベル電圧ＶＨになる。その結果、駆動部２３のトランジスタ２８、メモリセル３０のトランジスタ３４、メモリセル３０の記憶素子３６、駆動部２２のトランジスタ２５の順に、初期化電流Ｉinit2が流れる。このとき、記憶素子３６では、初期化電流Ｉinit2がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３６の抵抗状態は、低抵抗状態ＲＬになる。
【００４５】
このようにして、初期化動作Ｍ１により、記憶素子３５，３６の抵抗状態がリセットされ、低抵抗状態ＲＬになる。
【００４６】
なお、この初期化動作Ｍ１は、複数のメモリセル３０が同時に行ってもよいし、各メモリセル３０が時分割的に行ってもよい。例えば、１つの制御線ＣＴＲＬに接続された２つのメモリセル３０（メモリセル３０１，３０２）のうち、メモリセル３０１が初期化動作Ｍ１を行い、メモリセル３０２が初期化動作Ｍ１を行わないようにすることができる。すなわち、駆動部２３は、図５に示したように、メモリセル３０１に係る信号ＳＣＬ１，ＳＣＬ２の電圧を高レベル電圧ＶＨにするとともに、図７に示したように、メモリセル３０２に係る信号ＳＣＬ１，ＳＣＬ２の電圧を低レベル電圧ＶＬにする。これにより、メモリセル３０１が初期化動作Ｍ１を行い、メモリセル３０２が初期化動作Ｍ１を行わないようにすることができる。
【００４７】
（通常動作Ｍ２）
半導体回路１は、初期化動作Ｍ１を行った後に、通常動作Ｍ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。
【００４８】
通常動作Ｍ２では、駆動部２２は、図５に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図６Ｃに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部２３は、図５に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図６Ｃに示したように、トランジスタ２６，２８がオフ状態になるとともにトランジスタ２７，２９がオン状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに低レベル電圧ＶＬ（接地レベル）になる。
【００４９】
この通常動作Ｍ２では、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２３が、ビット線ＢＬＴ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、ＳＲＡＭ回路４０には、ビット線ＢＬＴ，ＢＬＢの電圧に応じた情報が書き込まれる。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬＴ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＡＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬＴ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬＴ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。
【００５０】
このとき、信号ＳＣＴＲＬ，ＳＣＬ１の電圧はともに低レベル電圧ＶＬである。よって、記憶素子３５に電流が流れないため、記憶素子３５の抵抗状態は低抵抗状態ＲＬに維持される。同様に、信号ＳＣＴＲＬ，ＳＣＬ２の電圧はともに低レベル電圧ＶＬであるため、記憶素子３６の抵抗状態は低抵抗状態ＲＬに維持される。
【００５１】
（ストア動作Ｍ３）
次に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う場合について説明する。この場合には、半導体回路１は、スタンバイ動作Ｍ４を行う前にストア動作Ｍ３を行うことにより、ＳＲＡＭ回路４０に記憶された情報を記憶素子３５，３６に記憶させる。
【００５２】
ストア動作Ｍ３では、駆動部２２は、図５に示したように、信号ＳＲＳＴの電圧を低レベルにする。これにより、図６Ｄに示したように、トランジスタ２４がオン状態になるとともにトランジスタ２５がオフ状態になり、信号ＳＣＴＲＬの電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。また、駆動部２３は、図５に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図６Ｄに示したように、トランジスタ２６，２８がオフ状態になるとともにトランジスタ２７，２９がオン状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに低レベル電圧ＶＬ（接地レベル）になる。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３５，３６の抵抗状態が設定される。
【００５３】
この例では、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬである。よって、駆動部２２のトランジスタ２４、メモリセル３０の記憶素子３５、メモリセル３０のトランジスタ３２、駆動部２３のトランジスタ２７の順にストア電流Ｉstoreが流れる。このとき、記憶素子３５では、ストア電流Ｉstoreがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３５の抵抗状態は、高抵抗状態ＲＨになる。このようにして、ストア動作Ｍ３により、記憶素子３５，３６のうちの一方の抵抗状態が、高抵抗状態ＲＨになる。
【００５４】
なお、このストア動作Ｍ３は、複数のメモリセル３０が同時に行ってもよいし、各メモリセル３０が時分割的に行ってもよい。例えば、１つの制御線ＣＴＲＬに接続された２つのメモリセル３０（メモリセル３０１，３０２）のうち、メモリセル３０１がストア動作Ｍ３を行い、メモリセル３０２がストア動作Ｍ３を行わないようにすることができる。すなわち、駆動部２３は、図５に示したように、メモリセル３０１に係る信号ＳＣＬ１，ＳＣＬ２の電圧を低レベル電圧ＶＬにするとともに、図７に示したように、メモリセル３０２に係る信号ＳＣＬ１，ＳＣＬ２の電圧を高レベル電圧ＶＨにする。これにより、メモリセル３０１がストア動作Ｍ３を行い、メモリセル３０２がストア動作Ｍ３を行わないようにすることができる。
【００５５】
（スタンバイ動作Ｍ４）
そして、半導体回路１は、ストア動作Ｍ３の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作Ｍ４を行う。
【００５６】
スタンバイ動作Ｍ４では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル３０への電源供給が停止する。このとき、図６Ｅに示したように、記憶素子３５，３６の抵抗状態は維持される。
【００５７】
（リストア動作Ｍ５）
次に、スタンバイ動作Ｍ４の後に、電源トランジスタ１２をオン状態にすることにより通常動作Ｍ２を行う場合について説明する。この場合には、半導体回路１は、まず、電源トランジスタ１２をオン状態にした後に、リストア動作Ｍ５を行うことにより、記憶素子３５，３６に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
【００５８】
リストア動作Ｍ５では、図５に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル３０に電源電圧ＶＤＤが供給される。また、駆動部２２は、信号ＳＣＬの電圧を高レベルにする。これにより、図６Ｆに示したように、トランジスタ３１，３３はオン状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３５，３６と電気的に接続される。また、駆動部２２は、図５に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図６Ｆに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部２３は、図５に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図６Ｆに示したように、トランジスタ２６，２８がオフ状態になるとともにトランジスタ２７，２９がオン状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに低レベル電圧ＶＬ（接地レベル）になる。これにより、ノードＮ１は、記憶素子３５を介して接地され、ノードＮ２は、記憶素子３６を介して接地される。このとき、記憶素子３５，３６の抵抗状態は互いに異なるので、記憶素子３５，３６の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。
【００５９】
この例では、記憶素子３５の抵抗状態は高抵抗状態ＲＨであり、記憶素子３６の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル３０では、記憶素子３５，３６に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。
【００６０】
（リセット動作Ｍ６）
半導体回路１は、リストア動作Ｍ５の直後にリセット動作Ｍ６を行うことにより、記憶素子３５，３６の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。
【００６１】
リセット動作Ｍ６では、図５に示したように、駆動部２２は、信号ＳＣＬの電圧を低レベルにする。これにより、図６Ｇに示したように、トランジスタ３１，３３はオフ状態になる。また、駆動部２２は、図５に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図６Ｇに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部２３は、図５に示したように、信号ＳＢＷＬの電圧を低レベルにする。これにより、図６Ｇに示したように、トランジスタ２６，２８がオン状態になるとともにトランジスタ２７，２９がオフ状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに高レベル電圧ＶＨ（電源電圧レベル）になる。これにより、記憶素子３５，３６のうち、抵抗状態が高抵抗状態ＲＨである記憶素子の抵抗状態が、低抵抗状態ＲＬになる。
【００６２】
この例では、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬである。よって、駆動部２３のトランジスタ２６、メモリセル３０のトランジスタ３２、メモリセル３０の記憶素子３５、駆動部２２のトランジスタ２５の順に、リセット電流Ｉresetが流れる。このとき、記憶素子３５では、リセット電流Ｉresetがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３５の抵抗状態は、低抵抗状態ＲＬになる。
【００６３】
すなわち、半導体回路１では、リストア動作Ｍ５の直後に、ＳＲＡＭ回路４０の情報が書き換えられる前にリセット動作Ｍ６を行うようにした。これにより、リストア動作Ｍ５の直後では、図６Ｆに示したように、抵抗状態が高抵抗状態ＲＨである記憶素子３５に対応するノードＮ１の電圧ＶＮ１は高レベル電圧ＶＨであり、抵抗状態が低抵抗状態ＲＬである記憶素子３６に対応するノードＮ２の電圧ＶＮ２は低レベル電圧ＶＬである。よって、リセット動作Ｍ６を行うことにより、抵抗状態が高抵抗状態ＲＨである記憶素子３５の抵抗状態を、選択的に低抵抗状態ＲＬにすることができる。
【００６４】
このようにして、リセット動作Ｍ６により、記憶素子３５，３６の抵抗状態がともに低抵抗状態ＲＬになる。
【００６５】
なお、このリセット動作Ｍ６は、複数のメモリセル３０が同時に行ってもよいし、各メモリセル３０が時分割的に行ってもよい。例えば、１つの制御線ＣＴＲＬに接続された２つのメモリセル３０（メモリセル３０１，３０２）のうち、メモリセル３０１がリセット動作Ｍ６を行い、メモリセル３０２がリセット動作Ｍ６を行わないようにすることができる。すなわち、駆動部２３は、図５に示したように、メモリセル３０１に係る信号ＳＣＬ１，ＳＣＬ２の電圧を高レベル電圧ＶＨにするとともに、図７に示したように、メモリセル３０２に係る信号ＳＣＬ１，ＳＣＬ２の電圧を低レベル電圧ＶＬにする。これにより、メモリセル３０１がリセット動作Ｍ６を行い、メモリセル３０２がリセット動作Ｍ６を行わないようにすることができる。
【００６６】
この後、半導体回路１は、通常動作Ｍ２（図６Ｃ）を行う。そして、これ以降は、半導体回路１は、通常動作Ｍ２、ストア動作Ｍ３、スタンバイ動作Ｍ４、リストア動作Ｍ５、およびリセット動作Ｍ６をこの順に繰り返す。
【００６７】
このように、半導体回路１は、スタンバイ動作Ｍ４の直前にストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３５，３６に記憶させる。そして、半導体回路１は、スタンバイ動作Ｍ４の直後にリストア動作Ｍ５を行うことにより、記憶素子３５に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。
【００６８】
その際、半導体回路１では、リストア動作Ｍ５の直後に、ＳＲＡＭ回路４０の情報が書き換えられる前にリセット動作Ｍ６を行うようにした。これにより、半導体回路１では、記憶素子３５，３６のうち、抵抗状態が高抵抗状態ＲＨである記憶素子の抵抗状態を、選択的に低抵抗状態ＲＬにすることができ、次のストア動作Ｍ３に備えることができる。
【００６９】
また、半導体回路１では、トランジスタ３２，３４を設け、ストア動作Ｍ３を行うときに、図６Ｄに示したように、トランジスタ３２，３４を介して記憶素子３５，３６にストア電流Ｉstoreを流すようにした。これにより、半導体回路１では、以下に説明する比較例の場合に比べて、いわゆるディスターブが生じるおそれを低減することができる。
【００７０】
また、半導体回路１では、トランジスタ３２，３４を設け、初期化動作Ｍ１（図６Ａ，６Ｂ）、ストア動作Ｍ３（図６Ｄ）、およびリセット動作Ｍ６（図６Ｇ）において、このトランジスタ３２，３４を使用するようにしたので、半導体回路１の面積を小さくすることができる。すなわち、例えば、初期化動作Ｍ１に用いるトランジスタと、ストア動作Ｍ３に用いるトランジスタと、リセット動作Ｍ６に用いるトランジスタとをそれぞれ別に設けた場合には、トランジスタの数が増加してしまい、半導体回路の面積が大きくなってしまうおそれがある。一方、半導体回路１では、初期化動作Ｍ１、ストア動作Ｍ３、およびリセット動作Ｍ６において、トランジスタ３２，３４を使用するようにしたので、トランジスタの数を削減することができる。その結果、半導体回路１では、半導体回路１の面積を小さくすることができる。
【００７１】
（比較例）
次に、比較例に係る半導体回路１Ｒと対比して、本実施の形態の作用を説明する。本比較例は、本実施の形態に係るメモリセル３０において、トランジスタ３２，３４を省いたものである。半導体回路１Ｒは、本実施の形態に係る半導体回路１（図１）と同様に、メモリ回路２０Ｒを備えている。メモリ回路２０Ｒは、メモリセルアレイ２１Ｒと、駆動部２２Ｒと、駆動部２３Ｒとを有している。
【００７２】
図８は、メモリセルアレイ２１Ｒにおけるメモリセル３０Ｒの一構成例を表すものである。メモリセル３０Ｒは、ＳＲＡＭ回路４０と、トランジスタ３１，３３と、記憶素子３７，３８とを有している。すなわち、メモリセル３０Ｒは、本実施の形態に係るメモリセル３０において、記憶素子３５，３６を記憶素子３７，３８に置き換えるとともに、トランジスタ３２，３４を省いたものである。
【００７３】
図９は、記憶素子３７の一構成例を表すものである。なお、記憶素子３８についても同様である。この例では、ピンド層Ｐは、半導体回路１のチップにおいて下層側に配置されたトランジスタ３１に接続されている。また、フリー層Ｆは、半導体回路１のチップにおいて上層側に配置された制御線ＣＴＲＬに接続されている。すなわち、記憶素子３７は、フリー層Ｆ、トンネルバリア層Ｉ、およびピンド層Ｐが上層側からこの順に積層された、いわゆるボトムピン構造を有するものである。
【００７４】
半導体回路１Ｒは、通常動作Ｍ２において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。そして、半導体回路１Ｒは、スタンバイ動作Ｍ４の直前に、ストア動作Ｍ３を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３７，３８に記憶させる。そして、半導体回路１Ｒは、スタンバイ動作Ｍ４の直後にリストア動作Ｍ５を行うことにより、記憶素子３７，３８に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。
【００７５】
図１０は、半導体回路１Ｒにおける、ある着目したメモリセル３０Ｒの一動作例を表すものである。図１１Ａ，１１Ｂは、ストア動作Ｍ３における状態を示す。比較例に係る半導体回路１Ｒでは、ストア動作Ｍ３を２回の動作Ｍ３１，Ｍ３２に分けて行う。まず、図１０に示したように、駆動部２２Ｒは、ストア動作Ｍ３（動作Ｍ３１，Ｍ３２）において、信号ＳＣＬの電圧を高レベルにする。これにより、図１１Ａ，１１Ｂに示したように、トランジスタ３１，３３はそれぞれオン状態になる。また、駆動部２２Ｒは、ストア動作Ｍ３における最初の動作Ｍ３１において信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨにする。これにより、メモリセル３０Ｒでは、図１１Ａに示したように、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の一方に電流が流れる。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、記憶素子３８、トランジスタ３３、およびインバータＩＶ１のトランジスタ４２の順にストア電流Ｉstore1が流れる。このとき、記憶素子３８では、ストア電流Ｉstore1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３８の抵抗状態は、低抵抗状態ＲＬになる。次に、駆動部２２Ｒは、次の動作Ｍ３２において信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、メモリセル３０Ｒでは、図１１Ｂに示したように、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の他方に電流が流れる。この例では、インバータＩＶ２のトランジスタ４３、トランジスタ３１、および記憶素子３７の順にストア電流Ｉstore2が流れる。このとき、記憶素子３７では、ストア電流Ｉstore2がピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３７の抵抗状態は、高抵抗状態ＲＨになる。
【００７６】
比較例に係る半導体回路１Ｒでは、ストア動作Ｍ３における最初の動作Ｍ３１において、インバータＩＶ１のトランジスタ４２へストア電流Ｉstore1が流れ、ストア動作Ｍ３における次の動作Ｍ３２、インバータＩＶ２のトランジスタ４３からストア電流Ｉstore2が流れる。よって、ストア電流Ｉstore1,Ｉstore2の電流値が大きい場合には、ＳＲＡＭ回路４０に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路４０の各トランジスタのサイズを大きくした場合には、半導体回路１の面積が大きくなってしまう。
【００７７】
また、比較例に係る半導体回路１Ｒでは、ストア動作Ｍ３において、２つの動作Ｍ３１，Ｍ３２により、記憶素子３７，３８に対して、一つずつ情報を記憶させるようにした。よって、２つの動作Ｍ３１，Ｍ３２のそれぞれに割り当てられる時間が短くなるため、情報の書き込みが不十分になってしまい、書込エラーが生じるおそれがある。
【００７８】
一方、本実施の形態に係る半導体回路１では、トランジスタ３２，３４を設け、ストア動作Ｍ３を行うときに、図６Ｄに示したように、トランジスタ３２，３４を介して記憶素子３５，３６にストア電流Ｉstoreを流すようにした。これにより、半導体回路１では、ＳＲＡＭ回路４０においてストア電流Ｉstoreが流れないため、ディスターブが生じるおそれを低減することができる。また、ＳＲＡＭ回路４０の各トランジスタのサイズを小さくすることができるため、半導体回路２の面積を小さくすることができる。
【００７９】
また、本実施の形態に係る半導体回路１では、ストア動作Ｍ３の前に、あらかじめ初期化動作Ｍ１またはリセット動作Ｍ６を行うようにしたので、比較例に係る半導体回路１Ｒとは異なり、ストア動作Ｍ３を１つの動作で行うことができる。よって、記憶素子３５，３６への書込時間を確保することができるため、書込エラーが生じるおそれを低減することができる。
【００８０】
［効果］
以上のように本実施の形態では、トランジスタ３２，３４を設け、ストア動作を行うときに、トランジスタ３２，３４を介して記憶素子３５，３６にストア電流を流すようにしたので、ディスターブが生じるおそれを低減することができる。
【００８１】
本実施の形態では、初期化動作、ストア動作、およびリセット動作においてトランジスタ３２，３４を使用するようにしたので、半導体回路の面積を小さくすることができる。
【００８２】
［変形例１−１］
上記実施の形態では、トップピン構造の記憶素子３５，３６（図４）を用いてメモリセル３０を構成したが、これに限定されるものではなく、ボトムピン構造の記憶素子３７，３８（図９）を用いてメモリセル３０Ａを構成してもよい。以下に、本変形例について詳細に説明する。
【００８３】
図１２は、半導体回路１における、ある着目したメモリセル３０Ａの一動作例を表すものである。図１３Ａ〜１３Ｄは、メモリセル３０Ａの状態を表すものである。図１３Ａ，１３Ｂは、初期化動作Ｍ１における状態を示し、図１３Ｃはストア動作Ｍ３における状態を示し、図１３Ｄはリセット動作Ｍ６における状態を示す。
【００８４】
初期化動作Ｍ１では、駆動部２２は、図１２に示したように、信号ＳＲＳＴの電圧を低レベルにする。これにより、図１３Ａ，１３Ｂに示したように、トランジスタ２４がオン状態になるとともにトランジスタ２５がオフ状態になり、信号ＳＣＴＲＬの電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。また、駆動部２３は、図１２に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図１３Ａ，１３Ｂに示したように、トランジスタ２６，２８がオフ状態になるとともにトランジスタ２７，２９がオン状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに低レベル電圧ＶＬ（接地レベル）になる。
【００８５】
初期化動作Ｍ１の第１サイクルにおいて、駆動部２３が、ビット線ＢＬＴに高レベルの電圧を印加するとともに、ビット線ＢＬＢに低レベルの電圧を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、図１３Ａに示したように、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬになる。その結果、駆動部２２のトランジスタ２４、メモリセル３０Ａの記憶素子３７、メモリセル３０Ａのトランジスタ３２、駆動部２３のトランジスタ２７の順に、初期化電流Ｉinit1が流れる。このとき、記憶素子３７では、初期化電流Ｉinit1がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３７の抵抗状態は、低抵抗状態ＲＬになる。
【００８６】
次に、第２サイクルにおいて、駆動部２３が、ビット線ＢＬＴに低レベルの電圧を印加するとともに、ビット線ＢＬＢに高レベルの電圧を印加する。そして、駆動部２２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、図１３Ｂに示したように、ノードＮ１の電圧ＶＮ１が低レベル電圧ＶＬになり、ノードＮ２の電圧ＶＮ２が高レベル電圧ＶＨになる。その結果、駆動部２２のトランジスタ２４、メモリセル３０Ａの記憶素子３８、メモリセル３０Ａのトランジスタ３４、駆動部２３のトランジスタ２９の順に、初期化電流Ｉinit2が流れる。このとき、記憶素子３８では、初期化電流Ｉinit2がフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３８の抵抗状態は、低抵抗状態ＲＬになる。
【００８７】
通常動作Ｍ２の動作は、上記実施の形態の場合（図６Ｃ）と同様である。
【００８８】
ストア動作Ｍ３では、駆動部２２は、図１２に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図１３Ｃに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部２３は、図１２に示したように、信号ＳＢＷＬの電圧を低レベルにする。これにより、図１３Ｃに示したように、トランジスタ２６，２８がオン状態になるとともにトランジスタ２７，２９がオフ状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに高レベル電圧ＶＨ（電源電圧レベル）になる。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３７，３８の抵抗状態が設定される。
【００８９】
この例では、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬである。よって、駆動部２３のトランジスタ２６、メモリセル３０Ａのトランジスタ３２、メモリセル３０Ａの記憶素子３７、駆動部２２のトランジスタ２５の順にストア電流Ｉstoreが流れる。このとき、記憶素子３７では、ストア電流Ｉstoreがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３７の抵抗状態は、高抵抗状態ＲＨになる。
【００９０】
スタンバイ動作Ｍ４の動作は、上記実施の形態の場合（図６Ｅ）と同様である。また、リストア動作Ｍ５の動作は、上記実施の形態の場合（図６Ｆ）と同様である。
【００９１】
リセット動作Ｍ６では、駆動部２２は、図１２に示したように、信号ＳＲＳＴの電圧を低レベルにする。これにより、図１３Ｄに示したように、トランジスタ２４がオン状態になるとともにトランジスタ２５がオフ状態になり、信号ＳＣＴＲＬの電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。また、駆動部２３は、図１２に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図１３Ｄに示したように、トランジスタ２６，２８がオフ状態になるとともにトランジスタ２７，２９がオン状態になり、信号ＳＣＬ１，ＳＣＬ２の電圧がともに低レベル電圧ＶＬ（接地レベル）になる。これにより、記憶素子３７，３８のうち、抵抗状態が高抵抗状態ＲＨである記憶素子の抵抗状態が、低抵抗状態ＲＬになる。
【００９２】
この例では、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬである。よって、駆動部２２のトランジスタ２４、メモリセル３０Ａの記憶素子３７、メモリセル３０Ａのトランジスタ３２、駆動部２３のトランジスタ２７の順に、リセット電流Ｉresetが流れる。このとき、記憶素子３７では、リセット電流Ｉresetがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３７の抵抗状態は、低抵抗状態ＲＬになる。
【００９３】
［変形例１−２］
上記実施の形態では、Ｎ型のＭＯＳトランジスタを用いてトランジスタ３２，２４を構成したが、これに限定されるものではなく、これに代えて、例えば、図１４に示すメモリセル３０Ｂのように、Ｐ型のＭＯＳトランジスタを用いてもよい。メモリセル３０Ｂは、トランジスタ３２Ｂ，３４Ｂを有している。トランジスタ３２Ｂ，３４Ｂは、Ｐ型のＭＯＳトランジスタである。トランジスタ３２ＢのゲートはノードＮ２に接続され、ソースは制御線ＣＬ１に接続され、ドレインはトランジスタ３１のソースおよび記憶素子３５の一端に接続されている。トランジスタ３４ＢのゲートはノードＮ１に接続され、ソースは制御線ＣＬ２に接続され、ドレインはトランジスタ３３のソースおよび記憶素子３６の一端に接続されている。すなわち、本変形例は、Ｐ型のＭＯＳトランジスタを用いてトランジスタ３２Ｂ，３４Ｂを構成するとともに、ノードＮ１の電圧ＶＮ１とノードＮ２の電圧ＶＮ２が互いに反転していることを考慮し、トランジスタ３２ＢのゲートをノードＮ２に接続するとともに、トランジスタ３４ＢのゲートをノードＮ１に接続している。
【００９４】
［変形例１−３］
上記実施の形態では、ワード線ＡＷＬおよび制御線ＣＴＲＬ，ＣＬを図２，３における横方向に延伸するように構成するとともに、ビット線ＢＬＴ，ＢＬＢおよび制御線ＣＬ１，ＣＬ２を図２，３における縦方向に延伸するように構成したが、これに限定されるものではない。例えば、図１５に示すメモリセル３０Ｃのように構成してもよい。本変形例に係るメモリセル３０Ｃを有するメモリセルアレイ２１Ｃは、ワード線ＡＷＬと、制御線ＣＴＲＬと、制御線ＣＬ，ＣＫ１，ＣＬ２と、ビット線ＢＬＴ，ＢＬＢとを有している。この例では、制御線ＣＬは、図１５における縦方向に延伸するものであり、制御線ＣＬの一端は、本変形例に係る駆動部２３Ｃに接続されている。
【００９５】
［変形例１−４］
上記実施の形態では、トランジスタ３２のドレインを制御線ＣＬ１に接続するとともに、トランジスタ３４のドレインを制御線ＣＬ２に接続したが、これに限定されるものではない。これに代えて、例えば、図１６，１７に示すメモリセルアレイ２１Ｄのように、トランジスタ３２，３４のドレインをともに制御線ＣＬ１に接続してもよい。メモリセルアレイ２１Ｄは、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬと、複数の制御線ＣＬ１とを有している。本変形例に係るメモリセル３０Ｄは、ＳＲＡＭ回路４０と、トランジスタ３１〜３４と、記憶素子３５，３６とを有している。トランジスタ３２，３４のドレインは、制御線ＣＬ１に接続されている。本変形例に係る駆動部２３Ｄは、トランジスタ２６，２７を有している。このトランジスタ２６，２７はインバータを構成しており、駆動部２３Ｄは、このインバータを用いて、制御線ＣＬ１を駆動する。
【００９６】
［変形例１−５］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図１８に示す半導体回路１Ｅのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｅは、電源トランジスタ１２Ｅと、メモリ回路２０Ｅとを備えている。電源トランジスタ１２Ｅは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ドレインはメモリ回路２０Ｅに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｅでは、メモリ回路２０Ｅを使用する場合には、電源トランジスタ１２Ｅをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｅに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｅでは、メモリ回路２０Ｅを使用しない場合には、電源トランジスタ１２Ｅをオフ状態にする。
【００９７】
［変形例１−６］
上記実施の形態では、電源トランジスタ１２を１つ設けたが、これに限定されるものではなく、これに代えて、例えば図１９に示す半導体回路１Ｆのように、複数の電源トランジスタを設けてもよい。半導体回路１Ｆは、制御部１１Ｆと、複数の電源トランジスタ１２１，１２２，…と、メモリ回路２０Ｆとを備えている。制御部１１Ｆは、電源トランジスタ１２１，１２２，…に電源制御信号ＳＰＧ１，ＳＰＧ２，…をそれぞれ供給して電源トランジスタ１２１，１２２，…をそれぞれオンオフすることにより、メモリ回路２０Ｆに対する電源供給を制御する。複数の電源トランジスタ１２１，１２２，…は、例えば、メモリ回路２０Ｆにおける複数のバンクに対応してそれぞれ設けられている。これにより、半導体回路１Ｆでは、メモリ回路２０Ｆのバンク単位で、電源供給を制御することができる。
【００９８】
［変形例１−７］
上記実施の形態では、スピン注入磁化反転型の磁気トンネル接合素子を用いて記憶素子３５，３６を構成したが、これに限定されるものではなく、流す電流の向きに応じて可逆的に抵抗状態が変化するものであれば、どのようなものを用いてもよい。具体的には、例えば、強誘電体メモリ素子や、ＡＲＡＭ（Atomic Random Access Memory）に用いられる、イオン源層と抵抗変化層とを積層することにより構成されるメモリ素子を用いてもよい。
【００９９】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【０１００】
＜２．第２の実施の形態＞
次に、第２の実施の形態に係る半導体回路２について説明する。本実施の形態は、各メモリセルに１つの記憶素子を設けたものである。なお、上記第１の実施の形態に係る半導体回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【０１０１】
図１に示したように、半導体回路２は、メモリ回路５０を備えている。メモリ回路５０は、メモリセルアレイ５１と、駆動部５２，５３とを有している。
【０１０２】
図２０は、メモリセルアレイ５１におけるメモリセル６０の一構成例を表すものである。図２１は、メモリセルアレイ５１の一構成例を表すものである。メモリセルアレイ５１は、複数のワード線ＡＷＬと、複数の制御線ＣＴＲＬと、複数のビット線ＢＬＴと、複数のビット線ＢＬＢと、複数の制御線ＣＬと、複数の制御線ＣＬ１とを有している。ワード線ＡＷＬは、図２０，２１における横方向に延伸するものであり、ワード線ＡＷＬの一端は駆動部５２に接続され、このワード線ＡＷＬには駆動部５２により信号ＳＡＷＬが印加される。制御線ＣＴＲＬは、図２０，２１における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部５２に接続され、この制御線ＣＴＲＬには駆動部５２により信号ＳＣＴＲＬが印加される。ビット線ＢＬＴは、図２０，２１における縦方向に延伸するものであり、ビット線ＢＬＴの一端は駆動部５３に接続される。ビット線ＢＬＢは、図２０，２１における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部５３に接続される。制御線ＣＬは、図２０，２１における横方向に延伸するものであり、制御線ＣＬの一端は駆動部５２に接続され、この制御線ＣＬには駆動部５２により信号ＳＣＬが印加される。制御線ＣＬ１は、図２０，２１における縦方向に延伸するものであり、制御線ＣＬ１の一端は駆動部５３に接続され、この制御線ＣＬ１には駆動部５３により信号ＳＣＬ１が印加されるようになっている。
【０１０３】
メモリセル６０は、ＳＲＡＭ回路７０と、トランジスタ３１，３２と、記憶素子３５とを有している。
【０１０４】
ＳＲＡＭ回路７０は、トランジスタ７１〜７４，４５，４６を有している。トランジスタ７１〜７４は、上記実施の形態におけるトランジスタ４１〜４４にそれぞれ対応している。トランジスタ７１，７２は、インバータＩＶ３を構成しており、トランジスタ７３，７４は、インバータＩＶ４を構成している。この例では、トランジスタ７３のゲート長Ｌ７３をトランジスタ７１のゲート長Ｌ７１と等しくするとともに、トランジスタ７３のゲート幅Ｗ７３をトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）している。また、トランジスタ７２のゲート長Ｌ７２をトランジスタ７４のゲート長Ｌ７４と等しくするとともに、トランジスタ７２のゲート幅Ｗ７２をトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）している。これにより、電源投入直後において、インバータＩＶ４は高レベルを出力しやすくなり、インバータＩＶ３は低レベルを出力しやすくなる。これにより、ＳＲＡＭ回路７０は、電源投入直後でのノードＮ１における電圧が高レベルになるように構成されている。
【０１０５】
トランジスタ３１のゲートは制御線ＣＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ３２のソースおよび記憶素子３５の一端に接続されている。トランジスタ３２のゲートはノードＮ１に接続され、ドレインは制御線ＣＬ１に接続され、ソースはトランジスタ３１のソースおよび記憶素子３５の一端に接続されている。記憶素子３５の一端はトランジスタ３１，３２のソースに接続され、他端は制御線ＣＴＲＬに接続されている。
【０１０６】
駆動部５２は、制御部１１から供給される制御信号に基づいて、ワード線ＡＷＬに信号ＳＡＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、制御線ＣＬに信号ＳＣＬを印加するものである。図２１に示したように、駆動部５２は、トランジスタ２４，２５を有している。トランジスタ２４，２５はインバータを構成しており、駆動部５２は、このインバータを用いて、制御線ＣＴＲＬを駆動するようになっている。
【０１０７】
駆動部５３は、制御部１１から供給される制御信号に基づいて、制御線ＣＬ１に信号ＳＣＬ１を印加するものである。また、駆動部５３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ５１に情報を書き込む。また、駆動部５３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬＴ，ＢＬＢを介して、メモリセルアレイ５１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。図２１に示したように、駆動部５３は、トランジスタ２６，２７を有している。トランジスタ２６，２７はインバータを構成しており、駆動部５３は、このインバータを用いて、制御線ＣＬ１を駆動するようになっている。
【０１０８】
ここで、インバータＩＶ３は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ４は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ３２は、本開示における「第２のトランジスタ」の一具体例に対応する。記憶素子３５は、本開示における「第１の記憶素子」の一具体例に対応する。トランジスタ７１は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ７２は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ７３は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ７４は、本開示における「第５のトランジスタ」の一具体例に対応する。
【０１０９】
図２２は、半導体回路２における、ある着目したメモリセル６０の一動作例を表すものである。図２３Ａ，２３Ｂ、図２４Ａ〜２４Ｄ、および図２５Ａ〜２５Ｃは、メモリセル６０の状態を表すものである。図２３Ａは初期化動作Ｍ１における状態を示し、図２３Ｂは通常動作Ｍ２における状態を示す。図２４Ａ〜２４ＤはノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合における状態を示し、図２４Ａはストア動作Ｍ３における状態を示し、図２４Ｂはスタンバイ動作Ｍ４における状態を示し、図２４Ｃはリストア動作Ｍ５における状態を示し、図２４Ｄはリセット動作Ｍ６における状態を示す。図２５Ａ〜２５ＣはノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合における状態を示し、図２５Ａはストア動作Ｍ３における状態を示し、図２５Ｂはスタンバイ動作Ｍ４における状態を示し、図２５Ｃはリストア動作Ｍ５における状態を示す。
【０１１０】
（初期化動作Ｍ１）
初期化動作Ｍ１では、制御部１１は、図２２に示したように、まず、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０に電源電圧ＶＤＤが供給される。また、駆動部５２は、信号ＳＣＬの電圧を低レベルにする。これにより、図２３Ａに示したように、トランジスタ３１はオフ状態になる。また、駆動部５２は、図２２に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図２３Ａに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部５３は、図２２に示したように、信号ＳＢＷＬの電圧を低レベルにする。これにより、図２３Ａに示したように、トランジスタ２６がオン状態になるとともにトランジスタ２７がオフ状態になり、信号ＳＣＬ１の電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。
【０１１１】
この初期化動作Ｍ１では、まず、駆動部５３が、ビット線ＢＬＴに高レベルの電圧を印加するとともに、ビット線ＢＬＢに低レベルの電圧を印加する。そして、駆動部５２が、信号ＳＡＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路７０のトランジスタ４５，４６をオン状態にする。これにより、図２３Ａに示したように、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬになる。その結果、駆動部５３のトランジスタ２６、メモリセル６０のトランジスタ３２、メモリセル６０の記憶素子３５、駆動部５２のトランジスタ２５の順に、初期化電流Ｉinitが流れる。このとき、記憶素子３５では、初期化電流Ｉinitがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３５の抵抗状態は、低抵抗状態ＲＬになる。
【０１１２】
（通常動作Ｍ２）
通常動作Ｍ２では、駆動部５２は、図２２に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図２３Ｂに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部５３は、図２２に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図２３Ｂに示したように、トランジスタ２６がオフ状態になるとともにトランジスタ２７がオン状態になり、信号ＳＣＬ１の電圧が低レベル電圧ＶＬ（接地レベル）になる。
【０１１３】
この通常動作Ｍ２では、メモリセル６０のＳＲＡＭ回路７０に対して情報を書き込み、またはＳＲＡＭ回路７０から情報を読み出す。このとき、信号ＳＣＴＲＬ，ＳＣＬ１の電圧はともに低レベル電圧ＶＬである。よって、記憶素子３５に電流が流れないため、記憶素子３５の抵抗状態は低抵抗状態ＲＬに維持される。
【０１１４】
（ストア動作Ｍ３）
ストア動作Ｍ３では、駆動部５２は、図２２に示したように、信号ＳＲＳＴの電圧を低レベルにする。これにより、図２４Ａ，２５Ａに示したように、トランジスタ２４がオン状態になるとともにトランジスタ２５がオフ状態になり、信号ＳＣＴＲＬの電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。また、駆動部５３は、図２２に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図２４Ａ，２５Ａに示したように、トランジスタ２６がオフ状態になるとともにトランジスタ２７がオン状態になり、信号ＳＣＬ１の電圧が低レベル電圧ＶＬ（接地レベル）になる。これにより、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３５の抵抗状態が設定される。
【０１１５】
具体的には、例えば、図２４Ａに示したように、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨ（ＶＮ１＝ＶＨ）である場合には、駆動部５２のトランジスタ３４、メモリセル６０の記憶素子３５、メモリセル６０のトランジスタ３２、駆動部５３のトランジスタ２７の順にストア電流Ｉstoreが流れる。このとき、記憶素子３５では、ストア電流Ｉstoreがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と反対の方向（反平行状態）になり、その結果、記憶素子３５の抵抗状態は、高抵抗状態ＲＨになる。
【０１１６】
また、例えば、図２５Ａに示したように、ノードＮ１における電圧ＶＮ１が低レベル電圧ＶＬ（ＶＮ１＝ＶＬ）である場合には、記憶素子３５には電流が流れないため、記憶素子３５の抵抗状態は、低抵抗状態ＲＬに維持される。
【０１１７】
（スタンバイ動作Ｍ４）
スタンバイ動作Ｍ４では、図２２に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリセル６０への電源供給が停止する。このとき、図２４Ｂ，２５Ｂに示したように、記憶素子３５の抵抗状態は維持される。
【０１１８】
（リストア動作Ｍ５）
まず、制御部１１は、図２２に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリセル６０に電源電圧ＶＤＤが供給される。そして、ＳＲＡＭ回路７０では、ノードＮ１における電圧ＶＮ１は高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２は低レベル電圧ＶＬになる。すなわち、ＳＲＡＭ回路７０では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）した。これにより、電源投入直後において、インバータＩＶ４は高レベルを出力しやすくなり、インバータＩＶ３は低レベルを出力しやすくなる。その結果、ノードＮ１における電圧ＶＮ１は高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２は低レベル電圧ＶＬになる。
【０１１９】
リストア動作Ｍ５では、駆動部５２は、図２２に示したように、信号ＳＣＬの電圧を高レベルにする。これにより、図２４Ｃ，２５Ｃに示したように、トランジスタ３１はオン状態になる。また、駆動部５２は、図２２に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図２４Ｃ，２５Ｃに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部５３は、図２２に示したように、信号ＳＢＷＬの電圧を高レベルにする。これにより、図２４Ｃ，２５Ｃに示したように、トランジスタ２６がオフ状態になるとともにトランジスタ２７がオン状態になり、信号ＳＣＬ１の電圧が低レベル電圧ＶＬ（接地レベル）になる。これにより、ノードＮ１は、記憶素子３５を介して接地される。このとき、記憶素子３５の抵抗状態に応じて、ＳＲＡＭ回路７０における電圧状態が定まる。
【０１２０】
具体的には、図２４Ｃに示したように、記憶素子３５の抵抗状態が高抵抗状態ＲＨである場合には、ノードＮ１は、高い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３を介してノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３５を介して制御線ＣＴＲＬに流れる電流よりも大きい。よって、ノードＮ１の電圧は、高レベル電圧ＶＨに維持される。そして、この直後に、このメモリセル６０は、リセット動作Ｍ６を行う。
【０１２１】
また、図２５Ｃに示したように、記憶素子３５の抵抗状態が低抵抗状態ＲＬである場合には、ノードＮ１は、低い抵抗値を用いてプルダウンされる。このとき、インバータＩＶ４のトランジスタ７３を介してノードＮ１に向かって流れる電流は、ノードＮ１からトランジスタ３１および記憶素子３５を介して制御線ＣＴＲＬに流れる電流よりも小さい。よって、ノードＮ１の電圧は、高レベル電圧ＶＨから低レベル電圧ＶＬに変化する。この後、このメモリセル６０は、通常動作Ｍ２を行う。すなわち、記憶素子３５の抵抗状態はすでに低抵抗状態ＲＬであるため、このメモリセル６０は、リセット動作Ｍ６を行わずに、通常動作Ｍ２を行う。
【０１２２】
（リセット動作Ｍ６）
リセット動作Ｍ６では、図２２に示したように、駆動部５２は、信号ＳＣＬの電圧を低レベルにする。これにより、図２４Ｄに示したように、トランジスタ３１はオフ状態になる。また、駆動部５２は、図２２に示したように、信号ＳＲＳＴの電圧を高レベルにする。これにより、図２４Ｄに示したように、トランジスタ２４がオフ状態になるとともにトランジスタ２５がオン状態になり、信号ＳＣＴＲＬの電圧が低レベル電圧ＶＬ（接地レベル）になる。また、駆動部５３は、図２２に示したように、信号ＳＢＷＬの電圧を低レベルにする。これにより、図２４Ｄに示したように、トランジスタ２６がオン状態になるとともにトランジスタ２７がオフ状態になり、信号ＳＣＬ１の電圧が高レベル電圧ＶＨ（電源電圧レベル）になる。
【０１２３】
このリセット動作Ｍ６では、ノードＮ１の電圧ＶＮ１は高レベル電圧ＶＨである。よって、駆動部５３のトランジスタ２６、メモリセル６０のトランジスタ３２、メモリセル６０の記憶素子３５、駆動部５２のトランジスタ２５の順に、リセット電流Ｉresetが流れる。このとき、記憶素子３５では、リセット電流Ｉresetがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化ＦＪの方向がピンド層Ｐの磁化ＰＪの方向と同じ方向（平行状態）になり、その結果、記憶素子３５の抵抗状態は、低抵抗状態ＲＬになる。この後、このメモリセル６０は、通常動作Ｍ２を行う。
【０１２４】
このように、半導体回路２では、各メモリセル６０において、１つの記憶素子３５および２つのトランジスタ３１，３２を設けるようにした。これにより、半導体回路２では、第１の実施の形態に係る半導体回路１に比べて、素子数を減らすことができるため、メモリセル６０の面積を小さくすることができ、その結果、半導体回路２の面積を小さくすることができる。
【０１２５】
また、半導体回路２では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになるようにＳＲＡＭ回路７０を構成したので、１つの記憶素子３５で、リストア動作Ｍ５を実現することができる。
【０１２６】
すなわち、第１の実施の形態に係る半導体回路１では、例えば、記憶素子３５の抵抗状態が高抵抗状態ＲＨであり、記憶素子３６の抵抗状態が低抵抗状態ＲＬである場合には、リストア動作Ｍ５において、図６Ｆに示したように、ノードＮ２が低い抵抗値によりプルダウンされる。よって、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになり、その結果、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることができる。しかしながら、この半導体回路１におけるメモリセル３０から、単にトランジスタ３３，３４および記憶素子３６を省いた構成では、リストア動作Ｍ５を行おうとしても、ノードＮ１における電圧ＶＮ１を高レベル電圧ＶＨにすることが難しい。
【０１２７】
一方、半導体回路２では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧ＶＨになるようにＳＲＡＭ回路７０を構成した。これにより、記憶素子３５の抵抗状態が高抵抗状態ＲＨである場合には、リストア動作Ｍ５において、図２４Ｃに示したように、電圧ＶＮ１が高レベル電圧ＶＨに維持される。そして、記憶素子３５の抵抗状態が低抵抗状態ＲＬである場合には、リストア動作Ｍ５において、図２５Ｃに示したように、電圧ＶＮ１が高レベル電圧ＶＨから低レベル電圧ＶＬに変化する。これにより、半導体回路２では、１つの記憶素子３５で、リストア動作Ｍ５を実現することができる。
【０１２８】
以上のように本実施の形態では、各メモリセルにおいて、１つの記憶素子３５および２つのトランジスタ３１，３２を設けるようにしたので、半導体回路の面積を小さくすることができる。
【０１２９】
本実施の形態では、ノードＮ１における電圧ＶＮ１が電源投入直後に高レベル電圧になるようにＳＲＡＭ回路を構成したので、１つの記憶素子で、リストア動作を実現することができる。
【０１３０】
［変形例２−１］
上記実施の形態では、インバータＩＶ３，ＩＶ４におけるトランジスタ７１〜７４のゲート幅Ｗをそれぞれ設定したが、これに限定されるものではない。これに代えて、例えば、インバータＩＶ３，ＩＶ４におけるトランジスタ７１〜７４のゲート長Ｌをそれぞれ設定してもよい。具体的には、例えば、インバータＩＶ４におけるトランジスタ７３のゲート長Ｌ７３をインバータＩＶ３におけるトランジスタ７１のゲート長Ｌ７１より短く（Ｌ７３＜Ｌ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート長Ｌ７２をインバータＩＶ４におけるトランジスタ７４のゲート長Ｌ７４より短く（Ｌ７２＜Ｌ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにすることができる。
【０１３１】
［変形例２−２］
上記実施の形態では、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）するとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）したが、これに限定されるものではない。これに代えて、トランジスタ７２，７４のゲート幅Ｗ７２，Ｗ７４を互いに等しくするとともに、インバータＩＶ４におけるトランジスタ７３のゲート幅Ｗ７３をインバータＩＶ３におけるトランジスタ７１のゲート幅Ｗ７１より広く（Ｗ７３＞Ｗ７１）してもよい。また、例えば、トランジスタ７１，７３のゲート幅Ｗ７１，Ｗ７３を互いに等しくするとともに、インバータＩＶ３におけるトランジスタ７２のゲート幅Ｗ７２をインバータＩＶ４におけるトランジスタ７４のゲート幅Ｗ７４より広く（Ｗ７２＞Ｗ７４）してもよい。この場合でも、ノードＮ１における電圧ＶＮ１を電源投入直後に高レベル電圧ＶＨにすることができる。
【０１３２】
［変形例２−３］
上記実施の形態に係る半導体回路２に、上記第１の実施の形態の各変形例を適用してもよい。
【０１３３】
＜３．応用例および適用例＞
次に、上記実施の形態および変形例で説明した技術の応用例、および電子機器への適用例について説明する。
【０１３４】
（応用例）
上記実施の形態では、本技術をＳＲＡＭ回路４０，７０に応用したが、これに限定されるものではない。例えば、本技術を、例えば、図２６Ａ〜２６Ｄに示したフリップフロップ回路１０１〜１０４に応用してもよい。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍおよびスレーブラッチ回路１０１Ｓを有する、いわゆるマスタスレーブ型のＤ型フリップフロップ回路である。フリップフロップ回路１０２〜１０４についても同様である。
【０１３５】
図２７は、本応用例に係るフリップフロップ回路２０１の一構成例である。フリップフロップ回路２０１は、図２６Ａに示したフリップフロップ回路１０１に、上記実施の形態に係る技術を応用したものである。フリップフロップ回路２０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路２０１Ｓとを有している。このスレーブラッチ回路２０１Ｓには、上記第１の実施の形態に係る技術が応用されている。スレーブラッチ回路２０１Ｓは、インバータＩＶ５，ＩＶ６と、トランスミッションゲートＴＧと、スイッチ９９と、トランジスタ３１〜３４と、記憶素子３５，３６とを有している。インバータＩＶ５の入力端子はノードＮ１に接続され、出力端子はノードＮ２に接続されている。インバータＩＶ６の入力端子はノードＮ２に接続され、出力端子はトランスミッションゲートＴＧの一端およびスイッチ９９の一端に接続されている。トランスミッションゲートＴＧの一端はインバータＩＶ６の出力端子およびスイッチ９９の一端に接続され、他端はノードＮ１に接続されている。スイッチ９９の一端はインバータＩＶ６の出力端子およびトランスミッションゲートＴＧの一端に接続され、他端はノードＮ１に接続されている。スイッチ９９は、通常動作Ｍ２を行う場合にはオフ状態になり、初期化動作Ｍ１、ストア動作Ｍ３、リストア動作Ｍ５、およびリセット動作Ｍ６を行う場合にはオン状態になる。
【０１３６】
なお、この例では、スレーブラッチ回路に、上記実施の形態に係る技術を応用したが、これに限定されるものではない。これに代えて、例えば、マスタラッチ回路に上記実施の形態に係る技術を応用してもよい。
【０１３７】
（電子機器への適用例）
図２８は、上記実施の形態等の半導体回路が適用されるスマートフォンの外観を表すものである。このスマートフォンは、例えば、本体部３１０、表示部３２０、およびバッテリ３３０を有している。
【０１３８】
上記実施の形態等の半導体回路は、このようなスマートフォンの他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯型ゲーム機、ビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。特に、本技術は、バッテリを有する携帯型の電子機器に適用すると効果的である。
【０１３９】
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０１４０】
例えば、上記実施の形態等では、初期化動作Ｍ１を行うことにより、記憶素子３５，３６の抵抗状態を低抵抗状態ＲＬにしたが、これに限定されるものではなく、これに代えて、記憶素子３５，３６の抵抗状態を高抵抗状態ＲＨにしてもよい。
【０１４１】
また、例えば、上記応用例では、本技術をＤ型フリップフロップ回路に応用したが、これに限定されるものではなく、例えば、他のフリップフロップ回路に応用してもよいし、ラッチ回路に応用してもよい。
【０１４２】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【０１４３】
なお、本技術は以下のような構成とすることができる。
【０１４４】
（１）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、
一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第１のトランジスタの動作を制御するとともに、前記第１の制御電圧および前記第２の制御電圧を生成する駆動部と
を備えた半導体回路。
（２）前記駆動部は、第１の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記第１の制御電圧および前記第２の制御電圧の差電圧の極性を第１の極性に設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする
前記（１）に記載の半導体回路。
（３）前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する
前記（２）に記載の半導体回路。
（４）前記第１の期間と前記第２の期間との間の第３の期間において、前記第１の回路および前記第２の回路への電源供給が停止される
前記（３）に記載の半導体回路。
（５）前記駆動部は、前記第２の期間の後の第４の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記差電圧の極性を前記第１の極性と異なる第２の極性に設定することにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
前記（３）または（４）に記載の半導体回路。
（６）前記駆動部は、前記第２の期間において前記第１のノードにおける電圧を設定した後、前記第１のノードにおける電圧が変化する前に、前記第４の期間において前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
前記（５）に記載の半導体回路。
（７）前記駆動部は、前記第１の期間の前の第５の期間において、前記第１のトランジスタをオフ状態にし、前記第１のノードにおける電圧を所定の電圧に設定し、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記差電圧の極性を前記第１の極性と異なる第２の極性に設定することにより、前記第１の記憶素子の抵抗状態を前記第１の抵抗状態にする
前記（２）から（６）のいずれかに記載の半導体回路。
（８）前記第１の回路および前記第２の回路は、電源投入後に前記第１のノードにおける電圧が所定の初期電圧になるように構成された
前記（１）から（７）に記載の半導体回路。
（９）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第３のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第３のトランジスタのゲート幅よりも広いゲート幅を有する第４のトランジスタを有する
前記（８）に記載の半導体回路。
（１０）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第５のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第５のトランジスタのゲート幅よりも広いゲート幅を有する第６のトランジスタを有する
前記（８）または（９）に記載の半導体回路。
（１１）前記第１の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第２のノードとを接続する第３のトランジスタを有し、
前記第２の回路は、オン状態になることにより前記第１の電源と前記第１のノードとを接続し、前記第３のトランジスタのゲート長よりも短いゲート長を有する第４のトランジスタを有する
前記（８）から（１０）のいずれかに記載の半導体回路。
（１２）前記第２の回路は、オン状態になることにより前記初期電圧と異なる電圧に対応する第２の電源と前記第１のノードとを接続する第５のトランジスタを有し、
前記第１の回路は、オン状態になることにより前記第２の電源と前記第２のノードとを接続し、前記第５のトランジスタのゲート長よりも短いゲート長を有する第６のトランジスタを有する
前記（８）から（１１）のいずれかに記載の半導体回路。
（１３）前記第２の回路は、オン状態になることにより前記初期電圧に対応する第１の電源と前記第１のノードとを接続する第４のトランジスタを有し、
前記第４のトランジスタがオン状態であるときに、前記第１の電源から前記第１のノードに流れる電流の電流値は、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第１の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第１の電流値と、前記第１のトランジスタがオン状態であり、かつ前記第１の記憶素子の抵抗状態が前記第２の抵抗状態であるときに、前記第１のノードから前記第１のトランジスタを介して前記第１の記憶素子に流れる電流の第２の電流値との間である
前記（８）から（１２）のいずれかに記載の半導体回路。
（１４）第４のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第５のノードに印加可能に構成された第３の回路と、
前記第５のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第４のノードに印加可能に構成された第４の回路と、
オン状態になることにより前記第４のノードを第６のノードに接続する第７のトランジスタと、
ドレインと、ソースと、前記第４のノードまたは前記第５のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第６のノードに接続され、他方に前記第１の制御電圧が供給された第８のトランジスタと、
一端が前記第６のノードに接続されるとともに他端に第３の制御電圧が供給され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と
をさらに備えた
前記（１）から（１３）のいずれかに記載の半導体回路。
（１５）オン状態になることにより前記第２のノードを第７のノードに接続する第９のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第７のノードに接続され、他方に第４の制御電圧が供給された第１０のトランジスタと、
一端が前記第７のノードに接続されるとともに他端に前記第２の制御電圧が供給され、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と
をさらに備えた
前記（１）から（１４）のいずれかに記載の半導体回路。
（１６）オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行う第１１のトランジスタをさらに備えた
前記（１）から（１５）のいずれかに記載の半導体回路。
（１７）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が低い状態である
前記（１）から（１６）のいずれかに記載の半導体回路。
（１８）前記第１の抵抗状態は、前記第２の抵抗状態よりも、抵抗値が高い状態である
前記（１）から（１６）のいずれかに記載の半導体回路。
（１９）前記第１の記憶素子は、第１の端子および第２の端子を有し、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶する
前記（１）から（１８）のいずれかに記載の半導体回路。
（２０）前記第１の記憶素子は、スピン注入磁化反転型の記憶素子である
前記（１９）に記載の半導体回路。
（２１）前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
前記（１）から（２０）のいずれかに記載の半導体回路。
（２２）前記第１の回路および前記第２の回路は、ラッチ回路を構成する
前記（１）から（２０）のいずれかに記載の半導体回路。
（２３）前記ラッチ回路は、マスタラッチ回路とスレーブラッチ回路とを有するフリップフロップ回路における前記スレーブラッチ回路である
前記（２２）に記載の半導体回路。
（２４）第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子とを備えた半導体回路に対して、
第１の期間において、前記第１のトランジスタをオフ状態にし、前記第１の制御電圧および前記第２の制御電圧を互いに異なる電圧にするとともに、前記第１の制御電圧および前記第２の制御電圧の差電圧の極性を第１の極性に設定することにより、前記第１の記憶素子の抵抗状態を、前記第１のノードにおける電圧に応じた抵抗状態にする第１の駆動を行う
駆動方法。
（２５）前記第１の期間の後の第２の期間において、前記第１のトランジスタをオン状態にすることにより、前記第１のノードにおける電圧を、前記第１の記憶素子の抵抗状態に応じた電圧に設定する第２の駆動を行う
前記（２４）に記載の駆動方法。
（２６）半導体回路と、
前記半導体回路に電源電圧を供給するバッテリと
を備え、
前記半導体回路は、
第１のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を第２のノードに印加可能に構成された第１の回路と、
前記第２のノードにおける電圧に基づいて、その電圧の反転電圧を生成し、その反転電圧を前記第１のノードに印加可能に構成された第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続する第１のトランジスタと、
ドレインと、ソースと、前記第１のノードまたは前記第２のノードに接続されたゲートとを有し、前記ドレインおよび前記ソースの一方が前記第３のノードに接続され、他方に第１の制御電圧が供給された第２のトランジスタと、
一端が前記第３のノードに接続されるとともに他端に第２の制御電圧が供給され、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
前記第１のトランジスタの動作を制御するとともに、前記第１の制御電圧および前記第２の制御電圧を生成する駆動部と
を有する
電子機器。
【符号の説明】
【０１４５】
１，１Ｅ，１Ｆ，２…半導体回路、１１…制御部、１２，１２Ｅ…電源トランジスタ、２０，２０Ｅ，２０Ｆ，５０…メモリ回路、２１，５１…メモリセルアレイ、２２，２２Ｄ，２３，２３Ｄ，５２，５３…駆動部、２４〜２９…トランジスタ、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，６０…メモリセル、３１〜３４，３２Ｂ，２４Ｂ…トランジスタ、３５〜３８…記憶素子、４０，７０…ＳＲＡＭ回路、４１〜４６，７１〜７４…トランジスタ、ＡＷＬ…ワード線、ＢＬＢ，ＢＬＴ…ビット線、ＣＬ，ＣＬ１，ＣＬ２，ＣＴＲＬ…制御線、Ｆ…フリー層、Ｉ…トンネルバリア層、Ｉinit1，Ｉinit2…初期化電流、Ｉreset…リセット電流、Ｉstore…ストア電流、ＩＶ１〜ＩＶ６…インバータ、Ｍ１…初期化動作、Ｍ２…通常動作、Ｍ３…ストア動作、Ｍ４…スタンバイ動作、Ｍ５…リストア動作、Ｍ６…リセット動作、Ｎ１，Ｎ２…ノード、Ｐ…ピンド層、ＲＨ…高抵抗状態、ＲＬ…低抵抗状態、ＳＡＷＬ，ＳＢＷＬ，ＳＣＬ，ＳＣＬ１，ＳＣＬ２，ＳＣＴＲＬ，ＳＲＳＴ…信号、ＳＰＧ…電源制御信号、ＶＤＤ，ＶＤＤ１…電源電圧、ＶＨ…高レベル電圧、ＶＬ…低レベル電圧、ＶＳＳ，ＶＳＳ１…接地電圧。
【図１】
0006753138.tif 000002
【図２】
0006753138.tif 000003
【図３】
0006753138.tif 000004
【図４】
0006753138.tif 000005
【図５】
0006753138.tif 000006
【図６Ａ】
0006753138.tif 000007
【図６Ｂ】
0006753138.tif 000008
【図６Ｃ】
0006753138.tif 000009
【図６Ｄ】
0006753138.tif 000010
【図６Ｅ】
0006753138.tif 000011
【図６Ｆ】
0006753138.tif 000012
【図６Ｇ】
0006753138.tif 000013
【図７】
0006753138.tif 000014
【図８】
0006753138.tif 000015
【図９】
0006753138.tif 000016
【図１０】
0006753138.tif 000017
【図１１Ａ】
0006753138.tif 000018
【図１１Ｂ】
0006753138.tif 000019
【図１２】
0006753138.tif 000020
【図１３Ａ】
0006753138.tif 000021
【図１３Ｂ】
0006753138.tif 000022
【図１３Ｃ】
0006753138.tif 000023
【図１３Ｄ】
0006753138.tif 000024
【図１４】
0006753138.tif 000025
【図１５】
0006753138.tif 000026
【図１６】
0006753138.tif 000027
【図１７】
0006753138.tif 000028
【図１８】
0006753138.tif 000029
【図１９】
0006753138.tif 000030
【図２０】
0006753138.tif 000031
【図２１】
0006753138.tif 000032
【図２２】
0006753138.tif 000033
【図２３Ａ】
0006753138.tif 000034
【図２３Ｂ】
0006753138.tif 000035
【図２４Ａ】
0006753138.tif 000036
【図２４Ｂ】
0006753138.tif 000037
【図２４Ｃ】
0006753138.tif 000038
【図２４Ｄ】
0006753138.tif 000039
【図２５Ａ】
0006753138.tif 000040
【図２５Ｂ】
0006753138.tif 000041
【図２５Ｃ】
0006753138.tif 000042
【図２６Ａ】
0006753138.tif 000043
【図２６Ｂ】
0006753138.tif 000044
【図２６Ｃ】
0006753138.tif 000045
【図２６Ｄ】
0006753138.tif 000046
【図２７】
0006753138.tif 000047
【図２８】
0006753138.tif 000048