(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素を、第１の方向及び第２の方向を有する２次元アレイ状に配置した画素アレイと、
前記複数の画素で発生した電荷を時間遅延積分して前記第１の方向にそれぞれ転送する複数の転送素子であって、前記第２の方向において互いに隣接した複数の転送素子と、
前記複数の転送素子により転送された電荷をそれぞれ示す複数の信号のうちの１つを逐次に選択して出力する少なくとも１つの第１の信号処理回路と、
前記第１の信号処理回路の出力信号を出力する少なくとも１つの第１の出力パッドと、
前記画素アレイ、前記複数の転送素子、及び前記第１の出力パッドが形成された１つの第１の半導体基板と、
前記第１の信号処理回路が形成された少なくとも１つの第２の半導体基板とを備え、
前記１つの第１の半導体基板に対して前記少なくとも１つの第２の半導体基板が電気的に接続されたＴＤＩ方式リニアイメージセンサであって、
前記ＴＤＩ方式リニアイメージセンサは、
Ｎ１が２以上の整数であるとき、第１の端部及び第２の端部を有し、前記転送した電荷を前記第１の端部から出力するＮ１個の前記転送素子と、
Ｎ２が２以上かつＮ１以下の整数であるとき、前記Ｎ１個の転送素子のうちの少なくとも１つの転送素子ごとに１つずつ設けられたＮ２個の第１の信号前処理回路であって、前記少なくとも１つの転送素子の前記第１の端部にそれぞれ接続され、前記少なくとも１つの転送素子の出力信号をそれぞれ処理するＮ２個の第１の信号前処理回路とを備え、
前記第１の信号前処理回路は前記第１の半導体基板上に形成され、
前記第１の信号処理回路は、前記Ｎ２個の第１の信号前処理回路の出力信号のうちの１つを逐次に選択して出力し、
前記第１の半導体基板上の前記Ｎ２個の第１の信号前処理回路の出力端子が、第１の電気的コネクタによって、前記少なくとも１つの第２の半導体基板上の前記少なくとも１つの第１の信号処理回路の入力端子へ電気的に接続され、
前記少なくとも１つの第２の半導体基板上の前記少なくとも１つの第１の信号処理回路の出力端子が、第２の電気的コネクタによって、前記第１の半導体基板上の前記少なくとも１つの第１の出力パッドへ電気的に接続される、
ことを特徴とするＴＤＩ方式リニアイメージセンサ。
【請求項２】
前記Ｎ２個の第１の信号前処理回路は、Ｎ１が４以上の整数であり、Ｎ３が２以上の整数であるとき、前記Ｎ１個の転送素子のうちの互いに隣接したＮ３個の転送素子ごとに１つずつ設けられ、
前記Ｎ２個の第１の信号前処理回路のうちの各１つの第１の信号前処理回路に接続されたＮ３個の転送素子の出力信号は、当該１つの第１の信号前処理回路へ逐次に転送される、
ことを特徴とする請求項１記載のＴＤＩ方式リニアイメージセンサ。
【請求項３】
Ｎ２が４以上の整数であり、Ｎ４が２以上の整数であるとき、前記Ｎ２個の第１の信号前処理回路のうちのＮ４個の第１の信号前処理回路の出力信号のうちの１つをそれぞれ逐次に選択して出力する複数の第１の信号処理回路を備える、
ことを特徴とする請求項１又は２記載のＴＤＩ方式リニアイメージセンサ。
【請求項４】
前記複数の第１の信号処理回路のうちの少なくとも１つの第１の信号処理回路がそれぞれ形成された複数の第２の半導体基板を備える、
ことを特徴とする請求項３記載のＴＤＩ方式リニアイメージセンサ。
【請求項５】
前記複数の第２の半導体基板のうちの各１つの第２の半導体基板について、当該第２の半導体基板上の前記第１の信号処理回路に接続される前記第１の信号前処理回路が前記第１の半導体基板上に形成された領域の前記第２の方向における全長に比較して、前記第１の電気的コネクタが配置される領域の前記第２の方向における全長が短くなるように、前記第１の電気的コネクタが配置される、
ことを特徴とする請求項４記載のＴＤＩ方式リニアイメージセンサ。
【請求項６】
前記Ｎ１個の転送素子の転送ゲートに接続されてＴＤＩ段数を制御するＴＤＩ段数制御回路をさらに備え、
前記ＴＤＩ段数制御回路は、前記第１の半導体基板上において、前記Ｎ２個の第１の信号前処理回路を挟んで前記画素アレイの反対側に形成される、
ことを特徴とする請求項１〜５のうちの１つに記載のＴＤＩ方式リニアイメージセンサ。
【請求項７】
前記Ｎ１個の転送素子のうちの少なくとも１つの転送素子ごとに１つずつ設けられたＮ２個の第２の信号前処理回路であって、前記少なくとも１つの転送素子の前記第２の端部にそれぞれ接続され、前記少なくとも１つの転送素子の出力信号をそれぞれ処理するＮ２個の第２の信号前処理回路と、
前記Ｎ２個の第２の信号前処理回路の出力信号のうちの１つを逐次に選択して出力する少なくとも１つの第２の信号処理回路と、
前記少なくとも１つの第２の信号処理回路の出力信号を出力する少なくとも１つの第２の出力パッドと、
前記少なくとも１つの第２の信号処理回路が形成された少なくとも１つの第３の半導体基板と、
をさらに備え、
前記Ｎ２個の第２の信号前処理回路及び前記少なくとも１つの第２の出力パッドは、前記第１の半導体基板上に形成され、
前記第１の半導体基板上の前記Ｎ２個の第２の信号前処理回路の出力端子が、第３の電気的コネクタによって、前記少なくとも１つの第３の半導体基板上の前記少なくとも１つの第２の信号処理回路の入力端子へ電気的に接続され、
前記少なくとも１つの第３の半導体基板上の前記少なくとも１つの第２の信号処理回路の出力端子が、第４の電気的コネクタによって、前記第１の半導体基板上の前記少なくとも１つの第２の出力パッドへ電気的に接続される、
ことを特徴とする請求項１〜６のうちの１つに記載のＴＤＩ方式リニアイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リモートセンシング等の分野で用いられるリニアイメージセンサの改良に関し、簡単な構造でありながら、従来よりも高速かつ低消費電力で動作するＴＤＩ方式リニアイメージセンサに関する。
【背景技術】
【０００２】
半導体基板上に多数の光検出器をアレイ状に配置し、その同じ半導体基板上に信号電荷の読み出し回路及び出力アンプなどを備えたさまざまなイメージセンサが開発されている。リモートセンシングにおいては、複数の光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を人工衛星の進行方向に一致させることによって地表の２次元画像を撮影する。画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、Ｓ／Ｎが劣化するという課題がある。【０００３】
Ｓ／Ｎを改善するための巧妙な手段としてＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用い、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎを改善する、ＣＣＤイメージセンサの読み出し方式である。リモートセンシングの場合、ＣＣＤの垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作を実現できる。ＣＣＤの垂直方向でＭ段のＴＤＩ動作を行うと、電荷の蓄積時間が実効的にＭ倍となるので、感度がＭ倍向上し、Ｓ／Ｎは√Ｍ倍に改善される。【０００４】
ＴＤＩ方式のイメージセンサはＴＤＩ段数に比例して感度が変わるので、被写体の輝度に応じてＴＤＩ段数を切り替えられることが望ましい。このようなＴＤＩ段数切り替え機能を実現する方法の１つとして、例えば特許文献１記載の方法が提案されている。特許文献１においては、ＴＤＩ段数切替回路により画素領域のうちＴＤＩ段数Ｍ段目までの垂直転送を順方向に行い、Ｍ段目以降の垂直転送方向を逆方向に行うことで、ＴＤＩ段数を任意に設定することを可能にしている。【０００５】
また、リモートセンシングに用いられるリニアイメージセンサでは、観測幅拡大のために画素数を大きくすることが要求される。従来の衛星用光学センサとしては、１０μｍ程度の画素ピッチ及び数千画素程度の画素数を有するものまで開発されており、この場合、水平方向に数十ｍｍ以上の素子サイズを有するような極めて長尺の素子になる。【０００６】
一般に半導体素子製造プロセスにおいて、マスクパターンをウェハ上に転写する写真製版工程では微細パターン形成に縮小露光装置（ステッパ）が用いられるが、１度に転写できる転写エリアが限定されている。例えば一般のシリコンＬＳＩプロセスで用いられる倍率１／５倍のステッパでは、転写エリアの上限が約２０ｍｍ角程度しかない。そこで、ステッパを用いて数十ｍｍを超える素子サイズを有する長尺イメージセンサを製造する方法の１つとして、例えば特許文献２記載の方法が提案されている。特許文献２においては、イメージセンサの画素領域及び水平ＣＣＤが周期的に配列されていることに着目し、これらの領域をステッパを用いて複数回に分けて転写することで、数十ｍｍ以上の長尺センサを製造することを可能にしている。【０００７】
リモートセンシングに用いられるリニアイメージセンサでは撮像周期（水平１ラインの画素信号を読み出す期間）が決められているので、水平画素数を増加しようとすると水平ＣＣＤの転送速度を増加させる必要があり、転送効率の劣化や消費電力の増大といった課題が生じる。【０００８】
そこで、水平方向の信号読み出しの高速化及び低消費電力化を行う方法として、例えば特許文献３あるいは特許文献４記載の方法が提案されている。特許文献３においては、光電変換及び垂直電荷転送を垂直ＣＣＤで行い、水平方向の信号読み出しを、ＣＣＤと同一の基板上に形成したＣＭＯＳ回路で行うことで、ＣＣＤセンサとＣＭＯＳセンサとの各々の長所を兼ね備えようとするものである。また、特許文献４においては、光電変換及び垂直電荷転送を行う垂直ＣＣＤと、水平方向の信号読み出しを行うＣＭＯＳ回路とをそれぞれ別チップで形成し、両者を金属バンプによって電気的に接続するものである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４９６８２２７号公報
【特許文献２】特開２００３−１７９２２１号公報
【特許文献３】特許第３９３７７１６号公報
【特許文献４】特開２０１３−９８４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献３に示した従来のＴＤＩ方式イメージセンサでは、ＣＣＤ及びＣＭＯＳ回路を同一基板に形成しようとしても、両者の製造プロセスが異なるので、その実現が難しいという課題があった。また、これを解決するために提案された特許文献４に示した従来のＴＤＩ方式イメージセンサでは、パッケージに実装する場合の構造が複雑になり、リモートセンシングに用いるような長尺素子では実装が困難であるという課題があった。【００１１】
本発明の目的は、以上の課題を解決し、高速かつ低消費電力で動作しながら、従来よりも簡単にパッケージに実装可能であるＴＤＩ方式リニアイメージセンサを提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様に係るＴＤＩ方式リニアイメージセンサは、画素アレイ、複数の転送素子、少なくとも１つの第１の信号処理回路、少なくとも１つの第１の出力パッド、１つの第１の半導体基板、及び少なくとも１つの第２の半導体基板とを備える。画素アレイは、光電変換を行う複数の画素を、第１の方向及び第２の方向を有する２次元アレイ状に配置している。複数の転送素子は、複数の画素で発生した電荷を時間遅延積分して第１の方向にそれぞれ転送し、第２の方向において互いに隣接している。少なくとも１つの第１の信号処理回路は、複数の転送素子により転送された電荷をそれぞれ示す複数の信号のうちの１つを逐次に選択して出力する。少なくとも１つの第１の出力パッドは、第１の信号処理回路の出力信号を出力する。１つの第１の半導体基板には、画素アレイ、複数の転送素子、及び第１の出力パッドが形成されている。少なくとも１つの第２の半導体基板には、第１の信号処理回路が形成されている。１つの第１の半導体基板に対して少なくとも１つの第２の半導体基板が電気的に接続される。ＴＤＩ方式リニアイメージセンサは、Ｎ１が２以上の整数であるとき、第１の端部及び第２の端部を有し、転送した電荷を第１の端部から出力するＮ１個の転送素子と、Ｎ２が２以上かつＮ１以下の整数であるとき、Ｎ１個の転送素子のうちの少なくとも１つの転送素子ごとに１つずつ設けられたＮ２個の第１の信号前処理回路であって、少なくとも１つの転送素子の第１の端部にそれぞれ接続され、少なくとも１つの転送素子の出力信号をそれぞれ処理するＮ２個の第１の信号前処理回路とを備える。第１の信号前処理回路は第１の半導体基板上に形成される。第１の信号処理回路は、Ｎ２個の第１の信号前処理回路の出力信号のうちの１つを逐次に選択して出力する。第１の半導体基板上のＮ２個の第１の信号前処理回路の出力端子が、第１の電気的コネクタによって、少なくとも１つの第２の半導体基板上の少なくとも１つの第１の信号処理回路の入力端子へ電気的に接続される。少なくとも１つの第２の半導体基板上の少なくとも１つの第１の信号処理回路の出力端子が、第２の電気的コネクタによって、第１の半導体基板上の少なくとも１つの第１の出力パッドへ電気的に接続される。
【発明の効果】
【００１３】
本発明によれば、高速かつ低消費電力で動作しながら、従来よりも簡単にパッケージに実装可能であるＴＤＩ方式リニアイメージセンサを提供することができる。【００１４】
本発明に係るＴＤＩ方式リニアイメージセンサによれば、第１の半導体基板及び第２の半導体基板を互いに電気的に接続することにより、水平方向の信号読み出しの高速化及び消費電力の削減を図ることができる。また、入出力パッドを第１の半導体基板にのみ配置することができるので、パッケージへ実装する際の構造が簡略化され、長尺素子の実装が容易になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。
【図２】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの断面構造図である。
【図３】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１の回路配置を示す図である。
【図４】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの垂直ＣＣＤの最終段付近における回路配置を示す図である。
【図５】本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの第２の半導体基板２の回路配置を示す図である。
【図６】本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ａの回路配置を示す図である。
【図７】本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの垂直ＣＣＤの最終段付近における回路配置を示す図である。
【図８】本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの１つの垂直ＣＣＤの最終段付近において、その断面構造と各部の電位分布とを示した図である。
【図９】本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサのもう１つの垂直ＣＣＤの最終段付近において、その断面構造と各部の電位分布とを示した図である。
【図１０】本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｂの回路配置を示す図である。
【図１１】本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの第２の半導体基板２Ｂの回路配置を示す図である。
【図１２】本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。
【図１３】本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの断面構造図である。
【図１４】本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｃの回路配置を示す図である。
【図１５】本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサにおいて、画素アレイを複数に分割して信号を読み出す際の、第１の半導体基板１Ｃの回路配置を示す図である。
【図１６】本発明の実施の形態５に係るＴＤＩ方式リニアイメージセンサにおいて、画素アレイを複数に分割して信号を読み出す際の、第１の半導体基板１Ｄの回路配置を示す図である。
【図１７】本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｅの回路配置を示す図である。
【図１８】本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサの断面構造図である。
【図１９】本発明の実施の形態７に係るＴＤＩ方式リニアイメージセンサアレイの第１の半導体基板１Ｆの回路配置を示す図である。
【図２０】本発明の実施の形態８に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｇの回路配置を示す図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。
【００１７】
図１を参照すると、実施の形態１に係るＴＤＩ方式リニアイメージセンサは、第１の半導体基板１及び第２の半導体基板２を備える。第１の半導体基板１の＋Ｚ面側において、光電変換を行う複数の画素を、Ｙ方向及びＸ方向を有する２次元アレイ状に配列して画素アレイ３を形成している。本明細書では、＋Ｙ方向を「第１の方向」又は「垂直方向」ともいい、＋Ｘ方向を「第２の方向」又は「水平方向」ともいう。後述するように、第１の半導体基板１は、複数の画素で発生した電荷を＋Ｙ方向に転送する複数の垂直ＣＣＤ、転送された電荷を増幅する複数のカラムアンプ、などの他の回路をさらに備える。また、第１の半導体基板１の＋Ｚ面側に複数の入出力パッド４が形成される。第２の半導体基板２は、水平選択回路などのＣＭＯＳトランジスタからなる信号処理回路を搭載した別の半導体基板である。第２の半導体基板２は、第１の半導体基板１上において、基板の表面を互いに対向させて接合される。
【００１８】
図２は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの断面構造図である。図２は、図１の第１の半導体基板１及び第２の半導体基板２をパッケージ２３上に実装した場合における、図１のＡ１−Ａ１’線に相当する位置の断面を示す。
【００１９】
図２を参照すると、第１の半導体基板１の＋Ｚ面側に、画素アレイ３、カラムアンプ５が形成され、第２の半導体基板２の−Ｚ面側に信号処理回路６が形成される。本明細書では、カラムアンプ５を「第１の信号前処理回路」ともいい、信号処理回路６を「第１の信号処理回路」ともいう。第１の半導体基板１及び第２の半導体基板２は、複数の金属バンプ７によって互いに電気的に接合される。本明細書では、金属バンプ７を「電気的コネクタ」ともいう。第１の半導体基板１の−Ｚ面は、セラミック等からなるパッケージ２３上に接着される。第１の半導体基板１上の入出力パッド４とパッケージ２３上の金属電極２４とは、ワイヤボンド２５によって互いに電気的に接続される。また、パッケージ２３の−Ｚ面側に複数のリード２６が形成される。
【００２０】
図３は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１の回路配置を示す図である。
【００２１】
図３を参照すると、第１の半導体基板１上には、画素アレイ３、複数の垂直ＣＣＤ１１、複数のカラムアンプ５、複数の入出力パッド４、及び複数の金属バンプ７ａ，７ｂ，７ｃ（図２の金属バンプ７に対応）が形成される。本明細書では、垂直ＣＣＤ１１を「転送素子」ともいう。図３では、第１の半導体基板１上に接合される第２の半導体基板２の位置を点線枠で示す。図３の例では、１個の第１の半導体基板１に対して１個の第２の半導体基板２を接合する場合を示す。
【００２２】
画素アレイ３と重畳して、Ｙ方向に長手方向を有し、Ｘ方向において互いに隣接した複数の垂直ＣＣＤ１１が形成される。各垂直ＣＣＤ１１は、画素アレイ３の複数の画素のうち、Ｙ方向に１列に配列された複数の画素に沿って形成される。被写体からの光が画素アレイ３の各画素に入射すると、画素内のフォトダイオード（図示せず）によって光電変換される。各垂直ＣＣＤ１１は、各画素で発生した電荷をＴＤＩ動作によって時間遅延積分して＋Ｙ方向に転送し、＋Ｙ側の端部から出力する。
【００２３】
図３の例では、各カラムアンプ５は、１つの垂直ＣＣＤ１１ごとに１つずつ設けられ、各垂直ＣＣＤ１１の＋Ｙ側の端部に接続されるように形成される。各カラムアンプ５は、ソースフォロアアンプ等を含み、垂直ＣＣＤ１１を転送されてきた電荷を増幅して電圧信号へ変換する。
【００２４】
各カラムアンプ５の出力端子は、金属配線８を介して金属バンプ７ａに接続される。各カラムアンプ５の出力信号は、金属配線８及び金属バンプ７ａを介して第２の半導体基板２上の信号処理回路６に送られる。
【００２５】
第２の半導体基板２上の信号処理回路６の出力信号は、金属バンプ７ｃを介して第１の半導体基板１上の回路へ戻される。金属バンプ７ｃは、金属配線９を介して入出力パッド４のうちの１つ（出力パッドとして用いられる）に接続される。これにより、ＴＤＩ方式リニアイメージセンサの出力信号は、出力パッドとして用いられる入出力パッド４を介して第１の半導体基板１の外部へ出力される。本明細書では、第２の半導体基板２上の信号処理回路６の出力信号を出力する入出力パッド４を「第１の出力パッド」ともいう。なお、図示していないが、第１の半導体基板１上において、出力パッドとして用いられる入出力パッド４の前段に出力最終段のバッファアンプ等を形成してもよい。
【００２６】
また、第２の半導体基板２上の信号処理回路６を駆動するために必要なバイアス電圧及びクロック信号は、金属バンプ７ｂを介して第１の半導体基板１から与えられる。
【００２７】
図４は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの垂直ＣＣＤの最終段付近における回路配置を示す図である。
【００２８】
図４は４相駆動ＣＣＤの例を示す。各垂直ＣＣＤ１１は、シリコン基板の表面に形成された転送チャネル４０と、第１ゲート３１ａ，３１ｃ及び第２ゲート３２ｂ，３２ｄをそれぞれ含む複数の転送ゲート３３とを含む。これらの転送ゲート３３には、第１の半導体基板１の外部から、入出力パッド４及び基板上の配線を介して転送クロックφＶ１〜φＶ４が与えられる。図４のＡ２−Ａ２’線よりも下の領域には、アルミニウムなどの遮光膜３８がシリコン基板の表面に形成され、撮像時の偽信号の発生を防止している。太点線３０で囲んだ範囲が１画素分に相当し、Ａ２−Ａ２’線よりも上の領域が光電変換に寄与する。各画素で発生した信号電荷は、垂直ＣＣＤ１１の転送動作によって＋Ｙ方向に向かって転送される。
【００２９】
垂直ＣＣＤ１１の＋Ｙ側の端部において蓄積ゲート３９及び最終ゲート３４が形成される。入出力パッド４及び基板上の配線を介して、蓄積ゲート３９には蓄積制御クロックφＳＴが与えられ、最終ゲート３４にはバイアス電圧ＶＧＯが与えられる。また、垂直ＣＣＤ１１の＋Ｙ側の端部において、Ｎ型不純物領域などからなる浮遊拡散層３５及びチャネル端部３７が形成される。浮遊拡散層３５は、カラムアンプ５の入力ゲートに接続される。チャネル端部３７は、入出力パッド４及び基板上の配線を介してリセット電位ＶＲに接続される。垂直ＣＣＤ１１を転送されてきた電荷が浮遊拡散層３５へ転送されると、その電位がカラムアンプ５によって読み出され、電圧信号へ変換されて出力される。また、浮遊拡散層３５には、読み出し後の電荷を排出するためのリセットトランジスタ３６が接続される。入出力パッド４及び基板上の配線を介して与えられたリセットクロックφＲによりリセットトランジスタ３６がオンされると、浮遊拡散層３５の電位がリセット電位ＶＲにリセットされる。
【００３０】
図５は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの第２の半導体基板２の回路配置を示す図である。
【００３１】
図５を参照すると、第２の半導体基板２上には、信号処理回路６及び複数の金属バンプ２０ａ，２０ｂ，２０ｃが形成される。
【００３２】
複数の金属バンプ２０ａは、第１の半導体基板１上の複数の金属バンプ７ａにそれぞれ対向して設けられ、複数の金属バンプ７ａにそれぞれ接続される。従って、複数の金属バンプ２０ａは、第１の半導体基板１上のカラムアンプ５の出力端子にそれぞれ接続される。金属バンプ２０ｂは、第１の半導体基板１上の金属バンプ７ｂに対向して設けられ、金属バンプ７ｂに接続される。金属バンプ２０ｃは、第１の半導体基板１上の金属バンプ７ｃに対向して設けられ、金属バンプ７ｃに接続される。
【００３３】
信号処理回路６は、水平選択回路１６、複数の水平選択ＭＯＳトランジスタ１７、水平選択線１８、及び出力アンプ１９を備える。信号処理回路６は、第１の半導体基板１から金属バンプ２０ｂ及び金属配線２２を介して、信号処理回路６を駆動するために必要なバイアス電圧及びクロック信号の供給を受ける。水平選択回路１６は、ＣＭＯＳトランジスタ等で構成される。出力アンプ１９は、ソースフォロアアンプ等を含む。各金属バンプ２０ａは、水平選択ＭＯＳトランジスタ１７を介して水平選択線１８に接続される。水平選択回路１６によって水平選択ＭＯＳトランジスタ１７のうち１つがオンされると、ここに接続されたカラムアンプ５の出力信号が水平選択線１８を介して出力アンプ１９に転送され、出力アンプ１９によって増幅される。出力アンプ１９の出力信号は、金属配線２１及び金属バンプ２０ｃを介して、第１の半導体基板１上の回路へ戻され、その後、前述のように、入出力パッド４を介して第１の半導体基板１の外部へ出力される。これにより、信号処理回路６は、各カラムアンプ５の出力信号（すなわち、各ＣＣＤカラム１１により転送された電荷をそれぞれ示す複数の信号）のうちの１つを逐次に選択して出力する。
【００３４】
以上のように、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサは、画素アレイ３及び垂直ＣＣＤ１１を形成する第１の半導体基板１と、水平選択回路１６等を含む信号処理回路６を形成する第２の半導体基板２とを別々に作製し、これらを金属バンプ７等で電気的に接合して構成される。従って、電荷を垂直方向に転送するときは、ＣＣＤの利点である低ノイズのＴＤＩ動作が可能となる。また同時に、信号を水平方向に読み出すときは、ＣＭＯＳの利点である高速読み出しが可能となり、消費電力も低減される。従って、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサによれば、高速かつ低消費電力で動作しながら、従来よりも簡単にパッケージに実装可能であるＴＤＩ方式リニアイメージセンサを提供することができる。
【００３５】
また、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサは、第２の半導体基板２の信号処理回路６で処理した信号を、金属バンプ７を介して第１の半導体基板１に戻した後に、ＴＤＩ方式リニアイメージセンサの外部へ出力するように構成される。従って、ＴＤＩ方式リニアイメージセンサに対するすべての入出力は、第１の半導体基板１上に形成した入出力パッド４を介して行われる。そのため、パッケージへの実装形態が簡略化される。
【００３６】
なお、以上の実施例では、第２の半導体基板２上に形成される信号処理回路６が水平選択回路１６を含む場合について示したが、第２の半導体基板２上にＡ／Ｄ変換回路及びシリアライズ回路等をさらに備えてもよい。これらの回路はＣＭＯＳで構成されるので、高速の信号処理が可能である。この構成によれば、後段の回路ノイズの影響を受けにくくなり、低ノイズ化が図れる。
【００３７】
また、以上の実施例では第１の半導体基板１と第２の半導体基板２との接合に金属バンプ７を用いたが、例えば異方性導電膜等を用いた他の接合方法を用いても、同様の効果が得られる。
【００３８】
また、第１の半導体基板１上において、特許文献１に記載されたＴＤＩ段数制御回路を形成してもよい。特許文献１は、画素群と、複数の選択線と、ライン選択回路と、垂直シフトレジスタと、水平転送部とを備えるイメージセンサを開示している。画素群は、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置される。複数の選択線は、転送電極の各々に接続される。ライン選択回路は、選択線と接続され、複相の転送クロックを所定の選択線に接続する。垂直シフトレジスタは、ライン選択回路での転送クロックの接続状態を決定する所定の選択信号をライン選択回路に書き込む。水平転送部は、時間遅延積分された電荷を水平転送する。特許文献１によれば、所定の選択信号を用いることにより、時間遅延積分の段数を制御することができる。また、特許文献１によれば、ハイレベルとローレベルからなる２値の信号である選択信号によって、複相の転送クロックのいずれかの相を入れ替えて逆相の転送クロックを作るライン選択回路を備えてもよい。このとき、所定の時間遅延積分の段数に応じた連続したハイレベル信号と連続したローレベル信号とを組み合わせた選択信号を用いることにより、時間遅延積分の段数を制御することができる。本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサにＴＤＩ段数制御回路を追加する場合、特許文献１の図１９と同様に、本願の図１の画素アレイ３の−Ｙ側にＴＤＩ段数制御回路を配置してもよい。
【００３９】
実施の形態２．
図６は、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ａの回路配置を示す図である。図６において、図３のものと同じ符号は、図３のものと同様の構成要素を示す。
【００４０】
図６を参照すると、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ａでは、垂直ＣＣＤ１１の＋Ｙ側において、４個の垂直ＣＣＤ１１ごとに１個ずつのカラムアンプ５が形成されて接続される。
【００４１】
図７は、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの垂直ＣＣＤの最終段付近における回路配置を示す図である。
【００４２】
図７の回路配置は、図４に示した本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの場合から、垂直ＣＣＤの最終段付近の回路配置の一部を変更したものである。図７において、図４のものと同じ符号は、図４のものと同様の構成要素を示す。図７では、１つのカラムアンプ５に接続された４つの垂直ＣＣＤ１１を区別するために、符号１１ａ〜１１ｄを付与している。
【００４３】
図７を参照すると、４個の垂直ＣＣＤ１１ａ〜１１ｄを１組として、その１組あたりに１個のカラムアンプ５が形成されて接続される。垂直ＣＣＤ１１の＋Ｙ側の端部には、第１の蓄積ゲート４２、第１の選択ゲート４３ａ〜４３ｂ、第２の選択ゲート４４ａ〜４４ｄ、第２の蓄積ゲート４５、及び最終ゲート３４が順に形成される。入出力パッド４及び基板上の配線を介して、第１の蓄積ゲート４２には蓄積制御クロックφＳＴ１が与えられ、第２の蓄積ゲート４５には蓄積制御クロックφＳＴ２が与えられ、最終ゲートにはバイアス電圧ＶＧＯが与えられる。また、入出力パッド４及び基板上の配線を介して、第１の選択ゲート４３ａ〜４３ｂには選択クロックφＳＥＬ１Ａ〜φＳＥＬ１Ｂが与えられ、第２の選択ゲート４４ａ〜４４ｄには選択クロックφＳＥＬ２Ａ〜φＳＥＬ２Ｂが与えられる。また、浮遊拡散層３５及びリセットトランジスタ３６は、図４に示した本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの場合と同様に構成される。
【００４４】
図７に示した構成により、４個の垂直ＣＣＤ１１ａ〜１１ｄで転送されてきた電荷が浮遊拡散層３５へ逐次に転送され、カラムアンプ５により逐次に読み出される。カラムアンプ５による電荷の読み出し動作を図８及び図９を用いて説明する。
【００４５】
図８は、垂直ＣＣＤ１１ａの最終段付近において、その断面構造と各部の電位分布とを模式的に示す。図８（ａ）は、垂直ＣＣＤ１１ａの断面を示し、図８（ｂ）〜図（ｎ）は、転送動作による電位の変化の模様を時系列に示す。また図９は、垂直ＣＣＤ１１ｄの最終段付近の断面構造と各部の電位分布とを、図８の場合と同様に示す。
【００４６】
図８（ａ）及び図９（ａ）を参照すると、垂直ＣＣＤ１１ａ，１１ｄは、ゲート電極４６、Ｐ型シリコン基板４８、転送チャネル４７、浮遊拡散層３５、チャネル端部３７、フィールド酸化膜５０、及びＰ型不純物領域５１を備える。ゲート電極４６は例えばポリシリコンからなる。転送チャネル４７は例えばＮ型不純物領域からなる。浮遊拡散層３５及びチャネル端部３７は例えば高濃度のＮ型不純物領域からなる。Ｐ型不純物領域５１は素子分離のために設けられる。
【００４７】
ゲート電極に正のハイレベル電圧を印加するとき、そのゲート下にポテンシャル井戸が形成される。符号５２のハッチング領域は、ポテンシャル井戸に蓄積された信号電荷を模式的に表す。
【００４８】
図８（ｂ）は浮遊拡散層３５がリセットされた直後を示し、このとき、転送クロックφＶ３のゲート電極４６下のポテンシャル井戸に、次の撮像周期の信号電荷が蓄積されている。次に、図８（ｃ）〜図８（ｅ）の転送動作により、信号電荷は、蓄積制御クロックφＳＴ１のゲート電極４６下に移動する。次に、図８（ｆ）において、２つの選択クロックφＳＥＬ１Ａ，φＳＥＬ２Ａ及び蓄積制御クロックφＳＴ２がハイレベルになると、信号電荷は、蓄積制御クロックφＳＴ１のゲート電極４６下に移動する。次に、図８（ｇ）において、２つの選択クロックφＳＥＬ１Ａ，φＳＥＬ２Ａがローレベルとなり、さらに図８（ｈ）において、蓄積制御クロックφＳＴ２がローレベルになると、信号電荷は浮遊拡散層３５に移動する。このときの浮遊拡散層３５の電位がカラムアンプ５より読み出される。電位を読み出した後、図８（ｉ）において、リセットクロックφＲがハイレベルになると、浮遊拡散層３５の電荷が排出（リセット）される。その後、図８（ｊ）〜図８（ｍ）において、他の選択クロックφＳＥＬ１Ｂ，φＳＥＬ２Ｂ等の変化に応じて残りの垂直ＣＣＤ１１ｂ〜１１ｄの信号電荷が読み出され、１撮像周期分の信号読み出しが完了する。
【００４９】
また、図９は垂直ＣＣＤ１１ｄの読み出し動作を示す。図９（ｆ）では、選択クロックφＳＥＬ１Ｂ，φＳＥＬ２Ｂがローレベルであるので、図８の場合とは異なり、信号電荷が蓄積制御クロックφＳＴ１のゲート電極４６下に保持される。図９（ｋ）において、２つの選択クロックφＳＥＬ１Ｂ，φＳＥＬ２Ｂがともにハイレベルになると信号電荷が蓄積制御クロックφＳＴ２のゲート電極４６下に移動し、次に図９（ｌ）において、蓄積制御クロックφＳＴ２がローレベルになると、信号電荷が浮遊拡散層３５に移動する。このときの浮遊拡散層３５の電位がカラムアンプ５より読み出される。電位を読み出した後、図９（ｍ）において、リセットクロックφＲがハイレベルになると、浮遊拡散層３５の電荷が排出（リセット）され、１撮像周期分の信号読み出しが完了する。
【００５０】
以上の選択動作により、４個の垂直ＣＣＤ１１ａ〜１１ｄの出力信号がカラムアンプ５へ逐次に転送される。撮像周期ごとに４個の垂直ＣＣＤ１１ａ〜１１ｄの電荷を逐次に読み出すことで、画像信号を読み出すことができる。
【００５１】
図７に示した本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサでは、垂直ＣＣＤ１１の水平方向の配列個数（すなわち水平画素数）に比べてカラムアンプ５の配列個数が１／４に減少し、これに接続される金属バンプ７ａの配列個数も１／４に減少する。そのため、カラムアンプ５及び金属バンプ７ａを配列する間隔を画素ピッチの４倍程度に広げることが可能になる。金属バンプ７ａを配列する場合の最小間隔には製造装置による制限があり、一般的には数十μｍ程度が下限値である。そのため、従来は、画素ピッチを縮小しようとしても金属バンプの最小間隔に起因する制限を受けた。一方、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサでは、この制限を回避することができ、カラムアンプ５及び金属バンプ７ａを配列する間隔よりも小さな画素ピッチを有する高解像度のＴＤＩ方式リニアイメージセンサが得られる。
【００５２】
なお、図７の例では４個の垂直ＣＣＤ１１ごとに１つずつのカラムアンプ５を形成及び接続する場合を示したが、異なる個数の垂直ＣＣＤ１１ごとに１つずつのカラムアンプ５を形成及び接続してもよい。複数のカラムアンプ５は、複数個の垂直ＣＣＤ１１のうちの互いに隣接したいくつかの垂直ＣＣＤ１１ごとに１つずつ設けられる。各カラムアンプ５に接続されたいくつかの垂直ＣＣＤ１１の出力信号は、当該カラムアンプ５へ逐次に転送される。例えば、８個の垂直ＣＣＤ１１ごとに１つずつのカラムアンプ５を形成及び接続してもよい。選択クロックが与えられるゲート電極の個数は、１つのカラムアンプ５に対応する垂直ＣＣＤ１１の個数に応じて決められる。このように、他の個数の垂直ＣＣＤ１１及び他の個数のカラムアンプ５の組み合わせであっても、同様の効果がある。
【００５３】
実施の形態３．
本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサでは、画素アレイの領域を複数に分割し、分割された各画素領域の画像信号を別個に処理し、ＴＤＩ方式リニアイメージセンサの外部に別個に読み出す。
【００５４】
本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサは、図１０に示す第１の半導体基板１Ｂと、図１１に示す第２の半導体基板２Ｂとを備える。
【００５５】
図１０は、本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｂの回路配置を示す図である。図１０において、図３のものと同じ符号は、図３のものと同様の構成要素を示す。
【００５６】
図１０の例では、画素アレイの領域を２つの画素領域３ａ，３ｂに分割している。第１の半導体基板１Ｂ上には、画素領域３ａに対応する１組の金属バンプ７ａ，７ｂ，７ｃと、画素領域３ｂに対応するもう１組の金属バンプ７ａ，７ｂ，７ｃとが形成される。
【００５７】
図１１は、本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの第２の半導体基板２Ｂの回路配置を示す図である。図１１において、図５のものと同様の符号は、図５のものと同様の構成要素を示す。
【００５８】
図１１の例では、画素アレイの領域を２分割し、分割された各画素領域３ａ，３ｂの画像信号を別個に処理し、ＴＤＩ方式リニアイメージセンサの外部に別個に読み出すために、第２の半導体基板２Ｂ上に２つの水平選択回路１６ａ，１６ｂが形成される。第２の半導体基板２Ｂ上には、画素領域３ａ（すなわち水平選択回路１６ａ）に対応する１組の金属バンプ２０ａ，２０ｂ，２０ｃと、画素領域３ｂ（すなわち水平選択回路１６ｂ）に対応するもう１組の金属バンプ２０ａ，２０ｂ，２０ｃとが形成される。
【００５９】
信号処理回路６ａは、水平選択回路１６ａ、複数の水平選択ＭＯＳトランジスタ１７ａ、水平選択線１８ａ、及び出力アンプ１９ａを備える。信号処理回路６ａは、第１の半導体基板１Ｂから、画素領域３ａのための金属バンプ２０ｂ及び金属配線２２を介して、バイアス電圧及びクロック信号の供給を受ける。画素領域３ａのための各金属バンプ２０ａは、水平選択ＭＯＳトランジスタ１７ａを介して水平選択線１８ａに接続される。出力アンプ１９ａの出力信号は、画素領域３ａのための金属配線２１及び金属バンプ２０ｃを介して、第１の半導体基板１Ｂ上の回路へ戻され、その後、入出力パッド４を介して第１の半導体基板１Ｂの外部へ出力される。これにより、信号処理回路６ａは、画素領域３ａに対応するカラムアンプ５の出力信号のうちの１つを逐次に選択して出力する。
【００６０】
信号処理回路６ｂは、水平選択回路１６ｂ、複数の水平選択ＭＯＳトランジスタ１７ｂ、水平選択線１８ｂ、及び出力アンプ１９ｂを備える。信号処理回路６ｂは、第１の半導体基板１Ｂから、画素領域３ｂのための金属バンプ２０ｂ及び金属配線２２を介して、バイアス電圧及びクロック信号の供給を受ける。画素領域３ｂのための各金属バンプ２０ａは、水平選択ＭＯＳトランジスタ１７ｂを介して水平選択線１８ｂに接続される。出力アンプ１９ｂの出力信号は、画素領域３ｂのための金属配線２１及び金属バンプ２０ｃを介して、第１の半導体基板１Ｂ上の回路へ戻され、その後、入出力パッド４を介して第１の半導体基板１Ｂの外部へ出力される。これにより、信号処理回路６ｂは、画素領域３ｂに対応するカラムアンプ５の出力信号のうちの１つを逐次に選択して出力する。
【００６１】
これにより、各画素領域３ａの画像信号は、１つの入出力パッド４を介して第１の半導体基板１Ｂの外部へ出力され、各画素領域３ｂの画像信号は、もう１つの入出力パッド４を介して第１の半導体基板１Ｂの外部へ出力される。
【００６２】
本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサでは、画素アレイ３の領域を３つ以上に分割し、分割された各画素領域の画像信号を別個に処理し、ＴＤＩ方式リニアイメージセンサの外部に別個に読み出してもよい。この場合、第１の半導体基板上の複数のカラムアンプ５の出力端子が、金属バンプ７によって、第２の半導体基板上の複数の信号処理回路６の入力端子へ電気的に接続される。さらに、第２の半導体基板上の複数の信号処理回路６の出力端子は、金属バンプ７によって、第１の半導体基板上の出力パッドとして使用される複数の入出力パッド４へそれぞれ電気的に接続される。
【００６３】
本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサによれば、水平選択回路１６ａ，１６ｂの選択動作に要する時間（１画素あたりの読み出し周期）を、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの場合よりも長くできる。従って、信号の読み出し速度を低下させて信号の読み出しノイズを低減することができる。
【００６４】
実施の形態４．
図１２は本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。図１２において、図１のものと同じ符号は、図１のものと同様の構成要素を示す。
【００６５】
図１２を参照すると、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサでは、１個の第１の半導体基板１Ｃに対して、複数個の第２の半導体基板２が接合される。後述するように、第１の半導体基板１Ｃは、複数の垂直ＣＣＤ、複数のカラムアンプ、ＴＤＩ段数制御回路、などの他の回路をさらに備える。
【００６６】
図１３は、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの断面構造図である。図１３は、図１２の第１の半導体基板１Ｃ及び第２の半導体基板２をパッケージ２３上に実装した場合における、図１２のＡ４−Ａ４’線に相当する位置の断面を示す。図１３において、図２のものと同じ符号は、図２のものと同様の構成要素を示す。
【００６７】
図１３を参照すると、第１の半導体基板１Ｃは、図２の第１の半導体基板１の各構成要素に加えて、ＴＤＩ段数制御回路１０をさらに備える。ＴＤＩ段数制御回路１０は、特許文献１に記載されたＴＤＩ段数制御回路と同様に動作し、複数の垂直ＣＣＤ１１の転送ゲートに接続されてＴＤＩ段数を制御する。ＴＤＩ段数制御回路１０は、第１の半導体基板１Ｃ上において、例えば、画素アレイ３の−Ｙ側に形成される。
【００６８】
図１４は、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｃの回路配置を示す図である。図１４において、図３のものと同じ符号は、図３のものと同様の構成要素を示す。
【００６９】
図１４を参照すると、第１の半導体基板１Ｃ上の画素アレイ３の領域は４つの画素領域に分割され、これらに対応して４個の第２の半導体基板２が第１の半導体基板１Ｃに接合される。各第２の半導体基板２上の信号処理回路からの出力信号は、画素アレイ３の４つの画素領域にそれぞれ対応する４つの金属バンプ７ｃを介して、第１の半導体基板１Ｃ上の回路へ戻される。これにより、ＴＤＩ方式リニアイメージセンサの出力信号は、画素アレイ３の４つの画素領域にそれぞれ対応する４つの入出力パッド４を介して、第１の半導体基板１Ｃの外部へ並列に出力される。
【００７０】
本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサでは、画素アレイ３の領域を４つ以外の個数に分割し、分割された画素領域の個数に対応する個数の第２の半導体基板２を第１の半導体基板に接合してもよい。この場合、第１の半導体基板上の複数のカラムアンプ５の出力端子が、金属バンプ７によって、複数の第２の半導体基板２上の信号処理回路６の入力端子へ電気的に接続される。さらに、複数の第２の半導体基板２上の信号処理回路６の出力端子は、金属バンプ７によって、第１の半導体基板上の出力パッドとして使用される複数の入出力パッド４へそれぞれ電気的に接続される。複数の第２の半導体基板２上の信号処理回路６は、複数のカラムアンプ５の出力信号のうちの１つをそれぞれ逐次に選択して出力する。
【００７１】
本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサでは、複数の第２の半導体基板２のそれぞれは、１つの信号処理回路６を備えてもよく、実施の形態２と同様に、複数の信号処理回路６を備えてもよい。例えば、Ｍ１が２以上の整数であり、Ｍ２がＭ１の倍数であるとき、合計でＭ２個の信号処理回路６をＭ１個の第２の半導体基板２上に形成してもよい。
【００７２】
図１２〜図１４を参照して説明したように、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサによれば、水平方向の画素数を増大させ、リニアイメージセンサの観測幅を増大させることができる。
【００７３】
図１５は、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサにおいて、画素アレイの領域を複数に分割して信号を読み出す際の、分割された１つの領域の左端付近の垂直ＣＣＤの最終段付近における回路配置を示す図である。
【００７４】
図１５を参照すると、分割された１つの画素領域に対応する複数のカラムアンプ５は、一定の間隔ａを有して配置される。同じ画素領域の中央付近（図１５の右側）における垂直ＣＣＤ１１に対応する複数の金属バンプ７ａは、間隔ａを有して配置される。一方、同じ画素領域の左端付近（図１５の左側）における垂直ＣＣＤ１１に対応する複数の金属バンプ７ａは、間隔ａよりも短い間隔ｂを有して配置される。図示していないが、同じ画素領域の右端付近における垂直ＣＣＤ１１に対応する複数の金属バンプ７ａもまた、間隔ｂを有して配置される。この配置によれば、分割された１つの画素領域に対応する複数のカラムアンプ５が第１の半導体基板１Ｃ上に配置された領域のＸ方向における全長よりも、同じ画素領域に対応する複数の金属バンプ７ａが第１の半導体基板１Ｃ上に配置された領域のＸ方向における全長を短くすることができる。言い換えると、複数の第２の半導体基板２のうちの各１つの第２の半導体基板２について、当該第２の半導体基板２上の信号処理回路６に接続されるカラムアンプ５が第１の半導体基板１Ｃ上に形成された領域のＸ方向における全長に比較して、対応する金属バンプ７ａが配置される領域のＸ方向における全長が短くなるように、金属バンプ７ａが配置される。
【００７５】
図１５を参照して説明したように、本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサによれば、分割された１つの画素領域のＸ方向における全長に比べて、１個の第２の半導体基板２のＸ方向における全長を短くすることができる。その結果、多数の画素が水平方向に配列された長尺イメージセンサに複数個の第２の半導体基板２を接合する場合に、複数個の第２の半導体基板２を１列に配置することができ、これにより、イメージセンサを小型化することができる。
【００７６】
図１５を参照して説明した金属バンプ７ａの配置は、例えば、特許文献２に記載された方法で製造された長尺のリニアイメージセンサにも適用可能である。特許文献２によれば、入射光を電気信号に変換して検知するリニアイメージセンサの製造方法が開示されている。この方法は、半導体基板を準備する工程を含む。この方法は、次いで、半導体基板の表面近傍に、略平行に並置されたチャネルストッパ領域と、チャネルストッパ領域に挟まれた転送チャネルとを形成する工程を含む。この方法は、次いで、少なくともチャネルストッパ領域を覆うゲート絶縁膜を形成する工程を含む。この方法は、次いで、ゲート絶縁膜上に、転送チャネルに対して略垂直方向に延びた転送ゲートを形成するゲート形成工程を含む。この方法は、次いで、転送ゲートを覆う層間絶縁膜を形成する工程を含む。この方法は、次いで、層間絶縁膜上にフォトレジスト層を形成し、フォトレジスト層をパターニングして転送ゲート上に開口パターンを形成するパターニング工程を含む。この方法は、次いで、フォトレジスト層をマスクに用いて、層間絶縁膜に孔部を形成し、孔部の底面に転送ゲートを露出させる工程を含む。この方法は、次いで、フォトレジスト層を除去した後に、層間絶縁膜上に、孔部を介して転送ゲートに接続され、チャネルストッパに添って延在した裏打ち配線を形成する裏打ち配線形成工程を含む。この方法は、次いで、層間絶縁膜と裏打ち配線の上に、保護膜を形成する工程を含む。この方法は、次いで、パターニング工程が、縮小露光法によりフォトレジスト層を露光する工程を含む。本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサによれば、特許文献２に記載された方法で長尺のリニアイメージセンサを製造する場合にも、垂直方向のサイズを広げずに、複数の第２の半導体基板２を接合することが可能になる。
【００７７】
実施の形態５．
次に、図１６は本発明の実施の形態５に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｄの回路配置を示す図であり、画素アレイの領域を複数に分割して信号を読み出す際の、分割された１つの領域の左端付近の垂直ＣＣＤの最終段付近における回路配置を示す図である。これは、図１５に示した本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの場合から、垂直ＣＣＤの最終段付近の回路配置の一部を変更したものである。
【００７８】
図１６を参照すると、複数の金属バンプ５７ａを直線状に配置するのではなく、第２の半導体基板２の互いに隣接した２辺に沿って鉤形に配置している。この配置により、金属バンプ７ａの間隔ａを縮小することなく、金属バンプ７ａを配置する領域のＸ方向における全長を短くすることができる。この配置を用いても、多数の画素が水平方向に配列された長尺イメージセンサに複数個の第２の半導体基板２を接合する場合に、複数個の第２の半導体基板２を１列に配置することが可能になる。
【００７９】
本発明の実施の形態５に係るＴＤＩ方式リニアイメージセンサでは、金属バンプ７ａ間の間隔ａを縮小する必要がないので、実施の形態４の場合よりも画素ピッチをさらに小さくすることが可能になる。
【００８０】
実施の形態６．
図１７は、本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｅの回路配置を示す図である。また、図１８は、本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサの断面構造図である。図１８は、図１７の第１の半導体基板１Ｅ及び第２の半導体基板２をパッケージ２３上に実装した場合における断面を示す。図１７及び図１８において、図１４及び図１３のものと同じ符号は、図１４及び図１３のものと同様の構成要素を示す。
【００８１】
図１７及び図１８は、図１４及び図１３に示した本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサの場合から、ＴＤＩ段数制御回路１０の回路配置を変更したものである。すなわち、図１４に示した本発明の実施の形態４に係るＴＤＩ方式リニアイメージセンサでは、ＴＤＩ段数制御回路１０を画素アレイ３の−Ｙ側に配置していたのに対して、図１７に示した本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサでは、ＴＤＩ段数制御回路１０を画素アレイ３の＋Ｙ側に配置している。言い換えると、本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサでは、ＴＤＩ段数制御回路１０は、第１の半導体基板１Ｅ上において、複数のカラムアンプ５を挟んで画素アレイ３の反対側に形成されている。
【００８２】
本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサでは、図１８に示すように、ＴＤＩ段数制御回路１０を、第１の半導体基板１Ｅ上において、第２の半導体基板２の下方の領域に配置することができる。従って、本発明の実施の形態６に係るＴＤＩ方式リニアイメージセンサでは、図１４の場合の第１の半導体基板１Ｅと比較して、第１の半導体基板１ＥのサイズをＹ方向に縮小することができる。
【００８３】
実施の形態７．
次に、図１９は本発明の実施の形態７に係るＴＤＩ方式リニアイメージセンサアレイの第１の半導体基板１Ｆの回路配置を示す図である。図１９において、図１７のものと同じ符号は、図１７のものと同様の構成要素を示す。
【００８４】
図１９に示した本発明の実施の形態７に係るＴＤＩ方式リニアイメージセンサアレイは、複数個のＴＤＩ方式リニアイメージセンサを同一基板上に形成するものであり、図１９の例では３個のＴＤＩ方式リニアイメージセンサを同一基板上に形成している。リモートセンシングでカラー画像を撮像する場合、複数個のイメージセンサを並列配置し、その入射面にＲＧＢに対応した分光フィルタを形成した、マルチバンド用イメージセンサを利用することが多い。複数個のイメージセンサの出力信号を合成してカラー画像を生成する場合には、各色ごとの画素位置を正確に補正する必要があるが、複数個のセンサを同一基板上に形成すると画素間の位置ずれを考慮する必要が低減するので有利である。
【００８５】
図１９に示した本発明の実施の形態７に係るＴＤＩ方式リニアイメージセンサアレイでは、水平方向の読み出しを第２の半導体基板２上のＣＭＯＳ回路で行う。従って、複数個のＴＤＩ方式リニアイメージセンサを配置しても、ＴＤＩ方式リニアイメージセンサアレイの全体の消費電力の増大を抑えることができる。
【００８６】
実施の形態８．
次に、図２０は本発明の実施の形態８に係るＴＤＩ方式リニアイメージセンサの第１の半導体基板１Ｇの回路配置を示す図である。図２０において、図１７のものと同じ符号は、図１７のものと同様の構成要素を示す。
【００８７】
図２０に示した本発明の実施の形態８に係るＴＤＩ方式リニアイメージセンサでは、垂直ＣＣＤの一端にカラムアンプ５が形成されるのに加えて、垂直ＣＣＤの別の一端にカラムアンプ１０５が形成される。カラムアンプ５の出力信号は、金属バンプ７ａで接続された第２の半導体基板２上の信号処理回路を介して読み出され、金属バンプ７ｃで接続された第１の半導体基板１Ｇ上の入出力パッド４を介してＴＤＩ方式リニアイメージセンサの外部へ出力される。一方、カラムアンプ１０５の出力信号は、金属バンプ１０７ａで接続された第３の半導体基板１０２上の信号処理回路を介して読み出され、金属バンプ１０７ｃで接続された第１の半導体基板１Ｇ上の入出力パッド４を介してＴＤＩ方式リニアイメージセンサの外部へ出力される。本明細書では、カラムアンプ１０５を「第２の信号前処理回路」ともいい、第３の半導体基板１０２上の信号処理回路を「第２の信号処理回路」ともいう。本明細書では、第３の半導体基板１０２上の信号処理回路の出力信号を出力する入出力パッド４を「第２の出力パッド」ともいう。
【００８８】
ここで、本発明の実施の形態８に係るＴＤＩ方式リニアイメージセンサでは、第１の半導体基板１Ｇ上にＴＤＩ段数制御回路１０が形成される。ＴＤＩ段数制御回路１０は、特許文献１に記載した動作と同様に、ＴＤＩ段数を制御する。特許文献１に記載した動作によれば、画素アレイ３の１段目（＋Ｙ側の端部）からＭ段目までは垂直ＣＣＤが順方向（＋Ｙ方向）に電荷を転送し、画素アレイ３のＭ＋１段目から最終段（−Ｙ側の端部）までは垂直ＣＣＤが逆方向（−Ｙ方向）に電荷を転送する。垂直ＣＣＤ１１を順方向に転送した場合の出力信号が、カラムアンプ５及び第２の半導体基板２上の信号処理回路を経由して、第１の半導体基板１Ｇの＋Ｙ側の端部に設けられた入出力パッド４から出力される。また、垂直ＣＣＤ１１を逆方向に転送した場合の出力信号が、カラムアンプ１０５及び第３の半導体基板１０２上の信号処理回路を経由して、第１の半導体基板１Ｇの−Ｙ側の端部に設けられた入出力パッド４から出力される。
【００８９】
垂直ＣＣＤ１１の＋Ｙ側の端部にカラムアンプ５及び第２の半導体基板２を形成し、垂直ＣＣＤ１１の−Ｙ側の端部にカラムアンプ１０５及び第３の半導体基板１０２を形成したことにより、いずれかの端部を選択して電荷を双方向に読み出すことができる。これにより、電荷を双方向に読み出し可能なＴＤＩリニアイメージセンサを実現できる。
【００９０】
実施の形態のまとめ．
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサは、画素アレイ、複数の転送素子、少なくとも１つの第１の信号処理回路、少なくとも１つの第１の出力パッド、１つの第１の半導体基板、及び少なくとも１つの第２の半導体基板とを備える。画素アレイは、光電変換を行う複数の画素を、第１の方向及び第２の方向を有する２次元アレイ状に配置している。複数の転送素子は、複数の画素で発生した電荷を時間遅延積分して第１の方向にそれぞれ転送し、第２の方向において互いに隣接している。少なくとも１つの第１の信号処理回路は、複数の転送素子により転送された電荷をそれぞれ示す複数の信号のうちの１つを逐次に選択して出力する。少なくとも１つの第１の出力パッドは、第１の信号処理回路の出力信号を出力する。１つの第１の半導体基板には、画素アレイ、複数の転送素子、及び第１の出力パッドが形成されている。少なくとも１つの第２の半導体基板には、第１の信号処理回路が形成されている。１つの第１の半導体基板に対して少なくとも１つの第２の半導体基板が電気的に接続される。
【００９１】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサは、Ｎ１が２以上の整数であり、Ｎ２が２以上かつＮ１以下の整数であるとき、Ｎ１個の転送素子と、Ｎ２個の第１の信号前処理回路とを備えてもよい。各転送素子は、第１の端部及び第２の端部を有し、転送した電荷を第１の端部から出力する。各第１の信号前処理回路は、Ｎ１個の転送素子のうちの少なくとも１つの転送素子ごとに１つずつ設けられ、少なくとも１つの転送素子の第１の端部にそれぞれ接続され、少なくとも１つの転送素子の出力信号をそれぞれ処理する。第１の信号前処理回路は第１の半導体基板上に形成される。第１の信号処理回路は、Ｎ２個の第１の信号前処理回路の出力信号のうちの１つを逐次に選択して出力する。第１の半導体基板上のＮ２個の第１の信号前処理回路の出力端子が、第１の電気的コネクタによって、少なくとも１つの第２の半導体基板上の少なくとも１つの第１の信号処理回路の入力端子へ電気的に接続されてもよい。少なくとも１つの第２の半導体基板上の少なくとも１つの第１の信号処理回路の出力端子が、第２の電気的コネクタによって、第１の半導体基板上の少なくとも１つの第１の出力パッドへ電気的に接続されてもよい。
【００９２】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサにおいて、Ｎ１が４以上の整数であり、Ｎ３が２以上の整数であるとき、Ｎ２個の第１の信号前処理回路は、Ｎ１個の転送素子のうちの互いに隣接したＮ３個の転送素子ごとに１つずつ設けられてもよい。Ｎ２個の第１の信号前処理回路のうちの各１つの第１の信号前処理回路に接続されたＮ３個の転送素子の出力信号は、当該１つの第１の信号前処理回路へ逐次に転送される。
【００９３】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサにおいて、Ｎ２が４以上の整数であり、Ｎ４が２以上の整数であるとき、Ｎ２個の第１の信号前処理回路のうちのＮ４個の第１の信号前処理回路の出力信号のうちの１つをそれぞれ逐次に選択して出力する複数の第１の信号処理回路を備えてもよい。
【００９４】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサにおいて、複数の第１の信号処理回路のうちの少なくとも１つの第１の信号処理回路がそれぞれ形成された複数の第２の半導体基板を備えてもよい。
【００９５】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサにおいて、複数の第２の半導体基板のうちの各１つの第２の半導体基板について、当該第２の半導体基板上の第１の信号処理回路に接続される第１の半導体基板上の第１の信号前処理回路が第１の半導体基板上に形成された領域の第２の方向における全長に比較して、第１の電気的コネクタが配置される領域の第２の方向における全長が短くなるように、第１の電気的コネクタが配置されてもよい。
【００９６】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサにおいて、Ｎ１個の転送素子の転送ゲートに接続されてＴＤＩ段数を制御するＴＤＩ段数制御回路をさらに備えてもよい。ＴＤＩ段数制御回路は、第１の半導体基板上において、Ｎ２個の第１の信号前処理回路を挟んで画素アレイの反対側に形成される。
【００９７】
本発明の実施の形態に係るＴＤＩ方式リニアイメージセンサは、Ｎ２個の第２の信号前処理回路と、少なくとも１つの第２の信号処理回路と、少なくとも１つの第２の出力パッドと、少なくとも１つの第３の半導体基板とをさらに備えてもよい。Ｎ２個の第２の信号前処理回路は、Ｎ１個の転送素子のうちの少なくとも１つの転送素子ごとに１つずつ設けられ、少なくとも１つの転送素子の第２の端部にそれぞれ接続され、少なくとも１つの転送素子の出力信号をそれぞれ処理する。少なくとも１つの第２の信号処理回路は、Ｎ２個の第２の信号前処理回路の出力信号のうちの１つを逐次に選択して出力する。少なくとも１つの第２の出力パッドは、少なくとも１つの第２の信号処理回路の出力信号を出力する。少なくとも１つの第３の半導体基板は、少なくとも１つの第２の信号処理回路が形成される。Ｎ２個の第２の信号前処理回路及び少なくとも１つの第２の出力パッドは、第１の半導体基板上に形成される。第１の半導体基板上のＮ２個の第２の信号前処理回路の出力端子が、第３の電気的コネクタによって、少なくとも１つの第３の半導体基板上の少なくとも１つの第２の信号処理回路の入力端子へ電気的に接続される。少なくとも１つの第３の半導体基板上の少なくとも１つの第２の信号処理回路の出力端子が、第４の電気的コネクタによって、第１の半導体基板上の少なくとも１つの第２の出力パッドへ電気的に接続される。
【符号の説明】
【００９８】
１，１Ａ〜１Ｇ  第１の半導体基板、２，２Ｂ  第２の半導体基板、３  画素アレイ、４  入出力パッド、５  カラムアンプ、６，６ａ，６ｂ  信号処理回路、７，７ａ〜７ｃ  金属バンプ、８  金属配線、９  金属配線、１０  ＴＤＩ段数制御回路、１１，１１ａ〜１１ｄ  垂直ＣＣＤ、１６  水平選択回路、１７  水平選択ＭＯＳトランジスタ、１８  水平選択線、１９  出力アンプ、２０ａ〜２０ｃ  金属バンプ、２１  金属配線、２２  金属配線、２３  パッケージ、２４  金属電極、２５  ワイヤボンド、２６  リード、３０  画素、３１  第１ゲート、３２  第２ゲート、３３  転送ゲート、３４  最終ゲート、３５  浮遊拡散層、３６  リセットトランジスタ、３７  チャネル端部、３８  遮光膜、３９  蓄積ゲート、４０，４０ａ〜４０ｄ  転送チャネル、４２  第１の蓄積ゲート、４３  第１の選択ゲート、４４  第２の選択ゲート、４５  第２の蓄積ゲート、４６  ゲート電極、４７  転送チャネル、４８  Ｐ型シリコン基板、５０  フィールド酸化膜、５１  Ｐ型不純物領域、５２  信号電荷、１０２  第３の半導体基板、１０５  カラムアンプ、１０７  金属バンプ、１０８  金属配線、１０９  金属配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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