(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルを形成する方法であって、
第１の導電型の基板内に、第２の導電型の、離間した第１の領域及び第２の領域を形成することであって、それらの間にチャネル領域を画定する、ことと、
前記チャネル領域の第１の部分の上に配設されて、これから絶縁された浮遊ゲートを、前記第１の領域の部分の上に形成することであって、前記浮遊ゲートは、前記第１の領域の上に配設された鋭い縁を含む、ことと、
前記鋭い縁の周りにトンネル酸化物層を形成することと、
前記第１の領域の上に、これから絶縁された消去ゲートを形成することであって、前記消去ゲートは、前記鋭い縁に面するノッチを含み、前記ノッチは、前記トンネル酸化物層によって前記鋭い縁から絶縁されている、ことと、
前記第２の領域に隣接している前記チャネル領域の第２の部分の上に配設されて、これから絶縁されたワード線ゲートを形成することであって、前記ワード線ゲートの形成は、前記トンネル酸化物層の形成及び前記消去ゲートの形成の後に実行される、ことと、を含み、
前記浮遊ゲートを形成することは、
前記基板の上に、前記基板から絶縁された導電層を形成することと、
絶縁材のブロックを前記導電層上に形成することと、
前記導電層の平坦な上面を、前記導電層の上面が前記絶縁材のブロックに達する状態で前記導電層の上面を上方に傾斜させて、酸化させることと、を含む、方法。
【請求項２】
前記基板の中に溝を形成することと、
前記溝を、前記溝から外に前記基板の表面の上に延在する第１の絶縁材によって充填することであって、前記溝の形成及び前記溝の充填は、前記導電層の形成の前に実行される、ことと、を更に含む、請求項１に記載の方法。
【請求項３】
前記浮遊ゲートの形成が、
前記導電層及び前記第１の絶縁材の上面が平面であるように、前記酸化させることの前に、前記導電層の上面及び前記第１の絶縁材の上面に化学的機械的研磨を実行することと、
前記第１の絶縁材の上側部分を除去して第２の絶縁材で置換することと、を更に含む、請求項２に記載の方法。
【請求項４】
前記酸化させることの後に、前記第２の絶縁材及び前記第１の絶縁材の上側部分をエッチング除去することを更に含む、請求項３に記載の方法。
【請求項５】
前記浮遊ゲートの形成が、
前記酸化させることの前に、前記第１の絶縁材の上の前記導電層の部分を除去して第２の絶縁材で置換することを更に含む、請求項２に記載の方法。
【請求項６】
前記酸化させることの後に、前記第２の絶縁材及び前記第１の絶縁材の上側部分をエッチング除去することを更に含む、請求項５に記載の方法。
【請求項７】
前記浮遊ゲートの形成が、
前記酸化させることの前に、前記第１の絶縁材の上に配設された前記導電層の部分の上に絶縁材のブロックを形成することを更に含む、請求項２に記載の方法。
【請求項８】
前記酸化させることの後に、前記絶縁材のブロックと、前記第１の絶縁材の上の前記導電層の部分と、前記第１の絶縁材の上側部分と、をエッチング除去することを更に含む、請求項７に記載の方法。
【請求項９】
前記浮遊ゲートの形成が、
絶縁スペーサを前記消去ゲートの側壁に沿って、及び前記導電層の上に形成することと、
前記絶縁スペーサに隣接した前記導電層のエッチングを実行することと、を更に含む、請求項１に記載の方法。
【請求項１０】
前記ワード線ゲートの形成が、
前記チャネル領域の前記第２の部分の上に配設されて、これから絶縁された第１の部分、及び前記消去ゲートの上に配設されて、これから絶縁された第２の部分を有する第２の導電層を形成することと、
前記第２の導電層の前記第２の部分を除去することと、を含む、請求項１に記載の方法。
【請求項１１】
前記ワード線ゲートの形成が、
前記第２の導電層の前記第１の部分の上に絶縁スペーサを形成することと、
前記絶縁スペーサの下に配設されていない前記第２の導電層の前記第１の部分の部分を除去することと、を更に含む、請求項１０に記載の方法。
【請求項１２】
前記第２の領域の形成が、前記ワード線ゲートの形成の後に実行される、請求項１０に記載の方法。
【請求項１３】
前記ワード線ゲートの形成が、
前記基板の上にｈｉｇｈ−Ｋ絶縁層を形成することと、
前記ｈｉｇｈ−Ｋ絶縁層の上に金属ブロックを形成することと、を含む、請求項１に記載の方法。
【請求項１４】
前記ワード線ゲートの形成が、
前記基板の上にｈｉｇｈ−Ｋ絶縁層を形成することと、
前記ｈｉｇｈ−Ｋ絶縁層の上にポリシリコンブロックを形成することと、
前記ポリシリコンブロックを除去して金属ブロックで置換することと、を含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関し、より具体的にはメモリセル形成の最適化に関する。
【０００２】
（関連出願の相互参照）
本出願は、参照により本明細書に組み込まれる、２０１５年１０月２１日に出願された米国仮出願第６２／２４４，６８８号の利益を主張するものである。
【背景技術】
【０００３】
不揮発性メモリ素子は、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号（この特許は全ての目的に対して参照によって本明細書に組み込まれる）に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上に配設されて、この領域の導電率を制御する。かかるメモリセルを低電圧（ＬＶ）論理素子及び／又は高電圧（ＨＶ）論理素子と同じウェハに形成することであって、メモリセルと論理素子とは、共通の要素又は材料層を共有してもよいことも、また公知である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのサイズをスケールダウンすることは、いくつかの課題を呈する。例えば、メモリセルの制御ゲート及びＨＶ論理素子のための論理ゲートの下に同じ酸化物（同じ厚さを有する）を使用することが知られている。しかし、メモリセル電流が、セル拡散（有効領域）が収縮するとき、過剰に低下することになり、セル電流を増加させるために制御ゲート長さを低減することは、制御ゲートの長さを低減することを困難にする配列漏れを増加させることになる。更に、制御ゲートを用いて、制御ゲートと浮遊ゲートとを分離するトンネル酸化物によってメモリセルを消去する。しかし、トンネル酸化物がＨＶ素子酸化物に関係する場合、酸化物厚さの低減は、データ保持障害を生じさせることがある。
【０００５】
米国特許第７，８６８，３７５号は、４つのゲートを有するスプリットゲートメモリセルを開示しており、これらのゲートは、浮遊ゲートと、チャネル領域の２つの部分を一緒に制御する選択ゲート（ワード線又はワード線ゲートとも呼ばれる）と、浮遊ゲートの上にある結合ゲートと、ソース領域の上にある消去ゲートと、である。しかし、このメモリセル構成のサイズをスケールダウンすることは、浮遊ゲートの上に追加のゲートがあれば困難である。
【課題を解決するための手段】
【０００６】
前述の問題及びニーズは、不揮発性メモリセルを形成する方法によって対処され、この方法は、第１の導電型の基板内に、第２の導電型の、離間した第１の領域及び第２の領域を形成することとであって、それらの間にチャネル領域を画定する、ことと、チャネル領域の第１の部分の上に配設されて、これから絶縁された浮遊ゲートを、第１の領域の部分の上に形成することであって、浮遊ゲートは、第１の領域の上に配設された鋭い縁を含む、ことと、鋭い縁の周りにトンネル酸化物層を形成することと、第１の領域の上に、これから絶縁された消去ゲートを形成することであって、消去ゲートは、鋭い縁に面しているノッチを含み、ノッチは、トンネル酸化物層によって鋭い縁から絶縁されている、ことと、第２の領域に隣接しているチャネル領域の第２の部分の上に配設されて、これから絶縁されたワード線ゲートを形成することであって、ワード線ゲートの形成は、トンネル酸化物層の形成及び消去ゲートの形成の後に実行される、ことと、による。
【０００７】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１Ｃ】本発明のメモリセルを形成する際の工程を示す斜視図である。
【図２Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図２Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図２Ｃ】本発明のメモリセルを形成する際の工程を示す斜視図である。
【図３Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図３Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図３Ｃ】本発明のメモリセルを形成する際の工程を示す斜視図である。
【図４Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図４Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図４Ｃ】本発明のメモリセルを形成する際の工程を示す斜視図である。
【図５Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図５Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図５Ｃ】本発明のメモリセルを形成する際の工程を示す斜視図である。
【図６Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図６Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図７Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図７Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図８Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図８Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図９Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図９Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１０Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１０Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１１Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１１Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１２Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１２Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１３Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１３Ｂ】横列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１４Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１５Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１６Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１７Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１８Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図１９Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図２０Ａ】縦列方向に沿った側面断面図であって、本発明のメモリセルを形成する際の工程を示す。
【図２１】ターゲットメモリセルを読み取る、消去する、及びプログラミングするための例示的な動作電圧を表す図表である。
【図２２】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２３】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２４】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２５】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２６】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２７】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２８】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図２９】ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態での処理工程を示す。
【図３０Ａ】浮遊ゲート２２を形成するためのリソグラフィー技術を示す。
【図３０Ｂ】浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を示す。
【図３０Ｃ】浮遊ゲート２２を形成するためのＣＭＰ技術を示す。
【図３１Ａ】浮遊ゲート２２を形成するためのリソグラフィー技術を示す。
【図３１Ｂ】浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を示す。
【図３１Ｃ】浮遊ゲート２２を形成するためのＣＭＰ技術を示す。
【図３２Ａ】浮遊ゲート２２を形成するためのリソグラフィー技術を示す。
【図３２Ｂ】浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を示す。
【図３２Ｃ】浮遊ゲート２２を形成するためのＣＭＰ技術を示す。
【図３３Ａ】浮遊ゲート２２を形成するためのリソグラフィー技術を示す。
【図３３Ｂ】浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を示す。
【図３３Ｃ】浮遊ゲート２２を形成するためのＣＭＰ技術を示す。
【図３４Ａ】浮遊ゲート２２を形成するためのリソグラフィー技術を示す。
【図３４Ｂ】浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を示す。
【図３４Ｃ】浮遊ゲート２２を形成するためのＣＭＰ技術を示す。
【発明を実施するための形態】
【０００９】
本発明は、不揮発性メモリ素子及びその製造のためのプロセスを目的とし、このプロセスは、同じ導電材料からメモリセルワード線ゲート及び論理素子ゲートを形成し、セル電流がより薄いゲート酸化物及びより短いゲート長さによって増加されるのを可能にする。消去ゲートは追加され、そしてワード線ゲートの形成前に形成される。消去ゲートは、トンネル酸化物を後続の処理から保護する。ＨＫＭＧ（ｈｉｇｈ−ｋ誘電体付加金属ゲート）が、より高い電流駆動を達成するために組み込まれてもよい。メモリセルは薄型であり、そのため、特に浮遊ゲートの上に結合ゲートがないので、同じウェハに形成された薄型論理素子とのより良好な互換性を有する。最終的に、メモリセルを形成するのに必要なマスキング工程の数は、同等のメモリセルより少ない。
【００１０】
メモリセルは、縦列に形成され、そして、分離領域の縦列によって分離される。図１Ａ〜図２０Ａは、縦列方向に沿った断面図であり、図１Ｂ〜図１３Ｂは、直交する横列方向に沿った断面図であり、そして、図１Ｃ〜図５Ｃは、本発明にしたがってメモリセルを形成するプロセスを表わす斜視図である。単一のメモリセルが表されているけれども、かかるメモリセルの配列が同時に形成されることが理解されるべきである。また、低電圧ＬＶ論理素子と高電圧ＨＶ論理素子とは、同じ基板上に形成される。
【００１１】
プロセスは、シリコン基板１０の溝にＳＴＩ（浅溝分離）を形成して、（それらの間に活性領域１４を有する）分離領域１２を画定することによって始まり、この分離領域では、ＳＴＩ  １６（例えば酸化物）がシリコン基板１０の表面の上方に延在する。このプロセスは、周知のものである。図１Ａ、図１Ｂ、及び図１Ｃに示すように、パッド酸化物層１８を基板１０の表面に形成する。ＨＶ及びセルウェル注入をこの時に実行する（すなわち、ＨＶ論理素子及びメモリセル領域に対して）。図２Ａ、図２Ｂ、及び図２Ｃに示すように、パッド酸化物１８を除去することができ、次いで浮遊ゲート（ＦＧ）酸化物２０を構造の上に形成し、ポリシリコン２２の堆積が続く。図３Ａ、図３Ｂ、及び図３Ｃに示すように、ポリシリコン２２に対して注入及びアニールを実行し、ポリシリコン２２の上面（及びＳＴＩ酸化物１６の上面）を平坦化するために化学的機械的研磨（ＣＭＰ）が続く。
【００１２】
次いで酸化物エッチングを用いて、ＳＴＩ酸化物１６の高さを低減させる（基板面に近いがそれでもその上方にある）。図４Ａ、図４Ｂ、及び図４Ｃに示すように、次いで窒化物の層２４を構造の上に堆積させる。フォトレジスト２６を構造の上に堆積させ、構造の複数の部分をフォトリソグラフィマスキング工程（マスクによる選択的露光及びフォトレジストの部分の選択的除去を含む）によって除去し、窒化物２４の部分を露出したまま残す。次いで窒化物エッチングを用いて窒化物２４の露出部分を除去して、ポリシリコン２２の部分を露出させる。図５Ａ、図５Ｂ、及び図５Ｃに示すように、ポリリセスエッチング（poly recess etch）が用いられて、ポリシリコン２２の露出上面部分を凹ませる。フォトレジスト２６が除去された後に、酸化プロセスを実行し、このプロセスは、露出されたポリシリコン２２の上面を酸化させ、ポリシリコン２２上に酸化物２８を残す。図６Ａ及び図６Ｂに示すように、酸化物２８の形成は、ポリシリコン２２を不均一に消費して（窒化物２４近傍の消費がより少ない）、湾曲上面を有するポリシリコン２２を残す。
【００１３】
次いで窒化物エッチングを用いて、窒化物２４の残りの部分を除去して、ポリシリコン２２の新たな部分を露光させる。図７Ａ及び図７Ｂに示すように、次いでポリエッチングを用いて、ポリシリコン２２の新たな露出部分を除去することにより、ポリシリコン２２の湾曲上面が、鋭い端２２ａで終端する。示すように、ポリシリコンエッチングに起因してＳＴＩ酸化物１６のうちのいくらかが損失する。スクリーン酸化物３０を構造に堆積させ、続いてポリシリコン２２の鋭い端２２ａに隣接したその構造の部分を除いて、その構造の上にフォトレジスト３２を形成するマスキング工程を行う。図８Ａ及び図８Ｂに示すように、次いでＨＶＩＩ注入をスクリーン酸化物３０を通して基板１０の中へと実行して、ソース領域３４を形成する。酸化物エッチングを用いて、スクリーン酸化物３０を除去する。図９Ａ及び図９Ｂに示すように（フォトレジスト３２の除去後に）、酸化物層をウェハの論理素子領域に形成し、トンネル酸化物層３６を（ポリシリコン２２の鋭い端２２ａの周りに延在する）メモリ領域に形成する。
【００１４】
ポリシリコン３８を構造の上に堆積させる。マスキング工程を用いて、鋭い端２２ａの上にあるポリシリコン３８の部分の上にフォトレジスト４０を形成する。図１０Ａ及び図１０Ｂに示すように、ポリエッチングを用いてポリシリコン３８の露出部分を除去して、鋭い端２２ａに面し、その周りに部分的に延在するノッチ（すなわちインデント）３８ａを有するポリシリコン３８のブロックだけを残す。フォトレジスト除去後に、酸化物層を構造の上に堆積させる。図１１Ａ及び図１１Ｂに示すように、次いで酸化物エッチングを実行して、ポリシリコン３８の側面に沿って酸化物スペーサ４２を残し、ポリシリコン３８の下にある部分を除いて酸化物２８を除去する。次いでポリエッチングを用いて、ポリシリコン３８の上側部分を除去する。図１２Ａ及び図１２Ｂに示すように、酸化物層４４（ＨＶ酸化物）を構造の上に形成する。ＬＶウェル注入を論理素子に対して実行する。図１３Ａ及び図１３Ｂに示すように、次いで酸化物エッチング（これはメモリ及び論理領域を露出状態で残すマスキング工程と組み合わされてもよい）を用いて、ポリ３８及び基板面からＨＶ酸化物４４を除去する。
【００１５】
酸化物４６を、露出基板１０（これは、ＬＶ論理素子のための同じ酸化物であってもよい）に形成する。次いで共形ポリシリコン層４８を構造に堆積させ、その層はＮ＋ドーピングを受ける。図１４Ａに示すように、酸化物層５０をポリ４８に堆積させる。この同じポリを論理素子領域のゲートに使用する。酸化物エッチングを用いて、ポリ層４８の鉛直部分に沿って酸化物５０のスペーサを形成する。図１５Ａに示すように、次いでポリエッチングを実行して、ポリ層３８の上のポリ層４８の部分、及び基板の上のポリ層４８の部分を除去することにより、一方の側にＦＧポリ２２に隣接してポリ層４８の部分を残し、他方の側に酸化物スペーサ５０を残す。マスキング工程は、この残りのポリ４８を画定するのに必要ではない。論理素子ポリゲートを（マスキング工程と連携して）この同じポリエッチング中に形成してもよい。
【００１６】
セルハロー／ＬＤＤ注入を用いて、基板１０にＬＤＤ領域５２を形成する。図１６Ａに示すように、酸化物層５４をポリシリコン３８及び４８の露出面に形成し、続いて窒化物堆積及びエッチングを行って、ポリ４８と並行して窒化物スペーサ５６を形成する。図１７Ａに示すように、酸化物の層及び窒化物の層を形成すること、並びに窒化物及び酸化物エッチングを実行することによって、ＬＤＤスペーサ５８をＬＤＤ領域５２の上に及び論理領域に形成する。図１８Ａに示すように、Ｎ＋ＮＮＩＩマスキング工程及び注入を用いて、ＬＤＤスペーサ５８に隣接した露光基板にドレイン領域６０を形成する。また、この注入を論理領域にＮ＋接合部を形成するのに用いてもよい。Ｐ＋ＰＰＩＩマスキング工程及び注入を論理領域に適用して、Ｐ＋接合部を形成してもよい。アニール工程を実行して、Ｎ＋及びＰ＋接合部の形成を完了させる。
【００１７】
ケイ化物６２をポリ３８、ポリ４８の露光面、及び基板１０のドレイン領域６０に（導電率の増加のために）形成する。窒化物層６４を構造の上に形成する。ＩＬＤ絶縁体６６を構造の上に形成し、続いてマスキング及びエッチングプロセスを行って、ドレイン（ビット線ＢＬ）領域６０まで到達するコンタクトホール６８をＩＬＤに形成する。コンタクトホールを堆積及びＣＭＰエッチングによって導電材料（例えばタングステン）で充填して、ビット線コンタクト７０を形成する。図１９Ａに示すように、ＩＭＤ層を構造に形成し、続いて金属堆積（例えば銅Ｃｕ）、マスキング工程、及び金属エッチングを行って、メモリセルの線全体に対してビット線コンタクト７０及びドレイン領域６０を一緒にそれぞれ電気接続する導電ビット線７４を形成する。
【００１８】
最終的なメモリセル構造を図２０Ａに表す。共通のソース領域３４をそれぞれ共有するメモリセルの対が形成されている。それぞれのメモリセルは、チャネル領域７６の第１の部分の上に配設された浮遊ゲート２２をソース領域３４とドレイン（ビット線）領域６０との間に含み、鋭い端２２ａが、ソース線３４の上に配設されている消去ゲート３８に面している。ワード線ゲート４８が、チャネル領域７６の他の部分の上に配設されている。
【００１９】
図２１は、ターゲットメモリセルを含む選択されたワード線、ビット線、消去ゲート、及びソース線に対して、及びターゲットメモリセルを含まない選択されない線に対して、ターゲットメモリセルを読取り、消去、及びプログラミングするための例示的な動作電圧を示す。
【００２０】
図２２〜図２９は、ｈｉｇｈ−Ｋ金属ゲート（ＨＫＭＧ）を利用する代替実施形態における処理工程を示す。この代替実施形態は、図１３Ａ及び図１３Ｂの構造を形成することに関して上記した工程と同じものを含む。次いで薄い酸化物等の界面層（ＩＬ）８０を、構造の上に形成する。ｈｉｇｈ−Ｋ材料層８２（すなわちＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5等の酸化物又は別の適切な材料よりも大きい比誘電率Ｋを有するもの）をＩＬ層８０に堆積させる。図２２に示すように、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ等のキャッピング層８４を構造に堆積させて、ｈｉｇｈ−Ｋ材料８２を後続の処理工程での損傷から保護してもよい。
【００２１】
次いでポリシリコン８６を構造に堆積させる。図２３に示すように、ポリＣＭＰを用いて構造の上面を平坦化する。次いでＮ＋ドーピングをポリ８６に適用する。マスキング工程を実行して、ポリ３８及びポリ８６の部分の上にフォトレジスト８８を形成する。図２４に示すように、ポリエッチングを用いてポリ８６の露出部分を除去することにより、残りのポリ８６の右端を画定する。セルハロー／ＬＤＤ注入を用いてＬＤＤ領域９０を形成する。フォトレジスト８８の除去後に、酸化物層９２をポリ８６に形成し、続いて窒化物堆積及びエッチングを行って、ポリ８６と並行して窒化物スペーサ９４を形成する。マスキング工程を実行して、ポリ３８を除く構造の上にフォトレジスト９６を形成する。図２５に示すように、ポリエッチングを実行して、ポリ３８の高さを低減する（凹ませる）。フォトレジスト除去後に、ＬＤＤ注入を論理領域に対して実行し、続いて酸化物の層及び窒化物の層を形成し、そして、窒化物及び酸化物エッチングを実行することによって、ＬＤＤ領域９０の上に（及び論理領域に）ＬＤＤスペーサ９８を形成する。図２６に示すように、Ｎ＋ＮＮＩＩマスキング工程及び注入を用いて、ＬＤＤスペーサ９８に隣接した露出基板１０にドレイン領域１００を形成する。また、この注入を論理領域にＮ＋接合部を形成するのに用いてもよい。Ｐ＋ＰＰＩＩマスキング工程及び注入を論理領域に適用して、Ｐ＋接合部を形成してもよい。アニール工程を実行して、Ｎ＋及びＰ＋接合部の形成を完了させる。
【００２２】
ケイ化物１０２を露出ポリ面及び基板面に形成する。窒化物層１０４を、構造の上に形成する。図２７に示すように、次いでＩＬＤ絶縁体１０６を構造に形成し、続いてＣＭＰによって構造の上面を平坦化する。次いでポリエッチングを用いてポリ８６を除去する。ＰＭＯＳ  ＷＦ金属層１１０を、堆積によって構造の上に形成する。マスキング工程を用いて、ＰＭＯＳ  ＷＦ金属層１１０を露出されたままにし、これをポリ８６の除去によって残された溝以外のメモリ領域、及びＮＭＯＳ論理領域の領域から除去する。次いでＮＭＯＳ  ＷＦ金属層をＮＭＯＳ論理領域に堆積させる。図２８に示すように、次いで金属堆積及びＣＭＰエッチングを実行して、ポリ８６の除去から残された溝、及び金属ゲートが形成されるべき任意の別の領域を金属１１２によって充填する（これにより金属ＷＬゲートを形成する）。使用する金属は、ＡＬであってもよい。
【００２３】
ＩＬＤ  ６６、コンタクトホール６８、ビット線コンタクト７０、及びビット線７４を、上記の実施形態において上記したように形成して、図２９に示す最終の構造をもたらす。図２９の構造と図２０Ａの構造との間の主な相違は、ワード線ゲートを金属１１２及びＷＦ金属層１１０から形成することであって、これらは、キャッピング層８４（含まれる場合）、ｈｉｇｈ−Ｋ材料層８２、及び界面層８０によって基板から絶縁される。
【００２４】
図３０Ａ〜図３４Ａは、浮遊ゲート２２を形成するためのリソグラフィー技術を表し、図３０Ｂ〜図３４Ｂは、浮遊ゲート２２を形成するための自己整合ＳＴＩ技術を表し、図３０Ｃ〜図３４Ｃは、浮遊ゲート２２を形成するためのＣＭＰ技術を表す。リソグラフィー技術については、浮遊ゲートポリ２２を形成する前に、ＳＴＩ酸化物１６の高さを低減する。図３０Ａに示すように、窒化物２４をポリ２２の上に形成し、続いてフォトレジスト１２０によって、それをマスキング工程を用いてパターン化し、下にある窒化物２４をＳＴＩ酸化物１６の上の部分を除いてエッチング除去する。ＣＭＰ技術については、窒化物２４及びＣＭＰエッチングを用いて、図５Ｂに関して上記で論じ、図３０Ｃに再び示すように、浮遊ゲートポリを画定する。自己整合ＳＴＩ技術については、図３０Ｂに示すように、窒化物２４及び窒化物エッチバックを用いて浮遊ゲートを画定する。全ての３つの技術については、図３１Ａ、図３１Ｂ、図３１Ｃに示すように、酸化工程を用いて、浮遊ゲートポリ２２の露出部分を酸化させることにより酸化物２８を形成する。図３２Ａ、図３２Ｂ、図３２Ｃに示すように、窒化物及び酸化物エッチ（及び、リソグラフィー技術のためのポリエッチング）を実行して、窒化物２４（及びリソグラフィー技術のためのポリ２２）及びＳＴＩ酸化物１６の最上部分を除去する。図３３Ａ、図３３Ｂ、図３３Ｃに示すように、次いでトンネル酸化物３６を構造に堆積させる。図３４Ａ、図３４Ｂ、図３４Ｃに示すように、次いで消去ゲートポリ３８を構造の上に堆積させ、続いて上記の残りの処理工程を行って、メモリセル形成を完了する。
【００２５】
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が示されたのと違わない順序で行われる必要があるわけではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２６】
本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１Ａ】
0006732901.tif 000002
【図１Ｂ】
0006732901.tif 000003
【図１Ｃ】
0006732901.tif 000004
【図２Ａ】
0006732901.tif 000005
【図２Ｂ】
0006732901.tif 000006
【図２Ｃ】
0006732901.tif 000007
【図３Ａ】
0006732901.tif 000008
【図３Ｂ】
0006732901.tif 000009
【図３Ｃ】
0006732901.tif 000010
【図４Ａ】
0006732901.tif 000011
【図４Ｂ】
0006732901.tif 000012
【図４Ｃ】
0006732901.tif 000013
【図５Ａ】
0006732901.tif 000014
【図５Ｂ】
0006732901.tif 000015
【図５Ｃ】
0006732901.tif 000016
【図６Ａ】
0006732901.tif 000017
【図６Ｂ】
0006732901.tif 000018
【図７Ａ】
0006732901.tif 000019
【図７Ｂ】
0006732901.tif 000020
【図８Ａ】
0006732901.tif 000021
【図８Ｂ】
0006732901.tif 000022
【図９Ａ】
0006732901.tif 000023
【図９Ｂ】
0006732901.tif 000024
【図１０Ａ】
0006732901.tif 000025
【図１０Ｂ】
0006732901.tif 000026
【図１１Ａ】
0006732901.tif 000027
【図１１Ｂ】
0006732901.tif 000028
【図１２Ａ】
0006732901.tif 000029
【図１２Ｂ】
0006732901.tif 000030
【図１３Ａ】
0006732901.tif 000031
【図１３Ｂ】
0006732901.tif 000032
【図１４Ａ】
0006732901.tif 000033
【図１５Ａ】
0006732901.tif 000034
【図１６Ａ】
0006732901.tif 000035
【図１７Ａ】
0006732901.tif 000036
【図１８Ａ】
0006732901.tif 000037
【図１９Ａ】
0006732901.tif 000038
【図２０Ａ】
0006732901.tif 000039
【図２１】
0006732901.tif 000040
【図２２】
0006732901.tif 000041
【図２３】
0006732901.tif 000042
【図２４】
0006732901.tif 000043
【図２５】
0006732901.tif 000044
【図２６】
0006732901.tif 000045
【図２７】
0006732901.tif 000046
【図２８】
0006732901.tif 000047
【図２９】
0006732901.tif 000048
【図３０Ａ】
0006732901.tif 000049
【図３０Ｂ】
0006732901.tif 000050
【図３０Ｃ】
0006732901.tif 000051
【図３１Ａ】
0006732901.tif 000052
【図３１Ｂ】
0006732901.tif 000053
【図３１Ｃ】
0006732901.tif 000054
【図３２Ａ】
0006732901.tif 000055
【図３２Ｂ】
0006732901.tif 000056
【図３２Ｃ】
0006732901.tif 000057
【図３３Ａ】
0006732901.tif 000058
【図３３Ｂ】
0006732901.tif 000059
【図３３Ｃ】
0006732901.tif 000060
【図３４Ａ】
0006732901.tif 000061
【図３４Ｂ】
0006732901.tif 000062
【図３４Ｃ】
0006732901.tif 000063