(57)【特許請求の範囲】
【請求項１】
１次巻線と２次巻線を有するトランスと、前記１次巻線と直列接続された第１のスイッチ手段と、前記１次巻線と並列に接続された、第１のコンデンサと第２のスイッチ手段が直列に接続された回路と、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通を制御する制御手段と、を備え、
前記第１のスイッチ手段と前記第２のスイッチ手段とを交互に導通することにより、前記トランスの２次側に出力電圧が生成される電源装置であって、
前記第１のスイッチ手段に流れる電流を検出する第１の検出手段を備え、
前記制御手段は、前記第１の検出手段が検出した電流値が、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通時間に応じた第１の閾値を超えないように、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通を制御することを特徴とする電源装置。
【請求項２】
前記第１の検出手段は、前記第１のスイッチ手段に流れる電流の平均電流値を検出することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第１のスイッチ手段と並列に接続された第２のコンデンサを備え、
前記第１の閾値は、前記第２のスイッチ手段を遮断したときに、前記第２のコンデンサに充電された電荷を放電するために流しておく前記トランスの励磁電流の電流値に基づいて算出されることを特徴とする請求項２に記載の電源装置。
【請求項４】
複数の前記第１の閾値と、前記複数の前記第１の閾値の各々に対応する第２の閾値と、を有し、
前記第２の閾値は、対応する前記第１の閾値よりも小さい閾値であり、
前記制御手段は、前記平均電流値が前記第２の閾値を超えた場合には、前記第１のスイッチ手段の導通時間と前記第２のスイッチ手段の導通時間の比率を一定に保ちつつ、前記平均電流値が前記第２の閾値を超えない場合よりも、前記第１のスイッチ手段と前記第２のスイッチ手段の導通時間を長くすることを特徴とする請求項３に記載の電源装置。
【請求項５】
前記出力電圧と目標電圧とを比較する比較手段を備え、
前記制御手段は、前記比較手段の比較結果に基づいて、前記第１のスイッチ手段及び前記第２のスイッチ手段を導通する時間を制御することを特徴とする請求項４に記載の電源装置。
【請求項６】
前記制御手段は、前記比較結果に応じて、前記第１のスイッチ手段の導通時間を可変し、前記第２のスイッチ手段の導通時間は所定の時間とすることを特徴とする請求項５に記載の電源装置。
【請求項７】
前記制御手段は、前記比較結果に応じて、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通時間を可変することを特徴とする請求項５  に記載の電源装置。
【請求項８】
前記トランスの１次側の入力電圧を検出する第２の検出手段を備え、
前記制御手段は、前記第２の検出手段により前記入力電圧が変動したことを検出した場合には、前記入力電圧が変動した比率に反比例した比率に基づいて、前記第１のスイッチ手段の導通時間を制御することを特徴とする請求項６又は請求項７に記載の電源装置。
【請求項９】
前記制御手段は、前記平均電流値が前記複数の第１の閾値のうちの最も大きい第１の閾値を超えた場合には、前記第１のスイッチ手段及び前記第２のスイッチ手段を遮断することを特徴とする請求項５から請求項８のいずれか１項に記載の電源装置。
【請求項１０】
前記第１のスイッチ手段と前記第２のスイッチ手段とが交互に導通、遮断するスイッチング状態と、前記第１のスイッチ手段及び前記第２のスイッチ手段が遮断状態で保持される停止状態と、を繰り返す間欠動作状態と、前記第１のスイッチ手段と前記第２のスイッチ手段とが交互に導通、遮断し続ける連続動作状態と、を有し、
前記制御手段は、前記第１の検出手段が検出した前記平均電流値に応じて、前記間欠動作状態、又は前記連続動作状態となるように、前記第１のスイッチ手段及び前記第２のスイッチ手段を制御することを特徴とする請求項５から請求項９のいずれか１項に記載の電源装置。
【請求項１１】
前記目標電圧は、第１の目標電圧と、前記第１の目標電圧よりも低い第２の目標電圧と、を含み、
前記出力電圧を、前記第１の目標電圧又は前記第２の目標電圧に切り替える切替手段を備え、
前記制御手段は、前記切替手段により切り替えられた前記第１の目標電圧又は前記第２の目標電圧に応じて、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通時間を制御することを特徴とする請求項１０に記載の電源装置。
【請求項１２】
前記第１の閾値及び前記第２の閾値は、前記第１の目標電圧及び前記第２の目標電圧に対応して設けられ、
前記第１の目標電圧での前記第１の閾値と前記第１の閾値に対応する前記第２の閾値との差は、前記第２の目標電圧での前記第１の閾値と前記第１の閾値に対応する前記第２の閾値との差より大きいことを特徴とする請求項１１に記載の電源装置。
【請求項１３】
前記制御手段は、前記出力電圧が前記第１の目標電圧の場合には、前記第１の検出手段が検出した前記平均電流値が、前記複数の第２の閾値のうち、最も小さい第２の閾値を下回った場合には、前記間欠動作状態となるように、前記第１のスイッチ手段及び前記第２のスイッチ手段を制御することを特徴とする請求項１２に記載の電源装置。
【請求項１４】
前記制御手段は、前記出力電圧が前記第２の目標電圧の場合には、前記第１の検出手段が検出した前記平均電流値が、前記複数の第２の閾値のうち、所定の第２の閾値を下回った場合には、前記間欠動作状態となるように、前記第１のスイッチ手段及び前記第２のスイッチ手段を制御することを特徴とする請求項１２に記載の電源装置。
【請求項１５】
前記制御手段は、前記比較手段の比較結果が所定の値よりも大きい場合には、前記連続動作状態となるように、前記第１のスイッチ手段及び前記第２のスイッチ手段を制御することを特徴とする請求項１３又は請求項１４に記載の電源装置。
【請求項１６】
記録材に画像形成を行う画像形成手段と、
請求項１から請求項１５のいずれか１項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
【請求項１７】
記録材に画像形成を行う画像形成手段と、
前記画像形成手段を制御するコントローラと、
を備えた画像形成装置であって
請求項１１に記載の電源装置を備え、
前記コントローラは、前記画像形成装置の負荷の状態に基づいて、前記切替手段に前記第１の目標電圧又は前記第２の目標電圧を指示する信号を出力することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブクランプ方式のフライバックトランスを用いた電源装置及び、その電源装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
アクティブクランプ方式を用いたフライバックトランスを備えたスイッチング電源装置は、次のように動作する。即ち、１次側の２つのスイッチング素子を交互にオン／オフすることで、フライバック動作によりトランスに蓄積されたエネルギーの一部を２次側に伝えつつ、残りのエネルギーを１次側で共振させてスイッチング素子をゼロ電圧スイッチングさせる。これにより、アクティブクランプ方式を用いたスイッチング電源装置は、高い電力変換効率と低ノイズを実現している。
【０００３】
ゼロ電圧スイッチングを行うためには、２つのスイッチング素子のオン時間に対する条件が存在し、この条件は、２次側の負荷の大きさに依存することが知られている。例えば、特許文献１では、２次側の負荷の大きさに応じて、２つのスイッチング素子のオン時間を制御することにより、如何なる負荷においてもゼロ電圧スイッチングを維持する構成が提案されている。なお、２次側の負荷の大きさを検知する方法としては、特許文献１では、２次側の負荷電流値の検知により、負荷の大きさを検知する例が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１８７６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１次側に設けられた２つのスイッチング素子を制御する制御部は、１次側に配置されるのが一般的である。そのため、２次側の負荷電流を検知する構成の場合には、検知した負荷電流の情報を１次側に伝達する伝達回路を設ける必要があり、回路規模が増加してコストアップとなる。また、負荷電流を検出する検出抵抗を設け、検出抵抗の両端に発生する電圧を検知することで、２次側の負荷電流を検知する構成の場合には、検出抵抗での損失が発生してしまうという課題がある。
【０００６】
本発明は、このような状況のもとでなされたもので、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことを目的とする。
【課題を解決するための手段】
【０００７】
前述の課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）１次巻線と２次巻線を有するトランスと、前記１次巻線と直列接続された第１のスイッチ手段と、前記１次巻線と並列に接続された、第１のコンデンサと第２のスイッチ手段が直列に接続された回路と、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通を制御する制御手段と、を備え、前記第１のスイッチ手段と前記第２のスイッチ手段とを交互に導通することにより、前記トランスの２次側に出力電圧が生成される電源装置であって、前記第１のスイッチ手段に流れる電流を検出する第１の検出手段を備え、前記制御手段は、前記第１の検出手段が検出した電流値が、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通時間に応じた第１の閾値を超えないように、前記第１のスイッチ手段及び前記第２のスイッチ手段の導通を制御することを特徴とする電源装置。
【０００９】
（２）記録材に画像形成を行う画像形成手段と、前記(１)に記載の電源装置と、を備えることを特徴とする画像形成装置。
【発明の効果】
【００１０】
本発明によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
【図面の簡単な説明】
【００１１】
【図１】実施例１〜３の電源装置の回路図
【図２】実施例１〜３の電源装置の動作波形、及び回路動作を説明するための回路図
【図３】実施例１〜３の負荷毎の励磁インダクタンスに流れる電流の違いを説明する図、及びＦＥＴ１に流れる電流波形と平均電流値を説明する図
【図４】実施例１、２の平均電流値による時間ＴＩＭＥ２の制御を説明する図
【図５】実施例１のＦＢ端子電圧と各スイッチのオン時間との対応を示す表
【図６】実施例１のＦＢ端子電圧と各スイッチのオン時間との対応を示すグラフ
【図７】実施例１、２の平均電流値による時間ＴＩＭＥ２の制御シーケンスを示すフローチャート
【図８】実施例２のＦＢ端子電圧と各スイッチのオン時間との対応を示す表
【図９】実施例２のＦＢ端子電圧と各スイッチのオン時間との対応を示すグラフ
【図１０】実施例３の平均電流値Ｉａｖｅによる時間ＴＩＭＥ２の制御を説明する図
【図１１】実施例３のＦＢ端子電圧と各スイッチのオン時間との対応を示す表
【図１２】実施例３のＦＢ端子電圧と各スイッチのオン時間との対応を示すグラフ
【図１３】実施例４のレーザビームプリンタの概略断面図
【発明を実施するための形態】
【００１２】
以下、図面を参照して、本発明の好適な実施の形態を例示的に詳しく説明する。
【実施例１】
【００１３】
［電源装置の回路構成］
実施例１のスイッチング電源装置である、アクティブクランプ方式を用いたフライバック電源回路を備える電源装置について、図１の回路図を用いて説明する。なお、本実施例におけるスイッチング電源装置の回路は、以下では、スイッチング電源回路１００として説明する。
【００１４】
図１において、交流電源１０（例えば商用電源等）から入力された交流電圧は、全波整流手段であるブリッジダイオードＢＤ１で整流され、スイッチング電源回路１００に入力される。平滑手段である平滑コンデンサＣ３は、ブリッジダイオードＢＤ１で整流された電圧を平滑する。図１において、平滑コンデンサＣ３の電位の低い側をＤＣＬ、電位の高い側をＤＣＨとする。スイッチング電源回路１００は、平滑コンデンサＣ３に充電された入力電圧Ｖｉｎから、絶縁されたトランスＴ１の２次側へ出力電圧Ｖｏｕｔを出力する。本実施例での出力電圧Ｖｏｕｔは、直流電圧２４Ｖ（以下、単に２４Ｖという）、又は直流電圧５Ｖ（以下、単に５Ｖというである。
【００１５】
スイッチング電源回路１００は、１次側に１次巻線Ｐ１、補助巻線Ｐ２と、２次側に２次巻線Ｓ１を備えた絶縁型のトランスＴ１を有している。トランスＴ１の１次巻線Ｐ１から、２次巻線Ｓ１には後述するスイッチング動作によって電力が供給される。トランスＴ１の補助巻線Ｐ２には、１次巻線Ｐ１に印加された入力電圧Ｖｉｎにより電圧（フォワード電圧）が生成され、生成された電圧はダイオードＤ４及びコンデンサＣ４により整流、平滑され、電圧Ｖ１として供給される。
【００１６】
（スイッチング用の２つのＦＥＴ）
スイッチング電源回路１００のトランスＴ１の１次側には、電界効果トランジスタ１（以下、ＦＥＴ１という）、電界効果トランジスタ２（以下、ＦＥＴ２という）、コンデンサＣ２、デジタル制御部１０１、及びＦＥＴ駆動部１０２が設けられている。ＦＥＴ１は、トランスＴ１の１次巻線Ｐ１に直列に接続された第１のスイッチ手段である。第２のスイッチ手段であるＦＥＴ２は、第１のコンデンサである電圧クランプ用のコンデンサＣ２と直列に接続されている。更に、直列に接続されたＦＥＴ２とコンデンサＣ２は、トランスＴ１の１次巻線Ｐ１と並列に接続されている。制御手段であるデジタル制御部１０１はＦＥＴ１及びＦＥＴ２の制御を行い、ＦＥＴ駆動部１０２は、デジタル制御部１０１からの指示に応じて、ＦＥＴ１及びＦＥＴ２を駆動する。第２のコンデンサである電圧共振用のコンデンサＣ１は、ＦＥＴ１と並列に接続され、ＦＥＴ１及びＦＥＴ２のスイッチオフ時の損失を低減するために設けられている。なお、コンデンサＣ１を設けずに、コンデンサＣ１の代わりにＦＥＴ１のドレイン端子とソース端子間の容量を用いてもよい。また、ダイオードＤ１はＦＥＴ１のボディダイオードであり、ダイオードＤ２はＦＥＴ２のボディダイオードである。
【００１７】
（電流検出部）
第１の検出手段である電流検出部１１９（点線枠部）は、抵抗ＲＩＳ、ＲＩＳ１、及びコンデンサＣＩＳ１から構成されている。抵抗ＲＩＳは、ＦＥＴ１のソース端子と平滑コンデンサＣ３のＤＣＬ側端子との間に接続された電流検出用の抵抗であり、抵抗ＲＩＳに流れる電流に比例した電圧が抵抗ＲＩＳの両端に発生する。抵抗ＲＩＳの両端に発生する電圧は、抵抗ＲＩＳ１、コンデンサＣＩＳ１から構成される積分回路によって平均化され、デジタル制御部１０１のＩＳ端子に入力される。これにより、デジタル制御部１０１は、電流検出部１１９によって、ＦＥＴ１に流れる電流の平均値を検出することができる。
【００１８】
（デジタル制御部）
本実施例のデジタル制御部１０１には、例えばＣＰＵ（マイクロプロセッサ）、ＡＳＩＣなど、発振器などによって生成されたクロックで動作する演算制御手段を用いている。これにより、後述する複雑な制御を簡易で安価な回路構成で実現することができる。本実施例では、デジタル制御部１０１は、ＦＥＴ１、ＦＥＴ２等の動作を制御するＣＰＵ（不図示）、制御プログラムが書き込まれたＲＯＭ（不図示）、制御に用いるデータを保存するＲＡＭ（不図示）を有する。なお、以下に説明するデジタル制御部１０１による制御は、ＣＰＵにより実行されるものとする。
【００１９】
デジタル制御部１０１のＶＣ端子とＧ端子の間には、後述するＤＣ／ＤＣコンバータ１０４によって生成された電圧Ｖ２が供給されている。デジタル制御部１０１は、ＦＢ端子に入力された電圧信号に基づいて、ＦＥＴ１を駆動する駆動信号である制御信号ＤＲＶ１、及びＦＥＴ２を駆動する駆動信号である制御信号ＤＲＶ２をＦＥＴ駆動部１０２に出力する。
【００２０】
（ＦＥＴ駆動部）
ＦＥＴ駆動部１０２は、デジタル制御部１０１からの制御信号ＤＲＶ１に基づいて、ＦＥＴ１を駆動するゲート駆動信号ＤＲＶ−Ｌを、制御信号ＤＲＶ２に基づいて、ＦＥＴ２を駆動するゲート駆動信号ＤＲＶ−Ｈを生成する。ＦＥＴ駆動部１０２のＶＣ端子とＧ端子の間には、電圧Ｖ１が供給されている。また、コンデンサＣ５及びダイオードＤ５で構成されるチャージポンプ回路によって、ＶＨ端子とＧＨ端子の間にＦＥＴ２を駆動するための電圧が供給されている。ＦＥＴ駆動部１０２は、制御信号ＤＲＶ１がＨｉｇｈ（ハイレベル）状態になると、ＦＥＴ１のゲート駆動信号ＤＲＶ−ＬをＨｉｇｈ状態にし、その結果、ＦＥＴ１はオン状態（導通状態）となる。同様に、ＦＥＴ駆動部１０２は、制御信号ＤＲＶ２がＨｉｇｈ状態になると、ＦＥＴ２のゲート駆動信号ＤＲＶ−ＨをＨｉｇｈ状態にし、その結果、ＦＥＴ２はオン状態となる。
【００２１】
（ＤＣ／ＤＣコンバータ、起動回路）
ＤＣ／ＤＣコンバータ１０４は、３端子レギュレータ、又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された電圧Ｖ１から電圧Ｖ２を生成し、ＯＵＴ端子から電圧Ｖ２を出力する。起動回路１０３は、３端子レギュレータ、又は降圧型スイッチング電源であり、ＶＣ端子とＧ端子間に入力された入力電圧Ｖｉｎから電圧Ｖ１を生成し、ＯＵＴ端子から電圧Ｖ１を出力する。なお、起動回路１０３は、補助巻線Ｐ２から供給される電圧Ｖ１が所定の電圧値以下の場合のみ動作する回路であり、スイッチング電源回路１００の起動時に電圧Ｖ１を供給するために用いられる。
【００２２】
スイッチング電源回路１００のトランスＴ１の２次側には、ダイオードＤ１１、コンデンサＣ１１、フィードバック部１１５を備えている。ダイオードＤ１１及びコンデンサＣ１１は、トランスＴ１の２次側の整流平滑部１１８を構成し、トランスＴ１の２次巻線Ｓ１に生じるフライバック電圧を整流し、平滑する。また、フィードバック部１１５は、トランスＴ１の２次側に出力される出力電圧Ｖｏｕｔを１次側にフィードバックするフィードバック手段である。
【００２３】
（フィードバック部）
フィードバック部１１５（点線枠部）は、出力電圧Ｖｏｕｔを所定の一定電圧（以下、目標電圧という）に制御するために用いられる。なお、本実施例での目標電圧は、２４Ｖ、又は５Ｖである。フィードバック部１１５は、フォトカプラＰＣ５、比較手段であるシャントレギュレータＩＣ５、ＦＥＴ５１、抵抗Ｒ５１〜Ｒ５５から構成されている。なお、抵抗Ｒ５５は、後述する２４ＶＳＬ信号が不定のときでもＦＥＴ５１をオフ状態で安定させるために設けられている。出力電圧Ｖｏｕｔの電圧値は、シャントレギュレータＩＣ５のリファレンス端子ＲＥＦに入力される電圧（即ち、基準電圧）の出力電圧Ｖｏｕｔに対する分圧比によって設定される。即ち、分圧抵抗Ｒ５２、Ｒ５３、Ｒ５４によって、出力電圧Ｖｏｕｔの電圧値が設定される。
【００２４】
シャントレギュレータＩＣ５は、リファレンス端子ＲＥＦに入力される電圧と、内部に有する基準電圧との比較を行い、比較結果に応じて、カソード端子Ｋが電流を引き込む導通状態、又は電流を引き込まない非導通状態となる。出力電圧Ｖｏｕｔの電圧が目標電圧（２４Ｖ又は５Ｖ）よりも高くなると、リファレンス端子ＲＥＦに入力される電圧が高くなる。これにより、シャントレギュレータＩＣ５のカソード端子Ｋが電流を引き込み、プルアップ抵抗Ｒ５１を介してフォトカプラＰＣ５の２次側ダイオードに電流が流れて、オン状態となり、発光する。これにより、フォトカプラＰＣ５の１次側フォトトランジスタが動作し、オン状態になると、コンデンサＣ６に充電された電荷が放電され、デジタル制御部１０１のＦＢ端子の入力電圧が低下する。一方、出力電圧Ｖｏｕｔの電圧が目標電圧より低くなると、リファレンス端子ＲＥＦの入力電圧が低くなり、シャントレギュレータＩＣ５のカソード端子Ｋは電流を引き込まなくなる。これにより、フォトカプラＰＣ５の２次側ダイオードに電流が流れなくなり、オフ状態となり、フォトカプラＰＣ５の１次側フォトトランジスタもオフ状態となる。その結果、ＤＣ／ＤＣコンバータ１０４から出力された電圧Ｖ２から、抵抗Ｒ２を介してコンデンサＣ６に充電電流が流れて、コンデンサＣ６が充電されるため、デジタル制御部１０１のＦＢ端子の入力電圧が上昇する。このようにして、デジタル制御部１０１は、ＦＢ端子の入力電圧を検知して、出力電圧Ｖｏｕｔを目標電圧に維持するように制御するためのフィードバック制御を行う。
【００２５】
（目標電圧切り替え部）
目標電圧を切り替える切替手段である目標電圧切り替え部１１７（点線枠部）は、フォトカプラＰＣ７、ＦＥＴ７１、抵抗Ｒ７１，Ｒ７２から構成されている。なお、抵抗Ｒ７２は、出力電圧Ｖｏｕｔを指示する２４ＶＳＬ信号（後述）が不定のときでもＦＥＴ７１をオフ状態で安定させるために設けられている。目標電圧切り替え部１１７は、２４ＶＳＬ信号に応じて、出力電圧Ｖｏｕｔとして、第１の目標電圧である２４Ｖを出力する状態（２４ＶＳＬ信号がＨｉｇｈの場合）と、第２の目標電圧である５Ｖを出力する状態（２４ＶＳＬ信号がＬｏｗの場合）を切り替える。２４ＶＳＬ信号がＨｉｇｈ状態になると、ＦＥＴ７１がオン状態となり、抵抗Ｒ７１を介してフォトカプラＰＣ７の２次側ダイオードに電流が流れて、オン状態となり、発光する。これにより、フォトカプラＰＣ７の１次側フォトトランジスタが動作し、オン状態となると、コンデンサＣ７に充電された電荷が放電され、デジタル制御部１０１の２４ＳＬ端子の入力電圧はＬｏｗ状態になる。
【００２６】
一方、２４ＶＳＬ信号がＬｏｗ状態になると、ＦＥＴ７１はオフ状態となり、フォトカプラＰＣ７の２次側ダイオード、１次側フォトトランジスタもオフ状態となる。その結果、ＤＣ／ＤＣコンバータ１０４から出力された電圧Ｖ２から、抵抗Ｒ１を介してコンデンサＣ７に充電電流が流れて、コンデンサＣ７が充電されるため、デジタル制御部１０１の２４ＳＬ端子の入力電圧はＨｉｇｈ状態になる。これにより、デジタル制御部１０１は、２４ＳＬ端子の入力電圧に応じて、目標電圧が２４Ｖか５Ｖかを検知することができる。
【００２７】
２４ＶＳＬ信号は、目標電圧切り替え部１１７に入力されると共に、前述したフィードバック部１１５にも入力される。フィードバック部１１５に入力される２４ＶＳＬ信号がＨｉｇｈ状態になると、ＦＥＴ５１がオン状態になり、抵抗Ｒ５４がショートされる（抵抗Ｒ５４に電流が流れなくなる）。これにより、シャントレギュレータＩＣ５の基準電圧（リファレンス端子ＲＥＦに入力される電圧）の出力電圧Ｖｏｕｔに対する分圧比が下がり、出力電圧Ｖｏｕｔとして２４Ｖが出力される状態となる。一方、２４ＶＳＬ信号がＬｏｗ状態になると、ＦＥＴ５１がオフ状態になり、抵抗Ｒ５３と抵抗Ｒ５４が直列接続されることで、基準電圧の出力電圧Ｖｏｕｔに対する分圧比が上がり、出力電圧Ｖｏｕｔとして５Ｖが出力される状態となる。本実施例では、スイッチング電源回路１００がスリープ（Ｓｌｅｅｐ）状態（トランスＴ１の２次側負荷が軽負荷の場合）のときには出力電圧Ｖｏｕｔの目標電圧は５Ｖに設定される。一方、スイッチング電源回路１００がレディ（Ｒｅａｄｙ）状態（トランスＴ１の２次側負荷が重負荷の場合）のときには、出力電圧Ｖｏｕｔの目標電圧は２４Ｖに設定される。
【００２８】
（入力電圧検出部）
第２の検出手段である入力電圧検出部１１６は、分圧抵抗Ｒ６１、Ｒ６２から構成されている。入力電圧検出部１１６は、入力電圧ＶｉｎによりトランスＴ１の補助巻線Ｐ２に生成された電圧Ｖ１を分圧抵抗Ｒ６１、Ｒ６２で分圧し、分圧された電圧はデジタル制御部１０１のＶ１ＳＮ端子に入力される。これにより、デジタル制御部１０１は、Ｖ１ＳＮ端子の入力電圧により、入力電圧Ｖｉｎの電圧を検出することができる。
【００２９】
［スイッチング電源回路の動作］
続いて、本実施例におけるスイッチング電源回路１００の動作について、図２を用いて説明する。上述したスイッチング電源回路１００は、デジタル制御部１０１がＦＥＴ１とＦＥＴ２を、２つのＦＥＴが共にオフ状態となるデッドタイムを介して、交互にオン／オフすることで、トランスＴ１の２次側に電力を供給している。図２（Ａ）は、ＦＥＴ１、ＦＥＴ２、トランスＴ１、トランスＴ１の２次側のダイオードＤ１１の電圧波形、電流波形を、ＦＥＴ１とＦＥＴ２のオン、オフ状態に対応した複数の期間に分けて示した図であり、横軸は時間、縦軸は電圧値、又は電流値を示す。
【００３０】
図２（Ａ）において、（ａ）はＦＥＴ１のゲート端子とソース端子間の電圧波形を示しており、この電圧波形は、ＦＥＴ駆動部１０２からＦＥＴ１のゲート端子に出力されるゲート駆動信号ＤＲＶ−Ｌの電圧波形でもある。（ｂ）は、ＦＥＴ２のゲート端子とソース端子間の電圧波形を示しており、この電圧波形は、ＦＥＴ駆動部１０２からＦＥＴ２のゲート端子に出力されるゲート駆動信号ＤＲＶ−Ｈの電圧波形でもある。（ｃ）は、ＦＥＴ１のドレイン端子−ソース端子間の電圧波形を示し、（ｄ）は、ＦＥＴ１のドレイン端子を流れる電流波形を示している。なお、（ｄ）に示す電流波形には、ＦＥＴ１のボディダイオードであるダイオードＤ１、コンデンサＣ１に流れる電流も含まれている。（ｅ）は、ＦＥＴ２のドレイン端子を流れる電流波形を示し、この電流波形には、ＦＥＴ２のボディダイオードであるダイオードＤ２に流れる電流も含まれている。（ｆ）は、（ｅ）に示したＦＥＴ２のドレイン端子を流れる電流波形のうち、励磁インダクタンスＬｓに流れる励磁電流分を示した電流波形であり、（ｇ）は、後述する理想トランスＴｉを流れる電流の電流波形を示している。（ｈ）は、トランスＴ１の２次側のダイオードＤ１１に流れる電流波形を示している。また、図中下部に示す期間ＴＳ１〜ＴＳ４，期間ＴＳ３（ＯＮ）、期間ＴＳ（ＯＦＦ）は、ＦＥＴ１とＦＥＴ２の状態に対応した期間である。図２（Ｂ）は、トランスＴ１の周辺回路を抜き出した簡易な回路図上に、期間ＴＳ１〜ＴＳ４における電流の流れを示した図である。なお、図２（Ｂ）では、トランスＴ１を漏れインダクタンスＬｒ、励磁インダクタンスＬｓ、理想トランスＴｉに分割して示している。以下、各期間におけるスイッチング電源回路１００の回路動作について、図２を用いて説明する。
【００３１】
（期間ＴＳ１における回路動作）
まず、期間ＴＳ１は、ＦＥＴ１へのゲート駆動信号ＤＲＶ−ＬがＨｉｇｈ状態（図２（Ａ）（ａ））で、ＦＥＴ１がオン状態の期間である。ＦＥＴ１がオン状態となり、平滑コンデンサＣ３からトランスＴ１の１次巻線Ｐ１に電流が流れることで、トランスＴ１の漏れインダクタンスＬｒ及び励磁インダクタンスＬｓにエネルギーが蓄えられる（図２（Ｂ）（ＴＳ１））。このとき、ＦＥＴ１のドレイン端子−ソース端子間の電圧はほぼゼロであり（図２（Ａ）（ｃ））、ＦＥＴ１に流れるドレイン電流は直線的に増加する（図２（Ａ）（ｄ））。
【００３２】
（期間ＴＳ２における回路動作）
次に、期間ＴＳ２は、ＦＥＴ１及びＦＥＴ２が共にオフ状態、即ちデッドタイム状態の期間である。ＦＥＴ１へのゲート駆動信号ＤＲＶ−ＬがＨｉｇｈ状態からＬｏｗ状態に移行することにより、ＦＥＴ１がオフ状態になると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、電圧共振用のコンデンサＣ１を充電するように流れる（図２（Ｂ）（ＴＳ２））。コンデンサＣ１が充電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は上昇し（図２（Ａ）（ｃ））、ＦＥＴ１のドレイン端子−ソース端子間の電圧が電圧クランプ用のコンデンサＣ２の＋端子の電圧よりも高くなる。すると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、ダイオードＤ２を介してコンデンサＣ２を充電するように流れ始める（図２（Ｂ）（ＴＳ２））。これにより、漏れインダクタンスＬｒによるキックバック電圧は、コンデンサＣ２によって吸収されるため、ＦＥＴ１のドレイン端子−ソース端子間に印加されるサージ電圧を抑制することができる。また、ＦＥＴ２のドレイン端子−ソース端子間の電圧はほぼゼロとなるため、この状態で期間ＴＳ３に移行してＦＥＴ２をオンすると、ＦＥＴ２のゼロ電圧スイッチングを実現することができる。
【００３３】
ここで、期間ＴＳ２の長さ（時間）は、ＦＥＴ１をオフしてからＦＥＴ２のドレイン端子−ソース端子間の電圧がほぼゼロになるまでの時間とほぼ同等、若しくは、それよりもやや長めの時間に設定するとよい。期間ＴＳ２が長いと、ダイオードＤ２に電流が流れる期間が長くなるため、長くなった時間だけ無駄な電力が消費されることになる。一方、期間ＴＳ２が短いと、ＦＥＴ２のドレイン端子−ソース端子間の電圧がゼロになる前にＦＥＴ２がオンされることになるため、ゼロ電圧スイッチングを行うことができず、やはり無駄な電力が消費されることになる。したがって、期間ＴＳ２の長さを適切な値に設定することで、消費電力の増加を抑制することができる。
【００３４】
（期間ＴＳ３における回路動作）
続いて、期間ＴＳ３は、ＦＥＴ２へのゲート駆動信号ＤＲＶ−ＨがＨｉｇｈ状態（図２（Ａ）（ｂ））で、ＦＥＴ２がオン状態の期間である。期間ＴＳ２では、ダイオードＤ２を介して流れることにより、電圧クランプ用のコンデンサＣ２を充電していた電流が、ＦＥＴ２がオン状態の期間ＴＳ３になると、ＦＥＴ２を介して流れるようになる（図２（Ｂ）（ＴＳ３））。そして、コンデンサＣ２の電圧が上昇すると、トランスＴ１の２次側のダイオードＤ１１がオン状態となり、トランスＴ１の２次巻線Ｓ１を介して、スイッチング電源回路１００の２次側に電力が供給される状態になる。ここで、図２（Ａ）の（ｅ）に示すＦＥＴ２のドレイン電流において、点線で示した波形は、トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流を示している。図２（Ａ）の（ｅ）に示すＦＥＴ２のドレイン電流の電流波形は、（ｆ）に示すトランスＴ１の励磁インダクタンスＬｓを流れる励磁電流の電流波形と、（ｇ）に示す理想トランスＴｉを流れる電流の和である電流波形を示している。（ｆ）に示すように、励磁電流は、期間ＴＳ３では直線的に減少している。また、（ｇ）に示す理想トランスＴｉを流れる電流波形と、（ｈ）に示すダイオードＤ１１に流れる電流波形とは、電流値のスケールが異なるため、異なる電流波形となっているが、実際には相似形となる。
【００３５】
期間ＴＳ３は、２次側に電力が供給されていない期間（図２（Ａ）に示す期間ＴＳ３（ｏｆｆ））と、２次側に電力が供給されている期間（図２（Ａ）に示す期間（ＴＳ３（ｏｎ））から構成されている。期間ＴＳ３（ｏｆｆ）では、主に電圧クランプ用のコンデンサＣ２と、トランスＴ１の漏れインダクタンスＬｒ及び励磁インダクタンスＬｓとの共振動作により、ＦＥＴ２に電流が流れる。一方、期間ＴＳ３（ｏｎ）では、主に電圧クランプ用のコンデンサＣ２とトランスＴ１の漏れインダクタンスＬｒとの共振動作により、ＦＥＴ２に電流が流れる。漏れインダクタンスＬｒのインダクタンス値は、励磁インダクタンスＬｓのインダクタンス値に比べてかなり小さいため、期間ＴＳ３（ｏｎ）の期間における共振周波数は、期間ＴＳ３（ｏｆｆ）の期間における共振周波数に比べてかなり高くなる。トランスＴ１の励磁インダクタンスＬｓを流れる励磁電流がゼロになったとき、励磁インダクタンスＬｓに蓄積されたエネルギーは全て解放されたことを意味する。その後も、ＦＥＴ２をオンし続けると、電圧クランプ用のコンデンサＣ２の＋端子から励磁インダクタンスＬｓに向かって励磁電流が流れ始め、励磁インダクタンスＬｓには再びエネルギーが蓄積され始める（図２（Ｂ）（ＴＳ３））。
【００３６】
（期間ＴＳ４における回路動作）
続いて期間ＴＳ４は、再び、ＦＥＴ１及びＦＥＴ２が共にオフ状態、即ちデッドタイム状態の期間である。ＦＥＴ２へのゲート駆動信号ＤＲＶ−ＨがＨｉｇｈ状態からＬｏｗ状態に移行することにより、ＦＥＴ２はオフ状態になる。すると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、電圧共振用のコンデンサＣ１に充電された電荷を放電するように流れる（図２（Ｂ）（ＴＳ４））。コンデンサＣ１が放電されるにつれて、ＦＥＴ１のドレイン端子−ソース端子間の電圧は減少する（図２（Ａ）（ｃ））。ＦＥＴ１のドレイン端子−ソース端子間の電圧がゼロボルトを下回ると、トランスＴ１の１次巻線Ｐ１に流れていた電流は、ダイオードＤ１を介して平滑コンデンサＣ３に回生される（図２（Ｂ）（ＴＳ４））。この状態で、ＦＥＴ１へのゲート駆動信号ＤＲＶ−ＬがＨｉｇｈ状態になり、期間ＴＳ１に戻ると、ＦＥＴ１がオン状態となり、ＦＥＴ１のゼロ電圧スイッチングが実現できる。
【００３７】
期間ＴＳ４の長さについても、期間ＴＳ２と同様に、ＦＥＴ２をオフしてからＦＥＴ１のドレイン端子−ソース端子間の電圧がほぼゼロになるまでの時間とほぼ同等、若しくはそれよりもやや長めの時間に設定するとよい。これにより、消費電力の増加を抑制することができる。以上説明したように、スイッチング電源回路１００は、期間ＴＳ１から期間ＴＳ４の回路動作を繰り返すことで、漏れインダクタンスＬｒによるサージ電圧を抑制しつつ、ＦＥＴ１及びＦＥＴ２のゼロ電圧スイッチングを行うことができる。
【００３８】
［出力電圧の制御］
続いて、トランスＴ１の２次側出力電圧である出力電圧Ｖｏｕｔの制御方法について説明する。まず、本実施例におけるスイッチング電源回路１００において、出力電圧Ｖｏｕｔは、おおよそ次の式（１）で表わされる。
0006679298.tif 000002
ここで、時間ＴＩＭＥ１はＦＥＴ１のオン時間（導通時間）、時間ＴＩＭＥ２はＦＥＴ２のオン時間（導通時間）であり、巻数比ＮｒはトランスＴ１の１次巻線Ｐ１の巻数Ｎｐ１と２次巻線Ｓ１の巻数Ｎｓ１との比（Ｎｐ１／Ｎｓ１）である。また、入力電圧Ｖｉｎは、平滑コンデンサＣ３の端子間に生じる電圧である。
【００３９】
式（１）より、出力電圧Ｖｏｕｔは、固定値である巻数比Ｎｒを除き、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比、及び入力電圧Ｖｉｎによって決定されることがわかる。したがって、出力電圧Ｖｏｕｔを一定に制御するためには、入力電圧Ｖｉｎが変動しない場合には、時間ＴＩＭＥ１又は時間ＴＩＭＥ２、若しくは時間ＴＩＭＥ１及びＴＩＭＥ２の両方を変化させて、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比を制御すればよい。また、入力電圧Ｖｉｎが変動した場合は、入力電圧Ｖｉｎが変動した変動比率に反比例した比率だけ、時間ＴＩＭＥ１を変化させればよい。
【００４０】
また、式（１）より、入力電圧Ｖｉｎが変動しなければ、時間ＴＩＭＥ１と時間ＴＩＭＥ２の両方を変化させてスイッチング周波数を増減させても、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比を変化させなければ、出力電圧Ｖｏｕｔは変動しないことがわかる。このことから、出力電圧Ｖｏｕｔを目標電圧に維持する制御を行うために、都合のよいスイッチング周波数を選択することができる。ところが、後述する理由により、スイッチング電源回路１００での消費電力をできるだけ抑えるためには、スイッチング周波数の制御も必要となる。
【００４１】
［スイッチング周波数の制御］
図３（Ａ）は、入力電圧Ｖｉｎ、及び時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比を一定としたときの、トランスＴ１の励磁インダクタンスＬｓに流れる励磁電流の電流波形を負荷別に示した図である。図３（Ａ）において、（ａ）はスイッチング周波数がｆａのときの励磁インダクタンスＬｓに流れる電流波形を、（ｂ）はスイッチング周波数がｆｂのときの励磁インダクタンスＬｓに流れる電流波形を示し、横軸は時間、縦軸は電流値を示す。なお、スイッチング周波数ｆａ、ｆｂの大小関係は、ｆａ＞ｆｂの関係にある。また、図３（Ａ）の（ａ）、（ｂ）に示す電流波形は、それぞれ重負荷、通常負荷、軽負荷の３つの負荷状態における励磁インダクタンスＬｓに流れる電流波形を示している。また、図３（Ａ）の（ａ）、（ｂ）に示す電流波形において、時間ＴＩＭＥ１、即ち、前述した期間ＴＳ１のＦＥＴ１がオン状態の期間では、トランスＴ１の励磁インダクタンスＬｓに流れる電流は増加している。一方、時間ＴＩＭＥ２、即ち、前述した期間ＴＳ３のＦＥＴ２がオン状態の期間では、トランスＴ１の励磁インダクタンスＬｓに流れる電流は減少している。
【００４２】
図３（Ａ）において、励磁インダクタンスＬｓに流れる励磁電流の最大値をピーク電流値Ｉｐ、最小値をボトム電流値Ｉｂとする。ボトム電流値Ｉｂは、前述した期間ＴＳ３で励磁インダクタンスＬｓに蓄えられたエネルギーであり、このエネルギーは期間ＴＳ４で、電圧共振用のコンデンサＣ１の電荷を放電するために使われる。したがって、ボトム電流値Ｉｂには、電圧共振用のコンデンサＣ１の電荷を放電するために最低限必要な電流値Ｉｂｍｉｎ（負の値）が存在する。ボトム電流値Ｉｂが電流値Ｉｂｍｉｎを上回ると、ＦＥＴ１のゼロ電圧スイッチングができなくなり、スイッチング電源回路１００での消費電力が大きくなる。
【００４３】
例えば、図３（Ａ）の（ａ）の場合では、負荷が軽負荷のとき（太い実線）には、ボトム電流値Ｉｂと電流値Ｉｂｍｉｎの大小関係がＩｂ＜Ｉｂｍｉｎの関係であるため、ＦＥＴ１はゼロ電圧スイッチングを行うことができる。ところが、スイッチング周波数がｆａで、負荷が通常負荷、又は重負荷のときには、ボトム電流値Ｉｂと電流値Ｉｂｍｉｎの大小関係がＩｂ＞Ｉｂｍｉｎの関係であるため、ＦＥＴ１はゼロ電圧スイッチングを行うことができない。この場合には、ボトム電流値Ｉｂと電流値Ｉｂｍｉｎの大小関係がＩｂ＜Ｉｂｍｉｎの関係となるよう、スイッチング周波数を下げるように制御する。例えば、負荷が通常負荷のときに、スイッチング周波数をｆａ（図３（Ａ）（ａ））からｆｂ（図３（Ａ）（ｂ））に下げる。これにより、図３（Ａ）の（ｂ）に示すように、通常負荷のとき（太い実線にて表示）のボトム電流値Ｉｂと電流値Ｉｂｍｉｎの大小関係がＩｂ＜Ｉｂｍｉｎの関係となり、ＦＥＴ１はゼロ電圧スイッチングを行うことができるようになる。逆に、負荷が軽負荷のときにスイッチング周波数をｆａからｆｂに下げてしまうと、図３（Ａ）の（ｂ）に示すように、ボトム電流値Ｉｂが電流値Ｉｂｍｉｎを大きく下回ることになる。その結果、励磁インダクタンスＬｓに蓄えられたエネルギーはトランスＴ１の２次側に伝えられることなく、平滑コンデンサＣ３に戻されてしまうことになり、スイッチング電源回路１００での消費電力が大きくなってしまう。
【００４４】
したがって、ＦＥＴ１のゼロ電圧スイッチングを維持しつつ、電力変換効率を向上させるためには、ボトム電流値ＩｂがＩｂ＜Ｉｂｍｉｎを満たす適切な電流値になるよう、時間ＴＩＭＥ１と時間ＴＩＭＥ２を変化させて、スイッチング周波数を制御すればよい。以上説明したように、ＦＥＴ１のゼロ電圧スイッチングを行うためには、励磁電流のボトム電流値Ｉｂをそのまま検知するようにしてもよい。本実施例では、ボトム電流値Ｉｂの代わりに、電流検出部１１９により検知される、ＦＥＴ１に流れる電流の平均値を使って、ＦＥＴ１のゼロ電圧スイッチングの制御を行う。その理由は、ＦＥＴ１やＦＥＴ２のオフ時に発生するノイズによる誤動作リスクを低減すると共に、電流の検知精度を確保するためである。
【００４５】
［ＦＥＴ１のボトム電流値と平均電流値］
図３（Ｂ）は、ＦＥＴ１に流れる電流の波形と、電流の平均値を示した図であり、横軸は時間、縦軸は電流値を示す。図３（Ｂ）において、ＦＥＴ１がオン状態（期間ＴＳ１）の時間ＴＩＭＥ１では、ＦＥＴ１に流れる電流は、時間の経過と共に増加している。一方、ＦＥＴ１がオフ状態（期間ＴＳ３）の時間ＴＩＭＥ２では、ＦＥＴ１がオフ状態のため、電流が流れていない。ＦＥＴ１に流れる電流の平均値をＩａｖｅとすると、平均電流値Ｉａｖｅは、次の式（２）のように表わされる。
0006679298.tif 000003
【００４６】
式（２）より、ボトム電流値Ｉｂが電流値Ｉｂｍｉｎのとき（Ｉｂ＝Ｉｂｍｉｎ）の平均電流値ＩａｖｅをＩａｖｅｌｉｍｉｔとすると、第１の閾値である平均電流値Ｉａｖｅｌｉｍｉｔは、次の式（３）のようになる。
0006679298.tif 000004
したがって、ボトム電流値ＩｂがＩｂ＜Ｉｂｍｉｎの関係を満たすためには、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｌｉｍｉｔの関係を満たすよう、時間ＴＩＭＥ１及び時間ＴＩＭＥ２を制御すればよいことがわかる。
【００４７】
また、前述したように、入力電圧Ｖｉｎが変動した場合には、出力電圧Ｖｏｕｔを一定電圧に維持するために、入力電圧Ｖｉｎの変動比率に反比例した比率だけ、時間ＴＩＭＥ１を変化させる。これに伴って、平均電流値であるＩａｖｅ及びＩａｖｅｌｉｍｉｔも変動するが、ＩａｖｅとＩａｖｅｌｉｍｉｔは同じ比率で変動するため、Ｉａｖｅ＜Ｉａｖｅｌｉｍｉｔの大小関係は変わらない。したがって、入力電圧Ｖｉｎに関わらず、平均電流値Ｉａｖｅ、Ｉａｖｅｌｉｍｉｔの大小関係がＩａｖｅ＜Ｉａｖｅｌｉｍｉｔの関係を満たすよう、時間ＴＩＭＥ１及び時間ＴＩＭＥ２を制御すればよいことがわかる。
【００４８】
［時間ＴＩＭＥ１、ＴＩＭＥ２の制御］
次に、本実施例の特徴である、平均電流値Ｉａｖｅ、ＩａｖｅｌｉｍｉｔがＩａｖｅ＜Ｉａｖｅｌｉｍｉｔを満たすように、時間ＴＩＭＥ１及び時間ＴＩＭＥ２を制御する方法について、図４を用いて説明する。まず、上述した式（３）より、時間ＴＩＭＥ２と平均電流値Ｉａｖｅｌｉｍｉｔの関係をグラフにした図が、図４（ａ）である。図４(ａ)の横軸は時間ＴＩＭＥ２の時間、縦軸は平均電流値Ｉａｖｅの電流値を示す。ここで、出力電圧Ｖｏｕｔは一定に制御されていることから、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比はほぼ固定される。そのため、図４（ａ）の色塗りされた領域であれば、平均電流値Ｉａｖｅ、Ｉａｖｅｌｉｍｉｔの大小関係は、Ｉａｖｅ＜Ｉａｖｅｌｉｍｉｔを満たしていることになる。
【００４９】
ここで、出力電圧Ｖｏｕｔを一定にするための制御の周期に対して、平均電流値についてＩａｖｅ＜Ｉａｖｅｌｉｍｉｔの関係を満たすための制御の周期は、十分に遅くすべきである。これは、２つの制御ループ、即ち、出力電圧Ｖｏｕｔを制御する制御ループと、平均電流値を制御する制御ループが存在することで、出力電圧Ｖｏｕｔを一定にするための制御が不安定になることを回避するためである。また、スイッチング周波数が頻繁に変動することも、制御の不安定要因となるため、避けるべきである。
【００５０】
本実施例では、平均電流値についてＩａｖｅ＜Ｉａｖｅｌｉｍｉｔの関係を満たすための制御は、出力電圧Ｖｏｕｔを一定にするための制御に比べて、分解能を粗くして、段階的に行うことにする。図４（ｂ）は、この制御、即ち、平均電流値Ｉａｖｅによる時間ＴＩＭＥ２の制御を説明する図である。図４(ｂ)の横軸は時間ＴＩＭＥ２の時間、縦軸は平均電流値Ｉａｖｅの電流値を示す。図４（ｂ）に示すように、平均電流値Ｉａｖｅには、第２の閾値である、２つの閾値Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ２を設けている。平均電流値Ｉａｖｅが、Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ１の場合は、ＦＥＴ２のオン時間である時間ＴＩＭＥ２にＴＩＭＥ２＿ａを設定する。同様に、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２の場合は、時間ＴＩＭＥ２にＴＩＭＥ２＿ｂを設定し、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅの場合は、時間ＴＩＭＥ２にＴＩＭＥ２＿ｃを設定する。ここで、閾値Ｉａｖｅｃｏｍｐ１は、時間ＴＩＭＥ２がＴＩＭＥ２＿ａのときの平均電流値Ｉａｖｅｌｉｍｉｔより所定の余裕量（マージン）であるＩａｖｅｍａｒｇｉｎ＿２４Ｖだけ小さい値である。同様に、閾値Ｉａｖｅｃｏｍｐ２は、時間ＴＩＭＥ２がＴＩＭＥ２＿ｂのときの平均電流値Ｉａｖｅｌｉｍｉｔより所定の余裕量であるＩａｖｅｍａｒｇｉｎ＿２４Ｖだけ小さい値である。そして、閾値Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ２や時間ＴＩＭＥ２の設定値ＴＩＭＥ２＿ａ、ＴＩＭＥ２＿ｂ、ＴＩＭＥ２＿ｃを適切に選ぶことで、大きな負荷変動が生じる場合でも、頻繁にＦＥＴ２のスイッチング周波数が変わることはない。これにより、スイッチング電源回路１００は、安定して動作することができる。
【００５１】
また、本実施例では、出力電圧Ｖｏｕｔの目標電圧（２４Ｖ又は５Ｖ）ごとに、閾値の数やその値を変えている。上述した図４（ｂ）は、目標電圧が２４Ｖの場合の制御を説明した図であり、一方、図４（ｃ）は、目標電圧が５Ｖの場合の平均電流値Ｉａｖｅによる時間ＴＩＭＥ２の制御を説明する図である。図４(ｃ)の横軸は時間ＴＩＭＥ２の時間、縦軸は平均電流値Ｉａｖｅの電流値を示す。図４（ｃ）では、平均電流値Ｉａｖｅには、閾値Ｉａｖｅｃｏｍｐ１〜Ｉａｖｅｃｏｍｐ６の６つの閾値を設けている。ここで、説明の都合上、閾値Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ２は、図４（ｂ）と同じ閾値名を使用しているが、閾値は、図４（ｂ）と図４（ｃ）で異なる値である。なお、以下の図においても、目標電圧が２４Ｖの場合と目標電圧が５Ｖの場合で、同じ閾値名称を用いているが、閾値は異なる値である。
【００５２】
平均電流値Ｉａｖｅが、Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ１の場合は、ＦＥＴ２のオン時間である時間ＴＩＭＥ２にＴＩＭＥ２＿ａを設定する。同様に、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２の場合、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ３の場合には、時間ＴＩＭＥ２には、それぞれＴＩＭＥ２＿ｂ、ＴＩＭＥ２＿ｃを設定する。また、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ３≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ４の場合、Ｉａｖｅｃｏｍｐ４≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ５の場合には、時間ＴＩＭＥ２には、それぞれＴＩＭＥ２＿ｄ、ＴＩＭＥ２＿ｅを設定する。平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ５≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ６の場合、Ｉａｖｅｃｏｍｐ６≦Ｉａｖｅの場合には、時間ＴＩＭＥ２には、それぞれＴＩＭＥ２＿ｆ、ＴＩＭＥ２＿ｇを設定する。ここで、閾値Ｉａｖｅｃｏｍｐ５は、時間ＴＩＭＥ２がＴＩＭＥ２＿ｅのときの平均電流値Ｉａｖｅｌｉｍｉｔより所定の余裕量（マージン）であるＩａｖｅｍａｒｇｉｎ＿５Ｖだけ小さい値であり、他の閾値についても同様である。
【００５３】
図４（ｃ）の目標電圧が５Ｖの場合は、図４（ｂ）の２４Ｖの場合と比べて、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｌｉｍｉｔを満たすための制御の分解能を細かく、即ち閾値の数を多く設定している。更に、目標電圧が５Ｖの場合の方が、平均電流値ＩａｖｅがＩａｖｅｌｉｍｉｔに近い値で制御されるよう、平均電流値Ｉａｖｅの閾値（Ｉａｖｅｃｏｍｐ１等）を設定している。その結果、目標電圧が２４Ｖの場合と５Ｖの場合の所定量を比較すると、Ｉａｖｅｍａｒｇｉｎ＿２４Ｖ（２４Ｖの場合の所定の余裕量）＞Ｉａｖｅｍａｒｇｉｎ＿５Ｖ（５Ｖの場合の所定の余裕量）となる。これは、目標電圧が５Ｖのときは、スイッチング電源回路１００はスリープ（Ｓｌｅｅｐ）状態であり、スイッチング電源回路１００がレディ（Ｒｅａｄｙ）状態である目標電圧が２４Ｖのときに比べて、求められる電力変換効率が高いためである。そのため、できるだけ平均電流値ＩａｖｅをＩａｖｅｌｉｍｉｔ付近で制御することにより、無駄な電力損失を減らしている。加えて、目標電圧が５Ｖのときは、目標電圧が２４Ｖのときに比べて負荷変動が少ないため、制御の分解能を細かくし、且つ平均電流値ＩａｖｅがＩａｖｅｌｉｍｉｔに近い状態で制御しても、安定した制御を行いやすいからである。
【００５４】
［出力電圧の制御］
本実施例では、デジタル制御部１０１は、ＦＢ端子に入力される電圧（以下、ＦＢ端子電圧ともいう）と、ＦＢ端子電圧に対する時間ＴＩＭＥ１、ＴＩＭＥ２から構成されるテーブルを不図示のＲＯＭに有している。そして、デジタル制御部１０１は、このテーブルに基づいて、ＦＥＴ１、ＦＥＴ２の制御を行う。
【００５５】
図５は、デジタル制御部１０１のＦＢ端子電圧に対応した時間ＴＩＭＥ１と時間ＴＩＭＥ２のテーブルの一例を示した表である。図５には、３つのテーブル、ＴａｂｌｅＡ、ＴａｂｌｅＢ、ＴａｂｌｅＣが示され、それぞれ、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅの場合に使用される。各テーブルの項目は、ＦＢ端子電圧、時間ＴＩＭＥ１、時間ＴＩＭＥ２、時間比（ＴＩＭＥ１／ＴＩＭＥ２）から構成され、各ＦＢ端子電圧に対する時間ＴＩＭＥ１、時間ＴＩＭＥ２、及び時間ＴＩＭＥ１を時間ＴＩＭＥ２で除した時間比が設定されている。デジタル制御部１０１のＦＢ端子及びＩＳ端子は、それぞれ内部に有するＡＤコンバータ（不図示）と接続されており、ＦＢ端子及びＩＳ端子に入力された電圧（アナログ値）は、ＡＤコンバータにてＡＤ変換され、デジタル値に変換される。本実施例では、図５のテーブルに示すＦＢ端子電圧は６ビットで構成されたデジタル値であり、０〜６３の十進数（ｄｅｃ）で表現される。
【００５６】
図６は、図５に示す各テーブルの内容をグラフ化した図である。図６（ａ）は、図５の各テーブルにおけるＦＢ端子電圧と時間ＴＩＭＥ１との関係を表したグラフであり、図６（ｂ）は、同じくＦＢ端子電圧と時間ＴＩＭＥ２との関係を表したグラフである。図６（ｃ）は、図５の各テーブルにおけるＦＢ端子電圧と時間比（ＴＩＭＥ１／ＴＩＭＥ２）との関係を表したグラフである。図６（ａ）〜（ｃ）において、テーブルＡ（ＴａｂｌｅＡ）は一点鎖線、テーブルＢ（ＴａｂｌｅＢ）は実線、テーブルＣ（ＴａｂｌｅＣ）は破線で示している。図６（ａ）では、各テーブルとも、ＦＢ端子電圧の増加に伴い、時間ＴＩＭＥ１も増加している。図６（ｂ）では、各テーブルで時間ＴＩＭＥ２は異なるが、ＦＢ端子電圧に対しては、固定値となっている。また、図６（ｃ）では、ＦＢ端子電圧と時間比（ＴＩＭＥ１／ＴＩＭＥ２）の関係が、各テーブルで同じである、即ち各テーブルで同じＦＢ端子電圧に対して同じ時間比であることを示している。
【００５７】
図５の各テーブルに示すように、ＦＢ端子電圧が増加するに伴って、時間ＴＩＭＥ１も増加する。また、時間ＴＩＭＥ２は固定値（ＴａｂｌｅＡでは４μｓ（マイクロ秒）、ＴａｂｌｅＢでは６μｓ、ＴａｂｌｅＣでは８μｓ）のため、ＦＢ端子電圧の増加に伴い、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比（ＴＩＭＥ１／ＴＩＭＥ２）も同時に増加する。図５の各テーブルでは、固定値である時間ＴＩＭＥ２の値がテーブルごとに異なっている。これに伴って、ＦＢ端子電圧に対する時間ＴＩＭＥ１の値も異なっているが、ＦＢ端子電圧に対する時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比（ＴＩＭＥ１／ＴＩＭＥ２）は、いずれのテーブルも同じ値となっている。これにより、平均電流値Ｉａｖｅに応じて、使用するテーブルが変更された場合でも、入力電圧Ｖｉｎの変動がなく、時間比（ＴＩＭＥ１／ＴＩＭＥ２）が同じであれば、前述した式（１）より出力電圧Ｖｏｕｔはほとんど変わらない。そのため、出力電圧Ｖｏｕｔの制御の安定を保つことができる。なお、入力電圧Ｖｉｎの変動に対しては、前述したように、入力電圧Ｖｉｎの変動比率に反比例した比率だけ、時間ＴＩＭＥ１を変化させるようにすればよい。
【００５８】
なお、図５、図６では、電流平均値Ｉａｖｅの、閾値が２つ、Ｉａｖｅｃｏｍｐ１及びＩａｖｅｃｏｍｐ２の場合のテーブルの例について説明した。閾値が、例えば図４（ｃ）のようにもっと多い場合には、閾値の数に応じてテーブルを作成すればよい。その際、上述した図５のテーブルのように、各テーブルにおける時間ＴＩＭＥ２は固定値にし、各テーブルにおいてＦＢ端子電圧に対する時間ＴＩＭＥ１は異なるが、時間比（ＴＩＭＥ１／ＴＩＭＥ２）は同じになるように作成すればよい。
【００５９】
［出力電圧の制御シーケンス］
最後に、上述した出力電圧Ｖｏｕｔの制御の流れを、図７を用いて説明する。図７は、出力電圧Ｖｏｕｔの制御シーケンスを示すフローチャートであり、スイッチング電源回路１００が動作すると起動され、デジタル制御部１０１により実行される。なお、閾値Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ２の値は、前述したＲＯＭに予め記憶されているものとする。
【００６０】
ステップ（以下、Ｓという）７０１では、デジタル制御部１０１は、電流検出部１１９によって検出され、ＩＳ端子に入力される、ＦＥＴ１に流れる電流の平均値Ｉａｖｅを検知する。Ｓ７０２では、デジタル制御部１０１は、検知した平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ１よりも小さいか（Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ１）どうかを判断する。デジタル制御部１０１は、平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ１よりも小さいと判断した場合には、処理をＳ７０３に進める。デジタル制御部１０１は、平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ１よりも小さくない（平均電流値Ｉａｖｅは閾値Ｉａｖｅｃｏｍｐ１以上である）と判断した場合には、処理をＳ７０４に進める。Ｓ７０３では、デジタル制御部１０１は、テーブルＡ（ＴａｂｌｅＡ）を使用して、出力電圧Ｖｏｕｔの制御を行い、処理をＳ７０１に戻す。
【００６１】
Ｓ７０４では、デジタル制御部１０１は、検知した平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ２よりも小さいか（Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２）どうかを判断する。デジタル制御部１０１は、平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ２よりも小さいと判断した場合には、処理をＳ７０５に進める。デジタル制御部１０１は、平均電流値Ｉａｖｅが閾値Ｉａｖｅｃｏｍｐ２よりも小さくない（平均電流値Ｉａｖｅは閾値Ｉａｖｅｃｏｍｐ２以上である）と判断した場合には、処理をＳ７０６に進める。Ｓ７０５では、デジタル制御部１０１は、テーブルＢ（ＴａｂｌｅＢ）を使用して、出力電圧Ｖｏｕｔの制御を行い、処理をＳ７０１に戻す。
【００６２】
Ｓ７０６では、デジタル制御部１０１は、テーブルＣ（ＴａｂｌｅＣ）を使用して、出力電圧Ｖｏｕｔの制御を行い、処理をＳ７０７に進める。Ｓ７０７では、デジタル制御部１０１は、Ｓ７０６の処理を実行し出力電圧Ｖｏｕｔの制御を行った状態で、検知した平均電流値Ｉａｖｅが電流値Ｉａｖｅｌｉｍｉｔよりも大きいか（Ｉａｖｅ＞Ｉａｖｅｌｉｍｉｔ）どうかを判断する。デジタル制御部１０１は、前述した式（３）を用いて電流値Ｉａｖｅｌｉｍｉｔを算出する。式（３）では、巻線比Ｎｒ、ボトム電流値Ｉｂｍｉｎが用いられるが、予め、前述したＲＯＭに格納されているものとする。デジタル制御部１０１は、平均電流値Ｉａｖｅが電流値Ｉａｖｅｌｉｍｉｔよりも大きいと判断した場合には、処理をＳ７０８に進める。デジタル制御部１０１は、平均電流値Ｉａｖｅが電流値Ｉａｖｅｌｉｍｉｔよりも大きくない（平均電流値Ｉａｖｅは電流値Ｉａｖｅｌｉｍｉｔ以下である）と判断した場合には、処理をＳ７０１に戻す。Ｓ７０８では、デジタル制御部１０１は、スイッチング電源回路１００の回路の一部が正しく動作していない異常状態であると判断し、回路を保護するために、ＦＥＴ１及びＦＥＴ２の制御を停止する。
【００６３】
なお、ここでは、２つの閾値により、３つのテーブルを使い分け、出力電圧Ｖｏｕｔの制御を行う制御シーケンスについて説明した。例えば図４（ｃ）のように、閾値の数が多くなり、それに伴い、テーブルの数が増えても、図７のフローチャートにおける平均電流値Ｉａｖｅの判断分岐を増やすことにより、同様の処理を行うことができる。
【００６４】
上述したように、ＦＥＴ１に流れる平均電流値に応じてＦＥＴ１とＦＥＴ２のスイッチング周波数を変える制御を行い、且つ、出力電圧Ｖｏｕｔの目標電圧によって、スイッチング周波数を変える制御値を変更する。これにより、安価な構成で如何なる負荷においてもゼロ電圧スイッチングを達成しつつ、目標電圧ごとに必要な要求仕様に対して柔軟に対応できるスイッチング電源を実現できる。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
【実施例２】
【００６５】
実施例１では、ＦＢ端子電圧に応じてＦＥＴ１をオンする時間ＴＩＭＥ１のみを可変させて、出力電圧Ｖｏｕｔの制御を行う実施例について説明した。実施例２では、ＦＢ端子電圧に応じて、ＦＥＴ１をオンする時間ＴＩＭＥ１、及びＦＥＴ２をオンする時間ＴＩＭＥ２の両方を変化させて、出力電圧Ｖｏｕｔの制御を行う実施例について説明する。実施例２では、実施例１と比べて、時間ＴＩＭＥ１と共に、時間ＴＩＭＥ２も変化させている点が異なる。なお、本実施例で使用する電源装置は、実施例１と同様であり、以下では、実施例１と同じ符号を用いて説明するものとし、ここでの説明は省略する。また、後述するテーブルを切り替える際の閾値（Ｉａｖｅｃｏｍｐ１等）は、実施例１での閾値を用いることとする。
【００６６】
［出力電圧の制御方法］
本実施例では、デジタル制御部１０１は、出力電圧Ｖｏｕｔの制御を以下のように行う。まず、デジタル制御部１０１は、出力電圧Ｖｏｕｔが目標電圧よりも低い場合には、次の制御を行う。即ち、デジタル制御部１０１は、ＦＥＴ１のオン時間である時間ＴＩＭＥ１、及びＦＥＴ２のオン時間である時間ＴＩＭＥ２の両方を増加させつつ、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比（ＴＩＭＥ１／ＴＩＭＥ２）も増加させる。一方、デジタル制御部１０１は、出力電圧Ｖｏｕｔが目標電圧よりも高い場合には、上述した制御とは逆の制御を行う。即ち、デジタル制御部１０１は、ＦＥＴ１のオン時間である時間ＴＩＭＥ１、及びＦＥＴ２のオン時間である時間ＴＩＭＥ２の両方を減少させつつ、時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比（ＴＩＭＥ１／ＴＩＭＥ２）も減少させる。これにより、デジタル制御部１０１は、出力電圧Ｖｏｕｔを一定の電圧に維持するように制御する。
【００６７】
ここで、時間ＴＩＭＥ１及び時間ＴＩＭＥ２の両方を変化させる理由について説明する。実施例１で説明した、ＦＢ端子電圧の変化に対して時間ＴＩＭＥ１のみを変化させる制御方法の場合には、ＦＢ端子電圧の変化に対する、時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率が大きく、そのため出力電圧Ｖｏｕｔの変化率が大きくなる。例えば、実施例１の図５のテーブルＡ（ＴａｂｌｅＡ）において、ＦＢ端子電圧が１のときの時間比（ＴＩＭＥ１／ＴＩＭＥ２）は０．５０７５であり、ＦＢ端子電圧が６３のときの時間比（ＴＩＭＥ１／ＴＩＭＥ２）は０．９７２５である。このときの時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率は、約１．９倍（＝０．９７２５÷０．５０７５）である。なお、時間比（ＴＩＭＥ１／ＴＩＭＥ２）は、他のテーブルにおいても同一の値であるため、時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率も同様である。そのため、デジタル制御部１０１として使用する素子を選択する際に、ＦＥＴ１、ＦＥＴ２のオン時間に対応する、制御信号ＤＲＶ１、ＤＲＶ２のオン幅を高分解能で出力できる高性能な素子を選択する必要があり、コストアップとなるおそれがある。
【００６８】
そこで、コストアップを抑えて、オン幅の分解能が小さい安価なデジタル制御部１０１を選択するために、本実施例では上述した制御を行う。即ち、デジタル制御部１０１は、ＦＢ端子電圧の変化に対して、時間ＴＩＭＥ１及び時間ＴＩＭＥ２両方を変化させることで、ＦＢ端子電圧の変化に対する時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率を小さくする。これにより、出力電圧Ｖｏｕｔの変化率を小さくすることができ、安価なデジタル制御部１０１を選択することができる。
【００６９】
［出力電圧の制御］
デジタル制御部１０１による時間ＴＩＭＥ１及び時間ＴＩＭＥ２の制御の詳細について、図８を用いて説明する。図８は、デジタル制御部１０１のＦＢ端子電圧に対応した時間ＴＩＭＥ１と時間ＴＩＭＥ２のテーブルの一例を示した表である。図８には、３つのテーブル、ＴａｂｌｅＡ、ＴａｂｌｅＢ、ＴａｂｌｅＣが示され、それぞれ、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅの場合に使用される。なお、図８の各テーブルの構成は、実施例１の図５と同様であり、ここでの説明は省略する。
【００７０】
図９は、図８に示す各テーブルの内容をグラフ化した図である。図９（ａ）は、図８の各テーブルにおけるＦＢ端子電圧と時間ＴＩＭＥ１との関係を表したグラフであり、図９（ｂ）は、同じくＦＢ端子電圧と時間ＴＩＭＥ２との関係を表したグラフである。図９（ｃ）は、図８の各テーブルにおけるＦＢ端子電圧と時間比（ＴＩＭＥ１／ＴＩＭＥ２）との関係を表したグラフである。図９（ａ）〜（ｃ）において、テーブルＡ（ＴａｂｌｅＡ）は一点鎖線、テーブルＢ（ＴａｂｌｅＢ）は実線、テーブルＣ（ＴａｂｌｅＣ）は破線で示している。図９（ａ）では、各テーブルとも、ＦＢ端子電圧の増加に伴い、時間ＴＩＭＥ１も増加している。例えばテーブルＡ（ＴａｂｌｅＡ）については、ＦＢ端子電圧の１〜６３に対して、時間ＴＩＭＥ１は０．１３μｓ〜８．０８μｓに変化している。図９（ｂ）でも、各テーブルとも、ＦＢ端子電圧の増加に伴い、時間ＴＩＭＥ２も増加している。例えばテーブルＡ（ＴａｂｌｅＡ）については、ＦＢ端子電圧の１〜６３に対して、時間ＴＩＭＥ１は０．２１μｓ〜９．４２μｓに変化している。
【００７１】
本実施例では、ＦＢ端子電圧に応じて、ＦＥＴ１がオンする時間ＴＩＭＥ１、及びＦＥＴ２がオンする時間ＴＩＭＥ２が変化するため、ＦＥＴ１のスイッチング周波数とＦＥＴ２のスイッチング周波数が異なることになる。ところが、図９（ｃ）は、ＦＢ端子電圧に対する時間比（ＴＩＭＥ１／ＴＩＭＥ２）は、各テーブルとも同じであることを示している。これにより、実施例１と同様に、平均電流値Ｉａｖｅに応じて、使用するテーブルが変更された場合でも、入力電圧Ｖｉｎの変動がなく、時間比（ＴＩＭＥ１／ＴＩＭＥ２）が同じであれば、前述した式（１）より出力電圧Ｖｏｕｔはほとんど変わらない。そのため、出力電圧Ｖｏｕｔの制御の安定を保つことができる。なお、入力電圧Ｖｉｎの変動に対しては、前述したように、入力電圧Ｖｉｎの変動比率に反比例した比率だけ、時間ＴＩＭＥ１を変化させるようにすればよい。
【００７２】
各テーブルにおいて、ＦＢ端子電圧１〜６３に対して、時間比（ＴＩＭＥ１／ＴＩＭＥ２）は、約０．６０６３〜約０．８５７７に変化している。本実施例でのＦＢ端子電圧に対する時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率は、約１．４倍（＝０．８５７７÷０．６０６３）である。上述したように、実施例１の場合のＦＢ端子電圧に対する時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率は約１．９倍であり、本実施例では、変化率が約２６％（＝（１−（１．４／１．９））×１００）削減されていることがわかる。
【００７３】
なお、図８、図９では、電流平均値Ｉａｖｅの、閾値が２つ、Ｉａｖｅｃｏｍｐ１及びＩａｖｅｃｏｍｐ２の場合のテーブルの例について説明した。閾値がもっと多い場合には、閾値の数に応じてテーブルを作成すればよい。その際、上述した図８のテーブルのように、各テーブルにおいて、ＦＢ端子電圧に応じて、時間ＴＩＭＥ１及び時間ＴＩＭＥ２の両方を変化させる。そして、時間ＴＩＭＥ２を固定値にした実施例１の場合に比べて、ＦＢ端子電圧の変化に対する時間比（ＴＩＭＥ１／ＴＩＭＥ２）の変化率が小さくなるように、時間ＴＩＭＥ１及び時間ＴＩＭＥ２を設定すればよい。また、実施例１で説明した図７に示す制御シーケンスは、本実施例についても、そのまま適用することができる。
【００７４】
上述したように、本実施例では、ＦＥＴ１に流れる平均電流値Ｉａｖｅに応じて、ＦＥＴ１とＦＥＴ２のスイッチング周波数を変える制御を行い、且つ、ＦＢ端子電圧に応じて時間ＴＩＭＥ１及び時間ＴＩＭＥ２の両方を変化させる。これにより、ＦＢ端子電圧の変化に対する出力電圧Ｖｏｕｔの変化率を小さくすることができ、出力信号のオン幅の分解能が小さい安価なデジタル制御部１０１を用いることができる。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
【実施例３】
【００７５】
実施例１では、ＦＢ端子電圧に応じてＦＥＴ１をオンする時間ＴＩＭＥ１のみを変化させて、出力電圧Ｖｏｕｔの制御を行う実施例について説明した。実施例３では、電源装置の動作状態に応じて、ＦＥＴ１をオンする時間ＴＩＭＥ１の制御を行う実施例について説明する。なお、本実施例で使用する電源装置は、実施例１と同様であり、以下の説明では、実施例１と同じ符号を用いて説明するものとし、ここでの説明は省略する。
【００７６】
［時間ＴＩＭＥ１、ＴＩＭＥ２の制御］
図１０（ａ）、（ｂ）は、本実施例における、平均電流値Ｉａｖｅが、Ｉａｖｅ＜Ｉａｖｅｌｉｍｉｔを満たすように時間ＴＩＭＥ２を制御する方法を説明する図である。図１０（ａ）は目標電圧が２４Ｖのときの制御を説明する図であり、図１０（ｂ）は、目標電圧が５Ｖのときの制御を説明する図である。図１０(ａ)、（ｂ）の横軸は時間ＴＩＭＥ２の時間、縦軸は平均電流値Ｉａｖｅの電流値を示す。本実施例でも、実施例１と同様に、平均電流値ＩａｖｅについてＩａｖｅ＜Ｉａｖｅｌｉｍｉｔの関係を満たすための制御は、出力電圧Ｖｏｕｔを一定にするための制御に比べて、分解能を粗くして、段階的に行う。また、実施例１と同様に、目標電圧が５Ｖの場合は、目標電圧が２４Ｖの場合に比べて、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｌｉｍｉｔを満たすための制御の分解能を細かく設定している。更に、目標電圧が５Ｖの場合は、目標電圧が２４Ｖの場合と比べて、平均電流値ＩａｖｅがＩａｖｅｌｉｍｉｔに近い値で制御されるよう、平均電流値Ｉａｖｅの閾値（Ｉａｖｅｃｏｍｐ１等）を設定している。
【００７７】
これに加えて、本実施例では、スイッチング電源回路１００の動作状態に応じてＦＥＴ１のオン時間の制御を行う。本実施例では、スイッチング電源回路１００は、２つの動作状態、即ち、間欠動作状態と連続動作状態を有している。間欠動作状態では、ＦＥＴ１とＦＥＴ２とが交互にオン、オフするスイッチング状態（即ち、前述した期間ＴＳ１〜ＴＳ４が繰り返される状態）と、ＦＥＴ１とＦＥＴ２をオフ状態のまま保持した停止状態と、が繰り返される制御が行われる。一方、連続動作状態では、ＦＥＴ１とＦＥＴ２とが交互にオン、オフし続ける制御が行われる。
【００７８】
次に、２つの動作状態に応じたデジタル制御部１０１の制御について、図１０を用いて説明する。図１０（ａ）は目標電圧が２４Ｖのときの制御を説明する図であり、図中の平均電流値Ｉａｖｅの閾値Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ２、時間ＴＩＭＥ２＿ａ、ＴＩＭＥ２＿ｂ、ＴＩＭＥ２＿ｃは、実施例１の図４（ｂ）と同様であり、説明を省略する。図１０（ａ）では、平均電流値Ｉａｖｅが、Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ１の場合は、スイッチング電源回路１００は、間欠動作状態となり、ＦＥＴ２のオン時間である時間ＴＩＭＥ２にはＴＩＭＥ２＿ａが設定される。次に、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅとなると、スイッチング電源回路１００は連続動作状態となる。そして、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２の場合は、時間ＴＩＭＥ２にはＴＩＭＥ２＿ｂが設定され、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅの場合は、時間ＴＩＭＥ２にＴＩＭＥ２＿ｃが設定される。
【００７９】
図１０（ｂ）は、目標電圧が５Ｖのときの制御を説明する図で、平均電流値Ｉａｖｅの閾値Ｉａｖｅｃｏｍｐ３〜Ｉａｖｅｃｏｍｐ６、時間ＴＩＭＥ２＿ｃ〜ＴＩＭＥ２＿ｇについては、実施例１の図４（ｃ）と同様であり、説明を省略する。平均電流値Ｉａｖｅが、Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ３の場合は、スイッチング電源回路１００は、間欠動作状態となり、ＦＥＴ２のオン時間である時間ＴＩＭＥ２にはＴＩＭＥ２＿ｃが設定される。次に、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ３≦Ｉａｖｅの場合には、スイッチング電源回路１００は、連続動作状態となる。そして、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ３≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ４の場合、Ｉａｖｅｃｏｍｐ４≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ５の場合には、時間ＴＩＭＥ２には、それぞれＴＩＭＥ２＿ｄ、ＴＩＭＥ２＿ｅが設定される。また、平均電流値Ｉａｖｅが、Ｉａｖｅｃｏｍｐ５≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ６の場合、Ｉａｖｅｃｏｍｐ６≦Ｉａｖｅの場合には、時間ＴＩＭＥ２には、それぞれＴＩＭＥ２＿ｆ、ＴＩＭＥ２＿ｇが設定される。
【００８０】
本実施例では、Ｉａｖｅｃｏｍｐ１等の閾値を目標電圧、即ち２４Ｖ又は５Ｖによって変えている。スイッチング電源回路１００が間欠動作状態のときは、連続動作状態のときに比べて、電力変換効率が高いが、負荷変動による電圧変動が大きい。そのため、スイッチング電源回路１００を間欠動作状態で動作させることは、負荷変動が大きい場合には向いていない。したがって、目標電圧が５Ｖのときは、目標電圧が２４Ｖのときに比べて、負荷変動が少なく、且つ求められる電力変換効率が高いので、目標電圧が５Ｖのときの方が、目標電圧が２４Ｖのときよりも、間欠動作状態に入りやすいように、閾値を設定している。
【００８１】
［テーブルを用いた出力電圧の制御］
デジタル制御部１０１による時間ＴＩＭＥ１及び時間ＴＩＭＥ２の制御の詳細について、図１１を用いて説明する。図１１は、デジタル制御部１０１のＦＢ端子電圧に対応した時間ＴＩＭＥ１と時間ＴＩＭＥ２のテーブルの一例を示した表である。図１１には、３つのテーブル、ＴａｂｌｅＡ、ＴａｂｌｅＢ、ＴａｂｌｅＣが示され、それぞれ、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｃｏｍｐ１、Ｉａｖｅｃｏｍｐ１≦Ｉａｖｅ＜Ｉａｖｅｃｏｍｐ２、Ｉａｖｅｃｏｍｐ２≦Ｉａｖｅの場合に使用される。なお、図１１の各テーブルの構成は、実施例１の図５と同様であり、ここでの説明は省略する。
【００８２】
各テーブルでは、時間ＴＩＭＥ２の時間は固定値、即ちテーブルＡ（ＴａｂｌｅＡ）では４μｓ、テーブルＢ（ＴａｂｌｅＢ）では６μｓ、テーブルＣ（ＴａｂｌｅＣ）では８μｓとなっており、この値は、実施例１の図５に示すテーブルと同じ値である。また、図１１に示すテーブルＡ（ＴａｂｌｅＡ）のＦＢ端子電圧が１〜３３の場合を除き、各テーブルの時間ＴＩＭＥ１、ＴＩＭＥ２、時間比（ＴＩＭＥ１／ＴＩＭＥ２）の値は、実施例１の図５と同じ値である。一方、テーブルＡ（ＴａｂｌｅＡ）のＦＢ端子電圧が１〜３３の場合は、ＴＩＭＥ１は３μｓ、ＴＩＭＥ２は４μｓ、時間比（ＴＩＭＥ１／ＴＩＭＥ２）は０．７５の固定値である。
【００８３】
ところが、前述したように、平均電流値ＩａｖｅがＩａｖｅ＜Ｉａｖｅｃｏｍｐ１であり、ＦＢ端子電圧が所定値以下（３３以下）のときは、スイッチング電源回路１００は間欠動作状態となる。間欠動作状態を維持するためには、ＦＥＴ１とＦＥＴ２をオフ状態のまま保持した停止状態での出力電圧Ｖｏｕｔの電圧低下を考慮し、ＦＥＴ１及びＦＥＴ２のスイッチング状態での出力電圧Ｖｏｕｔを目標電圧よりも高い電圧にする必要がある。そのため、前述した式（１）における出力電圧Ｖｏｕｔが目標電圧を上回るような時間ＴＩＭＥ１と時間ＴＩＭＥ２の時間比（ＴＩＭＥ１／ＴＩＭＥ２）にする必要がある。そこで、テーブルＡのＦＢ端子電圧が１〜３３については、時間ＴＩＭＥ１を３μｓにすることにより、時間比（ＴＩＭＥ１／ＴＩＭＥ２）を０．７５（＝３μｓ／４μｓ）に設定し、出力電圧Ｖｏｕｔを高くする制御を行っている。その結果、ＦＥＴ１とＦＥＴ２とが交互にオンオフするスイッチング状態と、ＦＥＴ１とＦＥＴ２を遮断状態のまま保持した停止状態を繰り返すことができる。
【００８４】
図１２は、図１１に示す各テーブルの内容をグラフ化した図である。図１２（ａ）は、図１１の各テーブルにおけるＦＢ端子電圧と時間ＴＩＭＥ１との関係を表したグラフであり、図１２（ｂ）は、同じくＦＢ端子電圧と時間ＴＩＭＥ２との関係を表したグラフである。図１２（ｃ）は、図１１の各テーブルにおけるＦＢ端子電圧と時間比（ＴＩＭＥ１／ＴＩＭＥ２）との関係を表したグラフである。図１２（ａ）〜（ｃ）において、テーブルＡ（ＴａｂｌｅＡ）は一点鎖線、テーブルＢ（ＴａｂｌｅＢ）は実線、テーブルＣ（ＴａｂｌｅＣ）は破線で示している。図１２に示すグラフでは、上述したスイッチング電源回路１００が間欠動作状態である期間を除き、実施例１の図６と同じグラフとなる。間欠動作状態となるＦＢ端子電圧が１〜３３のときのテーブルＡ（ＴａｂｌｅＡ）では、時間ＴＩＭＥ１が３μｓで一定である点（図１２（ａ））と、時間比（ＴＩＭＥ１／ＴＩＭＥ２）が０．７５で一定である点（図１２（ｃ））が実施例１と異なる点である。
【００８５】
上述したように、本実施例では、ＦＥＴ１に流れる平均電流に応じてＦＥＴ１とＦＥＴ２のスイッチング周波数を変えたり、間欠動作状態としたりする制御を行い、且つ、出力電圧Ｖｏｕｔの目標電圧によって制御を変える。これにより、安価な構成で如何なる負荷においてもゼロ電圧スイッチングを達成しつつ、目標電圧ごとに必要な要求仕様に対して柔軟に対応できるスイッチング電源を実現できる。なお、上述した実施例１〜３ではＦＥＴ１に流れる平均電流を用いる方式を説明したが、平均電流値は一例である。例えば、ＦＥＴ１に流れる電流の積算値（積分値）と積算値（積分値）に対応する閾値を用いて制御する方式でもよい。
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
【実施例４】
【００８６】
実施例１〜３で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１〜３の電源装置が適用される画像形成装置の構成について説明する。
【００８７】
［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１３に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ５００は、静電潜像が形成される像担持体としての感光ドラム５１１、感光ドラム５１１を一様に帯電する帯電部５１７（帯電手段）、感光ドラム５１１に形成された静電潜像をトナーで現像する現像部５１２（現像手段）を備えている。そして、感光ドラム５１１に現像されたトナー像をカセット５１６から供給された記録材としてのシート（不図示）に転写部５１８（転写手段）によって転写して、シートに転写されたトナー像を定着器５１４で定着してトレイ５１５に排出する。この感光ドラム５１１、帯電部５１７、現像部５１２、転写部５１８が画像形成部である。また、レーザビームプリンタ５００は、実施例１、２で説明した電源装置５５０を備えている。なお、実施例１〜３の電源装置５５０を適用可能な画像形成装置は、図１３に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム５１１上のトナー像を中間転写ベルトに転写する１次転写部と、中間転写ベルト上のトナー像をシートに転写する２次転写部を備える画像形成装置であってもよい。
【００８８】
レーザビームプリンタ５００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ５２０を備えている。電源装置５５０は、実施例１〜３のスイッチング電源回路１００を備えた電源装置に該当する。電源装置５５０は、感光ドラム５１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に出力電圧（例えば２４Ｖ）の電力を供給する。また、電源装置５５０は、例えばコントローラ５２０に５Ｖ等の電力を供給する。そして、コントローラ５２０は、画像形成装置の動作状態に応じて、画像形成動作状態（前述したレディ状態に該当）時には、電源装置５５０に動作状態を示す信号を出力する。これは、実施例１〜３において、前述したスイッチング電源回路１００に対して、ハイ（Ｈｉｇｈ）レベルの２４ＶＳＬ信号を出力することを意味する。一方、画像形成装置の待機状態（前述したスリープ状態に該当）時には、コントローラ５２０は、電源装置５５０に動作状態を示す信号を出力する。これは、実施例１〜３において、前述したスイッチング電源回路１００に対して、ロー（Ｌｏｗ）レベルの２４ＶＳＬ信号を出力することを意味する。これにより、レーザビームプリンタ５００の動作状態に応じて、出力電圧Ｖｏｕｔの目標電圧の切り替えが行われ、前述した制御により、出力電圧Ｖｏｕｔが所定の電圧に維持される。
【００８９】
以上説明したように、本実施例によれば、簡易な構成で、且つ、効率よくゼロ電圧スイッチングを行うことができる。
【符号の説明】
【００９０】
Ｃ２        クランプコンデンサ
ＦＥＴ１    電界効果トランジスタ１
ＦＥＴ２    電界効果トランジスタ２
Ｔ１        トランスＴ１
１０１      デジタル制御部
１１９      電流検出部
【図１】
0006679298.tif 000005
【図２】
0006679298.tif 000006
【図３】
0006679298.tif 000007
【図４】
0006679298.tif 000008
【図５】
0006679298.tif 000009
【図６】
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【図７】
0006679298.tif 000011
【図８】
0006679298.tif 000012
【図９】
0006679298.tif 000013
【図１０】
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【図１１】
0006679298.tif 000015
【図１２】
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【図１３】
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