(57)【特許請求の範囲】
【請求項１】
一対の第１主端子及び第１制御端子を備え、第１電源から供給される第１電源電圧から第２電源電圧を生成する第２電源に一方の前記第１主端子が接続され、第３電源に前記第１制御端子が接続された第１導電型の第１トランジスタと、
一対の第２主端子及び第２制御端子を備え、前記第１トランジスタの他方の前記第１主端子に一方の前記第２主端子が接続され、前記第３電源に他方の前記第２主端子が接続され、バイアス電流に応じたバイアス電圧が前記第２制御端子に印加される第２導電型の第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間のノードに接続されて前記ノードの電位が入力され、入力された電位に応じてリセット信号を出力する出力部と、
前記第１電源電圧を駆動電圧として駆動され、前記バイアス電圧が前記第２トランジスタの閾値よりも低い場合に、補助バイアス電流を供給する供給部と、
前記第１電源電圧を駆動電圧として駆動され、前記供給部から供給される補助バイアス電流に応じて、前記ノードの電位を調整する調整部と、
を備えた半導体装置。
【請求項２】
前記供給部は、前記バイアス電圧が第３制御端子に印加される前記第２導電型の第３トランジスタと、前記第３トランジスタに流れる電流に応じた前記補助バイアス電流を出力する第１カレントミラー回路と、を備える、
請求項１に記載の半導体装置。
【請求項３】
前記供給部は、前記第１カレントミラー回路が前記補助バイアス電流を出力する出力ノードと前記第３電源との間に第１容量素子をさらに備える、
請求項２に記載の半導体装置。
【請求項４】
前記第１カレントミラー回路は、一対の第１導電型の第５トランジスタを含み、
前記供給部は、前記第５トランジスタの制御端子と前記第１電源との間に第２容量素子をさらに備える、
請求項２に記載の半導体装置。
【請求項５】
前記調整部は、前記補助バイアス電流に応じた補助バイアス電圧が第４制御端子に印加される前記第１導電型の第４トランジスタと、前記第４トランジスタに流れる電流が入力され、該電流に応じた電流を前記ノードから出力させる第２カレントミラー回路と、を備える、
請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記供給部は、前記バイアス電圧が第３制御端子に印加される前記第２導電型の第３トランジスタと、前記第３トランジスタに流れる電流に応じた前記補助バイアス電流を出力する第１カレントミラー回路と、を備え、
前記調整部は、前記補助バイアス電流に応じた補助バイアス電圧が第４制御端子に印加される前記第１導電型の第４トランジスタと、前記第４トランジスタに流れる電流が入力され、該電流に応じた電流を前記ノードから出力させる第２カレントミラー回路と、を備え、
前記第２トランジスタ、前記第３トランジスタ、及び前記第２カレントミラー回路に含まれるトランジスタは、低閾値トランジスタである、
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来から、ＬＳＩ（Large Scale Integration）等に搭載され、ＬＳＩの電源立ち上がりの際に、ＬＳＩ自身を初期化するためのリセット信号を発生させる半導体装置として、パワーオンリセット回路が用いられている。
【０００３】
図１５には、従来のパワーオンリセット回路の一例を示す。図１５（１）は、回路図の一例を表しており、（２）は動作波形を表している。図１５に示した従来のパワーオンリセット回路１００は、ＰＭＯＳトランジスタＰＭ１００、電流源Ｉ１００、及びインバータｉｎｖ１００を備えている。ＰＭＯＳトランジスタＰＭ１００のソース端子にはＶＤＤＬ端子が接続されており、ドレイン端子には電流源Ｉ１００が接続されており、制御端子にはＧＮＤ（グランド）が接続されている。インバータｉｎｖ１００の入力には、ＰＭＯＳトランジスタＰＭ１００と電流源Ｉ１００とが接続されたノードｎｏｄｅ１が接続されており、ノードｎｏｄｅ１の電位に応じた出力信号ＯＵＴ１を出力する。
【０００４】
図１５（２）に示すように、従来のパワーオンリセット回路１００では、ｔ０〜ｔ１００までの期間、電源電圧ＶＤＤＬの電位がＰＭＯＳトランジスタＰＭ１００の閾値以下のためＰＭＯＳトランジスタＰＭ１００はオフ状態を維持し、ノードｎｏｄｅ１の電位はＬレベルとなり、出力信号ＯＵＴ１はＨレベルとなる。
【０００５】
電源電圧ＶＤＤＬの電位がＰＭＯＳトランジスタＰＭ１００の閾値を超えるとＰＭＯＳトランジスタＰＭ１００はオン状態に変化してノードｎｏｄｅ１の電位はＨレベルとなり、出力信号ＯＵＴ１はＬレベルとなる。これにより、リセット信号が出力されてリセットが解除される。
【０００６】
また図１６には、従来のパワーオンリセット回路のその他の一例を示す。図１６（１）は、回路図の一例を表しており、（２）は動作波形を表している。図１６に示した従来のパワーオンリセット回路１００は、ＮＭＯＳトランジスタＮＭ１００、電流源Ｉ１００、及びインバータｉｎｖ１００を備えている。ＮＭＯＳトランジスタＮＭ１００のソース端子には電流源Ｉ１００が接続されており、ドレイン端子にはＧＮＤが接続されており、制御端子にはＶＤＤＬ端子が接続されている。インバータｉｎｖ１００の入力には、電流源Ｉ１００とＮＭＯＳトランジスタＮＭ１００とが接続されたノードｎｏｄｅ１が接続されており、ノードｎｏｄｅ１の電位に応じた出力信号ＯＵＴ１を出力する。
【０００７】
図１６（２）に示すように、従来のパワーオンリセット回路１００では、ｔ０〜ｔ１０１までの期間、電源電圧ＶＤＤＬの電位がＮＭＯＳトランジスタＮＭ１００の閾値以下のためＮＭＯＳトランジスタＮＭ１００はオフ状態を維持し、ノードｎｏｄｅ１の電位は電流源Ｉ１００から流入する電流によりＨレベルとなり、出力信号ＯＵＴ１はＬレベルとなる。
【０００８】
電源電圧ＶＤＤＬの電位がＮＭＯＳトランジスタＮＭ１００の閾値を超えるとＮＭＯＳトランジスタＮＭ１００はオン状態に変化してノードｎｏｄｅ１の電位はＬレベルとなり、出力信号ＯＵＴ１はＨレベルとなる。これにより、リセット信号が出力される。
【０００９】
図１５及び図１６に示した従来のパワーオンリセット回路１００では、電流源Ｉ１００を使用しているため、通常時は電流を流し続ける。そのため消費電流を抑制する観点から電流を小さくすることが望まれていた。
【００１０】
消費電流を抑制する技術として例えば、特許文献１に記載のパワーオンリセット回路がある。特許文献１に記載のパワーオンリセット回路は、上記従来のパワーオンリセット回路１００が備えていた電流源Ｉ１００に代わり、バイアス電圧が制御端子に印加されるＭＯＳトランジスタを備えている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−８６９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら従来のパワーオンリセット回路では、電源電圧ＶＤＤＬが立ち上がるのに比べてバイアス電圧の立ち上がりが遅い場合に、適切にリセット信号を出力できない場合があった。
【００１３】
適切にリセット信号を出力できない場合、リセット信号により初期化が行われるロジック回路等では初期化が行われないという問題が生じる。
【００１４】
本発明は、上述した問題を解決するために提案されたものであり、バイアス電圧に比べて第２電源が早く立ち上がった場合でも、適切にリセット信号を出力することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の半導体装置は、一対の第１主端子及び第１制御端子を備え、第１電源から供給される第１電源電圧から第２電源電圧を生成する第２電源に一方の前記第１主端子が接続され、第３電源に前記第１制御端子が接続された第１導電型の第１トランジスタと、一対の第２主端子及び第２制御端子を備え、前記第１トランジスタの他方の前記第１主端子に一方の前記第２主端子が接続され、前記第３電源に他方の前記第２主端子が接続され、バイアス電流に応じたバイアス電圧が前記第２制御端子に印加される第２導電型の第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間のノードに接続されて前記ノードの電位が入力され、入力された電位に応じてリセット信号を出力する出力部と、前記第１電源電圧を駆動電圧として駆動され、前記バイアス電圧が前記第２トランジスタの閾値よりも低い場合に、補助バイアス電流を供給する供給部と、前記第１電源電圧を駆動電圧として駆動され、前記供給部から供給される補助バイアス電流に応じて、前記ノードの電位を調整する調整部と、を備える。
【発明の効果】
【００１７】
バイアス電圧に比べて第２電源が早く立ち上がった場合でも、適切にリセット信号を出力することができる、という効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態のパワーオンリセット回路の一例の回路図である。
【図２】電源電圧ＶＤＤＬに比べてバイアス信号ｂｉａｓ１の電位の立ち上がりが早い場合の第１の実施の形態のパワーオンリセット回路の動作波形図の一例である。
【図３】電源電圧ＶＤＤＬに比べてバイアス信号ｂｉａｓ１の電位の立ち上がりが遅い場合の第１の実施の形態のパワーオンリセット回路の動作波形図の一例である。
【図４】第２の実施の形態に係る実施例１のパワーオンリセット回路の一例の回路図である。
【図５】第２の実施の形態に係る実施例２のパワーオンリセット回路の一例の回路図である。
【図６】第３の実施の形態のパワーオンリセット回路の一例の回路図である。
【図７】第４の実施の形態のパワーオンリセット回路の一例の回路図である。
【図８】第４の実施の形態のパワーオンリセット回路の動作波形の一例である。
【図９】第５の実施の形態のパワーオンリセット回路の一例の回路図である。
【図１０】第５の実施の形態のパワーオンリセット回路の動作波形の一例である。
【図１１】従来のパワーオンリセット回路を備えたＬＳＩのブロック図である。
【図１２】従来のパワーオンリセット回路及びその動作波形の一例である。
【図１３】図１１に示したＬＳＩを周辺回路として備えるシステムのブロック図である。
【図１４】従来のパワーオンリセット回路の動作波形のその他の一例である。
【図１５】従来のパワーオンリセット回路及びその動作波形の一例である。
【図１６】従来のパワーオンリセット回路及びその動作波形のその他の一例である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の半導体装置の一例であるパワーオンリセット回路について説明する。
【００２０】
［第１の実施の形態］
まず、本実施の形態のパワーオンリセット回路の構成について図面を参照して説明する。図１には、本実施の形態のパワーオンリセット回路１０の一例の回路図を示す。
【００２１】
図１に示すように本実施の形態のパワーオンリセット回路１０には、ＶＤＤ端子から電源電圧ＶＤＤが供給され、また、電源電圧ＶＤＤに応じてバッファｂｆ１が生成した電源電圧ＶＤＤＬが供給される。電源電圧ＶＤＤが本発明の第１電源電圧の一例であり、電源電圧ＶＤＤＬが本発明の第２電源電圧の一例である。
【００２２】
本実施の形態のパワーオンリセット回路１０は、ＰＭＯＳトランジスタＰＭ１、インバータｉｎｖ１、ＮＭＯＳトランジスタＮＭ１、供給部２０、及び調整部２２を備える。
【００２３】
ＰＭＯＳトランジスタＰＭ１は、ソース端子がバッファｂｆ１の出力に接続されており、制御端子がＧＮＤ（グランド）に接続されている。なお、具体的には、ＰＭＯＳトランジスタＰＭ１の制御端子は、ＧＮＤ電位を供給する信号線または端子に接続されている。ＰＭＯＳトランジスタＰＭ１が本発明の第１トランジスタの一例である。
【００２４】
なお、ＧＮＤ電位は特に限定されず、例えば０Ｖであってもよいし、ＶＳＳ電位であってもよい。ＧＮＤが本発明の第３電源の一例である。
【００２５】
ＰＭＯＳトランジスタＰＭ１のドレイン端子とＮＭＯＳトランジスタＮＭ１のドレイン端子とは接続されている。ＮＭＯＳトランジスタＮＭ１は、ソース端子がＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＭ１の制御端子は、外部のバイアス回路に接続されており、当該バイアス回路からバイアス信号ｂｉａｓ１が印加される。ＮＭＯＳトランジスタＮＭ１が本発明の第２トランジスタの一例である。
【００２６】
インバータｉｎｖ１は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが接続されたノードｎｏｄｅ１に入力が接続されており、ノードｎｏｄｅ１の電位に応じた出力信号ｏｕｔ１を出力する。本実施形態のパワーオンリセット回路１０では、インバータｉｎｖ１の出力信号ｏｕｔ１の電位がＨレベルからＬレベルに切りかわった際の信号をリセット信号として外部に出力する。インバータｉｎｖ１が本発明の出力部の一例である。
【００２７】
供給部２０は、電源電圧ＶＤＤを駆動電圧として駆動し、バイアス信号ｂｉａｓ１の電位がＮＭＯＳトランジスタＮＭ４の閾値以下の場合にバイアス信号ｂｉａｓ１に応じた電流（補助バイアス電流）を調整部２２に供給する機能を有する。
【００２８】
図１に示すように供給部２０は、ＮＭＯＳトランジスタＮＭ４及びカレントミラー回路２６を備える。ＮＭＯＳトランジスタＮＭ４は、ドレイン端子がカレントミラー回路２６に接続されており、ソース端子がＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＭ４の制御端子には、バイアス信号ｂｉａｓ１が印加される。ＮＭＯＳトランジスタＮＭ４が、本発明の第３トランジスタの一例である。
【００２９】
カレントミラー回路２６は、ＰＭＯＳトランジスタＰＭ３及びＰＭＯＳトランジスタＰＭ４により構成される。カレントミラー回路２６が、本発明の第１カレントミラー回路の一例である。また、ＰＭＯＳトランジスタＰＭ３及びＰＭＯＳトランジスタＰＭ４が、本発明の一対の第５トランジスタの一例である。
【００３０】
ＰＭＯＳトランジスタＰＭ３は、ソース端子がＶＤＤ端子に接続されており、ドレイン端子が調整部２２に接続されている。
【００３１】
ＰＭＯＳトランジスタＰＭ４は、ソース端子がＶＤＤ端子に接続されており、ドレイン端子がＮＭＯＳトランジスタＮＭ４のドレイン端子に接続されている。また、ＰＭＯＳトランジスタＰＭ４の制御端子は、自トランジスタのドレイン端子及びＰＭＯＳトランジスタＰＭ３の制御端子に接続されている。
【００３２】
調整部２２は、電源電圧ＶＤＤを駆動電圧として駆動し供給部２０から供給された電流（補助バイアス電流）に応じてノードｎｏｄｅ１の電位を調整する機能を有する。
【００３３】
図１に示すように調整部２２は、ＰＭＯＳトランジスタＰＭ２及びカレントミラー回路２８を備える。ＰＭＯＳトランジスタＰＭ２は、ソース端子がＶＤＤ端子に接続されており、ドレイン端子がカレントミラー回路２８に接続されている。ＰＭＯＳトランジスタＰＭ２の制御端子には、供給部２０のＰＭＯＳトランジスタＰＭ３のドレイン端子が接続されている。なお、図１に点線で図示したように、ＰＭＯＳトランジスタＰＭ２のゲート容量Ｃは、ノードｎｏｄｅ２に印加されている。ＰＭＯＳトランジスタＰＭ２が、本発明の第４トランジスタの一例である。
【００３４】
カレントミラー回路２８は、ＮＭＯＳトランジスタＮＭ２及びＮＭＯＳトランジスタＮＭ３により構成されている。ＮＭＯＳトランジスタＮＭ２は、ドレイン端子がノードｎｏｄｅ１に接続されており、ソース端子がＧＮＤに接続されている。カレントミラー回路２８が、本発明の第２カレントミラー回路の一例である。
【００３５】
ＮＭＯＳトランジスタＮＭ３は、ドレイン端子がＰＭＯＳトランジスタＰＭ２のドレイン端子に接続されており、ソース端子がＧＮＤ端子に接続されている。また、ＮＭＯＳトランジスタＮＭ３の制御端子は、自トランジスタのドレイン端子及びＮＭＯＳトランジスタＮＭ２の制御端子に接続されている。
【００３６】
なお、図１では便宜上ＰＭＯＳトランジスタＰＭ３の寄生ダイオードを寄生ダイオードＤとして図示しているが、実際にダイオードがＰＭＯＳトランジスタＰＭ３のソース端子とドレイン端子との間に接続されているわけではない。また、パワーオンリセット回路１０が備えているその他のトランジスタについても実際にはＰＭＯＳトランジスタＰＭ３と同様に寄生ダイオードが存在するが、以下で説明するパワーオンリセット回路１０の動作では、他に比べてＰＭＯＳトランジスタＰＭ３の寄生ダイオードＤが大きな役割を有するため図１ではＰＭＯＳトランジスタＰＭ３のみを図示している。
【００３７】
次に、本実施の形態のパワーオンリセット回路１０の動作について図面を参照して説明する。
【００３８】
まず、電源電圧ＶＤＤＬに比べてバイアス信号ｂｉａｓ１（バイアス電圧）が早く立ち上がる場合のパワーオンリセット回路１０の動作について説明する。図２には、この場合の本実施の形態のパワーオンリセット回路１０の動作波形図の一例を示す。
【００３９】
タイミングｔ１１でバイアス信号ｂｉａｓ１の電位がＮＭＯＳトランジスタＮＭ１〜ＮＭ４の閾値を超えるとＮＭＯＳトランジスタＮＭ１〜ＮＭ４がオン状態になる。
【００４０】
供給部２０は、ＮＭＯＳトランジスタＮＭ４がオン状態になるため電流が流れてｎｏｄｅ２の電位が電源電圧ＶＤＤの上昇に合わせて上昇するようになる。そのため、調整部２２のＰＭＯＳトランジスタＰＭ２のゲート−ソース間電圧Ｖｇｓが小さく、オフ状態を維持する。従って、調整部２２のカレントミラー回路２８には電流が流れない。
【００４１】
一方、タイミングｔ１２では、電源電圧ＶＤＤＬの電位が上昇を開始する。この際、ＰＭＯＳトランジスタＰＭ１は、ゲート−ソース間電圧Ｖｇｓが小さく、オフ状態を維持する。また、ＮＭＯＳトランジスタＮＭ１はオン状態であるためノードｎｏｄｅ１の電位はＧＮＤ電位を維持する。ノードｎｏｄｅ１の電位はインバータｉｎｖ１の閾値電圧よりも低いので、インバータｉｎｖ１の出力信号ｏｕｔ１の電位はＨレベルとなる。
【００４２】
その後、タイミングｔ１３で電源電圧ＶＤＤＬの電位が上昇してＰＭＯＳトランジスタＰＭ１のゲート−ソース間電圧Ｖｇｓが閾値電圧を超えると、ＰＭＯＳトランジスタＰＭ１がオン状態になる。そのため、ノードｎｏｄｅ１の電位が上昇してインバータｉｎｖ１の閾値電圧を超えると、インバータｉｎｖ１の出力信号ｏｕｔ１の電位はＧＮＤ電位に下降してＬレベルになる。タイミングｔ１３において、ＨレベルからＬレベルに反転する出力信号ｏｕｔ１がリセット信号として出力される。
【００４３】
なお、バイアス信号ｂｉａｓ１が立ち上がるタイミングは、図２に示したタイミングに限らない。電源電圧ＶＤＤＬに比べて、バイアス信号ｂｉａｓ１（バイアス電圧）が早く立ち上がる場合や、電源電圧ＶＤＤＬが緩やかに立ち上がる場合は、パワーオンリセット回路１０は、上述と略同様に動作してリセット信号を出力する。
【００４４】
このように本実施の形態のパワーオンリセット回路１０では、バイアス信号ｂｉａｓ１の立ち上がりが電源電圧ＶＤＤＬの立ち上がりよりも遅れない場合は、調整部２２は動作せず、ＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１の動作に応じて、リセット信号が出力される。
【００４５】
次に、バイアス信号ｂｉａｓ１に比べて、電源電圧ＶＤＤＬが早く立ち上がる場合の、パワーオンリセット回路１０の動作について説明する。図３には、この場合の本実施の形態のパワーオンリセット回路１０の動作波形図の一例を示す。
【００４６】
タイミングｔ１４では、電源電圧ＶＤＤＬの電位が上昇を開始する。この際、ＰＭＯＳトランジスタＰＭ１は、ゲート−ソース間電圧Ｖｇｓが小さく、オフ状態を維持する。
【００４７】
タイミングｔ１４〜ｔ１５の間では、バイアス信号ｂｉａｓ１は立ち上がっておらず、電位がＧＮＤ電位を維持する。そのため、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４は、オフ状態を維持する。ＮＭＯＳトランジスタＮＭ４がオフ状態であるため、供給部２０のカレントミラー回路２６には電流が流れない。
【００４８】
すなわち、ＰＭＯＳトランジスタＰＭ３のドレイン端子側のノードであるノードｎｏｄｅ２の電位は、電源電圧ＶＤＤがＧＮＤ電位から立ち上がったことを想定すると、ＧＮＤ電位付近で停滞する。そのため、調整部２２では、ＰＭＯＳトランジスタＰＭ２のソース電圧は電源電圧ＶＤＤのため立ち上がっているが、ゲート電圧は０Ｖ付近であるので、ゲート−ソース間電圧Ｖｇｓが大きくなりＰＭＯＳトランジスタＰＭ２はオン状態になる。その結果、ノードｎｏｄｅ３の電位は、ＮＭＯＳトランジスタＮＭ３の閾値電圧付近まで上昇する。
【００４９】
従って、ＮＭＯＳトランジスタＮＭ２、３がオン状態になりカレントミラー回路２８に電流が流れる。これにより、ノードｎｏｄｅ１の電位がＧＮＤ電位（Ｌレベル）を維持する。
【００５０】
ＮＭＯＳトランジスタＮＭ１はオフ状態であるが、ノードｎｏｄｅ１の電位はＧＮＤ電位を維持するため、インバータｉｎｖ１の閾値電圧よりも低いので、インバータｉｎｖ１の出力信号ｏｕｔ１の電位はＨレベルとなる。
【００５１】
電源電圧ＶＤＤＬの電位が上昇し、タイミングｔ１５においてＰＭＯＳトランジスタＰＭ１のゲート−ソース間電圧Ｖｇｓが閾値電圧を超えると、ＰＭＯＳトランジスタＰＭ１がオン状態になる。そのため、ノードｎｏｄｅ１の電位が上昇してインバータｉｎｖ１の閾値電圧を超えると、インバータｉｎｖ１の出力信号ｏｕｔ１の電位はＧＮＤ電位に下降してＬレベルになる。タイミングｔ１５において、ＨレベルからＬレベルに反転する出力信号ｏｕｔ１がリセット信号として出力される。
【００５２】
リセット信号の出力後、タイミングｔ１６においてバイアス信号ｂｉａｓ１が立ち上がり、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４の閾値電圧を超えるとＮＭＯＳトランジスタＮＭ１〜ＮＭ４がオン状態になる。これにより、カレントミラー回路２６のＰＭＯＳトランジスタＰＭ３がオン状態になり、ノードｎｏｄｅ２の電位は、電源電圧ＶＤＤの電位（Ｈレベル）に引き上げられる。
【００５３】
ノードｎｏｄｅ２の電位がＨレベルになることで、ＰＭＯＳトランジスタＰＭ２は次第にオフしていき、これに伴ってノードｎｏｄｅ３の電位は下降していきカレントミラー回路２８に電流が流れなくなる。
【００５４】
さらに、電源電圧ＶＤＤの電位が瞬間的に低下した際のパワーオンリセット回路１０の動作についても説明する。
【００５５】
電位が瞬間的に低下した際の電源電圧ＶＤＤの最低電位をＶＤＤｍｉｎとし、寄生ダイオードＤの閾値（ＶＦ）をＶＦｄｉｏとすると、最低電位ＶＤＤｍｉｎとノードｎｏｄｅ２の電位との関係が下記（１）式の条件を満たした場合に、ノードｎｏｄｅ２の電位が最低電位ＶＤＤｍｉｎ＋閾値ＶＦｄｉｏにクランプされる。
【００５６】
ノードｎｏｄｅ２の電位＞最低電位ＶＤＤｍｉｎ＋閾値ＶＦｄｉｏ    ・・・（１）
【００５７】
その後、電源電圧ＶＤＤの電位が再び立ち上がった際は、ＰＭＯＳトランジスタＰＭ２の閾値をＶＴｐ２とすると、電源電圧ＶＤＤの電位とノードｎｏｄｅ２の電圧との関係が下記（２）式の条件を満たした場合にＰＭＯＳトランジスタＰＭ２はオン状態になる。これにより、ノードｎｏｄｅ３に電流が流れてノードｎｏｄｅ３の電位が上昇する。
【００５８】
電源電圧ＶＤＤの電位＞ノードｎｏｄｅ２の電位＋閾値ＶＴｐ２    ・・・（２）
【００５９】
従って、本実施の形態のパワーオンリセット回路１０は、バイアス信号ｂｉａｓ１の電位に比べて電源電圧ＶＤＤＬが早く立ち上がった場合でも適切にリセット信号を出力することができる。
【００６０】
このように本実施の形態のパワーオンリセット回路１０では、バイアス信号ｂｉａｓ１の立ち上がりに比べて電源電圧ＶＤＤＬが早く立ち上がった場合、供給部２０が補助バイアス電流を調整部２２に供給する。調整部２２は、供給部２０から供給された補助バイアス電流の電位に応じてノードｎｏｄｅ１の電位をＬレベルに引き下げるよう調整する。
【００６１】
［第２の実施の形態］
まず、本実施の形態のパワーオンリセット回路の構成について図面を参照して説明する。本実施の形態のパワーオンリセット回路１０と第１の実施の形態のパワーオンリセット回路１０とでは、供給部２０のカレントミラー回路２６の構成が異なっている。そのため、以下では異なる構成について説明する。
【００６２】
（実施例１）
図４には、本実施例のパワーオンリセット回路１０の一例の回路図を示す。
【００６３】
図４に示すように本実施例のカレントミラー回路２６は、ノードｎｏｄｅ２とＧＮＤとの間に容量素子Ｃ１を備えている。具体的には容量素子Ｃ１は、一端がＰＭＯＳトランジスタＰＭ３のドレイン端子及びＰＭＯＳトランジスタＰＭ２の制御端子に接続され、他端がＧＮＤに接続されている。容量素子Ｃ１が、本発明の第１容量素子の一例である。
【００６４】
図４に示したパワーオンリセット回路１０では、容量素子Ｃ１に蓄えられた電荷によりＰＭＯＳトランジスタＰＭ２のゲート−ソース間電圧Ｖｇｓの電位差が大きくなるのに時間がかかるようになる。そのため、ＰＭＯＳトランジスタＰＭ２がオン状態に切りかわるまでの時間が第１の実施の形態のパワーオンリセット回路１０に比べて長くなる。これにより、ノードｎｏｄｅ３の電位がＬレベルを維持する時間が長くなり、カレントミラー回路２８に電流が流れない時間が長くなる。従って、パワーオンリセットの初期化時間を長くすることができる。
【００６５】
（実施例２）
図５には、本実施例のパワーオンリセット回路１０の一例の回路図を示す。
【００６６】
図５に示すように本実施例のカレントミラー回路２６は、ノードｎｏｄｅ２とＶＤＤ端子との間に容量素子Ｃ２を備えている。具体的には容量素子Ｃ２は、一端がＰＭＯＳトランジスタＰＭ３の制御端子及びＰＭＯＳトランジスタＰＭ４の制御端子に接続され、他端がＶＤＤ端子に接続されている。容量素子Ｃ２が、本発明の第２容量素子の一例である。
【００６７】
図５に示したパワーオンリセット回路１０では、容量素子Ｃ２に蓄えられた電荷によりノードｎｏｄｅ２の電位がＨレベルを維持する時間が長くなることにより、ＰＭＯＳトランジスタＰＭ２の制御端子にＨレベルの電位が印加される時間が長くなる。そのため、ＰＭＯＳトランジスタＰＭ２がオン状態に切りかわるまでの時間が第１の実施の形態のパワーオンリセット回路１０に比べて長くなる。これにより、ノードｎｏｄｅ３の電位がＬレベルを維持する時間が長くなり、カレントミラー回路２８に電流が流れない時間が長くなる。従って、パワーオンリセットの初期化時間を長くすることができる。
【００６８】
このように本実施の形態のパワーオンリセット回路１０では、ノードｎｏｄｅ３の電位をＬレベルに維持する時間を長くすることができるため、ワーオンリセットの初期化時間を長くすることができる。
【００６９】
従って、本実施の形態のパワーオンリセット回路１０によれば、より広範囲にわたる電源起動速度に対応できる。
【００７０】
なお、容量素子Ｃ１、Ｃ２の容量は、限定されるものではなく、電源起動速度等に応じて定めればよい。
【００７１】
［第３の実施の形態］
本実施の形態のパワーオンリセット回路の構成について図面を参照して説明する。本実施の形態のパワーオンリセット回路１０と第１の実施の形態のパワーオンリセット回路１０とでは、回路を構成するトランジスタの一部が異なっている。そのため、以下では異なる構成について説明する。
【００７２】
図６には、本実施の形態のパワーオンリセット回路１０の一例の回路図を示す。
【００７３】
図６に示すように本実施の形態のパワーオンリセット回路１０は、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４及びＰＭＯＳトランジスタＰＭ２に低閾値ＭＯＳトランジスタを用いている。ここで「低閾値ＭＯＳトランジスタ」とは、一般的に「低閾値」と称されるＭＯＳトランジスタのことであり、少なくとも、ＰＭＯＳトランジスタＰＭ１、ＰＭ３、ＰＭ４よりも閾値が低いことをいう。
【００７４】
ＰＭＯＳトランジスタＰＭ３、ＰＭ４には、通常のＭＯＳトランジスタ（少なくとも、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４及びＰＭＯＳトランジスタＰＭ２よりも閾値が高いＭＯＳトランジスタ）を用いている。そのため、電源電圧ＶＤＤの電位が低電位（例えば、０．５Ｖ程度）に立ち上がった場合でもノードｎｏｄｅ２の電位はＬレベルを維持し続ける。
【００７５】
また、ＰＭＯＳトランジスタＰＭ２には、低閾値ＭＯＳトランジスタを用いているため電源電圧ＶＤＤの電位が低電位（例えば、０．５Ｖ程度）に立ち上がった場合でもＰＭＯＳトランジスタＰＭ２はオン状態になり電流が流れる。
【００７６】
これにより、例えば、低電位（例えば、０．５Ｖ程度）の電源電圧ＶＤＤが初期電圧として印加され続け、かつ、バイアス信号ｂｉａｓ１の電位が立ち上がらない場でもノードｎｏｄｅ３に電圧が印加されることによりＮＭＯＳトランジスタＮＭ２がオン状態になるため、リセット信号を出力することができる。
【００７７】
また、本実施の形態のパワーオンリセット回路１０では、オフリーク電流の影響も軽減することができるため、リセット信号をより確実に出力することができる。
【００７８】
［第４の実施の形態］
本実施の形態のパワーオンリセット回路の構成について図面を参照して説明する。図７には、本実施の形態のパワーオンリセット回路５０の一例の回路図を示す。
【００７９】
図７に示すように本実施の形態のパワーオンリセット回路５０は、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１、ＮＡＮＤ回路３０、抵抗素子Ｒ１、及び容量素子Ｃ３を備える。
【００８０】
図７に示すように本実施の形態のパワーオンリセット回路５０のＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１は、上記各実施の形態のパワーオンリセット回路１０のＰＭＯＳトランジスタＰＭ１及びＮＭＯＳトランジスタＮＭ１と同様であるため詳細な説明は省略する。
【００８１】
抵抗素子Ｒ１と容量素子Ｃ３とは直列に接続されている。抵抗素子Ｒ１は、一端がＶＤＤ端子に接続されており、他端が容量素子Ｃ３に接続されている。また、容量素子Ｃ３は、一端が抵抗素子Ｒ１に接続されており、他端がＧＮＤに接続されている。
【００８２】
ＮＡＮＤ回路３０は、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが接続されたノードｎｏｄｅ１に一方の入力が接続されている。また、ＮＡＮＤ回路３０は、抵抗素子Ｒ１と容量素子Ｃ３とが接続されたノードｎｏｄｅ４に他方の入力が接続されている。従って、ＮＡＮＤ回路３０は、ノードｎｏｄｅ１の電位及びノードｎｏｄｅ４の電位に応じた出力信号ｏｕｔ１を出力する。本実施形態のパワーオンリセット回路５０では、ＮＡＮＤ回路３０の出力信号ｏｕｔ１の電位がＨレベルからＬレベルに切りかわった際の信号をリセット信号として外部に出力する。
【００８３】
次に、本実施の形態のパワーオンリセット回路５０の動作について図面を参照して説明する。
【００８４】
図８には本実施の形態のパワーオンリセット回路５０の動作波形図の一例を示す。図８に示した動作波形は、バイアス信号ｂｉａｓ１に比べて電源電圧ＶＤＤＬが早く立ち上がる場合を示している。
【００８５】
タイミングｔ１７では、電源電圧ＶＤＤＬの電位が上昇を開始する。この際、ＰＭＯＳトランジスタＰＭ１は、ゲート−ソース間電圧Ｖｇｓが小さく、オフ状態を維持する。
【００８６】
タイミングｔ１７〜ｔ１８の間では、バイアス信号ｂｉａｓ１は立ち上がっていないため、ＮＭＯＳトランジスタＮＭ１は、オフ状態を維持する。
【００８７】
ノードｎｏｄｅ１の電位は電源電圧ＶＤＤＬの上昇に伴い上昇する。一方、ノードｎｏｄｅ４の電位は、電源電圧ＶＤＤＬの上昇に伴い抵抗素子Ｒ１を介して流れる電荷が容量素子Ｃ３に充電されるためＬレベルを維持する。
【００８８】
従って、ＮＡＮＤ回路３０の出力信号ｏｕｔ１の電位はＨレベルとなる。
【００８９】
ノードｎｏｄｅ４の電位は、抵抗素子Ｒ１及び容量素子Ｃ３の時定数に応じた時間でＬレベルからＨレベルに変化する。図８では、タイミングｔ１８でノードｎｏｄｅ４の電位がＬレベルからＨレベルに変化する。この際、ノードｎｏｄｅ１の電位はＨレベルであるため、ＮＡＮＤ回路３０の出力信号ｏｕｔ１の電位はＬレベルに変化する。従って、ＮＡＮＤ回路３０からリセット信号が出力される。
【００９０】
このように本実施形態のパワーオンリセット回路５０によれば、電源電圧ＶＤＤＬがバイアス信号ｂｉａｓ１に比べて急峻に立ち上がった場合でも、適切にリセット信号を出力することができる。
【００９１】
［第５の実施の形態］
本実施の形態のパワーオンリセット回路の構成について図面を参照して説明する。図９には、本実施の形態のパワーオンリセット回路５０の一例の回路図を示す。
【００９２】
図９示すように本実施の形態のパワーオンリセット回路５０は、第４の実施の形態のパワーオンリセット回路５０が備えていた抵抗素子Ｒ１に代えてバイアス電流源３２を備えている。
【００９３】
バイアス電流源３２は、カレントミラー回路３４及びＮＭＯＳトランジスタＮＭ５を備えている。ＮＭＯＳトランジスタＮＭ５は、ドレイン端子がカレントミラー回路３４に接続されており、ソース端子がＧＮＤに接続されている。また、ＮＭＯＳトランジスタＮＭ５の制御端子には、バイアス信号ｂｉａｓ１が印加される。
【００９４】
カレントミラー回路３４は、ＰＭＯＳトランジスタＰＭ５及びＰＭＯＳトランジスタＰＭ６により構成される。ＰＭＯＳトランジスタＰＭ５は、ソース端子がＶＤＤ端子に接続されており、ドレイン端子が容量素子Ｃ３に接続されている。
【００９５】
ＰＭＯＳトランジスタＰＭ６は、ソース端子がＶＤＤ端子に接続されており、ドレイン端子がＮＭＯＳトランジスタＮＭ５のドレイン端子に接続されている。また、ＰＭＯＳトランジスタＰＭ６の制御端子は、自トランジスタのドレイン端子及びＰＭＯＳトランジスタＰＭ５の制御端子に接続されている。
【００９６】
本実施の形態のパワーオンリセット回路５０では、ＰＭＯＳトランジスタＰＭ５のドレイン端子と容量素子Ｃ３とが接続されたノードｎｏｄｅ４の電位がＮＡＮＤ回路３０に入力される。
【００９７】
次に、本実施の形態のパワーオンリセット回路５０の動作について図面を参照して説明する。
【００９８】
図１０には、本実施の形態のパワーオンリセット回路５０の動作波形図の一例を示す。図１０に示した動作波形は、バイアス信号ｂｉａｓ１に比べて電源電圧ＶＤＤＬが早く立ち上がる場合を示している。
【００９９】
タイミングｔ１９では、電源電圧ＶＤＤＬの電位が上昇を開始する。この際、ＰＭＯＳトランジスタＰＭ１は、ゲート−ソース間電圧Ｖｇｓが小さく、オフ状態を維持する。
【０１００】
タイミングｔ１９〜ｔ２０の間では、バイアス信号ｂｉａｓ１の電位は立ち上がっていないため、ＮＭＯＳトランジスタＮＭ１、ＮＭ５は、オフ状態を維持する。
【０１０１】
ノードｎｏｄｅ１の電位は電源電圧ＶＤＤＬの上昇に伴い上昇する。一方、ＮＭＯＳトランジスタＮＭ５がオフ状態のため、ノードｎｏｄｅ５の電位はＬレベルでありカレントミラー回路３４には電流が流れないため、ノードｎｏｄｅ４の電位もＬレベルを維持する。すなわち、ＮＭＯＳトランジスタＮＭ５がオン状態に変化するまでＮＭＯＳトランジスタＮＭ４の電位はＬレベルを維持し続ける。
【０１０２】
従って、ＮＡＮＤ回路３０の出力信号ｏｕｔ１の電位はＨレベルとなる。
【０１０３】
タイミングｔ２０でバイアス信号ｂｉａｓ１が立ち上がり、ＮＭＯＳトランジスタＮＭ５の閾値を超えるとＮＭＯＳトランジスタＮＭ５はオン状態になる。ノードｎｏｄｅ５の電位は上昇し、カレントミラー回路２６には電流が流れる。
【０１０４】
第４の実施の形態で上述したようにノードｎｏｄｅ４の電位は、容量素子Ｃ３の影響により遅れてタイミングｔ２１でＬレベルからＨレベルに変化する。この際、ノードｎｏｄｅ１の電位はＨレベルであるため、ＮＡＮＤ回路３０の出力信号ｏｕｔ１の電位はＬレベルに変化する。従って、ＮＡＮＤ回路３０からリセット信号が出力される。
【０１０５】
このように本実施形態のパワーオンリセット回路５０によれば、バイアス信号ｂｉａｓ１の電位が立ち上がっていない場合でも、リセットをかけ続けることが可能となる。
【０１０６】
以上説明したように、上記第１〜第３の実施の形態のパワーオンリセット回路１０では、バイアス信号ｂｉａｓ１の立ち上がりに比べて電源電圧ＶＤＤＬが早く立ち上がった場合、供給部２０が補助バイアス電流を調整部２２に供給する。調整部２２は、供給部２０から供給された補助バイアス電流の電位に応じてノードｎｏｄｅ１の電位をＬレベルに引き下げるよう調整する。
【０１０７】
このように本実施の形態のパワーオンリセット回路１０では、ノードｎｏｄｅ１の電位をＬレベルに引き下げることができる。そのため、バイアス信号ｂｉａｓ１の電位が低く、ＮＭＯＳトランジスタＮＭ１がオフ状態を維持していても、ＰＭＯＳトランジスタＰＭ１がオン状態に変化することにより、ノードｎｏｄｅ１の電位をＨレベルとすることができる。従って、インバータｉｎｖ１から適切にリセット信号を出力することができる。
【０１０８】
また、第４及び第５の実施の形態のパワーオンリセット回路５０は、ノードｎｏｄｅ１の電位とノードｎｏｄｅ４の電位とが入力されるＮＡＮＤ回路３０から出力信号ｏｕｔ１が出力される。ノードｎｏｄｅ４の電位は、抵抗素子Ｒ１またはバイアス電流源３２と容量素子Ｃ３とに応じてノードｎｏｄｅ１の電位よりも遅れてＨレベルになる。ノードｎｏｄｅ１がＨレベルになった後にノードｎｏｄｅ４がＨレベルになるため、ＮＡＮＤ回路３０は、適切にリセット信号を出力することができる。
【０１０９】
従来のパワーオンリセット回路を内部のロジック回路を初期化するリセット信号を出力する回路として備えたＬＳＩでは、バイアス電圧に比べて電源電圧ＶＤＤＬが早く立ち上がると、適切にリセット信号を出力することができない場合があった。
【０１１０】
図１１に従来のパワーオンリセット回路を備えたＬＳＩのブロック図を示す。従来のパワーオンリセット（ＰＯＲ）回路１２０は、ロジック回路１２４を初期化するリセット信号を出力する。図１１に示したＬＳＩ１１０は、ＬＳＩの電源電圧ＶＤＤからバッファｂｆ１が内部のロジック回路用の電源電圧ＶＤＤＬを生成する。電源電圧ＶＤＤＬの急峻な立ち上がりにより、電源電圧ＶＤＤＬの立ち上がりよりもバイアス回路１２２からのバイアス信号ｂｉａｓ１の立ち上がりが遅くリセット信号が出力されない場合、ロジック回路の初期化が行われずＬＳＩが暴走するという問題があった。
【０１１１】
図１２には、従来のパワーオンリセット回路１２０の一例を示す。図１２（１）は、回路図の一例を表しており、（２）は動作波形を表している。
【０１１２】
図１２に示した従来のパワーオンリセット回路１２０は、ＰＭＯＳトランジスタＰＭ１００、ＮＭＯＳトランジスタＮＭ１００、及びインバータｉｎｖ１００を備えている。ＰＭＯＳトランジスタＰＭ１００のソース端子にはＶＤＤＬ端子が接続されており、制御端子にはＧＮＤが接続されている。ＮＭＯＳトランジスタＮＭ１００のドレイン端子にはＰＭＯＳトランジスタＰＭ１００のドレイン端子が接続されており、ソース端子にはＧＮＤが接続されている。ＮＭＯＳトランジスタＮＭ１００の制御端子にはバイアス回路１２２（図１１参照）が接続されており、バイアス信号ｂｉａｓ１（バイアス電圧）が印加される。
【０１１３】
インバータｉｎｖ１００の入力には、ＰＭＯＳトランジスタＰＭ１００とＮＭＯＳトランジスタＮＭ１００とが接続されたノードｎｏｄｅ１が接続されており、ノードｎｏｄｅ１の電位に応じた出力信号ｏｕｔ１を出力する。
【０１１４】
図１２（２）に示すように、従来のパワーオンリセット回路１２０では、タイミングｔ１１０で電源電圧ＶＤＤＬの電位が上昇しても、バイアス信号ｂｉａｓ１はまだＬレベルを維持する。そのため、ＮＭＯＳトランジスタＮＭ１００はオフ状態になり、ノードｎｏｄｅ１の電位は、電源電圧ＶＤＤＬに応じＨレベルになる。従って、出力信号ｏｕｔ１は、Ｌレベルになる。
【０１１５】
タイミングｔ１１１において電源電圧ＶＤＤＬの電位がＰＭＯＳトランジスタＰＭ１００の閾値に達すると、ＰＭＯＳトランジスタＰＭ１００がオン状態になる。しかしながら、ノードｎｏｄｅ１はＨレベルを維持しているため、出力信号ｏｕｔ１はＬレベルを維持し続ける。
【０１１６】
この後、バイアス信号ｂｉａｓ１がＨレベルになりＮＭＯＳトランジスタＮＭ１００がオン状態になっても、ＰＭＯＳトランジスタＰＭ１００により流れる電流が多いため、ノードｎｏｄｅ１の電位はＨレベルを維持する。
【０１１７】
このように、従来のパワーオンリセット回路１２０では、ＰＭＯＳトランジスタＰＭ１００がオン状態に変化する前にノードｎｏｄｅ１の電位をＬレベルとすることができないため、リセット信号を出力することができない。
【０１１８】
また、図１３に示すように、上記ＬＳＩがシステムの周辺回路として存在し、当該システムの主回路から抵抗を介して上記ＬＳＩへ信号が入力されるシステムに、上記図１２に示した従来のパワーオンリセット回路１２０を適用した場合も同様の問題が生じる。
【０１１９】
図１３に示したシステムでは、ＬＳＩ１１０の電源電圧ＶＤＤの立ち上がりよりも先にＬＳＩ１１０に、主回路から信号が入力される場合がある。この場合は、立ち上がっていない電源電圧ＶＤＤに抵抗Ｒ１００及び入力保護ダイオードＤ１００を介して電流が流れ込み、初期電圧が印加された後、ＬＳＩ１１０の電源電圧ＶＤＤが起動する（立ち上がる）場合がある。電源電圧ＶＤＤＬの立ち上がりはますます早くなり、上記問題が顕著に現れる。
【０１２０】
図１４には、従来のパワーオンリセット回路１２０の動作波形のその他の一例を示す。図１４に示した場合も上記と同様に、従来のパワーオンリセット回路１２０では、ノードｎｏｄｅ１の電位は電源電圧ＶＤＤＬに応じてタイミングｔ１１２から上昇を開始してＨレベルとなる。従って、出力信号ｏｕｔ１は、Ｌレベルになる。
【０１２１】
タイミングｔ１１３において電源電圧ＶＤＤＬの電位がＰＭＯＳトランジスタＰＭ１００の閾値に達すると、ＰＭＯＳトランジスタＰＭ１００がオン状態になる。しかしながら、ノードｎｏｄｅ１はＨレベルを維持しているため、出力信号ｏｕｔ１はＬレベルを維持し続ける。
【０１２２】
従って、この場合においても従来のパワーオンリセット回路１２０では、ＰＭＯＳトランジスタＰＭ１００がオン状態に変化する前にノードｎｏｄｅ１の電位をＬレベルとすることができないため、リセット信号を出力することができない。
【０１２３】
これに対して、上記各実施の形態のパワーオンリセット回路１０、５０によれば、電源電圧ＶＤＤＬがバイアス信号ｂｉａｓ１に比べて急峻に立ち上がった場合でも、適切にリセット信号を出力することができる。そのため、パワーオンリセット回路１０、５０のリセット信号を内部のロジック回路を初期化するために用いるＬＳＩでは、内部のロジック回路が適切に初期化できる。そのため、当該ＬＳＩが暴走するのを抑制することができる。
【０１２４】
また、上記従来のパワーオンリセット回路１２０を用いる場合では、ＬＳＩの立ち上がり（電源電圧ＶＤＤ，ＶＤＤＬの立ち上がり）の際に、正常にＬＳＩが動作するか否かのテストを追加する必要が有ったが、上記各実施の形態のパワーオンリセット回路１０、５０によれば、当該テストの追加を要しない。そのため、製造コストを抑制することができる。
【０１２５】
なお、上記第２の実施の形態のパワーオンリセット回路１０と、第３の実施の形態のパワーオンリセット回路１０を組み合わせてもよく、第２の実施の形態の、ＮＭＯＳトランジスタＮＭ１〜ＮＭ４及びＰＭＯＳトランジスタＰＭ２に低閾値ＭＯＳトランジスタを用いてもよい。
【０１２６】
また、本実施の形態で説明したパワーオンリセット回路１０等の構成及び測定動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【符号の説明】
【０１２７】
１０、５０  パワーオンリセット回路
２０  供給部
２２  調整部
２６、２８、３４  カレントミラー回路
３２  バイアス電流源
Ｃ１、Ｃ２、Ｃ３  容量素子
ＩＮＶ１  インバータ
ＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５  ＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６  ＰＭＯＳトランジスタ
Ｒ１  抵抗素子
【図１】
0006693767.tif 000002
【図２】
0006693767.tif 000003
【図３】
0006693767.tif 000004
【図４】
0006693767.tif 000005
【図５】
0006693767.tif 000006
【図６】
0006693767.tif 000007
【図７】
0006693767.tif 000008
【図８】
0006693767.tif 000009
【図９】
0006693767.tif 000010
【図１０】
0006693767.tif 000011
【図１１】
0006693767.tif 000012
【図１２】
0006693767.tif 000013
【図１３】
0006693767.tif 000014
【図１４】
0006693767.tif 000015
【図１５】
0006693767.tif 000016
【図１６】
0006693767.tif 000017