(57)【特許請求の範囲】
【請求項１】
所定周波数のクロック信号を出力するクロック信号発生部と、前記クロック信号発生部の後段に生じる負荷容量と共振状態を形成する共振要素と、を具えるクロック回路において、
当該クロック回路の内部抵抗の値をＲＩＣ、前記負荷容量の値をＣＬとそれぞれ表したとき、下記の数１の式で与えられる値ＲＤを有した電流制限抵抗を、前記共振要素に直列に具えることを特徴とするクロック回路。
【数１】
0006666185.tif 000011
【請求項２】
請求項１に記載のクロック回路において、前記共振要素は前記所定の周波数で発振する水晶振動子であることを特徴とするクロック回路。
【請求項３】
請求項２に記載のクロック回路において、前記水晶振動子に並列に接続したバイパス抵抗を具えることを特徴とするクロック回路。
【請求項４】
請求項３に記載のクロック回路において、前記水晶振動子及び前記バイパス抵抗からなる並列回路に直列に接続した電流制限抵抗を、具えることを特徴とするクロック回路。
−以上−
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力化が図れるクロック回路に関する。
【背景技術】
【０００２】
クロック回路は電子機器の動作を制御するための必須回路である。電子機器に対する低消費電力化の要望に伴い、クロック回路に対しても低消費電力化が望まれている。
【０００３】
クロック回路の低消費電力化を図る技術として、例えば特許文献１には、周波数の異なる複数の発振子を有し、それらを制御することでクロック信号の周波数を低速又は停止してＭＰＵの低消費電力化を図る技術が開示されている（特許文献１の例えば段落２２）。また、例えば特許文献２には、クロック回路の電源電圧を論理回路部の電源電圧より低くすると共に、クロック回路に具わるＰＭＯＳトランジスタのバックゲート電圧を論理回路部のＰＭＯＳトランジスタのバックゲート電圧より低くする技術が開示されている（特許文献２の例えば特許請求の範囲）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１２８８５８号公報
【特許文献２】特開２０１４−７２７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、クロック回路の消費電力は、周知の通り、主に下記で決まる。すなわち、クロック回路の後段に接続される回路や寄生容量等で生じる負荷容量を充放電する電流と、電子機器に含まれるトランジスタのリーク電流である。前者は、図６に示したように、クロック信号発生部１１と後段の回路１３とで構成される回路系に生じる負荷容量１５での充放電電流である。負荷容量１５での充放電電流を低減するためには、特許文献１、２に記載された技術、すなわち、クロック信号発生部１１の電源電圧や駆動周波数を低くすることが確かに有効である。しかし、このような技術を用いる場合、例えば複雑な回路が必要になる等の課題がある。
この出願はこのような点に鑑みなされたものであり、この出願の目的は、クロック回路の低消費電力化を簡易に行える回路を提供することにある。
【課題を解決するための手段】
【０００６】
この目的の達成を図るため、この発明によれば、所定周波数のクロック信号を出力するクロック信号発生部を具えたクロック回路において、前記クロック信号発生部の後段に生じる負荷容量と共振状態を形成する共振要素を具えることを特徴とする。
この発明を実施するに当たり、この共振要素は、具体的にはインダクタンスである。この共振要素の値は、前述の負荷容量を考慮して計算により、若しくは実験により、またはこれら双方により決めることが出来る。
また、この発明を実施するに当たり、当該クロック回路の内部抵抗の値をＲＩＣ、前記負荷容量の値をＣＬとそれぞれ表したとき、下記の数１の式で与えられる値ＲＤを有した電流制限抵抗を、前記共振要素に直列に具えるのが良い。
【数１】
0006666185.tif 000002
ただし、共振要素の等価抵抗の値をＲｘと表したとき、この値Ｒｘは電流制限抵抗の値ＲＤに含むものとする。この電流制限抵抗の値ＲＤは、計算により、若しくは実験により、又はこれら双方により決めることができる。
【０００７】
電流制限抵抗を具える構成の場合は以下の効果が得られる。すなわち、共振要素により負荷容量との共振状態を単に形成した場合、クロック回路からの出力電流は大きくなるのでクロック信号の振幅が大きくなり、消費電力がかえって増えてしまう場合がある。このようなとき、電流制限抵抗を具えるとクロック回路からの出力電流を適正な値にすることができるので、好ましい。
【発明の効果】
【０００８】
この発明のクロック回路によれば、共振要素を具えたため、従来は負荷容量で消費されていた電力を回生することができるので、その分、低消費電力化を図ることが出来る。また、共振要素を追加するのみで済むので簡易な構成で低消費電力化を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】（Ａ）、（Ｂ）は、この発明のクロック回路及び第１の実施形態のクロック回路の説明図である。
【図２】は、第２の実施形態のクロック回路の説明図である。
【図３】は、第３の実施形態のクロック回路の説明図である。
【図４】は、比較例のクロック回路の説明図である。
【図５】は、実験結果の説明の補足図であって、クロック信号発生部を示した図である。
【図６】は、従来技術及び課題の説明図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照してこの発明のクロック回路の実施形態について説明する。なお、説明に用いる各図はこの発明を理解できる程度に概略的に示してあるにすぎない。また、説明に用いる各図において、同様な構成成分については同一の番号を付して示し、その説明を省略する場合もある。また、以下の説明中で述べる回路構成、使用部材等は、この発明の範囲内の好適例に過ぎない。従って、本発明は以下の実施形態のみに限定されるものではない。
【００１１】
１． 発明の概要と第１の実施形態
図１（Ａ）はこの発明のクロック回路２０の概念図である。この発明のクロック回路２０は、所定の周波数を出力するクロック信号発生部１１と、このクロック信号発生部１１の後段で生じる負荷容量１５と共振状態を形成する共振要素２１と、を具える。
クロック信号発生部１１の構成は、特に限定されず、例えば、ＬＣ発振回路、水晶発振回路等の任意好適な回路で構成できる。また、共振要素２１の構成は、特に限定されないが、具体的には、インダクタ（可変型のインダクタも含む）、圧電素子（例えば水晶振動子、セラミック振動子等）又は配線基板で形成されるインダクタ等のインダクタンスで構成することが出来る。
なお、図１（Ａ）中に１３で示したものは、後段の回路であり、クロック信号発生部１１から出力されるクロック信号を必要とする任意の回路である。
【００１２】
次に、この発明のクロック回路２０の具体例の１つとして、第１の実施形態のクロック回路について説明する。図１（Ｂ）はそのための説明図である。この図１（Ｂ）に示した第１の実施形態のクロック回路２０ａでは、この発明の説明を容易にするために、クロック信号発生部１１ａを、シグナルジェネレータ１１ａａと、このシグナルジェネレータ１１ａａのバッファ回路及び消費電流確認用部材を兼ねているＩＣ（具体的には例えばＣＭＯＳインバータ）１１ａｂと、を含むものとしてある。
なお、図１（Ｂ）中の１１ａｃで示したものは、ＣＭＯＳインバータ１１ａｂを駆動するための電源であり、電圧ＶＤＤを出力する。１１ａｄで示したものは、消費電流測定のための電流計である。ＲＩＣで示したものは、ＣＭＯＳインバータ１１ａｂの内部抵抗である。ｉＲＭＳで示したものは、内部抵抗ＲＩＣを流れる電流（実効値）、ＶＲＭＳで示したものはＣＭＯＳインバータ１１ａｂから出力される信号の電圧（実効値）である。
【００１３】
この第１の実施形態のクロック回路２０ａでは、共振要素をインダクタ２１ａで構成してある。このインダクタ２１ａは固定型コイルでも可変型のコイルでも良い。可変型コイルの場合は、固定型コイルに比べ、クロック信号との共振状態を形成する際の調整がし易いという利点がある。このインダクタ２１ａは、下記の数２の式で与えられるインダクタンスＬを有するインダクタであり、負荷容量ＣＬと共に共振状態を形成する。なお、下記の数２の式において、ｆｏｓｃは、クロック信号発生部１１ａから出力される所定の周波数である。
【数２】
0006666185.tif 000003
上記の構成において、クロック信号発生部１１ａのシグナルジェネレータ１１ａａから出力されるクロック信号ｆＯＳＣは、十分な振幅が有るものとする。そして、このクロック信号のＣＭＯＳインバータ１１ａｂを経由した後の信号の電圧をＶＲＭＳと表した場合、ＣＭＯＳインバータ１１ａｂの後段で消費される電力ＰＯＵＴは、下記の数３の式で与えられる。
【数３】
0006666185.tif 000004
そして、理想的には、エネルギーのやり取りはインダクタ２１ａと負荷容量１５との間での交換となるので、電力は消費しないことになる。すなわち、抵抗成分が無ければ負荷容量１５自体で電力は消費されないため、クロック回路の低消費電力化が図れる。
【００１４】
２．第２の実施形態
しかしながら、この発明のクロック回路では、共振要素により共振状態を形成するので内部抵抗ＲＩＣが小さい場合や共振要素のＥＳＲ（等価直列抵抗）が小さい場合は過大な電流が流れるから、後段の回路１３（図１（Ａ）参照）へのクロック信号の出力電圧も高くなりすぎる場合もある。この第２実施形態のクロック回路２０ｂは上記の点を補うものである。
【００１５】
図２はこの第２実施形態のクロック回路２０ｂの説明図である。この第２の実施形態のクロック回路２０ｂは、第１の実施形態の回路２０ａの構成に加えて、電流制限抵抗２１ｂａを具えたことが特徴である。この電流制限回路２１ｂａは共振要素２１ａと負荷容量１５とに直列に接続する。そして、この電流制限抵抗２１ｂａの抵抗値ＲＤは、以下のように決めることができる。
先ず、ＣＭＯＳインバータ１１ａｂを流れる電流ｉＲＭＳは、下記の数４の式で示すことが出来る。
【数４】
0006666185.tif 000005
そして、このクロック回路２０ａの所望の出力特性(出力電圧)をＶＣＬと表した場合、このＶＣＬは、下記の数５の式で与えられる。ただし、実際は共振要素は等価直列抵抗ＥＳＲを有しているので、このＥＳＲは電流制限抵抗の抵抗値に含まれているとする。
【数５】
0006666185.tif 000006
次に、数４の式を数５の式に代入し、下記の数６の式を導く。
【数６】
0006666185.tif 000007
そして、理想的には、ＶＲＭＳ＝ＶＣＬであるので、電流制限抵抗の好ましい値ＲＤは、下記の数７の式で示すことができる。
【数７】
0006666185.tif 000008
電流制限抵抗として数７で示す抵抗値ＲＤの抵抗を用いることで、所望の出力特性が得られ、低電力化が図れるクロック回路を実現できる。
【００１６】
３． 第３の実施形態
次に、第３の実施形態のクロック回路について説明する。図３はこの第３の実施形態のクロック回路２０ｃを説明する図である。この第３の実施形態のクロック回路２０ｃの、第２の実施形態の回路２０ｂとの違いは、共振要素２１ｃを水晶振動子２１ｃａと、バイパス抵抗２１ｃｂと、電流制限抵抗２１ｃｃとで構成したことである。特に特徴的な点は、共振要素の主要部を水晶振動子で構成したことである。
水晶振動子は波長選択性がコイル等に比べて高いので、水晶振動子としてクロック信号発生部１１ａが発する所定の周波数に合致する水晶振動子を用いることで、良好なフィルタ特性を得ることができる。
なお、バイパス抵抗２１ｃｂは、共振状態が形成されない場合に信号を通過させるためのものである。また、クロック信号の中心電圧を制御するバイアス抵抗としても機能する。また、電流制限抵抗２１ｃｃは、第２実施形態の電流制限抵抗と同様のものである。なお、バイパス抵抗２１ｃｂを設けない場合があっても良い。
【００１７】
４． 実験結果
次に、上述した第１の実施形態のクロック回路２０ａ、第３の実施形態のクロック発生回路２０ｃ、及び、共振要素は有していない従来のクロック回路であって負荷容量１５が生じている回路（これを「比較例」と呼ぶ。図４参照）各々での消費電力の違いについて、実験で求めた結果について説明する。
なお、実験は、所定の周波数（ｆｏｓｃ）が１６ＭＨｚの場合と、同周波数が２０ＭＨｚの場合の２水準で行った。また、ＩＣとして、形名がＴＣ７ＳＨＵ０４のＣＭＯＳインバータを用いた。消費電力の算出は、電流計１１ａｄの読み値と、電源１１ａｃの電圧ＶＤＤとで計算できる(数３の式)。ただし、消費電力を算出するに当たり、クロック回路発生部１１ａ自体（図５参照）での消費電力分は差し引いて算出した。また、実験回路の場合の負荷容量の値ＣＬは１０ｐＦとした。
第１の実施形態、第３の実施形態および比較例各々のクロック回路の消費電力の違いを、所定の周波数が１６ＭＨｚについては表１に、所定の周波数が２０ＭＨｚについては表２にそれぞれ示した。なお、これら表１、表２では、クロック信号発生部１１ａ単体（各表では「単体」と略記した）の消費電力も併せて示してある。また、表１、表２においてＲＤ、Ｌ、Ｘ′ｔａｌの各項は、電流制限抵抗、インダクタンス、水晶振動子各々の使用有無および使用時の値を示す。なお、水晶振動子に並列接続したバイパス抵抗は抵抗値が１ＭΩのものである。また、用いた水晶振動子は等価直列抵抗が数１０Ωのものであり、バイパス抵抗に対し抵抗値が十分小さいものである。
【表１】
0006666185.tif 000009
【表２】
0006666185.tif 000010
表1から理解できるように、第1の実施形態のクロック回路の場合、比較例と比べて、（２．４１−２．５４）／２．５４≒５．１％の消費電力削減効果が得られる。また、第３の実施形態のクロック回路の場合、第１の実施形態と比べて、（２．３５−２．４１）／２．４１≒２．５％の消費電力削減効果が得られる。
また、表２から理解できるように、第３の実施形態のクロック回路の場合、比較例と比べて、（１．１４−３．２０）／３．２０≒６４．４％の消費電力削減効果が得られる。
【００１８】
５．他の実施形態
上述においては、この発明のクロック回路の実施形態について説明したが、この発明は上述の例に限られない。例えば、第３の実施形態では、バイアス抵抗は水晶振動子に並列に接続した例を示したが、バイアス抵抗は水晶振動子と電流制限抵抗との直列回路部分に並列に接続しても良い。また、後段の回路のクロック回路への影響を軽減するため、後段の回路はバッファ回路を介してこの発明のクロック回路に接続することが好ましい。その場合のバッファ回路は、クロック信号のゆらぎ等への耐性を考慮しシュミットトリガ型のものが好ましい。また、実施形態では共振要素として水晶振動子を用いた例を説明したが、他の圧電材料から成る圧電振動子、例えばセラミック振動子を用いても良い。
【符号の説明】
【００１９】
１１、１１ａ: クロック信号発生部
１１ａｂ：ＩＣ（ＣＭＯＳインバータ）
ｆｏｓｃ：所定の周波数
１３：後段の回路
１５：負荷容量
２０：この発明のクロック回路
２０ａ：第１の実施形態のクロック回路
２０ｂ：第２の実施形態のクロック回路
２０ｃ：第３の実施形態のクロック回路
２１、２１ａ、２１ｃａ：共振要素
２１ｃａ：水晶振動子
２１ｂａ、２１ｃｃ：電流制限抵抗
２１ｃｂ：バイパス抵抗
【図１】
0006666185.tif 000012
【図２】
0006666185.tif 000013
【図３】
0006666185.tif 000014
【図４】
0006666185.tif 000015
【図５】
0006666185.tif 000016
【図６】
0006666185.tif 000017