(57)【特許請求の範囲】
【請求項１】
入力されたデータを保持する第１メモリセルと、
前記第１メモリセルよりも高電圧への耐性が高いトランジスタにより構成され、前記第１メモリセルから転送されたデータを保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）型の第２メモリセルと、
前記第２メモリセルが保持するデータに基づく液晶表示を行う液晶画素と、
前記液晶画素による液晶表示および前記第１メモリセルへのデータの入力が行われる第１期間において前記第１メモリセルと前記第２メモリセルとの間を遮断し、前記第１メモリセルから前記第２メモリセルへのデータの転送が行われる第２期間において前記第１メモリセルと前記第２メモリセルとの間を接続するスイッチと、
前記第１メモリセルのレプリカ回路と、前記第２メモリセルのレプリカ回路と、前記スイッチのレプリカ回路と、前記第１メモリセルのレプリカ回路の出力電圧と前記第２メモリセルのレプリカ回路の出力電圧とを前記スイッチのレプリカ回路を介して短絡して得られる電圧が入力され、前記第２メモリセルに制御電圧を出力する差動アンプとを備え、前記第２期間において、前記差動アンプから出力された制御電圧で前記第２メモリセルを駆動することによって、前記第２メモリセルの出力インピーダンスを、前記第１メモリセルの出力インピーダンスより高い第１インピーダンスに制御し、前記第１期間において、前記液晶画素を駆動可能な制御電圧で前記第２メモリセルを駆動することによって、前記第２メモリセルの出力インピーダンスを、前記第１インピーダンスより低い第２インピーダンスに制御する制御回路と、
を備えることを特徴とする液晶表示装置。
【請求項２】
前記第２メモリセルへ前記液晶画素を駆動可能な制御電圧を入力する信号線に直列に設けられた定電流源または抵抗と、前記信号線に並列に設けられた容量と、を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記信号線における前記容量と前記第２メモリセルとの間にバッファを備えることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第１メモリセル、前記第２メモリセル、前記液晶画素および前記スイッチを含む画素回路を複数備え、
前記制御回路は、前記画素回路のうちの複数の画素回路において共有される、
ことを特徴とする請求項１〜３のいずれか一つに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関する。
【背景技術】
【０００２】
従来、ＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）などの空間光変調器によって変調した信号光を光情報記録媒体に照射してホログラムを形成することで情報信号を記録するホログラフィックメモリが知られている。空間光変調器には、たとえば液晶セルを用いた液晶表示装置が用いられる。液晶表示装置において、液晶セルの駆動にはある程度の高電圧を要するため、液晶セルを駆動する画素回路には、高電圧の駆動信号を液晶セルへ出力可能な構成が求められる。
【０００３】
また、たとえば液晶画素として用いられるＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ：強誘電性液晶）は反転電流が多く、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では画素データを保持できない。このため、液晶表示装置にはメモリセルとしてたとえばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルが用いられる。
【０００４】
また、画素ごとに２個のメモリセルを用いて表示の切り替えに要する時間を短縮するダブルバッファの構成が知られている。また、ピクセルにマスタラッチとスレーブラッチを用いる構成が知られている（たとえば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００１−５２３８４７号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、液晶表示の切り替えに要する時間を短縮するために２個のＳＲＡＭセルを用いたダブルバッファの構成とすると、各ＳＲＡＭセルに高耐圧素子を用いることになり、１画素あたりの面積が大きくなるという問題がある。また、たとえばビット線の電圧振幅が大きくなるため、ビット線の充放電により消費電力が大きくなるという問題がある。
【０００７】
本発明は、上述した従来技術による問題点を解消するため、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明にかかる液晶表示装置は、入力されたデータを保持する第１メモリセルと、前記第１メモリセルよりも高電圧への耐性が高いトランジスタにより構成され、前記第１メモリセルから転送されたデータを保持するＳＲＡＭ型の第２メモリセルと、前記第２メモリセルが保持するデータに基づく液晶表示を行う液晶画素と、前記液晶画素による液晶表示および前記第１メモリセルへのデータの入力が行われる第１期間において前記第１メモリセルと前記第２メモリセルとの間を遮断し、前記第１メモリセルから前記第２メモリセルへのデータの転送が行われる第２期間において前記第１メモリセルと前記第２メモリセルとの間を接続するスイッチと、を備える。
【０００９】
これにより、ダブルバッファの構成によって液晶表示の切り替えに要する時間を短縮することができる。また、第２メモリセルから高電圧の信号により液晶画素を駆動しつつ、第１メモリセルに印加される最大電圧を低くし、第１メモリセルに小型の素子を用いることが可能になる。
【発明の効果】
【００１０】
本発明の一側面によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態１にかかる液晶表示回路の一例を示す図（その１）である。
【図２】図２は、実施の形態１にかかる液晶表示回路の一例を示す図（その２）である。
【図３】図３は、実施の形態１にかかる液晶表示回路を適用した液晶表示装置の一例を示す図である。
【図４】図４は、実施の形態１にかかる液晶表示装置の動作タイミングの一例を示す図である。
【図５】図５は、実施の形態１にかかる液晶表示回路の他の例を示す図である。
【図６】図６は、実施の形態２にかかる液晶表示回路の一例を示す図である。
【図７】図７は、実施の形態２にかかる液晶表示回路の他の例を示す図である。
【図８】図８は、実施の形態２にかかる液晶表示回路のさらに他の例を示す図である。
【図９】図９は、実施の形態３にかかる液晶表示回路の一例を示す図である。
【図１０】図１０は、実施の形態４にかかる液晶表示回路の一例を示す図である。
【図１１】図１１は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの一例を示す図である。
【図１２】図１２は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの他の例を示す図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明にかかる液晶表示装置の実施の形態を詳細に説明する。
【００１３】
（実施の形態１）
（実施の形態１にかかる液晶表示回路の一例）
図１および図２は、実施の形態１にかかる液晶表示回路の一例を示す図である。図１，図２に示すように、実施の形態１にかかる液晶表示回路１００は、複数の画素回路１１０と、制御回路１３０と、を備える。また、液晶表示回路１００は、液晶セルを用いた各画素を駆動することにより画像を表示する回路である。また、液晶表示回路１００は、画素回路１１０のそれぞれに設けられた第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を用いて画像を表示するダブルバッファの構成である。
【００１４】
図１は、液晶表示回路１００が第１ＳＲＡＭセル１１１へのデータの入力および第２ＳＲＡＭセル１１６のデータの表示を行う第１期間の状態を示している。図２は、液晶表示回路１００が第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータの転送を行う第２期間の状態を示している。液晶表示回路１００は、図１に示す第１期間の状態と、図２に示す第２期間の状態と、を交互に切り替えながら動作する（たとえば図４参照）。
【００１５】
画素回路１１０は、液晶表示回路１００における表示画面の画素ごとに設けられた回路である。図１，図２においては画素ごとに設けられた画素回路１１０のうちの１つの画素回路１１０の構成について説明するが、画素ごとに設けられた画素回路１１０のうちの他の画素回路１１０の構成についても同様である。画素回路１１０は、第１ＳＲＡＭセル１１１と、第２ＳＲＡＭセル１１６と、液晶画素１１９と、ＭＯＳトランジスタ１２０，１２１と、を備える。
【００１６】
第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれは、たとえばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型のＳＲＡＭセルである。このようなＳＲＡＭセルは、たとえば完全ＣＭＯＳ型のＳＲＡＭセルや、フルＣＭＯＳ型のＳＲＡＭセルと呼ばれる場合もある。
【００１７】
第１ＳＲＡＭセル１１１は、第１期間（図１参照）において、画素回路１１０の外部の回路から、ビット線（ｂｉｔ）および反転ビット線（／ｂｉｔ）からなる入力回路を介して表示用のデータが入力される第１メモリセルである。外部の回路は、たとえば図３に示す周辺回路３３０である。第１ＳＲＡＭセル１１１に保持されたデータは、次の第２期間（図２参照）において第２ＳＲＡＭセル１１６へ転送される。
【００１８】
第１ＳＲＡＭセル１１１は、インバータ１１２，１１３およびＭＯＳトランジスタ１１４，１１５（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ）によって構成されている。インバータ１１２，１１３のそれぞれは、たとえば２個のＭＯＳトランジスタにより構成される。インバータ１１２の入力はインバータ１１３の出力と接続されている。インバータ１１２の出力はインバータ１１３の入力と接続されている。
【００１９】
ラッチノードＡは、インバータ１１３の出力であり、インバータ１１２の入力である。ラッチノードＢは、インバータ１１２の出力であり、インバータ１１３の入力である。ＭＯＳトランジスタ１１４，１１５は選択用トランジスタとして用いられる。
【００２０】
対になったビット線（ｂｉｔ）および反転ビット線（／ｂｉｔ）は、互いに逆の論理状態（たとえば“Ｈ”および“Ｌ”）となる各ビット線である。“Ｈ”は、“Ｌ”よりも高い電圧である。“Ｌ”は、“Ｈ”よりも低い電圧である。たとえば“Ｈ”および“Ｌ”は互いに極性が異なる各信号である。
【００２１】
ラッチノードＡが“Ｈ”の場合にはインバータ１１２によってラッチノードＢに“Ｌ”が出力される。これにより、インバータ１１３はラッチノードＡを元の“Ｈ”に保つ。一方、ラッチノードＡが“Ｌ”の場合にはインバータ１１２によってラッチノードＢに“Ｈ”が出力される。これにより、インバータ１１３はラッチノードＡを元の“Ｌ”に保つ。
【００２２】
第１ＳＲＡＭセル１１１に“Ｈ”を書き込むには、ワード線（ｗｏｒｄ  ｌｉｎｅ）を“Ｈ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを開いた状態（オンにした状態）でビット線（ｂｉｔ）を“Ｈ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｌ”となり、ラッチノードＢは“Ｌ”、ラッチノードＡは“Ｈ”となる。
【００２３】
逆に、第１ＳＲＡＭセル１１１に“Ｌ”を書き込むには、ワード線を“Ｈ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを開いた状態でビット線（ｂｉｔ）を“Ｌ”にする。これにより、反転ビット線（／ｂｉｔ）は“Ｈ”となり、ラッチノードＢは“Ｈ”、ラッチノードＡは“Ｌ”となる。
【００２４】
第１ＳＲＡＭセル１１１に値を書き込んだ後は、ワード線を“Ｌ”にすることによりＭＯＳトランジスタ１１４，１１５のゲートを閉じた状態（オフにした状態）とする。これにより、書き込まれた値がフリップフロップにより安定して保持される。
【００２５】
第２ＳＲＡＭセル１１６は、第２期間（図２参照）において、第１ＳＲＡＭセル１１１から転送されたデータを保持する第２メモリセルである。また、第２ＳＲＡＭセル１１６は、液晶画素１１９と直接接続されている。第２ＳＲＡＭセル１１６が保持するデータは、次の第１期間（図１参照）において液晶画素１１９により表示される。
【００２６】
第２ＳＲＡＭセル１１６は、インバータ１１７，１１８によって構成されている。インバータ１１７，１１８のそれぞれは、たとえば２個のＭＯＳトランジスタにより構成される。インバータ１１７の入力はインバータ１１８の出力と接続されている。インバータ１１７の出力はインバータ１１８の入力と接続されている。
【００２７】
ラッチノードＣは、インバータ１１８の出力であり、インバータ１１７の入力である。ラッチノードＤは、インバータ１１７の出力であり、インバータ１１８の入力である。液晶表示回路１００においては、ＭＯＳトランジスタ１２０，１２１が第２ＳＲＡＭセル１１６の選択用トランジスタとなる。
【００２８】
ラッチノードＣが“Ｈ”の場合にはインバータ１１７によりラッチノードＤに“Ｌ”が出力される。これにより、インバータ１１８はラッチノードＣを元の“Ｈ”に保つ。一方、ラッチノードＣが“Ｌ”の場合にはインバータ１１７によりラッチノードＤに“Ｈ”が出力される。これにより、インバータ１１８はラッチノードＣを元の“Ｌ”に保つ。
【００２９】
ＭＯＳトランジスタ１２０，１２１は、第１ＳＲＡＭセル１１１の出力部と、第２ＳＲＡＭセル１１６の入力部と、の間に設けられた転送素子である。ＭＯＳトランジスタ１２０は、ラッチノードＡとラッチノードＣとの間に設けられている。ＭＯＳトランジスタ１２１は、ラッチノードＢとラッチノードＤとの間に設けられている。ＭＯＳトランジスタ１２０，１２１の各ゲートは制御回路１３０のスイッチ１３１の出力に接続されている。
【００３０】
第１ＳＲＡＭセル１１１のデータを第２ＳＲＡＭセル１１６へ転送する第２期間（図２参照）においては、ＭＯＳトランジスタ１２０，１２１のゲート電圧を“Ｈ”にすることによりＭＯＳトランジスタ１２０，１２１のゲートを開いた状態（オンにした状態）とする。これにより、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が接続され、第１ＳＲＡＭセル１１１に保持されたデータが第２ＳＲＡＭセル１１６へ転送される。ＭＯＳトランジスタ１２０，１２１のゲート電圧の“Ｈ”は、図１に示す例では後述する電圧ＶDDHである。ただし、ＭＯＳトランジスタ１２０，１２１のゲート電圧の“Ｈ”は、電圧ＶDDHに限らず、ＭＯＳトランジスタ１２０，１２１をオンにすることができる電圧であればよい。
【００３１】
第２期間において第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へデータを転送した後は、第１ＳＲＡＭセル１１１へのデータの入力および第２ＳＲＡＭセル１１６のデータの表示を行う第１期間へ移行する。第１期間においては、ＭＯＳトランジスタ１２０，１２１のゲート電圧を“Ｌ”（たとえば０［Ｖ］）にすることによりＭＯＳトランジスタ１２０，１２１のゲートを閉じた状態（オフにした状態）とする。これにより、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が遮断され、第２ＳＲＡＭセル１１６へ転送された値がフリップフロップにより安定して保持される。また、第１ＳＲＡＭセル１１１に対して新たなデータを書き込むことが可能になる。
【００３２】
液晶画素１１９は、インバータ１１８の出力とインバータ１１７の入力との間（ラッチノードＣ）に接続されている。第２ＳＲＡＭセル１１６に書き込まれた値は、駆動信号として、液晶画素１１９へ出力される。液晶画素１１９は、第２ＳＲＡＭセル１１６から出力された駆動信号に応じた表示を行う。この駆動信号の電圧は、第１期間においてインバータ１１７，１１８のトランジスタのソースに接続される電圧源の電圧ＶDDHとなる。電圧ＶDDHは、液晶画素１１９における液晶駆動に要する高電圧である。液晶画素１１９は、一例としてはＦＬＣ（強誘電性液晶）により実現することができる。
【００３３】
次に、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６などに用いられる素子について説明する。第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１には、高電圧への耐性（劣化耐性や破壊耐性）が比較的高いトランジスタを用いる。また、第１ＳＲＡＭセル１１１には、高電圧への耐性（破壊耐性）が第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１より低いトランジスタを用いる。トランジスタの高電圧への耐性は、たとえばゲート酸化膜厚やウェルなどの濃度といった素子構造や、ゲートの幅などの設計によって調整することができる。
【００３４】
たとえば、第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１は、液晶画素１１９へ出力される駆動信号の最大の電圧ＶDDHに十分に耐えられる高耐圧素子とする。これにより、駆動信号の最大の電圧ＶDDHによる第２ＳＲＡＭセル１１６およびＭＯＳトランジスタ１２０，１２１の破壊を回避しつつ、液晶画素１１９へ出力される駆動信号は、電圧ＶDDHとＧＮＤ（０［Ｖ］）との間をスイングする高電圧の信号とすることができる。
【００３５】
また、たとえば第２ＳＲＡＭセル１１６と液晶画素１１９との間にレベル変換回路などを設けなくても、液晶画素１１９を第２ＳＲＡＭセル１１６から電圧ＶDDHで直接駆動することが可能になる。このため、たとえば液晶表示回路１００の小型化を図ることができる。また、液晶表示回路１００の消費電力の増加を抑えることができる。
【００３６】
一方、第１ＳＲＡＭセル１１１を構成するトランジスタは、液晶画素１１９へ出力される駆動信号の最大の電圧ＶDDHに十分に耐えられないが小型の標準耐圧素子とする。これにより、第１ＳＲＡＭセル１１１を構成するトランジスタは、第２ＳＲＡＭセル１１６を構成するトランジスタおよびＭＯＳトランジスタ１２０，１２１よりも小型の素子によって実現することが可能になる。このため、たとえば第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を構成する各トランジスタの全てに高耐圧素子を用いる場合に比べて高耐圧素子の数を少なくし、画素回路１１０を小型化することができる。
【００３７】
また、ＭＯＳトランジスタ１２０，１２１を設け、液晶画素１１９による表示を行う第１期間においては第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間を遮断することで、表示の駆動信号の最大の電圧ＶDDHが、標準耐圧素子によって構成される第１ＳＲＡＭセル１１１へ入力されないようにすることができる。これにより、第１ＳＲＡＭセル１１１を構成するトランジスタの破壊を回避することができる。
【００３８】
したがって、液晶画素１１９を高電圧（電圧ＶDDH）で駆動しつつ、第１ＳＲＡＭセル１１１を構成するトランジスタを小型化することが可能になる。このため、複数の画素回路１１０のそれぞれを小型化し、液晶表示回路１００を小型化することができる。
【００３９】
また、液晶表示回路１００のビット線やワード線へ入力される制御信号の最大の電圧を、電圧ＶDDHより低い電圧ＶDDとすることが可能になる。これにより、液晶表示回路１００のビット線やワード線へ制御信号を転送する周辺回路（たとえば図３に示す周辺回路３３０）に低い電圧ＶDDの電源を用いることができる。このため、液晶表示回路１００のビット線やワード線へ制御信号を転送する周辺回路における消費電力を低減することができる。
【００４０】
このように、液晶表示回路１００によれば、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６を用いたダブルバッファの構成とすることで、液晶画素１１９による液晶表示の切り替えに要する時間を短縮することができる。また、液晶表示に要する高電圧の駆動信号により液晶画素１１９を駆動しつつ、第１ＳＲＡＭセル１１１を構成するトランジスタに印加される最大電圧を低くし、第１ＳＲＡＭセル１１１を構成するトランジスタに小型の素子を用いることが可能になる。このため、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。
【００４１】
また、第２ＳＲＡＭセル１１６は、制御端子１２２を備える。第２ＳＲＡＭセル１１６の制御端子１２２へ入力する制御電圧ＶCにより、第２ＳＲＡＭセル１１６の出力能力（出力インピーダンス）を変化させることができる。具体的には、制御端子１２２へ入力された制御電圧ＶCは、インバータ１１７，１１８のトランジスタ（たとえばソース）へ入力される。これにより、インバータ１１７，１１８のそれぞれが出力する値（たとえば“Ｈ”）の電圧は、制御端子１２２からインバータ１１７，１１８へ入力された制御電圧ＶCとなるように制御される。制御端子１２２に入力される制御電圧ＶCは、たとえば、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の出力能力の比が所定値となるように、制御回路１３０によって制御される。
【００４２】
制御回路１３０は、ＭＯＳトランジスタ１２０，１２１のオン／オフの切り替えと、第２ＳＲＡＭセル１１６の出力能力と、を制御する制御回路である。具体的には、制御回路１３０は、スイッチ１３１と、ＭＯＳトランジスタ１３２と、インバータ１３３，１３４，１３５と、制御端子１３６と、差動アンプ１３７と、バッファ１３８と、スイッチ１３９と、を備える。
【００４３】
スイッチ１３１は、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧を、電圧ＶDDHと０［Ｖ］とのいずれかに切り替える。たとえば、第１期間においては、図１に示すように、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧が０［Ｖ］となるようにスイッチ１３１が設定される。これにより、ＭＯＳトランジスタ１２０，１２１がオフとなり、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が遮断される。第２期間においては、図２に示すように、ＭＯＳトランジスタ１２０，１２１のゲートへ入力される電圧が電圧ＶDDHとなるようにスイッチ１３１が設定される。これにより、ＭＯＳトランジスタ１２０，１２１がオンとなり、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間が接続される。
【００４４】
ＭＯＳトランジスタ１３２は、ＭＯＳトランジスタ１２０，１２１（転送素子）と同じ電気的特性を有するレプリカ回路である。具体的には、ＭＯＳトランジスタ１３２は、ゲートに対して電圧ＶDDHが常に入力されることにより、オン状態のＭＯＳトランジスタ１２０，１２１を模した回路である。ＭＯＳトランジスタ１３２は、差動アンプ１３７の入力（−）およびインバータ１３３とインバータ１３５との間に設けられている。
【００４５】
インバータ１３３，１３４は、インバータ１１２，１１３と同じ電気的特性を有するレプリカ回路、すなわち第１ＳＲＡＭセル１１１のレプリカ回路である。インバータ１３３は、入力が接地されており、電圧ＶDD（一例としては１．８［Ｖ］）を出力する。インバータ１３３の出力はＭＯＳトランジスタ１３２および差動アンプ１３７の入力（−）に接続されている。
【００４６】
インバータ１３４は、出力が入力に接続され、入力および出力が差動アンプ１３７の入力（＋）に接続されている。そして、インバータ１３４は、差動アンプ１３７の入力（＋）に対してたとえばＶTH＋Δの電圧を出力する。ＶTHは論理閾値であり、一例としてはＶTH＝ＶDD／２＝０．９［Ｖ］である。Δは、安全余裕分の値であり、一例としては０．１［Ｖ］である。
【００４７】
インバータ１３５は、インバータ１１７，１１８と同じ電気的特性を有するレプリカ回路、すなわち第２ＳＲＡＭセル１１６のレプリカ回路である。インバータ１３５は、入力に定電圧源ＶDDが接続されており、たとえば０［Ｖ］の電圧を出力する。また、インバータ１３５は、制御端子１２２のレプリカ回路として制御端子１３６を備える。制御端子１３６には、差動アンプ１３７から出力される電圧ＶFBが入力される。インバータ１３５の制御端子１３６へ入力される電圧ＶFBによりインバータ１３５の出力能力（出力インピーダンス）が変化する。
【００４８】
差動アンプ１３７は、インバータ１３３およびインバータ１３５からの出力電圧と、インバータ１３４からの出力電圧と、の差分を示す電圧ＶFBを出力する。差動アンプ１３７から出力された電圧ＶFBは、制御端子１３６およびバッファ１３８へ入力される。バッファ１３８は、差動アンプ１３７から出力された電圧ＶFBを保持し、保持した電圧ＶFBをスイッチ１３９へ出力する。
【００４９】
スイッチ１３９は、制御端子１２２へ入力される制御電圧ＶCを、定電圧源の電圧ＶDDHと、バッファ１３８から出力される電圧ＶFBと、のいずれかに切り替える。たとえば、第１期間においては、図１に示すように、制御端子１２２へ入力される制御電圧ＶCが電圧ＶDDHとなるようにスイッチ１３９が設定される。これにより、第２ＳＲＡＭセル１１６から液晶画素１１９へ出力される駆動信号を高電圧の電圧ＶDDHとし、液晶画素１１９を駆動することができる。
【００５０】
また、第２期間においては、図２に示すように、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBとなるようにスイッチ１３９が設定されている。これにより、第２ＳＲＡＭセル１１６の出力能力が第１ＳＲＡＭセル１１１の出力能力より弱く（出力インピーダンスが高く）なるように制御することができる。したがって、複数の画素回路１１０におけるＳＲＡＭセルの製造誤差（たとえばウエハ間やロット間のばらつき）や電源電圧の変動による、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の各出力能力の比の誤差や変動を抑えることができる。このため、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータ転送をより確実に行うことができる。
【００５１】
このように、制御回路１３０は、スイッチ１３９を制御することにより、第２期間において、第２ＳＲＡＭセル１１６の出力インピーダンスを、第１ＳＲＡＭセル１１１の出力インピーダンスより高い第１インピーダンスにする。これにより、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータ転送を確実に行うことができる。このとき、制御回路１３０は、第１ＳＲＡＭセル１１１、第２ＳＲＡＭセル１１６およびＭＯＳトランジスタ１２０，１２１のレプリカ回路によって生成した電圧ＶFBで第２ＳＲＡＭセル１１６を駆動することによって、複数の画素回路１１０におけるＳＲＡＭセルの製造誤差や電源電圧の変動があっても第２ＳＲＡＭセル１１６の出力インピーダンスを精度よく第１インピーダンスにし、データ転送をより確実に行うことができる。
【００５２】
また、制御回路１３０は、スイッチ１３９を制御することにより、第１期間において、第２ＳＲＡＭセル１１６の出力インピーダンスを、第１期間における第２ＳＲＡＭセル１１６の出力インピーダンス（第１インピーダンス）より低い第２インピーダンスにする。これにより、第２ＳＲＡＭセル１１６から液晶画素１１９を高電圧により駆動することができる。このとき、制御回路１３０は、液晶画素１１９を駆動可能な電圧ＶDDHで第２ＳＲＡＭセル１１６を駆動することによって第２ＳＲＡＭセル１１６の出力インピーダンスを第２インピーダンスに制御することができる。
【００５３】
また、制御回路１３０は、液晶表示回路１００における複数の画素回路１１０において共有される。すなわち、１個の制御回路１３０は、複数の画素回路１１０のそれぞれについて、ＭＯＳトランジスタ１２０，１２１のオン／オフの切り替えと、第２ＳＲＡＭセル１１６の出力能力と、を制御する。
【００５４】
たとえば、液晶表示回路１００の全ての画素回路１１０に対して１個の制御回路１３０が設けられる。または、液晶表示回路１００の画素回路１１０を複数のグループに分け、グループごとに制御回路１３０が設けられてもよい。これにより、制御回路１３０を設けることによる装置の大型化や消費電力の増加を抑えることができる。
【００５５】
このように、液晶表示回路１００によれば、第２ＳＲＡＭセル１１６によって画像の表示を行っている期間（第１期間）において、第１ＳＲＡＭセル１１１へのデータ書き込みを行うことができる。このため、現在の表示内容から次の表示内容に切り替わるまでに要する時間を短くすることができる。また、周辺回路から第１ＳＲＡＭセル１１１までの回路を低電圧で動作させることができるため、画素回路１１０の動作に要する消費電力を抑えることができる。また、高耐圧素子の数を少なくすることができるため、面積効率の悪化を抑えることができる。
【００５６】
（実施の形態１にかかる液晶表示回路を適用した液晶表示装置）
図３は、実施の形態１にかかる液晶表示回路を適用した液晶表示装置の一例を示す図である。図１に示した液晶表示回路１００は、たとえば図３に示す液晶表示装置３００に適用することができる。図３に示すように、液晶表示装置３００は、液晶表示部３１０と、バイアス回路３２０と、周辺回路３３０と、を備える。
【００５７】
液晶表示部３１０は、たとえば、複数の信号線および複数の走査線を有し、複数の信号線および複数の走査線の交差に対応してマトリクス状に画素回路１１０が配置された液晶表示部である。また、液晶表示部３１０は、複数の信号線および複数の走査線へ入力された各信号に応じた画像をマトリクス状の画素回路１１０により表示する。
【００５８】
たとえば、液晶表示部３１０には、ＬＣＯＳ等の液晶パネルを用いることができる。また、たとえば、液晶表示部３１０における列方向のカラム（Ｃｏｌｕｍｎ）ラインが信号線であり、液晶表示部３１０における行方向のロウ（Ｒｏｗ）ラインが走査線である。
【００５９】
バイアス回路３２０においては、液晶表示部３１０のロウ（行）ごとに、そのロウに設けられた複数の画素回路１１０と接続するように制御回路１３０が設けられている。たとえば、液晶表示部３１０の第ｎ行目における複数の画素回路１１０には、バイアス回路３２０における第ｎの制御回路１３０が接続される。
【００６０】
ただし、画素回路１１０と制御回路１３０との関係はこれに限らず、たとえばバイアス回路３２０には制御回路１３０を１個だけ設け、その制御回路１３０に液晶表示部３１０の全ての画素回路１１０を接続してもよい。また、液晶表示部３１０のカラム（列）ごとに制御回路１３０を設けてもよい。
【００６１】
周辺回路３３０には、液晶表示部３１０に画像を表示させるためのデータおよびクロックが入力される。たとえば、周辺回路３３０は、タイミング制御部３３１と、ロウ選択部／ロウドライバ３３２と、カラム選択部３３３と、カラムドライバ３３４と、スイッチ制御部３３５と、を備える。
【００６２】
タイミング制御部３３１は、周辺回路３３０へ入力されたクロックに基づいて、ロウ選択部／ロウドライバ３３２、カラム選択部３３３およびカラムドライバ３３４における各動作タイミングを制御する。
【００６３】
ロウ選択部／ロウドライバ３３２は、タイミング制御部３３１からの制御に基づいて、液晶表示部３１０の行（Ｒｏｗ）ごとに設けられた走査線のいずれかに信号を入力することにより、液晶表示部３１０における書き換え対象の行を設定する。
【００６４】
カラム選択部３３３は、周辺回路３３０へ入力されたデータに基づいて、液晶表示部３１０の列（Ｃｏｌｕｍｎ）ごとに設けられた信号線へ入力する各データ信号をカラムドライバ３３４へ出力する。カラムドライバ３３４は、カラム選択部３３３から出力された各データ信号を、液晶表示部３１０の列ごとに設けられた信号線へ入力する。これにより、液晶表示部３１０に対して各列の書き換えが指示される。このとき、実際に書き換えられる液晶表示部３１０の画素回路１１０は、ロウ選択部／ロウドライバ３３２によって書き換え対象として設定された行における各列の画素回路１１０である。
【００６５】
スイッチ制御部３３５は、制御回路１３０におけるスイッチ１３１，１３９（図１，図２参照）の制御を行う。具体的には、スイッチ制御部３３５は、第１期間においてはスイッチ１３１，１３９を図１に示した状態に設定する。また、スイッチ制御部３３５は、第２期間においてはスイッチ１３１，１３９を図２に示した状態に設定する。
【００６６】
液晶表示部３１０には、たとえば画素回路１１０のインバータ１１２，１１３のＭＯＳトランジスタなどを駆動するための電圧ＶDDが供給される。電圧ＶDDは、たとえば図１に示したインバータ１１２，１１３のＭＯＳトランジスタやＭＯＳトランジスタ１１４，１１５を破壊しない程度の電圧（一例としては１．８［Ｖ］）である。
【００６７】
バイアス回路３２０には、スイッチ１３１，１３９やＭＯＳトランジスタ１３２へ入力される電圧ＶDDHと、たとえば制御回路１３０のインバータ１３３を駆動するための電圧ＶDDと、が供給される。電圧ＶDDHは、画素回路１１０の液晶駆動に要する電圧であって、電圧ＶDDより高い電圧（一例としては５［Ｖ］）である。周辺回路３３０には電圧ＶDDが供給される。
【００６８】
図３に示した液晶表示装置３００は、液晶表示部３１０を用いて画像を表示する液晶表示装置であるが、液晶表示部３１０を用いて光を空間変調する空間光変調装置としての側面を有する。たとえば、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリにおいて、光を空間変調することによって画像を生成する空間光変調装置として液晶表示装置３００を用いることができる。ただし、液晶表示装置３００は、ホログラフィックメモリに限らず、たとえばプロジェクタや電子式ビューファインダ等にも適用可能である。
【００６９】
（実施の形態１にかかる液晶表示装置の動作タイミング）
図４は、実施の形態１にかかる液晶表示装置の動作タイミングの一例を示す図である。ここでは図３に示した液晶表示装置３００をホログラフィックメモリに適用する場合について説明する。図４において、横軸は時間を示す。フレーム期間４０１は、液晶表示装置３００による表示の１フレーム分の期間である。液晶表示装置３００は、フレーム期間４０１ごとに表示内容を切り替える。
【００７０】
データ４１１〜４１３，…は、各フレームにおいて周辺回路３３０から画素回路１１０へ入力されるデータである。データ４１１〜４１３，…の電圧は、たとえば電圧ＶDD（一例としては１．８［Ｖ］）である。データ入力期間４２１は、データ４１１〜４１３，…が画素回路１１０へ入力される期間である。
【００７１】
制御電圧４３０は、スイッチ１３９から制御端子１２２へ入力される制御電圧ＶCである。制御電圧４３０は、スイッチ１３９の設定によって、電圧ＶDDH（一例としては５［Ｖ］）と、電圧ＶFB（一例としては１．８［Ｖ］）と、に切り替えられる（図１，図２参照）。
【００７２】
液晶表示装置３００をホログラフィックメモリに適用する場合は、転送期間４２２、液晶応答期間４２３、記録メディア書込期間４２４が周期的に繰り返される。転送期間４２２は、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へデータが転送される第２期間である。転送期間４２２（第２期間）においては、スイッチ１３９が図２に示した状態に設定され、制御電圧４３０は電圧ＶFBとなる。
【００７３】
液晶応答期間４２３は、転送期間４２２において第２ＳＲＡＭセル１１６に書き込まれたデータに対する液晶画素１１９の液晶表示の応答期間である。記録メディア書込期間４２４は、液晶応答期間４２３の後に、液晶画素１１９により液晶表示された情報がホログラフィックメモリの記録メディアに書き込まれる期間である。
【００７４】
すなわち、液晶応答期間４２３および記録メディア書込期間４２４は、液晶画素１１９による液晶表示を行う第１期間である。この液晶応答期間４２３および記録メディア書込期間４２４（第１期間）においては、スイッチ１３９が図１に示した状態に設定され、制御電圧４３０は電圧ＶDDHとなる。
【００７５】
また、この液晶応答期間４２３および記録メディア書込期間４２４（第１期間）において、液晶画素１１９による液晶表示と並行して、データ４１２，４１３，…の第１ＳＲＡＭセル１１１への入力が行われる。これにより、液晶画素１１９による表示内容の切り替えに要する時間を短くすることができる。このため、液晶表示装置３００による表示画面のちらつき等を抑制し、ホログラフィックメモリの記録メディアに対する書き込み精度を向上させることができる。
【００７６】
（実施の形態１にかかる液晶表示回路の他の例）
図５は、実施の形態１にかかる液晶表示回路の他の例を示す図である。図５において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６の設計によっては、制御回路１３０を図５に示すように構成してもよい。
【００７７】
図５に示す構成において、インバータ１３３は、入力に定電圧源が接続されており、たとえば０［Ｖ］の電圧を出力する。インバータ１３４は、差動アンプ１３７の入力（＋）に対してたとえばＶTH−Δの電圧を出力する。インバータ１３５は、入力が接地されており、電圧ＶDD（一例としては１．８［Ｖ］）を出力する。図５に示す液晶表示回路１００の構成においても、図１に示した液晶表示回路１００と同様の効果を得ることができる。
【００７８】
このように、実施の形態１にかかる液晶表示回路１００によれば、第１ＳＲＡＭセル１１１が保持したデータを第２ＳＲＡＭセル１１６へ転送し、第２ＳＲＡＭセル１１６が保持したデータに基づく液晶表示を行うダブルバッファの構成である。これにより、液晶表示の切り替えに要する時間を短縮することができる。
【００７９】
また、液晶表示回路１００によれば、第２ＳＲＡＭセル１１６よりも高電圧への耐性が低いトランジスタによって第１ＳＲＡＭセル１１１を構成することにより、第１ＳＲＡＭセル１１１を小型化することができる。
【００８０】
また、液晶表示回路１００によれば、ＭＯＳトランジスタ１２０，１２１によって、液晶画素１１９による液晶表示および第１ＳＲＡＭセル１１１へのデータの入力が行われる第１期間において第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６の間を遮断することができる。また、液晶表示回路１００によれば、ＭＯＳトランジスタ１２０，１２１によって、第１ＳＲＡＭセル１１１から第２ＳＲＡＭセル１１６へのデータの転送が行われる第２期間において第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間を接続することができる。これにより、第２ＳＲＡＭセル１１６から高電圧の信号により液晶画素１１９を駆動しつつ、第１ＳＲＡＭセル１１１に印加される電圧を低くすることができる。
【００８１】
このため、液晶表示回路１００によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。
【００８２】
（実施の形態２）
（実施の形態２にかかる液晶表示回路の一例）
図６は、実施の形態２にかかる液晶表示回路の一例を示す図である。図６において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図６においては第１期間の状態を示している。図６に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０においては、電圧ＶDDHの電源とスイッチ１３９との間に直列に定電流源６０１が設けられている。
【００８３】
また、スイッチ１３９と画素回路１１０との間の信号線には、容量６０２が並列に接続されている。容量６０２は、一端がスイッチ１３９と画素回路１１０との間の信号線に接続され、他端が接地されている。
【００８４】
定電流源６０１および容量６０２により、所定の時定数を有するＩＣ回路が構成される。これにより、第２期間から第１期間へ切り替わる際に、制御端子１２２へ入力される制御電圧ＶCの変化を滑らか（たとえばランプ状）にし、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHへ急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。
【００８５】
（実施の形態２にかかる液晶表示回路の他の例）
図７は、実施の形態２にかかる液晶表示回路の他の例を示す図である。図７において、図６に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図７においては第１期間の状態を示している。図７に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０は、図６に示した定電流源６０１に代えて抵抗７０１を備えていてもよい。
【００８６】
図７に示す構成では、抵抗７０１および容量６０２により所定の時定数を有するＲＣ回路が構成される。これにより、図６に示した構成と同様に、第２期間から第１期間へ切り替わる際に、制御端子１２２へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHに急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。
【００８７】
（実施の形態２にかかる液晶表示回路のさらに他の例）
図８は、実施の形態２にかかる液晶表示回路のさらに他の例を示す図である。図８において、図６に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図８においては第１期間の状態を示している。図８に示すように、実施の形態２にかかる液晶表示回路１００の制御回路１３０は、容量６０２と画素回路１１０との間にバッファ８０１を備えていてもよい。
【００８８】
バッファ８０１は、スイッチ１３９の出力であるアナログ電圧信号をインピーダンス変換し、制御電圧ＶCとして出力（バッファリング）するものであり、この制御電圧ＶCを画素回路１１０へ出力する。これにより、容量６０２の容量値を小さくしても、画素回路１１０へ入力される制御電圧ＶCが電圧ＶFBから電圧ＶDDHに急激に切り替わることを回避することができる。容量６０２の容量値を小さくすることにより、液晶表示回路１００の消費電力を低減することができる。
【００８９】
また、図８に示した液晶表示回路１００の構成において、図７に示したように、定電流源６０１に代えて抵抗７０１を設ける構成としてもよい。この場合も、図８に示した構成と同様に、容量６０２の容量値を小さくすることが可能になり、液晶表示回路１００の消費電力を低減することができる。
【００９０】
このように、実施の形態２にかかる液晶表示回路１００によれば、第２ＳＲＡＭセル１１６へ液晶画素１１９を駆動可能な制御電圧を入力する信号線に、直列に設けられた定電流源６０１または抵抗７０１と、並列に設けられた容量６０２と、を設けることにより、所定の時定数を有するＩＣ回路またはＲＣ回路を構成することができる。これにより、第２期間から第１期間へ切り替わる際に、第２ＳＲＡＭセル１１６を駆動する制御電圧ＶCが急激に切り替わることを回避することができる。このため、制御電圧ＶCの急激な変化による第２ＳＲＡＭセル１１６のデータの揮発を回避することができる。
【００９１】
また、第２ＳＲＡＭセル１１６へ液晶画素１１９を駆動可能な制御電圧を入力する信号線における容量６０２と第２ＳＲＡＭセル１１６との間にバッファ８０１を設けることにより、容量６０２の容量値を小さくすることが可能になり、液晶表示回路１００の消費電力を低減することができる。
【００９２】
また、図６〜図８に示した液晶表示回路１００の構成において、図５に示したように、インバータ１３３の入力に定電圧源を接続し、インバータ１３４がＶTH−Δの電圧を出力し、インバータ１３５の入力を接地する構成としてもよい。
【００９３】
（実施の形態３）
（実施の形態３にかかる液晶表示回路）
図９は、実施の形態３にかかる液晶表示回路の一例を示す図である。図９において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図９においては第１期間の状態を示している。図９に示すように、実施の形態３にかかる液晶表示回路１００の制御回路１３０は、図１，図２に示したＭＯＳトランジスタ１３２、インバータ１３３〜１３５、差動アンプ１３７およびバッファ１３８に代えて定電圧源９０１を備えていてもよい。
【００９４】
定電圧源９０１は、図１に示した電圧ＶFBに代えて、電圧ＶDDHより低い定電圧（たとえばＶDD）をスイッチ１３９へ入力する。これにより、スイッチ１３９の設定により、液晶表示回路１００へ出力される制御電圧ＶCを、電圧ＶDDHと電圧ＶDDとのいずれかに切り替えることができる。
【００９５】
このため、たとえば図１に示した構成と比べて簡単な構成によって、第２ＳＲＡＭセル１１６の出力能力が第１ＳＲＡＭセル１１１の出力能力より弱く（出力インピーダンスが高く）なるように制御することができる。したがって、たとえば液晶表示回路１００の小型化や、液晶表示回路１００の消費電力の低減を図ることができる。
【００９６】
このように、実施の形態３にかかる液晶表示回路１００によれば、定電圧源９０１を用いた簡単な構成によって制御回路１３０を実現することができる。これにより、液晶表示回路１００の小型化や、液晶表示回路１００の消費電力の低減を図ることができる。
【００９７】
また、図９に示した液晶表示回路１００の構成において、図５に示したように、インバータ１３３の入力に定電圧源を接続し、インバータ１３４がＶTH−Δの電圧を出力し、インバータ１３５の入力を接地する構成としてもよい。また、図９に示した液晶表示回路１００の構成において、図６〜図８に示したように、定電流源６０１（または抵抗７０１）、容量６０２やバッファ８０１を設ける構成としてもよい。
【００９８】
（実施の形態４）
図１０は、実施の形態４にかかる液晶表示回路の一例を示す図である。図１０において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図１０においては第１期間の状態を示している。図１０に示すように、実施の形態４にかかる液晶表示回路１００の制御回路１３０は、図１，図２に示したＭＯＳトランジスタ１３２、インバータ１３３〜１３５、差動アンプ１３７およびバッファ１３８を省いた構成としてもよい。この場合は画素回路１１０の制御端子１２２を省いた構成としてもよい。
【００９９】
すなわち、上述した液晶表示回路１００の例においては、制御回路１３０が制御電圧ＶCを生成する構成としていたが、この限りではない。たとえば、第２ＳＲＡＭセル１１６を構成する高耐圧素子の能力が、第１ＳＲＡＭセル１１１を構成する標準耐圧素子の能力に比べて低い場合などは、制御回路１３０をより簡素な構成とすることが可能である。たとえば、図１０に示すように、スイッチ１３１のみで制御回路１３０を構成することが可能となる。
【０１００】
この場合は、第１ＳＲＡＭセル１１１の出力インピーダンスに対して、第２ＳＲＡＭセル１１６の出力インピーダンスが十分に高くなるようにＳＲＡＭを構成できるため、ＭＯＳトランジスタ１２０，１２１を導通するだけで第２ＳＲＡＭセル１１６のデータを第１ＳＲＡＭセル１１１へ転送することが可能となる。
【０１０１】
このように、実施の形態４にかかる液晶表示回路１００によれば、上述した実施の形態１〜３にかかる液晶表示回路１００と同様に、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。
【０１０２】
（各実施の形態にかかる第２ＳＲＡＭセル）
図１１は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの一例を示す図である。図１２は、各実施の形態にかかる液晶表示回路の第２ＳＲＡＭセルの他の例を示す図である。上述した実施の形態１〜４にかかる第２ＳＲＡＭセル１１６は、たとえば図１１や図１２に示す構成とすることができる。図１１，図１２に示すＭＯＳトランジスタ１１０１，１１０２は、第２ＳＲＡＭセル１１６のインバータ１１７を構成するＭＯＳトランジスタである。
【０１０３】
たとえば、図１１に示す例のように、第２ＳＲＡＭセル１１６の動作電源を制御電圧ＶCとすることが好ましい。これにより、第２ＳＲＡＭセル１１６の出力インピーダンスを可変とすることができる。または、図１２に示す例のように、第２ＳＲＡＭセル１１６の動作電源を制御電圧ＶCとし、かつ第２ＳＲＡＭセル１１６を構成するＣＭＯＳインバータのＰＭＯＳ素子（ＭＯＳトランジスタ１１０１）のＮウェルを電圧ＶDDHに固定することで基板バイアスがかかる構成としてもよい。
【０１０４】
図１１，図１２に示した構成によれば、たとえば上述した実施の形態１〜３において、制御電圧ＶCを変化させることにより、第２ＳＲＡＭセル１１６のＣＭＯＳトランジスタに印加されるゲート−ソース間の電圧が変化する。このため、制御電圧ＶCを変化させることにより、結果として第２ＳＲＡＭセル１１６の出力インピーダンスを変化させることが可能となる。
【０１０５】
なお、上述した各実施の形態において、第１ＳＲＡＭセル１１１と第２ＳＲＡＭセル１１６との間の接続／遮断を切り替えるスイッチとしてＭＯＳトランジスタ１２０，１２１を用いる構成について説明したが、このスイッチにはＭＯＳトランジスタに限らず各種のオン／オフスイッチを用いることができる。
【０１０６】
また、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれには、ｐ型やｎ型などのＣＭＯＳ型のＳＲＡＭセルを用いることができる。また、第１ＳＲＡＭセル１１１および第２ＳＲＡＭセル１１６のそれぞれは、ＣＭＯＳ型のＳＲＡＭセルに限らず、たとえば抵抗負荷型のＳＲＡＭなどであってもよい。
【０１０７】
また、液晶画素１１９と直接接続されていない第１ＳＲＡＭセル１１１に代えて、ＤＲＡＭ型などのメモリセルを用いてもよい。たとえば第１ＳＲＡＭセル１１１に代えてＤＲＡＭ型のメモリセルを用いる場合は、ＤＲＡＭ型のメモリセルから第２ＳＲＡＭセル１１６へデータを転送するために、ＤＲＡＭ型のメモリセルから転送されたデータ（正転データ）から反転データを生成するインバータを画素回路１１０に設ける。
【０１０８】
また、この場合は、ＤＲＡＭ型のメモリセルと第２ＳＲＡＭセル１１６との間に、インピーダンス変換を行うバッファを設けてもよい。また、この場合は、第１ＳＲＡＭセル１１１のレプリカ回路（インバータ１３３，１３４）に代えて、ＤＲＡＭ型のメモリセル、反転データを生成するインバータ、およびインピーダンス変換を行うバッファのレプリカ回路を制御回路１３０に設けてもよい。
【０１０９】
以上説明したように、液晶表示装置によれば、液晶表示の切り替えに要する時間を短縮しつつ、１画素あたりの面積および消費電力の低減を図ることができる。
【産業上の利用可能性】
【０１１０】
以上のように、本発明にかかる液晶表示装置は、ＬＣＯＳなどの液晶パネルを用いて画像を表示する液晶表示装置に有用であり、特に、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリに適している。
【符号の説明】
【０１１１】
１００  液晶表示回路
１１０  画素回路
１１１  第１ＳＲＡＭセル
１１２，１１３，１１７，１１８，１３３〜１３５  インバータ
１１４，１１５，１２０，１２１，１３２，１１０１，１１０２  ＭＯＳトランジスタ
１１６  第２ＳＲＡＭセル
１１９  液晶画素
１２２，１３６  制御端子
１３０  制御回路
１３１，１３９  スイッチ
１３７  差動アンプ
１３８，８０１  バッファ
３００  液晶表示装置
３１０  液晶表示部
３２０  バイアス回路
３３０  周辺回路
３３１  タイミング制御部
３３２  ロウ選択部／ロウドライバ
３３３  カラム選択部
３３４  カラムドライバ
３３５  スイッチ制御部
４０１  フレーム期間
４１１〜４１３  データ
４２１  データ入力期間
４２２  転送期間
４２３  液晶応答期間
４２４  記録メディア書込期間
４３０  制御電圧
６０１  定電流源
６０２  容量
７０１  抵抗
９０１  定電圧源
【図１】
0006753670.tif 000002
【図２】
0006753670.tif 000003
【図３】
0006753670.tif 000004
【図４】
0006753670.tif 000005
【図５】
0006753670.tif 000006
【図６】
0006753670.tif 000007
【図７】
0006753670.tif 000008
【図８】
0006753670.tif 000009
【図９】
0006753670.tif 000010
【図１０】
0006753670.tif 000011
【図１１】
0006753670.tif 000012
【図１２】
0006753670.tif 000013