(57)【特許請求の範囲】
【請求項１】
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を備え、
前記接続部は、前記半導体層の前記面側に設けられた第１の配線層に形成され、
前記第１の配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている
固体撮像装置。
【請求項２】
前記第１の半導体素子は、前記半導体層における前記面とは反対側の面に設けられた第２の配線層をさらに有し、
前記半導体層を貫通する前記貫通ビアは、前記第２の配線層内に設けられた配線に接続されている
請求項１に記載の固体撮像装置。
【請求項３】
前記接続部はランド構造とされており、前記接続部と、前記第２の半導体素子に設けられたマイクロバンプとを接続することで、前記第２の半導体素子が前記第１の半導体素子に実装されている
請求項１に記載の固体撮像装置。
【請求項４】
前記貫通ビアの前記面側の端に設けられた電極、前記接続部、および前記接続配線は、前記第１の配線層に形成され、
前記半導体層における前記接続部直下の領域には、前記接続部の前記接続配線および前記電極に対する段差を低減させるための溝が形成されている
請求項１に記載の固体撮像装置。
【請求項５】
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を備え、
前記接続部は、前記半導体層の前記面側に設けられた配線層に形成され、
前記配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている
固体撮像装置の製造方法であって、
前記シールドメタルを形成し、
前記半導体層に前記貫通ビアを形成するとともに、前記面に前記接続配線を形成し、
前記配線層に前記接続部を形成し、
前記第１の半導体素子に前記第２の半導体素子を実装する
ステップを含む製造方法。
【請求項６】
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を有する固体撮像装置を備え、
前記接続部は、前記半導体層の前記面側に設けられた配線層に形成され、
前記配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は固体撮像装置および製造方法、並びに電子機器に関し、特に、より簡単に小型な固体撮像装置を得ることができるようにした固体撮像装置および製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、入射した光を光電変換する画素部と、信号処理を行う周辺回路部とからなる固体撮像装置が知られている。このような固体撮像装置では、画素部のサイズは固体撮像装置の搭載製品の光学系によってほぼ固定サイズとなるのに対し、周辺回路部はプロセス世代を進化させるとスケーリングされ、小型化および低コスト化することが可能である。
【０００３】
また、プロセス工程には画素部にしか必要ない工程や、周辺回路部にしか必要ない工程が多数ある。そのため、画素部と周辺回路部を別々のウェハで製造し、それぞれ最適なサイズでウェハを個片化して得られた半導体素子同士を貼り合わせる方が、低コストで固体撮像装置を製造できる可能性がある。
【０００４】
このように画素部と周辺回路部とを別素子に分割し、CoC（Chip on Chip）積層する技術を適用した固体撮像装置としては、表面照射型センサを構成するセンサ半導体素子の受光面上における画素外の領域に、周辺回路部である周辺回路半導体素子をフリップチップ実装する構造のものが提案されている（例えば、特許文献１参照）。
【０００５】
また、周辺回路半導体素子上に、受光面反対面に電極を有する裏面照射型センサを構成するセンサ半導体素子を積層する構造の固体撮像装置も提案されている（例えば、特許文献２および特許文献３参照）。
【０００６】
このように、固体撮像装置において、センサ半導体素子と周辺回路半導体素子をCoCする積層構造として、周辺回路半導体素子をセンサ半導体素子の受光面側に積層する構造と、周辺回路半導体素子をセンサ半導体素子の非受光面に積層する構造とが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特願２０１０−５４３７９９号公報
【特許文献２】特許第５０８３２７２号公報
【特許文献３】特許第４９４０６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら上述した技術では、より簡単に小型な固体撮像装置を得ることは困難であった。
【０００９】
例えば、センサ半導体素子の受光面側に周辺回路半導体素子を積層する構造では、光電変換を行う画素部の領域の外側に、周辺回路半導体素子を積層するのに必要な領域を確保する必要がある。このとき、センサ半導体素子が表面照射型である場合にはセンサ半導体素子における周辺回路半導体素子実装部分の下側の領域には回路配置が可能である。
【００１０】
しかし、センサ半導体素子が裏面照射型である場合、センサ半導体素子における周辺回路半導体素子実装部直下に、センサ半導体素子の配線と周辺回路半導体素子の接続部の電極とを接続する、半導体層を貫通するビアを形成すると、そのビアの部分が回路配置できないビア専用領域となる。この場合、センサ半導体素子にビア専用領域が追加で必要となり、小型な固体撮像装置を得ることができないだけでなく、低コスト化にも不利となる。
【００１１】
また、裏面照射型のセンサ半導体素子の非受光面、つまり受光面とは反対側の面に周辺回路半導体素子を積層する構造では、周辺回路半導体素子はセンサ半導体素子の画素部領域下に配置可能であるため、センサ半導体素子を小型化することができる。
【００１２】
しかし、この場合、十分な強度を確保するためにセンサ半導体素子に支持基板を設ける必要があり、センサ半導体素子の非受光面側に設けられた支持基板を薄層化した後、その支持基板に、センサ半導体素子と周辺回路半導体素子を接続する半導体素子間接続電極を引き出すための貫通ビアを形成することが困難であった。すなわち、支持基板に貫通ビアを形成するプロセスは困難であり、貫通ビアの直径も大きくなってしまう。
【００１３】
本技術は、このような状況に鑑みてなされたものであり、より簡単に小型な固体撮像装置を得ることができるようにするものである。
【課題を解決するための手段】
【００１４】
本技術の一側面の固体撮像装置は、入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線とを有する第１の半導体素子と、前記接続部により前記第１の半導体素子に実装された第２の半導体素子とを備え、前記接続部は、前記半導体層の前記面側に設けられた第１の配線層に形成され、前記第１の配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている。
【００１５】
前記第１の半導体素子には、前記半導体層における前記面とは反対側の面に第２の配線層をさらに設け、前記半導体層を貫通する前記貫通ビアは、前記第２の配線層内に設けられた配線に接続されているようにすることができる。
【００１６】
前記接続部をランド構造とし、前記接続部と、前記第２の半導体素子に設けられたマイクロバンプとを接続することで、前記第２の半導体素子が前記第１の半導体素子に実装されているようにすることができる。
【００１８】
前記貫通ビアの前記面側の端に設けられた電極、前記接続部、および前記接続配線を、前記第１の配線層に形成し、前記半導体層における前記接続部直下の領域に、前記接続部の前記接続配線および前記電極に対する段差を低減させるための溝を形成することができる。
【００１９】
本技術の一側面の製造方法は、入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線とを有する第１の半導体素子と、前記接続部により前記第１の半導体素子に実装された第２の半導体素子とを備え、前記接続部は、前記半導体層の前記面側に設けられた配線層に形成され、前記配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている固体撮像装置の製造方法であって、前記シールドメタルを形成し、前記半導体層に前記貫通ビアを形成するとともに、前記面に前記接続配線を形成し、前記配線層に前記接続部を形成し、前記第１の半導体素子に前記第２の半導体素子を実装するステップを含む。
【００２０】
本技術の一側面の電子機器は、入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線とを有する第１の半導体素子と、前記接続部により前記第１の半導体素子に実装された第２の半導体素子とを有する固体撮像装置を備え、前記接続部は、前記半導体層の前記面側に設けられた配線層に形成され、前記配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている。
【００２１】
本技術の一側面においては、入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線とを有する第１の半導体素子に、前記接続部により第２の半導体素子が実装される。また、前記接続部は、前記半導体層の前記面側に設けられた配線層に形成され、前記配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられる。
【発明の効果】
【００４５】
本技術の一側面によれば、より簡単に小型な固体撮像装置を得ることができる。
【図面の簡単な説明】
【００４６】
【図１】固体撮像装置の構成例を示す図である。
【図２】固体撮像装置のより詳細な構成例を示す図である。
【図３】製造処理を説明するフローチャートである。
【図４】固体撮像装置の製造工程について説明する図である。
【図５】固体撮像装置の製造工程について説明する図である。
【図６】固体撮像装置の製造工程について説明する図である。
【図７】固体撮像装置の製造工程について説明する図である。
【図８】固体撮像装置の製造工程について説明する図である。
【図９】センサ半導体素子のより詳細な構成例を示す図である。
【図１０】製造処理を説明するフローチャートである。
【図１１】固体撮像装置の製造工程について説明する図である。
【図１２】固体撮像装置の製造工程について説明する図である。
【図１３】固体撮像装置の製造工程について説明する図である。
【図１４】固体撮像装置の製造工程について説明する図である。
【図１５】固体撮像装置の製造工程について説明する図である。
【図１６】固体撮像装置の製造工程について説明する図である。
【図１７】センサ半導体素子のより詳細な構成例を示す図である。
【図１８】製造処理を説明するフローチャートである。
【図１９】固体撮像装置の製造工程について説明する図である。
【図２０】固体撮像装置の製造工程について説明する図である。
【図２１】固体撮像装置の製造工程について説明する図である。
【図２２】固体撮像装置の製造工程について説明する図である。
【図２３】固体撮像装置の製造工程について説明する図である。
【図２４】固体撮像装置の構成例を示す図である。
【図２５】固体撮像装置のより詳細な構成例を示す図である。
【図２６】製造処理を説明するフローチャートである。
【図２７】固体撮像装置の製造工程について説明する図である。
【図２８】固体撮像装置の製造工程について説明する図である。
【図２９】固体撮像装置の製造工程について説明する図である。
【図３０】製造処理を説明するフローチャートである。
【図３１】固体撮像装置の製造工程について説明する図である。
【図３２】固体撮像装置の製造工程について説明する図である。
【図３３】固体撮像装置の製造工程について説明する図である。
【図３４】固体撮像装置の構成例を示す図である。
【図３５】固体撮像装置の構成例を示す図である。
【図３６】固体撮像装置のより詳細な構成例を示す図である。
【図３７】製造処理を説明するフローチャートである。
【図３８】固体撮像装置の製造工程について説明する図である。
【図３９】固体撮像装置の製造工程について説明する図である。
【図４０】固体撮像装置の製造工程について説明する図である。
【図４１】固体撮像装置の構成例を示す図である。
【図４２】固体撮像装置のより詳細な構成例を示す図である。
【図４３】固体撮像装置の構成例を示す図である。
【図４４】製造処理を説明するフローチャートである。
【図４５】固体撮像装置の製造工程について説明する図である。
【図４６】固体撮像装置の製造工程について説明する図である。
【図４７】固体撮像装置の製造工程について説明する図である。
【図４８】固体撮像装置の製造工程について説明する図である。
【図４９】固体撮像装置の製造工程について説明する図である。
【図５０】固体撮像装置の構成例を示す図である。
【図５１】固体撮像装置の構成例を示す図である。
【図５２】製造処理を説明するフローチャートである。
【図５３】固体撮像装置の製造工程について説明する図である。
【図５４】固体撮像装置の製造工程について説明する図である。
【図５５】固体撮像装置の製造工程について説明する図である。
【図５６】固体撮像装置の製造工程について説明する図である。
【図５７】固体撮像装置の製造工程について説明する図である。
【図５８】固体撮像装置の構成例を示す図である。
【図５９】固体撮像装置の構成例を示す図である。
【図６０】撮像装置の構成例を示す図である。
【図６１】固体撮像装置を使用する使用例を示す図である。
【発明を実施するための形態】
【００４７】
以下、図面を参照して、本技術を適用した実施の形態について説明する。
【００４８】
〈第１の実施の形態〉
〈固体撮像装置の構成例〉
本技術は、裏面照射型の固体撮像装置において、ピッチ（直径）が大きく異なる貫通ビアとランド電極、およびそれらの貫通ビアとランド電極間を接続する再配線の組み合わせにより半導体素子の面積効率を高めることで、より簡単に小型な固体撮像装置を得ることができるようにするものである。
【００４９】
ここで、裏面照射型の固体撮像装置とは、被写体からの光を入射させる受光面、つまり光を集光するオンチップレンズと、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に、被写体からの光を受光するフォトダイオード等の光電変換素子が設けられている構成の固体撮像装置である。逆に、表面照射型の固体撮像装置とは、オンチップレンズと光電変換素子との間に配線層が設けられている構造の固体撮像装置である。
【００５０】
まず、本技術を適用した固体撮像装置の構成例について説明する。図１は、本技術を適用した固体撮像装置の一実施の形態の構成例を示す図である。
【００５１】
固体撮像装置１１は、例えばCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどからなる裏面照射型のイメージセンサであり、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮影する。
【００５２】
固体撮像装置１１は、センサ半導体素子２１上に、信号処理を行う各種の信号処理回路が形成された図示せぬロジック半導体素子がフリップチップ実装された積層型固体撮像装置である。
【００５３】
センサ半導体素子２１の有効画素領域２２には、複数の画素が行列状に並べられて設けられており、各画素は、被写体からの光を受光して光電変換する光電変換素子、光電変換素子で得られた電荷を蓄積する電荷蓄積部や、複数の電界効果トランジスタなどからなる画素回路から構成されている。また、センサ半導体素子２１における有効画素領域２２外の領域である周辺領域２３には、上述したロジック半導体素子が実装される。
【００５４】
このような固体撮像装置１１の一部分を拡大すると、例えば図２に示すようになっている。なお、図２において、矢印A11に示す図は、固体撮像装置１１の一部を図１における場合と同じ方向から見た図であり、矢印A12に示す図は、矢印A11に示す固体撮像装置１１の部分を、図中、下から上方向に見たときの断面図である。但し、矢印A11に示す図ではセンサ半導体素子２１上に実装されたロジック半導体素子は図示されていない。
【００５５】
矢印A11に示す図では、センサ半導体素子２１上の有効画素領域２２の図中、右側には周辺領域２３が設けられている。この周辺領域２３には、ピッチ（直径）が5μm程度である貫通ビアが複数設けられた領域R11と、ピッチ（直径）が40μm程度である、ロジック半導体素子を実装するためのランド電極が複数設けられた領域R12とが設けられている。
【００５６】
例えば、領域R11には、センサ半導体素子２１を構成する複数の層を貫通する、ピッチが5μm程度の貫通ビア５１が設けられており、貫通ビア５１の端には、配線接続のための電極５２が設けられている。領域R11には、貫通ビア５１とともに、貫通ビア５１と同様の貫通ビアが集中して複数設けられている。
【００５７】
領域R12には、ロジック半導体素子を実装するための接続部であるランド電極５３が設けられている。このランド電極５３のピッチ（幅）は40μm程度であり、ランド電極５３は、電極５４と、その電極５４の上部に設けられたメタル層５５とからなるランド構造の電極である。領域R12には、ランド電極５３とともに、ランド電極５３と同様のランド電極が集中して複数設けられている。
【００５８】
また、周辺領域２３では、各貫通ビアの端に設けられた電極と、ランド電極を構成する電極とが配線により接続されている。例えば、貫通ビア５１の端に設けられた電極５２と、ランド電極５３を構成する電極５４とが接続配線である配線５６により接続されている。
【００５９】
さらに、領域R11に設けられた各貫通ビアは、垂直信号線により有効画素領域２２内の画素と接続されている。例えば貫通ビア５１の電極５２側とは反対側の端に設けられた電極は、垂直信号線５７により、有効画素領域２２内の１つの画素に接続されている。この垂直信号線５７は、接続先である画素から画素信号を読み出すための信号線である。
【００６０】
このようなセンサ半導体素子２１の断面は、矢印A12に示すようになっている。すなわち、センサ半導体素子２１には支持基板６１が貼り合わせられており、またセンサ半導体素子２１は、半導体層であるシリコン基板６２と、そのシリコン基板６２の両面に設けられた配線層６３および配線層６４とから構成されている。
【００６１】
また、センサ半導体素子２１の受光面、つまり図中、上側の面には、被写体から入射する光を集光するオンチップレンズ６５と、そのオンチップレンズ６５の直下に設けられたカラーフィルタ６６など、画素ごとにオンチップレンズとカラーフィルタが設けられている。さらに、シリコン基板６２における、オンチップレンズ６５とカラーフィルタ６６の直下部分には、光電変換素子６７が設けられている。光電変換素子６７は、オンチップレンズ６５およびカラーフィルタ６６を介して入射した光を光電変換する。そして、光電変換により得られた電荷に対応する電圧信号が、シリコン基板６２内に設けられた電界効果トランジスタ等を介して垂直信号線５７に出力される。
【００６２】
この例では、垂直信号線５７は配線層６４に設けられており、垂直信号線５７は、シリコン基板６２を貫通する貫通ビア５１の配線層６４側の端に設けられた電極６８に接続されている。また、貫通ビア５１の配線層６３側の端に設けられた電極５２、配線５６、およびランド電極５３は、ともに配線層６３に設けられている。
【００６３】
ここで、垂直信号線５７、電極６８、貫通ビア５１、電極５２、配線５６、および電極５４は、例えばCu（銅）などのメタルにより形成されている。また、例えばメタル層５５は、Ta（タンタル）やTaN（窒化タンタル）などから形成されている。
【００６４】
さらに、センサ半導体素子２１の受光面側にある周辺領域２３には、ロジック半導体素子７１がフリップチップ実装されている。
【００６５】
ロジック半導体素子７１は、シリコン基板８１と、そのシリコン基板８１の表面に設けられた配線層８２とからなり、配線層８２には、配線層８２内部に設けられた図示せぬ配線とセンサ半導体素子２１とを接続するためのAl（アルミニウム）のパッド８３が設けられている。また、パッド８３上にはバンプの電極８４が形成されており、さらに電極８４にマイクロバンプ８５が形成され、マイクロバンプ８５とメタル層５５とがギ酸還元等により拡散接続されることで、ロジック半導体素子７１がセンサ半導体素子２１上にフリップチップ実装されている。ここで、バンプの電極８４は、例えばNi（ニッケル）などから形成され、マイクロバンプ８５はSnAg（錫-銀）などのSn系はんだから形成されている。
【００６６】
このような固体撮像装置１１では、センサ半導体素子２１の画素は、垂直信号線５７、電極６８、貫通ビア５１、電極５２、配線５６、およびランド電極５３を介してロジック半導体素子７１に電気的に接続される。
【００６７】
センサ半導体素子２１にロジック半導体素子７１を実装するにあたっては、配線層６４に設けられた垂直信号線５７とロジック半導体素子７１を電気的に接続するために、周辺領域２３におけるロジック半導体素子７１の直下にシリコン基板６２を貫通し、配線層６３と配線層６４とを接続する貫通ビアを設けることも考えられる。
【００６８】
しかし、そのようにすると、センサ半導体素子２１とロジック半導体素子７１を接続するためのパッド８３等のピッチが大きいことから、貫通ビアのピッチも大きくなるため、シリコン基板６２および配線層６４におけるロジック半導体素子７１直下の部分には配線を設けることができなくなってしまう。すなわち、貫通ビア以外のものを設ける空間がなくなってしまう。そうすると配線を設けるための領域を別に設ける必要があるため、センサ半導体素子２１の面積効率が低下し、センサ半導体素子２１のサイズが大きくなってしまう。
【００６９】
そこで、固体撮像装置１１では、ピッチが大きい、つまり幅が広いランド電極５３が、センサ半導体素子２１の受光面側の最上層である配線層６３に設けられるとともに、そのランド電極５３と同じ配線層６３から垂直信号線５７が設けられた配線層６４まで貫通する、よりピッチが小さい、つまり幅が狭い貫通ビア５１が設けられている。また、固体撮像装置１１では、マイクロバンプ８５とランド電極５３の片側はんだ接続プロセスによりロジック半導体素子７１がセンサ半導体素子２１に実装され、垂直信号線５７とロジック半導体素子７１が貫通ビア５１、配線５６、およびランド電極５３により電気的に接続されるようになされている。
【００７０】
こうすることで、周辺領域２３の一部の領域R11に貫通ビア５１を含む複数の貫通ビアを集中させて設けるという簡単な構成で、シリコン基板６２および配線層６４におけるロジック半導体素子７１直下の部分に配線を設けることができるようになる。これにより、周辺領域２３の面積効率を向上させ、センサ半導体素子２１を小型化することができる。
【００７１】
〈製造処理の説明〉
続いて、製造装置が本技術を適用した固体撮像装置を製造する製造処理について説明する。すなわち、以下、図３のフローチャートと、図４乃至図８とを参照して、製造装置による製造処理について説明する。なお、図４乃至図８において対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７２】
ステップＳ１１において、製造装置はセンサウェハ上の複数のセンサ半導体素子のそれぞれとする領域に、光電変換素子や電界効果トランジスタなどからなる画素、つまり画素回路と、それらの画素を電気接続する埋め込み配線とを形成する。
【００７３】
ステップＳ１２において、製造装置はセンサウェハと支持基板とを貼り合わせる。そして、ステップＳ１３において、製造装置はセンサウェハを薄層化する。
【００７４】
これらのステップＳ１１乃至ステップＳ１３の処理により、図４に示すようにセンサ半導体素子１２１が支持基板１２２に貼り合わせられる。
【００７５】
すなわち、矢印B11に示すようにセンサウェハの一部分が１つのセンサ半導体素子１２１を構成するシリコン基板１２３部分とされ、そのシリコン基板１２３に光電変換素子１２４を含む複数の光電変換素子等が形成されて画素とされる。そして、シリコン基板１２３上にCuの配線１２６を含む複数の配線などを有する配線層１２５が形成され、センサ半導体素子１２１の配線層１２５部分と支持基板１２２とが貼り合わせられる。さらに、矢印B12に示すように、センサ半導体素子１２１のシリコン基板１２３部分が薄層化（薄肉化）される。
【００７６】
ここで、センサ半導体素子１２１のシリコン基板１２３および配線層１２５は、それぞれ図２に示したセンサ半導体素子２１のシリコン基板６２および配線層６４に対応し、支持基板１２２は図２に示した支持基板６１に対応する。
【００７７】
ステップＳ１４において、製造装置はシリコン基板に対するエッチングを行い、貫通孔および電極溝を形成し、ステップＳ１５において、製造装置は貫通孔部分および電極溝にCu等の導体を埋め込んで貫通ビア、電極、および接続配線を形成する。
【００７８】
これにより、例えば図５に示すようにシリコン基板１２３の互いに対向する面に設けられた２つの配線層を電気的に接続する貫通ビアや、貫通ビア端部分に設けられた電極、その電極に接続された接続配線などが形成される。
【００７９】
すなわち、図５の矢印B13に示すようにシリコン基板１２３における配線層１２５側とは反対側の面に絶縁膜１３１が形成される。そして、この絶縁膜１３１が設けられた層が、図２における配線層６３に対応する配線層とされる。
【００８０】
その後、絶縁膜１３１やシリコン基板１２３の一部分がエッチングされる。その結果、シリコン基板１２３を貫通し、配線層１２５に形成されているCuの電極１３２まで達する貫通孔１３３や、ロジック半導体素子等の半導体素子へと接続するための接続配線や電極の溝１３４が形成される。
【００８１】
さらに、絶縁膜１３１部分、貫通孔１３３、接続配線や電極の溝１３４に矢印B14に示すように絶縁膜１３５が形成され、貫通孔１３３と溝１３４の部分にCuでめっき処理が施される。また、Cuのめっき部分表面がCMP（Chemical Mechanical Polish）等により研磨（平坦化）され、貫通ビア１３６、電極１３７、接続配線１３８、および電極１３９が形成される。
【００８２】
これらの貫通ビア１３６乃至電極１３９は、図２における貫通ビア５１、電極５２、配線５６、および電極５４に対応する。貫通ビア１３６乃至電極１３９は、複数のセンサ半導体素子１２１が設けられたセンサウェハを、ロジック半導体素子等の半導体素子に電気的に接続するための基板間配線である。
【００８３】
なお、ここではシリコン基板１２３に１つの貫通ビア１３６が図示されているが、実際にはシリコン基板１２３の所定領域に複数の貫通ビアが集中して設けられる。
【００８４】
ステップＳ１６において、製造装置は貫通ビアに接続された接続配線部分や電極部分に絶縁膜を形成するとともに絶縁膜における電極部分をエッチングし、ステップＳ１７において製造装置はエッチングにより露出された部分にバリアメタルを塗布する。
【００８５】
これにより、例えば図６の矢印B15に示すように、シリコン基板１２３における配線層１２５側とは反対側の面に形成された絶縁膜や、電極１３７、接続配線１３８、および電極１３９の部分にさらに絶縁膜１５１が形成される。そして、絶縁膜１５１におけるランド電極が形成される部分、つまり電極１３９の部分がエッチングにより開口されて開口部１５２とされる。
【００８６】
さらに、矢印B16に示すように絶縁膜１５１と、開口部１５２により露出された電極１３９の部分に、TaやTaNなどからなるバリアメタルが塗布されてメタル層１５３が形成され、そのメタル層１５３の上にCuでめっき処理が施され、Cuのメタル層１５４が形成される。
【００８７】
ステップＳ１８において、製造装置はオンチップカラーフィルタおよびオンチップレンズを形成する。
【００８８】
具体的には、例えば図７の矢印B17に示すように、メタル層１５３およびメタル層１５４の一部分がCMP等の研磨により除去され、電極１３９、メタル層１５３、およびメタル層１５４からなるランド電極が形成される。このランド電極は、図２に示したランド電極５３に対応する。特に、電極１３９が図２の電極５４に対応し、メタル層１５３およびメタル層１５４が図２のメタル層５５に対応する。
【００８９】
その後、シリコン基板１２３における配線層１２５側とは反対側の面に形成された絶縁膜やメタル層１５４の部分に絶縁膜１６１が形成される。
【００９０】
また、矢印B18に示すように絶縁膜１６１における画素部分の領域がエッチングされて段差が設けられ、最終的な配線層１６２とされる。この配線層１６２は、図２に示した配線層６３に対応する。
【００９１】
そして、その段差部分に画素ごとにオンチップカラーフィルタ１６３が形成され、さらにオンチップカラーフィルタ１６３部分や絶縁膜１６１の部分に樹脂が塗布されてオンチップレンズ１６４が形成される。
【００９２】
ステップＳ１９において、製造装置はセンサ半導体素子におけるランド電極部分を開口した後、センサウェハを複数の各センサ半導体素子へと個片化し、ステップＳ２０において製造装置は、個片化により得られた各センサ半導体素子にロジック半導体素子を実装する。
【００９３】
例えば図８の矢印B19に示すように配線層１６２にけるランド電極部分、つまりメタル層１５４の部分が露出するように開口されて開口部１７１とされた後、センサウェハが各センサ半導体素子に分離される。すなわちセンサウェハがセンサ半導体素子１２１に個片化される。
【００９４】
そして、矢印B20に示すように開口部１７１において、センサ半導体素子１２１のメタル層１５４部分にロジック半導体素子１７２がフリップチップ実装、すなわちCoC積層される。なお、本明細書では、個片化された素子同士を接続することをCoC積層すると称することとする。この例では、ロジック半導体素子１７２は、シリコン基板１８１と配線層１８２からなり、配線層１８２内にはAlのパッド１８３が設けられている。また、パッド１８３にはバンプの電極１８４が形成されており、電極１８４にはマイクロバンプ１８５が形成されている。ロジック半導体素子１７２のセンサ半導体素子１２１への実装時には、マイクロバンプ１８５とメタル層１５４とが拡散接続される。
【００９５】
ロジック半導体素子１７２を実装するための電極１３９、メタル層１５３、およびメタル層１５４からなるランド電極は、貫通ビア１３６と比べてピッチ（直径）が大きいが、このランド電極はセンサ半導体素子１２１における最もロジック半導体素子１７２側の層（最表面）に設けられている。そのため、センサ半導体素子１２１のシリコン基板１２３および配線層１２５における、ランド電極直下の部分には配線を配置することができ、センサ半導体素子１２１を小型化することができる。
【００９６】
また、センサ半導体素子１２１側のランド電極によりロジック半導体素子１７２を実装（接続）するようにしたことから、センサ半導体素子１２１側では、オンチップレンズ１６４形成後、ロジック半導体素子１７２を実装するのにバンプ加工が必要ない。したがって、バンプ加工により生じるダストがセンサ半導体素子１２１に付着してしまうこともなく、固体撮像装置の歩留まりを向上させることができる。
【００９７】
なお、ロジック半導体素子１７２のシリコン基板１８１乃至マイクロバンプ１８５は、図２に示したシリコン基板８１乃至マイクロバンプ８５に対応する。
【００９８】
このようにしてセンサ半導体素子にロジック半導体素子が実装されて固体撮像装置とされると、製造処理は終了する。
【００９９】
以上のようにして製造装置はセンサ半導体素子のシリコン基板に、より幅が狭い（小さい）貫通ビアを設けるとともに、その貫通ビアに接続され、センサ半導体素子における最もロジック半導体素子側にある配線層に、より幅が広い（大きい）ランド電極を設け、ランド電極にロジック半導体素子を実装する。
【０１００】
このようにすることで、より幅の小さい貫通ビアと、より幅の大きいランド電極を設けるという簡単な構成でセンサ半導体素子の面積効率を向上させ、小型化な固体撮像装置を得ることができる。
【０１０１】
貼り合わせの精度が高く狭ピッチ接続が可能なWafer to Wafer積層では、異なるサイズのウェハを積層することができないのに対して、CoC積層では最適なサイズの半導体素子同士を積層することが可能である。しかし、CoC積層では半導体素子同士を狭ピッチで接続することが困難であり、センサ半導体素子側には、貼り合わせられる半導体素子と接続するための電極と同じ大きさのピッチで、シリコン基板と配線層を貫通する貫通ビアを設けなければならなくなる。
【０１０２】
そこで、本技術では、センサ半導体素子に支持基板を貼り合わせてシリコン基板を貫通する狭ピッチな貫通ビアを設けておき、その貫通ビアをセンサ半導体素子の最もロジック半導体素子側にあるランド電極と接続する。そして、そのランド電極にロジック半導体素子を接続することで、センサ半導体素子とロジック半導体素子を最適な半導体素子サイズとすることができるとともに、狭ピッチでセンサ半導体素子とロジック半導体素子とを電気的に接続することができる。
【０１０３】
〈センサ半導体素子のより詳細な構成例〉
また、以上において説明した固体撮像装置のセンサ半導体素子におけるランド電極近傍部分は、より詳細には例えば図９に示す構成とすることができる。
【０１０４】
図９の例では、固体撮像装置２１１を構成するセンサ半導体素子２１２にはプラズマ接続等により支持基板２１３が貼り合わせられている。また、センサ半導体素子２１２は、シリコン基板２１４と、そのシリコン基板２１４の両側の面にそれぞれ設けられた、１または複数の層からなる配線層２１５および配線層２１６とから構成される。
【０１０５】
配線層２１５には、センサ半導体素子２１２外部と電気的に接続するためのAlのパッド電極２１７や、Alの配線２１８、Cuの配線２１９、Cuの電極２２０などが形成されている。特にパッド電極２１７の部分は開口部２２１により開口されており、このパッド電極２１７の部分はワイヤーボンディングにより外部に接続される。
【０１０６】
また、シリコン基板２１４内部には、光電変換素子２２２を含む複数の光電変換素子が設けられており、光電変換素子と電界効果トランジスタ等からなる画素回路が画素を構成している。さらにシリコン基板２１４には、シリコン基板２１４を貫通し、配線層２１６に設けられた電極２２３と、配線層２１５に設けられた電極２２０とを接続する貫通ビア２２４が設けられている。この貫通ビア２２４は、図２の貫通ビア５１に対応する。
【０１０７】
配線層２１６では、貫通ビア２２４端に設けられた電極２２３に配線２２５が接続され、その配線２２５の端には電極２２６が接続されている。ここで、電極２２３、配線２２５、および電極２２６は同一の配線層２１６にCuで形成されており、これらの電極２２３、配線２２５、および電極２２６は、図２の電極５２、配線５６、および電極５４に対応する。
【０１０８】
さらに配線層２１６において、電極２２６には、CuやTa、TaNなどの複数のメタル（金属）の層からなるメタル層２２７が形成されており、電極２２６とメタル層２２７とから、図２のランド電極５３に対応するランド電極が構成されている。ランド電極を構成するメタル層２２７部分は、開口部２２８により開口されており、この開口部２２８にロジック半導体素子がバンプにより実装される。
【０１０９】
また、センサ半導体素子２１２では、光電変換素子２２２等の光電変換素子の図中、上側にオンチップカラーフィルタ２２９が設けられており、オンチップカラーフィルタ２２９の図中、上側にはオンチップレンズ２３０が設けられている。
【０１１０】
さらに、配線層２１６には、W（タングステン）などのメタル（金属）からなるシールドメタル２３１が設けられている。このシールドメタル２３１は、シリコン基板２１４と配線層２１６とを電気的に分離させてノイズ遮蔽機能を実現するとともに、外部からの光を遮光する遮光板としても機能するメタル層である。
【０１１１】
特に、シールドメタル２３１におけるオンチップカラーフィルタ２２９と光電変換素子との間の部分では、シールドメタル２３１が部分的に開口され、外部から光電変換素子へと入射する光が、その光電変換素子に隣接する他の光電変換素子にも入射してしまうことを防止するようになされている。また、ランド電極部分では、シールドメタル２３１が、電極２２６とメタル層２２７とからなるランド電極と、シリコン基板２１４との間に設けられており、ノイズ遮蔽と遮光が行われている。つまり、画素を構成する光電変換素子以外の部分では、外部からの光がシリコン基板２１４へと入射しないように、シールドメタル２３１により遮光される。
【０１１２】
〈製造処理の説明〉
次に、図１０のフローチャートと、図１１乃至図１６とを参照して、図９に示した固体撮像装置２１１に対応する固体撮像装置を製造する製造装置による製造処理について説明する。なお、図１１乃至図１６において対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図１１乃至図１６において、図４乃至図８の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１１３】
ステップＳ５１において、製造装置はセンサウェハ上の複数のセンサ半導体素子のそれぞれとする領域に画素と埋め込み配線を形成する。そして、ステップＳ５２において製造装置はセンサウェハと支持基板とを貼り合わせ、ステップＳ５３において、製造装置はセンサウェハを薄層化する。これらのステップＳ５１乃至ステップＳ５３では、図３のステップＳ１１乃至ステップＳ１３と同様の処理が行われる。
【０１１４】
すなわち、図１１の矢印B31に示すように、シリコン基板１２３に光電変換素子１２４等が形成されて画素とされ、シリコン基板１２３上にCuの配線１２６等を有する配線層１２５が形成される。そして、センサ半導体素子１２１の配線層１２５部分と支持基板１２２とが貼り合わせられる。さらに、矢印B32に示すように、センサ半導体素子１２１のシリコン基板１２３部分が薄層化（薄肉化）される。
【０１１５】
図１０のフローチャートの説明に戻り、ステップＳ５４において製造装置は、センサ半導体素子におけるシリコン基板のロジック半導体素子側の面に対してシールドメタルのスパッタリングおよびエッチングを行う。
【０１１６】
具体的には、例えば図１２の矢印B33に示すように、シリコン基板１２３における支持基板１２２とは反対側の面に絶縁膜２６１が形成され、さらにスパッタリングにより絶縁膜２６１部分にW等のメタルが塗布され、シールドメタル２６２とされる。このシールドメタル２６２は、図９におけるシールドメタル２３１に対応する。
【０１１７】
また、図１２の矢印B34に示すようにシールドメタル２６２の一部分がエッチング等により除去される。具体的には、例えば光電変換素子１２４等の各光電変換素子へと外部からの光が入射するように、シールドメタル２６２の画素部分が除去される。
【０１１８】
ステップＳ５５において、製造装置はシリコン基板に対するエッチングを行い、貫通孔および電極溝を形成し、ステップＳ５６において、製造装置は貫通孔部分および電極溝に導体を埋め込んで貫通ビア、電極、および接続配線を形成する。
【０１１９】
例えば図１３の矢印B35に示すようにシリコン基板１２３における配線層１２５側とは反対側の面に絶縁膜１３１が形成された後、絶縁膜１３１とシリコン基板１２３の一部分がエッチングされる。その結果、シリコン基板１２３を貫通し、電極１３２まで達する貫通孔１３３、接続配線や電極の溝１３４が形成される。
【０１２０】
さらに、絶縁膜１３１部分、貫通孔１３３、接続配線や電極の溝１３４に、矢印B36に示すように絶縁膜１３５が形成され、貫通孔１３３と溝１３４の部分にCuでめっき処理が施される。また、Cuのめっき部分表面がCMP等により平坦化され、貫通ビア１３６、電極１３７、接続配線１３８、および電極１３９が形成される。
【０１２１】
図１０のフローチャートに戻り、貫通ビア等が形成されると、その後、ステップＳ５７乃至ステップＳ６１の処理が行われて製造処理は終了するが、これらの処理は図３のステップＳ１６乃至ステップＳ２０の処理と同様であるので、その詳細な説明は省略する。
【０１２２】
これらのステップＳ５７乃至ステップＳ６１では、例えば図１４の矢印B37に示すように、シリコン基板１２３における配線層１２５側とは反対側の面に形成された絶縁膜や、電極１３７、接続配線１３８、および電極１３９の部分にさらに絶縁膜１５１が形成される。そして、電極１３９の部分がエッチングにより開口されて開口部１５２とされる。
【０１２３】
さらに、矢印B38に示すように絶縁膜１５１と、開口部１５２により露出された電極１３９の部分にTaやTaNなどからなるバリアメタルが塗布されてメタル層１５３が形成され、メタル層１５３の上にCuでめっき処理が施され、Cuのメタル層１５４が形成される。
【０１２４】
また、図１５の矢印B39に示すように、メタル層１５３およびメタル層１５４の一部分がCMP等の研磨により除去され、電極１３９、メタル層１５３、およびメタル層１５４からなるランド電極が形成される。その後、シリコン基板１２３の絶縁膜やメタル層１５４の部分に絶縁膜１６１が形成される。
【０１２５】
さらに、矢印B40に示すように絶縁膜１６１における画素部分の領域がエッチングされて段差が設けられ、シリコン基板１２３の図中、上側に積層されて設けられた層が配線層１６２とされる。そして、絶縁膜１６１の段差部分に画素ごとにオンチップカラーフィルタ１６３が形成され、さらにオンチップカラーフィルタ１６３部分や絶縁膜１６１の部分に樹脂が塗布されてオンチップレンズ１６４が形成される。
【０１２６】
その後、図１６の矢印B41に示すように配線層１６２にけるランド電極部分、つまりメタル層１５４の部分が露出するように開口されて開口部１７１とされ、センサウェハから各センサ半導体素子が分離される。
【０１２７】
そして、矢印B42に示すように開口部１７１において、メタル層１５４部分にロジック半導体素子１７２がフリップチップ実装、すなわちCoC積層される。ロジック半導体素子１７２の実装時には、マイクロバンプ１８５とメタル層１５４とが拡散接続される。
【０１２８】
このようにしてセンサ半導体素子にロジック半導体素子が実装されて固体撮像装置とされると、製造処理は終了する。
【０１２９】
以上のようにして製造装置はセンサ半導体素子のシリコン基板に、より幅が狭い（小さい）貫通ビアを設けるとともに、その貫通ビアに接続され、センサ半導体素子における最もロジック半導体素子側にある配線層に、より幅が広い（大きい）ランド電極を設け、ランド電極にロジック半導体素子を実装する。
【０１３０】
このようにすることで、より幅の小さい貫通ビアと、より幅の大きいランド電極を設けるという簡単な構成でセンサ半導体素子の面積効率を向上させ、小型化な固体撮像装置を得ることができる。
【０１３１】
〈第１の実施の形態の変形例１〉
〈センサ半導体素子の構成例〉
なお、図９に示した固体撮像装置２１１のセンサ半導体素子２１２の構成では、ロジック半導体素子が実装されるランド電極の図中、上側の面部分、つまりメタル層２２７の部分が、ランド電極に接続されている配線２２５や電極２２３よりも図中、上側に位置している。つまり、配線２２５や電極２２３の上面に対してランド電極が図中、上側に突出している。
【０１３２】
このようなランド電極部分の配線２２５や電極２２３に対する段差があると、オンチップレンズ２３０を形成するときに、配線層２１６に樹脂材料を均一に塗布することが困難になってしまう。
【０１３３】
そこで、シリコン基板２１４を掘り込んで適切な溝を形成してからランド電極を形成することで、ランド電極と、配線２２５および電極２２３との段差をなくし、樹脂材料をより均一に塗布することができるようにしてもよい。そのような場合、センサ半導体素子２１２は例えば図１７に示す構成とされる。なお、図１７において図９における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１３４】
図１７に示すセンサ半導体素子２１２では、シリコン基板２１４の一部分が掘り込まれて溝が形成され、図９のシールドメタル２３１および電極２２６に対応する、シールドメタル２９１および電極２９２が形成されている。そして、配線層２１６における電極２９２の上部に、図９のメタル層２２７に対応するメタル層２９３が形成されており、電極２９２およびメタル層２９３からなるランド電極が構成されている。
【０１３５】
この例では、ランド電極の上面、つまりメタル層２９３の上面と、配線２２５および電極２２３の上面とが同一平面に含まれるようになされている。すなわち、シリコン基板２１４を掘り込んで形成した溝によって、ランド電極の配線２２５および電極２２３に対する段差が低減されている。そのため、それらのランド電極や、配線２２５、電極２２３の上面に絶縁膜や樹脂材料を塗布してオンチップレンズを形成するときに、樹脂材料を均一に塗布することができるようになる。
【０１３６】
〈製造処理の説明〉
次に、図１８のフローチャートと、図１９乃至図２３とを参照して、図１７に示した固体撮像装置２１１に対応する固体撮像装置を製造する製造装置による製造処理について説明する。なお、図１９乃至図２３において対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図１９乃至図２３において、図１１乃至図１６の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１３７】
ステップＳ９１において、製造装置はセンサウェハ上の複数のセンサ半導体素子のそれぞれとする領域に画素と埋め込み配線を形成する。そして、ステップＳ９２において製造装置はセンサウェハと支持基板とを貼り合わせ、ステップＳ９３において、製造装置はセンサウェハを薄層化する。これらのステップＳ９１乃至ステップＳ９３では、図３のステップＳ１１乃至ステップＳ１３と同様の処理が行われる。
【０１３８】
すなわち、図１９の矢印B61に示すように、シリコン基板１２３に光電変換素子１２４等が形成されて画素とされ、シリコン基板１２３上に配線層１２５が形成される。そして、センサ半導体素子１２１の配線層１２５部分と支持基板１２２とが貼り合わせられる。さらに、矢印B62に示すように、センサ半導体素子１２１のシリコン基板１２３部分が薄層化（薄肉化）される。
【０１３９】
図１８のフローチャートの説明に戻り、ステップＳ９４において製造装置は、シリコン基板における支持基板側とは反対側の面をエッチング等により掘り込んで、上述したランド電極部分の段差を低減させるための溝を形成する。
【０１４０】
ステップＳ９５において製造装置は、ステップＳ９４の処理で溝が形成されたシリコン基板の面に対してシールドメタルのスパッタリングおよびエッチングを行う。
【０１４１】
ステップＳ９４およびステップＳ９５の処理により、例えば、図２０の矢印B63に示すように、シリコン基板１２３における支持基板１２２とは反対側の面の一部分をエッチング等により掘り込むことで溝３２１が形成される。
【０１４２】
さらに、矢印B64に示すように、シリコン基板１２３の面部分や、その面に形成された溝３２１部分に絶縁膜３２２が形成される。さらにスパッタリングにより絶縁膜３２２部分にW等のメタルが塗布されてシールドメタル３２３とされ、そのシールドメタル３２３の一部分がエッチングにより除去される。
【０１４３】
例えば光電変換素子１２４等の各光電変換素子へと外部からの光が入射するように、シールドメタル３２３の画素部分が除去されたり、シールドメタル３２３における、シリコン基板１２３を貫通する貫通ビアを設ける部分が除去されたりする。
【０１４４】
このようにして形成されたシールドメタル３２３は、図１７におけるシールドメタル２９１に対応する。
【０１４５】
ステップＳ９６において製造装置は、シリコン基板に対するエッチングを行い、貫通孔を形成し、ステップＳ９７において製造装置は貫通孔部分やシールドメタル部分にめっき処理を施す。
【０１４６】
例えば図２１の矢印B65に示すように、シリコン基板１２３における配線層１２５側とは反対側の面に設けられたシールドメタル３２３の部分に絶縁膜１３１が形成される。その後、絶縁膜１３１およびシリコン基板１２３の一部分の領域がエッチングされて、シリコン基板１２３を貫通し、電極１３２まで達する貫通孔１３３が形成される。
【０１４７】
また、矢印B66に示すように絶縁膜１３１部分や貫通孔１３３部分にさらに絶縁膜３３１が形成され、その絶縁膜３３１の部分にCuでめっき処理が施される。これによりCuからなるメタル層３３２が形成され、このメタル層３３２の一部分、つまり貫通孔１３３の部分が貫通ビア１３６となる。
【０１４８】
さらに、その後、メタル層３３２部分にTaやTaNなどからなるバリアメタルが塗布されてメタル層３３３が形成され、メタル層３３３の上にCuでめっき処理が施され、Cuのメタル層３３４が形成される。
【０１４９】
ステップＳ９８において製造装置は、ステップＳ９７の処理により形成されたメタル層をCMP等により研磨して平坦化し、電極および接続配線を形成する。
【０１５０】
そして、その後、ステップＳ９９乃至ステップＳ１０１の処理が行われて製造処理は終了するが、これらの処理は図３のステップＳ１８乃至ステップＳ２０の処理と同様であるので、その詳細な説明は省略する。
【０１５１】
ステップＳ９８乃至ステップＳ１０１では、まず、図２１に示したメタル層３３２乃至メタル層３３４の一部分が平坦になるようにCMP等により研磨される。これにより、図２２の矢印B67に示すように、メタル層３３２の部分に、貫通ビア１３６の端に設けられた電極１３７、その電極１３７に接続された接続配線１３８、および接続配線１３８の端に設けられた電極３６１が形成される。また、電極３６１上にある、メタル層３３３およびメタル層３３４における平坦化により除去されずに残った部分がランド電極を構成するメタル層となる。
【０１５２】
これらの電極１３７、接続配線１３８、および電極３６１は、図１７に示した電極２２３、配線２２５、および電極２９２に対応する。また、メタル層３３３およびメタル層３３４からなるメタル層は、図１７に示したメタル層２９３に対応する。
【０１５３】
したがって、図２２に示す例では、電極３６１、メタル層３３３、およびメタル層３３４からランド電極が構成される。このランド電極の上面は、電極１３７および接続配線１３８の上面と同一平面に含まれるようになっている。つまり、ランド電極と、電極１３７および接続配線１３８との段差がない状態となっている。
【０１５４】
このようにしてランド電極が形成されると、その後、図２２の矢印B68に示すように、シリコン基板１２３の絶縁膜や、電極１３７、接続配線１３８、メタル層３３４の部分に絶縁膜１６１が形成される。
【０１５５】
さらに、その絶縁膜１６１における画素部分の領域がエッチングされて段差が設けられ、シリコン基板１２３の図中、上側に積層されて設けられた層が配線層１６２とされる。この配線層１６２が図１７における配線層２１６に対応する。
【０１５６】
そして、絶縁膜１６１の段差部分に画素ごとにオンチップカラーフィルタ１６３が形成され、さらにオンチップカラーフィルタ１６３部分や絶縁膜１６１の部分に樹脂が塗布されてオンチップレンズ１６４が形成される。
【０１５７】
このとき、矢印B68に示す例では、電極１３７、接続配線１３８、メタル層３３４の部分が略平坦になっているため、その図中、上側に形成された絶縁膜の段差部分、すなわち矢印Q11に示す部分の段差が、図１５の矢印B40に示した例における対応する部分の段差よりも小さくなっている。したがって、オンチップレンズ１６４やオンチップカラーフィルタ１６３を形成するときに樹脂材料を均一に塗布することができる。
【０１５８】
その後、図２３の矢印B69に示すように配線層１６２にけるランド電極部分、つまりメタル層３３４の部分が露出するように開口されて開口部１７１とされ、センサウェハから各センサ半導体素子が分離される。
【０１５９】
そして、矢印B70に示すように開口部１７１において、メタル層３３４部分にロジック半導体素子１７２がフリップチップ実装、すなわちCoC積層される。ロジック半導体素子１７２の実装時には、マイクロバンプ１８５とメタル層３３４とが拡散接続される。
【０１６０】
このようにしてセンサ半導体素子にロジック半導体素子が実装されて固体撮像装置とされると、製造処理は終了する。
【０１６１】
以上のようにして製造装置はシリコン基板の一部分を掘り込んで溝を形成してから、シールドメタルやランド電極を形成する。このようにすることで、オンチップレンズを形成するときに、配線層に樹脂材料を均一に塗布することができ、簡単に高品質な固体撮像装置を得ることができる。
【０１６２】
〈第２の実施の形態〉
〈固体撮像装置の構成例〉
ところで、以上においてはセンサ半導体素子にシリコン基板を貫通する、よりピッチ（幅）の小さい貫通ビアを設けるとともに、その貫通ビアに配線を介して、よりピッチの大きいランド電極を設け、ランド電極によりセンサ半導体素子にロジック半導体素子を実装し、固体撮像装置を小型化する例について説明した。しかし、センサ半導体素子に貼り合わせる支持部材をインターポーザ基板とし、そのインターポーザ基板にロジック半導体素子等の半導体素子を実装することでも簡単に小型な固体撮像装置を得ることができる。
【０１６３】
このようにインターポーザ基板に半導体素子を実装する場合、固体撮像装置は、例えば図２４に示すように構成される。
【０１６４】
図２４に示す例では、固体撮像装置３９１は裏面照射型のイメージセンサとされ、固体撮像装置３９１は、筐体４０１、センサ半導体素子４０２、インターポーザ基板４０３、半導体素子４０４、およびカバーガラス４０５を有している。
【０１６５】
すなわち、固体撮像装置３９１では、半導体素子であるセンサ半導体素子４０２とインターポーザ基板４０３が貼り合わせられて、さらにインターポーザ基板４０３におけるセンサ半導体素子４０２側とは反対側の面に半導体素子４０４が実装されている。ここで、センサ半導体素子４０２とインターポーザ基板４０３とは、例えばプラズマ接続等により貼り合わせられている。インターポーザ基板４０３は、センサ半導体素子４０２の支持部材として機能する半導体素子であり、センサ半導体素子４０２とインターポーザ基板４０３との接合面は、互いに同一形状かつ同一面積となるようにされている。
【０１６６】
そして、これらのセンサ半導体素子４０２、インターポーザ基板４０３、および半導体素子４０４が筐体４０１内部に固定されている。また、筐体４０１上部には、外部からのダストがセンサ半導体素子４０２に付着しないように、カバーガラス４０５が設けられている。
【０１６７】
さらに、固体撮像装置３９１では、インターポーザ基板４０３と筐体４０１とがワイヤボンディングにより電気的に接続されている。
【０１６８】
例えば、インターポーザ基板４０３における最もセンサ半導体素子４０２側にある配線層にはAlなどからなるパッド電極４１１−１が設けられており、センサ半導体素子４０２に設けられた開口部４１２−１によりパッド電極４１１−１が露出されるようになされている。また、筐体４０１には、パッド電極４１１−１近傍に、Alなどからなるパッド電極４１３−１が設けられており、これらのパッド電極４１１−１とパッド電極４１３−１とがワイヤ４１４−１によって接続されている。
【０１６９】
これらのパッド電極４１１−１とパッド電極４１３−１は、筐体４０１からインターポーザ基板４０３への電源供給用のパッド電極や、インターポーザ基板４０３から筐体４０１への信号等の出力を行うためのパッド電極などとされる。
【０１７０】
同様に、インターポーザ基板４０３の配線層には、Alなどからなるパッド電極４１１−２が設けられており、センサ半導体素子４０２に設けられた開口部４１２−２によりパッド電極４１１−２が露出されるようになされている。また、筐体４０１にはパッド電極４１１−２近傍に、Alなどからなるパッド電極４１３−２が設けられており、これらのパッド電極４１１−２とパッド電極４１３−２とがワイヤ４１４−２によって接続されている。
【０１７１】
なお、以下、パッド電極４１１−１およびパッド電極４１１−２を特に区別する必要のない場合、単にパッド電極４１１とも称し、開口部４１２−１および開口部４１２−２を特に区別する必要のない場合、単に開口部４１２とも称する。また、パッド電極４１３−１およびパッド電極４１３−２を特に区別する必要のない場合、単にパッド電極４１３とも称し、ワイヤ４１４−１およびワイヤ４１４−２を特に区別する必要のない場合、単にワイヤ４１４とも称する。
【０１７２】
固体撮像装置３９１では、被写体からの光は、カバーガラス４０５を介してセンサ半導体素子４０２の画素に入射し、画素内の光電変換素子により光電変換が行われる。
【０１７３】
〈センサ半導体素子およびインターポーザ基板の構成例〉
また、センサ半導体素子４０２およびインターポーザ基板４０３は、より詳細には、例えば図２５の矢印A31に示すように構成される。なお、図２５において、図２４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１７４】
図２５の矢印A31に示す例では、センサ半導体素子４０２は、シリコン基板４４１と、そのシリコン基板４４１におけるインターポーザ基板４０３側に積層された配線層４４２とを有している。ここで、配線層４４２は１または複数の層（配線層）を有している。
【０１７５】
シリコン基板４４１には、光電変換素子４４３などの複数の光電変換素子が設けられており、またシリコン基板４４１の受光面側、つまり光電変換素子の図中、上側には画素ごとにオンチップレンズ４４４が形成されている。シリコン基板４４１においても、各画素は、被写体からの光を受光して光電変換する光電変換素子、光電変換素子で得られた電荷を蓄積する電荷蓄積部や、複数の電界効果トランジスタなどからなる画素回路から構成されている。
【０１７６】
また、センサ半導体素子４０２の配線層４４２には、Cuなどからなる配線４４５等の配線が設けられている。例えば配線４４５は、配線層４４２を構成する、最もシリコン基板４４１側にある層に設けられている。
【０１７７】
さらに、シリコン基板４４１には、シリコン基板４４１を貫通し、配線４４５と、シリコン基板４４１の受光面側にある面（層）に設けられた配線とを接続する貫通ビア４４６が設けられている。また、センサ半導体素子４０２には、貫通ビア４４６に接続され、シリコン基板４４１および配線層４４２を貫通する貫通ビア４４７も設けられている。
【０１７８】
これらの貫通ビア４４６および貫通ビア４４７は、例えばCuなどからなり、直径（ピッチ）が2乃至10μm程度と比較的直径が小さいビアである。すなわち、貫通ビア４４６および貫通ビア４４７は、比較的幅が狭いビアである。
【０１７９】
また、インターポーザ基板４０３は、シリコン基板４５１と、そのシリコン基板４５１の両面に設けられた配線層４５２および配線層４５３とから構成される。ここで、配線層４５２および配線層４５３は、１または複数の層（配線層）を有している。
【０１８０】
シリコン基板４５１のセンサ半導体素子４０２側に設けられた配線層４５２には、上述したパッド電極４１１や、Alなどからなる配線４５４等が設けられている。
【０１８１】
この例では、貫通ビア４４７は、センサ半導体素子４０２のシリコン基板４４１および配線層４４２を貫通し、配線４５４に達している。そのため、センサ半導体素子４０２の配線層４４２に設けられた配線４４５と、インターポーザ基板４０３の配線層４５２に設けられた配線４５４とが、貫通ビア４４６および貫通ビア４４７を介して電気的に接続されている。なお、貫通ビア４４６と貫通ビア４４７はシリコン基板４４１の受光面側の面で電気的に接続されている。
【０１８２】
また、インターポーザ基板４０３のシリコン基板４５１には、貫通ビア４５５など、配線層４５２と配線層４５３とを電気的に接続する複数の貫通ビアが設けられている。例えば、シリコン基板４５１を貫通する貫通ビア４５５等の貫通ビアはCuなどにより形成されており、これらの貫通ビアの直径（ピッチ）は、例えば50乃至200μmなどとされる。
【０１８３】
配線層４５３には、Cuなどからなる配線４５６、Alなどからなる電極４５７や電極４５８などが設けられている。この例では、配線層４５２に設けられた配線４５４と、配線層４５３に設けられた配線４５６とが、貫通ビア４５５により電気的に接続されている。
【０１８４】
また、配線層４５３に設けられた電極４５７や電極４５８は、半導体素子を実装するための電極となっている。この例では、電極４５７等の複数の電極にマイクロバンプが形成され、それらのマイクロバンプによりインターポーザ基板４０３にロジック半導体素子４７１がフリップチップ実装されている。例えば電極４５７に設けられたマイクロバンプ４５９によりロジック半導体素子４７１がインターポーザ基板４０３に実装されている。
【０１８５】
同様に、電極４５８等の複数の電極にマイクロバンプが形成され、それらのマイクロバンプによりインターポーザ基板４０３にDRAM（Dynamic Random Access Memory）半導体素子４７２がフリップチップ実装されている。例えば電極４５８に設けられたマイクロバンプ４６０によりDRAM半導体素子４７２がインターポーザ基板４０３に実装されている。
【０１８６】
ここでは、ロジック回路を備え、信号処理を行うロジック半導体素子４７１や、メモリ回路を備え、メモリとして機能するDRAM半導体素子４７２が、図２４に示した半導体半導体素子４０４に対応する。
【０１８７】
ロジック半導体素子４７１は、シリコン基板４８１および配線層４８２からなる。配線層４８２は、１または複数の層（配線層）からなり、この例では配線層４８２には、Cuなどからなる配線４８３や、Alなどからなる電極４８４が設けられている。例えば、ロジック半導体素子４７１の電極４８４と、インターポーザ基板４０３の電極４５７とが、マイクロバンプ４５９によりフリップチップ接続されている。
【０１８８】
また、DRAM半導体素子４７２は、シリコン基板４８５および配線層４８６からなる。配線層４８６は、１または複数の層（配線層）からなり、この例では配線層４８６には、Cuなどからなる配線４８７や、Alなどからなる電極４８９が設けられている。例えば、DRAM半導体素子４７２の電極４８９と、インターポーザ基板４０３の電極４５８とが、マイクロバンプ４６０によりフリップチップ接続されている。
【０１８９】
ここで、マイクロバンプ４５９やマイクロバンプ４６０、電極４５７、電極４８４、電極４５８、電極４８９のそれぞれの直径（ピッチ）は、例えば10乃至40μmなどとされる。つまり、マイクロバンプ４５９やマイクロバンプ４６０、電極４５７、電極４８４、電極４５８、電極４８９のそれぞれの直径（幅）は、貫通ビア４４６や貫通ビア４４７のピッチよりは大きく（広く）、貫通ビア４５５のピッチよりは小さく（狭く）なっている。
【０１９０】
矢印A31に示したセンサ半導体素子４０２を図中、上から下方向に見ると、例えば矢印A32に示すように、センサ半導体素子４０２の中央には、複数の画素が行列状に設けられた有効画素領域４９１が設けられており、その有効画素領域４９１の外部の領域が周辺領域４９２となっている。
【０１９１】
周辺領域４９２の外周側の領域には、図中、四角形で表される開口部４１２等の複数の開口部が並べられて設けられている。そして、それらの開口部の部分には、パッド電極４１１等のパッド電極が設けられており、それらのパッド電極に接続されたワイヤによって、センサ半導体素子４０２が筐体４０１に電気的に接続されている。
【０１９２】
また、周辺領域４９２における開口部４１２等の開口部と、有効画素領域４９１との間には、図中、円で表されている貫通ビア４４６および貫通ビア４４７等の対とされた複数の貫通ビアが設けられている。これらの貫通ビアによって、センサ半導体素子４０２とインターポーザ基板４０３とが電気的に接続されている。すなわち、貫通ビア４４６と貫通ビア４４７によるツインコンタクト構造で、センサ半導体素子４０２とインターポーザ基板４０３とが電気的に接続されている。
【０１９３】
さらに、矢印A31に示したインターポーザ基板４０３を図中、上から下方向に見ると、例えば矢印A33に示すように、インターポーザ基板４０３の全体に、図中、円で表されている貫通ビア４５５など、貫通ビア４４６や貫通ビア４４７等の貫通ビアよりも大きいピッチの貫通ビアが複数設けられている。
【０１９４】
また、矢印A31に示したインターポーザ基板４０３を図中、下から上方向に見ると、例えば矢印A34に示すように、インターポーザ基板４０３のロジック半導体素子４７１やDRAM半導体素子４７２が実装される領域に、図中、円で表されている接続用の電極が複数設けられている。例えば、ロジック半導体素子４７１の実装部分の領域には、貫通ビア４５５などの貫通ビアよりもピッチが小さい、電極４５７等の電極が複数設けられている。同様に、DRAM半導体素子４７２の実装部分の領域には、貫通ビア４５５などの貫通ビアよりもピッチが小さい、電極４５８等の電極が複数設けられている。
【０１９５】
例えば、センサ半導体素子の受光面と反対側の面にロジック半導体素子を実装しようとする場合、通常はセンサ半導体素子が複数形成されたセンサウェハと、ロジック半導体素子が複数形成されたロジックウェハとを貼り合わせることになる。この場合、センサウェハとロジックウェハとは同一面積かつ同一形状である必要があるため、センサ半導体素子が大きいときなど、場合によってはロジック半導体素子が必要以上に大きくなってしまうこともあり、固体撮像装置の小型化が困難であった。
【０１９６】
また、センサウェハとロジックウェハとを貼り合わせるため、貼り合わせ前に各半導体素子の良品選別ができず、歩留まりの向上が困難であった。
【０１９７】
これに対して、固体撮像装置３９１では、センサ半導体素子４０２に支持基板として機能するインターポーザ基板４０３を貼り合わせ、インターポーザ基板４０３におけるセンサ半導体素子４０２とは反対側の面にロジック半導体素子４７１やDRAM半導体素子４７２をフリップチップ実装する構成とした。
【０１９８】
このようにすることで、センサ半導体素子４０２の強度として十分な強度を確保することができる。その結果、半導体素子サイズの制約を受けずに、任意のサイズのロジック半導体素子４７１やDRAM半導体素子４７２を、インターポーザ基板４０３を介してセンサ半導体素子４０２に実装（搭載）することができ、固体撮像装置３９１を小型化することができる。図２５の例では、ロジック半導体素子４７１やDRAM半導体素子４７２は、センサ半導体素子４０２よりも小さい半導体素子となっている。換言すれば、ロジック半導体素子４７１やDRAM半導体素子４７２の実装部分の面積は、それらの半導体素子が実装されるインターポーザ基板４０３の面全体の面積よりも狭くなっている。
【０１９９】
また、センサ半導体素子４０２には、ロジック半導体素子４７１やDRAM半導体素子４７２を実装するための領域を確保する必要がなくなる。つまり、センサ半導体素子４０２に、電極４５７や電極４５８のような比較的大きなピッチの電極を設ける必要がなく、ピッチ（幅）が小さい貫通ビア４４６や貫通ビア４４７によって、センサ半導体素子４０２とインターポーザ基板４０３とを電気的に接続しているので、センサ半導体素子４０２の面積効率を向上させることができる。これにより、固体撮像装置３９１を小型化することができる。
【０２００】
さらに、センサ半導体素子４０２にインターポーザ基板４０３を貼り合わせることで、十分な強度を確保することができ、インターポーザ基板４０３を介してセンサ半導体素子４０２に、ロジック半導体素子４７１やDRAM半導体素子４７２をCoC積層することができる。したがって、CoC積層前、つまり接合前にセンサ半導体素子４０２やロジック半導体素子４７１、DRAM半導体素子４７２の良品選別を行うことができ、固体撮像装置３９１の製造時の歩留まりを向上させることができる。
【０２０１】
また、インターポーザ基板４０３に貫通ビア４５５が形成されている状態で、センサ半導体素子４０２とインターポーザ基板４０３を貼り合わせれば、センサ半導体素子４０２に支持基板を貼り合わせてから、支持基板に半導体素子間接続電極を引き出すための貫通ビアを形成するよりも、より簡単に固体撮像装置３９１を得ることができる。
【０２０２】
〈製造処理の説明〉
続いて、製造装置が本技術を適用した固体撮像装置を製造する製造処理について説明する。すなわち、以下、図２６のフローチャートと、図２７乃至図２９とを参照して、製造装置による製造処理について説明する。なお、図２７乃至図２９において対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２０３】
ステップＳ１３１において、製造装置はセンサウェハ上の複数のセンサ半導体素子のそれぞれとする領域に、光電変換素子や電界効果トランジスタなどからなる画素、つまり画素回路と、それらの画素を電気接続する埋め込み配線とを形成する。
【０２０４】
ステップＳ１３２において、製造装置はセンサウェハと、複数のインターポーザ基板が設けられたインターポーザウェハとを貼り合わせる。そして、ステップＳ１３３において、製造装置はセンサウェハを薄層化し、ステップＳ１３４において製造装置は、センサ半導体素子とインターポーザ基板を電気的に接続する貫通ビアを形成する。
【０２０５】
これらのステップＳ１３１乃至ステップＳ１３４の処理により、図２７に示すようにセンサ半導体素子５３１が設けられたセンサウェハと、インターポーザ基板５３２が設けられたインターポーザウェハとがWafer to Wafer積層（接合）により貼り合わせられる。なお、センサウェハとインターポーザウェハは、それらの接合面が互いに同一形状かつ同一面積のウェハとされる。このとき、センサ半導体素子５３１とインターポーザ基板５３２との接合面も互いに同一形状かつ同一面積となるようにされる。
【０２０６】
例えば、図２７の矢印B81に示すようにセンサウェハの一部分が１つのセンサ半導体素子５３１を構成するシリコン基板５４１部分とされ、そのシリコン基板５４１に配線層５４２が形成される。
【０２０７】
例えばシリコン基板５４１では、光電変換素子５４３を含む複数の光電変換素子等が形成されて複数の画素とされる。そして、シリコン基板５４１にCuの配線５４４や電極５４５などの複数の配線等が形成されて配線層５４２とされる。
【０２０８】
これらのセンサ半導体素子５３１のシリコン基板５４１および配線層５４２は、図２５に示したセンサ半導体素子４０２のシリコン基板４４１および配線層４４２に対応する。
【０２０９】
また、インターポーザウェハの一部分が１つのインターポーザ基板５３２を構成するシリコン基板５５１部分とされ、そのシリコン基板５５１部分の両面に積層により埋め込み配線等が設けられた配線層５５２および配線層５５３が形成される。
【０２１０】
例えば配線層５５２には、Alの配線５５４や、Cuの配線５５５、Alの電極５５６、Alのパッド電極５５７などが形成されており、配線層５５３には、Cuの電極５５８、Alの電極５５９、Cuの配線５６０などが形成されている。さらに、シリコン基板５５１には、シリコン基板５５１と、配線層５５２および配線層５５３の一部とを貫通するCuの貫通ビア５６１が形成されている。
【０２１１】
インターポーザウェハはセンサウェハの支持基板として機能し、例えば、インターポーザウェハは直径が300μmで、厚さが500μmなど、ウェハプロセスに耐え得る強度を有するものとされる。
【０２１２】
ここで、インターポーザ基板５３２のシリコン基板５５１乃至配線層５５３は、それぞれ図２５に示したインターポーザ基板４０３のシリコン基板４５１乃至配線層４５３に対応する。特に、貫通ビア５６１および電極５５９は、図２５に示した貫通ビア４５５および電極４５７に対応する。
【０２１３】
このようにしてセンサウェハにセンサ半導体素子５３１が形成され、インターポーザウェハにインターポーザ基板５３２が形成されると、矢印B82に示すように、それらのセンサウェハとインターポーザウェハとが貼り合わせられ、その後、センサ半導体素子５３１のシリコン基板５４１部分が薄層化（薄肉化）される。
【０２１４】
さらにエッチングによって、シリコン基板５４１および配線層５４２と、配線層５５２の一部分とを貫通する溝や、シリコン基板５４１と配線層５４２の一部分とを貫通する溝が形成され、その溝部分にCuでめっき処理が施されて貫通ビアが形成される。
【０２１５】
これにより、シリコン基板５４１における配線層５４２とは反対側の表面に形成された配線５７１と、インターポーザ基板５３２の電極５５６とを電気的に接続するCuの貫通ビア５７２が形成される。この貫通ビア５７２は、シリコン基板５４１および配線層５４２を貫通するものとなっている。また、シリコン基板５４１を貫通し、配線５７１と、配線層５４２の電極５４５とを電気的に接続するCuの貫通ビア５７３が形成される。これにより、電極５４５と電極５５９とが、貫通ビア５７３や貫通ビア５７２、貫通ビア５６１等により電気的に接続されることになる。
【０２１６】
これらの貫通ビア５７２および貫通ビア５７３は、図２５に示した貫通ビア４４６および貫通ビア４４７に対応する。
【０２１７】
ステップＳ１３５において、製造装置はオンチップカラーフィルタおよびオンチップレンズを形成する。また、ステップＳ１３６において、製造装置はインターポーザ基板の接続用の電極にマイクロバンプを形成する。
【０２１８】
例えば図２８の矢印B83に示すように、シリコン基板５４１の受光面側、つまり配線層５４２とは反対側の面に樹脂が塗布された後、画素ごとにオンチップカラーフィルタ５８１が形成され、さらにオンチップカラーフィルタ５８１部分に樹脂が塗布されてオンチップレンズ５８２が形成される。
【０２１９】
また、シリコン基板５４１、配線層５４２、および配線層５５２がパッド電極５５７の部分までエッチング等により掘り込まれて開口され、開口部５８３が形成される。開口部５８３によりパッド電極５５７が露出される。ここで、パッド電極５５７は、図２５のパッド電極４１１に対応する。
【０２２０】
さらに、矢印B84に示すように、インターポーザ基板５３２における開口部分により露出されている接続用の電極にSnAgなどのはんだによりマイクロバンプが形成される。この例では、例えばインターポーザ基板５３２における配線層５５３に設けられた電極５５９にマイクロバンプ６０１が形成されている。
【０２２１】
ステップＳ１３７において製造装置は、インターポーザ基板にロジック半導体素子を実装して１つの半導体素子とし、ステップＳ１３８において製造装置は、センサウェハとインターポーザウェハとからなるウェハをステップＳ１３７の処理で得られた半導体素子へと個片化する。
【０２２２】
例えば、図２９の矢印B85に示すようにインターポーザ基板５３２にロジック半導体素子６１１がフリップチップ実装されてセンサ半導体素子５３１、インターポーザ基板５３２、およびロジック半導体素子６１１からなる１つの半導体素子６１２とされる。すなわち、インターポーザ基板５３２が形成されたインターポーザウェハとセンサ半導体素子５３１が形成されたセンサウェハとが貼り合わせられた１つのウェハのインターポーザ基板５３２の部分に、予め個片化されているロジック半導体素子６１１がCoW（Chip on Wafer）接続される。なお、本明細書では、個片化された素子をウェハ上の素子に接続することをCoW接続すると称することとする。
【０２２３】
この例では、ロジック半導体素子６１１は、シリコン基板６１３および配線層６１４からなり、配線層６１４には、Cuなどからなる配線６１５、Alからなる接続用の電極６１６などが形成されている。また、電極６１６には、SnAgなどのはんだによりマイクロバンプ６１７が形成されており、このマイクロバンプ６１７とマイクロバンプ６０１が接続されることにより、インターポーザ基板５３２にロジック半導体素子６１１がフリップチップ実装（フリップチップ接続）されている。これにより、ロジック半導体素子６１１の配線６１５と、インターポーザ基板５３２の電極５５９とが電気的に接続される。その結果、貫通ビア５６１等によって、ロジック半導体素子６１１の配線６１５と、センサ半導体素子５３１の電極５４５に接続された図示せぬ配線とが電気的に接続されることになる。
【０２２４】
ここでは、ロジック半導体素子６１１は、例えば図２５のロジック半導体素子４７１に対応し、ロジック半導体素子６１１は、センサ半導体素子５３１よりも小さい半導体素子となっている。
【０２２５】
さらに、矢印B86に示すように半導体素子６１２等の複数の半導体素子が形成された１つのウェハ６２１が分割されて複数の半導体素子に個片化される。その後、半導体素子６１２などの各半導体素子が、図２４に示した筐体４０１に接続されるなどして、固体撮像装置とされる。
【０２２６】
このようにしてウェハが個片化されて得られた半導体素子が筐体に搭載され、固体撮像装置とされると、製造処理は終了する。
【０２２７】
以上のようにして製造装置は、センサ半導体素子とインターポーザ基板とをWafer to Wafer積層により貼り合わせ、インターポーザ基板におけるセンサ半導体素子とは反対側の面にロジック半導体素子等の半導体素子をフリップチップ実装する。
【０２２８】
このようにすることで、半導体素子サイズの制約を受けずに、任意のサイズの半導体素子を、インターポーザ基板を介してセンサ半導体素子に実装することができ、固体撮像装置を小型化することができる。
【０２２９】
特に、センサ半導体素子には、ロジック半導体素子などの半導体素子を実装するための領域を確保する必要がなく、ピッチ（幅）が小さい貫通ビアによりセンサ半導体素子とインターポーザ基板が電気的に接続されるようにしたので、面積効率を向上させ、固体撮像装置を小型化することができる。
【０２３０】
なお、以上においては、図２９等に示したようにインターポーザ基板５３２と、ロジック半導体素子６１１等の半導体素子との両方にマイクロバンプを形成して、インターポーザ基板５３２と半導体素子とを接続する例について説明した。
【０２３１】
しかし、図２の例で説明したように、インターポーザ基板５３２には、はんだなしのランド構造の電極であるランド電極を形成し、ロジック半導体素子６１１等の半導体素子にのみマイクロバンプを形成して、インターポーザ基板５３２と半導体素子を接続するようにしてもよい。この場合、インターポーザ基板５３２に半導体素子を実装（接続）するときに、インターポーザ基板５３２側ではバンプ加工が不要であるから、センサ半導体素子５３１にダストが付着してしまうことを防止し、固体撮像装置の歩留まりを向上させることができる。
【０２３２】
〈第２の実施の形態の変形例１〉
〈製造処理の説明〉
また、以上においては、センサウェハとインターポーザウェハとを貼り合わせて得られた１つのウェハにロジック半導体素子等の半導体素子を実装してから、各半導体素子への個片化を行う例について説明した。しかし、センサウェハとインターポーザウェハとを貼り合わせて得られた１つのウェハを分割して半導体素子に個片化してから、それらの各半導体素子にロジック半導体素子等の半導体素子を実装するようにしてもよい。
【０２３３】
そのような場合、製造装置は次のような処理を行って固体撮像装置を製造する。
【０２３４】
以下、図３０のフローチャートと、図３１乃至図３３とを参照して、製造装置による製造処理について説明する。なお、図３１乃至図３３において対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図３１乃至図３３において、図２７乃至図２９の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２３５】
ステップＳ１６１乃至ステップＳ１６６では、図２６のステップＳ１３１乃至ステップＳ１３６と同様の処理が行われる。
【０２３６】
すなわち、図３１の矢印B91に示すようにセンサウェハの一部分が１つのセンサ半導体素子５３１を構成するシリコン基板５４１部分とされ、そのシリコン基板５４１に配線層５４２が形成される。
【０２３７】
また、インターポーザウェハの一部分が１つのインターポーザ基板５３２を構成するシリコン基板５５１部分とされ、そのシリコン基板５５１部分の両面に積層により埋め込み配線等が設けられた配線層５５２および配線層５５３が形成される。
【０２３８】
その後、矢印B92に示すように、それらのセンサウェハとインターポーザウェハとが貼り合わせられ、センサ半導体素子５３１のシリコン基板５４１部分が薄層化（薄肉化）される。
【０２３９】
さらにエッチングによって溝が形成され、その溝部分にCuでめっき処理が施されて貫通ビア５７２および貫通ビア５７３が形成される。
【０２４０】
また、図３２の矢印B93に示すように、シリコン基板５４１の受光面側にオンチップカラーフィルタ５８１、オンチップレンズ５８２、および開口部５８３が形成される。
【０２４１】
その後、矢印B94に示すように、インターポーザ基板５３２における開口部分により露出されている接続用の電極にSnAgなどのはんだによりマイクロバンプが形成される。例えば、配線層５５３に設けられた電極５５９にマイクロバンプ６０１が形成されている。
【０２４２】
ステップＳ１６７において、製造装置は、センサウェハとインターポーザウェハを貼り合わせて得られた１つのウェハを分割して、センサ半導体素子とインターポーザ基板からなる１つの半導体素子へと個片化する。
【０２４３】
ステップＳ１６８において、製造装置は、ステップＳ１６７の処理で得られた半導体素子に、ロジック半導体素子等の半導体素子をCoC積層により実装して、さらにその半導体素子を筐体に搭載して固体撮像装置とし、製造処理は終了する。
【０２４４】
例えば、ステップＳ１６７およびステップＳ１６８では、図３３の矢印B95に示すように、センサ半導体素子５３１とインターポーザ基板５３２とからなる半導体素子６５１などの複数の半導体素子が形成されたウェハ６５２が分割されて複数の半導体素子に個片化される。
【０２４５】
そして、矢印B96に示すように半導体素子６５１のインターポーザ基板５３２にロジック半導体素子６１１がフリップチップ実装されてセンサ半導体素子５３１、インターポーザ基板５３２、およびロジック半導体素子６１１からなる１つの半導体素子とされる。その後、この半導体素子が筐体に搭載され、固体撮像装置とされる。
【０２４６】
以上のようにして製造装置は、センサ半導体素子とインターポーザ基板とをWafer to Wafer積層により貼り合わせ、個片化を行ってからロジック半導体素子等の半導体素子をインターポーザ基板に実装する。この場合においても、ロジック半導体素子等の半導体素子を任意のサイズでインターポーザ基板に実装することができる。
【０２４７】
〈第２の実施の形態の変形例２〉
〈固体撮像装置の構成例〉
また、以上においては、例えば図２５に示したようにセンサ半導体素子４０２とインターポーザ基板４０３との電気的な接続が、貫通ビア４４６と貫通ビア４４７など、対となる２つの貫通ビアを用いたツインコンタクト構造により実現される例について説明した。
【０２４８】
しかし、センサ半導体素子とインターポーザ基板との電気的な接続は、ツインコンタクト構造による接続に限らず、例えば図３４に示すように、Cuの電極同士を接合（接続）する、いわゆるCu Cu接続により実現するようにしてもよい。
【０２４９】
図３４では、固体撮像装置６９１は、センサ半導体素子７０１、インターポーザ基板７０２、ロジック半導体素子７０３、およびロジック半導体素子７０４を有している。
【０２５０】
この例では、センサ半導体素子７０１およびインターポーザ基板７０２は、図２４に示したセンサ半導体素子４０２およびインターポーザ基板４０３に対応し、ロジック半導体素子７０３およびロジック半導体素子７０４が、図２４に示した半導体素子４０４に対応する。
【０２５１】
また、センサ半導体素子７０１は、光電変換素子等が設けられたシリコン基板７１１を有しており、そのシリコン基板７１１の図中、上側の面は受光面とされ、受光面にはオンチップカラーフィルタやオンチップレンズが形成されている。さらに、シリコン基板７１１の図中、下側の面には配線層７１２が設けられている。
【０２５２】
インターポーザ基板７０２は、図２５に示した貫通ビア４５５に対応する複数の貫通ビアが形成されたシリコン基板７１３と、そのシリコン基板７１３の両面に形成された配線層７１４および配線層７１５とからなる。配線層７１４および配線層７１５は、それぞれ１または複数の層（配線層）を有している。
【０２５３】
センサ半導体素子７０１におけるインターポーザ基板７０２側にある配線層７１２の最表層、つまり最もインターポーザ基板７０２側の面には、電極７１６など、Cuからなる接続用の電極が複数形成されている。電極７１６等の複数の接続用の電極のうちの一部または全部の電極は、配線層７１２内の他の配線と接続されている。
【０２５４】
同様に、インターポーザ基板７０２におけるセンサ半導体素子７０１側に設けられた配線層７１４の最表層、つまり最もセンサ半導体素子７０１側の面には、電極７１７など、Cuからなる接続用の電極が複数形成されている。電極７１７等の複数の接続用の電極のうちの一部または全部の電極は、配線層７１４内の他の配線と接続されている。この例では、電極７１７が、配線層７１４内のCuの配線７１８に接続されている。
【０２５５】
また、インターポーザ基板７０２に設けられた接続用の電極と、センサ半導体素子７０１に設けられた接続用の電極とは、接合面が同一形状かつ同一面積で互いに対向するように配置され、それらの電極同士が貼り合わせられることで、センサ半導体素子７０１とインターポーザ基板７０２とが電気的にも物理的にも接続（接合）されるようになされている。
【０２５６】
例えば、センサ半導体素子７０１の電極７１６と、インターポーザ基板７０２の電極７１７とが互いに対向するように設けられており、それらの電極７１６と電極７１７が接する部分は、互いに同じ形状および同じ面積となっている。
【０２５７】
このように、センサウェハとインターポーザウェハの接合時に、Cuの電極同士を接合するCu Cu接続によりセンサ半導体素子７０１とインターポーザ基板７０２とを接続することで、センサ半導体素子７０１にツインコンタクト用の貫通ビアを設けることなく、センサ半導体素子７０１とインターポーザ基板７０２を電気的に接続することができる。また、Cu Cu接続によりセンサ半導体素子７０１とインターポーザ基板７０２とを接続する場合、ツインコンタクト構造の場合よりも接続用の電極のピッチ（幅）をより小さくすることができる。これにより、センサ半導体素子７０１の面積効率をさらに向上させ、固体撮像装置６９１を小型化することができる。
【０２５８】
また、この例においても図２４に示した例と同様にインターポーザ基板７０２には、ロジック半導体素子７０３およびロジック半導体素子７０４が、マイクロバンプによりCoC積層、つまりフリップチップ実装されている。なお、ウェハの個片化後にインターポーザ基板７０２にロジック半導体素子７０３およびロジック半導体素子７０４をCoC積層する他、ウェハの個片化前にロジック半導体素子７０３およびロジック半導体素子７０４をWafer on Chip積層するようにしてもよい。
【０２５９】
〈第２の実施の形態の変形例３〉
〈固体撮像装置の構成例〉
さらに、例えば図３５に示すように、センサ半導体素子やインターポーザ基板、ロジック半導体素子などの半導体素子を固体撮像装置の筐体に固定するにあたり、半導体素子の搭載部分が樹脂等により平坦化されるようにしてもよい。なお、図３５において図２４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６０】
この例では、インターポーザ基板４０３の半導体素子４０４側の面に樹脂７４１が塗布されており、その樹脂７４１により半導体素子４０４が覆われて樹脂７４１の図中、下側の面が平坦になるようになされている。換言すれば、インターポーザ基板４０３と筐体４０１との間の空間に樹脂７４１が充填されている。
【０２６１】
このように樹脂７４１による平坦化を行うことで、センサ半導体素子４０２、インターポーザ基板４０３、および半導体素子４０４を筐体４０１に固定した後、パッド電極４１１とパッド電極４１３をワイヤボンディングにより接続するときに、センサ半導体素子４０２やインターポーザ基板４０３に局所的に大きな負荷がかかってしまうことを抑制することができる。これにより、センサ半導体素子４０２やインターポーザ基板４０３にクラック等が発生することを防止し、固体撮像装置３９１の歩留まりを向上させることができる。
【０２６２】
〈センサ半導体素子およびインターポーザ基板の構成例〉
また、図３５に示したセンサ半導体素子４０２やインターポーザ基板４０３、半導体素子４０４の部分の構成は、より詳細には、例えば図３６に示す構成とされる。なお、図３６において、図２５または図３５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６３】
図３６に示す例では、インターポーザ基板４０３に、図３５の半導体素子４０４に対応するロジック半導体素子４７１およびDRAM半導体素子４７２がフリップチップ実装されている。そして、これらのロジック半導体素子４７１およびDRAM半導体素子４７２が平坦化用の樹脂７４１により覆われて、インターポーザ基板４０３の半導体素子が実装された部分が平坦化されている。
【０２６４】
〈製造処理の説明〉
続いて、半導体素子の実装部分が樹脂により平坦化される場合に製造装置により行われる製造処理について説明する。
【０２６５】
以下、図３７のフローチャートと、図３８乃至図４０とを参照して、製造装置による製造処理について説明する。なお、図３８乃至図４０において対応する部分には同一の符号を付してあり、その説明は適宜省略する。また、図３８乃至図４０において、図２７乃至図２９の何れかにおける場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２６６】
ステップＳ１９１乃至ステップＳ１９４では、図２６のステップＳ１３１乃至ステップＳ１３４と同様の処理が行われる。
【０２６７】
すなわち、図３８の矢印B101に示すようにセンサウェハの一部分が１つのセンサ半導体素子５３１を構成するシリコン基板５４１部分とされ、そのシリコン基板５４１に配線層５４２が形成される。
【０２６８】
また、インターポーザウェハの一部分が１つのインターポーザ基板５３２を構成するシリコン基板５５１部分とされ、そのシリコン基板５５１部分の両面に積層により埋め込み配線等が設けられた配線層５５２および配線層５５３が形成される。
【０２６９】
その後、矢印B102に示すように、それらのセンサウェハとインターポーザウェハとが貼り合わせられ、センサ半導体素子５３１のシリコン基板５４１部分が薄層化（薄肉化）される。
【０２７０】
さらにエッチングによって溝が形成され、その溝部分にCuでめっき処理が施されて貫通ビア５７２および貫通ビア５７３が形成される。
【０２７１】
ステップＳ１９５において、製造装置はインターポーザ基板の接続用の電極にマイクロバンプを形成する。また、ステップＳ１９６において製造装置は、インターポーザ基板にロジック半導体素子を実装する。
【０２７２】
例えば、図３９の矢印B103に示すように、インターポーザ基板５３２における開口部分により露出されている接続用の電極にSnAgなどのはんだによりマイクロバンプが形成される。例えば、配線層５５３に設けられた電極５５９にマイクロバンプ６０１が形成されている。
【０２７３】
そして、矢印B104に示すようにインターポーザ基板５３２にロジック半導体素子６１１がフリップチップ実装されてセンサ半導体素子５３１、インターポーザ基板５３２、およびロジック半導体素子６１１からなる１つの半導体素子とされる。すなわち、インターポーザ基板５３２が形成されたインターポーザウェハとセンサ半導体素子５３１が形成されたセンサウェハとが貼り合わせられて得られた１つのウェハのインターポーザ基板５３２の部分に、予め個片化されているロジック半導体素子６１１がCoW接続される。
【０２７４】
この例では、インターポーザ基板５３２の電極５５９に形成されたマイクロバンプ６０１と、ロジック半導体素子６１１の電極６１６に形成されたマイクロバンプ６１７とが接続されることにより、インターポーザ基板５３２にロジック半導体素子６１１がフリップチップ実装（フリップチップ接続）されている。
【０２７５】
ステップＳ１９７において製造装置は、インターポーザ基板のロジック半導体素子部分を樹脂により平坦化し、ステップＳ１９８において製造装置はオンチップカラーフィルタおよびオンチップレンズを形成する。
【０２７６】
さらに、ステップＳ１９９において製造装置は、ステップＳ１９８の処理で得られたウェハを個片化し、製造処理は終了する。
【０２７７】
例えば図４０の矢印B105に示すようにインターポーザ基板５３２のロジック半導体素子６１１側、つまりロジック半導体素子６１１の実装部分に樹脂７７１が塗布されて平坦化される。
【０２７８】
そして、矢印B106に示すようにシリコン基板５４１の受光面側にオンチップカラーフィルタ５８１、オンチップレンズ５８２、および開口部５８３が形成される。そして、このようにして得られたセンサ半導体素子５３１、インターポーザ基板５３２、およびロジック半導体素子６１１からなる１つの半導体素子が半導体素子７７２とされる。
【０２７９】
さらに、矢印B107に示すように半導体素子７７２等の複数の半導体素子が形成された１つのウェハ７７３が分割されて複数の半導体素子に個片化される。その後、半導体素子７７２などの各半導体素子が、図３５に示した筐体４０１に接続されるなどして、固体撮像装置とされる。
【０２８０】
このようにしてウェハが半導体素子へと個片化されて筐体に搭載され、固体撮像装置とされると、製造処理は終了する。
【０２８１】
以上のようにして製造装置は、センサ半導体素子とインターポーザ基板とをWafer to Wafer積層により貼り合わせ、インターポーザ基板におけるセンサ半導体素子とは反対側の面にロジック半導体素子等の半導体素子をフリップチップ実装する。このとき製造装置は、半導体素子の実装部分を樹脂により平坦化する。
【０２８２】
このようにすることで、センサ半導体素子やインターポーザ基板にクラック等が発生することを防止し、固体撮像装置の歩留まりを向上させることができる。
【０２８３】
〈第２の実施の形態の変形例４〉
〈固体撮像装置の構成例〉
また、図２４に示した例では、インターポーザ基板４０３のセンサ半導体素子４０２側にパッド電極４１１が設けられてワイヤボンディングによる電気的な接続が行われる例について説明したが、半導体素子４０４側にパッド電極を設けるようにしてもよい。
【０２８４】
そのような場合、固体撮像装置３９１は、例えば図４１に示すように構成される。なお、図４１において図２４における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２８５】
図４１に示す例では、固体撮像装置３９１は、筐体８０１、センサ半導体素子４０２、インターポーザ基板４０３、半導体素子４０４、およびカバーガラス４０５を有している。
【０２８６】
この例では、センサ半導体素子４０２が筐体８０１に固定されることで、センサ半導体素子４０２、インターポーザ基板４０３、および半導体素子４０４が筐体８０１に実装されている。また、インターポーザ基板４０３の半導体素子４０４側に図示せぬパッド電極が設けられ、それらのパッド電極と、筐体８０１に設けられたパッド電極とが、ワイヤ８０２−１およびワイヤ８０２−２により電気的に接続されている。
【０２８７】
なお、以下、ワイヤ８０２−１およびワイヤ８０２−２を特に区別する必要のない場合、単にワイヤ８０２とも称する。
【０２８８】
固体撮像装置３９１では、これらのワイヤ８０２を介して、筐体８０１からインターポーザ基板４０３へ電源供給が行われたり、インターポーザ基板４０３から筐体８０１への信号等の出力が行われたりする。
【０２８９】
固体撮像装置３９１がこのような構成とされる場合、より詳細にはインターポーザ基板４０３は、例えば図４２に示すように構成される。なお、図４２において、図２５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０２９０】
図４２に示す例では、インターポーザ基板４０３の配線層４５３における最もロジック半導体素子４７１側にある層にはAlなどからなるパッド電極８３１が設けられており、配線層４５３に設けられた開口部８３２によりパッド電極８３１が露出されるようになされている。固体撮像装置３９１では、ワイヤボンディングによって、パッド電極８３１に上述したワイヤ８０２が接続され、これによりインターポーザ基板４０３と筐体８０１とが電気的に接続される。
【０２９１】
〈第３の実施の形態〉
〈固体撮像装置の構成例〉
ところで、裏面照射型の固体撮像装置は、外部から入射する光を受光する画素等からなる受光部が配線層面と反対側の面に設けられるため、センサ半導体素子の薄層化が必要であり、またその薄層化に伴って強度を確保するための支持基板が不可欠となる。
【０２９２】
そこで、支持基板をロジック半導体素子に置き換えてセンサ半導体素子とロジック半導体素子とを貼り合わせ、それらのセンサ半導体素子とロジック半導体素子を電気的に接続することで小型化を図る積層形式の裏面照射型固体撮像装置が提案されている（例えば特開２０１４−２２０３７０号公報参照）。この裏面照射型固体撮像装置では、画素回路を有する受光部が設けられたセンサ半導体素子表面と、ロジック回路を有する個片化されたロジック半導体素子表面とが電気的に接続されている。
【０２９３】
また、センサ半導体素子に貼り合わせる支持基板における、センサ半導体素子との接合面側の一部分に溝を形成し、その溝内の部分に内蔵チップを積層することでモジュールサイズを縮小できるようにした裏面照射型固体撮像装置も提案されている（例えば特開２０１２−２０４４０３号公報参照）。
【０２９４】
しかしながら上述した技術では、十分な強度を確保することは困難であった。
【０２９５】
例えば積層形式の裏面照射型固体撮像装置では、センサ半導体素子と、その裏面側に積層されているロジック半導体素子は、ともに厚みが1μm以下と薄く、かつ支持基板がなく強度が弱いため、応力集中が生じる可能性が高い。その結果、裏面照射型固体撮像装置で白点や暗電流が増加してしまうおそれがある。また、裏面照射型固体撮像装置の強度が十分でないため、複数の半導体素子を積層すると、裏面照射型固体撮像装置自身のそりの量が増加し、撮像特性が低下してしまうおそれもある。
【０２９６】
さらに、支持基板の一部に溝を設ける裏面照射型固体撮像装置では、センサ半導体素子の厚さが数μmと薄いため、内蔵チップが埋め込まれる溝部分では、実質的に支持基板がないことになる。そうすると、溝部分では十分な強度を確保することができないため、その溝部分に応力が集中する可能性が高く、その結果、裏面照射型固体撮像装置で白点や暗電流が増加してしまうおそれがある。
【０２９７】
また、複数の半導体素子を積層する場合、内蔵チップが埋め込まれる溝を支持基板側に多く作成する必要がある。そうすると、支持基板において実質的に支持基板として機能する部分の面積が狭くなるので、裏面照射型固体撮像装置自身のそりの量が増加し、撮像特性が低下してしまうおそれがある。
【０２９８】
本技術はこのような状況に鑑みてなされたものであり、十分な強度を確保することができるようにするものである。
【０２９９】
具体的には、本技術では、裏面照射型の固体撮像装置において、主にガラスにより形成されたガラス部材とセンサ半導体素子とを高耐熱透明樹脂で密着させ、ガラス部材を支持基板として機能させることで十分な強度を確保することができるようにした。
【０３００】
以下、本技術を適用した具体的な実施の形態について説明する。
【０３０１】
図４３は、本技術を適用した裏面照射型の固体撮像装置の一実施の形態の構成例を示す図である。
【０３０２】
図４３に示す固体撮像装置８７１は、撮像機能を実現するセンサ半導体素子８８１と、電気的な接続を可能とするサポート材である半導体素子８８２と、ガラス部材からなり、支持基板としても機能する板状のカバーガラス８８３とを有している。
【０３０３】
また、センサ半導体素子８８１とカバーガラス８８３とが透明接着剤である高耐熱透明樹脂８８４により接着（接合）されている。さらに、半導体素子８８２には、センサ半導体素子８８１よりも小さい半導体素子８８５−１および半導体素子８８５−２が個片化された状態で実装されている。なお、以下、半導体素子８８５−１および半導体素子８８５−２を特に区別する必要のない場合、単に半導体素子８８５とも称することとする。
【０３０４】
センサ半導体素子８８１は、シリコンからなるシリコン基板８９１と、そのシリコン基板８９１上に積層された配線層８９２とから構成されている。
【０３０５】
シリコン基板８９１には、外部から入射した光を光電変換する図示せぬ光電変換素子や電界効果トランジスタが設けられているとともに、シリコン基板８９１におけるカバーガラス８８３側の面に、オンチップカラーフィルタとオンチップレンズが形成されている。そして、例えばこれらの光電変換素子、電界効果トランジスタ、オンチップカラーフィルタ、およびオンチップレンズから１つの画素が構成され、複数の画素から画素部８９３、つまり受光部が構成されている。
【０３０６】
センサ半導体素子８８１では、画素部８９３が設けられている側の面、つまりカバーガラス８８３側の面が受光面となっている。
【０３０７】
また、シリコン基板８９１におけるカバーガラス８８３とは反対側の面、つまり半導体素子８８２側の面には配線層８９２が設けられており、配線層８９２内には、例えばCu（銅）やAl（アルミニウム）などからなる配線が形成されている。例えば、この例では配線層８９２内に配線８９４−１や配線８９４−２が設けられている。なお、以下、配線８９４−１および配線８９４−２を特に区別する必要のない場合、単に配線８９４とも称することとする。
【０３０８】
センサ半導体素子８８１の受光面側に接着されたカバーガラス８８３は、画素部８９３を保護するカバーガラスとして機能するとともに、固体撮像装置８７１の強度補強のための支持基板としても機能する。
【０３０９】
例えばカバーガラス８８３は、外部から画素部８９３へと入射する光を透過させる透明なガラス部材からなる。カバーガラス８８３はセンサ半導体素子８８１に貼り合わせられるため、固体撮像装置８７１のそりを抑制するためには、カバーガラス８８３を構成するガラス部材は、温度に対する線膨張の挙動が、できるだけセンサ半導体素子８８１等を構成するシリコンと同様の挙動を示すものとされることが望ましい。
【０３１０】
したがって、例えばカバーガラス８８３が石英ガラスやホウ珪酸ガラスなどから形成されるようにすればよい。このようにカバーガラス８８３を構成するガラス部材を、その温度に対する線膨張の挙動がシリコンに近い挙動を示すものとすることで、固体撮像装置８７１のそり量を低減させることができる。
【０３１１】
また、高耐熱透明樹脂８８４は、例えばセンサ半導体素子８８１とカバーガラス８８３の貼り合わせ以降のプロセスや信頼性試験において耐熱性や、耐薬品性、および耐光性を十分に確保でき、かつ固体撮像装置８７１の撮像特性への影響を与えない透明接着剤とされる。例えば、高耐熱透明樹脂８８４は、400nm以上の波長の光を99％以上透過する特性を有する透明接着剤などとされる。
【０３１２】
さらに具体的には、例えば高耐熱透明樹脂８８４としての接着剤材料は、シリコン樹脂、アクリル樹脂、エポキシ樹脂、若しくはデンドリマー、またはそれらの共重合体などとすることができる。
【０３１３】
また、高耐熱透明樹脂８８４は、カバーガラス８８３側への塗布またはラミネートにより樹脂膜を形成することができ、かつ半硬化でセンサ半導体素子８８１の画素部８９３上にカバーガラス８８３を接着できる透明樹脂であることが望ましい。さらに、高耐熱透明樹脂８８４は、カバーガラス８８３とセンサ半導体素子８８１とを貼り合わせた後は、熱またはＵＶ（紫外線）照射により硬化させることが可能なものが望ましい。
【０３１４】
半導体素子８８２は、シリコンからなるシリコン基板９０１と、そのシリコン基板９０１上に積層された１または複数の層を有する配線層９０２とから構成され、サポート材として利用される。
【０３１５】
シリコン基板９０１には、シリコン基板９０１に隣接する配線層８９２と、シリコン基板９０１における配線層８９２とは反対側の面に設けられた配線層９０２とを電気的に接続する貫通電極が形成されている。貫通電極は、半導体素子８８２の少なくとも一部の層、つまりこの例ではシリコン基板９０１を貫通するように設けられた電極である。
【０３１６】
例えば、この例ではシリコン基板９０１内に貫通電極９０３−１や貫通電極９０３−２が形成されている。以下では、貫通電極９０３−１および貫通電極９０３−２を特に区別する必要のない場合、単に貫通電極９０３とも称することとする。
【０３１７】
これらの貫通電極９０３は、例えばCuなどからなる、シリコン基板９０１を貫通する高アスペクト比の電気接続部であり、シリコン基板９０１には密ピッチで複数の貫通電極９０３が形成されている。すなわち、貫通電極９０３は、シリコン基板９０１の法線方向の長さが、その法線方向と垂直な方向の長さ、つまり貫通電極９０３の直径よりも大幅に長い微細な電気接続部である。また、シリコン基板９０１の所定領域では、単位面積当たりに形成されている貫通電極９０３の本数が、他の領域よりも多くなっている。
【０３１８】
配線層９０２には、CuやAlなどからなる配線が設けられている。例えば配線層９０２には、配線９０４−１乃至配線９０４−４が設けられている。以下、配線９０４−１乃至配線９０４−４を特に区別する必要のない場合、単に配線９０４とも称することとする。
【０３１９】
さらに、これらの配線９０４のうちの一部の配線９０４上には、半導体素子８８５や外部の素子等と電気的に接続するための電極が形成されている。
【０３２０】
例えば配線９０４−２上には２つの電極９０５−１および電極９０５−２が形成されている。これらの電極９０５−１および電極９０５−２によって、半導体素子８８２のセンサ半導体素子８８１側とは反対側に実装された半導体素子８８５−１と、センサ半導体素子８８１とが電気的に接続されている。
【０３２１】
すなわち、半導体素子８８５−１には、２つの電極９０６−１および電極９０６−２が設けられており、電極９０５−１および電極９０５−２と、電極９０６−１および電極９０６−２とが、それぞれはんだからなるマイクロバンプ９０７−１およびマイクロバンプ９０７−２により接続されている。
【０３２２】
以下、電極９０５−１および電極９０５−２を特に区別する必要のない場合、単に電極９０５とも称し、電極９０６−１および電極９０６−２を特に区別する必要のない場合、単に電極９０６とも称することとする。また、以下、マイクロバンプ９０７−１およびマイクロバンプ９０７−２を特に区別する必要のない場合、単にマイクロバンプ９０７とも称することとする。
【０３２３】
図４３に示す例では、センサ半導体素子８８１と半導体素子８８５−１とが、電極９０５、配線９０４、および貫通電極９０３を介して電気的に接続されている。
【０３２４】
固体撮像装置８７１では、半導体素子８８２上に実装された半導体素子８８５は、信号処理を行うロジック回路が設けられたロジック半導体素子や、メモリ回路が設けられ、メモリとして機能するメモリ半導体素子などとされている。
【０３２５】
この例では、センサ半導体素子８８１と半導体素子８８２とは、それらの接合面が同一形状および同一面積であるのに対し、各半導体素子８８５と半導体素子８８２との接合部分の面積は、半導体素子８８２における半導体素子８８５が配置された側の表面全体の面積よりも小さくなっている。
【０３２６】
また、配線層９０２内に設けられた配線９０４−４上には電極９０８が形成されており、この電極９０８上にはさらにはんだからなるはんだボール９０９が形成されている。このはんだボール９０９には、図示せぬ外部の素子等が接続され、例えば電極９０８は、電力供給用の端子や、データ等の外部出力用の端子として利用される。この場合、外部の素子は、電極９０８、配線９０４、および貫通電極９０３を介してセンサ半導体素子８８１と電気的に接続されることになる。
【０３２７】
例えば、固体撮像装置８７１がはんだボール９０９により外部の素子上に実装されること等を考えると、半導体素子８８５は、はんだボール９０９の高さとの干渉を防ぐために薄膜化した方がよい。
【０３２８】
すなわち、半導体素子８８２の図中、下側の面から、半導体素子８８５の図中、下側の面までの高さは、半導体素子８８２の図中、下側の面から、はんだボール９０９の図中、下側の端までの高さよりも低いことが望ましい。このことから、例えば半導体素子８８５の厚みは100μm以下であることが望ましい。
【０３２９】
固体撮像装置８７１では、サポート材として利用される半導体素子８８２と、センサ半導体素子８８１とが、それぞれウェハの状態で貼り合わせられる。また、センサ半導体素子８８１には、強度補強のための支持基板としても機能するカバーガラス８８３が接着される。そのため、固体撮像装置８７１では、カバーガラス８８３により十分な強度を確保することができ、センサ半導体素子８８１や半導体素子８８２を簡単かつ十分に薄層化することが可能となる。
【０３３０】
このように半導体素子８８２を十分に薄層化することができれば、半導体素子８８２上に個片化された半導体素子８８５を実装（接合）するために必要となる、高アスペクト比の貫通電極９０３を半導体素子８８２に形成する際の加工をより簡単にすることができる。換言すれば、配線層８９２の配線を、固体撮像装置８７１における半導体素子８８５が配置される側へと容易に引き出すことができる。
【０３３１】
例えば、貫通電極９０３を形成する際の加工が十分容易となるようにするには、半導体素子８８２の厚さを100μm以下とすることが望ましい。このように、本技術によれば複数の貫通電極９０３を高密度に形成することができるので、固体撮像装置８７１の小型化を図ることができる。
【０３３２】
また、固体撮像装置８７１では、温度に対する線膨張の挙動がシリコンと同様であるガラス材からなるカバーガラス８８３をセンサ半導体素子８８１に接着させ、支持基板としても機能させることで、十分な強度を確保するとともにそりの発生も抑制することができる。これにより、固体撮像装置８７１の撮像特性を向上させることができる。
【０３３３】
さらに、固体撮像装置８７１では、個片化された半導体素子８８５を容易に半導体素子８８２に接続（接合）することが可能となる。つまり、半導体素子８８５と半導体素子８８２をウェハの状態で貼り合わせる必要がない。
【０３３４】
したがって、センサ半導体素子８８１のサイズの影響を受けることなく、任意のサイズの半導体素子８８５を固体撮像装置８７１に実装（搭載）することができ、固体撮像装置８７１の小型化を図ることができる。しかも、半導体素子８８５の実装にあたっては、事前のテストで良品と判別されたもののみを選択して固体撮像装置８７１に実装することが可能であるため、固体撮像装置８７１の製造時の歩留まりを向上させることができる。
【０３３５】
〈製造処理の説明〉
次に、図４４のフローチャートと、図４５乃至図４９とを参照して、図４３に示した固体撮像装置８７１を製造する製造装置によって行われる製造処理について説明する。なお、図４５乃至図４９において、図４３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０３３６】
ステップＳ２２１において、製造装置は、センサ半導体素子８８１と、半導体素子８８２、より詳細には半導体素子８８２を構成するシリコン基板９０１とを貼り合わせる。
【０３３７】
例えば図４５の矢印B121に示すように、センサ半導体素子８８１の配線層８９２側の面とシリコン基板９０１とが、それぞれウェハの状態で貼り合わせられる。
【０３３８】
ステップＳ２２２において、製造装置は、センサ半導体素子８８１を薄層化する。すなわち、例えば図４５の矢印B122に示すように、センサ半導体素子８８１のシリコン基板８９１が研磨により薄層化される。
【０３３９】
そして、ステップＳ２２３において、製造装置は、センサ半導体素子８８１のシリコン基板８９１の部分に、オンチップカラーフィルタおよびオンチップレンズを形成することで、画素部８９３を形成する。例えば図４６の矢印B123に示すように、画素ごとにオンチップカラーフィルタとオンチップレンズが形成されて画素部８９３が形成される。
【０３４０】
ステップＳ２２４において、製造装置は、センサ半導体素子８８１とカバーガラス８８３とを貼り合わせる。例えば図４６の矢印B124に示すように、高耐熱透明樹脂８８４によって、センサ半導体素子８８１とカバーガラス８８３とが貼り合わせられる。
【０３４１】
ステップＳ２２５において、製造装置は、半導体素子８８２を薄層化し、貫通電極を形成する。さらにステップＳ２２６において、製造装置は、半導体素子８８２に配線を形成することで再配線を行うとともに、半導体素子８８５の接続や外部接続のための電極を形成する。
【０３４２】
例えば図４７に示すように、半導体素子８８２を構成するシリコン基板９０１が薄層化された後、シリコン基板９０１に貫通電極９０３等の複数の貫通電極が形成される。そして、シリコン基板９０１上に有機または無機の酸化膜からなる配線層９０２が形成されるとともに、配線層９０２に配線９０４等の配線が形成され、さらに配線層９０２の画素部８９３とは反対側の面に電極９０５や電極９０８等の電極が形成される。
【０３４３】
ステップＳ２２７において、製造装置は、半導体素子８８２上に予め個片化されている半導体素子８８５を実装する。
【０３４４】
例えば図４８に示すように、マイクロバンプ９０７により電極９０５と、半導体素子８８５の電極９０６とをはんだ接続（接合）することにより、半導体素子８８２上に半導体素子８８５が実装される。これにより、センサ半導体素子８８１と半導体素子８８５とが電気的に接続される。
【０３４５】
ステップＳ２２８において、製造装置は、半導体素子８８２に形成された電極上に、外部素子と接続するためのはんだボールを形成する。例えば図４９に示すように、電極９０８上にはんだボール９０９が形成される。これにより、ウェハ上に複数の固体撮像装置８７１が形成された状態となる。
【０３４６】
この例では、ウェハ単位で半導体素子８８５の接続や、はんだボール９０９の形成を行うことができるため、ウェハの個片化を行ってから半導体素子８８５の接続や、はんだボール９０９の形成を行うよりも、より迅速に固体撮像装置８７１を製造することができる。すなわち、固体撮像装置８７１の製造処理の速度向上を図ることができる。
【０３４７】
ステップＳ２２９において、製造装置は、ウェハを複数の固体撮像装置８７１へと個片化して製造処理は終了する。
【０３４８】
以上のようにして製造装置は、センサ半導体素子８８１と半導体素子８８２とをウェハの状態で貼り合わせ、支持基板としても機能するカバーガラス８８３をセンサ半導体素子８８１に貼り合わせた後、貫通電極形成や再配線等を行って予め個片化された半導体素子８８５を実装する。これにより、十分な強度を確保するとともにそりの発生も抑制することができ、固体撮像装置８７１の撮像特性を向上させることができる。
【０３４９】
〈第３の実施の形態の変形例１〉
〈固体撮像装置の構成例〉
なお、図４３に示した固体撮像装置８７１では、半導体素子８８２と半導体素子８８５とがマイクロバンプ９０７によりはんだ接続される例について説明したが、これらの半導体素子８８２と半導体素子８８５とをCu電極を利用してCu Cu接続してもよい。
【０３５０】
そのような場合、固体撮像装置８７１は、例えば図５０に示すように構成される。なお、図５０において図４３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０３５１】
図５０に示す固体撮像装置８７１では、半導体素子８８２の配線層９０２においては、配線９０４−２上にはCuからなるCu電極９３１−１およびCu電極９３１−２が形成されている。なお、以下、Cu電極９３１−１およびCu電極９３１−２を特に区別する必要のない場合、単にCu電極９３１とも称することとする。
【０３５２】
また、半導体素子８８５−１には、CuからなるCu電極９３２−１およびCu電極９３２−２が形成されている。なお、以下、Cu電極９３２−１およびCu電極９３２−２を特に区別する必要のない場合、単にCu電極９３２とも称することとする。
【０３５３】
固体撮像装置８７１では、配線層９０２に形成されたCu電極９３１と、半導体素子８８５−１に形成されたCu電極９３２とを接続すること、つまりCu電極同士を貼り合わせることにより、半導体素子８８２と半導体素子８８５−１とが電気的に接続されている。すなわち、半導体素子８８５−１が半導体素子８８２上に実装されている。
【０３５４】
ここで、Cu電極同士、つまりCu電極９３１とCu電極９３２とを接続（接合）する方法としては熱圧着、超音波接続、ギ酸還元接続などを利用すればよい。また、画素部８９３を構成するオンチップカラーフィルタおよびオンチップレンズは耐熱性に乏しいため、Cu電極の接続温度は260℃以下であることが望ましい。
【０３５５】
このようにCu電極を利用して半導体素子８８２と半導体素子８８５を接続する場合、マイクロバンプ９０７よりもCu電極９３１やCu電極９３２の微細化が容易であるため、半導体素子８８５のサイズをより小さくすることができる。しかも、Cu電極９３１やCu電極９３２が小さくなるほど、それらのCu電極の容量が小さくなるので、データ授受における伝送損失が少なくなり、データの高速伝送を容易に実現することができる。
【０３５６】
〈第４の実施の形態〉
〈固体撮像装置の構成例〉
また、図４３に示した固体撮像装置８７１では、センサ半導体素子８８１にサポート材である半導体素子８８２を接続（接合）する例について説明したが、センサ半導体素子８８１にロジック回路やメモリ回路が形成された半導体素子を接続するようにしてもよい。
【０３５７】
そのような場合、固体撮像装置は、例えば図５１に示すように構成される。なお、図５１において、図４３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０３５８】
図５１に示す裏面照射型の固体撮像装置９６１は、センサ半導体素子８８１と、埋め込み配線等からなるロジック回路またはメモリ回路が形成された半導体素子９７１と、カバーガラス８８３とを有している。
【０３５９】
固体撮像装置９６１においても固体撮像装置８７１における場合と同様に、センサ半導体素子８８１とカバーガラス８８３とが高耐熱透明樹脂８８４により接着されており、カバーガラス８８３は支持基板としても機能している。
【０３６０】
また、半導体素子９７１は、シリコンからなるシリコン基板９８１と、シリコン基板９８１のセンサ半導体素子８８１側に積層された配線層９８２と、シリコン基板９８１のセンサ半導体素子８８１側とは反対側に積層された１または複数の層からなる配線層９８３とから構成される。さらに半導体素子９７１には、センサ半導体素子８８１よりも小さい半導体素子８８５−１および半導体素子８８５−２が個片化された状態で実装されている。
【０３６１】
センサ半導体素子８８１の配線層８９２内には、CuやAlなどからなる配線が形成されている。例えば、この例では配線層８９２内に配線９９１が設けられている。
【０３６２】
また、センサ半導体素子８８１には、シリコン基板８９１と配線層８９２を貫通する貫通電極が複数設けられている。例えば、この例では、配線層８９２内の配線９９１と、半導体素子９７１を構成する配線層９８２とを電気的に接続する貫通電極９９２が設けられている。この貫通電極９９２は、配線層８９２内の配線９９１から、一旦シリコン基板８９１内まで引き上げられた後、シリコン基板８９１および配線層８９２を貫通して配線層９８２へと接続される電極となっている。
【０３６３】
半導体素子９７１を構成する配線層９８２には、CuやAlなどからなる複数の埋め込み配線が形成されている。例えば、この例では、配線層９８２には、配線９９３−１乃至配線９９３−３などが形成されている。ここで、配線９９３−１は、貫通電極９９２を介して配線９９１に接続されている。
【０３６４】
また、シリコン基板９８１には、シリコン基板９８１に隣接する配線層９８２と、シリコン基板９８１における配線層９８２とは反対側の面に設けられた配線層９８３とを電気的に接続する貫通電極が形成されている。貫通電極は、半導体素子９７１の少なくとも一部の層、つまりこの例ではシリコン基板９８１を貫通するように設けられた電極である。
【０３６５】
例えば、この例ではシリコン基板９８１内に貫通電極９９４−１や貫通電極９９４−２が形成されている。以下では、貫通電極９９４−１および貫通電極９９４−２を特に区別する必要のない場合、単に貫通電極９９４とも称することとする。
【０３６６】
これらの貫通電極９９４は、例えばCuなどからなる、シリコン基板９８１を貫通する高アスペクト比の電気接続部であり、シリコン基板９８１には密ピッチで複数の貫通電極９９４が形成されている。
【０３６７】
配線層９８３には、CuやAlなどからなる埋め込み配線が設けられている。例えば配線層９８３には、配線９９５−１乃至配線９９５−４が設けられている。以下、配線９９５−１乃至配線９９５−４を特に区別する必要のない場合、単に配線９９５とも称することとする。
【０３６８】
この例では、配線９９５−１は、貫通電極９９４−１を介して配線９９３−２に接続されており、配線９９５−３は、貫通電極９９４−２を介して配線９９３−３に接続されている。
【０３６９】
さらに、これらの配線９９５のうちの一部の配線９９５上には、半導体素子８８５や外部の素子等と電気的に接続するための電極が形成されている。
【０３７０】
例えば配線９９５−２上には２つの電極９９６−１および電極９９６−２が形成されている。これらの電極９９６−１および電極９９６−２によって、半導体素子９７１のセンサ半導体素子８８１側とは反対側に実装された半導体素子８８５−１と、センサ半導体素子８８１とが電気的に接続されている。
【０３７１】
すなわち、半導体素子８８５−１の電極９０６−１および電極９０６−２と、電極９９６−１および電極９９６−２とが、それぞれマイクロバンプ９０７−１およびマイクロバンプ９０７−２により接続されている。
【０３７２】
以下、電極９９６−１および電極９９６−２を特に区別する必要のない場合、単に電極９９６とも称することとする。
【０３７３】
図５１に示す例では、センサ半導体素子８８１と半導体素子８８５−１とが、電極９９６、配線９９５、貫通電極９９４、配線９９３等を介して電気的に接続されている。例えば配線９９３等と、センサ半導体素子８８１内の配線とは、貫通電極９９２等により電気的に接続されている。
【０３７４】
この例では、センサ半導体素子８８１と半導体素子９７１とは、それらの接合面が同一形状および同一面積であるのに対し、各半導体素子８８５と半導体素子９７１との接合部分の面積は、半導体素子９７１における半導体素子８８５が配置された側の表面全体の面積よりも小さくなっている。
【０３７５】
また、配線層９８３内に設けられた配線９９５−４上には電極９９７が形成されており、この電極９９７上にはさらにはんだボール９０９が形成されている。このはんだボール９０９には、図示せぬ外部の素子等が接続され、例えば電極９９７は電力供給用の端子や、データ等の外部出力の端子として利用される。この場合、外部の素子は、電極９９７、配線９９５、貫通電極９９４、配線９９３等を介してセンサ半導体素子８８１と電気的に接続されることになる。
【０３７６】
例えば、固体撮像装置９６１がはんだボール９０９により外部の素子上に実装されること等を考えると、固体撮像装置８７１における場合と同様に、半導体素子８８５は、はんだボール９０９の高さとの干渉を防ぐために薄膜化した方がよい。具体的には、例えば半導体素子８８５の厚みは100μm以下であることが望ましい。
【０３７７】
固体撮像装置９６１では、半導体素子９７１と、センサ半導体素子８８１とが、それぞれウェハの状態で貼り合わせられ、センサ半導体素子８８１には、強度補強のための支持基板としても機能するカバーガラス８８３が接着される。そのため、固体撮像装置９６１では、カバーガラス８８３により十分な強度を確保することができ、センサ半導体素子８８１や半導体素子９７１を簡単かつ十分に薄層化することが可能となる。
【０３７８】
したがって、高アスペクト比の貫通電極９９４を形成する際の加工をより簡単にすることができる。また、貫通電極９９４を高密度に形成することができるので、固体撮像装置９６１の小型化を図ることができる。
【０３７９】
さらに、固体撮像装置９６１では、温度に対する線膨張の挙動がシリコンと同様であるガラス材からなるカバーガラス８８３をセンサ半導体素子８８１に接着させることで、十分な強度を確保するとともにそりの発生も抑制することができ、撮像特性を向上させることができる。
【０３８０】
さらに、固体撮像装置９６１では、固体撮像装置８７１と同様に、センサ半導体素子８８１のサイズの影響を受けることなく、任意のサイズの半導体素子８８５を固体撮像装置９６１に実装することができるので、固体撮像装置９６１の小型化を図ることができる。しかも、半導体素子８８５の実装にあたっては、事前のテストで良品と判別されたもののみを選択して固体撮像装置９６１に実装することが可能であるため、製造時の歩留まりを向上させることができる。
【０３８１】
〈製造処理の説明〉
次に、図５２のフローチャートと、図５３乃至図５７とを参照して、図５１に示した固体撮像装置９６１を製造する製造装置によって行われる製造処理について説明する。なお、図５３乃至図５７において、図５１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０３８２】
ステップＳ２５１において、製造装置は、センサ半導体素子８８１と、半導体素子９７１、より詳細には半導体素子９７１を構成するシリコン基板９８１および配線層９８２とを貼り合わせる。
【０３８３】
例えば図５３の矢印B141に示すように、センサ半導体素子８８１の配線層８９２側の面と、シリコン基板９８１に積層された配線層９８２とが、それぞれウェハの状態で貼り合わせられる。
【０３８４】
ステップＳ２５２において、製造装置は、センサ半導体素子８８１を薄層化する。すなわち、例えば図５３の矢印B142に示すように、センサ半導体素子８８１のシリコン基板８９１が研磨により薄層化される。
【０３８５】
そして、ステップＳ２５３において、製造装置は、センサ半導体素子８８１のシリコン基板８９１および配線層９８２の部分に、貫通電極９９２等の複数の貫通電極を形成する。また。ステップＳ２５４において、製造装置は、センサ半導体素子８８１のシリコン基板８９１の部分に、オンチップカラーフィルタおよびオンチップレンズを形成することで、画素部８９３を形成する。
【０３８６】
これらの処理により、例えば図５４の矢印B143に示すように、センサ半導体素子８８１と半導体素子９７１の配線層９８２とを電気的に接続する貫通電極９９２が形成される。また、画素ごとにオンチップカラーフィルタとオンチップレンズが形成されて画素部８９３が形成される。
【０３８７】
ステップＳ２５５において、製造装置は、センサ半導体素子８８１とカバーガラス８８３とを貼り合わせる。例えば図５４の矢印B144に示すように、高耐熱透明樹脂８８４によって、センサ半導体素子８８１とカバーガラス８８３とが貼り合わせられる。
【０３８８】
ステップＳ２５６において、製造装置は、半導体素子９７１を構成するシリコン基板９８１を薄層化し、貫通電極を形成する。さらにステップＳ２５７において、製造装置は、半導体素子９７１に配線を形成することで再配線を行うとともに、半導体素子８８５の接続や外部接続のための電極を形成する。
【０３８９】
例えば図５５に示すように、半導体素子９７１を構成するシリコン基板９８１が薄層化された後、シリコン基板９８１に貫通電極９９４等の複数の貫通電極が形成される。そして、シリコン基板９８１上に有機または無機の酸化膜からなる配線層９８３が形成されるとともに、配線層９８３に配線９９５等の配線が形成され、さらに配線層９８３の画素部８９３とは反対側の面に電極９９６や電極９９７等の電極が形成される。
【０３９０】
ステップＳ２５８において、製造装置は、半導体素子９７１上に予め個片化されている半導体素子８８５を実装する。
【０３９１】
例えば図５６に示すように、マイクロバンプ９０７により電極９９６と、半導体素子８８５の電極９０６とをはんだ接続することにより、半導体素子９７１上に半導体素子８８５が実装（接合）される。すなわち、センサ半導体素子９７１と半導体素子８８５とが電気的に接続される。
【０３９２】
ステップＳ２５９において、製造装置は、半導体素子９７１に形成された電極上に、外部素子と接続するためのはんだボールを形成する。例えば図５７に示すように、電極９９７上にはんだボール９０９が形成される。これにより、ウェハ上に複数の固体撮像装置９６１が形成された状態となる。
【０３９３】
この例では、ウェハ単位で半導体素子８８５の接続や、はんだボール９０９の形成を行うことができるため、ウェハの個片化を行ってから半導体素子８８５の接続や、はんだボール９０９の形成を行うよりも、より迅速に固体撮像装置９６１を製造することができる。すなわち、固体撮像装置９６１の製造処理の速度向上を図ることができる。
【０３９４】
ステップＳ２６０において、製造装置は、ウェハを複数の固体撮像装置９６１へと個片化して製造処理は終了する。
【０３９５】
以上のようにして製造装置は、センサ半導体素子８８１と半導体素子９７１とをウェハの状態で貼り合わせ、支持基板としても機能するカバーガラス８８３をセンサ半導体素子８８１に貼り合わせた後、貫通電極形成や再配線等を行って予め個片化された半導体素子８８５を実装する。これにより、十分な強度を確保するとともにそりの発生も抑制することができ、固体撮像装置９６１の撮像特性を向上させることができる。
【０３９６】
〈第４の実施の形態の変形例１〉
〈固体撮像装置の構成例〉
なお、固体撮像装置９６１において、センサ半導体素子８８１と半導体素子９７１とを、Cu電極を利用したCu Cu接続により接合するようにしてもよい。
【０３９７】
そのような場合、固体撮像装置９６１は、例えば図５８に示すように構成される。なお、図５８において図５１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０３９８】
図５８に示す固体撮像装置９６１では、センサ半導体素子８８１の配線層８９２における半導体素子９７１側の表面には、Cuからなる複数のCu電極が形成されている。例えば配線層８９２には、Cu電極１０２１−１やCu電極１０２１−２が形成されている。
【０３９９】
なお、以下、Cu電極１０２１−１およびCu電極１０２１−２を特に区別する必要のない場合、単にCu電極１０２１とも称することとする。
【０４００】
また、半導体素子９７１を構成する配線層９８２におけるセンサ半導体素子８８１側の表面には、Cuからなる複数のCu電極が形成されている。例えば配線層９８２には、Cu電極１０２２−１やCu電極１０２２−２が形成されている。
【０４０１】
なお、以下、Cu電極１０２２−１およびCu電極１０２２−２を特に区別する必要のない場合、単にCu電極１０２２とも称することとする。
【０４０２】
固体撮像装置９６１では、センサ半導体素子８８１の配線層８９２に形成されたCu電極１０２１と、半導体素子９７１の配線層９８２に形成されたCu電極１０２２とを接続することにより、つまりCu電極同士を貼り合わせることにより、センサ半導体素子８８１と半導体素子９７１とが電気的に接続される。すなわち、センサ半導体素子８８１と半導体素子９７１とが接合されている。
【０４０３】
ここで、Cu電極同士、つまりCu電極１０２１とCu電極１０２２とを接続する方法としては、センサ半導体素子８８１の配線層８９２の表面と、半導体素子９７１の配線層９８２の表面とに形成された酸化膜を接続させる手法などを利用すればよい。
【０４０４】
このようにセンサ半導体素子８８１と半導体素子９７１とをCu Cu接続により電気的に接続することにより、ウェハ全体、すなわちセンサ半導体素子８８１や半導体素子９７１の表面全体に接続部分であるCu電極を設けることができる。例えば、センサ半導体素子８８１の画素部８９３を、Cu電極等を介して直接、半導体素子９７１に電気的に接続することで、データの伝送損失を低減させ、固体撮像装置９６１の性能を向上させることができる。
【０４０５】
〈第４の実施の形態の変形例２〉
〈固体撮像装置の構成例〉
さらに、固体撮像装置９６１において、半導体素子９７１と半導体素子８８５とがCu電極を利用したCu Cu接続により接続されるようにしてもよい。
【０４０６】
そのような場合、固体撮像装置９６１は、例えば図５９に示すように構成される。なお、図５９において図５１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０４０７】
図５９に示す固体撮像装置９６１では、半導体素子９７１の配線層９８３においては、配線９９５−２上にはCuからなるCu電極１０５１−１およびCu電極１０５１−２が形成されている。なお、以下、Cu電極１０５１−１およびCu電極１０５１−２を特に区別する必要のない場合、単にCu電極１０５１とも称することとする。
【０４０８】
また、半導体素子８８５−１には、CuからなるCu電極１０５２−１およびCu電極１０５２−２が形成されている。なお、以下、Cu電極１０５２−１およびCu電極１０５２−２を特に区別する必要のない場合、単にCu電極１０５２とも称することとする。
【０４０９】
固体撮像装置９６１では、配線層９８３に形成されたCu電極１０５１と、半導体素子８８５−１に形成されたCu電極１０５２とを接続することにより、つまりCu電極同士を貼り合わせることにより、半導体素子９７１と半導体素子８８５−１とが電気的に接続されている。すなわち、半導体素子８８５−１が半導体素子９７１上に実装（接合）されている。
【０４１０】
ここで、Cu電極同士、つまりCu電極１０５１とCu電極１０５２とを接続する方法としては熱圧着、超音波接続、ギ酸還元接続などを利用すればよい。また、画素部８９３を構成するオンチップカラーフィルタおよびオンチップレンズは耐熱性に乏しいため、Cu電極の接続温度は260℃以下であることが望ましい。
【０４１１】
このようにCu電極を利用して半導体素子９７１と半導体素子８８５を接続する場合、マイクロバンプ９０７よりもCu電極１０５１やCu電極１０５２の微細化が容易であるため、半導体素子８８５のサイズをより小さくすることができる。しかも、Cu電極１０５１やCu電極１０５２が小さくなるほど、それらのCu電極の容量が小さくなるので、データの高速伝送を容易に実現することができる。
【０４１２】
〈撮像装置の構成例〉
さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、光電変換部に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０４１３】
図６０は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
【０４１４】
図６０の撮像装置２００１は、レンズ群などからなる光学部２０１１、固体撮像装置（撮像デバイス）２０１２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路２０１３を備える。また、撮像装置２００１は、フレームメモリ２０１４、表示部２０１５、記録部２０１６、操作部２０１７、および電源部２０１８も備える。DSP回路２０１３、フレームメモリ２０１４、表示部２０１５、記録部２０１６、操作部２０１７および電源部２０１８は、バスライン２０１９を介して相互に接続されている。
【０４１５】
光学部２０１１は、被写体からの入射光（像光）を取り込んで固体撮像装置２０１２の撮像面上に結像する。固体撮像装置２０１２は、光学部２０１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置２０１２は、固体撮像装置１１や、固体撮像装置２１１、固体撮像装置３９１、固体撮像装置８７１、固体撮像装置９６１などの上述した固体撮像装置に対応する。
【０４１６】
表示部２０１５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像装置２０１２で撮影された動画像または静止画像を表示する。記録部２０１６は、固体撮像装置２０１２で撮影された動画像または静止画像を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０４１７】
操作部２０１７は、ユーザによる操作の下に、撮像装置２００１が持つ様々な機能について操作指令を発する。電源部２０１８は、DSP回路２０１３、フレームメモリ２０１４、表示部２０１５、記録部２０１６および操作部２０１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０４１８】
なお、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、固体撮像装置全般に対して適用可能である。
【０４１９】
＜固体撮像装置の使用例＞
図６１は、上述の固体撮像装置（イメージセンサ）を使用する使用例を示す図である。
【０４２０】
上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０４２１】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０４２２】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０４２３】
さらに、本技術は、以下の構成とすることも可能である。
【０４２４】
［１］
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を備える固体撮像装置。
［２］
前記第１の半導体素子は、前記半導体層における前記面とは反対側の面に設けられた第１の配線層をさらに有し、
前記半導体層を貫通する前記貫通ビアは、前記第１の配線層内に設けられた配線に接続されている
［１］に記載の固体撮像装置。
［３］
前記接続部はランド構造とされており、前記接続部と、前記第２の半導体素子に設けられたマイクロバンプとを接続することで、前記第２の半導体素子が前記第１の半導体素子に実装されている
［１］または［２］に記載の固体撮像装置。
［４］
前記接続部は、前記半導体層の前記面側に設けられた第２の配線層に形成され、
前記第２の配線層における前記接続部と前記半導体層との間には、ノイズ遮蔽および遮光のためのシールドメタルが設けられている
［１］乃至［３］の何れか一項に記載の固体撮像装置。
［５］
前記貫通ビアの前記面側の端に設けられた電極、前記接続部、および前記接続配線は、前記半導体層の前記面側に設けられた第２の配線層に形成され、
前記半導体層における前記接続部直下の領域には、前記接続部の前記接続配線および前記電極に対する段差を低減させるための溝が形成されている
［１］乃至［４］の何れか一項に記載の固体撮像装置。
［６］
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を備える固体撮像装置の製造方法であって、
前記半導体層に前記貫通ビアを形成するとともに、前記面に前記接続配線を形成し、
前記面に前記接続部を形成し、
前記第１の半導体素子に前記第２の半導体素子を実装する
ステップを含む製造方法。
［７］
入射した光を光電変換する光電変換部および貫通ビアが設けられた半導体層と、
前記半導体層の前記光を受光する側の面における前記光電変換部が設けられた領域外に設けられた、前記貫通ビアよりも幅の広い接続部と、
前記面に設けられ、前記貫通ビアおよび前記接続部を接続する接続配線と
を有する第１の半導体素子と、
前記接続部により前記第１の半導体素子に実装された第２の半導体素子と
を有する固体撮像装置を備える電子機器。
［８］
入射した光を光電変換する光電変換部を有する第１の半導体素子と、
前記第１の半導体素子との接合面が前記第１の半導体素子と同一形状であり、前記第１の半導体素子の前記光を受光する側の面とは反対側の面に接合された、少なくとも一部の層を貫通する第１の電気接続部を有する第２の半導体素子と、
前記第２の半導体素子における前記第１の半導体素子側とは反対側の面に実装され、前記第１の電気接続部により前記第１の半導体素子に電気的に接続された、前記第１の半導体素子よりも小さい第３の半導体素子と
を備える固体撮像装置。
［９］
前記第１の半導体素子は、
前記光電変換部が設けられた半導体層と、
前記半導体層の前記第２の半導体素子側に設けられ、配線が形成された配線層と、
前記配線層内の配線に接続され、前記半導体層を貫通する第２の電気接続部と、
前記半導体層における前記配線層とは反対側の面において前記第２の電気接続部と接続されるとともに、前記第２の半導体素子内の配線に接続された、前記半導体層および前記配線層を貫通する第３の電気接続部と
をさらに備える［８］に記載の固体撮像装置。
［１０］
前記第２の電気接続部および前記第３の電気接続部は、前記第１の電気接続部よりも幅の狭い電気接続部である
［９］に記載の固体撮像装置。
［１１］
前記第１の電気接続部、前記第２の電気接続部、および前記第３の電気接続部は、貫通ビアである
［９］または［１０］に記載の固体撮像装置。
［１２］
前記第１の半導体素子の前記第２の半導体素子側の面に設けられたCuの電極と、前記第２の半導体素子の前記第１の半導体素子側の面に設けられたCuの電極とを貼り合わせることにより、前記第１の半導体素子と前記第２の半導体素子とが接合されている
［８］に記載の固体撮像装置。
［１３］
前記第２の半導体素子はインターポーザ基板である
［８］乃至［１２］の何れか一項に記載の固体撮像装置。
［１４］
前記第２の半導体素子は、前記第１の電気接続部が設けられている状態で、前記第１の半導体素子に接合される
［８］乃至［１３］の何れか一項に記載の固体撮像装置。
［１５］
前記第２の半導体素子に設けられたマイクロバンプと、前記第３の半導体素子に設けられたマイクロバンプとを接続することで、前記第３の半導体素子が前記第２の半導体素子に実装されている
［８］乃至［１４］の何れか一項に記載の固体撮像装置。
［１６］
前記第２の半導体素子に設けられたランド構造の接続部と、前記第３の半導体素子に設けられたマイクロバンプとを接続することで、前記第３の半導体素子が前記第２の半導体素子に実装されている
［８］乃至［１４］の何れか一項に記載の固体撮像装置。
［１７］
前記第２の半導体素子には、前記第１の半導体素子に設けられた開口部により露出された、外部と電気的に接続するための電極が設けられている
［８］乃至［１６］の何れか一項に記載の固体撮像装置。
［１８］
前記第２の半導体素子の前記第１の半導体素子とは反対側の面には、外部と電気的に接続するための電極が設けられている
［８］乃至［１６］の何れか一項に記載の固体撮像装置。
［１９］
前記第１の電気接続部は貫通電極である
［８］に記載の固体撮像装置。
［２０］
前記第１の半導体素子における前記第２の半導体素子側とは反対側の面には、板状のガラス部材が接合されている
［８］または［１９］に記載の固体撮像装置。
［２１］
前記第２の半導体素子には、埋め込み配線が形成されている
［２０］に記載の固体撮像装置。
［２２］
前記第２の半導体素子には、ロジック回路またはメモリ回路が形成されている
［２１］に記載の固体撮像装置。
［２３］
前記第１の半導体素子と前記第２の半導体素子とは、Cu電極同士を貼り合わせることにより接合されている
［２１］または［２２］に記載の固体撮像装置。
［２４］
前記第３の半導体素子は、はんだにより前記第２の半導体素子に接続されている
［２０］乃至［２３］の何れか一項に記載の固体撮像装置。
［２５］
前記第３の半導体素子と前記第２の半導体素子とは、Cu電極同士を貼り合わせることにより接合されている
［２０］乃至［２３］の何れか一項に記載の固体撮像装置。
［２６］
入射した光を光電変換する光電変換部を有する第１の半導体素子と、
前記第１の半導体素子との接合面が前記第１の半導体素子と同一形状であり、前記第１の半導体素子の前記光を受光する側の面とは反対側の面に接合された、少なくとも一部の層を貫通する電気接続部を有する第２の半導体素子と、
前記第２の半導体素子における前記第１の半導体素子側とは反対側の面に実装され、前記電気接続部により前記第１の半導体素子に電気的に接続された、前記第１の半導体素子よりも小さい第３の半導体素子と
を備える固体撮像装置の製造方法であって、
前記第２の半導体素子に前記電気接続部が設けられた状態でウェハ同士を貼り合わせることで、前記第１の半導体素子と前記第２の半導体素子とを接合し、
前記第２の半導体素子に前記第３の半導体素子を実装する
ステップを含む製造方法。
［２７］
入射した光を光電変換する光電変換部を有する第１の半導体素子と、
前記第１の半導体素子との接合面が前記第１の半導体素子と同一形状であり、前記第１の半導体素子の前記光を受光する側の面とは反対側の面に接合された、少なくとも一部の層を貫通する電気接続部を有する第２の半導体素子と、
前記第２の半導体素子における前記第１の半導体素子側とは反対側の面に実装され、前記電気接続部により前記第１の半導体素子に電気的に接続された、前記第１の半導体素子よりも小さい第３の半導体素子と
を有する固体撮像装置を備える電子機器。
［２８］
入射した光を光電変換する光電変換部を有する第１の半導体素子と、
前記第１の半導体素子との接合面が前記第１の半導体素子と同一形状であり、前記第１の半導体素子の前記光を受光する側の面とは反対側の面に接合された、少なくとも一部の層を貫通する電気接続部を有する第２の半導体素子と、
前記第１の半導体素子における前記第２の半導体素子側とは反対側の面に接合された板状のガラス部材と、
前記第２の半導体素子における前記第１の半導体素子側とは反対側の面に実装され、前記電気接続部により前記第１の半導体素子に電気的に接続された、前記第１の半導体素子よりも小さい第３の半導体素子と
を備える固体撮像装置の製造方法であって、
前記第１の半導体素子と前記第２の半導体素子とをウェハの状態で貼り合わせ、
前記第１の半導体素子に前記ガラス部材を接合し、
前記第２の半導体素子に前記電気接続部を形成し、
前記第２の半導体素子に前記第３の半導体素子を実装する
ステップを含む製造方法。
【符号の説明】
【０４２５】
１１  固体撮像装置，  ２１  センサ半導体素子，  ５１  貫通ビア，  ５３  ランド電極，  ５４  電極，  ５７  垂直信号線，  ７１  ロジック半導体素子，  ２３１  シールドメタル，  ２９１  シールドメタル，  ３９１  固体撮像装置，  ４０２  センサ半導体素子，  ４０３  インターポーザ基板，  ４０４  半導体素子，  ４４６  貫通ビア，  ４４７  貫通ビア，  ４５５  貫通ビア，  ８８１  センサ半導体素子，  ８８２  半導体素子，  ８８３  カバーガラス，  ８８５−１，８８５−２，８８５  半導体素子，  ９０３−１，９０３−２，９０３  貫通電極
【図１】
0006693068.tif 000002
【図２】
0006693068.tif 000003
【図３】
0006693068.tif 000004
【図４】
0006693068.tif 000005
【図５】
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【図６】
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【図７】
0006693068.tif 000008
【図８】
0006693068.tif 000009
【図９】
0006693068.tif 000010
【図１０】
0006693068.tif 000011
【図１１】
0006693068.tif 000012
【図１２】
0006693068.tif 000013
【図１３】
0006693068.tif 000014
【図１４】
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【図１５】
0006693068.tif 000016
【図１６】
0006693068.tif 000017
【図１７】
0006693068.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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