(57)【特許請求の範囲】
【請求項１】
表面を有する半導体層と、
前記半導体層の前記表面に互いに間隔を空けて形成されたゲートトレンチおよびフィールドプレートトレンチを含む複数のトレンチと、
第１厚さを有し、各前記トレンチの底側において各前記トレンチの底面および側面に形成された厚膜部、および、前記第１厚さ未満の第２厚さを有し、各前記トレンチの開口側において各前記トレンチの側面に形成された薄膜部を含む第１絶縁膜と、
前記第２厚さを超える第３厚さを有し、前記厚膜部および前記薄膜部の間に介在するように各前記トレンチの側面に形成された中間絶縁膜と、
前記中間絶縁膜よりも各前記トレンチの底側に位置するように前記厚膜部を介して各前記トレンチの底側に埋設された下側電極と、
前記下側電極に覆い被さるように前記薄膜部を介して各前記トレンチの開口側に埋設され、前記薄膜部に接する上部および前記中間絶縁膜に接する下部を有する上側電極と、
各前記トレンチ内において前記下側電極および前記上側電極の間に介在され、前記下側電極および前記上側電極を電気的に絶縁させる第２絶縁膜と、
前記半導体層の前記表面の表層部における互いに隣り合う前記ゲートトレンチおよび前記フィールドプレートトレンチの間の領域において、前記表面から前記半導体層の厚さ方向に向けてこの順に形成されたソース層、ボディ層およびドリフト層と、
前記ゲートトレンチ側の前記上側電極、および、前記半導体層の前記表面から露出する前記ソース層を被覆するように前記半導体層の前記表面の上に形成され、前記フィールドプレートトレンチ側の前記上側電極を露出させるコンタクトホールを含む層間絶縁膜と、
前記層間絶縁膜を挟んで前記ゲートトレンチ側の前記上側電極に対向し、前記層間絶縁膜の上から前記コンタクトホールに入り込み、前記フィールドプレートトレンチ側の前記上側電極に接続されたソース電極と、を含み、
前記フィールドプレートトレンチ側の前記第１絶縁膜は、前記フィールドプレートトレンチの側面から前記ソース層を露出させており、
前記フィールドプレートトレンチ側の前記上側電極は、前記半導体層の前記表面に対して前記フィールドプレートトレンチの底面側に位置する上面を有しており、
前記ソース電極は、前記フィールドプレートトレンチ内において前記ソース層および前記フィールドプレートトレンチ側の前記上側電極に接続されている、半導体装置。
【請求項２】
前記ゲートトレンチ側の前記上側電極は、前記第１絶縁膜を介して前記ソース層、前記ボディ層および前記ドリフト層に対向している、請求項１に記載の半導体装置。
【請求項３】
前記中間絶縁膜は、前記ボディ層および前記ドリフト層の境界部よりも各前記トレンチの底面側に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記中間絶縁膜は、前記ボディ層および前記ドリフト層の境界部を横切っている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲートトレンチ側の前記上側電極は、前記半導体層の前記表面に対して前記ゲートトレンチの底面側に位置する上面を有しており、
前記層間絶縁膜は、前記ゲートトレンチ内において前記ゲートトレンチ側の前記上側電極を被覆している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ソース電極は、前記コンタクトホールに埋め込まれたソースコンタクト、および、前記層間絶縁膜を被覆し、前記ソースコンタクトとは異なる導電材料からなり、前記ソースコンタクトに接続されたソースメタルを含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記中間絶縁膜は、前記第２厚さを超えかつ前記第１厚さ未満の前記第３厚さを有している、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記中間絶縁膜は、前記第２厚さに対する比が、１を超えて４以下となる前記第３厚さを有している、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記中間絶縁膜は、前記第１厚さに対する比が、０．５以上１未満となる前記第３厚さを有している、請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第２絶縁膜は、前記第２厚さよりも大きい厚さを有している、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記中間絶縁膜は、前記第１絶縁膜と同一の絶縁材料からなる、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記上側電極の全体が、前記第２絶縁膜を挟んで前記下側電極の上端部よりも前記半導体層の前記表面側に位置している、請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲートトレンチ側の前記上側電極は、ゲート電極を兼ね、
前記フィールドプレートトレンチ側の前記上側電極は、フィールドプレートを兼ねている、請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記上側電極は、ポリシリコンからなり、
前記下側電極は、ポリシリコンからなる、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１絶縁膜は、酸化シリコンからなる、請求項１〜１４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１は、溝が形成された半導体基板と、溝の内面に形成された絶縁層と、溝内において、絶縁層を挟んで上下に配置された第１導体層および第２導体層とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２０２９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
絶縁膜を挟んで上下に配置された上側電極および下側電極を有するトレンチ構造では、上側電極の下端部と半導体層との間に比較的高い電界が集中する傾向がある。したがって、特許文献１のように何ら対策が施されていないトレンチ構造では、上側電極の下端部に高電界が集中し、トレンチ内の絶縁膜が破壊される結果、ＥＳＤ耐量が低下する虞がある。
【０００５】
そこで、本発明は、ＥＳＤ耐量を向上できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の一局面に係る半導体装置は、トレンチが形成された半導体層と、前記トレンチの内面に沿って形成された第１絶縁膜と、前記第１絶縁膜を介して前記トレンチに埋設され、第２絶縁膜を挟んで上下に配置された上側電極および下側電極とを含む。前記トレンチの側面と前記上側電極の下端部との間には、前記上側電極と前記半導体層との間で生じる電界を緩和する電界緩和部が設けられている。
【０００７】
この構成によれば、比較的電界が集中し易い上側電極の下端部と半導体層との間に電界緩和部が設けられているから、上側電極と半導体層との間で電界が集中するのを抑制できる。これにより、ＥＳＤ耐量を向上できる半導体装置を提供できる。
前記半導体装置において、前記第１絶縁膜は、前記下側電極に接する厚膜部と、前記厚膜部の厚さよりも小さい厚さを有し、前記上側電極に接する薄膜部とを含んでいてもよい。この場合、前記電界緩和部は、前記第１絶縁膜の前記厚膜部と前記薄膜部との間にそれらと一体的に設けられ、前記薄膜部の厚さよりも大きい厚さを有する絶縁膜からなることが好ましい。この構成によれば、第１絶縁膜の薄膜部よりも厚い絶縁膜からなる電界緩和部によって、上側電極と半導体層との間で電界が集中するのを良好に抑制できる。これにより、ＥＳＤ耐量を良好に向上できる半導体装置を提供できる。
【０００８】
前記半導体装置において、前記電界緩和部は、前記第１絶縁膜の前記薄膜部の厚さに対する前記電界緩和部の厚さの比が、１を超えて４以下となる厚さを有していてもよい。また、前記電界緩和部は、前記第１絶縁膜の前記厚膜部の厚さよりも小さい厚さを有していてもよい。また、前記電界緩和部は、前記第１絶縁膜の前記厚膜部の厚さに対する前記電界緩和部の厚さの比が、０．５以上１未満となる厚さを有していてもよい。また、前記電界緩和部は、前記第２絶縁膜の厚さよりも大きい厚さを有していてもよい。また、前記第２絶縁膜は、前記第１絶縁膜の前記薄膜部の厚さよりも大きい厚さを有していてもよい。また、前記電界緩和部は、前記第１絶縁膜と同一の絶縁材料からなっていてもよい。
【０００９】
前記半導体装置は、前記トレンチの側方において、前記半導体層の表面側から順に形成されたソース層、ボディ層およびドレイン層をさらに含んでいてもよい。この場合、前記電界緩和部は、前記ドレイン層に接していてもよい。また、前記電界緩和部は、前記ボディ層と前記ドレイン層との境界部よりも、前記半導体層の裏面側に形成されていてもよいし、前記ボディ層と前記ドレイン層との境界部を横切ように形成されていてもよい。
【００１０】
前記半導体装置において、前記上側電極は、その全体が、前記第２絶縁膜を挟んで前記下側電極の上端部よりも上方に位置していてもよい。また、前記半導体装置において、前記上側電極の下端部には、前記トレンチの側面に沿い、かつ、前記下側電極側に向かって突き出る突起部が形成されていてもよい。この場合、前記電界緩和部は、前記上側電極の突起部に接していることが好ましい。
【００１１】
ここで、トレンチの側面と上側電極の下端部との間に電界緩和部が形成されていない構成について考える。この場合、上側電極の下端部に形成された突起部に比較的高い電界が集中する。本発明では、この突起部に接するように電界緩和部を設けているので、上側電極と半導体層との間で生じる電界を効果的に緩和できる。前記上側電極の突起部は、その全体が、前記第２絶縁膜を挟んで前記下側電極の上端部よりも上方に位置していることが好ましい。
【００１２】
前記半導体装置において、ゲートトレンチを含む複数の前記トレンチが前記半導体層に形成されていてもよい。前記ゲートトレンチに埋設された前記上側電極は、ゲート電極を兼ねていてもよい。また、前記半導体装置において、フィールドプレートトレンチを含む複数の前記トレンチが前記半導体層に形成されていてもよい。前記フィールドプレートトレンチに埋設された前記上側電極は、フィールドプレートを兼ねていてもよい。
【００１３】
前記半導体装置において、前記上側電極および前記下側電極は、ポリシリコンからなっていてもよい。前記第１絶縁膜は、酸化シリコンからなっていてもよい。
本発明の一局面に係る半導体装置の製造方法は、以下の（ａ）〜（ｈ）の工程を含む。
（ａ）半導体層にトレンチを形成する工程
（ｂ）前記トレンチの内面に厚い絶縁膜を形成する工程
（ｃ）前記トレンチの深さ方向途中まで導電体を埋めて、下側電極を形成する工程
（ｄ）前記トレンチの開口と前記下側電極の上端部との間に位置する前記厚い絶縁膜を前記トレンチの内面に垂直な方向に薄化して、薄い絶縁膜を形成する工程
（ｅ）前記下側電極の上端部が、前記厚い絶縁膜と前記薄い絶縁膜との境界部よりも前記トレンチの底面側に位置するように、前記下側電極を選択的に除去する工程
（ｆ）前記薄い絶縁膜を除去して、前記トレンチの内面に垂直な方向に、少なくとも前記薄い絶縁膜の厚さの分だけ前記厚い絶縁膜を薄化する工程
（ｇ）前記厚い絶縁膜から露出する前記トレンチの内面および前記下側電極の上端部を被覆するように、前記厚い絶縁膜よりも薄い絶縁膜を形成する工程
（ｈ）前記トレンチに導電体を埋めて、上側電極を形成する工程
この方法によれば、トレンチが形成された半導体層と、トレンチの内面に沿って形成された第１絶縁膜と、第１絶縁膜を介してトレンチに埋設され、第２絶縁膜を挟んで上下に配置された上側電極および下側電極とを含む半導体装置を製造できる。この半導体装置において、トレンチの側面と上側電極の下端部との間には、上側電極と半導体層との間で生じる電界を緩和する電界緩和部が設けられている。
【００１４】
第１絶縁膜は、（ｂ）〜（ｇ）の各工程を経て形成され、下側電極に接する厚い絶縁膜（厚膜部）と、厚い絶縁膜の厚さよりも小さい厚さを有し、上側電極に接する薄い絶縁膜（薄膜部）とを含む。第２絶縁膜は、（ｇ）の工程を経て形成され、下側電極の上端部を被覆する薄い絶縁膜を含む。電界緩和部は、（ｆ）の工程を経て形成され、薄化された厚い絶縁膜を含む。電界緩和部は、第１絶縁膜の厚膜部と薄膜部との間にそれらと一体的に設けられ、第１絶縁膜の薄膜部の厚さよりも大きい厚さを有する絶縁膜を含む。この方法によれば、第１絶縁膜の薄膜部よりも厚い絶縁膜を含む電界緩和部によって、上側電極と半導体層との間で電界が集中するのを良好に抑制でき、ＥＳＤ耐量を良好に向上できる半導体装置を製造できる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、アクティブ領域の構造を示す模式的な平面図である。
【図３】図３は、図２に示すIII-III線に沿う断面図である。
【図４】図４は、図２に示すIV-IV線に沿う断面図である。
【図５】図５は、トレンチの拡大断面図である。
【図６Ａ】図６Ａは、前記半導体装置の製造工程の一部を示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す断面図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す断面図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す断面図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す断面図である。
【図６Ｇ】図６Ｇは、図６Ｆの次の工程を示す断面図である。
【図６Ｈ】図６Ｈは、図６Ｇの次の工程を示す断面図である。
【図６Ｉ】図６Ｉは、図６Ｈの次の工程を示す断面図である。
【図７】図７は、参考例に係る半導体装置のトレンチを示す拡大断面図である。
【図８Ａ】図８Ａは、図７に示す半導体装置の製造工程の一部を示す断面図である。
【図８Ｂ】図８Ｂは、図８Ａの次の工程を示す断面図である。
【図８Ｃ】図８Ｃは、図８Ｂの次の工程を示す断面図である。
【図９】図９は、本発明の半導体装置および参考例の半導体装置のＥＳＤ耐量を比較するための図である。
【図１０】図１０は、本発明の半導体装置および参考例の半導体装置のドレイン遮断電流の上昇率を比較するための図である。
【図１１】図１１は、変形例に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、たとえば、ドレイン・ソース間電圧Ｖｄｓが１０Ｖ以上２００Ｖ以下（本実施形態では３０Ｖ）のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置である。より具体的には、半導体装置１は、本発明の半導体層の一例としての半導体基板２を有している。半導体基板２は、平面視四角形状である。半導体基板２の表面には、たとえば金属材料（Ａｌ等）からなる電極膜３が形成されている。電極膜３は、ソースメタル４およびゲートメタル５を含んでいてもよい。
【００１７】
ソースメタル４が半導体基板２の中央部の略全域を覆うように形成され、ゲートメタル５が半導体基板２の周縁部に形成されている。ソースメタル４およびゲートメタル５は、パッシベーション膜６で覆われている。ソースメタル４およびゲートメタル５の一部は、それぞれ、ソースパッド７およびゲートパッド８として、パッシベーション膜６から露出している。ソースパッド７およびゲートパッド８には、ボンディングワイヤ等（図示せず）の接合部材が接合されてもよい。
【００１８】
ソースメタル４とゲートメタル５との間には、電極膜３の材料が選択的に除去された境界部９が設定されている。境界部９は、図１に示すようにゲートメタル５を取り囲んでいてもよいし、ゲートメタル５の周縁の一部に沿う直線状であってもよい。半導体基板２上には、後述するＭＩＳＦＥＴの単位セル１０が多数形成されたアクティブ領域１１と、アクティブ領域１１以外の非アクティブ領域１２とが設定されていてもよい。アクティブ領域１１は、ソースメタル４のソースパッド７の下方領域に配置されていてもよい。一方、非アクティブ領域１２は、ゲートメタル５の下方領域および当該領域から境界部９を跨ってソースメタル４のソースパッド７外の下方領域まで延びていてもよい。
【００１９】
図２は、アクティブ領域１１の構造を示す模式的な平面図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、ゲートトレンチ１３の拡大断面図である。
半導体装置１は、半導体基板２を含む。半導体基板２は、たとえば、シリコン基板であってもよい。半導体基板２は、ベース基板と、当該ベース基板上のエピタキシャル層を含んでいてもよい。半導体基板２には、ゲートトレンチ１３およびフィールドプレートトレンチ１４が形成されている。ゲートトレンチ１３は、ゲートパッド８から引き出されたコンタクト用の第１ゲートトレンチ１３Ａと、第１ゲートトレンチ１３Ａから、ストライプ状に引き出された複数の第２ゲートトレンチ１３Ｂとを含む。
【００２０】
第１ゲートトレンチ１３Ａは、ゲートパッド８に入力された電力を複数の第２ゲートトレンチ１３Ｂに供給する。複数の第２ゲートトレンチ１３Ｂは、それらの間で、ＭＩＳＦＥＴの単位セル１０を定義する。本実施形態では、第１ゲートトレンチ１３Ａと第２ゲートトレンチ１３Ｂは、平面視において互いに直交している。以下では、特に断りがない限り、第１ゲートトレンチ１３Ａおよび第２ゲートトレンチ１３Ｂを含むものとして、単にゲートトレンチ１３という。
【００２１】
フィールドプレートトレンチ１４は、各単位セル１０に一つずつ、ゲートトレンチ１３に平行に形成されていてもよい。フィールドプレートトレンチ１４を挟んで隣り合うゲートトレンチ１３のピッチＰ１は、たとえば、１．０μｍ以上３．０μｍ以下であってよい。また、ゲートトレンチ１３とフィールドプレートトレンチ１４とのピッチＰ２は、たとえば、０．４μｍ以上２．０μｍ以下であってよい。ゲートトレンチ１３とフィールドプレートトレンチ１４は、同じ深さを有している。
【００２２】
図３および図４を参照して、各単位セル１０には、ｎ＋型のソース層１５、ｐ−型のボディ層１６およびｎ−型のドレイン層１７等の不純物領域が形成されている。ソース層１５、ボディ層１６およびドレイン層１７は、半導体基板２の表面から裏面へ向かう厚さ方向に、この順に整列して配置されている。これにより、ゲートトレンチ１３およびフィールドプレートトレンチ１４の双方の側面には、各開口端から順にソース層１５、ボディ層１６およびドレイン層１７が露出している。ドレイン層１７は、ゲートトレンチ１３およびフィールドプレートトレンチ１４の下方領域にも広がっており、ＭＩＳＦＥＴのドリフト層１８を構成している。
【００２３】
各不純物領域の濃度について補足する。ソース層１５のｎ型不純物濃度は、たとえば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下である。ボディ層１６のｐ型不純物濃度は、たとえば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下である。ドレイン層１７（ドリフト層１８）のｎ型不純物濃度は、たとえば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
【００２４】
図５を参照して、ゲートトレンチ１３の内面には、第１絶縁膜２０が形成されている。ゲートトレンチ１３には、この第１絶縁膜２０を介して、本発明の上側電極の一例としてのゲート電極２１と、本発明の下側電極の一例としての埋め込み電極２２とが埋設されている。ゲート電極２１および埋め込み電極２２は、それらの間に配置された第２絶縁膜２３により上下に電気的に分離（絶縁）されて配置されている。第１絶縁膜２０および第２絶縁膜２３は、同一の材料で一体的に形成されている。第１絶縁膜２０および第２絶縁膜２３は、たとえばシリコン酸化膜を含んでいてもよい。
【００２５】
第１絶縁膜２０は、埋め込み電極２２に接する厚膜部２４と、ゲート電極２１に接する薄膜部２５とを含む。第１絶縁膜２０の厚膜部２４は、一方表面（ドレイン層１７側の表面）およびその反対の他方表面がゲートトレンチ１３の内壁に沿って形成されており、緻密度の高いシリコン酸化膜上に緻密度の低いシリコン酸化膜が積層された積層構造を有している。
【００２６】
第１絶縁膜２０の厚膜部２４の厚さＴ１は、第１絶縁膜２０の薄膜部２５の厚さＴ２よりも大きい（厚さＴ２＜厚さＴ１）。第１絶縁膜２０の厚膜部２４の厚さＴ１は、第２絶縁膜２３の厚さＴ３よりも大きい（厚さＴ３＜厚さＴ１）。第２絶縁膜２３の厚さＴ３は、第１絶縁膜２０の薄膜部２５の厚さＴ２よりも大きい（厚さＴ２＜厚さＴ３＜厚さＴ１）。
【００２７】
ゲート電極２１は、たとえばポリシリコンからなる。ゲート電極２１は、第１絶縁膜２０の薄膜部２５を介して、ソース層１５、ボディ層１６およびドレイン層１７に対向している。ゲート電極２１は、ゲートトレンチ１３の側面のボディ層１６にチャネルを形成する。つまり、第１絶縁膜２０の薄膜部２５は、ゲート絶縁膜２６を兼ねている。ゲート電極２１は、その全体が、第２絶縁膜２３を挟んで埋め込み電極２２の上端部２７よりも上方に位置している。ゲート電極２１の下端部２８には、ゲートトレンチ１３の側面に沿い、かつ、埋め込み電極２２側に向かって突き出る突起部２９が形成されている。ゲート電極２１の突起部２９は、その全体が、第２絶縁膜２３を挟んで埋め込み電極２２の上端部２７よりも上方に位置している。
【００２８】
埋め込み電極２２は、たとえばポリシリコンからなる。埋め込み電極２２は、第１絶縁膜２０の厚膜部２４を挟んで、ドリフト層１８に対向している。埋め込み電極２２は、第１絶縁膜２０および第２絶縁膜２３で覆われることによって、外部から電気的にフローティングされていてもよいし、ソースメタル４と同電位（グランド電位）であってもよい。ゲートトレンチ１３の側面とゲート電極２１の下端部２８との間には、ゲート電極２１と半導体基板２、より具体的にはドレイン層１７（ドリフト層１８）との間で生じる電界を緩和する電界緩和部３０が設けられている。
【００２９】
電界緩和部３０は、第１絶縁膜２０の厚膜部２４と薄膜部２５との間に、それらと一体的に設けられた絶縁膜（中間絶縁膜）からなる。電界緩和部３０は、さらに、第２絶縁膜２３と一体を成しており、第１絶縁膜２０および第２絶縁膜２３と同一の材料（本実施形態では、シリコン酸化膜）により形成されている。電界緩和部３０は、第１絶縁膜２０の厚膜部２４と同様に、緻密度の高いシリコン酸化膜上に緻密度の低いシリコン酸化膜が積層された積層構造を有していてもよい。 
【００３０】
電界緩和部３０は、ドレイン層１７（ドリフト層１８）に接するように形成されている。本実施形態では、電界緩和部３０は、その全体がドレイン層１７（ドリフト層１８）に接するようにボディ層１６とドレイン層１７（ドリフト層１８）との境界部よりも半導体基板２の裏面側に形成されている。つまり、本実施形態では、電界緩和部３０は、ボディ層１６に接していない。なお、電界緩和部３０は、ボディ層１６とドレイン層１７（ドリフト層１８）との境界部を横切るように形成されることによって、その一部がボディ層１６に接していてもよい。前述のゲート電極２１の突起部２９は、より具体的には、電界緩和部３０と第２絶縁膜２３との間に形成された窪み３１にゲート電極２１（ポリシリコン）が入り込むことにより形成されている。したがって、電界緩和部３０は、ゲート電極２１の突起部２９に接している。
【００３１】
電界緩和部３０は、第１絶縁膜２０の厚膜部２４の厚さＴ１よりも小さく、第１絶縁膜２０の薄膜部２５の厚さＴ２よりも大きい厚さＴ４を有している。電界緩和部３０の厚さＴ４は、第２絶縁膜２３の厚さＴ３よりも大きい（厚さＴ２＜厚さＴ３＜厚さＴ４＜厚さＴ１）。別の見方をすると、第１絶縁膜２０は、トレンチの深さ方向に沿って段階的に厚くなるように形成されており、ゲート電極２１の下端部２８に接する部分が、ゲート絶縁膜２６となる部分（つまり、薄膜部２５）よりも厚く形成されている。
【００３２】
第１絶縁膜２０の厚膜部２４の厚さＴ１に対する電界緩和部３０の厚さＴ４の比Ｒ１（＝Ｔ４／Ｔ１）は、０．５以上１未満（０．５≦Ｒ１＜１）であってもよい。また、第１絶縁膜２０の薄膜部２５の厚さＴ２に対する電界緩和部３０の厚さＴ４の比Ｒ２（＝Ｔ４／Ｔ２）は、１を超えて４以下（１＜Ｒ２≦４）であってもよい。また、電界緩和部３０は、ゲートトレンチ１３の深さ方向において、ゲート電極２１の厚さＴ５に対する電界緩和部３０の厚さＴ６の比Ｒ３（＝Ｔ６／Ｔ５）が、たとえば０．０５以上０．２５以下（０．０５≦Ｒ３≦０．２５）となるように形成されていてもよい。
【００３３】
第１絶縁膜２０、第２絶縁膜２３および電界緩和部３０の各厚さについて補足する。第１絶縁膜２０の厚膜部２４の厚さＴ１は、たとえば５００Å以上２０００Å以下であってもよい。第１絶縁膜２０の薄膜部２５の厚さＴ２は、たとえば２００Å以上７５０Å以下であってもよい。第２絶縁膜２３の厚さＴ３は、たとえば２５０Å以上８００Å以下であってもよい。電界緩和部３０の厚さＴ４は、たとえば３００Å以上１０００Å以下であってもよい。
【００３４】
図４を参照して、フィールドプレートトレンチ１４内にも、第１絶縁膜２０、第２絶縁膜２３および電界緩和部３０が形成されている。フィールドプレートトレンチ１４内の第１絶縁膜２０、第２絶縁膜２３および電界緩和部３０の各構成は、ゲートトレンチ１３内の各構成と略同様である。以下では、異なる点についてのみ説明する。フィールドプレートトレンチ１４には、第１絶縁膜２０を介して、本発明の上側電極の一例としてのフィールドプレート３２と、本発明の下側電極の一例としての埋め込みフィールドプレート３３とが埋設されている。フィールドプレート３２および埋め込みフィールドプレート３３は、それらの間に配置された第２絶縁膜２３により上下に電気的に分離（絶縁）されて配置されている。
【００３５】
フィールドプレートトレンチ１４における第１絶縁膜２０の薄膜部２５は、その上端がフィールドプレートトレンチ１４の深さ方向途中に位置していてもよい。たとえば、第１絶縁膜２０の薄膜部２５の上端は、図４に示すように、フィールドプレートトレンチ１４の側面のボディ層１６の深さ位置にあってもよい。
フィールドプレート３２は、たとえばポリシリコンからなる。フィールドプレート３２は、第１絶縁膜２０を挟んで、ボディ層１６およびドレイン層１７に対向している。フィールドプレート３２は、半導体基板２の表面に対して、ゲート電極２１の上面よりも低い位置に上面を有していてもよい。フィールドプレート３２の上面位置は、たとえば、ソース層１５とボディ層１６との境界部よりも下方であってもよく、ボディ層１６の厚さ方向途中であってもよい。
【００３６】
埋め込みフィールドプレート３３は、たとえばポリシリコンからなる。埋め込みフィールドプレート３３は、第１絶縁膜２０の厚膜部２４を挟んで、ドリフト層１８に対向している。埋め込みフィールドプレート３３は、第１絶縁膜２０および第２絶縁膜２３で覆われることによって、外部から電気的にフローティングされていてもよいし、ソースメタル４と同電位（グランド電位）であってもよい。
【００３７】
図３および図４を参照して、半導体基板２上には、層間絶縁膜４０が形成されている。層間絶縁膜４０は、酸化シリコン膜および窒化シリコン膜の少なくとも一方を含む。層間絶縁膜４０は、半導体基板２の表面側からこの順に形成された窒化シリコン膜および酸化シリコン膜を含んでいてもよい。層間絶縁膜４０は、ゲート電極２１の上面と半導体基板２の表面との高低差によって形成された凹部４１に入り込んでいる。層間絶縁膜４０には、第１ゲートトレンチ１３Ａを露出させるコンタクトホール４２と、フィールドプレートトレンチ１４を露出させるコンタクトホール４３とが形成されている。層間絶縁膜４０上には、ゲートメタル５およびソースメタル４が形成されている。
【００３８】
ゲートメタル５は、コンタクトホール４２に埋め込まれたゲートコンタクト４４に接続されている（図２の破線部も併せて参照）。ゲートコンタクト４４は、たとえばタングステンプラグからなり、第１ゲートトレンチ１３Ａに入り込んでいる。ゲートコンタクト４４は、第１ゲートトレンチ１３Ａ内でゲート電極２１に電気的に接続されている。第１ゲートトレンチ１３Ａ内におけるゲートコンタクト４４とゲート電極２１との接続部は、第２ゲートトレンチ１３Ｂ内におけるゲート電極２１の上面よりも下方に位置していてもよい。
【００３９】
一方、ソースメタル４は、コンタクトホール４３に埋め込まれたソースコンタクト４５に接続されている（図２の破線部も併せて参照）。ソースコンタクト４５は、たとえばタングステンプラグからなり、フィールドプレートトレンチ１４に入り込んでいる。ソースコンタクト４５は、フィールドプレートトレンチ１４内でフィールドプレート３２に電気的に接続されている。
【００４０】
一方、フィールドプレートトレンチ１４にもゲートトレンチ１３と同様に、フィールドプレート３２の上面と半導体基板２の表面との高低差によって凹部４６が形成されている。凹部４６は、コンタクトホール４３に対して自己整合的に形成されていてもよい。これにより、凹部４６は、コンタクトホール４３の内面と段差なく滑らかに連なる側面を有していてもよい。
【００４１】
凹部４６の側面は、たとえば、開口端部からソース層１５の厚さ方向途中まで径が狭まる第１面４６Ａと、当該第１面４６Ａよりも深い部分に、フィールドプレートトレンチ１４の底部と略同じ幅の第２面４６Ｂとを有していてもよい。ソースコンタクト４５は、この凹部４６の側面において、両側のソース層１５に一括して接触している。一方、凹部４６の底部は、フィールドプレート３２の上面および第１絶縁膜２０の上端で構成されている。
【００４２】
次に、半導体装置１の製造方法について説明する。図６Ａ〜図６Ｉは、半導体装置１の製造工程の一部を工程順に示す図である。ゲートトレンチ１３内の構造およびフィールドプレートトレンチ１４内の構造は、略同一であるので、図６Ａ〜図６Ｉでは、図５に対応する部分のみの過程を示している。
半導体装置１を製造するには、まず、ウエハ状態の半導体基板２が準備される。半導体基板２は、ｎ−型のシリコン基板であり、半導体装置１のｎ−型のドレイン層１７を形成する。そして、図６Ａに示すように、酸化シリコンからなるハードマスク５０を介して、半導体基板２が選択的にエッチングされる。これにより、半導体基板２にゲートトレンチ１３およびフィールドプレートトレンチ１４が同時に形成されると共に、単位セル１０が区画される。
【００４３】
次に、図６Ｂに示すように、半導体基板２が熱酸化処理されることによって、ゲートトレンチ１３およびフィールドプレートトレンチ１４の各内面、および半導体基板２の表面に熱酸化膜５１が形成される。熱酸化膜５１の厚さは、たとえば、２００Å以上１０００Å以下であってもよい。次に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法やＰＶＤ（Physical Vapor Deposition：物理気相成長）法によって、熱酸化膜５１上に酸化シリコンを堆積させる。
【００４４】
これにより、熱酸化膜５１上に堆積絶縁膜５２が形成される。堆積絶縁膜５２の厚さは、たとえば、２００Å以上１０００Å以下であってもよい。この堆積絶縁膜５２は、熱酸化膜５１に比べて緻密度が低い膜である。これにより、ゲートトレンチ１３およびフィールドプレートトレンチ１４の内面が、互いに異なる緻密度を有する熱酸化膜５１および堆積絶縁膜５２の積層膜からなる厚い絶縁膜５３で覆われる。
【００４５】
次に、半導体基板２上に、導電体としてのポリシリコン膜５４が堆積される。ポリシリコン膜５４は、ゲートトレンチ１３およびフィールドプレートトレンチ１４を埋めて、半導体基板２の表面を覆う。この後、ポリシリコン膜５４に、ｎ型不純物を注入し、熱処理によって拡散させる（ドライブイン）。ｎ型不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
【００４６】
次に、図６Ｃに示すように、ポリシリコン膜５４がエッチングされる。ポリシリコン膜５４のエッチングは、エッチング面がゲートトレンチ１３およびフィールドプレートトレンチ１４の各深さ方向途中に達するまで続けられる。これにより、ゲートトレンチ１３およびフィールドプレートトレンチ１４には、それぞれ、残ったポリシリコン膜５４からなる埋め込み電極２２および埋め込みフィールドプレート３３が形成される。
【００４７】
次に、図６Ｄに示すように、ゲートトレンチ１３の開口と埋め込み電極２２の上端部２７との間に位置する厚い絶縁膜５３、および、フィールドプレートトレンチ１４の開口と埋め込みフィールドプレート３３の上端部との間に位置する厚い絶縁膜５３がエッチングされる。厚い絶縁膜５３は、ゲートトレンチ１３およびフィールドプレートトレンチ１４の各内面に一部が残存するように除去される。このとき、厚い絶縁膜５３は、ゲートトレンチ１３およびフィールドプレートトレンチ１４の深さ方向に、少なくとも除去される厚い絶縁膜５３の厚さの分だけ除去される。
【００４８】
これにより、厚い絶縁膜５３が、ゲートトレンチ１３およびフィールドプレートトレンチ１４の内面に垂直な方向に薄化され薄い絶縁膜５５が形成されると共に、ゲートトレンチ１３およびフィールドプレートトレンチ１４の各上端部が、厚い絶縁膜５３から露出する。このとき実施されるエッチングは、ウェットエッチングであってもよい。薄い絶縁膜５５の厚さは、たとえば１００Å以上１０００Å以下であってもよい。
【００４９】
次に、図６Ｅに示すように、埋め込み電極２２の一部および埋め込みフィールドプレート３３の一部が選択的にエッチングされる。より具体的には、埋め込み電極２２の上端部２７および埋め込みフィールドプレート３３の上端部が、厚い絶縁膜５３と薄い絶縁膜５５との境界部よりもゲートトレンチ１３およびフィールドプレートトレンチ１４の底面側に位置するように、エッチングされる。このとき実施されるエッチングは、ドライエッチング、より具体的にはＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）であってもよい。
【００５０】
次に、図６Ｆに示すように、薄い絶縁膜５５がエッチングにより除去される。これと同時に、厚い絶縁膜５３が、ゲートトレンチ１３およびフィールドプレートトレンチ１４の内面に垂直な方向に、少なくとも薄い絶縁膜５５の厚さの分だけ薄化される。また、厚い絶縁膜５３は、ゲートトレンチ１３およびフィールドプレートトレンチ１４の深さ方向に、少なくとも薄い絶縁膜５５の厚さの分だけ除去される。これにより、埋め込み電極２２の上端部２７および埋め込みフィールドプレート３３の上端部が、厚い絶縁膜５３から露出する。
【００５１】
次に、図６Ｇに示すように、半導体基板２が熱酸化処理されることによって、薄い絶縁膜５５のエッチングによって現れたゲートトレンチ１３およびフィールドプレートトレンチ１４の露出側面、および半導体基板２の表面に熱酸化膜５６が形成される。この際、埋め込み電極２２および埋め込みフィールドプレート３３の各上端部も酸化されて熱酸化膜５６が形成される。埋め込み電極２２および埋め込みフィールドプレート３３の各上端部では、不純物が導入されたポリシリコンにより、ゲートトレンチ１３およびフィールドプレートトレンチ１４の露出側面よりも酸化が進む結果、比較的厚い熱酸化膜５６が形成される。
【００５２】
これにより、第１絶縁膜２０、第２絶縁膜２３および電界緩和部３０が形成される。第１絶縁膜２０は、厚い絶縁膜５３を厚膜部２４として、ゲートトレンチ１３およびフィールドプレートトレンチ１４の露出側面に形成された熱酸化膜５６を薄膜部２５として含む。第２絶縁膜２３は、埋め込み電極２２および埋め込みフィールドプレート３３の各上端部に形成された熱酸化膜５６を含む。電界緩和部３０は、図６Ｆの工程において薄化された厚い絶縁膜５３を含む。
【００５３】
次に、図６Ｈに示すように、半導体基板２上に、導電体としてのポリシリコン膜５７を堆積させる。ポリシリコン膜５７は、ゲートトレンチ１３およびフィールドプレートトレンチ１４を埋めて、半導体基板２の表面を覆う。この後、ポリシリコン膜５７に、ｎ型不純物を注入し、熱処理によって拡散させる（ドライブイン）。次に、ポリシリコン膜５７がエッチングされる。
【００５４】
ポリシリコン膜５７のエッチングは、エッチング面が半導体基板２の表面よりもややゲートトレンチ１３およびフィールドプレートトレンチ１４内に入った位置になるまで続けられる。これにより、ゲートトレンチ１３およびフィールドプレートトレンチ１４には、それぞれ、残ったポリシリコン膜５７からなるゲート電極２１およびフィールドプレート３２が形成される。また、これらの上には、凹部４１，４７が形成される。
【００５５】
次に、図６Ｉに示すように、半導体基板２に、ｎ型不純物およびｐ型不純物が順に注入される。その後、注入された不純物イオンを、熱処理によって拡散させる（ドライブイン）。これにより、ｎ＋型のソース層１５およびｐ−型のボディ層１６が形成される。次に、たとえばＣＶＤ法によって、窒化シリコン膜および酸化シリコン膜が順に堆積される。これにより、層間絶縁膜４０が形成される。
【００５６】
次に、ＲＩＥによって、層間絶縁膜４０が選択的にエッチングされて、コンタクトホール４２，４３が形成される（図３および図４も併せて参照）。このエッチングの際、第１ゲートトレンチ１３Ａでは、ゲート電極２１がその上面から少しずつエッチングされるので、ゲート電極２１の上面が窪む。一方、フィールドプレートトレンチ１４では、ソース層１５が凹部４６の側面から少しずつエッチングされると共に、フィールドプレート３２がその上面から、少しずつエッチングされる。
【００５７】
これにより、凹部４６にテーパ面を含む側面が形成されると共に、フィールドプレート３２の上面位置が下方に下がることとなる。これらコンタクトホール４２，４３にゲートコンタクト４４およびソースコンタクト４５が埋設された後、半導体基板２上の領域を覆うように電極膜３が形成される。その後、電極膜３がパターニングされて、ソースメタル４およびゲートメタル５が形成される。以上の工程を経て、半導体装置１が得られる。
【００５８】
図７は、参考例に係る半導体装置６０のゲートトレンチ１３を示す拡大断面図である。参考例に係る半導体装置６０は、ゲートトレンチ１３およびフィールドプレートトレンチ１４に電界緩和部３０が形成されていない点で、本実施形態に係る半導体装置１と異なっている。以下では、ゲートトレンチ１３（第２ゲートトレンチ１３Ｂ）側の構成について説明し、フィールドプレートトレンチ１４側の構成の説明は省略する。
【００５９】
参考例に係る半導体装置６０では、ゲート電極２１の下端部２８には、ゲートトレンチ１３の側面と埋め込み電極２２の上端部２７との間を下側に向けて延びる突起部６１が形成されている。突起部６１は、ゲートトレンチ１３の深さ方向に直交する方向において、第２絶縁膜２３を挟んでゲート電極２１の下端部２８に対向している。また、突起部６１は、第１絶縁膜２０の薄膜部２５を挟んでドレイン層１７（ドリフト層１８）に対向している。その他の点は、本実施形態に係る半導体装置１と略同様であるので、説明を省略する。
【００６０】
図８Ａ〜図８Ｃは、参考例に係る半導体装置６０の製造工程の一部を示す断面図である。まず、参考例に係る半導体装置６０を製造するに当たり、前述の図６Ａの工程および図６Ｂの工程が実行される。次に、図８Ａに示すように、ポリシリコン膜５４が、ゲートトレンチ１３の深さ方向途中までエッチングされる。
次に、たとえばエッチングにより、ゲートトレンチ１３の開口と埋め込み電極２２の上端部２７との間に位置する厚い絶縁膜５３が除去される。厚い絶縁膜５３は、ゲートトレンチ１３およびの内面が露出するまで除去される。このとき、厚い絶縁膜５３は、少なくとも除去される厚い絶縁膜５３の厚さの分だけゲートトレンチ１３の深さ方向にも除去される。これにより、埋め込み電極２２の上端部２７が厚い絶縁膜５３から露出する。
【００６１】
次に、図８Ｂに示すように、半導体基板２が熱酸化処理されることによって、厚い絶縁膜５３のエッチングによって現れたゲートトレンチ１３の露出側面および半導体基板２の表面に熱酸化膜５６が形成される。この際、埋め込み電極２２の上端部２７も酸化されて熱酸化膜５６が形成される。これにより、第１絶縁膜２０および第２絶縁膜２３が形成される。この工程では、埋め込み電極２２の上端部２７とゲートトレンチ１３の側面との間に、第１絶縁膜２０および第２絶縁膜２３により凹所６２が区画される。
【００６２】
次に、図８Ｃに示すように、半導体基板２上に、導電体としてのポリシリコン膜５７が堆積される。ポリシリコン膜５７は、ゲートトレンチ１３を埋めて、半導体基板２の表面を覆う。ポリシリコン膜５７は、ゲートトレンチ１３内の凹所６２に入り込み、ゲートトレンチ１３の側面と埋め込み電極２２の上端部２７との間で、それらの間を下方に向かって延びる突起部６１を形成する。その後、本実施形態に係る半導体装置１と同様の工程が実行されて、参考例に係る半導体装置６０が製造される。
【００６３】
参考例に係る半導体装置６０のように、図８Ａ〜図８Ｃの工程またはこれに類する工程を経て製造される半導体装置では、埋め込み電極２２および埋め込みフィールドプレート３３の上端部とゲートトレンチ１３およびフィールドプレートトレンチ１４の側面との間に、これらの間を下側に向けて延びる突起部６１が形成される。この突起部６１は、第１絶縁膜２０の薄膜部２５を挟んでドレイン層１７（ドリフト層１８）に対向するため、比較的高い電界が集中する。ゲート電極２１およびフィールドプレート３２の下端部に集中する高電界は、実際には、この突起部６１に起因して発生している。このような高電界が、ゲート電極２１およびフィールドプレート３２の下端部に集中すると、ゲートトレンチ１３およびフィールドプレートトレンチ１４内の第１絶縁膜２０や第２絶縁膜２３等が破壊されたり、劣化したりする虞がある。その結果、半導体装置のＥＳＤ耐量の低下やドレイン遮断電流Ｉｄｓｓの上昇率の増大を招く虞がある。
【００６４】
そこで、本実施形態では、ゲートトレンチ１３およびフィールドプレートトレンチ１４の側面とゲート電極２１およびフィールドプレート３２の下端部との間に、電界緩和部３０を設けている。図５を参照して、本実施形態では、比較的小さな突起部２９が形成されているものの、その突起部２９とドレイン層１７（ドリフト層１８）との間には、第１絶縁膜２０の薄膜部２５（ゲート絶縁膜２６）よりも厚い絶縁膜からなる電界緩和部３０が存在している。
【００６５】
したがって、ゲート電極２１およびフィールドプレート３２とドレイン層１７（ドリフト層１８）との間で電界が集中するのを電界緩和部３０により抑制できるから、図９に示すように、ＥＳＤ耐量を効果的に向上できる半導体装置１を提供できる。図９は、本発明の半導体装置１および参考例の半導体装置６０のＥＳＤ耐量を比較するための図である。図９を参照して、参考例に係る半導体装置６０のＥＳＤ耐量が５５０Ｖ程度であった。これに対して、本実施形態に係る半導体装置１のＥＳＤ耐量は、２０００Ｖ以上２５００Ｖ以下であった。このように、本実施形態の構成によれば、ＥＳＤ耐量を効果的に向上できる半導体装置１を提供できる。
【００６６】
また、電界緩和部３０によりゲート電極２１およびフィールドプレート３２での電界を緩和できるから、ドレイン層１７およびゲート電極２１間ならびにドレイン層１７およびフィールドプレート３２間の漏れ電流の発生を抑制できる。これにより、図１０に示すように、ドレイン遮断電流Ｉｄｓｓの上昇を効果的に抑制できる。
図１０は、本発明の半導体装置１および参考例の半導体装置６０のドレイン遮断電流Ｉｄｓｓの上昇率を比較するための図である。ドレイン遮断電流Ｉｄｓｓは、ゲート電極・ソース電極間を短絡し、所定の温度下で、所定のドレイン・ソース間電圧Ｖｄｓを印加した時のドレイン・ソース間電流として定義される。図１０では、１５０℃の温度下で、３０Ｖのドレイン・ソース間電圧Ｖｄｓを１０００時間印加し続けた場合の、経時的なドレイン遮断電流Ｉｄｓｓの上昇率を調べた結果が示されている。
【００６７】
図１０を参照して、参考例に係る半導体装置６０では、ドレイン遮断電流Ｉｄｓｓの上昇率が２５０時間で１５００％を超えた。これに対して、本実施形態に係る半導体装置１では、１０００時間経過時のドレイン遮断電流Ｉｄｓｓの上昇率が１０％以上６５％以下であった。
このように、本実施形態の構成によれば、電界緩和部３０を設けることによって、ＥＳＤ耐量を効果的に向上できると共に、ドレイン遮断電流Ｉｄｓｓの経時的な上昇率を効果的に抑制できる半導体装置１を提供できる。
【００６８】
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、フィールドプレートトレンチ１４側の構成を図１１に示すような構成にしてもよい。図１１は、変形例に係る半導体装置７１の断面図である。図１１は、前述の図４に対応する断面図である。図１１において、図４に示された構成と対応する構成については、同一の参照符号を付して説明を省略する。
【００６９】
図１１に示すように、フィールドプレート３２と、ボディ層１６およびその上のソース層１５との間に、隙間７２が形成されていてもよい。隙間７２の幅は、第１絶縁膜２０の薄膜部２５の厚さＴ２と同程度であってもよい。フィールドプレート３２は、隙間７２を介してボディ層１６の一部に対向している一方、第１絶縁膜２０の薄膜部２５を介してボディ層１６の一部およびドレイン層１７に対向している。隙間７２の底部は、フィールドプレートトレンチ１４の深さ方向において、ボディ層１６の途中にある。凹部４６の底部は、フィールドプレート３２の上面および隙間７２で構成されている。
【００７０】
フィールドプレートトレンチ１４の内面のボディ層１６には、ｐ＋型のボディコンタクト層７３が形成されている。ボディコンタクト層７３は、フィールドプレートトレンチ１４の側面に沿って、隙間７２および第１絶縁膜２０の薄膜部２５の間に跨っている。ボディコンタクト層７３の不純物濃度は、たとえば、１×１０２０ｃｍ−３以上１×１０２２ｃｍ−３以下であってもよい。
【００７１】
フィールドプレートトレンチ１４の内面のドレイン層１７には、ｐ−−型の不純物層７４が形成されている。不純物層７４は、その上部でボディ層１６に電気的に接続されており、当該接続位置からフィールドプレートトレンチ１４の内面全域（側面および底面）に形成されていてもよい。これにより、半導体基板２においてフィールドプレートトレンチ１４の直下には、不純物層７４とドレイン層１７とのｐｎ接合によってボディダイオード７５が形成されている。なお、半導体基板２中のボディダイオード７５は、ボディ層１６とドレイン層１７とのｐｎ接合によって構成されていてもよい。不純物層７４の不純物濃度は、たとえば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であってもよい。
【００７２】
フィールドプレートトレンチ１４内のソースコンタクト４５は、隙間７２に入り込み、ボディ層１６に電気的に接続される。これにより、ボディ層１６とソースメタル４とを良好に電気的に接続できる。一方、ソースコンタクト４５とドレイン層１７との接触が阻止されるので、ドレイン層１７とソースメタル４との間の短絡を防止できる。また、ソースコンタクト４５は、層間絶縁膜４０上のアルミニウムメタルよりも埋め込み性に優れるタングステンメタルであるので、隙間７２のように幅が比較的狭い空間に対しても、良好に埋め込むことができる。このような構成によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
【００７３】
また、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００７４】
１        半導体装置
２        半導体基板（半導体層）
１３      ゲートトレンチ
１４      フィールドプレートトレンチ
１５      ソース層
１６      ボディ層
１７      ドレイン層
２０      第１絶縁膜
２１      ゲート電極（上側電極）
２２      埋め込み電極（下側電極）
２３      第２絶縁膜
２４      第１絶縁膜の厚膜部
２５      第１絶縁膜の薄膜部
２７      埋め込み電極の上端部
２８      ゲート電極の下端部
２９      突起部
３０      電界緩和部
３２      フィールドプレート（上側電極）
３３      埋め込みフィールドプレート（下側電極）
５４      ポリシリコン膜（導電体）
５５      薄い絶縁膜
５６      熱酸化膜（絶縁膜）
５７      ポリシリコン膜（導電体）
７１      半導体装置
【図１】
0006666671.tif 000002
【図２】
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【図３】
0006666671.tif 000004
【図４】
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【図５】
0006666671.tif 000006
【図６Ａ】
0006666671.tif 000007
【図６Ｂ】
0006666671.tif 000008
【図６Ｃ】
0006666671.tif 000009
【図６Ｄ】
0006666671.tif 000010
【図６Ｅ】
0006666671.tif 000011
【図６Ｆ】
0006666671.tif 000012
【図６Ｇ】
0006666671.tif 000013
【図６Ｈ】
0006666671.tif 000014
【図６Ｉ】
0006666671.tif 000015
【図７】
0006666671.tif 000016
【図８Ａ】
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【図８Ｂ】
0006666671.tif 000018
【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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