(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、複数の原子層が積層されたグラフェン層と、
前記グラフェン層上に設けられた複数のオーミック電極と、
を具備し、
前記グラフェン層は、前記複数のオーミック電極の直下に形成される第１原子層と、前記第１原子層の直下に形成される第２原子層と、を含み、
前記グラフェン層が前記複数のオーミック電極に電気的に接触する第１領域において、前記第１原子層は、前記第２原子層よりも多く欠陥を含み、
前記第１領域における前記第２原子層の有する前記欠陥は、前記第１領域における前記第２原子層の有する前記欠陥の量に対する前記第１原子層の有する前記欠陥の量の比が、前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比が０．１０以上かつ０．１８未満となるように形成されている、電子装置。
【請求項２】
前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より小さい、請求項１に記載の電子装置。
【請求項３】
前記グラフェン層の前記第２領域の上に設けられたゲート電極を具備する請求項２に記載の電子装置。
【請求項４】
基板上に、複数の原子層が積層されたグラフェン層を形成する工程と、
前記グラフェン層の上にゲート絶縁膜および前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記グラフェン層の少なくとも２つの第１領域の表面がそれぞれ露出する開口を有するマスクを前記グラフェン層上および前記ゲート電極上に形成する工程と、
前記開口を介して、前記少なくとも２つの第１領域のそれぞれ前記表面に酸素アッシング処理を行なう工程と、
前記酸素アッシング処理を行った前記少なくとも２つの第１領域のそれぞれ前記表面上に複数のオーミック電極を形成する工程と、
を含み、
前記酸素アッシング処理は、
前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比と、前記グラフェン層と前記複数のオーミック電極との接触抵抗と、の対応関係に基づいて、
前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比が、前記接触抵抗が所定の値以下になる範囲内となる条件にて行われる、電子装置の製造方法。
【請求項５】
前記ゲート絶縁膜の側面を用いてエッチングし、前記ゲート絶縁膜を前記ゲート電極よりも細くする工程を含み、
前記少なくとも２つの第１領域は、前記側面がエッチングされた前記ゲート絶縁膜が前記グラフェン層に接する領域を挟む、請求項４に記載の電子装置の製造方法。
【請求項６】
前記酸素アッシング処理は、前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比が０．１０以上かつ０．１８未満となる条件にて行われる、請求項４または５に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造方法に関し、例えばグラフェン層を有する電子装置およびその製造方法に関する。
【背景技術】
【０００２】
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたトランジスタが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トランジスタ等の電子装置においては、グラフェン層上にオーミック電極を形成する。しかし、オーミック電極とグラフェン層との接触抵抗が高くなる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、オーミック電極とグラフェン層との接触抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明は、基板と、前記基板上に設けられ、複数の原子層が積層されたグラフェン層と、前記グラフェン層上に設けられた複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記グラフェン層に電気的に接触する第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より大きい電子装置である。
【０００７】
本願発明は、基板上に、複数の原子層が積層されたグラフェン層を形成する工程と、第１領域における前記グラフェン層の表面に紫外線オゾン処理または酸素アッシング処理を行ない、第２領域における前記グラフェン層の表面に前記紫外線オゾン処理または酸素アッシング処理を行なわない工程と、前記第１領域における前記グラフェン層の表面上に複数のオーミック電極を形成する工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する領域である電子装置の製造方法である。
【発明の効果】
【０００８】
本発明によれば、オーミック電極とグラフェン層との接触抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、比較例におけるグラフェン層とオーミック電極を示す概念図である。
【図２】図２は、実施例１に係る電子装置の断面概念図である。
【図３】図３は、実施例１における第１領域付近の断面概念図である。
【図４Ａ】図４Ａは、評価したサンプルの作製方法を示す断面図（その１）である。
【図４Ｂ】図４Ｂは、評価したサンプルの作製方法を示す断面図（その２）である。
【図４Ｃ】図４Ｃは、評価したサンプルの作製方法を示す断面図（その３）である。
【図４Ｄ】図４Ｄは、評価したサンプルの作製方法を示す断面図（その４）である。
【図５Ａ】図５Ａは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その１）である。
【図５Ｂ】図５Ｂは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その２）である。
【図５Ｃ】図５Ｃは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その３）である。
【図５Ｄ】図５Ｄは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その４）である。
【図５Ｅ】図５Ｅは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その５）である。
【図６Ａ】図６Ａは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その６）である。
【図６Ｂ】図６Ｂは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その７）である。
【図６Ｃ】図６Ｃは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その８）である。
【図６Ｄ】図６Ｄは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その９）である。
【図７Ａ】図７Ａは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その１０）である。
【図７Ｂ】図７Ｂは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その１１）である。
【図７Ｃ】図７Ｃは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その１２）である。
【図７Ｄ】図７Ｄは、実施例２に係るＦＥＴの製造方法の一例を示す断面図（その１３）である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、基板と、前記基板上に設けられ、複数の原子層が積層されたグラフェン層と、前記グラフェン層上に設けられた複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記グラフェン層に電気的に接触する第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より大きい電子装置である。これにより、キャリアが走行する第２領域のグラフェン層の移動度を低下させず、かつオーミック電極とグラフェン層との接触抵抗を低減することができる。
【００１１】
前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は０．１０以上かつ０．１８未満であることが好ましい。これにより、オーミック電極とグラフェン層との接触抵抗を低減することができる。
【００１２】
前記第２領域における前記グラフェン層上に設けられたゲート電極を具備することが好ましい。これにより、ゲート電極下のチャネルとなるグラフェン層の移動度が低下することを抑制できる。
【００１３】
本願発明は、基板上に、複数の原子層が積層されたグラフェン層を形成する工程と、第１領域における前記グラフェン層の表面に紫外線オゾン処理または酸素アッシング処理を行ない、第２領域における前記グラフェン層の表面に前記紫外線オゾン処理または酸素アッシング処理を行なわない工程と、前記第１領域における前記グラフェン層の表面上に複数のオーミック電極を形成する工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する領域である電子装置の製造方法である。これにより、キャリアが走行する第２領域のグラフェン層の移動度を低下させず、かつオーミック電極とグラフェン層との接触抵抗を低減することができる。
【００１４】
前記紫外線オゾン処理または酸素アッシング処理を行なう工程は、前記酸素アッシング処理を行なう工程を含むことが好ましい。これにより、オーミック電極とグラフェン層との接触抵抗をより抑制できる。
【００１５】
前記グラフェン層上に前記グラフェン層の前記表面が露出する開口を有するマスクを形成する工程を含み、前記紫外線オゾン処理または酸素アッシング処理を行なう工程は、前記開口を介し前記グラフェン層の前記表面に前記紫外線オゾン処理または酸素アッシング処理を行なう工程を含むことが好ましい。これにより、第１領域と第２領域とを形成できる。
［本願発明の実施形態の詳細］
【００１６】
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１７】
図１は、比較例におけるグラフェン層とオーミック電極を示す概念図である。図１に示すように、比較例１に係る電子装置は、ＳｉＣ基板１０上にグラフェン層１２が設けられている。グラフェン層１２上にオーミック電極２５が設けられている。グラフェン層１２内には、１またの複数の原子層４８が積層されている。１原子層４８は炭素原子４０が１層の層である。
【００１８】
グラフェン層１２とオーミック電極２５との接触抵抗が高い理由は明確ではないが、例えば以下のように考えられる。原子層４８の炭素原子間は、σ軌道４２によるσ結合４４により形成される。σ結合４４は、面方向に２次元に広がっている。価電子軌道であるππ＊軌道４６がσ結合４４にほぼ垂直に存在する。ππ＊軌道４６の波動関数が面方向に重なり合って電子雲４７により形成される。グラフェン層１２内の２次元方向のキャリアの伝導はσ結合４４と電子雲４７により行なわれる。
【００１９】
理想的には、グラフェン層１２内の炭素原子４０の軌道は全て炭素原子間で結合されている。すなわち、グラフェン層１２は、オーミック電極２５と軌道を共有しない。グラフェン層１２とオーミック電極２５との結合は、ファンデルワールス力により弱い結合のみである。このため、グラフェン層１２内の炭素原子間の結合が理想状態の場合、オーミック電極２５からグラフェン層１２内のππ＊軌道４６の電子雲４７への電子の注入または電子雲４７からの電子の引き抜き（ホールの注入）が起こり難い。
【００２０】
実際には、グラフェン層１２に欠陥が存在する。また、グラフェン層１２の端部が存在する。これらにより、電子雲４７へのキャリアの注入が生じる。しかし、欠陥および端部の密度が低いため、オーミック電極２５とグラフェン層１２との接触抵抗が高くなってしまう。
【００２１】
例えば、発明者らが試作したグラフェン層１２をチャネルとするＦＥＴ（Field Effect Transistor）では、オーミック電極２５との接触抵抗は、約１×１０−４Ω・ｃｍ２である。ゲート長が８０ｎｍとき、遮断周波数は４００ＧＨｚである。デバイスシミュレーションでは、チャネルとオーミック電極との接触抵抗を、ＧａＮ系のＦＥＴ並みの１×１０１０−６Ω・ｃｍ２にできれば、遮断周波数を６００ＧＨｚにできる。
【実施例１】
【００２２】
図２は、実施例１に係る電子装置の断面概念図である。図２に示すように、基板１０上にグラフェン層１２が設けられている。グラフェン層１２は複数の原子層４８ａおよび４８ｂからなる。グラフェン層１２上にオーミック電極２５としてソース電極２４およびドレイン電極２６が設けられている。グラフェン層１２上のソース電極２４とドレイン電極２６との間にゲート電極２０がゲート絶縁膜１４を介し設けられている。第１領域６０は、オーミック電極２５がグラフェン層１２に電気的に接触する領域である。第２領域６２は、オーミック電極２５間（例えばソース電極２４とドレイン電極２６との間）のグラフェン層１２をキャリアが走行する領域である。第１領域６０の最上の原子層４８ｂには欠陥４９が形成されている。第２領域６２の原子層４８ａおよび４８ｂには欠陥４９はほとんど形成されていない。基板１０は、ＳｉＣ基板であり、グラフェン層１２は例えば熱昇華法により形成される。オーミック電極２５はニッケル（Ｎｉ）層である。
【００２３】
図３は、実施例１における第１領域付近の断面概念図である。図３に示すように、原子層４８は上部の原子層４８ｂおよび下部の原子層４８ａを含む。第１領域６０内のグラフェン層１２の上部の原子層４８ｂには、欠陥４９が形成されている。下部の原子層４８ａには欠陥４９はほとんど形成されていない。欠陥４９は、例えば炭素原子が結合されていない箇所である。欠陥４９の形成方法として、グラフェン層１２の表面を酸素プラズマに曝す。これにより、炭素が酸化してグラフェン層１２から脱離する。炭素原子が離脱した箇所は原子層４８ｂの欠陥４９となる。
【００２４】
欠陥４９では、炭素原子の軌道のうち未結合の軌道が存在する。このため、矢印７０のように、オーミック電極２５から原子層４８ｂにキャリアが注入され易くなる。原子層４８ｂに注入されたキャリアは原子層４８ａに移動し、２次元方向に伝搬する。または、原子層４８ｂの欠陥４９の影響により、原子層４８ａの電子雲の状態が変化する。これにより、オーミック電極２５から原子層４８ａへのキャリアの注入が容易になる。これらにより、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。
【００２５】
グラフェン層１２に欠陥４９が導入されると、グラフェン層１２におけるキャリア移動度が低下する。そこで、図２の第２領域６２においてグラフェン層１２に欠陥４９を導入しない。これにより、第２領域６２におけるグラフェン層１２のキャリア移動度を低下させずに、第１領域６０におけるオーミック電極２５とグラフェン層１２との接触抵抗を低減できる。
【００２６】
グラフェン層１２中の未結合の軌道はラマン分光法により評価できる。そこで、以下のサンプルを作製し、グラフェン層１２のラマン分光結果とオーミック電極２５とグラフェン層１２との接触抵抗を比較した。
【００２７】
図４Ａから図４Ｄは、評価したサンプルの作製方法を示す断面図である。図４Ａに示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。図４Ｂに示すように、基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃１分程度熱処理する。これにより、基板１０上に２原子層程度であり膜厚で約０．７ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がｓｐ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。
【００２８】
図４Ｃに示すように、グラフェン層１２の表面を酸素アッシング処理する。酸素アッシング処理は、酸素（Ｏ２）ガスに高周波電力を印加することにより酸素プラズマを生成し、被対象物（すわなちグラフェン層１２）の表面を生成した酸素プラズマに曝す表面処理である。酸素アッシング処理の条件は、高周波電力パワーが１００Ｗ、酸素ガス圧力が５０Ｐａである。サンプルにより処理時間を変化させた。図４Ｄに示すように、酸素アッシング処理したグラフェン層１２の表面にオーミック電極２５として膜厚が約５ｎｍのニッケル層を形成する。
【００２９】
図４Ｃの酸素アッシング処理の条件を変化させたサンプルＡからＦを作製した。作製したサンプルのグラフェン層１２の欠陥４９の状態をラマン分光法により分析した。また、同じ条件で酸素アッシング処理したサンプルのグラフェン層１２とオーミック電極２５との接触抵抗Ｒｃ（単位幅当たりの接触抵抗）をＴＬＭ（Transfer Length Method）を用い測定した。
【００３０】
グラフェンのラマン分光では、１５９０ｃｍ−１付近にピークを有するＧバンドと１３５０ｃｍ−１付近にピークを有するＤバンドとが観察される。Ｇバンドは、炭素原子が六員環を形成しているときのバンドである。Ｄバンドは、六員環の一部に未結合手のあるバンドである。Ｇバンドのピーク強度に対するＤバンドのピーク強度の比Ｄ／Ｇが大きくなると欠陥４９が多くなることに対応する。ラマン分光は２．４１ｅＶのレーザ光を用い行なった。
【００３１】
表１は、サンプルＡからＦにおけるラマン分光におけるＧバンドに対するＤバンドのピーク強度比と接触抵抗Ｒｃを示す表である。サンプルＡは酸素アッシング処理を行なっていない。サンプルＢからＦは処理時間をそれぞれ６０秒、１２０秒、１８０秒、２４０秒、および３００秒とした。
【表１】
0006666168.tif 000002
【００３２】
表１に示すように、酸素アッシング処理の時間が長くなるとＤ／Ｇが大きくなる。これは、酸素アッシング処理により、グラフェン層１２に欠陥４９が導入されることを示している。サンプルＢおよびＣのように酸素アッシング処理が短いと接触抵抗Ｒｃは、酸素アッシング処理しないサンプルＡより小さくなる。さらに、酸素アッシング処理を長くすると、Ｄ／Ｇが大きくなり、接触抵抗Ｒｃは非常に高くなる。
【００３３】
サンプルＢおよびＣでは、原子層４８ｂに欠陥４９が形成され、オーミック電極２５から原子層４８ｂにキャリアが注入されやすくなったため、接触抵抗Ｒｃが低下したと考えられる。一方、サンプルＤからＦでは、下の原子層４８ａに欠陥４９が導入された、および／または原子層４８ｂが除去されたため接触抵抗Ｒｃが高くなったものと考えられる。
【００３４】
図２の第２領域６２におけるグラフェン層１２の表面に酸素アッシング処理を行なわない。このため、第１領域６０におけるＤ／Ｇは第２領域６２におけるＤ／Ｇより大きくなる。第２領域６２では欠陥４９が少ないためキャリア移動度の低下を抑制できる。
【実施例２】
【００３５】
図５Ａから図７Ｄは、実施例２に係るＦＥＴの製造方法を示す断面図である。図５Ａに示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。基板１０としては、ＳｉＣ層が形成されたＳｉ基板でもよい。ＳｉＣ熱昇華法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ層である。例えばＣＶＤ（Chemical Vapor Deposition）法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ以外の材料層でもよい。
【００３６】
図５Ｂに示すように、基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃において熱処理する。これにより、基板１０上に２原子層以上であり膜厚で０．７ｎｍ以上のグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がｓｐ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。熱昇華法における、熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理温度を１６００℃から１８００℃とすることができる。また、熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。
【００３７】
図５Ｃに示すように、グラフェン層１２上に蒸着法を用い、膜厚が５ｎｍのＡｌ（アルミニウム）膜１５を形成する。Ａｌ膜１５の形成は、例えばスパッタリング法を用いることもできる。図５Ｄに示すように、Ａｌ膜１５を例えば２４時間大気に曝す。これにより、Ａｌ膜１５が自然酸化し、グラフェン層１２上に酸化アルミニウム（Ａｌ２Ｏ３）膜１６が形成される。ゲート絶縁膜１４のうちグラフェン層１２に接する膜として、自然酸化以外の方法でＡｌ膜を酸化させた酸化アルミニウム膜、酸化以外の方法で形成した酸化アルミニウム膜、または酸化アルミニウム膜以外の膜を用いてもよい。
【００３８】
図５Ｅに示すように、酸化アルミニウム膜１６上にフォトレジスト５０を塗布する。フォトレジスト５０を露光現像する。これにより、活性領域上のフォトレジスト５０が残存し、非活性領域のフォトレジスト５０は除去される。フォトレジスト５０を現像するときのアルカリ系の現像液により酸化アルミニウム膜１６が除去される。さらに、フォトレジスト５０をマスクにグラフェン層１２を除去する。グラフェン層１２の除去には、酸素プラズマを用いる。グラフェン層１２を除去する条件は圧力が４Ｐａ、パワーが２００Ｗである。その後、フォトレジスト５０を除去する。
【００３９】
図６Ａに示すように、基板１０上に酸化アルミニウム膜１６を覆うようにＣＶＤ法を用い膜厚が３０ｎｍの酸化シリコン膜１８を形成する。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。良好な膜質の酸化アルミニウム膜１６を厚く形成することは難しい。一方、オーミック電極２５とゲート電極２０との接触を防ぐためゲート絶縁膜１４は厚いことが好ましい。このため、酸化アルミニウム膜１６上に酸化シリコン膜１８を形成する。このような膜として、酸化シリコン膜１８以外の膜を用いてもよいが、誘電率が小さくかつ形成しやすい絶縁膜として酸化シリコン膜１８が好ましい。
【００４０】
図６Ｂに示すように、酸化シリコン膜１８上に蒸着法およびリフトオフ法を用いゲート電極２０を形成する。ゲート電極２０は、例えばゲート絶縁膜１４側から膜厚が１０ｎｍのＴｉ（チタン）膜および膜厚が１００ｎｍの金膜である。ゲート電極２０は、例えばスパッタリング法を用い形成してもよい。ゲート電極２０としては、金膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。
【００４１】
図６Ｃに示すように、ドライエッチング法を用い酸化シリコン膜１８および酸化アルミニウム膜１６を除去する。これにより、酸化アルミニウム膜１６および酸化シリコン膜１８からゲート絶縁膜１４を形成する。
【００４２】
図６Ｄに示すように、酸化シリコン膜１８の側面を、緩衝フッ酸溶液を用いエッチングする。このとき、酸化アルミニウム膜１６の側面もエッチングされる。これにより、ゲート絶縁膜１４は、ゲート電極２０より細くなる。このように、ゲート絶縁膜１４とゲート電極２０とを庇状とする。これにより、ソース電極２４およびドレイン電極２６を含むオーミック電極２５を形成したときに、オーミック電極２５とゲート電極２０との短絡を抑制できる。
【００４３】
図７Ａに示すように、基板１０上にマスク層５２を形成する。マスク層５２は例えばフォトレジスト層であり、グラフェン層１２の表面が露出する開口５４を有する。
【００４４】
図７Ｂに示すように、開口５４を介し第１領域６０のグラフェン層１２の表面に酸素アッシング処理を行なう。酸素アッシング処理の条件は、高周波電力パワーが１００Ｗ、酸素ガス圧力が５０Ｐａおよび処理時間が６０秒である。このとき、第２領域６２のグラフェン層１２の表面は酸素アッシング処理されない。
【００４５】
酸素アッシング処理以外に紫外線オゾン処理を行なうことができる。紫外線オゾン処理は、例えば以下のような表面処理である。酸素（Ｏ２）に波長が約１８５ｎｍの紫外線が照射されることによりオゾンが発生する。また、オゾンに約２５４ｎｍｎの紫外線が照射されることにより活性酸素が発生する。被対象物の表面が発生されたオゾンおよび活性酸素に暴露されることにより、被対象物の表面が変質する。紫外線は、高圧水銀ランプを光源とする。紫外線オゾン処理の条件としては例えば酸素ガス流量が１０ｓｃｃｍ、処理時間が１８０秒および処理温度が室温である。紫外線オゾン処理は、酸素ガスに紫外線を照射することで生成されたオゾンおよび活性酸素の少なくとも一方がグラフェン層１２の表面に触れる処理であればよい。
【００４６】
図７Ｃに示すように、ゲート電極２０と自己整合的にソース電極２４、ドレイン電極２６を含むオーミック電極２５を、蒸着法を用い形成する。オーミック電極２５は、膜厚が１５ｎｍのニッケル層である。蒸着はプラネタリ法を用いる。マスク層５２およびマスク層５２上の金属層をリフトオフ法を用い除去する。これにより、ゲート絶縁膜１４との間からグラフェン層１２の上面が露出しないように、オーミック電極２５を形成することができる。ゲート絶縁膜１４が庇状に形成され、かつゲート絶縁膜１４がおよびオーミック電極２５より厚い。これにより、オーミック電極２５とゲート電極２０と、の短絡を抑制できる。オーミック電極２５は、ニッケル層上に金層を含んでもよい。
【００４７】
図７Ｄに示すように、ソース電極２４およびドレイン電極２６上に、蒸着法およびリフトオフ法を用いパッド３０を形成する。パッド３０は、ソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのチタン膜および膜厚が１００ｎｍの金膜である。これにより、実施例２のＦＥＴが完成する。
【００４８】
図６Ｂから図７Ｄのように、グラフェン層１２上にゲート電極２０を形成した後に、オーミック電極２５を形成する例を説明したが、グラフェン層１２上にオーミック電極２５を形成した後に、ゲート電極２０を形成してもよい。
【００４９】
実施例１および２によれば、図１および図５Ｂのように、基板１０上に、複数の原子層４８ａおよび４８ｂが積層されたグラフェン層１２を形成する。図７Ｂのように、第１領域６０におけるグラフェン層１２の表面に酸素アッシング処理を行ない、第２領域６２におけるグラフェン層１２の表面に酸素アッシング処理を行なわない。図７Ｃのように、第１領域６０におけるグラフェン層１２の表面上にオーミック電極２５を形成する。
【００５０】
これにより、表１のように、第１領域６０内のグラフェン層１２に欠陥４９が導入され、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。一方、第２領域６２には欠陥４９が導入されないため、チャネルのキャリア移動度が低下することを抑制できる。
【００５１】
このように作製した電子装置においては、表１のように、第１領域６０におけるグラフェン層１２のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、第２領域６２におけるグラフェン層１２のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より大きくなる。
【００５２】
表１のように、接触抵抗を抑制するため、第１領域６０におけるグラフェン層１２のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は０．１０以上かつ０．１８未満であることが好ましい。Ｇバンドに対するＤバンドの強度比は０．１１以上が好ましく、０．１２以上がより好ましい。バンドに対するＤバンドの強度比は０．１６以下が好ましく、０．１５以下がより好ましい。第２領域６２におけるグラフェン層１２のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は０．１０未満であることが好ましい。これにより、グラフェン層１２のキャリア移動度の劣化を抑制できる。
【００５３】
図４Ｃおよび図７Ｂにおける酸素アッシング処理は紫外線オゾン処理とすることもできる。グラフェン層１２にある程度の欠陥４９を形成するためには、グラフェン層１２に与えるエネルギーはある程度大きいことが好ましい。このため、酸素アッシング処理が好ましい。
【００５４】
図７Ａのように、グラフェン層１２上にグラフェン層１２の表面が露出する開口５４を有するマスク層５２を形成する。図７Ｂのように、開口５４を介しグラフェン層１２の表面に酸素アッシング処理または紫外線オゾン処理を行なう。これにより、第１領域６０のグラフェン層１２を選択的に酸素アッシング処理または紫外線オゾン処理することができる。酸素アッシング処理または紫外線オゾン処理は、フォトレジストであるマスク層５２が除去されない程度の強度の処理とすることが好ましい。
【００５５】
図７Ｂのように、ゲート電極２０は第２領域６２におけるグラフェン層１２上に設けられることが好ましい。これにより、ゲート電極２０下のグラフェン層１２に欠陥４９が導入されることを抑制できる。
【００５６】
グラフェン層１２の膜厚は、２原子層以上の膜厚とするため０．７ｎｍ以上が好ましく、成膜時間を短くするため１０ｎｍ以下が好ましい。グラフェン層１２の膜厚は１０原子層以下の膜厚とするため、３．５ｎｍ以下が好ましい。オーミック電極２５のニッケル層の膜厚は２ｎｍ以上が好ましく、５０ｎｍ以下が好ましい。オーミック電極２５は、ニッケル層上には、金層またはアルミニウム層等のニッケル層より抵抗率の低い金属層を含むことが好ましい。電子装置の例としてＦＥＴについて説明したが、その他のトランジスタまたは電子装置に実施例１を用いることができる。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
（付記１）
基板と、前記基板上に設けられ、複数の原子層が積層されたグラフェン層と、
前記グラフェン層上に設けられた複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記グラフェン層に電気的に接触する第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より大きい電子装置。
（付記２）
前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は０．１０以上かつ０．１８未満である付記１に記載の電子装置。
（付記３）
前記第２領域における前記グラフェン層上に設けられたゲート電極を具備する付記１に記載の電子装置。
（付記４）
基板上に、複数の原子層が積層されたグラフェン層を形成する工程と、第１領域における前記グラフェン層の表面に紫外線オゾン処理または酸素アッシング処理を行ない、第２領域における前記グラフェン層の表面に前記紫外線オゾン処理または酸素アッシング処理を行なわない工程と、前記第１領域における前記グラフェン層の表面上に複数のオーミック電極を形成する工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記グラフェン層内をキャリアが走行する領域である電子装置の製造方法。
（付記５）
前記紫外線オゾン処理または酸素アッシング処理を行なう工程は、前記酸素アッシング処理を行なう工程を含む付記４に記載の電子装置の製造方法。
（付記６）
前記グラフェン層上に前記グラフェン層の前記表面が露出する開口を有するマスクを形成する工程を含み、前記紫外線オゾン処理または酸素アッシング処理を行なう工程は、前記開口を介し前記グラフェン層の前記表面に前記紫外線オゾン処理または酸素アッシング処理を行なう工程を含む付記４に記載の電子装置の製造方法。
（付記７）
前記オーミック電極は前記グラフェン層に接触するニッケル層を含む付記３に記載の電子装置。
（付記８）
前記第１領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は、前記第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比より大きい付記４に記載の電子装置の製造方法。
（付記９）
前記第２領域における前記グラフェン層のラマン分光法を用いて測定したＧバンドに対するＤバンドの強度比は０．１０以上かつ０．１８未満である付記４に記載の電子装置の製造方法。
（付記１０）
前記第２領域となる前記グラフェン層上にゲート電極を形成する工程を含む付記４に記載の電子装置の製造方法。
【符号の説明】
【００５９】
１０  基板
１２  グラフェン層
１４  ゲート絶縁膜
１５  Ａｌ膜
１６  酸化アルミニウム膜
１８  酸化シリコン膜
２０  ゲート電極
２４  ソース電極
２５  オーミック電極
２６  ドレイン電極
３０  パッド
４０  炭素原子
４２  σ軌道
４４  σ結合
４６  ππ＊軌道
４７  電子雲
４８、４８ａ、４８ｂ  原子層
４９  欠陥
５０  フォトレジスト
５２  マスク層
５４  開口
６０  第１領域
６２  第２領域
７０  矢印
【図１】
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【図２】
0006666168.tif 000004
【図３】
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【図４Ａ】
0006666168.tif 000006
【図４Ｂ】
0006666168.tif 000007
【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
0006666168.tif 000010
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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