(57)【特許請求の範囲】
【請求項１】
複数の供給電圧におけるドループを検出するための装置であって、
ドループを検出するための複数の手段と、ドループを検出するための各手段は、前記複数の供給電圧のうちの１つの供給電圧を受け取り、ドループを検出するための各手段は、前記供給電圧における前記ドループを検出するための入力追跡ループを含む、
ドループを検出するための前記複数の手段の出力を結合するための手段と、
前記ドループが前記供給電圧において検出されたとき、制御電圧を出力するために結合するための前記手段に結合された比較するための手段と
を備え、
ここにおいて、ドループを検出するための各手段は、ドループを検出するための他の手段が少なくとも１つのドループを検出する一方で、前記供給電圧においてドループが検出されないとき、結合するための前記手段からドループを検出するための各手段を切断するための手段を含む、装置。
【請求項２】
ドループを検出するための各手段は、ドループを検出するための前記複数の手段の間のミスマッチによって誘導されるドループ検出範囲の差を実質的に減らすための手段を含む、請求項１に記載の装置。
【請求項３】
請求項１に記載の前記装置を備える、ドループ検出器であって、
複数の入力ノードと、各入力ノードは、前記複数の供給電圧のうちのそれぞれの前記供給電圧を受け取るように構成される、
出力ノードと、
ドループを検出するための前記複数の手段を含む複数の検出器モジュールと、各検出器モジュールは、各入力ノードに結合された入力端子と、前記出力ノードに結合された出力端子と、各入力ノードに結合された前記供給電圧における前記ドループを検出し、前記供給電圧において前記ドループが検出されたとき、前記出力端子上の前記供給電圧に追従する出力電圧を出力するための電圧フォロワとして構成される入力追跡ユニットとを備える、
前記出力ノードに結合され、前記ドループが検出されたとき、前記制御電圧を出力するように構成された、比較するための前記手段を含むコンパレータと
さらに備える、ドループ検出器。
【請求項４】
各検出器モジュールは、前記複数の検出器モジュールのうちの他の検出器モジュールが前記複数の入力ノードのうちの他の入力ノードにおいて少なくとも１つのドループを検出する一方で、各検出器モジュールがそれの入力においてドループを検出しないとき、前記出力ノードから各検出器モジュールの前記出力端子を一時的に切断するために非線形フィードバックを提供するように構成される、請求項３に記載のドループ検出器。
【請求項５】
各検出器モジュールは、前記入力端子と前記入力追跡ユニットとの間に配置された交流（ＡＣ）結合モジュールをさらに備える、請求項３に記載のドループ検出器。
【請求項６】
前記ＡＣ結合モジュールは、キャパシタおよび抵抗器を含むハイパスフィルタを形成するように構成される、請求項５に記載のドループ検出器。
【請求項７】
前記入力追跡ユニットは、
ゲート端子、ソース端子、およびドレイン端子を含む第１のｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタと、
前記第１のＰＭＯＳトランジスタの前記ゲート端子に結合された出力ピンと、前記第１のＰＭＯＳトランジスタの前記ソース端子に結合された負の入力ピンと、前記ＡＣ結合モジュールの前記キャパシタを通じて各検出器モジュールの前記入力端子に結合された正の入力ピンを含む演算増幅器と
を備える、請求項６に記載のドループ検出器。
【請求項８】
前記第１のＰＭＯＳトランジスタの前記ソース端子および電圧源に結合された第１の電流源をさらに備える、請求項７に記載のドループ検出器。
【請求項９】
各検出器モジュールは、前記第１のＰＭＯＳトランジスタの前記ドレイン端子に結合され、前記複数の検出器モジュールの間のミスマッチによって誘導されるドループ検出範囲の差を減らすように構成されたオフセットキャンセルモジュールをさらに備える、請求項７に記載のドループ検出器。
【請求項１０】
前記オフセットキャンセルモジュールは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、第２のＰＭＯＳトランジスタ、抵抗器、キャパシタ、および第２の電流源を含む電圧クランプを備える、請求項９に記載のドループ検出器。
【請求項１１】
前記第２のＰＭＯＳトランジスタおよび電圧源に結合された第３の電流源をさらに備える、請求項１０に記載のドループ検出器。
【請求項１２】
前記コンパレータは、少なくとも１つの供給電圧において前記ドループが検出されると決定するために前記出力電圧を基準電圧と比較するように構成される、請求項３に記載のドループ検出器。
【請求項１３】
所定の範囲内の前記出力電圧の周波数のみをパスするように前記出力ノードと前記コンパレータとの間に配置されたバンドパスフィルタをさらに備える、請求項３に記載のドループ検出器。
【請求項１４】
請求項１に記載の前記装置を備える、複数の供給電圧におけるドループを検出するための回路であって、
複数の入力ノードと、各入力ノードは、前記複数の供給電圧のうちのそれぞれの前記供給電圧を受け取るように構成される、
出力ノードと、
ドループを検出するための前記複数の手段を含む複数の検出器モジュールと、各検出器モジュールは、入力端子および出力端子を有し、各検出器モジュールの前記入力端子は、前記複数の供給電圧のうちのそれぞれの前記供給電圧を受け取るためのものであり、前記複数の検出器モジュールの出力端子は、前記出力ノードで互いに結合される、
ここにおいて、各検出器モジュールは、前記供給電圧における前記ドループを検出するための前記入力追跡ループをさらに含み、
前記出力ノードに結合され、所定の範囲内の前記出力ノードで電圧の周波数をパスするように構成されたフィルタと、
前記フィルタに結合され、前記供給電圧において前記ドループが検出されたとき、前記制御電圧を出力するように構成された、比較するための前記手段を含むコンパレータと  さらに備える、回路。
【請求項１５】
各検出器モジュールは、前記複数の検出器モジュールのうちの他の検出器モジュールが前記複数の入力ノードのうちの他の入力ノードにおいて少なくとも１つのドループを検出する一方で、各検出器モジュールがそれの入力においてドループを検出しないとき、前記出力ノードから各検出器モジュールの前記出力端子を一時的に切断するための非線形フィードバックを含む、請求項１４に記載の回路。
【発明の詳細な説明】
【背景技術】
【０００１】
分野
[0001]  本発明は、一般的には、ドループ検出器（droop detectors）に関し、より具体的には、多入力、多段スケーラブル整流器（multi-input, multi-stage scalable rectifier）として構成されたドループ検出器に関する。
背景技術
[0002]  通常、集積回路は、外部電源から電力を受け取る。これら集積回路は、多重コアを含み、それらはそれぞれ他の回路に関する異なる外部の電力供給装置によって動き得る。異なるコアは、異なる供給電圧で動作し得る。
【０００２】
[0003]  動作中、集積回路は、電力供給ドループ（power supply droop）を受ける可能性がある。ドループは、所定のコアについての供給電圧の一時的な低下として定義され得る。ドループは、多数の回路の同時スイッチング、温度変化、等のような１つ以上の要因によって引き起こされる可能性がある。電力供給ドループを受ける回路は、誤操作（例えば、タイミング不良）を経験する可能性がある。電力供給ドループによって生じる不良は、供給電圧においてドループがない場合には常には繰り返されないため、ソフトの不良と見なされ得る。原因を突き詰めることやそのような不良を明らかにすることは困難である可能性がある。しかしながら、中央処理装置（ＣＰＵ）のコアのための供給（supply）におけるドループは、訂正されずにそのままである場合、計算誤差の原因となる可能性がある。
【発明の概要】
【０００３】
[0004]  本開示は、利得の低下を避けるために、ドループ遷移（droop transitions）なしに段（stages with no droop transitions）を無効にするための非線形フィードバックループ（non-linear feedback loop）を備えた多入力、多段スケーラブル整流器を使用してドループを検出すること提供する。
【０００４】
[0005]  一実施形態では、ドループ検出器が開示されている。ドループ検出器は、：複数の入力ノードと、各入力ノードは、供給電圧を受け取るように構成される、；出力ノードと、；複数の検出器モジュールと、各検出器モジュールは、各入力ノードに結合された入力端子、出力ノードに結合された出力端子、および各入力ノードに結合された供給電圧におけるドループを検出し、供給電圧においてドループが検出されたとき、出力端子上の供給電圧に追従する（follows）出力電圧を出力するための電圧フォロワ（voltage follower）として構成された入力追跡ユニット（input tracking unit）を備える、；および出力ノードに結合され、ドループが検出されたとき、制御信号を出力するように構成されたコンパレータを含む。
【０００５】
[0006]  別の実施形態では、複数の供給電圧におけるドループを検出するための回路が開示されている。回路は、：出力ノードと、；複数の検出器モジュールと、各検出器モジュールは、入力端子および出力端子を有し、各検出器モジュールの入力端子は、複数の供給電圧のうちの１つの供給電圧を受け取るものであり、複数の検出器モジュールの出力端子は、出力ノードで互いに結合される、ここにおいて、各検出器モジュールは、供給電圧におけるドループを検出するための入力追跡ループをさらに含む、；出力ノードに結合され、所定の範囲内の出力ノードで電圧の周波数をパスするように構成されたフィルタと、；フィルタに結合され、供給電圧においてドループが検出されたとき、制御信号を出力するように構成されたコンパレータを含む。
【０００６】
[0007]  別の実施形態では、複数の供給電圧におけるドループを検出するための装置が開示されている。装置は、ドループを検出するための複数の手段と、ドループを検出するための各手段は、複数の供給電圧のうちの１つの供給電圧を受け取り、ドループを検出するための各手段は、供給電圧におけるドループを検出するための入力追跡ループを含む、；ドループを検出するための複数の手段の出力を結合するための手段と、；供給電圧においてドループが検出されたとき、制御電圧を出力するために結合するための手段に結合された比較するための手段を含む。
【０００７】
[0008]  本開示の他の特徴および利点は、例として、本開示の態様を例示する本説明から明らかになるはずである。
【図面の簡単な説明】
【０００８】
[0009]  本開示の詳細は、その構造および動作の両方に関して、添付のさらなる図面を検討することによってある程度収集されることができ、それらにおいて同様の参照符号は同様の部分を指す。
【図１Ａ】[0010]  図１Ａは、本開示の一実施形態に従った、供給電圧におけるドループを検出し、クロック周波数を適切に調整するためのシステムの機能ブロック図である。
【図１Ｂ】[0011]  図１Ｂは、本開示の別の実施形態に従った、供給電圧におけるドループを検出し、クロック周波数を適切に調整するためのシステムの機能ブロック図である。
【図２Ａ】[0012]  図２Ａは、本開示の一実施形態に従った、複数の検出器モジュールを含むドループ検出器の機能ブロック図である。
【図２Ｂ】[0013]  図２Ｂは、本開示の一実施形態に従った、ドループ検出器の複数の検出器モジュールの概略図である。
【図３Ａ】[0014]  図３Ａは、本開示の一実施形態に従った、ドループ検出器における２つの検出器モジュールの出力の接続を示す。
【図３Ｂ】[0015]  図３Ｂは、本開示の一実施形態に従った、出力ノードで互いに接続された２つの検出器モジュールの動作を示す。
【図４】[0016]  図４は、本開示の一実施形態に従った、利得の低下を避けるために、ドループ遷移なしに段を無効にするための非線形フィードバックを備えた多入力、多段スケーラブル整流器を使用してドループを検出するように構成された装置の機能ブロック図である。
【発明の詳細な説明】
【０００９】
[0017]  上記のように、ＣＰＵのコアのための供給電圧におけるドループは、訂正されずのそのままの場合、計算誤差の原因となる可能性がある。供給電圧の増加がその課題を軽減するが、それは電力消費を増大させる。供給数を増やし、出力を互いに結合させることは、ドループを検出することが困難となるように接続された供給数に反比例する入出力利得を減少させるので、閾値ベースのドループ検出システムは、通常、１つの供給のみをモニタする。供給電圧におけるドループとは異なる供給電圧変動（supply voltage variations）が存在することに留意すべきである。しかしながら、これら供給電圧変動は、予測され、ドループとして検出されるべきではない。例えば、コア（または中央処理装置（ＣＰＵ））によって引き出される平均電流は、処理されるべき命令数が著しく増加した場合、実質的に増加し得る。処理されるべき命令数の著しい増加が発生し、それに従って平均電流が増加すると、供給電圧は、電力配電ネットワークの抵抗器によって乗じる平均電流の増加と同じ量だけそれの公称値よりも低いと予測される。よって、供給電圧の減少が予測され、コア／ＣＰＵは、そのような条件の下で動作するよう設計されるべきである。対照的に、コア／ＣＰＵが少量の命令の処理から大量の命令の処理へ遷移する際に供給電圧におけるドループが生じる。よって、ドループは、供給電圧の一時的な（通常、より大きい）減少である。
【００１０】
[0018]  本明細書で説明されるような実施形態は、利得の低下を避けるために、ドループ遷移なしに段を無効にするための非線形フィードバックを備えた多入力、多段スケーラブル整流器を使用してドループを検出すること提供する。本説明を読んだ後には、様々な実現およびアプリケーションにおいて本発明をどのように実現するかが明らかになるだろう。本開示の様々な実現が本明細書に説明されることになるが、これら実現は単に例としてのみ提示されているのであって、限定ではないことが理解される。よって、様々な実現のこの詳細な説明は、本開示の範囲または幅を限定するように意図されるべきではない。
【００１１】
[0019]  図１Ａは、本開示の一実施形態に従った、供給電圧におけるドループを検出し、クロック周波数を適切に調整するためのシステム１００の機能ブロック図である。図１Ａの例示された実施形態において、システム１００は、本開示の一実施形態に従って、電源１１０、中央処理装置（ＣＰＵ）１２０、ドループ検出器１３０、およびクロック発生器１５０を含む。電源１１０は、電圧Ｖｄｄ０、Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄｎをそれぞれ供給している、複数の電力供給装置１１２、１１４、１１６、１１８を含む。ＣＰＵ１２０は、電圧Ｖｄｄ０、Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄｎをそれぞれ受け取る、複数のコア１２２、１２４、１２６、１２８を含む。ドループ検出器１３０は、Ｖｄｄ０、Ｖｄｄ１、Ｖｄｄ２、Ｖｄｄｎもまたそれぞれ受け取る、複数の検出器モジュール１３２、１３４、１３６、１３８、およびコンパレータ１４０を含む。すなわち、モジュール１３２はＶｄｄ０を受け取り、モジュール１３４はＶｄｄ１を受け取り、モジュール１３６はＶｄｄ２を受け取り、モジュール１３８はＶｄｄｎを受け取る。検出器モジュール１３２、１３４、１３６、１３８の出力は、ドループ検出器１３０のための単一の出力（Ｖｏｕｔ）を形成するために互いに結びつけられている。
【００１２】
[0020]  検出器モジュール１３２、１３４、１３６、１３８の出力（Ｖｏｕｔ）は、コンパレータ１４０の入力の１つに結合され、それは、Ｖｏｕｔを基準電圧（Ｖｒｅｆ）と比較し、ＶｏｕｔがＶｒｅｆを下回るときに制御信号（Ｖｃｏｎｔｒｏｌ）を出力する。代替において、検出器モジュール１３２、１３４、１３６、１３８の出力（Ｖｏｕｔ）は、所定の範囲内の出力電圧の周波数のみをパスするためにバンドパスフィルタ１４２を通じてコンパレータ１４０に結合される。クロック発生器１５０は、位相ロックループ（ＰＬＬ）１５２、周波数分割ユニット１５４、およびダイプレクサ１５６を含み、それは、２つの入力：（１）ＰＬＬの直接出力および（２）ＰＬＬのＮ分割出力を受け取る。ＰＬＬのＮ分割（divide-by-N）出力は、ＰＬＬの直接出力のＮ倍の持続時間を有し、それの位相は、ＰＬＬの直接出力の位相と一致（coherent with）し得る。コンパレータ１４０の出力は、２つのクロック信号のうちの１つを選択するためにダイプレクサ１５６を制御する。コンパレータ１４０がドループ検出器１３０によって検出された少なくとも１つのドループに応答して信号を出力するとき、コンパレータ１４０の出力信号は、ダイプレクサ１５６においてＰＬＬのＮ分割出力を選択する（「１」入力を選択する）。別の方法で、コンパレータ１４０の出力信号は、ダイプレクサ１５６においてＰＬＬの直接出力を選択する（「０」入力を選択する）。クロック発生器１５０の出力は、複数のコア１２２、１２４、１２６、１２８のクロック出力に結び付けられる。
【００１３】
[0021]  図１Ｂは、本開示の別の実施形態に従った、供給電圧におけるドループを検出し、クロック周波数を適切に調整するためのシステム１６０の機能ブロック図である。図１Ｂに例示された実施形態において、システム１６０は図１Ａに示されたシステム１００に含まれていたモジュールの全てを含むが、システム１６０はさらに、それのクロック入力におけるコア毎に専用の周波数分配器１７０、１７２、１７４、または１７６を含む。よって、システム１６０では、各コアの動作周波数がグローバルクロック周波数の一部（fraction）であるように構成されることができる。さらに、コア毎の専用の周波数分配器１７０、１７２、１７４、または１７６の分周比（すなわち、Ｎ０、Ｎ１、Ｎ２、．．．Ｎｎ）は、コア間の所望のインターフェースによって、同じまたは異なる可能性がある。
【００１４】
[0022]  図２Ａは、本開示の一実施形態に従った、検出器モジュール１３２、１３４、１３６、１３８を含むドループ検出器１３０の機能ブロック図である。図２Ａの例示された実施形態において、ドループ検出器１３０は、複数の入力ノード（ｉｎ０、ｉｎ１、ｉｎ２、．．．、ｉｎｎ）、出力ノード（ｏｕｔ）、および複数の検出器モジュール１３２、１３４、１３６、１３８を含む。各入力ノードは、供給電圧（Ｖｄｄ０、Ｖｄｄ１、Ｖｄｄ２、．．．、またはＶｄｄｎ）を受け取るように構成される。出力ノード（ｏｕｔ）は、出力電圧（Ｖｏｕｔ）を出力するように構成される。各検出器モジュール１３２、１３４、１３６、または１３８は、各入力ノード（ｉｎ０、ｉｎ１、ｉｎ２、．．．、またはｉｎｎ）に結合された入力端子（Ａ）、出力ノード（ｏｕｔ）に結合された出力端子（Ｂ）、および入力端子（Ａ）および出力端子（Ｂ）に結合された入力追跡ユニット２２０を含む。一実施形態において、入力追跡ユニット２２０は、（ａ）供給電圧においてドループが検出されたとき、出力端子上への入力ノードにおける供給電圧の変化に追従する（電圧フォロワ）、または（ｂ）供給電圧においてドループが検出されないとき、出力端子を出力ノードから一時的に切断する（disconnect）ように構成される。
【００１５】
[0023]  図２Ａにおいて、各検出器モジュール１３２、１３４、１３６、または１３８は、入力端子（Ａ）と入力追跡ユニット２２０との間に配置された交流結合モジュール２１０をさらに含み、キャパシタおよび抵抗器を含むハイパスフィルタを形成するように構成される。各検出器モジュール１３２、１３４、１３６、または１３８は、出力端子が出力ノードで互いに結合されたとき、複数の検出器モジュール間のミスマッチによって誘導されるドループ検出範囲の差（mismatch-induced droop detection range differences）を実質的に減らすように構成されるオフセットキャンセルモジュール２３０をさらに含む。オフセットキャンセルモジュール２３０は、入力追跡ユニット２２０と交流（ＡＣ）結合モジュール２１０に結合される。ドループ検出器１３０は、出力電圧（Ｖｏｕｔ）を受け取り、出力電圧（Ｖｏｕｔ）を基準電圧（Ｖｒｅｆ）と比較するように構成されたコンパレータ１４０をさらに含む。上記のように、検出器モジュール１３２、１３４、１３６、１３８の出力（Ｖｏｕｔ）は、所定の範囲内の出力電圧の周波数のみをパスするためにバンドパスフィルタ１４２を通じてコンパレータ１４０に結合されることができる。
【００１６】
[0024]  図２Ｂは、本開示の一実施形態に従った、ドループ検出器１３０の検出器モジュール１３２、１３４、１３６、１３８の回路図である。図２Ｂの例示された実施形態は、検出器モジュールのカスケード表示（cascade）の最上部にあるため、供給電圧Ｖｄｄｎを受け取る検出器モジュール１３８の回路図のみを示す。しかしながら、他の検出器モジュール１３２、１３４、１３６の各々が検出器モジュール１３８のそれと同じ回路図と同じ要素を含むことに留意すべきである。唯一の違いは入力供給電圧である。検出器モジュール１３２は、供給電圧Ｖｄｄ０を受け取り、検出器モジュール１３４は、供給電圧Ｖｄｄ１を受け取り、検出器モジュール１３６は、供給電圧Ｖｄｄ２を受け取る。上記のように、検出器モジュール１３２、１３４、１３６、１３８の出力は、単一出力（Ｖｏｕｔ）を形成するために互いに結びつけられている。
【００１７】
[0025]  図２Ｂは、ＡＣ結合モジュール２１０、入力追跡ユニット２２０、およびオフセットキャンセルモジュール２３０を含む検出器モジュール１３８を示す。ＡＣ結合モジュール２１０は、所望の周波数を超えた入力変動のみを追跡するためにハイパスフィルタを形成する抵抗器２１４およびキャパシタ２１２を含み、それは、抵抗器２１４およびキャパシタ２１２の値を変化させることで調整されることができる。ＡＣ結合モジュール２１０はまた、ドループ検出器１３０を動作させる電源にＤＣ負荷を提供することを回避する。入力追跡ユニット２２０は、電圧フォロワを形成するｐ型金属酸化物半導体電界効果トランジスタ（ｐ−ＭＯＳＦＥＴまたはＰＭＯＳトランジスタ）２２４および演算増幅器（ｏｐ ａｍｐ）２２２を含む。ＰＭＯＳトランジスタ２２４は、ゲート端子、ソース端子、およびドレイン端子を含む。ｏｐ ａｍｐ２２２は、ＰＭＯＳトランジスタのゲート端子に結合された出力ピンと、ソース端子に結合された負の入力ピン（negative input pin）と、ＡＣ結合モジュールのキャパシタを通じて各検出器モジュールの入力端子に結合された正の入力ピン（positive input pin）を含む。よって、ｏｐ ａｍｐ２２２の負の入力端子（ｉｎｎ）は、ｏｐ ａｍｐ２２２の正の入力端子（ｉｎｐ）に追従する。ＰＭＯＳトランジスタ２２４の使用は、入力追跡ユニット２２０が、ｉｎｐにおける立ち下がり電圧（negative-going voltages）を追跡および検出することを可能にする。別の実施形態において、入力追跡ユニット２２０がｉｎｐにおける立ち上がり電圧（positive-going voltages）を追跡および検出することを可能にするために、ｎ型金属酸化物半導体電界効果トランジスタ（ｎ−ＭＯＳＦＥＴまたはＮＭＯＳトランジスタ）が使用されることができる。オフセットキャンセルモジュール２３０は、ＰＭＯＳトランジスタ２３２、抵抗器２３４、キャパシタ２３６、電流源２３８、および電圧クランプと称されるＮＭＯＳトランジスタ２４０を含む。一実施形態において、オフセットキャンセルモジュール２３０は、検出器モジュール１３２、１３４、１３６、１３８間のミスマッチによって誘導されるドループ検出範囲の差を、それらユニットの出力が互いに結び付けられたとき、実質的に減らすように構成される。電流源２５０、２５２は、検出器モジュール１３０の適切な動作のために適度な電流を提供する。電流源２５２は、ＰＭＯＳトランジスタ２２４のソース端子および電圧源（ＶＤＤ）に結合される。電流源２５０は、ＰＭＯＳトランジスタ２３２および電圧源に結合される。
【００１８】
[0026]  図３Ａは、本開示の一実施形態に従った、ドループ検出器における２つの検出器モジュール１３２、１３４の出力の接続を示す。図３Ａの例示された実施形態において、検出器モジュール１３２は、供給電圧Ｖｄｄ０を受け取り、その一方で、検出器モジュール１３４は、供給電圧Ｖｄｄ１を受け取る。さらに、検出器モジュール１３２の出力端子３１２は、検出器モジュール１３４の出力端子３１４に接続される。
【００１９】
[0027]  図３Ｂは、本開示の一実施形態に従った、出力ノード３１０で互いに接続された２つの検出器モジュール１３２、１３４の動作を示す。図３Ｂの例示された実施形態において、検出器モジュール１３２は、公称電圧（nominal voltage）からのドループ３５０を含む、供給電圧Ｖｄｄ０を受け取り、その一方で、検出器モジュール１３４は、電圧にドループ３５４がない、供給電圧Ｖｄｄ１を受け取る。
【００２０】
[0028]  検出器モジュール１３２におけるｏｐ ａｍｐ２２２０の正の入力端子（ｉｎｐ）は、ドループ３５０を追跡し、それは、負のスパイク３５１ではｏｐ ａｍｐ２２２０の出力において、負の電圧スパイク３５２では検出器モジュール１３２の出力端子３１２およびｏｐ ａｍｐ２２２０の負の入力端子（ｉｎｎ）において反映される。負の電圧スパイク３５１は、検出器モジュール１３２の出力端子３１２が供給電圧Ｖｄｄ０にドループが存在することを示すことができるように、ＰＭＯＳトランジスタ２２４０に伝導させる。この処理は、入力追跡ループ３２０に含まれる。その一方で、検出器モジュール１３４におけるｏｐ ａｍｐ２２２１の正の入力端子（ｉｎｐ）は、供給電圧Ｖｄｄ１にドループ（例えば、入力３５４）がないので、それのバイアス電圧を保持する。検出器モジュール１３４の負の入力端子（ｉｎｎ）は正の入力端子（ｉｎｐ）に追従すべきだが、結果は異なる。検出器モジュール１３４におけるｏｐ ａｍｐ２２２１の負の入力端子（ｉｎｎ）が検出器モジュール１３２におけるｏｐ ａｍｐ２２２０の負の入力端子（ｉｎｎ）に接続されるので（出力端子３１２は出力ノード３１０を通じて出力端子３１４に接続されるので）、検出器モジュール１３２におけるｏｐ ａｍｐ２２２０の負の入力端子（ｉｎｎ）における負のスパイク３５２は、検出器モジュール１３４におけるｏｐ ａｍｐ２２２１に、立ち上がりパルス３６０を出力させ、それは、ＰＭＯＳトランジスタ２２４１の電源をオフにする。この処理は、非線形フィードバックループ３７０に含まれる。これはまた、他の検出器モジュールがそれらのそれぞれの入力（例えば、入力３５０）においてドループを検出する一方で、それらのそれぞれの入力においてドループ（例えば、入力３５４）を検出しない検出器モジュールを一時的に無効にするように各検出器モジュールの非線形フィードバックループ３７０が構成されるという点で、ドループ検出器１３０に付加利益（added benefit）を提供する。よって、ドループが検出されないとき、検出器モジュール１３４の出力端子３１４からトランジスタ２２４１のソース端子を一時的に切断する（切断３４０参照）およびＰＭＯＳトランジスタ２２４１の電源をオフにすることによって、ドループ検出器１３０は、ドループ検出のない検出器モジュールを出力（Ｖｏｕｔ）の利得の低下から防ぐ。ドループ検出器１３０の構成はまた、検出器モジュール１３２、１３４、１３６、１３８間のミスマッチによって誘導されるドループ検出範囲の差を、それらの出力が互いに結び付けられたとき、実質的に減らすように動作するオフセットキャンセルループ３３０を含む。
【００２１】
[0029]  図４は、本開示の一実施形態に従った、利得の低下を避けるために、ドループ遷移なしに段を無効にするための非線形フィードバックを備えた多入力、多段スケーラブル整流器を使用してドループを検出するように構成された装置の機能ブロック図である。装置４００は、複数の供給電圧受取ユニット４１０、出力結合ユニット４２０、および複数の検出器モジュール４３０を含む。各供給電圧受取ユニット４１０は、供給電圧（Ｖｄｄ０、Ｖｄｄ１、Ｖｄｄ２、．．．、またはＶｄｄｎ）を受け取るように構成される。出力結合ユニット４２０は、複数の検出モジュール４３０の出力を結合し、出力端子において出力電圧（Ｖｏｕｔ）を出力するように構成される。各検出器モジュール４３０は、各供給電圧受取ユニット４１０に結合される。各検出器モジュール４３０はまた、（ａ）供給電圧においてドループが検出されたとき、出力端子上への各供給電圧受取ユニット４１０における供給電圧の変化に追従する、または（ｂ）供給電圧においてドループが検出されないとき、出力端子を一時的に切断するように構成された入力追跡ユニットを含む。各検出器モジュール４３０は、ハイパスフィルタを形成するための交流（ＡＣ）結合ユニット、および出力端子が互いに結合されたとき、複数の検出器モジュール４３０間のミスマッチによって誘導されるドループ検出範囲の差を実質的に減らすように構成されたオフセットキャンセルユニットをさらに含む。装置４００は、出力電圧（Ｖｏｕｔ）を受け取り、出力電圧（Ｖｏｕｔ）を基準電圧（Ｖｒｅｆ）と比較するように構成されたコンパレータユニット４４０をさらに含む。
【００２２】
[0030]  本開示のいくつかの実施形態が上述されたが、本開示の多くの変形が可能である。さらに、様々な実施形態の特徴は、上述した組み合わせとは異なる組み合わせで組み合わせられ得る。また、明確で簡潔な説明のために、システムおよび方法の多くの説明が簡略化されている。多くの説明が特定の基準の構造および用語を使用する。しかしながら、開示されたシステムおよび方法は、より広く適用可能である。 
[0031]  当業者は、本明細書で開示された実施形態に関連して説明された様々な例示的なブロックおよびモジュールは、様々な形態で実現されることができると認識するだろう。いくつかのブロックおよびモジュールは、概してそれらの機能の観点から上述された。そのような機能がどのように実現されるかは、システム全体に課せられる設計制約に依存する。当業者は、説明された機能を、特定のアプリケーションごとに様々な方法で実現することができるが、そのような実現の決定は本開示の範囲から逸脱を生じさせるものと解釈されるべきでない。さらに、モジュール、ブロック、またはステップ内の機能のグループ分けは、説明を容易にするためのものである。特定の機能またはステップは、本開示から逸脱することなく１つのモジュールまたはブロックから動かされる（moved from）ことができる。
【００２３】
[0032]  本明細書で開示された実施形態に関連して説明された様々な例示的な論理ブロック、ユニット、ステップ、構成要素、およびモジュールは、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェアコンポーネント、または本明細書で説明された機能を実施するように設計されたそれらの任意の組み合わせのようなプロセッサで実現または実施されることができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替として、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであることができる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、または任意の他のそのような構成との組み合わせとして実現されることができる。さらに、本明細書で説明されたモジュールおよび機能ブロックおよび実施形態を実現する回路は、様々なトランジスタタイプ、論理ファミリ、および設計手順を使用して実現されることができる。 
[0033]  開示された実施形態の上記説明は、いかなる当業者であっても本開示を製造または使用できるように提供されている。これらの実施形態に対する様々な変更は、当業者にとって容易に明らかであり、本明細書で説明された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の実施形態に適用されることができる。よって、本明細書で提示された説明および図面が、本開示の現在好ましい実施形態を表し、よって、本開示によって広く想定される主題事項を代表するものであることが理解されるべきである。本開示の範囲が、当業者に自明となり得る他の実施形態を完全に包含することと、本開示の範囲が、相応して、添付の特許請求の範囲以外のものによって限定されないことがさらに理解される。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  ドループ検出器であって、
複数の入力ノードと、各入力ノードは、供給電圧を受け取るように構成される、
出力ノードと、
複数の検出器モジュールと、各検出器モジュールは、各入力モードに結合された入力端子と、前記出力ノードに結合された出力端子と、各入力ノードに結合された前記供給電圧におけるドループを検出し、前記供給電圧において前記ドループが検出されたとき、前記出力端子上の前記供給電圧に追従する出力電圧を出力するための電圧フォロワとして構成される入力追跡ユニットとを備える、
前記出力ノードに結合され、前記ドループが検出されたとき、制御信号を出力するように構成されたコンパレータと
備える、ドループ検出器。
［Ｃ２］  各検出器モジュールは、前記複数の検出器モジュールのうちの他の検出器モジュールが前記複数の入力ノードのうちの他の入力ノードにおいて少なくとも１つのドループを検出する一方で、各検出器モジュールがそれの入力においてドループを検出しないとき、前記出力ノードから各検出器モジュールの前記出力端子を一時的に切断するために非線形フィードバックを提供するように構成される、Ｃ１に記載のドループ検出器。
［Ｃ３］  各検出器モジュールは、前記入力端子と前記入力追跡ユニットとの間に配置された交流（ＡＣ）結合モジュールをさらに備える、Ｃ１に記載のドループ検出器。
［Ｃ４］  前記ＡＣ結合モジュールは、キャパシタおよび抵抗器を含むハイパスフィルタを形成するように構成される、Ｃ３に記載のドループ検出器。
［Ｃ５］  前記入力追跡ユニットは、
ゲート端子、ソース端子、およびドレイン端子を含む第１のｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタと、
前記第１のＰＭＯＳトランジスタの前記ゲート端子に結合された出力ピンと、前記第１のＰＭＯＳトランジスタの前記ソース端子に結合された負の入力ピンと、前記ＡＣ結合モジュールの前記キャパシタを通じて各検出器モジュールの前記入力端子に結合された正の入力ピンを含む演算増幅器と
を備える、Ｃ４に記載のドループ検出器。
［Ｃ６］  前記第１のＰＭＯＳトランジスタの前記ソース端子および電圧源に結合された第１の電流源をさらに備える、Ｃ５に記載のドループ検出器。
［Ｃ７］  各検出器モジュールは、前記第１のＰＭＯＳトランジスタの前記ドレイン端子に結合され、前記複数の検出器モジュールの間のミスマッチによって誘導されるドループ検出範囲の差を減らすように構成されたオフセットキャンセルモジュールをさらに備える、Ｃ５に記載のドループ検出器。
［Ｃ８］  前記オフセットキャンセルモジュールは、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、第２のＰＭＯＳトランジスタ、抵抗器、キャパシタ、および第２の電流源を含む電圧クランプを備える、Ｃ７に記載のドループ検出器。
［Ｃ９］  前記第２のＰＭＯＳトランジスタおよび電圧源に結合された第３の電流源をさらに備える、Ｃ８に記載のドループ検出器。
［Ｃ１０］  前記コンパレータは、少なくとも１つの供給電圧において前記ドループが検出されると決定するために前記出力電圧を基準電圧と比較するように構成される、Ｃ１に記載のドループ検出器。
［Ｃ１１］  所定の範囲内の前記出力電圧の周波数のみをパスするように前記出力ノードと前記コンパレータとの間に配置されたバンドパスフィルタをさらに備える、Ｃ１に記載のドループ検出器。
［Ｃ１２］  複数の供給電圧におけるドループを検出するための回路であって、
出力ノードと、
複数の検出器モジュールと、各検出器モジュールは、入力端子および出力端子を有し、各検出器モジュールの前記入力端子は、前記複数の供給電圧のうちの１つの供給電圧を受け取るものであり、前記複数の検出器モジュールの出力端子は、前記出力ノードで互いに結合される、
ここにおいて、各検出器モジュールは、前記供給電圧における前記ドループを検出するための入力追跡ループをさらに含み、
前記出力ノードに結合され、所定の範囲内の前記出力ノードで電圧の周波数をパスするように構成されたフィルタと、
前記フィルタに結合され、前記供給電圧において前記ドループが検出されたとき、制御電圧を出力するように構成されたコンパレータと
備える、回路。
［Ｃ１３］  各検出器モジュールは、前記複数の検出器モジュールのうちの他の検出器モジュールが前記複数の入力ノードのうちの他の入力ノードにおいて少なくとも１つのドループを検出する一方で、各検出器モジュールがそれの入力においてドループを検出しないとき、前記出力ノードから各検出器モジュールの前記出力端子を一時的に切断するための非線形フィードバックを含む、Ｃ１２に記載の回路。
［Ｃ１４］  各検出器モジュールは、前記複数の検出器モジュールの間のミスマッチによって誘導されるドループ検出範囲の差を実質的に減らすためのオフセットキャンセルループをさらに含む、Ｃ１２に記載の回路。
［Ｃ１５］  各検出器モジュールは、前記入力端子と前記入力追跡ループとの間に配置された交流（ＡＣ）結合モジュールをさらに備える、Ｃ１４に記載の回路。
［Ｃ１６］  前記ＡＣ結合モジュールは、前記入力端子および前記入力追跡ループに結合されたキャパシタ、および前記入力追跡ループおよび前記オフセットキャンセルループに結合された抵抗器を含む、Ｃ１５に記載の回路。
［Ｃ１７］  前記コンパレータは、前記複数の供給電圧のうちの少なくとも１つにおいて前記ドループが検出されると決定するために前記出力ノードにおける前記電圧を基準電圧と比較するように構成される、Ｃ１２に記載の回路。
［Ｃ１８］  複数の供給電圧におけるドループを検出するための装置であって、
ドループを検出するための複数の手段と、ドループを検出するための各手段は、前記複数の供給電圧のうちの１つの供給電圧を受け取り、ドループを検出するための各手段は、前記供給電圧における前記ドループを検出するための入力追跡ループを含む、
ドループを検出するための前記複数の手段の出力を結合するための手段と、
前記ドループが前記供給電圧において検出されたとき、制御電圧を出力するために結合するための前記手段に結合された比較するための手段と
を備える、装置。
［Ｃ１９］  ドループを検出するための各手段は、ドループを検出するための他の手段が少なくとも１つのドループを検出する一方で、前記供給電圧においてドループが検出されないとき、結合するための前記手段からドループを検出するための各手段を切断するための手段を含む、Ｃ１８に記載の装置。
［Ｃ２０］  ドループを検出するための各手段は、ドループを検出するための前記複数の手段の間のミスマッチによって誘導されるドループ検出範囲の差を実質的に減らすための手段を含む、Ｃ１８に記載の装置。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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