(57)【特許請求の範囲】
【請求項１】
集積回路を形成するプロセスであって、
ＰＭＯＳトランジスタエリアとＮＭＯＳトランジスタエリアとの両方において厚いＴｉＮ層を形成することと、
前記厚いＴｉＮ層を酸素内でアニールすることと、
アニールした後に、前記ＮＭＯＳトランジスタエリアにおいて前記厚いＴｉＮ層を取り除くことと、
前記ＮＭＯＳトランジスタエリアにおいて前記厚いＴｉＮ層を取り除いた後に、前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとの両方において薄いＴｉＮ層を形成することであって、前記薄いＴｉＮ層が、前記厚いＴｉＮ層より薄く、そして低減された酸素濃度を有する、前記薄いＴｉＮ層を形成することと、
を含む、プロセス。
【請求項２】
請求項１に記載のプロセスであって、
厚いＴｉＮ金属ゲート材料としての前記厚いＴｉＮ層が８ｎｍより大きい厚みを有し、薄いＴｉＮ金属としての前記薄いＴｉＮ層が１〜３ｎｍの厚みを有する、プロセス。
【請求項３】
請求項１に記載のプロセスであって、
厚いＴｉＮ金属ゲート材料としての前記厚いＴｉＮ層が１０ｎｍの厚みを有し、薄いＴｉＮ金属としての前記薄いＴｉＮ層が２ｎｍの厚みを有する、プロセス。
【請求項４】
請求項１に記載のプロセスであって、
ドープされたポリシリコンを前記薄いＴｉＮ層上に堆積することと、
前記ドープされたポリシリコン上にトランジスタゲートパターンを形成することであって、前記トランジスタゲートパターンがＰＭＯＳトランジスタゲートパターンとＮＭＯＳトランジスタゲートパターンとを含む、前記トランジスタゲートパターンを形成することと、
ＰＭＯＳトランジスタのゲートを形成するために、前記ドープされたポリシリコンと前記薄いＴｉＮ層と前記厚いＴｉＮ層とをエッチングすることと、
ＮＭＯＳトランジスタのゲートを形成するために、前記ポリシリコンと前記薄いＴｉＮ層とをエッチングすることと、
を更に含む、プロセス。
【請求項５】
請求項１に記載のプロセスであって、
前記厚いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアにおいてＮＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＮＭＯＳトランジスタエリアからポリシリコンゲートを取り除き、前記ＰＭＯＳトランジスタエリアにおいてＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＰＭＯＳトランジスタエリアからポリシリコンゲートを取り除くこと、
を更に含む、プロセス。
【請求項６】
請求項１に記載のプロセスであって、
前記厚いＴｉＮ層を形成する前に、前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとの両方において第１の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアから前記第１の高ｋ誘電体を取り除き、前記ＮＭＯＳトランジスタエリアと前記ＰＭＯＳトランジスタエリアとにおいて第２の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成した後に、前記ＰＭＯＳトランジスタエリアから前記薄いＴｉＮ層を取り除き、前記ＰＭＯＳトランジスタエリアから前記第２の高ｋ誘電体を取り除くことと、
前記ＰＭＯＳトランジスタエリアと前記ＮＭＯＳトランジスタエリアとにおいてドープされたポリシリコンを堆積することと、
前記ドープされたポリシリコン上にトランジスタゲートパターンを形成することであって、前記トランジスタゲートパターンがＰＭＯＳトランジスタゲートパターンとＮＭＯＳトランジスタゲートパターンとを含む、前記トランジスタゲートパターンを形成することと、
前記ＰＭＯＳトランジスタのゲートを形成するように、前記ポリシリコンと前記厚いＴｉＮ層とをエッチングすることと、
前記ＮＭＯＳトランジスタのゲートを形成するように、前記ポリシリコンと前記薄いＴｉＮ層とをエッチングすることと、
を更に含む、プロセス。
【請求項７】
請求項６に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記厚いＴｉＮが１０ｎｍの厚みを有し、前記薄いＴｉＮが２ｎｍの厚みを有する、プロセス。
【請求項８】
請求項１に記載のプロセスであって、
前記厚いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアにおいてＮＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＮＭＯＳトランジスタエリアからポリシリコンゲートを取り除き、前記ＰＭＯＳトランジスタエリアにおいてＰＭＯＳリプレースメントゲートトランジスタトレンチを形成するために前記ＰＭＯＳトランジスタエリアからポリシリコンゲートを取り除き、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチ内と前記ＮＭＯＳトランジスタエリアとにおいて第１の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成する前に、前記ＮＭＯＳトランジスタエリアから前記第１の高ｋ誘電体を取り除き、前記ＰＭＯＳトランジスタエリア上と前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内とに第２の高ｋ誘電体を堆積することと、
前記薄いＴｉＮ層を形成した後に、前記ＰＭＯＳトランジスタエリアから前記薄いＴｉＮ層を取り除き、前記ＰＭＯＳトランジスタエリアから前記第２の高ｋ誘電体を取り除くことと、
を更に含む、プロセス。
【請求項９】
請求項８に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記厚いＴｉＮが１０ｎｍの厚みを有し、前記薄いＴｉＮが２ｎｍの厚みを有する、プロセス。
【請求項１０】
リプレースメント金属ゲートＣＭＯＳトランジスタを備える集積回路を形成するプロセスであって、
部分的に処理された集積回路を提供することであって、前記部分的に処理された集積回路が、第１のゲート誘電体上の第１のポリシリコンゲートを備えるＰＭＯＳトランジスタと、第２のゲート誘電体上の第２のポリシリコンゲートを備えるＮＭＯＳトランジスタとを備え、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとに重なるプレメタル誘電体を備え、前記プレメタル誘電体が前記第１及び第２のポリシリコンゲートの頂部表面を露出させて平坦化される、前記部分的に処理された集積回路を提供することと、
ＰＭＯＳリプレースメントゲートトランジスタトレンチとＮＭＯＳリプレースメントゲートトランジスタトレンチとを形成するために前記第１及び第２のゲート誘電体から前記第１及び第２のポリシリコンゲートを取り除くようにエッチングすることと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチと前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内に第１の高ｋ誘電体を堆積することと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチと前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内の前記第１の高ｋ誘電体上に少なくとも８ｎｍのＰＭＯＳ  ＴｉＮ金属ゲート材料を堆積することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料を酸素内でアニールすることと、
前記ＮＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備えるＮＭＯＳ金属ゲートパターンを形成することと、
下にある誘電体から前記ＰＭＯＳ  ＴｉＮ金属ゲート材料を取り除くために前記ＮＭＯＳリプレースメントゲートトランジスタトレンチから前記ＰＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることと、
前記ＮＭＯＳ金属ゲートパターンを取り除くことと、
前記ＮＭＯＳリプレースメントゲートトランジスタトレンチ内に第２の高ｋ誘電体を堆積することと、
前記第２の高ｋ誘電体上に、低減された酸素濃度を有するＮＭＯＳ  ＴｉＮ金属ゲート材料を１ｎｍ〜３ｎｍ堆積することと、
前記ＰＭＯＳリプレースメントゲートトランジスタトレンチをオーバーフィルし、前記ＮＭＯＳリプレースメントゲートトランジスタトレンチをオーバーフィルするために、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料の上で充填材金属を堆積することと、
前記プレメタル誘電体の表面から、前記オーバーフィルと、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料と前記ＮＭＯＳ  ＴｉＮ金属ゲート材料との一部とを取り除くために、前記充填材金属と、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料と前記ＮＭＯＳ  ＴｉＮ金属ゲート材料とを研磨することと、
を含む、プロセス。
【請求項１１】
請求項１０に記載のプロセスであって、
前記プロセスが高ｋラストプロセスであり、前記下にある誘電体が前記第２のゲート誘電体であり、
前記プロセスが、
前記第１の高ｋ誘電体を堆積する前に、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備える第１のＰＭＯＳトランジスタフォトレジストパターンを形成し、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチから前記第１のゲート誘電体をエッチングし、前記第１のゲート誘電体をエッチングした後に、前記第１のＰＭＯＳトランジスタフォトレジストパターンを剥がすことと、
第２の高ｋ誘電体を堆積する前に、前記ＮＭＯＳリプレースメントゲートトランジスタトレンチから前記第２のゲート誘電体をエッチングすることと、
前記充填材金属を堆積する前に、前記ＰＭＯＳリプレースメントゲートトランジスタトレンチの上に開口を備える前記集積回路上の第２のＰＭＯＳトランジスタフォトレジストパターンを形成することと、
前記ＮＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることと、
前記第２の高ｋ誘電体をエッチングすることと、
前記充填材金属を堆積する前に前記第２のＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
を更に含む、プロセス。
【請求項１２】
請求項１０に記載のプロセスであって、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることが、ＮＨ４ＯＨとＨ２Ｏ２とを加えた希釈ＳＣｌにおけるウェットエッチングである、プロセス。
【請求項１３】
請求項１０に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料が１０ｎｍの厚みであり、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料が２ｎｍの厚みである、プロセス。
【請求項１４】
金属ゲートファーストＣＭＯＳトランジスタを備える集積回路を形成するプロセスであって、
部分的に処理された集積回路を提供することであって、前記部分的に処理された集積回路が、ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に第１の犠牲誘電体を備える第１の領域を、ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に第２の犠牲誘電体を備える第２の領域から分離するシャロートレンチアイソレーションを備える、前記部分的に処理された集積回路を提供することと、
前記ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に第１の高ｋ誘電体を堆積することと、
前記第１の高ｋ誘電体上に少なくとも８ｎｍのＰＭＯＳ  ＴｉＮ金属ゲート材料を堆積することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料を酸素内でアニールすることと、
前記ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に開口を備えるＮＭＯＳ金属ゲートパターンを、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料上に形成することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料を、下にある誘電体から取り除くためにエッチングすることと、
前記ＮＭＯＳ金属ゲートトランジスタが形成されるべき場所に第２の高ｋ誘電体を堆積することと、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料と比較して低減された酸素濃度を備えるＮＭＯＳ  ＴｉＮ金属ゲート材料を１ｎｍ〜３ｎｍ堆積することと、
前記ＮＭＯＳ  ＴｉＮ金属ゲート材料の上にポリシリコンを堆積することと、
前記ＮＭＯＳ金属ゲートトランジスタのゲートと前記ＰＭＯＳ金属ゲートトランジスタのゲートとが形成されるべき場所にレジストジオメトリを有するトランジスタゲートパターンを、前記ポリシリコン上に形成することと、
前記ＰＭＯＳ金属ゲートトランジスタのゲートを形成するように、前記ポリシリコンと前記ＰＭＯＳ  ＴｉＮ金属ゲート材料とをエッチングすることと、
前記ＮＭＯＳ金属ゲートトランジスタのゲートを形成するように、前記ポリシリコンと前記ＮＭＯＳ  ＴｉＮ金属ゲート材料とをエッチングすることと、
を含む、プロセス。
【請求項１５】
請求項１４に記載のプロセスであって、
前記プロセスが高ｋラストプロセスであり、前記下にある誘電体が前記第２の犠牲誘電体であり、
前記プロセスが、
前記第１の高ｋ誘電体を堆積する前に、前記ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に開口を備える第１のＰＭＯＳトランジスタフォトレジストパターンを前記集積回路上に形成し、前記第１の犠牲誘電体をエッチングし、前記第１のＰＭＯＳトランジスタフォトレジストパターンを剥がすことと、
前記第２の高ｋ誘電体を堆積する前に、前記第２の犠牲誘電体をエッチングして取り除くことと、
前記ポリシリコンを堆積する前に、前記ＰＭＯＳ金属ゲートトランジスタが形成されるべき場所に開口を備える第２のＰＭＯＳトランジスタフォトレジストパターンを前記集積回路上に形成し、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料をエッチングし、前記第２の高ｋ誘電体をエッチングし、前記第２のＰＭＯＳトランジスタフォトレジストパターンを取り除くことと、
を更に含む、プロセス。
【請求項１６】
請求項１４に記載のプロセスであって、
前記ＰＭＯＳ  ＴｉＮ金属ゲート材料をエッチングすることが、ＮＨ４ＯＨとＨ２Ｏ２とを加えた希釈ＳＣｌにおけるウェットエッチングである、プロセス。
【請求項１７】
請求項１４に記載のプロセスであって、
前記第１及び第２の高ｋ誘電体が１．２ｎｍのＨｆＯｘであり、前記ＰＭＯＳ  ＴｉＮ金属ゲート材料が１０ｎｍの厚みであり、前記ＮＭＯＳ  ＴｉＮ金属ゲート材料が２ｎｍの厚みである、プロセス。
【発明の詳細な説明】
【背景技術】
【０００１】
本願は、概して集積回路に関し、特に、高誘電率ゲート誘電体及び金属ゲートトランジスタを備えた集積回路に関連する。
【０００２】
最近まで、集積回路は、主として、ポリシリコンゲート及び二酸化シリコン又は窒化された二酸化シリコンゲート誘電体を備えたトランジスタを用いていた。
【０００３】
高誘電率（高ｋ）誘電体及び金属ゲートを備えた相補型金属酸化物半導体（ＣＭＯＳ）トランジスタが、短チャネル効果に対処するため及び高度にスケーリングされたトランジスタの性能を改善するために２８ｎｍ以下までスケーリングされた技術として導入された。高ｋ誘電体は、ゲート誘電体インタフェース近辺のポリシリコン粒子におけるキャリアの枯渇に起因するゲート誘電体厚みの明らかな増大を回避することによってトランジスタチャネルの改善された容量性制御を提供する。
【０００４】
高ｋ／金属ゲートトランジスタに関する大きな課題は、最良トランジスタ性能のための最適な仕事関数を達成することである。ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタのためのゲートの仕事関数は約４．８ｅＶより大きいことが好ましく、ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタのための仕事関数は約４．３ｅＶ未満であることが好ましい。
【０００５】
従来の高ｋ／金属ゲート製造における処理は、ＮＭＯＳ及びＰＭＯＳトランジスタでの異なる仕事関数を達成するために、複雑かつ高価となり得る。例えば、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタとは異なるゲート金属を有し得、及び又は、異なる高ｋゲート誘電体を有し得る。
【０００６】
高ｋ／金属ゲートトランジスタを形成するために、主に４つの異なるプロセスフローがある。即ち、高ｋラスト（last）リプレースメントゲート、高ｋファースト（first）リプレースメントゲート、高ｋラストゲートファースト及び高ｋファーストゲートラストである。リプレースメントゲートトランジスタフローでは、従来のポリシリコンゲートトランジスタがまず形成され、その後、ポリシリコンゲートが取り除かれ、金属ゲートで置き換えられる。ゲートファーストプロセスフローでは、従来のポリシリコンゲートトランジスタと同様であるが金属ゲートを備えて、金属ゲートトランジスタが形成される。高ｋラストプロセスフローでは、二酸化シリコン誘電体が、まず形成され、後に取り除かれ、金属ゲートを堆積する前に高ｋ誘電体で置き換えられる。高ｋファーストプロセスフローでは、高ｋ誘電体がまず堆積され、ゲート材料が高ｋ誘電体から剥離され、金属ゲートで置き換えられる。高ｋラストプロセスフローは高ｋファーストプロセスフローより複雑である。高ｋラストプロセスフローは、一層多くのマスキング工程を必要とするが、高ｋ誘電体を劣化させ得る化学薬品への高ｋ誘電体の曝露を回避する。リプレースメントゲートプロセスフローは、ゲートファーストプロセスフローより複雑であるが、トランジスタの仕事関数の設定において一層の柔軟性を提供する。
【発明の概要】
【０００７】
記載される例において、集積回路が、４．８５ｅＶより大きい仕事関数を有する厚いＴｉＮ金属ゲートを備えて、及び４．２５ｅＶ未満の仕事関数を有する薄いＴｉＮ金属ゲートを備えて形成される。集積回路が、４．８５ｅＶより大きい仕事関数を有するリプレースメントゲートＰＭＯＳ  ＴｉＮ金属ゲートトランジスタを備えて、及び４．２５ｅＶ未満の仕事関数を有するリプレースメントゲートＮＭＯＳ  ＴｉＮ金属ゲートトランジスタを備えて形成される。集積回路が、４．８５ｅＶより大きい仕事関数を有するゲートファーストＰＭＯＳ  ＴｉＮ金属ゲートトランジスタを備えて、及び４．２５ｅＶ未満の仕事関数を有するゲートファーストＮＭＯＳ  ＴｉＮ金属ゲートトランジスタを備えて形成される。
【図面の簡単な説明】
【０００８】
【図１Ａ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｂ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｃ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｄ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｅ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｆ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｇ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｈ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｉ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｊ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｋ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図１Ｌ】例示の実施例に従って形成される、高ｋラストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【０００９】
【図２Ａ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｂ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｃ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｄ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｅ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｆ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｇ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｈ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｉ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図２Ｊ】例示の実施例に従って形成される、高ｋファーストリプレースメント金属ゲートＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【００１０】
【図３Ａ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｂ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｃ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｄ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｅ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｆ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｇ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図３Ｈ】例示の実施例に従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【００１１】
【図４Ａ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図４Ｂ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図４Ｃ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図４Ｄ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図４Ｅ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【図４Ｆ】例示の実施例に従って形成される、高ｋファースト金属ゲートファーストＣＭＯＳトランジスタを備えた集積回路の製造における工程の例示である。
【発明を実施するための形態】
【００１２】
３パターン実施例リプレースメントゲートプロセスに従って形成される、高ｋラスト金属ゲートＣＭＯＳトランジスタを図１Ｌに示す。ＰＭＯＳトランジスタ１７０が、高ｋ誘電体１４４及びＰＭＯＳ  ＴｉＮゲート１４６を有する。ＰＭＯＳ  ＴｉＮ金属ゲート１４６の厚み及び酸素含有量は、約４．８５ｅＶより大きい仕事関数を与えるために適切である（例えば最適化されている）。ＮＭＯＳトランジスタ１７２は、高ｋ誘電体１５４及びＮＭＯＳ  ＴｉＮゲート１５６を有する。ＮＭＯＳ  ＴｉＮ金属ゲートの厚み及び酸素含有量は、約４．２５ｅＶ未満の仕事関数を与えるために適切である。タングステン又はアルミニウムなどの充填金属１６０及び１６６が、トレンチを充填するためにリプレースメントゲートトレンチ内のＮＭＯＳ及びＰＭＯＳ  ＴｉＮゲート上に堆積される。オーバーフィルはその後、化学機械研磨（ＣＭＰ）平坦化を用いて取り除かれる。
【００１３】
一実施例の３パターン高ｋラストリプレースメント金属ゲートトランジスタの形成における主な工程を図１Ａ〜図１Ｌに図示する。この３パターン高ｋラストリプレースメント金属ゲートプロセスフローにおいて、３つのフォトレジストパターニング工程が用いられる。
【００１４】
図１Ａにおいて、部分的に処理された集積回路がｐ型基板１００上に形成される。シャロートレンチアイソレーション（ＳＴＩ）誘電体ジオメトリ１０２が、集積回路上のトランジスタ及び他のデバイスを電気的に隔離する。集積回路基板１００上に、約１０ｎｍ〜４０ｎｍの範囲の厚みの犠牲二酸化シリコンフィルム１０６が成長される。ＰＭＯＳトランジスタ１７０が形成されるべき領域にｎウェル１０４が形成される。ＮＭＯＳトランジスタ１７２が、集積回路基板１００のｐ型基板領域に形成される。
【００１５】
図１Ｂを参照すると、犠牲二酸化シリコンフィルム１０６上にポリシリコンゲート材料１１０が堆積される。ポリシリコンゲート材料１１０上に、トランジスタゲートフォトレジストパターン１１２が形成される。
【００１６】
図１Ｃにおける断面は、ゲート１２０及び１２２がエッチングされ、ゲートエクステンション拡散１２６及び１３０が形成され、誘電体側壁１２４が形成され、ディープソース及びドレイン拡散１２８及び１３２が形成された後が示される。ソース及びドレイン上のシリサイド形成及びトランジスタの応力増進などの他の処理工程は、明確にするため省略している。幾つかの誘電体層（応力誘電体、ギャップ充填誘電体、及び他の堆積された誘電体など）を含み得るプレメタル誘電体（ＰＭＤ）１３４が、その後、少なくともトランジスタゲート１２０及び１２２の高さである厚みまで堆積される。
【００１７】
図１Ｄに示すように、高ｋラストリプレースメントゲート金属ゲートプロセスにおいて、ＰＭＤ誘電体１３４が平坦化されて、ポリシリコントランジスタゲート１２０及び１２２の頂部を露出させる。
【００１８】
図１Ｅにおいて、ポリシリコンリプレースメントゲート１２０及び１２２がポリシリコンウェットエッチングにより取り除かれる。ＮＭＯＳ１７２リプレースメントゲートトランジスタトレンチの底部において二酸化シリコン誘電体１０６を保護するため、及びＰＭＯＳ１７０リプレースメントゲートトランジスタトレンチの底部においてシリコン誘電体１０６を露出させるために、第１のＰＭＯＳリプレースメントゲートパターン１４０が形成される。
【００１９】
図１Ｆを参照すると、二酸化シリコン誘電体１０６がＰＭＯＳ１７０トランジスタトレンチから取り除かれ、第１のＰＭＯＳリプレースメントゲートパターン１４０が取り除かれる。ＨｆＯｘ、ＨｆＳｉＯｘ、又はＨｆＳｉＯＮなどの高ｋゲート誘電体１４４が、ＰＭＯＳリプレースメントゲートトランジスタトレンチ１７０内に堆積され、ＰＭＯＳ  ＴｉＮ金属ゲートフィルム１４６が高ｋゲート誘電体１４４上に堆積される。高ｋゲート誘電体１４４フィルムは、原子層堆積（ＡＬＤ）を用いて典型的に約１〜４ｎｍの厚みを有して堆積される。ＰＭＯＳ  ＴｉＮ金属ゲートフィルム１４６は、約８ｎｍより大きい厚みを有して堆積される。高ｋ誘電体エッチングのためのエッチストップとして用いられるＴａＮフィルム１４８が、約２ｎｍ又はそれ以上の厚みを有してＴｉＮ１４６上に堆積される。例示の集積回路において、高ｋ誘電体は１．２ｎｍのＨｆＯｘであり、ＰＭＯＳ  ＴｉＮフィルム１４６は１０ｎｍであり、ＴａＮフィルム１４８は２ｎｍである。
【００２０】
ＰＭＯＳ  ＴｉＮ金属ゲート１４６がその後、４．８５ｅＶを上回る仕事関数を提供するために、米国特許番号第８，６４３，１１３号（これは、参照により本願に組み込まれる）に記載されるように酸素内でアニーリングされる。
【００２１】
ＰＭＯＳトランジスタ１７０の上のＰＭＯＳ  ＴｉＮゲートを保護するように、及びＴａＮ１４８及びＴｉＮ１４６がＮＭＯＳエリア１７２から取り除かれ得るように、ＮＭＯＳ１７２リプレースメントゲートトランジスタフォトレジストパターン１５０が形成される。
【００２２】
図１Ｇに示すように、ＴａＮフィルム１４８、ＰＭＯＳ  ＴｉＮゲート材料１４６、及び高ｋゲート誘電体１４４は、ＮＭＯＳ１７２リプレースメントゲートトランジスタトレンチから取り除かれる。二酸化シリコン誘電体１０６フィルムも取り除かれる。
【００２３】
ＨｆＯｘ、ＨｆＳｉＯｘ、又はＨｆＳｉＯＮなどのＮＭＯＳ高ｋ誘電体１５４がその後、図１Ｈに示すようにＮＭＯＳリプレースメントゲートトランジスタトレンチ内に堆積される。少なくとも一つの例において、高ｋ誘電体は、約１ｎｍ〜４ｎｍの厚みまで堆積される。約１ｎｍ〜３ｎｍの範囲の厚みを有するＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が、高ｋ誘電体１５４上に堆積される。例示の一実施例において、高ｋ誘電体は、約１．２ｎｍの厚みのＨｆＯ２であり、原子層堆積（ＡＬＤ）を用いて堆積される。米国特許番号第８，６４３，１１３号に記載されるように、ＮＭＯＳ  ＴｉＮ金属ゲート材料１５６における酸素含有量は、約４．２５ｅＶ未満の仕事関数を提供するために高ｋゲート誘電体１５４の頂部表面の１ナノメートル内で約１×１０１３原子／ｃｍ３未満である。例示の一実施例において、２ｎｍのＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が、ＡＬＤを用いて堆積される。
【００２４】
図１Ｉにおいて、ＣＶＤ−Ｗ（化学気相成長タングステン）フィルム１６０がＮＭＯＳ  ＴｉＮゲート材料１５６上に堆積され、第２のＰＭＯＳリプレースメントゲートトランジスタパターン１６２がＣＶＤ−Ｗフィルム１６０上に、ＮＭＯＳリプレースメントゲートトランジスタ１７２の上のＣＶＤ−Ｗフィルム１６０を保護するように、及びＣＶＤ−Ｗフィルム１６０、ＮＭＯＳ  ＴｉＮゲート材料１５６、及びＮＭＯＳ高ｋ誘電体１５４がＰＭＯＳ１７０リプレースメントゲートトランジスタ領域からエッチングされ得るように、形成される。
【００２５】
図１Ｊは、ＰＭＯＳ１７０リプレースメントゲートトランジスタ領域から、ＣＶＤ−Ｗフィルム１６０、薄いＮＭＯＳ  ＴｉＮゲート材料１５６、及びＮＭＯＳ高ｋゲート誘電体１５４がエッチングされた後の集積回路を示す。ＴａＮフィルム１４８は、高ｋ誘電体１５４のためのエッチストップとして働く。ＰＭＯＳ１７０リプレースメントゲートトランジスタ領域からＮＭＯＳトランジスタ１７２の高ｋゲート誘電体１５４が取り除かれた後、ＴａＮエッチストップフィルム１４８は、エッチングにより取り除かれ得る。ＮＭＯＳトランジスタ１７２のＴｉＮ金属ゲート材料１５６とＰＭＯＳトランジスタ１７０のＴｉＮ金属ゲート材料１４６との間でキャパシタが形成することを防ぐために、ＮＭＯＳ１７２のトランジスタ高ｋゲート誘電体１５４が取り除かれる。
【００２６】
図１Ｋに示すように、ＰＭＯＳ１７０及びＮＭＯＳ１７２リプレースメントゲートトランジスタトレンチを完全に充填するために、付加的なＣＶＤ−Ｗ１６６が堆積される。代替としてアルミニウム金属が用いられてもよい。
【００２７】
ＣＶＤ−Ｗオーバーフィル及び金属ゲート材料はその後、図１Ｌに示すＣＭＰを用いてリプレースメントゲートトランジスタトレンチ１７０及び１７２間のＰＭＤ誘電体１３４の表面から取り除かれる。リプレースメントゲートＰＭＯＳ１７０トランジスタは、約４．８５ｅＶを上回る仕事関数を有する厚い酸素処理されたＴｉＮ金属ゲートを有する。リプレースメントゲートＮＭＯＳ１７２トランジスタは、約４．２５ｅＶ未満の仕事関数を有する薄い脱酸素処理されたＮＭＯＳ  ＴｉＮ金属ゲートを有する。
【００２８】
付加的なＰＭＤ誘電体が集積回路上に堆積され得、トランジスタゲートに及びディープソース及びドレイン拡散にそれらを相互接続の第１の層に電気的に接続するためにコンタクトが形成され得る。誘電体の付加的な層及び一層多くのレベルの相互接続が、集積回路を完成するために形成され得る。
【００２９】
本実施例の３パターン高ｋラストリプレースメント金属ゲートプロセスの一つの利点は、ＰＭＯＳ及びＮＭＯＳ高ｋ誘電体が、ＰＭＯＳ及びＮＭＯＳ  ＴｉＮ金属ゲートが堆積される直前に堆積されることである。ＴｉＮ金属ゲート堆積前に層が化学的に剥離されることに起因する高ｋ誘電体の劣化がない。また、ＮＭＯＳのための高ｋ誘電体は、ＰＭＯＳのための高ｋ誘電体とは異なる処理工程を用いて堆積され、そのため、所望とされる場合、ＮＭＯＳ及びＰＭＯＳトランジスタに対して異なる高ｋ誘電体が用いられ得る。
【００３０】
１パターン実施例リプレースメントゲートプロセスに従って形成される、高ｋファースト金属ゲートＣＭＯＳトランジスタを図２Ｊに示す。ＰＭＯＳトランジスタ１７４は、高ｋ誘電体１４４及びＰＭＯＳ  ＴｉＮゲート１４６を有する。ＰＭＯＳ  ＴｉＮ金属ゲート１４６の厚み及び酸素含有量は、約４．８５ｅＶより大きい仕事関数を与えるために適切である。ＮＭＯＳトランジスタ１７６は、高ｋ誘電体１０８及びＮＭＯＳ  ＴｉＮゲート１５６を有する。ＮＭＯＳ  ＴｉＮ金属ゲートの厚み及び酸素含有量は、約４．２５ｅＶ未満の仕事関数を与えるために適切である。タングステン又はアルミニウムなどの金属１６６が、リプレースメントゲートトレンチ内のＮＭＯＳ及びＰＭＯＳ  ＴｉＮゲート上に堆積され、平坦化される。
【００３１】
一実施例の１フォトレジストパターンプロセスを用いる一実施例の１パターン高ｋファーストリプレースメント金属ゲートＣＭＯＳプロセスフローにおける主な工程を図２Ａ〜図２Ｊに図示する。この実施例プロセスは、前に説明した３フォトレジストパターン実施例プロセスよりも実装するのが安価であるという利点を有する。
【００３２】
図２Ａにおいて、部分的に処理された集積回路がｐ型基板１００上に形成される。シャロートレンチアイソレーション（ＳＴＩ）誘電体ジオメトリ１０２が、集積回路上のトランジスタ及び他のデバイスを電気的に隔離する。ＰＭＯＳトランジスタ１７４が形成されるべき領域にｎウェル１０４が形成される。ＮＭＯＳトランジスタ１７６が、集積回路基板１００のｐ型領域に形成される。
【００３３】
高ｋ誘電体フィルム１０８が集積回路基板上に堆積される。高ｋ誘電体は典型的に、約１〜４ｎｍの厚みの、ＨｆＯｘ、ＨｆＳｉＯｘ、又はＨｆＳｉＯＮなどの材料である。例示の一実施例の１パターン高ｋファースト金属リプレースメントゲートプロセスにおいて、高ｋ誘電体は、ＡＬＤを用いて約１．２ｎｍの厚みを有して堆積されたＨｆＯｘである。
【００３４】
図２Ｂを参照すると、高ｋ誘電体フィルム１０８上にポリシリコンゲート材料１１０が堆積される。ポリシリコンゲート材料１１０上にトランジスタゲートパターン１１２が形成される。
【００３５】
図２Ｃにおける断面は、ゲート１２０及び１２２がエッチングされ、ゲートエクステンション拡散１２６及び１３０が形成され、誘電体側壁１２４が形成され、ディープソース及びドレイン拡散１２８及び１３２が形成された後が示されている。ソース及びドレイン上のシリサイド形成やトランジスタチャネルの応力増進などの他の処理工程は、明確にするため省略している。その後、幾つかの誘電体層（応力誘電体、ギャップ充填誘電体、及び他の堆積された誘電体など）を含み得るプレメタル誘電体（ＰＭＤ）１３４が、少なくともトランジスタゲート１２０及び１２２の高さである厚みまで堆積される。
【００３６】
図２Ｄに図示するように、ＰＭＤ誘電体は、トランジスタの上のポリシリコンリプレースメントゲート１２０及び１２２の頂部を露出させるように平坦化される。
【００３７】
図２Ｅに示すように、ポリシリコンリプレースメントゲート１２０及び１２２はその後取り除かれて、リプレースメントゲートトランジスタトレンチ１７４及び１７６の底部において高ｋ誘電体１０８が露出される。
【００３８】
図２Ｆを参照すると、ＰＭＯＳ  ＴｉＮ金属ゲートフィルム１４６が、高ｋゲート誘電体１０８上に堆積される。ＰＭＯＳ  ＴｉＮ金属ゲートフィルム１４６は約８ｎｍより大きい厚みを有して堆積される。例示の集積回路において、ＰＭＯＳ  ＴｉＮ金属ゲートフィルムは約１０ｎｍである。
【００３９】
ＰＭＯＳ  ＴｉＮ金属ゲートはその後、４．８５ｅＶを上回る仕事関数を提供するために、米国特許番号第８，６４３，１１３号に記載されるように酸素内でアニーリングされる。
【００４０】
ＮＭＯＳリプレースメントゲート１７４のフォトレジストパターン１５０が、ＰＭＯＳトランジスタ１７４の上のＰＭＯＳ  ＴｉＮゲート１４６を保護するように、及び、ＮＭＯＳリプレースメントゲートトランジスタエリア１７６からのＰＭＯＳ  ＴｉＮゲート１４６の除去を可能にし得るように形成される。
【００４１】
図２Ｇに示すように、ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６は、ＮＭＯＳ１７６リプレースメントゲートトランジスタエリアから取り除かれる。高ｋゲート誘電体１０８を損傷させないように、ＮＭＯＳトランジスタ１７６領域における高ｋゲート誘電体１０８からＰＭＯＳ  ＴｉＮ金属ゲート材料１４６を取り除くために高度に選択性のエッチングが用いられる。例示の一実施例において、希釈ＳＣ１及びＮＨ４ＯＨ及びＨ２Ｏ２を含むウェットエッチングが、高ｋ誘電体１０８からＴｉＮ１４６を取り除くために用いられる。
【００４２】
図２Ｈにおいて、薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が、ＮＭＯＳ１７６リプレースメントゲートトランジスタトレンチにおける高ｋ誘電体１０８上に堆積される。米国特許番号第８，６４３，１１３号に記載されるように、ＮＭＯＳ  ＴｉＮ金属ゲート材料１５６における酸素含有量は、約４．２５ｅＶ未満の仕事関数を提供するために高ｋゲート誘電体１０８の頂部表面の１ナノメートル内で約１×１０１３原子／ｃｍ３未満である。例示の一実施例において、２ｎｍのＮＭＯＳ  ＴｉＮ金属ゲート材料１５６がＡＬＤを用いて堆積される。
【００４３】
図２Ｉに示すように、ＰＭＯＳ１７４及びＮＭＯＳ１７６リプレースメントゲートトランジスタトレンチを完全に充填するためにＣＶＤ−Ｗ１６６が堆積される。代替としてアルミニウム金属が用いられてもよい。
【００４４】
集積回路の表面はその後、ＮＭＯＳ１７６及びＰＭＯＳ１７４リプレースメントゲート間のＰＭＤ１３４の表面からＣＶＤ−Ｗ１６６オーバーフィル及び金属ゲート材料１４６及び１５６を取り除くために、図２Ｊに示すようにＣＭＰを用いて平坦化される。高ｋファーストリプレースメントゲートＰＭＯＳ１７４トランジスタは、約４．８５ｅＶより大きい仕事関数を有する厚い酸素処理されたＴｉＮ金属ゲート１４６を有する。高ｋファーストリプレースメントゲートＮＭＯＳ１７６トランジスタは、約４．２５ｅＶ未満の仕事関数を有する薄い脱酸素処理されたＮＭＯＳ  ＴｉＮ金属ゲート１５６を有する。
【００４５】
集積回路上に付加的なＰＭＤ誘電体が堆積され得、ディープソース及びドレイン拡散に及びトランジスタゲートに、それらを相互接続の第１の層に電気的に接続するためにコンタクトが形成され得る。誘電体の付加的な層及びより多くのレベルの相互接続が、集積回路を完成させるために形成され得る。
【００４６】
３パターン実施例プロセスに従って形成される、高ｋラスト金属ゲートファーストＣＭＯＳトランジスタを図３Ｈに示す。ＰＭＯＳトランジスタ１８０は、高ｋ誘電体１４４及びＴｉＮゲート１４６を有する。ＰＭＯＳ  ＴｉＮ金属ゲート１４６の厚み及び酸素含有量は、約４．８５ｅＶより大きい仕事関数を与えるために適切である。ＮＭＯＳトランジスタ１８２は、高ｋ誘電体１５４及びＴｉＮゲート１５６を有する。ＴｉＮ  ＮＭＯＳ金属ゲート１５６の厚み及び酸素含有量は、約４．２５ｅＶ未満の仕事関数を与えるために適切である。ドープされたポリシリコンが、ＰＭＯＳ及びＮＭＯＳ  ＴｉＮ金属ゲート１４６及び１５６上に堆積され、その後、パターニング及びエッチングされて、本実施例の高ｋラストゲートファーストＮＭＯＳ及びＰＭＯＳ金属ゲートトランジスタ１８０及び１８２のゲート１２０及び１２２が形成される。
【００４７】
高ｋラスト金属ゲートファーストトランジスタを形成する本実施例の３パターンプロセス主な工程を図３Ａ〜図３Ｈに図示する。
【００４８】
図３Ａにおいて、部分的に処理された集積回路がｐ型基板１００上に形成される。シャロートレンチアイソレーション（ＳＴＩ）誘電体ジオメトリ１０２が、集積回路上のトランジスタ及び他のデバイスを電気的に隔離する。約１０ｎｍ〜４０ｎｍの範囲の犠牲二酸化シリコンフィルム１０６が、集積回路基板１００上に成長される。通常の方式でｐ型基板１００をカウンタードーピングすることによってＰＭＯＳトランジスタ１８０が形成されるべき領域にｎウェル１０４が形成される。ＮＭＯＳトランジスタ１８２が、ｐ型基板１００に形成され得る。
【００４９】
図３Ｂに示すように、第１のＰＭＯＳトランジスタフォトレジストパターン１４０が、犠牲二酸化シリコン層１０６上に、ＮＭＯＳトランジスタエリア１８２において、それを保護するために及びそれがＰＭＯＳトランジスタエリア１８０から取り除かれ得るように形成される。
【００５０】
図３Ｃを参照すると、犠牲二酸化シリコン誘電体１０６がＰＭＯＳ１８０トランジスタエリアから取り除かれ、第１のＰＭＯＳトランジスタフォトレジストパターン１４０が取り除かれる。ＰＭＯＳ高ｋゲート誘電体１４４がその後堆積され、ＰＭＯＳ高ｋゲート誘電体１４４上にＰＭＯＳ  ＴｉＮ金属ゲートフィルム１４６が堆積される。例示の集積回路において、高ｋゲート誘電体１４４フィルムは、原子層堆積（ＡＬＤ）を用いて約１．２ｎｍの厚みを有して堆積されるＨｆＯ２である。ＴｉＮ金属ゲートフィルム１４６は、約８ｎｍより大きい厚みを有して堆積される。高ｋ誘電体エッチングのためのエッチストップとして用いられるＴａＮフィルム１４８が、ＴｉＮ１４６上に約２ｎｍ又はそれ以上の厚みまで堆積される。例示の集積回路において、ＰＭＯＳ  ＴｉＮフィルムは１０ｎｍであり、ＴａＮフィルムは２ｎｍである。
【００５１】
ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６はその後、４．８５ｅＶを上回る仕事関数を提供するために、米国特許番号第８，６４３，１１３号に記載されるように酸素内でアニーリングされる。
【００５２】
ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６が、ＮＭＯＳ金属ゲートトランジスタ１８２エリアから取り除かれ得るように、及びＰＭＯＳ金属ゲートトランジスタエリア１８０からＰＭＯＳ金属ゲートトランジスタエリア１８０から取り除かれることからそれを保護するように、ＮＭＯＳトランジスタフォトレジストパターン１５０がＰＭＯＳ  ＴｉＮ金属ゲート１４６上に形成される。
【００５３】
図３Ｄは、ＴａＮエッチストップ材料１４８がエッチングされ、ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６がエッチングされる、ＰＭＯＳ高ｋゲート誘電体１４４がエッチングされ、犠牲二酸化シリコンフィルム１０６がＮＭＯＳ金属ゲートトランジスタ１８２エリアからエッチングされた後の集積回路を示す。
【００５４】
ＮＭＯＳ高ｋ誘電体１５４がその後、図３Ｅに示すように集積回路上に堆積される。ＮＭＯＳ高ｋ誘電体１５４上に薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が堆積される。例示の一実施例において、ＮＭＯＳ高ｋ誘電体１５４は、約１．２ｎｍの厚みのＨｆＯ２であり、原子層堆積（ＡＬＤ）を用いて堆積される。薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６もＡＬＤを用いて約２ｎｍの厚みまで堆積される。米国特許番号第８，６４３，１１３号に記載されるように、薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６は、約４．２５ｅＶ未満の仕事関数を提供するために高ｋゲート誘電体１５４の頂部表面の１ナノメートル内で約１×１０１３原子／ｃｍ３未満の酸素含有量で堆積される。
【００５５】
薄いＮＭＯＳ  ＴｉＮ金属ゲート１５６材料及びＮＭＯＳ高ｋゲート誘電体材料１５４が、ＰＭＯＳトランジスタ１８０領域におけるＰＭＯＳ  ＴｉＮ金属ゲート１４６からエッチングされ得るように、第２のＰＭＯＳトランジスタフォトレジストパターン１６２が、薄いＮＭＯＳ  ＴｉＮ金属ゲート１５６上に形成される。フォトレジスト１６２は、ＮＭＯＳトランジスタ１８２領域から取り除かれることからＮＭＯＳ  ＴｉＮ金属ゲート１５６を保護する。
【００５６】
図３Ｆは、ＰＭＯＳトランジスタエリア１８０から薄いＴｉＮゲートフィルム１５６及びＮＭＯＳトランジスタ１８２の高ｋゲート誘電体１５４がエッチングされた後の集積回路を示す。ＴａＮフィルム１４８は、高ｋ誘電体１５４エッチングのためのエッチストップとして働く。ＮＭＯＳトランジスタ１８２の高ｋゲート誘電体１５４が取り除かれた後、ＴａＮエッチストップフィルム１４８がエッチングにより取り除かれ得る。ＮＭＯＳトランジスタ１８２の高ｋゲート誘電体１５４は、ＮＭＯＳトランジスタ１８２のＴｉＮ金属ゲートフィルム１５６とＰＭＯＳトランジスタ１８０のＴｉＮ金属ゲートフィルム１４６との間のキャパシタ形成を防ぐために取り除かれる。
【００５７】
図３Ｇに示すように、ＰＭＯＳ１８０及びＮＭＯＳ１８２ＴｉＮ金属ゲート上にポリシリコンゲート材料１１０が堆積される。ポリシリコンゲート材料１１０上にトランジスタゲートフォトレジストパターン１１２が形成される。
【００５８】
図３Ｈにおける断面は、ゲート１２０及び１２２がエッチングされた後が示されている。ポリシリコン１１０及び厚いＰＭＯＳ  ＴｉＮゲート材料１４６はエッチングされて、ＰＭＯＳトランジスタ１８０のゲート１２０が形成される。ポリシリコン１１０及び薄いＮＭＯＳ  ＴｉＮゲート材料１５６はエッチングされて、ＮＭＯＳトランジスタ１８２のゲート１２２が形成される。
【００５９】
ゲートエッチングの後、ゲートエクステンション拡散１２６及び１３０が形成され、誘電体側壁１２４が形成され、ディープソース及びドレイン拡散１２８及び１３２が形成される。ソース及びドレイン及びゲートシリサイド化及びトランジスタチャネル応力増進などの他の処理工程は、明確にするため省略している。幾つかの誘電体層（応力誘電体、ギャップ充填誘電体、及び他の堆積された誘電体など）を含み得るプレメタル誘電体（ＰＭＤ）１３４がその後、ＮＭＯＳ１８２及びＰＭＯＳ１８０トランジスタの上に堆積される。
【００６０】
ＰＭＤ誘電体１３４はＣＭＰを用いて平坦化され得、ディープソース及びドレイン拡散１２８及び１３２に及びトランジスタゲート１２０及び１２２に、それらを相互接続の第１の層に電気的に接続するためにコンタクトが形成され得る。集積回路を完成するために、誘電体の付加的な層及び相互接続の付加的なレベルが形成され得る。
【００６１】
本実施例の３パターン高ｋラスト金属ゲートファーストプロセスの一つの利点は、ＰＭＯＳ及びＮＭＯＳ  ＴｉＮ金属ゲートが堆積される直前にＰＭＯＳ及びＮＭＯＳ高ｋ誘電体が堆積されることである。ＴｉＮ金属ゲート堆積前に層が表面から化学的に剥離されることに起因する高ｋ誘電体の劣化がない。また、ＮＭＯＳのための高ｋ誘電体が、ＰＭＯＳのための高ｋ誘電体とは異なる処理工程を用いて堆積され、そのため、所望とされる場合、ＮＭＯＳ及びＰＭＯＳトランジスタに対して異なる高ｋ誘電体が用いられ得る。
【００６２】
１パターン実施例プロセスに従って形成された高ｋファーストゲートファーストＣＭＯＳトランジスタを図４Ｆに示す。ＰＭＯＳトランジスタ１８４は、高ｋ誘電体１０８及びＰＭＯＳ  ＴｉＮ金属ゲート１４６を有する。ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６の厚み及び酸素含有量は、約４．８５ｅＶより大きい仕事関数を与えるために適切である。ＮＭＯＳトランジスタ１８６は、高ｋ誘電体１０８及びＮＭＯＳ  ＴｉＮ金属ゲート１５６を有する。ＴｉＮ  ＮＭＯＳ金属ゲート材料１５６の厚み及び酸素含有量は、約４．２５ｅＶ未満の仕事関数を与えるために適切である。ドープされたポリシリコンが、ＴｉＮ金属ゲート上に堆積され、その後、パターニング及びエッチングされて、本実施例の高ｋファースト金属ゲートファーストＰＭＯＳ及びＮＭＯＳトランジスタ１８４及び１８６のゲート１２０及び１２２が形成される。
【００６３】
一実施例の１パターン高ｋファースト金属ゲートファーストプロセスのための主な工程が図４Ａ〜図４Ｈに図示される。この実施例の高ｋファースト金属ゲートファースト１パターンプロセスは、本実施例の高ｋラスト金属ゲートファースト３パターンプロセスよりコスト効率がよい。
【００６４】
図４Ａにおいて、部分的に処理された集積回路がｐ型基板１００上に形成される。シャロートレンチアイソレーション（ＳＴＩ）誘電体ジオメトリ１０２が、集積回路上のトランジスタ及び他のデバイスを電気的に隔離する。通常の方式でｐ型基板１００をカウンタードーピングすることによってＰＭＯＳトランジスタ１８４が形成される領域に、ｎウェル１０４が形成される。ＮＭＯＳトランジスタ１８６がｐ型基板１００に形成され得る。
【００６５】
典型的に約１ｎｍ〜４ｎｍの範囲の厚みを有する高ｋ誘電体フィルム１０８が、集積回路基板１００上に堆積される。例示の一実施例の高ｋファースト金属ゲートファーストプロセスにおいて、高ｋ誘電体は、ＡＬＤを用いて約１．２ｎｍの厚みを備えて堆積されるＨｆＯ２誘電体フィルムである。
【００６６】
図４Ｂを参照すると、厚いＰＭＯＳ  ＴｉＮ金属ゲート材料１４６が、高ｋ誘電体フィルム１０８上に堆積される。ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６は、約８ｎｍより大きい厚みを有して堆積される。例示の集積回路において、ＰＭＯＳ  ＴｉＮ金属ゲート材料は、ＡＬＤを用いて約１０ｎｍの厚みまで堆積される。
【００６７】
ＰＭＯＳ  ＴｉＮ金属ゲートはその後、４．８５ｅＶを上回る仕事関数を提供するために、米国特許番号第８，６４３，１１３号に記載されるように酸素内でアニーリングされる。
【００６８】
ＮＭＯＳトランジスタ１８６のフォトレジストパターン１５０が、ＰＭＯＳトランジスタエリア１８４の上のＰＭＯＳ  ＴｉＮ金属ゲート材料１４６を保護するように、及びに、それがＮＭＯＳエリア１８６から取り除かれ得るように形成される。
【００６９】
図４Ｃに示すように、ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６は、ＮＭＯＳ１８４トランジスタエリアから取り除かれる。高ｋゲート誘電体１０８を損傷させないように、ＮＭＯＳトランジスタ１８６領域における高ｋゲート誘電体１０８からＰＭＯＳ  ＴｉＮ金属ゲート材料１４６を取り除くために、高度に選択性のエッチングが用いられる。例示の一実施例において、希釈されたＳＣ１、ＮＨ４ＯＨ、及びＨ２Ｏ２を含むウェットエッチャントが、ＰＭＯＳ  ＴｉＮ金属ゲート材料１４６をエッチングするために用いられる。
【００７０】
薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が、ＮＭＯＳ１８６トランジスタエリアにおける高ｋ誘電体１０８上に堆積される。薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６は、約１ｎｍ〜３ｎｍの範囲の厚みを有して堆積され得る。例示の一実施例において、約２ｎｍのＮＭＯＳ  ＴｉＮ金属ゲート材料１５６が、ＡＬＤを用いて堆積される。米国特許番号第８，６４３，１１３号に記載されるように、薄いＮＭＯＳ  ＴｉＮ金属ゲート材料１５６は、約４．２５ｅＶ未満の仕事関数を提供するために高ｋゲート誘電体１０８の頂部表面の１ナノメートル内で約１×１０１３原子／ｃｍ３未満の酸素含有量を備えて堆積される。
【００７１】
図４Ｅに示すように、ＰＭＯＳ１８４及びＮＭＯＳ１８６ＴｉＮ金属ゲート材料１４６及び１５６上に、ポリシリコンゲート材料１１０が堆積される。ポリシリコンゲート材料１１０上に、トランジスタゲートフォトレジストパターン１１２が形成される。
【００７２】
図４Ｆにおける断面は、ゲート１２０及び１２２がエッチングされた後の集積回路を示す。ポリシリコン１１０及びＮＭＯＳ  ＴｉＮ金属ゲート材料１５６及びＰＭＯＳ  ＴｉＮ金属ゲート材料１４６がエッチングされて、ＰＭＯＳ高ｋ金属ゲートトランジスタ１８４のゲート１２０が形成される。ポリシリコン１１０及びＮＭＯＳ  ＴｉＮ金属ゲート材料１５６がエッチングされて、ＮＭＯＳ高ｋ金属ゲートトランジスタ１８６のゲート１２２が形成される。
【００７３】
ゲートエッチング後、ゲートエクステンション拡散１２６及び１３０が形成され、誘電体側壁１２４が形成され、ディープソース及びドレイン拡散１２８及び１３２が形成される。ソース及びドレイン及びゲートシリサイド化及びトランジスタチャネルの応力増進などの他の処理工程は、明確にするため省略している。幾つかの誘電体層（応力誘電体、ギャップ充填誘電体、及び他の堆積された誘電体など）を含み得るプレメタル誘電体（ＰＭＤ）１３４がその後、高ｋファースト金属ゲートファーストトランジスタ１８４及び１８６の上に堆積される。
【００７４】
ＰＭＤ誘電体１３４はＣＭＰを用いて平坦化され得、ディープソース及びドレイン拡散１２８及び１３２に及びトランジスタゲート１２０及び１２２にそれらを相互接続の第１の層に電気的に接続するためにコンタクトが形成され得る。集積回路を完成させるために、誘電体の付加的な層及び一層多くのレベルの相互接続が形成され得る。
【００７５】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１Ａ】
0006709732.tif 000002
【図１Ｂ】
0006709732.tif 000003
【図１Ｃ】
0006709732.tif 000004
【図１Ｄ】
0006709732.tif 000005
【図１Ｅ】
0006709732.tif 000006
【図１Ｆ】
0006709732.tif 000007
【図１Ｇ】
0006709732.tif 000008
【図１Ｈ】
0006709732.tif 000009
【図１Ｉ】
0006709732.tif 000010
【図１Ｊ】
0006709732.tif 000011
【図１Ｋ】
0006709732.tif 000012
【図１Ｌ】
0006709732.tif 000013
【図２Ａ】
0006709732.tif 000014
【図２Ｂ】
0006709732.tif 000015
【図２Ｃ】
0006709732.tif 000016
【図２Ｄ】
0006709732.tif 000017
【図２Ｅ】
0006709732.tif 000018
【図２Ｆ】
0006709732.tif 000019
【図２Ｇ】
0006709732.tif 000020
【図２Ｈ】
0006709732.tif 000021
【図２Ｉ】
0006709732.tif 000022
【図２Ｊ】
0006709732.tif 000023
【図３Ａ】
0006709732.tif 000024
【図３Ｂ】
0006709732.tif 000025
【図３Ｃ】
0006709732.tif 000026
【図３Ｄ】
0006709732.tif 000027
【図３Ｅ】
0006709732.tif 000028
【図３Ｆ】
0006709732.tif 000029
【図３Ｇ】
0006709732.tif 000030
【図３Ｈ】
0006709732.tif 000031
【図４Ａ】
0006709732.tif 000032
【図４Ｂ】
0006709732.tif 000033
【図４Ｃ】
0006709732.tif 000034
【図４Ｄ】
0006709732.tif 000035
【図４Ｅ】
0006709732.tif 000036
【図４Ｆ】
0006709732.tif 000037