(57)【特許請求の範囲】
【請求項１】
ベース電極が外部端子に接続されたＮＰＮ型バイポーラトランジスタを含む増幅回路と、
アノードが前記バイポーラトランジスタのエミッタ電極に接続され、カソードが前記エミッタ電極よりも高電位の第１固定電位に接続され、前記第１固定電位と前記エミッタ電極との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記バイポーラトランジスタのベース電極よりも低電位の第２固定電位に接続され、カソードが前記ベース電極に接続され、前記ベース電極と前記第２固定電位との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記バイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ電極と前記第１固定電位との間に接続された第１負荷と、
前記バイポーラトランジスタのエミッタ電極と前記第２固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項２】
ベース電極が外部端子に接続されたＰＮＰ型バイポーラトランジスタを含む増幅回路と、
アノードが前記バイポーラトランジスタのエミッタ電極よりも低電位の第１固定電位に接続され、カソードが前記エミッタ電極に接続され、前記エミッタ電極と前記第１固定電位との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記バイポーラトランジスタのベース電極に接続され、カソードが前記ベース電極よりも高電位の第２固定電位に接続され、前記第２固定電位と前記ベース電極との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記バイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ電極と前記第１固定電位との間に接続された第１負荷と、
前記バイポーラトランジスタのエミッタ電極と前記第２固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項３】
請求項１記載のＥＳＤ保護回路において、
アノードが前記バイポーラトランジスタのベース電極に接続され、カソードが前記第１固定電位に接続され、前記第１固定電位と前記ベース電極との間に逆バイアスになるように接続された第３ダイオードを更に有する
ことを特徴とするＥＳＤ保護回路。
【請求項４】
ベース電極が外部端子に接続されたＮＰＮ型バイポーラトランジスタを含む増幅回路と、
アノードが前記バイポーラトランジスタのコレクタ電極に接続され、カソードが前記コレクタ電極よりも高電位の第１固定電位に接続され、前記第１固定電位と前記コレクタ電極との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記バイポーラトランジスタのベース電極よりも低電位の第２固定電位に接続され、カソードが前記ベース電極に接続され、前記ベース電極と前記第２固定電位との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記バイポーラトランジスタと、
前記バイポーラトランジスタのコレクタ電極と前記第１固定電位との間に接続された負荷と、
前記バイポーラトランジスタのエミッタ電極と前記第２固定電位との間に接続された電流源とを含み、前記外部端子から入力された信号を増幅して前記バイポーラトランジスタのエミッタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項５】
ベース電極に第１バイアス電圧が供給され、エミッタ電極が外部端子に接続されたＮＰＮ型第１バイポーラトランジスタと、ベース電極に第２バイアス電圧が供給され、コレクタ電極が前記第１バイポーラトランジスタのエミッタ電極に接続され、前記第２バイアス電圧が供給されたベース電極よりも低電位の第１固定電位にエミッタ電極が接続されたＮＰＮ型第２バイポーラトランジスタとを含む増幅回路と、
アノードが前記第１固定電位に接続され、カソードが前記第１バイポーラトランジスタのベース電極に接続され、前記第１バイポーラトランジスタのベース電極と前記第１固定電位との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記第１バイポーラトランジスタのエミッタ電極に接続され、カソードが前記第１バイポーラトランジスタのエミッタ電極よりも高電位の第２固定電位に接続され、前記第２固定電位と前記第１バイポーラトランジスタのエミッタ電極との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記第１バイポーラトランジスタと、
前記第２バイポーラトランジスタと、
前記第１バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に接続された負荷とを含み、前記外部端子から入力された信号を増幅して前記第１バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項６】
ベース電極に第１バイアス電圧が供給され、エミッタ電極が外部端子に接続されたＮＰＮ型第１バイポーラトランジスタと、ベース電極に第２バイアス電圧が供給され、コレクタ電極が前記第１バイポーラトランジスタのエミッタ電極に接続され、前記第２バイアス電圧が供給されたベース電極よりも低電位の第１固定電位にエミッタ電極が接続されたＮＰＮ型第２バイポーラトランジスタとを含む増幅回路と、
アノードが前記第１固定電位に接続され、カソードが前記第２バイポーラトランジスタのベース電極に接続され、前記第２バイポーラトランジスタのベース電極と前記第１固定電位との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記第１バイポーラトランジスタのエミッタ電極に接続され、カソードが前記第１バイポーラトランジスタのエミッタ電極よりも高電位の第２固定電位に接続され、前記第２固定電位と前記第１バイポーラトランジスタのエミッタ電極との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記第１バイポーラトランジスタと、
前記第２バイポーラトランジスタと、
前記第１バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に接続された負荷とを含み、前記外部端子から入力された信号を増幅して前記第１バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項７】
ベース電極が外部端子に接続されたＮＰＮ型第１バイポーラトランジスタと、ベース電極にバイアス電圧が供給され、コレクタ電極が前記第１バイポーラトランジスタのベース電極に接続され、前記バイアス電圧が供給されたベース電極よりも低電位の第１固定電位にエミッタ電極が接続されたＮＰＮ型第２バイポーラトランジスタとを含む増幅回路と、
アノードが前記第１固定電位に接続され、カソードが前記第２バイポーラトランジスタのベース電極に接続され、前記第２バイポーラトランジスタのベース電極と前記第１固定電位との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記第１バイポーラトランジスタのエミッタ電極に接続され、カソードが前記第１バイポーラトランジスタのエミッタ電極よりも高電位の第２固定電位に接続され、前記第２固定電位と前記第１バイポーラトランジスタのエミッタ電極との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記第１バイポーラトランジスタと、
前記第２バイポーラトランジスタと、
前記第１バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に接続された第１負荷と、
前記第１バイポーラトランジスタのエミッタ電極と前記第１固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記第１バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項８】
ベース電極が外部端子に接続されたＮＰＮ型第１バイポーラトランジスタと、ベース電極にバイアス電圧が供給され、エミッタ電極が前記第１バイポーラトランジスタのコレクタ電極に接続されたＮＰＮ型第２バイポーラトランジスタとを含む増幅回路と、
アノードが前記第２バイポーラトランジスタのベース電極よりも低電位の第１固定電位に接続され、カソードが前記第２バイポーラトランジスタのベース電極に接続され、前記第２バイポーラトランジスタのベース電極と前記第１固定電位との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記第２バイポーラトランジスタのコレクタ電極に接続され、カソードが前記第２バイポーラトランジスタのコレクタ電極よりも高電位の第２固定電位に接続され、前記第２固定電位と前記第２バイポーラトランジスタのコレクタ電極との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記第１バイポーラトランジスタと、
前記第２バイポーラトランジスタと、
前記第２バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に接続された第１負荷と、
前記第１バイポーラトランジスタのエミッタ電極と前記第１固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記第２バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【請求項９】
ベース電極が外部端子に接続されたＰＮＰ型第１バイポーラトランジスタと、ベース電極にバイアス電圧が供給され、エミッタ電極が前記第１バイポーラトランジスタのコレクタ電極に接続されたＰＮＰ型第２バイポーラトランジスタとを含む増幅回路と、
アノードが前記第２バイポーラトランジスタのベース電極に接続され、カソードが前記第２バイポーラトランジスタのベース電極よりも高電位の第１固定電位に接続され、前記第１固定電位と前記第２バイポーラトランジスタのベース電極との間に逆バイアスになるように接続された第１ダイオードと、
アノードが前記第２バイポーラトランジスタのコレクタ電極よりも低電位の第２固定電位に接続され、カソードが前記第２バイポーラトランジスタのコレクタ電極に接続され、前記第２バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に逆バイアスになるように接続された第２ダイオードとを有し、
前記増幅回路は、
前記第１バイポーラトランジスタと、
前記第２バイポーラトランジスタと、
前記第２バイポーラトランジスタのコレクタ電極と前記第２固定電位との間に接続された第１負荷と、
前記第１バイポーラトランジスタのエミッタ電極と前記第１固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記第２バイポーラトランジスタのコレクタ電極から取り出す回路である
ことを特徴とするＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による集積回路の誤動作や回路素子の破壊を防止するためのＥＳＤ保護回路に関し、例えば高帯域特性が要求される集積回路に適用されるＥＳＤ保護回路に関する。
【背景技術】
【０００２】
一般に、半導体基板上に形成された集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を構成するトランジスタやキャパシタ等の回路素子は、数Ｖから数十Ｖ程度の耐圧を有している。一方、ＥＳＤによって瞬間的に印加される電圧は、数百Ｖ以上になることもある。したがって、集積回路の誤動作や回路素子の絶縁破壊を防止するためには、一般にＥＳＤ保護回路が必要となる。
【０００３】
従来のＥＳＤ保護回路としては、例えば非特許文献１に開示がある。
図１５は、従来のＥＳＤ保護回路の構成を示す図である。
図１５に示されるＥＳＤ保護回路９１は、例えば、内部回路としてのトランジスタＱ１および抵抗Ｒ１，Ｒ２から成るエミッタ接地型の増幅回路９２を保護するための回路である。
【０００４】
例えば、図１５において、ＥＳＤによって入力端子ＰＩＮに正（＋）の大電圧が印加印可された場合には、ＥＳＤ保護回路９１は、ダイオードＤａを介して電源端子ＶＣＣに電流を流すことによって増幅回路９２を保護する。一方、ＥＳＤによって入力端子ＰＩＮに負（−）の大電圧が印加印可された場合には、ＥＳＤ保護回路９１は、ダイオードＤｂを介して電源端子ＶＥＥに電流を流すことによって増幅回路９２を保護する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７４４４０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｂｅｈｚａｄ  Ｒａｚａｖｉ  著  ，黒田  忠弘  監訳，  「アナログＣＭＯＳ集積回路の設計  応用編」，  第９刷，  ｐｐ．８０６−８０７．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、１０Ｇｂｉｔ／ｓを超えるような光通信システムや無線通信システム等に用いられる受信増幅器等に代表される高速信号を処理する増幅回路は、広帯域特性が要求される。
【０００８】
しかしながら、図１５に示すように、増幅回路９２の入力端子ＰＩＮにダイオードＤａ，Ｄｂから成るＥＳＤ保護回路９１を接続した場合、２つのダイオードＤａ，Ｄｂが持つ容量負荷によって増幅回路９２の帯域が律速されてしまう。
【０００９】
したがって、上述したような高速信号を処理する増幅回路に従来のＥＳＤ保護回路を接続すると、増幅回路の信号通過帯域が低下し、増幅器の広帯域化が困難になるという課題があった。
【００１０】
本発明は、上記の問題に鑑みてなされたものであり、本発明の目的は、容量負荷の小さいＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るＥＳＤ保護回路は、ベース電極が外部端子に接続されたＮＰＮ型バイポーラトランジスタを含む増幅回路と、アノードが前記バイポーラトランジスタのエミッタ電極に接続され、カソードが前記エミッタ電極よりも高電位の第１固定電位に接続され、前記第１固定電位と前記エミッタ電極との間に逆バイアスになるように接続された第１ダイオードと、アノードが前記バイポーラトランジスタのベース電極よりも低電位の第２固定電位に接続され、カソードが前記ベース電極に接続され、前記ベース電極と前記第２固定電位との間に逆バイアスになるように接続された第２ダイオードとを有し、前記増幅回路は、前記バイポーラトランジスタと、前記バイポーラトランジスタのコレクタ電極と前記第１固定電位との間に接続された第１負荷と、前記バイポーラトランジスタのエミッタ電極と前記第２固定電位との間に接続された第２負荷とを含み、前記外部端子から入力された信号を増幅して前記バイポーラトランジスタのコレクタ電極から取り出す回路であることを特徴とする。
【００１２】
なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって表している。
【発明の効果】
【００１３】
本発明によれば、一方のＥＳＤ保護用のダイオードとしての第１ダイオードが増幅回路の外部端子に直接接続されず、上記増幅回路を構成するバイポーラトランジスタのＰＮ接合を介して外部端子に接続されるので、容量負荷の小さいＥＳＤ保護回路を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態１に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図２】図２は、実施の形態１に係るＥＳＤ保護回路の動作を説明するための図である。
【図３】図３は、実施の形態１に係るＥＳＤ保護回路を接続したエミッタ接地型の増幅回路の利得の周波数特性を示す図である。
【図４】図４は、実施の形態１に係るＥＳＤ保護回路を備えた集積回路の別の構成を示す図である。
【図５】図５は、実施の形態２に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図６】図６は、実施の形態２に係るＥＳＤ保護回路の動作を説明するための図である。
【図７】図７は、実施の形態３に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図８】図８は、実施の形態４に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図９】図９は、実施の形態５に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図１０】図１０は、実施の形態６に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図１１】図１１は、実施の形態６に係るＥＳＤ保護回路の動作を説明するための図である。
【図１２】図１２は、実施の形態７に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
【図１３】図１３は、実施の形態７に係るＥＳＤ保護回路の動作を説明するための図である。
【図１４】図１４は、実施の形態７に係るＥＳＤ保護回路を備えた集積回路の別の構成を示す図である。
【図１５】図１５は、従来のＥＳＤ保護回路の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図を参照して説明する。
【００１６】
≪実施の形態１≫
図１は、実施の形態１に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
図１に示される集積回路１０１は、例えば、光通信システムや無線通信システム等の受信装置に搭載される受信増幅器の一部を構成する回路である。
【００１７】
ここで、受信増幅器とは、例えば、光通信システムの受信装置おいて、伝送路（光ファイバ）から送られた光信号をフォトダイオード（ＰＤ）によって光−電流変換した電流信号を、後段の回路（例えば、アナログ・デジタル変換器およびデジタルシグナルプロセッサ等）が動作可能な電圧振幅まで線形増幅するものである。
【００１８】
集積回路１０１は、例えば、公知のＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）製造プロセスによって一つの半導体基板上に形成されている。具体的に、集積回路１０１は、複数の外部端子と、内部回路としての増幅回路２１と、ＥＳＤ保護回路１１とを有している。図１には、集積回路１０１が有する外部端子の一例として、代表的に、電源端子ＶＣＣ，ＶＥＥ、および入力端子ＰＩＮが図示されている。
【００１９】
電源端子ＶＣＣ、ＶＥＥは、内部回路（増幅回路２１）を駆動するための電源を外部から供給するための端子である。
【００２０】
電源端子ＶＣＣには、第１固定電位としての電圧ＶＣＣが供給され、電源端子ＶＥＥには、第２固定電位としての電圧ＶＥＥが供給される。ここで、ＶＣＣ＞ＶＥＥである。
以下、集積回路１０１内部において、電源端子ＶＣＣが接続される信号ラインを電源ラインＶＣＣと称し、電源端子ＶＥＥが接続される信号ラインを電源ラインＶＥＥと称する。
【００２１】
入力端子ＰＩＮは、増幅対象の信号が供給される端子である。
【００２２】
増幅回路２１は、例えば、上記受信増幅器における初段の増幅回路を構成している。
具体的に、増幅回路２１は、エミッタ接地型の増幅回路であり、増幅用トランジスタとしてのＮＰＮ型のバイポーラトランジスタ（以下、単に「トランジスタ」と称する。）Ｑ１と、トランジスタＱ１の負荷として抵抗Ｒ１、Ｒ２とを含む。
【００２３】
トランジスタＱ１のベース電極は、入力端子ＰＩＮに接続される。抵抗Ｒ１は、トランジスタＱ１のコレクタ電極と電源ラインＶＣＣとの間に接続される。抵抗Ｒ２は、トランジスタＱ１のエミッタ電極と電源ラインＶＥＥとの間に接続される。
【００２４】
増幅回路２１によれば、入力端子ＰＩＮに入力された信号が増幅され、トランジスタＱ１のコレクタ電極から出力される。
【００２５】
ＥＳＤ保護回路１１は、ＥＳＤによる増幅回路２１の誤動作と、ＥＳＤによる回路素子の破壊を防止するための回路である。ＥＳＤ保護回路１１は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２１を構成するトランジスタＱ１とから構成されている。
【００２６】
ダイオードＤ１は、トランジスタＱ１のエミッタ電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ１のアノードがトランジスタＱ１のエミッタ電極に接続され、ダイオードＤ１のカソードが電源ラインＶＣＣに接続されている。
【００２７】
すなわち、ダイオードＤ１のＰＮ接合の向きはトランジスタＱ１内部のＰＮ接合の向きと同一にされる。具体的には、トランジスタＱ１内部のＰＮ接合とダイオードＤ１のＰＮ接合とが、入力端子ＰＩＮから電源ラインＶＣＣに至る電流経路に対して互いに順方向となるように直列に接続される。より具体的には、入力端子ＰＩＮから、トランジスタＱ１のベース電極（Ｐ電極）、トランジスタＱ１のエミッタ電極（Ｎ電極）、ダイオードＤ１のアノード（Ｐ電極）、ダイオードＤ１のカソード（Ｎ電極）の順に電源ラインＶＣＣに至る電流経路が形成されるように、トランジスタＱ１のエミッタ電極と電源ラインＶＣＣとの間にダイオードＤ１が配置される。
【００２８】
ダイオードＤ２は、トランジスタＱ１のベース電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ２のアノードが電源ラインＶＥＥに接続され、ダイオードＤ２のカソードがトランジスタＱ１のベース電極に接続されている。
【００２９】
図２は、実施の形態１に係るＥＳＤ保護回路１１の動作を説明するための図である。
例えば、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、参照符号２０１に示されるように、電源端子ＶＥＥから、ダイオードＤ２を経由して入力端子ＰＩＮに電流が流れ込むことにより、内部回路（増幅回路２１）が保護される。
【００３０】
一方、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、参照符号２０２に示されるように、入力端子ＰＩＮから、トランジスタＱ１のベース−エミッタ間のＰＮ接合およびダイオードＤ１を経由して電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路２１）が保護される。
【００３１】
図３は、実施の形態１に係るＥＳＤ保護回路１１を接続したエミッタ接地型の増幅回路２１の利得の周波数特性を示す図である。
【００３２】
同図において、縦軸は利得（Ｇａｉｎ）を表し、横軸は周波数（ｆｒｅｑｕｅｎｃｙ）を表している。また、図１において、参照符号３０１は、実施の形態１に係るＥＳＤ保護回路１１を接続した増幅回路２１の利得の周波数特性のシミュレーション結果であり、参照符号３０２は、図１５に示した従来のＥＳＤ保護回路９１を接続した増幅回路９２の利得の周波数特性のシミュレーション結果である。
【００３３】
図３から理解されるように、実施の形態１に係るＥＳＤ保護回路１１を接続した増幅回路２１は、従来のＥＳＤ保護回路９１を接続した増幅回路９２に比べて、広帯域となっている。この理由は以下である。
【００３４】
実施の形態１に係るＥＳＤ保護回路１１は、入力端子ＰＩＮから電源端子ＶＣＣ側に電荷を逃がすためのＥＳＤ保護用のダイオードＤ１を、入力端子ＰＩＮに直接接続するのではなく、増幅回路２１を構成するトランジスタＱ１のベース−エミッタ間のＰＮ接合を介して入力端子ＰＩＮに接続した構成であるので、従来のＥＳＤ保護回路９１に比べて、入力端子ＰＩＮに付加される容量負荷が小さくなる。その結果、増幅回路２１は、従来の増幅回路９２に比べて広帯域となる。
【００３５】
なお、ダイオードＤ１がトランジスタＱ１のエミッタ電極に接続されるため、トランジスタＱ１のエミッタ電極に付加される容量負荷は大きくなるが、増幅回路２１は、入力端子ＰＩＮからトランジスタＱ１のベース電極に供給された信号を増幅してトランジスタＱ１のコレクタ電極から取り出す回路であるため、トランジスタＱ１のエミッタ電極の容量負荷が増加しても、増幅回路２１の帯域に悪影響を及ぼすことはない。
【００３６】
以上、本発明に係るＥＳＤ保護回路によれば、一つのＥＳＤ保護用のダイオードを、増幅回路の外部端子に直接接続するのではなく、上記増幅回路を構成するバイポーラトランジスタの上記外部端子が接続された電極との間でＰＮ接合を形成する上記バイポーラトランジスタの他の一つの電極に接続することにより、従来構成のＥＳＤ保護回路に比べて、ＥＳＤ保護回路を接続することによる増幅回路の外部端子の容量負荷を減らすことができる。
【００３７】
具体的には、図１に示すＥＳＤ保護回路１１のように、ＥＳＤ保護用のダイオードＤ１を、ＥＳＤの保護対象である増幅回路２１を構成するトランジスタＱ１のベース−エミッタ間のＰＮ接合を介して入力端子ＰＩＮに接続することにより、従来よりも増幅回路２１の入力段の容量負荷を減らすことができる。これにより、増幅回路２１の広帯域化が可能となる。
【００３８】
以上の実施の形態では、ＥＳＤ保護回路１１を、ＮＰＮ型のバイポーラトランジスタから成るエミッタ接地型の増幅回路に適用する場合を例示したが、これに限られず、ＰＮＰ型のバイポーラトランジスタから成るエミッタ接地型の増幅回路に対しても同様に適用することができる。以下、図を用いて詳細に説明する。
【００３９】
図４は、実施の形態１に係るＥＳＤ保護回路を備えた集積回路の別の構成を示す図である。
同図に示される集積回路１０１Ａは、ＮＰＮ型のバイポーラトランジスタＱ１を用いたエミッタ接地型の増幅回路２１の代わりにＰＮＰ型のバイポーラトランジスタＱ１Ａを用いたエミッタ接地型の増幅回路２１Ａを有し、ＥＳＤ保護回路１１の代わりにＥＳＤ保護回路１１Ａを有する。
【００４０】
ＥＳＤ保護回路１１Ａにおいて、ダイオードＤ２Ａは、トランジスタＱ１Ａのベース電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ１のアノードがトランジスタＱ１Ａのベース電極に接続され、ダイオードＤ１のカソードが電源ラインＶＣＣに接続されている。
【００４１】
また、ＥＳＤ保護回路１１Ａにおいて、ダイオードＤ１Ａは、トランジスタＱ１Ａのエミッタ電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ１Ａのアノードが電源ラインＶＥＥに接続され、ダイオードＤ１ＡのカソードがトランジスタＱ１Ａのエミッタ電極に接続されている。
【００４２】
図４に示したＥＳＤ保護回路１１Ａによれば、図１に示したＥＳＤ保護回路１１と同様に、ＮＰＮ型のバイポーラトランジスタから成る増幅回路の入力端子ＰＩＮの容量負荷を減らすことができるので、従来に比べて上記増幅回路の広帯域化が可能となる。
【００４３】
≪実施の形態２≫
図５は、実施の形態２に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１２は、ＥＳＤ保護用のダイオードＤ３を更に備える点において実施の形態１に係るＥＳＤ保護回路１１と相違する一方、その他の点においては、実施の形態１に係るＥＳＤ保護回路１１と同様である。
【００４４】
なお、実施の形態２に係るＥＳＤ保護回路１２を備えた集積回路１０２において、実施の形態１に係るＥＳＤ保護回路１１を備えた集積回路１０１と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４５】
図５に示すように、ＥＳＤ保護回路１２は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２１を構成するトランジスタＱ１とに加えて、入力端子ＰＩＮと電源ラインＶＣＣとの間に接続されたＥＳＤ保護用のダイオードＤ３を備える。
【００４６】
ダイオードＤ３のアノードは、入力端子ＰＩＮに接続され、ダイオードＤ３のカソードは、電源ラインＶＣＣに接続されている。
【００４７】
図６は、実施の形態２に係るＥＳＤ保護回路１２の動作を説明するための図である。
例えば、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、実施の形態１に係るＥＳＤ保護回路１１と同様に、参照符号２０１に示される経路で電流が流れることにより、内部回路（増幅回路２１）が保護される。
【００４８】
一方、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、実施の形態１に係るＥＳＤ保護回路１１と同様に、参照符号２０２に示される経路で電流が流れることに加えて、参照符号２０３に示されるように、入力端子ＰＩＮからダイオードＤ３を経由して電源端子ＶＣＣに電流が流れ込む。
このように、入力端子ＰＩＮに正の大電圧が印加された場合には、参照符号２０２の経路と参照符号２０３の経路で電流が流れることにより、内部回路（増幅回路２１）が保護される。
【００４９】
以上、実施の形態２に係るＥＳＤ保護回路１２によれば、入力端子ＰＩＮと電源ラインＶＣＣとの間にＥＳＤ保護用のダイオードＤ３が更に接続されているので、入力端子ＰＩＮに正の大電圧が印加された場合におけるＥＳＤ耐性を更に高めることができる。このＥＳＤ保護回路は、トランジスタＱ１のベース−エミッタ間のＰＮ接合に必要なＥＳＤ許容電流を流すことができない場合に、特に有効である。
【００５０】
なお、実施の形態２に係るＥＳＤ保護回路１２では、ダイオードＤ３が追加されることにより、実施の形態１に係るＥＳＤ保護回路１１に比べて入力端子ＰＩＮの容量負荷が増加してしまう。しかしながら、上述したように、ＥＳＤ保護回路１２は２つの電流経路２０２，２０３によってＥＳＤ許容電流を確保する構造であるため、追加されたダイオードＤ３は、従来のＥＳＤ保護回路９１におけるダイオードＤａに比べて電流能力は小さくてもよい。
【００５１】
すなわち、ＥＳＤ保護回路１２では、ダイオードＤ３のサイズ（ＰＮ接合の面積）を従来のＥＳＤ保護回路９１におけるダイオードＤａよりも小さくすることができるので、入力端子ＰＩＮに付加される容量負荷は、従来のＥＳＤ保護回路９１よりも小さくなり、従来に比べて増幅回路２１の広帯域化が可能となる。
【００５２】
≪実施の形態３≫
図７は、実施の形態３に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１３は、ＥＳＤ保護対象の増幅回路がコレクタ接地型の増幅回路である点において、実施の形態１に係るＥＳＤ保護回路１１と相違する。
【００５３】
なお、実施の形態３に係るＥＳＤ保護回路１３を備えた集積回路１０３において、実施の形態１に係るＥＳＤ保護回路１１を備えた集積回路１０１と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００５４】
図７に示すように、増幅回路２２は、コレクタ接地型の増幅回路（エミッタフォロア回路）である。具体的に、増幅回路２２は、増幅用トランジスタとしてのトランジスタＱ１と、トランジスタＱ１の負荷として抵抗Ｒ１および電流源Ｉ０とを含む。
【００５５】
トランジスタＱ１のベース電極は入力端子ＰＩＮに接続される。抵抗Ｒ１は、トランジスタＱ１のコレクタ電極と電源ラインＶＣＣとの間に接続される。電流源ＩＯは、トランジスタＱ１のエミッタ電極と電源ラインＶＥＥとの間に接続される。
【００５６】
上記の増幅回路２２によれば、入力端子ＰＩＮに入力された信号が増幅され、トランジスタＱ１のエミッタ電極から出力される。
【００５７】
ＥＳＤ保護回路１３は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２２を構成するトランジスタＱ１とから構成されている。
【００５８】
ダイオードＤ１は、トランジスタＱ１のコレクタ電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ１のアノードがトランジスタＱ１のコレクタ電極に接続され、ダイオードＤ１のカソードが電源ラインＶＣＣに接続されている。なお、ダイオードＤ２の接続先は、ＥＳＤ保護回路１１と同様である。
【００５９】
集積回路１０３において、例えば、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、電源端子ＶＥＥから、ダイオードＤ２を経由して入力端子ＰＩＮに電流が流れ込むことにより、内部回路（増幅回路２２）が保護される。
【００６０】
一方、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、入力端子ＰＩＮから、トランジスタＱ１のベース−コレクタ間のＰＮ接合およびダイオードＤ１を経由して電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路２２）が保護される。
【００６１】
以上、実施の形態３に係るＥＳＤ保護回路１３によれば、ＥＳＤ保護用のダイオードＤ１を、ＥＳＤの保護対象である増幅回路２２を構成するトランジスタＱ１のベース−コレクタ間のＰＮ接合を介して入力端子ＰＩＮに接続しているので、実施の形態１に係るＥＳＤ保護回路１１と同様に、ＥＳＤ保護回路１３を接続することによる増幅回路２２の入力端子ＰＩＮの容量負荷を減らすことができ、増幅回路２２の広帯域化が可能となる。
【００６２】
なお、ダイオードＤ１がトランジスタＱ１のコレクタ電極に接続されるため、トランジスタＱ１のコレクタ電極に付加される容量負荷が大きくなるが、増幅回路２２は、入力端子ＰＩＮからトランジスタＱ１のベース電極に供給された信号を増幅してトランジスタＱ１のエミッタ電極から取り出すエミッタフォロア回路であるため、トランジスタＱ１のコレクタ電極側の容量負荷が増加しても、増幅回路２２の帯域に悪影響を及ぼすことはない。
【００６３】
≪実施の形態４≫
図８は、実施の形態４に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１４による保護対象の増幅回路がベース接地型の増幅回路である点において、実施の形態１に係るＥＳＤ保護回路１１と相違する。
【００６４】
なお、実施の形態４に係るＥＳＤ保護回路１４を備えた集積回路１０４において、実施の形態１に係るＥＳＤ保護回路１１を備えた集積回路１０１と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００６５】
図８に示すように、増幅回路２３は、ベース接地型の増幅回路である。具体的に、増幅回路２３は、増幅用トランジスタとしてのトランジスタＱ１と、トランジスタＱ１の負荷として抵抗Ｒ１およびＮＰＮ型のトランジスタＱ２とを含む。
【００６６】
トランジスタＱ１のエミッタ電極は、入力端子ＰＩＮに接続される。トランジスタＱ１のベース電極には、バイアス電圧Ｖｂ１が供給される。トランジスタＱ２のエミッタ電極は、電源ラインＶＥＥに接続され、トランジスタＱ２のコレクタ電極は、トランジスタＱ１のエミッタ電極および入力端子ＰＩＮに接続される。トランジスタＱ２のベース電極には、バイアス電圧Ｖｂ２が供給される。ここで、例えば、Ｖｂ２＜Ｖｂ１である。抵抗Ｒ１は、トランジスタＱ１のコレクタ電極と電源ラインＶＣＣとの間に接続される。
【００６７】
上記の増幅回路２３によれば、入力端子ＰＩＮに入力された信号が増幅され、トランジスタＱ１のコレクタ電極から出力される。
【００６８】
ＥＳＤ保護回路１４は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２３を構成するトランジスタＱ１とから構成されている。
【００６９】
ダイオードＤ１は、トランジスタＱ１のベース電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ１のアノードが電源ラインＶＥＥに接続され、ダイオードＤ１のカソードがトランジスタＱ１のベース電極に接続されている。
【００７０】
ダイオードＤ２は、トランジスタＱ１のエミッタ電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ２のアノードがトランジスタＱ１のエミッタ電極および入力端子ＰＩＮに接続され、ダイオードＤ２のカソードが電源ラインＶＣＣに接続されている。
【００７１】
集積回路１０４において、例えば、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、入力端子ＰＩＮからダイオードＤ２を経由して電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路２３）が保護される。
【００７２】
一方、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、電源端子ＶＥＥから、ダイオードＤ１と、トランジスタＱ１のベース−エミッタ間のＰＮ接合とを経由して入力端子ＰＩＮに電流が流れ込むことにより、内部回路（増幅回路２３）が保護される。
【００７３】
以上、実施の形態４に係るＥＳＤ保護回路１４によれば、ＥＳＤ保護用のダイオードＤ１を、ＥＳＤの保護対象である増幅回路２３を構成するトランジスタＱ１のベース−エミッタ間のＰＮ接合を介して入力端子ＰＩＮに接続しているので、実施の形態１に係るＥＳＤ保護回路１１と同様に、ＥＳＤ保護回路を接続することによる増幅回路２３の入力端子ＰＩＮの容量負荷を減らすことができ、増幅回路２３の広帯域化が可能となる。
【００７４】
なお、ダイオードＤ１がトランジスタＱ１のベース電極に接続されるため、トランジスタＱ１のベース電極に付加される容量負荷が大きくなるが、増幅回路２３は、入力端子ＰＩＮからトランジスタＱ１のエミッタ電極に供給された信号を増幅してトランジスタＱ１のコレクタ電極から取り出す回路であるため、トランジスタＱ１のベース電極側の容量負荷が増加しても、増幅回路２３の帯域に悪影響を及ぼすことはない。
【００７５】
≪実施の形態５≫
図９は、実施の形態５に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１５は、ＥＳＤ保護用のダイオードＤ１がトランジスタＱ２のベース電極に接続される点において実施の形態４に係るＥＳＤ保護回路１４と相違する一方、その他の点は実施の形態４に係るＥＳＤ保護回路と同様である。
【００７６】
なお、実施の形態５に係るＥＳＤ保護回路１５を備えた集積回路１０５において、実施の形態４に係るＥＳＤ保護回路１４を備えた集積回路１０４と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００７７】
ＥＳＤ保護回路１５は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２３を構成するトランジスタＱ２とから構成されている。
【００７８】
図９に示すように、ダイオードＤ１は、トランジスタＱ２のベース電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ１のアノードが電源ラインＶＥＥに接続され、ダイオードＤ１のカソードがトランジスタＱ２のベース電極に接続されている。なお、ダイオードＤ２の接続先は、実施の形態４に係るＥＳＤ保護回路１４と同様である。
【００７９】
集積回路１０５において、例えば、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、入力端子ＰＩＮからダイオードＤ２を経由して電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路２３）が保護される。
【００８０】
一方、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、電源端子ＶＥＥから、ダイオードＤ１と、トランジスタＱ２のベース−コレクタ間のＰＮ接合とを経由して入力端子ＰＩＮに電流が流れ込むことにより、内部回路（増幅回路２３）が保護される。
【００８１】
以上、実施の形態５に係るＥＳＤ保護回路１５によれば、ＥＳＤ保護用のダイオードＤ１を、ＥＳＤの保護対象である増幅回路２３を構成するトランジスタＱ２のベース−コレクタ間のＰＮ接合を介して入力端子ＰＩＮに接続しているので、実施の形態１に係るＥＳＤ保護回路１４と同様に、ＥＳＤ保護回路を接続することによる増幅回路２３の入力端子ＰＩＮの容量負荷を減らすことができ、増幅回路２３をより広帯域にすることができる。
【００８２】
≪実施の形態６≫
図１０は、実施の形態６に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１６は、ＥＳＤ保護対象の増幅回路が増幅用トランジスタのＤＣバイアス調整用のトランジスタを備える増幅回路である点において、実施の形態１に係るＥＳＤ保護回路１１と相違する。
【００８３】
なお、実施の形態６に係るＥＳＤ保護回路１６を備えた集積回路１０６において、実施の形態１に係るＥＳＤ保護回路１１を備えた集積回路１０１と同様の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００８４】
図１０に示すように、増幅回路２４は、増幅回路２１の回路素子に加えて、ＤＣバイアス調整用のＮＰＮ型のトランジスタＱ２を更に備える。
【００８５】
トランジスタＱ２のエミッタ電極が電源ラインＶＥＥに接続され、トランジスタＱ２のコレクタ電極はトランジスタＱ１のベース電極および入力端子ＰＩＮに接続される。トランジスタＱ２のベース電極には、バイアス電圧Ｖｂ２が供給される。
【００８６】
上記の増幅回路２４によれば、入力端子ＰＩＮに入力された入力信号に応じてトランジスタＱ２から電源ラインＶＥＥに電流がバイパスされるため、入力信号に応じたトランジスタＱ１のベース電位の上昇に伴ってダイナミックレンジが制限されることを防ぐことができる（特許文献１参照）。
【００８７】
ＥＳＤ保護回路１６は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路２４を構成するトランジスタＱ１，Ｑ２とから構成されている。
【００８８】
ダイオードＤ１は、トランジスタＱ２のベース電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ１のアノードが電源ラインＶＥＥに接続され、ダイオードＤ１のカソードがトランジスタＱ２のベース電極に接続されている。
【００８９】
ダイオードＤ２は、トランジスタＱ１のエミッタ電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ２のアノードがトランジスタＱ１のエミッタ電極に接続され、ダイオードＤ２のカソードが電源ラインＶＣＣに接続されている。
【００９０】
図１１は、実施の形態６に係るＥＳＤ保護回路の動作を説明するための図である。
集積回路１０６において、例えば、入力端子ＰＩＮに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、参照符号３０１に示されるように、電源端子ＶＥＥから、ダイオードＤ１と、トランジスタＱ２のベース−コレクタ間のＰＮ接合とを経由して、入力端子ＰＩＮに電流が流れ込むことにより、内部回路（増幅回路２４）が保護される。
【００９１】
一方、入力端子ＰＩＮに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、参照符号３０２に示すように、入力端子ＰＩＮから、トランジスタＱ１のベース−エミッタ間のＰＮ接合とダイオードＤ２とを経由して、電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路２４）が保護される。
【００９２】
以上、実施の形態６に係るＥＳＤ保護回路１６によれば、増幅用のトランジスタＱ１のＤＣバイアスを調整するためのトランジスタＱ２を備える増幅回路２４に対して、一方のダイオードＤ２をトランジスタＱ１のベース−エミッタ間のＰＮ接合を介して入力端子ＰＩＮに接続し、且つ、他方のダイオードＤ１をトランジスタＱ２のベース−コレクタ間のＰＮ接合を介して入力端子ＰＩＮに接続しているので、実施の形態１に係るＥＳＤ保護回路１１と同様に、ＥＳＤ保護回路を接続することによる増幅回路２４の入力端子ＰＩＮの容量負荷を減らすことができ、増幅回路２４の広帯域化が可能となる。
【００９３】
≪実施の形態７≫
図１２は、実施の形態７に係るＥＳＤ保護回路を備えた集積回路の構成を示す図である。
同図に示されるＥＳＤ保護回路１７は、ＥＳＤ保護対象の増幅回路の出力端子に接続される点において、実施の形態１に係るＥＳＤ保護回路１１と相違する。
【００９４】
なお、図１２には、集積回路１０７の外部端子として、電源端子ＶＣＣ、ＶＥＥと出力端子ＰＯＵＴが代表的に図示されている。
【００９５】
増幅回路３１は、例えば、上記受信増幅器における最終断の増幅回路を構成している。具体的に、増幅回路３１は、エミッタ接地型の増幅回路であり、増幅用トランジスタとしてのＮＰＮ型のトランジスタＱ４と、トランジスタＱ４の負荷としてＮＰＮ型のトランジスタＱ３、および抵抗Ｒ３、Ｒ４とを含む。
【００９６】
トランジスタＱ４のベース電極には、増幅対象の信号が入力される。トランジスタＱ４のエミッタ電極は、抵抗Ｒ４を介して電源ラインＶＥＥに接続される。トランジスタＱ４のコレクタ電極はトランジスタＱ３のエミッタ電極に接続される。
【００９７】
トランジスタＱ３のベース電極にはバイアス電圧Ｖｂ３が供給される。トランジスタＱ３のコレクタ電極は、出力端子ＰＯＵＴに接続されるとともに、抵抗Ｒ３を介して電源ラインＶＣＣに接続される。
【００９８】
増幅回路３１によれば、トランジスタＱ４のベース電極に入力された信号が増幅され、トランジスタＱ３のコレクタ電極から出力される。
【００９９】
ＥＳＤ保護回路１７は、ＥＳＤによる増幅回路３１の誤動作と回路素子の破壊を防止するための回路である。ＥＳＤ保護回路１７は、ＥＳＤ保護用のダイオードＤ１，Ｄ２と、増幅回路３１を構成するトランジスタＱ３とから構成されている。
【０１００】
ダイオードＤ１は、トランジスタＱ３のベース電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ１のアノードが電源ラインＶＥＥに接続され、ダイオードＤ１のカソードがトランジスタＱ３のベース電極に接続されている。
【０１０１】
ダイオードＤ２は、トランジスタＱ３のコレクタ電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ２のアノードがトランジスタＱ１のコレクタ電極および出力端子ＰＯＵＴに接続され、ダイオードＤ２のカソードが電源ラインＶＣＣに接続されている。
【０１０２】
図１３は、実施の形態７に係るＥＳＤ保護回路１７の動作を説明するための図である。
例えば、出力端子ＰＯＵＴに負（−）の大電圧（＜＜ＶＥＥ）が印加された場合には、参照符号４０１に示されるように、電源端子ＶＥＥから、ダイオードＤ１と、トランジスタＱ３のベース−コレクタ間のＰＮ接合とを経由して、出力端子ＰＯＵＴに電流が流れ込むことにより、内部回路（増幅回路３１）が保護される。
【０１０３】
一方、出力端子ＰＯＵＴに正（＋）の大電圧（＞＞ＶＣＣ）が印加された場合には、参照符号４０２に示されるように、出力端子ＰＯＵＴから、ダイオードＤ２を経由して電源端子ＶＣＣに電流が流れ込むことにより、内部回路（増幅回路３１）が保護される。
【０１０４】
以上、実施の形態７に係るＥＳＤ保護回路１７によれば、一方のＥＳＤ保護用のダイオードＤ１を、出力段の増幅回路３１を構成するトランジスタＱ３のベース−コレクタ間のＰＮ接合を介して入力端子ＰＩＮに接続しているので、実施の形態１に係るＥＳＤ保護回路１１と同様に、ＥＳＤ保護回路を接続することによる増幅回路３１の出力端子ＰＯＵＴの容量負荷を減らすことができ、増幅回路３１の広帯域化が可能となる。
【０１０５】
なお、ダイオードＤ１がトランジスタＱ３のベース電極に接続されるため、トランジスタＱ３のベース電極に付加される容量負荷が大きくなるが、増幅回路３１は、トランジスタＱ４のベース電極に供給された信号を増幅してトランジスタＱ３のコレクタ電極から取り出す回路であるため、トランジスタＱ３のベース電極の容量負荷が増加しても、増幅回路３１の帯域に悪影響を及ぼすことはない。
【０１０６】
以上の実施の形態では、ＥＳＤ保護回路１７を、ＮＰＮ型のバイポーラトランジスタから成る増幅回路３１に適用する場合を例示したが、これに限られず、ＰＮＰ型のバイポーラトランジスタから成る増幅回路に対しても同様に適用することができる。以下、図を用いて詳細に説明する。
【０１０７】
図１４は、実施の形態７に係るＥＳＤ保護回路を備えた集積回路の別の構成を示す図である。同図に示される集積回路１０７Ａは、ＮＰＮ型のバイポーラトランジスタＱ３、Ｑ４を用いたエミッタ接地型の増幅回路３１の代わりにＰＮＰ型のバイポーラトランジスタＱ３Ａ，Ｑ４Ａを用いたエミッタ接地型の増幅回路３１Ａを有し、ＥＳＤ保護回路１７の代わりにＥＳＤ保護回路１７Ａを有する。
【０１０８】
ＥＳＤ保護回路１７Ａにおいて、ダイオードＤ１Ａは、トランジスタＱ３Ａのベース電極と電源ラインＶＣＣとの間に接続されている。具体的には、ダイオードＤ１ＡのアノードがトランジスタＱ３Ａのベース電極に接続され、ダイオードＤ１Ａのカソードが電源ラインＶＣＣに接続されている。
【０１０９】
また、ＥＳＤ保護回路１７Ａにおいて、ダイオードＤ２Ａは、トランジスタＱ３Ａのコレクタ電極と電源ラインＶＥＥとの間に接続されている。具体的には、ダイオードＤ２Ａのアノードが電源ラインＶＥＥに接続され、ダイオードＤ２ＡのカソードがトランジスタＱ３Ａのコレクタ電極および出力端子ＰＯＵＴに接続されている。
【０１１０】
図１４に示したＥＳＤ保護回路１７Ａによれば、図１２に示したＥＳＤ保護回路１７と同様に、ＰＮＰ型のバイポーラトランジスタから成る増幅回路３１Ａの出力端子ＰＯＵＴの容量負荷を減らすことができるので、従来に比べて上記増幅回路の広帯域化が可能となる。
【０１１１】
以上、本発明者らによってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１２】
例えば、実施の形態２乃至６では、本発明に係るＥＳＤ保護回路をＮＰＮ型のトランジスタから構成される増幅回路に適用する場合を一例として説明したが、実施の形態１および７において示したように、上記増幅回路がＰＮＰ型のトランジスタから構成される場合にも、本発明に係るＥＳＤ保護回路を適用することができる。
【０１１３】
具体的には、実施の形態２乃至６において、例えば、ＶＣＣ＜ＶＥＥとし、トランジスタＱ１，Ｑ２をＰＮＰ型のバイポーラトランジスタに置き換え、各ＥＳＤ保護回路を構成するダイオードＤ１，Ｄ２，Ｄ３の接続の向きを逆にすることにより、ＰＮＰ型のトランジスタから構成される増幅回路に対しても同様に、入力端子ＰＩＮに付加される容量負荷を低減することができる。
【０１１４】
また、上記実施の形態において、本発明に係るＥＳＤ保護回路を、光通信システムや無線通信システムに用いられる受信増幅器内の増幅回路に適用する場合を例示したが、これに限られない。例えば、半導体基板に形成されたバイポーラトランジスタの何れかの電極が外部端子に接続される構成の集積回路であれば、上記と同様に、ＥＳＤ保護用のダイオードを、上記バイポーラトランジスタのＰＮ接合を介して外部端子に接続することにより、上記外部端子に付加される容量負荷を低減することができる。
【符号の説明】
【０１１５】
１０１〜１０７，１０１Ａ，１０７Ａ…集積回路、１１〜１７…ＥＳＤ保護回路、２１〜２４，３１…増幅回路、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ１Ａ，Ｑ３Ａ，Ｑ４Ａ…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗、Ｄ１，Ｄ２，Ｄ３，Ｄ１Ａ，Ｄ２Ａ…ダイオード、ＶＣＣ，ＶＥＥ…電源端子、ＰＩＮ…入力端子、ＰＯＵＴ…出力端子。
【図１】
0006680503.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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