(57)【特許請求の範囲】
【請求項１】
第１乃至第３配線と、第１乃至第６スイッチと、オペアンプと、容量素子と、を有する半導体装置であって、
前記第１配線に第１入力信号を入力し、前記第２配線から第１出力信号を画素に出力する機能と、
前記第２配線に第２入力信号を入力し、前記第３配線から第２出力信号を出力する機能と、を有し、
前記第１入力信号は、前記画素が表示する映像信号に対応し、
前記第１出力信号は、前記映像信号を増幅した信号、または、前記映像信号をインピーダンス変換した信号に対応し、
前記第２入力信号は、前記画素から読みだされた情報に対応し、
前記第２出力信号は、前記画素が有するトランジスタの電流特性を補正する情報に対応し、
前記第１スイッチは、前記第１配線と、前記オペアンプの非反転入力端子と、の間に電気的に接続され、
前記第２スイッチは、前記第２配線と、前記オペアンプの出力端子と、の間に電気的に接続され、
前記第３スイッチは、前記第３配線と、前記オペアンプの出力端子と、の間に電気的に接続され、
前記第４スイッチは、前記第２配線と、前記オペアンプの非反転入力端子と、の間に接続され、
前記第５スイッチは、前記第２配線と、前記オペアンプの反転入力端子と、の間に電気的に接続され、
前記第６スイッチは、前記オペアンプの反転入力端子と、前記オペアンプの出力端子と、の間に電気的に接続され、
前記容量素子は、前記オペアンプの反転入力端子と、前記オペアンプの出力端子と、の間に電気的に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、それらの製造方法、それらの検査方法、又はそれらのシステムを一例として挙げることができる。
【背景技術】
【０００３】
近年、テレビジョン受像機、パーソナルコンピュータ、又は、スマートフォンなどさまざまな電子機器に表示装置が用いられており、表示装置は、高精細化、及び、低消費電力化など様々な面で高性能化が図られている。
【０００４】
これら表示装置としては、複数の画素をマトリクス状に配置し、各画素に設けられたトランジスタを用いて各画素を制御するアクティブマトリクス型の表示装置がよく用いられる。アクティブマトリクス型の表示装置では、各画素をトランジスタで制御するため、画素間のトランジスタ特性のバラつき、又は、トランジスタ特性の劣化が各画素の表示のばらつきとなって現れてしまう。そのため、表示にムラが生じることや、焼き付きが生じることがある。
【０００５】
表示素子として発光素子を用いたアクティブマトリクス型の表示装置では、画像信号に従って発光素子に供給する電流を制御する駆動用トランジスタが設けられている。この駆動用トランジスタのしきい値電圧、移動度、チャネル長、又は、チャネル幅などの少なくとも一つが各画素でばらつくと、各画素の発光素子の輝度がばらつくことになってしまう。
【０００６】
このような発光素子の輝度のばらつきを防ぐ方法として、画素内部で駆動用トランジスタのしきい値電圧のばらつきを補正する方式（以下、内部補正とも呼ぶ）が提案されている（特許文献１及び特許文献２）。
【０００７】
また、画素の外部に駆動用トランジスタの特性を読みだして、駆動用トランジスタのばらつきを補正した信号を入力する方式（以下、外部補正とも呼ぶ）が提案されている（特許文献３及び特許文献４）。
【０００８】
一方、画素には、データドライバ（映像（ビデオ）信号線駆動回路、又はソース信号線駆動回路などとも呼ぶ）から、データ信号（映像（ビデオ）信号、又は、ソース信号などとも呼ぶ）が供給される。その場合、データドライバにおいて、オペアンプを使用したボルテージフォロワ回路が用いられる場合がある（特許文献５）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１９５８１３号公報
【特許文献２】特開２００７−３１０３１１号公報
【特許文献３】特開２００８−２３３９３３号公報
【特許文献４】特開２０１４−１２６８７３号公報
【特許文献５】特開２００３−２２０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
外部補正を行う場合、画素の外部に、駆動用トランジスタに流れる電流を出力する場合がある。又は、画素の外部に、駆動用トランジスタのある端子の電位を出力する場合がある。外部補正を行うとき、これらの出力された電流や電位から、トランジスタの電流電圧特性を読み出すための回路（以下、読み出し回路と呼ぶ場合がある。）を画素の外部、例えば、駆動回路部などに設ける場合がある。読み出し回路には、一例としては、オペアンプと呼ばれる回路が用いられている場合がある。一般的に、オペアンプは多くの回路素子から構成されている。
【００１１】
一方、駆動回路部には、画素に映像信号を供給するための回路、例えば、バッファ回路（インピーダンス変換回路、又は、増幅回路）が設けられている。その場合、その回路では、ボルテージフォロワ回路が用いられる場合がある。ボルテージフォロワ回路は、例えば、オペアンプを用いて構成される場合がある。
【００１２】
このため、ボルテージフォロワ回路用のオペアンプだけでなく、読み出し回路用のオペアンプも、駆動回路部に設けるとすると、駆動回路部の占有面積が著しく増大する場合がある。このように駆動回路部の占有面積が増大すると、表示装置の額縁も増大する場合がある。なお、本明細書に記載している表示装置の額縁とは、該表示装置における画素部の周辺に設けられている複数の回路のことを意味する。複数の回路とは、例えば、駆動回路、外部補正回路、又は読み出し回路などがある。特に、本明細書では、複数の回路の面積を低減することを狭額縁化と呼ぶ場合がある。
【００１３】
また、特に複数のオペアンプを設けると、全てのオペアンプを駆動させるため、消費電力が著しく大きくなる。
【００１４】
本発明の一態様は、新規な表示装置、新規な半導体装置、又は、それらの駆動方法等を提供することを課題の一とする。
【００１５】
又は、本発明の一態様は、外部補正を行うことができ、読み出し回路の占有面積が低減された表示装置等を提供することを課題の一とする。又は、本発明の一態様は、駆動回路部の占有面積が低減され、狭額縁化が図られた表示装置等を提供することを課題の一とする。又は、本発明の一態様は、読み出し回路の回路素子が低減された表示装置等を提供することを課題の一とする。又は、本発明の一態様は、駆動回路の回路素子が低減された表示装置等を提供することを課題の一とする。又は、本発明の一態様は、回路素子が低減され、低消費電力化が図られた表示装置等を提供することを課題の一とする。又は、本発明の一態様は、表示ムラの少ない表示装置を提供することを課題の一とする。又は、本発明の一態様は、綺麗な表示を行うことができる表示装置を提供することを課題の一とする。又は、本発明の一態様は、トランジスタの特性ばらつきの影響が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、トランジスタのしきい値電圧のばらつきの影響が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、トランジスタの移動度のばらつきの影響が低減された半導体装置を提供することを課題の一とする。
【００１６】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１７】
本発明の一態様では、読み出し回路中に設けられたオペアンプを、異なる機能を持つ回路どうしで共有することにより、読み出し回路の占有面積の低減を図る。特に駆動回路部に設けられたバッファ回路のオペアンプと、読み出し回路のオペアンプを共有することにより、読み出し回路の占有面積の低減を図り、又は、半導体装置の低消費電力化を図る。
【００１８】
（１）
本発明の一態様は、第１乃至第３配線と、第１乃至第４スイッチと、オペアンプと、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第２配線と、オペアンプの非反転入力端子と、の間に接続され、オペアンプの反転入力端子は、オペアンプの出力端子と電気的に接続されていることを特徴とする半導体装置である。
【００１９】
（２）
又は、本発明の一態様は、第１配線と、第２配線と、第１乃至第４スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子の間に電気的に接続され、第２スイッチは、第１配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第１配線と、オペアンプの反転入力端子と、の間に電気的に接続され、容量素子は、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に電気的に接続されていることを特徴とする半導体装置である。
【００２０】
（３）
又は、本発明の一態様は、第１乃至第４配線と、第１乃至第７スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第２配線とオペアンプの非反転入力端子と、の間に電気的に接続され、第５スイッチは、オペアンプの出力端子と、オペアンプの反転入力端子と、の間に電気的に接続され、第６スイッチは、容量素子の電極の一方と、オペアンプの出力端子と、の間に電気的に接続され、第７スイッチは、第４配線と、オペアンプの反転入力端子と、の間に電気的に接続され、容量素子の電極の他方は、オペアンプの反転入力端子と電気的に接続されていることを特徴とする半導体装置である。
【００２１】
（４）
又は、本発明の一態様は、第１乃至第３配線と、第１乃至第６スイッチと、オペアンプと、容量素子と、を有する半導体装置であって、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第２配線と、オペアンプの非反転入力端子と、の間に接続され、第５スイッチは、第２配線と、オペアンプの反転入力端子と、の間に電気的に接続され、第６スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に電気的に接続され、容量素子は、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に電気的に接続されていることを特徴とする半導体装置である。
【００２２】
（５）
又は、本発明の一態様は、第１乃至第４配線と、第１乃至第８スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第２配線と、オペアンプの非反転入力端子と、の間に接続され、第５スイッチは、第２配線と、オペアンプの反転入力端子と、の間に電気的に接続され、第６スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子の間に電気的に接続され、第７スイッチは、容量素子の電極の一方と、オペアンプの出力端子の間に電気的に接続され、第８スイッチは、第４配線と、オペアンプの反転入力端子と、の間に電気的に接続され、容量素子の電極の他方は、オペアンプの反転入力端子と電気的に接続されていることを特徴とする半導体装置である。
【００２３】
（６）
又は、本発明の一態様は、第１乃至第６の配線と、第１乃至第６スイッチと、オペアンプと、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第４配線と、オペアンプの非反転入力端子と、の間に接続され、第５スイッチは、第４配線と、第５配線と、の間に電気的に接続され、第６スイッチは、第２配線と、第６配線と、の間に電気的に接続され、オペアンプの反転入力端子は、オペアンプの出力端子と電気的に接続されていることを特徴とする半導体装置である。
【００２４】
（７）
又は、本発明の一態様は、第１乃至第４配線と、第１乃至第５スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子の間に電気的に接続され、第２スイッチは、第１配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第３配線と、オペアンプの反転入力端子と、の間に電気的に接続され、第５スイッチは、第３配線と、第４配線と、の間に電気的に接続され、容量素子は、オペアンプの反転入力端子と、オペアンプの出力端子の間に電気的に接続されていることを特徴とする半導体装置である。
【００２５】
（８）
又は、本発明の一態様は、第１乃至第５配線と、第１乃至第７スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第４配線と、オペアンプの反転入力端子と、の間に電気的に接続され、第５スイッチは、第４配線と、第５配線と、の間に電気的に接続され、第６スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に接続され、第７スイッチは、第５配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、容量素子は、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に電気的に接続されていることを特徴とする半導体装置である。
【００２６】
（９）
又は、本発明の一態様は、第１乃至第６配線と、第１乃至第９スイッチと、オペアンプと、容量素子と、を有し、第１スイッチは、第１配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第２スイッチは、第２配線と、オペアンプの出力端子と、の間に電気的に接続され、第３スイッチは、第３配線と、オペアンプの出力端子と、の間に電気的に接続され、第４スイッチは、第４配線と、オペアンプの反転入力端子と、の間に電気的に接続され、第５スイッチは、第４配線と、第５配線と、の間に電気的に接続され、第６スイッチは、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に接続され、第７スイッチは、第５配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第８スイッチは、第４配線と、オペアンプの非反転入力端子と、の間に電気的に接続され、第９スイッチは、第２配線と、第６配線と、の間に電気的に接続され、容量素子は、オペアンプの反転入力端子と、オペアンプの出力端子と、の間に電気的に接続されていることを特徴とする半導体装置である。
【００２７】
（１０）
又は、本発明の一態様は、前記（２）乃至（４）、又は前記（６）乃至（８）のいずれか一において、容量素子を抵抗素子に置換した構成を有することを特徴とする半導体装置である。
【００２８】
なお、その他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２９】
本発明の一態様によって、新規な表示装置、新規な半導体装置、又は、それらの駆動方法等を提供することができる。
【００３０】
又は、本発明の一態様によって、外部補正を行うことができ、読み出し回路の占有面積が低減された表示装置等を提供することができる。又は、本発明の一態様によって、駆動回路部の占有面積が低減され、狭額縁化が図られた表示装置等を提供することができる。又は、本発明の一態様は、読み出し回路の回路素子が低減された表示装置等を提供することができる。又は、本発明の一態様によって、駆動回路の回路素子が低減された表示装置等を提供することができる。又は、本発明の一態様によって、回路素子が低減され、低消費電力化が図られた表示装置等を提供することができる。又は、本発明の一態様によって、表示ムラの少ない表示装置を提供することができる。又は、本発明の一態様によって、綺麗な表示を行うことができる表示装置を提供することができる。又は、本発明の一態様によって、トランジスタの特性ばらつきの影響が低減された半導体装置を提供することができる。又は、本発明の一態様によって、トランジスタのしきい値電圧のばらつきの影響が低減された半導体装置を提供することができる。又は、本発明の一態様によって、トランジスタの移動度のばらつきの影響が低減された半導体装置を提供することができる。
【００３１】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００３２】
【図１】本発明の一態様の半導体装置の一例を示すブロック図。
【図２】本発明の一態様の半導体装置の一例を示す回路図。
【図３】本発明の一態様の半導体装置の一例を示す回路図。
【図４】本発明の一態様の半導体装置の一例を示す回路図。
【図５】本発明の一態様の半導体装置の一例を示す回路図。
【図６】本発明の一態様の半導体装置の一例を示す回路図。
【図７】本発明の一態様の半導体装置の一例を示す回路図。
【図８】本発明の一態様の半導体装置の一例を示す回路図。
【図９】本発明の一態様の半導体装置の一例を示す回路図。
【図１０】本発明の一態様の半導体装置の一例を示す回路図。
【図１１】本発明の一態様の半導体装置の一例を示す回路図。
【図１２】本発明の一態様の半導体装置の一例を示す回路図。
【図１３】本発明の一態様の半導体装置の一例を示す回路図。
【図１４】本発明の一態様の半導体装置の一例を示す回路図。
【図１５】本発明の一態様の半導体装置の一例を示す回路図。
【図１６】本発明の一態様の半導体装置の一例を示す回路図。
【図１７】本発明の一態様の半導体装置の一例を示す回路図。
【図１８】本発明の一態様の半導体装置の一例を示す回路図。
【図１９】本発明の一態様の半導体装置の一例を示す回路図。
【図２０】本発明の一態様の半導体装置の一例を示す回路図。
【図２１】本発明の一態様の半導体装置の一例を示す回路図。
【図２２】本発明の一態様の半導体装置の一例を示す回路図。
【図２３】本発明の一態様の半導体装置の一例を示す回路図。
【図２４】本発明の一態様の半導体装置の一例を示す回路図。
【図２５】本発明の一態様の半導体装置の一例を示す回路図。
【図２６】本発明の一態様の半導体装置の一例を示す回路図。
【図２７】本発明の一態様の半導体装置の一例を示す回路図。
【図２８】本発明の一態様の半導体装置の一例を示す回路図。
【図２９】本発明の一態様の半導体装置の一例を示す回路図。
【図３０】本発明の一態様の半導体装置の一例を示す回路図。
【図３１】本発明の一態様の半導体装置の一例を示す回路図。
【図３２】本発明の一態様の半導体装置の一例を示す回路図。
【図３３】本発明の一態様の半導体装置の一例を示す回路図。
【図３４】本発明の一態様の半導体装置の一例を示す回路図。
【図３５】本発明の一態様の半導体装置の一例を示す回路図。
【図３６】本発明の一態様の半導体装置の一例を示す回路図。
【図３７】本発明の一態様の半導体装置の一例を示す回路図。
【図３８】本発明の一態様の半導体装置の一例を示す回路図。
【図３９】本発明の一態様の半導体装置の一例を示す回路図。
【図４０】本発明の一態様の半導体装置の一例を示す回路図。
【図４１】本発明の一態様の半導体装置の一例を示す回路図。
【図４２】本発明の一態様に係る表示装置の表示部の一例を示すブロック図。
【図４３】本発明の一態様に係る画素の一例を示すブロック図。
【図４４】本発明の一態様に係る画素の一例を示すブロック図。
【図４５】本発明の一態様に係る画素の一例を示すブロック図。
【図４６】本発明の一態様に係る画素の一例を示すブロック図。
【図４７】本発明の一態様に係る表示装置のタイミングチャート及びフローチャート。
【図４８】本発明の一態様に係る表示装置の表示部とその周辺回路の構成例を示す回路図。
【図４９】本発明の一態様に係る表示装置の表示部とその周辺回路の構成例を示す回路図。
【図５０】本発明の一態様に係る画素の一例を示すブロック図。
【図５１】本発明の一態様に係る画素の一例を示すブロック図。
【図５２】本発明の一態様に係る画素の一例を示すブロック図。
【図５３】本発明の一態様に係る表示装置の一例を示すブロック図。
【図５４】本発明の一態様に係るトランジスタの一例の断面図。
【図５５】本発明の一態様に係るトランジスタの一例の上面図。
【図５６】本発明の一態様に係るトランジスタの一例の断面図。
【図５７】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図５８】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図５９】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図６０】本発明の一態様に係るトランジスタの一例のバンド構造の模式図。
【図６１】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図６２】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図６３】本発明の一態様に係るトランジスタの一例の断面図。
【図６４】本発明の一態様に係る表示装置の画素の一例の断面図。
【図６５】本発明の一態様に係る表示装置の一例を示す斜視図。
【図６６】本発明の一態様に係る表示装置の一例の断面図。
【図６７】本発明の一態様に係る表示装置の一例の断面図。
【図６８】本発明の一態様に係る表示装置の一例を示す斜視図。
【図６９】本発明の一態様に係る電子機器の例を示す図。
【図７０】本発明の一態様に係るトランジスタの一例の上面図及び断面図。
【図７１】Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明するための三角図。
【発明を実施するための形態】
【００３３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００３４】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
【００３５】
なお図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００３６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置、又は、表示装置の構成、及び、それらの駆動方法について説明する。
【００３７】
＜読み出し回路の構成例＞
図１（Ａ）に、開示する発明の一態様に係る表示装置に用いる画素と読み出し回路の構成例を示す。なお、読み出し回路は、一例としては、画素からの情報、例えば、電位、又は、電流などを読み取ることができる機能を有する。ただし、読み出し回路は、他の機能を有する場合がある。例えば、読み出し回路は、一例としては、画素へ、映像信号を供給（又は伝達）することができる機能を有する。また、例えば、読み出し回路は、一例としては、バッファ回路、インピーダンス変換回路、又は、増幅回路として動作することができる機能を有する。また、例えば、読み出し回路は、一例としては、駆動回路の一部として動作することができる機能を有する。また、例えば、読み出し回路は、一例としては、画素へ、初期化信号を供給（又は伝達）することができる機能を有する。また、例えば、読み出し回路は、画素に、所定の電位を供給（又は伝達）する機能を有する場合がある。また、例えば、読み出し回路は、情報を保存する機能を有する場合がある。また、例えば、読み出し回路は、アナログ信号をデジタル信号に変換する機能を有する場合がある。そのため、読み出し回路を、単に、回路と呼ぶ場合がある。例えば、読み出し回路を、第１の回路、第２の回路などと呼ぶ場合がある。
【００３８】
図１（Ａ）に示すように、本実施の形態で説明する表示装置は、一例としては、画素１と読み出し回路２を有する。画素１は、読み出し回路２と電気的に接続されている。画素１は、例えば、トランジスタ３と、表示素子、例えば、発光素子４と、を有する。読み出し回路２は、例えば、機能選択部５と、オペアンプ６と、を有する。画素１のトランジスタ３は、配線ＤＬを介して機能選択部５と電気的に接続されている。機能選択部５はオペアンプ６と電気的に接続されている。機能選択部５は、配線Ｒと電気的に接続されている。また、機能選択部５は、配線ＶＤＬと電気的に接続されている。
【００３９】
なお、機能選択部５は、一例としては、機能の切り替え、又は選択をすることができる機能を有する。ただし、機能選択部５は、例えば、他の機能を有する場合がある。そのため、機能選択部５を、単に、回路と呼ぶ場合がある。例えば、機能選択部５を、第１の回路、第２の回路などと呼ぶ場合がある。
【００４０】
なお、配線Ｒは、例えば、ＡＤコンバータ回路、又は、メモリ回路と接続されている。そして、読み取った電流値や電圧値などを利用して、画素１のトランジスタ３の電流特性のばらつきを補正することができる。
【００４１】
なお、配線ＶＤＬは、例えば、ＤＡコンバータ回路、又は、バッファ回路などと接続されている。そして、映像信号、プリチャージ信号、又は、初期化信号などを供給（又は伝達）する。
【００４２】
なお、図１（Ａ）では、画素１と読み出し回路２を繋ぐ配線は配線ＤＬの１本のみだが、本発明の一形態はこれに限定されない。画素１の構成と読み出し回路２の構成によって、画素１と読み出し回路２を繋ぐ配線の数が増える場合がある。例えば、図１（Ｂ）のように、配線ＩＬを設けて、画素１と読み出し回路２を繋ぐ配線を２本とする場合もある。
【００４３】
トランジスタ３は、例えば、発光素子４に電流を供給するトランジスタ（以下、駆動用トランジスタと呼ぶ場合がある）として機能する。画素１は、トランジスタ３以外のトランジスタを有してもよい。画素１において、トランジスタ３などのトランジスタは、一例としては、発光素子４などの表示素子を駆動することができる機能を有する。又は、トランジスタ３などのトランジスタは、一例としては、発光素子４などの表示素子に流れる電流の大きさを制御することができる機能を有する。又は、トランジスタ３などのトランジスタは、一例としては、発光素子４などの表示素子に、映像信号に応じた電流を供給（又は伝達）することができる機能を有する。そして、トランジスタ３などのトランジスタは、例えば、他の機能を有する場合がある。そのため、トランジスタ３などのトランジスタを、単にトランジスタと呼ぶ場合がある。例えば、トランジスタ３などのトランジスタを、第１のトランジスタ、第２のトランジスタなどと呼ぶ場合がある。
【００４４】
読み出し回路２は、画素１に含まれるトランジスタ３の電流特性の情報を読み出すことができる機能を有する。又は、読み出し回路２は、画素１の特性を検出することができる機能を有する。又は、読み出し回路２は、画素１の特性を保持することができる機能を有する。又は、読み出し回路２は映像信号を増幅することができる機能を有する。又は、読み出し回路２は、画素１に映像信号を供給（又は伝達）することができる機能を有する。また、例えば、読み出し回路は、一例としては、バッファ回路、インピーダンス変換回路、又は、増幅回路として動作することができる機能を有する。また、例えば、読み出し回路は、一例としては、駆動回路の一部として動作することができる機能を有する。電流特性の例としては、所定の駆動用トランジスタに所定の電圧が供給された場合において、駆動用トランジスタに流れる電流値、又は、駆動用トランジスタのしきい値電圧、もしくは、駆動用トランジスタのしきい値電圧に応じた電圧などがあげられる。なお、読み出し回路２によって電流特性の情報を読み出すことができるトランジスタは駆動用トランジスタに限られるものではない。画素１に含まれる他のトランジスタの電流特性の情報を読み出せる構成としても良い。なお、読み出し回路２は、画素１に含まれる発光素子４などの表示素子の電流特性の情報を読み出してもよい。
【００４５】
機能選択部５は、少なくとも一つのスイッチを有している。該スイッチのスイッチング、つまり、スイッチの導通、非導通を制御することにより、読み出し回路２の機能を変更、もしくは、選択することができる。
【００４６】
つまり、読み出し回路２は、機能選択部５によって、動作や機能を変更することができる。例えば、第１の状態においては、読み出し回路２は、画素１に含まれるトランジスタ３の電流特性の情報を読み出すことができる。この場合、読み出し回路２は、読み出し回路としての機能を有している。そして、第２の状態においては、読み出し回路２は、画素１に、映像信号を出力することができる。この場合、読み出し回路２は、バッファ回路、又は、ソース線駆動回路などとしての機能を有している。
【００４７】
このような、電流値、電圧値などのデータを読み出す回路や、バッファ回路は、一例としては、オペアンプが用いられることが多い。なお、オペアンプではなく、別の回路、例えば差動回路などを用いてもよい。オペアンプなどは、非常に多くの回路素子から構成されている。そのため、それぞれの機能毎に、オペアンプを設けた回路を配置すると、読み出し回路２の占有面積が飛躍的に増大してしまう可能性がある。又は、読み出し回路２が設けられる駆動回路部の面積も増大するため、表示装置を構成する回路が大きくなってしまう可能性がある。また、オペアンプでは、定常電流が流れているため、多くのオペアンプを設けると、消費電力が高くなってしまう場合がある。
【００４８】
そこで本実施の形態に示す表示装置では、例えば、映像信号の増幅（又は、インピーダンス変換）を行うバッファ回路と各データを読み出す回路において、互いにオペアンプを共有し、一つのオペアンプに集約する。つまり、一つのオペアンプを用いて、画素から情報を読み出すことと、画素へ映像信号などの情報を出力することとが、実現できるようにする。それを実現するために、オペアンプ以外の回路素子、配線などの間の導通状態及び非導通状態を、機能選択部５において、制御することができる構成とする。これにより、一つのオペアンプを、様々な回路として機能させることが可能となる。その結果、読み出し回路２は、オペアンプを増やさずに、画素からの情報の読み出しと、画素への情報の書き込みと、を行うことができる。
【００４９】
よって、読み出し回路２の占有面積をほとんど増やさずに、駆動用トランジスタのばらつきの補正と、画素への映像信号の出力と、を行うことができる。その結果、読み出し回路２が設けられる駆動回路部の占有面積を低減することができるため、表示装置を構成する回路の規模を低減し、該表示装置の狭額縁化を図ることができる。
【００５０】
また、オペアンプに設けられるトランジスタの中には、常に電流を流し続けるものがあるため、オペアンプ自体の消費電力が大きい場合がある。さらに、オペアンプに設けられるトランジスタでは、ドレイン電圧が大きくなっても飽和領域におけるドレイン電流が安定するように、トランジスタのチャネル長を大きくする等の対策を講じる必要があるものがある。そのような場合においても、本実施の形態に示す表示装置では、単純に回路の機能ごとにそれぞれオペアンプを設けた場合と比較してオペアンプの数を削減することができるので、回路の機能の種類を増やすことでこのような問題が増大することを防ぐことができる。さらに、オペアンプの数を少なくすることができるため、消費電力を低くすることができる。
【００５１】
このような構成にすることにより、本実施の形態に示す表示装置は、外部補正を行うことができ、読み出し回路の占有面積を低減された表示装置を実現することができる。又は、このような構成にすることにより、駆動回路部の占有面積が低減され、狭額縁化が図られた表示装置を実現することができる。又は、このような構成にすることにより、表示ムラの少ない表示装置を実現することができる。又は、このような構成にすることにより、綺麗な表示を行うことができる表示装置を実現することができる。又は、このような構成にすることにより、トランジスタの特性のばらつきの影響を低減することができる半導体装置を実現することができる。又は、このような構成にすることにより、トランジスタのしきい値電圧のばらつきの影響を低減することができる半導体装置を実現することができる。又は、このような構成にすることにより、トランジスタの移動度のばらつきの影響を低減することができる半導体装置を実現することができる。又は、このような構成にすることにより、消費電力の低い半導体装置を実現することができる。
【００５２】
なお、電流値、電圧値などを読み出す回路は、オペアンプと受動素子（たとえば、抵抗素子、容量素子、又は、コイルなど）とを組み合わせて構成されるものが多い。例えば、機能選択部５は、少なくとも一つの受動素子を有することが望ましい。
【００５３】
＜＜構成例１＞＞
次に、読み出し回路２の具体的な構成の一例について説明する。
【００５４】
まず、図２に示す読み出し回路について説明する。図２に示す読み出し回路２ａは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１０と、スイッチ１１と、を有している。オペアンプ７の反転入力端子は、オペアンプ７の出力端子に電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１０を介して、配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。
【００５５】
また、図１（Ａ）から分かるように、配線ＤＬ＿ｊは、画素１と電気的に接続されており、画素１が有するトランジスタ３は配線ＤＬ＿ｊと電気的に接続されている。
【００５６】
一例としては、以下のように読み出し回路２ａを動作させることができる。例えば、スイッチ８とスイッチ９をオン状態にし、且つスイッチ１０とスイッチ１１をオフ状態にすることができる。そのような場合、読み出し回路２ａは、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となるので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ａは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ａは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ａは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ａを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ａにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【００５７】
なお、プリチャージ信号は、例えば、映像信号を供給する前に、事前に配線や画素の電位を、所定の電位に充電しておくための信号である。また、初期化信号は、例えば、トランジスタのしきい値電圧を取得する場合などにおいて、一旦、該トランジスタのソース又はドレインの一方を所定の電位に設定しておくための信号である。
【００５８】
また、別の動作状態として、例えば、スイッチ８とスイッチ９をオフ状態にし、且つスイッチ１０とスイッチ１１をオン状態にすることができる。そのような場合、読み出し回路２ａは、配線ＤＬ＿ｊの電位、又は、画素１の有するトランジスタ３の電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ａは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、画素１の有するトランジスタ３又は配線ＤＬ＿ｊの電位を出力することになる。そのため、配線Ｒに画素１の有するトランジスタ３又は配線ＤＬ＿ｊの電位が与えられる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３のしきい値電圧に応じた電圧が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ａは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ａは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ａを機能させることにより、画素１や配線ＤＬ＿ｊの電位を、配線Ｒへ、画素１や配線ＤＬ＿ｊの電位に影響を与えずに、出力することができる。つまり、読み出し回路２ａにより、画素１や配線ＤＬ＿ｊから、素早く、信号を読み出すことができる。
【００５９】
なお、スイッチ８、スイッチ９、スイッチ１０及びスイッチ１１などのスイッチとしては、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。例えば、電気的スイッチとしては、後述するトランジスタを用いることが好ましい。一例として、トランジスタを用いた場合の回路図を、図３（Ａ）、図３（Ｂ）に示す。
【００６０】
図３（Ａ）に示す読み出し回路２ａ−１は、図２に示す読み出し回路２ａにおいて、スイッチ８にトランジスタ１０１を、スイッチ９にトランジスタ１０２を、スイッチ１０にトランジスタ１０３を、スイッチ１１にトランジスタ１０４を用いている。
【００６１】
図３（Ｂ）に示す読み出し回路２ａ−２は、図３（Ａ）に示す読み出し回路２ａ−１において、トランジスタ１０１のゲートとトランジスタ１０２のゲートを電気的に接続し、トランジスタ１０３のゲートとトランジスタ１０４のゲートを電気的に接続したものである。これにより、トランジスタ１０１及びトランジスタ１０２を同期させ、また別にトランジスタ１０３及びトランジスタ１０４を同期させて、読み出し回路２ａ−２を動作させることができる。
【００６２】
なお、トランジスタの極性を選択して、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））構成としてもよい。その場合の例を、図４（Ａ）、図４（Ｂ）などに示す。
【００６３】
図４（Ａ）に示す読み出し回路２ａ−３は、図３（Ａ）に示す読み出し回路２ａ−１において、トランジスタ１０１及びトランジスタ１０２をｎチャネル型とし、トランジスタ１０３及びトランジスタ１０４をｐチャネル型としたものである。さらに、配線Ｑは、トランジスタ１０１乃至トランジスタ１０４のゲートと電気的に接続されている。これにより、配線Ｑから送られる信号によって、トランジスタ１０１乃至トランジスタ１０４のスイッチングを一括に制御して、読み出し回路２ａ−３を動作させることができる。例えば、トランジスタ１０１及びトランジスタ１０２の組と、トランジスタ１０３及びトランジスタ１０４の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ａ−３を動作させることができる。なお、トランジスタ１０１及びトランジスタ１０２をｐチャネル型とし、トランジスタ１０３及びトランジスタ１０４をｎチャネル型としてもよい。
【００６４】
図４（Ｂ）に示す読み出し回路２ａ−４は、図２に示す読み出し回路２ａにおいて、スイッチ８にアナログスイッチ１２１を、スイッチ９にアナログスイッチ１２２を、スイッチ１０にアナログスイッチ１２３を、スイッチ１１にアナログスイッチ１２４を用いている。アナログスイッチ１２１乃至アナログスイッチ１２４は、ｎチャネル型トランジスタのソース及びドレインと、ｐチャネル型トランジスタのソース及びドレインとが並列接続された構成となっている。配線Ｑは、アナログスイッチ１２１のｐチャネル型トランジスタのゲート、アナログスイッチ１２２のｐチャネル型トランジスタのゲート、アナログスイッチ１２３のｎチャネル型トランジスタのゲート、及びアナログスイッチ１２４のｎチャネル型トランジスタのゲートと電気的に接続されている。またこれらのゲートは、インバータ１４１を介して、アナログスイッチ１２１のｎチャネル型トランジスタのゲート、アナログスイッチ１２２のｎチャネル型トランジスタのゲート、アナログスイッチ１２３のｐチャネル型トランジスタのゲート、及びアナログスイッチ１２４のｐチャネル型トランジスタのゲートと電気的に接続されている。このような構成にすることにより、配線Ｑから送られる信号によって、アナログスイッチ１２１乃至アナログスイッチ１２４のスイッチングを一括に制御し、読み出し回路２ａ−４を動作させることができる。例えば、アナログスイッチ１２１とアナログスイッチ１２２の組と、アナログスイッチ１２３とアナログスイッチ１２４の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ａ−４を動作させることができる。
【００６５】
なお、図４（Ａ）に示す読み出し回路２ａ−３、及び図４（Ｂ）に示す読み出し回路２ａ−４は、これらに限られるものではなく、必要に応じて適宜トランジスタなどの極性を変更することができる。
【００６６】
次に、読み出し回路２ａの機能に合わせた回路構成について述べる。読み出し回路２ａは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ａの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ａは、複数の機能を実現することができる。
【００６７】
例えば、図２において、ある動作状態における回路構成を、図５（Ａ）に示す。これにより、配線ＶＤＬの電位を、画素１又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ａは、バッファ回路などとして機能させることができる。
【００６８】
次に、例えば、図２において、別のある動作状態における回路構成を、図５（Ｂ）に示す。これにより、画素１又は配線ＤＬ＿ｊの電位を、配線Ｒに、供給（又は伝達）することができる。例えば、画素１から、配線ＤＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ａによって、配線ＤＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位を読み取ることができる。このような構成とすることにより、読み出し回路２ａは、読み取り回路などとして機能させることができる。
【００６９】
なお、トランジスタ３のしきい値電圧に応じた電位を読み取る前に、トランジスタ３の電位を所定の電位に初期化する場合がある。その場合には、図５（Ａ）に示すような回路構成を用いる。そして、配線ＶＤＬの電位を、初期化用の電位となるように制御する。これにより、画素１又は配線ＤＬ＿ｊに、初期化用の電位を供給（又は伝達）することができる。
【００７０】
なお、読み出し回路２ａに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１０、及び、スイッチ１１などのトランジスタは、必ずしも図２、図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図５（Ａ）に示す回路構成と、図５（Ｂ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図５（Ａ）に示す回路構成と、図５（Ｂ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【００７１】
なお、配線ＤＬ＿ｊの電位、又は、配線ＶＤＬの電位を、サンプルホールドするような回路が設けられていてもよい。例えば、図５（Ａ）の場合の回路構成を、図６（Ａ）の読み出し回路２ａ−ＳＨに示す。スイッチ８をオン状態として、配線ＶＤＬの電位を容量素子１５１に保存する。その後、スイッチ８をオフ状態とする。その結果、配線ＶＤＬの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＶＤＬの電位が変化しても、オペアンプ７は、問題なく動作させることができる。同様に、例えば、図５（Ｂ）の場合の回路構成を、図６（Ｂ）の読み出し回路２ａ−ＳＨに示す。スイッチ１０をオン状態として、配線ＤＬ＿ｊの電位を容量素子１５１に保存する。その後、スイッチ１０をオフ状態とする。その結果、配線ＤＬ＿ｊの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＤＬ＿ｊの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図２の場合には、図６（Ｃ）の読み出し回路２ａ−ＳＨに示すように、容量素子１５１を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【００７２】
＜＜構成例２＞＞
次に、図２とは別の場合の読み出し回路の例について、図７を用いて説明する。図７に示す読み出し回路２ｂは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ９と、スイッチ１１と、スイッチ１２と、スイッチ１３と、容量素子１４と、を有している。オペアンプ７の非反転入力端子は、配線ＶＤＬと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子に電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１３を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。
【００７３】
また、図１（Ａ）から分かるように、配線ＤＬ＿ｊは、画素１と電気的に接続されており、画素１が有するトランジスタ３は配線ＤＬ＿ｊと電気的に接続されている。
【００７４】
一例としては、以下のように読み出し回路２ｂを動作させることができる。例えば、スイッチ９とスイッチ１２をオン状態にし、且つスイッチ１１とスイッチ１３をオフ状態にすることができる。そのような場合、読み出し回路２ｂは、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｂは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｂは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｂは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｂを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ｂにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【００７５】
また、別の動作状態として、例えば、スイッチ９とスイッチ１２をオフ状態にし、且つスイッチ１１とスイッチ１３をオン状態にすることができる。そのような場合、読み出し回路２ｂは、帰還回路の構成となる。オペアンプ７と容量素子１４の接続構成から、読み出し回路２ｂは、積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が、等しくなるように動作する。したがって、配線ＤＬ＿ｊの電位は、配線ＶＤＬの電位と、概ね等しくなる。そして、配線ＤＬ＿ｊに流れた電流が、測定した時間に応じた電荷として、容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＤＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＤＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。そして、画素１から読み出した情報を基にして、画素１に供給する映像信号の大きさを補正する。その結果、画素１におけるトランジスタ３のばらつきや劣化の影響を低減することができる。つまり、画素１は、焼き付きやムラの少ない画像を表示することができる。
【００７６】
なお、積分回路として動作させる場合、配線ＶＤＬの電位を制御することによって、配線ＤＬ＿ｊの電位を制御することができる。したがって、積分回路として動作させる期間において、配線ＤＬ＿ｊと接続されている画素１、又は、配線ＤＬ＿ｊと接続されているトランジスタ３の電位も、配線ＶＤＬの電位を制御することによって、制御することができる。そのため、画素１又はトランジスタ３に電流が流れる場合の動作状態を、配線ＶＤＬの電位を制御することによって、適切な状態にすることができる。例えば、積分回路として動作させる期間において、配線ＶＤＬの電位を制御することによって、発光素子４の電位を制御し、発光素子４に電流が流れないようにすることなどが可能となる。
【００７７】
なお、積分回路として動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【００７８】
ただし、本発明の一態様は、上述のスイッチングに限定されない。例えば、読み出し動作を行わない場合、スイッチ９をオフ状態にし、且つスイッチ１２とスイッチ１３とをオン状態にしてもよい。そのような場合、配線ＶＤＬの電位を、配線ＤＬ＿ｊに供給することができる。つまり、読み出し回路２ｂは、ボルテージフォロワ回路として動作させることができる。
【００７９】
なお、スイッチ９、スイッチ１１、スイッチ１２、及び、スイッチ１３などのスイッチとしては、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。例えば、電気的スイッチとしては、後述するトランジスタを用いることが好ましい。一例として、トランジスタを用いた場合の回路図を、図８（Ａ）、図８（Ｂ）に示す。
【００８０】
図８（Ａ）示す読み出し回路２ｂ−１は、図７に示す読み出し回路２ｂにおいて、スイッチ９にトランジスタ１０２を、スイッチ１１にトランジスタ１０４を、スイッチ１２にトランジスタ１０５を、スイッチ１３にトランジスタ１０６を用いている。
【００８１】
図８（Ｂ）に示す読み出し回路２ｂ−２は、図８（Ａ）に示す読み出し回路２ｂ−１において、トランジスタ１０４のゲートとトランジスタ１０６のゲートを電気的に接続したものである。これにより、トランジスタ１０４及びトランジスタ１０６を同期させて、読み出し回路２ｂ−２を動作させることができる。
【００８２】
なお、トランジスタの極性を選択して、ＣＭＯＳ構成としてもよい。その場合の例を、図９（Ａ）、図９（Ｂ）などに示す。
【００８３】
図９（Ａ）に示す読み出し回路２ｂ−３は、図８（Ａ）に示す読み出し回路２ｂ−１において、トランジスタ１０４、トランジスタ１０５及びトランジスタ１０６をｎチャネル型とし、トランジスタ１０２をｐチャネル型としたものである。さらに、配線Ｑは、トランジスタ１０２のゲート、トランジスタ１０４のゲート及びトランジスタ１０６のゲート、と電気的に接続されている。これにより、配線Ｑから送られる信号によって、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０６のスイッチングを一括に制御して、読み出し回路２ｂ−３を動作させることができる。例えば、トランジスタ１０２と、トランジスタ１０４及びトランジスタ１０６の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｂ−３を動作させることができる。なお、トランジスタ１０５の極性は限定されない。また、トランジスタ１０４、及び、トランジスタ１０６をｐチャネル型とし、トランジスタ１０２をｎチャネル型としてもよい。
【００８４】
図９（Ｂ）に示す読み出し回路２ｂ−４は、図７に示す読み出し回路２ｂにおいて、スイッチ９にアナログスイッチ１２２を、スイッチ１１にアナログスイッチ１２４を、スイッチ１２にアナログスイッチ１２５を、スイッチ１３にアナログスイッチ１２６を用いている。アナログスイッチ１２２及びアナログスイッチ１２４乃至アナログスイッチ１２６は、ｎチャネル型トランジスタのソース及びドレインと、ｐチャネル型トランジスタのソース及びドレインとが並列接続された構成となっている。配線Ｑ１は、アナログスイッチ１２２のｐチャネル型トランジスタのゲート、アナログスイッチ１２４のｎチャネル型トランジスタのゲート、及びアナログスイッチ１２６のｎチャネル型トランジスタのゲートと電気的に接続されている。また、これらのゲートは、インバータ１４１を介して、アナログスイッチ１２２のｎチャネル型トランジスタのゲート、アナログスイッチ１２４のｐチャネル型トランジスタのゲート、及びアナログスイッチ１２６のｐチャネル型トランジスタのゲートと電気的に接続されている。さらに、配線Ｑ２は、アナログスイッチ１２５のｐチャネル型のトランジスタのゲートと電気的に接続され、アナログスイッチ１２５のｐチャネル型のトランジスタのゲートは、インバータ１４２を介して、アナログスイッチ１２５のｎチャネル型のトランジスタのゲートと電気的に接続されている。このような構成にすることにより、配線Ｑ１から送られる信号によって、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１２６のスイッチングを一括に制御し、読み出し回路２ｂ−４を動作させることができる。例えば、アナログスイッチ１２２と、アナログスイッチ１２４及びアナログスイッチ１２６の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｂ−４を動作させることができる。さらに、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１２６のオン状態、又はオフ状態に関係なく、配線Ｑ２から送られる信号によって、アナログスイッチ１２５のオン状態、又はオフ状態の切り替えを行うことができる。
【００８５】
なお、図９（Ａ）に示す読み出し回路２ｂ−３、及び図９（Ｂ）に示す読み出し回路２ｂ−４は、これらに限られるものではなく、必要に応じて適宜トランジスタなどの極性を変更することができる。
【００８６】
次に、読み出し回路２ｂの機能に合わせた回路構成について、述べる。読み出し回路２ｂは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｂの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｂは、複数の機能を実現することができる。
【００８７】
例えば、図７において、ある動作状態における回路構成を、図１０（Ａ）、図１０（Ｂ）、に示す。これにより、配線ＶＤＬの電位を、画素１又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｂは、バッファ回路などとして機能させることができる。
【００８８】
次に、例えば、図７において、別のある動作状態における回路構成を、図１０（Ｃ）に示す。これにより、画素１又は配線ＤＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１のトランジスタ３から、配線ＤＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｂによって、配線ＤＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｂは、読み取り回路などとして機能させることができる。
【００８９】
なお、読み出し回路２ｂに設けられるスイッチ、例えば、スイッチ９、スイッチ１１、スイッチ１２、及び、スイッチ１３などのトランジスタは、必ずしも図７、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図１０（Ａ）図１０（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図１０（Ａ）（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【００９０】
なお、配線ＶＤＬの電位を、サンプルホールドするような回路が設けられていてもよい。例えば、図１０（Ａ）の場合の回路構成を、図１１（Ａ）の読み出し回路２ｂ−ＳＨに示す。スイッチ８をオン状態として、配線ＶＤＬの電位を容量素子１５１に保存する。その後、スイッチ８をオフ状態とする。その結果、配線ＶＤＬの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＶＤＬの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図７の場合には、図１１（Ｂ）の読み出し回路２ｂ−ＳＨに示すように、容量素子１５１とスイッチ８を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【００９１】
なお、容量素子１４を設けて、積分回路として動作させる場合の例を示したが、本発明の一態様は、これに限定されない。容量素子以外の受動素子、例えば、抵抗素子を設けてもよい。図７において、容量素子１４の代わりに、抵抗素子１５２を設けた場合の例を、図１２（Ａ）の読み出し回路２ｂ−Ｒに示す。同様に、図１０（Ａ）の場合を図１２（Ｂ）の読み出し回路２ｂ−Ｒに示し、図１０（Ｂ）の場合を図１２（Ｃ）の読み出し回路２ｂ−Ｒに示し、図１０（Ｃ）の場合を図１２（Ｄ）の読み出し回路２ｂ−Ｒに示す。このように、容量素子１４の代わりに、抵抗素子１５２を設けることによって、電流電圧変換回路を構成することができる。
【００９２】
なお、図７だけでなく、他の図面においても、容量素子１４を抵抗素子１５２に置き換えることによって、電流電圧変換回路を構成することができる。
【００９３】
なお、容量素子１４を抵抗素子１５２に置き換えるのではなく、容量素子１４と抵抗素子１５２を両方設けるようにして、切り替えて動作させてもよい。その場合を、図１３に示す。スイッチ９１は、容量素子１４とオペアンプ７の出力端子の間に電気的に接続され、スイッチ９２は、抵抗素子１５２とオペアンプの出力端子の間に電気的に接続されている。容量素子１４と抵抗素子１５２とに、それぞれ直列にスイッチを設けて、オン状態、又はオフ状態の切り替えを行うことで、図１３に示す読み出し回路２ｂ−ＲＣを、図７に示す読み出し回路２ｂ、又は図１２（Ａ）に示す読み出し回路２ｂ−Ｒと同様の機能で動作させることができる。例えば、スイッチ９１をオン状態、スイッチ９２をオフ状態とした場合、図１３に示す読み出し回路２ｂ−ＲＣは、図７に示す読み出し回路２ｂと同様の構成となり、また、スイッチ９１をオフ状態、スイッチ９２をオン状態とした場合、図１３に示す読み出し回路２ｂ−ＲＣは、図１２（Ａ）に示す読み出し回路２ｂ−Ｒと同様の構成となる。
【００９４】
このように、容量素子１４を抵抗素子１５２に置き換えたり、容量素子１４を抵抗素子１５２とスイッチに置き換えたりすることができる。又は、容量素子１４と並列に、抵抗素子１５２や、抵抗素子１５２とスイッチなどを、設けてもよい。
【００９５】
＜＜構成例３＞＞
次に、図２及び図７とは別の場合の読み出し回路の例について、図１４を用いて説明する。図１４に示す読み出し回路２ｃは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１０と、スイッチ１１と、スイッチ１２と、スイッチ９１と、スイッチ９３と、容量素子１４とを有する。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプの非反転入力端子は、スイッチ１０を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４の一方の電極と電気的に接続され、容量素子１４の他方の電極は、スイッチ９１を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ９３を介して、配線Ｖｒｅｆと電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。
【００９６】
また、図１（Ａ）から分かるように、配線ＤＬ＿ｊは、画素１と電気的に接続されており、画素１が有するトランジスタ３は配線ＤＬ＿ｊと電気的に接続されている。
【００９７】
一例としては、以下のように読み出し回路２ｃを動作させることができる。例えば、スイッチ８とスイッチ９とスイッチ１２をオン状態にし、且つスイッチ１０とスイッチ１１とスイッチ９３をオフ状態にすることができる。なお、スイッチ９１は、オン状態でもよいし、オフ状態でもよい。そのような場合、読み出し回路２ｃは、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、非反転入力端子の電位と、反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｃは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｃは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｃは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｃを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ｃにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【００９８】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ１２とスイッチ９１とをオフ状態にし、且つスイッチ１０とスイッチ１１とスイッチ９３とをオン状態にすることができる。そのような場合、読み出し回路２ｃでは、オペアンプ７は、帰還回路となるような回路構成となっていない。したがって、オペアンプ７は、比較回路として動作する。つまり、オペアンプ７の反転入力端子と導通している配線Ｖｒｅｆの電位と、オペアンプ７の非反転入力端子と導通している配線ＤＬ＿ｊの電位とを比較して、その大小関係に応じて、オペアンプ７の出力端子から、信号が出力される。ここで、配線Ｖｒｅｆの電位を制御することによって、読み出し回路２ｃは、ＡＤ（Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ）変換回路として動作させることができる。例えば、配線Ｖｒｅｆの電位をのこぎり状波形、階段状波形、又は、三角波形などのように変化させることによって、ＡＤ変換を実行することができる。なお、この場合には、帰還回路とならないようにする必要があるため、スイッチ９１は、容量素子１４と直列に接続されていればよい。
【００９９】
次に、読み出し回路２ｃの機能に合わせた回路構成について述べる。読み出し回路２ｃは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｃの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｃは、複数の機能を実現することができる。
【０１００】
例えば、図１４において、ある動作状態における回路構成を、図１５（Ａ）に示す。これにより、配線ＶＤＬの電位を、画素１又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｃは、バッファ回路などとして機能させることができる。
【０１０１】
次に、例えば、図１４において、別のある動作状態における回路構成を、図１５（Ｂ）に示す。これにより、配線ＤＬ＿ｊの電位と、配線Ｖｒｅｆの電位とを比較して、その大小関係を、配線Ｒに供給（又は伝達）することができる。例えば、画素１から、配線ＤＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ｃによって、配線ＤＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位と、配線Ｖｒｅｆの電位とを比較して、その大小関係を読み取ることができる。このような構成とすることにより、読み出し回路２ｃは、比較回路、又は、ＡＤ変換回路などとして機能させることができる。
【０１０２】
なお、トランジスタ３のしきい値電圧に応じた電位を読み取る前に、トランジスタ３の電位を所定の電位に初期化する場合がある。その場合には、図１５（Ａ）に示すような回路構成を用いる。そして、配線ＶＤＬの電位を、初期化用の電位となるように制御する。これにより、画素１又は配線ＤＬ＿ｊに、初期化用の電位を供給（又は伝達）することができる。
【０１０３】
なお、読み出し回路２ｃに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１０、スイッチ１１、スイッチ１２、スイッチ９１、スイッチ９３などのトランジスタは、必ずしも図１４などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図１５（Ａ）に示す回路構成と、図１５（Ｂ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図１５（Ａ）に示す回路構成と、図１５（Ｂ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１０４】
なお、読み出し回路２ｃの回路構成の場合も、サンプルホールド回路を設けてもよい。例えば、容量素子１５１を、サンプルホールド用の容量素子として利用してもよい。その場合の読み出し回路２ｃの回路構成を、図１６（Ａ）の読み出し回路２ｃ−ＳＨに示す。まず、スイッチ１０をオン状態として、配線ＤＬ＿ｊの電位を容量素子１５１に保存する。その後、スイッチ１０をオフ状態とする。その結果、配線ＤＬ＿ｊの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＤＬ＿ｊの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図１４の場合には、図１６（Ｂ）の読み出し回路２ｃ−ＳＨに示すように、容量素子１５１を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【０１０５】
＜＜構成例４＞＞
これまでに、図２、図７、図１４などにおいて、回路構成の例を示したが、本発明の一態様は、これに限定されない。例えば、これまでに述べた回路図を組み合わせて、さらに新しい回路を構成することも可能である。例えば、画素１から情報を読み出す場合、複数の情報を読み出してもよい。又は例えば、画素１から、電圧及び電流をそれぞれ読み出してもよい。
【０１０６】
例えば、図２と図７とを組み合わせた場合の回路図の例として、図１７（Ａ）に示す読み出し回路について説明する。図１７（Ａ）に示す読み出し回路２ｄは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１０と、スイッチ１１と、スイッチ１２と、スイッチ１３と、容量素子１４とを有する。オペアンプ７の非反転入力端子はスイッチ８を介して配線ＶＤＬと電気的に接続されている。オペアンプ７の反転入力端子はスイッチ１２を介してオペアンプ７の出力端子に電気的に接続されている。オペアンプ７の反転入力端子は容量素子１４を介してオペアンプ７の出力端子と電気的に接続されている。オペアンプ７の非反転入力端子はスイッチ１０を介して配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子はスイッチ９を介して配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子はスイッチ１１を介して配線Ｒと電気的に接続されている。
【０１０７】
また、図１（Ａ）から分かるように、配線ＤＬ＿ｊは、画素１と電気的に接続されており、画素１が有するトランジスタ３は配線ＤＬ＿ｊと電気的に接続されている。
【０１０８】
一例としては、以下のように動作させることができる。例えば、スイッチ８とスイッチ９（又はスイッチ１３）とスイッチ１２をオン状態にし、且つスイッチ１０とスイッチ１１とスイッチ１３（又はスイッチ９）をオフ状態にすることができる。なお、スイッチ９とスイッチ１３の両方がオン状態であってもよい。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位は等しくなるように動作する。つまり、読み出し回路２ｄは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｄは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｄは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｄを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ｄにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【０１０９】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ１３をオフ状態にし、且つスイッチ１０とスイッチ１１とスイッチ１２をオン状態にすることができる。そのような場合、読み出し回路２ｄは、画素１の有するトランジスタ３の電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｄは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、画素１の有するトランジスタ３又は配線ＤＬ＿ｊの電位を出力することになる。そのため、配線Ｒに画素１の有するトランジスタ３又は配線ＤＬ＿ｊの電位が与えられる。この場合、画素１から、トランジスタの電流特性に関する情報、例えば、トランジスタのしきい値電圧に応じた電圧が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｄは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｄは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｄを機能させることにより、画素１や配線ＤＬ＿ｊの電位を、配線Ｒへ、画素１や配線ＤＬ＿ｊの電位に影響を与えずに、出力することができる。つまり、読み出し回路２ｄにより、画素１や配線ＤＬ＿ｊから、素早く、信号を読み出すことができる。
【０１１０】
また、別の動作状態として、例えば、スイッチ９とスイッチ１０とスイッチ１２をオフ状態にし、且つスイッチ８とスイッチ１１とスイッチ１３をオン状態にすることができる。そのような場合、読み出し回路２ｄは、帰還回路の構成となる。オペアンプ７と容量素子１４の接続構成から、読み出し回路２ｄは、積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が、等しくなるように動作する。したがって、配線ＤＬ＿ｊの電位は、配線ＶＤＬの電位と、概ね等しくなる。そして、配線ＤＬ＿ｊに流れた電流が、測定した時間に応じた電荷として、容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＤＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＤＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。そして、画素１から読み出した情報を基にして、画素１に供給する映像信号の大きさを補正する。その結果、画素１におけるトランジスタ３のばらつきや劣化の影響を低減することができる。つまり、画素１は、焼き付きやムラの少ない画像を表示することができる。
【０１１１】
なお、積分回路として動作させる場合、配線ＶＤＬの電位を制御することによって、配線ＤＬ＿ｊの電位を制御することができる。したがって、積分回路として動作させる期間において、配線ＤＬ＿ｊと接続されている画素１、又は、配線ＤＬ＿ｊと接続されているトランジスタ３の電位も、配線ＶＤＬの電位を制御することによって、制御することができる。そのため、画素１又はトランジスタ３に電流が流れる場合の動作状態を、配線ＶＤＬの電位を制御することによって、適切な状態にすることができる。例えば、積分回路として動作させる期間において、配線ＶＤＬの電位を制御することによって、発光素子４の電位を制御し、発光素子４に電流が流れないようにすることなどが可能となる。
【０１１２】
なお、積分回路としての動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【０１１３】
次に、読み出し回路２ｄの機能に合わせた回路構成について、述べる。読み出し回路２ｄは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｄの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｄは、複数の機能を実現することができる。
【０１１４】
例えば、図１７（Ａ）において、ある動作状態における回路構成は、図５（Ａ）、図１０（Ａ）、又は、図１０（Ｂ）、となる。これにより、配線ＶＤＬの電位を、画素１又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｄは、バッファ回路などとして機能させることができる。
【０１１５】
次に、例えば、図１７（Ａ）において、別のある動作状態における回路構成は、図５（Ｂ）となる。これにより、画素１又は配線ＤＬ＿ｊの電位を、配線Ｒに、供給（又は伝達）することができる。例えば、画素１から、配線ＤＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ｄによって、配線ＤＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位を読み取ることができる。このような構成とすることにより、読み出し回路２ｄは、読み取り回路などとして機能させることができる。
【０１１６】
次に、例えば、図１７（Ａ）において、別のある動作状態における回路構成は、図１０（Ｃ）となる。これにより、画素１又は配線ＤＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１のトランジスタ３から、配線ＤＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｄによって、配線ＤＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｄは、読み取り回路などとして機能させることができる。
【０１１７】
このように、画素１から、複数の情報を読み取ることができる。その結果、トランジスタ３の電流特性を、より適切に補正することが可能となる。
【０１１８】
なお、読み出し回路２ｄに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１０、スイッチ１１、スイッチ１２、及び、スイッチ１３、などのトランジスタは、必ずしも図１７（Ａ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図５（Ａ）などに示す回路構成と、図５（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図５（Ａ）などに示す回路構成と、図５（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１１９】
なお、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図１１（Ａ）、図１１（Ｂ）などと同様に、図１７（Ａ）において、サンプルホールド用の容量素子を設けてもよい。その場合の回路図を、図１７（Ｂ）の読み出し回路２ｄ−ＳＨに示す。
【０１２０】
＜＜構成例５＞＞
図１７（Ａ）では、図２と図７とを組み合わせた場合の回路図の例を示した。別の組み合わせの例として、図７と図１４とを組み合わせた場合の回路図の例として、図１８（Ａ）に示す読み出し回路について説明する。図１８（Ａ）に示す読み出し回路２ｅは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１０と、スイッチ１１と、スイッチ１２と、スイッチ１３と、スイッチ９１と、スイッチ９３と、容量素子１４と、を有する。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１０を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４の一方の電極と電気的に接続されている。容量素子１４の他方の電極は、スイッチ９１を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１３を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ９３を介して、配線Ｖｒｅｆと電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊと電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。
【０１２１】
また、図１（Ａ）から分かるように、配線ＤＬ＿ｊは、画素１と電気的に接続されており、画素１が有するトランジスタ３は配線ＤＬ＿ｊと電気的に接続されている。
【０１２２】
一例としては、以下のように読み出し回路２ｅを動作させることができる。例えば、スイッチ８とスイッチ９とスイッチ１２をオン状態にし、且つスイッチ１０とスイッチ１１とスイッチ１３とスイッチ９３と、をオフ状態にすることができる。なお、スイッチ９１は、オン状態でもよいし、オフ状態でもよい。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｅは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｅは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｅは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｅを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ｅにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【０１２３】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ９１とスイッチ１２とスイッチ１３とをオフ状態にし、且つスイッチ１０とスイッチ１１とスイッチ９３とをオン状態にすることができる。そのような場合、読み出し回路２ｅでは、オペアンプ７は、帰還回路となるような回路構成となっていない。したがって、オペアンプ７は、比較回路として動作する。つまり、オペアンプ７の反転入力端子と導通している配線Ｖｒｅｆの電位と、オペアンプ７の非反転入力端子と導通している配線ＤＬ＿ｊの電位とを比較して、その大小関係に応じて、オペアンプ７の出力端子から、信号が出力される。ここで、配線Ｖｒｅｆの電位を制御することによって、読み出し回路２ｅは、ＡＤ変換回路として動作させることができる。例えば、配線Ｖｒｅｆの電位をのこぎり状波形、階段状波形、又は、三角波形などのように変化させることによって、ＡＤ変換を実行することができる。なお、この場合には、帰還回路とならないようにする必要があるため、スイッチ９１は、容量素子１４と直列に接続されていればよい。
【０１２４】
また、別の動作状態として、例えば、スイッチ９とスイッチ１０とスイッチ１２とスイッチ９３をオフ状態にし、且つスイッチ８とスイッチ１１とスイッチ１３とスイッチ９１をオン状態にすることができる。そのような場合、読み出し回路２ｅは、帰還回路の構成となる。オペアンプ７と容量素子１４の接続構成から、読み出し回路２ｅは、積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が、等しくなるように動作する。したがって、配線ＤＬ＿ｊの電位は、配線ＶＤＬの電位と、概ね等しくなる。そして、配線ＤＬ＿ｊに流れた電流が、測定した時間に応じた電荷として、容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＤＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＤＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。
【０１２５】
なお、積分回路としての動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【０１２６】
次に、読み出し回路２ｅの機能に合わせた回路構成について、述べる。読み出し回路２ｅは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｅの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｅは、複数の機能を実現することができる。
【０１２７】
例えば、図１８（Ａ）において、ある動作状態における回路構成を、図５（Ａ）、図１０（Ａ）、又は、図１０（Ｂ）、とする。これにより、配線ＶＤＬの電位を、画素１又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｅは、バッファ回路などとして機能させることができる。
【０１２８】
次に、例えば、図１８（Ａ）において、別のある動作状態における回路構成は、図１０（Ｃ）となる。これにより、画素１又は配線ＤＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１のトランジスタ３から、配線ＤＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｅによって、配線ＤＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｅは、読み取り回路などとして機能させることができる。
【０１２９】
次に、例えば、図１８（Ａ）において、別のある動作状態における回路構成は、図１５（Ｂ）となる。これにより、配線ＤＬ＿ｊの電位と、配線Ｖｒｅｆの電位とを比較して、その大小関係を、配線Ｒに供給（又は伝達）することができる。例えば、画素１から、配線ＤＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ｅによって、配線ＤＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位と、配線Ｖｒｅｆの電位とを比較して、その大小関係を読み取ることができる。このような構成とすることにより、読み出し回路２ｅは、比較回路、又は、ＡＤ変換回路などとして機能させることができる。
【０１３０】
なお、トランジスタ３のしきい値電圧に応じた電位を読み取る前に、トランジスタ３の電位を所定の電位に初期化する場合がある。その場合には、図１５（Ａ）に示すような回路構成を用いる。そして、配線ＶＤＬの電位を、初期化用の電位となるように制御する。これにより、画素１又は配線ＤＬ＿ｊに、初期化用の電位を供給（又は伝達）することができる。
【０１３１】
このように、画素１から、複数の情報を読み取ることができる。その結果、トランジスタ３の電流特性を、より適切に補正することが可能となる。特に、トランジスタの電流特性が、理想的なトランジスタの電流特性を有さないような場合には、複数種類のデータを取得することで、より精度良く駆動トランジスタの電流特性のばらつきを補正することができる。理想的なトランジスタとしては、例えば、グラジュアルチャネル近似が成立する場合などがあげられる。例えば、トランジスタが薄膜トランジスタである場合には、理想的なトランジスタの電流特性を有さない場合が多いため、有用である。
【０１３２】
なお、読み出し回路２ｅに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１０、スイッチ１１、スイッチ１２、スイッチ１３、スイッチ９１、スイッチ９３などのトランジスタは、必ずしも図１８（Ａ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図５（Ａ）などに示す回路構成と、図１５（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図５（Ａ）などに示す回路構成と、図１５（Ｂ）に示す回路構成と、図１０（Ｃ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１３３】
なお、図６（Ａ）、図６（Ｂ）、図６（Ｃ）、図１１（Ａ）、図１１（Ｂ）などと同様に、図１８（Ａ）において、サンプルホールド用の容量素子を設けてもよい。その場合の回路図を、図１８（Ｂ）の読み出し回路２ｅ−ＳＨに示す。
【０１３４】
＜＜構成例６＞＞
これまでは、図１（Ａ）に示すように、配線ＤＬ＿ｊが設けられている場合の例を示した。ただし、本発明の一態様は、これに限定されない。例えば、図１（Ｂ）に示すように、配線ＤＬ＿ｊと配線ＩＬ＿ｊとが設けられていてもよい。その場合の読み出し回路の例を示す。
【０１３５】
まず、図１９に示す読み出し回路について説明する。図１９に示す読み出し回路２ｆは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１１と、スイッチ１５乃至スイッチ１７と、を有する。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１６を介して、配線ＩＬ＿ｊに電気的に接続されている。オペアンプ７の反転入力端子は、オペアンプ７の出力端子に電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。配線ＤＬ＿ｊは、スイッチ１５を介して、配線Ｖｉｎｉｔに接続されている。配線ＩＬ＿ｊは、スイッチ１７を介して、配線Ｖｒｅｆに接続されている。
【０１３６】
また、図１（Ｂ）から分かるように、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、画素１と電気的に接続され、画素１が有するトランジスタ３は、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊと電気的に接続されている。そして、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、トランジスタ３の同一の端子に接続されず、互いに異なる端子に接続されているものとする。図１９の読み出し回路２ｆの場合、配線ＤＬ＿ｊはトランジスタ３のゲートに接続され、配線ＩＬ＿ｊはトランジスタ３のソース又はドレインのいずれかに接続されている。また配線ＤＬ＿ｊ、配線ＩＬ＿ｊ、トランジスタ３の接続構成については、上述に限定されず、目的、動作などに応じて適宜変更してもよい。
【０１３７】
一例としては、以下のように読み出し回路２ｆを動作させることができる。例えば、スイッチ８とスイッチ９とスイッチ１７をオン状態にし、且つスイッチ１１とスイッチ１５とスイッチ１６をオフ状態にすることができる。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｆは、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。また、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに配線Ｖｒｅｆの電位が与えられる。配線ＶＤＬには、例えば、映像信号、初期化信号、又は、プリチャージ信号などの電位が供給される。そのため、画素１に、映像信号、初期化信号、又は、プリチャージ信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｆは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｆは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｆを機能させることにより、配線ＤＬ＿ｊを、素早く充電することができる。つまり読み出し回路２ｆにより、配線ＤＬ＿ｊに接続されている画素１の端子に、素早く、信号を書き込むことができる。なお、配線Ｖｒｅｆには、例えば、初期化信号、又は、プリチャージ信号などの所定の電位が供給される。
【０１３８】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ１７をオフ状態にし、且つスイッチ１１とスイッチ１５とスイッチ１６をオン状態にすることができる。そのような場合、読み出し回路２ｆは、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となり、配線Ｖｉｎｉｔの電位が画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｆはボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位を出力することになる。そのため、配線Ｒに画素１の有するトランジスタ３のソース又はドレインのいずれかの端子の電位が与えられる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３のしきい値電圧に応じた電圧が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｆは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｆは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｆを機能させることにより、画素１や配線ＩＬ＿ｊの電位を、配線Ｒへ、画素１や配線ＩＬ＿ｊの電位に影響を与えずに、出力することができる。つまり、読み出し回路２ｆにより、画素１や配線ＩＬ＿ｊから、素早く、信号を読み出すことができる。なお、配線Ｖｉｎｉｔには、例えば、初期化信号、又は、プリチャージ信号などの所定の電位が供給される。
【０１３９】
なお、トランジスタ３のしきい値電圧に応じた電位を読み取る前に、トランジスタ３の電位を所定の電位に初期化する場合がある。このような場合は、スイッチ１５とスイッチ１７をオン状態とし、且つスイッチ９とスイッチ１６をオフ状態とすればよい。また、スイッチ８がオフ状態であるならば、スイッチ１６はオン状態でもよい。スイッチ１１はオン状態、又はオフ状態のどちらでもよい。そして、配線Ｖｉｎｉｔの電位及び配線Ｖｒｅｆの電位を初期化用の電位となるように制御する。これにより、画素１に有するトランジスタ３、配線ＤＬ＿ｊ又は配線ＩＬ＿ｊに、それぞれ初期化用の電位を供給（又は伝達）することができる。この初期化により、例えば、画素１に有するトランジスタ３のゲートとソースの間の電圧の絶対値は、トランジスタ３のしきい値電圧の絶対値よりも、大きくすることが出来る。つまり、この初期化により、例えば、画素１に有するトランジスタ３は、オン状態とすることが出来る。
【０１４０】
なお、スイッチ８、スイッチ９、スイッチ１１、スイッチ１５乃至スイッチ１７などのスイッチとしては、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。例えば、電気的スイッチとしては、後述するトランジスタを用いることが好ましい。一例として、トランジスタを用いた場合の回路図を、図２０（Ａ）、図２０（Ｂ）に示す。
【０１４１】
図２０（Ａ）示す読み出し回路２ｆ−１は、図１９に示す読み出し回路２ｆにおいて、スイッチ８にトランジスタ１０１を、スイッチ９にトランジスタ１０２を、スイッチ１１にトランジスタ１０４を、スイッチ１５にトランジスタ１０８を、スイッチ１６にトランジスタ１０９を、スイッチ１７にトランジスタ１１０を用いている。
【０１４２】
図２０（Ｂ）に示す読み出し回路２ｆ−２は、図２０（Ａ）に示す読み出し回路２ｆ−１において、トランジスタ１０１のゲートとトランジスタ１０２のゲートを電気的に接続し、トランジスタ１０４のゲートとトランジスタ１０８のゲートを電気的に接続したものである。これにより、トランジスタ１０１及びトランジスタ１０２を同期させ、また別にトランジスタ１０４及びトランジスタ１０８を同期させて、読み出し回路２ｆ−２を動作させることができる。
【０１４３】
なお、トランジスタの極性を選択して、ＣＭＯＳ構成としてもよい。その場合の例を、図２１（Ａ）、図２１（Ｂ）などに示す。
【０１４４】
図２１（Ａ）に示す読み出し回路２ｆ−３は、図２０（Ａ）に示す読み出し回路２ｆ−１において、トランジスタ１０１、トランジスタ１０２及びトランジスタ１０９をｎチャネル型とし、トランジスタ１０４、トランジスタ１０８及びトランジスタ１１０をｐチャネル型としたものである。さらに、配線Ｑ１は、トランジスタ１０１のゲートと、トランジスタ１０２のゲートと、トランジスタ１０４のゲートと、トランジスタ１０８のゲートと電気的に接続され、配線Ｑ３は、トランジスタ１０９のゲートと、トランジスタ１１０のゲートと電気的に接続されている。これにより、配線Ｑ１から送られる信号によって、トランジスタ１０１、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０８のスイッチングを一括に制御し、また、配線Ｑ３から送られる信号によって、トランジスタ１０９及びトランジスタ１１０のスイッチングを一括に制御して、読み出し回路２ｆ−３を動作させることができる。例えば、トランジスタ１０１及びトランジスタ１０２の組と、トランジスタ１０４及びトランジスタ１０８の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｆ−３を動作させることができる。さらに、トランジスタ１０１、トランジスタ１０２、トランジスタ１０４及びトランジスタ１０８のオン状態、又はオフ状態に関係なく、トランジスタ１０９と、トランジスタ１１０とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｆ−３を動作させることができる。
【０１４５】
図２１（Ｂ）に示す読み出し回路２ｆ−４は、図１９に示す読み出し回路２ｆにおいて、スイッチ８にアナログスイッチ１２１を、スイッチ９にアナログスイッチ１２２を、スイッチ１１にアナログスイッチ１２４を、スイッチ１５にアナログスイッチ１２８を、スイッチ１６にアナログスイッチ１２９を、スイッチ１７にアナログスイッチ１３０を用いている。アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４、アナログスイッチ１２８乃至アナログスイッチ１３０は、ｎチャネル型トランジスタのソース及びドレインと、ｐチャネル型トランジスタのソース及びドレインとが並列接続された構成となっている。配線Ｑ１は、アナログスイッチ１２１のｎチャネル型トランジスタのゲートと、アナログスイッチ１２２のｎチャネル型トランジスタのゲートと、アナログスイッチ１２４のｐチャネル型トランジスタのゲートと、アナログスイッチ１２８のｐチャネル型トランジスタのゲートと電気的に接続されている。またこれらのゲートは、インバータ１４１を介して、アナログスイッチ１２１のｐチャネル型トランジスタのゲートと、アナログスイッチ１２２のｐチャネル型トランジスタのゲートと、アナログスイッチ１２４のｎチャネル型トランジスタのゲートと、アナログスイッチ１２８のｎチャネル型トランジスタのゲートと電気的に接続されている。さらに、配線Ｑ３は、アナログスイッチ１２９のｎチャネル型トランジスタのゲートと、アナログスイッチ１３０のｐチャネル型トランジスタのゲートと電気的に接続され、またこれらのゲートは、インバータ１４３を介して、アナログスイッチ１２９のｐチャネル型トランジスタのゲート及びアナログスイッチ１３０のｎチャネル型トランジスタのゲートと、電気的に接続されている。このような構成にすることにより、配線Ｑ１から送られる信号によって、アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１２８のスイッチングを一括に制御し、また、配線Ｑ３から送られる信号によって、アナログスイッチ１２９及びアナログスイッチ１３０のスイッチングを一括に制御して、読み出し回路２ｆ−４を動作させることができる。例えば、アナログスイッチ１２１とアナログスイッチ１２２の組と、アナログスイッチ１２４とアナログスイッチ１２８の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｆ−４を動作させることができる。さらに、アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１２８のオン状態、又はオフ状態に関係なく、アナログスイッチ１２９と、アナログスイッチ１３０とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｆ−４を動作させることができる。
【０１４６】
なお、図２１（Ａ）に示す読み出し回路２ｆ−３、及び図２１（Ｂ）に示す読み出し回路２ｆ−４は、これらに限られるものではなく、必要に応じて適宜トランジスタなどの極性を変更することができる。
【０１４７】
次に、読み出し回路２ｆの機能に合わせた回路構成について、述べる。読み出し回路２ｆは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｆの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｆは、複数の機能を実現することができる。
【０１４８】
例えば、図１９において、ある動作状態における回路構成を、図２２（Ａ）に示す。これにより、配線ＶＤＬの電位を、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。また、配線Ｖｒｅｆの電位を、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｆは、バッファ回路などとして機能させることができる。
【０１４９】
次に、例えば、図１９において、別のある動作状態における回路構成を、図２２（Ｂ）に示す。これにより、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位を、配線Ｒに、供給（又は伝達）することができる。そして、配線Ｖｉｎｉｔの電位を、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。例えば、画素１から、配線ＩＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ｆによって、配線ＩＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位を読み取ることができる。このような構成とすることにより、読み出し回路２ｆは、読み取り回路などとして機能させることができる。
【０１５０】
なお、トランジスタ３のしきい値電圧に応じた電位を読み取る前に、画素１の有するトランジスタの電位を所定の電位に初期化する場合がある。その場合には、図２２（Ｃ）に示すような回路構成を用いる。なお、スイッチ８及びスイッチ１１はオン状態、又はオフ状態のどちらでもよい。ただし、スイッチ８がオン状態のとき、スイッチ１６はオフ状態をとるようにする。これにより、画素１の有するトランジスタ３のゲート、又は配線ＤＬ＿ｊに、配線Ｖｉｎｉｔからの電位を供給（又は伝達）することができる。そして、配線Ｖｉｎｉｔの電位を初期化用の電位となるように制御して、配線Ｖｉｎｉｔの電位を画素１の有するトランジスタ３のゲートに供給（又は伝達）することができる。この初期化により、例えば、画素１に有するトランジスタ３のゲートとソースの間の電圧の絶対値は、トランジスタ３のしきい値電圧の絶対値よりも、大きくすることが出来る。つまり、この初期化により、例えば、画素１に有するトランジスタ３は、オン状態とすることが出来る。
【０１５１】
なお、読み出し回路２ｆに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１０、及び、スイッチ１１などのトランジスタは、必ずしも図１９、図２０（Ａ）、図２０（Ｂ）、図２１（Ａ）、図２１（Ｂ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図２２（Ａ）に示す回路構成と、図２２（Ｂ）に示す回路構成と、図２２（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図２２（Ａ）に示す回路構成と、図２２（Ｂ）に示す回路構成と、図２２（Ｃ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１５２】
なお、配線ＶＤＬの電位、又は、配線ＩＬ＿ｊの電位を、サンプルホールドするような回路が設けられていてもよい。例えば、図２２（Ａ）の場合の回路構成を、図２３（Ａ）の読み出し回路２ｆ−ＳＨに示す。スイッチ８をオン状態として、配線ＶＤＬの電位を容量素子１５１に保存する。その後、スイッチ８をオフ状態とする。その結果、配線ＶＤＬの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＶＤＬの電位が変化しても、オペアンプ７は、問題なく動作させることができる。同様に、例えば、図２２（Ｂ）の場合の回路構成を、図２３（Ｂ）の読み出し回路２ｆ−ＳＨに示す。スイッチ１６をオン状態として、配線ＩＬ＿ｊの電位を容量素子１５１に保存する。その後、スイッチ１６をオフ状態とする。その結果、配線ＩＬ＿ｊの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＩＬ＿ｊの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図１９の場合には、図２３（Ｃ）の読み出し回路２ｆ−ＳＨに示すように、容量素子１５１を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【０１５３】
＜＜構成例７＞＞
次に、図１９とは別の場合の読み出し回路の例について、図２４を用いて説明する。図２４に示す読み出し回路２ｇは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ９と、スイッチ１１と、スイッチ１２と、スイッチ１７と、スイッチ１８と、容量素子１４と、を有する。オペアンプ７の非反転入力端子は、配線ＶＤＬと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１８を介して、配線ＩＬ＿ｊに電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子に電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。配線ＩＬ＿ｊは、スイッチ１７を介して配線Ｖｒｅｆに接続されている。
【０１５４】
また、図１（Ｂ）から分かるように、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、画素１と電気的に接続され、画素１が有するトランジスタ３は、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊと電気的に接続されている。そして、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、トランジスタ３の同一の端子に接続されず、互いに異なる端子に接続されているものとする。図２４の読み出し回路２ｇの場合、配線ＤＬ＿ｊはトランジスタ３のゲートに接続され、配線ＩＬ＿ｊはトランジスタ３のソース又はドレインのいずれかに接続されている。また配線ＤＬ＿ｊ、配線ＩＬ＿ｊ、トランジスタ３の接続構成については、上述に限定されず、目的、動作などに応じて適宜変更してもよい。
【０１５５】
一例としては、以下のように読み出し回路２ｇを動作させることができる。例えば、スイッチ９とスイッチ１２とスイッチ１７をオン状態にし、且つスイッチ１１とスイッチ１８をオフ状態にすることができる。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｇはボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。また、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに配線Ｖｒｅｆの電位が与えられる。配線ＶＤＬには、例えば、映像信号、初期化信号、又は、プリチャージ信号などの電位が供給される。そのため、画素１に、映像信号、初期化信号、又は、プリチャージ信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｇは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｇは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｇを機能させることにより、配線ＤＬ＿ｊを、素早く充電することができる。つまり読み出し回路２ｇにより、配線ＤＬ＿ｊに接続されている画素１の端子に、素早く、信号を書き込むことができる。なお、配線Ｖｉｎｉｔには、例えば、初期化信号、又は、プリチャージ信号などの所定の電位が供給される。
【０１５６】
また、別の動作状態として、例えば、スイッチ９とスイッチ１２とスイッチ１７をオフ状態にし、且つスイッチ１１とスイッチ１８をオン状態にすることができる。そのような場合、読み出し回路２ｇは、帰還回路の構成となる。オペアンプ７と容量素子１４の接続構成から、読み出し回路２ｇは、積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が、等しくなるように動作する。したがって、配線ＩＬ＿ｊの電位は、配線ＶＤＬの電位と、概ね等しくなる。そして、配線ＩＬ＿ｊに流れた電流が、測定した時間に応じた電荷として、容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＩＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＩＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。そして、画素１から読み出した情報を基にして、画素１に供給する映像信号の大きさを補正する。その結果、画素１におけるトランジスタ３のばらつきや劣化の影響を低減することができる。つまり、画素１は、焼き付きやムラの少ない画像を表示することができる。
【０１５７】
なお、積分回路として動作させる場合、配線ＶＤＬの電位を制御することによって、配線ＩＬ＿ｊの電位を制御することができる。したがって、積分回路として動作させる期間において、配線ＩＬ＿ｊと接続されている画素１、又は、配線ＩＬ＿ｊと接続されているトランジスタ３のソース又はドレインのいずれかの端子の電位も、配線ＶＤＬの電位を制御することによって、制御することができる。そのため、画素１又はトランジスタ３に電流が流れる場合の動作状態を、配線ＶＤＬの電位を制御することによって、適切な状態にすることができる。例えば、積分回路として動作させる期間において、配線ＶＤＬの電位を制御することによって、発光素子４の電位を制御し、発光素子４に電流が流れないようにすることなどが可能となる。
【０１５８】
なお、積分回路としての動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【０１５９】
なお、スイッチ９、スイッチ１１、スイッチ１２、スイッチ１７及びスイッチ１８などのスイッチとしては、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。例えば、電気的スイッチとしては、後述するトランジスタを用いることが好ましい。一例として、トランジスタを用いた場合の回路図を、図２５（Ａ）、図２５（Ｂ）に示す。
【０１６０】
図２５（Ａ）示す読み出し回路２ｇ−１は、図２４に示す読み出し回路２ｇにおいて、スイッチ９にトランジスタ１０２を、スイッチ１１にトランジスタ１０４を、スイッチ１２にトランジスタ１０５を、スイッチ１７にトランジスタ１１０を、スイッチ１８にトランジスタ１１１を用いている。
【０１６１】
図２５（Ｂ）に示す読み出し回路２ｇ−２は、図２５（Ａ）に示す読み出し回路２ｇ−１において、トランジスタ１０２のゲートとトランジスタ１１０のゲートを電気的に接続し、トランジスタ１０４のゲートとトランジスタ１１１のゲートを電気的に接続したものである。これにより、トランジスタ１０２及びトランジスタ１１０を同期させ、また、トランジスタ１０４及びトランジスタ１１１を同期させて、読み出し回路２ｇ−２を動作させることができる。
【０１６２】
なお、トランジスタの極性を選択して、ＣＭＯＳ構成としてもよい。その場合の例を、図２６（Ａ）、図２６（Ｂ）などに示す。
【０１６３】
図２６（Ａ）に示す読み出し回路２ｇ−３は、図２５（Ａ）に示す読み出し回路２ｇ−１において、トランジスタ１０２、トランジスタ１０５及びトランジスタ１１０をｎチャネル型トランジスタとし、トランジスタ１０４及びトランジスタ１１１をｐチャネル型としたものである。さらに、配線Ｑは、トランジスタ１０２のゲート、トランジスタ１０４のゲート、トランジスタ１１０のゲート及びトランジスタ１１１のゲートと電気的に接続されている。これにより、配線Ｑから送られる信号によって、トランジスタ１０２、トランジスタ１０４、トランジスタ１１０及びトランジスタ１１１のスイッチングを一括に制御して、読み出し回路２ｇ−３を動作させることができる。例えば、トランジスタ１０２及びトランジスタ１１０の組と、トランジスタ１０４及びトランジスタ１１１の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｇ−３を動作させることができる。なお、トランジスタ１０２、トランジスタ１０５及びトランジスタ１１０をｐチャネル型トランジスタとし、トランジスタ１０４及びトランジスタ１１１をｎチャネル型としてもよい。
【０１６４】
図２６（Ｂ）に示す読み出し回路２ｇ−４は、図２４に示す読み出し回路２ｇにおいて、スイッチ９にアナログスイッチ１２２を、スイッチ１１にアナログスイッチ１２４を、スイッチ１２にアナログスイッチ１２５を、スイッチ１７にアナログスイッチ１３０を、スイッチ１８にアナログスイッチ１３１を用いている。アナログスイッチ１２２、アナログスイッチ１２４、アナログスイッチ１２５、アナログスイッチ１３０及びアナログスイッチ１３１は、ｎチャネル型トランジスタのソース及びドレインと、ｐチャネル型トランジスタのソース及びドレインとが並列接続された構成となっている。配線Ｑ１は、アナログスイッチ１２２のｎチャネル型トランジスタのゲートと、アナログスイッチ１３０のｎチャネル型トランジスタのゲートと、アナログスイッチ１２４のｐチャネル型トランジスタのゲートと、アナログスイッチ１３１のｐチャネル型トランジスタのゲートと電気的に接続されている。またこれらのゲートは、インバータ１４１を介して、アナログスイッチ１２２のｐチャネル型トランジスタのゲートと、アナログスイッチ１３０のｐチャネル型トランジスタのゲートと、アナログスイッチ１２４のｎチャネル型トランジスタのゲートと、アナログスイッチ１３１のｎチャネル型トランジスタのゲートと、電気的に接続されている。さらに、配線Ｑ２は、アナログスイッチ１２５のｎチャネル型のトランジスタのゲートと電気的に接続され、アナログスイッチ１２５のｐチャネル型のトランジスタのゲートは、インバータ１４２を介して、アナログスイッチ１２５のｎチャネル型のトランジスタのゲートと電気的に接続されている。このような構成にすることにより、配線Ｑ１から送られる信号によって、アナログスイッチ１２２、アナログスイッチ１２４、アナログスイッチ１３０及びアナログスイッチ１３１のスイッチングを一括に制御し、読み出し回路２ｇ−４を動作させることができる。例えば、アナログスイッチ１２２及びアナログスイッチ１３０の組と、アナログスイッチ１２４及びアナログスイッチ１３１の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｇ−４を動作させることができる。さらに、アナログスイッチ１２２、アナログスイッチ１２４、アナログスイッチ１３０及びアナログスイッチ１３１のオン状態、又はオフ状態に関係なく、配線Ｑ２から送られる信号によって、アナログスイッチ１２５のオン状態、又はオフ状態の切り替えを行うことができる。
【０１６５】
なお、図２６（Ａ）に示す読み出し回路２ｇ−３、及び図２６（Ｂ）に示す読み出し回路２ｇ−４は、これらに限られるものではなく、必要に応じて適宜トランジスタなどの極性を変更することができる。
【０１６６】
次に、読み出し回路２ｇの機能に合わせた回路構成について、述べる。読み出し回路２ｇは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｇの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｇは、複数の機能を実現することができる。
【０１６７】
例えば、図２４において、ある動作状態における回路構成を、図２７（Ａ）、図２７（Ｂ）、に示す。これにより、配線ＶＤＬの電位を、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｇは、バッファ回路などとして機能させることができる。また、配線Ｖｒｅｆの電位を、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに、供給（又は伝達）することができる。
【０１６８】
次に、例えば、図２４において、別のある動作状態における回路構成を、図２７（Ｃ）に示す。これにより、画素１の有するトランジスタ３又は配線ＩＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１の有するトランジスタ３から、配線ＩＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｇによって、配線ＩＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｇは、読み取り回路などとして機能させることができる。
【０１６９】
なお、読み出し回路２ｇに設けられるスイッチ、例えば、スイッチ９、スイッチ１１、スイッチ１２、スイッチ１７、及び、スイッチ１８などのトランジスタは、必ずしも図２４、図２５（Ａ）、図２５（Ｂ）、図２６（Ａ）、図２６（Ｂ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図２７（Ａ）（Ｂ）に示す回路構成と、図２７（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図２７（Ａ）（Ｂ）に示す回路構成と、図２７（Ｃ）に示す回路構成と選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１７０】
なお、配線ＶＤＬの電位を、サンプルホールドするような回路が設けられていてもよい。例えば、図２７（Ａ）の場合の回路構成を、図２８（Ａ）の読み出し回路２ｇ−ＳＨに示す。スイッチ８をオン状態として、配線ＶＤＬの電位を容量素子１５１に保存する。その後、スイッチ８をオフ状態とする。その結果、配線ＶＤＬの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＶＤＬの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図２４の場合には、図２８（Ｂ）の読み出し回路２ｇ−ＳＨに示すように、容量素子１５１とスイッチ８を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【０１７１】
なお、容量素子１４を設けて、積分回路として動作させる場合の例を示したが、本発明の一態様は、これに限定されない。容量素子以外の受動素子、例えば、抵抗素子を設けてもよい。図２４において、容量素子１４の代わりに、抵抗素子１５２を設けた場合の例を、図２９の読み出し回路２ｇ−Ｒに示す。同様に、図２７（Ａ）の場合を図３０（Ａ）の読み出し回路２ｇ−Ｒに示し、図２７（Ｂ）の場合を図３０（Ｂ）の読み出し回路２ｇ−Ｒに示し、図２７（Ｃ）の場合を図３０（Ｃ）の読み出し回路２ｇ−Ｒに示す。このように、容量素子１４の代わりに、抵抗素子１５２を設けることによって、電流電圧変換回路を構成することができる。
【０１７２】
なお、図２９、図３０（Ａ）、図３０（Ｂ）、図３０（Ｃ）だけでなく、他の図面においても、容量素子１４を抵抗素子１５２に置き換えることによって、電流電圧変換回路を構成することができる。
【０１７３】
なお、容量素子１４を抵抗素子１５２に置き換えるのではなく、容量素子１４と抵抗素子１５２を両方設けるようにして、切り替えて動作させてもよい。その場合を、図３１に示す。スイッチ９１は、容量素子１４とオペアンプ７の出力端子の間に電気的に接続され、スイッチ９２は、抵抗素子１５２とオペアンプ７の出力端子の間に電気的に接続されている。容量素子１４と抵抗素子１５２とに、それぞれ直列にスイッチを設けて、オン状態、又はオフ状態の切り替えを行うことで、図３１に示す読み出し回路２ｇ−ＲＣを、図２４に示す読み出し回路２ｇ、又は図２９に示す読み出し回路２ｇ−Ｒと同様の機能で動作させることができる。例えば、スイッチ９１をオン状態、スイッチ９２をオフ状態とした場合、図３１に示す読み出し回路２ｇ−ＲＣは、図２４に示す読み出し回路２ｇと同様の構成となり、また、スイッチ９１をオフ状態、スイッチ９２をオン状態とした場合、図３１に示す読み出し回路２ｇ−ＲＣは、図２９に示す読み出し回路２ｇ−Ｒと同様の構成となる。
【０１７４】
このように、容量素子１４を抵抗素子１５２に置き換えたり、容量素子１４を抵抗素子１５２とスイッチに置き換えたりすることができる。又は、容量素子１４と並列に、抵抗素子１５２や、抵抗素子１５２とスイッチなどを、設けてもよい。
【０１７５】
＜＜構成例８＞＞
次に、図１９及び図２４とは別の場合の読み出し回路の例について、図３２を用いて、説明する。図３２に示す読み出し回路２ｈは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１１と、スイッチ１２と、スイッチ１７と、スイッチ１８と、スイッチ１９と、容量素子１４を有している。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１９を介して、配線Ｖｒｅｆと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１８を介して、配線ＩＬ＿ｊと電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して配線Ｒと電気的に接続されている。配線ＩＬ＿ｊは、スイッチ１７を介して、配線Ｖｒｅｆに接続されている。
【０１７６】
また、図１（Ｂ）から分かるように、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、画素１と電気的に接続され、画素１が有するトランジスタ３は、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊと電気的に接続されている。そして、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、トランジスタ３の同一の端子に接続されず、互いに異なる端子に接続されているものとする。図３２の読み出し回路２ｈの場合、配線ＤＬ＿ｊはトランジスタ３のゲートに接続され、配線ＩＬ＿ｊはトランジスタ３のソース又はドレインのいずれかに接続されている。また配線ＤＬ＿ｊ、配線ＩＬ＿ｊ、トランジスタ３の接続構成については、上述に限定されず、目的、動作などに応じて適宜変更してもよい。
【０１７７】
一例としては、以下のように読み出し回路２ｈを動作させることができる。例えば、スイッチ８とスイッチ９とスイッチ１２とスイッチ１７をオン状態にし、且つスイッチ１１とスイッチ１８とスイッチ１９をオフ状態にすることができる。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、読み出し回路２ｈはボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。また、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに配線Ｖｒｅｆの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｈは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｈは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｈを機能させることにより、配線ＤＬ＿ｊを、素早く充電することができる。つまり読み出し回路２ｈにより、配線ＤＬ＿ｊに接続されている画素１の端子に、素早く、信号を書き込むことができる。
【０１７８】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ１２とスイッチ１７をオフ状態にし、スイッチ１１とスイッチ１８とスイッチ１９をオン状態にすることができる。そのような場合、読み出し回路２ｈは、帰還回路の構成となる。オペアンプ７と容量素子１４の構成から、読み出し回路２ｈは、積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が等しくなるように動作する。したがって、配線ＩＬ＿ｊの電位は、配線Ｖｒｅｆの電位と概ね等しくなる。そして、配線ＩＬ＿ｊに流れた電流が、測定した時間に応じた電荷として容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＩＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＩＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１からトランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。そして、画素１から読み出した情報を基にして、画素１に供給する映像信号の大きさを補正する。その結果、画素１におけるトランジスタ３のばらつきや劣化の影響を低減することができる。つまり、画素１は、焼き付きやムラの少ない画像を表示することができる。
【０１７９】
なお、積分回路として動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【０１８０】
なお、スイッチ８、スイッチ９、スイッチ１１、スイッチ１２、スイッチ１７、スイッチ１８、及び、スイッチ１９などのスイッチとしては、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。例えば、電気的スイッチとしては、後述するトランジスタを用いることが好ましい。一例として、トランジスタを用いた場合の回路図を、図３３（Ａ）、図３３（Ｂ）に示す。
【０１８１】
図３３（Ａ）示す読み出し回路２ｈ−１は、図３２に示す読み出し回路２ｈにおいて、スイッチ８にトランジスタ１０１を、スイッチ９にトランジスタ１０２を、スイッチ１１にトランジスタ１０４を、スイッチ１２にトランジスタ１０５を、スイッチ１７にトランジスタ１１０を、スイッチ１８にトランジスタ１１１を、スイッチ１９にトランジスタ１１２を、用いている。
【０１８２】
図３３（Ｂ）に示す読み出し回路２ｈ−２は、図３３（Ａ）に示す読み出し回路２ｈ−１において、トランジスタ１０１のゲート、トランジスタ１０２のゲート及びトランジスタ１１０のゲートを電気的に接続し、トランジスタ１０４のゲート、トランジスタ１１１のゲート及びトランジスタ１１２のゲートを電気的に接続したものである。これにより、トランジスタ１０１、トランジスタ１０２及びトランジスタ１１０を同期させ、また別にトランジスタ１０４、トランジスタ１１１及びトランジスタ１１２を同期させて、読み出し回路２ｈ−２を動作させることができる。
【０１８３】
なお、トランジスタの極性を選択して、ＣＭＯＳ構成としてもよい。その場合の例を、図３４（Ａ）、図３４（Ｂ）などに示す。
【０１８４】
図３４（Ａ）に示す読み出し回路２ｈ−３は、図３３（Ａ）に示す読み出し回路２ｈ−１において、トランジスタ１０１、トランジスタ１０２、トランジスタ１０５及びトランジスタ１１０をｎチャネル型とし、トランジスタ１０４、トランジスタ１１１及びトランジスタ１１２をｐチャネル型としたものである。さらに、配線Ｑは、トランジスタ１０１のゲートと、トランジスタ１０２のゲートと、トランジスタ１０４のゲートと、トランジスタ１１０のゲートと、トランジスタ１１１のゲートと、トランジスタ１１２のゲートと電気的に接続されている。これにより、配線Ｑから送られる信号によって、トランジスタ１０１、トランジスタ１０２、トランジスタ１０４、トランジスタ１１０、トランジスタ１１１及びトランジスタ１１２のスイッチングを一括に制御して、読み出し回路２ｈ−３を動作させることができる。例えば、トランジスタ１０１、トランジスタ１０２及びトランジスタ１１０の組と、トランジスタ１０４、トランジスタ１１１及びトランジスタ１１２の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｈ−３を動作させることができる。なお、トランジスタ１０１、トランジスタ１０２、トランジスタ１０５及びトランジスタ１１０をｐチャネル型とし、トランジスタ１０４、トランジスタ１１１及びトランジスタ１１２をｎチャネル型としてもよい。
【０１８５】
図３４（Ｂ）に示す読み出し回路２ｈ−４は、図３２に示す読み出し回路２ｈにおいて、スイッチ８にアナログスイッチ１２１を、スイッチ９にアナログスイッチ１２２を、スイッチ１１にアナログスイッチ１２４を、スイッチ１２にアナログスイッチ１２５を、スイッチ１７にアナログスイッチ１３０を、スイッチ１８にアナログスイッチ１３１を、スイッチ１９にアナログスイッチ１３２を用いている。アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４、アナログスイッチ１２５、アナログスイッチ１３０乃至アナログスイッチ１３２は、ｎチャネル型トランジスタのソース及びドレインと、ｐチャネル型トランジスタのソース及びドレインとが並列接続された構成となっている。配線Ｑ１は、アナログスイッチ１２１のｎチャネル型トランジスタのゲートと、アナログスイッチ１２２のｎチャネル型トランジスタのゲートと、アナログスイッチ１３０のｎチャネル型トランジスタのゲートと、アナログスイッチ１２４のｐチャネル型トランジスタのゲートと、アナログスイッチ１３１のｐチャネル型トランジスタのゲートと、アナログスイッチ１３２のｐチャネル型トランジスタのゲートと電気的に接続されている。またこれらのゲートは、インバータ１４１を介して、アナログスイッチ１２１のｐチャネル型トランジスタのゲートと、アナログスイッチ１２２のｐチャネル型トランジスタのゲートと、アナログスイッチ１３０のｐチャネル型トランジスタのゲートと、アナログスイッチ１２４のｎチャネル型トランジスタのゲートと、アナログスイッチ１３１のｎチャネル型トランジスタのゲートと、アナログスイッチ１３２のｎチャネル型トランジスタのゲートと、電気的に接続されている。さらに、配線Ｑ２は、アナログスイッチ１２５のｐチャネル型トランジスタのゲートと電気的に接続され、アナログスイッチ１２５のｎチャネル型トランジスタのゲートは、インバータ１４２を介して、アナログスイッチ１２５のｐチャネル型トランジスタのゲートと電気的に接続されている。このような構成にすることにより、配線Ｑ１から送られる信号によって、アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１３０乃至アナログスイッチ１３２のスイッチングを一括に制御し、読み出し回路２ｈ−４を動作させることができる。例えば、アナログスイッチ１２１、アナログスイッチ１２２及びアナログスイッチ１３０の組と、アナログスイッチ１２４、アナログスイッチ１３１及びアナログスイッチ１３２の組とで、一方がオン状態である時に、他方がオフ状態になるように、読み出し回路２ｈ−４を動作させることができる。さらに、アナログスイッチ１２１、アナログスイッチ１２２、アナログスイッチ１２４及びアナログスイッチ１３０乃至アナログスイッチ１３２のオン状態、又はオフ状態に関係なく、配線Ｑ２から送られる信号によって、アナログスイッチ１２５のオン状態、又はオフ状態の切り替えを行うことができる。
【０１８６】
なお、図３４（Ａ）に示す読み出し回路２ｈ−３、及び図３４（Ｂ）に示す読み出し回路２ｈ−４は、これらに限られるものではなく、必要に応じて適宜トランジスタなどの極性を変更することができる。
【０１８７】
次に、読み出し回路２ｈの機能に合わせた回路構成について、述べる。読み出し回路２ｈは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｈの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｈは、複数の機能を実現することができる。
【０１８８】
例えば、図３２において、ある動作状態における回路構成を、図３５（Ａ）、図３５（Ｂ）、に示す。これにより、配線ＶＤＬの電位を、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに、供給（又は伝達）することができる。また、配線Ｖｒｅｆの電位を、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｈは、バッファ回路などとして機能させることができる。
【０１８９】
次に、例えば、図３２において、別のある動作状態における回路構成を、図３６に示す。これにより、画素１の有するトランジスタ３又は配線ＩＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１の有するトランジスタ３から、配線ＩＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｈによって、配線ＩＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｈは、読み取り回路などとして機能させることができる。
【０１９０】
なお、読み出し回路２ｈに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１１、スイッチ１２、スイッチ１７、スイッチ１８、スイッチ１９などのトランジスタは、必ずしも図３２、図３３（Ａ）、図３３（Ｂ）、図３４（Ａ）、図３４（Ｂ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図３５（Ａ）（Ｂ）に示す回路構成と、図３６に示す回路構成を、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図３５（Ａ）（Ｂ）に示す回路構成と、図３６に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０１９１】
なお、配線ＶＤＬの電位、又は、配線ＩＬ＿ｊの電位を、サンプルホールドするような回路が設けられていてもよい。例えば、図３５（Ａ）の場合の回路構成を、図３７（Ａ）の読み出し回路２ｈ−ＳＨに示す。スイッチ８をオン状態として、配線ＶＤＬの電位を容量素子１５１に保存する。その後、スイッチ８をオフ状態とする。その結果、配線ＶＤＬの電位をサンプルホールドすることができる。よって、サンプルホールド後に、配線ＶＤＬの電位が変化しても、オペアンプ７は、問題なく動作させることができる。なお、図３２の場合には、図３７（Ｂ）の読み出し回路２ｈ−ＳＨに示すように、容量素子１５１を追加して設ければよい。なお、オペアンプ７の非反転入力端子における寄生容量が大きい場合には、必ずしも、容量素子１５１を設けなくてもよい。容量素子１５１を設ける場合には、容量素子１５１の一方の端子は、オペアンプ７の非反転入力端子に接続され、容量素子１５１の他方の端子は、専用の配線に接続されている。ただし、容量素子１５１の他方の端子は、別の配線に接続されていてもよい。
【０１９２】
なお、容量素子１４を設けて、積分回路として動作させる場合の例を示したが、本発明の一態様は、これに限定されない。容量素子以外の受動素子、例えば、抵抗素子を設けてもよい。図３２において、容量素子１４の代わりに、抵抗素子１５２を設けた場合の例を、図３９（Ｂ）の読み出し回路２ｈ−Ｒに示す。同様に、図３５（Ａ）の場合を図３８（Ａ）の読み出し回路２ｈ−Ｒに示し、図３５（Ｂ）の場合を図３８（Ｂ）の読み出し回路２ｈ−Ｒに示し、図３６の場合を図３９（Ａ）の読み出し回路２ｈ−Ｒに示す。このように、容量素子１４の代わりに、抵抗素子１５２を設けることによって、電流電圧変換回路を構成することができる。
【０１９３】
なお、図３９（Ｂ）、図３８（Ａ）、図３８（Ｂ）、図３９（Ａ）だけでなく、他の図面においても、容量素子１４を抵抗素子１５２に置き換えることによって、電流電圧変換回路を構成することができる。
【０１９４】
なお、容量素子１４を抵抗素子１５２に置き換えるのではなく、容量素子１４と抵抗素子１５２を両方設けるようにして、切り替えて動作させてもよい。その場合を、図４０に示す。スイッチ９１は、容量素子１４とオペアンプ７の出力端子の間に電気的に接続され、スイッチ９２は、抵抗素子１５２とオペアンプの出力端子の間に電気的に接続されている。容量素子１４と抵抗素子１５２とに、それぞれ直列にスイッチを設けて、オン状態、又はオフ状態の切り替えを行うことで、図４０に示す読み出し回路２ｈ−ＲＣを、図３２に示す読み出し回路２ｈ、又は図３９（Ｂ）に示す読み出し回路２ｈ−Ｒと同様の機能で動作させることができる。例えば、スイッチ９１をオン状態、スイッチ９２をオフ状態とした場合、図４０に示す読み出し回路２ｈ−ＲＣは、図３２に示す読み出し回路２ｈと同様の構成となり、また、スイッチ９１をオフ状態、スイッチ９２をオン状態とした場合、図４０に示す読み出し回路２ｈ−ＲＣは、図３９（Ｂ）に示す読み出し回路２ｈ−Ｒと同様の構成となる。
【０１９５】
このように、容量素子１４を抵抗素子１５２に置き換えたり、容量素子１４を抵抗素子１５２とスイッチに置き換えたりすることができる。又は、容量素子１４と並列に、抵抗素子１５２や、抵抗素子１５２とスイッチなどを、設けてもよい。
【０１９６】
＜＜構成例９＞＞
なお、これまでに、図１９、図２４、図３２などにおいて、回路構成の例を示したが、本発明の一態様は、これに限定されない。例えば、これまでに述べた回路図を組み合わせて、さらに新しい回路を構成することも可能である。例えば、画素１から情報を読み出す場合、複数の情報を読み出してもよい。又は例えば、画素１から、電圧及び電流をそれぞれ読み出してもよい。
【０１９７】
例えば、図１９と、図２４と、図３２と、を組み合わせた場合の回路図の例として、図４１（Ａ）に示す読み出し回路について説明する。図４１（Ａ）に示す読み出し回路２ｋは、オペアンプ７と、機能選択部５と、を有している。機能選択部５は、スイッチ８と、スイッチ９と、スイッチ１１と、スイッチ１２と、スイッチ１５と、スイッチ１６と、スイッチ１７と、スイッチ１８と、スイッチ１９と、容量素子１４と、を有する。オペアンプ７の非反転入力端子は、スイッチ８を介して、配線ＶＤＬと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１６を介して、配線ＩＬ＿ｊと電気的に接続されている。オペアンプ７の非反転入力端子は、スイッチ１９を介して、配線Ｖｒｅｆに電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１８を介して、配線ＩＬ＿ｊに電気的に接続されている。オペアンプ７の反転入力端子は、スイッチ１２を介して、オペアンプ７の出力端子に電気的に接続されている。オペアンプ７の反転入力端子は、容量素子１４を介して、オペアンプ７の出力端子と電気的に接続されている。オペアンプ７の出力端子は、スイッチ９を介して、配線ＤＬ＿ｊに電気的に接続されている。オペアンプ７の出力端子は、スイッチ１１を介して、配線Ｒと電気的に接続されている。配線ＩＬ＿ｊは、スイッチ１７を介して、配線Ｖｒｅｆに接続されている。配線ＤＬ＿ｊは、スイッチ１５を介して、配線Ｖｉｎｉｔに接続されている。
【０１９８】
また、図１（Ｂ）から分かるように、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、画素１と電気的に接続され、画素１が有するトランジスタ３は、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊと電気的に接続されている。そして、配線ＤＬ＿ｊ及び配線ＩＬ＿ｊは、トランジスタ３の同一の端子に接続されず、互いに異なる端子に接続されているものとする。図４１の読み出し回路２ｋの場合、配線ＤＬ＿ｊはトランジスタ３のゲートに接続され、配線ＩＬ＿ｊはトランジスタ３のソース又はドレインのいずれかに接続されている。また配線ＤＬ＿ｊ、配線ＩＬ＿ｊ、トランジスタ３の接続構成については、上述に限定されず、目的、動作などに応じて適宜変更してもよい。
【０１９９】
一例としては、以下のように動作させることができる。例えば、スイッチ８とスイッチ９とスイッチ１２とスイッチ１７をオン状態にし、且つスイッチ１１とスイッチ１５とスイッチ１６とスイッチ１８とスイッチ１９をオフ状態にすることができる。そのような場合、配線ＶＤＬの電位がオペアンプ７の非反転入力端子に供給される（伝達される）構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位は等しくなるように動作する。つまり、読み出し回路２ｋはボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、配線ＶＤＬの電位を出力することになる。そのため、画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに配線ＶＤＬの電位が与えられる。また、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに配線Ｖｒｅｆの電位が与えられる。配線ＶＤＬには、例えば、映像信号、プリチャージ信号、又は、初期化信号などの電位が供給される。そのため、画素１に、映像信号、プリチャージ信号、又は、初期化信号などの電位が与えられる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｋは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｋは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｋを機能させることにより、画素１や配線ＤＬ＿ｊを、素早く充電することができる。つまり、読み出し回路２ｋにより、画素１や配線ＤＬ＿ｊに、素早く、信号を書き込むことができる。
【０２００】
また、別の動作状態として、例えば、スイッチ８とスイッチ９とスイッチ１７乃至スイッチ１９をオフ状態にし、且つスイッチ１１とスイッチ１２とスイッチ１５とスイッチ１６をオン状態にすることができる。そのような場合、読み出し回路２ｋは、配線Ｖｉｎｉｔの電位が画素１の有するトランジスタ３のゲート又は配線ＤＬ＿ｊに供給（伝達）され、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位がオペアンプ７の非反転入力端子に供給（伝達）される構成となる。オペアンプ７は負帰還の回路構成となっているので、オペアンプ７の非反転入力端子の電位と、オペアンプ７の反転入力端子の電位とは等しくなるように動作する。つまり、ボルテージフォロワ回路として動作するため、オペアンプ７の出力端子は、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位を出力することになる。そのため、配線Ｒに画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位が与えられる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３のしきい値電圧に応じた電圧が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。ここで、オペアンプ７は、入力インピーダンスが高く、出力インピーダンスが低い。そのため、読み出し回路２ｋは、インピーダンス変換回路として機能させることができる。又は、オペアンプ７は、電流駆動能力が高い。そのため、読み出し回路２ｋは、バッファ回路、又は、増幅回路として機能させることができる。このように読み出し回路２ｋを機能させることにより、画素１の有するトランジスタ３や配線ＩＬ＿ｊの電位を、配線Ｒへ、画素１の有するトランジスタ３や配線ＩＬ＿ｊの電位に影響を与えずに、出力することができる。つまり、読み出し回路２ｋにより、画素１の有するトランジスタ３や配線ＩＬ＿ｊから、素早く、信号を読み出すことができる。
【０２０１】
また、別の動作状態として、例えば、スイッチ９とスイッチ１２とスイッチ１９とスイッチ１５乃至スイッチ１７をオフ状態にし、且つスイッチ８、スイッチ１１とスイッチ１８をオン状態にすることができる。そのような場合、読み出し回路２ｋは、帰還回路の構成となる。オペアンプ７と容量素子１４の接続構成から、読み出し回路２ｋは積分回路として動作する。そのため、オペアンプ７の反転入力端子と、オペアンプ７の非反転入力端子の電位が、等しくなるように動作する。したがって、配線ＩＬ＿ｊの電位は、配線ＶＤＬの電位と、概ね等しくなる。そして、配線ＩＬ＿ｊに流れた電流が、測定した時間に応じた電荷として、容量素子１４に蓄積され、蓄積された電荷に応じて容量素子１４の電極間に電位差が発生する。つまり、配線Ｒに与えられるオペアンプ７の出力端子の電圧は、配線ＩＬ＿ｊに流れる電流を測定時間で時間積分することで表すことができる。その結果、配線ＩＬ＿ｊに流れる電流の総量を読み取ることができる。この場合、画素１から、トランジスタ３の電流特性に関する情報、例えば、トランジスタ３に流れる電流が供給されている。そのため、画素１から、配線Ｒへ、画素１の情報を読み出すことができる。そして、画素１から読み出した情報を基にして、画素１に供給する映像信号の大きさを補正する。その結果、画素１におけるトランジスタ３のばらつきや劣化の影響を低減することができる。つまり、画素１は、焼き付きやムラの少ない画像を表示することができる。
【０２０２】
なお、積分回路として動作させる場合、配線ＶＤＬの電位を制御することによって、配線ＩＬ＿ｊの電位を制御することができる。したがって、積分回路として動作させる期間において、配線ＩＬ＿ｊと接続されている画素１、又は、配線ＩＬ＿ｊと接続されているトランジスタ３のソース又はドレインのいずれかの端子の電位も、配線ＶＤＬの電位を制御することによって、制御することができる。そのため、画素１又はトランジスタ３に電流が流れる場合の動作状態を、配線ＶＤＬの電位を制御することによって、適切な状態にすることができる。例えば、積分回路として動作させる期間において、配線ＶＤＬの電位を制御することによって、発光素子４の電位を制御し、発光素子４に電流が流れないようにすることなどが可能となる。
【０２０３】
なお、積分回路としての動作させる場合、スイッチ１２をオン状態とすることによって、容量素子１４に保存されている電荷をリセット又は初期化してもよい。例えば、積分回路として、電流量を測定する直前に、スイッチ１２をオン状態としてもよい。
【０２０４】
次に、読み出し回路２ｋの機能に合わせた回路構成について、述べる。読み出し回路２ｋは、複数の機能を有している。したがって、どの機能を実現するかによって、読み出し回路２ｋの回路構成が異なってくる。つまり、機能選択部５におけるスイッチの導通状態を制御することにより、読み出し回路２ｋは、複数の機能を実現することができる。
【０２０５】
例えば、図４１（Ａ）において、ある動作状態における回路構成は、図２２（Ａ）、図２７（Ａ）、図２７（Ｂ）、図３５（Ａ）又は図３５（Ｂ）、となる。これにより、配線ＶＤＬの電位を、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊに、供給（又は伝達）することができる。このような構成とすることにより、読み出し回路２ｋは、バッファ回路などとして機能させることができる。
【０２０６】
次に、例えば、図４１（Ａ）において、別のある動作状態における回路構成は、図２２（Ｃ）となる。これにより、画素１の有するトランジスタ３のソース又はドレインのいずれかの端子、又は配線ＩＬ＿ｊの電位を、配線Ｒに、供給（又は伝達）することができる。例えば、画素１から、配線ＩＬ＿ｊへ、トランジスタ３のしきい値電圧に応じた電位が出力されている場合には、読み出し回路２ｋによって、配線ＩＬ＿ｊの電位、つまり、トランジスタ３のしきい値電圧に応じた電位を読み取ることができる。このような構成とすることにより、読み出し回路２ｋは、読み取り回路などとして機能させることができる。
【０２０７】
次に、例えば、図４１（Ａ）において、別のある動作状態における回路構成は、図２７（Ｃ）、図３６となる。これにより、画素１の有するトランジスタ３又は配線ＩＬ＿ｊから流れる電流を積分し、それに応じた電位を、配線Ｒに供給（又は伝達）することができる。例えば、画素１の有するトランジスタ３から、配線ＩＬ＿ｊへ電流が出力されている場合には、読み出し回路２ｋによって、配線ＩＬ＿ｊを流れる電流、つまり、トランジスタ３に流れる電流を積分して読み取ることができる。このような構成とすることにより、読み出し回路２ｋは、読み取り回路などとして機能させることができる。
【０２０８】
このように、画素１から、複数の情報を読み取ることができる。その結果、トランジスタ３の電流特性を、より適切に補正することが可能となる。特に、トランジスタの電流特性が、理想的なトランジスタの電流特性を有さないような場合には、複数種類のデータを取得することで、より精度良く駆動トランジスタの電流特性のばらつきを補正することができる。理想的なトランジスタとしては、例えば、グラジュアルチャネル近似が成立する場合などがあげられる。例えば、トランジスタが薄膜トランジスタである場合には、理想的なトランジスタの電流特性を有さない場合が多いため、有用である。
【０２０９】
なお、読み出し回路２ｋに設けられるスイッチ、例えば、スイッチ８、スイッチ９、スイッチ１１、スイッチ１２、スイッチ１５乃至スイッチ１９などのトランジスタは、必ずしも図４１（Ａ）などに示すような接続関係で設けられる必要はない。又は、それらのトランジスタの動作も、既に述べた方法に限定されない。動作状態や回路の機能に応じて、図２２（Ａ）などに示す回路構成と、図２２（Ｃ）に示す回路構成と、図２７（Ｃ）に示す回路構成とを、実現できるようになっていればよい。つまり、それぞれのスイッチやトランジスタの導通状態を制御することにより、図２２（Ａ）などに示す回路構成と、図２２（Ｃ）に示す回路構成と、図２７（Ｃ）に示す回路構成と、を選択できるように、適宜スイッチやトランジスタを設ければよい。
【０２１０】
なお、図２３（Ａ）、図２３（Ｂ）、図２３（Ｃ）、図２８（Ａ）、図２８（Ｂ）、図３７（Ａ）、図３７（Ｂ）などと同様に、図１８（Ａ）において、サンプルホールド用の容量素子を設けてもよい。その場合の回路図を、図４１（Ｂ）の読み出し回路２ｋ−ＳＨに示す。
【０２１１】
＜表示装置の構成＞
開示する発明の一態様に係る表示装置の具体的な構成の一例について、図４２（Ｂ）のブロック図及び図４４（Ａ）の回路図を用いて説明する。図４２（Ｂ）は、（ｍ×ｎ）個（ｍ、ｎともに２以上の整数）の画素１を有する画素部２３と周辺回路のブロック図の一例である。
【０２１２】
図４２（Ｂ）に示す表示装置は、駆動回路２０と、駆動回路２１と、回路部２２と、画素部２３と、配線ＳＬ＿１乃至配線ＳＬ＿ｍ（ｍは２以上の整数）と、配線ＧＬ＿１乃至配線ＧＬ＿ｍと、配線ＤＬ＿１乃至配線ＤＬ＿ｎ（ｎは２以上の整数）と、配線ＩＬ＿１乃至配線ＩＬ＿ｍとを有する。画素部２３には、図１の画素１が縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられている。なお、図１の画素１として図４４（Ｂ）に示す画素３５＿（ｉ，ｊ）を適用することができる。配線ＳＬ＿１乃至配線ＳＬ＿ｍ、配線ＧＬ＿１乃至配線ＧＬ＿ｍは、行方向に延設して設けられている。配線ＤＬ＿１乃至配線ＤＬ＿ｎ、配線ＩＬ＿１乃至配線ＩＬ＿ｍは、列方向に延設して設けられている。
【０２１３】
駆動回路２０は、配線ＳＬ＿１乃至配線ＳＬ＿ｍ、配線ＧＬ＿１乃至配線ＧＬ＿ｍと電気的に接続されている。駆動回路２０は、画素又は行を選択する機能を有している。又は、駆動回路２０は、画素又は行を１行ずつ順次選択する機能を有している。又は、駆動回路２０は、特定の行の画素、又は特定の行を選択する機能を有している。又は、駆動回路２０は、画素に選択信号又は非選択信号を出力する機能を有している。したがって、駆動回路２０は、ゲート線駆動回路、又は、スキャン線駆動回路としての機能を有している。
【０２１４】
また、駆動回路２１は、配線ＤＬ＿１乃至配線ＤＬ＿ｎと、電気的に接続されている。駆動回路２１は、それぞれの画素に対して、映像信号を供給する機能を有している。又は、駆動回路２１は、それぞれの画素に対して、読み出し用の信号を供給する機能を有している。したがって、駆動回路２１は、ソース線駆動回路、データ線駆動回路、又は、映像信号線駆動回路としての機能を有している。
【０２１５】
回路部２２（以下、読み出し回路部と呼ぶ場合がある）は、配線ＩＬ＿１乃至配線ＩＬ＿ｎと電気的に接続されている。又は、回路部２２は、配線ＤＬ＿１乃至配線ＤＬ＿ｎと、電気的に接続されている。回路部２２は、本実施の形態に示す読み出し回路を複数有しており、例えば、同じ列方向に延設して設けられた配線ＩＬと配線ＤＬの２本の組に対して一つずつ読み出し回路が設けられており、合計ｎ個の読み出し回路２が設けられている（図示せず）。読み出し回路２は、各画素３５＿（ｉ，ｊ）のトランジスタ３１から電流特性の情報を読み出すことができる。よって、回路部２２は、画素から出力される情報を読み取る機能を有している。又は、回路部２２は、画素の中の端子の電位を読み取る機能を有している。
【０２１６】
読み出し回路２は、読み出すトランジスタの電流特性の情報の種類に合わせて、例えば、上述の具体的な構成例として挙げた読み出し回路から適宜選択して設けることができる。
【０２１７】
表示装置の画素部２３を除く、駆動回路２０、駆動回路２１及び回路部２２をまとめて駆動回路部と呼ぶ場合がある。上記の通り本実施の形態に示す表示装置においては、回路部２２の読み出し回路２においてオペアンプ数の削減を図り、占有面積を低減させることができる。これにより、読み出し回路２が設けられる駆動回路部の占有面積を低減することができるため、表示装置の狭額縁化を図ることができる。
【０２１８】
なお、読み出し回路２は、表示装置の回路部２２だけでなく、表示装置と接続されたＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）、又は、表示モジュールに設けられる構成としてもよい。
【０２１９】
次に、図４４（Ａ）に示す画素３５＿（ｉ，ｊ）の構成について説明する。画素３５＿（ｉ，ｊ）は、ｉ行目（ｉは１以上ｍ以下の整数）ｊ列目（ｊは１以上ｎ以下の整数）に位置し、画素３５＿（ｉ，ｊ）は、トランジスタ３０、トランジスタ３１、トランジスタ３２、発光素子３４及び容量素子３３を有している。なお、それぞれのトランジスタは、マルチゲート構造、つまり、複数のトランジスタが直列に接続されたような構造を取っていてもよい。なお、それぞれのトランジスタは、チャネルの上下にゲート電極が設けられているような構造を取っていてもよい。画素３５＿（ｉ，ｊ）が有するこれらの素子は、配線ＧＬ＿ｉ、配線ＳＬ＿ｉ、配線ＤＬ＿ｊ、配線ＣＬ＿ｊ及び配線ＩＬ＿ｊとそれぞれ電気的に接続されている。なお、配線ＣＬ＿１乃至配線ＣＬ＿ｎについては、列方向に延設して設けられている（図４２（Ｂ）には示していない。）また、配線ＣＬ＿ｊは図４４（Ａ）では列方向に延設して設けられているが、画素の構成例はこれに限られることなく、延設する方向を適宜変えてもよい。例えば、配線ＣＬを行方向に延設した構成してもよい。
【０２２０】
画素３５＿（ｉ，ｊ）の具体的な接続関係について説明する。トランジスタ３０のゲートは、配線ＧＬ＿ｉと電気的に接続され、トランジスタ３０のソース又はドレインの一方は、配線ＤＬ＿ｊと電気的に接続され、トランジスタ３０のソース又はドレインの他方は、トランジスタ３１のゲートと電気的に接続されている。トランジスタ３１のソース又はドレインの一方は、トランジスタ３２のソース又はドレインの一方、及び発光素子３４の電極の一方（以下、画素電極と呼ぶ場合がある。）と電気的に接続され、トランジスタ３１のソース又はドレインの他方は、配線ＣＬ＿ｊと電気的に接続されている。トランジスタ３２のゲートは、配線ＳＬ＿ｉと電気的に接続され、トランジスタ３２のソース又はドレインの他方は、配線ＩＬ＿ｊと電気的に接続されている。発光素子３４の電極の他方（以下、共通電極と呼ぶ場合がある。）に共通電位が与えられる。
【０２２１】
また、容量素子３３の電極の一方は、トランジスタ３０のソース又はドレインの他方、及びトランジスタ３１のゲートと電気的に接続され、容量素子３３の電極の他方は、トランジスタ３１のソース又はドレインの一方、トランジスタ３２のソース又はドレインの一方、及び発光素子３４の画素電極と電気的に接続されている。このように容量素子３３を設けることで、トランジスタ３１のゲートに多くの電荷を保持することができ、映像情報の保持期間をより長くすることができる。
【０２２２】
なお、容量素子３３は必ずしも設ける必要はなく、例えば、トランジスタ３１の寄生容量が大きい場合は、当該寄生容量で容量素子３３の代替とすることができる。
【０２２３】
駆動回路２０は、配線ＧＬを介してトランジスタ３０のゲートに信号を送り、トランジスタ３０のスイッチングを制御することができる。さらに、駆動回路２０は、配線ＳＬを介してトランジスタ３２のゲートに信号を送り、トランジスタ３２のスイッチングを制御することができる。
【０２２４】
駆動回路２１は、配線ＤＬ及びトランジスタ３０を介して、映像信号又は読み出し用の信号をトランジスタ３１のゲートに与えることができる。
【０２２５】
配線ＣＬは、発光素子３４に電流を供給する高電位電源線として機能する。
【０２２６】
ただし、駆動回路２０、駆動回路２１及び回路部２２の構成は上記に限定されるものではない。駆動回路２０、駆動回路２１及び回路部２２の設ける位置を変更してもよいし、また、これらのうち複数の駆動回路の機能を一つの駆動回路にまとめる構成としてもよい。例えば、図４２（Ａ）では駆動回路２０が画素部２３の片側だけに設けられているが、駆動回路２０を分割し、画素部２３の両側に設けるような構成としてもよい。また、図４２（Ａ）では、駆動回路２１と回路部２２を分割して設けているが、これを一つの駆動回路部としてまとめる構成としてもよい。
【０２２７】
また、駆動回路２０、駆動回路２１及び回路部２２の位置、機能などの構成を変更するのに伴い、配線ＧＬ、配線ＳＬ、配線ＤＬ、配線ＩＬ及び配線ＣＬの延設する方向、本数などを適宜変更することができる。例えば、配線ＩＬを行方向に延設して設ける構成としてもよい。また、例えば、配線ＧＬと配線ＳＬを一種類の配線にまとめる構成としてもよい。その場合の回路図を図４４（Ｂ）に示す。図４４（Ｂ）は、配線ＧＬと配線ＳＬをまとめて、配線ＳＬ＿ｉ＋ＧＬ＿ｉとする構造となっている。このように、一種類の配線にまとめる場合には、配線ＧＬと配線ＳＬとを同時にオン状態、又はオフ状態にする場合と同等となる。したがって、配線ＧＬと配線ＳＬとを同時にオン状態、又はオフ状態にするような駆動方法を採用する場合には、配線ＧＬと配線ＳＬを一種類の配線にまとめることができる。
【０２２８】
発光素子３４を流れる電流の大きさは、画素３５＿（ｉ，ｊ）に入力される映像信号の大きさに応じて制御されたトランジスタ３１にしたがって制御される。また、発光素子３４の輝度は、画素電極と共通電極の間に流れる電流量によって定まる。例えば、ＯＬＥＤ（有機発光ダイオード）を発光素子３４として用いる場合、アノードとカソードのいずれか一方が画素電極として機能し、他方が共通電極として機能する。図４４（Ａ）では、発光素子３４のアノードを画素電極として用い、発光素子３４のカソードを共通電極として用いた画素３５＿（ｉ，ｊ）の構成を例示している。
【０２２９】
なお、トランジスタの極性、発光素子の向き、配線の電位、及び、信号の電位などを変更した回路構成で動作することもできる。一例として、図４４（Ａ）を変形した場合の例を図４５に示す。図４５では、トランジスタ３０乃至トランジスタ３２をｐチャネル型とし、発光素子３４の向きを図４４（Ａ）とは逆にしている。なお、図４４（Ａ）に示す画素回路以外にも、同様に回路を構成することができる。
【０２３０】
画素３５＿（ｉ，ｊ）が有する、トランジスタ３０乃至トランジスタ３２、及びその他のトランジスタの少なくとも一つには、酸化物半導体を用いることができる。又は、非晶質、微結晶、多結晶、又は単結晶の、シリコン、又はゲルマニウムなどの半導体を用いることができる。特に、トランジスタ３０が酸化物半導体をチャネル形成領域に含むことで、トランジスタ３０のオフ電流を極めて小さくすることができる。そして、このようなトランジスタ３０を画素３５＿（ｉ，ｊ）に用いることで、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタをトランジスタ３０に用いる場合に比べて、トランジスタ３１のゲート又は容量素子３３に蓄積された電荷のリークを防ぐことができる。
【０２３１】
また、静止画を表示する場合のように、連続する幾つかのフレーム期間に渡って、画素部２３に同じ画像情報を有する映像信号が書き込まれる場合などは、駆動周波数を低くする、言い換えると一定期間内における画素部２３への映像信号の書き込み回数を少なくしても、画像の表示を維持することができる。例えば、電子供与体（ドナー）となる水分又は水素などの不純物が低減され、なお且つ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をトランジスタ３０の半導体膜に用いることで、映像信号の書き込みの間隔を１０秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。そして、映像信号が書き込まれる間隔を長くすればするほど、消費電力をより低減することができる。
【０２３２】
また、映像信号の電位をより長い期間に渡って保持することができるため、トランジスタ３１のゲートの電位を保持するための容量素子３３を画素３５＿（ｉ，ｊ）に設けなくとも、表示される画質が低下するのを防ぐことができる。
【０２３３】
また、各トランジスタは、ゲート電極を半導体膜の片側において少なくとも有していれば良いが、半導体膜を間に挟んで存在する一対のゲート電極を有していても良い。
【０２３４】
また、図４４（Ａ）では、トランジスタがすべてｎチャネル型である場合を例示している。画素３５＿（ｉ，ｊ）内のトランジスタがすべて同じチャネル型である場合、トランジスタの作製工程において、半導体膜に一導電性を付与する不純物元素の添加などの工程を、一部省略することができる。ただし、表示装置では、必ずしも画素３５＿（ｉ，ｊ）内のトランジスタがすべてｎチャネル型である必要はない。例えば、トランジスタ３０及びトランジスタ３２をｐチャネル型にしてもよい。
【０２３５】
また、トランジスタ３０及びトランジスタ３２の代わりに、電気的スイッチ、機械的スイッチ、又は、ＭＥＭＳ素子などを用いてもよい。
【０２３６】
＜表示装置の駆動方法＞
表示装置の駆動方法の一例について示すタイミングチャートを図４７（Ａ）に示す。図４７（Ａ）に示すタイミングチャートは、図の横方向に経過時間を、縦方向に走査する行をとっている。
【０２３７】
図４７（Ａ）に示すように、本実施の形態に示す表示装置は、１行目からｍ行目まで行ごとに順番に画素を走査し、この走査を繰り返すことによって画像を表示する。１行目の走査を開始してからｍ行目まで走査を行って、再度１行目の走査を行うまでの時間を１フレーム期間と呼ぶ。１フレーム期間には、ｍ行目の走査を行ってから、再度１行目の走査を行うまでブランキング期間と呼ばれる、画像を表示するための走査が行われない期間がある。なお、１行目の走査を開始してからｍ行目まで走査を行う期間を、アドレス期間、又は、信号書き込み期間などと呼ぶことがある。つまり、１フレーム期間は、アドレス期間とブランキング期間とから構成される。ただし、１フレーム期間が、複数のサブフレーム期間を有する場合もある。その場合、各サブフレーム期間は、それぞれ、アドレス期間を有する場合がある。また、ある行において、選択されて、映像信号が入力され、次のフレーム期間において、再度、行が選択されて、新たな信号が入力されるまでの期間を、表示期間と呼ぶことがある。つまり、ある画素について、実質的に１つの階調の表示を行っている期間を表示期間と呼ぶことがある。なお、表示期間の長さは、全ての行で同じであるが、表示期間が始まるタイミングと終わるタイミングは、行によって変わってくることが多い。
【０２３８】
画像を表示するための走査を行っている間に、駆動用トランジスタの電流特性を読み出そうとすると、読み出しのための信号の入力によって画像の表示が乱れてしまう場合がある。しかしながら、ブランキング期間に画素が黒表示の行を選択して電流特性の読み出しを行うことで、当該行の黒表示を乱すことなく、電流特性の読み出しを行うことができる。特に、例えば、１行すべての画素が黒表示の場合には、電流特性の読み出しを容易に行うことができる。なお、黒表示の状態のことを、非表示の状態、と呼ぶ場合もある。又は、黒表示の状態のことを、階調数がゼロの状態、と呼ぶ場合もある。また、黒以外の階調の表示を行っている状態のことを、表示の状態、と呼ぶ場合もある。又は、黒以外の階調の表示を行っている状態のことを、階調数がゼロより大きい状態、と呼ぶ場合もある。最も明るい階調の表示を行っている状態のことを、白表示の状態、と呼ぶ場合もある。又は、最も明るい階調の表示を行っている状態のことを、最高階調数での表示の状態と呼ぶ場合もある。
【０２３９】
以下では、表示装置の駆動方法の一例として、ブランキング期間の間に、１行すべての画素が黒表示の行の駆動用トランジスタの電流特性の情報を読み出すことによって、駆動用トランジスタの電流特性のばらつきを補正する表示装置の駆動方法について説明する。
【０２４０】
図４７を用いて図１（Ｂ）、図４２（Ｂ）、及び図４４（Ａ）に示す表示装置の駆動方法の一例について説明する。特に、図４４（Ａ）に示すｉ行ｊ列の画素３５＿（ｉ，ｊ）に注目して説明を行う。なお、以下においては、ｉ行目の画素３５＿（ｉ，ｊ）がすべて黒表示になる場合について説明する。
【０２４１】
まず、アドレス期間の表示装置の駆動方法について説明する。１フレーム期間のアドレス期間が開始すると、図４７（Ａ）に示すように、１行目からｍ行目まで行ごとに順番に画素を走査していく。ｉ行目の画素３５＿（ｉ，ｊ）が選択されると、配線ＳＬ＿ｉに選択信号が入力され、トランジスタ３２がオン状態となる。トランジスタ３２がオン状態となると、配線ＩＬ＿ｊとトランジスタ３１のソース又はドレインの一方（以下、トランジスタ３１のソースと呼ぶ場合がある）が導通し、トランジスタ３１のソースに配線ＩＬ＿ｊの電位が与えられる。なお、配線ＩＬ＿ｊの電位は、発光素子３４が発光状態とならないような電位である。例えば、配線ＩＬ＿ｊの電位は、発光素子３４の共通電極の電位と同じ電位である。
【０２４２】
ここで、図１（Ｂ）において、読み出し回路２に用いられるオペアンプ６は、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。配線ＩＬ＿ｊがオペアンプ６の反転入力端子に電気的に接続されている場合、配線ＩＬ＿ｊの電位は、非反転入力端子の電位によって制御することができる。したがって、読み出し回路２は、配線ＩＬ＿ｊの電位を制御することができる機能を有しているとも言える。よって、上記において、読み出し回路２によって、配線ＩＬ＿ｊの電位を制御してもよい。
【０２４３】
その後、又は、同時に、配線ＧＬ＿ｉに選択信号が入力され、トランジスタ３０がオン状態となる。トランジスタ３０がオン状態となると、配線ＤＬ＿ｊとトランジスタ３１のゲートが導通する。ここで、配線ＤＬ＿ｊは画素３５＿（ｉ，ｊ）の映像信号が与えられているため、トランジスタ３１のゲートに画素３５＿（ｉ，ｊ）の映像信号に対応する電位が与えられる。つまり、トランジスタ３１のゲート−ソース間に、配線ＤＬ＿ｊの電位と配線ＩＬ＿ｊの電位との間の電圧が供給される。
【０２４４】
これにより、トランジスタ３１のゲート−ソース間の電位差が安定し、トランジスタ３１のゲート又は容量素子３３に保持された映像信号に応じた電流が、配線ＣＬ＿ｊから発光素子３４に供給することが可能となる。
【０２４５】
なお、配線ＧＬ＿ｉと配線ＣＬ＿ｊとが１本にまとめられている場合は、配線ＧＬ＿ｉと配線ＣＬ＿ｊとが、同時に選択される場合と同様の動作を行うこととなる。
【０２４６】
ｉ＋１行目の画素が選択されると、配線ＧＬ＿ｉ及び配線ＳＬ＿ｉに入力されていた選択信号が供給されなくなり、配線ＧＬ＿ｉ及び配線ＳＬ＿ｉには、非選択信号が供給される。その結果、トランジスタ３０及びトランジスタ３２がオフ状態となる。これにより、トランジスタ３１のゲート−ソース間の電位差が保持されて、次のフレームで画素３５＿（ｉ，ｊ）が選択されるまで発光素子３４の発光状態又は非発光状態が維持される。そして、トランジスタ３１のゲート―ソース間の電圧に応じた電流が、トランジスタ３１から発光素子３４に供給される。そのため、映像信号に応じた画像を表示することが可能となる。仮に、配線ＤＬ＿ｊから供給された映像信号が黒表示の信号の場合には、トランジスタ３１には電流が流れず、発光素子３４にも電流が流れない。その結果、画素３５＿（ｉ，ｊ）は黒表示、又は、非表示状態となる。
【０２４７】
続いて、１フレーム目のブランキング期間の表示装置の駆動方法について説明する。図４７（Ｂ）に表示装置の駆動方法の一例のフローチャートを示す。図４７（Ｂ）に示す表示装置の駆動方法は、ステップ１乃至ステップ３を有する。
【０２４８】
まず、ステップ１を説明する。ステップ１では、全ての画素が黒表示の行を選択して、選択した行に電流特性の情報を読み出すための信号（以下、読み出し用の信号と呼ぶ場合がある。）を入力する動作が行われる。
【０２４９】
ブランキング期間が開始すると、図４７（Ａ）に示すように、１行目からｍ行目まで行ごとに順番に走査していく。ただし、画素は、対象の行以外では、選択されない。つまり、対象の行以外は、選択信号は供給されず、非選択信号が供給される。
【０２５０】
１行目からｍ行目まで行ごとに順番に走査していくのは、例えば、ゲート線駆動回路がシフトレジスタ回路を有する場合である。１行目からｍ行目まで行ごとに順番に走査するのは、あくまでもゲート線駆動回路の中のみであり、ゲート線駆動回路から、全ての画素に、選択信号が供給されるわけではない。あくまでも、黒表示の行のみ、選択信号が供給される。これにより、黒表示の行以外の行の画素に保存された信号が保持され続けることとなる。なお、ゲート線駆動回路として、デコーダ回路などが使用されている場合には、任意の順序で、任意の行を選択できる。したがって、その場合には、ブランキング期間において、ゲート線駆動回路が１行目からｍ行目まで行ごとに順番に走査する必要はない。走査せずに、所定の行（黒表示の行）のみをすぐに選択して、読み出し用の信号を画素に入力すればよい。なお、選択する行は、１行のみであることが望ましい。これにより、信号が混じってしまうことを防ぐことができる。
【０２５１】
ｉ行目の画素が選択されると、配線ＳＬ＿ｉに選択信号が入力され、トランジスタ３２がオン状態となる。トランジスタ３２がオン状態となると、配線ＩＬ＿ｊとトランジスタ３１のソースが導通し、トランジスタ３１のソースに配線ＩＬ＿ｊの電位が与えられる。なお、配線ＩＬ＿ｊの電位は読み出し回路２で設定することができる。
【０２５２】
このとき、配線ＩＬ＿ｊの電位は、共通電位より低い、又は共通電位と同程度とすることが好ましい。このように配線ＩＬ＿ｊの電位を設定することにより、発光素子３４に逆方向のバイアス電圧が印加されるか、バイアス電圧が印加されない状態とすることができ、ｉ行目の画素の黒表示の状態を維持することができる。また、少なくともステップ３まで黒表示の状態を維持できるように、発光素子３４に順方向のバイアス電圧が印加されるとしても、配線ＩＬ＿ｊと共通電位の電位差は、微弱な電位差に抑えるものとする。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とする。そして、トランジスタ３１を流れる電流は、発光素子３４には流れず、配線ＩＬ＿ｊの方へ流れるための準備が整う。
【０２５３】
その後、又は、同時に、配線ＧＬ＿ｉに選択信号が入力され、トランジスタ３０がオン状態となる。トランジスタ３０がオン状態となると、配線ＤＬ＿ｊとトランジスタ３１のゲートが導通する。ここで、配線ＤＬ＿ｊは読み出し用の信号が与えられているため、トランジスタ３１をオン状態とすることができる。
【０２５４】
ここで、ｉ行以外の行については、読み出し用の信号が入力されないように、トランジスタ３０をオフ状態のままにしておける信号を配線ＧＬに入力しておく。そのため、ｉ行以外の行の画素内では、アドレス期間中に入力された映像信号が維持される。
【０２５５】
次に、選択した行のトランジスタ３１（駆動用トランジスタ）の電流特性の情報を読み出し回路で読み出す、ステップ２について説明する。ステップ１が終わると、走査がｉ行目からｉ＋１行目に移るので、配線ＧＬ＿ｉに入力されていた選択信号がなくなり、トランジスタ３０がオフ状態になる。これにより、ステップ１でトランジスタ３１のゲートに入力した読み出し用の信号が維持される。
【０２５６】
これに対して、トランジスタ３２はステップ２の間もオン状態としなければならない。このため、配線ＳＬ＿ｉには、ステップ２においても引き続きステップ１と同様にトランジスタ３２がオン状態となる信号が入力され続ける必要がある。例えば、配線ＳＬにラッチ回路を接続し、ステップ１の時の入力信号をステップ２においても保持できるようにしてやればよい。
【０２５７】
なお、ゲート線駆動回路において、デコーダ回路などが採用されている場合には、配線ＳＬにラッチ回路などを接続しなくても、デコーダ回路に入力される信号を制御することによって、配線ＳＬ＿ｉに、選択信号を供給し続けることは可能である。
【０２５８】
このようにトランジスタ３０をオフ状態に、トランジスタ３１及びトランジスタ３２をオン状態にしてやることにより、配線ＣＬ＿ｊがトランジスタ３１及びトランジスタ３２を介して読み出し回路２と導通状態となる。そして、トランジスタ３１に供給された読み出し用の信号の大きさに応じて、トランジスタ３１から、配線ＩＬ＿ｊ、及び読み出し回路２へ、電流が出力される。これにより、画素３５＿（ｉ，ｊ）のトランジスタ３１の電流特性の情報を読み出し回路２で読み出すことができる。
【０２５９】
また、ステップ２の間もトランジスタ３０をオン状態としておき、配線ＤＬ＿ｊには、読み出し用の信号が与えられ続けておいてもよい。その場合、例えば、配線ＩＬ＿ｊに、一旦、トランジスタ３１がオンするような電位を供給する。その後、配線ＩＬ＿ｊをフローティング状態としてもよい。その結果、配線ＩＬ＿ｊの電位が徐々に上がっていく。そして、トランジスタ３１がオフするような電位、つまり、トランジスタ３１のゲート−ソース間電圧が、トランジスタ３１のしきい値電圧に近くなると、トランジスタ３１がオフする。その結果、配線ＩＬ＿ｊの電位の上昇が止まる。このときの電位、つまり、トランジスタ３１のソースの電位を、読み出し回路２で読み出してもよい。その結果、トランジスタ３１のしきい値電圧を読み出すことができる。なお、トランジスタ３１のソースの電位を読み出す場合、トランジスタ３１がオフ状態となる前の電位を読み出してもよい。
【０２６０】
ここで、トランジスタ３１の電流特性の情報としては、各画素におけるトランジスタ３１の電流特性のばらつきに関する情報ならばどのような情報でもよい。例えば、トランジスタ３１の電流値でもよいし、トランジスタ３１のしきい値電圧でもよい。なお、電流値を読み出せば、その大きさから、しきい値電圧、移動度、チャネル長、又は、チャネル幅などの少なくとも一つが、どのようにばらついているのか、又は、劣化しているのか、を知ることができる。例えば、読み出す情報が電流値である場合、その電流は、ステップ１において入力された読み出し用の信号に応じた大きさを有する。
【０２６１】
読み出せるトランジスタの電流特性の情報は、読み出し回路２の回路構成により異なる。上述の具体的な構成例として挙げた読み出し回路を用いることにより、少なくとも２種類以上から選択してトランジスタの電流特性の情報を取得することができる。これらの情報は互いに関連しているため、複数種類のデータを取得することで、駆動トランジスタのしきい値電圧のばらつきをより確実に補正することができる。
【０２６２】
次に、選択された行に黒表示用の信号を入力して黒表示にする、ステップ３について説明する。ステップ１で入力された読み出し用の信号はトランジスタ３１をオン状態にする信号であり、この信号が入力された状態でトランジスタ３２をオフ状態とすると、発光素子３４に順方向のバイアス電圧が印加されて発光状態となってしまう。これを防ぐためステップ３で選択された行に黒表示用の信号の入力を行う。
【０２６３】
黒表示用の信号の入力のために、再度１行目からｍ行目まで行ごとに順番に走査していく。ただし、画素は、対象の行以外では、選択されない。つまり、対象の行以外は、選択信号は供給されず、非選択信号が供給される。
【０２６４】
なお、ステップ１の場合と同様に、ステップ３の場合においても、１行目からｍ行目まで行ごとに順番に走査していくのは、例えば、ゲート線駆動回路がシフトレジスタ回路を有する場合である。１行目からｍ行目まで行ごとに順番に走査するのは、あくまでもゲート線駆動回路の中のみであり、ゲート線駆動回路から、全ての画素に、選択信号が供給されるわけではない。あくまでも、黒表示の行のみ、選択信号が供給される。これにより、黒表示の行以外の行の画素に保存された信号が保持され続けることとなる。なお、ゲート線駆動回路として、デコーダ回路などが使用されている場合には、任意の順序で、任意の行を選択できる。したがって、その場合には、ゲート線駆動回路が１行目からｍ行目まで行ごとに順番に走査する必要はない。走査せずに、所定の行（黒表示の行）のみをすぐに選択して、黒表示用の信号を画素に入力すればよい。
【０２６５】
そして、ｉ行目の画素が選択されると、対象の行である配線ＧＬ＿ｉに、選択信号を入力してトランジスタ３０をオン状態とする。配線ＤＬ＿ｊには、トランジスタ３１がオフ状態となる、黒表示用の信号が入力されているので、当該信号がトランジスタ３１のゲートに与えられ、トランジスタ３１はオフ状態となる。
【０２６６】
なお、このとき、配線ＳＬ＿ｉには、トランジスタ３２がオン状態となる選択信号が供給されている。その結果、配線ＩＬ＿ｊを介してトランジスタ３１のゲート−ソース間に、トランジスタ３１がオフ状態となるような電圧を供給することができる。
【０２６７】
ここで、読み出し回路２に用いられるオペアンプ６は、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。配線ＩＬ＿ｊがオペアンプ６の反転入力端子に電気的に接続されている場合、配線ＩＬ＿ｊの電位は、非反転入力端子の電位によって制御することができる。よって、上記において、読み出し回路２によって、配線ＩＬ＿ｊの電位を制御してもよい。
【０２６８】
その後、配線ＳＬ＿ｉにトランジスタ３２がオフ状態となる非選択信号を与えて、トランジスタ３２をオフ状態にする。同様に、配線ＧＬ＿ｉにトランジスタ３０がオフ状態となる非選択信号を与えて、トランジスタ３０をオフ状態にする。このようにしてステップ３から次のフレームの画素の走査までｉ行目の画素３５＿（ｉ，ｊ）の非発光状態を維持することができる。
【０２６９】
図４７（Ａ）に示すように、ステップ３が終わると、図４２（Ｂ）に示す表示装置は１フレーム期間を終わらせ、次のフレームの表示を開始する。ここで、ステップ２で読み出されたトランジスタ３１の電流特性の情報に従って、トランジスタ３１の電流特性のばらつきを補正した映像信号を作成し、対応する画素に入力することができる。その結果、トランジスタのばらつき、又は、劣化の影響を低減することができる。
【０２７０】
なお、ｉ行目以外にも１行すべての画素が黒表示の行が複数ある場合、図４７（Ｂ）に示すように、ブランキング期間中に複数回ステップ１及びステップ２を繰り返してもよい。又は、１つのフレーム期間内においては、何れか一つの行のみを対象にして、ステップ１からステップ３を実行してもよい。他の行は、次以降のフレーム期間において、ステップ１からステップ３を実行してもよい。
【０２７１】
また、画像の表示を始めてから一度も１行すべての画素が黒表示にならなかった行については、例えば、表示装置の電源が切られる際、表示装置の電源が入力された直後、所定の期間中に表示装置が使用されていないとき、深夜、又は、早朝などの少なくとも一つに当該行のトランジスタ３１の電流特性の情報を読み取っておくことが好ましい。
【０２７２】
以上の駆動方法を用いて本実施の形態に示す表示装置の各画素の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
【０２７３】
これにより、表示ムラの少ない表示装置を実現できる。又は、これにより、綺麗な表示を行うことができる表示装置を実現できる。又は、これにより、トランジスタの特性ばらつきの影響を低減することができる半導体装置を実現できる。又は、これにより、トランジスタのしきい値電圧のばらつきの影響を低減することができる半導体装置を実現できる。又は、これにより、トランジスタの移動度のばらつきの影響を低減することができる半導体装置を実現できる。
【０２７４】
また、本実施の形態に示す表示装置を組み込んだ製品について、出荷前検査を行うとき、製品の表示検査をしながら、製品の画素の発光輝度のばらつきの補正を行うことができる。よって、製品の出荷前の検査期間を短縮することができるので、製品のコストダウンを図ることができる。
【０２７５】
また、上記の表示装置の駆動方法は、出荷した後の製品においても、電源を入れて画像を表示するたびに行われる。よって、製品出荷後の経時的な劣化などによる発光輝度のばらつきについても、自動的に補正を行うことができる。これにより、製品寿命の延長を図ることができる。
【０２７６】
なお、上記の表示装置の駆動方法においては、ブランキング期間に電流特性の情報を読み出していたが、本実施の形態に示す表示装置の駆動方法は必ずしもこれに限られるものではない。例えば、表示画面が暗転して全画素が黒表示となっているとき、又は、動画特性を向上させるために、黒画面挿入を行っているとき、などに電流特性の情報の読み出しを行ってもよい。
【０２７７】
本実施の形態に示す表示装置の画素構造は図４４（Ａ）に示す構造に限られるものではない。例えば、図４４（Ａ）に示す画素３５＿（ｉ，ｊ）において、発光素子３４とトランジスタ３１の間にスイッチ３６を設ける構造としてもよい。その場合の回路図を、図４６（Ａ）及び図４６（Ｂ）に示す。図４６（Ａ）は図４４（Ａ）においてスイッチ３６を設けた場合を示し、図４６（Ｂ）は図４４（Ｂ）においてスイッチ３６を設けた場合を示している。ステップ１及びステップ２においてスイッチ３６を非導通状態としておくことにより、ステップ１及びステップ２の間、より確実に発光素子３４を非発光状態のまま維持しておくことができる。
【０２７８】
また、例えば、読み出し回路２に配線ＩＬを接続していない図４２（Ａ）、図４３（Ａ）の構造を用いてもよい。また、図４３（Ａ）の配線ＧＬと配線ＳＬを一種類の配線にまとめて、配線ＳＬ＿ｉ＋ＧＬ＿ｉとする構成として図４３（Ｂ）の構造を用いてもよい。
【０２７９】
＜特定の色相の画素から電流特性を読み出す構成例＞
図４２（Ｂ）及び図４４（Ａ）に示す表示装置の駆動方法においては、選択した行のすべての画素の電流特性の情報の読み出しを一括で行ったが、本実施の形態に示す表示装置の駆動方法はこれに限られるものではなく、選択した行の特定の画素から電流特性の情報の読み出しを行ってもよい。例えば、同じ行の特定の列の画素、又は、同じ行の特定の色相を表示する画素から電流特性の情報の読み出しを行ってもよい。
【０２８０】
同じ行の特定の色相を表示する画素から電流特性の情報の読み出しを行うことができる、駆動回路２１、回路部２２及び画素部２３の構成の一例について図４８を用いて説明する。なお、図４８では、配線ＤＬと配線ＩＬを３つの列に分けた場合の例を示したが、本発明の一態様は、これに限定されない。さらに多くの列ごとに分けてもよい。また、図４８では、読み出し回路２を駆動回路２１に設けた例を示したが、本発明の一態様は、これに限定されない。
【０２８１】
図４８に示す表示装置は、一例として、画素部２３の同じ行に赤色を発色する画素、緑色を発色する画素及び青色を発色する画素が１ユニットになって一つの色を発色する構造となっている。また、駆動回路２１ではこの１ユニットに対して一種類の映像信号又は読み出し用の信号が与えられ、赤、緑、青の画素に対応した信号に分割される。また、回路部２２ではこの１ユニットに対して一つ読み出し回路２が設けられる。
【０２８２】
赤色を発色する画素３５＿１Ｒは、配線ＤＬ＿１Ｒ及びスイッチ３７＿１Ｒを介して駆動回路２１から信号が入力され、配線ＩＬ＿１Ｒ及びスイッチ３８＿１Ｒを介して読み出し回路２＿１と電気的に接続されている。同様に、緑色を発色する画素３５＿１Ｇは、配線ＤＬ＿１Ｇ及びスイッチ３７＿１Ｇを介して駆動回路２１から信号が入力され、配線ＩＬ＿１Ｇ及びスイッチ３８＿１Ｇを介して読み出し回路２＿１と電気的に接続されている。同様に、青色を発色する画素３５＿１Ｂは、配線ＤＬ＿１Ｂ及びスイッチ３７＿１Ｂを介して駆動回路２１から信号が入力され、配線ＩＬ＿１Ｂ及びスイッチ３８＿１Ｂを介して読み出し回路２＿１と電気的に接続されている。
【０２８３】
また、画素３５＿１Ｒ乃至画素３５＿１Ｂと隣接する列に設けられた画素３５＿２Ｒ乃至画素３５＿２Ｂも同様の構成を有する。この場合、赤色を発色する画素３５＿２Ｒは、配線ＤＬ＿２Ｒ及びスイッチ３７＿２Ｒを介して駆動回路２１から信号が入力され、配線ＩＬ＿２Ｒ及びスイッチ３８＿２Ｒを介して読み出し回路２＿２と電気的に接続されている。同様に、緑色を発色する画素３５＿２Ｇは、配線ＤＬ＿２Ｇ及びスイッチ３７＿２Ｇを介して駆動回路２１から信号が入力され、配線ＩＬ＿２Ｇ及びスイッチ３８＿２Ｇを介して読み出し回路２＿２と電気的に接続されている。同様に、青色を発色する画素３５＿２Ｂは、配線ＤＬ＿２Ｂ及びスイッチ３７＿２Ｂを介して駆動回路２１から信号が入力され、配線ＩＬ＿２Ｂ及びスイッチ３８＿２Ｂを介して読み出し回路２＿２と電気的に接続されている。
【０２８４】
スイッチ３７＿１Ｒ及びスイッチ３７＿２Ｒは行方向に延設して設けられた配線ＳＷ１＿Ｒによって制御される。また、スイッチ３７＿１Ｇ及びスイッチ３７＿２Ｇは行方向に延設して設けられた配線ＳＷ１＿Ｇによって制御される。また、スイッチ３７＿１Ｂ及びスイッチ３７＿２Ｂは行方向に延設して設けられた配線ＳＷ１＿Ｂによって制御される。また、スイッチ３８＿１Ｒ及びスイッチ３８＿２Ｒは行方向に延設して設けられた配線ＳＷ２＿Ｒによって制御される。また、スイッチ３８＿１Ｇ及びスイッチ３８＿２Ｇは行方向に延設して設けられた配線ＳＷ２＿Ｇによって制御される。また、スイッチ３８＿１Ｂ及びスイッチ３８＿２Ｂは行方向に延設して設けられた配線ＳＷ２＿Ｂによって制御される。
【０２８５】
このような構成の表示装置を用いることによって、同じ行の特定の色相を表示する画素から電流特性の情報の読み出しを行うことができる。例えば、同じ行の赤色を発色する画素（図４８中では画素３５＿１Ｒ及び画素３５＿２Ｒ）のみに読み出し用の信号を入力し、同じ行の赤色を発色する画素のみから電流特性の情報を読み出すことができる。
【０２８６】
このような構造とすることによって、画素と一対一で設けていた回路（例えば読み出し回路など）を３個の画素の１ユニットに対して１個だけ設ければよくなるので、当該回路の占有面積を低減することができる。なお、図４８では、３個の画素で１ユニットとなっていたが、本発明の一態様は、これに限定されない。さらに多くの画素で１ユニットとなるようにしてもよい。
【０２８７】
なお、図４８に示す表示装置では、駆動回路２１及び回路部２２の両方に、スイッチを設けて特定の色相の画素ごとに処理を分割できるようにしたが、本実施の形態に示す表示装置はこれに限られるものではない。駆動回路２１又は回路部２２のいずれか一方のみにスイッチを設ける構成としてもよい。また、配線ＳＷ１＿Ｒと配線ＳＷ２＿Ｒなど同じ画素に電気的に接続されたスイッチを制御する配線を電気的に接続させる、又は配線信号を同期させる構造としてもよい。
【０２８８】
＜出力制御回路の構成例＞
図４２（Ｂ）及び図４４（Ａ）に示す表示装置の駆動方法において、１行目から順番に走査して１行すべてが黒表示の行を選択して電流特性の情報を読み出している。このような駆動方法を用いる場合、駆動回路２０から出力された信号を制御する出力制御回路を設けるのが好ましい。出力制御回路の構成の一例について図４９（Ａ）及び図４９（Ｂ）を用いて説明する。図４９（Ａ）は表示装置の駆動回路２０、出力制御回路３９及び画素部２３を示しており、図４９（Ｂ）は、図４９（Ａ）中に示されるラッチ回路４０の構成の一例を示している。
【０２８９】
図４９（Ａ）に示す表示装置は、駆動回路２０と画素部２３の間に出力制御回路３９を設ける構成となっている。駆動回路２０と電気的に接続された配線ＳＬ＿ｉは、出力制御回路３９において二股に分かれており、一方はラッチ回路４０及びスイッチ４１を介して行方向に延設され、他方はスイッチ４２を介して行方向に延設されている。配線ＳＬ＿ｉはスイッチ４１及びスイッチ４２を介して合流し、画素部２３に向かって行方向に延設して設けられている。
【０２９０】
図４９（Ｂ）に示すように、ラッチ回路４０は、スイッチ４３、インバータ４４、インバータ４５及びインバータ４６を有している。スイッチ４３は、一方の端子が配線ＳＬ＿ｉと電気的に接続され、他方の端子がインバータ４４の入力端子、及びインバータ４５の出力端子と電気的に接続されている。インバータ４４は、出力端子がインバータ４５の入力端子、及びインバータ４６の入力端子と電気的に接続されている。インバータ４６の出力端子はスイッチ４１の一方の端子と電気的に接続されている。スイッチ４３は列方向に延設して設けられた配線ＳＷ３によって制御される。
【０２９１】
通常の表示においては、スイッチ４１を非導通状態、スイッチ４２を導通状態として駆動回路２０から信号を出力する。ブランキング期間において黒表示の行を選択するときには、スイッチ４１を導通状態、スイッチ４２を非導通状態として駆動回路２０から信号を出力する。
【０２９２】
さらにブランキング期間において黒表示の行を選択するときには、配線ＳＷ３によってスイッチ４３を導通状態にする。これによりステップ１において、配線ＳＬ＿ｉに入力された信号をラッチ回路４０に保持することができる。よって、ｉ＋１行目が選択されて駆動回路２０から配線ＳＬ＿ｉに入力される信号が途切れても、ラッチ回路４０に保持された信号が配線ＳＬ＿ｉを介することによってトランジスタ３２をオン状態にしておくことができる。
【０２９３】
なお、図４９に示す表示装置では、配線ＳＬについて出力制御回路３９を介して信号を出力する例を示したが、本実施の形態に示す表示装置はこれに限られるものではない。例えば、配線ＳＬに加えて配線ＧＬも出力制御回路３９を介して出力できるようにしてもよい。
【０２９４】
なお、本実施の形態に示す表示装置において、配線ＧＬについては、ラッチ回路４０を用いて信号を保持しなくても上記の駆動方法を用いることができるので、ラッチ回路４０を用いない構成としてもよい。
【０２９５】
また、本実施の形態に示す表示装置は必ずしも出力制御回路３９を用いなくてもよい。例えば、デコーダなどを用いて駆動回路２０の信号を好きな行に選択的に出力できる場合、出力制御回路３９を用いない構成とすることができる。
【０２９６】
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施の形態の一部又は全部は、他の実施の形態の一部また全部と、自由に組み合わせること、適用すること、置き換えることで実施できる。
【０２９７】
（実施の形態２）
＜表示装置の変形例１＞
本実施の形態では、実施の形態１とは異なる態様の表示装置の構成及び駆動方法について、説明する。
【０２９８】
本実施の形態に係る表示装置の画素構造について図４３（Ａ）に示す。なお、本実施の形態に示す表示装置は、図４２（Ｂ）で示す表示装置と同様に、（ｍ×ｎ）個の画素２９＿（ｉ，ｊ）を有する画素部２３、各種周辺回路、及び各種配線を有しており、周辺回路及び配線などの符号は共通のものを用いる。
【０２９９】
ただし、画素構造が実施の形態１と異なっているため、周辺回路及び配線の構成も図４２（Ｂ）で示したものと一部異なっている。具体的には、図４２（Ａ）及び図４３（Ａ）のとおり、配線ＩＬが行方向に延設して設けられている点、及び回路部２２が配線ＩＬと電気的に接続されていない点である。また、図４２（Ａ）の画素１は、画素２９＿（ｉ，ｊ）として扱うものとする。
【０３００】
図４３（Ａ）にｉ行（ｉは１以上ｍ以下の整数）ｊ列（ｊは１以上ｎ以下の整数）の画素２９＿（ｉ，ｊ）の構成を示す。画素２９＿（ｉ，ｊ）は、トランジスタ２４、トランジスタ２５、トランジスタ２６、発光素子２８及び容量素子２７を有している。画素２９＿（ｉ，ｊ）が有するこれらの素子は、配線ＧＬ＿ｉ、配線ＳＬ＿ｉ、配線ＤＬ＿ｊ、配線ＣＬ＿ｊ及び配線ＩＬ＿ｉとそれぞれ電気的に接続されている。なお、図４３（Ａ）では、配線ＣＬは列方向に延設して設けられ、配線ＩＬは行方向に延設して設けられているが、これに限られることなく、延設する方向を適宜変えてもよい。
【０３０１】
具体的な画素２９＿（ｉ，ｊ）の接続関係は、以下のようになる。トランジスタ２４のゲートは、配線ＧＬ＿ｉと電気的に接続され、トランジスタ２４のソース又はドレインの一方は、配線ＤＬ＿ｊと電気的に接続され、トランジスタ２４のソース又はドレインの他方は、発光素子２８の電極の一方（以下、画素電極と呼ぶ場合がある。）と電気的に接続されている。トランジスタ２５のゲートは、トランジスタ２６のソース又はドレインの一方と電気的に接続され、トランジスタ２５のソース又はドレインの一方は、配線ＣＬ＿ｊと電気的に接続され、トランジスタ２５のソース又はドレインの他方（以下、トランジスタ２５のソースと呼ぶ場合がある）は、発光素子２８の電極の一方と電気的に接続されている。トランジスタ２６のゲートは、配線ＳＬ＿ｉと電気的に接続され、トランジスタ２６のソース又はドレインの他方は、配線ＩＬ＿ｉと電気的に接続されている。発光素子２８は、電極の他方（以下、共通電極と呼ぶ場合がある。）に共通電位が与えられる。
【０３０２】
また、配線ＤＬ＿ｊは、回路部２２に含まれる読み出し回路２と電気的に接続されている。ただし、本発明の実施の形態はこれに限定されず、読み出し回路２が駆動回路２１の内部にあってもよい。
【０３０３】
また、容量素子２７の電極の一方は、トランジスタ２６のソース又はドレインの一方、及びトランジスタ２５のゲートと電気的に接続され、容量素子２７の電極の他方は、トランジスタ２５のソース又はドレインの他方、トランジスタ２４のソース又はドレインの他方、及び発光素子２８の画素電極と電気的に接続されている。このように容量素子２７を設けることで、トランジスタ２５のゲートに多くの電荷を保持することができ、映像情報の保持期間をより長くすることができる。
【０３０４】
なお、容量素子２７は必ずしも設ける必要はなく、例えば、トランジスタ２５の寄生容量が大きい場合は、当該寄生容量で容量素子２７の代替とすることができる。
【０３０５】
配線ＣＬは、発光素子２８に電流を供給する高電位電源線として機能する。また、配線ＩＬは、アナログ的に電位を変更できるようにしてもよい。
【０３０６】
なお、配線ＧＬと配線ＳＬを一種類の配線にまとめる構成としてもよい。その場合の回路図を図４３（Ｂ）に示す。一種類の配線にまとめる場合には、配線ＧＬと配線ＳＬとを同時にオン状態、又はオフ状態にする場合と同等となる。したがって、配線ＧＬと配線ＳＬとを同時にオン状態、又はオフ状態にするような駆動方法を採用する場合には、配線ＧＬと配線ＳＬを一種類の配線にまとめることができる。
【０３０７】
なお、トランジスタ２４乃至トランジスタ２６の構成については、トランジスタ３０乃至トランジスタ３２についての記載を参酌することができる。また、発光素子２８については、発光素子３４の記載を参酌することができる。
【０３０８】
本実施の形態において、図１（Ａ）及び図４２（Ａ）において、配線ＤＬは読み出し回路２と駆動回路２１に電気的に接続されている。具体的な構成の一例について、読み出し回路２ｄと駆動回路２１が電気的に接続されている構成について説明する。
【０３０９】
画像を表示する際には、スイッチ８、スイッチ９、及びスイッチ１２を導通状態とし、スイッチ１０、スイッチ１１、及びスイッチ１３を非導通状態として、駆動回路２１から配線ＤＬ＿ｊに映像信号を出力する。
【０３１０】
また本実施の形態は、上記の動作に限定されない。例えば、スイッチ８、スイッチ９、及びスイッチ１３を導通状態とし、スイッチ１０、スイッチ１１、及びスイッチ１２を非導通状態として、画像を表示させてもよい。
【０３１１】
画像の表示において、オペアンプ７は、非反転入力端子の電位と、反転入力端子の電位とが、等しくなるように動作する。したがって、反転入力端子の電位、つまり、配線ＤＬ＿ｊの電位は、非反転入力端子の電位によって制御することができる。
【０３１２】
ブランキング期間の際には、スイッチ１０、スイッチ１１、及びスイッチ１２を導通状態とし、スイッチ８、スイッチ９、及びスイッチ１３を非導通状態として、配線ＤＬ＿ｊから読み出し回路２ｄに読み出し用の信号を入力する。
【０３１３】
読み出し回路２ｄは、スイッチ１１及び１３を導通状態とし、スイッチ８乃至スイッチ１０、及びスイッチ１２を非導通状態とすることにより、積分回路として機能する。よって、読み出し回路２ｄは、配線ＤＬ＿ｊの電流の積分値を読み出すことができる。
【０３１４】
また、読み出し回路２ｄは、上記のスイッチングにおいて、容量素子１４を抵抗に変更することにより、電流電圧変換回路として機能する。よって、読み出し回路２ｄは、配線ＤＬ＿ｊの電流値を電圧値に変換して読み出すことができる。
【０３１５】
このように、読み出し回路２ｄは、トランジスタの電流特性の情報として、複数種類のデータを読み出すことができるので、より精度良くしきい値電圧のばらつきの補正を行うことができる。さらに読み出し回路２ｄは、複数種類のデータを読み出す機能をオペアンプ７の接続をスイッチングすることで実現している。
【０３１６】
よって、読み出し回路２の占有面積をほとんど増やさずに、しきい値電圧のばらつきの補正の精度を上げることができる。これにより、読み出し回路２が設けられる駆動回路部の占有面積を低減することができるため、表示装置の狭額縁化を図ることができる。
【０３１７】
次に、図４７と対応させながら、図４３（Ａ）に示す画素構成を有する表示装置の駆動方法の一例として、アドレス期間における動作を述べる。
【０３１８】
まず、配線ＧＬ＿ｉと配線ＳＬ＿ｉとが選択される。その結果、配線ＩＬ＿ｉと配線ＤＬ＿ｊとの間の電圧が、容量素子２７、すなわち、トランジスタ２５のゲート−ソース間に入力される。このとき、配線ＤＬ＿ｊの電位が映像信号に応じて変化する。
【０３１９】
なお、このとき、配線ＤＬ＿ｊの電位は、映像信号によらず、発光素子２８が発光しないような電位となっている。例えば、配線ＤＬ＿ｊの電位は、最も高い場合であっても、発光素子２８のカソードの電位と同等となっている。
【０３２０】
なお、配線ＤＬ＿ｊの電位が低いため、配線ＩＬ＿ｉの電位も低くなる。例えば、配線ＩＬ＿ｉの電位は、配線ＣＬ＿ｊの電位よりも低い。
【０３２１】
なお、配線ＧＬ＿ｉと配線ＳＬ＿ｉと、は、同時に選択状態とならなくてもよい。
【０３２２】
そして、配線ＧＬ＿ｉと配線ＳＬ＿ｉと、が非選択となる。その結果、トランジスタ２５のゲート−ソース間電圧に応じた電流が、トランジスタ２５から発光素子２８に供給されて、表示動作が行われる。
【０３２３】
なお、配線ＧＬ＿ｉと配線ＳＬ＿ｉとは、同時に非選択状態とならなくてもよい。
【０３２４】
上記の動作を、各行を選択して走査しながら、順次実行する。これにより、アドレス期間の動作が終了する。
【０３２５】
次に、図４７と対応させながら、図４３（Ａ）に示す画素構成を有する表示装置の駆動方法の一例として、ブランキング期間における電流特性のばらつきの補正方法について説明する。なお、以下においては、ｉ行目の画素２９＿（ｉ，ｊ）がすべて黒表示になる場合について説明する。
【０３２６】
ブランキング期間が開始すると、図４７（Ａ）に示すように、１行目からｍ行目まで行ごとに順番に走査していく。ただし、画素には、対象の行以外は、選択されない。つまり、対象の行以外は、選択信号は供給されず、非選択信号が供給される。
【０３２７】
まず、全ての画素が黒表示の行を選択して読み出し用の信号を入力する、ステップ１について説明する。ｉ行目の画素が選択されると、配線ＳＬ＿ｉに選択信号が入力され、トランジスタ２６がオン状態となる。トランジスタ２６がオン状態となると、配線ＩＬ＿ｉとトランジスタ２５のゲートが導通し、トランジスタ２５のゲートに配線ＩＬ＿ｉの電位が与えられる。
【０３２８】
その後、又は、同時に、配線ＧＬ＿ｉに選択信号が入力され、トランジスタ２４がオン状態となる。トランジスタ２４がオン状態となると、配線ＤＬ＿ｊとトランジスタ２５のソースが導通する。ここで、配線ＤＬ＿ｊは読み出し用の信号が与えられているため、トランジスタ２５のゲート−ソース間の電位差がトランジスタ２５のしきい値電圧よりも大きくなり、トランジスタ２５をオン状態とすることができる。
【０３２９】
このとき、配線ＤＬ＿ｊの電位は、共通電位より低い、又は共通電位と同程度とすることが好ましい。このように配線ＤＬ＿ｊの電位を設定することにより、発光素子２８に逆方向のバイアス電圧が印加されるか、バイアス電圧が印加されない状態とすることができ、ｉ行目の画素の黒表示の状態を維持することができる。また、少なくともステップ３まで黒表示の状態を維持できるように、発光素子２８に順方向のバイアス電圧が印加されるとしても、配線ＤＬ＿ｊと共通電位の電位差は、微弱な電位差に抑えるものとする。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とする。そして、トランジスタ２５を流れる電流は、発光素子２８には流れず、配線ＤＬ＿ｊの方へ流れるための準備が整う。
【０３３０】
ここで、ｉ行以外の行については、読み出し用の信号が入力されないように、トランジスタ２４をオフ状態のままにしておける信号を配線ＧＬに入力しておく。
【０３３１】
次に、トランジスタ２５（駆動用トランジスタ）の電流特性の情報を読み出す、ステップ２について説明する。ステップ１が終わると、走査がｉ行目からｉ＋１行目に移るので、配線ＳＬ＿ｉに入力されていた選択信号がなくなり、トランジスタ２６がオフ状態になる。これにより、ステップ１でトランジスタ２５のゲートに入力された配線ＩＬ＿ｉの電位が維持される。
【０３３２】
これに対して、トランジスタ２４はステップ２の間もオン状態としなければならない。このため、配線ＧＬ＿ｉには、ステップ２においても引き続きステップ１と同様にトランジスタ２４がオン状態となる信号が入力され続ける必要がある。例えば、配線ＧＬにラッチ回路を接続し、ステップ１の時の入力信号をステップ２においても保持できるようにしてやればよい。
【０３３３】
なお、ゲート線駆動回路において、デコーダ回路などが採用されている場合には、配線ＧＬにラッチ回路などを接続しなくても、デコーダ回路に入力される信号を制御することによって、配線ＧＬ＿ｉに、選択信号を供給し続けることは可能である。
【０３３４】
なお、ステップ２の間もトランジスタ２６をオン状態としておいてもよい。
【０３３５】
このようにトランジスタ２６をオフ状態に、トランジスタ２４及びトランジスタ２５をオン状態にしてやることにより、配線ＣＬ＿ｊがトランジスタ２５及びトランジスタ２４を介して読み出し回路２と導通状態となる。そして、トランジスタ２５に供給された読み出し用の信号の大きさに応じて、トランジスタ２５から、配線ＤＬ＿ｊ、及び読み出し回路２へ、電流が出力される。これにより、画素２９＿（ｉ，ｊ）のトランジスタ２５の電流特性の情報を読み出し回路２で読み出すことができる。
【０３３６】
また、ステップ２の間もトランジスタ２６をオン状態としておいてもよい。その場合、例えば、配線ＤＬ＿ｊに、一旦、トランジスタ２５がオンするような電位を供給する。その後、配線ＤＬ＿ｊをフローティング状態としてもよい。その結果、配線ＤＬ＿ｊの電位が徐々に上がっていく。そして、トランジスタ２５がオフするような電位、つまり、トランジスタ２５のゲート−ソース間電圧が、トランジスタ２５のしきい値電圧に近くなると、トランジスタ２５がオフする。その結果、配線ＤＬ＿ｊの電位の上昇が止まる。このときの電位、つまり、トランジスタ２５のソースの電位を、読み出し回路２で読み出してもよい。その結果、トランジスタ２５のしきい値電圧を読み出すことができる。なお、トランジスタ２５のソースの電位を読み出す場合、トランジスタ２５がオフ状態となる前の電位を読み出してもよい。
【０３３７】
ここで、トランジスタ２５の電流特性の情報としては、各画素におけるトランジスタ２５の電流特性のばらつきに関する情報ならばどのような情報でもよい。例えば、トランジスタ２５の電流値でもよいし、トランジスタ２５のしきい値電圧でもよい。
【０３３８】
次に、選択された行に黒表示用の信号を入力して黒表示にする、ステップ３について説明する。ステップ１で入力された読み出し用の信号はトランジスタ２５をオン状態にする信号であり、この信号が入力された状態でトランジスタ２４をオフ状態とすると、発光素子２８に順方向のバイアス電圧が印加されて発光状態となってしまう。
【０３３９】
これを防ぐために、再度１行目からｍ行目まで行ごとに順番に走査していく。ただし、画素には、対象の行以外は、選択されない。つまり、対象の行以外は、選択信号は供給されず、非選択信号が供給される。そして、対象の行である配線ＧＬ＿ｉが選択された時、配線ＤＬ＿ｊに、トランジスタ２５がオフ状態となる、黒表示用の信号を入力する。当該信号がトランジスタ２５のソースに与えられ、トランジスタ２５のゲート−ソース間の電位差がトランジスタ２５のしきい値電圧よりも小さくなり、トランジスタ２５をオフ状態とすることができる。
【０３４０】
なお、このとき、配線ＳＬ＿ｉには、トランジスタ２６がオン状態となる選択信号が供給されている。その結果、トランジスタ２５のゲート−ソース間に、トランジスタ２５がオフ状態となるような電圧を供給することができる。
【０３４１】
このようにしてステップ３から次のフレームの画素の走査までｉ行目の画素２９＿（ｉ，ｊ）の非発光状態を維持することができる。
【０３４２】
図４７（Ａ）に示すように、ステップ３が終わると、図４２（Ａ）に示す表示装置は１フレーム期間を終わらせ、次のフレームの表示を開始する。ここで、ステップ２で読み出されたトランジスタ２５の電流特性の情報に従って、トランジスタ２５の電流特性のばらつきを補正した映像信号を作成し、対応する画素に入力することができる。その結果、トランジスタのばらつき、又は、劣化の影響を低減することができる。
【０３４３】
なお、ｉ行目以外にも１行すべての画素が黒表示の行が複数ある場合、図４７（Ｂ）に示すように、ブランキング期間中に複数回ステップ１及びステップ２を繰り返してもよい。または、１つのフレーム期間内においては、何れか一つの行のみを対象にして、ステップ１からステップ３を実行してもよい。他の行は、次以降のフレーム期間において、ステップ１からステップ３を実行してもよい。
【０３４４】
また、画像の表示を始めてから一度も１行すべての画素が黒表示にならなかった行については、例えば、表示装置の電源が切られる際などに当該行のトランジスタ２５の電流特性の情報を読み取っておくことが好ましい。
【０３４５】
以上の駆動方法を用いて本実施の形態に示す表示装置の画素間の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
【０３４６】
本実施の形態に示す表示装置の画素構造は図４３（Ａ）に示す構造に限られるものではない。例えば、図４３（Ａ）に示す画素２９＿（ｉ，ｊ）において、発光素子２８とトランジスタ２５の間にスイッチ４８を設ける構造としてもよい。その場合の回路図を、図５０（Ａ）及び図５０（Ｂ）に示す。図５０（Ａ）は図４３（Ａ）においてスイッチ４８を設けた場合を示し、図５０（Ｂ）は図４３（Ｂ）においてスイッチ４８を設けた場合を示している。ステップ１及びステップ２においてスイッチ４８を非導通状態としておくことにより、ステップ１及びステップ２の間、より確実に発光素子２８を非発光状態のまま維持しておくことができる。
【０３４７】
本実施の形態は、他の実施の形態の一部又は全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせること、適用すること、置き換えることで実施できる。
【０３４８】
（実施の形態３）
＜表示装置の変形例２＞
本実施の形態では、実施の形態１とは異なる態様の表示装置の構成及び駆動方法について、図５１（Ａ）及び図５１（Ｂ）を用いて説明する。
【０３４９】
本実施の形態に係る表示装置の画素構造について図５１（Ａ）に示す。なお、本実施の形態に示す表示装置は、図４２（Ｂ）で示す表示装置と同様に、（ｍ×ｎ）個の画素１７０を有する画素部２３、各種周辺回路、及び各種配線を有しており、周辺回路及び配線などの符号は共通のものを用いる。なお、図４２（Ｂ）の画素１は、画素１７０＿（ｉ，ｊ）として扱うものとする。
【０３５０】
図５１（Ａ）にｉ行（ｉは１以上ｍ以下の整数）ｊ列（ｊは１以上ｎ以下の整数）の画素１７０＿（ｉ，ｊ）の構成を示す。画素１７０＿（ｉ，ｊ）は、ｎチャネル型のトランジスタ１７１、ｐチャネル型のトランジスタ１７２、ｎチャネル型のトランジスタ１７３、発光素子１７４及び容量素子１７５を有している。画素１７０＿（ｉ，ｊ）が有するこれらの素子は、配線ＧＬ＿ｉ、配線ＳＬ＿ｉ、配線ＤＬ＿ｊ、配線ＣＬ＿ｊ及び配線ＩＬ＿ｊとそれぞれ電気的に接続されている。
【０３５１】
具体的な画素１７０＿（ｉ，ｊ）の接続関係は、以下のようになる。トランジスタ１７１のゲートは、配線ＧＬ＿ｉと電気的に接続され、トランジスタ１７１のソース又はドレインの一方は、配線ＤＬ＿ｊと電気的に接続され、トランジスタ１７１のソース又はドレインの他方は、トランジスタ１７２のゲートと電気的に接続されている。トランジスタ１７２のソース又はドレインの一方は、トランジスタ１７３のソース又はドレインの一方、及び発光素子１７４の電極の一方（以下、画素電極と呼ぶ場合がある。）と電気的に接続され、トランジスタ１７２のソース又はドレインの他方（以下、トランジスタ１７２のソースと呼ぶ場合がある）が、配線ＣＬ＿ｊと電気的に接続されている。トランジスタ１７３のゲートは配線ＳＬ＿ｉと電気的に接続され、トランジスタ１７３のソース又はドレインの他方は、配線ＩＬ＿ｊと電気的に接続されている。発光素子１７４は、電極の他方（以下、共通電極と呼ぶ場合がある。）に共通電位が与えられる。
【０３５２】
また、配線ＩＬ＿ｊは、回路部２２に含まれる読み出し回路２と電気的に接続されている。ただし、本発明の実施の形態はこれに限定されず、読み出し回路２が駆動回路２１の内部にあってもよい。
【０３５３】
また、容量素子１７５の電極の一方は、トランジスタ１７１のソース又はドレインの他方、及びトランジスタ１７２のゲートと電気的に接続され、容量素子１７５の電極の他方は、トランジスタ１７２のソース又はドレインの他方と電気的に接続されている。このように容量素子１７５を設けることで、トランジスタ１７２のゲートに多くの電荷を保持することができ、映像情報の保持期間をより長くすることができる。
【０３５４】
なお、容量素子１７５は必ずしも設ける必要はなく、例えば、トランジスタ１７２の寄生容量が大きい場合は、当該寄生容量で容量素子１７５の代替とすることができる。
【０３５５】
なお、トランジスタ１７１及びトランジスタ１７３の構成については、トランジスタ３０及びトランジスタ３２についての記載を参酌することができる。また、発光素子１７４については、発光素子３４の記載を参酌することができる。
【０３５６】
図５１（Ａ）に示す画素構造は、トランジスタ１７２がｐチャネル型である点、及びこれに伴い容量素子１７５の接続関係が異なっている点において、図４４（Ａ）に示す画素構造と異なっている。図５１（Ａ）に示す表示装置の駆動方法については、トランジスタ１７２のスイッチングの電位がトランジスタ３１と逆になっている点を考慮して、実施の形態１に記載の表示装置の駆動方法を参酌することができる。
【０３５７】
図５１（Ｂ）に図５１（Ａ）に示す画素構造とは異なる画素構造を示す。図５１（Ｂ）に示す画素構造は、配線ＣＬが行方向に延設して設けられている点において、図５１（Ａ）に示す画素構造とは異なり、他の構成については同様である。
【０３５８】
ここで、配線ＣＬを、電位をアナログ的に変更できるような構成とすることにより、配線ＧＬ及び配線ＳＬの電位の変化に合わせて配線ＣＬの電位を調節することができる。例えば、図４７（Ｂ）のステップ１及びステップ２において、図５１（Ａ）の配線ＣＬ＿ｊの電位を、共通電位より低く、又は共通電位と同程度にすることができる。このように配線ＣＬ＿ｊの電位を設定することにより、発光素子１７４に逆方向のバイアスが印加されるか、バイアスが印加されない状態とすることができ、ｉ行目の画素の黒表示の状態を維持することができる。また、少なくともステップ３まで黒表示の状態を維持できるように、発光素子１７４に順方向のバイアスが印加されるとしても、配線ＣＬ＿ｊと共通電位の電位差を、微弱な電位差に抑えることができる。微弱な電位差としては、数ボルト程度以下が好ましく、例えば、２ボルト以下、より好ましくは１ボルト以下とすればよい。
【０３５９】
以上の駆動方法を用いて本実施の形態に示す表示装置の画素間の駆動用トランジスタの電流特性のばらつきを補正することができる。この駆動方法においては、表示装置の表示動作と並行して駆動用トランジスタの電流特性のばらつきを補正することができる。
【０３６０】
本実施の形態に示す表示装置の画素構造は図５１（Ａ）及び図５１（Ｂ）に示す構造に限られるものではない。例えば、図５１（Ａ）及び図５１（Ｂ）に示す画素１７０＿（ｉ，ｊ）において、発光素子１７４とトランジスタ１７２の間にスイッチ１７６を設ける構造としてもよい。その場合の回路図を、図５２（Ａ）及び図５２（Ｂ）に示す。図５２（Ａ）は図５１（Ａ）においてスイッチ１７６を設けた場合を示し、図５２（Ｂ）は図５１（Ｂ）においてスイッチ１７６を設けた場合を示している。ステップ１及びステップ２において当該スイッチ１７６を非導通状態としておくことにより、ステップ１及びステップ２の間、より確実に発光素子１７４を非発光状態のまま維持しておくことができる。
【０３６１】
本実施の形態は、他の実施の形態の一部又は全部について、変更、追加、修正、削除、応用、上位概念化、又は、下位概念化したものに相当する。したがって、本実施の形態の一部又は全部は、他の実施の形態の一部又は全部と自由に組み合わせること、適用すること、置き換えることで実施できる。
【０３６２】
（実施の形態４）
＜表示装置の具体的な構成例＞
表示装置の構成の一例について説明する。図５３に、表示装置１８０の構成を、ブロック図で示す。なお、ブロック図では、構成要素を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の構成要素は機能ごとに切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【０３６３】
図５３に示す表示装置１８０は、画素３５を画素部２３に複数有するパネル１８５と、コントローラ１８６と、ＣＰＵ１８３と、画像処理回路１８２と、画像メモリ１８７と、メモリ１８８と、補正回路１８１と、を有する。また、パネル１８５は、駆動回路２０、駆動回路２１及び回路部２２を有する。なお、駆動回路２０、駆動回路２１、回路部２２、画素部２３及び画素３５については先の実施の形態の記載を参酌することができる。
【０３６４】
ＣＰＵ１８３は、外部から入力された命令、又はＣＰＵ１８３内に設けられたメモリに記憶されている命令をデコードし、表示装置１８０が有する各種回路の動作を統括的に制御することで、当該命令を実行する機能を有する。
【０３６５】
補正回路１８１は、実施の形態１に記載した方法によって、画素それぞれに含まれる駆動用トランジスタの電流特性の情報をもとに電流特性を補正するデータを生成する。メモリ１８８は、電流特性を補正するデータを記憶する機能を有する。
【０３６６】
画像メモリ１８７は、表示装置１８０に入力された画像データ１８９を記憶する機能を有する。なお、図５３では、画像メモリ１８７を１つだけ表示装置１８０に設ける場合を例示しているが、複数の画像メモリ１８７が表示装置１８０に設けられていても良い。例えば、赤、青、緑などの色相にそれぞれ対応する３つの画像データ１８９により、画素部２３にフルカラーの画像が表示される場合、各画像データ１８９に対応した画像メモリ１８７を、それぞれ設けるようにしても良い。
【０３６７】
画像メモリ１８７には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶回路を用いることができる。或いは、画像メモリ１８７に、ＶＲＡＭ（Ｖｉｄｅｏ  ＲＡＭ）を用いても良い。
【０３６８】
画像処理回路１８２は、ＣＰＵ１８３からの命令にしたがい、画像データ１８９の画像メモリ１８７への書き込みと、画像データ１８９の画像メモリ１８７からの読み出しをおこない、画像データ１８９から映像信号を生成する機能を有する。また、画像処理回路１８２は、ＣＰＵ１８３からの命令にしたがい、メモリ１８８に記憶されているデータを読み出し、当該データを用いて、映像信号の補正をおこなう機能を有する。
【０３６９】
コントローラ１８６は、映像信号が入力されると、パネル１８５の仕様に合わせて映像信号に信号処理を施した後、パネル１８５に供給する機能を有する。
【０３７０】
なお、コントローラ１８６は、駆動回路２０や駆動回路２１などの駆動に用いられる各種の駆動信号を、パネル１８５に供給する機能を有する。駆動信号には、駆動回路２１の動作を制御するスタートパルス信号ＳＳＰ、クロック信号ＳＣＫ、ラッチ信号ＬＰ、駆動回路２０の動作を制御するスタートパルス信号ＧＳＰ、クロック信号ＧＣＫなどが含まれる。
【０３７１】
なお、表示装置１８０は、表示装置１８０が有するＣＰＵ１８３に、データや命令を与える機能を有する入力装置を、有していても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネル、センサなどを用いることができる。
【０３７２】
＜トランジスタの構成例１＞
表示装置に含まれるトランジスタの一例として、図５４（Ａ）、図５４（Ｂ）、図５５（Ａ）、図５５（Ｂ）に、トップゲート構造のトランジスタを示す。
【０３７３】
図５５（Ａ）及び図５５（Ｂ）に駆動回路部（例えば、駆動回路２０、駆動回路２１、回路部２２及び読み出し回路２など）に設けられるトランジスタ３００Ｂ及び画素部２３に設けられるトランジスタ３００Ａの上面図を示し、図５４（Ａ）、図５４（Ｂ）にトランジスタ３００Ｂ及びトランジスタ３００Ａの断面図を示す。図５５（Ａ）はトランジスタ３００Ｂの上面図であり、図５５（Ｂ）はトランジスタ３００Ａの上面図である。図５４（Ａ）は、図５５（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図、及び図５５（Ｂ）の一点鎖線Ｘ３−Ｘ４間の断面図である。図５４（Ｂ）は、図５５（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図、及び図５５（Ｂ）の一点鎖線Ｙ３−Ｙ４間の断面図である。また、図５４（Ａ）は、トランジスタ３００Ａ及びトランジスタ３００Ｂのチャネル長方向の断面図である。また、図５４（Ｂ）は、トランジスタ３００Ａ及びトランジスタ３００Ｂのチャネル幅方向の断面図である。
【０３７４】
なお、トランジスタの上面図においては、以降の図面においてもトランジスタ３００Ａ及びトランジスタ３００Ｂと同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１−Ｘ２方向及び一点鎖線Ｘ３−Ｘ４方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向及び一点鎖線Ｙ３−Ｙ４方向をチャネル幅方向と呼称する場合がある。
【０３７５】
図５４に示すトランジスタ３００Ａは、基板３０１上に形成された絶縁膜３１１上の酸化物半導体膜３１２と、酸化物半導体膜３１２に接する導電膜３１４、導電膜３１６及び絶縁膜３１７と、絶縁膜３１７を介して酸化物半導体膜３１２と重なる導電膜３１８とを有する。なお、トランジスタ３００Ａ上に絶縁膜３２０が設けられている。
【０３７６】
図５４に示すトランジスタ３００Ｂは、基板３０１上に形成された絶縁膜３１１上の酸化物半導体膜３０３と、酸化物半導体膜３０３に接する導電膜３０４、導電膜３０５及び絶縁膜３０６と、絶縁膜３０６を介して酸化物半導体膜３０３と重なる導電膜３０７とを有する。なお、トランジスタ３００Ｂ上に絶縁膜３２０が設けられている。
【０３７７】
トランジスタ３００Ｂは、絶縁膜３１１を介して酸化物半導体膜３０３と重なる導電膜３０２を有する。すなわち、導電膜３０２は、ゲート電極として機能する。また、トランジスタ３００Ｂは、デュアルゲート構造のトランジスタである。その他の構成は、トランジスタ３００Ａと同様であり、同様の効果を奏する。
【０３７８】
導電膜３０２及び導電膜３０７にそれぞれ異なる電位を印加することで、トランジスタ３００Ｂのしきい値電圧を制御することができる。又は、図５４（Ｂ）に示すように、導電膜３０２及び導電膜３０７に同じ電位を印加することで、オン電流の増加、初期特性バラつきの低減、−ＧＢＴストレス試験の劣化の抑制、及び異なるドレイン電圧におけるオン電流の立ち上がり電圧の変動の抑制が可能である。
【０３７９】
表示装置の駆動回路部（例えば、駆動回路２０、駆動回路２１、回路部２２及び読み出し回路２など）と画素部２３において、トランジスタの構造が異なる。駆動回路部に含まれるトランジスタは、デュアルゲート構造である。即ち、画素部２３と比較して、オン電流の高いトランジスタを駆動回路部に有する。
【０３８０】
また、駆動回路部と画素部２３に含まれるトランジスタのチャネル長が異なってもよい。
【０３８１】
代表的には、駆動回路部に含まれるトランジスタ３００Ｂのチャネル長を２．５μｍ未満、又は１．４５μｍ以上２．２μｍ以下とすることができる。一方、画素部２３に含まれるトランジスタ３００Ａのチャネル長を２．５μｍ以上、又は２．５μｍ以上２０μｍ以下とすることができる。
【０３８２】
駆動回路部に含まれるトランジスタ３００Ｂのチャネル長を、２．５μｍ未満、好ましくは１．４５μｍ以上２．２μｍ以下とすることで、画素部２３に含まれるトランジスタ３００Ａと比較して、オン電流を増大させることができる。この結果、高速動作が可能な駆動回路部を作製することができる。
【０３８３】
酸化物半導体膜３１２において、導電膜３１４、導電膜３１６及び導電膜３１８と重ならない領域には、酸素欠損を形成する元素を有する。また、酸化物半導体膜３０３において、導電膜３０４、導電膜３０５及び導電膜３０７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。さらに、不純物元素としホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素等が酸化物半導体膜３１２及び酸化物半導体膜３０３に含まれてもよい。
【０３８４】
また、絶縁膜３２０は水素を含む膜であり、代表的には窒化物絶縁膜がある。絶縁膜３２０が酸化物半導体膜３１２及び酸化物半導体膜３０３に接することで、絶縁膜３２０に含まれる水素が酸化物半導体膜３１２及び酸化物半導体膜３０３に拡散する。この結果、酸化物半導体膜３１２及び酸化物半導体膜３０３が絶縁膜３２０と接する領域において、水素が多く含まれる。
【０３８５】
不純物元素として、希ガス元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。酸化物半導体膜に含まれる酸素欠損と水素の相互作用により、酸化物半導体膜は導電率が高くなる。具体的には、酸化物半導体膜に含まれる酸素欠損に水素が入ることで、キャリア（電子）が生成される。この結果、導電率が高くなる。
【０３８６】
ここで、酸化物半導体膜３１２の部分拡大図を図５６（Ａ）に示す。なお、代表例として、トランジスタ３００Ａに含まれる酸化物半導体膜３１２の部分拡大図を用いて説明する。図５６（Ａ）に示すように、酸化物半導体膜３１２は、導電膜３１４又は導電膜３１６と接する領域３１２ａと、絶縁膜３２０と接する領域３１２ｂと、絶縁膜３１７と接する領域３１２ｄとを有する。なお、導電膜３１８の側面がテーパ形状を有する場合、導電膜３１８のテーパ部と重なる領域３１２ｃを有してもよい。
【０３８７】
領域３１２ａは、ソース領域及びドレイン領域として機能する。導電膜３１４及び導電膜３１６がタングステン、チタン、アルミニウム、銅、モリブデン、クロム、又はタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いて形成される場合、酸化物半導体膜に含まれる酸素と導電膜３１４及び導電膜３１６に含まれる導電材料とが結合し、酸化物半導体膜において、酸素欠損が形成される。また、酸化物半導体膜に導電膜３１４及び導電膜３１６を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、導電膜３１４又は導電膜３１６と接する領域３１２ａは、導電性が高まり、ソース領域及びドレイン領域として機能する。
【０３８８】
領域３１２ｂは、低抵抗領域として機能する。領域３１２ｂには不純物元素として少なくとも希ガス及び水素が含まれる。なお、導電膜３１８の側面がテーパ形状を有する場合、不純物元素は導電膜３１８のテーパ部を通過して領域３１２ｃに添加されるため、領域３１２ｃは、領域３１２ｂと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域３１２ｃを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。
【０３８９】
酸化物半導体膜３１２がスパッタリング法で形成される場合、領域３１２ａ乃至領域３１２ｄはそれぞれ希ガス元素を含み、且つ領域３１２ａ及び領域３１２ｄと比較して、領域３１２ｂ及び領域３１２ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜３１２がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜３１２に希ガスが含まれること、並びに領域３１２ｂ及び領域３１２ｃにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域３１２ｂ及び領域３１２ｃにおいて、領域３１２ａ及び領域３１２ｄと異なる希ガス元素が添加されていてもよい。
【０３９０】
また、領域３１２ｂは絶縁膜３２０と接するため、領域３１２ａ及び領域３１２ｄと比較して、領域３１２ｂの方が水素の濃度が高い。また、領域３１２ｂから領域３１２ｃに水素が拡散する場合、領域３１２ｃは、領域３１２ａ及び領域３１２ｄと比較して水素濃度が高い。但し、領域３１２ｃより領域３１２ｂの方が、水素濃度が高い。
【０３９１】
領域３１２ｂ及び領域３１２ｃにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、領域３１２ａ及び領域３１２ｄの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０３９２】
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜３１２に添加される場合、領域３１２ｂ及び領域３１２ｃにのみ不純物元素を有する。このため、領域３１２ａ及び領域３１２ｄと比較して、領域３１２ｂ及び領域３１２ｃの方が不純物元素の濃度が高い。なお、領域３１２ｂ及び領域３１２ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０３９３】
領域３１２ｄと比較して、領域３１２ｂ及び領域３１２ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域３１２ｂ及び領域３１２ｃの抵抗率として、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満とすることができる。
【０３９４】
なお、領域３１２ｂ及び領域３１２ｃにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域３１２ｄに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
【０３９５】
領域３１２ｄは、チャネルとして機能する。
【０３９６】
また、導電膜３１４、導電膜３１６及び導電膜３１８をマスクとして酸化物半導体膜３１２に不純物元素を添加した後、導電膜３１８の上面形状における面積を縮小してもよい。これは、導電膜３１８の形成工程において、導電膜３１８上のマスクに対してスリミング処理をおこない、より微細な構造のマスクとする。次に、該マスクを用いて導電膜３１８及び絶縁膜３１７をエッチングすることで、図５６（Ｂ）に示す導電膜３１８ａ及び絶縁膜３１７ａを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。
【０３９７】
この結果、酸化物半導体膜３１２において、領域３１２ｃ及びチャネルである領域３１２ｄの間に、オフセット領域３１２ｅが形成される。なお、チャネル長方向におけるオフセット領域３１２ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低下を低減することが可能である。
【０３９８】
絶縁膜３１７及び絶縁膜３０６はゲート絶縁膜として機能する。
【０３９９】
導電膜３１４及び導電膜３１６、並びに導電膜３０４及び導電膜３０５は、ソース電極及びドレイン電極として機能する。
【０４００】
導電膜３１８及び導電膜３０７は、ゲート電極として機能する。
【０４０１】
本実施の形態に示すトランジスタ３００Ａ及びトランジスタ３００Ｂは、チャネルとして機能する領域３１２ｄと、ソース領域及びドレイン領域として機能する領域３１２ａとの間に、低抵抗領域として機能する領域３１２ｂ及び／又は領域３１２ｃを有する。チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ３００Ａ及びトランジスタ３００Ｂは、オン電流が大きく、電界効果移動度が高い。
【０４０２】
また、トランジスタ３００Ａ及びトランジスタ３００Ｂにおいて、導電膜３１８と、導電膜３１４及び導電膜３１６とが重ならないことで、導電膜３１８と、導電膜３１４及び導電膜３１６との間の寄生容量を低減することが可能である。また、導電膜３０７と、導電膜３０４及び導電膜３０５とが重ならないことで、導電膜３０７と、導電膜３０４及び導電膜３０５との間の寄生容量を低減することが可能である。この結果、基板３０１として大面積基板を用いた場合、導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４及び導電膜３０５及び導電膜３０７における信号遅延を低減することが可能である。
【０４０３】
また、トランジスタ３００Ａにおいて、導電膜３１４、導電膜３１６及び導電膜３１８をマスクとして、希ガス元素を酸化物半導体膜３１２に添加することで、酸素欠損を有する領域が形成される。また、トランジスタ３００Ｂにおいて、導電膜３０４、導電膜３０５及び導電膜３０７をマスクとして、不純物元素が酸化物半導体膜３０３に添加することで、酸素欠損を有する領域が形成される。さらに、酸素欠損を有する領域が、水素を含む絶縁膜３２０と接するため、絶縁膜３２０に含まれる水素が酸素欠損を有する領域に拡散することで、低抵抗領域が形成される。すなわち、セルフアラインで低抵抗領域を形成することができる。
【０４０４】
また、本実施の形態に示すトランジスタ３００Ａ及びトランジスタ３００Ｂは、領域３１２ｂに、希ガスを添加することで、酸素欠損を形成するとともに、水素を添加している。このため、領域３１２ｂにおける導電率を高めることが可能であるとともに、トランジスタごとの領域３１２ｂの導電率のばらつきを低減することが可能である。すなわち、領域３１２ｂに希ガス及び水素を添加することで、領域３１２ｂの導電率の制御が可能である。
【０４０５】
以下に、図５４に示す構成の詳細について説明する。
【０４０６】
基板３０１としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。又は、一例としては、アクリル等の合成樹脂などがある。又は、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。又は、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
【０４０７】
また、基板３０１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。又は、基板３０１とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板３０１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
【０４０８】
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０４０９】
絶縁膜３１１は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜３０３及び酸化物半導体膜３１２との界面特性を向上させるため、絶縁膜３１１において少なくとも酸化物半導体膜３０３及び酸化物半導体膜３１２と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜３１１として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜３１１に含まれる酸素を、酸化物半導体膜３０３及び酸化物半導体膜３１２に移動させることが可能である。
【０４１０】
絶縁膜３１１の厚さは、５０ｎｍ以上、又は１００ｎｍ以上３０００ｎｍ以下、又は２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜３１１を厚くすることで、絶縁膜３１１の酸素放出量を増加させることができると共に、絶縁膜３１１と酸化物半導体膜３０３及び酸化物半導体膜３１２との界面における界面準位、並びに酸化物半導体膜３０３及び酸化物半導体膜３１２の領域３１２ｄに含まれる酸素欠損を低減することが可能である。
【０４１１】
絶縁膜３１１として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
【０４１２】
酸化物半導体膜３１２及び酸化物半導体膜３０３は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）等の金属酸化物で形成される。なお、酸化物半導体膜３１２及び酸化物半導体膜３０３は、透光性を有する。
【０４１３】
なお、酸化物半導体膜３１２及び酸化物半導体膜３０３がＩｎ−Ｍ−Ｚｎ酸化物の場合、ＩｎとＭの原子数比率は、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたときＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、又はＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０４１４】
酸化物半導体膜３１２及び酸化物半導体膜３０３は、エネルギーギャップが２ｅＶ以上、又は２．５ｅＶ以上、又は３ｅＶ以上である。
【０４１５】
酸化物半導体膜３１２及び酸化物半導体膜３０３の厚さは、３ｎｍ以上２００ｎｍ以下、又は３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とすることができる。
【０４１６】
酸化物半導体膜３１２及び酸化物半導体膜３０３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、ＩｎがＭ以上で、且つＺｎがＭ以上であることを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等が好ましい。なお、成膜される酸化物半導体膜３１２及び酸化物半導体膜３０３の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【０４１７】
また、酸化物半導体膜３１２及び酸化物半導体膜３０３において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜３１２及び酸化物半導体膜３０３において、酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜３１２及び酸化物半導体膜３０３であって、特に領域３１２ｄにおいて、シリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
【０４１８】
また、酸化物半導体膜３１２及び酸化物半導体膜３０３であって、特に領域３１２ｄにおいて、二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、領域３１２ｄのアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
【０４１９】
また、酸化物半導体膜３１２及び酸化物半導体膜３０３であって、特に領域３１２ｄに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化となる場合がある。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該酸化物半導体膜であって、特に領域３１２ｄにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることができる。
【０４２０】
酸化物半導体膜３１２及び酸化物半導体膜３０３であって、特に領域３１２ｄにおいて、不純物元素を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化物半導体膜３１２及び酸化物半導体膜３０３であって、特に領域３１２ｄにおいては、キャリア密度を１×１０１７個／ｃｍ３以下、又は１×１０１５個／ｃｍ３以下、又は１×１０１３個／ｃｍ３以下、又は１×１０１１個／ｃｍ３以下とすることができる。
【０４２１】
酸化物半導体膜３１２及び酸化物半導体膜３０３として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性とよぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。したがって、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。したがって、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
【０４２２】
また、酸化物半導体膜３１２及び酸化物半導体膜３０３は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、又は非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【０４２３】
なお、酸化物半導体膜３１２及び酸化物半導体膜３０３が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上が積層された構造の場合がある。
【０４２４】
なお、酸化物半導体膜３１２及び酸化物半導体膜３０３において、領域３１２ｂと、領域３１２ｄとの結晶性が異なる場合がある。また、酸化物半導体膜３１２及び酸化物半導体膜３０３において、領域３１２ｃと、領域３１２ｄとの結晶性が異なる場合がある。これは、領域３１２ｂ又は領域３１２ｃに不純物元素が添加された際に、領域３１２ｂ又は領域３１２ｃにダメージが入ってしまい、結晶性が低減するためである。
【０４２５】
絶縁膜３０６及び絶縁膜３１７は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜３１２及び酸化物半導体膜３０３との界面特性を向上させるため、絶縁膜３０６及び絶縁膜３１７において少なくとも酸化物半導体膜３１２及び酸化物半導体膜３０３と接する領域は酸化物絶縁膜を用いて形成することが好ましい。絶縁膜３０６及び絶縁膜３１７として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
【０４２６】
また、絶縁膜３０６及び絶縁膜３１７として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜３１２及び酸化物半導体膜３０３からの酸素の外部への拡散と、外部から酸化物半導体膜３１２及び酸化物半導体膜３０３への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０４２７】
また、絶縁膜３０６及び絶縁膜３１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【０４２８】
また、絶縁膜３０６及び絶縁膜３１７として、加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜３０６及び絶縁膜３１７に含まれる酸素を、酸化物半導体膜３１２及び酸化物半導体膜３０３に移動させることが可能である。
【０４２９】
また、絶縁膜３０６及び絶縁膜３１７として、欠陥の少ない酸化窒化シリコン膜を用いることができる。欠陥の少ない酸化窒化シリコン膜は、加熱処理後において、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、第１のシグナル及び第２のシグナルのスプリット幅、並びに第２のシグナル及び第３のシグナルのスプリット幅は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が１×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
【０４３０】
なお、１００Ｋ以下のＥＳＲスペクトルにおいてｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０以上２以下、又は１以上２以下）起因のシグナルに相当する。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、及びｇ値１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が低いほど、酸化窒化シリコン膜に含まれる窒素酸化物の含有量が少ないといえる。
【０４３１】
また、欠陥の少ない酸化窒化シリコン膜は、二次イオン質量分析法で測定される窒素濃度が、６×１０２０ａｔｏｍｓ／ｃｍ３以下である。絶縁膜３１７として欠陥の少ない酸化窒化シリコン膜を用いることで、窒素酸化物が生成されにくくなり、酸化物半導体膜３１２及び酸化物半導体膜３０３及び絶縁膜の界面におけるキャリアのトラップを低減することが可能である。また、表示装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０４３２】
絶縁膜３０６及び絶縁膜３１７の厚さは、５ｎｍ以上４００ｎｍ以下、又は５ｎｍ以上３００ｎｍ以下、又は１０ｎｍ以上２５０ｎｍ以下とすることができる。
【０４３３】
導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０４３４】
また、導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素を含む導電性材料の積層構造とすることもできる。
【０４３５】
導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７の厚さは、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
【０４３６】
絶縁膜３２０としては、水素を含む膜であり、代表的には窒化物絶縁膜がある。窒化物絶縁膜としては、窒化シリコン、窒化アルミニウム等を用いて形成することができる。
【０４３７】
＜トランジスタの構成例２＞
次に、表示装置に含まれるトランジスタの別の構成について、図５７を用いて説明する。ここでは、画素部２３に設けられたトランジスタ３００Ａの変形例としてトランジスタ３００Ｃを用いて説明するが、駆動回路部のトランジスタ３００Ｂにトランジスタ３００Ｃの絶縁膜３１１の構成、又は導電膜３１４、導電膜３１６及び導電膜３１８の構造を適宜適用することができる。
【０４３８】
図５７（Ａ）乃至図５７（Ｃ）に、表示装置が有するトランジスタ３００Ｃの上面図及び断面図を示す。図５７（Ａ）はトランジスタ３００Ｃの上面図であり、図５７（Ｂ）は、図５７（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図５７（Ｃ）は、図５７（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
【０４３９】
図５７に示すトランジスタ３００Ｃは、導電膜３１４、導電膜３１６及び導電膜３１８が、２層又は３層構造で構成されている。また、絶縁膜３１１が、窒化物絶縁膜３１１ａ及び酸化物絶縁膜３１１ｂの積層構造で構成されている。その他の構成は、トランジスタ３００Ａと同様であり、同様の効果を奏する。
【０４４０】
はじめに、導電膜３１４、導電膜３１６及び導電膜３１８について説明する。
【０４４１】
導電膜３１４は、導電膜３１４ａと、導電膜３１４ｂと、導電膜３１４ｃとが順に積層しており、且つ導電膜３１４ａ及び導電膜３１４ｃは導電膜３１４ｂの表面を覆っている。すなわち、導電膜３１４ａ及び導電膜３１４ｃは、導電膜３１４ｂの保護膜として機能する。
【０４４２】
導電膜３１４と同様に、導電膜３１６は、導電膜３１６ａと、導電膜３１６ｂと、導電膜３１６ｃとが順に積層しており、且つ導電膜３１６ａ及び導電膜３１６ｃは導電膜３１６ｂの表面を覆っている。すなわち、導電膜３１６ａ及び導電膜３１６ｃは、導電膜３１６ｂの保護膜として機能する。
【０４４３】
導電膜３１８は、導電膜３１８ａと、導電膜３１８ｂと、が順に積層している。
【０４４４】
導電膜３１４ａ、導電膜３１６ａ及び導電膜３１８ａとしては、導電膜３１４ｂ、導電膜３１６ｂ、導電膜３１８ｂに含まれる金属元素が酸化物半導体膜３１２に拡散するのを防ぐ材料を用いて形成する。導電膜３１４ａ、導電膜３１６ａ及び導電膜３１８ａとして、チタン、タンタル、モリブデン、タングステンの単体若しくは合金、又は窒化チタン、窒化タンタル、窒化モリブデン等を用いて形成することができる。又は、導電膜３１４ａ、導電膜３１６ａ及び導電膜３１８ａは、Ｃｕ−Ｘ合金（Ｘは、Ｍｎ、Ｎｉ、Ｃｒ、Ｆｅ、Ｃｏ、Ｍｏ、Ｔａ、又はＴｉ）等を用いて形成することができる。
【０４４５】
導電膜３１４ｂ、導電膜３１６ｂ及び導電膜３１８ｂとしては、低抵抗材料を用いて形成する。導電膜３１４ｂ、導電膜３１６ｂ及び導電膜３１８ｂとして、銅、アルミニウム、金、銀等の単体若しくは合金、又はこれを主成分とする化合物等を用いて形成することができる。
【０４４６】
導電膜３１４ｃ及び導電膜３１６ｃとしては、導電膜３１４ｂ、導電膜３１６ｂに含まれる金属元素が不動態化された膜を用いて形成することで、導電膜３１４ｂ、導電膜３１６ｂに含まれる金属元素が、絶縁膜３２８の形成工程において酸化物半導体膜３１２に移動することを防ぐことができる。導電膜３１４ｃ及び導電膜３１６ｃとして、金属珪素化物、金属珪素化窒化物等を用いて形成することが可能であり、代表的には、ＣｕＳｉｘ（ｘ＞０）、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）等がある。
【０４４７】
ここで、導電膜３１４ｃ及び導電膜３１６ｃの形成方法について説明する。なお、導電膜３１４ｂ及び導電膜３１６ｂは、銅を用いて形成される。また、導電膜３１４ｃ及び導電膜３１６ｃは、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）を用いて形成される。
【０４４８】
導電膜３１４ｂ及び導電膜３１６ｂを、水素、アンモニア、一酸化炭素等の還元性雰囲気で発生させたプラズマに曝し、導電膜３１４ｂ及び導電膜３１６ｂの表面の酸化物を還元する。
【０４４９】
次に、２００℃以上４００℃以下で加熱しながら、導電膜３１４ｂ及び導電膜３１６ｂをシランに曝す。この結果、導電膜３１４ｂ及び導電膜３１６ｂに含まれる銅が触媒として作用し、シランがＳｉとＨ２に分解されるとともに、導電膜３１４ｂ及び導電膜３１６ｂの表面にＣｕＳｉｘ（ｘ＞０）が形成される。
【０４５０】
次に、導電膜３１４ｂ及び導電膜３１６ｂを、アンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝すことで、導電膜３１４ｂ及び導電膜３１６ｂの表面に形成されたＣｕＳｉｘ（ｘ＞０）がプラズマに含まれる窒素と反応し、導電膜３１４ｃ及び導電膜３１６ｃとして、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）が形成される。
【０４５１】
なお、上記工程において、導電膜３１４ｂ及び導電膜３１６ｂをアンモニア又は窒素等の窒素を含む雰囲気で発生させたプラズマに曝した後、２００℃以上４００℃以下で加熱しながら、導電膜３１４ｂ及び導電膜３１６ｂをシランに曝すことで、導電膜３１４ｃ及び導電膜３１６ｃとして、ＣｕＳｉｘＮｙ（ｘ＞０、ｙ＞０）を形成してもよい。
【０４５２】
次に、窒化物絶縁膜３１１ａ及び酸化物絶縁膜３１１ｂが積層された絶縁膜３１１について説明する。
【０４５３】
例えば、窒化物絶縁膜３１１ａとして窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。また、酸化物絶縁膜３１１ｂとして、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等を用いて形成することができる。基板３０１側に窒化物絶縁膜３１１ａを設けることで、外部からの水素、水等が酸化物半導体膜３１２に拡散することを防ぐことが可能である。
【０４５４】
＜トランジスタの構成例３＞
次に、表示装置に含まれるトランジスタの別の構成について図５８及び図５９を用いて説明する。ここでは、画素部２３に設けられたトランジスタ３００Ａの変形例としてトランジスタ３００Ｄ及びトランジスタ３００Ｅを用いて説明するが、駆動回路部のトランジスタ３００Ｂに、トランジスタ３００Ｄに含まれる酸化物半導体膜３１２の構成、又はトランジスタ３００Ｅに含まれる酸化物半導体膜３１２の構成を適宜適用することができる。
【０４５５】
図５８（Ａ）乃至図５８（Ｃ）に、表示装置が有するトランジスタ３００Ｄの上面図及び断面図を示す。図５８（Ａ）はトランジスタ３００Ｄの上面図であり、図５８（Ｂ）は、図５８（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図５８（Ｃ）は、図５８（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
【０４５６】
図５８に示すトランジスタ３００Ｄは、酸化物半導体膜３１２が多層構造で構成されている。具体的には、酸化物半導体膜３１２は、絶縁膜３１１と接する酸化物半導体膜３１３ａと、酸化物半導体膜３１３ａに接する酸化物半導体膜３１３ｂと、酸化物半導体膜３１３ｂ、導電膜３１４、導電膜３１６、絶縁膜３１７及び絶縁膜３２０と接する酸化物半導体膜３１３ｃとを有する。その他の構成は、トランジスタ３００Ａと同様であり、同様の効果を奏する。
【０４５７】
酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）等の金属酸化物で形成される。
【０４５８】
また、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃは、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）であり、且つ酸化物半導体膜３１３ｂよりも伝導帯下端のエネルギーが真空準位に近く、代表的には、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃの伝導帯下端のエネルギーと、酸化物半導体膜３１３ｂの伝導帯下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、又は０．２ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、又は０．４ｅＶ以下である。なお、真空準位と伝導帯下端のエネルギー差を電子親和力ともいう。
【０４５９】
酸化物半導体膜３１３ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜３１３ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜３１３ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
【０４６０】
酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｍｇ、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、又はＨｆ）の場合、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
【０４６１】
なお、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
【０４６２】
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。
【０４６３】
また、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃは同じ組成でもよい。例えば、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：４：５、１：４：６、１：４：７、又は１：４：８の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
【０４６４】
又は、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃは異なった組成でもよい。例えば、酸化物半導体膜３１３ａとしてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜３１３ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：３：４又は１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
【０４６５】
酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃの厚さは、３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とする。酸化物半導体膜３１３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、又は３ｎｍ以上１００ｎｍ以下、又は３ｎｍ以上５０ｎｍ以下とする。なお、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃはそれぞれ酸化物半導体膜３１３ｂより厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。
【０４６６】
酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃそれぞれの界面は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することができる場合がある。
【０４６７】
酸化物半導体膜３１３ｂと比較して酸素欠損の生じにくい酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃをそれぞれ酸化物半導体膜３１３ｂの上面及び下面に接して設けることで、酸化物半導体膜３１３ｂにおける酸素欠損を低減することができる。また、酸化物半導体膜３１３ｂは、酸化物半導体膜３１３ｂを構成する金属元素の一以上を有する酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃと接するため、酸化物半導体膜３１３ａと酸化物半導体膜３１３ｂとの界面、酸化物半導体膜３１３ｂと酸化物半導体膜３１３ｃとの界面における界面準位密度が極めて低い。このため、酸化物半導体膜３１３ｂに含まれる酸素欠損を低減することが可能である。
【０４６８】
また、酸化物半導体膜３１３ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
【０４６９】
また、酸化物半導体膜３１３ｂを構成する金属元素を一種以上含む酸化物半導体膜３１３ｃが酸化物半導体膜３１３ｂに接して設けられるため、酸化物半導体膜３１３ｂと酸化物半導体膜３１３ｃとの界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
【０４７０】
また、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃは、絶縁膜３１１及び絶縁膜３１７の構成元素が酸化物半導体膜３１３ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
【０４７１】
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。このようにしきい値電圧のばらつきが低減されたトランジスタを用いて先の実施の形態に示す表示装置を構成することにより、より容易且つ効果的にしきい値電圧のばらつきを補正することができる。
【０４７２】
図５８と異なる構造のトランジスタを図５９に示す。
【０４７３】
図５９（Ａ）乃至図５９（Ｃ）に、表示装置が有するトランジスタ３００Ｅの上面図及び断面図を示す。図５９（Ａ）はトランジスタ３００Ｅの上面図であり、図５９（Ｂ）は、図５９（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図であり、図５９（Ｃ）は、図５９（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図である。なお、図５９（Ａ）では、明瞭化のため、基板３０１、絶縁膜３１１、絶縁膜３１７、絶縁膜３２０などを省略している。また、図５９（Ｂ）は、トランジスタ３００Ｅのチャネル幅方向の断面図である。また、図５９（Ｃ）は、トランジスタ３００Ｅのチャネル長方向の断面図である。
【０４７４】
図５９に示すトランジスタ３００Ｅのように、酸化物半導体膜３１２が、絶縁膜３１１と接する酸化物半導体膜３１３ｂと、酸化物半導体膜３１３ｂ及び絶縁膜３１７と接する酸化物半導体膜３１３ｃの積層構造であってもよい。
【０４７５】
＜バンド構造＞
ここで、図５８及び図５９に示すトランジスタのバンド構造について説明する。なお、図６０（Ａ）は、図５８に示すトランジスタ３００Ｄのバンド構造であり、理解を容易にするため、絶縁膜３１１、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ、酸化物半導体膜３１３ｃ及び絶縁膜３１７の伝導帯下端のエネルギー（Ｅｃ）を示す。また、図６０（Ｂ）は、図５９に示すトランジスタ３００Ｅのバンド構造であり、理解を容易にするため、絶縁膜３１１、酸化物半導体膜３１３ｂ、酸化物半導体膜３１３ｃ及び絶縁膜３１７の伝導帯下端のエネルギー（Ｅｃ）を示す。
【０４７６】
図６０（Ａ）に示すように、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃにおいて、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃを構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃは組成が異なる膜の積層体ではあるが、物性的に連続であるということもできる。
【０４７７】
主成分を共通として積層された酸化物半導体膜は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害する不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０４７８】
なお、図６０（Ａ）では、酸化物半導体膜３１３ａと酸化物半導体膜３１３ｃのＥｃが同様である場合について示したが、それぞれが異なっていてもよい。
【０４７９】
図６０（Ａ）より、酸化物半導体膜３１３ｂがウェル（井戸）となり、トランジスタ３００Ｄにおいて、チャネルが酸化物半導体膜３１３ｂに形成されることがわかる。なお、酸化物半導体膜３１３ａ、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃは伝導帯下端のエネルギーが連続的に変化するため、Ｕ字型の井戸構造のチャネルを埋め込みチャネルということもできる。
【０４８０】
また、図６０（Ｂ）に示すように、酸化物半導体膜３１３ｂ及び酸化物半導体膜３１３ｃにおいて、伝導帯下端のエネルギーが連続的に変化してもよい。
【０４８１】
図６０（Ｂ）より、酸化物半導体膜３１３ｂがウェル（井戸）となり、トランジスタ３００Ｅにおいて、チャネルが酸化物半導体膜３１３ｂに形成されることがわかる。
【０４８２】
図５８に示すトランジスタ３００Ｄは、酸化物半導体膜３１３ｂを構成する金属元素を一種以上含んでいる酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃを有しているため、酸化物半導体膜３１３ａと酸化物半導体膜３１３ｂとの界面、及び酸化物半導体膜３１３ｃと酸化物半導体膜３１３ｂとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜３１３ａ及び酸化物半導体膜３１３ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
【０４８３】
図５９に示すトランジスタ３００Ｅは、酸化物半導体膜３１３ｂを構成する金属元素を一種以上含んでいる酸化物半導体膜３１３ｃを有しているため、酸化物半導体膜３１３ｃと酸化物半導体膜３１３ｂとの界面に界面準位を形成しにくくなる。よって、酸化物半導体膜３１３ｃを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。このようにしきい値電圧のばらつきが低減されたトランジスタを用いて先の実施の形態に示す表示装置を構成することにより、より容易且つ効果的にしきい値電圧のばらつきを補正することができる。
【０４８４】
＜トランジスタの構成例４＞
次に、表示装置に含まれるトランジスタの別の構成について、図６１を用いて説明する。
【０４８５】
図６１（Ａ）乃至図６１（Ｃ）に、表示装置が有するトランジスタ３００Ｆの上面図及び断面図を示す。図６１（Ａ）はトランジスタ３００Ｆの上面図であり、図６１（Ｂ）は、図６１（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図６１（Ｃ）は、図６１（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
【０４８６】
図６１に示すトランジスタ３００Ｆは、基板３２１上に形成された絶縁膜３２２上の酸化物半導体膜３２３と、酸化物半導体膜３２３に接する絶縁膜３２４と、絶縁膜３２４の開口部３３０ａの一部において酸化物半導体膜３２３と接する導電膜３２５と、絶縁膜３２４の開口部３３０ｂの一部において酸化物半導体膜３２３と接する導電膜３２６と、絶縁膜３２４を介して酸化物半導体膜３２３と重なる導電膜３２７とを有する。なお、トランジスタ３００Ｆ上に絶縁膜３２８及び絶縁膜３２９が設けられてもよい。
【０４８７】
酸化物半導体膜３２３において、導電膜３２５、導電膜３２６及び導電膜３２７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
【０４８８】
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
【０４８９】
ここで、酸化物半導体膜３２３の部分拡大図を図６１（Ｄ）に示す。図６１（Ｄ）に示すように、酸化物半導体膜３２３は、導電膜３２５及び導電膜３２６と接する領域３２３ａと、絶縁膜３２８と接する領域３２３ｂと、絶縁膜３２４と重なる領域３２３ｃ及び領域３２３ｄとを有する。
【０４９０】
領域３２３ａは、図５６に示した領域３１２ａと同様に、導電性が高く、ソース領域及びドレイン領域として機能する。
【０４９１】
領域３２３ｂ及び領域３２３ｃは、低抵抗領域として機能する。領域３２３ｂ及び領域３２３ｃには不純物元素が含まれる。なお、領域３２３ｂの方が領域３２３ｃより不純物元素濃度が高い。また、導電膜３２７の側面がテーパ形状を有する場合、領域３２３ｃの一部が、導電膜３２７と重なってもよい。
【０４９２】
不純物元素が希ガス元素であって、酸化物半導体膜３２３がスパッタリング法で形成される場合、領域３２３ａ乃至領域３２３ｄはそれぞれ希ガス元素を含み、且つ領域３２３ａ及び領域３２３ｄと比較して、領域３２３ｂ及び領域３２３ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜３２３がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜３２３に希ガスが含まれること、並びに領域３２３ｂ及び領域３２３ｃにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域３２３ｂ及び領域３２３ｃにおいて、領域３２３ａ及び領域３２３ｄと異なる希ガス元素が添加されていてもよい。
【０４９３】
不純物元素が、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は、塩素の場合、領域３２３ｂ及び領域３２３ｃにのみ不純物元素を有する。このため、領域３２３ａ及び領域３２３ｄと比較して、領域３２３ｂ及び領域３２３ｃの方が不純物元素の濃度が高い。なお、領域３２３ｂ及び領域３２３ｃにおいて、ＳＩＭＳにより得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０４９４】
不純物元素が、水素の場合、領域３２３ａ及び領域３２３ｄと比較して、領域３２３ｂ及び領域３２３ｃの方が水素の濃度が高い。なお、領域３２３ｂ及び領域３２３ｃにおいて、ＳＩＭＳにより得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。
【０４９５】
領域３２３ｂ及び領域３２３ｃは不純物元素を有するため、酸素欠損が増加し、キャリア密度が増加する。この結果、領域３２３ｂ及び領域３２３ｃは、導電性が高くなり、低抵抗領域として機能する。このように低抵抗領域を設けることにより、チャネルとソース領域及びドレイン領域との間の抵抗を低減することが可能であり、トランジスタ３００Ｆは、オン電流が大きく、電界効果移動度が高い。このため、トランジスタ３００Ｆは、例えば先の実施の形態に示す駆動用トランジスタ（トランジスタ３１など）に好適に用いることができる。
【０４９６】
なお、不純物元素が、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上と、希ガスの一以上の場合であってもよい。この場合、領域３２３ｂ及び領域３２３ｃにおいて、希ガスにより形成された酸素欠損と、且つ該領域に添加された水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素の一以上との相互作用により、領域３２３ｂ及び領域３２３ｃは、導電性がさらに高まる場合がある。
【０４９７】
領域３２３ｄは、チャネルとして機能する。
【０４９８】
絶縁膜３２４において、酸化物半導体膜３２３及び導電膜３２７と重なる領域は、ゲート絶縁膜として機能する。また、絶縁膜３２４において、酸化物半導体膜３２３と導電膜３２５及び導電膜３２６とが重なる領域は、層間絶縁膜として機能する。
【０４９９】
導電膜３２５及び導電膜３２６は、ソース電極及びドレイン電極として機能する。また、導電膜３２７は、ゲート電極として機能する。
【０５００】
本実施の形態に示すトランジスタ３００Ｆは、その作製工程において、ゲート電極として機能する導電膜３２７と、ソース電極及びドレイン電極として機能する導電膜３２５及び導電膜３２６が同時に形成される。このため、トランジスタ３００Ｆにおいて、導電膜３２７と、導電膜３２５及び導電膜３２６とが重ならず、導電膜３２７と、導電膜３２５及び導電膜３２６との間の寄生容量を低減することが可能である。この結果、基板３２１として大面積基板を用いた場合、導電膜３２５、導電膜３２６及び導電膜３２７における信号遅延を低減することが可能である。
【０５０１】
また、トランジスタ３００Ｆにおいて、導電膜３２５、導電膜３２６及び導電膜３２７をマスクとして、不純物元素が酸化物半導体膜３２３に添加される。すなわち、セルフアラインで低抵抗領域を形成することができる。
【０５０２】
基板３２１としては、図５４に示す基板３０１を適宜用いることができる。
【０５０３】
絶縁膜３２２としては、図５４に示す絶縁膜３１１を適宜用いることができる。
【０５０４】
酸化物半導体膜３２３は、図５４に示す酸化物半導体膜３０３及び酸化物半導体膜３１２を適宜用いることができる。
【０５０５】
絶縁膜３２４は、図５４に示す絶縁膜３０６及び絶縁膜３１７を適宜用いることができる。
【０５０６】
導電膜３２５、導電膜３２６及び導電膜３２７は同時に形成されるため、同じ材料及び同じ積層構造を有する。
【０５０７】
導電膜３２５、導電膜３２６及び導電膜３２７は、図５４に示す、導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７を適宜用いることができる。
【０５０８】
絶縁膜３２８は、酸化物絶縁膜又は窒化物絶縁膜を単層又は積層して形成することができる。なお、酸化物半導体膜３２３との界面特性を向上させるため、絶縁膜３２８において少なくとも酸化物半導体膜３２３と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁膜３２８として加熱により酸素を放出する酸化物絶縁膜を用いることで、加熱処理により絶縁膜３２８に含まれる酸素を、酸化物半導体膜３２３に移動させることが可能である。
【０５０９】
絶縁膜３２８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ酸化物などを用いればよく、単層又は積層で設けることができる。
【０５１０】
絶縁膜３２９は、外部からの水素、水等のバリア膜として機能する膜であることが好ましい。絶縁膜３２９として、例えば窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどを用いればよく、単層又は積層で設けることができる。
【０５１１】
絶縁膜３２８及び絶縁膜３２９の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
【０５１２】
なお、図５４に示すトランジスタ３００Ｂと同様に、トランジスタ３００Ｆは、絶縁膜３２２の下に、酸化物半導体膜３２３と重なるように導電膜を設けて、デュアルゲート構造にすることができる。
【０５１３】
＜トランジスタの構成例５＞
次に、表示装置に含まれるトランジスタの別の構成について、図６２及び図６３を用いて説明する。
【０５１４】
図６２（Ａ）乃至図６２（Ｃ）に、表示装置が有するトランジスタ３００Ｇの上面図及び断面図を示す。図６２（Ａ）はトランジスタ３００Ｇの上面図であり、図６２（Ｂ）は、図６２（Ａ）の一点鎖線Ｙ３−Ｙ４間の断面図であり、図６２（Ｃ）は、図６２（Ａ）の一点鎖線Ｘ３−Ｘ４間の断面図である。
【０５１５】
図６２に示すトランジスタ３００Ｇは、基板３３１上に形成された絶縁膜３３２上の酸化物半導体膜３３３と、酸化物半導体膜３３３と接する絶縁膜３３４と、絶縁膜３３４を介して酸化物半導体膜３３３と重なる導電膜３３７と、酸化物半導体膜３３３に接する絶縁膜３３９と、絶縁膜３３９上に形成された絶縁膜３３８と、絶縁膜３３８及び絶縁膜３３９の開口部３４０ａにおいて酸化物半導体膜３３３と接する導電膜３３５と、絶縁膜３３８及び絶縁膜３３９の開口部３４０ｂにおいて酸化物半導体膜３３３と接する導電膜３３６を有する。
【０５１６】
トランジスタ３００Ｇにおいて、導電膜３３７はゲート電極として機能する。また、導電膜３３５及び導電膜３３６は、ソース電極及びドレイン電極として機能する。
【０５１７】
酸化物半導体膜３３３において、導電膜３３５、導電膜３３６及び導電膜３３７と重ならない領域には、酸素欠損を形成する元素を有する。以下、酸素欠損を形成する元素を、不純物元素として説明する。不純物元素の代表例としては、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、塩素、希ガス元素等がある。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン及びキセノンがある。
【０５１８】
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素及び酸素の結合が切断され、酸素欠損が形成される。又は、不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキャリア密度が増加し、導電性が高くなる。
【０５１９】
ここで、酸化物半導体膜３３３の部分拡大図を図６３（Ａ）に示す。図６３（Ａ）に示すように、酸化物半導体膜３３３は、導電膜３３５、導電膜３３６又は絶縁膜３３８と接する領域３３３ｂと、絶縁膜３３４と接する領域３３３ｄとを有する。なお、導電膜３３７の側面がテーパ形状を有する場合、導電膜３３７のテーパ部と重なる領域３３３ｃを有してもよい。
【０５２０】
領域３３３ｂは、低抵抗領域として機能する。領域３３３ｂには不純物元素として少なくとも希ガス及び水素が含まれる。なお、導電膜３３７の側面がテーパ形状を有する場合、不純物元素は導電膜３３７のテーパ部を通過して領域３３３ｃに添加されるため、領域３３３ｃは、領域３３３ｂと比較して不純物元素の一例である希ガス元素の濃度が低いが、不純物元素が含まれる。領域３３３ｃを有することで、トランジスタのソース−ドレイン耐圧を高めることができる。
【０５２１】
酸化物半導体膜３３３がスパッタリング法で形成される場合、領域３３３ｂ乃至領域３３３ｄはそれぞれ希ガス元素を含み、且つ領域３３３ｄと比較して、領域３３３ｂ及び領域３３３ｃの方が希ガス元素の濃度が高い。これは、酸化物半導体膜３３３がスパッタリング法で形成される場合、スパッタリングガスとして希ガスを用いるため、酸化物半導体膜３３３に希ガスが含まれること、並びに領域３３３ｂ及び領域３３３ｃにおいて、酸素欠損を形成するために、意図的に希ガスが添加されることが原因である。なお、領域３３３ｂ及び領域３３３ｃにおいて、領域３３３ｄと異なる希ガス元素が添加されていてもよい。
【０５２２】
また、領域３３３ｂは絶縁膜３３８と接するため、領域３３３ｄと比較して、領域３３３ｂの方が水素の濃度が高い。また、領域３３３ｂから領域３３３ｃに水素が拡散する場合、領域３３３ｃは、領域３３３ｄと比較して水素濃度が高い。但し、領域３３３ｃより領域３３３ｂの方が、水素濃度が高い。
【０５２３】
領域３３３ｂ及び領域３３３ｃにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素の濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、又は１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は５×１０２０ａｔｏｍｓ／ｃｍ３以上とすることができる。なお、領域３３３ｄの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以下、又は５×１０１８ａｔｏｍｓ／ｃｍ３以下、又は１×１０１８ａｔｏｍｓ／ｃｍ３以下、又は５×１０１７ａｔｏｍｓ／ｃｍ３以下、又は１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０５２４】
また、不純物元素として、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素が酸化物半導体膜３３３に添加される場合、領域３３３ｂ及び領域３３３ｃにのみ不純物元素を有する。このため、領域３３３ｄと比較して、領域３３３ｂ及び領域３３３ｃの方が不純物元素の濃度が高い。なお、領域３３３ｂ及び領域３３３ｃにおいて、二次イオン質量分析法により得られる不純物元素の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、又は５×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０５２５】
領域３３３ｄと比較して、領域３３３ｂ及び領域３３３ｃは、水素濃度が高く、且つ希ガス元素の添加による酸素欠損量が多い。このため、導電性が高くなり、低抵抗領域として機能する。代表的には、領域３３３ｂ及び領域３３３ｃの抵抗率として、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、又は１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満とすることができる。
【０５２６】
なお、領域３３３ｂ及び領域３３３ｃにおいて、水素の量は酸素欠損の量と同じ又は少ないと、水素が酸素欠損に捕獲されやすく、チャネルである領域３３３ｄに拡散しにくい。この結果、ノーマリーオフ特性のトランジスタを作製することができる。
【０５２７】
領域３３３ｄは、チャネルとして機能する。
【０５２８】
また、導電膜３３７をマスクとして酸化物半導体膜３３３に不純物元素を添加した後、導電膜３３７それぞれの上面形状における面積を縮小してもよい。これは、導電膜３３７の形成工程において、導電膜３３７上のマスクに対してスリミング処理をおこない、より微細な構造のマスクとする。次に、該マスクを用いて導電膜３３７及び絶縁膜３３４をエッチングすることで、図６３（Ｂ）に示す導電膜３３７ａ及び絶縁膜３３４ａを形成することができる。スリミング処理としては、例えば、酸素ラジカルなどを用いるアッシング処理を適用することができる。
【０５２９】
この結果、酸化物半導体膜３３３において、領域３３３ｃ及びチャネルである領域３３３ｄの間に、オフセット領域３３３ｅが形成される。なお、チャネル長方向におけるオフセット領域３３３ｅの長さは、０．１μｍ未満とすることで、トランジスタのオン電流の低下を低減することが可能である。
【０５３０】
図６２に示す基板３３１としては、図５４に示す基板３０１を適宜用いることができる。
【０５３１】
図６２に示す絶縁膜３３２としては、図５４に示す絶縁膜３１１を適宜用いることができる。
【０５３２】
図６２に示す酸化物半導体膜３３３は、図５４に示す酸化物半導体膜３０３及び酸化物半導体膜３１２を適宜用いることができる。
【０５３３】
図６２に示す絶縁膜３３４は、図５４に示す絶縁膜３０６及び絶縁膜３１７を適宜用いることができる。
【０５３４】
図６２に示す導電膜３３５、導電膜３３６及び導電膜３３７は、図５４に示す、導電膜３１４、導電膜３１６及び導電膜３１８、並びに導電膜３０４、導電膜３０５、導電膜３０２及び導電膜３０７を適宜用いることができる。
【０５３５】
導電膜３３７及び絶縁膜３３８の厚さはそれぞれ、３０ｎｍ以上５００ｎｍ以下、又は１００ｎｍ以上４００ｎｍ以下とすることができる。
【０５３６】
トランジスタ３００Ｇは、導電膜３３７と、導電膜３３５及び導電膜３３６とが重ならず、導電膜３３７と、導電膜３３５及び導電膜３３６との間の寄生容量を低減することが可能である。この結果、基板３３１として大面積基板を用いた場合、導電膜３３５、導電膜３３６及び導電膜３３７における信号遅延を低減することが可能である。
【０５３７】
また、トランジスタ３００Ｇにおいて、導電膜３３７をマスクとして、不純物元素が酸化物半導体膜３３３に添加される。すなわち、セルフアラインで低抵抗領域を形成することができる。
【０５３８】
なお、図５４に示すトランジスタ３００Ｂと同様に、トランジスタ３００Ｇは、絶縁膜３３２の下に、酸化物半導体膜３３３と重なるように導電膜を設けて、デュアルゲート構造にすることができる。
【０５３９】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５４０】
＜トランジスタの構成例６＞
次に、表示装置に含まれるトランジスタの別の構成について、説明する。
【０５４１】
図７０（Ａ）及び図７０（Ｂ）は、本発明の一態様のトランジスタの上面図及び断面図である。図７０（Ａ）は上面図であり、図７０（Ｂ）は、図７０（Ａ）に示す一点鎖線Ｊ１−Ｊ２、及び一点鎖線Ｊ３−Ｊ４に対応する断面図である。なお、図７０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０５４２】
図７０（Ａ）及び図７０（Ｂ）に示すトランジスタは、基板７００上の導電膜７０４と、導電膜７０４上の絶縁膜７１２と、絶縁膜７１２上の半導体膜７０６ａと、半導体膜７０６ａ上の半導体膜７０６ｂと、半導体膜７０６ｂ上の半導体膜７０６ｃと、半導体膜７０６ａ、半導体膜７０６ｂ及び半導体膜７０６ｃと接し、間隔を空けて配置された導電膜７１６ａ及び導電膜７１６ｂと、半導体膜７０６ｃ上、導電膜７１６ａ上及び導電膜７１６ｂ上の絶縁膜７１８と、を有する。なお、導電膜７０４は、絶縁膜７１２を介して半導体膜７０６ｂの下面と面する。また、絶縁膜７１２が凸部を有しても構わない。また、基板７００と導電膜７０４の間に絶縁膜を有しても構わない。該絶縁膜は、後述する絶縁膜７１２や絶縁膜７１８についての記載を参照する。また、半導体膜７０６ａを有さなくても構わない。また、絶縁膜７１８を有さなくても構わない。
【０５４３】
なお、半導体膜７０６ｂは、トランジスタのチャネル形成領域としての機能を有する。また、導電膜７０４は、トランジスタの第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電膜７１６ａ及び導電膜７１６ｂは、トランジスタのソース電極及びドレイン電極としての機能を有する。
【０５４４】
なお、絶縁膜７１２及び絶縁膜７１８は過剰酸素を含む絶縁体であると好ましい。
【０５４５】
基板７００としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０５４６】
また、基板７００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板７００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板７００として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板７００が伸縮性を有してもよい。また、基板７００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。又は、元の形状に戻らない性質を有してもよい。基板７００の厚さは、例えば、５μｍ以上且つ７００μｍ以下、好ましくは１０μｍ且つ以上５００μｍ以下、さらに好ましくは１５μｍ以上且つ３００μｍ以下とする。基板７００を薄くすると、半導体装置を軽量化することができる。また、基板７００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板７００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０５４７】
可とう性基板である基板７００としては、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などを用いることができる。可とう性基板である基板７００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板７００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板７００として好適である。
【０５４８】
導電膜７０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
【０５４９】
絶縁膜７１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。また、例えば、絶縁膜７１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
【０５５０】
次に、半導体膜７０６ａ、半導体膜７０６ｂ、半導体膜７０６ｃなどに適用可能な半導体について説明する。
【０５５１】
半導体膜７０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体膜７０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体膜７０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウム又はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体膜７０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０５５２】
ただし、半導体膜７０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体膜７０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０５５３】
半導体膜７０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体膜７０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０５５４】
例えば、半導体膜７０６ａ及び半導体膜７０６ｃは、半導体膜７０６ｂを構成する酸素以外の元素一種以上、又は二種以上から構成される酸化物半導体である。半導体膜７０６ｂを構成する酸素以外の元素一種以上、又は二種以上から半導体膜７０６ａ及び半導体膜７０６ｃが構成されるため、半導体膜７０６ａと半導体膜７０６ｂとの界面、及び半導体膜７０６ｂと半導体膜７０６ｃとの界面において、界面準位が形成されにくい。
【０５５５】
半導体膜７０６ａ、半導体膜７０６ｂ及び半導体膜７０６ｃは、少なくともインジウムを含むと好ましい。なお、半導体膜７０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体膜７０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体膜７０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体膜７０６ｃは、半導体膜７０６ａと同種の酸化物を用いても構わない。ただし、半導体膜７０６ａ及び半導体膜７０６ｃの少なくともいずれかがインジウムを含まなくても構わない場合がある。例えば、半導体膜７０６ａ及び半導体膜７０６ｃの少なくともいずれかが酸化ガリウムであっても構わない。
【０５５６】
半導体膜７０６ｂは、半導体膜７０６ａ及び半導体膜７０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体膜７０６ｂとして、半導体膜７０６ａ及び半導体膜７０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０５５７】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体膜７０６ａ及び半導体膜７０６ｃの少なくともいずれかがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０５５８】
なお、半導体膜７０６ａの組成は、図７１に示した太線の組成の近傍であることが好ましい。なお、半導体膜７０６ｂの組成は、図７１に示した太線の組成の近傍であることが好ましい。なお、半導体膜７０６ｃの組成は、図７１に示した太線の組成の近傍であることが好ましい。こうすることで、トランジスタのチャネル形成領域を、単結晶構造を有する領域とすることができる。又は、トランジスタのチャネル形成領域、ソース領域及びドレイン領域を、単結晶構造を有する領域とすることができる場合がある。トランジスタのチャネル形成領域が単結晶構造を有する領域とすることで、トランジスタの周波数特性を高くすることができる場合がある。
【０５５９】
このとき、ゲート電圧を印加すると、半導体膜７０６ａ、半導体膜７０６ｂ、半導体膜７０６ｃのうち、電子親和力の大きい半導体膜７０６ｂにチャネルが形成される。
【０５６０】
ここで、半導体膜７０６ａと半導体膜７０６ｂとの間には、半導体膜７０６ａと半導体膜７０６ｂとの混合領域を有する場合がある。また、半導体膜７０６ｂと半導体膜７０６ｃとの間には、半導体膜７０６ｂと半導体膜７０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体膜７０６ａ、半導体膜７０６ｂ及び半導体膜７０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０５６１】
このとき、電子は、半導体膜７０６ａ中及び半導体膜７０６ｃ中ではなく、半導体膜７０６ｂ中を主として移動する。上述したように、半導体膜７０６ａ及び半導体膜７０６ｂの界面における界面準位密度、半導体膜７０６ｂと半導体膜７０６ｃとの界面における界面準位密度を低くすることによって、半導体膜７０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０５６２】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０５６３】
トランジスタのオン電流を高くするためには、例えば、半導体膜７０６ｂの上面又は下面（被形成面、ここでは半導体膜７０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、Ｒａ及びＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０５６４】
又は、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０５６５】
例えば、半導体膜７０６ｂが酸素欠損（ＶＯ）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある（以下、酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある）。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体膜７０６ｂ中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０５６６】
半導体膜７０６ｂの酸素欠損を低減するために、例えば、絶縁膜７１２に含まれる過剰酸素を、半導体膜７０６ａを介して半導体膜７０６ｂまで移動させる方法などがある。この場合、半導体膜７０６ａは、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
【０５６７】
上述の３層構造は一例である。例えば、半導体膜７０６ａ又は半導体膜７０６ｃのない２層構造としても構わない。又は、半導体膜７０６ａの上もしくは下、又は半導体膜７０６ｃ上もしくは下に、半導体膜７０６ａ、半導体膜７０６ｂ及び半導体膜７０６ｃとして例示した半導体膜のいずれか一を有する４層構造としても構わない。又は、半導体膜７０６ａの上、半導体膜７０６ａの下、半導体膜７０６ｃの上、半導体膜７０６ｃの下のいずれか二箇所以上に、半導体膜７０６ａ、半導体膜７０６ｂ及び半導体膜７０６ｃとして例示した半導体膜のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０５６８】
導電膜７１６ａ及び導電膜７１６ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
【０５６９】
絶縁膜７１８としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム又はタンタルを含む絶縁体を、単層で、又は積層で用いればよい。また、例えば、絶縁膜７１８としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム又は酸化タンタルを用いればよい。
【０５７０】
なお、絶縁膜７１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電膜７１６ａなどと接続されている。
【０５７１】
なお、図７０（Ｂ）において、絶縁膜７１８の上に、導電膜７１３を配置してもよい。さらに、導電膜７１３の上に絶縁膜７２０を配置してもよい。その場合の例を図７０（Ｃ）に示す。また、導電膜７１３には、導電膜７０４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電膜７１３に、一定の電位を供給して、トランジスタのしきい値電圧を制御してもよい。つまり、導電膜７１３は、第２のゲート電極としての機能を有することができる。また、絶縁膜７２０を有さなくても構わない。
【０５７２】
導電膜７１３としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル及びタングステンを一種以上含む導電体を、単層で、又は積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅及びチタンを含む導電体、銅及びマンガンを含む導電体、インジウム、スズ及び酸素を含む導電体、チタン及び窒素を含む導電体などを用いてもよい。
【０５７３】
絶縁膜７２０としては、絶縁膜７１８の記載を参照する。
【０５７４】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５７５】
（実施の形態５）
本実施の形態では、表示装置の画素の断面図の一例について説明する。図６４では、画素３５が有する、トランジスタ３０、容量素子３３、及び発光素子３４の、断面構造を例示している。
【０５７６】
具体的に、図６４に示す表示装置は、基板２００上に絶縁膜２１６と、絶縁膜２１６上にトランジスタ３０と、容量素子３３とを有する。トランジスタ３０は、半導体膜２０４と、半導体膜２０４上の絶縁膜２１５と、絶縁膜２１５を間に挟んで半導体膜２０４と重なり、ゲート電極として機能する導電膜２０３と、半導体膜２０４と接し、絶縁膜２１７及び絶縁膜２１８の開口部に設けられた導電膜２０５と、同じく半導体膜２０４と接し、絶縁膜２１７及び絶縁膜２１８の開口部に設けられた導電膜２０６とを有する。なお、導電膜２０５及び導電膜２０６は、トランジスタ３０のソース電極及びドレイン電極として機能する。
【０５７７】
容量素子３３は、電極として機能する半導体膜２０７と、半導体膜２０７上の絶縁膜２１５と、絶縁膜２１５を間に挟んで半導体膜２０７と重なり、なお且つ電極として機能する導電膜２１０とを有する。
【０５７８】
絶縁膜２１５としては、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を、単層で、又は積層させて用いればよい。なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０５７９】
半導体膜２０４として酸化物半導体を用いる場合、絶縁膜２１６は、半導体膜２０４に酸素を供給させることが可能な材料を用いることが望ましい。上記材料を絶縁膜２１６に用いることで、絶縁膜２１６に含まれる酸素を半導体膜２０４に移動させることが可能であり、半導体膜２０４の酸素欠損量を低減することができる。絶縁膜２１６に含まれる酸素の半導体膜２０４への移動は、半導体膜２０４を形成した後に、加熱処理をおこなうことで効率的におこなうことができる。
【０５８０】
半導体膜２０４、導電膜２０３及び導電膜２１０上には、絶縁膜２１７が設けられ、絶縁膜２１７上には絶縁膜２１８が設けられ、絶縁膜２１８上には、導電膜２０５、導電膜２０６、導電膜２０９及び絶縁膜２１９が設けられている。絶縁膜２１９上には導電膜２０１及び導電膜２１２が設けられ、導電膜２０１は絶縁膜２１９の開口部において、導電膜２０５と接続され、導電膜２１２は絶縁膜２１９の開口部において、導電膜２０９と接続されている。
【０５８１】
半導体膜２０４として酸化物半導体を用いる場合、絶縁膜２１７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。絶縁膜２１７を設けることで、半導体膜２０４からの酸素の外部への拡散と、外部から半導体膜２０４への水素、水等の入り込みを防ぐことができる。絶縁膜２１７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０５８２】
絶縁膜２１９、導電膜２０１及び導電膜２１２上には、絶縁膜２２０及び導電膜２１３が設けられ、導電膜２１３は絶縁膜２２０の開口部において、導電膜２１２と接続されている。
【０５８３】
絶縁膜２２０及び導電膜２１３上には絶縁膜２２５が設けられている。絶縁膜２２５は、導電膜２１３と重なる位置に開口部を有する。また、絶縁膜２２５上において、絶縁膜２２５の開口部とは異なる位置に、絶縁膜２２６が設けられている。そして、絶縁膜２２５及び絶縁膜２２６上には、ＥＬ層２２７及び導電膜２２８が、順に積層するように設けられている。導電膜２１３及び導電膜２２８が、ＥＬ層２２７を間に挟んで重なり合う部分が、発光素子３４として機能する。そして、導電膜２１３及び導電膜２２８は、一方がアノード、他方がカソードとして機能する。
【０５８４】
また、表示装置は、発光素子３４を間に挟んで基板２００と対峙する、基板２３０を有する。基板２３０の下、すなわち、基板２３０の発光素子３４に近い側の面上には、光を遮蔽する機能を有する遮蔽膜２３１が設けられている。そして、遮蔽膜２３１は、発光素子３４と重なる領域に開口部を有している。発光素子３４に重なる開口部において、基板２３０の下には特定の波長範囲の可視光を透過する着色層２３２が設けられている。
【０５８５】
なお、絶縁膜２２６は、発光素子３４と基板２３０との距離を調整するものであり、場合によっては省略してもよい。
【０５８６】
また、本実施の形態では、発光素子３４の光を素子基板とは反対の側から取り出すトップエミッション構造を示したが、発光素子３４の光を素子基板側から取り出すボトムエミッション構造、又は、発光素子３４の光を素子基板側からと、素子基板とは反対の側からと、取り出すデュアルエミッション構造も一態様となりうる。
【０５８７】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０５８８】
（実施の形態６）
本実施の形態においては、本発明の一態様の発光素子を有する表示装置、及び該表示装置に入力装置を取り付けた電子機器について、図６５乃至図６７を用いて説明を行う。
【０５８９】
＜タッチパネルに関する説明１＞
なお、本実施の形態において、電子機器の一例として、表示装置と、入力装置とを合わせたタッチパネル５００について説明する。また、入力装置の一例として、タッチセンサを用いる場合について説明する。
【０５９０】
図６５（Ａ）（Ｂ）は、タッチパネル５００の斜視図である。なお、図６５（Ａ）（Ｂ）において、明瞭化のため、タッチパネル５００の代表的な構成要素を示す。
【０５９１】
タッチパネル５００は、表示装置５０１とタッチセンサ５９５とを有する（図６５（Ｂ）参照）。また、タッチパネル５００は、基板５１０、基板５７０、及び基板５９０を有する。なお、基板５１０、基板５７０、及び基板５９０はいずれも可撓性を有する。ただし、基板５１０、基板５７０、及び基板５９０のいずれか一つ又は全てが可撓性を有さない構成としてもよい。
【０５９２】
表示装置５０１は、基板５１０上に複数の画素及び該画素に信号を供給することができる複数の配線５１１を有する。複数の配線５１１は、基板５１０の外周部にまで引き回され、その一部が端子５１９を構成している。端子５１９はＦＰＣ５０９（１）と電気的に接続する。
【０５９３】
基板５９０は、タッチセンサ５９５と、タッチセンサ５９５と電気的に接続する複数の配線５９８とを有する。複数の配線５９８は、基板５９０の外周部に引き回され、その一部は端子を構成する。そして、該端子はＦＰＣ５０９（２）と電気的に接続されている。なお、図６５（Ｂ）では明瞭化のため、基板５９０の裏面側（基板５１０と対向する面側）に設けられるタッチセンサ５９５の電極や配線等を実線で示している。
【０５９４】
タッチセンサ５９５として、例えば静電容量方式のタッチセンサを適用できる。静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。
【０５９５】
投影型静電容量方式としては、主に駆動方式の違いから自己容量方式、相互容量方式などがある。相互容量方式を用いると同時多点検出が可能となるため好ましい。
【０５９６】
なお、図６５（Ｂ）に示すタッチセンサ５９５は、投影型静電容量方式のタッチセンサを適用した構成である。
【０５９７】
なお、タッチセンサ５９５には、指等の検知対象の近接又は接触を検知することができる、様々なセンサを適用することができる。
【０５９８】
投影型静電容量方式のタッチセンサ５９５は、電極５９１と電極５９２とを有する。電極５９１は、複数の配線５９８のいずれかと電気的に接続し、電極５９２は複数の配線５９８の他のいずれかと電気的に接続する。
【０５９９】
電極５９２は、図６５（Ａ）（Ｂ）に示すように、一方向に繰り返し配置された複数の四辺形が角部で接続されている形状を有する。
【０６００】
電極５９１は四辺形であり、電極５９２が延在する方向と交差する方向に繰り返し配置されている。
【０６０１】
配線５９４は、電極５９２を挟む二つの電極５９１と電気的に接続する。このとき、電極５９２と配線５９４の交差部の面積ができるだけ小さくなる形状が好ましい。これにより、電極が設けられていない領域の面積を低減でき、透過率のバラツキを低減できる。その結果、タッチセンサ５９５を透過する光の輝度のバラツキを低減することができる。
【０６０２】
なお、電極５９１及び電極５９２の形状はこれに限定されず、様々な形状を取りうる。例えば、複数の電極５９１をできるだけ隙間が生じないように配置し、絶縁層を介して電極５９２を、電極５９１と重ならない領域ができるように離間して複数設ける構成としてもよい。このとき、隣接する２つの電極５９２の間に、これらとは電気的に絶縁されたダミー電極を設けると、透過率の異なる領域の面積を低減できるため好ましい。
【０６０３】
＜表示装置に関する説明＞
次に、図６６（Ａ）を用いて、表示装置５０１の詳細について説明する。図６６（Ａ）は、図６５（Ｂ）に示す一点鎖線Ｘ１−Ｘ２間の断面図に相当する。
【０６０４】
表示装置５０１は、マトリクス状に配置された複数の画素を有する。該画素は表示素子と、該表示素子を駆動する画素回路とを有する。
【０６０５】
以下の説明においては、白色の光を射出する発光素子を表示素子に適用する場合について説明するが、表示素子はこれに限定されない。例えば、隣接する画素毎に射出する光の色が異なるように、発光色が異なる発光素子を適用してもよい。
【０６０６】
基板５１０及び基板５７０としては、例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である可撓性を有する材料を好適に用いることができる。又は、基板５１０の熱膨張率と、基板５７０の熱膨張率とが、およそ等しい材料を用いると好適である。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
【０６０７】
なお、基板５１０は、発光素子への不純物の拡散を防ぐ絶縁層５１０ａと、可撓性基板５１０ｂと、絶縁層５１０ａ及び可撓性基板５１０ｂを貼り合わせる接着層５１０ｃと、を有する積層体である。また、基板５７０は、発光素子への不純物の拡散を防ぐ絶縁層５７０ａと、可撓性基板５７０ｂと、絶縁層５７０ａ及び可撓性基板５７０ｂを貼り合わせる接着層５７０ｃと、を有する積層体である。
【０６０８】
接着層５１０ｃ及び接着層５７０ｃとしては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネート又はアクリル樹脂、ポリウレタン、エポキシ樹脂もしくはシリコーンなどのシロキサン結合を有する樹脂を含む材料を用いることができる。
【０６０９】
また、基板５１０と基板５７０との間に封止層５６０を有する。封止層５６０は、空気より大きい屈折率を有すると好ましい。また、図６６（Ａ）に示すように、封止層５６０側に光を取り出す場合は、封止層５６０は光学的な接合層を兼ねることができる。
【０６１０】
また、封止層５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板５１０、基板５７０、封止層５６０、及びシール材で囲まれた領域に発光素子５５０Ｒを有する構成とすることができる。なお、封止層５６０として、不活性気体（窒素やアルゴン等）を充填してもよい。また、当該不活性気体内に、乾燥材を設けて、水分等を吸着させる構成としてもよい。また、上述のシール材としては、例えば、エポキシ系樹脂やガラスフリットを用いるのが好ましい。また、シール材に用いる材料としては、水分や酸素を透過しない材料を用いると好適である。
【０６１１】
また、表示装置５０１は、画素５０２Ｒを有する。また、画素５０２Ｒは発光モジュール５８０Ｒを有する。
【０６１２】
画素５０２Ｒは、発光素子５５０Ｒと、発光素子５５０Ｒに電力を供給することができるトランジスタ５０２ｔとを有する。なお、トランジスタ５０２ｔは、画素回路の一部として機能する。また、発光モジュール５８０Ｒは、発光素子５５０Ｒと、着色層５６７Ｒとを有する。
【０６１３】
発光素子５５０Ｒは、下部電極と、上部電極と、下部電極と上部電極の間にＥＬ層とを有する。発光素子５５０Ｒとして、例えば、先の実施の形態に示す発光素子を適用することができる。
【０６１４】
また、下部電極と上部電極との間で、マイクロキャビティ構造を採用し、特定波長における光強度を増加させてもよい。
【０６１５】
また、封止層５６０が光を取り出す側に設けられている場合、封止層５６０は、発光素子５５０Ｒと着色層５６７Ｒに接する。
【０６１６】
着色層５６７Ｒは、発光素子５５０Ｒと重なる位置にある。これにより、発光素子５５０Ｒが発する光の一部は着色層５６７Ｒを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
【０６１７】
また、表示装置５０１には、光を射出する方向に遮光層５６７ＢＭが設けられる。遮光層５６７ＢＭは、着色層５６７Ｒを囲むように設けられている。
【０６１８】
着色層５６７Ｒとしては、特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。
【０６１９】
また、表示装置５０１には、絶縁層５２１が設けられる。絶縁層５２１はトランジスタ５０２ｔを覆う。なお、絶縁層５２１は、画素回路に起因する凹凸を平坦化するための機能を有する。また、絶縁層５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ５０２ｔ等の信頼性の低下を抑制できる。
【０６２０】
また、発光素子５５０Ｒは、絶縁層５２１の上方に形成される。また、発光素子５５０Ｒが有する下部電極には、該下部電極の端部に重なる隔壁５２８が設けられる。なお、基板５１０と、基板５７０との間隔を制御するスペーサを、隔壁５２８上に形成してもよい。
【０６２１】
ゲート線駆動回路５０３ｇ（１）は、トランジスタ５０３ｔと、容量素子５０３ｃとを有する。なお、駆動回路を画素回路と同一の工程で同一基板上に形成することができる。
【０６２２】
また、基板５１０上には、信号を供給することができる配線５１１が設けられる。また、配線５１１上には、端子５１９が設けられる。また、端子５１９には、ＦＰＣ５０９（１）が電気的に接続されている。また、ＦＰＣ５０９（１）は、ビデオ信号、クロック信号、スタート信号、リセット信号等を供給する機能を有する。なお、ＦＰＣ５０９（１）にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
【０６２３】
また、表示装置５０１には、様々な構造のトランジスタを適用することができる。図６６（Ａ）においては、ボトムゲート型のトランジスタを適用する場合について、例示しているが、これに限定されず、例えば、図６６（Ｂ）に示す、トップゲート型のトランジスタを表示装置５０１に適用する構成としてもよい。
【０６２４】
また、トランジスタ５０２ｔ及びトランジスタ５０３ｔの構成については、先の実施の形態の記載を参酌することができる。
【０６２５】
＜タッチセンサに関する説明＞
次に、図６６（Ｃ）を用いて、タッチセンサ５９５の詳細について説明する。図６６（Ｃ）は、図６５（Ｂ）に示す一点鎖線Ｘ３−Ｘ４間の断面図に相当する。
【０６２６】
タッチセンサ５９５は、基板５９０上に千鳥状に配置された電極５９１及び電極５９２と、電極５９１及び電極５９２を覆う絶縁層５９３と、隣り合う電極５９１を電気的に接続する配線５９４とを有する。
【０６２７】
電極５９１及び電極５９２は、透光性を有する導電材料を用いて形成する。透光性を有する導電性材料としては、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法等を挙げることができる。
【０６２８】
例えば、透光性を有する導電性材料を基板５９０上にスパッタリング法により成膜した後、フォトリソグラフィ法等の様々なパターニング技術により、不要な部分を除去して、電極５９１及び電極５９２を形成することができる。
【０６２９】
また、絶縁層５９３に用いる材料としては、例えば、アクリル、エポキシなどの樹脂、シリコーンなどのシロキサン結合を有する樹脂の他、酸化シリコン、酸化窒化シリコン、酸化アルミニウムなどの無機絶縁材料を用いることもできる。
【０６３０】
また、電極５９１に達する開口が絶縁層５９３に設けられ、配線５９４が隣接する電極５９１と電気的に接続する。透光性の導電性材料は、タッチパネルの開口率を高めることができるため、配線５９４に好適に用いることができる。また、電極５９１及び電極５９２より導電性の高い材料は、電気抵抗を低減できるため配線５９４に好適に用いることができる。
【０６３１】
電極５９２は、一方向に延在し、複数の電極５９２がストライプ状に設けられている。また、配線５９４は電極５９２と交差して設けられている。
【０６３２】
一対の電極５９１が１つの電極５９２を挟んで設けられる。また、配線５９４は一対の電極５９１を電気的に接続している。
【０６３３】
なお、複数の電極５９１は、１つの電極５９２と必ずしも直交する方向に配置される必要はなく、０度を超えて９０度未満の角度をなすように配置されてもよい。
【０６３４】
また、配線５９８は、電極５９１又は電極５９２と電気的に接続されている。また、配線５９８の一部は、端子として機能する。配線５９８としては、例えば、アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、又はパラジウム等の金属材料や、該金属材料を含む合金材料を用いることができる。
【０６３５】
なお、絶縁層５９３及び配線５９４を覆う絶縁層を設けて、タッチセンサ５９５を保護してもよい。
【０６３６】
また、接続層５９９は、配線５９８とＦＰＣ５０９（２）を電気的に接続させる。
【０６３７】
接続層５９９としては、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）や、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）などを用いることができる。
【０６３８】
＜タッチパネルに関する説明２＞
次に、図６７（Ａ）を用いて、タッチパネル５００の詳細について説明する。図６７（Ａ）は、図６５（Ａ）に示す一点鎖線Ｘ５−Ｘ６間の断面図に相当する。
【０６３９】
図６７（Ａ）に示すタッチパネル５００は、図６６（Ａ）で説明した表示装置５０１と、図６６（Ｃ）で説明したタッチセンサ５９５と、を貼り合わせた構成である。
【０６４０】
また、図６７（Ａ）に示すタッチパネル５００は、図６６（Ａ）及び図６６（Ｃ）で説明した構成の他、接着層５９７と、反射防止層５６７ｐと、を有する。
【０６４１】
接着層５９７は、配線５９４と接して設けられる。なお、接着層５９７は、タッチセンサ５９５が表示装置５０１に重なるように、基板５９０を基板５７０に貼り合わせている。また、接着層５９７は、透光性を有すると好ましい。また、接着層５９７としては、熱硬化性樹脂、又は紫外線硬化樹脂を用いることができる。例えば、アクリル系樹脂、ウレタン系樹脂、エポキシ系樹脂、又はシロキサン系樹脂を用いることができる。
【０６４２】
反射防止層５６７ｐは、画素に重なる位置に設けられる。反射防止層５６７ｐとして、例えば円偏光板を用いることができる。
【０６４３】
次に、図６７（Ａ）に示す構成と異なる構成のタッチパネルについて、図６７（Ｂ）を用いて説明する。
【０６４４】
図６７（Ｂ）は、タッチパネル６００の断面図である。図６７（Ｂ）に示すタッチパネル６００は、図６７（Ａ）に示すタッチパネル５００と、表示装置５０１に対するタッチセンサ５９５の位置が異なる。ここでは異なる構成について詳細に説明し、同様の構成を用いることができる部分は、タッチパネル５００の説明を援用する。
【０６４５】
着色層５６７Ｒは、発光素子５５０Ｒと重なる位置にある。また、図６７（Ｂ）に示す発光素子５５０Ｒは、トランジスタ５０２ｔが設けられている側に光を射出する。これにより、発光素子５５０Ｒが発する光の一部は、着色層５６７Ｒを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
【０６４６】
また、タッチセンサ５９５は、表示装置５０１の基板５１０側に設けられている。
【０６４７】
接着層５９７は、基板５１０と基板５９０の間にあり、表示装置５０１とタッチセンサ５９５を貼り合わせる。
【０６４８】
図６７（Ａ）（Ｂ）に示すように、発光素子から射出される光は、基板の上面及び下面のいずれか一方又は双方に射出されればよい。
【０６４９】
本実施の形態に示す表示装置及び電子機器に、先の実施の形態に示す構成を用いることで、より精度良くしきい値電圧のばらつきの補正を行うことができる。これにより、狭額縁化を図った表示装置を実現できる。これにより、発光輝度のばらつきや表示ムラの少ない表示装置及び電子機器を実現できる。又は、これにより、綺麗な表示を行うことができる表示装置及び電子機器を実現できる。
【０６５０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０６５１】
（実施の形態７）
本実施の形態では、上記の実施の形態で例示した表示装置を用いることができる表示モジュール及び電子機器について説明する。
【０６５２】
＜表示装置の外観＞
図６８は、表示装置の外観の一例を示す、斜視図である。図６８に示す表示装置は、パネル２５１と、コントローラ、電源回路、画像処理回路、画像メモリ、ＣＰＵなどが設けられた回路基板２５２と、接続部２５３とを有している。パネル２５１は、画素が複数設けられた画素部２５４と、複数の画素を行ごとに選択する駆動回路２５５と、選択された行内の画素への映像信号の入力を制御する駆動回路２５６とを有する。
【０６５３】
回路基板２５２から、接続部２５３を介して、各種信号と、電源の電位とが、パネル２５１に入力される。接続部２５３には、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などを用いることができる。また、接続部２５３にＣＯＦテープを用いる場合、回路基板２５２内の一部の回路、或いはパネル２５１が有する駆動回路２５５や駆動回路２５６の一部などを別途用意したチップに形成しておき、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて当該チップをＣＯＦテープに電気的に接続しておいても良い。
【０６５４】
＜電子機器の構成例＞
上記の実施の形態で示した表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、上記の実施の形態で示した表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図６９に示す。
【０６５５】
図６９（Ａ）は表示装置であり、筐体６０１、表示部６０２、支持台６０３等を有する。上記の実施の形態で示した表示装置は、表示部６０２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などのすべての情報表示用表示装置が含まれる。
【０６５６】
図６９（Ｂ）は携帯情報端末であり、筐体６１１、表示部６１２、操作キー６１３等を有する。上記の実施の形態で示した表示装置は、表示部６１２に用いることができる。
【０６５７】
図６９（Ｃ）は表示装置であり、曲面を有する筐体６４１、表示部６４２等を有する。上記の実施の形態で示した表示装置に可撓性を有する基板を用いることで、曲面を有する筐体６４１に支持された表示部６４２に、当該表示装置を用いることができ、フレキシブル且つ軽くて使い勝手の良い表示装置を提供することができる。
【０６５８】
図６９（Ｄ）は携帯型ゲーム機であり、筐体６２１、筐体６２２、表示部６２３、表示部６２４、マイクロホン６２５、スピーカー６２６、操作キー６２７、スタイラス６２８等を有する。上記の実施の形態で示した表示装置は、表示部６２３又は表示部６２４に用いることができる。表示部６２３又は表示部６２４に上記の実施の形態で示した表示装置を用いることで、ユーザーの使用感に優れ、品質の低下が起こりにくい携帯型ゲーム機を提供することができる。なお、図６９（Ｄ）に示した携帯型ゲーム機は、２つの表示部６２３と表示部６２４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０６５９】
図６９（Ｅ）は電子書籍端末であり、筐体６３１、表示部６３２等を有する。上記の実施の形態で示した表示装置は、表示部６３２に用いることができる。そして、可撓性を有する基板を用いることで、表示装置に可撓性を持たせることができるので、フレキシブル且つ軽くて使い勝手の良い電子書籍端末を提供することができる。
【０６６０】
図６９（Ｆ）は携帯電話であり、筐体６５１に、表示部６５２、マイク６５７、スピーカー６５４、カメラ６５３、外部接続部６５６、操作用のボタン６５５が設けられている。表示部６５２に、上記の実施の形態で示した表示装置を用いることできる。また、上記の実施の形態で示した表示装置を、可撓性を有する基板に形成した場合、図６９（Ｆ）に示すような曲面を有する表示部６５２に当該表示装置を適用することが可能である。
【０６６１】
本実施の形態に示す電子機器に、先の実施の形態に示す表示装置を用いることで、より精度良くしきい値電圧のばらつきの補正を行うことができる。これにより、狭額縁化を図った表示装置を実現できる。これにより、発光輝度のばらつきや表示ムラの少ない電子機器を実現できる。又は、これにより、綺麗な表示を行うことができる電子機器を実現できる。
【０６６２】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０６６３】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
【０６６４】
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０６６５】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
【０６６６】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０６６７】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。
【０６６８】
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として、先の実施の形態では表示素子の一例として発光素子を用いる構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、他の表示素子、例えば液晶素子などを用いる構成としてもよい。また、先の実施の形態ではブランキング期間中にしきい値電圧の情報を読み出す構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、例えばブランキング期間以外においてトランジスタの情報を読み出す構成としてもよい。また、先の実施の形態では主に画素の駆動用トランジスタの電流特性の情報を読み出す構成について説明したが、本発明の一態様はこれに限定されない。状況に応じて、例えば駆動用トランジスタ以外のトランジスタの電流特性の情報を読み出す構成としてもよい。又は、場合によっては、又は、状況に応じて、トランジスタの電流特性の情報を読み出さなくてもよい。又は、場合によっては、又は、状況に応じて、外部補正を行わなくてもよい。
【０６６９】
＜図面を説明する記載に関する付記＞
【０６７０】
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０６７１】
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、且つ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０６７２】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０６７３】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０６７４】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０６７５】
＜言い換え可能な記載に関する付記＞
【０６７６】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０６７７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が同一工程で形成されている場合なども含む。
【０６７８】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０６７９】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０６８０】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０６８１】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０６８２】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０６８３】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０６８４】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０６８５】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース電極とドレイン電極との間の距離をいう。
【０６８６】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０６８７】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（又はトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース電極とドレイン電極とが向かい合っている部分の長さをいう。
【０６８８】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値又は平均値とする。
【０６８９】
＜＜画素について＞＞
本明細書等において、画素とは、例えば、明るさを制御できる要素一つ分を示すものとする。よって、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。従って、そのときは、Ｒ（赤）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
【０６９０】
なお、色要素は、三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗは白）や、ＲＧＢに、イエロー、シアン、マゼンタを追加したものなどがある。
【０６９１】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０６９２】
なお、例えば、トランジスタのソース電極（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン電極（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース電極（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン電極（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することができる。
【０６９３】
例えば、「ＸとＹとトランジスタのソース電極（又は第１の端子など）とドレイン電極（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース電極（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン電極（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース電極（又は第１の端子など）とドレイン電極（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース電極（又は第１の端子など）、トランジスタのドレイン電極（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース電極（又は第１の端子など）と、ドレイン電極（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０６９４】
又は、別の表現方法として、例えば、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース電極（又は第１の端子など）とトランジスタのドレイン電極（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。又は、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。又は、「トランジスタのソース電極（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース電極（又は第１の端子など）からトランジスタのドレイン電極（又は第２の端子など）への電気的パスであり、トランジスタのドレイン電極（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン電極（又は第２の端子など）からトランジスタのソース電極（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース電極（又は第１の端子など）と、ドレイン電極（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０６９５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０６９６】
ＣＬ    配線
ＣＬ＿ｊ    配線
ＣＬ＿１    配線
ＣＬ＿ｎ    配線
ＤＬ    配線
ＤＬ＿ｊ    配線
ＤＬ＿１    配線
ＤＬ＿ｎ    配線
ＤＬ＿１Ｂ    配線
ＤＬ＿１Ｇ    配線
ＤＬ＿１Ｒ    配線
ＤＬ＿２Ｂ    配線
ＤＬ＿２Ｇ    配線
ＤＬ＿２Ｒ    配線
ＧＬ    配線
ＧＬ＿ｉ    配線
ＧＬ＿１    配線
ＧＬ＿ｍ    配線
Ｒ    配線
ＶＤＬ    配線
ＩＬ    配線
ＩＬ＿ｉ    配線
ＩＬ＿ｊ    配線
ＩＬ＿１    配線
ＩＬ＿ｍ    配線
ＩＬ＿１Ｂ    配線
ＩＬ＿１Ｇ    配線
ＩＬ＿１Ｒ    配線
ＩＬ＿２Ｂ    配線
ＩＬ＿２Ｇ    配線
ＩＬ＿２Ｒ    配線
ＳＬ    配線
ＳＬ＿ｉ    配線
ＳＬ＿１    配線
ＳＬ＿ｍ    配線
Ｑ    配線
Ｑ１    配線
Ｑ２    配線
Ｑ３    配線
ＳＬ＿ｉ＋ＧＬ＿ｉ    配線
Ｖｒｅｆ    配線
Ｖｉｎｉｔ    配線
ＳＷ１＿Ｒ    配線
ＳＷ１＿Ｂ    配線
ＳＷ１＿Ｇ    配線
ＳＷ２＿Ｒ    配線
ＳＷ２＿Ｂ    配線
ＳＷ２＿Ｇ    配線
ＳＷ３    配線
１    画素
２    読み出し回路
２＿１    読み出し回路
２＿２    読み出し回路
２ａ    読み出し回路
２ａ−１    読み出し回路
２ａ−２    読み出し回路
２ａ−３    読み出し回路
２ａ−４    読み出し回路
２ａ−ＳＨ    読み出し回路
２ｂ    読み出し回路
２ｂ−１    読み出し回路
２ｂ−２    読み出し回路
２ｂ−３    読み出し回路
２ｂ−４    読み出し回路
２ｂ−ＳＨ    読み出し回路
２ｂ−Ｒ    読み出し回路
２ｂ−ＲＣ    読み出し回路
２ｃ    読み出し回路
２ｃ−ＳＨ    読み出し回路
２ｄ    読み出し回路
２ｄ−ＳＨ    読み出し回路
２ｅ    読み出し回路
２ｅ−ＳＨ    読み出し回路
２ｆ    読み出し回路
２ｆ−１    読み出し回路
２ｆ−２    読み出し回路
２ｆ−３    読み出し回路
２ｆ−４    読み出し回路
２ｆ−ＳＨ    読み出し回路
２ｇ    読み出し回路
２ｇ−１    読み出し回路
２ｇ−２    読み出し回路
２ｇ−３    読み出し回路
２ｇ−４    読み出し回路
２ｇ−ＳＨ    読み出し回路
２ｇ−Ｒ    読み出し回路
２ｇ−ＲＣ    読み出し回路
２ｈ    読み出し回路
２ｈ−１    読み出し回路
２ｈ−２    読み出し回路
２ｈ−３    読み出し回路
２ｈ−４    読み出し回路
２ｈ−ＳＨ    読み出し回路
２ｈ−Ｒ    読み出し回路
２ｈ−ＲＣ    読み出し回路
２ｋ    読み出し回路
２ｋ−ＳＨ    読み出し回路
３    トランジスタ
４    発光素子
５    機能選択部
６    オペアンプ
７    オペアンプ
８    スイッチ
９    スイッチ
１０    スイッチ
１１    スイッチ
１２    スイッチ
１３    スイッチ
１４    容量素子
１５    スイッチ
１６    スイッチ
１７    スイッチ
１８    スイッチ
１９    スイッチ
２０    駆動回路
２１    駆動回路
２２    回路部
２３    画素部
２４    トランジスタ
２５    トランジスタ
２６    トランジスタ
２７    容量素子
２８    発光素子
２９＿（ｉ，ｊ）    画素
３０    トランジスタ
３１    トランジスタ
３２    トランジスタ
３３    容量素子
３４    発光素子
３５    画素
３５＿２Ｂ    画素
３５＿２Ｇ    画素
３５＿２Ｒ    画素
３５＿（ｉ，ｊ）    画素
３５＿１Ｒ    画素
３５＿１Ｇ    画素
３５＿１Ｂ    画素
３６    スイッチ
３７＿１Ｒ    スイッチ
３７＿１Ｇ    スイッチ
３７＿１Ｂ    スイッチ
３７＿２Ｒ    スイッチ
３７＿２Ｇ    スイッチ
３７＿２Ｂ    スイッチ
３８＿１Ｒ    スイッチ
３８＿１Ｇ    スイッチ
３８＿１Ｂ    スイッチ
３８＿２Ｒ    スイッチ
３８＿２Ｇ    スイッチ
３８＿２Ｂ    スイッチ
３９    出力制御回路
４０    ラッチ回路
４１    スイッチ
４２    スイッチ
４３    スイッチ
４４    インバータ
４５    インバータ
４６    インバータ
４８    スイッチ
９１    スイッチ
９２    スイッチ
９３    スイッチ
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１２１    アナログスイッチ
１２２    アナログスイッチ
１２３    アナログスイッチ
１２４    アナログスイッチ
１２５    アナログスイッチ
１２６    アナログスイッチ
１２８    アナログスイッチ
１２９    アナログスイッチ
１３０    アナログスイッチ
１３１    アナログスイッチ
１３２    アナログスイッチ
１４１    インバータ
１４２    インバータ
１４３    インバータ
１５１    容量素子
１５２    抵抗素子
１７０＿（ｉ，ｊ）    画素
１７１    トランジスタ
１７２    トランジスタ
１７３    トランジスタ
１７４    発光素子
１７５    容量素子
１７６    スイッチ
１８０    表示装置
１８１    補正回路
１８２    画像処理回路
１８３    ＣＰＵ
１８５    パネル
１８６    コントローラ
１８７    画像メモリ
１８８    メモリ
１８９    画像データ
２００    基板
２０１    導電膜
２０３    導電膜
２０４    半導体膜
２０５    導電膜
２０６    導電膜
２０７    半導体膜
２０９    導電膜
２１０    導電膜
２１２    導電膜
２１３    導電膜
２１５    絶縁膜
２１６    絶縁膜
２１７    絶縁膜
２１８    絶縁膜
２１９    絶縁膜
２２０    絶縁膜
２２５    絶縁膜
２２６    絶縁膜
２２７    ＥＬ層
２２８    導電膜
２３０    基板
２３１    遮蔽膜
２３２    着色層
２５１    パネル
２５２    回路基板
２５３    接続部
２５４    画素部
２５５    駆動回路
２５６    駆動回路
３００Ａ    トランジスタ
３００Ｃ    トランジスタ
３００Ｄ    トランジスタ
３００Ｅ    トランジスタ
３００Ｂ    トランジスタ
３００Ｆ    トランジスタ
３００Ｇ    トランジスタ
３０１    基板
３０２    導電膜
３０３    酸化物半導体膜
３０４    導電膜
３０５    導電膜
３０６    絶縁膜
３０７    導電膜
３１１    絶縁膜
３１１ａ    窒化物絶縁膜
３１１ｂ    酸化物絶縁膜
３１２    酸化物半導体膜
３１２ａ    領域
３１２ｂ    領域
３１２ｃ    領域
３１２ｄ    領域
３１２ｅ    オフセット領域
３１３ａ    酸化物半導体膜
３１３ｂ    酸化物半導体膜
３１３ｃ    酸化物半導体膜
３１４    導電膜
３１４ａ    導電膜
３１４ｂ    導電膜
３１４ｃ    導電膜
３１６    導電膜
３１６ａ    導電膜
３１６ｂ    導電膜
３１６ｃ    導電膜
３１７    絶縁膜
３１７ａ    絶縁膜
３１８    導電膜
３１８ａ    導電膜
３１８ｂ    導電膜
３２０    絶縁膜
３２１    基板
３２２    絶縁膜
３２３    酸化物半導体膜
３２３ａ    領域
３２３ｂ    領域
３２３ｃ    領域
３２３ｄ    領域
３２４    絶縁膜
３２５    導電膜
３２６    導電膜
３２７    導電膜
３２８    絶縁膜
３２９    絶縁膜
３３０ａ    開口部
３３０ｂ    開口部
３３１    基板
３３２    絶縁膜
３３３    酸化物半導体膜
３３３ｂ    領域
３３３ｃ    領域
３３３ｄ    領域
３３３ｅ    オフセット領域
３３４    絶縁膜
３３４ａ    絶縁膜
３３５    導電膜
３３６    導電膜
３３７    導電膜
３３７ａ    導電膜
３３８    絶縁膜
３３９    絶縁膜
３４０ａ    開口部
３４０ｂ    開口部
５００    タッチパネル
５０１    表示装置
５０２Ｒ    画素
５０２ｔ    トランジスタ
５０３ｃ    容量素子
５０３ｇ    ゲート線駆動回路
５０３ｔ    トランジスタ
５０９    ＦＰＣ
５１０    基板
５１０ａ    絶縁層
５１０ｂ    可撓性基板
５１０ｃ    接着層
５１１    配線
５１９    端子
５２１    絶縁層
５２８    隔壁
５５０Ｒ    発光素子
５６０    封止層
５６７ＢＭ    遮光層
５６７ｐ    反射防止層
５６７Ｒ    着色層
５７０    基板
５７０ａ    絶縁層
５７０ｂ    可撓性基板
５７０ｃ    接着層
５８０Ｒ    発光モジュール
５９０    基板
５９１    電極
５９２    電極
５９３    絶縁層
５９４    配線
５９５    タッチセンサ
５９７    接着層
５９８    配線
５９９    接続層
６００    タッチパネル
６０１    筐体
６０２    表示部
６０３    支持台
６１１    筐体
６１２    表示部
６１３    操作キー
６２１    筐体
６２２    筐体
６２３    表示部
６２４    表示部
６２５    マイクロホン
６２６    スピーカー
６２７    操作キー
６２８    スタイラス
６３１    筐体
６３２    表示部
６４１    筐体
６４２    表示部
６５１    筐体
６５２    表示部
６５３    カメラ
６５４    スピーカー
６５５    ボタン
６５６    外部接続部
６５７    マイク
７００    基板
７０４    導電膜
７０６ａ    半導体膜
７０６ｂ    半導体膜
７０６ｃ    半導体膜
７１２    絶縁膜
７１３    導電膜
７１６ａ    導電膜
７１６ｂ    導電膜
７１８    絶縁膜
７２０    絶縁膜
【図１】
0006737593.tif 000002
【図２】
0006737593.tif 000003
【図３】
0006737593.tif 000004
【図４】
0006737593.tif 000005
【図５】
0006737593.tif 000006
【図６】
0006737593.tif 000007
【図７】
0006737593.tif 000008
【図８】
0006737593.tif 000009
【図９】
0006737593.tif 000010
【図１０】
0006737593.tif 000011
【図１１】
0006737593.tif 000012
【図１２】
0006737593.tif 000013
【図１３】
0006737593.tif 000014
【図１４】
0006737593.tif 000015
【図１５】
0006737593.tif 000016
【図１６】
0006737593.tif 000017
【図１７】
0006737593.tif 000018
【図１８】
0006737593.tif 000019
【図１９】
0006737593.tif 000020
【図２０】
0006737593.tif 000021
【図２１】
0006737593.tif 000022
【図２２】
0006737593.tif 000023
【図２３】
0006737593.tif 000024
【図２４】
0006737593.tif 000025
【図２５】
0006737593.tif 000026
【図２６】
0006737593.tif 000027
【図２７】
0006737593.tif 000028
【図２８】
0006737593.tif 000029
【図２９】
0006737593.tif 000030
【図３０】
0006737593.tif 000031
【図３１】
0006737593.tif 000032
【図３２】
0006737593.tif 000033
【図３３】
0006737593.tif 000034
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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