(57)【特許請求の範囲】
【請求項１】
変調器回路であって、
入力データストリームを受信するための手段と、
前記入力データストリームを複数のデータストリーム部分に分割するための手段と、
複数の信号処理ブランチであって、各信号処理ブランチが変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を実行するためのデルタ―シグマ変調器と、該ブランチの前記デルタ―シグマ変調器による変調のために入力データをアップサンプリングおよび周波数シフトするための手段と、を含む前記複数の信号処理ブランチと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成し、前記出力信号を出力するための手段と、
を含み、
前記分割するための手段は前記入力データストリームを時系列で連続したブロックのシーケンスに分割するよう動作可能で、各ブロックは異なる一つの前記データストリーム部分を形成し、
前記ブロックは所望のノイズフロアをもたらすように設定された長さを有することを特徴とする変調器回路。
【請求項２】
デルタ―シグマ変調器のそれぞれがバンドパス・デルタ―シグマ変調器であることを特徴とする請求項１に記載の変調器回路。
【請求項３】
デルタ―シグマ変調器のそれぞれがブランチ数に反比例したブランチ変調レートで動作するよう構成されることを特徴とする請求項１または２に記載の変調器回路。
【請求項４】
前記変調レートが数式ｆｂ＝ｆｓ／Ｍによって少なくとも近似的に定義されており、ここで「ｆｂ」はブランチ変調レート、「ｆｓ」は単一のデルタ―シグマ変調器を用いて所与の搬送波周波数を有する信号を処理するために要求される基本変調レート、「Ｍ」はブランチ数であることを特徴とする請求項３に記載の変調器回路。
【請求項５】
前記連続したブロックの各々が、少なくとも１つの前記シーケンスの隣接ブロックと共通の部分を有することを特徴とする請求項１から４のいずれか１項に記載の変調器回路。
【請求項６】
前記複数の信号処理ブランチのそれぞれが、入力データをアップサンプリングおよび周波数シフトするための前記手段の入力側において、関連するデータストリーム部分をバッファするための個別の入力バッファを有することを特徴とする請求項１から５の何れか１項に記載の変調器回路。
【請求項７】
少なくとも１つのノイズシェーピングフィルタをさらに含み、前記ノイズシェーピングフィルタはマルチビット乗算を利用するよう動作可能であることを特徴とする請求項１から６の何れか１項に記載の変調器回路。
【請求項８】
前記ノイズシェーピングフィルタがリプログラマブル・ノイズシェーピングフィルタを含むことを特徴とする請求項７に記載の変調器回路。
【請求項９】
前記変調器回路は、それぞれのデータストリーム部分の処理と後続のデータストリーム部分の処理との間の前記デルタ―シグマ変調器のそれぞれをその当初の内部状態へリセットするよう動作可能であることを特徴とする請求項１から８の何れか１項に記載の変調器回路。
【請求項１０】
前記デルタ―シグマ変調器のそれぞれは特定の長さを超えるデータストリーム部分を処理する際に前記デルタ―シグマ変調器が不安定になる結果となるであろうオーダーのものであって、各データストリーム部分のサイズは前記デルタ―シグマ変調器が不安定になる前記特定の長さよりも短くなるように設定されることを特徴とする請求項９に記載の変調器回路。
【請求項１１】
デルタ―シグマ変調を行うためのデルタ―シグマ変調器を有する複数の信号処理ブランチを備える変調器回路により実行される方法であって、前記方法は、
入力データストリームを受信することと、
前記入力データストリームを複数のデータストリーム部分へ分割することと、
前記複数の信号処理ブランチのそれぞれにおいて、変調信号を生成するために、前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分をアップサンプリングおよび周波数シフトして周波数シフトされた前記データストリーム部分にデルタ―シグマ変調を実行することと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成することと、
前記出力信号を出力することと、
を含み、
前記入力データストリームは時系列で連続したブロックのシーケンスに分割され、各ブロックは異なる一つの前記データストリーム部分を形成し、
前記ブロックは所望のノイズフロアをもたらすように設定された長さを有することを特徴とする方法。
【請求項１２】
変調器回路であって、
入力データストリームを受信するための手段と、
前記入力データストリームを複数のデータストリーム部分へ分割するための手段と、
複数の信号処理ブランチであって、それぞれの信号処理ブランチが、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を行うためのバンドパス・デルタ―シグマ変調器を含む複数の信号処理ブランチと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成し、前記出力信号を出力するための手段と、
を含み、
前記分割するための手段は前記入力データストリームを時系列で連続したブロックのシーケンスに分割するよう動作可能で、各ブロックは異なる一つの前記データストリーム部分を形成し、
前記ブロックは所望のノイズフロアをもたらすように設定された長さを有することを特徴とする変調器回路。
【請求項１３】
デルタ―シグマ変調を行うためのデルタ―シグマ変調器を有する複数の信号処理ブランチを含む変調器回路により実行される方法であって、前記方法は、
入力データストリームを受信することと、
前記入力データストリームを複数のデータストリーム部分へ分割することと、
前記複数の信号処理ブランチのそれぞれにおいて、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にバンドパス・デルタ―シグマ変調を行うことと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成することと、
前記出力信号を出力することと、
を含み、
前記入力データストリームは時系列で連続したブロックのシーケンスに分割され、各ブロックは異なる一つの前記データストリーム部分を形成し、
前記ブロックは所望のノイズフロアをもたらすように設定された長さを有することを特徴とする方法。
【請求項１４】
変調器回路であって、
入力データストリームを受信するための手段と、
前記入力データストリームを、時系列で連続したブロックのシーケンスを含んだ複数のデータストリーム部分であって、各ブロックが前記データストリーム部分の異なる一つを形成し、前記ブロックが所望のノイズフロアをもたらすために設定された長さを有する、時系列で大まかに連続したブロックのシーケンスを含んだ複数のデータストリーム部分に分割する手段と、
複数の信号処理ブランチであって、信号処理ブランチのそれぞれが変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を行うためのデルタ―シグマ変調器を含む複数の信号処理ブランチと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成して、前記出力信号を出力するための手段とを含むことを特徴とする変調器回路。
【請求項１５】
デルタ―シグマ変調を行うためのデルタ―シグマ変調器を有する複数の信号処理ブランチを含む変調器回路により実行される方法であって、前記方法は、
入力データストリームを受信することと、
前記入力データストリームを、時系列で連続したブロックのシーケンスを含んだ複数のデータストリーム部分であって、各ブロックが前記データストリーム部分の異なる一つを形成し、前記ブロックが所望のノイズフロアをもたらすために設定された長さを有する、時系列で大まかに連続したブロックのシーケンスを含んだ複数のデータストリーム部分に分割することと、
前記複数の信号処理ブランチのそれぞれにおいて、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を行うことと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成することと、
前記出力信号を出力することとを含むことを特徴とする方法。
【請求項１６】
変調器回路であって、
それぞれが個別の出力信号を提供する第一の回路部分および第二の回路部分と、
各回路部分の個別の前記出力信号から合成出力信号を生成するための手段と、を有し、
ここで、前記生成は、前記合成出力信号を形成するために、個別の前記出力信号のそれぞれへの個別の窓関数の適用と、前記個別の出力信号のそれぞれへ前記個別の窓関数を適用することによって生成された結果として生じる信号の加算と、を含み、
各回路部分は、
入力データストリームを受信するための手段と、
前記入力データストリームを複数のデータストリーム部分に分割するための手段と、
複数の信号処理ブランチであって、各信号処理ブランチが変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を行うためのデルタ―シグマ変調器を含む複数の信号処理ブランチと、
個別の前記出力信号を形成するための前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成するための手段とを含むことを特徴とする変調器回路。
【請求項１７】
個別の窓関数の前記適用は、前記第一および前記第二の出力信号のそれぞれへの個別の時間依存重みの適用を含むことを特徴とする請求項１６に記載の変調器回路。
【請求項１８】
前記第一および前記第二の出力信号に適用される個別の前記時間依存重みは合計して定数を与えることを特徴とする請求項１７に記載の変調器回路。
【請求項１９】
個別の前記時間依存重みは実質上三角波形のように時間で変化することを特徴とする請求項１７または１８に記載の変調器回路。
【請求項２０】
前記実質上三角波形は、前記三角波の側面が実質上線形である実質上連続した三角波形を含むことを特徴とする請求項１９に記載の変調器回路。
【請求項２１】
個別の前記時間依存重みは階段波形のように時間で変化することを特徴する請求項１７または１８に記載の変調器回路。
【請求項２２】
個別の前記時間依存重みは階段状ではあるが三角波形のように時間で変化することを特徴とする請求項２１に記載の変調器回路。
【請求項２３】
前記第一の回路部分の前記複数のデータストリーム部分は前記第二の回路部分のさらなる前記複数のデータストリーム部分と比較して時間的にオフセットがあることを特徴とする請求項１７から２２の何れか１項に記載の変調器回路。
【請求項２４】
第一の個別の前記出力信号に適用される重みは前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分の始めと終りでは実質上ゼロであり、第二の個別の前記出力信号に適用される重みは前記さらなる複数のデータストリーム部分のうちのそれぞれのデータストリーム部分の始めと終りでは実質上ゼロであることを特徴とする請求項１７から２３の何れか１項に記載の変調器回路。
【請求項２５】
第一の回路部分および第二の回路部分を含む変調器回路によって実行される方法であって、前記方法は、
前記第一および第二の回路部分のそれぞれにおいて個別の出力信号を生成することと、
各回路部分の個別の前記出力信号から合成出力信号を生成することと、
を含み、
ここで、合成出力信号の前記生成は、前記合成出力信号を形成するために、個別の前記出力信号のそれぞれへの個別の窓関数の適用と、前記個別の出力信号のそれぞれへ前記個別の窓関数を適用することによって生成された結果として生じる信号の加算とを含み、
前記第一および第二の回路部分のそれぞれにおける個別の出力信号の生成は、
入力データストリームを受信することと、
前記入力データストリームを複数のデータストリーム部分へ分割することと、
複数の信号処理ブランチのそれぞれにおいて、変調信号を生成するために、前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を実行することと、
個別の前記出力信号を形成するための前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成することとを含むことを特徴とする方法。
【請求項２６】
変調器回路であって、
入力データストリームを受信するための手段と、
前記入力データストリームを、時系列で連続したブロックのシーケンスを含む複数のデータストリーム部分であって、各ブロックが前記データストリーム部分の異なる一つを形成し、前記連続したブロックが前記シーケンスの少なくとも１つの隣接ブロックと共通の部分を有する、時系列で大まかに連続したブロックのシーケンスを含む複数のデータストリーム部分に分割するための手段と、
複数の信号処理ブランチであって、それぞれの信号処理ブランチが、変調信号を生成するために、前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を実行するためのデルタ―シグマ変調器を含む複数の信号処理ブランチと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成し、前記出力信号を出力するための手段とを含むことを特徴とする変調器回路。
【請求項２７】
デルタ―シグマ変調を実行するためのデルタ―シグマ変調器を有する複数の信号処理ブランチを含む変調器回路によって実行される方法であって、前記方法は、
入力データストリームを受信することと、
前記入力データストリームを、時系列で連続したブロックのシーケンスを含む複数のデータストリーム部分であって、各ブロックが前記データストリーム部分の異なる一つを形成し、前記連続したブロックが前記シーケンスの少なくとも１つの隣接ブロックと共通の部分を有する、時系列で大まかに連続したブロックのシーケンスを含む複数のデータストリーム部分に分割することと、
前記複数の信号処理ブランチのそれぞれにおいて、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタ―シグマ変調を行うことと、
出力信号を形成するために前記複数の信号処理ブランチのそれぞれからの個別の前記変調信号を合成することと、
前記出力信号を出力することと含むことを特徴とする方法。
【請求項２８】
請求項１から１０、１２、１４、１６から２４、および２６の何れか１項に記載の変調器回路を含むことを特徴とする増幅器回路。
【請求項２９】
前記増幅器が前記デルタ―シグマ変調のビットレートの周波数の半分までで動作するように構成されることを特徴とする請求項２８に記載の増幅器回路。
【請求項３０】
前記増幅器回路がＤ級出力段のデルタ―シグマ変調を採用することを特徴とする請求項２８または２９に記載の増幅器回路。
【請求項３１】
装置であって、請求項１から１０、１２、１４、１６から２４、および２６の何れか１項に記載の変調器回路を採用するデジタル―アナログ変換器と、請求項１から１０、１２、１４、１６から２４、および２６の何れか１項に記載の変調器回路を採用するアナログ―デジタル変換器と、請求項１から１０、１２、１４、１６から２４、および２６の何れか１項に記載の変調器回路を採用する無線送信器と、請求項１から１０、１２、１４、１６から２４、および２６の何れか１項に記載の変調器回路を採用する無線受信器と、の少なくとも１つを含む装置。
【請求項３２】
プログラマブルコンピュータ装置に請求項１１、１３、１５、２５、および２７の何れか１項に記載の方法を実行させるためのコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は無線周波数（ＲＦ）信号を増幅するための増幅器に関する。本発明は、第三世代パートナーシッププロジェクト（３ＧＰＰ）によって定義されるロングタームエボリューション（ＬＴＥ）技術に従い動作する無線通信システムおよびそのデバイスのためのデルタ―シグマ増幅器に特に関連するものの、排他的ではない。
【背景技術】
【０００２】
３ＧやＬＴＥといった近代の通信標準は、線形ＲＦ増幅器を必要とする変調方式を採用している。「線形」という語句は、（一般的に）増幅された電力レベルにおいて入力信号の正確なコピーである出力信号を生成する増幅器の性能を指す。線形増幅はＯＦＤＭのような非定常包絡信号にとって、不要な帯域内干渉信号の生成を防ぐために不可欠である。平均信号電力のみならず、ピーク信号電力においても線形増幅が実現されなければならない。ＯＦＤＭ信号では、ピーク信号電力は平均信号電力より１０ｄＢまで高くなりうる。
【０００３】
通常、線形性は増幅器の電力レベルをその最大（および最高効率）領域以下で平均および期待される最大信号レベルの両方でより線形な増幅を示す領域までバックオフすることで実現される。しかしながら、これは増幅器がほとんどの時間をそのピーク電力レベル付近で動作する場合と比較して、増幅器の全体の電力効率を効率的に削減する結果となる。その結果、線形ＲＦ増幅器は通常は１０％以下の電力効率を持つ。
【０００４】
電力効率の高い線形ＲＦ増幅器を実現するために、例えばプレディストーション、包絡線除去および再生、カルテシアンフィードバックおよび／または類似のものを含む、様々な技術が採用されてきた。
【０００５】
効率の良い線形ＲＦ増幅のための比較的新しい方法が、増幅されたＲＦ信号を直接生成するためにデルタ―シグマ変調を用いる、いわゆるＳ級増幅器の使用である。Ｓ級増幅器は変調信号を生成するために電界効果トランジスタ（例えば金属酸化膜半導体、「ＭＯＳ」トランジスタ）（または他のトランジスタ）を用いるため、そしてトランジスタはオンとオフのいずれかに作動されるため、Ｓ級増幅器の効率は理論的には１００％に達しうる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、Ｓ級増幅器のもつ重要な課題は、増幅されたＲＦ信号を生成するのに十分な速さのデルタ―シグマ変調信号をどうやって生成するかということである。デルタ―シグマ変調信号周波数（デルタ―シグマ・ビットストリームレートとも呼ばれる）は（ナイキストサンプリング定理によって）増幅される信号の搬送波周波数の少なくとも２倍（一般的には４倍）でなければならないことからこの問題が生じる。デルタ―シグマ変調は、入力信号とループフィルタリングされた誤差信号との加算と、量子化（通常、固定小数点２進数の切り捨て）と、ループフィルタへのエラーフィードバックとを含むいくつかのステップからなる単一サイクルのフィードバックループを有するため、デルタ―シグマ変調信号を高速で計算することは困難である。デルタ―シグマ変調器の論理回路はデルタ―シグマ・ビットストリームレートで計算されなければならない。セルラ信号は１ＧＨｚ付近（ＬＴＥのようなアプリケーション向けには一般的には８００―９００ＭＨｚの範囲）で送信されうるため、デルタ―シグマ変調信号は数ＧＨｚで生成されなければならない。これは、デルタ―シグマ変調器論理回路は非現実的な高レートで動作しなければならず、ＬＴＥシステムおよび／または類似のもので用いられる無線周波数信号のためのデルタ―シグマ増幅の実現可能なおよび／または安価な実装を抑制することになるということを事実上意味する。
【課題を解決するための手段】
【０００７】
したがって、本発明の好適な実施形態は上記の問題に対処または少なくとも部分的に解決する方法および装置を提供することを目的とする。
【０００８】
簡単にするために、本アプリケーションは送信信号（例えばデータバースト）を増幅するためのデルタ―シグマ変調器技術を適用する任意の通信装置を参照するためにデルタ―シグマ増幅器という用語を用いる。また、本明細書に記載の技術は、別の通信装置および／または通信ネットワークと通信することができる任意の（モバイルおよび／または一般的に固定された）通信装置に実装できることも理解されよう。
【０００９】
当業者の理解を容易にするために、本発明は高周波信号を処理するデルタ―シグマ増幅器に関して詳細に説明されるが、本発明の原理はデルタ―シグマ変調を行う他のシステムに適用できる。
【００１０】
一態様では、本発明は、搬送周波数（ゼロであってもよい）を持つ入力データストリームを受信するための手段と、入力データストリームを複数のデータストリーム部分に分割する手段と、変調信号を生成するために前記複数のデータストリーム部分のうちのそれぞれのデータストリーム部分にデルタシグマ変調を実行する手段を含む複数の信号処理ブランチと、出力信号を形成するために複数の信号処理ブランチのそれぞれからの個別の変調信号を合成し、出力信号を搬送波周波数で出力する手段とを含むことを特徴とする変調器回路を提供する。
【００１１】
入力データストリームを受信する手段、分割するための手段、複数の信号処理ブランチ、および合成・出力するための手段は、すべて第一の回路部分の一部を形成してもよく、第一の回路部分の出力信号は第一の出力信号を含んでよい。この場合、変調回路はさらに、第二の回路部分であって、入力データストリームを受信するためのさらなる手段と、入力データストリームをさらなる複数のデータストリーム部分へ分割するためのさらなる手段と、さらなる複数の信号処理ブランチであって、さらなる各信号処理ブランチがさらなる変調信号を生成するために複数のさらなるデータストリーム部分の内のそれぞれのさらなるデータストリーム部分にデルタ―シグマ変調を実行するためのさらなる手段を個別に含むさらなる複数の信号処理ブランチと、さらなる出力信号を形成するために複数のさらなる信号処理ブランチの各々からのそれぞれのさらなる変調信号を合成し、さらなる出力信号を搬送波周波数で出力するためのさらなる手段と、を含む第二の回路部分と、第一の出力信号と第二の出力信号から合成された出力信号を生成するための手段であって、生成は第一および第二の出力信号の各々にそれぞれのウィンドウ関数を適用することと、合成された出力信号を形成するために結果として生じる信号を足しあわせることとを含んでよい。
【００１２】
それぞれのウィンドウ関数の適用は、個別の時間依存重みを第一および第二の出力信号のそれぞれに適用することを含んでよい。第一および第二の出力信号に適用される個別の時間依存重みは、合計して一定（例えば１）になってよい。
【００１３】
それぞれの時間依存重みは、実質的に三角波形のように時間とともに変化してもよい。この場合、実質的に三角波形は、三角波の辺が実質的に線形である実質的に連続した三角波形を含んでよい。
【００１４】
それぞれの時間依存重みは、階段状波形のように時間とともに変化してもよい。この場合、それぞれの時間依存重みは、階段状であるがほぼ三角波形のように時間と共に変化してもよい。
【００１５】
第一の回路部分の複数のデータストリーム部分は、第二の回路部分のさらなる複数のデータストリーム部分と比較して、時間的にオフセットがあってもよい。
【００１６】
第一の出力信号に適用される重みは複数のデータストリーム部分のそれぞれのデータストリーム部分の始めと終りでは実質上ゼロであり、第二の出力信号に適用される重みは複数のデータストリーム部分のデータストリーム部分のそれぞれの始めと終りでは実質上ゼロであってもよい。
【００１７】
別の態様では、本発明は、上述の変調回路を含む増幅回路を提供する。
【００１８】
別の態様では、本発明は、デルタ―シグマ変調を行う手段を有する複数の信号処理ブランチを含む変調回路によって実行される方法を提供し、この方法は、搬送波周波数を有する入力データストリームを受信することと、入力データストリームを複数のデータストリーム部分に分割することと、変調信号を生成するために複数の信号処理ブランチの各々において複数のデータストリーム部分のそれぞれのデータストリーム部分にデルタ―シグマ変調を行うことと、出力信号を形成するために複数の信号処理ブランチの各々からのそれぞれの変調信号を合成することと、搬送波周波数で出力信号を出力すること、を含む。
【００１９】
本発明の態様は、上述したまたは特許請求の範囲に記載された態様および可能性で説明された方法を実行するためのプログラム可能なプロセッサをプログラムするためおよび／または請求項の何れかに記載された装置を提供するために適切に適合されたコンピュータをプログラムするために動作可能な命令を記憶したコンピュータ可読記憶媒体などの関連するコンピュータプログラム製品に拡張される。
【００２０】
本明細書（請求項の範囲を含む）および／または図面に開示されるそれぞれの特徴は、任意の他の開示および／または図示された特徴とは独立して（または組み合わせて）本発明に組み込まれてよい。具体的には、限定されないが、特定の独立請求項に従属する請求項のいずれかの特徴は、任意の組み合わせまたは個別にその独立請求項に導入されてもよい。
【００２１】
本発明の実施形態を、添付の図面を参照して例として説明する。
【図面の簡単な説明】
【００２２】
【図１】連結された独立ブロックを処理するためのデルタ―シグマ変調器の概略図。
【図２】図１に示すデルタ―シグマ変調器を含む例示的な無線周波数デルタ―シグマ増幅器回路の概略図。
【図３】図１に示すデルタ―シグマ変調器の一部を形成する例示的なエラーフィードバック・デルタ―シグマ変調器の概略図。
【図４】本発明の実施形態にしたがうバンドパス・デルタ―シグマ増幅器の例示的なノイズ伝達関数。
【図５】連結された独立したブロックを採用するデルタ―シグマ変調器のブランチの動作を図示した例示的なタイミングスナップショット。
【図６】異なるブロック長に対するシミュレーション結果を図示した例示的なパワースペクトル密度図。
【図７ａ】、
【図７ｂ】例示的なウィンドウ関数とその可能な実装。
【図８】図７ａに示すウィンドウ関数を使用する場合のシミュレーション結果を示す例示的なパワースペクトル密度図。
【図９ａ】、
【図９ｂ】別の例示的なウィンドウ関数とその可能な実装。
【図１０】図９ａに示すウィンドウ関数を使用する場合のシミュレーション結果を示す例示的なパワースペクトル密度図。
【発明を実施するための形態】
【００２３】
＜概要＞
図１はＲＦ信号を処理するためのデルタ―シグマ変調器回路１の概要図である。具体的に、デルタ―シグマ変調器回路１は代表的な（Ｓ級）ＲＦ増幅器２の一部を形成するいわゆるドノヒュー―フィリップス―タン（Ｄｏｎｏｇｈｕｅ―Ｐｈｉｌｉｐｓ―Ｔａｎ）デルタ―シグマ変調器（以降ＤＰＴ変調器１として参照される）からなる。図２でより詳細に説明されるように、ＲＦ増幅器２は加えて中にＤＰＴ変調器１、トランジスタスイッチ回路およびバンドパスフィルタを含む。
【００２４】
本実施例では、送信信号の変調は連結された独立ブロック（ＣＩＢ）を用いて実現される。具体的には、（デマルチプレクサ１０で受信された）各送信バーストは、出力シンボルの多数の連結したブロックに分割され、各ブロックのアップサンプリングのために、周波数シフトおよび変調が独立して実行される。
【００２５】
全体を図１に示すように、連結したブロックの処理は、「ラウンド―ロビン」方式で入力ベースバンドサンプルのブロックをデマルチプレクサ１０において複数のブランチ１１―１から１１―Ｍにデマルチプレクシングすることによって実現される。ブランチ１１の各々はそれぞれ、入力バッファ１２―１から１２―Ｍ、任意の独立したアップサンプラおよび周波数シフト部１３―１から１３―Ｍ、デルタ―シグマ変調器部１５―１から１５―Ｍ（図１の「ΔΣＭ」で示される）、そして出力バッファ１７―１から１７―Ｍ、からなる。
【００２６】
各入力バッファ１２および各出力バッファ１７は適切な「先入先出」（ＦＩＦＯ）入力バッファからなる。アップサンプラと周波数シフト部１３の各々は、例えば、有限インパルスレスポンス（ＦＩＲ）フィルタ、カスケード・インテグレータ・コム（ＣＩＣ）フィルタ、発信器、そして周波数ミキサからなってもよいものの、他の種類のフィルタおよび／または他のフィルタの組み合わせと周波数シフタもまた用いられてよいことが理解されよう。また、アップサンプラ及び周波数シフト部１３―１から１３―Ｍは任意であり、省略されてもよいことも理解されよう。
【００２７】
デマルチプレクサ１０からのシンボルの各ブロックは、そのブロックを処理するためのそれぞれのブランチ１１の入力バッファ１２にてバッファされる。シンボルは入力バッファからＦＩＦＯのやり方で取り出され、アップサンプリングおよび周波数シフトされた出力を提供するために、関連するアップサンプラおよび周波数シフト部１３により（任意で）アップサンプリングおよび周波数シフトされる。アップサンプリングおよび周波数シフトされた出力は、対応するデルタ―シグマ変調器部１５によって変調される。デルタ―シグマ変調器部１５の各々からの変調された出力（つまりブランチ１１によって処理されたブロックに対応する信号）は対応するＦＩＦＯ出力バッファ１７にバッファされる。出力バッファ１７の内容はマルチプレクサ２０にて出力信号に多重化される。
【００２８】
このように、多重化信号の部分のそれぞれは、各ブランチからの信号を単一の変調された信号ストリームに再合成するためのＤＰＴ変調器回路１の出力マルチプレクサ２０にて再合成（多重化）される前に、異なるブランチ１１を通じて、ラウンド―ロビンのやり方で「オフライン」で生成される。最終的に、再合成された信号は、要求される電力レベルでの送信のために、適切な送信回路（例えば図２に示すスイッチングアンプおよびバンドパスフィルタ）に送られる。
【００２９】
有益には、各ブランチ１１（ひいては各デルタ―シグマ変調器回路１５）はｆｓ／Ｍの比較的低いレートで動作できる。ここで、「ｆｓ」はデルタ―シグマ・ビットストリームレート（例えば最低２倍の搬送波周波数）、「Ｍ」はブランチ数である。したがって、基本的に、適切な数のブランチ（本実施例ではＣＩＢの数に効率的に対応する）と適切なデルタ―シグマ・ビットストリームレート（つまり各ブランチ１１のデルタ―シグマ変調器部１５の内部処理周波数）を用いることにより、別の方法で必要とされるよりもはるかに低くかつより実用的なクロックレート（例えば、約５０―２００ＭＨｚの範囲）でデルタ―シグマ変調器を使用しながら効率的な増幅を達成することが可能である。
【００３０】
得られるデルタ―シグマ増幅回路２（ＤＰＴ変調器１を含む）は無線周波数信号（例えばＯＦＤＭ）の増幅などの高周波アプリケーションに必要な並列性および線形性を実現することができる。
【００３１】
＜動作＞
本発明の一実施形態に従って実施される例示的なデルタ―シグマ変調技術のより詳細な説明を（図１から６を参照して）行う。
【００３２】
図２は図１に示すＤＰＴ変調器１を含む例示的なＳ級ＲＦ増幅器２を示す。
【００３３】
図に示すように、増幅器２は（その入力において）ベースバンド、中間周波数、または搬送波周波数でありうるデジタル（例えばＯＦＤＭ）信号を受信することができる。デジタル信号は任意にアップサンプリングおよび周波数シフトされ、その後ＤＰＴ変調器１によって変調される。変調された入力信号は、相補型金属酸化膜半導体（ＣＭＯＳ）または他のタイプのトランジスタ回路を介して送られ、増幅された出力信号（図２の「増幅出力」と示される）がトランジスタ回路の出力に生成される。最後に、適切な（通常はバンドパス）フィルタリングを適用することにより、出力信号（実質的には入力信号のコピーに対応するが、増加した電力レベルおよびシフトされた周波数に対応する）が図２に示す増幅器の出力に提供される。
【００３４】
図３は、図１に示すデルタ―シグマ変調器（ΣΔＭ）部１５の動作を理解するのを助けるために使用されうる例示的なデルタ―シグマ誤差フィードバックモデルを示す。
【００３５】
デルタ―シグマ変調器（ΣΔＭ）は実用的には無限インパルス応答（ＩＩＲ）フィルタであり、現在の状態は以前の状態の無限の履歴に依存する（つまり、ある点を超えてゼロにならず無限に続くインパルス応答を有する）。デルタ―シグマ変調器はまたそのフィードバックループに非線形性を有し、デルタ―シグマ変調器の標準線形時間不変（ＬＴＩ）解析が失敗することを意味する。
【００３６】
本実施例では、フィードバックモデルの動作を説明するために、図３に示される量子化器は概念的に、量子化器の入力とその出力の間の差（Ｔｏｕｔｐｕｔ−Ｔｉｎｐｕｔ）と等しい量子化誤差の加算＋Ｅ（ｚ）と置き換えられると考えられてよい。したがって、次の重ね合わせを利用することができる。
V(z)=NTF(z).E(z)+U(z)
ここで、Ｕ（ｚ）は入力信号、Ｖ（ｚ）は出力信号、ＮＴＦ（ｚ）は１−Ｈ（ｚ）に等しいノイズ伝達関数（Ｈ（ｚ）は図３に示すフィードバック関数である）、Ｅ（ｚ）は量子化誤差である。
【００３７】
それゆえ、事実上、信号Ｕ（ｚ）は出力に加算的に直進する。実際上は、Ｅ（ｚ）はスペクトル的に白色量子化誤差であるが、フィードバックはそれを相関させるようにノイズ伝達関数ＮＴＦ（ｚ）で成形する。
【００３８】
ノイズ伝達関数（ＮＴＦ（ｚ））は、「Ｕ（ｚ）」の周りの関心のある帯域外のスペクトル領域にノイズ電力をダンプするように設計される。このような外部または「無関係な」領域に入るあらゆる信号（ノイズ）は、信号に適切なフィルタを適用することによって、さらなる処理から除去することができる（例えば、バンドパスフィルタ、適切に構成された一対のローパスフィルタおよびハイパスフィルタ、および／または同様のもの）。したがって、結果として得られるフィルタされた信号は、ノイズより入力信号Ｕ（ｚ）に対応する情報を含む可能性が高い。
【００３９】
図４は、以下のパラメータで構成された例示的な４次元バンドパス・デルタ―シグマ増幅器のための搬送波周波数「ｆｃ」の周りの鋭いノッチを持つ、結果として得られるノイズ伝達関数を示す。
―  量子化ノイズ  ±１
―  NTF(z)=[1 0 2z-2 0 z-4],
―  H(z)=1-NTF(z)=[0 0 -2z-2 0 -z-4];
―  ｆｃ＝８００ＭＨｚ（搬送波周波数）
―  ｆｓ＝４ｆｃ＝３．２ＧＨｚ（つまり、デルタ―シグマ・ビットストリームレートはキャリア周波数の４倍）
―  ノイズはｆｓ／４ノッチの外側で、トランジスタ増幅器の後のチャネルフィルタリングによってより除かれる
―  ２つのインタリーブされたハイパスデルタ―シグマ変調器と等しい奇数／偶数分解を有する。
【００４０】
＜連結された独立するブロックを用いた変調＞
図５は図１に示すＤＰＴ変調回路１の構成要素によって達成される方法を示す例示的なタイミング図（タイミングスナップショット）である。具体的には、図５はデルタ―シグマ増幅回路１の他のブランチ１１の動作に関する第一のブランチ１１―１の動作を示す。単純化のため、この場合のブランチ数は４であるが、実際には異なる（通常はより大きい）ブランチの数を用いてよいということが理解されよう。
【００４１】
ステップＳ１０１に全体的に示すように、入力バッファ１２―１を対応するデータブロック（つまり、ＤＰＴ変調器回路１の入力１０で受信されたデータバーストの第一のデマルチプレクスされた部分）で埋めることで処理ラウンド（ブランチ１１―１向け）が開始される。
【００４２】
次に、ステップＳ１０２において、入力バッファ１２―１の内容の処理が開始される。具体的には、デルタ―シグマ変調器部１５―１は、入力バッファ１２―１からデータを読み出し（例えば、適切なアップサンプリングおよび周波数シフト部１３―１による適切なアップサンプリングおよび周波数シフトに続いて）、適切なデルタ―シグマ変調をｆｓ／Ｍのレートで行う（ここで「ｆｓ」はデルタ―シグマ・ビットストリームレート、「Ｍ」はブランチ数すなわちこの場合４）。ステップＳ１０３に全体的に示されるように、このデータブロックのデルタ―シグマ変調が完了すると、変調されたデータは出力２０に（例えば出力バッファ１７―１を介して）送信するために利用可能になる。
【００４３】
ステップＳ１１１から分かるように、Ｓ１０３で処理された（変調された）信号を出力すると、次のブロックの処理が即座に（ステップＳ１１２で）開始できるように、ステップＳ１０３で変調信号を出力する前に、既に空いている入力バッファ１２―１はブランチ１１―１により処理されるべき次のブロック（つまり、４番目の後続ブロック）で充填される。
【００４４】
さらに、ステップＳ２０１で全体的に示されるように、第二のブランチ１１―２（同様に第三および第四のブランチ）は、直後のブランチに対してブロック長だけ時間的にシフトされた後続のブランチのそれぞれに対する処理ではあるが、ステップＳ１０１からＳ１０３を参照して説明したものと同様の手順を実行する。
【００４５】
デルタ―シグマ変調器部１５―１のクロックレートは、総ビットストリームレートの４分の１（つまりｆｓ／４）であるので、各データブロックの処理は、（このような高い周波数では動作しなくてもよい）従来のデルタ―シグマ変調技術と比べて効果的に４倍長くかかることに留意することが重要である。
【００４６】
しかしながら、各ブランチ１１は同じレートで割り当てられたデータブロックを処理し、送信バーストの１／４を処理する（この実施例では）４つのブランチがあるため、（出力２０での）結果である出力信号は（入力１０での）元信号と同じレートを持つ。
【００４７】
有益には、図５のステップＳ１１１に示すように、ブランチ１１により処理すべき実際のデータを受信する前に各ブランチ１１の入力バッファ１２を埋める際に、任意の「導入」（所定の数の重複したサンプルからなる）が提供されてもよい。このような導入により、各ブランチ１１が（前のブランチの状態と）同等の状態に到達することが可能となってもよく、一方のブランチ１１（ストリーム）から他方への出力ブロックの切り替えに起因する過渡を順番に有益に低減／最小化しうる。
【００４８】
例えば、処理されたデータブロックの長さの少なくとも１％（望ましくは５％から２０％）の任意の重なりは、複数の並列ブランチ１１を介した一連の（連結された）データブロックの処理から生じる全体のノイズフロアを大幅に改善しうる。しかしながら、導入の重なりの使用および長さは、例えば、変調される信号の種類、達成されるべき増幅のレベル、用いられるブランチ／ブロックの数、ブランチ間でＦＩＦＯバッファが共有されるかどうか、および／または同様のものといった実装に依存しうる。
【００４９】
＜ノイズフロア＞
図６は、異なるブロック長（Ｂ）のシミュレーション結果を示す例示的なパワースペクトル密度図である。具体的には、図６は単純なテスト信号と４次デルタ―シグマ変調器（ｆｓ＝４ｆｃ）の結果を示す。この場合、一番下の曲線は理想的なノイズフロアを示し、他の曲線（上から下）は希望する信号の近くで漸近的により良いノイズフロアを示す。一番上の曲線はＢ＝１６サンプルのブロック長に対応し、理想の曲線のすぐ上の曲線（つまり一番下から２番目の曲線）はＢ＝６５５３６サンプルに対応する。この実施例で用いられる導入の時間（Ｌ）は、実際のシナリオで必要とされるであろう導入の時間に対して悲観的に高い見積もりを表すブロック長（つまりＬ＝Ｂ）と等しい。いずれの場合でも、Ｌの値を変化させる（例えばより低いＬの値を選択する）ことは、ブロック長（Ｂ）の効果と比較して曲線への影響は無視できることが実験的に分かっている。しかしながら、アップサンプラおよび周波数シフタ部１３とデルタ―シグマ変調器部１５の有限メモリを正しい状態にフラッシュするために、図１に示すアーキテクチャの場合には適切な導入時間（例えばＬ＜Ｂ）が必要でありうることが理解されよう。
【００５０】
結果は、十分に長いブロック長（Ｂ）ではＤＰＴ変調器回路１のノイズフロアが従来のデルタ―シグマ変調器のノイズフロアに近づくことを示している。それゆえ結果として生じるノイズフロアは実用的なＲＦ増幅器のアプリケーションにとっては十分に低い。
【００５１】
＜高次の変調器への拡張＞
デルタ―シグマ変調器の次数は、ノイズシェーピングフィルタ（図３のＨ（ｚ））の次数によって決定される。
【００５２】
一般に高次（例えば６次以上）のデルタ―シグマ変調器はより低次（例えば４次）のデルタ―シグマ変調器と比較して多くの性能上の利点を提供することが知られている。例えば、６次のデルタ―シグマ変調器は所望の信号の周囲の周波数において著しく低いノイズフロアを生成し、結果としてより高い信号対ノイズ比の信号が得られる。
【００５３】
さらに、デルタ―シグマ変調器への入力において可能な限り最大数の信号を使用することも有益であり、そうすることにより可能な限り最大の所望の出力信号を生成する結果となり、所望の出力信号電力対総出力電力の比を最大化し、これによって電力効率のよい増幅器を作成するタスクが簡単になる。
【００５４】
しかしながら、より高次のデルタ―シグマ変調器は条件的にのみ安定である。その結果、最大入力レベル未満の信号のみが変調器を不安定にさせることなく変換されることができる。変調器が不安定になるレベルは、より低い入力レベルで不安定になる高次の変調器の、変調器の次数の関数である。デルタ―シグマ変調器が所望のノイズ整形特性を失うため、デルタ―シグマ変調器は一度不安定になると有用ではない。結果として、変調器の次数を増やすことと最大入力レベルの間にはトレードオフが存在する。例えば６次デルタ―シグマ変調器は、別のやり方で電力効率のよい増幅器を作成するタスクを簡略化するために望ましいレベルの入力信号に対して不安定になることが知られている。
【００５５】
有益には、上記の実施例を変形することにより、好ましくないレベルの不安定性を生じることなく、より高次のデルタ―シグマ変調を適用することができる。
【００５６】
具体的には、この実施例ではＤＰＴ変調器１は高次（この実施例では６次）のデルタ―シグマ変調器１５を使用し、連結された独立した有限長のブロックを処理し、デルタ―シグマ変調器１５はぞれぞれの新しいブロックを処理する前に初期状態にリセットされる。これは変調器の不安定性が非常に多数の入力サンプル（一般的には数百万個）の後にのみ明らかになるという事実を有利に利用する。
【００５７】
各ブロック間のデルタ―シグマ変調器１５をリセットすることで、ＤＰＴ変調器１は従来の６次デルタ―シグマ変調器で可能であったよりもはるかに大きな数値入力信号に対しても安定したままであることが理解できる。したがって、これによりＤＰＴ変調器は別のやり方で可能であったよりもはるかに大きな所望の出力信号を生成することが可能となり、電力効率のよい増幅器を作成するタスクが簡単になる。
【００５８】
さらに、上述したように、固定長のブロック長を使用することで、ＤＰＴ変調器１は従来のデルタ―シグマ変調器内で用いられる際には不安定であろうノイズシェーピングフィルタの他の複合体の使用を可能にする可能性を持つ。
【００５９】
＜利点＞
要約すると、ＤＰＴ変調器回路１を含むデルタ―シグマ増幅回路２は、従来のデルタ―シグマ増幅器に比べて少なくとも以下の利点を提供する。
【００６０】
各並列パスがより遅いクロックレートで独立して計算されることができるため、ＤＰＴ変調器回路１は（従来のデルタ―シグマ変調器と比べて）より高いビットストリームレートを達成することができる。
【００６１】
また、ＤＰＴ変調器回路１はブロック長を任意に長くすることで（ＲＦ用途に適した）低いノイズフロアを実現してよい。さらに、ＤＰＴ変調器回路１は、例えば（フィルタの低いクロックレートによる）マルチビット乗算を含むフィルタなどの広範囲のノイズシェーピングフィルタを有益に用いてよい。同様に、ＤＰＴ変調器回路１は（フィルタの低いクロックレートによる）マルチビット乗算を含む再プログラム可能なノイズシェーピングフィルタを用いてもよい。
【００６２】
ＤＰＴ変調器回路１は非常に効率的な線系ＲＦ増幅器回路２の一部として用いられてよい。この場合、以下の利点もまた達成されてよい。
―  （出力２０で測定される）ＤＰＴ変調器の全体的な高いデルタ―シグマ・ビットストリームレートによる高周波数での動作、
―  （高いデルタ―シグマ・ビットストリームレートによる）高い線形性、
―  電力効率、
―  増幅レベルおよび／または（典型的にはデルタ―シグマ・ビットストリームレートの半分までの）任意の周波数での動作に関する高い柔軟性。
【００６３】
＜その他の変更と代替＞
以上、詳細な実施形態について説明した。当業者に理解されるように、上記の実施形態には多くの変更および代替がなされ得るが、そこに具現化される本発明の利点を受ける。説明のために、いくつかの代替および修正のみを説明する。
【００６４】
上記の実施例では、Ｍ個の並列ストリーム（ブランチ１１―１から１１―Ｍ）が示されているが、使用される並列ストリームの実際の数は、デルタ―シグマ増幅器によって処理されるＲＦ信号の周波数に依存しうることは理解されよう。例えば、ＲＦ信号の周波数が高くなればなるほど、より多くのストリームが使用されてよい（任意の使用されないストリームはスイッチを切ってよい）。
【００６５】
使用できる並列ブランチの数（Ｍ）に制限はなく、各並列パスが任意に低いクロック周波数で動作することを可能にすることが理解されよう。
【００６６】
図２のＣＩＢデルタ―シグマ増幅器に関する追加のコストは（従来のデルタ―シグマ増幅器と比較して）並列ブランチを実装するための追加のシリコン領域の必要性から生じる。しかしながら、このコストは実際には非常に小さく、ＵＳ＄１以下に削減することができる。
【００６７】
シリコン領域への最大の潜在的影響は、デルタ―シグマ変調器の前に入力ＦＩＦＯバッファが必要なことである。入力バッファが関連するデルタ―シグマ変調器の入力に直接配置されている場合、入力バッファはＢサンプル深度より大きくなければならない。しかしながら、関連するアップサンプラおよび周波数シフト部（図１に示す）の入力に入力バッファが配置される場合、アップサンプリング比（一般的には２００）によってサイズが縮小されてよい。したがって図１に示す構成は入力バッファに対する関連するシリコンサイズ（したがってコスト）を無視できるレベルまで有益に削減する。
【００６８】
それでもなお、デルタ―シグマ増幅器を実施するために必要なシリコン領域または回路ボードに起因するＦＩＦＯバッファの全体サイズの増加による潜在的コストにもかかわらず、入力ＦＩＦＯバッファ１２とアップサンプラおよび周波数シフト部１３の次数は逆であってよい。
【００６９】
アップサンプラおよび周波数シフト部によって提供される機能は任意であり、図１に示すＤＰＴ変調器を実現するために必要ではないことが理解されよう。
【００７０】
図６を参照して上述したように、ＲＦ増幅器によって使用される連結する独立ブロック（ＣＩＢ）ベースの手法は、関心帯域内にノイズフロアをもたらしうる。ノイズフロアは、並列なデルタ―シグマパス間を切り替える必要がある回数に大きく影響される。つまり、ブロックが小さいほど、並列なデルタ―シグマパスを切り替える必要があるため、増加したノイズを生む結果となる。言い換えれば、遅延およびメモリサイズの増加を犠牲にして、ブロック長を増加することによりノイズフロアは低減されてよい。
【００７１】
デルタ―シグマストリームの重なりに渡るウィンドウ区間を持ち、２つのビットストリームの出力間の統計的フェージングを適用することにより、並列なデルタ―シグマパス間の（つまりブランチからブランチへの）切り替えに関連するノイズの過渡を減らすことが可能となってよいことを理解されたい。この場合、フェージングウィンドウの始まりにおいて、第一のビットストリームからビットが選択される可能性がより高くなる。フェージングウィンドウの真ん中においては、２つのビットストリームからビットが選択される可能性が等しくなる。そしてフェージングウィンドウの終わりにおいては、第二のビットストリームからビットが選ばれる可能性がより高くなる。
【００７２】
また、重複するウィンドウ区間を提供することにより、並列なデルタ―シグマパス間の切り替えに関連したノイズ過渡およびノイズフロアを低減することも可能となってよい。この場合、２つのデルタ―シグマ変調器パス間の最小／最適状態差のサイクルにおいてこのウィンドウ区間中に切り替えが発生してもよい。
【００７３】
１つの特に有益な実施例では、２つの並列なビットストリームで、それぞれが異なる位置でＣＩＢの境界を持つ同一データに対する異なる個別のデルタ―シグマパスを示すビットストリームからのデータを、各パスのバージョンから合成された合計への寄与を重み付けするために所定の窓関数を用いて合成してよい。このような窓関数（または「重みづけ関数」）は２つのバスバージョンの出力間を徐々に切り替えるために用いられてよく、次にパスのそれぞれのＣＩＢの端部におけるデータからの寄与を最小限に抑える。このような漸進的な切り替えは、単一のビットストリームのみの出力を（所定のブロック長に対して）用いた場合と比較して大幅に低減されたノイズフロアをもたらす結果となりうる。言い換えれば、窓関数を用いてデルタ―シグマパスの２つのバージョンの出力間を変えることにより、ＲＦ増幅器は比較的小さいブロック長であっても、大きなブロック長を使用する（重みづけウィンドウがない）ＤＰＴ回路と同じ（または場合によってはより低い）ノイズフロアを達成してよい。したがって、（例えば遅延のような）増加したブロック長に関連する欠点は、（比較的小さなブロック長の場合であっても）２つのビットストリームの出力間の窓関数に基づく漸進的な切り替えを用いることによって緩和することができる。
【００７４】
ブロック長の好ましくないレベルへの増加を必要とせず、低減されたノイズフロアを達成するために、複数の適切な窓関数を用いてよいことは理解されよう。このような窓関数は、適切なポイント（例えば図１に示す２つのバージョンの回路のそれぞれのマルチプレクサ回路の出力の後）において（その出力が合成されている）ビットストリームに適用されてもよいことは理解されよう。このような例示的な窓関数の２つを図７ａから図１０を参照して以下に説明する。
【００７５】
第一の実施例において、２つのＤＰＴ変調器ユニットの出力は、図７ａおよび図７ｂに示す三角窓関数に従って重みづけられた様式で合成される。図８は（６次の４０ＭＨｚ帯域幅、３ＧＨｚのサンプリングレートを用いた）結果のスペクトルを示す。
【００７６】
三角窓関数を用いると、ブロック長が倍になるたびに（三角窓関数を用いない場合の３ｄＢの低下と比べて）ノイズフロアが６ｄＢ低下することが示されている。重要なのは、ブロック長「Ｎ」の通常のＣＩＢ（窓関数を用いないＲＦ増幅器）の性能は、（例えば図７ａおよび７ｂに示す）窓関数を用いる場合はブロック長ｓｑｒｔ（Ｎ）で達成することができる。
【００７７】
有益には、このウィンドウ方式は遅延および必要なメモリ資源を劇的に削減する。（およそ）Ｎ＝２５６からＮ＝１０００の範囲のブロック長を用いて、（実用的には「Ｎ」＝無限の）従来のデルタ―シグマ変換器と同等の性能を実現することが可能になる。
【００７８】
図９ａおよび図９ｂは、（ステップでは４ビット分解能、つまり１６の異なるステップの）階段状の三角窓関数を示し、図１０は（６次の４０ＭＨｚ帯域幅、３ＧＨｚのサンプリングレートを用いた）結果のスペクトルを示す。ノイズフロアへのこのような階段状の三角窓の影響は図７ａの三角窓ほどよくはないが、それでも（窓関数を用いない）通常のＣＩＢを用いるよりも約１０から１２ｄＢ優れている。これは、階段状の三角窓における解像度の各ビットに対してノイズフロアが約３ｄＢ低減することを示唆している。これはまた、Ｎ＝２５６のブロック長の階段状の三角窓関数を用いる際に最適な性能を達成するためには約１０ビットの解像度が必要だろうということも示唆している。
【００７９】
窓関数を用いる場合、２つのパスバージョンの寄与の合成重み（つまり図７ｂおよび９ｂの「重み１」および「重み２」の合計）は一定であることを理解されたい。
【００８０】
ＤＰＴ変調器は、典型的には、特定用途向け集積回路（ＡＳＩＣ）またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）上に実装されることを理解されたい。デルタ―シグマ・ビットストリームは複数のシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）出力へ送られてもよく、異なる帯域通過特性を持つ複数のＲＦドライバ段を容易に合成することが可能となってよい。
【００８１】
２８ＧＨｚで切り替えが可能なＳｅｒＤｅｓでＦＰＧＡが利用可能であることを理解されたい。したがって（例えば１４ＧＨｚまでの）マイクロ波用途向けデルタ―シグマ増幅器を支援することが可能である。
【００８２】
デルタ―シグマ増幅器は広帯域にわたり配置された複数の搬送波のための信号を生成してよい（つまり、同一のデルタ―シグマ増幅器がその帯域幅内で間隔を空けたいくつかの搬送波で広帯域にわたり動作するように構成されてよい。または同一のデルタ―シグマ増幅器は広帯域に渡って間隔を空けたいくつかの狭帯域にわたって、狭帯域のそれぞれの搬送波で動作するように構成されてよい）ことは理解されたい。
【００８３】
ＲＦドライバトランジスタおよび／またはアナログ・バンドパスフィルタによって生じる任意の非線形性は変調信号のプリディストーションによって補償されてよいことは理解されよう。
【００８４】
特定の高出力ＲＦトランジスタは、いくつかの用途には速度が十分ではなくてもよいことは理解されよう。このような制限を緩和するために、デルタ―シグマ・ビットストリームは複数のＲＦトランジスタを同時に駆動するためにバイナリからマルチビットに拡張されてよい。この場合、ＲＦトランジスタは等しいまたは重みづけられた駆動電流を有してよい。
【００８５】
複数ブランチを用いるＤＰＴ変調器はデジタル―アナログ変換器の一部として、および／またはアナログ―デジタル変換器の一部として実装されてよいことは理解されよう。
【００８６】
複数ブランチを用いるＤＰＴ変調器は無線送信機および／または無線受信機の一部として実装されてよいことは理解されよう。
【００８７】
上記の説明では、ＬＴＥ通信技術向けデルタ―シグマ増幅器について例示的な実装が与えられた。しかしながら、上記の解決策はＷｉ―Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、および／または類似の他の通信技術を用いて実装されてよいことも理解されよう。上記の実施形態はユーザ機器および／または基地局装置のような「非モバイル」および通常は固定の通信機器の両方に適用可能である。
【００８８】
分割手段はデマルチプレクサを含んでよく、合成手段はマルチプレクサを含んでよい。
【００８９】
デルタ―シグマ変調手段のそれぞれは、通常はブランチ数に反比例するブランチ変調レートで動作するよう構成されてよい。例えば、変調レートは式ｆｂ＝ｆｓ／Ｍによって少なくとも近似的に定義されてよい。ここで「ｆｂ」はブランチ変調レート、「ｆｓ」は単一のデルタ―シグマ変調器を用いて搬送波周波数を有する信号を処理するために要求される基本変調レート、「Ｍ」はブランチ数である。
【００９０】
搬送波周波数は８００ＭＨｚから１４ＧＨｚの間（好ましくはＬＴＥネットワークで用いられる８００ＭＨｚから２６００ＭＨｚの間）であってよく、デルタ―シグマ変調手段の各々は５０ＭＨｚから２００ＭＨｚの間のブランチ変調レートで動作するよう構成されていてよい。
【００９１】
複数の信号処理ブランチは実質的に並列に複数のデータストリーム部分の各々のデルタ―シグマ変調を実行するよう構成されてよい。
【００９２】
分割手段は、入力データストリームを時系列的に一般的に連続するブロックで、各ブロックが分割手段はデータストリーム部分の異なる一つを形成するブロックのシーケンスに分割するように動作可能であってよい。この場合、一般的に連続するブロックの各々は、シーケンスの隣接ブロックの少なくとも１つ（好ましくは２つ）と共通した部分を有してよい。
【００９３】
複数の信号処理ブランチの各々は、関連するデータストリーム部分をバッファするための個別の入力バッファを有してよい。各入力バッファは先入先出（ＦＩＦＯ）バッファを含んでよい。
【００９４】
複数の信号処理ブランチの各々は、そのブランチのデルタ―シグマ変調手段による変調のための入力データをアップサンプリングおよび周波数シフトするための個別の手段を含んでよい。
【００９５】
複数のデータストリーム部分は、複数の連結された独立したデータブロックを含んでよい。
【００９６】
デルタ―シグマ変調は有利にはＤ級出力段を用いる増幅器に適用されてよい。これは、とりわけ、電力効率の観点で利点を提供する。
【００９７】
様々な他の変更が当業者には明らかであり、ここではより詳細には説明されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０】
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