(57)【特許請求の範囲】
【請求項１】
同期整流型の降圧スイッチングレギュレーターに含まれる回路装置であって、
一端が第１の電源ノードに接続された第１のスイッチング素子の他端と一端が前記第１の電源ノードよりも低電位の第２の電源ノードに接続された第２のスイッチング素子の他端とが接続された出力ノードに一端が接続され、前記第２のスイッチング素子を駆動する駆動信号に従って導通状態又は非導通状態になる第１のスイッチ回路と、
前記第１のスイッチ回路の他端と所定の電位のノードとの間に接続され、前記第１のスイッチ回路と相補的に非導通状態又は導通状態になる第２のスイッチ回路と、
前記第１のスイッチ回路の他端と前記所定の電位のノードとの間に前記第２のスイッチ回路と直列に接続されたインピーダンス素子と、
前記第１のスイッチ回路の他端の電位が印加される入力端子を有し、前記入力端子の電位が判定レベルよりも高いか否かを示す出力信号を出力する比較回路と、
前記第２のスイッチング素子が導通状態であるときに前記比較回路から前記入力端子の電位が判定レベルよりも高いことを示す出力信号が出力されると、前記第２のスイッチング素子が非導通状態となるように前記駆動信号のレベルを制御する制御回路と、
を備える回路装置。
【請求項２】
前記インピーダンス素子及び前記第２のスイッチ回路が、前記第１のスイッチ回路の他端と前記第１の電源ノードとの間に直列に接続されている、請求項１記載の回路装置。
【請求項３】
前記インピーダンス素子及び前記第２のスイッチ回路が、前記第１のスイッチ回路の他端と前記第２の電源ノードとの間に直列に接続されている、請求項１記載の回路装置。
【請求項４】
前記第２のスイッチ回路が、前記インピーダンス素子よりも前記所定の電位のノード側に接続されたＭＯＳ電界効果トランジスターを含む、請求項１〜３のいずれか１項記載の回路装置。
【請求項５】
同期整流型の降圧スイッチングレギュレーターに含まれる回路装置であって、 
一端が第１の電源ノードに接続された第１のスイッチング素子の他端と一端が前記第１の電源ノードよりも低電位の第２の電源ノードに接続された第２のスイッチング素子の他端とが接続された出力ノードに一端が接続され、前記第２のスイッチング素子を駆動する駆動信号に従って導通状態又は非導通状態になる第１のスイッチ回路と、
前記第１のスイッチ回路の他端と所定の電位のノードとの間に接続され、前記第１のスイッチ回路と相補的に非導通状態又は導通状態になり、前記第１のスイッチ回路よりもオン抵抗が高い第２のスイッチ回路と、
前記第１のスイッチ回路の他端の電位が印加される入力端子を有し、前記入力端子の電位が判定レベルよりも高いか否かを示す出力信号を出力する比較回路と、
前記第２のスイッチング素子が導通状態であるときに前記比較回路から前記入力端子の電位が判定レベルよりも高いことを示す出力信号が出力されると、前記第２のスイッチング素子が非導通状態となるように前記駆動信号のレベルを制御する制御回路と、
を備える回路装置。
【請求項６】
前記比較回路が、前記第２の電源ノードに接続された第２の入力端子をさらに有し、前記入力端子と前記第２の入力端子との間にオフセット電圧が設定されており、前記第１のスイッチ回路の他端の電位を前記低電位側の電源電位よりも前記オフセット電圧だけ低い判定レベルと比較する、請求項１〜５のいずれか１項記載の回路装置。
【請求項７】
前記第１の電源ノードと前記出力ノードとの間に接続された前記第１のスイッチング素子と、
前記第２の電源ノードと前記出力ノードとの間に接続された前記第２のスイッチング素子と、
をさらに含む、請求項１〜６のいずれか１項記載の回路装置。
【請求項８】
請求項１〜７のいずれか１項記載の回路装置と、
前記出力ノードに一端が接続されて、前記第１のスイッチング素子から駆動電流が供給されるインダクターと、
前記インダクターの他端と低電位側の電源ノードとの間に接続されて、前記インダクターから供給される電荷を蓄積するキャパシターと、
を備えるスイッチングレギュレーター。
【請求項９】
請求項８記載のスイッチングレギュレーターを備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を異なる値の直流電圧に変換するスイッチングレギュレーター、及び、スイッチングレギュレーターの少なくとも一部を構成する回路装置に関する。さらに、本発明は、そのようなスイッチングレギュレーターを用いた電子機器等に関する。
【背景技術】
【０００２】
直流電圧を降圧するスイッチングレギュレーターにおいて、出力回路のスイッチング素子をオン・オフ制御してインダクターに駆動電流を供給することが行われている。例えば、出力回路は、ハイサイドのスイッチング素子とローサイドのスイッチング素子とを有するブリッジ回路で構成される。
【０００３】
ハイサイドのスイッチング素子及びローサイドのスイッチング素子が半導体集積回路装置（ＩＣ）に内蔵される場合に、外付け部品として、ＩＣの出力端子にインダクターの一端が接続され、インダクターの他端と低電位側の電源端子との間にキャパシターが接続される。さらに、スイッチングレギュレーターから電源供給を受ける負荷回路として、例えば、ＳＯＣ（System on Chip）等のＩＣが、インダクターを介してＩＣの出力端子に接続される。
【０００４】
そのような同期整流型の降圧スイッチングレギュレーターにおいては、ハイサイドのスイッチング素子がオン状態のときに流れる電流によって、インダクターに磁気エネルギーが蓄積される。ハイサイドのスイッチング素子がオフ状態になると、ローサイドのスイッチング素子がオン状態になり、インダクターに蓄積された磁気エネルギーによって、低電位側の電源端子からローサイドのスイッチング素子及びインダクターを介して負荷回路に電流が流れる。
【０００５】
しかしながら、負荷電流が小さい状態においては、ローサイドのスイッチング素子がオン状態になったときに、キャパシターからインダクター及びローサイドのスイッチング素子を介して低電位側の電源端子に電流が逆流して、電力損失が発生するおそれがある。そこで、逆流電流を防止するために、電流検出回路が必要になる。
【０００６】
関連する技術として、特許文献１には、エネルギーが蓄積されたインダクターからの逆電流やインダクターの過電流等の異常電流の有無を判定して、異常電流がある場合にはこれを防止するＤＣ−ＤＣコンバータの異常電流防止回路が開示されている。特許文献１の図１において、検出抵抗１２の電圧は、通常時には負電圧であるが、異常時に逆電流が生じた場合には、正電圧が現れるようになる。
【０００７】
電流コンパレーター３０は、検出抵抗１２の電圧を監視し、検出抵抗１２の電圧が負電圧の間はハイレベルの出力信号をＡＮＤ回路２０に送って、ドライバー１０の出力信号がローサイド側スイッチ素子１４及び１９に伝わるようにする。検出抵抗１２の電圧が正電圧になると、電流コンパレーター３０の出力電圧はローレベルになり、ローサイド側スイッチ素子１４及び１９を強制的にオフにする。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−４５９４７号公報（要約書、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１においては、ローサイド側スイッチ素子１９に直列に接続された電流検出用の検出抵抗１２の両端間の電位差が検出される。しかしながら、電流経路に接続された検出抵抗１２において電力損失が発生するので、特に、負荷電流が少ない状態においては、検出抵抗１２が、変換効率低下の要因となっている。また、ローサイド側スイッチ１９と電流検出用の検出抵抗１２とからなる電流経路は、インダクター１５に流れる電流の経路としてローサイド側スイッチ１４と並列に設けられている。ローサイド側スイッチ１９及び電流検出用の検出抵抗１２に流れる電流は、導通損失を少なくする必要性から電流値が小さく、電流検出用の検出抵抗１２の両端間に発生する電位差も小さいので、検出誤差を生じさせる要因ともなっている。
【００１０】
そこで、上記の点に鑑み、本発明の第１の目的は、電力損失を招く電流検出抵抗を用いることなく、ローサイドのスイッチング素子に流れる電流を精度良く検出して逆流電流を抑制できる回路装置を提供することである。また、本発明の第２の目的は、そのような回路装置を用いたスイッチングレギュレーターを提供することである。さらに、本発明の第３の目的は、そのようなスイッチングレギュレーターを用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１１】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る回路装置は、一端が第１の電源ノードに接続された第１のスイッチング素子の他端と一端が第１の電源ノードよりも低電位の第２の電源ノードに接続された第２のスイッチング素子の他端とが接続された出力ノードに一端が接続され、第２のスイッチング素子を駆動する駆動信号に従って導通状態又は非導通状態になる第１のスイッチ回路と、第１のスイッチ回路の他端と所定の電位のノードとの間に接続され、第１のスイッチ回路と相補的に非導通状態又は導通状態になる第２のスイッチ回路と、第１のスイッチ回路の他端と所定の電位のノードとの間に第２のスイッチ回路と直列に接続されたインピーダンス素子と、第１のスイッチ回路の他端の電位が印加される入力端子を有し、入力端子の電位が判定レベルよりも高いか否かを示す出力信号を出力する比較回路と、第２のスイッチング素子が導通状態であるときに比較回路から入力端子の電位が判定レベルよりも高いことを示す出力信号が出力されると、第２のスイッチング素子が非導通状態となるように駆動信号のレベルを制御する制御回路とを備える。なお、本願において、「接続」という用語は、電気的に接続されている場合を含むことを意図して用いられている。
【００１２】
本発明の第１の観点によれば、第１のスイッチ回路を介して入力端子に印加される出力ノードの電位が判定レベルよりも高いか否かを示す出力信号を出力する比較回路と、第２のスイッチング素子が導通状態であるときに比較回路から入力端子の電位が判定レベルよりも高いことを示す出力信号が出力されると第２のスイッチング素子を非導通状態にする制御回路とを設けたので、電力損失を招く電流検出抵抗を用いることなく、第２のスイッチング素子に流れる電流を検出して逆流電流を抑制することができる。
【００１３】
また、第２のスイッチング素子及び第１のスイッチ回路が非導通状態であるときに、第２のスイッチ回路が導通状態となって比較回路の入力端子に所定の電位を印加することにより、比較回路の出力信号の不要な変動を停止させることができる。さらに、第１のスイッチ回路と第２のスイッチ回路との内の少なくとも一方が非導通状態になることにより、第２のスイッチング素子が導通時の電流経路以外には出力ノードと所定の電位のノードとの間に電流経路がなくなるので、電流検出における検出精度を向上させることができる。
【００１４】
ここで、インピーダンス素子及び第２のスイッチ回路が、第１のスイッチ回路の他端と第１の電源ノードとの間に直列に接続されていても良い。その場合には、第１のスイッチ回路が非導通状態であるときに、比較回路の入力端子を高電位側の電源電位にプルアップすることにより、比較回路の出力信号の不要な変動を停止させることができる。
【００１５】
あるいは、インピーダンス素子及び第２のスイッチ回路が、第１のスイッチ回路の他端と第２の電源ノードとの間に直列に接続されていても良い。その場合には、第１のスイッチ回路が非導通状態であるときに、比較回路の入力端子を低電位側の電源電位にプルダウンすることにより、比較回路の出力信号の不要な変動を停止させることができる。
【００１６】
また、第２のスイッチ回路が、インピーダンス素子よりも所定の電位のノード側に接続されたＭＯＳ電界効果トランジスターを含むようにしても良い。その場合には、ＭＯＳ電界効果トランジスターのサブストレート電位がソース電位と同じになるので、ＭＯＳ電界効果トランジスターの閾値電圧の増加を防止することができる。
【００１７】
本発明の第２の観点に係る回路装置は、一端が第１の電源ノードに接続された第１のスイッチング素子の他端と一端が第１の電源ノードよりも低電位の第２の電源ノードに接続された第２のスイッチング素子の他端とが接続された出力ノードに一端が接続され、第２のスイッチング素子を駆動する駆動信号に従って導通状態又は非導通状態になる第１のスイッチ回路と、第１のスイッチ回路の他端と所定の電位のノードとの間に接続され、第１のスイッチ回路と相補的に非導通状態又は導通状態になり、第１のスイッチ回路よりもオン抵抗が高い第２のスイッチ回路と、第１のスイッチ回路の他端の電位が印加される入力端子を有し、入力端子の電位が判定レベルよりも高いか否かを示す出力信号を出力する比較回路と、第２のスイッチング素子が導通状態であるときに比較回路から入力端子の電位が判定レベルよりも高いことを示す出力信号が出力されると、第２のスイッチング素子が非導通状態となるように駆動信号のレベルを制御する制御回路とを備える。本発明の第２の観点によっても、本発明の第１の観点に係る回路装置と同様の効果を奏することができる。
【００１８】
以上において、比較回路が、第２の電源ノードに接続された第２の入力端子をさらに有し、入力端子と第２の入力端子との間にオフセット電圧が設定されており、第１のスイッチ回路の他端の電位を低電位側の電源電位よりもオフセット電圧だけ低い判定レベルと比較するようにしても良い。その場合には、比較回路のオフセット電圧によって所望の判定レベルを設定することができると共に、逆流電流の検出タイミングを早くして電力損失をさらに低減することができる。
【００１９】
また、回路装置が、第１の電源ノードと出力ノードとの間に接続された第１のスイッチング素子と、第２の電源ノードと出力ノードとの間に接続された第２のスイッチング素子とをさらに含むようにしても良い。第１及び第２のスイッチング素子がＩＣ等の回路装置に内蔵される場合には、スイッチングレギュレーターを小型化することができる。
【００２０】
本発明の第３の観点に係るスイッチングレギュレーターは、上記いずれかの回路装置と、出力ノードに一端が接続されて、第１のスイッチング素子から駆動電流が供給されるインダクターと、インダクターの他端と低電位側の電源ノードとの間に接続されて、インダクターから供給される電荷を蓄積するキャパシターとを備える。本発明の第３の観点によれば、電力損失を招く電流検出抵抗なしで第２のスイッチング素子に流れる電流を精度良く検出して逆流電流を抑制できる回路装置を用いて、変換効率の高いスイッチングレギュレーターを提供することができる。
【００２１】
さらに、本発明の第４の観点に係る電子機器は、本発明の第２の観点に係るスイッチングレギュレーターを備える。本発明の第４の観点によれば、変換効率の高いスイッチングレギュレーターを用いて、消費電力が少ない電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るスイッチングレギュレーターを示す回路図。
【図２】図１に示すコンパレーターの構成例を示す回路図。
【図３】通常動作モードにおける各部の波形を示す波形図。
【図４】スタンバイモードにおける各部の波形を示す波形図。
【図５】本発明の第２の実施形態に係るスイッチングレギュレーターを示す回路図。
【図６】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２３】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るスイッチングレギュレーターの構成例を示す回路図である。このスイッチングレギュレーターは、本発明の第１の実施形態に係る回路装置１００を含んでいる。図１に示すように、回路装置１００は、基準電圧生成回路１０と、スイッチング制御回路２０と、プリドライバー３０と、出力回路４０と、電流検出回路５０とを含んでも良い。
【００２４】
図１に示されている構成要素の内の少なくとも一部は、半導体集積回路装置（ＩＣ）に内蔵されても良い。ＩＣは、例えば、シリコン基板に回路が形成されたＩＣチップで構成され、又は、ＩＣチップをパッケージに収納することによって構成される。その場合に、回路装置１００のノードＮ１〜Ｎ４は、ＩＣチップのパッド（端子）、又は、パッケージに設けられたピン（端子）に対応する。
【００２５】
また、スイッチングレギュレーターは、インダクターＬ１と、キャパシターＣ１と、分圧回路１１０とをさらに含んでも良い。それらの構成要素の内の少なくとも一部は、ＩＣに内蔵せずに外付け部品としても良い。さらに、スイッチングレギュレーターから電源供給を受ける負荷回路１２０として、例えば、ＳＯＣ（System on Chip）等のＩＣが、インダクターＬ１を介して回路装置１００に接続される。
【００２６】
回路装置１００において、第１の電源電位（高電位側の電源電位）ＶＤＤが電源ノードＮ１に供給されると共に、第１の電源電位ＶＤＤよりも低電位の第２の電源電位（低電位側の電源電位）ＶＳＳが電源ノードＮ２に供給される。以下においては、一例として、高電位側の電源電位ＶＤＤが５Ｖであり、低電位側の電源電位ＶＳＳが０Ｖ（基準電位）である場合について説明する。
【００２７】
回路装置１００は、スイッチング動作を行うことによって出力信号ＳＷを生成し、出力ノードＮ３に接続されたインダクターＬ１に駆動電流を供給する。それにより、高電位側の電源電位ＶＤＤが降圧されて、接続ノードＮ５において出力電源電位ＶＯＵＴが生成される。出力電源電位ＶＯＵＴは、接続ノードＮ５と電源ノードＮ２との間に接続された負荷回路１２０に供給される。
【００２８】
分圧回路１１０は、接続ノードＮ５と電源ノードＮ２との間に直列に接続された抵抗素子Ｒ１及びＲ２を含み、接続ノードＮ５と電源ノードＮ２との間の出力電圧（ＶＯＵＴ−ＶＳＳ）を分圧して、フィードバック電圧ＶＦＢを生成する。フィードバック電圧ＶＦＢは、帰還ノードＮ４を介して回路装置１００に供給される。
【００２９】
基準電圧生成回路１０は、例えば、バンドギャップリファレンス回路等を含み、基準電圧ＶＲＦを生成する。スイッチング制御回路２０は、基準電圧ＶＲＦとフィードバック電圧ＶＦＢとの差に基づいてＰＷＭ（Pulse Width Modulation：パルス幅変調）を行うことにより、パルス幅が変調された制御信号Ｓ１及びＳ２を生成する。制御信号Ｓ１及びＳ２は、プリドライバー３０に供給される。
【００３０】
プリドライバー３０は、例えば、バッファー回路等を含み、制御信号Ｓ１及びＳ２に基づいて駆動信号ＳＨ及びＳＬを生成する。出力回路４０は、ハイサイドのスイッチング素子としてＰチャネルＭＯＳトランジスターＱＰ１と、ローサイドのスイッチング素子としてＮチャネルＭＯＳトランジスターＱＮ２とを含んでいる。トランジスターＱＰ１及びＱＮ２がＩＣ等の回路装置１００に内蔵される場合には、スイッチングレギュレーターを小型化することができ、部品点数を減らせるので電子機器の製造コストを削減することができる。
【００３１】
トランジスターＱＰ１は、電源ノードＮ１と出力ノードＮ３との間に接続されて、駆動信号ＳＨに従って導通状態（オン状態）となったときに、出力ノードＮ３の電位を電源ノードＮ１の電位に近付ける。トランジスターＱＰ１は、駆動信号ＳＨが印加されるゲートと、電源ノードＮ１に接続されたソースと、出力ノードＮ３に接続されたドレインとを有している。トランジスターＱＰ１は、駆動信号ＳＨの電位が電源電位ＶＤＤよりも閾値電圧以上低くなったときにオン状態となって、出力ノードＮ３を介してインダクターＬ１に駆動電流を供給する。
【００３２】
トランジスターＱＮ２は、電源ノードＮ２と出力ノードＮ３との間に接続されて、駆動信号ＳＬに従ってオン状態となったときに、出力ノードＮ３の電位を電源ノードＮ２の電位に近付ける。トランジスターＱＮ２は、駆動信号ＳＬが印加されるゲートと、出力ノードＮ３に接続されたドレインと、電源ノードＮ２に接続されたソースとを有している。トランジスターＱＮ２は、駆動信号ＳＬの電位が基準電位ＶＳＳよりも閾値電圧以上高くなったときにオン状態となって、出力ノードＮ３を介してインダクターＬ１に電流が流れるようにする。
【００３３】
インダクターＬ１は、出力ノードＮ３に接続された一端と、接続ノードＮ５に接続された他端とを有し、出力回路４０のトランジスターＱＰ１から駆動電流が供給される。キャパシターＣ１は、インダクターＬ１の他端（接続ノードＮ５）と電源ノードＮ２との間に接続されて、インダクターＬ１から供給される電荷を蓄積することにより、平滑された出力電圧（ＶＯＵＴ−ＶＳＳ）を生成する。
【００３４】
このように、出力回路４０のトランジスターＱＰ１及びＱＮ２がスイッチング動作を行うことによって出力信号ＳＷを生成し、出力ノードＮ３に接続されたインダクターＬ１に駆動電流を供給する。それにより、インダクターＬ１とキャパシターＣ１との接続点である接続ノードＮ５において、電源電位ＶＤＤを降圧して得られる出力電源電位ＶＯＵＴが生成される。スイッチング制御回路２０は、制御信号Ｓ１及びＳ２を生成することにより、出力回路４０のトランジスターＱＰ１及びＱＮ２のスイッチング動作を制御する。出力電源電位ＶＯＵＴは、主に、制御信号Ｓ１のデューティーによって制御される。
【００３５】
例えば、制御信号Ｓ１がローレベルのときに、駆動信号ＳＨがローレベルとなって、トランジスターＱＰ１が導通状態（オン状態）になる。また、制御信号Ｓ２がローレベルのときに、駆動信号ＳＬがローレベルとなって、トランジスターＱＮ２が非導通状態（オフ状態）になる。その期間においては、出力ノードＮ３の電位が電源電位ＶＤＤに近付き、トランジスターＱＰ１からインダクターＬ１に駆動電流が流れて、インダクターＬ１において電気エネルギーが磁気エネルギーに変換されて蓄積され、かつ、キャパシターＣ１にも電気エネルギーが蓄積される。
【００３６】
一方、制御信号Ｓ１がハイレベルのときには、駆動信号ＳＨがハイレベルとなって、トランジスターＱＰ１がオフ状態になる。また、制御信号Ｓ２がハイレベルのときに、駆動信号ＳＬがハイレベルとなって、トランジスターＱＮ２がオン状態になる。その期間においては、インダクターＬ１に蓄積された磁気エネルギーが電気エネルギーとしてトランジスターＱＮ２及び負荷回路１２０等を介して放電される。それにより、出力ノードＮ３の電位は、基準電位ＶＳＳ（０Ｖ）からトランジスターＱＮ２のオン抵抗による電圧降下分だけ下がった電位となる。
【００３７】
しかしながら、負荷電流が小さい状態においては、トランジスターＱＮ２がオン状態になったときに、キャパシターＣ１からインダクターＬ１及びトランジスターＱＮ２を介して電源ノードＮ２に電流が逆流するおそれがある。具体的には、時間の経過と共に出力ノードＮ３の電位が上昇して電流がほぼゼロになった時点において、トランジスターＱＮ２がオン状態であると、キャパシターＣ１からインダクターＬ１及びトランジスターＱＮ２を介して基準電位ＶＳＳへの電流経路が存在するので電流が逆流する。そこで、本実施形態においては、逆流電流を抑制するために電流検出回路５０が設けられている。
【００３８】
電流検出回路５０は、第１のスイッチ回路としてＮチャネルＭＯＳトランジスターＱＮ５１と、第２のスイッチ回路としてＰチャネルＭＯＳトランジスターＱＰ５２と、インピーダンス素子として抵抗Ｒ５２と、比較回路としてコンパレーター５１とを含んでいる。なお、これらの回路素子は一例であり、スイッチ回路としてバイポーラトランジスター又はトランスミッションゲート等を用いたり、インピーダンス素子としてダイオード又はトランジスター等を用いたり、比較回路としてトランジスター又はインバーター等を用いることもできる。
【００３９】
トランジスターＱＮ５１は、出力ノードＮ３に接続された一端（ドレインとソースとの内の一方）と、コンパレーター５１の入力端子Ｔ１に接続された他端（ドレインとソースとの内の他方）と、駆動信号ＳＬが印加されるゲートとを有している。トランジスターＱＮ５１は、ローサイドのスイッチング素子であるトランジスターＱＮ２を駆動する駆動信号ＳＬに従ってオン状態又はオフ状態になる。
【００４０】
抵抗Ｒ５２及びトランジスターＱＰ５２は、トランジスターＱＮ５１の他端と所定の電位のノードとの間に直列に接続されている。トランジスターＱＰ５２は、駆動信号ＳＬに従って、トランジスターＱＮ５１と相補的にオフ状態又はオン状態になる。即ち、駆動信号ＳＬがハイレベルであるときに、トランジスターＱＮ５１がオン状態になると共に、トランジスターＱＰ５２がオフ状態になる。一方、駆動信号ＳＬがローレベルであるときに、トランジスターＱＮ５１がオフ状態になると共に、トランジスターＱＰ５２がオン状態になる。なお、本願において、「相補的」という用語は、トランジスターＱＮ５１及びＱＰ５２がオン状態とオフ状態との間で切り換わる瞬間だけトランジスターＱＮ５１及びＱＰ５２の両方がオフ状態になる場合も含むことを意図して用いられている。ただし、トランジスターＱＮ５１及びＱＰ５２の両方がオン状態になる期間は存在しない。
【００４１】
このように、トランジスターＱＮ２及びＱＮ５１がオフ状態であるときに、トランジスターＱＰ５２がオン状態となってコンパレーター５１の入力端子Ｔ１に所定の電位を印加することにより、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。さらに、トランジスターＱＮ５１とトランジスターＱＰ５２との内の少なくとも一方がオフ状態になることにより、トランジスターＱＮ２がオン時の電流経路以外には出力ノードＮ３と所定の電位のノードとの間に電流経路がなくなるので、電流検出における検出精度を向上させることができる。
【００４２】
図１に示す例においては、抵抗Ｒ５２及びトランジスターＱＰ５２が、トランジスターＱＮ５１の他端と電源ノードＮ１との間に直列に接続されている。その場合には、トランジスターＱＮ５１がオフ状態であるときに、コンパレーター５１の入力端子Ｔ１を電源電位ＶＤＤにプルアップすることにより、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。
【００４３】
例えば、抵抗Ｒ５２の一端がトランジスターＱＮ５１の他端に接続されている。トランジスターＱＰ５２は、電源ノードＮ１に接続されたソースと、抵抗Ｒ５２の他端に接続されたドレインと、駆動信号ＳＬが印加されるゲートとを有している。このように、ＭＯＳ電界効果トランジスターＱＰ５２が抵抗Ｒ５２よりも電源ノードＮ１側に接続されている場合には、トランジスターＱＰ５２のバックゲートを電源ノードＮ１に接続することにより、トランジスターＱＰ５２のサブストレート電位がソース電位と同じになるので、トランジスターＱＰ５２の閾値電圧の増加を防止することができる。
【００４４】
コンパレーター５１は、トランジスターＱＮ５１の他端の電位（スイッチ出力信号ＳＯＵＴ）が印加される入力端子Ｔ１を有し、入力端子Ｔ１の電位が判定レベルよりも高いか否かを示す出力信号ＤＥＴを出力する。例えば、コンパレーター５１は、入力端子Ｔ１の電位が判定レベルよりも高いときに出力信号ＤＥＴをハイレベルに活性化し、入力端子Ｔ１の電位が判定レベルよりも低いときに出力信号ＤＥＴをローレベルに非活性化する。
【００４５】
図２は、図１に示すコンパレーターの構成例を示す回路図である。図２に示すように、コンパレーター５１は、ＰチャネルＭＯＳトランジスターＱＰ５３〜ＱＰ５６と、ＮチャネルＭＯＳトランジスターＱＮ５４〜ＱＮ５６と、インバーターＩＮＶ１とを含み、スイッチ出力信号ＳＯＵＴ（図１）が印加される入力端子Ｔ１と、電源ノードＮ２（図１）に接続されて基準電位ＶＳＳが印加される入力端子Ｔ２と、出力信号ＤＥＴを出力するための出力端子Ｔ３とを有している。
【００４６】
トランジスターＱＰ５３は、電源電位ＶＤＤの配線に接続されたソースと、バイアス電位ＶＢＩが印加されるゲートとを有している。トランジスターＱＰ５４は、トランジスターＱＰ５３のドレインに接続されたソースと、コンパレーター５１の入力端子Ｔ１に接続されたゲートとを有している。トランジスターＱＰ５５は、トランジスターＱＰ５３のドレインに接続されたソースと、コンパレーター５１の入力端子Ｔ２に接続されたゲートとを有している。
【００４７】
トランジスターＱＮ５４は、トランジスターＱＰ５４のドレインに接続されたドレイン及びゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。トランジスターＱＮ５５は、トランジスターＱＰ５５のドレインに接続されたドレインと、トランジスターＱＰ５４のドレインに接続されたゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。
【００４８】
トランジスターＱＰ５６は、電源電位ＶＤＤの配線に接続されたソースと、バイアス電位ＶＢＩが印加されるゲートとを有している。トランジスターＱＮ５６は、トランジスターＱＰ５６のドレインに接続されたドレインと、トランジスターＱＰ５５のドレイン及びトランジスターＱＮ５５のドレインに接続されたゲートと、電源電位ＶＳＳの配線に接続されたソースとを有している。
【００４９】
インバーターＩＮＶ１は、トランジスターＱＰ５６のドレイン及びトランジスターＱＮ５６のドレインに接続された入力端子と、コンパレーター５１の出力端子Ｔ３に接続された出力端子とを有している。インバーターＩＮＶ１は、入力端子に印加される信号のレベルを反転して、反転された信号を出力信号ＤＥＴとして出力端子から出力する。
【００５０】
コンパレーター５１は、入力端子Ｔ１の電位と基準電位ＶＳＳとを比較しても良いが、制御系統における遅延時間を考慮した場合には、入力端子Ｔ１の電位と基準電位ＶＳＳよりも若干低い電位（例えば、−１０ｍＶ）とを比較することが望ましい。それにより、逆流電流の検出タイミングを早くして電力損失をさらに低減することができる。
【００５１】
そのために、差動対を構成するトランジスターＱＰ５４とトランジスターＱＰ５５との間で、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを変えることにより、入力端子Ｔ１と入力端子Ｔ２との間にオフセット電圧が設定されても良い。それにより、コンパレーター５１のオフセット電圧によって所望の判定レベルを設定することができる。例えば、トランジスターＱＰ５５のチャネル幅ＷをトランジスターＱＰ５４のチャネル幅Ｗよりも大きくすることにより、コンパレーター５１は、スイッチ出力信号ＳＯＵＴの電位を基準電位ＶＳＳよりもオフセット電圧だけ低い判定レベルと比較する。
【００５２】
再び図１を参照すると、スイッチング制御回路２０は、トランジスターＱＮ２がオン状態であるときにコンパレーター５１から入力端子Ｔ１の電位が判定レベルよりも高いことを示す出力信号ＤＥＴが出力されると、トランジスターＱＮ２がオフ状態となるように駆動信号ＳＬのレベルを制御する。例えば、スイッチング制御回路２０は、制御信号Ｓ２がハイレベルであるときにコンパレーター５１の出力信号ＤＥＴがハイレベルに活性化されると、制御信号Ｓ２をローレベルに変更する。それにより、プリドライバー３０が駆動信号ＳＬをローレベルに変更するので、トランジスターＱＮ２は、オン状態からオフ状態に遷移する。
【００５３】
＜動作例＞
次に、図１に示すスイッチングレギュレーターの動作例について、図１、図３、及び、図４を参照しながら詳しく説明する。図３は、負荷電流が比較的大きい通常動作モードにおける各部の波形を示す波形図である。通常動作モードにおいて、負荷回路１２０に流れる電流は、例えば、１００ｍＡ以上かつ２Ａ〜３Ａ以下である。
【００５４】
第１の期間ＴｏｎＨにおいて、スイッチング制御回路２０が制御信号Ｓ１及びＳ２をローレベルにすることにより、プリドライバー３０が、駆動信号ＳＨ及びＳＬをローレベルにする。従って、トランジスターＱＰ１がオン状態となり、トランジスターＱＮ２がオフ状態となるので、出力信号ＳＷの電位が、電源電位ＶＤＤ付近まで上昇する。それにより、インダクターＬ１に電流が流れて、磁気エネルギーが蓄積される。一方、出力電源電位ＶＯＵＴは、キャパシターＣ１によって平滑されて所定の範囲に保たれる。
【００５５】
駆動信号ＳＬがローレベルであるので、トランジスターＱＮ５１がオフ状態となり、トランジスターＱＰ５２がオン状態となって、スイッチ出力信号ＳＯＵＴの電位が電源電位ＶＤＤ付近まで上昇する。それにより、コンパレーター５１の出力信号ＤＥＴがハイレベルに活性化される。ただし、スイッチング制御回路２０は、制御信号Ｓ２がローレベルでトランジスターＱＮ２がオフ状態であるときにコンパレーター５１の出力信号ＤＥＴが活性化されても、制御信号Ｓ２を変化させない。
【００５６】
第２の期間ＴｏｎＬにおいて、スイッチング制御回路２０が制御信号Ｓ１及びＳ２をハイレベルにすることにより、プリドライバー３０が、駆動信号ＳＨ及びＳＬをハイレベルにする。従って、トランジスターＱＰ１がオフ状態となり、トランジスターＱＮ２がオン状態となる。
【００５７】
その際に、インダクターＬ１に蓄積された磁気エネルギーによって、電源ノードＮ２からトランジスターＱＮ２及びインダクターＬ１を介して負荷回路１２０に電流が流れ、出力信号ＳＷの電位が、基準電位ＶＳＳを超えてマイナス側に低下する。その後、時間が経過すると、出力信号ＳＷの電位は基準電位ＶＳＳに近付くが、第２の期間ＴｏｎＬにおいてマイナス値を維持する。一方、出力電源電位ＶＯＵＴは、キャパシターＣ１によって平滑されて所定の範囲に保たれる。
【００５８】
駆動信号ＳＬがハイレベルであるので、トランジスターＱＮ５１がオン状態となり、トランジスターＱＰ５２がオフ状態となって、スイッチ出力信号ＳＯＵＴとして出力信号ＳＷがコンパレーター５１の入力端子Ｔ１に印加される。それにより、コンパレーター５１の出力信号ＤＥＴがローレベルに非活性化される。従って、スイッチング制御回路２０は、制御信号Ｓ２を変化させない。
【００５９】
図４は、負荷電流が比較的小さいスタンバイモードにおける各部の波形を示す波形図である。スタンバイモードにおいて、負荷回路１２０に流れる電流は、例えば、１００ｍＡ未満である。第１の期間ＴｏｎＨにおける動作は、図３に示すのと同様である。
【００６０】
第２の期間ＴｏｎＬにおいて、スイッチング制御回路２０が制御信号Ｓ１及びＳ２をハイレベルにすることにより、プリドライバー３０が、駆動信号ＳＨ及びＳＬをハイレベルにする。それにより、トランジスターＱＰ１がオフ状態となり、トランジスターＱＮ２がオン状態となって、出力信号ＳＷの電位が、基準電位ＶＳＳを超えてマイナス側に低下する。
【００６１】
ただし、負荷回路１２０に流れる電流が小さいことから、出力信号ＳＷの電位の低下量が小さくなっており、時間の経過と共に、出力信号ＳＷの電位が基準電位ＶＳＳ付近まで上昇する。出力信号ＳＷの電位が基準電位ＶＳＳよりも高くなると、トランジスターＱＮ２がオン状態では、キャパシターＣ１からインダクターＬ１及びトランジスターＱＮ２を介して電源ノードＮ２に電流が逆流して、電力損失が発生していることになる。
【００６２】
駆動信号ＳＬがハイレベルであるので、トランジスターＱＮ５１がオン状態となり、トランジスターＱＰ５２がオフ状態となって、スイッチ出力信号ＳＯＵＴとして出力信号ＳＷがコンパレーター５１の入力端子Ｔ１に印加される。コンパレーター５１は、入力端子Ｔ１の電位が判定レベルよりも高くなると、出力信号ＤＥＴを活性化する（図４に示す検出タイミング）。図４においては、制御系統の遅延時間を考慮して、判定レベルが基準電位ＶＳＳよりも若干低い電位（例えば、−１０ｍＶ）となっている。
【００６３】
スイッチング制御回路２０は、制御信号Ｓ２がハイレベルでトランジスターＱＮ２がオン状態であるときにコンパレーター５１の出力信号ＤＥＴが活性化されると、トランジスターＱＮ２がオフ状態となるように制御信号Ｓ２をローレベルに変化させる。それにより、プリドライバー３０が、駆動信号ＳＬをローレベルに変化させ、トランジスターＱＮ２がオン状態からオフ状態に遷移する。
【００６４】
スイッチング制御回路２０は、次の第２の期間ＴｏｎＬが開始するまで、トランジスターＱＮ２がオフ状態を維持するように制御信号Ｓ２をローレベルに維持する。トランジスターＱＮ２がオフ状態になると、出力ノードＮ３がハイインピーダンス状態（不定状態）となってリンギング等が発生する。
【００６５】
駆動信号ＳＬがローレベルであるので、トランジスターＱＮ５１がオフ状態となり、トランジスターＱＰ５２がオン状態となって、スイッチ出力信号ＳＯＵＴが電源電位ＶＤＤ付近まで上昇する。それにより、コンパレーター５１の出力信号ＤＥＴが、トランジスターＱＮ２がオン状態からオフ状態に遷移する前のハイレベルに維持されるので、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。
【００６６】
スイッチング制御回路２０は、次の第１の期間ＴｏｎＨが開始すると、制御信号Ｓ１をハイレベルからローレベルに変化させると共に制御信号Ｓ２をローレベルに維持し、次の第２の期間ＴｏｎＬが開始すると、制御信号Ｓ１及びＳ２をローレベルからハイレベルに変化させる。このようにして、出力回路４０のトランジスターＱＰ１及びＱＮ２がスイッチング動作を続ける。
【００６７】
本実施形態によれば、トランジスターＱＮ５１を介して印加される出力ノードＮ３の電位が判定レベルよりも高いときに出力信号ＤＥＴを活性化するコンパレーター５１と、ローサイドのトランジスターＱＮ２がオン状態であるときにコンパレーター５１の出力信号ＤＥＴが活性化されるとトランジスターＱＮ２をオフ状態にするスイッチング制御回路２０とを設けたので、電力損失を招く電流検出抵抗を用いることなく、ローサイドのトランジスターＱＮ２に流れる電流を検出して逆流電流を抑制することができる。
【００６８】
また、トランジスターＱＮ２及びトランジスターＱＮ５１がオフ状態であるときに、トランジスターＱＰ５２がオン状態となってコンパレーター５１の入力端子Ｔ１に所定の電位を印加することにより、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。さらに、トランジスターＱＮ５１とトランジスターＱＰ５２との内の少なくとも一方がオフ状態になることにより、出力ノードＮ３と所定の電位のノードとの間に電流が流れないので、電流検出における検出精度を向上させることができる。
【００６９】
さらに、本実施形態によれば、電力損失を招く電流検出抵抗なしでローサイドのトランジスターＱＮ２に流れる電流を精度良く検出して逆流電流を抑制できる回路装置１００を用いて、変換効率の高いスイッチングレギュレーターを提供することができる。
【００７０】
＜第２の実施形態＞
図５は、本発明の第２の実施形態に係るスイッチングレギュレーターの構成例を示す回路図である。このスイッチングレギュレーターは、本発明の第２の実施形態に係る回路装置１００ａを含んでいる。回路装置１００ａは、図１に示す第１の実施形態に係る回路装置１００における電流検出回路５０の替りに、電流検出回路５０ａを含んでいる。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００７１】
電流検出回路５０ａは、第１のスイッチ回路としてＮチャネルＭＯＳトランジスターＱＮ５１と、第２のスイッチ回路としてＮチャネルＭＯＳトランジスターＱＮ５２と、インピーダンス素子として抵抗Ｒ５２と、比較回路としてコンパレーター５１とを含み、さらに、インバーター５２を含んでいる。
【００７２】
トランジスターＱＮ５１は、出力ノードＮ３に接続された一端（ドレインとソースとの内の一方）と、コンパレーター５１の入力端子Ｔ１に接続された他端（ドレインとソースとの内の他方）と、駆動信号ＳＬが印加されるゲートとを有している。トランジスターＱＮ５１は、ローサイドのスイッチング素子であるトランジスターＱＮ２を駆動する駆動信号ＳＬに従ってオン状態又はオフ状態になる。
【００７３】
インバーター５２は、駆動信号ＳＬを反転して出力する。抵抗Ｒ５２及びトランジスターＱＮ５２は、トランジスターＱＮ５１の他端と所定の電位のノードとの間に直列に接続されている。トランジスターＱＮ５２は、反転された駆動信号ＳＬに従って、トランジスターＱＮ５１と相補的にオフ状態又はオン状態になる。即ち、駆動信号ＳＬがハイレベルであるときに、トランジスターＱＮ５１がオン状態になると共に、トランジスターＱＮ５２がオフ状態になる。一方、駆動信号ＳＬがローレベルであるときに、トランジスターＱＮ５１がオフ状態になると共に、トランジスターＱＮ５２がオン状態になる。
【００７４】
このように、トランジスターＱＮ２及びＱＮ５１がオフ状態であるときに、トランジスターＱＮ５２がオン状態となってコンパレーター５１の入力端子Ｔ１に所定の電位を印加することにより、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。さらに、トランジスターＱＮ５１とトランジスターＱＮ５２との内の少なくとも一方がオフ状態になることにより、出力ノードＮ３と所定の電位のノードとの間に電流が流れないので、電流検出における検出精度を向上させることができる。
【００７５】
図５に示す例においては、抵抗Ｒ５２及びトランジスターＱＮ５２が、トランジスターＱＮ５１の他端と電源ノードＮ２（基準電位ＶＳＳ）との間に直列に接続されている。その場合には、トランジスターＱＮ５１がオフ状態であるときに、コンパレーター５１の入力端子Ｔ１を基準電位ＶＳＳにプルダウンすることにより、コンパレーター５１の出力信号ＤＥＴの不要な変動を停止させることができる。
【００７６】
例えば、抵抗Ｒ５２の一端がトランジスターＱＮ５１の他端に接続されている。トランジスターＱＮ５２は、抵抗Ｒ５２の他端に接続されたドレインと、電源ノードＮ２（基準電位ＶＳＳ）に接続されたソースと、反転された駆動信号ＳＬが印加されるゲートとを有している。このように、ＭＯＳ電界効果トランジスターＱＮ５２が抵抗Ｒ５２よりも電源ノードＮ２側に接続されている場合には、トランジスターＱＮ５２のバックゲートを電源ノードＮ２に接続することにより、トランジスターＱＮ５２のサブストレート電位がソース電位と同じになるので、トランジスターＱＮ５２の閾値電圧の増加を防止することができる。
【００７７】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。第３の実施形態においては、図１に示す第１の実施形態に係るスイッチングレギュレーター、又は、図５に示す第２の実施形態に係るスイッチングレギュレーターにおいて、インピーダンス素子としての抵抗Ｒ５２が省略されている。その替りに、第２のスイッチ回路のトランジスターＱＰ５２又はＱＮ５２として、オン抵抗の高いトランジスターが用いられる。
【００７８】
トランジスターＱＰ５２又はＱＮ５２のオン抵抗は、他のトランジスター、特に、第１のスイッチ回路のトランジスターＱＮ５１のオン抵抗よりも高いことが望ましく、トランジスターＱＮ５１のオン抵抗よりも少なくとも１桁高いことがさらに望ましい。その他の点に関しては、第３の実施形態は、第１又は第２の実施形態と同様でも良い。第３の実施形態によっても、第１又は第２の実施形態と同様の効果を奏することができる。
【００７９】
＜電子機器＞
次に、本発明の一実施形態に係るスイッチングレギュレーターを用いた電子機器について説明する。以下においては、一例として、電子機器がプリンターである場合について説明する。
【００８０】
図６は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図６に示すように、この電子機器は、本発明のいずれかの実施形態に係るスイッチングレギュレーター２００と、印字媒体搬送部２１１と、ヘッド駆動回路２１２と、プリントヘッド２１３と、制御部２２０と、操作部２３０と、ＲＯＭ（リードオンリー・メモリー）２４０と、ＲＡＭ（ランダムアクセス・メモリー）２５０と、通信部２６０と、表示部２７０とを含んでいる。なお、図６に示す構成要素の一部を省略又は変更しても良いし、あるいは、図６に示す構成要素に他の構成要素を付加しても良い。
【００８１】
印字媒体搬送部２１１において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することにより、印字媒体である用紙が搬送される。ヘッド駆動回路２１２がプリントヘッド２１３を駆動することにより、プリントヘッド２１３が、印字媒体搬送部２１１によって搬送された用紙に印字を行う。
【００８２】
制御部２２０は、例えば、ＣＰＵ（中央演算装置）等を含み、ＲＯＭ２４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、制御部２２０は、操作部２３０から供給される操作信号に応じて印字媒体搬送部２１１及びヘッド駆動回路２１２を制御したり、外部との間でデータ通信を行うために通信部２６０を制御したり、表示部２７０に各種の情報を表示させるための表示信号を生成したりする。
【００８３】
操作部２３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号を制御部２２０に出力する。ＲＯＭ２４０は、制御部２２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ２５０は、制御部２２０の作業領域として用いられ、ＲＯＭ２４０から読み出されたプログラムやデータ、又は、操作部２３０を用いて入力されたデータ等を一時的に記憶する。
【００８４】
通信部２６０は、例えば、アナログ回路及びデジタル回路で構成され、制御部２２０と外部装置との間のデータ通信を行う。従って、図６に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部２７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、制御部２２０から供給される表示信号に基づいて各種の情報を表示する。
【００８５】
スイッチングレギュレーター２００は、スイッチング動作を行うことにより、電源回路等から供給される電源電位ＶＤＤ（５Ｖ）を降圧して、出力電源電位ＶＯＵＴを生成する。制御部２２０等は、スイッチングレギュレーター２００から出力電源電位ＶＯＵＴが供給されて動作する。
【００８６】
電子機器としては、プリンター以外にも、例えば、携帯電話機等の移動端末、スマートカード、電卓、電子辞書、電子ゲーム機器、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、ネットワーク機器、カーナビゲーション装置、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【００８７】
本実施形態によれば、変換効率の高いスイッチングレギュレーター２００を用いて、消費電力が少ない電子機器を提供することができる。なお、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００８８】
１０…基準電圧生成回路、２０…スイッチング制御回路、３０…プリドライバー、４０…出力回路、５０、５０ａ…電流検出回路、５１…コンパレーター、５２…インバーター、１００、１００ａ…回路装置、１１０…分圧回路、１２０…負荷回路、２００…スイッチングレギュレーター、２１１…印字媒体搬送部、２１２…ヘッド駆動回路、２１３…プリントヘッド、２２０…制御部、２３０…操作部、２４０…ＲＯＭ、２５０…ＲＡＭ、２６０…通信部、２７０…表示部、Ｎ１、Ｎ２…電源ノード、Ｎ３…出力ノード、Ｎ４…帰還ノード、Ｎ５…接続ノード、Ｔ１、Ｔ２…入力端子、Ｔ３…出力端子、ＱＰ１、ＱＰ５２〜ＱＰ５６…ＰチャネルＭＯＳトランジスター、ＱＮ２、ＱＮ５１〜ＱＮ５６…ＮチャネルＭＯＳトランジスター、ＩＮＶ１…インバーター、Ｌ１…インダクター、Ｃ１…キャパシター、Ｒ１、Ｒ２、Ｒ５２…抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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