(57)【特許請求の範囲】
【請求項１】
複数のメモリブロックと、
前記複数のメモリブロックにおけるプログラム書き込み、データ読込、データ書き込みを行うスロットタイミングを所定のスロット数ずつずらして設定するスロット制御部と、
を有し、
前記所定のスロット数は、１周期のスロット数を前記メモリブロックの数で割って得られる数である、
データ記録装置。
【請求項２】
複数のメモリブロックと、前記複数のメモリブロックにおけるプログラム書き込み、データ読込、データ書き込みを行うスロットタイミングを所定のスロット数ずつずらして設定するスロット制御部と、をそれぞれ有する複数のフラッシュメモリブロックと、
前記複数のフラッシュメモリブロックにおけるデータ読込、データ書き込みを行うスロットタイミングを所定のスロットずつずらして設定するフラッシュメモリブロック制御部と、
を有し、
前記所定のスロット数は、１周期のスロット数を前記メモリブロックの数で割って得られる数である、
データ記録装置。
【請求項３】
複数のメモリブロックと、前記複数のメモリブロックにおけるプログラム書き込み、データ読込、データ書き込みを行うスロットタイミングを所定のスロット数ずつずらして設定するスロット制御部と、をそれぞれ有する複数のフラッシュメモリブロックと、
前記複数のフラッシュメモリブロックにおけるデータ読込、データ書き込みを行うスロットタイミングを所定のスロットずつずらして設定するフラッシュメモリブロック制御部と、
を有し、
各メモリブロックに設定されるスロットタイミングの差分のスロット数のフラッシュメモリブロックを有する、
データ記録装置。
【請求項４】
前記複数のフラッシュメモリブロックをＲＡＩＤ０で制御するＲＡＩＤコントローラを有する請求項２又は３に記載のデータ記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ記録装置及びデータ書き込み方法に関し、特にフラッシュメモリを利用したデータ記録装置及びデータ書き込み方法に関する。
【背景技術】
【０００２】
例えば特許文献１にフラッシュメモリを利用したデータ記録装置が開示されている。
特許文献１に記載のデータ記録装置は、プログラムのビジーな時間をセンスして、ビジーであれば他のチップに順番にアクセスし、待ち時間を極力短くしている。
【０００３】
また、特許文献２には、フラッシュＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を有するＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）バスで接続されるデータレコーダ間でデータがダウンロードされるデータレコーダが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８２４９２号公報
【特許文献２】特開平０８−２６３２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリはページサイズ毎にプログラム書き込み時間が発生する。高速データの連続書き込みが要求される場合、フラッシュメモリは、このプログラム書き込み時間が制約となり、安定した高速書き込みができない。具体的な例を示すと、フラッシュメモリを６４ビット幅で構成している場合において、たとえばページサイズが４０９６バイト、プログラム書き込み時間が、平均２３０μｓｅｃ、最大５００μｓｅｃのフラッシュメモリを使用したとする。この場合、書き込み速度はフラッシュメモリチップへの書き込み時間を５０μｓｅｃとすると４７７Ｍｂｐｓ〜９３６Ｍｂｐｓにしかならない。連続して記録できるデータレートとしては最悪ケースを想定すると４７７Ｍｂｐｓしか保証できない。
【０００６】
特許文献１に記載のデータ記録装置は、プログラムのビジー時間をセンスして、ビジーであれば他のチップに順番にアクセスする構成のため、ポーリング等によるハンドシェイクする必要があり、書き込み速度を安定して高速化することが困難である。特許文献２にもフラッシュメモリを利用したデータ記録装置において書き込み速度を安定して高速化する技術は開示されていない。
【０００７】
本発明は、フラッシュメモリを利用したデータ記録装置において、書き込み速度を安定して高速化することが可能なデータ記録装置及びデータ書き込み方法を提供することを主な目的とする。
【課題を解決するための手段】
【０００８】
本発明の１側面によるデータ記録装置は、複数のメモリブロックと、前記複数のメモリブロックにおけるプログラム書き込み、データ読込、データ書き込みを行うスロットタイミングを所定のスロット数ずつずらして設定するスロット制御部と、を有する。
【０００９】
本発明の他の側面によるデータ書き込み方法は、予め設定されたスロットタイミングを参照し、データを書き込むメモリブロックを決定し、メモリブロックにアクセスするためのアドレス変換を行い、アドレスを変換したデータを前記メモリブロックに出力する。
【発明の効果】
【００１０】
本発明によれば、フラッシュメモリを利用したデータ記録装置において、書き込み速度を安定して高速化することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態の構成を示すブロック図である。
【図２】図２は、第１の実施形態に係るスロットタイミングの設定の一例を示す図である。
【図３】図３は、図１のスロットコントローラのタイミング制御の動作を示す図である。
【図４】図４は、第２の実施形態の構成を示すブロック図である。
【図５】図５は、図４のフラッシュメモリブロックの構成を示すブロック図である。
【図６】図６は、フラッシュコントローラにおける書き込み読み込みスロットタイミングの設定の一例を示す図である。
【図７】図７は、第３の実施形態の構成の一例を示すブロック図である。
【図８】図８は、第３の実施形態の他の構成の例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の第１の実施形態について説明する。
【００１３】
図１は、第１の実施形態のデータ記録装置１の構成を示すブロック図である。データ記録装置１は、図１に示すように、例えば４つのメモリブロック１１、１２、１３、１４を備える。各メモリブロック１１、１２、１３、１４は、フラッシュメモリを６４ビット幅で構成している場合、それぞれ６４ビット分の複数のフラッシュチップを備える。すなわちフラッシュチップのワード幅が８ビットであれば、各メモリブロック１１、１２、１３、１４はそれぞれ６４ビット幅を構成する８個のフラッシュチップを備えて構成される。
【００１４】
なお、メモリブロック１１、１２、１３、１４は、記録容量の必要性から大量のフラッシュメモリを実装してかまわない。このため、メモリブロック１１、１２、１３、１４は、アクセス幅を実現するためのメモリ素子数以上のメモリ素子数を実装してもかまわない。
たとえば、前述の例の６４ビット幅に対しフラッシュチップのワード幅が８ビットであれば最低限８素子必要であるが、それ以上に大量に搭載されてもかまわない。
【００１５】
データ記録装置１は、スロットタイミングごとにメモリブロック間を跨いで異なるメモリブロックにアクセスするためのアドレス変換を行うアドレス変換器１６を備える。
【００１６】
またデータ記録装置１は、少なくとも各メモリブロック１１、１２、１３、１４に制御対象であることを示すコントロールイネーブルＣＥ１，２，３，４及びデータ書き込み又は読み込み対象である書き込み読み込みイネーブルＷＲ１、２、３、４を出力するスロットコントローラ１５を備える。
【００１７】
図２は、本発明の第１の実施形態に係るスロットタイミングの設定の一例を示す図である。スロットコントローラ１５は、予め図２に示すような各メモリブロックへの書き込み、プログラム及び読み出しを行うスロットタイミングを設定する。スロットコントローラ１５は、各メモリブロックについて、図１に示すように、所定の時間Ｔ、例えば５０μｓｅｃを１スロットとし、書き込みスロットＷを１スロット、プログラムスロットＰを１０スロット及び読み出しスロットＲを１スロットとし、これら１２スロットを一つの繰り返し周期としたスロットタイミングを設定する。
【００１８】
ここでプログラムスロットＰの数はプログラム時間の最悪値を確保するよう設定される。例えば５００μｓｅｃがプログラム時間の最悪値である場合、図２にしめすように、プログラムスロットＰは１０スロットに設定される。
【００１９】
スロットコントローラ１５は、図２に示すように、１周期のスロット数をメモリブロックの数で割ったスロットずつずれたタイミングで、各メモリブロック１１、１２、１３、１４のスロットタイミングを設定する。１周期のスロット数が１２であり、図１の例のようにメモリブロックの数が４の場合、プログラムスロットＰは３スロットずつずれたタイミングで、各メモリブロックのスロットタイミングを設定してよい。
【００２０】
本実施形態では、このようにプログラムスロットＰを５００μｓｅｃ確保しつつ書き込みの高レート化が可能となる。
【００２１】
図３は、スロットコントローラ１５のタイミング制御の動作を示す図である。
【００２２】
スロットコントローラ１５は、記録再生インタフェース１７から書き込み読み込みイネーブルＷＲが入力されると、図２のスロットタイミングを参照してデータＤを書き込むメモリブロックを判断し、書き込むメモリブロックに、コントロールイネーブルを出力する。またアドレス変換器１６は、図２のスロットタイミングを参照し、データＤを書き込むメモリブロックを判断し、書き込むメモリブロックに応じてアドレス変換を行い、アドレス変換されたデータＤｃを出力する。
【００２３】
例えばＳＴ１のタイミングで記録再生インタフェース１７からＷＲが入力された場合、スロットコントローラ１５は、図２のスロットタイミングを参照して第１のメモリブロック１１に書き込むと判断し、コントロールイネーブルＣＥ１及び書き込み読み込みイネーブルＷＲ１を第１のメモリブロック１１に出力する。
【００２４】
またアドレス変換器１６は、第１のメモリブロック１１に書き込むようアドレス変換されたデータＤｃを出力する。第１のメモリブロック１１は、アドレス変換器１６から出力されたデータＤｃをフラッシュチップ１１１から１１８に書き込む。
【００２５】
同様にＳＴ４、ＳＴ７、ＳＴ１０のタイミングで記録再生インタフェース１７からＷＲが入力された場合、図２に示すように、それぞれ第２、第３、第４のメモリブロック１２、１３、１４に書き込むと判断する。スロットコントローラ１５は、それぞれコントロールイネーブルＣＥ２、ＣＥ３、ＣＥ４及び書き込み読み込みイネーブルＷＲ２、ＷＲ３、ＷＲ４をメモリブロック１１２、１１３、１１４に出力する。
【００２６】
また、アドレス変換器１６は、それぞれメモリブロック１２、１３、１４に書き込むようアドレス変換してデータＤｃを出力する。メモリブロック１２、１３、１４は、データＤｃをそれぞれのフラッシュチップ１２１〜１２８、１３１〜１３８、１４１〜１４８に書き込む。
【００２７】
以上説明したように、本実施形態によれば、図２に示すように６００μｓｅｃに４スロットの書き込みスロットが配置でき、１スロット当たり４０９６バイト×８＝３２７６８バイトの書き込みが可能なことから、以下の書き込みレートが実現できる。
【００２８】
４０９６バイト×６４ビット×４スロット／６００μｓｅｃ＝１．７５Ｇｂｐｓ（書き込み）
また、リードはランダム再生を許容するため、４つのメモリブロックのどこでも読めることが前提となることから６００μｓｅｃ時間が必要となる。
【００２９】
４０９６バイト×６４ビット／６００μｓｅｃ＝４３７Ｍｂｐｓ（読み込み）
従って、記録だけで４７７Ｍｂｐｓであったところが、シーケンシャル記録１．７５Ｇｂｐｓ、ランダム再生４３７Ｍｂｐｓの同時動作が実現可能となる。
【００３０】
次に第２の実施形態について説明する。図４は、第２の実施形態の構成を示すブロック図である。本実施形態のデータ記録装置２は、第１の実施形態のデータ記録装置１の記録再生インタフェース１７以外の構成をフラッシュメモリブロックとして複数台備える。また、データ記録装置２は、フラッシュメモリブロック１０１，１０２，１０３に対応するフラッシュコントローラ２０１，２０２，２０３と、第１の実施形態と同様な記録再生インタフェース１７を備える。
【００３１】
図５は、図４のフラッシュメモリブロック１０１の構成を示すブロック図である。なおフラッシュメモリブロック１０２、１０３は同じ構成である。図５に示すように、フラッシュメモリブロック１０１は、第１の実施形態のデータ記録装置１の記録再生インタフェース１７以外の構成と同様の構成である。すなわちフラッシュメモリブロック１０１は、図５に示すように、第１の実施形態と同様のメモリブロック１１、１２、１３、１４を備える。またフラッシュメモリブロック１０１は、第１の実施形態と同様のスロットコントローラ１５、アドレス変換器１６を備える。スロットコントローラ１５は、第１の実施形態と同様に図２に示すように、１周期のスロット数をメモリブロックの数で割ったスロットずつずれたタイミングで、各メモリブロック１１、１２、１３、１４のスロットタイミングを設定する。
【００３２】
フラッシュメモリブロック１０１、１０２、１０３のスロットコントローラ１５には、書き込み読み込み対象となった場合、フラッシュコントローラ２０１、２０２、２０３から書き込み読み込みイネーブルＷＲ１、ＷＲ２又はＷＲ３とコントロールイネーブルＣＥ１、ＣＥ２又はＣＥ３が入力される。スロットコントローラ１５は、書き込み読み込みイネーブルとコントロールイネーブルが入力された場合、図２に示すように設定されたスロットタイミングを参照し、メモリブロック１１、１２、１３、１４のどれに書き込むか判断し、書き込み読み込み対象のメモリブロックにコントロールイネーブル及び書き込み読み込みイネーブルを出力する。
【００３３】
次にフラッシュコントローラ２０１，２０２，２０３の動作について説明する。
【００３４】
記録再生インタフェース１７で記録再生するデータＤは、フラッシュコントローラ２１，２２，２３の連携制御により、１スロット分ずつ分割されて、フラッシュメモリブロック１０１，１０２，１０３のいずれかに書き込まれるよう制御される。図６は、フラッシュコントローラにおける書き込み読み込みスロットタイミングの設定の一例を示す図である。フラッシュコントローラ２０１，２０２，２０３は、各フラッシュメモリブロック１０１，１０２，１０３について、図６に示すように、所定の時間Ｔ、例えば５０μｓｅｃを１スロットとし、１２スロットを一つの繰り返し周期としたスロットタイミングを設定する。この所定時間Ｔ及び繰り返し周期は、図２において説明したフラッシュメモリの書き込み時間、プログラム時間及び読み出し時間により決定される所定時間Ｔ及び周期と同じである。図６に示すように、フラッシュコントローラ２０１，２０２，２０３は、各フラッシュメモリブロック１０１，１０２，１０３について、書き込みスロットＷ及び読み出しスロットＲを、１周期に、各フラッシュメモリブロック１０１，１０２，１０３に含まれるメモリブロックの数、すなわち４つ設定する。本実施形態のように、各メモリブロックに設定されるスロットタイミングの差分のスロット数である３台のフラッシュメモリブロック１０１，１０２，１０３を備えることにより、図６に示すように、どのスロットに書き込み読み込みの指示があっても、対象となるスロットが存在するようにスロットタイミングを設定することが可能になる。
【００３５】
例えば記録再生インタフェース１７からデータの書き込みを指示する制御信号が出力されると、フラッシュコントローラ２０１，２０２，２０３は、図６のように設定されたスロットタイミングを参照し、フラッシュメモリブロックのどれに書き込むタイミングか判断する。そしてフラッシュコントローラ２０１，２０２，２０３は、対象となるフラッシュメモリブロックに、コントロールイネーブルと書き込みイネーブルを出力する。
【００３６】
また記録再生インタフェース１７に読み込み制御信号が出力されると、フラッシュコントローラ２０１，２０２，２０３は、図６のように設定されたスロットタイミングを参照し、フラッシュメモリブロックのどれから読み込むタイミングか判断し、対象となるフラッシュメモリブロックに、コントロールイネーブルと読み込みイネーブルを出力する。
【００３７】
なお、記録再生インタフェース１７には、フラッシュメモリブロックに対応するよう記録インタフェースが３式実装され、記録時、それぞれの記録インタフェースが対応するフラッシュメモリブロックに接続され記録するよう構成されてよい。また再生時は、フラッシュメモリブロックを３式分、多重化し、１本の再生インタフェースで出力する構成としてもよい。
【００３８】
またデータ記録装置は、図４のデータ記録装置２を４式実装し、１装置としてもよい。
この場合、本発明により高速化したメモリブロックを１２系統並列動作させることが可能となる。この構成により２１Ｇｂｐｓのシーケンシャル記録と４３７Ｍｂｐｓのランダム再生が可能となる。
またフラッシュメモリチップを４段積層した製品を使用することで１チップ使用時の面積と同じ実装面積で、このような高速記録再生が実現することもできる。
【００３９】
次に本発明の第３の実施形態について説明する。図７は第３の実施形態の構成を示すブロック図である。本実施形態は、ＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ  Ａｒｒａｙｓ  ｏｆ  Ｉｎｅｘｐｅｎｓｉｖｅ  Ｄｉｓｋｓ）コントローラ３１を備えている点で第１、第２の実施形態と異なる。本実施形態のデータ記録装置３においてＲＡＩＤコントローラ３１は、２つのフラッシュメモリブロック１０１，１０２にデータを均等に分散し、並列に記録再生を行う。これによって読み出しや書き込みを高速に行うとともに大容量化が実現される。また記録再生インタフェース１７が、Ｓｐａｃｅ  Ｆｉｂｒｅインタフェースであり、２式のフラッシュメモリブロック１０１、１０２をＲＡＩＤコントローラ３１が、ＲＡＩＤ０で動作させる構成としてもよい。
【００４０】
この構成により、Ｓｐａｃｅ  Ｆｉｂｒｅ  ２．５Ｇｂｐｓに対応した高速半導体データレコーダをフラッシュメモリで実現することができる。
【００４１】
また、本実施形態において、図８に示すように、図７の構成に、フラッシュメモリブロック１０３及びフラッシュコントローラ２０３を追加し、３つのフラッシュメモリブロック１０１，１０２，１０３をＲＡＩＤコントローラ３１が、ＲＡＩＤ０で動作させてもよい。ＲＡＩＤコントローラ３１は、３つのフラッシュメモリブロック１０１，１０２、１０３にデータを均等に分散し、並列に記録再生を行う。
【００４２】
この構成によれば、シーケンシャル記録で５．２５Ｇｂｐｓが実現でき、ＵＳＢ３．０の伝送性能である５．０Ｇｂｐｓの連続記録が可能となる。
【００４３】
なおＲＡＩＤコントローラは他のＲＡＩＤ制御を行うものでもよい。
【産業上の利用可能性】
【００４４】
本発明は、フラッシュメモリを利用したデータ記録装置に適用することができる。例えば、本発明は、不揮発の半導体記録再生装置に適用することができる。
【符号の説明】
【００４５】
１、２、３    データ記録装置
１１、１２、１３、１４    メモリブロック
１５    スロットコントローラ
１６    アドレス変換器
１７    記録再生インタフェース
１０１、１０２、１０３    フラッシュメモリブロック
２０１、２０２、２０３    フラッシュコントローラ
３１    ＲＡＩＤコントローラ
【図１】
0006693774.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0006693774.tif 000006
【図６】
0006693774.tif 000007
【図７】
0006693774.tif 000008
【図８】
0006693774.tif 000009