(57)【特許請求の範囲】
【請求項１】
送受信器システムであって、
第１トリガー信号を受信したことに応答して生成されたウェーブレットを送信するように構成された送信器と、
ウェーブレットを受信するように構成された受信器と、
第２トリガー信号を受信したことに応答して、基準ウェーブレットを生成するように構成されたウェーブレット生成器と、
基準クロック信号を受信し、前記送信器からのウェーブレットの送信をトリガーするために前記第１トリガー信号を出力し、前記基準ウェーブレットの生成をトリガーするために前記第２トリガー信号を出力するように構成されたタイミング回路であって、
前記タイミング回路は、
遅延線の入力部において信号を受信し、前記遅延線の出力部において遅延した信号を送信するように構成された前記遅延線を含み、
前記遅延線は、少なくとも第１状態と第２状態との間で切り替え可能である少なくとも１つの遅延素子を含み、
該少なくとも１つの遅延素子は、前記第１状態において、第１伝搬遅延を呈し、前記第２状態において、前記第１伝搬遅延と、前記基準クロック信号の周期よりも小さい値だけ異なる、第２伝搬遅延を呈し、前記遅延線の合計伝搬遅延は、前記少なくとも１つの遅延素子の状態を制御することによって構成可能であり、
前記合計伝搬遅延は、前記基準クロック信号の周期よりも小さい大きさの離散的な複数の段階で最小値と最大値との間において変更可能であり、
前記タイミング回路は、
トリガー回路の入力で前記基準クロック信号または前記遅延線からの遅延された基準クロック信号を受信し、前記基準クロック信号または前記遅延された基準クロック信号の幾つかの立ち上がりエッジおよび立ち下がりエッジのうちの少なくとも一方を受信することに応答して、前記トリガー回路の出力で前記第２トリガー信号を送信するように構成された前記トリガー回路をさらに含む、タイミング回路と、
前記遅延線の前記合計伝搬遅延と立ち上がりエッジおよび立ち下がりエッジのうちの少なくとも一方の数とを制御することによって、前記第１トリガー信号と前記第２トリガー信号との間の遅延を制御するように構成されたコントローラと、
を備え、
前記送受信器システムは、該送受信器システムの測定モードにおいて、前記合計伝搬遅延の少なくとも１つの設定のために、前記基準ウェーブレットを前記受信器によって受信されたウェーブレットと相関させるように構成され、
前記コントローラは、前記送受信器システムの校正モードにおいて、
前記少なくとも１つの遅延素子の各々を前記第１状態に制御し、かつ前記遅延線の合計伝播遅延が、前記基準クロック信号の第１の整数個の周期または前記基準クロック信号の第１の整数個の半周期に対応するように前記少なくとも１つの遅延素子の各々の第１伝搬遅延を調整することによって、前記合計伝搬遅延の調整範囲の第１の端点を調整すること、
前記少なくとも１つの遅延素子の各々を前記第２状態に制御し、かつ前記遅延線の合計伝搬遅延が、前記基準クロック信号の第２の整数個の周期または前記基準クロック信号の第２の整数個の半周期と対応するように、前記少なくとも１つの遅延素子の各々の第２伝搬遅延を調整することによって、前記合計伝搬遅延の調整範囲の第２の端点を調整すること、を実行するようにさらに構成されている、送受信器システム。
【請求項２】
前記少なくとも１つの遅延素子の各々は論理回路素子を含み、前記少なくとも１つの遅延素子の各々は、前記論理回路素子の容量性負荷を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能である、請求項１に記載の送受信器システム。
【請求項３】
前記少なくとも１つの遅延素子の各々は、論理回路素子を含み、前記少なくとも１つの遅延素子の各々は、前記論理回路素子に供給される電流を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能である、請求項１に記載の送受信器システム。
【請求項４】
前記送受信器システムは、前記ある数の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の設定において、前記遅延線の異なる合計伝搬遅延のセットに関し、基準ウェーブレットと受信されたウェーブレットを相関させるように構成されている、請求項１〜３のいずれか１項に記載の送受信器システム。
【請求項５】
前記コントローラは、前記基準クロック信号と、前記遅延線から出力された遅延した基準クロック信号との間の位相差を決定するように更に構成され、前記少なくとも１つの遅延要素の各々の第１伝搬遅延の調整は前記位相差に基づいている、請求項１〜４のいずれか１項に記載の送受信器システム。
【請求項６】
前記コントローラは、前記基準クロック信号と、前記遅延線から出力された遅延した基準クロック信号との間の位相差を決定し、前記位相差に基づき、前記少なくとも１つの遅延素子の各々の第２伝搬遅延を調整するように更に構成されている、請求項１〜５のいずれか１項に記載の送受信器システム。
【請求項７】
前記コントローラは、前記少なくとも１つの遅延素子の各々に共通の制御信号を使用して、前記少なくとも１つの遅延素子の各々の第１伝搬遅延及び第２伝搬遅延の少なくとも一方を調整するように構成されている、請求項１〜６のいずれか一項に記載の送受信器システム。
【請求項８】
送受信器システムであって、
第１トリガー信号を受信したことに応答して生成されたウェーブレットを送信するように構成された送信器と、
ウェーブレットを受信するように構成された受信器と、
第２トリガー信号を受信したことに応答して、基準ウェーブレットを生成するように構成されたウェーブレット生成器と、
基準クロック信号を受信し、前記送信器からのウェーブレットの送信をトリガーするために前記第１トリガー信号を出力し、前記基準ウェーブレットの生成をトリガーするために前記第２トリガー信号を出力するように構成されたタイミング回路であって、
前記タイミング回路は、
遅延線の入力部において信号を受信し、前記遅延線の出力部において遅延した信号を送信するように構成された前記遅延線を含み、
前記遅延線は、少なくとも第１状態と第２状態との間で切り替え可能である少なくとも１つの遅延素子を含み、
該少なくとも１つの遅延素子は、前記第１状態において、第１伝搬遅延を呈し、前記第２状態において、前記第１伝搬遅延と、前記基準クロック信号の周期よりも小さい値だけ異なる、第２伝搬遅延を呈し、前記遅延線の合計伝搬遅延は、前記少なくとも１つの遅延素子の状態を制御することによって構成可能であり、
前記合計伝搬遅延は、前記基準クロック信号の周期よりも小さい大きさの離散的な複数の段階で最小値と最大値との間において変更可能であり、
前記遅延線は、調整可能な伝搬遅延を有する追加の遅延素子を含み、
前記タイミング回路は、
トリガー回路の入力で前記基準クロック信号または前記遅延線からの遅延された基準クロック信号を受信し、前記基準クロック信号または前記遅延された基準クロック信号の幾つかの立ち上がりエッジおよび立ち下がりエッジのうちの少なくとも一方を受信することに応答して、前記トリガー回路の出力で前記第２トリガー信号を送信するように構成された前記トリガー回路をさらに含む、タイミング回路と、
前記遅延線の前記合計伝搬遅延と立ち上がりエッジおよび立ち下がりエッジのうちの少なくとも一方の数とを制御することによって、前記第１トリガー信号と前記第２トリガー信号との間の遅延を制御するように構成されたコントローラと、
を備え、
前記送受信器システムは、該送受信器システムの測定モードにおいて、前記合計伝搬遅延の少なくとも１つの設定のために、前記基準ウェーブレットを前記受信器によって受信されたウェーブレットと相関させるように構成され、
前記コントローラは、前記送受信器システムの校正モードにおいて、
前記少なくとも１つの遅延素子の各々を前記第１状態に制御することによって前記合計伝搬遅延の調整範囲の第１の端点を調整し、前記遅延線の合計伝播遅延が、前記基準クロック信号の第１の整数個の周期または前記基準クロック信号の第１の整数個の半周期に対応するように、前記追加の遅延素子の伝搬遅延を調整すること、
前記少なくとも１つの遅延素子の各々を前記第２状態に制御することによって前記合計伝搬遅延の調整範囲の第２の端点を調整し、前記遅延線の合計伝搬遅延が、前記基準クロック信号の第２の整数個の周期または前記基準クロック信号の第２の整数個の半周期と対応するように、前記少なくとも１つの遅延素子の各々の第２伝搬遅延を調整すること、を実行するようにさらに構成されている、送受信器システム。
【請求項９】
前記送受信器システムは、前記ある数の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の設定において、前記遅延線の異なる合計伝搬遅延のセットに関し、基準ウェーブレットと受信されたウェーブレットを相関させるように構成されている、請求項８に記載の送受信器システム。
【請求項１０】
前記コントローラは、前記基準クロック信号と、前記遅延線から出力された遅延した基準クロック信号との間の位相差を決定するように更に構成され、前記追加の遅延要素の伝搬遅延の調整は前記位相差に基づいている、請求項８または９に記載の送受信器システム。
【請求項１１】
前記コントローラは、前記基準クロック信号と、前記遅延線から出力された遅延した基準クロック信号との間の位相差を決定し、前記位相差に基づき、前記少なくとも１つの遅延素子の各々の第２伝搬遅延を調整するように更に構成されている、請求項８〜１０のいずれか１項に記載の送受信器システム。
【請求項１２】
前記コントローラは、前記少なくとも１つの遅延素子の各々に共通の制御信号を使用して、前記少なくとも１つの遅延素子の各々の第２伝搬遅延を調整するように構成されている、請求項８〜１１のいずれか一項に記載の送受信器システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の概念は送受信器システムに関する。
【背景技術】
【０００２】
レーダーは歴史的に、比較的長距離にわたり、飛行機又は車両などの物体の位置を判定し、追跡するために使用されてきた。レーダー技術のこの使用分野は依然として重要であるが、高い精密性及び低い電力消費が必要とされる新たな近距離用途もまた現在、工業、医療、セキュリティ、及び消費者市場において見出されてきている。用途の例としては、近くの物体までの距離及びその位置を判定するのみではなくまた、厚さ、大きさ、誘電特性、材料組成などの材料特性を調べることが挙げられる。
【０００３】
このようなレーダー技術は発展した技術分野であるが、新たな用途は、レーダーシステムのデザインの新たな課題及び要件をもたらす。
典型的なレーダーの実現形態において、電磁信号は送信され、物体により反射される。反射した信号は受信及び分析される。利用可能な技術としては例えば、パルスベース、ドップラー、又は周波数変調レーダーを含む。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
パルスベースのレーダーシステムは、測定ウェーブレットに関し、送信器と受信器との間の飛行時間を測定する。例えば、反射ウェーブレットは、送信されるウェーブレットに対して既知の時間で遅延する、局所的に発生された基準ウェーブレットと混合されることがある。最大混合結果が達成されるための遅延が、飛行時間と対応する。測定信号のパルス状の性質のために、この種類のレーダーシステムは、低電力消費が所望される用途のために役立つ。しかしながら、非常に正確な測定を提供するためには、反射ウェーブレットと、基準ウェーブレットとの間の遅延が正確に制御される必要がある。
【課題を解決するための手段】
【０００５】
上記を考慮し、本発明の概念の一般的な目的は、ウェーブレットの送信と基準ウェーブレットの発生との間の遅延を正確に制御するのを可能にする、送受信器システムを提示することである。
【０００６】
本発明の概念の態様に従い、ウェーブレットを送信するように構成された送信器、ウェーブレットを受信するように構成された受信器、基準ウェーブレットを発生するように構成されたウェーブレット発生器、並びに基準クロック信号を受信し、ウェーブレットの送信をトリガーするための第１トリガー信号を出力し、基準ウェーブレットの発生をトリガーするための第２トリガー信号を出力するように構成されたタイミング回路を含む、送受信器システムが提示される。タイミング回路は、少なくとも１つの遅延素子を含み、遅延線の入力部において信号を受信し、遅延線の出力部において遅延信号を送信するように構成された、遅延線を更に含み、上記少なくとも１つの遅延素子の少なくとも１つのサブセットの各遅延素子の状態が、少なくとも第１状態と第２状態との間で切り替え可能である。上記第１状態における遅延素子（すなわち、第１状態に切り替えられている）は、第１伝搬遅延を呈する。上記第２状態における遅延素子（すなわち、その第２状態に切り替えられている）は、基準クロック信号の周期よりも小さい値だけ、第１伝搬遅延と異なっている、第２伝搬遅延を呈する。これにより、遅延線の合計伝搬遅延は、上記サブセットの各遅延素子の状態を制御することによって構成可能である。システムは、遅延線の合計伝搬遅延を制御することによって、第１トリガー信号と第２トリガー信号との間の遅延を制御するように構成されたコントローラを更に含む。システムは、合計伝搬遅延少なくとも１つの設定のために、基準ウェーブレットを受信されたウェーブレットと相関させるように構成されている。
【０００７】
切り替え可能な遅延素子のサブセットにより、遅延線の合計伝搬遅延は、遅延線の能動的遅延素子の数を変更することなく、デジタルで制御されてもよい。むしろ、遅延線の合計伝搬遅延は、コントローラが切り替え可能な遅延素子（単数又は複数）の状態を制御することによって、段階的に調節することができる。遅延線及びコントローラはしたがって、（好ましくは）基準クロック信号の周期よりも小さい大きさの複数の離散的な段階で、更により好ましくは、基準クロック信号の周期の半分よりも小さいサイズの段階で、遅延線の合計伝搬遅延の最小値と、遅延線の合計伝搬遅延の最大値との間で、合計伝搬遅延を変更することを可能にする。
【０００８】
システムは、第１トリガー信号の出力と、第２トリガー信号の出力との間の遅延の制御をもたらし、ウェーブレットの送信と、基準ウェーブレットの発生との間の遅延が制御され得る。遅延線の正確かつデジタルの制御が、ひいては相関測定の正確かつ便利な制御を生じ、例えば、送信及び受信されたウェーブレットの飛行時間の正確な決定を可能にする。
【０００９】
有利なことに、遅延線は、遅延線の合計伝搬遅延が、最小合計伝搬遅延から、最大合計伝搬遅延までの範囲の、複数の異なる合計伝搬遅延の間で調節可能であり、同じ大きさの複数の段階において最小伝搬遅延と最大伝搬遅延との間で調節可能であるように、構成されている。例えば、上記遅延素子のサブセットは、少なくとも対応する第１状態と第２状態との間で切り替え可能な少なくとも２つの遅延素子を含み得る。あるいは、又は加えて、上記サブセットの上記少なくとも１つの遅延素子は、少なくとも上記第１の状態と、上記第２の状態と、上記第３の状態との間で切り替え可能であり、第３状態の遅延素子は、第１及び第２の伝搬遅延と、基準クロック信号の周期よりも小さい値だけ異なる第３伝搬遅延を呈する。
【００１０】
有利なことに、上記サブセットの各遅延素子における第２伝搬遅延と、第１伝搬遅延との間の違いは、段階サイズパラメータの１つ以上にユニットと等しく、この段階サイズパラメータは、上記サブセットの全ての遅延素子に関して同じである。遅延線はしたがって、段階サイズパラメータと等しいサイズの、１つ以上の段階において調節され得る、合計伝搬遅延をもたらすように構成され得る。好ましくは、段階サイズパラメータは、上記サブセットの各遅延素子の第１伝搬遅延よりも小さい。
【００１１】
上記の態様に従い、上記遅延素子のサブセットは、少なくとも２つの遅延素子のそれぞれが、信号を逐次的に受信し、遅延素子の伝搬遅延の後に信号を送信するように構成された、少なくとも２つの遅延素子を含み得る。
【００１２】
上記の態様を参照し、「ウェーブレット」とは、ゼロ振幅から始まって、最大振幅まで増加し、その後ゼロ振幅まで減少する振幅包絡を有する、電磁発振信号を指している。ウェーブレットは、１つ以上の発振を含み得る。
【００１３】
第２トリガー信号は、基準ウェーブレットの発生をトリガーすることができ、ウェーブレット発生器は、初期規定瞬時位相を備える基準ウェーブレットを生じるように構成されている。
【００１４】
ウェーブレット発生器は、オフ状態とオン状態との間で切り替え可能なパルス状発振回路を含み得る。パルス状発振回路は、第２トリガー信号に応答して、オフ状態からオン状態（基準ウェーブレットの発生が開始される）へと切り替わるように構成されてもよい。パルス状発振回路は、所定の持続時間の後に、オフ状態へと戻される（すなわち、オン状態に切り替わることに対して）ように構成されてもよく、この所定の持続時間は、発生された基準ウェーブレットの持続時間を規定する。発振回路は、タンク回路を含み得る。「オン状態」は、タンク回路が発振する（すなわち、アクティブである）状態として定義することができる。「オフ状態」は、タンク回路が発振していない（すなわち、アクティブでない）状態として定義することができる。パルス状発振回路は、基準ウェーブレットの初期瞬時位相が常に、遅延とは無関係に高い正確性で規定され得るという、利益をもたらす。これは、ベースバンドパルスの異なる遅延が、ベースバンドパルスとキャリアとの間で異なる位相関係を生じ得る、パルス変調連続波キャリア（例えば、ベースバンドパルスを、連続的に実行される搬送波源の出力と混合する）を利用するシステムと対照的であり得る。したがって、このようなシステムにおいて遅延は、基準パルスの初期瞬時位相を変更することなく、遅延は勝手に変更されないことがある。基準ウェーブレットの初期瞬時位相は、ベースバンドパルスのタイミングと相関しないため、このようなシステムの正確性はしたがって、搬送波の位相ノイズの影響を受けやすいことがある。有利なことに、送信器により送信されるウェーブレットはまた、第１トリガー信号に応答して、初期規定瞬時位相と共に送信される、ウェーブレットを発生するように構成された、ウェーブレット発生器によって発生されてもよい。送信ウェーブレット発生器は、上記基準ウェーブレット発生器と対応するような方法で構成されてもよい。特に、同一のウェーブレット発生器は、送信されたウェーブレット及び基準ウェーブレットの両方を発生するために使用されてもよい。
【００１５】
一実施形態により、システムは、システムの測定モードで、合計伝搬遅延の少なくとも１つの設定のために、基準ウェーブレットを受信されたウェーブレットと相関させるように構成されている。
【００１６】
測定モードにおいて、システムは、基準ウェーブレットを、遅延線の合計伝搬遅延の複数の異なる設定のための受信されたウェーブレットと相関させるように構成されてもよい。これは、遅延線の複数の異なる合計伝搬遅延に関して、及びしたがって、複数の異なる飛行時間に関して物体をプローブ又は走査することを可能にする。これは、モニタリングされる物体への距離が既知でない用途において有利であり得る。複数の異なる合計伝搬遅延のための相関結果が比較され得るために、飛行時間の決定の正確性を改善することもまた有利であり得る。
【００１７】
一実施形態により、各遅延素子は、論理回路素子を含む。遅延線が２つ以上の遅延素子を含む場合、遅延素子の論理回路素子は、相互接続され得る。論理回路素子は、遅延線の電力及び費用対効果の高い実現をもたらし得る。
【００１８】
一実施形態により、各遅延素子は、論理回路素子を含み、上記サブセットの各遅延素子は、論理回路素子の容量性負荷を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能である。可変容量正負荷は、論理回路素子の出力部に配置され得る。遅延素子の可変容量性負荷は、上記遅延素子が第１伝搬遅延を呈する第１静電容量と、上記遅延素子が第２伝搬遅延を呈する第２静電容量との間で変化し得る。これは、切り替え可能な遅延素子の比較的単純な実現をもたらす。
【００１９】
一実施形態により、各遅延素子は、論理回路素子を含み、上記サブセットの各遅延素子は、論理回路素子に供給される電流を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能である。遅延素子は、論理回路素子の充電／放電電流を変えることによって、上記少なくとも第１状態と第２状態との間で切り替え可能であり得る。電流は、上記遅延素子が第１伝搬遅延を呈する第１静電容量と、上記遅延素子が第２伝搬遅延を呈する第２静電容量との間で変化し得る。これは、切り替え可能な遅延素子の比較的単純な実現をもたらす。特に、論理回路素子は、第１電流制限状態と、第２電流制限状態との間で切り替え可能であり得る。
【００２０】
一実施形態により、遅延線の合計伝搬遅延の調整範囲は、少なくとも基準クロック信号の周期、又は基準クロック信号の半周期と対応する。遅延線の合計伝搬遅延はしたがって、基準クロック信号の少なくとも半周期、又は全周期にわたって、段階的に調節されてもよい。これは、システムの柔軟性を改善し得る。
【００２１】
一実施形態に従い、タイミング回路は、更にトリガー回路を含み、トリガー回路は、トリガー回路の入力部でクロック信号を受信し、クロック信号のある数の立ち上がり及び／又は立ち下がりエッジを受信することに応答して、トリガー回路の出力部において第２トリガー信号を送信し、コントローラは、遅延線の合計伝搬遅延、及び上記のある数の立ち上がり及び／又は立ち下がりエッジを制御することによって、第１トリガー信号の出力と第２トリガー信号の出力との間の遅延を制御するように構成されている。トリガー回路はしたがって、クロック信号の周期（又は半周期）の数だけ、第１トリガー信号の出力に対する第２トリガー信号の出力を遅延させるように構成されてもよい。この第２トリガー信号は、タイミング回路の出力部に送信されてもよい。これらの実施形態により、送信されたウェーブレットと、基準ウェーブレットの発生との間の遅延は、遅延線の合計伝搬遅延の制御（ファイン遅延制御（fine delay control）と称されるもの）、及びトリガー回路のトリガー自称の制御（コース遅延制御（coarse delay control）と称されるもの）という、２つの異なるメカニズムを使用して制御され得る。加えて、システムの動的な範囲が改善され得る。送信されたウェーブレットと、基準ウェーブレットとの間の遅延のより大きな変更（すなわち、コース遅延制御の段階サイズを超える変更）が、コース遅延制御（すなわち、ある数の立ち上がり及び／又は立ち下がりエッジの制御による）をファイン遅延制御と組み合わせることによって達成され得る。一方で、遅延のより小さい変更（すなわち、コース遅延制御の段階サイズを下回る変更）は、ファイン遅延制御によって達成され得る。
【００２２】
一実施形態により、トリガー回路によって受信されるクロック信号は、遅延線によって送信された、遅延した基準クロック信号である。遅延線は、遅延線の入力部において、タイミング回路の入力部からの基準クロック信号を受信し、遅延線の出力部において、トリガー回路の入力部への遅延した基準クロック信号を送信するように構成され得る。したがって、ファイン遅延制御は、コース遅延制御の前に適用されてもよい。
【００２３】
一実施形態において、システムは、上記のトリガー回路のある数の立ち上がり及び／又は立ち下がりエッジの少なくとも１つの設定（好ましくは、少なくとも２つの設定）に関して、遅延線の異なる合計伝搬遅延のセットのために、基準ウェーブレットと受信されたウェーブレットを相関させるように構成されている。これにより、送信されたウェーブレットと、基準ウェーブレットとの間の位相遅延のセットの相関結果が決定され、このセットは、１つ以上の基準クロック信号周期、又は半周期クロック信号周期よりも大きな間隔に及ぶことがある。相関結果は、ファイン遅延制御の段階サイズだけ異なる遅延値に関して相関結果が得られてもよい。相関付けは、システムの測定モードにおいて行われてもよい。
【００２４】
遅延素子のサブセットの各遅延素子において、（第１状態の）第１伝搬遅延は、（第２状態の）第２伝搬遅延よりも小さいことがある。したがって、切り替え可能な遅延素子の伝搬遅延は、第１状態から第２状態に切り替えることによって増加し得る。特に、サブセットの各遅延素子の第２状態は、（各遅延素子の）上記少なくとも第１及び第２状態の、（遅延素子の）最大伝搬遅延を生じる状態であり得る。切り替え可能な素子のサブセットの少なくとも１つの遅延素子は、３つ以上の状態の間で更に切り替え可能であり得、このとき３つ以上の状態の間で切り替え可能な各遅延素子の第２状態は、上記遅延素子の最大伝搬遅延を生じる状態である。
【００２５】
一実施形態において、遅延線は、微調整可能な伝搬遅延を有する少なくとも１つの微調整可能な遅延素子を含み、このときコントローラは、上記遅延素子のサブセットの各遅延素子を上記第１状態に制御又は設定し、その後、上記少なくとも１つの微調整可能な遅延素子の伝搬遅延を、遅延線の合計伝搬遅延が、整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整するように構成されている。これにより、遅延線の合計伝搬遅延の調節範囲の第１端点は、基準クロック信号の整数個の半周期に対応するように微調整されてもよい。
【００２６】
上記少なくとも１つの微調整可能な遅延素子が、切り替え可能な遅延素子のサブセットの遅延素子によって形成されてもよい。したがって、一実施形態により、コントローラは、上記遅延素子のサブセットの各遅延素子を上記第１状態に制御又は設定し、その後、上記遅延素子のサブセットの各遅延素子の第１伝搬遅延を、遅延線の合計伝搬遅延が、整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整するように構成されている。これにより、遅延線の合計伝搬遅延の調節範囲の第１端点は、基準クロック信号の整数個の半周期に対応するように微調整されてもよい。第１端点はその後、遅延素子の状態を変えることにより、そこから遅延線の合計伝搬遅延が調節され得る、信頼可能な基準として使用され得る。トリガー回路と組み合わせて使用する場合、上記実施形態のいずれかにより、第１端点は、トリガー回路のある数の立ち上がり及び／又は立ち下がりエッジのいずれかの設定のための信頼可能な基準として機能し得る。
【００２７】
あるいは、上記少なくとも１つの微調整可能な遅延素子が、切り替え可能な遅延素子のサブセットの一部を形成せず、追加的な遅延素子によって形成されてもよい。したがって、別の実施形態により、遅延線は、微調整可能な伝搬遅延を有する１つの追加的な微調整可能な遅延素子を含み、このときコントローラは、上記遅延素子のサブセットの各遅延素子を上記第１状態に制御又は設定し、その後、上記追加的な遅延素子の伝搬遅延を、遅延線の合計伝搬遅延が、整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整するように構成されている。この実施形態は、第１伝搬遅延を微調整するための、実施形態と対応する利益をもたらす。加えて、追加的な遅延素子の微調整は、上記遅延素子のサブセットの各遅延素子の微調整と比較して、コントローラ及び／又は遅延線の実現を単純化することができる。
【００２８】
一実施形態により、コントローラは、上記遅延素子のサブセットの各遅延素子を上記第２状態に制御又は設定し、上記遅延素子のサブセットの各遅延素子の第２伝搬遅延を、遅延線の合計伝搬遅延が、整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整するように更に構成されている。
【００２９】
本実施形態は、合計伝搬遅延の調節範囲の第１端点を微調整する上記の実施形態のいずれか（例えば、第１伝搬遅延の微調整するための実施形態、又は追加的な遅延素子の伝搬遅延を微調整するための実施形態）と組み合わせてもよい。実施形態により、遅延線の合計伝搬遅延の調節範囲の第２端点は、基準クロック信号の整数個の半周期に対応するように微調整されてもよい。第２端点はその後、遅延素子の状態を変えることにより、そこから遅延線の合計伝搬遅延が調節され得る、信頼可能な基準として使用され得る。トリガー回路と組み合わせて使用する場合、上記実施形態のいずれかにより、第２端点は、トリガー回路の立ち上がり及び／又は立ち下がりエッジの数のいずれかの設定のための信頼可能な基準として機能し得る。特に、遅延素子の第２伝搬遅延の微調整は、上記の段階サイズパラメータのサイズを微調整することを含み得る。
【００３０】
第１伝搬遅延を微調整するための実施形態と、第２伝搬遅延を微調整するための実施形態を組み合わせる一実施形態により、システムのコントローラは、
上記遅延素子のサブセットの各遅延素子を上記第１状態に制御又は設定し、その後、上記遅延素子のサブセットの各遅延素子の第１伝搬遅延を、遅延線の合計伝搬遅延が、第１の整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整し、
上記遅延素子のサブセットの各遅延素子を上記第２状態に制御又は設定し、その後、上記遅延素子のサブセットの各遅延素子の第２伝搬遅延を、遅延線の合計伝搬遅延が、第２の整数個の基準クロック信号の周期、又は基準クロック信号の半周期と対応するように、微調整するように構成されている。
【００３１】
この実施形態は、第１及び第２の伝搬遅延、又は追加的な遅延素子の伝搬遅延を微調整するための、上記の実施形態と同様の利益をもたらす。
また、第１及び第２伝搬遅延の微調整を組み合わせる実施形態は、上記の実施形態のいずれかによるトリガー回路を含むシステムにとって特に有利であり得る。遅延線の調節範囲の第１端点は、第１の整数個の基準クロック信号（半）周期と対応し、第２端点は第２の整数個の基準クロック信号（半）周期と対応するため、ウェーブレットの送信をトリガーするための第１トリガー信号と、基準ウェーブレットの発生をトリガーするための第２トリガー信号との間の遅延の線形制御が可能である。各切り替え可能な遅延素子において、第１伝搬遅延が第２伝搬遅延よりも小さい場合、遅延線の調節範囲の第１端点は、調節範囲の最小端点（すなわち、遅延線の合計伝搬遅延の最小値）と対応することがある。更に、サブセットの各遅延素子の第２状態が、各遅延素子の少なくとも第１及び第２状態の最大伝搬遅延を生じる状態である場合、遅延線の調節範囲の第２端点は、調節範囲の最大第２端点（すなわち、遅延線の合計伝搬遅延の最大値）と対応してもよい。一例として、第２の整数が、第１の整数＋１と想定すると、トリガー回路によって出力された第１トリガー信号出力と第２トリガー信号出力との間の同じ遅延が、トリガー回路の立ち上がり及び／又は立ち下がりエッジの数をＸに設定し、全ての切り替え可能な遅延素子をその対応する第２状態に設定することにより、又はトリガー回路のための立ち上がり及び／又は立ち下がりエッジの数をＸ＋１に設定し、全ての切り替え可能な遅延素子をその対応する第１状態に設定することによって、得ることができる。第１トリガー信号と第２トリガー信号との間の遅延の制御の線形性は改善され得る。関連する利益は、基準クロック信号の１（半）周期を超える、遅延の範囲の相関測定における重複又は間隔が、ファイン遅延制御のための調節範囲（すなわち、遅延線の合計伝搬遅延）が、基準クロック信号の１（半）周期と正確に対応するように微調整され得るために、回避され得ることである。結果的に、遅延線の合計伝搬遅延の段階サイズの正確な推定は、基準クロック信号（半）周期の長さを、遅延線の合計伝搬遅延が調節され得る段階の数で除することによって得られることがある。
【００３２】
コントローラは、第１伝搬遅延、第２伝搬遅延、若しくは両方、又は追加的な遅延素子の伝搬遅延を、システムの校正モードで微調整することを含む、上記の実施形態のいずれかにおいて、機能を実行するように校正されてもよい。
【００３３】
一実施形態により、コントローラは、遅延線の入力部において受信される基準クロック信号と、遅延線から出力される遅延した基準クロック信号との間の位相差を決定し、位相差に基づいて、上記遅延素子のサブセットの各遅延素子の第１伝搬遅延及び／又は第２伝搬遅延を微調整するように更に構成されている。遅延線が、微調整可能な伝搬遅延を有する追加的な素子を含む、実施形態において、コントローラはまた、位相差に基づいて追加的な遅延素子の伝搬遅延を微調整するように構成されてもよい。コントローラは、決定される位相差のゼロからのずれが閾値未満となる（基準クロック信号周期全体との対応に対して微調整する場合）、又は決定される位相差の１８０°とのずれが閾値未満となる（基準クロック信号の半周期との対応について微調整する場合）まで、対応する伝搬遅延を微調整してもよい。これらの実施形態は、第１伝搬遅延、第２伝搬遅延、又は両方の微調整をふくめ、上記の実施形態のいずれかに適用され得る。位相差の検出により、遅延線の合計伝搬遅延が基準クロック信号の（半）周期の数と十分に対応するときを決定する正確な方法をもたらす。
【００３４】
一実施形態により、コントローラは、上記サブセットの遅延素子に共通の制御信号を使用して、遅延素子のサブセットの各遅延素子の第１及び／又は第２伝搬遅延を微調整するように構成されている。これにより、全ての切り替え可能な遅延素子の同じ微調整が、微調整中に達成されてもよい。これは、コントローラ及び／又は遅延線の実現を簡略化し得る。加えて、全ての切り替え可能な遅延素子における同じ微調整を促進し得る。
【００３５】
一実施形態により、各遅延素子は、論理回路素子を含み、上記サブセットの各遅延素子は、第１静電容量と、第２静電容量との間で論理回路素子の容量性負荷を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能であり、第１伝搬遅延の微調整は第１静電容量の微調整を含み、第２伝搬遅延の微調整は第２静電容量の微調整を含む。これは、遅延線及び校正の比較的単純で正確な実現をもたらす。
【００３６】
一実施形態により、各遅延素子は、論理回路素子を含み、上記サブセットの各遅延素子は、第１電流と、第２電流との間で論理回路素子に供給される電流を変えることによって、少なくとも第１状態と第２状態との間で切り替え可能であり、第１伝搬遅延の微調整は第１電流の微調整を含み、第２伝搬遅延の微調整は第２電流の微調整を含む。これは、遅延線及び校正の比較的単純で正確な実現をもたらす。
【００３７】
遅延線が、微調整可能な伝搬遅延を有する追加的な遅延素子を含む、上記の実施形態において、追加的な遅延素子は、論理回路素子を含んでもよく、追加的な遅延素子の伝搬遅延を微調整することは、論理回路素子の容量性負荷、又は論理回路素子に供給される電流を微調整することを含み得る。
【００３８】
一実施形態により、コントローラは、第１の整数個の、基準クロック信号の周期、又は基準クロック信号の半周期に対応する、遅延線の合計伝搬遅延を生じる、上記遅延素子のサブセットの遅延素子の状態の第１設定を決定するように構成されている。これにより、（第１の）整数個の（半）周期の基準クロック信号と対応する合計伝搬遅延を生じる、状態の第１の設定が決定されてもよい。第１設定はその後、そこから遅延線の合計伝搬遅延が調節され得る（すなわち、遅延素子のうちの１つ以上の設定を変えることにより）、信頼可能な基準として使用され得る。コントローラは、上記遅延素子のサブセットの遅延素子の数を、それらの対応する第１状態へと制御又は設定し、その後、サブセットの遅延素子の１つ以上の状態を、遅延線の合計伝搬遅延が、第１の整数個の基準クロック信号（半）周期に対応するまで繰り返し変更することによって第１設定を決定するように構成されてもよい。
【００３９】
サブセットの遅延素子の状態の第１設定に加えて、コントローラは、第２の整数個の、基準クロック信号の周期、又は基準クロック信号の半周期に対応する、遅延線の合計伝搬遅延を生じる、遅延素子の上記サブセットの遅延素子の状態の第２設定を決定するように構成されてもよい。コントローラは、サブセットの遅延素子の状態を、決定された第１設定に従って制御又は設定し、その後、サブセットの遅延素子の１つ以上の状態を、遅延線の合計伝搬遅延が、第２の整数個の基準クロック信号（半）周期に対応するまで繰り返し変更することによって第２設定を決定ように構成されてもよい。第１及び第２の設定はその後、合計伝搬遅延の調節範囲の端点を規定する設定として使用され得る。
【００４０】
状態の第１の設定は、状態の第２の設定から生じる合計伝搬遅延よりも小さい合計伝搬遅延を生じ得る。
第１伝搬遅延は、各切り替え可能な遅延素子の第２伝搬遅延よりも小さいことがあり、第１の設定は、サブセットの各遅延素子を対応する第１状態へと設定又は制御し、その後、遅延素子のうちの１つ以上の状態を変更して、遅延線の合計伝搬遅延が、第１の整数個の基準クロック信号（半）周期に対応するまで合計伝搬遅延を増加させることによって、決定されてもよい。更に、第２設定は、決定された第１設定に従ってサブセットの各遅延素子を設定又は制御し、その後、遅延素子の１つ以上の状態を変更して、遅延線の合計伝搬が第２の整数個の基準クロック信号（半）周期に対応するまで、遅延素子の１つ以上の状態を増加させることによって第２設定が決定されてもよい。
【００４１】
また、この実施形態は、上記実施形態のいずれかに従い、トリガー回路を含むシステムのために、特に有利であり得る。状態の第１の設定は、第１の整数個の基準クロック信号（半）周期と対応し、第２の設定は第２の整数個の基準クロック信号（半）周期と対応する合計伝搬遅延を生じるため、ウェーブレットの送信をトリガーするための第１トリガー信号と、基準ウェーブレットの発生をトリガーするための第２トリガー信号との間の遅延の線形制御が可能である。一例として、第２の整数が、第１の整数＋１と想定すると、トリガー回路によって出力された第１トリガー信号出力と第２トリガー信号出力との間の同じ遅延が、トリガー回路の立ち上がり及び／又は立ち下がりエッジの数をＸに設定し、切り替え可能な遅延素子を決定された第２設定に従って設定することにより、又はトリガー回路のための立ち上がり及び／又は立ち下がりエッジの数をＸ＋１に設定し、切り替え可能な遅延素子を決定された第１設定に従って設定することによって、得ることができる。第１トリガー信号と第２トリガー信号との間の遅延の制御の線形性は改善され得る。関連する利益は、基準クロック信号の１（半）周期を超える、遅延の範囲の相関測定における重複又は間隔が、ファイン遅延制御のための調節範囲（すなわち、遅延線の合計伝搬遅延）が、基準クロック信号の１（半）周期と正確に対応するように決定され得るために、回避され得ることである。結果的に、遅延線の合計伝搬遅延の段階サイズの正確な推定は、基準クロック信号（半）周期の長さを、遅延線の合計伝搬遅延が第１設定と第２設定との間で調節され得る段階の数で除することによって得られることがある。この推定値の最大誤差は、合計伝搬遅延の段階サイズと対応する。
【００４２】
一実施形態により、コントローラは、遅延線の入力部において受信される基準クロック信号と、遅延線から出力される遅延した基準クロック信号との間の位相差を決定し、決定された位相差に基づいて、遅延素子の上記サブセットの遅延素子の１つ以上の状態を繰り返し変更することによって、上記第１及び／又は第２設定を決定するように更に構成されている。コントローラは、決定される位相差のゼロからのずれが閾値未満となる（基準クロック信号周期全体との対応に対して微調整する場合）、又は決定される位相差の１８０°とのずれが閾値未満となる（基準クロック信号の半周期との対応について微調整する場合）まで、上記サブセットの遅延素子のうちの１つ以上の状態を変更してもよい。これらの実施形態は、第１設定、若しくは第２設定、又は両方の決定を含む、上記の実施形態のいずれかに適用されてもよい。位相差の決定により、遅延線の合計伝搬遅延が基準クロック信号の（半）周期の数と十分に対応するときを決定する正確な方法をもたらす。
【００４３】
別の実施形態により、システムは、システムの測定モードの間、基準ウェーブレットと受信されたウェーブレットとの間の各相関に関し、遅延線の入力部において受信される基準クロック信号と、遅延線の出力部において送信される遅延した基準クロック信号との間の位相差を決定及び記録するように構成されてもよい。これは、すなわち、所望の位相差（例えば、およそ０°、又はおよそ１８０°）を生じる遅延線の遅延素子の状態の状態を検出することにより、後処理中に上記サブセットの遅延素子の状態の上記第１及び第２設定を決定することを可能にする。結果的に、遅延線の各設定により生じる送信されたウェーブレットと、基準ウェーブレットの発生との間の遅延、加えて段階サイズは、後処理中に推定され得る。
【図面の簡単な説明】
【００４４】
【図１】一実施形態による、送受信器システムの全体的な設計の概略図である。
【図２】図１のタイミング回路の実施形態を概略的に例示している。
【図３】一態様による遅延線を例示している。
【図４】一態様による遅延線を例示している。
【図５】使用中における、送受信器システムの一実施形態の態様を例示している。
【図６】使用中における、送受信器システムの一実施形態の態様を例示している。
【図７】使用中における、送受信器システムの一実施形態の態様を例示している。
【図８】タイミング回路及びコントローラの実施形態を例示している。
【図９】タイミング回路及びコントローラの実施形態を例示している。
【図１０】タイミング回路及びコントローラの実施形態を例示している。
【発明を実施するための形態】
【００４５】
本発明の概念の各態様の詳細な実施形態を、ここで、図面に基づいて説明する。
更なる目的と同様に、上記の本発明の概念の特徴及び利点は、添付図面を参照して、本発明の概念の好ましい実施形態の以下の例示的及び非限定的な詳細な説明を介してよりよく理解され、同じ参照番号は類似要素のために用いられるであろう。
【００４６】
図１は、一実施形態による、送受信器システム１００の設計を全体的に例示している。要約すると、送受信器システムは、以下においてシステム１００と称される。システム１００は、送信器１０２及び受信器１０８を含む。送信器１０２は第１ウェーブレット発生器１０４を含む。送信器１０２は、第１ウェーブレット発生器１０４によって発生されるウェーブレットを送信するように構成されている。以下でより詳細に示されるように、第１ウェーブレット発生器１０４は、トリガー信号Ｐ＿ｔｘに応答してウェーブレットを発生するように構成されてもよい。受信器１０８は、最初に受信器１０２によって送信され、外部の物体によって反射されたウェーブレットを受信するよう構成されており、物体の種類はシステム１００の特定の用途に依存している。受信器１０８は第２ウェーブレット発生器１１０を含む。以下でより詳細に示されるように、第２ウェーブレット発生器１１０は、トリガー信号Ｐ＿ｔｘに応答してウェーブレットを発生するように構成されてもよい。第２ウェーブレット発生器１１０によって発生されるウェーブレットは、以下では基準ウェーブレットと称されてもよい。
【００４７】
受信器１０８は、基準ウェーブレットを、受信器１０８によって受信されるウェーブレット（存在する場合）と相関させるように構成された、相関回路１１１を更に含む。より一般的に、相関回路１１１は、相関回路１１１の第１入力部において受信される基準ウェーブレットを、相関回路１１１の第２入力部において受信される信号と相関付けるように構成されてもよい。信号は、基準ウェーブレットのタイミングに依存する、受信されたウェーブレットを含んでも、含まなくてもよい。相関付けの結果は、受信器１０８の出力部において提供されてもよい。好ましい実施形態により、相関回路１１１は、基準ウェーブレットと受信されたウェーブレットを混合するためのミキサを含む。結果Ｗ＿ｍｉｘは、受信器１０８と一部を形成するか、又は受信器１０８の外部に配置され得る、積分器（図１に示されない）に提供され得る。積分された結果Ｗ＿ｉｎｔは、更なる処理及び分析のために、アナログ−デジタルコンバータ（ＡＤＣ）及びデジタル信号プロセッサ（ＤＳＰ）に提供されてもよい。更に、積分した結果Ｗ＿ｉｎｔはまた、ＡＤＣの動的範囲に対して信号レベルを最適化するために、ＡＤＣに提供される前に、増幅又は減衰されてもよい。増幅又は減衰は、ＡＤＣ動的範囲に対し異なる信号レベルを適合させるために、変動可能であり得る。
【００４８】
図１に概略的に示されるように、送信器１０２は、送信アンテナ１０６を含んでもよく、送信器１０２は、送信アンテナ１０６を介してウェーブレットを送信するように構成され得る。同様に、受信器１０８は、受信アンテナ１１２を含んでもよく、受信器１０８は、受信アンテナ１１２を介してウェーブレットを送信するように構成され得る。この場合、相関回路１１１の入力部は、受信アンテナ１１２の出力部と接続されてもよい。送信アンテナ１０６及び受信アンテナ１１２は、システム１００の範囲の改善、加えて方向制御の改善をもたらし得る。物理的に別個のアンテナとして例示されているものの、システム１００は代わりにウェーブレットを送受信するために同じアンテナを使用してもよい。必要であれば、送信器アンテナ及び受信器アンテナの両方と接続するように追加的な増幅器（図示されない）が設けられてもよい。アンテナ（単数又は複数）は、パッチアンテナ構成などの、統合アンテナの実現例として設けられてもよい。更なる非限定的な例としては、スロット構成、リング構成、螺旋構成、蝶ネクタイ型構成、ビバルディ構成（Vivaldi configuration）、及び擬似ヤギ構成が挙げられる。
【００４９】
システム１００は、図１において、参照番号１１８で一般的に示される、タイミング回路を更に含む。タイミング回路１１８は、タイミング回路１１８の入力部において、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋを受信し、第１トリガー信号Ｔｘ＿ｔｒｉｇｇ及び第２トリガー信号Ｒｘ＿ｔｒｉｇｇを出力するように構成されており、信号Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇの出力は、互いに遅延されている。様々な形態のＴｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇが可能である。例えば、タイミング回路１１８は、タイミング回路１１８のＴｘ＿ｔｒｉｇｇ出力部において、電圧レベルを増加又は低減することによって、Ｔｘ＿ｔｒｉｇｇを出力するように構成され得る。同様に、タイミング回路１１８は、タイミング回路１１８のＲｘ＿ｔｒｉｇｇ出力において、電圧レベルを増加又は低減することによって、Ｒｘ＿ｔｒｉｇｇを出力するように構成され得る。Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇのそれぞれはしたがって、立ち上がり、又は立ち下がりエッジを含み得る。あるいは、第１トリガー信号Ｔｘ＿ｔｒｉｇｇ及び第２トリガー信号Ｒｘ＿ｔｒｉｇｇのそれぞれは、１つ以上の立ち上がり、及び／又は立ち下がりエッジを含み得る。Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇのそれぞれは例えば、パルス、又はパルスのトレインを含み得る。
【００５０】
基準クロック信号Ｒｅｆ＿ｃｌｏｃｋは、高いレベル又は状態と、低いレベル又は状態（例えば、第１電圧レベル、及び第２電圧レベル）との間で振動する定期的な信号であり得る。Ｒｅｆ＿ｃｌｏｃｋは、システム１００に含まれるか、又はシステム１００の外側に配置される、基準信号によって提供されてもよい。Ｒｅｆ＿ｃｌｏｃｋ信号の周期の間隔は、以下においてＴ＿ｒｅｆと記される。Ｒｅｆ＿ｃｌｏｃｋは、システムの時間基準を提供する、システム１００の制御信号を形成する。基準クロック信号の周波数は、システム１００の用途に依存する。非限定的な例として、基準クロック信号は、１０ＭＨｚ〜１０ＧＨｚの範囲の周波数を有し得る。
【００５１】
任意選択で、タイミング回路１１８は、基本周波数でクロック信号を受信し、基本周波数の倍数の周波数を有するクロック信号を出力するように構成された、周波数逓倍器、又はアップコンバータ（図示されない）の後に位置し得る。周波数逓倍器は例えば、受信されたクロック信号の位相を受信、及びロックオンし、受信されたクロック信号を、Ｐ倍（例えば、任意選択で構成可能な分数、又は整数倍）にアップコンバートするように構成された位相ロックループ（ＰＬＬ）を使用して実現され得る。これにより、より高い周波数の基準信号を使用して、送信されたウェーブレット及び基準ウェーブレットの発生の相対的なタイミングを制御する一方で、システム１００と接続された他の部分（図示されない）における高い周波数クロック信号を避けることができる。以下において、タイミング回路が受信する基準クロック信号Ｒｅｆ＿ｃｌｏｃｋはしたがって、基本周波数、又はアップコンバートした周波数の基準クロック信号であり得る。
【００５２】
システム１００は、第１パルス発生器１１４を更に含む。第１パルス発生器１１４は、タイミング回路１１８から第１トリガー信号Ｔｘ＿ｔｒｉｇｇを受信するように構成されている。パルス発生器１１４は、第１トリガー信号Ｔｘ＿ｔｒｉｇｇの受信に応答して、パルス信号Ｐ＿ｔｘを出力するように更に構成されている。Ｔｘ＿ｔｒｉｇｇはしたがって、第１パルス発生器１１４の出力をトリガーすることができる。より具体的には、Ｐ＿ｔｘは、ベースバンドパルスであり得る。Ｐ＿ｔｘは、Ｐｔｘ＿ｄｕｒの持続時間を有し得る。パルス発生器１１４は、ＩＮＶ、ＮＯＲ、及びＮＡＮＤなどの、デジタルゲートの組み合わせを含む場合があり、ゲートの構成により、第１パルス発生器１１４の入力部で受信される立ち上がり又は立ち下がりエッジが、パルス発生器出力部におけるパルスの発生をトリガーする。一例として、入力信号が、ＮＯＲゲートの第１入力部、及びＩＮＶゲートの入力部に送信されてもよい。ＩＮＶゲートの出力部は、ＮＯＲゲートの第２入力部と接続されてもよい。この構成により、パルスＰ＿ｔｘは、入力信号の各立ち下がりエッジによりトリガーされてもよく、パルスの持続時間は、ＩＮＶゲートの伝搬の遅延に対応する。しかしながら、これはパルス発生器の実現形態の一例であり、デジタルゲート、トランジスタ、ダイオード、及び受動装置を使用して同じ機能を提供する他の方法も存在する。
【００５３】
第１ウェーブレット発生器１０４は、信号Ｐ＿ｔｘに応答してウェーブレットを出力するように構成されている。より具体的には、第１ウェーブレット発生器１０４は、Ｐ＿ｔｘの受信に応答してウェーブレットを発生及び出力するように構成され得る。第１ウェーブレット発生器１０４は、Ｐ＿ｔｘ＿ｄｕｒと等しい持続時間を有するウェーブレットを発生するように構成され得ることが有利である。
【００５４】
システム１００は、第２パルス発生器１１６を更に含む。第２パルス発生器１１６は、タイミング回路１１８から第２トリガー信号Ｒｘ＿ｔｒｉｇｇを受信するように構成されている。パルス発生器１１６は、第２トリガー信号Ｒｘ＿ｔｒｉｇｇの受信に応答して、パルス信号Ｐ＿ｒｘを出力するように更に構成されている。Ｒｘ＿ｔｒｉｇｇはしたがって、第２パルス発生器１１６の出力をトリガーすることができる。より具体的には、Ｐ＿ｒｘは、ベースバンドパルスであり得る。Ｐ＿ｒｘは、Ｐ＿ｒｘ＿ｄｕｒの持続時間を有し得る。Ｐ＿ｒｘ＿ｄｕｒは、Ｔ＿ｒｘ＿ｄｕｒと等しいことがある。
【００５５】
図１を参照し、第２ウェーブレット発生器１１０は、パルス信号Ｐ＿ｒｘに応答してウェーブレットを出力し、基準ウェーブレットを形成するように構成されている。より具体的には、第２ウェーブレット発生器１１０は、Ｐ＿ｒｘの受信に応答してウェーブレットを発生及び出力するように構成され得る。第２ウェーブレット発生器１１０によって出力されたウェーブレットの持続時間がＰ＿ｒｘ＿ｄｕｒと対応することが有利である。
【００５６】
Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇが、単一の立ち上がり、及び／又は立ち上がりエッジを含む場合、Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇの出力は、第１パルス発生器１１４、及び第２パルス発生器１１６それぞれによる、単一パルス信号Ｐ＿ｒｘ及びＴ＿ｒｘの出力を生じ得る。Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇが、複数の立ち上がり、及び／又は立ち下がりエッジを含む場合、Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇの出力は、第１パルス発生器１１４、及び第２パルス発生器１１６それぞれによる、複数のパルス信号Ｐ＿ｒｘ及びＴ＿ｒｘの出力を生じ得る。したがって、トリガー信号（Ｔｘ＿ｔｒｉｇｇ、又はＲｘ＿ｔｒｉｇｇ）の単一の出力により、複数のウェーブレット（第１ウェーブレット発生器１１４による送信されたウェーブレット、又は第２ウェーブレット発生器１１０による基準ウェーブレット）の発生が生じ得る。
【００５７】
図１では、第１パルス発生器１１４は、第１ウェーブレット発生器１０４とは別個の構成要素であるものとして例示されてきたが、この区別は、理解を容易にするために行われた。例えば、第１パルス発生器１１４の機能は、第１ウェーブレット発生器１０４と同じ回路で実施されてもよい。この実施例により、システムは、タイミング回路１１８からトリガー信号Ｔｘ＿ｔｒｉｇｇの受信に応答して、ウェーブレットを出力するように構成された、第１ウェーブレット発生器１０４を含み得る。加えて、図１においては、送信器１０２の外側に設けられているが、第１パルス発生器１１４はまた、送信器１０２の一部であってもよい。この説明はそれぞれ、第２パルス発生器１１６、及び第２ウェーブレット発生器１１０に適用される。更に、システム１００は、２つの別個のウェーブレット発生器を含むが、本発明の概念は、送信されたウェーブレット、及び基準ウェーブレットを発生するための同一のウェーブレット発生器を使用するシステムに同等に適用可能である。例えば、スイッチは、ウェーブレット発生器の出力部に構成されてもよく、これにより、発生されたウェーブレットが、送信アンテナ１０６、又は相関回路１１１に提供される。
【００５８】
第１ウェーブレット発生器１０４、及び第２ウェーブレット発生器１１０はそれぞれ、オフ状態からオン状態に、そこからオフ状態に戻るように切り替えられるように構成された、パルス発振器回路を含んでもよく、発振器回路は、オン状態のときに、発振信号を発生及び出力し、初期の規定の瞬時位相を備える送信されたウェーブレット又は基準ウェーブレットを形成する。初期瞬時位相（すなわち、発生したウェーブレットの発振の開始時における瞬時位相）は、送信されたウェーブレット及び／又は基準ウェーブレット（単数又は複数）それぞれにおいて同じであり得る（例えば、０°の瞬時位相）。しかしながら、初期瞬時位相のばらつきも想到される（例えば、０°の初期瞬時位相を有する１つ以上の送信又は基準ウェーブレットの第１セット、及び１８０°の初期瞬時位相を備える１つ以上の送信又は基準ウェーブレットの続くセットを発生する）。好ましい実施例に従い、第１ウェーブレット発生器１０４、及び第２ウェーブレット発生器１１０は、送信器の動作において、ＰＣＴ／ＥＰ２０１１／０５８８４７に記載される送信器モジュールを使用して実現され得る。送信器モジュールは、タンク回路、タンク回路に結合された、可変差動コンダクタンス（ＶＤＣ）（好ましくは共鳴トンネリングダイオード（ＲＴＤ）の形態）、ＶＤＣに結合され、送信器の第１動作状態の間に、ＶＤＣに、能動差動コンダクタンスの領域へとバイアスをかけ、かつ送信器の第２動作状態の間に、ＶＤＣに、負の差動コンダクタンスの領域へとバイアスをかけるように構成されている。送受信器の第１動作状態中に、出力信号が発生されず、動作の第２状態において、正弦高周波信号が発生する。このように、送受信器が第１状態から第２状態へと、そこから第１状態に戻るように切り替えることによって、ウェーブレット信号が発生することがあり、ウェーブレットの持続時間は、送受信器がその第２動作状態にある時間に対応する。送受信器は、パルス信号（すなわち、Ｐ＿ｔｘ又はＰ＿ｒｘ）の受信に応答して、第２状態に切り替わり、パルス信号の持続時間にわたり、第２状態を維持することができる。ウェーブレット発生の他の方法と比較して、この実現例は、良好に画定された開始位置、及び持続時間、並びにウェーブレット内における一貫した位相内容を備えるウェーブレットを発生するための、複雑性の低い方法をもたらし、これは、位相に依存するシステムの実現（例えば、システム１００）、及びパルス動作による低い電力消費を可能にする。この特定の実現例は、ミリ波帯域内における１０ｎｓ〜１０ｐｓの持続時間を可能にすることがあり、これは対応して、１．５ｍ〜１．５ｍｍの理論的範囲の分解能を生じる。上記のウェーブレット発生器は、例えば、負性微分コンダクタンス、又は正のフィードバックに依存する、他の発振器構成を使用して実現されてもよく、このとき、発振を急速に開始及び抑制することが可能である。ウェーブレット発生器の別の実現例としては、切り替え可能な増幅器に、連続的な発振を通すこと、ベースバンドパルスをフィルタリングすること、ベースバンドパルスをアップコンバートすること、又はデジタルゲートを使用して所望の波形を形成することを含む。
【００５９】
図１を参照し、システム１００はコントローラ１２０を含む。コントローラ１２０は一方において、Ｒｅｆ＿ｃｌｏｃｋの立ち上がり又は立ち下がりエッジと、トリガー信号Ｔｘ＿ｔｒｉｇｇの出力との間の遅延を、他方において、上記Ｒｅｆ＿ｃｌｏｃｋの立ち上がり又は立ち下がりエッジと、トリガー信号Ｒｘ＿ｔｒｉｇｇの出力との間の遅延を制御するように構成されている。したがって、コントローラ１２０は、以下でより詳細に記載されるように、Ｔｘ＿ｔｒｉｇｇとＲｘ＿ｔｒｉｇｇとの間の相対的な遅延を制御し得る。トリガー信号Ｔｘ＿ｔｒｉｇｇとＲｘ＿ｔｒｉｇｇとの間の遅延を制御することにより、コントローラ１２０は、ウェーブレットの送信と、基準ウェーブレットの発生との間の遅延を制御してもよい。
【００６０】
図２は、タイミング回路１１８の実施形態を概略的に例示している。タイミング回路１１８は、遅延回路１２２及びトリガー回路を含み、これらは以下でより詳細に記載される。遅延回路１２２は、共に１２３と称される、遅延素子１２３−１〜１２３−Ａを含む。遅延線１２２の遅延素子１２３は、シーケンスとして配列されて、遅延線を形成する。以下において、遅延回路１２２はしたがって、遅延線１２２と称されてもよい。遅延素子１２３の数はＡとされ、以下により理解され得るように、異なる実現例によって変化し得る。
【００６１】
図２において、各遅延素子１２３は、インバータの形態の論理回路素子を含むものとして例示されている。インバータは、信頼性が高く、電力効率の高い遅延線の実現を可能にし得る。しかしながら、ＡＮＤゲート、及びＯＲゲートなど、他の種類の論理回路素子もまた可能である。より一般的に、入力部において信号を受信し、一定時間の後（すなわち、回路素子の伝搬遅延の後）に、受信した信号を送信するように構成された、いずれかの回路素子が使用され得る。回路素子は例えば、入力部において信号を受信し、所定の閾値を超える、受信信号の信号レベル（例えば、電圧レベル）に応答して、出力部で信号を送信してもよい。この用途の文脈において、遅延素子、又は別の構成要素の伝搬遅延は、入力部における信号レベルの変化が、出力部における信号レベルの変化を生じる間の時間の長さとして定義され得る。より具体的には、伝搬遅延は、入力信号のレベルが最大入力振幅の５０％となる瞬間から、出力信号が最大出力振幅の５０％となる次の瞬間まで経過する時間として決定され得る。これらの定義は、当該技術分野において確立された慣習と対応している。
【００６２】
図２に戻り、遅延線１２２は、遅延線１２２の入力部において、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋを受信し、遅延線１２２の出力部において、遅延した基準クロック信号を送信するように構成されている。遅延素子１２３−１は、遅延線１２２の入力部からＲｅｆ＿ｃｌｏｃｋを受信してもよい。各遅延素子１２３−２〜１２３−Ａはその後、逐次的に、前の遅延素子１２３−１〜１２３−（Ａ−１）の、（部分的に）遅延した表現を受信し、Ｒｅｆ＿ｃｌｏｃｋの（部分的に）遅延した表現を、次の遅延素子１２３−２〜１２３−Ａに送信してもよい。
【００６３】
本発明の概念に従い、各遅延素子１２３は、遅延線１２２の他の遅延素子１２３（存在する場合）とは別個に、２つの状態の間で切り替え可能であるように構成されている。以下において、遅延線１２２のＡ遅延素子１２３を参照する。しかしながら、遅延線１２２は、切り替え可能な遅延素子であっても、又はなくてもよい、遅延素子を更に含み得る。遅延素子１２３はしたがって、遅延線１２２の遅延素子のサブセットを形成してもよい。第１状態に切り替えた遅延素子１２３−ｉは、伝搬遅延τｉ（ｉ＝１．．．Ａ）を呈してもよい。第２状態に切り替えた遅延素子１２３−ｉは、伝搬遅延τｉ＋Δｔｉを呈してもよい。τｉは、例えば、製造中の不完全性、又は微妙に異なる電気環境によって、遅延素子間で変動し得るものと理解され得る。異なる遅延素子の間のτｉの変動は、システム１００に対する遅延線１２２の可用性に必ずしも悪影響を与えないことが、以下により理解され得る。加えて、Δｔｉは、遅延素子１２３の間で僅かに異なることがある。遅延線１２２は好ましくは、遅延素子１２３の間のΔｔｉのいずれかの変動が最小化されるか、又は少なくとも低減されるように、設計されるべきである。本発明の概念の理解を単純にするために、以下の説明では、これらの誤差が無視でき、τｉとΔｔｉが、全ての遅延素子において実質的に等しく、よって指数ｉが省略されてもよいと仮定される。
【００６４】
状態を制御することにより（すなわち、これらの対応する状態の間で遅延素子を切り替えることにより）、遅延線１２２の合計伝搬遅延は、Ａ＊τからＡ＊（τ＋Δｔ）へのサイズΔｔの離散的な段階（したがって、遅延線における段階サイズを形成する）で変動し得る。任意選択で、遅延素子１２３の１つ以上が、遅延素子１２３の伝搬遅延が、τ、τ＋Δｔ、又はτ＋２＊Δｔの間で切り替えることができる、３つの状態の間で、切り替え可能であり得る。より一般的に、遅延素子は、Ｄ＋１の異なる状態の間で切り替え可能であり得、ここでＤ≧１である。このような遅延素子のための伝搬遅延はしたがって、サイズΔｔの離散的な段階において、τからτ＋Ｄ＊Δｔの持続時間の伝搬遅延の間で変動し得る。
【００６５】
一実施例において、全てのＡ遅延素子１２３は、Ａ＊τからＡ＊（τ＋Δｔ）へのサイズΔｔの離散的な段階において、遅延線１２２の合計伝搬遅延が変化し得る、Ｄ＋１状態の間で切り替え可能である。しかしながら、全てのＡ遅延素子が、同じ数の状態の間で切り替え可能であることは、必須ではない。第１状態の第１伝搬遅延と、第２状態の第２伝搬遅延との間の差が、異なる遅延素子の間で同じであることも、必須ではない。一実施例において、遅延線１２２は、１つの切り替え可能な遅延素子１２３（Ａ＝１）を含んでもよく、遅延素子１２３は、複数の状態の間で切り替え可能であり、各連続する状態において、遅延素子１２３の伝搬遅延が段階サイズΔｔだけ増加する。一実施例において、遅延線１２２は２つの遅延素子１２３を含んでもよく、第１遅延素子は、Ｄ＋１状態の間で切り替え可能であり、状態ｓにおける伝搬遅延は、τ＋Δｔ＊（ｓ−１）（ここで１≦ｓ≦Ｄ＋１）であり、第２遅延素子は、伝搬遅延τ及びτ＋Δｔ＊Ｄの各２つの状態の間で切り替え可能である。遅延線１２２の合計伝搬遅延は、これにより、段階サイズΔｔにおいて、２＊τ〜２＊τ＋Δｔ＊２＊Ｄに調節されてもよい。より一般的に、各遅延素子１２３は、２つ以上の状態の間で切り替え可能であってもよく、状態のいずれか２つの伝搬遅延の間の差は、段階サイズΔｔの１つ以上の単位と等しい。更に、遅延素子１２３の組み合わせは、遅延線１２２の合計伝搬遅延となり、これは、最小合計伝搬遅延と最大合計伝搬遅延との間で、複数の段階サイズΔｔにおいて調節することができる。
【００６６】
一般的にシステムパラメータＡ及びτは、好ましくは、Ａ＊τが、Ｒｅｆ＿ｃｌｏｃｋ（すなわち、Ｔ＿ｒｅｆ）の１つ以上の周期に対応するように決定される。あるいは、以下でより詳細に記載されるように、Ａ及びτは、Ａ＊τが、１つ以上の、Ｒｅｆ＿ｃｌｏｃｋの半分の周期（すなわち、Ｔ＿ｒｅｆ／２）に対応するようなものであり得る。更に、段階サイズΔｔは、好ましくはＲｅｆ＿ｃｌｏｃｋの周期よりも小さい。Δｔは、Δｔの複数の単位が、Ｒｅｆ＿ｃｌｏｃｋの周期と対応することが有利である。遅延線１２２の調節範囲は好ましくはＲｅｆ＿ｃｌｏｃｋの周期Ｔと一致するか、又はこれを超えることが好ましい。
【００６７】
任意選択で、遅延線１２２は、追加的な、切り替え不能な、遅延素子（図示されない）を含み得る。追加的な遅延素子は、遅延線１２２の出力部に配置されたバッファステージとして機能し得る。バッファステージは、いくつかの場合において、遅延線１２２に関して適切に規定された出力容量をもたらすことによって、システム１００の正確性及び予測可能性を改善する。バッファステージは例えば、遅延素子１２３と同じ種類のインバータを含み得る。対応する理由により、バッファステージはまた、遅延線１２２の入力部に配置されてもよい。理解され得るように、バッファステージは、遅延線１２２の合計伝搬遅延に一定程度寄与し得る。しかしながら、バッファステージの、遅延線１２２の合計伝搬遅延に対する寄与は、一般的に、遅延素子１２３の切り替え状態にかかわらず一定であり、したがって、理解を容易にするために、以下においては無視される。
【００６８】
本発明の理解を容易にするために、以下において、遅延線１２２が、ある数の遅延素子１２３を含み、それぞれが、Ｄ＋１状態の間で切り替え可能であると仮定される。図２を参照し、コントローラ１２０は遅延素子１２３の状態を制御することによって、遅延線１２２の合計伝搬遅延を制御するように構成されている。コントローラ１２０は、コントローラ１２０によって出力され、遅延線１２２によって受信される、デジタル制御信号Ｒｘ＿ｆｉｎｅを使用して、遅延線１２２を制御し得る。以下でより詳細に記載されるように、コントローラ１２０は、Ｒｘ＿ｆｉｎｅを決定するために、演算論理ユニットを含み得る。Ｒｘ＿ｆｉｎｅは、遅延ライン１２２に、各遅延素子１２３がどちらの状態に切り替えられるべきかを示す（すなわち、遅延素子１２３の状態の設定を示す）ように構成され得る。遅延素子１２３の状態の特定の設定は、遅延線１２２の構成と称されてもよい。遅延線１２２はしたがって、デジタル−時間変換機能（すなわち、デジタル制御信号Ｒｘ＿ｆｉｎｅによって表されるデジタル値を、遅延線１２２の合計伝搬遅延に変換する）をもたらし得る。制御信号Ｒｘ＿ｆｉｎｅは例えば、シリアル又はパラレルバスで、遅延線１２２に伝送される。遅延線１２２の制御は、多数の異なる方法で実施され得る。
【００６９】
一実現例において、Ｒｘ＿ｆｉｎｅは、Ａ個の信号部分又は成分を含むデジタル信号であり得、信号部分又は成分それぞれは、Ａ遅延素子１２３のそれぞれに関し、各遅延素子１２３のΔｔのτに付加される単位の数（すなわち、０〜Ｄ）を示している。
【００７０】
一実施形態において、遅延線１２２は、複数のデジタル入力部、遅延素子１２３当たりの１セットの入力部（各セットは、Ｄ個の入力部を含む）を含むことがあり、コントローラ１２０により各入力部にもたらされる制御信号成分は、追加的な伝搬遅延Δｔが、関連する遅延素子１２３のτに付加されるかどうかを制御し得る。例えば、遅延素子１２３のＤ個のデジタル入力部のうちのｄ個に第１信号レベル（例えば、高レベル）を、遅延素子１２３の残りの数（＝Ｄ−ｄ）のデジタル入力部に第２信号レベル（例えば、上記高レベルに比べて低いレベル）を提供することによって、遅延素子１２３が、遅延素子１２３のτにｄ個のΔｔを付加し得る。
【００７１】
制御信号Ｒｘ＿ｆｉｎｅは、Ａ＊Ｄビットの、デジタルサーモメータコード化制御信号であり得る。サーモメータコード化制御信号は、遅延素子１２３の切り替えの安定かつ便利な制御を可能にし得る。特に、遅延線１２２の合計伝搬遅延は、１つの遅延素子１２３のみ、したがって、制御信号の１ビットの値のみを変更することによって、Δｔだけ増加し得る。サーモメータコードを使用することにより、制御信号は、Ａ個の群のＤビットを含んでもよく、各群は、特定の遅延素子１２３の状態を制御する。例えば、Ｒｘ＿ｆｉｎｅは、フォーマット
｛［ａ１，．．．ａＤ］１，．．．，［ｘ１，．．．，ｘＤ］Ａ｝を有し、
ここで、［ａ１，．．．ａＤ］１は、遅延素子１２３−１のＤ個のデジタル入力部の状態を制御し、［ｘ１，．．．，ｘＤ］Ａは、遅延素子１２３−ＡのＤ個のデジタル入力部の状態を制御する。
【００７２】
あるいは、Ｒｘ＿ｆｉｎｅは、ｌｏｇ２（Ａ＊Ｄ）ビットのデジタルバイナリコード化制御信号であり得る。Ｒｘ＿ｆｉｎｅはしたがって、遅延線１２２の合計伝搬遅延に付加されるΔｔの単位の数を示し得る。遅延線１２２は、Ｒｘ＿ｆｉｎｅに基づいて、遅延素子１２３の状態を適宜制御するように構成され得る。例えば、遅延線１２２は、バイナリ−サーモメータコード変換をＲｘ＿ｆｉｎｅに適用するように構成されてもよく、前の段落に示されるフォーマットを有するコードを得ることができる。
【００７３】
デジタル制御信号と称されるが、アナログ制御信号Ｒｘ＿ｆｉｎｅを使用して、遅延素子１２３の切り替えを制御することが可能である。Ｒｘ＿ｆｉｎｅは例えば、周波数又は振幅変調を使用して、各状態に切り替えられるある数の遅延素子を、遅延線１２２に示す、アナログ信号であり得る。遅延ライン１２２は、情報を復調し、その後遅延素子１２３の切り替えを適宜制御する復調器を含み得る。
【００７４】
遅延素子１２３の各１つは、論理回路素子、及び可変容量負荷を有し、各遅延素子は、論理回路素子の容量負荷を変えることによってその対応する状態の間で切り替え可能である。容量負荷は、関連する論理回路素子の出力部に配置され得る。より具体的には、遅延素子１２３の論理回路素子は、相互接続されてもよく、隣接する論理回路素子の間の相互接続は、可変容量負荷を含む。遅延素子の容量負荷を、２つ以上のレベルの間で変えることによって、遅延素子は、それぞれ異なる伝搬遅延をもたらす２つ以上の状態の間で切り替えられてもよい。
【００７５】
可変容量負荷を有する遅延素子を含む、遅延線３２２の好ましい実施形態が、図３に例示される。遅延線３２２は、システム１００内において遅延線１２２として使用され得る。以下において、遅延素子３２３−１（遅延素子１２３−１と対応する）が参照されるが、この記載は、遅延線３２２の更なる遅延素子に適宜適用される。遅延素子３２３−１は、インバータ３６０の形態の論理回路素子を含む。インバータの出力は、次の遅延素子のインバータ３６０の入力部に接続される。遅延素子３２３−１は、１つ以上のバラクタの群を更に含み、各バラクタは、インバータ３６０の出力部に切り替え可能に接続されている。各バラクタ、及びその関連するスイッチ（一般的に３７０として参照される）は、したがってインバータ３６０のための可変容量負荷３７０を形成し、この負荷は、ゼロ（切断されているとき）とＣ（接続されているとき）との間で変化することができ、Ｃは可変容量負荷３７０のバラクタの静電容量であり、遅延素子３２３−１の伝搬遅延はΔｔだけ増加する。各接続されたバラクタはしたがって、遅延素子３２３−１の出力が、次の遅延素子のトリガーレベルに到達するのに必要な時間を、Δｔだけ増加させることができる。遅延素子３２３−１の可変容量負荷３７０の数は、Ｄとして記されてもよい。別の構成に従い、各可変容量負荷３７０のスイッチは代わりに、バラクタと接地との間に構成されてもよい。いずれにせよ、スイッチは上記の制御信号Ｒｘ＿ｆｉｎｅによって制御されてもよい。例えば、可変容量負荷３７０の各バラクタと接続されるスイッチは、遅延線３２２の関連するデジタル入力部において受信される信号に基づいて制御され得る。
【００７６】
遅延素子３２３−１は、インバータ３６０の出力に恒久的に接続されている、バラクタ３８０を更に含む。Ｄ個の可変容量負荷３７０それぞれのスイッチが開いているとき、遅延素子３２３−１（τと示される）の伝搬遅延は、インバータ３６０の伝搬遅延、及びバラクタ３８０の静電容量により規定される。バラクタ３８０はしたがって、遅延素子３２３−１の伝搬遅延τが、バラクタ３８０の微調整領域の限界によって決定される範囲τｍｉｎ〜τｍａｘ内で微調整されることを可能にする。この微調整は例えば、以下に記載されるように遅延線３２３を校正するために使用され得る。微調整が必要でない場合はバラクタ３８０が省略されてもよく、遅延素子３２３−１の伝搬遅延τは、インバータ３６０の伝搬遅延によって定義される。
【００７７】
遅延素子３２３−１のバラクタは例えば、バラクタダイオード、ＭＯＳＦＥＴバラクタ、ショットキーダイオードバラクタであり得る。これらの種類のバラクタは、空乏領域を制御することによって静電容量が変化するのを可能にする。更なる実施例はＭＥＭＳバラクタであり、静電容量は、バラクタに適用された電界を制御することによって、蓄電版の間の間隔を機械的に調節して変化させることができる。バラクタを使用して容量性負荷を実現することは、容量負荷（例えば、Ｃ）を微調整することを可能にする利益をもたらす。したがって、各可変容量正負荷３７０によってもたらされるΔｔは、バラクタの微調整範囲の限界によって決定される、範囲Δｔｍｉｎ〜Δｔｍａｘ内で微調整されてもよい。更なる自由度を実現することによって、遅延線３２２の柔軟性を改善することができる。この微調整は例えば、以下に記載されるように遅延線３２３を校正するために使用され得る。バラクタはまた、遅延線３２２の合計伝搬遅延の調節範囲を通じて、Δｔが実質的に一定であることを確実にするために、製造後の調節を可能にし得る。しかしながら、このような微調整可能性が必要でない場合、容量性負荷はまた、固定され適切に規定された静電容量を有し、インバータ３６０の出力部に切り替え可能に接続された、１つ以上のコンデンサによってもたらされてもよい。加えて、上記のように、他の種類の論理回路素子が、インバータ３６０の代わりに使用されてもよい。
【００７８】
図３において、全ての遅延素子は、同じ静電容量Ｃを有するＤ個のバラクタの群を含むが、他の構成もまた可能である。例えば、遅延素子３２３−１は、静電容量Ｃの切り替え可能に接続されたバラクタ／コンデンサを含んでもよく、遅延素子３２３−２は、２＊Ｃの切り替え可能に接続されたバラクタ／コンデンサ、又は同じスイッチを介して関連するインバータの出力部に接続された、静電容量Ｃの２つの並列なバラクタ／コンデンサを含んでもよく、同様にして、同じスイッチを介して関連するインバータの出力部に接続された、静電容量２（Ａ−１）＊Ｃの切り替え可能に接続されたバラクタ／コンデンサ、又は静電容量Ｃの、２（Ａ−１）個の並列なバラクタ／コンデンサを含む遅延素子３２３−Ａまで続く。このような遅延線の合計伝搬遅延は、バイナリコード化制御信号を使用して制御可能であり、各ビット位置は、対応する遅延素子のスイッチの状態を制御している。
【００７９】
遅延線の別の実施形態に従い、遅延素子は、少なくとも第１静電容量Ｃ１と、第２静電容量Ｃ２との間で制御可能バラクタの静電容量を変えることによって、論理回路素子の静電容量を変えることによって、その対応する状態の間で切り替えられてもよい（Ｃ２＞Ｃ１）。可変容量性負荷はしたがって、スイッチなしで構成され得る。前の説明を参照し、各遅延素子は例えば、Ｄ個のこのような制御可能バラクタを含み得る。描く遅延素子はしたがって、Ｄ＋１個の異なる状態の間で切り替えることができる。
【００８０】
図２を参照し、別の実施形態に従い、遅延素子１２３の各１つが、論理回路素子を含み、論理回路素子に供給される電流を変えることによって、その対応する状態の間で切り替え可能であるように構成されている。遅延素子の論理回路素子に供給される電流を、２つ以上のレベルの間で変えることによって、遅延素子は、それぞれ異なる伝搬遅延をもたらす２つ以上の状態の間で切り替えられてもよい。
【００８１】
供給電流を変えることによって切り替え可能である、遅延素子を含む、遅延線４２２の好ましい実施形態が、図４に例示されている。遅延線４２２は、システム１００内において遅延線１２２として使用され得る。以下において、遅延素子４２３−１（遅延素子１２３−１と対応する）が参照されるが、この記載は、遅延線４２２の更なる遅延素子に適宜適用される。遅延素子４２３−１は、インバータ４６０と、対で構成され、インバータ４６０に供給される電流を制限することによってインバータ４６０の充電及び放電電流をそれぞれ変えるように構成された、Ｄ個の電流制限トランジスタ４７０ａ及び４７０ｂの群を含む。電流制限トランジスタ４７０ａ及び４７０ｂの各対は、電流制限トランジスタがインバータ４６０の電流を非ゼロの値に制限する状態と、電流制限トランジスタがインバータ４６０に電流を供給しない状態との間で切り替え可能である。図４において、各スイッチが関連する電流制限トランジスタ４７０ａと、接地との間に配置されるが、電流制限トランジスタ４７０ａとインバータ４６０との間にスイッチを配置することによって同じ機能が提供されてもよい。これは、電流制限トランジスタ４７０ｂ及び対応するスイッチにおいても該当する。遅延素子４２３−１は、インバータ４６０の電流を制限するように構成された電流制限トランジスタ４８０ａ及び４８０ｂを更に含む。電流制限トランジスタ４８０ａ及び４８０ｂは、インバータ４６０に恒久的に接続される。
【００８２】
当業者には理解されるように、図４に例示される回路の実現例において、電流制限トランジスタ４７０ａ及び４８０ａによって制限される電流は、インバータ４６０の出力の立ち下がり時間、及びしたがって、インバータ４６０の出力高−低伝搬遅延のみを制御し得る。したがって、電流制限トランジスタのセット４８０ｂ及び４７０ｂは、出力低−高伝搬遅延に対応する、インバータ４６０の出力の立ち上がり時間を制御することができる。好ましくは、電流制限トランジスタ４７０ａ及び４７０ｂは、Ｄ個の対で接続されてもよく、これにより、遅延素子４２３−１の伝搬遅延は、立ち下がり、又は立ち下がりエッジ伝搬とは独立である。しかしながら、実現例は、電流制限トランジスタ４７０ａ及び４７０ｂの両方を使用すること、又はこれらが対で制御されることにより制限されない。
【００８３】
遅延素子４２３−１の第１状態において、各電流制限トランジスタ４７０ａ及び４７０ｂは、インバータ４６０に接続されてもよい。第１状態において、電流制限トランジスタ４７０ａ及び４８０ａと、対応する４７０ａ及び４８０ｂの電流の合計が、遅延素子４２３−１の伝搬遅延がτになるように構成されている。好ましくは、電流制限トランジスタ４７０ａ（すなわち、接続されるとき）及び４８０ａと、対応する電流制限トランジスタ４７０ａ（すなわち、接続されるとき）及び電流制限トランジスタ４８０ｂによりインバータ４６０に供給される電流の合計は、インバータ４６０が、充電／放電電流が主にインバータ４６０によって制限されるような形態で動作するようになっている。対の形態の電流制限トランジスタ４７０ａ及び４７０ｂを、一対ずつ切断することにより、インバータ４６０は、（漸進的に）電流制限形態に入ることができる。より具体的に、電流制限トランジスタ４７０ａ及び４７０ｂの一対を切断する（及びしたがって、遅延素子４２３−１を異なる状態に切り替える）ことにより、インバータ４６０に供給される合計電流が、電流制限トランジスタ４７０ａ及び４７０ｂの切断された対により制限される電流と同量だけ減少する。インバータ４６０に供給される電流の減少により、インバータ４６０、及びしたがって、遅延素子４２３−１の伝搬遅延は、Δｔだけ増加する。インバータ４６０に電流を供給する電流制限トランジスタ４７０ａ及び４７０ｂの数を制御することによって、遅延素子４２３−１の伝搬遅延は、τ〜τ＋Ｄ＊Δｔだけ変動し得る。各電流制限トランジスタ対４７０ａ及び４７０ｂの状態は、上記のように制御信号Ｒｘ＿ｆｉｎｅによって制御可能であり得る。例えば、各電流制限トランジスタ対４７０ａ及び４７０ｂに接続されるスイッチは、遅延線４２２の関連するデジタル入力部において受信される信号に基づいて制御され得る。
【００８４】
図３に関する記載と同様に、全ての遅延４２３素子は、同じ数の電流制限トランジスタを含む必要はない。例えば、上記のバラクタと同様に、遅延素子３２３−ｉは、２（ｉ−１）個の並列電流制限トランジスタを含むことがあり、それぞれ、インバータに供給される電流を、伝搬遅延をΔｔだけ増加させる量だけ制限する。
【００８５】
電流制限トランジスタ４７０ａ及び４７０ｂの制限電流は微調整可能であり得る。電流制限トランジスタ４７０ａ及び４７０ｂを、制御された電流制限器として実現することにより、制限された電流の微調整を可能にする利益がもたらされる。更なる自由度を実現することによって、遅延線４２２の柔軟性を改善することができる。これは、以下でより詳細に記載されるように、遅延線４２２のアナログ校正を更に可能にし得る。制御された電流制限トランジスタはまた、遅延線４２２の合計伝搬遅延の調節範囲を通じて、Δｔが実質的に一定であることを確実にするための、製造後の調節を可能にし得る。制御された電流制限トランジスタ４７０ａ及び４７０ｂは例えば、電流ミラーとして実現され得る。また、電流制限トランジスタ４８０ａ及び４８０ｂは、微調整可能な制限電流を有し得る。電流制限トランジスタ４８０ａ及び４８０ｂを、微調整可能な制限電流を備えるようにして構成することの利益が、以下から理解され得る。しかしながら、微調整可能な制限電流を備える電流制限トランジスタは、微調整可能なレジスタなど、他の種類の電流制限装置を使用して実現されてもよい。加えて、上記のように、他の種類の論理回路素子が、インバータ４６０の代わりに使用されてもよい。
【００８６】
更に、遅延素子の伝搬遅延はまた、遅延素子の論理回路素子に供給される電圧を制御することによって制御され得る。供給電圧のレベルは、電流制限トランジスタ対４８０ａ及び４８０ｂに対応する電圧、並びに切り替え可能な電流制限トランジスタ対４７０ａ及び４７０ｂに対応する電圧の両方を生成するために、構成可能な低ドロップアウトレギュレータによって生成されてもよい。
【００８７】
上記において、パラメータＡ、τ、Ｄ、及びΔｔが参照された。当業者にり理解されるように、Ａ、τ、Ｄ、及びΔｔの実際の値は、システム１００の異なる実現例及び用途によって異なり得る、設計上の選択である。ミリ波用途に適応可能な非限定的な例として、遅延素子１２３、３２３、４２３（例えば、インバータ）の論理回路素子の伝搬遅延は、１５〜３０ピコ秒の範囲であり得、Δｔの段階サイズは、０．５〜１０ピコ秒であり得る。更に、例えば、遅延素子Ａの数が１０であり、各遅延素子の切り替え可能な状態Ｄ＋１が２０であり、各状態が、遅延素子１２３、３２３、４２３の伝搬遅延にΔｔを加える場合、遅延線１２２、３２２、４２２の合計伝搬遅延は、２００ピコ秒〜４００ピコ秒で調節可能である。
【００８８】
図２に戻り、タイミング回路１１８は、トリガー回路を更に含んでもよく、これは図２においては、トリガー回路１２４及びトリガー回路１２６として示されている。トリガー回路１２４は、遅延線１２２から遅延した基準クロック信号を受信し、遅延した基準クロック信号の、構成可能な整数個の周期Ｒｘ＿ｃｏａｒｓｅの後に、トリガー信号Ｒｘ＿ｔｒｉｇｇを出力するように構成されている。上記から理解されるように、遅延線１２２から出力された遅延した基準クロック信号の周期は、Ｔ＿ｒｅｆであり得る。Ｒｘ＿ｃｏａｒｓｅの数は、コントローラ１２０により制御され得る。コントローラ１２０は例えば、トリガー回路１２４のデジタル入力Ｒｘ＿ｃｏａｒｓｅに、バイナリ形式のＲｘ＿ｃｏａｒｓｅの値を示すデジタル信号を提供し得る。Ｒｘの値は、トリガー回路１２４のレジスタ内に記録されてもよい。トリガー回路１２４は、遅延した基準クロック信号の立ち上がり、又は立ち下がりエッジの受信に応答して１ずつ増加するカウンターを更に含み得る。トリガー回路１２４は、Ｒｘ＿ｃｏａｒｓｅとカウンターが等しいことに応答してＲｘ＿ｔｒｉｇｇ信号を出力するように構成され得る。トリガー回路１２４は、第１の規定の制御信号をもたらすことによって、コントローラ１２０がトリガー回路１２４のカウンターをゼロにリセットすることを可能にする、リセット入力Ｒｅｓｅｔを更に含み得る。トリガー回路１２４は、リセット制御信号の持続時間、受信クロック信号に応答しないように、更に構成され得る。トリガー回路１２４は、コントローラ１２０がリセット入力Ｒｅｓｅｔに第２の所定の制御信号を提供することに応答して、クロック信号の受信に応答するようになるよう構成されてもよい。Ｒｅｓｅｔ入力はしたがって、ウェーブレット発生の反復周波数（すなわち、パルス反復周波数）を制御するために使用されてもよい。
【００８９】
図２に例示されるように、システム１００は、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋを受信し、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋの構成可能な数の周期Ｔｘ＿ｃｏａｒｓｅの後に、トリガー信号Ｔｘ＿ｔｒｉｇｇを出力するように構成された、トリガー回路１２６を更に含み得る。制御信号Ｔｘ＿ｃｏａｒｓｅは、シリアル又はパラレルバス上でトリガー回路１２６に送信され得る。トリガー回路１２４の記載はこれに応じてトリガー回路１２６にも適用され、したがって繰り返さない。
【００９０】
遅延線１２２、トリガー回路１２４、及び追加的なトリガー回路１２６によって、Ｔｘ＿ｔｒｉｇｇの出力と、Ｒｘ＿ｔｒｉｇｇの出力と（の相対的なタイミング）の間の遅延が、コントローラ１２０によって制御され得る。より具体的に、遅延は、デジタル方式で制御され得る。特に、タイミング差は、以下により表現できる：
（式、１）Ｄｅｌａｙ＝（Ｒｘ＿ｃｏａｒｓｅ−Ｔｘ＿ｃｏａｒｓｅ）＊Ｔ＿ｒｅｆ＋Ｒｘ＿ｆｉｎｅ＊Δｔ＋Ａ＊τ
コントローラ１２０は、コントローラ１２０にもたらされる、所望の値のＤｅｌａｙ、並びにパラメータτ、Δｔ、及びＡに基づいて、変数Ｒｘ＿ｃｏａｒｓｅ、Ｔｘ＿ｃｏａｒｓｅ、及びＲｘ＿ｆｉｎｅを決定するように構成された演算ユニットを含み得る。システム１００はしたがって、コントローラ１２０がＴｘ＿ｃｏａｒｓｅ及び／又はＲｘ＿ｃｏａｒｓｅを変更することによって達成するＴ＿ｒｅｆよりも大きな、ウェーブレットの送信と基準ウェーブレットの発生との間の遅延への変更が達成されることを可能にする。一方で、Ｔ＿ｒｅｆよりも小さい変更は、コントローラ１２０がＲｘ＿ｆｉｎｅを変更することによって達成され得る。トリガー回路１２４、及び１２６によって形成されるトリガー回路は、したがって、Ｔ＿ｒｅｆの段階サイズ又は分解能を有する「コース遅延制御」をもたらす。遅延線１２２は、Δｔの段階サイズ又は分解能を有する「ファイン遅延制御」をもたらす。
【００９１】
別の実施形態において、遅延線１２２が、トリガー回路１２４ではなく、トリガー回路１２６に遅延基準クロック信号を出力するように構成されている場合、同様の機能が得られる。更に別の実施形態において、トリガー回路１２４及び１２６によって形成されるトリガー回路は、タイミング回路１１８から省略されてもよく、ここで第１パルス発生器１１４及び第２パルス発生器１１６は、それぞれ基準クロック信号Ｒｅｆ＿ｃｌｏｃｋ及び遅延線１２２によって出力される遅延した基準クロック信号の受信に応答して、出力Ｐ＿ｔｘ及びＰ＿ｒｘをそれぞれ出力するように構成され得る。このような実施形態において、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋ、及び遅延した基準クロック信号は、送信されたウェーブレット、及び基準ウェーブレットの発生のためのトリガー信号として機能し得る。この実施形態は、遅延線１２２の遅延調節領域が、用途の最大遅延要件を満たす場合に使用され得る。更に別の実施形態において、トリガー回路１２４は、遅延線１２２の前に配置されて、したがって基準クロック信号Ｒｅｆ＿ｃｌｏｃｋを受信し、トリガー信号Ｒｘ＿ｔｒｉｇｇを遅延線１２２に出力するように構成されてもよい。遅延線１２２はしたがって、遅延線１２２の入力部においてＲｘ＿ｔｒｉｇｇを受信し、遅延線の合計伝搬遅延の後に、遅延線１２２の出力部においてＲｘ＿ｔｒｉｇｇを送信するように構成され得る。第２パルス発生器１２６は、遅延線１２２からのＲｘ＿ｔｒｉｇｇの受信に応答してＰ＿ｒｘを出力するように更に構成され得る。
【００９２】
任意選択で、相関回路１１１からの出力Ｗ＿ｉｎｔをサンプリング及びデジタル化するために、ＡＤＣをトリガーするための、トリガー信号ＡＤＣ＿ｔｒｉｇｇをトリガーするために、トリガー回路１２４の出力部にタップが構成されてもよい。
【００９３】
あるいは、又は加えて、トリガー回路１２４及び１２６は、受信したクロック信号の立ち上がり及び立ち下がり回路の数を数えるように構成されてもよい。５０％のデューティサイクルを有する基準クロック信号に関し、これは、トリガー回路１２４及び１２６が、構成可能な数の半周期長さＴ＿ｒｅｆ／２の後に、トリガー信号Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇを出力することを可能にする。トリガー回路１２４及び１２６が、立ち上がり及び立ち下がりエッジの両方を数えるように構成されている場合、式１における項目Ｔ＿ｒｅｆは、Ｔ＿ｒｅｆ／２と置換されるべきである。
【００９４】
測定モードで動作するシステム１００を記載する実施例が、図５〜７を参照としてここに記載される。トリガー信号Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇは、第１パルス発生器１１４及び第２パルス発生器１１６をトリガーし、第１パルス信号Ｐ＿ｔｘ及び第２パルス信号Ｐ＿ｒｘが発生される。Ｐ＿ｔｘ及びＰ＿ｒｘの間の遅延は式１によって求められ、コントローラ１２０がＲｘ＿ｃｏａｒｓｅ、Ｔｘ＿ｃｏａｒｓｅ、及びＲｘ＿ｆｉｎｅを決定して、所望の遅延（式１における「Ｄｅｌａｙ」）を得るように構成される。Ｐ＿ｔｘは、第１ウェーブレット発生器１０４をトリガーして、送信器１０２が送信するための、ウェーブレットＷ＿ｔｘを発生する。１つ、又はいくつかの物体により反射された後、ウェーブレットは、受信器１０８の第２アンテナ１１２によって受信され得る。アンテナ１１２Ｗの出力は、相関回路１１１に接続され、第２ウェーブレット発生器１１０から受信された基準ウェーブレットＷ＿ｒｅｆと混合される。混合された信号Ｗ＿ｍｉｘはその後、積分器に提供され得る。上記のように、積分された信号Ｗ＿ｉｎｔは、ＡＤＣによりサンプリングされ、更に処理するためのＤＳＰに供給されてもよい。これらのステップは、一連の相関を決定するために、ウェーブレットの送信Ｗ＿ｔｘの送信と、基準ウェーブレットの発生Ｗ＿ｒｅｆとの間の複数の異なる遅延に関して反復されてもよい。Ｗ＿ｒｘ、Ｗ＿ｍｉｘ、及び／又はＷ＿ｉｎｔの平均を求めることを可能にし、ある遅延に関してＳＮＲを増加させるために、２つ以上の測定に同一の遅延が使用されてもよい。Ｗ＿ｉｎｔが最大である遅延は、送信されたウェーブレット（Ｗ＿ｔｘ）、次に反射され、その後受信されるウェーブレット（Ｗ＿ｒｘ）の飛行時間と対応する。
【００９５】
図６は、システム１００の範囲内に２つの物体が存在する状況において、受信された信号を例示する。図７は、Ｗ＿ｔｘとＷ＿ｒｅｆとの間の複数の異なる遅延のために、図６における受信信号を基準ウェーブレットＷ＿ｒｅｆと混合し、統合することにより生じる一連の相関を例示している。一連の相関は、Δｔの単位におけるＷ＿ｒｅｆとＷ＿ｔｘとの間の相対的な遅延（又は同様にＴｘ＿ｔｒｉｇｇとＲｘ＿ｔｒｉｇｇとの間の相対的な遅延）を表す、整数Ｘの関数として、示されている。２つの反射は、これらが少なくともウェーブレットの長さによって分離されている場合、個別に識別されてもよい（これは、Ｐ＿ｔｘの持続時間、すなわち、上記のＰｔｘ＿ｄｕｒによって制御されてもよい）。図７の一連の相関を読みだすプロセスを記載し得るアルゴリズムは、２レベルのネスト化ループ機能として記載されてもよい。Ｘ値は、ＡＬＵ８５０の遅延設定Ｄｅｌａｙと対応し、ゼロに等しいＤｅｌａｙは、例として、全てゼロに等しいＴｘ＿ｃｏａｒｓｅ、Ｒｅ＿ｃｏａｒｓｅ、及びＲｘ＿ｆｉｎｅと対応し得る。更に、１に等しいＤｅｌａｙは、１に等しいＲｘ＿ｆｉｎｅと対応し得る（Ｔｘ＿ｃｏａｒｓｅ及びＲｘ＿ｃｏａｒｓｅは依然としてゼロ）。各相関の後、Ｄｅｌａｙは１段階ずつ増加してもよく、これはＲｘ＿ｆｉｎｅ値に影響し、Ｄｅｌａｙの各段階的増加において、Ｒｘ＿ｆｉｎｅもまた段階的に増加し得る。しかしながら、Ｒｘ＿ｆｉｎｅがその最大値に到達するとき（すなわち、遅延線の合計伝搬遅延が最大化されるとき）、これはゼロにリセットされる一方で、Ｒｘ＿ｃｏａｒｓｅは１段階増加する。これはＤｅｌａｙが、図７に見られる最大Ｘ値に到達するまで反復される。
【００９６】
上記のシステム１００は、測距又はレーダー用途の文脈において記載されてきたが、システム１００はまた他の文脈においても使用され得る。システム１００は、遅延を特定の値に固定することにより、物体の近接性を検出するために使用され、基準ウェーブレットと、受信されたウェーブレットとの間の相関が、所定の閾値を超えるのをモニタリングし、よって特定の遅延の値に対応する距離に送信されたウェーブレットを反射する物体が存在していることを示してもよい。
【００９７】
上記から理解され得るように、システム１００は、Ｔｘ＿ｔｒｉｇｇ及びＲｘ＿ｔｒｉｇｇの相対的なタイミング、Ｔｘ＿ｃｏａｒｓｅ及びＲｘ＿ｃｏａｒｓｅを制御するコース遅延、及びＲｘ＿ｆｉｎｅを制御するファイン遅延を調節する２つの別個に制御可能な機構を提供する。
【００９８】
好ましくはシステム１００は、ファイン遅延制御の調節範囲、すなわち、遅延線１２２（又は３２２、若しくは４２２）の合計伝搬遅延の調節範囲（又は換言すると、遅延線の動的範囲）は、長さＴ＿ｒｅｆ（又は適用可能であればＴ＿ｒｅｆ／２）のＲｅｆ＿ｃｌｏｃｋの少なくとも１つの周期に対応するように構成される。調節範囲の下限（例えば、遅延線１２２の合計伝搬遅延の最小値、すなわち、Ａ＊τ）は、好ましくは、基準クロック信号が、Ｒｅｆ＿ｃｌｏｃｋの整数個の周期（すなわち、Ｔ＿ｒｅｆ、又は適用可能であれば、Ｔ＿ｒｅｆ／２）だけ遅延するようなものである。調節範囲の上限（例えば、遅延線１２２の合計伝搬遅延の最大値、すなわち、Ａ＊τ＋  Ａ＊Ｄ＊Δｔ）は好ましくは、下限とＴ＿ｒｅｆ（又は適用可能であれば、Ｔ＿ｒｅｆ／２）だけ異なる。システム１００の設計の間、パラメータＡ、τ、Ｄ、及びΔｔ、並びに基準クロック信号Ｒｅｆ＿ｃｌｏｃｋの周波数は、所望の下限及び上限が得られるように選択され得る。
【００９９】
いくつかの場合において、システム１００及び遅延線１２２の上記の好ましい特徴が得られるように、設計及び構成の間のこれらのパラメータを正確に決定することは困難であり得る。例えば、製造中における温度変換、又は不正確性がずれを生じ得る。結果的に、いくつかの場合において、タイミング回路１１８によってもたらされるデジタル−時間変換機能は、重複又は間隔を有し得る。「重複シナリオ」は、遅延線１２２、３２２、又は４２２が周期Ｔ＿ｒｅｆ（又はＴ＿ｒｅｆ／２）よりも大きいときに生じ得る。Ｗ＿ｔｘと、Ｗ＿ｒｅｆとの間における同じ遅延（式１における「Ｄｅｌａｙ」）はしたがって、異なるＴｘ＿ｃｏａｒｓｅ及びＲｘ＿ｃｏａｒｓｅの異なる設定に関して得られてもよい。これは余計なデータポイント、及びより長い測定時間を生じ得る。逆に、「間隔シナリオ」は、遅延線１２２、３２２、又は４２２の動的範囲が、Ｔ＿ｒｅｆ（又はＴ＿ｒｅｆ／２）より小さいときに生じ得る。これは、タイミング回路１１８によってもたらされるデジタル−時間変換機能が、未知の幅の断絶を有するために、データポイントのロスを生じ得る。以下において、これに対処する実施形態が記載される。
【０１００】
遅延線のアナログ校正の実施形態が、図８を参照にして記載される。図８において、素子８１８〜８２６は、図１及び図２の素子１１８〜１２６に対応する。コントローラ８２０は、校正モード中において、第１動作状態に入り（校正の第１状態）、遅延線８２２の各切り替え可能な遅延素子を、各遅延素子が第１伝搬遅延を呈する、対応する第１状態に設定するように構成されている。特に、各遅延素子の第１状態は、遅延素子がその最小伝搬遅延（例えば、上記と一致してτであり得る）を呈する状態であり得る。コントローラ８２０は、基準クロック信号Ｒｅｆ＿ｃｌｏｃｋの１つ以上の周期、又は半周期の間、各素子の第１伝搬遅延は、遅延線８２２の合計伝搬遅延が、整数個のＲｅｆ＿ｃｌｏｃｋの周期Ｉ１（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応するまで、各遅延素子の第１伝搬遅延を微調整するように更に構成されている。
【０１０１】
コントローラ８２０は、第２動作状態に入り（校正の第２状態）、各切り替え可能な遅延素子を、各遅延素子が第２伝搬遅延を呈する、対応する第２状態に設定するように更に構成されている。特に、各遅延素子の第２状態は、遅延素子がその最大伝搬遅延（例えば、上記と一致してτ＋Ｄ＊Δｔであり得る）、又は少なくとも、遅延素子の第１伝搬遅延よりも大きな伝搬遅延を呈する状態であり得る。コントローラ８２０は、１つ以上のＲｅｆ＿ｃｌｏｃｋの周期、又は半周期の間に、遅延線８２２の合計伝搬遅延がＲｅｆ＿ｃｌｏｃｋの整数個の周期Ｉ２（Ｉ２＞Ｉ１、好ましくはＩ２＝Ｉ１＋１）（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応するまで、各遅延素子の第２伝搬遅延（例えば、上記と対応してΔｔを微調整することを含み得る）を微調整するように更に構成されている。校正が完了して、コントローラ８２０は、測定モードに従って動作開始し得る。換言すれば、この校正により遅延線８２２の伝搬遅延は、Ｒｅｆ＿ｃｌｏｃｋのＩ１周期、又は半周期に微調整されてもよく、遅延線８２２の第２合計伝搬遅延は、Ｒｅｆ＿ｃｌｏｃｋのＩ２周期、又は半周期と対応するように微調整され得る。
【０１０２】
図８に例示されるように、コントローラ８２０は、位相比較器８４０を含む。位相比較器８４０は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を決定するように構成されている。位相比較器８４０は、それぞれの入力部及び出力部において、判定された位相差を表す、Ｒｅｆ＿ｃｌｏｃｋ及びＤｅｌａｙ＿ｒｅｆを受信し得る。Ｒｅｆ＿ｃｌｏｃｋがＤｅｌａｙ＿ｒｅｆよりも遅れる場合、位相比較器８４０は、正の位相差を判定してもよく、Ｒｅｆ＿ｃｌｏｃｋがＤｅｌａｙ＿ｒｅｆよりも早い場合、位相比較器は、負の位相差を判定するが、逆の機能もまた可能である。位相比較例８４０は、判定された位相差と比例する電圧を備える（場合により、ローパスフィルターされた）信号を出力するように構成された、アナログ位相比較器、デジタル位相比較器、又は位相周波数検出器であり得る。更なる実施例において、位相比較器８４０は、１つ以上のＲｅｆ＿ｃｌｏｃｋの周期の間に、Ｒｅｆ＿ｃｌｏｃｋ及びＤｅｌａｙ＿ｒｅｆをサンプリングするための（遅延線８２２の各遅延素子の伝搬遅延を一定に維持しながら）サンプリング回路を含み、サンプリングされたクロック信号の間の位相差を計算し得る。計算された位相差は、デジタル−アナログコンバータを使用して、対応するアナログ信号に変換され、その後位相比較器８４０によって出力されてもよい。
【０１０３】
別の実施形態において、遅延線８２２の入力部は、トリガー回路８２４の出力部に接続され、タイミング回路８１８は、トリガー回路８２４と並列に構成された信号経路を含んでもよく、校正モードにおいて、Ｒｅｆ＿ｃｌｏｃｋが、トリガー回路８２４をバイパスするのを可能にする。信号経路は例えば、測定モード中においてコントローラ８２０によって開かれ、校正モード中においてコントローラ８２０によって閉じられ得る、スイッチを含み得る。
【０１０４】
図８に戻り、コントローラ８２０は、第１制御信号ｖ＿ｏｆｆｓｅｔを出力するように構成された第１の制御された電源８４２、及び第２制御信号ｖ＿ｓｌｏｐｅを出力するように構成された第２の制御された電源８４４を含む。遅延線８２２は、コントローラ８２０からＶ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅを受信するための、対応する入力を含む。以下に詳細に記載されるようにｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅは、遅延線８２２の合計伝搬遅延を微調整するために使用され得る。図８において、位相比較器８４０は、電源８４２及び８４４の両方に接続されている。しかしながら、電源８４２に接続された出力部を有する位相比較器と、電源８４４に接続された出力部を有する第２位相比較器を提供することが同等に可能である。電源８４２は、第１モード及び第２モードで動作し得る。第１モードにおいて、電源８４２は、ｖ＿ｏｆｆｓｅｔの出力電圧を一定に維持するように構成されている。第２モードにおいて、電源８４２は、位相比較器８４０から受信される信号の電圧に基づき、ｖ＿ｏｆｆｓｅｔの出力電圧を変えるように構成されている。制御された電源８４４は、電源８４２と同様の方法であるが、ｖ＿ｏｆｆｓｅｔではなくｖ＿ｓｌｏｐｅと関連して構成される。
【０１０５】
位相比較器８４０は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相と比例する電圧を出力するように構成されるのではなく、位相差が正であるときは第１の規定の信号を、位相差が負であるときは第２の規定の信号を、位相差がゼロであるとき（又はゼロからのずれが閾値未満であるとき）は第３の規定の信号を出力するように構成されてもよい。規定の信号は例えば、異なる、規定のＤＣ電圧を呈することがある。制御された電源８４２は、チャージポンプ及びサンプルホールド回路を含んでもよい。チャージポンプの入力部は、位相比較器８４０の出力部と接続されてもよい。チャージポンプの出力部は、サンプルホールド回路に接続されてもよい。チャージポンプは、第１の規定の信号の受信に応答して減少する電圧と、第２の規定の信号の受信に応答して増加する電圧と、第３の規定の信号の受信に応答して一定の電圧を出力するように構成されてもよい。第１モードにおいて、サンプルホールド回路は、ある電圧でｖ＿ｏｆｆｓｅｔを出力し、これはチャージポンプから受信した信号の電圧を追跡する。第２モードにおいて、サンプルホールド回路は、チャージポンプから受信した信号の電圧を追跡を中止し、ｖ＿ｏｆｆｓｅｔの出力電圧を一定に維持する。電源８４４は、ｖ＿ｓｌｏｐｅに対して対応する方法で構成されてもよい。
【０１０６】
トリガー回路８２４及び８２６が、クロック信号の立ち上がり又は立ち下がりエッジの数を数える（したがって、クロック信号の周期数を実質的に数える）ように構成されている場合、電源８４２、及び電源８４４は、その第２モードにおいて、ｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅの電圧をそれぞれ制御し、０°（又はゼロからのずれが閾値よりも小さい）と対応するＲｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を達成するように構成され得る。電源８４２、及び８４４は例えば、位相検出器８４０から受信した信号の電圧レベルを判定して、正の位相差を示す電圧レベルの判定に応答して、ｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅの電圧をそれぞれ低減し、負の位相差を示す電圧レベルの判定に応答してｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅの電圧をそれぞれ増加させるように構成されてもよい。
【０１０７】
あるいは、トリガー回路８２４及び８２６が、クロック信号の立ち上がり又は立ち下がりエッジの両方を数える（したがって、クロック信号の周期数を実質的に数える）ように構成されている場合、電源８４２は、その第２モードにおいて、ｖ＿ｏｆｆｓｅｔを制御し、０°（又はゼロからのずれが閾値よりも小さい）と対応するＲｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を達成するように構成され得る。電源８４４は、その第２モードにおいて、１８０°（例えば、１８０°からのずれが閾値よりも小さい）に対応する、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を達成するように、ｖ＿ｓｌｏｐｅの電圧を変更するように構成されてもよい。あるいは、電源８４２は、１８０°と対応する位相差を達成するように、ｖ＿ｏｆｆｓｅｔの電圧を変更するように構成され、電源８４４は、０°に対応する位相差を達成するようにｖ＿ｓｌｏｐｅの電圧を変更するように構成され得る。他のバリエーションも可能である。例えば、位相比較器８４０は、校正の第１段階において、ゼロからの位相差のずれを表す信号を出力するように構成され、校正の第２段階において、１８０°からの位相差のずれを表す信号を出力するように構成される、又はその逆であり得る。
【０１０８】
コントローラ８２０は、校正モードの間に、コントローラ８２０の動作を制御するように構成された、校正制御ブロックＣＣＢ８４６を更に含む。より具体的にはＣＣＢ８４６は、ｖ＿ｏｆｆｓｅｔ（第１動作状態において）又はｖ＿ｓｌｏｐｅ（第２動作状態において）が、位相比較器８４０によって決定される位相差に基づいて制御されるべきかどうかを制御するように構成される。第１動作状態において、ＣＣＢ８４６により、電源８４２が、その第２モードで動作し、電源８４４がその第１モードで動作してもよい。第２動作状態において、ＣＣＢ８４６により、電源８４２が、その第１モードで動作し、電源８４４がその第２モードで動作してもよい。電源８４２のモードは例えば、ＣＣＢ８４６により出力される、制御信号Ｃａｌ＿ｏｆｆｓｅｔによって制御されてもよい。同様に、電源８４４のモードは例えば、ＣＣＢ８４６により出力される、制御信号Ｃａｌ＿ｓｌｏｐｅによって制御されてもよい。Ｃａｌ＿ｏｆｆｓｅｔ及びＣａｌ＿ｓｌｏｐｅは例えば、デジタル制御信号であってもよく、第１信号レベルにより電源８４２及び８４４はそれぞれその第１モードで動作し、第２信号レベルにより電源８４２及び８４４はそれぞれその第２モードで動作する。
【０１０９】
コントローラ８２０は、図２に関連して記載される対応する機能を有する制御信号Ｒｘ＿ｆｉｎｅ、Ｒｘ＿ｃｏａｒｓｅ、及びＴｘ＿ｃｏａｒｓｅを決定及び出力するように構成された演算ユニット８４８を更に含み得る。コントローラ８２０の第１動作状態に入ることに応答して、演算ユニット８４８は、制御信号Ｒｘ＿ｆｉｎｅを出力するように構成され、遅延線８２２の各切り替え可能な遅延素子は、第１動作状態の持続時間にわたり各第１状態に設定される。コントローラ８２０の第２動作状態に入ることに応答して、演算ユニット８４８は、制御信号Ｒｘ＿ｆｉｎｅを出力するように構成され、遅延線８２２の各切り替え可能な遅延素子は、第２動作状態の持続時間にわたり各第２状態に設定される。校正モードにおいてＣＣＢ８４６は例えば、演算ユニット８４８に第１の所定の信号（例えば、第１規定電圧を有する信号）を提供して、第１動作状態に入ることを示し、第２所定信号（例えば、第２の規定の信号）をもたらして、第２動作状態に入ることを示しエル。有利なことに、校正モードの間、演算ユニット８４８は、リセット信号Ｒｅｓｅｔをトリガー回路８２４及び８２６に出力し、これによりこれらのカウンターがリセットされ、かつトリガー回路８２４及び８２６が、校正の間いずれの受信したクロック信号にも応答しなくさせる。
【０１１０】
校正の第１及び第２段階が完了するときを判定するために、コントローラ８２０は、ロック検出を行うことができる。例えば、図８に例示されるように、位相比較器８４０は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間位相差が所定の閾値を下回るのに応答して、ロック検出信号ＬＤをＣＣＢ８４６に送信するように構成されてもよい。校正モード中において最初にロック検出信号ＬＤを受信することに応答して、ＣＣＢ８４６が、コントローラ８２０を第１動作状態から第２動作状態へと遷移させることができる。校正モード中において二度目にロック検出信号ＬＤを受信することに応答して、ＣＣＢ８４６が、コントローラ８２０に校正モードを終了させて、測定モードに入らせることができる。ロック検出は、しかしながら、ＣＣＢ８４６内で直接実行されてもよい。ＣＣＢ８４６は例えば、それぞれ電源８４６、及び８４４による出力として、位相比較器８４０の出力、又はｖ＿ｏｆｆｓｅｔ（すなわち、第１動作状態）、及びｖ＿ｓｌｏｐｅ（すなわち、第２動作状態）の発振の振幅をモニタリングするように構成されてもよい。
【０１１１】
一実施形態により、遅延線８２２は、遅延線３２２と同じ方法で実現されるが、コントローラ８２０から制御信号ｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅを受信するために、対応する入力部が追加されてもよい。各バラクタ３８０の制御端子は、遅延線８２２のｖ＿ｏｆｆｓｅｔ入力部に接続されてもよく、ｖ＿ｏｆｆｓｅｔの電圧は、バラクタ３８０の静電容量を微調整し、したがって、各遅延素子の第１伝搬遅延（例えば、これは上記と一致して、τであり得る）を微調整してもよい。各遅延素子の可変容量性負荷３７０の各バラクタの制御端子は、遅延線８２２のｖ＿ｓｌｏｐｅ入力部に接続されてもよく、ｖ＿ｓｌｏｐｅの電圧は、可変容量性負荷３７０の全てのバラクタの静電容量を微調整し、したがって、各遅延素子の第２伝搬遅延（例えば、これは上記と一致して、τ＋Ｄ＊Δｔであり得る）を微調整してもよい。第１動作状態において、コントローラ８２０は、各遅延素子の各可変容量負荷３７０のスイッチを開いてもよい（例えば、制御信号Ｒｘ＿ｆｉｎｅを使用する）。コントローラ８２０の電源８４２はその後、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相関係が達成されるまで、ｖ＿ｏｆｆｓｅｔの電圧を制御することによって各遅延素子の第１伝搬遅延を微調整してもよい。第２動作状態において、コントローラ８２０は、各遅延素子の各可変容量負荷３７０のスイッチを閉じてもよい（例えば、制御信号Ｒｘ＿ｆｉｎｅを使用する）。コントローラ８２０の電源８４４はその後、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相関係が達成されるまで、ｖ＿ｓｌｏｐｅの電圧を制御することによって各遅延素子の第２伝搬遅延を微調整してもよい。
【０１１２】
別の実施形態において、遅延線８２２の各遅延素子は、バラクタ３８０を含む必要はない。代わりに遅延線８２２は、インバータ３６０と同様のインバータ（又は他のなんらかの種類の論理回路素子）、及びインバータの出力部と接続されたバラクタ（バラクタ３８０と同様）を含む追加的な遅延素子を含んでもよい。追加的な遅延素子のバラクタの制御端子は、遅延線８２２のｖ＿ｏｆｆｓｅｔ入力部に接続されてもよく、バラクタの静電容量、及び追加的遅延素子の伝搬遅延は、ｖ＿ｏｆｆｓｅｔを制御することによって微調整することができる。校正の開始に応答して、コントローラ８２０は、第１動作状態に入り、上記のように各可変容量正負荷３７０のスイッチを開いてもよい。コントローラ８２０の電源８４２はその後、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相関係が達成されるまで、ｖ＿ｏｆｆｓｅｔの電圧を制御することによって追加的な遅延素子のバラクタの静電容量を微調整してもよい。コントローラ８２０はその後、前の段落に記載される第２動作状態に従って進められてもよい。
【０１１３】
一実施形態により、遅延線８２２は、遅延線４２２と同じ方法で実現されるが、コントローラ８２０から制御信号ｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅを受信するために、対応する制御端子（すなわち、入力部）が追加されてもよい。上記の遅延線３２２の校正の説明は、本実施形態にも適宜適用される。しかしながら、バラクタの静電容量の微調整の代わりに、ｖ＿ｏｆｆｓｅｔは、各遅延素子のトランジスタ４８０ａ及び４８０ｂによって制限された電流を微調整してもよく、ｖ＿ｓｌｏｐｅは、各遅延素子のトランジスタ４７０ａ、及び４７０ｂによって制限された電流を微調整してもよい（すなわち、電流は、トランジスタ４７０ａ及び４７０ｂの関連するスイッチが閉じられたときに制限される電流）。
【０１１４】
上記の実施形態のいずれかに従って遅延線８２２を校正することによって、段階サイズΔｔの正確な制御が可能である。短く、かつ適切に規定されたΔｔは、とりわけ、物体への距離の非常に正確な推定を可能にする。遅延線８２２の段階サイズΔｔ（及びしたがって、タイミング回路８１８によって提供されるデジタル−タイミング変換機能の段階サイズ）の推定は、Ｔ＿ｒｅｆ／（Ａ＊Ｄ）又はＴ＿ｒｅｆ／（Ａ＊Ｄ＊２）として得られる。より一般的に段階サイズは、Ｔ＿ｒｅｆ、又は
Ｔ＿ｒｅｆ／２を、遅延線８２２の伝搬遅延が変更され得る段階の合計数で割ることによって決定され得る。更に、校正は、遅延線８２２の動的範囲と、周期時間Ｔ＿ｒｅｆ、又はＴ＿ｒｅｆ／２との間の差が最小化され得るために、送信されるウェーブレットと基準ウェーブレットとの間の遅延の制御の直線性が改善され、タイミング回路８１８によって提供されるデジタル−時間変換機能が改善されることを可能にする。
【０１１５】
上記の実施形態においてコントローラ８２０は、第１動作状態において、遅延線８２２の各遅延素子の各可変容量性負荷３７０の各スイッチを開き（又は各トランジスタ４７０ａ、４７０ｂと関連する各スイッチを閉じる）、第２動作状態において、各可変容量性負荷３７０の各スイッチを閉じ（又は各トランジスタ４７０ａ、４７０ｂと関連する各スイッチを開く）、よって遅延線８２２の合計伝搬遅延がＩ１＊Ｔ＿ｒｅｆとＩ２＊Ｔ＿ｒｅｆ（又はＩ１＊Ｔ＿ｒｅｆ／２と、Ｉ２＊Ｔｒｅｆ／２）との間で調節され得る段階の数を最大化し、したがって段階サイズを最小化するように、有利に構成される。しかしながら、特定の用途において最小の段階サイズが重要ではないとき、第１及び第２動作状態中において、アナログ校正の原理から逸脱することなく、遅延素子のスイッチのサブセットのみを開閉することが原則的に可能である。
【０１１６】
上記において、制御信号ｖ＿ｏｆｆｓｅｔ及びｖ＿ｓｌｏｐｅは、アナログ制御信号として記載されている。しかしながら、別の実現例も可能である。例えば、コントローラ８２０は、第１電源８４２、及び第２電源８４４を含む必要がない。代わりに、コントローラ８２０は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を表す信号を、遅延線８２２に直接出力してもよい。遅延線８２２は、上記の電源８４２、及び８４４と同じ機能を提供する回路を含み得る。コントローラ８２０は、バラクタ３７０又は３８０（又はトランジスタ４８０ａ若しくは４７０ａ、ｂ）が位相差に基づいて制御されるべきかどうかを遅延線８２２に示す（例えば、第１及び第２の規定電圧レベルを使用して）制御信号を更にもたらしてもよい。
【０１１７】
一実施形態により、重複又は間隔シナリオは、遅延線のデジタル校正と称され得るものを使用して対処することができる。遅延線のデジタル校正の実施形態が、図９を参照にして記載される。図９において、素子９１８〜９４０は、図８の素子８１８〜８４０に対応する。コントローラ９２０は、校正モードの間に、第１動作状態（校正の第１段階）に入り、遅延線９２２の切り替え可能な遅延素子の状態の第１設定を決定するように構成され、これによって、第１設定が、第１の整数個Ｉ１のＲｅｆ＿ｃｌｏｃｋの周期（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応する、遅延線９２２の合計伝搬遅延を生じる。コントローラ９２０は、第２動作状態（校正の第２段階）に入り、遅延線９２２の切り替え可能な遅延素子の状態の第２設定を決定するように更に構成され、これによって、第２設定が、第２の整数個Ｉ２のＲｅｆ＿ｃｌｏｃｋの周期（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応する、遅延線９２２の合計伝搬遅延を生じる（Ｉ２＞Ｉ１、好ましくはＩ２＝Ｉ１＋１）。
【０１１８】
上記と一致して、第１設定は、Ｒｘ＿ｆｉｎｅの第１の値又は構成と一致してもよく、第２設定は、Ｒｘ＿ｆｉｎｅの第２の値又は構成と対応してもよい。第１の値と第２の値との間でＲｘ＿ｆｉｎｅを変えることによって、遅延線９２２の合計伝搬遅延は、Ｉ１このＲｅｆ＿ｃｌｏｃｋの周期（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応する第１端点と、Ｉ２個のＲｅｆ＿ｃｌｏｃｋの周期（又はＲｅｆ＿ｃｌｏｃｋの半周期）と対応する第２端点との間で調節され得る。タイミング回路９１８によって提供されるデジタル−時間変換機能における重複又は間隔はしたがって、第１端点と第２端点との間で、かつこれを超えずにＲｘ＿ｆｉｎｅを変えることによって避けることができる。
【０１１９】
理解され得るように、上記に従う校正は、遅延線と組み合わせて使用される場合、特に効率がよい。この遅延線は、複数の異なる合計伝搬遅延をもとらす。この合計伝搬遅延は、最小合計伝搬遅延（例えば、これは先の説明と一致して、Ａ＊τであり得る）から最大合計伝搬遅延（例えば、これは先の説明と一致して、Ａ＊Ｄ＊Δｔであり得る）の範囲であり、同じサイズの（例えば、サイズΔｔ）複数の段階において、最小伝搬遅延と最大伝搬遅延との間で調節可能である。最小合計伝搬遅延は、Ｉ１＊Ｔ＿ｒｅｆ（又はＩ１＊Ｔ＿ｒｅｆ／２）より小さく、最大合計伝搬遅延は、Ｉ２＊Ｔ＿ｒｅｆ（又はＩ２＊Ｔ＿ｒｅｆ／２）より大きい。
【０１２０】
校正後、段階サイズΔｔの推定値が、Ｔ＿ｒｅｆ（又はＴ＿ｒｅｆ／２）を、遅延線９２２の合計伝搬遅延が、調節範囲の規定の第１端点と第２端点との間で調節され得る、段階の数で割ることによって得られてもよい。この推定の最大誤差はΔｔとなる。
【０１２１】
校正モードの第１（及び第２）動作状態において、コントローラ９２０は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を繰り返し判定し、規定の位相差のゼロからのずれが閾値未満となるまで、遅延線９２２の１つ以上の遅延素子の状態を変更するように有利に構成される。Ｒｅｆ＿ｃｌｏｃｋの半周期に関して構成する際、コントローラ９２０はその第１動作状態において、判定された位相差のゼロ（又は１８０°）からのずれが閾値未満となるまで、遅延線９２２の１つ以上の遅延素子の状態を変更し、その第２動作状態において、判定された位相差の１８０°（又はゼロ°）からのずれが閾値未満になるまで、遅延線の遅延素子の１つ以上の状態を変更することができる。位相差は、位相比較器８４０と同様の位相比較器９４０により判定される。
【０１２２】
電源８４２、及び８４４の代わりに、コントローラ９２０は、第１カウンター９４２、及び第２カウンター９４４を含む。電源９４２は、第１モード及び第２モードで動作し得る。第１カウンター９４２は、カウント変数Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を保存するレジスタを含む。第１カウンター９４２は、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの最新の保存された値を、コントローラ９２０の演算ユニット９４６に示す信号を出力するように構成されている。第１モードにおいて、第１カウンター９４２は、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの現在の値を維持するように構成されている。第２モードにおいて、第１カウンター９４２は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差に基づいてＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を増加又は低減させるように構成されている。第２カウンター９４４は、第１カウンター９４２と同様の方法で構成されるが、カウント変数Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐの値を保存するレジスタを含む。
【０１２３】
トリガー回路９２４及び９２６がクロック信号の立ち上がり又は立ち下がりエッジの数を数えるように構成される場合（したがって、クロック信号の周期の数を実質的に数える）、位相比較器９４０は、位相差が負であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第１の規定の信号を、位相差が正であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第２の規定の信号、及びゼロからの位相差が規定値未満であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第３の所定の信号を出力するように構成されてもよい。第１カウンター９４２がその第２モードにあるとき、第１カウンター９４２は、第１の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を増加させ、第２の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を低減させ、第３の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を維持することができる。第２カウンター９４４は、同様に動作し得るが、Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐと関連している。
【０１２４】
あるいは、トリガー回路９２４及び９２６が、クロック信号の立ち上がり及び立ち下がりエッジを数える（したがって、クロック信号の半周期の数を実質的に数える）ように構成され、位相比較器９４０は、校正の第１段階において、位相差が負であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第１規定信号、位相差が正であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第２の規定の信号、及び位相差のゼロからのずれが所定の閾値未満である、Ｒｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第３の規定の信号を出力し、校正の第２段階において、位相差が１８０°未満となるときに、Ｒｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第４の規定の信号、位相差が１８０°を超えるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）において第５の規定の信号、及び位相差の１８０°からのずれが規定の閾値未満であるＲｅｆ＿ｃｌｏｃｋの各周期（又は半周期）においてＲｅｆ＿ｃｌｏｃｋの各周期の第６の規定の信号を出力するように校正されている。第１カウンター９４２がその第２モードにあるとき、第１カウンター９４２は、第１の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を増加させ、第２の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を低減させ、第３の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔａｒｔの値を維持することができる。第２カウンター９４４がその第２モードにあるとき、第２カウンター９４４は、第４の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔｏｐの値を増加させ、第５の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔｏｐの値を低減させ、第６の規定の信号の受信に応答してＲｘ＿ｆｉｎｅ＿ｓｔｏｐの値を維持することができる。あるいは、対応する第２モードにあるとき、第２カウンター９４４は、第１〜第３の規定の信号に応答してもよく、第１カウンター９４２は、これらの対応する第２モードにあるときに、第４〜第６の規定の信号に応答してもよい。
【０１２５】
ＣＣＢ８４６と同様に、ＣＣＢ９４６は、校正モードの間に、コントローラ９２０の動作を制御するように構成されている。より具体的には、ＣＣＢ９４６は、カウンター９４２及び９４４が、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔ又はＲｘ＿ｆｉｎｅ＿ｓｔｏｐの値をそれぞれ更新すべきかどうかを制御するように構成されている。第１動作状態において、ＣＣＢ９４６により、第１カウンター９４２が、その第２モードで動作し、第２カウンター９４４がその第１モードで動作してもよい。第２動作状態において、ＣＣＢ９４６により、第２カウンター９４２が、その第1モードで動作し、第２カウンター９４４がその第２モードで動作してもよい。
【０１２６】
コントローラ９２０は、演算ユニット８４８と対応する演算ユニット９４８を更に含む。しかしながら、演算ユニット９４８は、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの最新の保存された値を表す信号を、カウンター９４２から受信するように更に構成されている。演算ユニット９４８は、Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐの最新の保存された値を表す信号を、第２カウンター９４４から受信するように更に構成されている。コントローラ９２０の第１動作状態に入ることに応答して、演算ユニット９４８は、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの現在の値に対応する制御信号Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔを出力し、これにより遅延線９２２の切り替え可能な遅延素子が、Ｒｘ＿ｆｉｎｅにより示される特定の設定に設定されるように、設定されている。第１動作状態において、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの値は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相関係が達成されるまで、増減する。Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの増減により、制御信号Ｒｘ＿ｆｉｎｅの対応する変化が生じ、遅延線９２２の切り替え可能な遅延素子の設定が変化する。コントローラ９２０の第２動作状態に入ることに応答して、演算ユニット９４８は、Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐの現在の値に対応する制御信号Ｒｘ＿ｆｉｎｅを出力するように構成されている。第２動作状態において、Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐの値は、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相関係が達成されるまで、増減する。Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐの増減により、制御信号Ｒｘ＿ｆｉｎｅの対応する変化が生じ、遅延線９２２の切り替え可能な遅延素子の設定が変化する。
【０１２７】
コントローラ８２０と同様に、コントローラ９２０は、構成の第１及び第２段階が完了するときを判定するために、ロック検出を実行することができる。最初に校正モードで動作するとき（例えば、システムの電源をオンにした後）、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔはゼロに初期化されてもよい。Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐは、Ｒｘ＿ｆｉｎｅの最大の利用可能な値に初期化されてもよい。あるいは、Ｒｘ＿ｆｉｎｅ＿ｓｔｏｐは、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔの決定の後に、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔと等しくなるように初期化されてもよく、その後（すなわち、第２動作状態の間）、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の所望の位相差が達成されるまで、増加されてもよい。構成が追加的な回数行われると、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔ及びＲｘ＿ｆｉｎｅは、その前に構成された値から開始してもよい。好ましくは、校正は、完了時にＲｘ＿ｆｉｎｅ＿ｓｔｏｐ＞Ｒｘ＿ｆｉｎｅとなるように行われる。
【０１２８】
一実施形態により、遅延線９２２は、遅延線３２２と同じ方法で実現れてもよい。遅延線９２２は、バラクタ３８０を含んでも含まなくてもよい。加えて、各可変容量性負荷３７０はバラクタの代わりに、一定の静電容量を有するコンデンサを含んでもよい。第１動作状態において、コントローラ９２０は、可変容量性負荷３７０の第１の数の（好ましくは全て）のバラクタを、関連するインバータ３６０の出力部から切断してもよい。コントローラ９２０はその後遅延線９２２の接続されたバラクタの数を、遅延線９２２の合計伝搬遅延がＩ１＊Ｔ＿ｒｅｆ（又は代替的にＩ１＊Ｔ＿ｒｅｆ／２）と対応するまで、（例えば、増加させる）変更してもよい。遅延線９２２の生じる設定は、第１設定を形成する。コントローラ９２０は、その後、第２動作状態において、第１動作状態中に決定された第１設定から開始し、可変容量性負荷３７０の接続されたバラクタの数を、遅延線９２２の合計伝搬遅延が、Ｉ２＊Ｔ＿ｒｅｆ（又はＩ２＊Ｔ＿ｒｅｆ／２）に対応するまで（例えば、増加させる）変更してもよい。
【０１２９】
一実施形態において、遅延線１２２は、遅延線４２２と同じ方法で実現されてもよい。各遅延素子のトランジスタ４７０ａ、４７０ｂ、及び４８ａ、４８０ｂは、微調整可能な制限電流を有しても、有さなくてもよい。前の段落の説明は、本実施形態に適宜適用される。しかしながら、接続されるバラクタの数を変える代わりに、接続されるトランジスタ４７０ａ、４７０ｂの数が変えられ得る。
【０１３０】
一実施形態により、コントローラ（例えば、コントローラ１２０、８２０、９２０）は、Ｒｘ＿ｆｉｎｅ＝０（例えば、アナログ校正において）、又はＲｘ＿ｆｉｎｅ＝Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔ（例えば、デジタル校正において）において生じる遅延のＡ＊τ伝搬遅延を推定するように校正されてもよい。伝搬遅延Ａ＊τは例えば、Ｄｅｌａｙがゼロに等しいときに、Ｔｘ＿ｔｒｉｇｇとＲｘ＿ｔｒｉｇｇとの間にゼロ位相差（あるいは、Ｔ＿ｒｅｆ／２において１８０°）を生じる回数にＴｘ＿ｃｏａｒｓｅを設定することによって推定してもよい。例えば、校正が完了した後に、測定が行われてもよい。Ｒｘ＿ｆｉｎｅ＝０、又はＲｘ＿ｆｉｎｅ＝Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔに関して生じる合計伝搬遅延の値の情報は、物体への絶対距離の推定を可能にし得る。システム１００の前の説明を参照し、この実施形態は例えば、Ａ＊τの値が未知であるか、Ａ＊τの校正される値が、Ｒｅｆ＿ｃｌｏｃｋの整数個Ｉ１の周期又は半周期に関連付けられるのを可能にする程度まで既知ではない場合に使用され得る。
【０１３１】
更なる実施形態により、アナログ校正は、デジタル校正と組み合わせられてもよい。例えば、コントローラは、ｖ＿ｏｆｆｓｅｔを制御することにより（例えば、図８に関連して記載された電源８４２を使用して）遅延線の最小合計伝搬遅延のアナログ校正を実行し、かつＲｘ＿ｆｉｎｅ＿ｓｔｏｐを決定することにより（例えば、図９に関連して記載された電源９４４を使用して）遅延線の最大合計伝搬遅延のデジタル校正を実行するように校正されてもよい。逆に、コントローラは、Ｒｘ＿ｆｉｎｅ＿ｓｔａｒｔを決定することにより（例えば、図９に関連して記載された電源９４２を使用して）遅延線の最小合計伝搬遅延のデジタル校正を実行し、かつｖ＿ｓｌｏｐｅを制御することにより（例えば、図８に関連して記載された電源８４２を使用して）遅延線の最大合計伝搬遅延のアナログ校正を実行するように校正されてもよい。
【０１３２】
図１０に例示される一実施形態により（要素１０１８〜１０４０及び１０４８は、図８の要素８１８〜８４０、及び８４８、並びに図９の９１８〜９４０、及び９４８と対応する）コントローラ１０２０は、基準ウェーブレットと受信されたウェーブレットとの間の各相関に関し、Ｒｅｆ＿ｃｌｏｃｋとＤｅｌａｙ＿ｒｅｆとの間の位相差を決定及び記録するように校正され得る。この実施形態により、遅延線１０２２は好ましくは、タイミング回路１０１８のデジタル−時間変換関数において上記の重複を生じる調節範囲を示すように設計されている。Ｒｘ＿ｆｉｎｅの関連する値は、Ｒｘ＿ｆｉｎｅの関数として、位相差にゼロ交差を設けることによって、後処理の間に決定されてもよい。図１０に例示されるように、コントローラ１０２０は、位相比較器１０４０の出力信号（これは、図８及び９に関連して記載されたように決定された位相差を表し得る）をデジタル化するように校正された、ＡＤＣ１０５０を含み得る。ＡＤＣ１０５０は、トリガー信号ＡＤＣ＿ｔｒｉｇｇによってトリガーされ得る。受信されたウェーブレットと基準ウェーブレットとの間の複数の相関から生じる相関のセットと共に、デジタル化した位相差が保存されてもよい。Ｒｘ＿ｆｉｎｅの範囲はその後、位相差が、Ｔｘ＿ｃｏａｒｓｅ及びＲｘ＿ｃｏａｒｓｅの１つ以上の設定のための最小値をとるための、Ｒｘ＿ｆｉｎｅ値を特定することによって決定される。これは、Ｒｘ＿ｆｉｎｅの決定される範囲と対応する相関データのセットが判定されるのを可能にし、決定された範囲外のＲｘ＿ｆｉｎｅ値の相関データは破棄されてもよい。２つのゼロ交差の間のＲｘ＿ｆｉｎｅ点の数を数えることにより、Δｔ段階サイズを推定することが可能である。
【０１３３】
当業者により理解されるように、図面に関連して、いくつかの機能が、概略的なブロック又は要素と関連して、又はこれにより実施されるものとして記載されてきたが、本発明の概念は、ブロック又は要素のこれらの特定の構成に制限されないものとする。当業者によって理解されるように、別様に明示的に記載されない限り、上記の回路素子及び構成要素のそれぞれ（例えば、トリガー回路１２４、１２６、８２４、８２６、９２４、９２６、１０２４、１０２６、コントローラ１２０、８２０、９２０、１０２０、及びその素子、例えば、演算ユニット８４８、９４８、１０４８、位相比較器８４０、９４０、１０４０、校正制御ユニット８４６、９４６など）は、電子回路、１つ以上のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）などを使用して実行することができ、要素又は構成要素の機能は、ハードウェア記述言語（ＨＤＬ）を使用して実施されてもよい。コントローラ１２０、８２０、９２０、及び１０２０の機能の少なくとも一部が、ソフトウェア命令において実施されてもよく、マイクロプロセッサなどが、ソフトウェア命令を実行することによってコントローラの動作を制御してもよいことが更に想到される。このようなコントローラは例えば、Ｒｘ＿ｆｉｎｅ、Ｒｘ＿ｃｏａｒｓｅ、Ｔｘ＿ｃｏａｒｓｅなどのパラメータを表す値を、対応するタイミング回路に提供され得る制御信号に変換するためのデジタルーアナログコンバータを含み得る。
【０１３４】
上記において、限られた数の実施例を参照して発明概念が主として記載されている。しかしながら、当業者により容易に理解されるように、上記で開示される実施例以外のその他の実施例は、添付の請求項により定義されたような、発明概念の範囲内で同様に可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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