(57)【特許請求の範囲】
【請求項１】
差動入力段と、出力増幅段と、第１乃至第Ｎ（Ｎは１以上の正の整数）の入力端子と、出力信号を出力する出力端子と、を含む出力回路を有する半導体装置であって、
前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、
前記差動入力段は、
前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方を介して前記第１のノードに流す電流出力部と、を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方を介して前記第３のノードに流す電流出力部と、を含む第２のカレントミラーと、
前記第２のノードと前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のノードと前記第３のノードとの間に接続された第２の浮遊電流源回路と、を含み、
前記出力増幅段は、
第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、
前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、
前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して、これを前記第３のノードに流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して、これを前記第１のノードに流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断することを特徴とする半導体装置。
【請求項２】
前記増幅加速回路は、
前記第１の出力ノードと前記第４の電源端子との間に接続された第１導電型の第１の電
流制御トランジスタと、
前記第２の出力ノードと前記第３の電源端子との間に接続された第２導電型の第２の電流制御トランジスタと、
前記第１乃至第Ｎの入力信号各々の電圧と前記出力信号の電圧との大小比較結果に夫々対応した各電流を合成した電流を、前記第３及び第４の電源端子の電圧を基準とする電圧に変換し、当該変換した電圧を有する信号を第１及び第２の出力端からそれぞれ出力する比較回路と、を備え、
前記第１及び第２の電流制御トランジスタ各々の制御端子は前記比較回路の前記第１及び第２の出力端にそれぞれ接続されており、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも高い場合には、前記比較回路の前記第１の出力端から出力された信号に応じて前記第１の電流制御トランジスタを活性化させて前記第１の電流制御トランジスタから送出された電流を前記第１の出力ノードから出力すると共に、前記比較回路の前記第２の出力端から出力された信号に応じて前記第２の電流制御トランジスタを非活性化させて前記第２の出力ノードからの電流出力を遮断し、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも低い場合には、前記比較回路の前記第２の出力端から出力された信号に応じて前記第２の電流制御トランジスタを活性化させて前記第２の電流制御トランジスタから送出された電流を前記第２の出力ノードから出力すると共に、前記比較回路の前記第１の出力端から出力された信号に応じて前記第１の電流制御トランジスタを非活性化させて前記第１の出力ノードからの電流出力を遮断し、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧と等しい場合には、前記比較回路の前記第１及び第２の出力端各々から出力された信号に応じて前記第１及び第２の電流制御トランジスタをともに非活性化させて前記第１及び第２の出力ノードからの電流出力をともに遮断することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、を備え、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点の電圧、或いは前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点の電圧を、前記第４の電源端子の電圧を基準とする電圧に変換した信号を前記第１の出力端から出力し、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の他方の接続点の電圧、或いは前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の他方の接続点の電圧を、前記第３の電源端子の電圧を基準とする電圧に変換した信号を前記第２の出力
端から出力することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、を備え、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点が前記第１の出力端を介して前記第１の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点が前記第２の出力端を介して前記第２の電流制御トランジスタの制御端子に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、
前記第３及び第４の電源端子間に直列形態で接続されている、前記第３の電源端子の電圧を基準とした電圧に応じた電流を出力する第２導電型の第３の電流制御トランジスタ、及び一端が前記第４の電源端子に接続されており他端に前記第３の電流制御トランジスタからの出力電流を受ける第１の負荷素子と、
前記第４及び第３の電源端子間に直列形態で接続されている、前記第４の電源端子の電圧を基準とした電圧に応じた電流を出力する第１導電型の第４の電流制御トランジスタ、及び一端が前記第４の電源端子に接続されており他端に前記第４の電流制御トランジスタからの出力電流を受ける第２の負荷素子と、を備え、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点が前記第３の電流制御トランジスタの制御端子に接続されており、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点が前記第４の電流制御トランジスタの制御端子に接続されており、
前記第１の負荷素子の他端が前記第１の出力端を介して前記第１の電流制御トランジスタの制御端子に接続されており、
前記第２の負荷素子の他端が前記第２の出力端を介して前記第２の電流制御トランジスタの制御端子に接続されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記増幅加速回路は、
前記第１の出力ノードと前記第４の電源端子との間に接続される第１導電型の第５の電流制御トランジスタと、
前記第２の出力ノードと前記第３の電源端子間に接続される第２導電型の第６の電流制御トランジスタと、を更に備え、
前記比較回路は、
第３及び第４の出力端と、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の他方の接続点が前記第３の出力端を介して前記第５の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の他方の接続点が前記第４の出力端を介して前記第６の電流制御トランジスタの制御端子に接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記増幅加速回路は、
電流を出力する第３及び第４の出力ノードと、
前記第３の出力ノードと前記第３の電源端子との間に接続された第２導電型の第３の電流制御トランジスタと、
前記第４の出力ノードと前記第４の電源端子との間に接続された第１導電型の第４の電流制御トランジスタとを更に備え、
前記比較回路は、前記第１乃至第Ｎの入力信号各々の電圧に対応した電流を合成した第１電流及び前記出力信号の電圧に対応した第２電流を、前記第４の電源端子の電圧を基準とした電圧に変換して得られた信号を前記第１の出力端及び第４の出力端から出力すると共に、前記第１及び第２電流を、前記第３の電源端子の電圧を基準とした電圧に変換して得られた信号を前記第２の出力端及び第３の出力端から出力し、
前記第１乃至第４の出力端は前記第１乃至第４の電流制御トランジスタの制御端子にそれぞれ接続されており、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも高い場合には、前記第１及び第３の出力端から出力した信号に応じて前記第１及び第３の電流制御トランジスタを活性化させることにより、前記第１の電流制御トランジスタから送出された電流を前記第１の出力ノードを介して前記第２のカレントミラーの前記電流出力部に流れる電流に加算しつつ、前記第３の電流制御トランジスタから送出された電流を前記第３の出力ノードを介して前記第２のカレントミラーの前記電流入力部に流れる電流に加算すると共に、前記第２及び第４の出力端から出力した信号に応じて前記第２及び第４の電流制御トランジスタを非活性化させて前記第２及び第４の出力ノードからの電流出力をともに遮断する一方、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも低い場合には、前記第２及び第４の出力端から出力した信号に応じて前記第２及び第４の電流制御トランジスタを活性化させることにより、前記第２の電流制御トランジスタから送出された電流を前記第２の出力ノードを介して前記第１のカレントミラーの前記電流出力部に流れる電流に加算しつつ、前記第４の電流制御トランジスタから送出された電流を前記第４の出力ノードを介して前記第１のカレントミラーの前記電流入力部に流れる電流に加算す
ると共に、前記第１及び第３の出力端から出力した信号に応じて前記第１及び第３の電流制御トランジスタを非活性化させて前記第１及び第３の出力ノードからの電流出力をともに遮断し、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧と等しい場合には、前記第１及至第４の出力端各々から出力された信号に応じて前記第１及至第４の電流制御トランジスタを非活性化させて前記第１及至第４の出力ノードからの電流出力を遮断することを特徴とする請求項２記載の半導体装置。
【請求項８】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対とを備え、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点が前記第１の出力端を介して前記第１の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点が前記第２の出力端を介して前記第２の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の他方の接続点が前記第３の出力端を介して前記第３の電流制御トランジスタの制御端子に接続されており、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の他方の接続点が前記第４の出力端を介して前記第４の電流制御トランジスタの制御端子に接続されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１のカレントミラーは、
前記第１の電源端子に夫々の第１端子が共通に接続され、制御端子同士が接続された第２導電型の第１段目のトランジスタ対と、
前記第１段目のトランジスタ対を為すトランジスタ各々の第２端子に夫々接続されている第５及び第６のノードと、
夫々の第１端子が前記第５のノード及び前記第６のノードに夫々接続されており、夫々の第２端子が前記第１のノード及び前記第２のノードに夫々接続されており、制御端子同士が接続されている第２導電型の第２段目のトランジスタ対と、を備え、
前記第２のノードに接続されている前記２段目のトランジスタ対の一方のトランジスタの第２端子が前記第１段目のトランジスタ対の制御端子に接続されていると共に、前記第１及び第２の共通線が前記第６及び第５のノードに夫々接続されており、
前記第２のカレントミラーは、
前記第２の電源端子に夫々の第１端子が共通に接続され、制御端子同士が接続された第１導電型の第１段目のトランジスタ対と、
前記第１導電型の第１段目のトランジスタ対を為すトランジスタ各々の第２端子に夫々
接続されている第７及び第８のノードと、
夫々の第１端子が前記第７のノード及び前記第８のノードに夫々接続されており、夫々の第２端子が前記第３のノード及び前記第４のノードに夫々接続されており、制御端子同士が接続されている第１導電型の第２段目のトランジスタ対と、を備え、
前記第４のノードに接続されている前記第１導電型の２段目のトランジスタ対の一方のトランジスタの第２端子が前記第１導電型の第１段目のトランジスタ対の制御端子に接続されていると共に、前記第３及び第４の共通線が前記第８及び第７のノードに夫々接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、を備え、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点の電圧、或いは前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点の電圧を、前記第４の電源端子の電圧を基準とする電圧に変換した信号を前記第１の出力端から出力し、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の他方の接続点の電圧、或いは前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の他方の接続点の電圧を、前記第３の電源端子の電圧を基準とする電圧に変換した信号を前記第２の出力端から出力し、
前記第１の出力ノードは前記第３のノード及び前記第７のノードのうちのいずれか一方に接続されていると共に、前記第２の出力ノードは前記第１のノード及び前記第５のノードのうちのいずれか一方に接続されており、
前記第１の出力端から出力された信号に応じて前記第１の電流制御トランジスタが送出した電流を前記第１の出力ノードを介して、前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に、
前記第２の出力端から出力された信号に応じて前記第２の電流制御トランジスタが送出した電流を前記第２の出力ノードを介して、前記第１のカレントミラーの前記電流出力部に流れる電流に加算することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は
複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、を備え、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点が前記第１の出力端を介して前記第１の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点が前記第２の出力端を介して前記第２の電流制御トランジスタの制御端子に接続されており、
前記第１の出力ノードは前記第３のノード及び前記第７のノードのうちのいずれか一方に接続されていると共に、前記第２の出力ノードは前記第１のノード及び前記第５のノードのうちのいずれか一方に接続されており、
前記第１の電流制御トランジスタが送出した電流を前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に、
前記第２の電流制御トランジスタが送出した電流を前記第１のカレントミラーの前記電流出力部に流れる電流に加算することを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記増幅加速回路は、
電流を出力する第３及び第４の出力ノードと、
前記第３の出力ノードと前記第３の電源端子との間に接続された第２導電型の第３の電流制御トランジスタと、
前記第４の出力ノードと前記第４の電源端子との間に接続された第１導電型の第４の電流制御トランジスタとを更に備え、
前記比較回路は、
前記第１乃至第Ｎの入力信号各々の電圧に対応した電流を合成した第１電流及び前記出力信号の電圧に対応した第２電流を、前記第４の電源端子の電圧を基準とした電圧に変換して得られた信号を前記第１の出力端及び第４の出力端から出力すると共に、前記第１及び第２電流を、前記第３の電源端子の電圧を基準とした電圧に変換して得られた信号を前記第２の出力端及び第３の出力端から出力し、
前記第１乃至第４の出力端は前記第１乃至第４の電流制御トランジスタの制御端子にそれぞれ接続されており、
前記第１の出力ノードは前記第３のノード及び前記第７のノードのうちのいずれか一方に接続されており、
前記第２の出力ノードは前記第１のノード及び前記第５のノードのうちのいずれか一方に接続されており、
前記第３の出力ノードは前記第４のノード及び前記第８のノードのうちのいずれか一方に接続されており、
前記第４の出力ノードは前記第２のノード及び前記第６のノードのうちのいずれか一方に接続されており、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも高い場合には、前記第１及び第３の出力端から出力した信号に応じて前記第１及び第３の電流制御トランジスタを活性化させて前記第１の電流制御トランジスタから送出された電流を前記第１の出力ノードを介して前記第３又は第７のノードに供給しつつ、前記第３の電流制御トランジスタから送出された電流を前記第３の出力ノードを介して前記第４又は第８のノ
ードに供給すると共に、前記第２及び第４の出力端から出力した信号に応じて前記第２及び第４の電流制御トランジスタを非活性化させることにより前記第２及び第４の出力ノードからの電流出力をともに遮断する一方、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧よりも低い場合には、前記第２及び第４の出力端から出力した信号に応じて前記第２及び第４の電流制御トランジスタを活性化させて前記第２の電流制御トランジスタから送出された電流を前記第２の出力ノードを介して前記第１又は第５のノードに供給しつつ、前記第４の電流制御トランジスタから送出された電流を前記第４の出力ノードを介して前記第２又は第６のノードに供給すると共に、前記第１及び第３の出力端から出力した信号に応じて前記第１及び第３の電流制御トランジスタを非活性化させることにより前記第１及び第３の出力ノードからの電流出力をともに遮断し、
前記第１乃至第Ｎの入力信号の前記加重平均電圧が前記出力信号の電圧と等しい場合には、前記第１及至第４の出力端各々から出力された信号に応じて前記第１及至第４の電流制御トランジスタを非活性化させて前記第１及至第４の出力ノードからの電流出力を遮断することを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記比較回路は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第５の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第６の共通線に流す第１導電型の第１乃至第Ｎの差動対と、
一端が第５の電源端子に接続されており、前記第１乃至第Ｎの差動対の各々を個別又は複数単位で駆動する少なくとも１つの第１の電流源と、
前記第３の電源端子と前記第５及び第６の共通線との間に接続される第１の負荷素子対と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第７の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第８の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動対と、
一端が第６の電源端子に接続されており、前記第（Ｎ＋１）乃至第（２Ｎ）の差動対の各々を個別又は複数単位で駆動する少なくとも１つの第２の電流源と、
前記第４の電源端子と前記第７及び第８の共通線との間に接続される第２の負荷素子対と、を備え、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の一方の接続点が前記第１の出力端を介して前記第１の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の一方の接続点が前記第２の出力端を介して前記第２の電流制御トランジスタの制御端子に接続されており、
前記第５及び第６の共通線と前記第１の負荷素子対との接続点対の他方の接続点が前記第３の出力端を介して前記第３の電流制御トランジスタの制御端子に接続されており、
前記第７及び第８の共通線と前記第２の負荷素子対との接続点対の他方の接続点が前記第４の出力端を介して前記第４の電流制御トランジスタの制御端子に接続されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１の浮遊電流源回路が、第１の定電流源を備え、
前記第２の浮遊電流源回路が、前記第１のノードと前記第３のノード間に接続されており、制御端子に第１のバイアス電圧を受ける第１導電型のトランジスタと、
前記第１のノード及び前記第３のノード間に接続されており、制御端子に第２のバイアス電圧を受ける第２導電型のトランジスタと、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
ｎ（ｎは２以上の整数）個のデータ線を有する表示部を映像信号に応じて駆動するデータドライバを含む半導体装置であって、
スタートパルス及びクロック信号に基づきラッチタイミング信号を生成するシフトレジスタと、
前記ラッチタイミング信号に応じて、前記映像信号によって表される画素毎の画素データ信号を所定数毎にラッチして出力するデータレジスタラッチと、
前記データレジスタラッチから出力されたｎ個の画素データ信号各々に対して信号レベルを増加するレベルシフト処理を施して得られたｎ個のレベルシフト画素データ信号を生成するレベルシフト回路群と、
前記レベルシフト画素データ信号の各々毎に、互いに異なる複数の参照電圧のうちから前記レベルシフト画素データ信号に対応したＮ（Ｎは１以上の整数）個の複数の参照電圧を選択し、選択した参照電圧に対応したＮ個の参照電圧信号を生成するデコーダ回路群と、
前記表示部のｎ個のデータ線に夫々対応して設けられたｎ個の出力回路を含み、前記出力回路の各々毎に、前記Ｎ個の参照電圧信号の加重平均電圧信号を増幅して得られた出力信号を生成して前記表示部の対応する前記データ線に供給する出力回路群と、を有し、
前記出力回路の各々は、
前記Ｎ個の参照電圧信号を第１乃至第Ｎの入力信号として受ける第１乃至第Ｎの入力端子と、前記出力信号を出力する出力端子と、
差動入力段と、出力増幅段と、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、
前記差動入力段は、
前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方を介して前記第１のノードに流す電流出力部と、を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方を介して前記第３のノードに流す電流出力部と、を含む第２のカレントミラーと、
前記第２のノードと前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のノードと前記第３のノードとの間に接続された第２の浮遊電流源回路と、を含み、
前記出力増幅段は、
第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続
された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、
前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して、これを前記第３のノードに流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して、これを前記第１のノードに流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断することを特徴とする半導体装置。
【請求項１６】
差動入力段と、出力増幅段と、第１乃至第Ｎ（Ｎは１以上の正の整数）の入力端子と、出力信号を出力する出力端子と、を含む出力回路を有する半導体装置であって、
前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、
前記差動入力段は、
前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、を含み、
前記出力増幅段は、
第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、
前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至
第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号のうちのＭ（Ｍは１〜Ｎの整数）個の入力信号
の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して前記第１のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断することを特徴とする半導体装置。
【請求項１７】
ｎ（ｎは２以上の整数）個のデータ線を有する表示部を映像信号に応じて駆動するデータドライバを含む半導体装置であって、
スタートパルス及びクロック信号に基づきラッチタイミング信号を生成するシフトレジスタと、
前記ラッチタイミング信号に応じて、前記映像信号によって表される画素毎の画素データ信号を所定数毎にラッチして出力するデータレジスタラッチと、
前記データレジスタラッチから出力されたｎ個の画素データ信号各々に対して信号レベルを増加するレベルシフト処理を施して得られたｎ個のレベルシフト画素データ信号を生成するレベルシフト回路群と、
前記レベルシフト画素データ信号の各々毎に、互いに異なる複数の参照電圧のうちから前記レベルシフト画素データ信号に対応したＮ（Ｎは１以上の整数）個の複数の参照電圧を選択し、選択した参照電圧に対応したＮ個の参照電圧信号を生成するデコーダ回路群と、
前記表示部のｎ個のデータ線に夫々対応して設けられたｎ個の出力回路を含み、前記出力回路の各々毎に、前記Ｎ個の参照電圧信号の加重平均電圧信号を増幅して得られた出力信号を生成して前記表示部の対応する前記データ線に供給する出力回路群と、を有し、
前記出力回路の各々は、
前記Ｎ個の参照電圧信号を第１乃至第Ｎの入力信号として受ける第１乃至第Ｎの入力端子と、前記出力信号を出力する出力端子と、
差動入力段と、出力増幅段と、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、
前記差動入力段は、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、
前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、
第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第１のカレントミラーと、
第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一
方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第２のカレントミラーと、
前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、
前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、を含み、
前記出力増幅段は、
第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、
第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、
電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号のうちのＭ（Ｍは１〜Ｎの整数）個の入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して前記第１のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断する前記増幅加速回路と、を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に負荷を駆動する電圧信号を出力する出力回路を含む半導体装置に関する。
【背景技術】
【０００２】
現在、表示装置として、アクティブマトリクス型の液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線に接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルのデータ線を駆動するデータドライバが搭載されている。
【０００３】
また近時、表示パネルの大画面化及び高解像度化に伴い、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバがデータ線を駆動する１画素あたりの駆動期間は短くなる傾向にある。ここで、データドライバは、映像信号にて示される輝度レベルに対応した入力信号に応じてデータ線の負荷容量を充電又は放電させることにより、当該入力信号を増幅した出力信号をデータ線に供給している。
【０００４】
よって、データ線の負荷容量が大きく且つ駆動期間が短くなると、入力映像信号のレベル推移に増幅動作が追従できなくなり、それに伴い出力信号に遅延が生じて、表示ムラ等の画質劣化を引き起す場合があった。
【０００５】
そこで、このような不具合を防止する為に、データドライバの出力回路内の差動増幅器に増幅加速回路を付加したデータドライバが提案されている（例えば特許文献１参照）。
【０００６】
当該増幅加速回路は、複数のデータ線に夫々対応した入力信号の平均電圧値と、実際に１つのデータ線に出力した出力信号の電圧値との大小比較結果に基づき、前記差動増幅器の出力増幅段のＰチャネル及びＮチャネル側各々のトランジスタのゲート電位を強制的に増加又は低下させる。これにより、充放電処理に費やされる時間を短縮化することが可能となるので、入力信号に対する増幅速度が増加して、入力信号のレベル遷移に追従した出力信号が得られるようになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１４−０７８８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記した増幅加速回路は、出力増幅段のＰチャネル及びＮチャネル側各々のトランジスタのゲート電位を変化させる為に、複数の入力信号の平均電圧値と出力信号の電圧値との差分に対応した電流を上記した差動増幅器の差動段の負荷回路をなすカレントミラーの入力部の電流に加算し、前記カレントミラー回路を介してトランジスタのゲートが接続されているラインに流すようにしている。しかし、差動増幅器の差動段の負荷回路をなすカレントミラーは、差動増幅器の出力電圧精度の高い構成では、高精度のミラー電流を実現するため、チャネル長に対するチャネル幅が小さくなる設計が好ましい。その場合、ミラー電流の変化に対する応答特性は低下する。よって、増幅加速回路の電流をカレントミラーの入力側で受ける構成では、入力信号のレベルが変化してからそのレベル変化がゲート電位に反映されるまでには時間が掛かるので、増幅速度の大幅な高速化を望むことができず、表示品質の低下を招く虞があった。
【０００９】
本発明は、高精度な出力電圧と、入力信号のレベル変化に追従した高速な増幅動作を行うことが可能な出力回路を含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、差動入力段と、出力増幅段と、第１乃至第Ｎ（Ｎは１以上の正の整数）の入力端子と、出力信号を出力する出力端子と、を含む出力回路を有する半導体装置であって、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、前記差動入力段は、前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方を介して前記第１のノードに流す電流出力部と、を含む第１のカレントミラーと、第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方を介して前記第３のノードに流す電流出力部と、を含む第２のカレントミラーと、前記第２のノードと前記第４のノードとの間に接続された第１の浮遊電流源回路と、前記第１のノードと前記第３のノードとの間に接続された第２の浮遊電流源回路と、を含み、前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して、これを前記第３のノードに流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して、これを前記第１のノードに流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断する。
【００１１】
また、本発明に係る半導体装置は、ｎ（ｎは２以上の整数）個のデータ線を有する表示部を映像信号に応じて駆動するデータドライバを含む半導体装置であって、スタートパルス及びクロック信号に基づきラッチタイミング信号を生成するシフトレジスタと、前記ラッチタイミング信号に応じて、前記映像信号によって表される画素毎の画素データ信号を所定数毎にラッチして出力するデータレジスタラッチと、前記データレジスタラッチから出力されたｎ個の画素データ信号各々に対して信号レベルを増加するレベルシフト処理を施して得られたｎ個のレベルシフト画素データ信号を生成するレベルシフト回路群と、前記レベルシフト画素データ信号の各々毎に、互いに異なる複数の参照電圧のうちから前記レベルシフト画素データ信号に対応したＮ（Ｎは１以上の整数）個の複数の参照電圧を選択し、選択した参照電圧に対応したＮ個の参照電圧信号を生成するデコーダ回路群と、前記表示部のｎ個のデータ線に夫々対応して設けられたｎ個の出力回路を含み、前記出力回路の各々毎に、前記Ｎ個の参照電圧信号の加重平均電圧信号を増幅して得られた出力信号を生成して前記表示部の対応する前記データ線に供給する出力回路群と、を有し、前記出力回路の各々は、前記Ｎ個の参照電圧信号を第１乃至第Ｎの入力信号として受ける第１乃至第Ｎの入力端子と、前記出力信号を出力する出力端子と、差動入力段と、出力増幅段と、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、前記差動入力段は、前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方を介して前記第１のノードに流す電流出力部と、を含む第１のカレントミラーと、第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方を介して前記第３のノードに流す電流出力部と、を含む第２のカレントミラーと、前記第２のノードと前記第４のノードとの間に接続された第１の浮遊電流源回路と、前記第１のノードと前記第３のノードとの間に接続された第２の浮遊電流源回路と、を含み、前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して、これを前記第３のノードに流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して、これを前記第１のノードに流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断する。
また、本発明に係る半導体装置は、差動入力段と、出力増幅段と、第１乃至第Ｎ（Ｎは１以上の正の整数）の入力端子と、出力信号を出力する出力端子と、を含む出力回路を有する半導体装置であって、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、
前記差動入力段は、前記第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第１のカレントミラーと、第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第２のカレントミラーと、前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、を含み、前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、前記増幅加速回路は、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号のうちのＭ（Ｍは１〜Ｎの整数）個の入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して前記第１のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断する。
また、本発明に係る半導体装置は、ｎ（ｎは２以上の整数）個のデータ線を有する表示部を映像信号に応じて駆動するデータドライバを含む半導体装置であって、スタートパルス及びクロック信号に基づきラッチタイミング信号を生成するシフトレジスタと、前記ラッチタイミング信号に応じて、前記映像信号によって表される画素毎の画素データ信号を所定数毎にラッチして出力するデータレジスタラッチと、前記データレジスタラッチから出力されたｎ個の画素データ信号各々に対して信号レベルを増加するレベルシフト処理を施して得られたｎ個のレベルシフト画素データ信号を生成するレベルシフト回路群と、前記レベルシフト画素データ信号の各々毎に、互いに異なる複数の参照電圧のうちから前記レベルシフト画素データ信号に対応したＮ（Ｎは１以上の整数）個の複数の参照電圧を選択し、選択した参照電圧に対応したＮ個の参照電圧信号を生成するデコーダ回路群と、前記表示部のｎ個のデータ線に夫々対応して設けられたｎ個の出力回路を含み、前記出力回路の各々毎に、前記Ｎ個の参照電圧信号の加重平均電圧信号を増幅して得られた出力信号を生成して前記表示部の対応する前記データ線に供給する出力回路群と、を有し、前記出力回路の各々は、前記Ｎ個の参照電圧信号を第１乃至第Ｎの入力信号として受ける第１乃至第Ｎの入力端子と、前記出力信号を出力する出力端子と、差動入力段と、出力増幅段と、前記出力増幅段の増幅動作を加速させる増幅加速回路を有し、前記差動入力段は、前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第１乃至第Ｎの電流対を生成し前記第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に前記第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す第１導電型の第１乃至第Ｎの差動段と、前記第１乃至第Ｎの入力信号の夫々と前記出力信号との差分に夫々対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し前記電流対各々の一方の電流を第３の共通線に流すと共に前記第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段と、第１の電源端子と第１及び第２のノードとの間に接続され、一端が前記第１及び第２の共通線にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対を含み、前記第１の共通線及び前記第２のノードに流れる電流に応じて第２導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第２導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第２導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第１のカレントミラーと、第２の電源端子と第３及び第４のノードとの間に接続され、一端が前記第３及び第４の共通線にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対を含み、前記第３の共通線及び前記第４のノードに流れる電流に応じて第１導電型の前記トランジスタ対の一方に電流を流す電流入力部と、第１導電型の前記トランジスタ対の前記一方に流れた電流に対応した電流を第１導電型の前記トランジスタ対の他方に流す電流出力部と、を含む第２のカレントミラーと、前記第１のカレントミラーの入力ノードが接続された前記第２のノードと前記第２のカレントミラーの入力ノードが接続された前記第４のノードとの間に接続された第１の浮遊電流源回路と、前記第１のカレントミラーの出力ノードが接続された前記第１のノードと前記第２のカレントミラーの出力ノードが接続された前記第３のノード間に接続された第２の浮遊電流源回路と、を含み、前記出力増幅段は、第３の電源端子と前記出力端子との間に接続され、制御端子が前記第１のノードに接続された第２導電型の第１の出力トランジスタと、第４の電源端子と前記出力端子との間に接続され、制御端子が前記第３のノードに接続された第１導電型の第２の出力トランジスタと、を含み、電流を出力する第１及び第２の出力ノードを含み、前記第１乃至第Ｎの差動段及び前記第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる前記第１乃至第Ｎの入力信号のうちのＭ（Ｍは１〜Ｎの整数）個の入力信号の加重平均電圧が前記出力信号の電圧と比べて高い場合には、前記第１の出力ノードから電流を出力して前記第２のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第２の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と比べて低い場合には、前記第２の出力ノードから電流を出力して前記第１のカレントミラーの前記電流出力部に流れる電流に加算すると共に前記第１の出力ノードからの電流出力を遮断し、前記加重平均電圧が前記出力信号の電圧と等しい場合には前記第１及び第２の出力ノードからの電流出力を共に遮断する前記増幅加速回路と、を有する。
【発明の効果】
【００１２】
本発明においては、入力信号電圧と出力信号電圧との差分に対応した電流を増幅加速用の電流として生成し、当該電流を、出力増幅段のトランジスタを駆動するカレントミラーの出力側のノードに送出することにより、出力増幅段のトランジスタを駆動する為の電流に加算する。これにより、入力信号電圧の変化に追従した高速な増幅動作を行うことが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係る半導体装置としての出力回路の第１の実施例を示す回路図である。
【図２】増幅加速回路２００＿１の一例としての増幅加速回路２００＿１＿１の内部構成を示す回路図である。
【図３】増幅加速回路２００＿１＿１の第１の変形例としての増幅加速回路２００＿１＿２の回路図である。
【図４】増幅加速回路２００＿１＿１の第２の変形例としての増幅加速回路２００＿１＿３の回路図である。
【図５】本発明に係る半導体装置としての出力回路の第２の実施例を示す出力回路１００＿２の回路図である。
【図６】増幅加速回路２００＿２の一例としての増幅加速回路２００＿２＿１の回路図である。
【図７】本発明に係る半導体装置としての出力回路の第３の実施例を示す出力回路１００＿３の回路図である。
【図８】本発明に係る半導体装置としての出力回路の第４の実施例を示す出力回路１００＿４の回路図である。
【図９】本発明に係る半導体装置としての出力回路の第５の実施例を示す出力回路１００＿５の回路図である。
【図１０】出力回路１００＿５の第１の変形例としての出力回路１００＿６の回路図である。
【図１１】出力回路１００＿５の第２の変形例としての出力回路１００＿７の回路図である。
【図１２】出力回路１００＿５の第３の変形例としての出力回路１００＿８の回路図である。
【図１３】増幅加速回路２００＿１＿１の第３の変形例としての増幅加速回路２００＿１＿４の回路図である。
【図１４】増幅加速回路２００＿１＿１の第４の変形例としての増幅加速回路２００＿１＿５の回路図である。
【図１５】増幅加速回路２００＿２＿１の変形例としての増幅加速回路２００＿２＿２の回路図である。
【図１６Ａ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｂ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｃ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｄ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｅ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｆ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１６Ｇ】電源端子Ｅ１〜Ｅ８に供給する電源電圧の大小関係の一例を表す図である。
【図１７】出力回路（１００＿１乃至１００＿８）が形成されているデータドライバ８０を含む表示装置５００の概略構成を示すブロック図である。
【図１８】データドライバ８０の内部構成を示すブロック図である。
【発明を実施するための形態】
【実施例１】
【００１４】
図１は、本発明に係る半導体装置としての出力回路の第１の実施例を示す回路図である。尚、以下の説明では、ＰチャネルＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のトランジスタをＰｃｈトランジスタと称し、ＮチャネルＭＯＳ型のトランジスタをＮｃｈトランジスタと称するものとする。
【００１５】
図１に示すように、出力回路１００＿１は、差動入力段１０１＿１、出力増幅段１０７及び増幅加速回路２００＿１を備える。
【００１６】
差動入力段１０１＿１は、第１乃至第Ｎ（Ｎは１以上の整数）の入力端子１＿１乃至１＿Ｎにそれぞれ供給される第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの各々と、出力端子２の出力信号電圧ＶＯとの電位差に対応したＰチャネル駆動電位及びＮチャネル駆動電位を生成する。差動入力段１０１＿１は、当該Ｐチャネル駆動電位を第１の出力ノードＮ１を介して出力増幅段１０７に供給すると共に、Ｎチャネル駆動電位を第２の出力ノードＮ３を介して出力増幅段１０７に供給する。
【００１７】
出力増幅段１０７は、これらＰチャネル駆動電位及びＮチャネル駆動電位に応じたプッシュプル増幅を行って得られた、所定の重みづけ比により定まる入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧値を有する出力信号電圧ＶＯを、出力端子２を介して出力する。増幅加速回路２００＿１は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と、出力信号電圧ＶＯとの電位差を検出し該電位差に応じて、差動入力段１０１＿１と出力増幅段１０７の増幅動作を加速させる。
【００１８】
図１に示すように、差動入力段１０１＿１は、Ｎ個の第１導電型（Ｎｃｈ）の差動段１１＿１〜１１＿Ｎと、Ｎ個の第２導電型（Ｐｃｈ）の差動段１２＿１〜１２＿Ｎと、第１のカレントミラー（Ｐｃｈカレントミラー）３０と、第２のカレントミラー（Ｎｃｈカレントミラー）４０と、第１及び第２の浮遊電流源回路５０及び６０と、を備える。
【００１９】
Ｎｃｈ差動段１１＿１は、互いのソース同士が接続されており、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力端子２とにそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿１、１１２＿１）と、一端が第７の電源端子Ｅ７に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿１、１１２＿１）のソースに接続された電流源１１３＿１と、を備えている。
【００２０】
Ｎｃｈ差動段１１＿２は、互いのソース同士が接続されており、入力信号電圧ＶＩ＿２が供給される入力端子１＿２と出力端子２とにそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿２、１１２＿２）と、一端が第７の電源端子Ｅ７に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿２、１１２＿２）のソースに接続された電流源１１３＿２と、を備えている。
【００２１】
以下、同様に、Ｎｃｈ差動段１１＿Ｎは、ソース同士が接続されており、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力端子２とにそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（１１１＿Ｎ、１１２＿Ｎ）と、一端が第７の電源端子Ｅ７に接続され、他端がＮｃｈ差動トランジスタ対（１１１＿Ｎ、１１２＿Ｎ）の結合されたソースに接続された電流源１１３＿Ｎと、を備えている。
【００２２】
Ｎｃｈ差動段１１＿１〜１１＿Ｎは、出力対の一方の出力同士が共通接続され、当該出力対の他方の出力同士が共通接続されている。つまり、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎのドレイン同士が第１の共通線Ｌ１にて共通接続されており、Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎのドレイン同士が第２の共通線Ｌ２にて共通接続されている。
【００２３】
上記した構成により、差動段１１＿１〜１１＿Ｎは、第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の各々と出力信号との差分に対応した第１乃至第Ｎの電流対を生成し、これら第１乃至第Ｎの電流対各々の一方の電流を第１の共通線に流すと共に、第１乃至第Ｎの電流対各々の他方の電流を第２の共通線に流す。
【００２４】
Ｐｃｈ差動段１２＿１は、互いのソース同士が接続されており、入力信号電圧ＶＩ＿１が供給される入力端子１＿１と出力端子２とにそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿１、１２２＿１）と、一端が第８の電源端子Ｅ８に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿１、１２２＿１）の結合されたソースに接続された電流源１２３＿１と、を備えている。
【００２５】
以下同様に、Ｐｃｈ差動段１２＿Ｎは、互いのソース同士が接続されており、入力信号電圧ＶＩ＿Ｎが供給される入力端子１＿Ｎと出力端子２とにそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（１２１＿Ｎ、１２２＿Ｎ）と、一端が第８の電源端子Ｅ８に接続され、他端がＰｃｈ差動トランジスタ対（１２１＿Ｎ、１２２＿Ｎ）の結合されたソースに接続された電流源１２３＿Ｎと、を備えている。
【００２６】
Ｐｃｈ差動段１２＿１〜１２＿Ｎは、出力対の一方の出力同士が共通接続され、当該出力対の他方の出力同士が共通接続されている。つまり、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎのドレイン同士が第３の共通線Ｌ３にて共通接続されており、Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎのドレイン同士が第４の共通線Ｌ４にて共通接続されている。
【００２７】
上記した構成により、差動段１２＿１〜１２＿Ｎは、第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号の各々と出力信号との差分に対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し、これら第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の一方の電流を第３の共通線に流すと共に、第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線に流す。
【００２８】
第１のカレントミラー３０は、高位側の電源電圧を与える第１の電源端子Ｅ１にソースが共通接続され、ドレインがそれぞれ第１ノードＮ１、第２ノードＮ２にそれぞれ接続されたＰｃｈトランジスタ対（１３２、１３１）を備えている。Ｐｃｈトランジスタ対（１３２、１３１）は、ゲート同士が接続されており、そのゲートがＰｃｈトランジスタ１３１のドレインノードであるノードＮ２に接続されている。第１、第２ノードＮ１、Ｎ２は、それぞれ、カレントミラー３０の出力端及び入力端とされる。尚、Ｎｃｈ差動段１１＿１〜１１＿Ｎ各々の出力対が第１及び第２のノードＮ１及びＮ２に接続されている。つまり、Ｎｃｈトランジスタ１１１＿１〜１１１＿Ｎのドレインが共通線Ｌ２を介して第１ノードＮ１に接続されており、Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎのドレインが共通線Ｌ１を介して第２ノードＮ２に接続されているのである。
【００２９】
要するに、第１のカレントミラー３０は、第１の電源端子Ｅ１と第１及び第２のノード（Ｎ１、Ｎ２）との間に接続されており、第１の共通線Ｌ１及びノードＮ２に流れる電流に応じてＰｃｈトランジスタ１３１に電流を流す電流入力部と、Ｐｃｈトランジスタ１３１に流れた電流に対応した電流をＰｃｈトランジスタ１３２に流す電流出力部と、を含む。
【００３０】
第２のカレントミラー４０は、低位側電源電圧を与える第２の電源端子Ｅ２にソースが共通接続され、ドレインが第３ノードＮ３、第４ノードＮ４にそれぞれ接続されたＮｃｈトランジスタ対（１４２、１４１）を備えている。Ｎｃｈトランジスタ対（１４２、１４１）は、ゲート同士が共通接続されており、そのゲートがＮｃｈトランジスタ１４１のドレインノードである第４ノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０の出力と入力とされる。尚、Ｐｃｈ差動段１２＿１〜１２＿Ｎの出力対が第３及び第４のノードＮ３及びＮ４に接続されている。つまりＰｃｈトランジスタ１２１＿１〜１２１＿Ｎのドレインが共通線Ｌ４を介して第３ノードＮ３に接続されており、Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎのドレインが共通線Ｌ３を介して第４ノードＮ４に接続されている。
【００３１】
要するに、第２のカレントミラー４０は、第２の電源端子Ｅ２と第３及び第４のノード（Ｎ３、Ｎ４）との間に接続されており、第３の共通線Ｌ３及びノードＮ４に流れる電流に応じてＮｃｈトランジスタ１４１に電流を流す電流入力部と、Ｎｃｈトランジスタ１４１に流れた電流に対応した電流をＮｃｈトランジスタ１４２に流す電流出力部と、を含む。
【００３２】
第１の浮遊電流源回路５０は、第１のカレントミラー３０の入力ノードであるノードＮ２と、第２のカレントミラー４０の入力ノードであるノードＮ４間に接続された定電流源を備えている。
【００３３】
第２の浮遊電流源回路６０は、第１のカレントミラー３０の出力ノードであるノードＮ１と、第２のカレントミラー４０の出力ノードであるノードＮ３との間に並列に接続されたＰｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２を備えている。Ｐｃｈトランジスタ１６１及びＮｃｈトランジスタ１６２のゲートには、バイアス電圧ＢＰ２、ＢＮ２がそれぞれ供給される。
【００３４】
尚、第１の浮遊電流源回路５０は、例えば、第２の浮遊電流源回路６０と同様の、並列に接続されたＰｃｈトランジスタ及びＮｃｈトランジスタよりなる浮遊電流源で構成してもよい。あるいは、それぞれのゲートにバイアス電圧が供給され、カレントミラー３０、４０の入力ノード（ノードＮ２、Ｎ４）間に直列に接続されるＮｃｈトランジスタ及びＰｃｈトランジスタよりなる浮遊電流源で構成してもよい。
【００３５】
出力増幅段１０７は、出力用の高位側電源電圧を与える第３の電源端子Ｅ３と出力端子２との間に接続され、ゲートが差動入力段１０１のノードＮ１に接続されたＰｃｈトランジスタ１７１と、出力用の低位側電源電圧を与える第４の電源端子Ｅ４と出力端子２との間に接続され、ゲートが差動入力段１０１のノードＮ３に接続されたＮｃｈトランジスタ１７２と、を有する。
【００３６】
なお、電源端子Ｅ１及びＥ３を共通の電源（ＶＤＤ）に接続し、電源端子Ｅ２とＥ４を共通の電源（ＶＳＳ）等に接続する構成としてもよい。各電源端子に供給される電源電圧については後述される。なお、本実施形態及び以下の各実施形態において、電源端子Ｅ１には、電源端子Ｅ２より高電位側の電源電圧が供給され、電源端子Ｅ３には、電源端子Ｅ４より高電位側の電源電圧が供給される。
【００３７】
図１において、第１乃至第Ｎの入力端子１＿１乃至１＿Ｎは、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの非反転入力端子にそれぞれ接続されている。なおＮ＝１の場合は、入力端子１＿１、Ｎｃｈ差動段１１＿１、Ｐｃｈ差動段１２＿１で構成される。本発明の各実施例では、便宜上Ｎが複数の場合の構成例を示す。
【００３８】
出力端子２は、Ｎｃｈ差動段１１＿１〜１１＿Ｎ及びＰｃｈ差動段１２＿１〜１２＿Ｎのそれぞれの反転入力端子に帰還接続される。
【００３９】
入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎは、それぞれステップ信号電圧とされ、各入力信号電圧は、ステップ信号電圧範囲に対して十分小さい電圧範囲内の同一電圧を含むＮ個の電圧群とされる。
【００４０】
出力信号電圧ＶＯは、Ｎ個の電圧群（入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎ）の所定の重みづけ比で定まる加重平均電圧に同相で追従変化するボルテージフォロワとして動作する（以下の各実施形態でも同様である）。
【００４１】
増幅加速回路２００＿１は、２個の出力ノードＮＡ、ＮＢを備え、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎと、出力信号電圧ＶＯとを受け、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と出力信号電圧ＶＯとを大小比較する。ここで、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧よりも高電位の場合、増幅加速回路２００＿１は、出力ノードＮＡから出力電流Ｉａをシンク電流（吸い込み電流）として出力し、出力回路のＮｃｈカレントミラー４０の出力側電流に加算する。このとき、増幅加速回路２００＿１は、出力ノードＮＢからは電流出力を行わない。
【００４２】
一方、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧よりも低電位の場合、増幅加速回路２００＿１は、出力ノードＮＢから出力電流Ｉｂをソース電流（吐き出し電流）として出力し、出力回路のＰｃｈカレントミラー３０の出力側電流に加算する。このとき、増幅加速回路２００＿１は、出力ノードＮＡからの電流出力を行わない。
【００４３】
なお、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と等しい場合には、増幅加速回路２００＿１は、出力電流Ｉａ、Ｉｂを共に出力しない。
【００４４】
要するに、増幅加速回路２００＿１は、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号ＶＯの電圧と比べて高い場合には、第１の出力ノードＮＡから電流を出力して第２のカレントミラー４０の電流出力部（１４２）に流れる電流に加算すると共に第２の出力ノードＮＢからの電流出力を遮断する。一方、この加重平均電圧が出力信号の電圧と比べて低い場合には、増幅加速回路２００＿１は、第２の出力ノードＮＢから電流を出力して第１のカレントミラー３０の電流出力部（１３２）に流れる電流に加算すると共に第１の出力ノードＮＡからの電流出力を遮断する。尚、加重平均電圧が出力信号の電圧と等しい場合には、増幅加速回路２００＿１は、第１及び第２の出力ノードＮＡ及びＮＢからの電流出力を共に遮断する。
【００４５】
以下に、出力回路１００＿１について、Ｎｃｈ差動段１１＿１〜１１＿Ｎの第ｋ（ｋは１〜Ｎの整数）のＮｃｈ差動対を構成するトランジスタがチャネル長Ｌに対するチャネル幅Ｗで定まる所定の基準サイズ比（Ｗ／Ｌ比）に対してＡｋ倍、つまり重みづけ比がＡｋとなる場合を一例にとって、その動作を説明する。
【００４６】
第ｋのＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）のドレイン電流Ｉ（１１１＿ｋ）、Ｉ（１１２＿ｋ）は、以下の数式で表される。
【００４７】
Ｉ（１１１＿ｋ）＝（Ａｋ・β／２）・（ＶＩ＿ｋ−ＶＴＨ）＾２・・・（１０）
Ｉ（１１２＿ｋ）＝（Ａｋ・β／２）（ＶＯ−ＶＴＨ）＾２・・・・・・（１１）
β：トランジスタが基準サイズ比１のときの利得係数
ＶＴＨ：閾値電圧
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対は、カレントミラー３０の入力（ノードＮ２）と出力（ノードＮ１）に接続され、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対の出力電流が等しくなるように制御される。
【００４８】
これにより、Ｎｃｈ差動段１１＿１〜１１＿Ｎの出力電流は以下の関係を有する。
【００４９】
Ｉ（１１１＿１）＋Ｉ（１１１＿２）＋・・・＋Ｉ（１１１＿Ｎ）
＝Ｉ（１１２＿１）＋Ｉ（１１２＿２）＋・・・＋Ｉ（１１２＿Ｎ）・・・（１２）
上記した式（１０）、（１１）において、ｋを１〜Ｎの範囲で展開して、式（１２）に代入する。
【００５０】
ここで、閾値電圧ＶＴＨの一次項に関しては、両辺が等しいとすると、
Ａ１・ＶＩ＿１＋Ａ２・ＶＩ＿２＋・・・＋Ａｎ・ＶＩ＿Ｎ
＝（Ａ１＋Ａ２＋…＋Ａｎ）×ＶＯ・・・（１３）
となる。
【００５１】
したがって、以下の式（１４）が得られる。
【００５２】
ＶＯ＝（Ａ１・ＶＩ＿１＋・・・＋Ａｎ・ＶＩ＿Ｎ）／（Ａ１＋・・・＋Ａｎ）
・・・（１４）
あるいは、基準サイズのＮｃｈ差動対の相互コンダクタンスをｇｍ、重みづけ比Ａｋの第ｋの差動対の相互コンダクタンスをＡｋ・ｇｍとすると、第ｋ（ｋ＝１〜Ｎ）のＮｃｈ差動対（１１１＿ｋ、１１２＿ｋ）について、
Ｉ（１１１＿ｋ）−Ｉ（１１２＿ｋ）＝Ａｋ・ｇｍ（ＶＩ＿ｋ−ＶＯ）・・・（１５）  とする。
【００５３】
ここで、ｋを１〜Ｎの範囲で展開した式を式（１２）に代入することでも、上記の式（１４）が導かれる。
【００５４】
Ｐｃｈ差動段１２＿１〜１２＿Ｎについて、同様の計算を行うことで式（１４）と同等の関係式が得られる。したがって、出力回路１００＿１は、式（１４）で表されるように、各差動対に対応した入力信号電圧と重みづけ比の積の総和（Ａ１・ＶＩ＿１＋・・・＋Ａｎ・ＶＩ＿Ｎ）を重みづけ比の総和（Ａ１＋・・・＋Ａｎ）で割った電圧値、すなわち入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの重みづけ平均値（加重平均と称する）が、出力信号電圧ＶＯとして出力される。
【００５５】
図２は、図１に示される増幅加速回路２００＿１の一例としての増幅加速回路２００＿１＿１の内部構成を示す回路図である。
【００５６】
図２に示すように、増幅加速回路２００＿１＿１は、第１の出力ノードＮＡと第４の電源端子Ｅ４との間に接続されたＮｃｈ電流制御トランジスタ２５１と、
第２の出力ノードＮＢと第３の電源端子Ｅ３との間に接続されたＰｃｈ電流制御トランジスタ２５２と、
入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎと出力信号電圧ＶＯを入力し、入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧と出力信号電圧ＶＯとの大小比較結果に対応した電流を、第３及び第４の電源端子Ｅ３、Ｅ４の電圧を基準とする電圧に変換した信号を出力する比較回路２０１＿１と、を備える。
【００５７】
比較回路２０１＿１の第１の出力端がＮｃｈ電流制御トランジスタ２５１のゲートに接続され、比較回路２０１＿１の第２の出力端がＰｃｈ電流制御トランジスタ２５２のゲートに接続される。
【００５８】
比較回路２０１＿１のＮｃｈ差動段２１＿１は、互いのソース同士が接続されていると共に、入力端子１＿１と出力端子２とにそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿１、２１２＿１）と、一端が第５の電源端子Ｅ５に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿１、２１２＿１）のソースに接続された電流源２１３＿１を備えている。
【００５９】
以下同様に、Ｎｃｈ差動段２１＿Ｎは、互いのソース同士が接続されていると共に、入力端子１＿Ｎと出力端子２とにそれぞれゲートが接続されたＮｃｈトランジスタ対（差動トランジスタ対）（２１１＿Ｎ、２１２＿Ｎ）と、一端が第５の電源端子Ｅ５に接続され、他端がＮｃｈ差動トランジスタ対（２１１＿Ｎ、２１２＿Ｎ）のソースに接続された電流源２１３＿Ｎと、を備えている。
【００６０】
Ｎｃｈ差動段２１＿１〜２１＿Ｎは、出力対の一方の出力同士が共通接続され、当該出力対の他方の出力同士が共通接続されている。すなわち、Ｎｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレインが第５の共通線Ｌ５にて共通接続されており、Ｎｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン同士が第６の共通線Ｌ６にて共通接続されているのである。
更に、比較回路２０１＿１は、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対（Ｌ５、Ｌ６）と、第３の電源端子Ｅ３との間に接続される負荷素子対（２３１、２３２）を備える。Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の接続点対（Ｎ３１、Ｎ３２）の一方（反転入力側）の接続点Ｎ３２が、比較回路２０１＿１の第２の出力端として、Ｐｃｈ電流制御トランジスタ２５２のゲートに接続されている。
【００６１】
比較回路２０１＿１において、Ｐｃｈ差動段２２＿１は、互いのソース同士が接続されていると共に、入力端子１＿１と出力端子２とにそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿１、２２２＿１）と、一端が第６の電源端子Ｅ６に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿１、２２２＿１）のソースに接続された電流源２２３＿１と、を備えている。
【００６２】
以下同様に、Ｐｃｈ差動段２２＿Ｎは、互いのソースが接続されていると共に、入力端子１＿Ｎと出力端子２とにそれぞれゲートが接続されたＰｃｈトランジスタ対（差動トランジスタ対）（２２１＿Ｎ、２２２＿Ｎ）と、一端が第６の電源端子Ｅ６に接続され、他端がＰｃｈ差動トランジスタ対（２２１＿Ｎ、２２２＿Ｎ）のソースに接続された電流源２２３＿Ｎと、を備えている。
【００６３】
Ｐｃｈ差動段２２＿１〜２２＿Ｎは、出力対の一方の出力同士が共通接続され、当該出力対の他方の出力同士が共通接続されている。すなわち、Ｐｃｈトランジスタ２２２＿１〜２２２＿Ｎのドレイン同士が第７の共通線Ｌ７にて共通接続されており、Ｐｃｈトランジスタ２２１＿１〜２２１＿Ｎのドレイン同士が第８の共通線Ｌ８にて共通接続されているのである。
【００６４】
更に、比較回路２０１＿１は、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対（Ｌ７、Ｌ８）と第４の電源端子Ｅ４との間に接続される負荷素子対（２４１、２４２）を備える。Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の接続点対（Ｎ４１、Ｎ４２）の一方（反転入力側）の接続点Ｎ４２が、比較回路２０１＿１の第１の出力端として、Ｎｃｈ電流制御トランジスタ２５１のゲートに接続される。
【００６５】
上記した構成により、増幅加速回路２００＿１＿１は、Ｎｃｈ電流制御トランジスタ２５１がオンのとき、出力電流Ｉａ（シンク電流とも称する）を第１の出力ノードＮＡから出力する。この際、出力電流Ｉａは出力回路１００＿１のカレントミラー４０の出力側の電流に加算される。また、Ｐｃｈ電流制御トランジスタ２５２がオンのときには、増幅加速回路２００＿１＿１は、出力電流Ｉｂ（ソース電流）を第２の出力ノードＮＢから出力する。この際、出力電流Ｉｂは出力回路１００＿１のカレントミラー３０の出力側の電流に加算される。
【００６６】
図２において、負荷素子対（２３１、２３２）は、それぞれが電流源で構成されているが、電流源に制限されるものでないことは勿論である。例えば、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の出力電流に応じて、電流源２３３を活性化状態及び非活性化状態のうちの一方の状態に切替え可能な素子であればよい。具体的には、負荷素子対をなす電流源２３１、２３２は、一対の抵抗素子、又は一対のダイオード素子、或いはカレントミラー回路に置き換えてもよい。
【００６７】
同様に、負荷素子対（２４１、２４２）についても、一対の抵抗素子、一対のダイオード素子、或いはカレントミラー回路に置き換えてもよい。かかる点については、本発明における図２以外の増幅加速回路の構成においても同様である。
【００６８】
次に、図２に示した増幅加速回路２００＿１＿１の動作について説明する。尚、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各々を構成するトランジスタのサイズには、図１の出力回路１００＿１のＮｃｈ差動段１１＿１〜１１＿Ｎと同様の重み付けが為されているものとする。つまり、第ｋのＮｃｈ差動対を構成するトランジスタは所定の基準サイズ比に対してＡｋ倍（重みづけ比がＡｋの場合）である。第ｋ（ｋ＝１〜Ｎの整数）のＮｃｈ差動対（２１１＿ｋ、２１２＿ｋ）のドレイン電流Ｉ（２１１＿ｋ）、Ｉ（２１２＿ｋ）は以下のようになる。
【００６９】
Ｉ（２１１＿ｋ）＝Ａｋ・（β／２）（ＶＩ＿ｋ−ＶＴＨ）＾２・・・（１６）
Ｉ（２１２＿ｋ）＝Ａｋ・（β／２）（ＶＯ−ＶＴＨ）＾２・・・・・（１７）
β：基準サイズ比１のときの利得係数
ＶＴＨ：閾値電圧
Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対は負荷素子対（２３１、２３２）に接続されている。例えば負荷素子対２３１、２３２を同等の特性、つまり負荷素子対を電流源で構成した場合には両者の出力電流を同一に設定し、抵抗素子の場合は同一抵抗値に設定する。
【００７０】
これにより、動作安定時（出力安定状態）には、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の共通接続点の電流と、各出力対の他方の出力の共通接続点の電流とが等しくなり、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対２３１、２３２との接続点対が同電位となるように制御される。また、動作安定時（出力安定状態）には、Ｐｃｈ電流制御トランジスタ２５２はオフとなるように設定される。このとき、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の一方の出力の電流、つまりＮｃｈトランジスタ２１１＿１〜２１１＿Ｎのドレイン電流Ｉ（２１１＿１）〜Ｉ（２１１＿Ｎ））と、Ｎｃｈ差動段２１＿１〜２１＿Ｎの各出力対の他方の出力の電流、つまりＮｃｈトランジスタ２１２＿１〜２１２＿Ｎのドレイン電流Ｉ（２１２＿１）〜Ｉ（２１２＿Ｎ））と、は以下の関係を有する。
【００７１】
Ｉ（２１１＿１）＋Ｉ（２１１＿２）＋…＋Ｉ（２１１＿Ｎ）
＝Ｉ（２１２＿１）＋Ｉ（２１２＿２）＋…＋Ｉ（２１２＿Ｎ）・・・（１８）
ここで、上記した式（１６）、（１７）のｋを１〜Ｎの範囲で展開して、式（１８）に代入する。この際、ＶＴＨの一次項に関しては、両辺が等しいとすると、
Ａ１・ＶＩ＿１＋…＋Ａｎ・ＶＩ＿Ｎ＝（Ａ１＋…＋Ａｎ）×ＶＯ・・・（１９）
となる。
【００７２】
したがって、以下の式（２０）が得られる。
【００７３】
ＶＯ＝（Ａ１・ＶＩ＿１＋…＋Ａｎ・ＶＩ＿Ｎ）／（Ａ１＋…＋Ａｎ）・・・（２０）
Ｐｃｈ差動段２２＿１〜２２＿Ｎについても各出力対の一方の出力の電流と他方の出力について、同様の計算を行うことで、式（２０）と同等の関係式が得られる。なお、動作安定時（出力安定状態）では、Ｎｃｈ電流制御トランジスタ２５１はオフとなるように設定される。
【００７４】
増幅加速回路２００＿１＿１は、上記した式（２０）で表されるように、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧となるときに、動作安定状態（出力安定状態）となる。
【００７５】
出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧よりも低電位の場合、つまり入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ３側（高電圧側）にある場合には、比較回路２０１＿１のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の一方、つまり反転入力側のＰｃｈトランジスタ２２２＿１〜２２２＿Ｎの共通ドレイン及び負荷素子２４２の接続点Ｎ４２の出力電流の値は、動作安定時の電流値に比べて増加する。
【００７６】
この結果、Ｎｃｈ電流制御トランジスタ２５１のゲート電位は上昇してＮｃｈ電流制御トランジスタ２５１が活性化され、電流制御トランジスタ２５１は、シンク電流Ｉａを増幅加速回路２００＿１＿１の出力ノードＮａから出力する。また、比較回路２０１＿１のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方、つまり反転入力側のＮｃｈトランジスタ２１２＿１〜２１２＿Ｎの共通ドレイン及び負荷素子２３２の接続点Ｎ３２の出力電流の値は、動作安定時の電流値に比べて減少する。このため、Ｐｃｈ電流制御トランジスタ２５２は非活性状態となり、出力電流Ｉｂは流れない。
【００７７】
一方、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧よりも高電位の場合、つまり入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧が、出力信号電圧ＶＯに対して電源端子Ｅ４側（低電圧側）にある場合には、比較回路２０１＿１のＮｃｈ差動段２１＿１〜２１＿Ｎの共通出力対の一方、つまりＮｃｈトランジスタ２１２＿１〜２１２＿Ｎの共通ドレイン及び負荷素子２３２の接続点Ｎ３２の出力電流の値は、動作安定時の電流値に比べて増加する。この結果、Ｐｃｈ電流制御トランジスタ２５２のゲート電位は低下してＰｃｈ電流制御トランジスタ２５２が活性化され、電流制御トランジスタ２５２はソース電流Ｉｂを増幅加速回路２００＿１＿１の出力ノードＮｂから出力する。また、比較回路２０１＿１のＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対の一方、つまりＰｃｈトランジスタ２２２＿１〜２２２＿Ｎの共通ドレイン及び負荷素子２４２の接続点Ｎ４２の出力電流の値は、動作安定時の電流値に比べて減少する。このため、Ｎｃｈ電流制御トランジスタ２５１は非活性状態となり、出力電流Ｉａは流れない。
【００７８】
以下に、図１に示す出力回路１００＿１の動作について説明する。はじめに、増幅加速回路２００＿１以外の出力回路の動作を説明する。
【００７９】
先ず、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化して、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときの動作について説明する。
【００８０】
この場合、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方、つまりＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン（Ｌ２）の出力電流が増加し、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の他方、つまりＮｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインの出力電流の電流値は減少する。Ｎｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレインの出力電流の電流値の減少により、カレントミラー３０の入力側電流、つまりダイオード接続されたＰｃｈトランジスタ１３１のドレイン電流（絶対値）の値も減少する。Ｐｃｈトランジスタ１３１のドレイン電流の減少に対応して、Ｐｃｈトランジスタ１３１のゲート・ソース間電圧（絶対値）が縮小し、それに伴いＰｃｈトランジスタ１３１のゲート電圧はより高電圧側にシフトする。これにより、Ｐｃｈトランジスタ１３１とゲートが共通接続されたＰｃｈトランジスタ１３２のゲート・ソース間電圧（絶対値）が縮減してゲート電圧が高電圧側に上昇し、Ｐｃｈトランジスタ１３２のドレイン電流（絶対値）は減少する。一方、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの出力電流は増加するため、ノードＮ１のＰチャネル駆動電位が低下する。
【００８１】
すなわち、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン（Ｌ２）は、Ｐｃｈトランジスタ１３２のドレインとノードＮ１に接続されている。よって、Ｐｃｈトランジスタ１３２のドレイン電流（吐出電流）が減少し、Ｎｃｈ差動段１１＿１〜１１＿ＮのＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレインの電流（吸込電流）が増加すると、ノードＮ１の電荷の放電量が増加し、ノードＮ１のＰチャネル駆動電位が低下するのである。
【００８２】
また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したとき、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方、つまりＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン（Ｌ４）の出力電流が減少し、他方、つまりＰｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン（Ｌ３）の出力電流が増加する。Ｐｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン（Ｌ３）からの出力電流の増加により、カレントミラー４０のダイオード接続されたＮｃｈトランジスタ１４１のドレイン電流も増加する。Ｎｃｈトランジスタ１４１のドレイン電流の増加に対応して、Ｎｃｈトランジスタ１４１のゲート・ソース間電圧が増加し、Ｎｃｈトランジスタ１４１とゲート同士が共通接続されたＮｃｈトランジスタ１４２のゲート・ソース間電圧も増加し、Ｎｃｈトランジスタ１４２のドレイン電流も増加する。一方、Ｐｃｈ差動段１２＿１〜１２＿ＮのＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレインの出力電流は減少する。これにより、Ｐｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン（Ｌ４）の出力電流と第２の浮遊電流源回路６０からの電流の合計和が減少し、Ｐｃｈトランジスタ１４２に流れる電流が増加するため、ノードＮ３のＮチャネル駆動電位は低下する。
【００８３】
ノードＮ１のＰチャネル駆動電位、Ｎ３のＮチャネル駆動電位の低下により、出力増幅段１０７のＰｃｈトランジスタ１７１のドレイン電流、つまり電源端子Ｅ３から出力端子２への充電電流が増加し、Ｎｃｈトランジスタ１７２のドレイン電流、つまり出力端子２から電源端子Ｅ４への放電電流が減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差は小さくなり、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の出力電流の差も小さくなり、カレントミラー３０、４０や浮遊電流源回路（１６１、１６２）の各ノードの電位や各トランジスタの電流は平衡状態へと回復していく。そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【００８４】
次に、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化したときの動作について説明する。
【００８５】
この場合、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ１（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３のＮチャネル駆動電位が上昇し、出力増幅段１０７のＰｃｈトランジスタ１７１における電源端子Ｅ３から出力端子２への充電電流が減少し、Ｎｃｈトランジスタ１７２における出力端子２から電源端子Ｅ４への放電電流は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【００８６】
次に、図１の増幅加速回路２００＿１として図２に示される増幅加速回路２００＿１＿１を採用した場合の動作について図１及び図２を参照して説明する。尚、増幅加速回路２００＿１の動作は、増幅加速回路２００＿１の制御を受けない出力回路１００＿１の通常の差動増幅動作への追加の作用となる。
【００８７】
図２に示す電流制御トランジスタ２５１及び２５２は、出力安定状態時、つまり出力信号電圧ＶＯの電圧値が、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と一致、或いは当該加重平均電圧を中心にして微量に上下に変動する、いわゆる平衡状態に到った時に、共にオフ状態となる。よって、増幅加速回路２００＿１＿１から出力電流Ｉａ、Ｉｂは送出されない。
【００８８】
ここで、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ３（高電圧）側へ変化すると、上記したように、電流制御トランジスタ２５１がオン状態となり、出力電流Ｉａ（吸込電流）が、図１のカレントミラー４０の出力（ノードＮ３）に送出される。
【００８９】
これにより、図１の出力回路１００＿１の増幅作用に伴うカレントミラー４０の出力電流、つまりＮｃｈトランジスタ１４２のドレイン電流の増加に追従して、増幅加速回路２００＿１＿１の出力電流Ｉａ（吸込電流）が追加されるため、ノードＮ３のＮチャネル駆動電位の低下が加速され、出力増幅段１０７のＮｃｈトランジスタ１７２を速やかにオフ状態に移行させる。
【００９０】
さらに、ノードＮ３のＮチャネル駆動電位が低下すると、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、ドレイン電流が増加する。Ｎｃｈトランジスタ１６２のドレイン電流の増大により、ノードＮ１のＰチャネル駆動電位の低下が加速され、出力増幅段１０７のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
【００９１】
ここで、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、図２の電流制御トランジスタ２５１がオフ状態となり、出力電流Ｉａが遮断され、増幅加速回路２００＿１＿１の増幅加速作用も停止する。
【００９２】
この後は、増幅加速回路２００＿１＿１の制御を受けない出力回路１００＿１の差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【００９３】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ２（低電圧）側へ変化すると、上記したように、電流制御トランジスタ２５２がオン状態となり、出力電流Ｉｂ（吐出電流）がカレントミラー３０のノードＮ１に送出される。
【００９４】
これにより、図１の出力回路１００＿１の増幅作用に伴うカレントミラー３０の出力電流（Ｐｃｈトランジスタ１３２のドレイン電流）の増加に追従して、増幅加速回路２００＿１＿１の出力電流Ｉｂ（吐出電流）が追加されるため、ノードＮ１のＰチャネル駆動電位の上昇が加速され、出力増幅段１０７のＰｃｈトランジスタ１７１を速やかにオフ状態に移行させる。
【００９５】
さらに、ノードＮ１のＰチャネル駆動電位の上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）が増加する。このため、ノードＮ３のＮチャネル駆動電位の上昇も加速され、出力増幅段１０７のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
【００９６】
ここで、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、電流制御トランジスタ２５２がオフ状態となり、出力電流Ｉｂは遮断され、増幅加速回路２００＿１＿１の増幅加速作用も停止される。
【００９７】
この後は、増幅加速回路２００＿１＿１の制御を受けない出力回路１００＿１の差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【００９８】
なお、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と、出力信号電圧ＶＯとが等しい電圧となる出力安定状態では、電流制御トランジスタ２５１と２５２は共にオフ状態となるようにノードＮ４２、Ｎ３２の電圧、つまり電流制御トランジスタ２５１、２５２の各々のゲート端子の電位は電源端子Ｅ４の電圧及び電源端子Ｅ３の電圧に夫々設定される。
【００９９】
したがって、ノードＮ３２及びＮ４２のうちの一方が変化し、電流制御トランジスタ２５１及び２５２のうちの一方がオフ状態からオン状態に切り替わる直前までの、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と、出力信号電圧ＶＯとの電位差が十分小さい範囲においては、増幅加速回路２００＿１＿１の増幅加速作用は停止している。
【０１００】
以上のように、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯよりも高電位側に変化するときは、増幅加速回路２００＿１＿１は、出力電流Ｉａをカレントミラー４０の出力電流に加算する。これにより、出力増幅段１０７のＮｃｈトランジスタ１７２を速やかにオフ状態に移行させた後、Ｐｃｈトランジスタ１７１による出力端子２の充電動作を加速させる。
【０１０１】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯよりも低電位側に変化するときは、増幅加速回路２００＿１＿１は、出力電流Ｉｂをカレントミラー３０の出力電流に加算する。これにより、出力増幅段１０７のＰｃｈトランジスタ１７１を速やかにオフ状態に移行させた後、Ｎｃｈトランジスタ１７２による出力端子２の放電動作を加速させる。
【０１０２】
このように、図１に示す出力回路１００＿１では、増幅加速回路２００＿１にて生成された増幅加速用の出力電流Ｉａ及びＩｂを、出力増幅段１０７のＰｃｈトランジスタ１７１及びＮｃｈトランジスタ１７２を駆動するカレントミラー３０及び４０の出力側のノード（Ｎ１、Ｎ３）に、それぞれ送出するようにしている。
【０１０３】
そのため図１の１００＿１による１データ期間の短い短周期でのパネルデータ線負荷の駆動において、出力回路１００＿１の動作が出力安定状態に戻っていない場合でも、データ期間毎の入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に追従して増幅加速回路２００＿１が動作するため、Ｐｃｈ出力トランジスタ１７１及びＮｃｈ出力トランジスタ１７２の状態を迅速に切り替えることが可能となる。つまり、図１に示す出力回路１００＿１は、出力端子２に接続されるデータ線負荷の充電動作時にはＮｃｈ出力トランジスタ１７２を速やかにオフ状他に移行させ、データ線負荷の放電動作時にはＰｃｈ出力トランジスタ１７１を速やかにオフ状態に移行させる作用を備えているのである。
【０１０４】
よって、出力回路１００＿１によれば、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に追従させて、遅延なくデータ線負荷を駆動することが可能となる。
【０１０５】
尚、上記した実施例では、図１の増幅加速回路２００＿１として、図２に示される構成を有する増幅加速回路２００＿１＿１を採用しているが、図２に示される構成に限定されない。
【０１０６】
図３は、図２に示す増幅加速回路２００＿１＿１の第１の変形例としての増幅加速回路２００＿１＿２の回路図である。
【０１０７】
尚、増幅加速回路２００＿１＿２では、図２に示す比較回路２０１＿１に代えて比較回路２０１＿２を採用し、図２に示すＮｃｈ電流制御トランジスタ２５１及びＰｃｈ電流制御トランジスタ２５２に代えてＮｃｈ電流制御トランジスタ２５３及びＰｃｈ電流制御トランジスタ２５４を採用したものである。この際、図３に示す比較回路２０１＿２は、図２に示す構成に、電源端子Ｅ３及びＥ４間に直列形態で接続されるＰｃｈトランジスタ２７１及び負荷素子（電流源）２７２と、電源端子Ｅ３及びＥ４間に直列形態で接続されるＮｃｈトランジスタ２８１及び負荷素子（電流源）２８２と、を付加したものである。それ以外の構成については、図２に示す比較回路２０１＿１と同一である。よって、図２と同様の構成の説明は省略する。
【０１０８】
図３において、Ｐｃｈトランジスタ２７１のソースが電源端子Ｅ３に接続されており、そのゲートが接続点Ｎ３１に接続される。Ｐｃｈトランジスタ２７１のドレイン（Ｎ７０）は、一端が電源端子Ｅ４に接続された負荷素子２７２の他端に接続される。Ｐｃｈトランジスタ２７１と負荷素子２７２は、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の非反転入力側の接続点Ｎ３１の電圧を、電源端子Ｅ３の電圧を基準とする電圧信号から、電源端子Ｅ４の電圧を基準とする電圧信号（Ｎ７０の電圧）へ変換する作用を備える。尚、Ｐｃｈトランジスタ２７１のドレイン（Ｎ７０）は、比較回路２０１＿２の第１の出力端として、Ｎｃｈ電流制御トランジスタ２５３のゲートに接続される。Ｎｃｈ電流制御トランジスタ２５３のソースが電源端子Ｅ４に接続されており、そのドレインが第１の出力ノードＮＡに接続されている。
【０１０９】
また、図３において、Ｎｃｈトランジスタ２８１のソースが電源端子Ｅ４に接続され、そのゲートが接続点Ｎ４１に接続される。Ｎｃｈトランジスタ２８１のドレイン（Ｎ８０）は、一端が電源端子Ｅ３に接続された負荷素子２８２の他端に接続される。Ｎｃｈトランジスタ２８１と負荷素子２８２は、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の非反転入力側の接続点Ｎ４１の電圧を、電源端子Ｅ４の電圧を基準とする電圧信号から、電源端子Ｅ３の電圧を基準とする電圧信号（Ｎ８０の電圧）へ変換する作用を備える。尚、Ｎｃｈトランジスタ２８１のドレイン（Ｎ８０）は、比較回路２０１＿２の第２の出力端として、Ｐｃｈ電流制御トランジスタ２５４のゲートに接続される。Ｐｃｈ電流制御トランジスタ２５４のソースが電源端子Ｅ３に接続されており、そのドレインが第２の出力ノードＮＢに接続されている。
【０１１０】
上記した構成により、比較回路２０１＿２は、入力信号電圧ＶＩ＿１〜ＶＩ＿Ｎの加重平均電圧と出力信号電圧ＶＯとの大小比較結果に対応した信号を、第４及び第３の電源端子Ｅ４、Ｅ３の電圧を基準とする電圧に変換した第１及び第２の出力端を、Ｎｃｈ電流制御トランジスタ２５３及びＰｃｈ電流制御トランジスタ２５４に供給する。
【０１１１】
ここで、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ３（高電圧）側へ変化すると、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の非反転入力側の接続点Ｎ３１の電圧が低下する。これにより、Ｐｃｈトランジスタ２７１がオン状態となり、ノードＮ７０の電圧を引き上げる。よって、Ｎｃｈ電流制御トランジスタ２５３がオン状態となり、出力電流Ｉａ（吸込電流）が増幅加速回路を２００＿１＿２の出力ノードＮＡから出力される。
【０１１２】
尚、出力安定状態では、Ｐｃｈトランジスタ２７１及びＮｃｈ電流制御トランジスタ２５３を共にオフ状態に設定される。
【０１１３】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ４（低電圧）側へ変化すると、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の非反転入力側の接続点Ｎ４１の電圧が上昇する。これにより、Ｎｃｈトランジスタ２８１がオン状態となり、ノードＮ８０の電圧を引き下げる。よって、Ｐｃｈ電流制御トランジスタ２５４がオン状態となり、出力電流Ｉｂ（吐出電流）が増幅加速回路を２００＿１＿２の出力ノードＮＢから出力される。
【０１１４】
尚、出力安定状態では、Ｎｃｈトランジスタ２８１及びＰｃｈ電流制御トランジスタ２５４は共にオフ状態に設定される。
【０１１５】
このように、増幅加速回路２００＿１＿２では、Ｎｃｈ電流制御トランジスタ２５３がオン状態のときは、出力電流Ｉａ（シンク電流）が第１の出力ノードＮＡから出力される。よって、出力電流Ｉａは出力回路１００＿１のカレントミラー４０の出力側の電流に加算され、出力回路１００＿１の出力端子２に対する充電作用を加速させるのである。
【０１１６】
また、Ｐｃｈ電流制御トランジスタ２５４がオン状態のときは、出力電流Ｉｂ（ソース電流）が第２の出力ノードＮＢから出力される。よって、出力電流Ｉｂは出力回路１００＿１のカレントミラー３０の出力側の電流に加算され、出力回路１００＿１の出力端子２に対する放電作用を加速させるのである。
【０１１７】
図３の増幅加速回路２００＿１＿２と、図２の増幅加速回路２００＿１＿１との差異は、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に対する出力電流Ｉａ、Ｉｂの出力作用が、Ｐｃｈ差動段２２＿１〜２２＿Ｎの動作に基づくか、或いはＮｃｈ差動段２１＿１〜２１＿Ｎの動作に基づくかの違いだけである。増幅加速回路としては、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に対する出力電流Ｉａ、Ｉｂの出力作用は、増幅加速回路２００＿１＿１、２００＿１＿２ともに同じである。したがって、増幅加速回路２００＿１＿２も、増幅加速回路２００＿１＿１で説明した作用及び効果を有する。よって、同様の作用及び効果の説明については省略する。
【０１１８】
図４は、図２に示す増幅加速回路２００＿１＿１の第２の変形例としての増幅加速回路２００＿１＿３の回路図である。尚、増幅加速回路２００＿１＿３は、図３の増幅加速回路２００＿１＿２に、図２に示される電流制御トランジスタ２５１及び２５２を追加した構成である。それ以外の構成については、図３に示すものと同一である。よって、図３と同様の構成の説明は省略する。
【０１１９】
増幅加速回路２００＿１＿３の出力ノードＮＡは、電流制御トランジスタ２５１及び２５３のドレインが共通接続されている。
【０１２０】
よって、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ３（高電圧）側へ変化すると、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の反転入力側の接続点Ｎ４２の電圧に基づき、電流制御トランジスタ２５１の電流がノードＮＡから出力される。更に、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の非反転入力側の接続点Ｎ３１の電圧に基づき、電流制御トランジスタ２５３の電流がノードＮＡから出力される。
【０１２１】
一方、増幅加速回路２００＿１＿３の出力ノードＮＢは、電流制御トランジスタ２５２及び２５４のドレインが共通接続されている。
【０１２２】
よって、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ４（低電圧）側へ変化すると、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の反転入力側の接続点Ｎ３２の電圧に基づき、電流制御トランジスタ２５２の電流がノードＮＢから出力される。更に、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の非反転入力側の接続点Ｎ４１の電圧に基づき、電流制御トランジスタ２５４の電流がノードＮＢから出力される。
【０１２３】
増幅加速回路２００＿１＿３は、Ｎｃｈ電流制御トランジスタ２５１及び２５３がオン状態のとき、出力電流Ｉａ（シンク電流）を第１の出力ノードＮＡに出力させる。これにより、出力電流Ｉａは出力回路１００＿１のカレントミラー４０の出力側の電流に加算され、出力回路１００＿１の出力端子２に対する充電作用を加速させる。
【０１２４】
また、Ｐｃｈ電流制御トランジスタ２５２及び２５４がオン状態のときは、出力電流Ｉｂ（ソース電流）が第２の出力ノードＮＢから出力される。これにより、出力電流Ｉｂは出力回路１００＿１のカレントミラー３０の出力側の電流に加算され、出力回路１００＿１の出力端子２に対する放電作用を加速させる。
【０１２５】
このように、図２及び図３に示す増幅加速回路２００＿１＿１、２００＿１＿２では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に対する出力電流Ｉａ、Ｉｂのそれぞれの出力作用が、Ｎｃｈ差動段２１＿１〜２１＿Ｎ、又はＰｃｈ差動段２２＿１〜２２＿Ｎの動作に基づいている。
【０１２６】
これに対して、図４に示す増幅加速回路２００＿１＿３では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に対する出力電流Ｉａ、Ｉｂのそれぞれの出力作用が、Ｎｃｈ差動段２１＿１〜２１＿ＮとＰｃｈ差動段２２＿１〜２２＿Ｎの両方の動作に基づいている。なお増幅加速回路としては、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に対する出力電流Ｉａ、Ｉｂの出力作用は、増幅加速回路２００＿１＿１、２００＿１＿２と同じである。したがって、増幅加速回路２００＿１＿３も、増幅加速回路２００＿１＿１で説明した作用及び効果を有する。よって、同様の作用及び効果についての説明は省略する。
【実施例２】
【０１２７】
図５は、本発明に係る半導体装置としての出力回路の第２の実施例を示す出力回路１００＿２の回路図である。尚、図５に示す出力回路１００＿２は、図１に示す増幅加速回路２００＿１に代えて増幅加速回路２００＿２を採用したものであり、それ以外の構成は図１に示すものと同一である。よって、図１と同様の構成の説明は省略する。
【０１２８】
増幅加速回路２００＿２は、第１〜第４の出力ノードとしての４個の出力ノードＮＡ、ＮＢ、ＮＣ、ＮＤを備える。増幅加速回路２００＿２は、先ず、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と出力信号電圧ＶＯとを大小比較する。
【０１２９】
この際、出力信号電圧ＶＯが、第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧よりも高電位の場合、増幅加速回路２００＿２は、出力ノードＮＡから出力電流Ｉａをシンク電流（吸い込み電流）として出力する。これにより、出力電流Ｉａが出力回路のＮｃｈカレントミラー４０の出力側電流に加算され、出力回路１００＿２の出力端子２に対する充電作用を加速させる。更に、増幅加速回路２００＿２は、出力ノードＮＣから出力電流Ｉｃをソース電流（吐き出し電流）として出力する。これにより、出力電流Ｉｃが、出力回路のＮｃｈカレントミラー４０の入力側電流に加算される。出力電流ＩｃがＮｃｈカレントミラー４０の入力側電流に加算されると、それに応じてＮｃｈカレントミラー４０の出力側電流が増加し、出力電流Ｉａと同様に、出力端子２に対する充電作用を加速させる。
【０１３０】
尚、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧よりも高電位の場合には、増幅加速回路２００＿２は、出力ノードＮＢ、ＮＤから電流出力を行わない。
【０１３１】
一方、増幅加速回路２００＿２は、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの重みづけ平均電圧よりも低電位の場合、出力ノードＮＢから出力電流Ｉｂをソース電流（吐き出し電流）として出力する。これにより、出力電流Ｉｂが、出力回路のＰｃｈカレントミラー３０の出力側電流に加算され、出力回路１００＿２の出力端子２に対する放電作用を加速させる。更に、増幅加速回路２００＿２は、出力ノードＮＤから出力電流Ｉｄをシンク電流（吸込み電流）として出力する。これにより、出力電流Ｉｄが、出力回路のＰｃｈカレントミラー３０の入力側電流に加算される。このときＰｃｈカレントミラー３０の出力側電流も増加し、出力電流Ｉｂと同様に、出力端子２に対する放電作用を加速させる。
【０１３２】
尚、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧よりも低電位の場合には、増幅加速回路２００＿２は、出力ノードＮＡ、ＮＣから電流出力を行わない。
【０１３３】
また、出力信号電圧ＶＯが第１乃至第Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と等しい場合には、増幅加速回路２００＿２は、出力電流Ｉａ、Ｉｂ、Ｉｃ、及びＩｄのいずれの出力電流も出力しない。
【０１３４】
図６は、図５に示す増幅加速回路２００＿２の一例としての増幅加速回路２００＿２＿１の回路図である。尚、増幅加速回路２００＿２＿１は、図２に示す増幅加速回路２００＿１＿１に、出力ノードＮＣ及びＮＤと電流制御トランジスタ２６１及び２６２を追加したものであり、それ以外の構成については図２に示すものと同一である。図２と同様の構成の説明は省略する。
【０１３５】
図６において、Ｐｃｈ電流制御トランジスタ２６１のソースは電源端子Ｅ３に接続されており、そのドレインは出力ノードＮＣに接続されている。Ｐｃｈ電流制御トランジスタ２６１の制御端子（ゲート）は、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の非反転入力側の接続点Ｎ３１、つまり比較回路２０１＿１の第３の出力端に接続される。
【０１３６】
Ｎｃｈ電流制御トランジスタ２６２のソースは電源端子Ｅ４に接続されており、そのドレインは出力ノードＮＤに接続されている。Ｎｃｈ電流制御トランジスタ２６２の制御端子（ゲート）は、Ｐｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の非反転入力側の接続点Ｎ４１、つまり比較回路２０１＿１の第４の出力端に接続される。
【０１３７】
増幅加速回路２００＿２＿１では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ３（高電圧）側へ変化すると、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の非反転入力側の接続点Ｎ３１が、電源端子Ｅ３の電圧から引き下げられる。これにより、Ｐｃｈ電流制御トランジスタ２６１がオン状態となり、出力ノードＮＣからソース電流Ｉｃが出力される。またＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の反転入力側の接続点Ｎ４２、つまり比較回路２０１＿１の第１の出力端が、電源端子Ｅ４の電圧から引き上げられる。これにより、Ｎｃｈ電流制御トランジスタ２５１がオン状態となり、出力ノードＮＡからシンク電流Ｉａが出力される。なお、このとき電流制御トランジスタ２５２及び２６２はオフ状態のままである。
【０１３８】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して電源端子Ｅ４（低電圧）側へ変化すると、Ｎｃｈ差動段２１＿１〜２１＿Ｎの共通出力対と負荷素子対（２３１、２３２）の反転入力側の接続点Ｎ３２、つまり比較回路２０１＿１の第２の出力端が電源端子Ｅ３の電圧から引き下げられる。これにより、Ｐｃｈ電流制御トランジスタ２５２がオン状態となり、出力ノードＮＢからソース電流Ｉｂが出力される。またＰｃｈ差動段２２＿１〜２２＿Ｎの共通出力対と負荷素子対（２４１、２４２）の非反転入力側の接続点Ｎ４１が、電源端子Ｅ４の電圧から引き上げられる。これにより、Ｎｃｈ電流制御トランジスタ２６２がオン状態となり、出力ノードＮＤからシンク電流Ｉｄが出力される。なお、このとき電流制御トランジスタ２５１及び２６１はオフ状態のままである。
【０１３９】
このように、増幅加速回路２００＿２＿１は、電流制御トランジスタ２５１及び２６１がオンのとき、出力ノードＮＡから出力されたシンク電流Ｉａを出力回路１００＿２のカレントミラー４０の出力側の電流に加算（ノードＮ３で結合）する。さらに増幅加速回路２００＿２＿１は、出力ノードＮＣから出力されたソース電流Ｉｃを出力回路１００＿２のカレントミラー４０の入力側の電流に加算（ノードＮ４で結合）する。このときカレントミラー４０の出力側電流も増加し、電流Ｉａと同様に、出力回路１００＿２の出力端子２に対する充電作用を加速させる。
【０１４０】
一方、電流制御トランジスタ２５２及び２６２がオンのときは、増幅加速回路２００＿２＿１は、出力ノードＮＢから出力されたソース電流Ｉｂを出力回路１００＿２のカレントミラー３０の出力側の電流に加算（ノードＮ１で結合）する。更に、増幅加速回路２００＿２＿１は、出力ノードＮＤから出力されたシンク電流Ｉｄを出力回路１００＿２のカレントミラー３０の入力側の電流に加算（ノードＮ２で結合）する。このときカレントミラー３０の出力側電流も増加し、電流Ｉｂと同様に、出力回路１００＿２の出力端子２に対する放電作用を加速させる。
【０１４１】
上記した構成からなる増幅加速回路２００＿２を備えた図５の出力回路１００＿２の特徴は、増幅加速回路２００＿２から送出された出力信号が、カレントミラー３０、４０の出力側の電流に加算されるだけでなく、カレントミラー３０、４０の入力側の電流にも加算されて、出力回路１００＿２の出力端子の充電動作又は放電動作を増幅加速することにある。
【実施例３】
【０１４２】
図７は、本発明に係る半導体装置としての出力回路の第３の実施例を示す出力回路１００＿３の回路図である。尚、図７に示す出力回路１００＿３は、図１に示す差動入力段１０１＿１に代えて差動入力段１０１＿２を採用したものであり、それ以外の構成は図１に示すものと同一である。この際、図７に示す差動入力段１０１＿２は、図１のカレントミラー３０、４０を低電圧カスコード構成のカレントミラー３０Ａ、４０Ａに変更したものである。以下では、カレントミラー３０Ａ、４０Ａの構成について説明し、それ以外の構成の説明は図１の出力回路１００＿１の説明と同様であり省略する。
【０１４３】
Ｐｃｈ側のカレントミラー３０Ａは、第１の電源端子Ｅ１とノード対（Ｎ１、Ｎ２）間に接続された低電圧カスコード・カレントミラーで構成されている。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ１に共通接続された１段目のＰｃｈトランジスタ対（１３２、１３１）と、ゲートが共通接続されてバイアス電圧ＢＰ１を受け、ソースが１段目のＰｃｈトランジスタ対（１３２、１３１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ１、Ｎ２）に接続された２段目のＰｃｈトランジスタ対（１３４、１３３）と、を備えている。
【０１４４】
１段目のＰｃｈトランジスタ対（１３２、１３１）の共通接続ゲートは、ノードＮ２に接続されている。ノード対（Ｎ１、Ｎ２）は、それぞれＰｃｈカレントミラー３０Ａの出力と入力となる。
【０１４５】
Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通接続された出力対の一方、つまりＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン（Ｌ２）は、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）に接続され、出力対の他方、つまりＮｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン（Ｌ１）は、Ｐｃｈトランジスタ１３１、１３３の接続点（ノードＮ６）に接続されている。
【０１４６】
Ｎｃｈのカレントミラー４０Ａは、電源端子Ｅ４とノード対（Ｎ３、Ｎ４）間に接続された低電圧カスコード・カレントミラーで構成される。具体的には、ゲートが共通接続され、ソースが電源端子Ｅ２に共通接続された１段目のＮｃｈトランジスタ対（１４２、１４１）と、ゲートが共通接続されてバイアス電圧ＢＮ１を受け、ソースが１段目のＮｃｈトランジスタ対（１４２、１４１）のドレインにそれぞれ接続され、ドレインがノード対（Ｎ３、Ｎ４）に接続された２段目のＮｃｈトランジスタ対（１４４、１４３）とを備えている。
【０１４７】
１段目のＮｃｈトランジスタ対（１４２、１４１）の共通接続ゲートはノードＮ４に接続されている。ノード対（Ｎ３、Ｎ４）は、それぞれＮｃｈカレントミラー４０Ａの出力と入力となる。Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通接続された出力対の一方、つまりＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン（Ｌ４）はＮｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）に接続され、出力対の他方、つまりＰｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン（Ｌ３）はＮｃｈトランジスタ１４１、１４３の接続点（ノードＮ８）に接続されている。
【０１４８】
図７において、増幅加速回路２００＿１の出力ノードＮＡ、ＮＢは、カレントミラー４０Ａ、３０Ａの出力端（ノードＮ３、Ｎ１）に接続されている。
【０１４９】
図７に示される出力回路１００＿３は、図１のカレントミラー３０、４０を、低電圧カスコード構成のカレントミラー３０Ａ、４０Ａに変更しただけなので、図１の出力回路１００＿１と同様の作用を有する。すなわち、出力回路１００＿３は、図１の出力回路１００＿１と同様に、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧を出力端子２から出力するボルテージフォロワとして動作する。よって、以下に、低電圧カスコード構成のカレントミラー３０Ａ、４０Ａを採用したことによる作用効果を中心に、出力回路１００＿３の動作について説明する。
【０１５０】
先ず、第１乃至１＿Ｎの入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎがそれぞれステップ電圧として変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力端子２の出力信号電圧ＶＯに対して、電源端子Ｅ３（高電圧）側へ変化した場合の動作について説明する。
【０１５１】
この場合、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方、つまりＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン（Ｌ２）の出力電流が増加し、他方、つまりＮｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン（Ｌ１）の出力電流が減少する。このようなＮｃｈトランジスタ１１２＿１〜１１２＿Ｎの共通ドレイン（Ｌ１）の出力電流の減少により、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）は減少する。このため、Ｐｃｈトランジスタ１３１のドレイン・ソース間電圧、つまりノードＮ６及び第１の電源端子Ｅ１間の差電圧の絶対値を小さくする作用を生じるが、Ｐｃｈトランジスタ１３３のゲート・ソース間電圧、つまり電圧ＢＰ１及びノードＮ６間の差電圧の絶対値が増加する。これにより、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の充電作用が強まる。結果として、Ｐｃｈトランジスタ１３１のドレイン電流（絶対値）の減少に追従して、Ｐｃｈトランジスタ１３３のドレイン（ノードＮ２）の電位が上昇する。
【０１５２】
また、Ｐｃｈトランジスタ１３１と共に、ゲートがノードＮ２に共通接続されたＰｃｈトランジスタ１３２のドレイン電流（絶対値）も減少する。この際、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の一方、つまりＮｃｈトランジスタ１１１＿１〜１１１＿Ｎの共通ドレイン（Ｌ２）の出力電流が増加するため、Ｐｃｈトランジスタ１３２、１３４の接続点（ノードＮ５）の電位は低下する。これにより、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧（絶対値）が縮小し、ノードＮ１に供給するＰｃｈトランジスタ１３４のドレイン電流（絶対値）が減少する。このため、ノードＮ１のＰチャネル駆動電位は低下する。
【０１５３】
また、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の他方、つまりＰｃｈトランジスタ１２２＿１〜１２２＿Ｎの共通ドレイン（Ｌ３）の出力電流の増加により、Ｎｃｈトランジスタ１４１のドレイン電流は増加する。この際、Ｎｃｈトランジスタ１４１のドレイン・ソース間電圧、つまりノードＮ８及び第２の電源端子Ｅ２間の差電圧を増加させる作用が生じるが、Ｎｃｈトランジスタ１４３のゲート・ソース間電圧、つまり電圧ＢＮ１及びノードＮ８間の差電圧が減少する。これにより、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の放電作用が弱まる。結果として、Ｎｃｈトランジスタ１４１のドレイン電流（絶対値）の減少に追従して、Ｎｃｈトランジスタ１４３のドレイン（ノードＮ４）の電位が上昇する。
【０１５４】
更に、Ｎｃｈトランジスタ１４１のゲートと共通にゲートがノードＮ４に共通接続されたＮｃｈトランジスタ１４２のドレイン電流も増加する。この際、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の一方、つまりＰｃｈトランジスタ１２１＿１〜１２１＿Ｎの共通ドレイン（Ｌ４）の出力電流が減少するため、Ｎｃｈトランジスタ１４２、１４４の接続点（ノードＮ７）の電位は低下する。これにより、Ｎｃｈトランジスタ１４４のゲート・ソース間電圧（絶対値）が増加し、Ｎｃｈトランジスタ１４４のドレイン電流、つまりノードＮ３に対する吸い込み電流が増加するので、ノードＮ３のＮチャネル駆動電位は低下する。
【０１５５】
ノードＮ１、Ｎ３の電位の低下により、出力増幅段１０７のＰｃｈトランジスタ１７１のゲート電位が低下し、Ｐｃｈトランジスタ１７１のドレイン電流、つまり電源端子Ｅ１から出力端子２への充電電流が増加し、Ｎｃｈトランジスタ１７２のドレイン電流、つまり出力端子２から電源端子Ｅ２への放電電流が減少する。これにより、出力端子２の出力信号電圧ＶＯは上昇する。  ここで、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対の出力電流の差、及びＰｃｈ差動段１２＿１〜１２＿Ｎの共通出力対の出力電流の差は共に小さくなる。よって、カレントミラー３０Ａ、４０Ａや浮遊電流源回路（１６１、１６２）の各ノード電位や、各トランジスタの電流は平衡状態へと回復していく。
【０１５６】
そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【０１５７】
次に、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ４（低電圧）側へ変化した場合の動作について説明する。
【０１５８】
この場合、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ３（高電圧）側へ変化したときと逆の動作になる。すなわち、ノードＮ１、Ｎ３の電位が上昇し、出力増幅段１０７のＰｃｈトランジスタ１７１のゲート電位の上昇により、そのドレイン電流、つまり電源端子Ｅ１から出力端子２への充電電流が減少する。更に、Ｎｃｈトランジスタ１７２のゲート電位の上昇により、そのドレイン電流、つまり出力端子２から電源端子Ｅ２への放電電流は増加する。これにより、出力端子２の出力信号電圧ＶＯは低下し、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【０１５９】
よって、増幅加速回路２００＿１は、このような出力安定状態、つまり出力信号電圧ＶＯが、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧と一致、或いは当該加重平均電圧を中心にして微量に上下に変動する、いわゆる平衡状態にある場合には、増幅加速回路２００＿１の出力ノードＮＡ、ＮＢから電流Ｉａ、Ｉｂの送出は為されない。
【０１６０】
ここで、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ３（高電圧）側へ変化すると、増幅加速回路２００＿１の出力ノードＮＡから出力されるシンク電流Ｉａがカレントミラー４０Ａの出力側の電流に加算（ノードＮ３で結合）される。これにより、図７の出力回路１００＿３の増幅作用に伴うカレントミラー４０Ａの出力電流、つまりＮｃｈトランジスタ１４２、１４４のドレイン電流の増加分に、増幅加速回路２００＿１のシンク電流Ｉａが追加されるため、ノードＮ３のＮチャネル駆動電位の低下が加速され、出力増幅段１０７のＮｃｈトランジスタ１７２を速やかにオフ状態に到らせる。
【０１６１】
さらに、ノードＮ３のＮチャネル駆動電位が低下すると、第２の浮遊電流源回路６０のＮｃｈトランジスタ１６２のゲート・ソース間電圧が増大し、そのドレイン電流が増加する。このため、ノードＮ１のＰチャネル駆動電位の低下が加速され、出力増幅段１０７のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
【０１６２】
そして、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、シンク電流Ｉａは遮断され、増幅加速回路２００＿１の増幅加速作用も停止する。この後は、増幅加速回路２００＿１の制御を受けない出力回路１００＿３の差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達後、出力安定状態となる。
【０１６３】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ４（低電圧）側へ変化すると、増幅加速回路２００＿１の出力ノードＮＢから出力されるソース電流Ｉｂがカレントミラー３０Ａの出力側の電流に加算（ノードＮ１で結合）される。これにより、図７の出力回路１００＿３の増幅作用に伴うカレントミラー３０Ａの出力電流、つまりＰｃｈトランジスタ１３２、１３４のドレイン電流（絶対値）の増加分に、増幅加速回路２００＿１のソース電流Ｉｂが追加されるため、ノードＮ１のＰチャネル駆動電位の上昇が加速され、出力増幅段１０７のＰｃｈトランジスタ１７１を速やかにオフ状態に到らせる。さらに、Ｐチャネル駆動電位の上昇により、第２の浮遊電流源回路６０のＰｃｈトランジスタ１６１のゲート・ソース間電圧（絶対値）が増大し、Ｐｃｈトランジスタ１６１のドレイン電流（絶対値）が増加する。このため、ノードＮ３のＮチャネル駆動電位の上昇も加速され、出力増幅段１０７のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
【０１６４】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、ソース電流Ｉｂは遮断され、増幅加速回路２００＿１の増幅加速作用も停止する。この後は、増幅加速回路２００＿１の制御を受けない出力回路１００＿３の差動増幅動作のみとなり、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に到達すると、出力安定状態となる。
【０１６５】
以上のように、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎが変化し、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯよりも高電位側に変化する場合、増幅加速回路２００＿１は、シンク電流Ｉａをカレントミラー４０Ａの出力電流に加算して、出力増幅段１０７のＮｃｈトランジスタ１７２を速やかにオフさせた後、Ｐｃｈトランジスタ１７１による出力端子２の充電動作を加速する。一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯよりも低電位側に変化する場合には、増幅加速回路２００＿１は、ソース電流Ｉｂをカレントミラー３０Ａの出力電流に加算して、出力増幅段１０７のＰｃｈトランジスタ１７１を速やかにオフさせた後、Ｎｃｈトランジスタ１７２による出力端子２の放電動作を加速する。
【０１６６】
図７に示す出力回路１００＿２においても図１の出力回路１００＿１と同様に、１データ期間のような短周期でのパネルデータ線負荷の駆動で出力回路１００＿２の動作が出力安定状態に戻っていない場合でも、データ期間の切り替りによる入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に追従させて、Ｐｃｈ出力トランジスタ１７１及びＮｃｈ出力トランジスタ１７２の状態を迅速に切り替えることが可能となる。つまり、出力回路１００＿３は、出力端子２に接続されるデータ線負荷の充電動作時にはＮｃｈ出力トランジスタ１７２を速やかにオフ状他に移行させ、データ線負荷の放電動作時にはＰｃｈ出力トランジスタ１７１を速やかにオフ状態に移行させる作用を備えているのである。
【０１６７】
よって、図７に示す出力回路１００＿３によれば、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化に追従させて、遅延なくデータ線負荷を駆動することが可能となる。
【実施例４】
【０１６８】
図８は、本発明に係る半導体装置としての出力回路の第４の実施例を示す出力回路１００＿４の回路図である。尚、図８に示す出力回路１００＿４では、増幅加速回路２００＿１と差動入力段１０１＿２との接続が異なるだけで、他の構成及び接続形態は図７に示すものと同一である。具体的には、出力回路１００＿４では、増幅加速回路２００＿１の出力ノードＮＡが、Ｐｃｈ差動段１２＿１〜１２＿Ｎの共通出力対とカレントミラー４０Ａとの接続点対の非反転入力側の接続点（ノードＮ７）に接続されている。更に、増幅加速回路２００＿１の出力ノードＮＢが、Ｎｃｈ差動段１１＿１〜１１＿Ｎの共通出力対とカレントミラー３０Ａとの接続点対の非反転入力側の接続点（ノードＮ５）に接続されている。
【０１６９】
よって、出力回路１００＿４では、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ３（高電圧）側へ変化した場合、増幅加速回路２００＿１の出力ノードＮＡから出力されるシンク電流Ｉａがカレントミラー４０Ａの出力側の電流に加算される。これにより、出力回路１００＿４の増幅作用に伴うカレントミラー４０Ａの出力側電流、つまり、Ｎｃｈトランジスタ１４２のドレイン電流の増加分に、増幅加速回路２００＿１のシンク電流Ｉａが追加される。このため、ノードＮ７の電位低下が加速され、Ｎｃｈトランジスタ１４４のゲート・ソース間電圧が増加する。これにより、Ｎｃｈトランジスタ１４４のドレイン電流が増加し、ノードＮ３のＮチャネル駆動電位の低下が加速される。その結果、出力増幅段１０７のＮｃｈトランジスタ１７２が速やかにオフ状態に到る。
【０１７０】
さらに、ノードＮ３のＮチャネル駆動電位の低下により、第２の浮遊電流源回路６０の作用で、ノードＮ１のＰチャネル駆動電位の低下が加速され、出力増幅段１０７のＰｃｈトランジスタ１７１による出力端子２の充電作用が加速される。
【０１７１】
なお、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、シンク電流Ｉａは遮断され、この後は、増幅加速回路２００＿１の制御を受けない出力回路１００＿４の差動増幅動作のみとなる。
【０１７２】
一方、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧が出力信号電圧ＶＯに対して、電源端子Ｅ４（低電圧）側へ変化した場合には、増幅加速回路２００＿１の出力ノードＮＢから出力されるソース電流Ｉｂがカレントミラー３０Ａの出力側の電流に加算（ノードＮ５で結合）される。
【０１７３】
これにより、図８の出力回路１００＿４の増幅作用に伴うカレントミラー３０Ａの出力側電流、つまりＰｃｈトランジスタ１３２のドレイン電流（絶対値）の増加分に、増幅加速回路２００＿１のソース電流Ｉｂが追加される。このため、ノードＮ５の電位上昇が加速され、Ｐｃｈトランジスタ１３４のゲート・ソース間電圧が増加する。これによりＰｃｈトランジスタ１３４のドレイン電流が増加し、ノードＮ１のＰチャネル駆動電位の上昇が加速される。その結果、出力増幅段１０７のＰｃｈトランジスタ１７１が速やかにオフ状態に到る。
【０１７４】
さらに、ノードＮ１のＰチャネル駆動電位の上昇により、第２の浮遊電流源回路６０の作用で、ノードＮ３のＮチャネル駆動電位の上昇が加速され、出力増幅段１０７のＮｃｈトランジスタ１７２による出力端子２の放電作用が加速される。
【０１７５】
ここで、出力信号電圧ＶＯが入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧に近づくと、ソース電流Ｉｂは遮断され、この後は、増幅加速回路２００＿１の制御を受けない出力回路１００＿４の差動増幅動作のみとなる。
【０１７６】
以上のように、出力回路１００＿４において、増幅加速回路２００＿１の出力ノードＮＡから出力されるシンク電流Ｉａがカレントミラー４０Ａの出力側のノードＮ７に送出される場合と、ノードＮ３に送出される場合とは、どちらも同様の作用となる。また出力ノードＮＢから出力されるソース電流Ｉｂがカレントミラー３０Ａの出力側のノードＮ５に送出される場合とノードＮ１にされる場合とは、どちらも同様の作用となる。したがって、図８の出力回路１００＿４の作用及び効果は、図７の出力回路１００＿３の作用及び効果と同様となる。
【実施例５】
【０１７７】
図９は、本発明に係る半導体装置としての出力回路の第５の実施例を示す出力回路１００＿５の回路図である。尚、図９に示す構成では、図５に示される差動入力段１０１＿１に代えて差動入力段１０１＿２を採用したものであり、それ以外の構成は図５に示すものと同一である。すなわち、出力回路１００＿５では、図５に示されるカレントミラー３０及び４０に代えて、低電圧カスコード構成のカレントミラー３０Ａ、４０Ａを採用したものである。
【０１７８】
図１０は、図９に示される出力回路１００＿５の第１の変形例としての出力回路１００＿６の回路図である。尚、出力回路１００＿６では、増幅加速回路２００＿２の出力ノードＮＡが、カレントミラー４０Ａの出力端のノードＮ３ではなく、カレントミラー４０Ａの出力側のノードＮ５に接続されている。更に、増幅加速回路２００＿２の出力ノードＮＢが、カレントミラー３０Ａの出力端のノードＮ１ではなく、カレントミラー３０Ａの出力側のノードＮ５に接続されている。それ以外の構成は、図９に示される出力回路１００＿５と同一である。
【０１７９】
図１１は、図９に示される出力回路１００＿５の第２の変形例としての出力回路１００＿７の回路図である。尚、出力回路１００＿７では、増幅加速回路２００＿２の出力ノードＮＣが、カレントミラー４０Ａの入力端のノードＮ４ではなく、カレントミラー４０Ａの入力側のノードＮ８に接続されている。更に、増幅加速回路２００＿２の出力ノードＮＤが、カレントミラー３０Ａの入力端のノードＮ２ではなく、カレントミラー３０Ａの入力側のノードＮ６に接続されている。それ以外の構成は、図９に示される出力回路１００＿５と同一である。
【０１８０】
図１２は、図９に示される出力回路１００＿５の第３の変形例としての出力回路１００＿８の回路図である。尚、出力回路１００＿８では、増幅加速回路２００＿２の出力ノードＮＡが、カレントミラー４０Ａの出力端のノードＮ３ではなくカレントミラー４０Ａの出力側のノードＮ７に接続されており、増幅加速回路２００＿２の出力ノードＮＣが、カレントミラー４０Ａの入力端のノードＮ４ではなくカレントミラー４０Ａの入力側のノードＮ８に接続されている。更に、出力回路１００＿８では、増幅加速回路２００＿２の出力ノードＮＤが、カレントミラー３０Ａの入力端のノードＮ２ではなく、カレントミラー３０Ａの入力側のノードＮ６に接続されている。それ以外の構成は、図９に示される出力回路１００＿５と同一である。
【０１８１】
尚、増幅加速回路２００＿２は、図５又は図６で説明したのと同様の動作を行う。また、カレントミラー４０Ａ、３０Ａについても、図７又は図８で説明したように、カレントミラー４０、３０と同じ動作を行う。この際、カレントミラー４０Ａ、３０Ａにおいて、増幅加速回路２００＿２の出力ノードＮＡがカレントミラー４０Ａの出力側のノードＮ３及びＮ７のうちのどちらに接続されていても、図７又は図８で説明したように、同等の増幅加速作用が生じる。また、増幅加速回路２００＿２の出力ノードＮＢも、カレントミラー３０Ａの出力側のノードＮ１及びＮ５のうちのどちらに接続されても、同等の増幅加速作用が生じる。また、増幅加速回路２００＿２の出力ノードＮＣがカレントミラー４０Ａの入力側のノードＮ４及びＮ８のうちのどちらに接続されても、同等の増幅加速作用が生じる。更に、増幅加速回路２００＿２の出力ノードＮＤがカレントミラー３０Ａの入力側のノードＮ２及びＮ６のうちのどちらに接続されても、同等の増幅加速作用が生じる。
【０１８２】
従って、図９〜図１２に示される出力回路１００＿５〜１００＿８は、図５に示される出力回路１００＿２と同様の作用及び効果を有する。
【０１８３】
図１３は、図２に示す増幅加速回路２００＿１＿１の第３の変形例としての増幅加速回路２００＿１＿４の回路図である。尚、増幅加速回路２００＿１＿４は、図２に示す比較回路２０１＿１に代えて比較回路２０１＿５を採用したものであり、それ以外の構成は図２に示すものと同一である。
【０１８４】
図１３に示す比較回路２０１＿５では、図２に示すＮｃｈ差動段２１＿１〜２１＿Ｎの電流源２１３＿１〜２１３＿Ｎを共通化して単一の電流源２１３に変更し、図２に示すＰｃｈ差動段２２＿１〜２２＿Ｎの電流源２２３＿１〜２２３＿Ｎを共通化して単一の電流源２２３に変更したものであり、それ以外の構成は図２に示すものと同一である。すなわち、比較回路２０１＿５では、Ｎ個のＮｃｈ差動対（２１１＿１、２１２＿１）〜（２１１＿Ｎ、２１２＿Ｎ）は電流源２１３で共通に駆動される。またＮ個のＰｃｈ差動対（２２１＿１、２２２＿１）〜（２２１＿Ｎ、２２２＿Ｎ）は電流源２２３で共通に駆動される。なおＮｃｈ差動対の２１２＿１〜２１２＿Ｎを合算して共通化した１つのトランジスタで構成してもよい。またＰｃｈ差動対の２２２＿１〜２２２＿Ｎを合算して共通化した１つのトランジスタで構成してもよい。
【０１８５】
上記構成の差動段を含む比較回路２０１＿５の動作は、図２に示される比較回路２０１＿１と同一である。このように、比較回路２０１＿５において、Ｎ個の差動対を駆動する電流源を共通化したことにより、素子数が削減されるので、回路面積を削減することができる。なお、図３、図４又は図６に示す各比較回路を、図１３に示す比較回路２０１＿５に変更することも可能である。
【０１８６】
図１４は、図２に示す増幅加速回路２００＿１＿１の第４の変形例としての増幅加速回路２００＿１＿５の回路図である。尚、増幅加速回路２００＿１＿５は、図３に示す比較回路２０１＿２に代えて比較回路２０１＿６を採用したものであり、それ以外の構成は図３に示すものと同一である。
【０１８７】
図１４に示す比較回路２０１＿６では、図３に示す比較回路２０１＿２の負荷素子対をなす電流源２３１及び２３２に代えてＰｃｈカレントミラー（２３１、２３２）を採用し、負荷素子対をなす電流源２４１及び２４２に代えてＮｃｈカレントミラー（２４１、２４２）を採用したものである。更に、比較回路２０１＿６では、図３に示す比較回路２０１＿２の負荷素子をなす電流源２７２及び２８２に代えて、夫々のドレイン及びゲートが共通接続されたダイオード接続トランジスタ２７２及び２８２を採用したものである。それ以外の構成については図３に示すものと同一である。
【０１８８】
なお、上記負荷素子（対）は、抵抗素子（対）やダイオード（対）への置き換えも可能である。また、上記した負荷素子対として、電流源対からカレントミラーへの変更は、図２〜図４又は図６の各比較回路に対しても同様に適用可能である。
【０１８９】
図１５は、図６に示す増幅加速回路２００＿２＿１の変形例としての増幅加速回路２００＿２＿２の回路図である。尚、増幅加速回路２００＿２＿２では、図６に示す構成に電流源２５５、２５６、２６５及び２６６を新たに追加したものであり、それ以外の構成は図６に示すものと同一である。すなわち、増幅加速回路２００＿２＿２では、電源端子Ｅ３及びＰｃｈ電流制御トランジスタ２５２間に電流源２５６が接続されており、電源端子Ｅ３及びＰｃｈ電流制御トランジスタ２６１間に電流源２６６が接続されている。更に、増幅加速回路２００＿２＿２では、電源端子Ｅ４及びＮｃｈ電流制御トランジスタ２５１間に電流源２５５が接続されており、電源端子Ｅ４及びＮｃｈ電流制御トランジスタ２６２間に電流源２６５が接続されている。なお上記直列形態で接続された電流制御トランジスタと電流源は接続順を入れ替えてもよい。
【０１９０】
図１５に示す構成を採用することにより、増幅加速回路の動作で電流制御トランジスタがオン状態となり、電流制御トランジスタから出力回路へ電流が送出される際の電流上限値を設定することが可能となる。これにより、出力回路の増幅加速作用を電流源の電流値設定により容易に制御することができる。また出力回路及び増幅加速回路の消費電流も制御することが可能となる。
【０１９１】
尚、図１５に示すように電流制御トランジスタに電流源を追加する変更は、図２〜図４、図６、図１３又は図１４の各増幅加速回路の電流制御トランジスタに対しても同様に適用可能であり、これにより上記した効果を得ることができる。
【０１９２】
以下に、上記した各実施形態における電源端子Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７及びＥ８に印加する電源電圧の大小関係について、図１６Ａ〜図１６Ｇを参照しつつ説明する。
【０１９３】
例えば、液晶表示装置のデータドライバでは、コモン電圧に対して高電位側の正極レンジの階調電圧と、コモン電圧に対して低電位側の負極レンジの階調電圧と、を所定の周期で切替える交流駆動が行われる。このため、電源電圧として、少なくとも高位電源電圧ＶＤＤと低位電源電圧ＶＳＳが与えられ、更に、正極レンジの下限、負極レンジの上限に対応した中位電源電圧ＶＤＭが与えられる場合もある。
【０１９４】
一方、有機ＥＬ表示装置のデータドライバでは、液晶表示装置のような極性はなく、電源電圧として高位電源電圧ＶＤＤ及び低位電源電圧ＶＳＳが与えられる。
【０１９５】
よって、例えば増幅加速回路２００＿１（図２の２００＿１＿１、図３の２００＿１＿２、図４の２００＿１＿３）を備えた図１の出力回路１００＿１を、有機発光ダイオード表示装置のデータドライバの出力回路として用いる場合には、図１６Ａに示すような２電源構成を採用する。この際、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給する。
【０１９６】
一方、増幅加速回路２００＿１を備えた図１の出力回路１００＿１を、液晶表示装置のデータドライバの出力回路として用いる場合にも、有機発光ダイオード表示装置のデータドライバと同様に、図１６Ａに示すような２電源構成を採用する。この際、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給する。
【０１９７】
また、増幅加速回路２００＿１を備えた図１の出力回路１００＿１を、液晶表示装置のデータドライバの正極レンジを駆動する出力回路として用いる場合には、図１６Ａに示す２電源供給において、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には中位電源電圧ＶＤＭを供給する。また、増幅加速回路２００＿１を備えた図１の出力回路１００＿１を、液晶表示装置のデータドライバの負極レンジを駆動する出力回路として用いる場合には、図１６Ａに示す２電源供給において、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には中位電源電圧ＶＤＭを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給するようにしても良い。
【０１９８】
また、出力回路１００＿１を正極レンジを駆動する出力回路とした場合には、例えば、高位電源電圧ＶＤＤ、中位電源電圧ＶＤＭ及び低位電源電圧ＶＳＳを用いた３電源供給を採用しても良い。この際、例えば図１６Ｂに示すように、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には高位電源電圧ＶＤＤ、電源端子Ｅ４には中位電源電圧ＶＤＭ、電源端子Ｅ２、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給する。あるいは、図１６Ｃに示すように電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８に高位電源電圧ＶＤＤを供給し、電源端子Ｅ４及びＥ５に中位電源電圧ＶＤＭを供給し、電源端子Ｅ２及びＥ７には低位電源電圧ＶＳＳを供給するようにしても良い。あるいは、図１６Ｄに示すように、電源端子Ｅ１、Ｅ３、Ｅ６及びＥ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ４、Ｅ５及びＥ７には中位電源電圧ＶＤＭを供給し、電源端子Ｅ２には低位電源電圧ＶＳＳを供給するようにしても良い。
【０１９９】
図１６Ｂ〜図１６Ｄに示すような電源電圧の供給においては、出力トランジスタに流れる電流が大となる出力増幅段１０７の電源端子Ｅ３及びＥ４間の電源電圧差を小さくすることで、（電流×電圧）にて表される消費電力が低減され、その分だけ発熱量も抑えることが可能となる。
【０２００】
また、負極レンジを駆動する出力回路として、図１６Ｅに示す３電源供給を採用しても良い。この際、電源端子Ｅ１、Ｅ６、Ｅ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ３に中位電源電圧ＶＤＭを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給するようにしても良い。あるいは、図１６Ｆに示す３電源供給を採用しても良い。この際、電源端子Ｅ１及びＥ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ３及びＥ６には中位電源電圧ＶＤＭを供給し、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給するようにしても良い。あるいは、図１６Ｇに示す３電源供給を採用しても良い。すなわち、電源端子Ｅ８には高位電源電圧ＶＤＤを供給し、電源端子Ｅ１、Ｅ３及びＥ６には中位電源電圧ＶＤＭを供給すると共に、電源端子Ｅ２、Ｅ４、Ｅ５及びＥ７には低位電源電圧ＶＳＳを供給するようにしても良い。
【０２０１】
尚、図１６Ｅ〜図１６Ｇに示される電源供給でも、出力トランジスタに流れる電流が大となる出力増幅段１０７の電源端子Ｅ３及びＥ４間の電源電圧差を小さくすることで、（電流×電圧）にて表される消費電力が低減され、その分だけ発熱量も抑えることが可能となる。
【０２０２】
図１７は、上記した出力回路（１００＿１乃至１００＿８）が形成されているデータドライバ８０を含む表示装置５００の概略構成を示すブロック図である。図１７において、例えば液晶又は有機ＥＬパネル等からなる表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータ線Ｄ1〜Ｄnとが形成されている。水平走査ライン及びデータ線の各交叉部には、画素を担う表示セルが形成されている。
【０２０３】
駆動制御部６５は、映像信号ＶＤ中から水平同期信号を検出して走査ドライバ７０に供給する。また、駆動制御部６５は、映像信号ＶＤに基づき各種の制御信号、並びに各画素の輝度レベルを例えば８ビットの輝度階調で指す画素データＰＤの系列を生成してデータドライバ８０に供給する。
【０２０４】
走査ドライバ７０は、駆動制御部６５から供給された水平同期信号に同期したタイミングで、水平走査パルスＳＰを表示デバイス２０の水平走査ラインＳ1〜Ｓmの各々に順次印加する。
【０２０５】
データドライバ８０は、例えばＬＳＩ（Large Scale Integrated Circuit）等の半導体装置に形成されている。データドライバ８０は、駆動制御部６５から供給された画素データＰＤを１水平走査ライン分、つまりｎ個毎に各画素データＰＤに夫々対応した階調電圧を有する階調電圧信号Ｇ1〜Ｇnに変換する。そして、データドライバ８０は、当該階調電圧信号Ｇ1〜Ｇnを表示デバイス２０のデータ線Ｄ1〜Ｄnに印加する。
【０２０６】
図１８は、データドライバ８０の内部構成を示すブロック図である。図１８に示すように、データドライバ８０は、シフトレジスタ８０１、データレジスタラッチ８０２、レベルシフト回路群８０３、参照電圧発生回路８０４、デコーダ回路群８０５、及び出力回路群８０６を含む。
【０２０７】
シフトレジスタ８０１は、駆動制御部６５から供給されたスタートパルスに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ８０２に供給する。
【０２０８】
データレジスタラッチ８０２は、シフトレジスタ８０１から供給されたラッチタイミング信号の各々に基づき、駆動制御部６５から供給された画素データＰＤをｎ個毎に取り込み、各画素データＰＤを表すｎ個の画素データ信号をレベルシフト回路群８０３に供給する。
【０２０９】
レベルシフト回路群８０３は、データレジスタラッチ８０２から供給されたｎ個の画素データ信号の各々に対して、その信号レベルを増加するレベルシフト処理を施して得たｎ個のレベルシフト画素データ信号をデコーダ回路群８０５に供給する。
【０２１０】
参照電圧発生回路８０４は、互いに電圧値が異なる複数の参照電圧を生成し、デコーダ回路群８０５に供給する。
【０２１１】
デコーダ回路群８０５は、レベルシフト回路群８０３から供給されたｎ個のレベルシフト画素データ信号の各々毎に、そのレベルシフト画素データ信号に対応したＮ個の参照電圧を上記した複数の参照電圧のうちから選出し、選出したＮ個の参照電圧を夫々表すＮ個の参照電圧信号を生成する。そして、デコーダ回路群８０５は、ｎ個のレベルシフト画素データ信号の各々毎に生成したＮ個の参照電圧信号、つまり（ｎ×Ｎ）個の参照電圧信号を、出力回路群８０６に供給する。
【０２１２】
出力回路群８０６は、表示デバイス２０のｎ個のデータ線Ｄ1〜Ｄnの各々に対応したｎ個の出力回路を含む。この際、各出力回路は、図１乃至図１５にて説明した出力回路からなる。
【０２１３】
出力回路群８０６に含まれるｎ個の出力回路（例えば図１に示す出力回路１００＿１）の各々は、上記したＮ個の参照電圧信号を入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎとして受ける。そして、各出力回路は、これら入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧を増幅して得た出力信号電圧ＶＯを出力端子２を介して出力する。この際、出力回路群８０６は、ｎ個の出力回路から出力されたｎ個の出力信号電圧ＶＯを階調電圧信号Ｇ1〜ＧNとして表示デバイス２０のデータ線Ｄ1〜ＤNに印加する。
【０２１４】
ここで、図１乃至図１５にて示される増幅加速回路（２００＿１又は２００＿２）を備えた出力回路によれば、入力信号電圧の変化に速やかに追従し、出力端子２に接続されるデータ線Ｄ1〜ＤNの各々に対し、充電動作及び放電動作が加速されるので、高速な出力処理が可能となる。
【０２１５】
よって、上記した出力回路（１００＿１乃至１００＿８）を搭載することにより、表示パネルの大画面化及び高解像度化に適応した高品質な表示を実現できるデータドライバを提供することが可能となる。
【０２１６】
また、各出力回路は、Ｎ個の入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの加重平均電圧を増幅出力するという内挿機能を有しているため、デコーダ回路群８０５の回路規模を縮小化することができるので、省面積のデータドライバを実現することが可能となる。
【０２１７】
以上、詳述したように、本発明に係る出力回路（１００＿１乃至１００＿８）を含む半導体装置は、以下の第１乃至第Ｎ（Ｎは１以上の正の整数）の入力端子（１＿１〜１＿Ｎ）と、出力信号（ＶＯ）を出力する出力端子（２）と、差動入力段（１０１＿１、１０１＿２）と、出力増幅段（１０７）及び増幅加速回路（２００＿１乃至２００＿２）を含むものである。
【０２１８】
すなわち、差動入力段は、第１導電型（Ｎチャネル型）の第１乃至第Ｎの差動段（１１＿１〜１１＿Ｎ）、第２導電型（Ｐチャネル型）の第（Ｎ＋１）乃至第（２Ｎ）の差動段（１２＿１〜１２＿Ｎ）、第１のカレントミラー（３０、３０Ａ）、第２のカレントミラー（４０、４０Ａ）、第１の浮遊電流源回路（５０）及び第２の浮遊電流源回路（６０）を備える。
【０２１９】
第１導電型の第１乃至第Ｎの差動段は、第１乃至第Ｎの入力端子に夫々供給される第１乃至第Ｎの入力信号（ＶＩ＿１〜ＶＩ＿Ｎ）の各々と出力信号との差分に対応した第１乃至第Ｎの電流対を生成し第１乃至第Ｎの電流対各々の一方の電流を第１の共通線（Ｌ１）に流すと共に第１乃至第Ｎの電流対各々の他方の電流を第２の共通線（Ｌ２）に流す。
【０２２０】
第２導電型の第（Ｎ＋１）乃至第（２Ｎ）の差動段は、第１乃至第Ｎの入力信号の各々と出力信号との差分に対応した第（Ｎ＋１）乃至第（２Ｎ）の電流対を生成し、電流対各々の一方の電流を第３の共通線（Ｌ３）に流すと共に第（Ｎ＋１）乃至第（２Ｎ）の電流対各々の他方の電流を第４の共通線（Ｌ４）に流す。
【０２２１】
第１のカレントミラーは、第１の電源端子（Ｅ１）と第１及び第２のノード（Ｎ１、Ｎ２）との間に接続され、一端が第１及び第２の共通線（Ｌ１、Ｌ２）にそれぞれ接続され、制御端子が共通接続された第２導電型のトランジスタ対（１３１、１３２）を含み、第１の共通線（Ｌ１）及び第２のノード（Ｎ２）に流れる電流に応じて第２導電型のトランジスタ対（１３１、１３２）の一方（１３１）に電流を流す電流入力部（１３１、１３３）と、第２導電型のトランジスタ対（１３１、１３２）の一方（１３１）に流れた電流に対応した電流を第２導電型のトランジスタ対（１３１、１３２）の他方（１３２）に流す電流出力部（１３２、１３４）と、を含む。
【０２２２】
第２のカレントミラーは、第２の電源端子（Ｅ２）と第３及び第４のノード（Ｎ３、Ｎ４）との間に接続され、一端が第３及び第４の共通線（Ｌ３、Ｌ４）にそれぞれ接続され、制御端子が共通接続された第１導電型のトランジスタ対（１４１、１４２）を含み、第３の共通線（Ｌ３）及び第４のノード（Ｎ４）に流れる電流に応じて第１導電型のトランジスタ対（１４１、１４２）の一方（１４１）に電流を流す電流入力部（１４１、１４３）と、第１導電型のトランジスタ対（１４１、１４２）の一方（１４１）に流れた電流に対応した電流を第１導電型のトランジスタ対（１４１、１４２）の他方（１４２）に流す電流出力部（１４２、１４４）と、を含む。
【０２２３】
出力増幅段は、第３の電源端子（Ｅ３）と出力端子との間に接続され、制御端子（ゲート）が第１のノードに接続された第２導電型の第１の出力トランジスタ（１７１）と、第４の電源端子（Ｅ４）と出力端子との間に接続され、制御端子が第３のノードに接続された第１導電型の第２の出力トランジスタ（１７２）と、を含む。
増幅加速回路は、電流を出力する第１及び第２の出力ノード（ＮＡ、ＮＢ）を含み、第１乃至第Ｎの差動段及び第（Ｎ＋１）乃至第（２Ｎ）の差動段それぞれの重みづけ比に応じて定まる第１乃至第Ｎの入力信号の加重平均電圧が出力信号の電圧と比べて高い場合には、第１の出力ノードから電流を出力して第２のカレントミラーの電流出力部に流れる電流に加算すると共に第２の出力ノードからの電流出力を遮断する。一方、第１乃至第Ｎの入力信号の加重平均電圧が出力信号の電圧と比べて低い場合には、第２の出力ノードから電流を出力して第１のカレントミラーの電流出力部に流れる電流に加算すると共に第１の出力ノードからの電流出力を遮断する。尚、第１乃至第Ｎの入力信号の加重平均電圧が出力信号の電圧と等しい場合には第１及び第２の出力ノードからの電流出力を共に遮断する。
【０２２４】
また、本発明に係る出力回路（１００＿１乃至１００＿８）を含む半導体装置を、映像信号にて表される画素毎の輝度レベルに対応した階調電圧信号を表示デバイスの複数のデータ線に送出するデータドライバに適用しても良い。この際、当該データドライバは、以下のシフトレジスタ（８０１）、データレジスタラッチ（８０２）、レベルシフト回路群（８０３）、デコーダ回路群（８０５）、及び本発明に係る出力回路（１００＿１乃至１００＿８）を含む出力回路群（８０６）を有する。
【０２２５】
すなわち、シフトレジスタは、スタートパルス及びクロック信号（ＣＬＫ）に基づきラッチタイミング信号を生成する。データレジスタラッチは、ラッチタイミング信号に応じて、映像信号によって表される画素毎の画素データ信号を所定数毎にラッチして出力する。レベルシフト回路群は、データレジスタラッチから出力されたｎ個の画素データ信号各々に対して信号レベルを増加するレベルシフト処理を施して得られたｎ個のレベルシフト画素データ信号を生成する。デコーダ回路群は、レベルシフト画素データ信号の各々毎に、互いに異なる複数の参照電圧のうちから、レベルシフト画素データ信号に対応したＮ個の複数の参照電圧を選択し、選択した参照電圧に対応したＮ個の参照電圧信号を生成する。出力回路群は、表示部のｎ個のデータ線に夫々対応して設けられたｎ個の出力回路を含み、出力回路の各々毎に、Ｎ個の参照電圧信号の加重平均電圧信号を増幅して得られた出力信号を生成して表示部の対応するデータ線に供給する。
【０２２６】
なお、上記実施例の図２〜図４、図６、図１３〜図１５の増幅加速回路に関し、更に補足して説明する。上記各実施例の増幅加速回路は、例えば図１及び図２を参照して詳述したように、差動入力段及び出力増幅段で構成される差動増幅回路において、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎの変化時に動作して、出力安定状態では停止する。すなわち、上記各実施例の増幅加速回路は入力信号電圧の変化時から出力安定状態の直前までに動作する。また、入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎは、本発明の出力回路の動作可能電圧範囲に対して十分小さい電圧範囲内の信号群で形成される場合がある。このような場合において、増幅加速回路への入力信号は、差動入力段の入力信号の全てを必ずしも用いなくてもよい。すなわち差動入力段へのＮ個の入力信号電圧ＶＩ＿１乃至ＶＩ＿Ｎのうち、１以上Ｎ以下のＭ個の入力信号電圧の加重平均電圧と出力信号電圧を比較して動作する構成としてもよい。これにより、増幅加速回路を構成する差動段が減り、出力回路の面積を削減することができる。このような応用例は、上記実施例の図２〜図４、図６、図１３〜図１５の増幅加速回路においても適用可能である。
【符号の説明】
【０２２７】
１１＿１〜１１＿Ｎ      Ｎｃｈ差動段
１２＿１〜１２＿Ｎ      Ｐｃｈ差動段
３０、４０              カレントミラー
１７１                  Ｐｃｈトランジスタ
１７２                  Ｎｃｈトランジスタ
２００＿１              増幅加速回路
２０１＿１              比較回路
２５１                  Ｎｃｈ電流制御トランジスタ
２５２                  Ｐｃｈ電流制御トランジスタ
【図１】
0006700854.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１６Ｇ】
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【図１７】
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【図１８】
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