(57)【特許請求の範囲】
【請求項１】
ゲートに入力信号が入力される第１エンハンスメント型ＮＭＯＳＦＥＴと；
ドレインが電源端に接続されて、ゲートとソースがいずれも前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１デプレッション型ＮＭＯＳＦＥＴと；
ソースが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第２エンハンスメント型ＮＭＯＳＦＥＴと；
入力端が前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続されて、出力端が出力信号の出力端に接続された第１インバータと；
入力端が前記出力信号の出力端に接続されて、出力端が前記第２エンハンスメント型ＮＭＯＳＦＥＴのゲートに接続された第２インバータと；
ドレインが電源端に接続されて、ゲートが前記第２エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第２デプレッション型ＮＭＯＳＦＥＴと；
正の温度特性を持ち、第１端が前記第２デプレッション型ＮＭＯＳＦＥＴのソースに接続されて、第２端が前記第２エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１抵抗と；
を有することを特徴とする入力回路。
【請求項２】
前記第１エンハンスメント型ＮＭＯＳＦＥＴと前記第１デプレッション型ＮＭＯＳＦＥＴは、前記第１デプレッション型ＮＭＯＳＦＥＴに流れる第１デプレッション電流が持つ正の温度特性と前記第１エンハンスメント型ＮＭＯＳＦＥＴのオンスレッショルド電圧が持つ負の温度特性とが互いにキャンセルし合うように素子設計されており、
前記第２デプレッション型ＮＭＯＳＦＥＴと前記第１抵抗は、前記第２デプレッション型ＮＭＯＳＦＥＴに流れる第２デプレッション電流が持つ正の温度特性と前記第１抵抗の抵抗値が持つ正の温度特性とが互いにキャンセルし合うように素子設計されている、
ことを特徴とする請求項１に記載の入力回路。
【請求項３】
カソードが電源端に接続されて、アノードが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１ツェナダイオードと；
ドレインが前記第１エンハンスメント型ＮＭＯＳＦＥＴのソースに接続されて、ゲートとソースがいずれも接地端に接続された第３デプレッション型ＮＭＯＳＦＥＴと；
をさらに有することを特徴とする請求項２に記載の入力回路。
【請求項４】
前記第３デプレッション型ＮＭＯＳＦＥＴは、前記第１デプレッション型ＮＭＯＳＦＥＴに流れる前記第１デプレッション電流と前記第２デプレッション型ＮＭＯＳＦＥＴに流れる前記第２デプレッション電流とを足し合わせた合算電流よりも大きい第３デプレッション電流を流すように設計されていることを特徴とする請求項３に記載の入力回路。
【請求項５】
前記第１インバータは、
ゲートが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが前記出力信号の出力端に接続されたエンハンスメント型ＰＭＯＳＦＥＴと；
ドレインが前記出力信号の出力端に接続されて、ゲートとソースがいずれも接地端に接続された第４デプレッション型ＮＭＯＳＦＥＴと；
ドレインが電源端に接続されて、ゲートとソースがいずれも前記エンハンスメント型ＰＭＯＳＦＥＴのソースに接続された第５デプレッション型ＮＭＯＳＦＥＴと；
カソードが前記出力信号の出力端に接続されて、アノードが接地端に接続された第２ツェナダイオードと；
を含むことを特徴とする請求項３または請求項４に記載の入力回路。
【請求項６】
前記第５デプレッション型ＮＭＯＳＦＥＴは、前記第４デプレッション型ＮＭＯＳＦＥＴに流れる第４デプレッション電流よりも大きい第５デプレッション電流を流すように設計されていることを特徴とする請求項５に記載の入力回路。
【請求項７】
前記第１インバータは、前記エンハンスメント型ＰＭＯＳＦＥＴのソースと前記第５デプレッション型ＮＭＯＳＦＥＴのソースとの間に接続された第２抵抗をさらに含むことを特徴とする請求項５または請求項６に記載の入力回路。
【請求項８】
前記第２インバータは、
ゲートが前記出力信号の出力端に接続されて、ドレインが前記第２エンハンスメント型ＮＭＯＳＦＥＴのゲートに接続された第３エンハンスメント型ＮＭＯＳＦＥＴと；
ドレインが電源端に接続されて、ゲートとソースがいずれも前記第３エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第６デプレッション型ＮＭＯＳＦＥＴと；
ドレインが前記第３エンハンスメント型ＮＭＯＳＦＥＴのソースに接続されて、ゲートとソースがいずれも接地端に接続された第７デプレッション型ＮＭＯＳＦＥＴと；
カソードが電源端に接続されて、アノードが前記第３エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第３ツェナダイオードと；
を含むことを特徴とする請求項５〜請求項７のいずれか一項に記載の入力回路。
【請求項９】
前記第７デプレッション型ＮＭＯＳＦＥＴは、前記第６デプレッション型ＮＭＯＳＦＥＴに流れる第６デプレッション電流よりも大きい第７デプレッション電流を流すように設計されていることを特徴とする請求項８に記載の入力回路。
【請求項１０】
前記第１エンハンスメント型ＮＭＯＳＦＥＴ、前記第３エンハンスメント型ＮＭＯＳＦＥＴ、及び、前記エンハンスメント型ＰＭＯＳＦＥＴは、いずれも５０Ｖ以上の素子耐圧を備えた高耐圧素子であることを特徴とする請求項８または請求項９に記載の入力回路。
【請求項１１】
外部端子と、
前記外部端子から入力信号の入力を受け付けて出力信号を出力する請求項１〜請求項１０のいずれか一項に記載の入力回路と、
前記入力回路から前記出力信号の入力を受け付けて動作する後段回路と、
を有することを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置を有することを特徴とする電子機器。
【請求項１３】
バッテリと、
前記バッテリから電源電圧の供給を受けて動作する請求項１２に記載の電子機器と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力回路に関する。
【背景技術】
【０００２】
従来より、種々のアプリケーションにおいて、入力信号に対するヒステリシス特性を持った入力回路（いわゆるシュミットトリガ）が用いられている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２３８９８６号公報
【特許文献２】特開２００８−１９３１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の入力回路では、スレッショルド電圧の設定精度について、改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、スレッショルド電圧の設定精度が高い入力回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されている入力回路は、ゲートに入力信号が入力される第１エンハンスメント型ＮＭＯＳＦＥＴ［N-channel type metal-oxide-semiconductor field effect transistor］と；ドレインが電源端に接続されて、ゲートとソースがいずれも前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１デプレッション型ＮＭＯＳＦＥＴと；ソースが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第２エンハンスメント型ＮＭＯＳＦＥＴと；入力端が前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続されて、出力端が出力信号の出力端に接続された第１インバータと；入力端が前記出力信号の出力端に接続されて、出力端が前記第２エンハンスメント型ＮＭＯＳＦＥＴのゲートに接続された第２インバータと；ドレインが電源端に接続されて、ゲートが前記第２エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第２デプレッション型ＮＭＯＳＦＥＴと；正の温度特性を持ち、第１端が前記第２デプレッション型ＮＭＯＳＦＥＴのソースに接続されて第２端が前記第２エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１抵抗と；を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る入力回路において、前記第１エンハンスメント型ＮＭＯＳＦＥＴと前記第１デプレッション型ＮＭＯＳＦＥＴは、それぞれの温度特性が互いにキャンセルされるように素子設計されており、前記第２デプレッション型ＮＭＯＳＦＥＴと前記第１抵抗は、それぞれの温度特性が互いにキャンセルされるように素子設計されている構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る入力装置は、カソードが電源端に接続されて、アノードが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第１ツェナダイオードと；ドレインが前記第１エンハンスメント型ＮＭＯＳＦＥＴのソースに接続されて、ゲートとソースがいずれも接地端に接続された第３デプレッション型ＮＭＯＳＦＥＴと；をさらに有する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る入力装置において、前記第３デプレッション型ＮＭＯＳＦＥＴは、前記第１デプレッション型ＮＭＯＳＦＥＴに流れる第１デプレッション電流と前記第２デプレッション型ＮＭＯＳＦＥＴに流れる第２デプレッション電流とを足し合わせた合算電流よりもやや大きい第３デプレッション電流を流すように設計されている構成（第４の構成）にするとよい。
【００１１】
また、上記第３または第４の構成から成る入力回路において、前記第１インバータは、ゲートが前記第１エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続されてドレインが前記出力信号の出力端に接続されたエンハンスメント型ＰＭＯＳＦＥＴ［P-channel type MOSFET］と；ドレインが前記出力信号の出力端に接続されて、ゲートとソースがいずれも接地端に接続された第４デプレッション型ＮＭＯＳＦＥＴと；ドレインが電源端に接続されて、ゲートとソースがいずれも前記エンハンスメント型ＰＭＯＳＦＥＴのソースに接続された第５デプレッション型ＮＭＯＳＦＥＴと；カソードが前記出力信号の出力端に接続されて、アノードが接地端に接続された第２ツェナダイオードと；を含む構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成る入力回路において、前記第５デプレッション型ＮＭＯＳＦＥＴは、前記第４デプレッション型ＮＭＯＳＦＥＴに流れる第４デプレッション電流よりもやや大きい第５デプレッション電流を流すように設計されている構成（第６の構成）にするとよい。
【００１３】
また、上記第５または第６の構成から成る入力回路において、前記第１インバータは、前記エンハンスメント型ＰＭＯＳＦＥＴのソースと前記第５デプレッション型ＮＭＯＳＦＥＴのソースとの間に接続された第２抵抗を更に含む構成（第７の構成）にするとよい。
【００１４】
また、上記第５〜第７いずれかの構成から成る入力回路において、前記第２インバータは、ゲートが前記出力信号の出力端に接続されて、ドレインが前記第２エンハンスメント型ＮＭＯＳＦＥＴのゲートに接続された第３エンハンスメント型ＮＭＯＳＦＥＴと；ドレインが電源端に接続されて、ゲートとソースがいずれも前記第３エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第６デプレッション型ＮＭＯＳＦＥＴと；ドレインが前記第３エンハンスメント型ＮＭＯＳＦＥＴのソースに接続されて、ゲートとソースがいずれも接地端に接続された第７デプレッション型ＮＭＯＳＦＥＴと；カソードが電源端に接続されて、アノードが前記第３エンハンスメント型ＮＭＯＳＦＥＴのドレインに接続された第３ツェナダイオードと；を含む構成（第８の構成）にするとよい。
【００１５】
また、上記第８の構成から成る入力回路において、前記第７デプレッション型ＮＭＯＳＦＥＴは、前記第６デプレッション型ＮＭＯＳＦＥＴに流れる第６デプレッション電流よりもやや大きい第７デプレッション電流を流すように設計されている構成（第９の構成）にするとよい。
【００１６】
また、上記第８または第９の構成から成る入力回路において、前記第１エンハンスメント型ＮＭＯＳＦＥＴ、前記第３エンハンスメント型ＮＭＯＳＦＥＴ、及び、前記エンハンスメント型ＰＭＯＳＦＥＴは、いずれも５０Ｖ以上の素子耐圧を備えた高耐圧素子である構成（第１０の構成）にするとよい。
【００１７】
また、本明細書中に開示されている半導体装置は、外部端子と、前記外部端子から入力信号の入力を受け付けて出力信号を出力する上記第１〜第１０いずれかの構成から成る入力回路と、前記入力回路から前記出力信号の入力を受け付けて動作する後段回路と、を有する構成（第１１の構成）とされている。
【００１８】
また、本明細書中に開示されている電子機器は、上記第１１の構成から成る半導体装置を有する構成（第１２の構成）とされている。
【００１９】
また、本明細書中に開示されている車両は、バッテリと、前記バッテリから電源電圧の供給を受けて動作する上記第１２の構成から成る電子機器と、を有する構成（第１３の構成）とされている。
【発明の効果】
【００２０】
本明細書中に開示されている入力回路によれば、スレッショルド電圧の設定精度を高めることができるので、低電圧駆動への対応やノイズ耐性の向上を図ることが可能となる。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の全体構成を示すブロック図
【図２】入力回路の第１実施形態を示す回路図
【図３】第１実施形態のヒステリシス特性を示すタイミングチャート
【図４】入力回路の第２実施形態を示す回路図
【図５】第２実施形態のヒステリシス特性を示すタイミングチャート
【図６】入力回路の第３実施形態を示す回路図
【図７】入力回路の第４実施形態を示す回路図
【図８】車両の一構成例を示す外観図
【発明を実施するための形態】
【００２２】
＜半導体装置＞
図１は、半導体装置の全体構成を示すブロック図である。本構成例の半導体装置１００は、車載用ハイサイドスイッチＩＣであり、装置外部との電気的な接続を確立する手段として、複数の外部端子（ＩＮピン、ＧＮＤピン、ＯＵＴピン、ＳＴピン、ＶＢＢピン）を備えている。ＩＮピンは、ＣＭＯＳロジックＩＣなどから制御信号の外部入力を受け付けるための入力端子である。ＧＮＤピンは、接地端子である。ＯＵＴピンは、負荷（エンジン制御用ＥＣＵ［electronic control unit］、エアコン、ボディ機器など）が外部接続される出力端子である。ＳＴピンは、ＣＭＯＳロジックＩＣなどに自己診断信号を外部出力するための出力端子である。ＶＢＢピンは、バッテリから電源電圧Ｖｂｂ（例えば４．５Ｖ〜１８Ｖ）の供給を受け付けるための電源端子である。なお、ＶＢＢピンは、大電流を流すために複数並列（例えば４ピン並列）に設けてもよい。
【００２３】
また、本構成例の半導体装置１００は、内部電源回路１と、定電圧生成回路２と、発振回路３と、チャージポンプ回路４と、ロジック回路５と、ゲート制御回路６と、クランプ回路７と、入力回路８と、基準生成回路９と、温度保護回路１０と、減電圧保護回路１１と、オープン保護回路１２と、過電流保護回路１３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、抵抗Ｒ１及びＲ２と、センス抵抗Ｒｓと、ツェナダイオードＺ１及びＺ２と、を集積化して成る。
【００２４】
内部電源回路１は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂから所定の内部電源電圧ＶＲＥＧを生成して半導体装置１００の各部に供給する。なお、内部電源回路１は、イネーブル信号ＥＮの論理レベルに応じて動作可否が制御される。より具体的に述べると、内部電源回路１は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるときに停止状態となる。
【００２５】
定電圧生成回路２は、ＶＢＢピンとＧＮＤピンとの間に接続されており、電源電圧Ｖｂｂに応じたハイ電圧ＶＨ（＝電源電圧Ｖｂｂ）と、ハイ電圧ＶＨよりも定電圧ＲＥＦ（＝例えば５Ｖ）だけ低いロー電圧ＶＬ（＝Ｖｂｂ−ＲＥＦ）とを生成して発振回路３及びチャージポンプ回路４に供給する。なお、定電圧生成回路２は、イネーブル信号ＥＮ及び異常保護信号Ｓ５ａの論理レベルに応じて動作可否が制御される。より具体的に述べると、定電圧生成回路２は、イネーブル信号ＥＮがイネーブル時の論理レベル（例えばハイレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常未検出時の論理レベル（例えばハイレベル）であるときに動作状態となり、イネーブル信号ＥＮがディセーブル時の論理レベル（例えばローレベル）であるとき、若しくは、異常保護信号Ｓ５ａが異常検出時の論理レベル（例えばローレベル）であるときに停止状態となる。
【００２６】
発振回路３は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ回路４に出力する。なお、クロック信号ＣＬＫは、ハイ電圧ＶＨとロー電圧ＶＬとの間でパルス駆動される矩形波信号である。
【００２７】
チャージポンプ回路４は、ハイ電圧ＶＨとロー電圧ＶＬの供給を受けて動作し、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧Ｖｂｂよりも高い昇圧電圧ＶＣＰを生成してゲート制御回路６及び過電流保護回路１３に供給する。
【００２８】
ロジック回路５は、内部電源電圧ＶＲＥＧの供給を受けて動作し、ゲート制御信号Ｓ５ｂを生成してゲート制御回路６に出力する。ゲート制御信号Ｓ５は、トランジスタＮ１及びＮ２をオンさせるときにハイレベル（＝ＶＲＥＧ）となり、トランジスタＮ１及びＮ２をオフさせるときにローレベル（＝ＧＮＤ）となる２値信号である。また、ロジック回路５は、温度保護信号Ｓ１０、減電圧保護信号Ｓ１１、オープン保護信号Ｓ１２、及び、過電流保護信号Ｓ１３をそれぞれ監視し、必要に応じた異常保護動作を行う機能を備えている。より具体的に述べると、ロジック回路５は、半導体装置１００に何らかの異常が検出されたときに、異常保護信号Ｓ５ａを異常検出時の論理レベルとして定電圧生成回路２を停止させるとともに、ゲート制御信号Ｓ５ｂをローレベルとしてトランジスタＮ１及びＮ２をいずれも強制的にオフさせる。また、ロジック回路５は、異常検出結果に応じてトランジスタＮ３のゲート信号Ｓ５ｃを生成する機能も備えている。
【００２９】
ゲート制御回路６は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、ゲート制御信号Ｓ５ｂの電流能力を高めたゲート電圧ＶＧを生成してトランジスタＮ１及びＮ２のゲートに出力する。ゲート電圧ＶＧは、ゲート制御信号Ｓ５ｂがハイレベルであるときにハイレベル（＝ＶＣＰ）となり、ゲート制御信号Ｓ５ｂがローレベルであるときにローレベル（＝Ｖｏ）となる。なお、ゲート制御回路６は、過電流保護信号Ｓ１３の論理レベルに応じて動作可否が制御される。より具体的に述べると、ゲート制御回路６は、過電流保護信号Ｓ１３が異常未検出時の論理レベル（例えばローレベル）であるときに動作状態となり、過電流保護信号Ｓ１３が異常検出時の論理レベル（例えばハイレベル）であるときに停止状態となる。
【００３０】
クランプ回路７は、ＶＢＢピンとトランジスタＮ１及びＮ２の両ゲートとの間に接続されている。ＯＵＴピンに誘導性負荷が接続されるアプリケーションでは、トランジスタＮ１をオンからオフへ切り替える際、誘導性負荷の逆起電力によりＯＵＴピンが負電圧となる。そのため、エネルギー吸収用にクランプ回路７（いわゆるアクティブクランプ回路）が設けられている。なお、Ｖｂｂ−（Ｖｃｌｐ＋Ｖｇｓ）で表されるアクティブクランプ電圧は、例えば４８Ｖに設定するとよい（ただし、Ｖｂｂは電源電圧、ＶｃｌｐはＯＵＴピンの負側クランプ電圧、ＶｇｓはトランジスタＮ１のゲート・ソース間電圧）。
【００３１】
入力回路８は、ＩＮピンから制御信号の入力を受け付けてイネーブル信号ＥＮを生成するシュミットトリガである。
【００３２】
基準生成回路９は、内部電源電圧ＶＲＥＧの供給を受けて動作し、所定の基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆを生成して半導体装置１００の各部に供給する。なお、例えば、基準電圧Ｖｒｅｆや基準電流Ｉｒｅｆは、内部電源回路１において内部電源電圧ＶＲＥＧの目標値を設定したり、各種保護回路９〜１３において異常検出用の閾値を設定したりするために用いられる。
【００３３】
温度保護回路１０は、内部電源電圧ＶＲＥＧの供給を受けて動作し、トランジスタＮ１の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ１０を生成してロジック回路５に出力する。温度保護信号Ｓ１０は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３４】
減電圧保護回路１１は、内部電源電圧ＶＲＥＧの供給を受けて動作し、電源電圧Ｖｂｂないしは内部電源電圧ＶＲＥＧの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ１１を生成してロジック回路５に出力する。減電圧保護信号Ｓ１１は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３５】
オープン保護回路１２は、電源電圧Ｖｂｂと内部電源電圧ＶＲＥＧの供給を受けて動作し、出力電圧Ｖｏｕｔの監視結果（＝負荷のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ１２を生成してロジック回路５に出力する。なお、オープン保護信号Ｓ１２は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３６】
過電流保護回路１３は、昇圧電圧ＶＣＰの印加端とＯＵＴピン（＝出力電圧Ｖｏｕｔの印加端）との間に接続されており、センス電圧Ｖｓの監視結果（＝過電流が生じているか否か）に応じた過電流保護信号Ｓ１３を生成してロジック回路５に出力する。過電流保護信号Ｓ１３は、例えば、異常未検出時にローレベル（＝ＧＮＤ）となり、異常検出時にハイレベル（＝ＶＲＥＧ）となる２値信号である。
【００３７】
トランジスタＮ１は、ドレインがＶＢＢピンに接続されてソースがＯＵＴピンに接続されたパワートランジスタであり、バッテリから負荷に向けた出力電流Ｉ１が流れる電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、トランジスタＮ１は、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。
【００３８】
なお、トランジスタＮ１のオン抵抗が低いほど、ＯＵＴピンの地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、トランジスタＮ１のオン抵抗を下げるほど、温度保護回路１０や過電流保護回路１３の重要性が高くなる。
【００３９】
トランジスタＮ２は、トランジスタＮ１に対して並列接続されたミラートランジスタであり、出力電流Ｉ１に応じたミラー電流Ｉ２を生成する。トランジスタＮ１とトランジスタＮ２とのサイズ比は、ｍ：１（ただしｍ＞１、例えばｍ＝１０００）である。従って、ミラー電流Ｉ２は、出力電流Ｉ１を１／ｍに減じた大きさとなる。なお、トランジスタＮ２は、トランジスタＮ１と同じく、ゲート電圧ＶＧがハイレベルであるときにオンし、ゲート電圧ＶＧがローレベルであるときにオフする。
【００４０】
トランジスタＮ３は、ドレインがＳＴピンに接続されてソースがＧＮＤピンに接続されたオープンドレイン形式のトランジスタである。なお、トランジスタＮ３は、ゲート信号Ｓ５ｃがハイレベルであるときにオンし、ゲート信号Ｓ５ｃがローレベルであるときにオフする。すなわち、ＳＴピンから外部出力される自己診断信号は、ゲート信号Ｓ５ｃのハイレベルであるとき（＝トランジスタＮ３がオンしているとき）にローレベルとなり、ゲート信号Ｓ５ｃがローレベルであるとき（＝トランジスタＮ３がオフしているとき）にハイレベルとなる。
【００４１】
抵抗Ｒ１は、ＩＮピンと入力回路８の入力端との間に接続されており、過大なサージ電流などを抑制するための電流制限抵抗として機能する。
【００４２】
抵抗Ｒ２は、入力回路８の入力端とＧＮＤピンとの間に接続されており、ＩＮピンがオープン状態であるときに入力回路８への入力論理レベルをローレベル（＝ディセーブル時の論理レベル）に確定させるためのプルダウン抵抗として機能する。
【００４３】
センス抵抗Ｒｓは、トランジスタＮ２のソースとＯＵＴピンとの間に接続されており、ミラー電流Ｉ２に応じたセンス電圧Ｖｓ（＝Ｉ２×Ｒｓ）を生成する電流検出素子として機能する。
【００４４】
ツェナダイオードＺ１は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、カソードがトランジスタＮ１及びＮ２のゲート側となり、アノードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ１は、ＶＢＢピンにバッテリを接続してＯＵＴピンに負荷を接続した正規接続状態において、トランジスタＮ１及びＮ２のゲート・ソース間電圧を所定の上限値以下に制限するクランプ素子（サージ電圧吸収素子）として機能する。
【００４５】
ツェナダイオードＺ２は、トランジスタＮ１及びＮ２のゲートとＯＵＴピンとの間で、アノードがトランジスタＮ１及びＮ２のゲート側となり、カソードがＯＵＴピン側となる向きに接続されている。このように接続されたツェナダイオードＺ２は、ＶＢＢピンに負荷を接続してＯＵＴピンにバッテリを接続した逆接続状態において、ＯＵＴピンからトランジスタＮ１及びＮ２のゲートに至る電流経路を遮断するための逆接続保護素子として機能する。
【００４６】
上記したように、半導体装置１００は、ＣＭＯＳロジック（ロジック回路５など）と、パワーＭＯＳデバイス（トランジスタＮ１など）と、を１チップ上に組み込んだモノリシックパワーＩＣとして構成されている。
【００４７】
＜入力回路（第１実施形態）＞
図２は、入力回路８の第１実施形態を示す回路図である。本実施形態の入力回路８は、エンハンスメント型ＮＭＯＳＦＥＴ２１及び２２と、デプレッション型ＮＭＯＳＦＥＴ３１及び３２と、インバータＩＮＶ１及びＩＮＶ２と、を含む。
【００４８】
ＦＥＴ２１のゲートは、入力信号Ｓｉの入力端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。ＦＥＴ２１のソースとバックゲートは、いずれも接地端に接続されている。ＦＥＴ３１のドレインは、ＶＢＢピン（電源端に相当）に接続されている。ＦＥＴ３１のゲート、ソース、及び、バックゲートは、いずれもＦＥＴ２１のドレインに接続されている。ＦＥＴ２２のソースとバックゲートは、いずれもＦＥＴ２１のドレインに接続されている。インバータＩＮＶ１の入力端は、ＦＥＴ２１のドレインに接続されている。インバータＩＮＶ１の出力端は、出力信号Ｓｏ（＝イネーブル信号ＥＮ）の出力端に接続されている。インバータＩＮＶ２の入力端は、出力信号Ｓｏの出力端に接続されている。インバータＩＮＶ２の出力端は、ＦＥＴ２２のゲートに接続されている。ＦＥＴ３２のドレインは、ＶＢＢピンに接続されている。ＦＥＴ３２のゲートとソースは、いずれもＦＥＴ２２のドレインに接続されている。ＦＥＴ３２のバックゲートは、ＦＥＴ２１のドレインに接続されている。
【００４９】
ＦＥＴ２１及び３１は、入力信号Ｓｉを論理反転させて反転入力信号ＳｉＢを生成する前段インバータ部を形成している。ＦＥＴ２１は、入力信号Ｓｉがローレベルであるときにオフし、入力信号Ｓｉがハイレベルであるときにオンする。ＦＥＴ３１は、電源電圧Ｖｂｂに依ることなく一定のデプレッション電流Ｉｄ１を生成する。
【００５０】
ＦＥＴ２２及び３２と、インバータＩＮＶ１及びＩＮＶ２は、入力回路８にヒステリシス特性を付与するためのヒステリシス付与部を形成している。インバータＩＮＶ１は、反転入力信号ＳｉＢを論理反転させることにより出力信号Ｓｏを生成する。インバータＩＮＶ２は、出力信号Ｓｏを論理反転させることにより反転出力信号ＳｏＢを生成する。ＦＥＴ２２は、反転出力信号ＳｏＢがローレベルであるときにオフし、反転出力信号ＳｏＢがハイレベルであるときにオンする。ＦＥＴ３２は、電源電圧Ｖｂｂに依ることなく一定のデプレッション電流Ｉｄ２を生成する。
【００５１】
本実施形態の入力回路８において、入力信号Ｓｉがローレベルからハイレベルに立ち上がるときには、ＦＥＴ２１がオフからオンに切り替わる。その結果、反転入力信号ＳｉＢがハイレベルからローレベルに立ち下がり、出力信号Ｓｏがローレベルからハイレベルに立ち上がる。なお、入力信号Ｓｉのローレベル期間（≒出力信号Ｓｏのローレベル期間）には、反転出力信号ＳｏＢがハイレベルとなっているので、ＦＥＴ２２がオンしている。従って、入力信号Ｓｉがローレベルからハイレベルに立ち上がり、ＦＥＴ２１がオフからオンに切り替わるときには、デプレッション電流Ｉｄ１及びＩｄ２がいずれもＦＥＴ２１に流れ込む状態となる。その結果、入力信号Ｓｉの立上り時における反転入力信号ＳｉＢは、デプレッション電流Ｉｄ１及びＩｄ２の合算電流値とＦＥＴ２１のオン抵抗値とを掛け合わせた電圧値（＝（Ｉｄ１＋Ｉｄ２）×Ｒｏｎ）となる。
【００５２】
一方、入力信号Ｓｉがハイレベルからローレベルに立ち下がるときには、ＦＥＴ２１がオンからオフに切り替わる。その結果、反転入力信号ＳｉＢがローレベルからハイレベルに立ち上がり、出力信号Ｓｏがハイレベルからローレベルに立ち下がる。なお、入力信号Ｓｉのハイレベル期間（≒出力信号Ｓｏのハイレベル期間）には、反転出力信号ＳｏＢがローレベルとなっているので、ＦＥＴ２２がオフしている。従って、入力信号Ｓｉがハイレベルからローレベルに立ち下がり、ＦＥＴ２１がオンからオフに切り替わるときには、デプレッション電流Ｉｄ１のみがＦＥＴ２１に流れ込む状態となる。その結果、入力信号Ｓｉの立下り時における反転入力信号ＳｉＢは、デプレッション電流Ｉｄ１の電流値とＦＥＴ２１のオン抵抗値とを掛け合わせた電圧値（＝Ｉｄ１×Ｒｏｎ）となる。
【００５３】
このように、入力信号Ｓｉの立上り時には、入力信号Ｓｉの立下り時と比べて、デプレッション電流Ｉｄ２に応じたオフセット分（＝Ｉｄ２×Ｒｏｎ）だけ反転入力信号ＳｉＢが高電位側にシフトされた状態となる。従って、入力信号Ｓｉがローレベルからハイレベルに立ち上がるときには、出力信号Ｓｏがローレベルに維持されやすくなり、逆に、入力信号Ｓｉがハイレベルからローレベルに立ち下がるときには、出力信号Ｓｏがハイレベルに維持されやすくなる。
【００５４】
すなわち、本実施形態の入力回路８では、入力信号Ｓｉの立上り時に参照される上側スレッショルド電圧ＶｔｈＨがデプレッション電流Ｉｄ１及びＩｄ２に応じて設定されており、入力信号Ｓｉの立下り時に参照される下側スレッショルド電圧ＶｔｈＬ（ただしＶｔｈＬ＜ＶｔｈＨ）がデプレッション電流Ｉｄ１に応じて設定されている。
【００５５】
図３は、第１実施形態のヒステリシス特性を示すタイミングチャートであり、上から順に、入力信号Ｓｉ、及び、出力信号Ｓｏが描写されている。
【００５６】
本図で示したように、入力信号Ｓｉがローレベル（＝ＧＮＤ）からハイレベル（＝Ｖｃｃ）に立ち上がる場合、出力信号Ｓｏは、入力信号Ｓｉが上側スレッショルド電圧ＶｔｈＨよりも高くなったときにローレベル（＝Ｌ）からハイレベル（＝Ｈ）に立ち上がる。一方、入力信号Ｓｉがハイレベルからローレベルに立ち下がる場合、出力信号Ｓｏは、入力信号Ｓｉが下側スレッショルド電圧ＶｔｈＬよりも低くなったときにハイレベルからローレベルに立ち下がる。
【００５７】
このように、入力信号Ｓｉに対するヒステリシス特性を持つ入力回路８であれば、入力信号Ｓｉが多少揺らいでも出力信号Ｓｏの論理レベルが変化しなくなるので、ノイズ耐性を高めることが可能となる。
【００５８】
ところで、ＦＥＴ２１のオンスレッショルド電圧Ｖｔｈは、負の温度特性を持ち、温度が高いほど低くなる。この温度特性のみを鑑みると、温度が高いほど、入力信号Ｓｉの立上り時におけるＦＥＴ２１のオンタイミングが早まり、入力信号Ｓｉの立下り時におけるＦＥＴ２１のオフタイミングが遅れることになる。すなわち、入力回路８の上側スレッショルド電圧ＶｔｈＨと下側スレッショルド電圧ＶｔｈＬは、温度が高いほど低下する。
【００５９】
一方、ＦＥＴ３１及び３２のデプレッション電流Ｉｄ１及びＩｄ２は、いずれも正の温度特性を持ち、温度が高いほど大きくなる。この温度特性のみを鑑みると、温度が高いほど、反転入力信号ＳｉＢが高電位側にシフトされるので、入力信号Ｓｉの立上り時におけるＦＥＴ２１のオンタイミングが遅れて、入力信号Ｓｉの立下り時におけるＦＥＴ２１のオフタイミングが早まることになる。すなわち、入力回路８の上側スレッショルド電圧ＶｔｈＨと下側スレッショルド電圧ＶｔｈＬは、温度が高いほど上昇する。
【００６０】
従って、エンハンスメント型のＦＥＴ２１とデプレッション型のＦＥＴ３１及び３２とを組み合わせることにより、上記した正負の温度特性が互いにキャンセルし合うので、上側スレッショルド電圧ＶｔｈＨと下側スレッショルド電圧ＶｔｈＬの温度特性をフラットに近付けることが可能となる。
【００６１】
ただし、先にも述べたように、上側スレッショルド電圧ＶｔｈＨは、デプレッション電流Ｉｄ１及びＩｄ２に応じて設定されており、下側スレッショルド電圧ＶｔｈＬは、デプレッション電流Ｉｄ１のみに応じて設定されている。
【００６２】
そのため、合算デプレッション電流（Ｉｄ１＋Ｉｄ２）の正温度特性とオンスレッショルド電圧Ｖｔｈの負温度特性とが互いにキャンセルし合うように各ＦＥＴの素子設計を行うと、上側スレッショルド電圧ＶｔｈＨの温度特性をフラットとすることはできるが、下側スレッショルド電圧ＶｔｈＬの温度特性をフラットとすることができなくなる。
【００６３】
逆に、デプレッション電流Ｉｄ１のみの正温度特性とオンスレッショルド電圧Ｖｔｈの負温度特性とが互いにキャンセルし合うように各ＦＥＴの素子設計を行うと、下側スレッショルド電圧ＶｔｈＬの温度特性をフラットとすることはできるが、上側スレッショルド電圧ＶｔｈＨの温度特性をフラットとすることができなくなる。
【００６４】
このように、本実施形態の入力回路８では、上側スレッショルド電圧ＶｔｈＨの温度特性と下側スレッショルド電圧ＶｔｈＬの温度特性を両方ともフラットとすることはできないので、双方のバランスを考慮しながら各ＦＥＴの素子設計を調整する必要がある。
【００６５】
＜入力回路（第２実施形態）＞
図４は、入力回路８の第２実施形態を示す回路図である。本実施形態の入力回路８は、先出の第１実施形態（図２）をベースとしつつ、さらに、抵抗４１が追加されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【００６６】
抵抗４１の第１端は、ＦＥＴ３２のソースに接続されている。抵抗４１の第２端は、ＦＥＴ２２のドレインに接続されている。ここで、抵抗４１の抵抗値は、正の温度特性を持ち、温度が上がるほど高くなる。すなわち、温度が高いほどデプレッション電流Ｉｄ２が小さく抑えられる。
【００６７】
従って、デプレッション電流Ｉｄ１の正温度特性とオンスレッショルド電圧Ｖｔｈの負温度特性とが互いにキャンセルし合うようにＦＥＴ２１及び３１の素子設計を行った上でさらに、デプレッション電流Ｉｄ２の正温度特性と抵抗４１の正温度特性とが互いにキャンセルし合うようにＦＥＴ３２及び抵抗４１の素子設計を行うことにより、上側スレッショルド電圧ＶｔｈＨの温度特性と下側スレッショルド電圧ＶｔｈＬの温度特性をいずれもフラットとすることが可能となる。
【００６８】
図５は、第２実施形態のヒステリシス特性を示すタイミングチャートであり、上から順に、入力信号Ｓｉ、及び、出力信号Ｓｏが描写されている。先にも述べたように、本実施形態の入力回路８では、上側スレッショルド電圧ＶｔｈＨの温度特性と下側スレッショルド電圧ＶｔｈＬの温度特性をいずれもフラットとすることができるので、それぞれの設定精度が高くなる。
【００６９】
従って、先の第１実施形態（図３）と比べて、上側スレッショルド電圧ＶｔｈＨと下側スレッショルド電圧ＶｔｈＬとの差（＝ヒステリシス幅）をより大きく広げることができるので、低電圧駆動への対応やノイズ耐性の向上を図ることが可能となる。
【００７０】
＜入力回路（第３実施形態）＞
図６は、入力回路８の第３実施形態を示す回路図である。本実施形態の入力回路８は、先出の第２実施形態（図４）をベースとしつつ、回路全体の耐圧を高めるための工夫が施されている点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。
【００７１】
本実施形態の入力回路８は、第２実施形態（図４）の構成要素に加えて、さらに、エンハンスメント型ＰＭＯＳＦＥＴ２３と、エンハンスメント型ＮＭＯＳＦＥＴ２４と、デプレッション型ＮＭＯＳＦＥＴ３３〜３７と、ツェナダイオード５１〜５３と、を含む。
【００７２】
なお、上記した構成要素のうち、ＦＥＴ２３、ＦＥＴ３４及び３５、並びに、ツェナダイオード５２は、インバータＩＮＶ１を形成している。また、ＦＥＴ２４、ＦＥＴ３６及び３７、並びに、ツェナダイオード５３は、インバータＩＮＶ２を形成している。
【００７３】
ツェナダイオード５１のカソードは、ＶＢＢピンに接続されている。ツェナダイオード５１のアノードは、ＦＥＴ２１のドレインに接続されている。ツェナダイオード５１を設けることにより、その両端間電圧を所定の上限値以下にクランプすることができる。
【００７４】
ＦＥＴ３３のドレインは、ＦＥＴ２１のソースに接続されている。ＦＥＴ３３のゲートとソースは、いずれも接地端に接続されている。なお、ＦＥＴ３３は、そのドレイン電圧に依ることなく一定のデプレッション電流Ｉｄ３を生成する。ここで、ＦＥＴ３３は、デプレッション電流Ｉｄ１及びＩｄ２を足し合わせた合算デプレッション電流（Ｉｄ１＋Ｉｄ２）よりもやや大きいデプレッション電流Ｉｄ３を流すように設計されている。このような素子設計を行うことにより、ツェナダイオード５１の降伏電流を必要最小限に抑えることができる。
【００７５】
次に、インバータＩＮＶ１の内部構成について説明する。ＦＥＴ２３のゲートは、ＦＥＴ２１のドレインに接続されている。ＦＥＴ２３のドレインとＦＥＴ３４のドレインは、いずれも出力信号Ｓｏの出力端に接続されている。ＦＥＴ３４のゲートとソースは、いずれも接地端に接続されている。ＦＥＴ３５のドレインは、ＶＢＢピンに接続されている。ＦＥＴ３５のゲートとソースは、いずれもＦＥＴ２３のソースとバックゲートに接続されている。ツェナダイオード５２のカソードは、出力信号Ｓｏの出力端に接続されている。ツェナダイオード５２のアノードは、接地端に接続されている。
【００７６】
なお、ツェナダイオード５２を設けることにより、その両端間電圧を所定の上限値以下にクランプすることができる。また、ＦＥＴ３５は、ＦＥＴ３４に流れるデプレッション電流Ｉｄ４よりもやや大きいデプレッション電流Ｉｄ５を流すように設計されている。このような素子設計を行うことにより、ツェナダイオード５２の降伏電流を必要最小限に抑えることができる。
【００７７】
次に、インバータＩＮＶ２の内部構成について説明する。ＦＥＴ２４のゲートは、出力信号Ｓｏの出力端に接続されている。ＦＥＴ２４のドレインは、ＦＥＴ２２のゲートに接続されている。ＦＥＴ３６のドレインは、ＶＢＢピンに接続されている。ＦＥＴ３６のゲートとソースは、いずれもＦＥＴ２４のドレインに接続されている。ＦＥＴ３７のドレインは、ＦＥＴ２４のソースに接続されている。ＦＥＴ３７のゲートとソースは、いずれも接地端に接続されている。ツェナダイオード５３のカソードは、ＶＢＢピンに接続されている。ツェナダイオード５３のアノードは、ＦＥＴ２４のドレインに接続されている。
【００７８】
なお、ツェナダイオード５３を設けることにより、その両端間電圧を所定の上限値以下にクランプすることができる。また、ＦＥＴ３７は、ＦＥＴ３６に流れるデプレッション電流Ｉｄ６よりもやや大きいデプレッション電流Ｉｄ７を流すように設計されている。このような素子設計を行うことにより、ツェナダイオード５３の降伏電流を必要最小限に抑えることができる。
【００７９】
また、入力回路８を形成するＦＥＴのうち、ＦＥＴ２１、ＦＥＴ２３、及び、ＦＥＴ２４については、いずれも高耐圧素子（例えば５０Ｖ耐圧以上）を用いることが望ましい。一方、ＦＥＴ２２及びＦＥＴ３１〜３７については、素子サイズが小さく抑えられる低耐圧素子（例えば５Ｖ耐圧程度）を用いることが可能である。
【００８０】
＜入力回路（第４実施形態）＞
図７は、入力回路８の第４実施形態を示す回路図である。本実施形態の入力回路８は、先出の第３実施形態（図６）をベースとしつつ、さらに、抵抗４２が追加されている点に特徴を有する。そこで、第３実施形態と同様の構成要素については、図６と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【００８１】
抵抗４２（抵抗値：Ｒ４２）の第１端は、ＦＥＴ３５のソースに接続されている。抵抗４２の第２端は、ＦＥＴ２３のソースに接続されている。このような構成を採用することにより、抵抗４２における電圧降下分（＝Ｉｄ５×Ｒ４２）だけ、ＦＥＴ２３のゲート・ソース間電圧が低くなる。
【００８２】
このような構成を採用することにより、インバータＩＮＶ１のスレッショルドレベルとインバータＩＮＶ２のスレッショルドレベルに任意の差を付けることができるので、ヒステリシス付与動作の確実性を高めることが可能となる。
【００８３】
＜車両への適用＞
図８は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電源電圧Ｖｂｂの供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【００８４】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【００８５】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【００８６】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【００８７】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【００８８】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【００８９】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【００９０】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【００９１】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【００９２】
なお、先に説明した半導体装置１００は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。
【００９３】
＜その他の変形例＞
なお、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、その他の用途に供される車載用ＩＰＤ［intelligent power device］（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）を始めとして、入力回路を有する半導体装置全般に広く適用することが可能である。
【００９４】
すなわち、本明細書中に開示されている発明は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００９５】
本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。
【符号の説明】
【００９６】
１    内部電源回路
２    定電圧生成回路
３    発振回路
４    チャージポンプ回路
５    ロジック回路
６    ゲート制御回路
７    クランプ回路
８    入力回路
９    基準生成回路
１０    温度保護回路
１１    減電圧保護回路
１２    オープン保護回路
１３    過電流保護回路
１００    半導体装置
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（パワートランジスタ）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（電流検出トランジスタ）
Ｎ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ（信号出力トランジスタ）
Ｒ１、Ｒ２    抵抗
Ｒｓ    センス抵抗
Ｚ１、Ｚ２    ツェナダイオード
２１、２２、２４    エンハンスメント型ＮＭＯＳＦＥＴ
２３    エンハンスメント型ＰＭＯＳＦＥＴ
３１〜３７    デプレッション型ＮＭＯＳＦＥＴ
４１、４２    抵抗
５１〜５３    ツェナダイオード
ＩＮＶ１、ＩＮＶ２    インバータ
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
0006632851.tif 000002
【図２】
0006632851.tif 000003
【図３】
0006632851.tif 000004
【図４】
0006632851.tif 000005
【図５】
0006632851.tif 000006
【図６】
0006632851.tif 000007
【図７】
0006632851.tif 000008
【図８】
0006632851.tif 000009