(57)【特許請求の範囲】
【請求項１】
表示領域に配置された画素と、
前記表示領域に延出する走査線と、
前記表示領域に延出し、前記走査線と交差する信号線と、
前記画素に配置された画素電極と、
前記信号線及び前記画素電極に接続された第１半導体層と、当該第１半導体層に対向するとともに前記走査線に接続された第１ゲート電極とを含み、前記表示領域に配置された第１スイッチング素子と、
前記画素電極と容量を形成する容量線と、
前記第１半導体層と前記画素電極とを接続する中継電極と、を備え、
前記容量線は、
前記走査線と対向し、前記走査線の延出方向に延びる第１部分と、
前記第１部分に接続され、前記画素電極と対向する第２部分と、を備え、
前記走査線は、第１層に形成され、
前記容量線は、第２層に形成され、
前記第１ゲート電極は、前記第１層と前記第２層の間の第３層に形成され、
前記中継電極は、前記第１層に形成されている、
表示装置。
【請求項２】
前記表示領域の周囲の周辺領域に配置された第２スイッチング素子をさらに備え、
前記第２スイッチング素子は、第２半導体層と、当該第２半導体層に対向する第２ゲート電極とを含み、
前記第２ゲート電極は、前記第２層に形成されている、
請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
例えば液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）表示素子などを用いた表示装置においては、画素の高精細化が望まれている。しかしながら、高精細な画素においては、画素電極に印加された電圧を維持するための容量が小さくなってしまう。そのため、例えば画素に映像信号を供給する信号線などの配線と画素電極とがカップリングし、画素電位に不所望な変動が生じ得る。
【０００３】
このような画素電位の変動は、表示画像において、フリッカとして視認され得る。特に、表示装置を低周波数で駆動する場合においては、フリッカが視認され易い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の一態様における目的は、画素容量を高め、表示品位を向上させることが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
一実施形態に係る表示装置は、表示領域に配置された画素と、上記表示領域に延出する走査線と、上記表示領域に延出し、上記走査線と交差する信号線と、上記画素に配置された画素電極と、上記表示領域に配置された第１スイッチング素子と、上記画素電極と容量を形成する容量線と、上記第１半導体層と上記画素電極とを接続する中継電極と、を備えている。上記第１スイッチング素子は、上記信号線及び上記画素電極に接続された第１半導体層と、当該第１半導体層に対向するとともに上記走査線に接続された第１ゲート電極とを含む。上記容量線は、上記走査線と対向し、上記走査線の延出方向に延びる第１部分と、上記第１部分に接続され、上記画素電極と対向する第２部分と、を備える。上記走査線は、第１層に形成され、上記容量線は、第２層に形成され、上記第１ゲート電極は、上記第１層と上記第２層の間の第３層に形成され、上記中継電極は、上記第１層に形成されている。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る表示装置の概略的な構成を示す平面図である。
【図２】図２は、第１実施形態に係る表示装置の副画素の概略的な平面図である。
【図３】図３は、図２におけるIII−III線に沿う表示装置の概略的な断面図である。
【図４】図４は、第１実施形態に係る表示装置の第２スイッチング素子の概略的な断面図である。
【図５】図５は、第２実施形態に係る表示装置の副画素の概略的な平面図である。
【図６】図６は、図５におけるVI−VI線に沿う第１基板の概略的な断面図である。
【発明を実施するための形態】
【０００８】
いくつかの実施形態につき、図面を参照しながら説明する。  
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。
【０００９】
各実施形態においては、表示装置の一例として、液晶表示装置を開示する。ただし、各実施形態は、他種の表示装置に対する、各実施形態にて開示される個々の技術的思想の適用を妨げるものではない。他種の表示装置としては、例えば、有機エレクトロルミネッセンス表示素子を有する自発光型の表示装置や、電気泳動素子を有する電子ペーパ型の表示装置などが想定される。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る表示装置１の概略的な構成を示す平面図である。表示装置１は、表示パネル２と、ドライバＩＣ３とを備えている。表示パネル２は、第１基板ＳＵＢ１（アレイ基板）と、第２基板ＳＵＢ２（対向基板）と、液晶層ＬＣとを備えている。図１の例において、第１基板ＳＵＢ１は第２基板ＳＵＢ２よりもサイズが大きい。第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、３辺を揃えて貼り合わされている。液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に封入されている。
【００１１】
表示パネル２は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重なる領域において、画像表示のための画素ＰＸが形成された表示領域ＤＡと、表示領域ＤＡの周囲の周辺領域ＳＡとを有している。さらに、表示パネル２は、第１基板ＳＵＢ１と第２基板ＳＵＢ２とが重ならない端子領域ＴＡ（非対向領域）を有している。図１の例において、ドライバＩＣ３は、端子領域ＴＡに実装されている。
【００１２】
第１基板ＳＵＢ１は、表示領域ＤＡにおいて、第１方向Ｘに延びるとともに第２方向Ｙに並ぶ複数の走査線Ｇと、第２方向Ｙに延びるとともに第１方向Ｘに並ぶ複数の信号線Ｓとを備えている。図１の例では、走査線Ｇ及び信号線Ｓを直線で示しているが、走査線Ｇ及び信号線Ｓは屈曲或いは蛇行していてもよい。以下、第１方向Ｘ及び第２方向Ｙと直交する方向（表示装置１の厚み方向）を第３方向Ｚと呼ぶ。
【００１３】
第１基板ＳＵＢ１は、各走査線Ｇが接続された第１ドライバ４（ゲートドライバ）と、各信号線Ｓが接続された第２ドライバ５（ソースドライバ）とを備えている。図１の例において、第１ドライバ４は、周辺領域ＳＡにおいて表示領域ＤＡの第２方向Ｙに延びる一方の辺に沿って設けられ、第２ドライバ５は、周辺領域ＳＡにおいて表示領域ＤＡと端子領域ＴＡとの間に設けられている。第１ドライバ４及び第２ドライバ５は、他の態様で第１基板ＳＵＢ１に設けられてもよいし、第１基板ＳＵＢ１の外部に設けられてもよい。また、表示領域ＤＡの第２方向Ｙに延びる両辺に沿って一対の第１ドライバ４が設けられてもよい。
【００１４】
画素ＰＸは、第１方向Ｘ及び第２方向Ｙにおいてマトリクス状に配列されている。画素ＰＸは、複数の副画素ＳＰを含む。各副画素ＳＰは、例えば、隣り合う２本の走査線Ｇと隣り合う２本の信号線Ｓとによって区画された領域に相当する。なお、本開示においては、副画素を単に画素と呼ぶこともある。
【００１５】
図１の例では、１つの画素ＰＸに３つの副画素ＳＰが含まれている。これら副画素ＳＰは、例えば赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）をそれぞれ表示する。但し、画素ＰＸは、より多くの副画素ＳＰを含んでもよい。また、画素ＰＸに含まれる副画素ＳＰの色は赤色、緑色、青色に限られず、白色や黄色などの他の色であってもよい。
【００１６】
各副画素ＳＰにおいて、第１基板ＳＵＢ１は、第１スイッチング素子ＳＷ１と、画素電極ＰＥとを備えている。各副画素ＳＰには、複数の副画素ＳＰに対して共通に設けられた共通電極ＣＥが延在している。共通電極ＣＥは、第１基板ＳＵＢ１に設けられてもよいし、第２基板ＳＵＢ２に設けられてもよい。
【００１７】
図１においては、表示領域ＤＡに補助容量線ＣＬが延在している。補助容量線ＣＬは、走査線Ｇの延在方向、すなわち第１方向Ｘに延びている。補助容量線ＣＬ及び共通電極ＣＥには、ドライバＩＣ３から共通電圧Ｖｃｏｍが供給される。
【００１８】
ドライバＩＣ３は、第１ドライバ４及び第２ドライバ５を制御する。第２ドライバ５は、各信号線Ｓに映像信号を供給する。第２ドライバ５は、隣り合う信号線Ｓに供給する映像信号の極性を反転させるカラム反転駆動を実行してもよい。
【００１９】
第１ドライバ４は、複数の垂直回路４０を有している。例えば、各垂直回路４０は、シフトレジスタやバッファを含む。各垂直回路４０のシフトレジスタは、転送パルスを順次転送する。各垂直回路４０のバッファは、それぞれ対応する走査線Ｇに接続されている。転送パルスがシフトレジスタに入力された垂直回路４０のバッファは、走査信号を自身に接続された走査線Ｇに供給する。
【００２０】
垂直回路４０は、複数のスイッチング素子を備えている。これらスイッチング素子の協働により、走査線Ｇの電圧が制御される。これらスイッチング素子の少なくとも一部は、図４を用いて後述する第２スイッチング素子ＳＷ２に相当する。第２ドライバ５など周辺領域ＳＡにおける他の回路が第２スイッチング素子ＳＷ２を備えてもよい。
【００２１】
ある第１スイッチング素子ＳＷ１に対応する走査線Ｇに走査信号が供給されると、当該第１スイッチング素子ＳＷ１に接続された信号線Ｓに供給される映像信号が、当該第１スイッチング素子ＳＷ１に接続された画素電極ＰＥに供給される。このとき、画素電極ＰＥと共通電極ＣＥの間に電界が形成され、この電界が液晶層ＬＣに作用する。このような動作により、各副画素ＳＰの点灯と非点灯を制御することができる。
【００２２】
さらに、図１の構成においては、補助容量線ＣＬと画素電極ＰＥの間に補助容量ＣＳが形成される。この補助容量ＣＳにより、映像信号の電圧が安定的に維持され、表示品位が向上する。
【００２３】
表示装置１は、バックライトの光を利用して画像を表示する透過型であってもよいし、外光やフロントライトの光を反射して画像を表示する反射型であってもよい。また、表示装置１は、これら透過型及び反射型の双方の機能を備えていてもよい。
【００２４】
図２は、１つの画素ＰＸに含まれる３つの副画素ＳＰの概略的な平面図である。第１スイッチング素子ＳＷ１は、例えば酸化物半導体からなる第１半導体層ＳＣ１と、第１ソース電極ＳＥ１と、第１ゲート電極ＧＥ１と、第１ドレイン電極ＤＥ１とを備えている。図２の例において、第１半導体層ＳＣ１は、信号線Ｓと画素電極ＰＥの間に配置されている。第１半導体層ＳＣ１の形状は図２に示すものに限られず、例えば屈曲した形状であってもよい。また、第１半導体層ＳＣ１は、走査線Ｇと交差してもよい。
【００２５】
第１ゲート電極ＧＥ１は、第１半導体層ＳＣ１と平面視で重畳している。第１ゲート電極ＧＥ１は、走査線Ｇと電気的に接続されている。図２の例においては、第１ゲート電極ＧＥ１が走査線Ｇと一体であり、第２方向Ｙに沿って延びている。他の例として、上述のように第１半導体層ＳＣ１が走査線Ｇと交差する場合には、第１半導体層ＳＣ１と交差する走査線Ｇの領域が第１ゲート電極ＧＥ１に相当する。
【００２６】
第１ソース電極ＳＥ１は、信号線Ｓと電気的に接続されている。図２の例において、第１ソース電極ＳＥ１は、信号線Ｓにおいて第１半導体層ＳＣ１と平面視で重畳する部分に相当する。第１ドレイン電極ＤＥ１は、第１半導体層ＳＣ１と電気的に接続されている。さらに、第１ドレイン電極ＤＥ１は、画素電極ＰＥとも電気的に接続されている。図２の例においては、画素電極ＰＥと第１ドレイン電極ＤＥ１の間に中継電極ＲＥが介在している。この中継電極ＲＥは、位置Ｐ１において第１ドレイン電極ＤＥ１に接触し、位置Ｐ２において画素電極ＰＥに接触している。他の例として、第１ドレイン電極ＤＥ１と画素電極ＰＥとが中継電極ＲＥを介さずに接続されていてもよい。
【００２７】
各副画素ＳＰにおいて、第１半導体層ＳＣ１の下方には、シールドＳＬＤが配置されている。平面視において、シールドＳＬＤは、第１半導体層ＳＣ１と第１ゲート電極ＧＥ１とが対向する領域と重畳している。バックライトからの光が当該領域に照射されると、第１スイッチング素子ＳＷ１にリーク電流が発生し得る。シールドＳＬＤは、バックライトからの光を遮り、上述のリーク電流の発生を防ぐ。
【００２８】
図２の例において、画素電極ＰＥは、信号線Ｓと平行に延びる１本のスリットＳＬを有している。但し、画素電極ＰＥは、より多くのスリットＳＬを有してもよいし、スリットＳＬを有さなくてもよい。
【００２９】
補助容量線ＣＬは、走査線Ｇと対向する第１部分３１と、第１部分３１に接続された複数の第２部分３２とを備えている。第１部分３１は、平面視において走査線Ｇと重畳して、第１方向Ｘに延びている。図２の例においては、第１部分３１と走査線Ｇを若干ずらして示しているが、第１部分３１と走査線Ｇは完全に重畳していてもよい。平面視において、第２部分３２は、画素電極ＰＥの一部、第１ドレイン電極ＤＥ１の一部、及び中継電極ＲＥと重畳している。この第２部分３２と画素電極ＰＥ、第１ドレイン電極ＤＥ１、及び中継電極ＲＥとの間には、上述の補助容量ＣＳが形成される。
【００３０】
走査線Ｇ、信号線Ｓ、第１ゲート電極ＧＥ１、第１ドレイン電極ＤＥ１、中継電極ＲＥ、シールドＳＬＤ、及び補助容量線ＣＬは、いずれも金属材料で形成することができる。画素電極ＰＥは、例えばインジウム・ティン・オキサイド（ＩＴＯ）で形成することができる。図２には示していないが、上述の共通電極ＣＥは、画素電極ＰＥと対向している。共通電極ＣＥについても、ＩＴＯで形成することができる。
【００３１】
図中に１点鎖線で示す領域は、光を遮る遮光層２１に相当する。遮光層２１は、信号線Ｓ、走査線Ｇ、第１スイッチング素子ＳＷ１、シールドＳＬＤ、及び中継電極ＲＥと対向している。遮光層２１は、副画素ＳＰにおいて、開口ＡＰを有している。画素電極ＰＥは、この開口ＡＰに延出している。
【００３２】
図３は、図２におけるIII−III線に沿う表示装置１の概略的な断面図である。第１基板ＳＵＢ１は、第１絶縁基板１０と、第１絶縁層１１と、第２絶縁層１２と、第３絶縁層１３と、第４絶縁層１４と、第５絶縁層１５と、第６絶縁層１６と、第７絶縁層１７と、第１配向膜１８と、上記信号線Ｓと、上記第１スイッチング素子ＳＷ１と、上記中継電極ＲＥと、上記画素電極ＰＥと、上記共通電極ＣＥとを備えている。
【００３３】
第１絶縁基板１０は、例えば透明なガラス基板或いは樹脂基板である。第１絶縁層１１は、第１絶縁基板１０の内面（第２基板ＳＵＢ２との対向面）を覆っている。第２絶縁層１２は、第１絶縁層１１を覆っている。補助容量線ＣＬ（図３には第２部分３２のみ示す）及びシールドＳＬＤは、第２絶縁層１２の上に形成されている。
【００３４】
第３絶縁層１３は、補助容量線ＣＬ、シールドＳＬＤ、及び第２絶縁層１２を覆っている。第１半導体層ＳＣ１は、第３絶縁層１３の上に形成されている。信号線Ｓ及び第１ドレイン電極ＤＥ１も第３絶縁層１３の上に形成されている。第１ソース電極ＳＥ１に相当する信号線Ｓの一部及び第１ドレイン電極ＤＥ１は、第１半導体層ＳＣ１の一部を覆っている。
【００３５】
第４絶縁層１４は、第１半導体層ＳＣ１、信号線Ｓ、及び第１ドレイン電極ＤＥ１を覆っている。第１ゲート電極ＧＥ１は、第４絶縁層１４の上に形成されている。図３には示していないが、走査線Ｇも第４絶縁層１４の上に形成されている。第５絶縁層１５は、走査線Ｇ、第１ゲート電極ＧＥ１、及び第４絶縁層１４を覆っている。
【００３６】
中継電極ＲＥは、第５絶縁層１５の上に形成されている。中継電極ＲＥは、上述の位置Ｐ１において第４絶縁層１４及び第５絶縁層１５に設けられた第１コンタクトホールＣ１を通じて第１ドレイン電極ＤＥ１に接触している。
【００３７】
第６絶縁層１６は、中継電極ＲＥ及び第５絶縁層１５を覆っている。第６絶縁層１６は、例えば有機樹脂材料で形成され、各絶縁層１１〜１７の中で最も厚い。第６絶縁層１６により、第１スイッチング素子ＳＷ１により生じ得る凹凸が平坦化される。共通電極ＣＥは、第６絶縁層１６の上に形成されている。第７絶縁層１７は、共通電極ＣＥ及び第６絶縁層１６を覆っている。図３の例においては、共通電極ＣＥの上に、信号線Ｓと対向する金属配線ＭＬが形成されている。金属配線ＭＬは、信号線Ｓと対向して、信号線Ｓに沿って延びている。
【００３８】
画素電極ＰＥは、第７絶縁層１７の上に形成されている。第１配向膜１８は、画素電極ＰＥ及び第７絶縁層１７を覆っている。画素電極ＰＥは、上述の位置Ｐ２において第６絶縁層１６及び第７絶縁層１７に設けられた第２コンタクトホールＣ２を通じて中継電極ＲＥに接触している。
【００３９】
第２基板ＳＵＢ２は、第２絶縁基板２０と、カラーフィルタ層２２と、オーバーコート層２３と、第２配向膜２４と、上記遮光層２１とを備えている。第２絶縁基板２０は、例えば透明なガラス基板或いは樹脂基板である。遮光層２１は、第２絶縁基板２０の内面（第１基板ＳＵＢ１との対向面）に形成されている。カラーフィルタ層２２は、遮光層２１及び第２絶縁基板２０の内面を覆っている。カラーフィルタ層２２は、各副画素ＳＰに対応する色に着色されている。オーバーコート層２３は、カラーフィルタ層２２を覆っている。第２配向膜２４は、オーバーコート層２３を覆っている。液晶層ＬＣは、第１配向膜１８と第２配向膜２４の間に配置されている。
【００４０】
図３に示した構造は、画素電極ＰＥと共通電極ＣＥが第１基板ＳＵＢ１に設けられたＩＰＳ（In-Plane Switching）モード、特にＦＦＳ（Fringe Field Switching）モードに適用可能な構成である。但し、表示装置１の構造はこれに限られない。例えば、共通電極ＣＥは第２基板ＳＵＢ２に設けられもよい。また、共通電極ＣＥが第１基板ＳＵＢ１において画素電極ＰＥよりも液晶層ＬＣ側に配置されてもよい。
【００４１】
図４は、第２スイッチング素子ＳＷ２の概略的な断面図である。第２スイッチング素子ＳＷ２は、例えば多結晶シリコンからなる第２半導体層ＳＣ２と、第２ゲート電極ＧＥ２と、第２ソース電極ＳＥ２と、第２ドレイン電極ＤＥ２とを備えている。
【００４２】
第２半導体層ＳＣ２は、第１絶縁層１１の上に形成され、第２絶縁層１２で覆われている。第２ゲート電極ＧＥ２は、第２絶縁層１２の上に形成され、第３絶縁層１３で覆われている。第２ゲート電極ＧＥ２は、第２絶縁層１２を介して第２半導体層ＳＣ２と対向している。
【００４３】
第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は、第５絶縁層１５の上に形成されている。第２絶縁層１２、第３絶縁層１３、第４絶縁層１４、及び第５絶縁層１５には、第３コンタクトホールＣ３及び第４コンタクトホールＣ４が設けられている。第２ソース電極ＳＥ２は、第３コンタクトホールＣ３を介して第２半導体層ＳＣ２に接触している。第２ドレイン電極ＤＥ２は、第４コンタクトホールＣ４を介して第２半導体層ＳＣ２に接触している。
【００４４】
以上の図２乃至図４に示した構造において、走査線Ｇ及び第１ゲート電極ＧＥ１は、第１層に形成されている。本実施形態における第１層は、第４絶縁層１４の上（他の観点から言えば第５絶縁層１５の下）の層に相当する。走査線Ｇ及び第１ゲート電極ＧＥ１は、例えばこれらの基となる金属層を第４絶縁層１４の上に成膜した後に当該金属層をパターニングすることにより、同一のプロセスで形成することができる。
【００４５】
また、補助容量線ＣＬ、シールドＳＬＤ、及び第２ゲート電極ＧＥ２は、第２層に形成されている。本実施形態における第２層は、第２絶縁層１２の上（他の観点から言えば第３絶縁層１３の下）の層に相当する。補助容量線ＣＬ、シールドＳＬＤ、及び第２ゲート電極ＧＥ２は、例えばこれらの基となる金属層を第２絶縁層１２の上に成膜した後に当該金属層をパターニングすることにより、同一のプロセスで形成することができる。
【００４６】
また、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２は、第３層に形成されている。本実施形態における第３層は、第５絶縁層１５の上（他の観点から言えば第６絶縁層１６の下）の層に相当する。中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２は、例えばこれらの基となる金属層を第５絶縁層１５及び各コンタクトホールＣ１，Ｃ３，Ｃ４の上に成膜した後に当該金属層をパターニングすることにより、同一のプロセスで形成することができる。
【００４７】
また、信号線Ｓ（第１ソース電極ＳＥ１）及び第１ドレイン電極ＤＥ１は、第４層に形成されている。本実施形態における第４層は、第３絶縁層１３或いは第１半導体層ＳＣ１の上（他の観点から言えば第４絶縁層１４の下）の層に相当する。信号線Ｓ及び第１ドレイン電極ＤＥ１は、例えばこれらの基となる金属層を第３絶縁層１３及び第１半導体層ＳＣ１の上に成膜した後に当該金属層をパターニングすることにより、同一のプロセスで形成することができる。
【００４８】
信号線Ｓ、第１ドレイン電極ＤＥ１、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２は、例えば、アルミニウム或いはアルミニウム合金をチタン或いはチタン合金で挟んだ積層構造を有している。但し、これらの要素は、金属材料の単層構造であってもよい。図３及び図４の例においては、信号線Ｓ及び第１ドレイン電極ＤＥ１の厚さよりも、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２の厚さの方が大きい。
【００４９】
走査線Ｇ、補助容量線ＣＬ、シールドＳＬＤ、第１ゲート電極ＧＥ１、及び第２ゲート電極ＧＥ２は、例えば、モリブデンタングステン（ＭｏＷ）合金などの金属材料によって形成されている。一例として、これらの要素は単層構造であるが、積層構造であってもよい。
【００５０】
図２及び図３に示した構造においては、補助容量線ＣＬの第２部分３２が画素電極ＰＥ、第１ドレイン電極ＤＥ１、及び中継電極ＲＥと対向している。すなわち、補助容量線ＣＬと、画素電極ＰＥ、第１ドレイン電極ＤＥ１、及び中継電極ＲＥとの間には上述の補助容量ＣＳが形成される。この補助容量ＣＳにより、第１スイッチング素子ＳＷ１を介して供給される映像信号の電圧が安定的に維持され、信号線Ｓと画素電極ＰＥの間などのカップリングに起因した画素電位の変動が抑制される。結果として、表示装置１の表示品位が向上する。
【００５１】
近年では、低消費電力化を図るために、表示装置１の駆動周波数を例えば３０Ｈｚや１５Ｈｚといった低い値に設定することがある。上述の画素電位の変動に起因したフリッカは、高周波であれば人の目で視認され難いが、このような低周波駆動においては視認され易い。本実施形態のように画素電位の変動を抑制することで、低周波駆動においてもフリッカの視認を抑制することができる。
【００５２】
補助容量線ＣＬの第１部分３１は、走査線Ｇと平面視において重畳しているため、補助容量線ＣＬと走査線Ｇが重畳しない場合に比べて画素レイアウトを効率化できる。これにより、画素ＰＸの高精細化が可能となる。また、各副画素ＳＰにおける開口ＡＰの面積（開口率）を高めることができる。
【００５３】
補助容量線ＣＬは、周辺領域ＳＡに配置された第２スイッチング素子ＳＷ２の第２ゲート電極ＧＥ２と同層に形成されている。したがって、補助容量線ＣＬと第２スイッチング素子ＳＷ２を一つのプロセスで形成することが可能となり、製造コストを低減できる。
【００５４】
また、中継電極ＲＥは、第２スイッチング素子ＳＷ２の第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２と同層に形成されている。したがって、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２を一つのプロセスで形成することが可能となり、製造コストを低減できる。  
以上の他にも、本実施形態からは種々の好適な効果を得ることができる。
【００５５】
（第２実施形態）  
第２実施形態について説明する。特に言及しない構成や効果については、第１実施形態と同様である。  
図５は、本実施形態に係る表示装置１において、１つの画素ＰＸに含まれる３つの副画素ＳＰの概略的な平面図である。この図に示す構造は、走査線Ｇ及び第１ゲート電極ＧＥ１において図２と相違する。すなわち、図５の例では、走査線Ｇと第１ゲート電極ＧＥ１とが一体ではない。走査線Ｇと第１ゲート電極ＧＥ１は、位置Ｐ５において接続されている。第１ゲート電極ＧＥ１は、位置Ｐ５から走査線Ｇと重畳して第１方向Ｘに延び、その後に屈曲して第２方向Ｙに延びている。
【００５６】
図６は、図５におけるVI−VI線に沿う第１基板ＳＵＢ１の概略的な断面図である。第１ゲート電極ＧＥ１は、第４絶縁層１４の上に形成され、第５絶縁層１５で覆われている。走査線Ｇは、第５絶縁層１５の上に形成され、第６絶縁層１６で覆われている。走査線Ｇは、位置Ｐ５において第５絶縁層１５に設けられた第５コンタクトホールＣ５を通じて第１ゲート電極ＧＥ１に接触している。
【００５７】
以上の図５及び図６に示した構造において、走査線Ｇは、第１層に形成されている。本実施形態における第１層は、第５絶縁層１５の上（他の観点から言えば第６絶縁層１６の下）の層に相当する。上述の中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２も第１層に形成されている。走査線Ｇ、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２は、例えばこれらの基となる金属層を第５絶縁層１５の上に成膜した後に当該金属層をパターニングすることにより、同一のプロセスで形成することができる。
【００５８】
また、補助容量線ＣＬ、シールドＳＬＤ、及び第２ゲート電極ＧＥ２は、第２層に形成されている。本実施形態における第２層は、第１実施形態と同じく第２絶縁層１２の上（他の観点から言えば第３絶縁層１３の下）の層に相当する。
【００５９】
また、第１ゲート電極ＧＥ１は、第１層と第２層の間の第３層に形成されている。本実施形態における第３層は、第４絶縁層１４の上（他の観点から言えば第５絶縁層１５の下）の層に相当する。
【００６０】
走査線Ｇ、中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２は、例えば、アルミニウム或いはアルミニウム合金をチタン或いはチタン合金で挟んだ積層構造を有している。但し、これらの要素は、金属材料の単層構造であってもよい。図６の例においては、信号線Ｓ、第１ゲート電極ＧＥ１、及び補助容量線ＣＬのいずれの厚さよりも走査線Ｇの厚さの方が大きい。中継電極ＲＥ、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２の厚さは、走査線Ｇの厚さと同じである。また、走査線Ｇの抵抗は、第１ゲート電極ＧＥ１の抵抗よりも低い。
【００６１】
図２や図５に示したように、走査線Ｇと補助容量線ＣＬが重畳する構成においては、これらの間に容量が形成される。したがって、走査線Ｇの時定数が増加し得る。この点、本実施形態の構造においては、走査線Ｇとして、第１ゲート電極ＧＥ１よりも上層の低抵抗な配線を用いている。したがって、走査線Ｇの時定数を下げることができる。
【００６２】
仮に、走査線Ｇの抵抗を下げるために、第１実施形態における走査線Ｇ及び第１ゲート電極ＧＥ１の厚さを増せばこれらの加工性が低下し得るし、走査線Ｇの幅を増せば各副画素ＳＰの開口率が低下し得る。これに対し、本実施形態の構造であれば、加工性や開口率への影響を抑えて時定数を下げることができる。
【００６３】
その他、本実施形態は、第１実施形態と同様の効果を奏する。
本発明の実施形態として説明した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００６４】
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００６５】
また、各実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００６６】
１…表示装置、２…表示パネル、３…ドライバＩＣ、４…第１ドライバ、５…第２ドライバ、２１…遮光層、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＬＣ…液晶層、ＰＸ…画素、ＳＰ…副画素、ＤＡ…表示領域、ＳＡ…周辺領域、Ｇ…走査線、Ｓ…信号線、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬ…補助容量線、ＳＷ１…第１スイッチング素子、ＳＣ１…第１半導体層、ＳＥ１…第１ソース電極、ＧＥ１…第１ゲート電極、ＤＥ１…第１ドレイン電極、ＳＷ２…第２スイッチング素子、ＳＣ２…第２半導体層、ＧＥ２…第２ゲート電極、ＳＥ２…第２ソース電極、ＤＥ２…第２ドレイン電極、ＲＥ…中継電極、ＳＬＤ…シールド。
【図１】
0006727952.tif 000002
【図２】
0006727952.tif 000003
【図３】
0006727952.tif 000004
【図４】
0006727952.tif 000005
【図５】
0006727952.tif 000006
【図６】
0006727952.tif 000007