(57)【特許請求の範囲】
【請求項１】
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【請求項２】
前記基礎図形を生成する際に、前記基礎図形に隣接する隣接図形を生成し、
前記基礎図形を配置する際に、前記設計データの領域の全面に前記ピッチの情報に基づいて少なくとも一方向において前記基礎図形と連続するように前記隣接図形を配置し、
前記基礎図形を除去する際に、前記設計データを拡張させた領域に接触する、または、重なる一部の前記隣接図形を除去して前記設計データの余剰な領域に前記一部の前記隣接図形以外の前記隣接図形を残存し、前記基礎図形と前記隣接図形が所定の条件を充足した場合に、前記条件を充足する前記隣接図形をさらに除去する、
ことを特徴とする請求項１に記載のダミーパターンの発生方法。
【請求項３】
前記所定の条件は、前記基礎図形と前記隣接図形が連続する数によって決定されることを特徴とする請求項２に記載のダミーパターンの発生方法。
【請求項４】
前記隣接図形をさらに除去する際に、前記隣接図形が２以上存在する場合において、前
記所定の条件を充足するように少なくとも１つを除去することを特徴とする請求項２または請求項３に記載のダミーパターンの発生方法。
【請求項５】
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所に前記付加図形を追加し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【請求項６】
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形と前記付加図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を遵守する箇所の前記付加図形を消去し、前記設計規則を継続して違反する箇所に前記付加図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【請求項７】
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所の前記基礎図形の一部を消去し、前記設計規則を遵守する箇所の前記基礎図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【請求項８】
前記基礎図形の一部を消去する際に、前記設計データと前記基礎図形との距離が遠い前記基礎図形の一部を優先的に消去することを特徴とする請求項７に記載のダミーパターンの発生方法。
【請求項９】
前記基礎図形の一部を消去する際に、予め定められた前記基礎図形の消去の優先順位となる消去優先順位にしたがって、前記基礎図形の一部を消去することを特徴とする請求項７に記載のダミーパターンの発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーパターン発生方法に関する。
【背景技術】
【０００２】
一般的に、製造物にパターンを転写する際に、設計データが用いられる。設計データに基づくパターンデータを利用する際に、製造のしやすさの観点から設計データの偏在を均一化することが望まれる場合が有る。
【０００３】
一例として、半導体集積回路を製造する際に、製造のしやすさの観点から設計データの偏在を均一化するために直接的に回路動作に関与しないダミーパターンを設計データが存在しない余剰領域に生成して、設計パターンに合成する処理を行い、合成されたパターンデータを用いることが知られている。
【０００４】
これらの処理を施したパターンを用いてマスクデータとし、ウェハへマスクパターンを露光してウェハにマスクパターンを転写して所望の回路パターンを形成し、繰り返し必要な層をさまざまなプロセスを用いて積層形成し、所望の素子特性が得られる半導体装置が製造され、所望の回路特性と回路動作を行う半導体集積回路が製造される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７９８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ダミーパターンの基礎図形を間隔が空くように配置し、設計データとの干渉防止の為に設計データから一定の間隔の領域にあるダミーパターンを排除すると、効率よくダミーパターンが配置されない場合があるため、隙間なくダミーパターンの基礎図形を敷き詰めて設計データから一定の間隔の領域に有るダミーパターンの基礎図形を排除する技術が知られている。
【０００７】
しかし、設計データから一定の間隔の領域にあるダミーパターンの基礎図形を排除した場合に、基礎図形の除去のされかたによって設計規則を違反するパターンが生成されてしまう場合が有り、マスクデータを用いたマスクパターンの製造過程や、半導体装置の製造過程においてパターン飛びなどの欠陥による歩留り低下が生じるという課題が有る。
【０００８】
１つの側面では、設計データの偏在の均一化をより促進し、製造しやすいパターンを発生させ、かつ、歩留り低下を防止することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、開示のダミーパターンの発生方法が提供される。このダミーパターンの発生方法は、設計データの余剰な領域に配置されるダミーパターンの発生方法において、コンピューターが、図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する。
【００１０】
さらに、上記目的を達成するために、開示のダミーパターンの発生方法が提供される。このダミーパターンの発生方法は、設計データの余剰な領域に配置されるダミーパターンの発生方法において、コンピューターが、図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、残存した前記基礎図形のうち前記設計規則を継続して違反する箇所に前記付加図形を追加し、前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する。
【００１１】
さらに、上記目的を達成するために、開示のダミーパターンの発生方法が提供される。このダミーパターンの発生方法は、設計データの余剰な領域に配置されるダミーパターンの発生方法において、コンピューターが、図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形と前記付加図形を配置し、前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、残存した前記基礎図形のうち前記設計規則を遵守する箇所の前記付加図形を消去し、前記設計規則を継続して違反する箇所に前記付加図形を残留し、前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する。
【００１２】
さらに、上記目的を達成するために、開示のダミーパターンの発生方法が提供される。このダミーパターンの発生方法は、設計データの余剰な領域に配置されるダミーパターンの発生方法において、コンピューターが、図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、前記オフセット設計データに接触する、または、重なる一部の前記基礎図形を除去して前記設計データの余剰な領域に前記一部の前記基礎図形以外の前記基礎図形を残存し、残存した前記基礎図形のうち前記設計規則を継続して違反する箇所の前記基礎図形の一部を消去し、前記設計規則を遵守する箇所の前記基礎図形を残留し、前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する。
【発明の効果】
【００１３】
１態様では、製造しやすいパターンを発生させ、かつ、歩留り低下を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態のダミーパターン発生装置（その１）を説明する図である。
【図２】本発明の第１の実施形態のダミーパターン発生装置（その２）を説明する図である。
【図３Ａ】本発明の第１の実施形態を説明する平面図である。
【図３Ｂ】本発明の第１の実施形態を説明する平面図である。
【図３Ｃ】本発明の第１の実施形態を説明する平面図である。
【図３Ｄ】本発明の第１の実施形態を説明する平面図である。
【図３Ｅ】本発明の第１の実施形態を説明する平面図である。
【図４】本発明の第１の実施形態を説明するフローチャート図である。
【図５Ａ】本発明の第１の実施形態の変形例１を説明する平面図である。
【図５Ｂ】本発明の第１の実施形態の変形例１を説明する平面図である。
【図６Ａ】本発明の第１の実施形態の変形例２を説明する平面図である。
【図６Ｂ】本発明の第１の実施形態の変形例２を説明する平面図である。
【図７Ａ】本発明の第１の実施形態の変形例３を説明する平面図である。
【図７Ｂ】本発明の第１の実施形態の変形例３を説明する平面図である。
【図８Ａ】本発明の第１の実施形態の変形例４を説明する平面図である。
【図８Ｂ】本発明の第１の実施形態の変形例４を説明する平面図である。
【図９Ａ】本発明の第１の実施形態の変形例５を説明する平面図である。
【図９Ｂ】本発明の第１の実施形態の変形例５を説明する平面図である。
【図１０Ａ】本発明の第１の実施形態の変形例６を説明する平面図である。
【図１０Ｂ】本発明の第１の実施形態の変形例６を説明する平面図である。
【図１１Ａ】本発明の第１の実施形態の変形例７を説明する平面図である。
【図１１Ｂ】本発明の第１の実施形態の変形例７を説明する平面図である。
【図１２Ａ】本発明の第１の実施形態の変形例８を説明する平面図である。
【図１２Ｂ】本発明の第１の実施形態の変形例８を説明する平面図である。
【図１３Ａ】本発明の第１の実施形態の変形例９を説明する平面図である。
【図１３Ｂ】本発明の第１の実施形態の変形例９を説明する平面図である。
【図１４Ａ】本発明の第２の実施形態を説明する平面図である。
【図１４Ｂ】本発明の第２の実施形態を説明する平面図である。
【図１４Ｃ】本発明の第２の実施形態を説明する平面図である。
【図１４Ｄ】本発明の第２の実施形態を説明する平面図である。
【図１４Ｅ】本発明の第２の実施形態を説明する平面図である。
【図１４Ｆ】本発明の第２の実施形態を説明する平面図である。
【図１５】本発明の第２の実施形態を説明するフローチャート図である。
【図１６Ａ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１６Ｂ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１６Ｃ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１６Ｄ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１６Ｅ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１６Ｆ】本発明の第２の実施形態の変形例１を説明する平面図である。
【図１７Ａ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１７Ｂ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１７Ｃ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１７Ｄ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１７Ｅ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１７Ｆ】本発明の第２の実施形態の変形例２を説明する平面図である。
【図１８】本発明の第２の実施形態の変形例３を説明する平面図である。
【図１９】本発明の第３の実施形態のダミーパターン発生装置を説明する図である。
【図２０Ａ】本発明の第３の実施形態を説明する平面図である。
【図２０Ｂ】本発明の第３の実施形態を説明する平面図である。
【図２０Ｃ】本発明の第３の実施形態を説明する平面図である。
【図２０Ｄ】本発明の第３の実施形態を説明する平面図である。
【図２０Ｅ】本発明の第３の実施形態を説明する平面図である。
【図２０Ｆ】本発明の第３の実施形態を説明する平面図である。
【図２１】本発明の第３の実施形態を説明するフローチャート図である。
【図２２】本発明の第３の実施形態の変形例１のダミーパターン発生装置を説明する図である。
【図２３Ａ】本発明の第３の実施形態の変形例１を説明する平面図である。
【図２３Ｂ】本発明の第３の実施形態の変形例１を説明する平面図である。
【図２３Ｃ】本発明の第３の実施形態の変形例１を説明する平面図である。
【図２３Ｄ】本発明の第３の実施形態の変形例１を説明する平面図である。
【図２４】本発明の第３の実施形態の変形例１を説明するフローチャート図である。
【図２５Ａ】本発明の第３の実施形態の変形例２を説明する平面図である。
【図２５Ｂ】本発明の第３の実施形態の変形例２を説明する平面図である。
【図２５Ｃ】本発明の第３の実施形態の変形例２を説明する平面図である。
【図２６Ａ】本発明の第３の実施形態の変形例３を説明する平面図である。
【図２６Ｂ】本発明の第３の実施形態の変形例３を説明する平面図である。
【図２６Ｃ】本発明の第３の実施形態の変形例３を説明する平面図である。
【図２７Ａ】本発明の第４の実施形態を説明する平面図である。
【図２７Ｂ】本発明の第４の実施形態を説明する平面図である。
【図２７Ｃ】本発明の第４の実施形態を説明する平面図である。
【図２８】本発明の第４の実施形態を説明するフローチャート図である。
【図２９】本発明の第５の実施形態の半導体装置、および、その製造方法を説明する断面図である。
【発明を実施するための形態】
【００１５】
＜第１の実施の形態＞
図１は、第１の実施の形態のダミーパターン発生装置１を示す図である。
【００１６】
第１の実施の形態のダミーパターン発生装置（コンピューター）１は、半導体集積回路の設計データに基づいてダミーパターンを発生し、設計データとダミーパターンとを合成して出力する装置である。
【００１７】
このダミーパターン発生装置１は、記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、出力部１ｈとを有している。なお、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅは、主にダミーパターン発生装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。また、記憶部１ａと、出力部１ｈは、主にダミーパターン発生装置１が有するＲＡＭ（Random Access Memory）やハードディスクドライブ（ＨＤＤ：Hard Disk Drive）、光ディスク等が備えるデータ記憶領域により実現することができる。なお、各部を実現する機能は上記説明のものに限られず、また、例示したＣＰＵ、ＲＡＭ、ＨＤＤ等を適宜組み合わせて各部を実現しても良い。
【００１８】
図２は、図１の第１の実施の形態のダミーパターン発生装置１の一例としてのダミーパターン発生装置１００のハードウェア構成を示す図である。
【００１９】
ダミーパターン発生装置１００は、中央演算処理制御装置１０１によって装置全体が制御されている。中央演算処理制御装置は例えばＣＰＵである。中央演算処理制御装置１０１には、バス１０８を介して記憶装置１０２と複数の周辺機器が接続されている。記憶装置は例えばＲＡＭである。記憶装置１０２は、ダミーパターン発生装置１００の主記憶装置として使用される。記憶装置１０２には、中央演算処理制御装置１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、記憶装置１０２には、中央演算処理制御装置１０１による処理に使用する各種データが格納される。
【００２０】
バス１０８には、データ保持装置１０３、画像表示処理装置１０４、外部入力制御装置１０５、外部データ入出力制御装置１０６、および、通信入出力制御装置１０７が接続されている。データ保持装置１０３は、例えばＨＤＤである。
【００２１】
データ保持装置１０３は、例えばＨＤＤの場合には、内蔵したディスクに対して、磁気的にデータの書き込みおよび読み出しを行う。データ保持装置１０３は、ダミーパターン発生装置１００の二次記憶装置として使用される。データ保持装置１０３には、ＯＳのプログラム、アプリケーションプログラム、および各種データが格納される。なお、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
【００２２】
画像表示処理装置１０４には、モニタ１０４ａが接続されている。画像表示処理装置１０４は、中央演算処理制御装置１０１からの命令に従って、画像をモニタ１０４ａの画面に表示させる。モニタ１０４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や、液晶表示装置等が挙げられる。
【００２３】
外部入力制御装置１０５には、キーボード１０５ａとマウス１０５ｂとが接続されている。外部入力制御装置１０５は、キーボード１０５ａやマウス１０５ｂから送られてくる信号を中央演算処理制御装置１０１に送信する。なお、マウス１０５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、例えばタッチパネル、タブレット、タッチパッド、トラックボール等が挙げられる。
【００２４】
外部データ入出力制御装置１０６は、例えば、光の反射によって読み取りや、書き出しが可能なようにデータが記録される光ディスクや、ＵＳＢ（Universal Serial Bus）メモリ等の持ち運び可能な記録媒体に記録されたデータの読み取りや、書き出しを行う。例えば、外部データ入出力制御装置１０６が光学ドライブ装置である場合、レーザ光等を利用して、光ディスク２００に記録されたデータの読み取りや、データの書き出しを行う。光ディスク２００には、Ｂｌｕ−ｒａｙ（登録商標）、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等が挙げられる。
【００２５】
通信入出力制御装置１０７は、通信網１５０に接続されている。通信網１５０は、例えばＬＡＮ（Local Area Network）や、インターネット網等である。通信入出力制御装置１０７は、通信網１５０を介して、他のコンピューターまたは通信機器との間でデータを送受信する。
【００２６】
以上のようなハードウェア構成によって、以下のように本実施の形態の処理機能を実現することができる。
【００２７】
ダミーパターン発生装置１が有している記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、出力部１ｈは、例えば図２のダミーパターン発生装置１００のハードウェア構成によって以下のように具体的な機能を有している。
【００２８】
図１の記憶部１ａは、例えば図２の通信網１５０や、外部データ入出力制御装置１０６を介してダミーパターン発生装置１００に入ってくる設計データや、基礎図形や、その他の処理の過程における一時的なデータや、出力されるマスクデータを一時的に記憶したり、保持したりする機能を有している。具体的には、記憶装置１０２や、データ保持装置１０３がその機能を有している。また、これに代わって、外部データ入出力制御装置１０６を介して光ディスク２００等に記憶したり、保持しても構わず、また、通信入出力制御装置を介して通信網に接続された他のコンピューターに記憶したり、保持しても構わない。
【００２９】
図１の生成部１ｂは、記憶部１ａに格納された基礎図形の情報に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、基礎図形を生成する機能を有している。さらに、この機能には基礎図形を図１の記憶部１ａに格納する機能が含まれる。
【００３０】
図１の配置部１ｃは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、ダミーパターンを発生させる設計データの領域を計算する機能を有している。さらに、この機能には計算された設計データの領域を図１の記憶部１ａに格納する機能が含まれる。さらに、この機能には図２の外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるピッチの情報に基づいて、中央演算処理制御装置１０１の命令に従って、設計データの領域の全面に設計データに重なるように基礎図形を間隔を置いて配置する機能が含まれる。さらに、この機能には配置された基礎図形を図１の記憶部１ａに格納する機能が含まれる。
【００３１】
図１の形成部１ｄは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能を有している。さらに、この機能には外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるオフセットの情報に基づいて、中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能が含まれる。さらに、この機能には形成されたオフセット設計データを図１の記憶部１ａに格納する機能が含まれる。
【００３２】
図１の除去部１ｅは、記憶部１ａに格納された配置部１ｃで配置された基礎図形と、形成部１ｃで形成されたオフセット設計データとに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データと基礎図形との接触や、重なりの有無を判断し、基礎図形を除去対象となる除去対象基礎図形と識別する機能を有している。さらに、この機能には、除去対象基礎図形を図１の記憶部１ａに格納する機能が含まれる。さらに、この機能には、基礎図形のうち、オフセット設計データと重なる領域、その他の領域を識別するフラグを記憶部１ａに格納する機能が含まれる。さらに、この機能には、記憶部１ａに格納された除去対象基礎図形を除去する機能が含まれる。
【００３３】
図１の出力部１ｈは、記憶部１ａに格納された設計データと残存する基礎図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計データと残存する基礎図形を合成してダミーパターンを発生させたマスクデータを出力する機能を有している。マスクデータの出力先は、図１の記憶部１ａで有っても良いし、図２の外部データ入出力制御装置１０６を介して光ディスク２００等で有っても良いし、通信入出力制御装置１０７を介して通信網１５０に接続される他のコンピューター等で有っても構わない。この機能には、出力先を自由に選択できる機能も含まれる。さらに、この機能には、マスクデータを出力する前に図１の記憶部１ａに格納された形成部１ｄで形成されたオフセット設計データを予め排除する機能が含まれる。オフセット設計データが記憶部１ａから排除されることにより、記憶部１ａにおいて設計データと残存する基礎図形が合成されるという機能が達成される場合も含まれる。
【００３４】
このように、図１のダミーパターン発生装置１は、例えば図２のダミーパターン発生装置１００のハードウェアによって実現される機能を有することで、短手番で効率よく設計データに基づいてダミーパターンを発生させて、設計データとダミーパターンを合成したマスクデータを出力することができる。
【００３５】
図３Ａ〜図３Ｅは、第１の実施の形態を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。
【００３６】
図１のダミーパターン発生装置１には、記憶部１ａに、図示しない設計データ１１と、ダミーパターンの基礎となる基礎図形１２の情報が格納されている。これらの情報は、例えば図２のダミーパターン発生装置１００が有する外部入出力制御装置１０６や、通信入出力制御装置１０７を介して外部から入力されたものである。
【００３７】
図３Ａに示される図形は、図３Ｂに示されている基礎図形１２を構成する個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈを説明の便宜上分けて記載したものである。個々の基礎図形１２ａ、１２ｂ、１２ｃ、および、１２ｄは、一例として縦が０．８μｍ、横が０．２μｍの長方形であり、個々の基礎図形１２ｅ、１２ｆ、１２ｇ、および、１２ｈは、個々の基礎図形１２ａ、１２ｂ、１２ｃ、および、１２ｄをそれぞれ９０°回転させた形状となっている。
【００３８】
図３Ｂに示される図形は、前述したとおり個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈを隙間なく並べ、かつ、重ねたものであり、基礎図形１２の外形は、縦横０．８μｍの正方形となっている。
【００３９】
ここで、基礎図形１２のうちの個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈは、例えば設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００４０】
図１の生成部１ｂは、記憶部１ａからの情報に基づいてダミーパターンの基礎となる基礎図形１２を生成する。前述のとおり基礎図形１２は一例として外形が正方形であり、縦横が０．８μｍであるが、縦が０．８μｍ、横が０．２μｍ、または、縦が０．２μｍ、横が０．８μｍの大きさの個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈの８つの図形が並べて重ねられたものである。
【００４１】
次に、配置部１ｃは、記憶部１ａに格納された設計データ１１に基づいてダミーパターンを発生させる設計データ１１の領域を計算する。なお、設計データ１１は図示しない領域に渡って存在しているが図面では省略されている。そして配置部１ｃは、図３Ｃに示されるように、設計データ１１の領域の全面に基礎図形１２を設計データ１１に重なるように縦１．２μｍ、横１．２μｍのピッチで間隔を置いて配置する。図３Ｃには、設計データ１１の一部として、設計データ１１ａ、１１ｂ、１１ｃ、および、１１ｄが図示されており、基礎図形１２が重なるように配置されている。
【００４２】
ここで、設計データが仮に無い場合の基礎図形１２の平均データ占有率は、（約）４４％となる。基礎図形１２の大きさと、ピッチの情報とは、設計者が目標とする値を如何に設定するかによって定まるもので、あくまでも例示であって、設計者が適宜調整可能なものである。
【００４３】
次に、図１の形成部１ｄは、設計データ１１に基づいて一定の大きさで図形にオフセットを入れるように拡張されたオフセット設計データ１３を形成する。なお、オフセット設計データ１３は設計データ１１の全面の領域に渡って存在しているが図面では省略されている。ここで、図３Ｄに示されるようにオフセット設計データ１３ａ、１３ｂ、１３ｃ、および、１３ｄは、一例として設計データ１１ａ、１１ｂ、１１ｃ、および、１１ｄに０．２μｍのオフセットを設けて形成されている。
【００４４】
オフセットは、設計データ１１と最終的にマスクデータに合成されるダミーパターンとの幾何学的な干渉を防止する目的を有している。さらに、オフセットは、設計データ１１と最終的にマスクデータに合成されるダミーパターンとの幾何学的な干渉を防止する目的以外に、設計データ１１と最終的にマスクデータに合成されるダミーパターンとの電気的な干渉を防止する目的を有している。すなわち、ダミーパターンと設計データ１１との間隔が近い場合には、電気的に寄生容量等を発生させる要因となるため、設計者はこれを回避する適正な量を適宜選択、調整することが可能である。
【００４５】
次に、図１の除去部１ｅは、オフセット設計データ１３と個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈとの接触や、重なりの有無を判断する。図３Ｄに示されるように個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈのうち接触や、重なりがあると判断されて除去対象となる除去対象基礎図形１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、および、１４ｈを斜線で図示し、それを領域１５と便宜上表記する。ここで、除去対象基礎図形１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、および、１４ｈを含むものを総称として除去対象基礎図形１４と呼ぶ。
【００４６】
ここで、２つの個々の基礎図形が重なり合う場所で、２つの個々の基礎図形が除去対象基礎図形１４となる場合と、２つの個々の基礎図形の片方が除去対象基礎図形１４となる場合と、どちらの個々の基礎図形も除去対象基礎図形１４とならない場合が有る。
【００４７】
例えば、図３Ｄに示されるように、位置Ａでは、基礎図形１２の個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈがオフセット設計データ１３ｂに重なっているため、すべてが除去対象基礎図形１４となる。
【００４８】
一方、例えば、図３Ｄに示されるように、位置Ｂでは、基礎図形１２のうち個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、および、１２ｆがオフセット設計データ１３ｂに重なっているが、個々の基礎図形１２ｇ、および、１２ｈはオフセット設計データ１３ｂに重なっていないため、個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、および、１２ｆは除去対象基礎図形１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、および、１４ｆとなるが、個々の基礎図形１２ｇ、および、１２ｈは除去対象基礎図形１４とはならない。このような一部が除去対象基礎図形１４となり、一部が除去対象基礎図形１４とならない図形同士の重なった部分をクロスラインで図示し、領域１６と便宜上表記する。
【００４９】
さらに他方、例えば、図３Ｄに示されるように、位置Ｃでは、基礎図形１２のうち個々の基礎図形１２ａ、１２ｂ、１２ｅ、および、１２ｆがオフセット設計データ１３ｂに重なっているが、個々の基礎図形１２ｃ、１２ｄ、１２ｇ、および、１２ｈはオフセット設計データ１３ｂに重なっていないため、個々の基礎図形１２ａ、１２ｂ、１２ｅ、および、１２ｆは除去対象基礎図形１４ａ、１４ｂ、１４ｅ、および、１４ｆとなるが、個々の基礎図形１２ｃ、１２ｄ、１２ｇ、および、１２ｈは除去対象基礎図形１４とはならない。このような一部が除去対象基礎図形１４となり、一部が除去対象基礎図形１４とならない図形同士の重なった部分を前述と同様に領域１６とする。さらに、位置Ｃでは、個々の基礎図形１２ｃと、１２ｇ、または、１２ｈとが重なった部分や、個々の基礎図形１２ｄと、１２ｇ、または、１２ｈとが重なった部分は、個々の基礎図形１２ｃ、１２ｄ、１２ｇ、および、１２ｈが除去対象基礎図形１４とならない基礎図形同士の重なり部分となる。このような除去対象基礎図形１４とならない基礎図形１２同士の重なり部分を領域１７と便宜上表記する。
【００５０】
位置Ａ、位置Ｂ、位置Ｃと同様な方法により、図３Ｄに示されるように個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈのうち、オフセット設計データ１３ａ、１３ｂ、１３ｃ、および、１３ｄと接触や、重なりがあるかどうかを判断した結果に基づいて、それぞれの図形の部分に領域１５、１６、および、１７をそれぞれ図示している。
【００５１】
そして、図３Ｅに示されるように、図１の除去部１ｅは、除去対象基礎図形１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、および、１４ｈを除去する。
【００５２】
次に、図１の出力部１ｈは、図３Ｅに示されるように設計データ１１と、残存した基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈを合成し、設計データ１１にダミーパターンを発生させたマスクデータを出力する。この時、オフセット設計データ１３は除去される。また、マスクデータを出力する前に、事前にオフセット設計データ１３を除去していても良い。
【００５３】
ここで、基礎図形１２が単純な縦横０．８μｍの正方形で１つのみである場合と第１の実施の形態の結果を比較する。基礎図形１２を単純な正方形に置き換えた場合には、図示しないが位置Ｄについては、基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈが重なった領域と同じ領域となるため、ダミーパターンの配置結果は面積としては変わらない。他方、図示しないが位置Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、および、Ｍには、単純な正方形とした場合にオフセット設計データ１３に接触、または、重なりが有ると判断されてしまうため、基礎図形１２が単純な縦横０．８μｍの正方形で１つのみである場合には全く配置されなくなるため、設計データの偏在による均一化が損なわれることとなる。
【００５４】
また、基礎図形１２が個々の基礎図形１２ａ、１２ｂ、１２ｃ、および、１２ｄの縦０．８μｍ、横０．２μｍの４つの図形である場合と第１の実施の形態の結果を比較する。図示しないが位置Ｄ、および、Ｆについては、ダミーパターンの配置結果は面積としては変わらない。他方、図示しないが位置Ｅ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、および、Ｍには、第１の実施の形態における個々の基礎図形１２ｅ、１２ｆ、１２ｇ、または、１２ｈが配置されないため、設計データの偏在による均一化が損なわれることとなる。
【００５５】
また、同様に基礎図形１２が個々の基礎図形１２ｅ、１２ｆ、１２ｇ、および、１２ｈの縦０．２μｍ、横０．８μｍの４つの図形である場合と第１の実施の形態の結果を比較する。図示しないが位置Ｄ、Ｅ、Ｇ、Ｈ、Ｊ、Ｌ、および、Ｍについては、ダミーパターンの配置結果は面積としては変わらない。他方、図示しないが位置Ｆ、Ｉ、および、Ｋには、第１の実施の形態における個々の基礎図形１２ａ、１２ｂ、１２ｃ、または、１２ｄが配置されないため、設計データの偏在による均一化が損なわれることとなる。
【００５６】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形を用いて、基礎図形の配置と、オフセット設計データの形成と、基礎図形の除去とによって、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。
【００５７】
すなわち、図形同士が設計規則を遵守することにより、歩留り低下の要因となるパターンの発生を防止することが出来る。さらに、繰り返して設計データの余剰な領域にダミーパターンを配置する必要性もなくなることで、短手番でマスクデータを出力することができる。またさらに、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することで、製造しやすいパターンを発生させることができる。
【００５８】
図４は、図１の第１の実施の形態のダミーパターン発生装置１の処理を示すフローチャートである。
【００５９】
［ステップＳ１］  設計データ１１と、基礎図形１２の情報とが図１の記憶部１ａに読み込まれる。その後、ステップＳ２に遷移する。
【００６０】
［ステップＳ２］  図１の生成部１ｂは、記憶部１ａに読み込まれた基礎図形１２の情報に基づいて基礎図形１２を生成する。次いで、生成された基礎図形１２を記憶部１ａに格納する。その後、ステップＳ３に遷移する。
【００６１】
［ステップＳ３］  図１の配置部１ｃは、記憶部１ａに読み込まれた設計データ１１に基づいて、ダミーパターンを発生させる設計データ１１の領域を計算する。次いで、設計データ１１の領域の全面に記憶部１ａに格納された基礎図形１２を設定されたピッチの情報で設計データ１１に重なるように間隔を置いて配置する。次いで、全面に配置された基礎図形１２を記憶部１ａに格納する。その後、ステップＳ４に遷移する。
【００６２】
［ステップＳ４］  図１の形成部１ｄは、記憶部１ａに読み込まれた設計データ１１に基づいて、オフセット設計データ１３を設定されたオフセットの情報で形成する。次いで、形成されたオフセット設計データ１３を記憶部１ａに格納する。その後、ステップＳ５に遷移する。
【００６３】
［ステップＳ５］  図１の除去部１ｅは、オフセット設計データ１３と個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、および、１２ｈとの接触や、重なりの有無を判断する。接触や、重なりが存在する場合（ステップＳ５の「はい」）、記憶部１ａに接触や、重なりが存在する個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、または、１２ｈの情報を格納した後、ステップＳ６に遷移する。接触や、重なりが存在しない場合（ステップＳ５の「いいえ」）、ステップＳ７に遷移する。
【００６４】
［ステップＳ６］  図１の除去部１ｅは、記憶部１ａに格納された接触や、重なりが存在する個々の基礎図形１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、または、１２ｈを記憶部１ａから除去する。その後、ステップＳ５に戻り、ステップＳ５において、再度、接触や、重なりの有無を判断し、接触や、重なりが存在する場合には、ステップＳ５、Ｓ６の処理を接触や、重なりが存在しなくなるまで繰り返し処理する。
【００６５】
［ステップＳ７］  図１の出力部１ｈは、記憶部１ａからオフセット設計データ１３を排除して、終了する。また、この処理を設計データ１１と、ステップＳ５、Ｓ６を繰り返し処理した後に残存する基礎図形１２とを記憶部１ａに出力して、終了する処理に置き換えることもできる。
【００６６】
以上に述べたように、図１のダミーパターン発生装置１によれば、基礎図形を生成し、設計データに基づいて基礎図形を設計データの全面に配置し、設計データに基づいてオフセット設計データを形成し、オフセット設計データに基づいて基礎図形との接触や、重なりの有無を判断することで基礎図形を除去し、設計データの余剰な領域に基礎図形を残存させることができ、設計データと基礎図形とを合成することで、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。
【００６７】
また、予め、設計データと、基礎図形の情報と、ピッチの情報と、オフセットの情報とをダミーパターン発生装置１に与えておくことで、以上に述べた手順に従えば効率的に設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。
【００６８】
＜第１の実施の形態の変形例１＞
図５Ａ、図５Ｂは、第１の実施の形態の変形例１を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００６９】
図５Ａに示される図形は、図５Ｂに示されている基礎図形２１を構成する個々の基礎図形２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および、２１ｆを説明の便宜上分けて記載したものである。個々の基礎図形２１ａ、２１ｂ、２１ｃ、および、２１ｄは、一例として縦横が０．５μｍの正方形であり、個々の基礎図形２１ｅは縦が１．５μｍ、横が０．５μｍの長方形であり、個々の基礎図形２１ｆは、個々の基礎図形２１ｅを９０°回転させた形状となっている。
【００７０】
図５Ｂに示される図形は、前述したとおり個々の基礎図形２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および、２１ｆを隙間なく並べ、かつ、一部の個々の基礎図形２１ｅ、および、２１ｆを重ねたものであり、基礎図形２１の外形は、縦横１．５μｍの正方形となっている。
【００７１】
ここで、基礎図形２１のうちの個々の基礎図形２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、および、２１ｆは、例えば設計規則の最小幅が０．４μｍ、最小間隔が０．４μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００７２】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００７３】
＜第１の実施の形態の変形例２＞
図６Ａ、図６Ｂは、第１の実施の形態の変形例２を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００７４】
図６Ａに示される図形は、図６Ｂに示されている基礎図形２２を構成する個々の基礎図形２２ａ、２２ｂ、２２ｃ、２２ｄ、および、２２ｅを説明の便宜上分けて記載したものである。個々の基礎図形２２ａ、２２ｂ、２２ｃ、および、２２ｄは、一例として縦横が０．５μｍの正方形であり、個々の基礎図形２２ｅは各部の幅が０．５μｍの十字型の形状である。
【００７５】
図６Ｂに示される図形は、前述したとおり個々の基礎図形２２ａ、２２ｂ、２２ｃ、２２ｄ、および、２２ｅを隙間なく並べたものであり、基礎図形２２の外形は、縦横１．５μｍの正方形となっている。
【００７６】
ここで、基礎図形２２のうちの個々の基礎図形２２ａ、２２ｂ、２２ｃ、２２ｄ、および、２２ｅは、例えば設計規則の最小幅が０．４μｍ、最小間隔が０．４μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００７７】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００７８】
＜第１の実施の形態の変形例３＞
図７Ａ、図７Ｂは、第１の実施の形態の変形例３を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００７９】
図７Ａに示される図形は、図７Ｂに示されている基礎図形２３を構成する個々の基礎図形２３ａ、および、２３ｂを説明の便宜上分けて記載したものである。個々の基礎図形２３ａは、一例として、辺の長さ２３ｋが６．０μｍ、辺の長さ２３ｍが４．０μｍ、辺の長さ２３ｎが２．０μｍ、辺の長さ２３ｐが３．０μｍの多角形であり、個々の基礎図形２３ｂは、個々の基礎図形２３ａを１８０°回転させた形状となっている。
【００８０】
図７Ｂに示される図形は、前述したとおり個々の基礎図形２３ａ、および、２３ｂを隙間なく並べたものであり、基礎図形２３の外形は、縦横６．０μｍの正方形となっている。
【００８１】
ここで、基礎図形２３のうちの個々の基礎図形２３ａ、および、２３ｂは、例えば設計規則の最小幅が２．０μｍ、最小間隔が２．０μｍの場合において、１つの図形が欠ける場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００８２】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００８３】
＜第１の実施の形態の変形例４＞
図８Ａ、図８Ｂは、第１の実施の形態の変形例４を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００８４】
図８Ａに示される図形は、図８Ｂに示されている基礎図形２４を構成する個々の基礎図形２４ａ、２４ｂ、および、２４ｃを説明の便宜上分けて記載したものである。個々の基礎図形２４ａは、一例として、辺の長さ２４ｋが６．０μｍ、辺の長さ２４ｍが４．０μｍ、辺の長さ２４ｎが２．０μｍ、辺の長さ２４ｐが２．０μｍの多角形であり、個々の基礎図形２４ｂは、個々の基礎図形２３ａを１８０°回転させた形状となっており、個々の基礎図形２４ｃは、縦横２．０μｍの正方形となっている。
【００８５】
図８Ｂに示される図形は、前述したとおり個々の基礎図形２４ａ、２４ｂ、および、２４ｃを隙間なく並べたものであり、基礎図形２４の外形は、縦横６．０μｍの正方形となっている。
【００８６】
ここで、基礎図形２４のうちの個々の基礎図形２４ａ、２４ｂ、および、２４ｃは、例えば設計規則の最小幅が２．０μｍ、最小間隔が２．０μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００８７】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００８８】
＜第１の実施の形態の変形例５＞
図９Ａ、図９Ｂは、第１の実施の形態の変形例５を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００８９】
図９Ａに示される図形は、図９Ｂに示されている基礎図形２５を構成する個々の基礎図形２５ａ、２５ｂ、２５ｃ、２５ｄ、および、２５ｅを説明の便宜上分けて記載したものである。個々の基礎図形２５ａは、一例として、辺の長さ２５ｋが４．０μｍ、辺の長さ２５ｍが４．０μｍ、辺の長さ２５ｎが２．０μｍ、辺の長さ２５ｐが２．０μｍの多角形であり、個々の基礎図形２５ｂ、２５ｃ、および、２５ｄは、それぞれ個々の基礎図形２５ａを９０°、１８０°、２７０°回転させた形状となっており、個々の基礎図形２５ｅは、縦横４．０μｍの正方形となっている。
【００９０】
図９Ｂに示される図形は、前述したとおり個々の基礎図形２５ａ、２５ｂ、２５ｃ、２５ｄ、および、２５ｅを隙間なく並べたものであり、基礎図形２５の外形は、縦横８．０μｍの正方形となっている。
【００９１】
ここで、基礎図形２５のうちの個々の基礎図形２５ａ、２５ｂ、２５ｃ、２５ｄ、および、２５ｅは、例えば設計規則の最小幅が２．０μｍ、最小間隔が２．０μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００９２】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００９３】
＜第１の実施の形態の変形例６＞
図１０Ａ、図１０Ｂは、第１の実施の形態の変形例６を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００９４】
図１０Ａに示される図形は、図１０Ｂに示されている基礎図形２６を構成する個々の基礎図形２６ａ、２６ｂ、２６ｃ、および、２６ｄを説明の便宜上分けて記載したものである。個々の基礎図形２６ａは、一例として、辺の長さ２６ｋが４．０μｍ、辺の長さ２６ｍが６．０μｍ、辺の長さ２６ｎが２．０μｍ、辺の長さ２６ｐが２．０μｍの多角形であり、個々の基礎図形２６ｂは、個々の基礎図形２６ａを１８０°回転させた形状となっており、個々の基礎図形２６ｃ、および、２６ｄは、縦が８．０μｍ、横が２．０μｍの長方形となっている。
【００９５】
図１０Ｂに示される図形は、前述したとおり個々の基礎図形２６ａ、２６ｂ、２６ｃ、および、２６ｄを隙間なく並べたものであり、基礎図形２６の外形は、縦横８．０μｍの正方形となっている。
【００９６】
ここで、基礎図形２６のうちの個々の基礎図形２６ａ、２６ｂ、２６ｃ、および、２６ｄは、例えば設計規則の最小幅が２．０μｍ、最小間隔が２．０μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【００９７】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いることもできる。
【００９８】
＜第１の実施の形態の変形例７＞
図１１Ａ、図１１Ｂは、第１の実施の形態の変形例７を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【００９９】
図１１Ａに示される図形は、図１１Ｂに示されている基礎図形２７を構成する個々の基礎図形２７ａ、２７ｂ、および、２７ｃを説明の便宜上分けて記載したものである。個々の基礎図形２７ａ、２７ｂ、および、２７ｃは、一例として、縦が０．６μｍ、横が０．６μｍの正方形である。
【０１００】
図１１Ｂに示される図形は、前述したとおり個々の基礎図形２７ａ、２７ｂ、および、２７ｃを部分的に重なるように並べたものであり、基礎図形２７の重なり部分の長さ２７ｋが０．４μｍ、長さ２７ｍが０．２μｍ、長さ２７ｎが０．４μｍ、長さ２７ｐが０．２μｍとなっており、基礎図形２７の最外辺に接する基礎図形とはならない四角形２７ｘを想定すると四角形の外形は、縦横が１．０μｍの正方形となっている。
【０１０１】
ここで、基礎図形２７のうちの個々の基礎図形２７ａ、２７ｂ、および、２７ｃは、例えば設計規則の最小幅が０．１４μｍ、最小間隔が０．１４μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１０２】
このように、図形同士が設計規則を遵守しながら、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形を用いることもできる。
【０１０３】
＜第１の実施の形態の変形例８＞
図１２Ａ、１２Ｂは、第１の実施の形態の変形例８を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【０１０４】
図１２Ａに示される図形は、図１２Ｂに示されている基礎図形２８を構成する個々の基礎図形２８ａ、２８ｂ、および、２８ｃを説明の便宜上分けて記載したものである。個々の基礎図形２８ａ、２８ｂ、および、２８ｃは、一例として、縦が０．６μｍ、横が０．６μｍの正方形である。
【０１０５】
図１２Ｂに示される図形は、前述したとおり個々の基礎図形２８ａ、２８ｂ、および、２８ｃを部分的に重なるように並べたものであり、基礎図形２８の重なり部分の長さ２８ｋが０．２μｍ、長さ２８ｍが０．２μｍ、長さ２８ｎが０．２μｍ、長さ２８ｐが０．２μｍとなっており、基礎図形２８の最外辺に接する基礎図形とはならない四角形２８ｘを想定すると四角形の外形は、縦横が１．０μｍの正方形となっている。
【０１０６】
ここで、基礎図形２８のうちの個々の基礎図形２８ａ、２８ｂ、および、２８ｃは、例えば設計規則の最小幅が０．１４μｍ、最小間隔が０．１４μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１０７】
このように、図形同士が設計規則を遵守しながら、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形を用いることもできる。
【０１０８】
＜第１の実施の形態の変形例９＞
図１３Ａ、図１３Ｂは、第１の実施の形態の変形例９を説明する図である。具体的には、基礎図形１２を置き換える基礎図形の１つを例示する。
【０１０９】
図１３Ａに示される図形は、図１３Ｂに示されている基礎図形２９を構成する個々の基礎図形２９ａ、２９ｂ、２９ｃ、および、２９ｄを説明の便宜上分けて記載したものである。個々の基礎図形２９ａ、２９ｂ、２９ｃ、および、２９ｄは、一例として、縦が０．６μｍ、横が０．６μｍの正方形である。
【０１１０】
図１３Ｂに示される図形は、前述したとおり個々の基礎図形２９ａ、２９ｂ、２９ｃ、および、２９ｄを部分的に重なるように並べたものであり、基礎図形２９の重なり部分の長さ２９ｋが０．２μｍ、長さ２９ｍが０．２μｍ、長さ２９ｎが０．２μｍ、長さ２９ｐが０．２μｍとなっており、基礎図形２９の最外辺に接する基礎図形とはならない四角形２９ｘを想定すると四角形の外形は、縦横が１．０μｍの正方形となっている。
【０１１１】
ここで、基礎図形２９のうちの個々の基礎図形２９ａ、２９ｂ、２９ｃ、および、２９ｄは、例えば設計規則の最小幅が０．１４μｍ、最小間隔が０．１４μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１１２】
このように、図形同士が設計規則を遵守しながら、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形を用いることもできる。
【０１１３】
＜第２の実施の形態＞
第２の実施の形態のダミーパターン発生装置（コンピューター）１は、半導体集積回路の設計データに基づいてダミーパターンを発生し、設計データとダミーパターンとを合成して出力する装置である。第２の実施の形態のダミーパターン発生装置（コンピューター）１は、図１に示された構成と同じであるため、図示を省略する。
【０１１４】
第２の実施の形態のダミーパターン発生装置１内には、以下のような機能が設けられる。
【０１１５】
図１のダミーパターン発生装置１が有している記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、出力部１ｈは、例えば図２のダミーパターン発生装置１００のハードウェア構成によって以下のように具体的な機能を有している。
【０１１６】
図１の記憶部１ａは、例えば図２の通信網１５０や、外部データ入出力制御装置１０６を介してダミーパターン発生装置１００に入ってくる設計データや、基礎図形や、隣接図形や、その他の処理の過程における一時的なデータや、出力されるマスクデータを一時的に記憶したり、保持したりする機能を有している。具体的には、記憶装置１０２や、データ保持装置１０３がその機能を有している。また、これに代わって、外部データ入出力制御装置１０６を介して光ディスク２００等に記憶したり、保持しても構わず、また、通信入出力制御装置を介して通信網に接続された他のコンピューターに記憶したり、保持しても構わない。
【０１１７】
図１の生成部１ｂは、記憶部１ａに格納された基礎図形と、隣接図形の情報に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、基礎図形と、隣接図形とを生成する機能を有している。さらに、この機能には基礎図形と、隣接図形とを図１の記憶部１ａに格納する機能が含まれる。
【０１１８】
図１の配置部１ｃは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、ダミーパターンを発生させる設計データの領域を計算する機能を有している。さらに、この機能には計算された設計データの領域を図１の記憶部１ａに格納する機能が含まれる。さらに、この機能には図２の外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるピッチの情報に基づいて、中央演算処理制御装置１０１の命令に従って、設計データの領域の全面に設計データに重なるように基礎図形と、隣接図形とを間隔を置いて配置する機能が含まれる。さらに、この機能には配置された基礎図形と、隣接図形とを図１の記憶部１ａに格納する機能が含まれる。
【０１１９】
図１の形成部１ｄは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能を有している。さらに、この機能には外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるオフセットの情報に基づいて、中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能が含まれる。さらに、この機能には形成されたオフセット設計データを図１の記憶部１ａに格納する機能が含まれる。
【０１２０】
図１の除去部１ｅは、記憶部１ａに格納された配置部１ｃで配置された基礎図形と、隣接図形と、形成部１ｄで形成されたオフセット設計データとに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データと基礎図形との接触や、重なりの有無を判断し、また、オフセット設計データと隣接図形との接触や、重なりの有無を判断し、基礎図形を除去対象となる除去対象基礎図形と、また、隣接図形を除去対象となる除去対象隣接図形とに識別する機能を有している。さらに、この機能には、除去対象基礎図形と、除去対象隣接図形とを図１の記憶部１ａに格納する機能が含まれる。さらに、この機能には、記憶部１ａに格納された除去対象基礎図形と、除去対象隣接図形とを除去する機能が含まれる。さらに、この機能には、所定の条件を充足した場合に、隣接図形を除去する機能が含まれる。この機能は、除去される隣接図形の一部を記憶部１ａから消去する機能を意味する。
【０１２１】
図１の出力部１ｈは、記憶部１ａに格納された設計データと、残存する基礎図形と、残存する隣接図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計データと、残存する基礎図形と、残存する隣接図形を合成してダミーパターンを発生させたマスクデータを出力する機能を有している。さらに、この機能には、マスクデータを出力する前に図１の記憶部１ａに格納された形成部１ｄで形成されたオフセット設計データを予め排除する機能が含まれる。オフセット設計データが記憶部１ａから排除されることにより、記憶部１ａにおいて設計データと、残存する基礎図形と、残存する隣接図形とが合成されるという機能が達成される場合も含まれる。
【０１２２】
このように、図１のダミーパターン発生装置１は、例えば図２のダミーパターン発生装置１００のハードウェアによって実現される機能を有することで、短手番で効率よく設計データに基づいてダミーパターンを発生させて、設計データとダミーパターンを合成したマスクデータを出力することができる。
【０１２３】
図１４Ａ〜図１４Ｆは、第２の実施の形態を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。
【０１２４】
図１のダミーパターン発生装置１には、記憶部１ａに、図示しない設計データ３１と、ダミーパターンの基礎となる基礎図形３２と、基礎図形３２に隣接する隣接図形３３の情報が格納されている。これらの情報は、第１の実施の形態と同様に例えば図２のダミーパターン発生装置１００が有する外部入出力制御装置１０６や、通信入出力制御装置１０７を介して外部から入力されたものである。
【０１２５】
図１４Ａに示される図形は、図１４Ｂに示されている基礎図形３２を構成する個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄを説明の便宜上分けて記載したものである。個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄは、一例として縦が０．２５μｍ、横が１．０μｍの長方形である。
【０１２６】
ここで、図１４Ａに示される図形には、図１４Ｂに示されている基礎図形３２とは別の基礎図形３２に隣接する隣接図形３３を構成する隣接図形３３ａが説明の便宜上分けて記載されている。隣接図形３３ａは、一例として縦が０．２５μｍ、横が１．０μｍの長方形である。
【０１２７】
図１４Ｂに示される図形は、前述したとおり個々の基礎図形３２ａ、３２ｂ、３２ｃ、３２ｄ、および、隣接図形３３ａを隙間なく並べたものであり、基礎図形３２の外形は、縦横１．０μｍの正方形となっている。また、個々の基礎図形３２ａ、３２ｂ、３２ｃ、３２ｄ、および、隣接図形３３ａを合わせた基礎図形３２と隣接図形３３を合わせた外形は、縦が１．２５μｍ、横が１．０μｍの長方形となっている。
【０１２８】
ここで、基礎図形３２のうちの個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄは、例えば設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１２９】
さらに、基礎図形３２と隣接図形３３のうちの個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄと隣接図形３３ａを合わせても、同様な設計規則が有る場合において、１つ以上の図形が欠けるどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１３０】
図１の生成部１ｂは、図１の記憶部１ａからの情報に基づいてダミーパターンの基礎となる基礎図形３２と共に隣接図形３３を生成する。前述のとおり基礎図形３２と隣接図形３３を合わせた図形は、一例として外形が長方形であり、縦が１．２５μｍ、横が１．０μｍの長方形となっている。
【０１３１】
次に、図１の配置部１ｃは、記憶部１ａに格納された設計データ３１に基づいてダミーパターンを発生させる設計データ３１の領域を計算する。なお、設計データ３１は図示しない領域に渡って存在しているが図面では省略されている。そして配置部１ｃは、図１４Ｃに示されるように、設計データ３１の領域の全面に基礎図形３２と隣接図形３３とを設計データ３１に重なるように縦１．２５μｍ、横１．２μｍのピッチで間隔を置いて配置する。図１４Ｃには、設計データ３１の一部として、設計データ３１ａが図示されており、基礎図形３２と隣接図形３３とが重なるように配置されている。一例として、図面左右方向は図形同士が離間しているが、図面上下方向は図形同士が接触して連続した形状となっている。
【０１３２】
ここで、設計データが仮に無い場合の基礎図形３２と隣接図形３３が組み合わされた図形による平均データ占有率は、（約）８３％となる。さらに、設計データが仮に無い場合の基礎図形３２の平均データ占有率は、（約）６６％となる。基礎図形３２の大きさと、隣接図形３３の大きさと、ピッチの情報とは、設計者が目標とする値を如何に設定するかによって定まるもので、あくまでも例示であって、設計者が適宜調整可能なものである。
【０１３３】
次に、図１の形成部１ｄは、設計データ３１に基づいて一定の大きさで図形にオフセットを入れるように拡張されたオフセット設計データ３４を形成する。なお、オフセット設計データ３４は図示しない設計データ３１の領域に渡って存在しているが図面では省略されている。ここで、図１４Ｄに示されるようにオフセット設計データ３４ａは、一例として設計データ３１ａに０．２μｍのオフセットを設けて形成されている。なお、オフセットの目的と、適正な量は、第１の実施の形態で説明した内容と同様である。
【０１３４】
次に、図１の除去部１ｅは、オフセット設計データ３４と個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄとの接触や、重なりの有無を判断する。図１４Ｄに示されるように個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄのうち接触や、重なりがあると判断されて除去対象となる除去対象基礎図形３５ａ、３５ｂ、３５ｃ、および、３５ｄを斜線で図示し、それを領域３６と便宜上表記する。ここで、除去対象基礎図形３５ａ、３５ｂ、３５ｃ、および、３５ｄを含むものを総称として除去対象基礎図形３５と呼ぶ。
【０１３５】
さらに、図１の除去部１ｅは、オフセット設計データ３４と隣接図形３３ａとの接触や、重なりの有無を判断する。図１４Ｄに示されるように隣接図形３３ａのうち接触や、重なりがあると判断されて除去対象となる除去対象隣接図形３７ａを斜線で図示し、それを領域３８と便宜上表記する。ここで、除去対象隣接図形３７ａを含むものを総称として除去対象隣接図形３７と呼ぶ。
【０１３６】
そして、図１４Ｅに示されるように、図１の除去部１ｅは、除去対象基礎図形３５ａ、３５ｂ、３５ｃ、および、３５ｄと、除去対象隣接図形３７ａとを除去する。
【０１３７】
ここで、図１４Ｅに示されるように、位置Ｏ、Ｐ、Ｑ、Ｒに隣接図形３３ａが残っている。このような状態で隣接図形３３ａが残存した場合には、設計データの偏在の均一化を図るために挿入した基礎図形３２と隣接図形３３により、最終的に出力されるマスクデータにおいて想定以上に過剰に面積が増加してしまい、かえってマスクデータの均一化を損なう結果となってしまう場合が有る。そこで、より好ましい実施の形態の一例として、所定の条件が充足された場合に、隣接図形３３ａを除去する方法を例示する。
【０１３８】
上記したように、さらに図１の除去部１ｅは、所定の条件が充足される場合に、位置Ｏ、Ｐ、Ｑ、Ｒに残存した隣接図形３３ａを除去する。所定の条件とは、具体的な一例としては、個々の基礎図形３２ａ、３２ｂ、３２ｃ、または、３２ｄと、隣接図形３３ａとが、合わせて５つ以上連続する場合、と設定することができる。
【０１３９】
ここで、図１４Ｅに示されるように位置Ｏでは、個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄと、隣接図形３３ａとが、合わせて６つ連続して配置されている。よって、図１の除去部１ｅは、位置Ｏにおいて所定の条件が充足されたと判断し、位置Ｏの隣接図形３３ａを除去する。図１４Ｆに示されるように位置Ｏと同様に、位置Ｐ、Ｑ、Ｒについても所定の条件が充足されたと判断し、位置Ｐ、Ｑ、Ｒの隣接図形３３ａを除去する。
【０１４０】
また、図示しないが個々の基礎図形３２ａ、３２ｂ、３２ｃ、または、３２ｄと、隣接図形３３ａとが、合わせても５つ未満しか連続していない場合も想定される。このような場合には隣接図形３３ａが残っている場合となる。これについては、第２の実施の形態の変形例２において詳細に例示する。
【０１４１】
次に、図１の出力部１ｈは、図１４Ｆに示されるように設計データ３１と、残存した基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄと、図示しない残存した隣接図形３３ａとを合成し、設計データ３１にダミーパターンを発生させたマスクデータを出力する。この時、オフセット設計データ３４は除去されている。また、マスクデータを出力する前に、事前にオフセット設計データ３４を除去していても良い。
【０１４２】
このように、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形と、基礎図形に隣接する隣接図形を用いて、基礎図形と隣接図形の配置と、オフセット設計データの形成と、基礎図形と隣接図形の除去によって、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。
【０１４３】
すなわち、第１の実施の形態と同様に、図形同士が設計規則を遵守することにより、歩留り低下の要因となるパターンの発生を防止することが出来る。さらに、繰り返して設計データの余剰な領域にダミーパターンを配置する必要性もなくなることで、短手番でマスクデータを出力することができる。またさらに、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することで、製造しやすいパターンを発生させることができる。
【０１４４】
図１５は、図１の第２の実施の形態のダミーパターン発生装置の処理を示すフローチャートである。
【０１４５】
［ステップＳ１１］  設計データ３１と、基礎図形３２の情報と、隣接図形３３の情報とが図１の記憶部１ａに読み込まれる。その後、ステップＳ１２に遷移する。
【０１４６】
［ステップＳ１２］  図１の生成部１ｂは、記憶部１ａに読み込まれた基礎図形３２の情報に基づいて基礎図形３２を生成する。次いで、生成された基礎図形３２を記憶部１ａに格納する。さらに、生成部１ｂは、記憶部１ａに読み込まれた隣接図形３３の情報に基づいて隣接図形３３を生成する。次いで、生成された隣接図形３３を記憶部１ａに格納する。その後、ステップＳ１３に遷移する。
【０１４７】
［ステップＳ１３］  図１の配置部１ｃは、記憶部１ａに読み込まれた設計データ３１に基づいて、ダミーパターンを発生させる設計データ３１の領域を計算する。次いで、設計データ３１の領域の全面に記憶部１ａに格納された基礎図形３２と、隣接図形３３とを設定されたピッチの情報で設計データ３１に重なるように間隔を置いて配置する。次いで、全面に配置された基礎図形３２と、隣接図形３３とを記憶部１ａに格納する。その後、ステップＳ１４に遷移する。
【０１４８】
［ステップＳ１４］  第１の実施の形態と同様に、図１の形成部１ｄは、記憶部１ａに読み込まれた設計データ３１に基づいて、オフセット設計データ３４を設定されたオフセットの情報で形成する。次いで、形成されたオフセット設計データ３４を記憶部１ａに格納する。その後、ステップＳ１５に遷移する。
【０１４９】
［ステップＳ１５］  図１の除去部１ｅは、オフセット設計データ３４と、個々の基礎図形３２ａ、３２ｂ、３２ｃ、および、３２ｄと、隣接図形３３ａの接触や、重なりの有無を判断する。接触や、重なりが存在する場合（ステップＳ１５の「はい」）、記憶部１ａに接触や、重なりが存在する個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄと、または、隣接図形３３ａの情報を格納した後、ステップＳ１２に遷移する。接触や、重なりが存在しない場合（ステップＳ１５の「いいえ」）、ステップＳ１６に遷移する。
【０１５０】
［ステップＳ１６］  図１の除去部１ｅは、記憶部１ａに格納された接触や、重なりが存在する個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄ、または、隣接図形３３ａを記憶部１ａから除去する。その後、ステップＳ１５に戻り、ステップＳ１５において、再度、接触や、重なりの有無を判断し、接触や、重なりが存在する場合には、ステップＳ１５、Ｓ１６の処理を接触や、重なりが存在しなくなるまで繰り返し処理する。
【０１５１】
［ステップＳ１７］  図１の除去部１ｅは、ステップＳ１５、Ｓ１６を繰り返し処理した後に残存する個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄと、または、隣接図形３３ａが、所定の条件を充足しているかどうかを判断する。具体的な一例として、個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄと、または、隣接図形３３ａが所定個数以上連続するかどうかを判断する。さらに具体的な一例は、所定の個数が５である。所定の個数以上の場合（ステップＳ１７の「はい」）、記憶部１ａに所定個数以上の個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄと、または、隣接図形３３ａの情報を格納した後、ステップＳ１８に遷移する。所定の個数以上とならない場合（ステップＳ１７の「いいえ」）、ステップＳ１９に遷移する。
【０１５２】
［ステップＳ１８］  図１の除去部１ｅは、記憶部１ａに格納された所定個数以上の個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄ、または、隣接図形３３ａの情報に基づいて、隣接図形３３ａを記憶部１ａから除去する。その後、ステップＳ１７に戻り、ステップＳ１７において、再度、所定個数以上の個々の基礎図形３２ａ、３２ｂ、３２ｃ、或いは、３２ｄ、または、隣接図形３３ａの有無を判断し、所定の個数以上となる場合には、ステップＳ１７、Ｓ１８の処理を所定の個数以上とならなくなるまで繰り返し処理する。
【０１５３】
［ステップＳ１９］  第１の実施の形態と同様に、図１の出力部１ｈは、記憶部１ａからオフセット設計データ３４を排除して、終了する。また、この処理を設計データ３１とステップＳ１７、Ｓ１８を繰り返し処理した後に残存する基礎図形３２と、隣接図形３３とを記憶部１ａに出力して、終了する処理に置き換えることもできる。
【０１５４】
以上に述べたように、図１のダミーパターン発生装置１によれば、基礎図形と隣接図形とを生成し、設計データに基づいて基礎図形と隣接図形とを設計データの全面に配置し、設計データに基づいてオフセット設計データを形成し、オフセット設計データに基づいて基礎図形や隣接図形の接触や、重なりの有無を判断することで基礎図形と隣接図形とを除去し、さらに、所定の条件を充足することで余剰な隣接図形を除去することで、設計データの余剰な領域に基礎図形と隣接図形とを残存させることができ、設計データと基礎図形と隣接図形とを合成することで、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。
【０１５５】
また、予め、設計データと、基礎図形の情報と、隣接図形の情報と、ピッチの情報と、オフセットの情報と、所定の条件とをダミーパターン発生装置１に与えておくことで、以上に述べた手順に従えば効率的に設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。
【０１５６】
＜第２の実施の形態の変形例１＞
図１６Ａ〜図１６Ｆは、第２の実施の形態の変形例１を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。ダミーパターン発生装置１は第１の実施の形態で説明したものと同じであるため、図示は省略する。具体的には、基礎図形３２と隣接図形３３を置き換える基礎図形と隣接図形の１つを例示する。
【０１５７】
図１６Ａに示される図形は、図１６Ｂに示されている基礎図形４１を構成する個々の基礎図形４１ａ、４１ｂ、および、４１ｃを説明の便宜上分けて記載したものである。個々の基礎図形４１ａ、４１ｂ、および、４１ｃは、一例として縦が０．２５μｍ、横が１．０μｍの長方形である。
【０１５８】
ここで、図１６Ａに示される図形には、図１６Ｂに示されている基礎図形４１とは別の基礎図形４１に隣接する隣接図形４２を構成する隣接図形４２ａが説明の便宜上分けて記載されている。隣接図形４２ａは、一例として縦が０．５μｍ、横が１．０μｍの長方形である。
【０１５９】
図１６Ｂに示される図形は、前述したとおり個々の基礎図形４１ａ、４１ｂ、４１ｃ、および、隣接図形４２ａを隙間なく並べたものであり、基礎図形４１の外形は、縦が０．７５μｍ、横が１．０μｍの長方形となっている。また、個々の基礎図形４１ａ、４１ｂ、４１ｃ、および、隣接図形４２ａを合わせた基礎図形４１と隣接図形４２を合わせた外形は、縦が１．２５μｍ、横が１．０μｍの長方形となっている。
【０１６０】
ここで、第２の実施の形態で説明したのと同様に、基礎図形４１のうちの個々の基礎図形４１ａ、４１ｂ、および、４１ｃは、例えば設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１６１】
さらに、第２の実施の形態で説明したのと同様に、基礎図形４１と隣接図形４２のうちの個々の基礎図形４１ａ、４１ｂ、および、４１ｃと隣接図形４２ａを合わせても、同様な設計規則が有る場合において、１つ以上の図形が欠けるどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１６２】
第２の実施の形態と同様に、図１の生成部１ｂは、基礎図形４１と隣接図形４２とを生成する。前述のとおり基礎図形４１と隣接図形４２を合わせた図形は、一例として外形が長方形であり、縦が１．２５μｍ、横が１．０μｍの長方形となっている。
【０１６３】
次に、第２の実施の形態と同様に、図１の配置部１ｃは、図１６Ｃに示されるように、設計データ３１の領域の全面に基礎図形４１と隣接図形４２とを設計データ３１に重なるように縦１．２５μｍ、横１．２μｍのピッチで間隔を置いて配置する。一例として、図面左右方向は図形同士が離間しているが、図面上下方向は図形同士が接触して連続した形状となっている。
【０１６４】
ここで、設計データが仮に無い場合の基礎図形４１と隣接図形４２が組み合わされた図形による平均データ占有率は、（約）８３％となる。さらに、設計データが仮に無い場合の基礎図形４１の平均データ占有率は、（約）４９％となる。基礎図形４１の大きさと、隣接図形４２の大きさと、ピッチの情報とは、設計者が目標とする値を如何に設定するかによって定まるもので、あくまでも例示であって、設計者が適宜調整可能なものである。
【０１６５】
次に、第２の実施の形態と同様に、図１６Ｄに示されるように、図１の形成部１ｄは、オフセット設計データ３４を形成する。
【０１６６】
次に、第２の実施の形態と同様に、図１の除去部１ｅは、オフセット設計データ３４と、個々の基礎図形４１ａ、４１ｂ、ならびに、４１ｃ、および、隣接図形４２ａとの接触や、重なりの有無を判断して、図１６Ｄに示されるように除去対象基礎図形４３ａ、４３ｂ、および、４３ｃ、総称する除去対象基礎図形４３、領域３６、除去対象隣接図形４４ａ、総称する除去対象基礎図形４４、領域３８を確定させる。
【０１６７】
そして、第２の実施の形態と同様に、図１６Ｅに示されるように、図１の除去部１ｅは、除去対象基礎図形４３ａ、４３ｂ、および、４３ｃと、除去対象隣接図形４４ａとを除去する。
【０１６８】
ここで、第２の実施の形態と同様に、図１６Ｅに示されるように、最終的に出力されるマスクデータにおいて想定以上に過剰に面積が増加してしまい、かえってマスクデータの均一化を損なう結果となってしまう場合が有ることを防止するため、第２の実施の形態と同様に、より好ましい実施の形態の一例として、所定の条件が充足された場合に、隣接図形４２ａを除去する方法を例示する。
【０１６９】
さらに、第２の実施の形態と同様に、図１の除去部１ｅは、所定の条件が充足される場合に、隣接図形４２ａを除去する。所定の条件とは、具体的な一例としては、個々の基礎図形４１ａ、４１ｂ、または、４１ｃと、隣接図形４２ａとが、合わせて４つ以上連続する場合、と設定することができる。
【０１７０】
ここで、図１６Ｅに示されるように位置Ｓ、Ｔ、Ｕ、Ｖでは、個々の基礎図形４１ａ、４１ｂ、または、４１ｃと、隣接図形４２ａとが、合わせて４つ以上連続して配置されているため、除去部１ｅは、図１６Ｆに示されるように第２の実施の形態と同様に、位置Ｓ、Ｔ、Ｕ、Ｖにおいて所定の条件が充足されたと判断し、隣接図形４２ａを除去する。
【０１７１】
また、第２の実施の形態と同様に、図示しないが個々の基礎図形４１ａ、４１ｂ、または、４１ｃと、隣接図形４２ａとが、合わせても４つ未満しか連続していない場合も想定される。これについても、第２の実施の形態の変形例２において詳細に例示する。
【０１７２】
次に、第２の実施の形態と同様に、図１の出力部１ｈは、図１６Ｆに示されるように設計データ３１と、残存した個々の基礎図形４１ａ、４１ｂ、および、４１ｃと、図示しない残存した隣接図形４２ａとを合成し、設計データ３１にダミーパターンを発生させたマスクデータを出力する。
【０１７３】
このように、基礎図形の数や、隣接図形の形状や、所定の条件は、最終的に設計データの偏在の均一化に貢献し、かつ、適度なデータ密度を維持するために、適宜変更、選択することが可能である。第２の実施の形態と同様に、図形同士が設計規則を遵守しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形と、基礎図形に隣接する隣接図形を用いて、設計データの偏在を抑制する均一化が保たれたマスクデータを同様な方法により出力することが可能となる。
【０１７４】
＜第２の実施の形態の変形例２＞
図１７Ａ〜図１７Ｆは、第２の実施の形態の変形例２を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。ダミーパターン発生装置１は第１の実施の形態で説明したものと同じであるため、図示は省略する。具体的には、基礎図形３２と隣接図形３３を置き換える基礎図形と隣接図形の１つを例示する。
【０１７５】
図１７Ａに示される図形は、図１７Ｂに示されている基礎図形４５を構成する個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅを説明の便宜上分けて記載したものである。個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅは、一例として縦が０．２５μｍ、横が１．０μｍの長方形である。
【０１７６】
ここで、図１７Ａに示される図形には、図１７Ｂに示されている基礎図形４５とは別の基礎図形４５に隣接する隣接図形４６を構成する個々の隣接図形４６ａ、および、４６ｂが説明の便宜上分けて記載されている。個々の隣接図形４６ａ、および、４６ｂは、一例として縦が０．２５μｍ、横が１．０μｍの長方形である。
【０１７７】
図１７Ｂに示される図形は、前述したとおり個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、ならびに、４５ｅ、および、個々の隣接図形４６ａ、ならびに、４６ｂを隙間なく並べたものであり、基礎図形４５の外形は、縦が１．２５μｍ、横が１．０μｍの長方形となっている。また、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、ならびに、４５ｅ、および、個々の隣接図形４６ａ、ならびに、４６ｂを合わせた基礎図形４５と隣接図形４６を合わせた外形は、縦が１．７５μｍ、横が１．０μｍの長方形となっている。
【０１７８】
ここで、第２の実施の形態で説明したのと同様に、基礎図形４５のうちの個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅは、例えば設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合において、１つ以上の図形が欠けるようなどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１７９】
さらに、第２の実施の形態で説明したのと同様に、基礎図形４５と隣接図形４６のうちの個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅと、個々の隣接図形４６ａ、および、４６ｂとを合わせても、同様な設計規則が有る場合において、１つ以上の図形が欠けるどのような場合であっても、最小幅と最小間隔の設計規則を遵守できるものとなっている。
【０１８０】
第２の実施の形態の変形例２の基礎図形と隣接図形は、第２の実施の形態の基礎図形の数と隣接図形の数とが異なるものとなっており、また、第２の実施の形態の変形例１の基礎図形の数と隣接図形の数とも異なるものとなっている。さらに、第２の実施の形態の変形例２の隣接図形は、第２の実施の形態の変形例１の隣接図形と数は異なるが、隣接して並べた際に同じ面積となるようになっている。
【０１８１】
第２の実施の形態と同様に、図１の生成部１ｂは、基礎図形４５と隣接図形４６とを生成し、図１の配置部１ｃは、図１７Ｃに示されるように、設計データ３１の領域の全面に基礎図形４５と隣接図形４６とを設計データ３１に重なるように縦１．７５μｍ、横１．２μｍのピッチで間隔を置いて配置し、図１の形成部１ｄは、図１７Ｄに示されるように、オフセット設計データ３４を形成する。一例として、図面左右方向は図形同士が離間しているが、図面上下方向は図形同士が接触して連続した形状となっている。
【０１８２】
ここで、設計データが仮に無い場合の基礎図形４５と隣接図形４６が組み合わされた図形による平均データ占有率は、（約）８３％となる。さらに、設計データが仮に無い場合の基礎図形４５の平均データ占有率は、（約）５９％となる。基礎図形４５の大きさと、隣接図形４６の大きさと、ピッチの情報とは、設計者が目標とする値を如何に設定するかによって定まるもので、あくまでも例示であって、設計者が適宜調整可能なものである。
【０１８３】
次に、第２の実施の形態と同様に、図１の除去部１ｅは、図１７Ｄに示されるように除去対象基礎図形４７ａ、４７ｂ、４７ｃ、４７ｄ、ならびに、４７ｅ、総称する除去対象基礎図形４７、領域３６、除去対象隣接図形４８ａ、ならびに、４８ｂ、総称する除去対象基礎図形４８、および、領域３８を確定させ、図１の除去部１ｅは、図１７Ｅに示されるように除去対象基礎図形４７ａ、４７ｂ、４７ｃ、４７ｄ、および、４７ｅと、除去対象隣接図形４８ａ、および、４８ｂとを除去する。
【０１８４】
ここで、第２の実施の形態と同様に、図１７Ｅに示されるように、かえってマスクデータの均一化を損なう結果となってしまう場合が有ることを防止するため、より好ましい実施の形態の一例として、所定の条件が充足された場合に、個々の隣接図形４６ａ、または、４６ｂを除去する方法を例示する。
【０１８５】
第２の実施の形態と同様に、図１の除去部１ｅは、所定の条件が充足される場合に、隣接図形４６ａ、または、４６ｂを除去する。所定の条件とは、具体的な一例としては、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせて６つ以上連続する場合、と設定することができる。
【０１８６】
ここで、図１７Ｅに示されるように位置Ｗでは、個々の基礎図形４５ａ、４５ｂ、４５ｃ、および、４５ｄと、個々の隣接図形４６ａ、および、４６ｂとが、合わせて６つ連続して配置されているため、図１の除去部１ｅは、図１７Ｆに示されるように第２の実施の形態と同様に、位置Ｗにおいて所定の条件が充足されたと判断し、連続して配置されている外側の図形である個々の隣接図形４６ａを除去する。
【０１８７】
さらに、図１７Ｅに示されるように位置Ｘ、Ｙでは、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせて６つ以上連続して配置されているため、除去部１ｅは、図１７Ｆに示されるように第２の実施の形態と同様に、位置Ｘ、Ｙにおいて所定の条件が充足されたと判断し、個々の隣接図形４６ａ、および、４６ｂを除去する。
【０１８８】
このように、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせても６つ以上連続して配置されていない場合に、基礎図形４５と隣接図形４６が組み合わされて残存する場合が有る。
【０１８９】
したがって、基礎図形４５と、隣接図形４６と、所定の条件を適宜組み合わせることで、必要以上に隣接図形を除去する必要がなくなる為、設計データの偏在の均一化に貢献することができる。
【０１９０】
次に、第２の実施の形態と同様に、図１の出力部１ｈは、図１７Ｆに示されるように設計データ３１と、残存した個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅと、個々の隣接図形４６ｂと、図示しない個々の隣接図形４６ａとを合成し、設計データ３１にダミーパターンを発生させたマスクデータを出力する。
【０１９１】
このように、基礎図形の数や、隣接図形の形状や、所定の条件は、最終的に設計データの偏在の均一化に貢献し、かつ、適度なデータ密度を維持するために、適宜変更、選択することが可能である。これにより、設計データの偏在を抑制する均一化が保たれたマスクデータを同様な手順により出力することが可能となる。
【０１９２】
＜第２の実施の形態の変形例３＞
図１８は、第２の実施の形態の変形例３を説明する図であり、残存した隣接図形が所定の条件を充足するために除去され、マスクデータが出力される際の図形を例示したものである。ダミーパターン発生装置１は第１の実施の形態で説明したものと同じであるため、図示は省略する。具体的には、第２の実施の形態の変形例２と異なる方法で、所定の条件を充足する隣接図形を除去する方法の１つを例示する。第２の実施の形態の変形例２と異なる部分のみを説明する。
【０１９３】
第２の実施の形態の変形例２では、図１７Ｆに示されるように位置Ｗにおいて、所定の条件（基礎図形と隣接図形が６つ以上という条件）を充足したために、図１の除去部１ｅが隣接図形４６ａを除去した。
【０１９４】
しかしながら、図１７Ｆに示される例示では、位置Ｗにおける残存した個々の隣接図形４６ｂは、設計データ３１ａの一部からやや離間した配置となっている。設計データの偏在の均一化という観点からは、むしろ基礎図形４５と隣接図形４６が点在している方が望ましい場合もある。
【０１９５】
そこで、第２の実施の形態の変形例３では、基礎図形４５と隣接図形４６を点在させる方法の１つを例示する。第２の実施の形態の変形例２の図１７Ｅから、続けて以下に説明する。
【０１９６】
第２の実施の形態と同様に、図１の除去部１ｅは、所定の条件が充足される場合に、隣接図形４６ａ、または、４６ｂを除去する。所定の条件とは、具体的な一例としては、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせて６つ以上連続する場合、と設定することができる。
【０１９７】
ここで、図１７Ｅに示されるように位置Ｗでは、個々の基礎図形４５ａ、４５ｂ、４５ｃ、および、４５ｄと、個々の隣接図形４６ａ、および、４６ｂとが、合わせて６つ連続して配置されているため、図１の除去部１ｅは、図１８に示されるように第２の実施の形態の変形例２とは異なり、位置Ｗにおいて所定の条件が充足されたと判断し、連続して配置されている内側の図形である個々の隣接図形４６ｂを除去する。
【０１９８】
さらに、図１７Ｅに示されるように位置Ｘ、Ｙでは、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせて６つ以上連続して配置されているため、図１の除去部１ｅは、図１８に示されるように第２の実施の形態の変形例２と同様に、位置Ｘ、Ｙにおいて所定の条件が充足されたと判断し、個々の隣接図形４６ａ、および、４６ｂを除去する。
【０１９９】
このように、個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、または、４５ｅと、個々の隣接図形４６ａ、または、４６ｂとが、合わせて６つ以上連続して配置されている場合に、隣接図形４６を基礎図形と連続せずに単独で残存させることもできる。
【０２００】
したがって、基礎図形４５と、隣接図形４６と、所定の条件を適宜組み合わせることで、必要以上に隣接図形を除去する必要がなくなるとともに、敢えて基礎図形と連続させないように隣接図形を残存させることで、さらに設計データの偏在の均一化に貢献する方法を適宜選択することができる。
【０２０１】
次に、第２の実施の形態の変形例２と同様に、図１の出力部１ｈは、図１８に示されるように設計データ３１と、残存した個々の基礎図形４５ａ、４５ｂ、４５ｃ、４５ｄ、および、４５ｅと、個々の隣接図形４６ａと、図示しない個々の隣接図形４６ｂとを合成し、設計データ３１にダミーパターンを発生させたマスクデータを出力する。
【０２０２】
このように、所定の条件を充足する個々の隣接図形の除去方法は、最終的に設計データの偏在の均一化にさらに貢献し、かつ、適度なデータ密度を維持するために、適宜変更、選択することが可能である。これにより、設計データの偏在を抑制する均一化が保たれたマスクデータを同様な手順により出力することが可能となる。
【０２０３】
＜第３の実施の形態＞
図１９は、第３の実施の形態のダミーパターン発生装置１を示す図である。
【０２０４】
第３の実施の形態のダミーパターン発生装置（コンピューター）１は、半導体集積回路の設計データに基づいてダミーパターンを発生し、設計データとダミーパターンとを合成して出力する装置である。
【０２０５】
このダミーパターン発生装置１は、第１の実施の形態で説明したもののほかに、図１９の追加部１ｆを有している。なお、追加部１ｆは、主にダミーパターン発生装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。なお、追加部１ｆを実現する機能は上記説明のものに限られず、また、例示したＣＰＵ、ＲＡＭ、ＨＤＤ等を適宜組み合わせて各部を実現しても良い。
【０２０６】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
【０２０７】
ダミーパターン発生装置１が有している記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、追加部１ｆと、出力部１ｈは、例えば図２のダミーパターン発生装置１００のハードウェア構成によって以下のように具体的な機能を有している。
【０２０８】
図１９の記憶部１ａは、例えば図２の通信網１５０や、外部データ入出力制御装置１０６を介してダミーパターン発生装置１００に入ってくる設計データや、基礎図形や、付加図形や、その他の処理の過程における一時的なデータや、出力されるマスクデータを一時的に記憶したり、保持したりする機能を有している。具体的には、記憶装置１０２や、データ保持装置１０３がその機能を有している。また、これに代わって、外部データ入出力制御装置１０６を介して光ディスク２００等に記憶したり、保持しても構わず、また、通信入出力制御装置を介して通信網に接続された他のコンピューターに記憶したり、保持しても構わない。
【０２０９】
図１９の生成部１ｂは、記憶部１ａに格納された基礎図形と、付加図形の情報に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、基礎図形と、付加図形とを生成する機能を有している。さらに、この機能には基礎図形と、付加図形とを図１９の記憶部１ａに格納する機能が含まれる。
【０２１０】
図１９の配置部１ｃは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、ダミーパターンを発生させる設計データの領域を計算する機能を有している。さらに、この機能には計算された設計データの領域を図１９の記憶部１ａに格納する機能が含まれる。さらに、この機能には図２の外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるピッチの情報に基づいて、中央演算処理制御装置１０１の命令に従って、設計データの領域の全面に設計データに重なるように基礎図形を間隔を置いて配置する機能が含まれる。さらに、この機能には配置された基礎図形を図１の記憶部１ａに格納する機能が含まれる。
【０２１１】
図１９の形成部１ｄは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能を有している。さらに、この機能には外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるオフセットの情報に基づいて、中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能が含まれる。さらに、この機能には形成されたオフセット設計データを図１９の記憶部１ａに格納する機能が含まれる。
【０２１２】
図１９の除去部１ｅは、記憶部１ａに格納された配置部１ｃで配置された基礎図形と、形成部１ｃで形成されたオフセット設計データとに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データと基礎図形との接触や、重なりの有無を判断し、基礎図形を除去対象となる除去対象基礎図形と識別する機能を有している。さらに、この機能には、除去対象基礎図形を図１９の記憶部１ａに格納する機能が含まれる。さらに、この機能には、基礎図形のうち、オフセット設計データと重なる領域、その他の領域を識別するフラグを記憶部１ａに格納する機能が含まれる。さらに、この機能には、記憶部１ａに格納された除去対象基礎図形を除去する機能が含まれる。
【０２１３】
図１９の追加部１ｆは、記憶部１ａに格納された除去部１ｅで除去された基礎図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計規則を継続して違反する箇所の有無を判断し、設計規則を継続して違反する点を識別する機能を有している。さらに、この機能には、設計規則を継続して違反する点を図１９の記憶部１ａに格納する機能が含まれる。さらに、この機能には、設計規則を継続して違反する箇所を違反が解消されるように、例えば設計規則を継続して違反する点を内包して覆うように付加図形を追加する機能が含まれる。またさらに、この機能には、追加された付加図形を記憶部１ａに格納する機能が含まれる。
【０２１４】
図１９の出力部１ｈは、記憶部１ａに格納された設計データと、残存する基礎図形と、追加された付加図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計データと、残存する基礎図形と、追加された付加図形を合成してダミーパターンを発生させたマスクデータを出力する機能を有している。マスクデータの出力先は、図１９の記憶部１ａで有っても良いし、図２の外部データ入出力制御装置１０６を介して光ディスク２００等で有っても良いし、通信入出力制御装置１０７を介して通信網１５０に接続される他のコンピューター等で有っても構わない。この機能には、出力先を自由に選択できる機能も含まれる。さらに、この機能には、マスクデータを出力する前に図１９の記憶部１ａに格納された形成部１ｄで形成されたオフセット設計データを予め排除する機能が含まれる。オフセット設計データが記憶部１ａから排除されることにより、記憶部１ａにおいて設計データと、残存する基礎図形と、追加された付加図形とが合成されるという機能が達成される場合も含まれる。
【０２１５】
このように、図１９のダミーパターン発生装置１は、例えば図２のダミーパターン発生装置１００のハードウェアによって実現される機能を有することで、短手番で効率よく設計データに基づいてダミーパターンを発生させて、設計データとダミーパターンを合成したマスクデータを出力することができる。
【０２１６】
図２０Ａ〜図２０Ｆは、第３の実施の形態を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。
【０２１７】
図１９のダミーパターン発生装置１には、記憶部１ａに、図２０Ａに示される設計データ５１ａ、５１ｂ、５１ｃ、および、５１ｄを含む設計データ５１と、図２０Ｂに示されるダミーパターンの基礎となる基礎図形５２の情報が格納されている。これらの情報は、例えば図２のダミーパターン発生装置１００が有する外部入出力制御装置１０６や、通信入出力制御装置１０７を介して外部から入力されたものである。
【０２１８】
図２０Ｂに示されているのは、基礎図形５２と、４つに分割された基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄである。基礎図形５２は一例として外形が正方形であり、縦横が１．２μｍであるが、縦横０．６μｍの大きさの５２ａ、５２ｂ、５２ｃ、および、５２ｄに４つに分割されている。さらに図２０Ｂには、付加図形５６として、付加図形５６ａが基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄが接触し合う中央の点を覆うように追加されている。付加図形５６ａは、縦横０．２μｍの正方形である。付加図形５６ａの追加位置を明確とするために、各部の長さを説明する。長さ５６ｋが０．１μｍ、長さ５６ｍが０．１μｍ、長さ５６ｎが０．１μｍ、長さ５６ｐが０．１μｍとなっており、ちょうど付加図形の対角線の交点と、基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄが接触し合う中央の点が重なるように付加図形５６ａが追加されている。
【０２１９】
図１９の生成部１ｂは、記憶部１ａからの情報に基づいてダミーパターンの基礎となる基礎図形５２を生成する。
【０２２０】
ここで例えば、基礎図形５２ｂ、および、５２ｃのみが組み合わされた図形がマスクデータに合成された場合には、基礎図形５２ｂと基礎図形５２ｃとが点で接触する箇所が発生する。このような箇所は、一般的なマスクパターンの設計規則を違反する箇所であって、基礎図形５２ｂと基礎図形５２ｃの図形間では斜方向を含めると有る値を持つ最小間隔の規則を違反することになる。
【０２２１】
この時、付加図形５６ａが追加された場合には、付加図形５６ａが基礎図形５２ｂ、および、５２ｃが点で接触する箇所を内包して覆うことになり、例えば設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合には、付加図形５６ａが追加されることによって、点で接触する箇所は設計規則を違反しないようにすることができる。
【０２２２】
次に、図１９の配置部１ｃは、記憶部１ａに格納された設計データ５１に基づいてダミーパターンを発生させる図示しない領域をまず計算する。なお、設計データ５１は図示しない領域に渡って存在しているが図面では省略されている。そして配置部１ｃは、図２０Ｃに示されるように、設計データ５１の領域の全面に基礎図形５２を設計データ５１に重なるように縦２．６μｍ、横２．６μｍのピッチで間隔を置いて配置する。ここで、設計データが仮に無い場合の基礎図形５２の平均データ占有率は、（約）２１％となる。基礎図形５２の大きさと、ピッチの情報とは、設計者が目標とする値を如何に設定するかによって定まるもので、あくまでも例示であって、設計者が適宜調整可能なものである。
【０２２３】
次に、図１９の形成部１ｄは、図２０Ｄに示されるように設計データ５１に基づいて一定の大きさで図形にオフセットを入れるように拡張されたオフセット設計データ５３を形成する。なお、オフセット設計データ５３は設計データ５１の領域に渡って存在しているが図面では省略されている。ここで、オフセット設計データ５３ａ、５３ｂ、５３ｃ、および、５３ｄは、一例として設計データ５１に１．０μｍのオフセットを設けて形成されている。なお、オフセットの目的と、適正な量は、第１の実施の形態で説明した内容と同様である。
【０２２４】
次に、図１９の除去部１ｅは、オフセット設計データ５３と基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄとの接触や、重なりの有無を判断する。図２０Ｄに示されるように基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄのうち接触や、重なりがあると判断されて除去対象となる除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄを斜線で図示している。逆に斜線で図示されていない基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄは設計データ５１の余剰な領域に残存するものである。
【０２２５】
図２０Ｅに示されているのは、説明を容易にするために図２０Ｄに示されている領域Ｚを拡大して図示したものである。図２０Ｅに示されるように基礎図形５２ｂ、および、５２ｃは領域Ｚの中央付近で除去対象基礎図形５４ｂ、および、５４ｃとならないと判断され、基礎図形５２ｂ、および、５２ｃが点で接触する箇所５５が存在している。そして、図２０Ｅと同様に領域Ｚが拡大されている図２０Ｆに示されるように図１９の除去部１ｅは、除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄを除去する。
【０２２６】
この時点では、領域Ｚ内の箇所５５には、基礎図形５２ｂ、および、５２ｃが残存し、図形同士は点接触しているため、箇所５５において一般的なマスクパターンの設計規則の違反は解消されていない。
【０２２７】
次に、図１９の追加部１ｆは、残存した基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄに点のみで接触し、設計規則を継続して違反する箇所の存在の有無を判断する。図２０Ｆに示されるように、便宜上その箇所を点５７ａと呼ぶ。そして、同様な箇所の総称を点５７と呼ぶ。そして、図１９の追加部１ｆは、図２０Ｆに示されるように点のみで接触している設計規則を継続して違反する箇所である点５７ａを設計規則の違反が解消されるように、例えば内包して覆うように付加図形５６ａを追加する。
【０２２８】
次に、図１９の出力部１ｈは、図２０Ｆに示されるように設計データ５１と、残存した基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄと、追加された付加図形５６ａとを合成し、設計データ５１にダミーパターンを発生させたマスクデータを出力する。この時、オフセット設計データ５３は除去されている。また、マスクデータを出力する前に、事前にオフセット設計データ５３を除去していても良い。
【０２２９】
このように、図形同士が設計規則を違反しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いて、基礎図形の配置と、オフセット設計データの形成と、基礎図形の除去と、付加図形の追加とによって、設計規則を違反せずに、かつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。
【０２３０】
すなわち、基礎図形の図形同士が設計規則を違反しながら、付加図形を組み合わせることによって基礎図形と付加図形との組み合わされた図形同士が設計規則を遵守することにより、歩留り低下の要因となるパターンの発生を防止することが出来る。さらに、繰り返して設計データの余剰な領域にダミーパターンを配置する必要性もなくなることで、短手番でマスクデータを出力することができる。またさらに、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することで、製造しやすいパターンを発生させることができる。
【０２３１】
なお、付加図形の大きさは、設計データに基づいて、オフセットの情報により形成されたオフセット図形とは近接する可能性が高いが、実際にはオフセットの情報が大きく取られていれば、実際の設計データからは十分遠い距離を保つことができるため、設計データとの干渉を回避することは十分に可能である。したがって、付加図形の大きさと、オフセットの情報を適宜選択、調整することによって、設計データへの干渉を防止する付加図形の追加を行うことが可能である。
【０２３２】
図２１は、図１９の第３の実施の形態のダミーパターン発生装置１の処理を示すフローチャートである。
【０２３３】
［ステップＳ２１］  設計データ５１と、基礎図形５２の情報と、付加図形５６の情報とが図１９の記憶部１ａに読み込まれる。その後、ステップＳ２２に遷移する。
【０２３４】
［ステップＳ２２］  図１９の生成部１ｂは、記憶部１ａに読み込まれた基礎図形５２の情報に基づいて基礎図形５２を生成する。次いで、生成された基礎図形５２を記憶部１ａに格納する。さらに、生成部１ｂは、記憶部１ａに読み込まれた付加図形５６の情報に基づいて付加図形５６を生成する。次いで、生成された付加図形５６を記憶部１ａに格納する。その後、ステップＳ２３に遷移する。
【０２３５】
［ステップＳ２３］  図１９の配置部１ｃは、第１の実施の形態と同様に、記憶部１ａに読み込まれた設計データ５１に基づいて、ダミーパターンを発生させる設計データ５１の領域を計算する。次いで、設計データ５１の領域の全面に記憶部１ａに格納された基礎図形５２を設定されたピッチの情報で設計データ５１に重なるように間隔を置いて配置する。次いで、全面に配置された基礎図形５２を記憶部１ａに格納する。その後、ステップＳ２４に遷移する。
【０２３６】
［ステップＳ２４］  図１９の形成部１ｄは、第１の実施の形態と同様に、記憶部１ａに読み込まれた設計データ５１に基づいて、オフセット設計データ５３を設定されたオフセットの情報で形成する。次いで、形成されたオフセット設計データ５３を記憶部１ａに格納する。その後、ステップＳ２５に遷移する。
【０２３７】
［ステップＳ２５］  図１９の除去部１ｅは、第１の実施の形態と同様に、オフセット設計データ５３と個々の基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄとの接触や、重なりの有無を判断する。接触や、重なりが存在する場合（ステップＳ２５の「はい」）、記憶部１ａに接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報を格納した後、第１の実施の形態と同様に、ステップＳ２６に遷移する。接触や、重なりが存在しない場合（ステップＳ２５の「いいえ」）、ステップＳ２７に遷移する。
【０２３８】
［ステップＳ２６］  図１９の除去部１ｅは、第１の実施の形態と同様に、記憶部１ａに格納された接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄを記憶部１ａから除去する。その後、ステップＳ２５に戻り、ステップＳ２５において、再度、接触や、重なりの有無を判断し、接触や、重なりが存在する場合には、ステップＳ２５、Ｓ２６の処理を接触や、重なりが存在しなくなるまで繰り返し処理する。
【０２３９】
［ステップＳ２７］  図１９の追加部１ｆは、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反する箇所の有無を判断する。設計規則を継続して違反する箇所が存在する場合（ステップＳ２７の「はい」）、設計規則を継続して違反する箇所が存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報である点５７を記憶部１ａに格納した後、ステップＳ２８に遷移する。設計規則を継続して違反する箇所が存在しない場合（ステップＳ２７の「いいえ」）、ステップＳ２９に遷移する。
【０２４０】
［ステップＳ２８］  図１９の追加部１ｆは、記憶部１ａに格納された設計規則を継続して違反する箇所の個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報である点５７に基づいて、設計規則を継続して違反する箇所を違反が解消されるように付加図形５６を追加する。その後、ステップＳ２７に戻り、ステップＳ２７において、再度、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反する箇所の有無を判断し、ステップＳ２７、Ｓ２８の処理を設計規則を継続して違反する箇所が存在しなくなるまで繰り返し処理する。
【０２４１】
［ステップＳ２９］  第１の実施の形態と同様に、図１９の出力部１ｈは、記憶部１ａからオフセット設計データ５３を排除して、終了する。また、この処理を設計データ５１と、ステップＳ２７、Ｓ２８を繰り返し処理した後に残存する基礎図形５２と、追加された付加図形５６とを記憶部１ａに出力して、終了する処理に置き換えることも出来る。
【０２４２】
なお、ステップＳ２９と、ステップＳ２７、Ｓ２８の処理を入れ替えることもできる。この場合には、ステップＳ２７、Ｓ２８の処理が完了した後に、記憶部１ａに設計データ５１と、ステップＳ２７、Ｓ２８を繰り返し処理した後に残存する基礎図形５２と、追加された付加図形５６とが記憶部１ａに格納されるため、ステップＳ２７で設計規則を継続して違反する箇所が存在しない場合（ステップＳ２７の「いいえ」）に、終了する。
【０２４３】
以上に述べたように、図１９のダミーパターン発生装置１によれば、基礎図形と付加図形とを生成し、設計データに基づいて基礎図形を設計データの全面に配置し、設計データに基づいてオフセット設計データを形成し、オフセット設計データに基づいて基礎図形との接触や、重なりの有無を判断することで基礎図形を除去し、さらに、継続して設計規則を違反する箇所の有無を判断し、付加図形を追加することで、設計データの余剰な領域に基礎図形を残存させることができ、設計データと基礎図形と付加図形とを合成することで、設計規則を遵守しつつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。さらに、付加図形の大きさと、オフセットの情報を適宜選択、調整することにより、設計データと付加図形の干渉も防止することができる。
【０２４４】
＜第３の実施の形態の変形例１＞
図２２は、第３の実施の形態の変形例１のダミーパターン発生装置１を示す図である。
【０２４５】
第３の実施の形態の変形例１のダミーパターン発生装置（コンピューター）１は、半導体集積回路の設計データに基づいてダミーパターンを発生し、設計データに合成して出力する装置である。
【０２４６】
このダミーパターン発生装置１は、第１の実施の形態で説明したもののほかに、図２２の消去部１ｇを有している。なお、消去部１ｇは、主にダミーパターン発生装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。なお、消去部１ｇを実現する機能は上記説明のものに限られず、また、例示したＣＰＵ、ＲＡＭ、ＨＤＤ等を適宜組み合わせて各部を実現しても良い。
【０２４７】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
【０２４８】
ダミーパターン発生装置１が有している記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、消去部１ｇと、出力部１ｈは、例えば図２のダミーパターン発生装置１００のハードウェア構成によって以下のように具体的な機能を有している。
【０２４９】
図２２の記憶部１ａは、例えば図２の通信網１５０や、外部データ入出力制御装置１０６を介してダミーパターン発生装置１００に入ってくる設計データや、基礎図形や、付加図形や、その他の処理の過程における一時的なデータや、出力されるマスクデータを一時的に記憶したり、保持したりする機能を有している。具体的には、記憶装置１０２や、データ保持装置１０３がその機能を有している。また、これに代わって、外部データ入出力制御装置１０６を介して光ディスク２００等に記憶したり、保持しても構わず、また、通信入出力制御装置を介して通信網に接続された他のコンピューターに記憶したり、保持しても構わない。
【０２５０】
図２２の生成部１ｂは、記憶部１ａに格納された基礎図形と、付加図形の情報に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、基礎図形と、付加図形とを生成する機能を有している。さらに、この機能には基礎図形と、付加図形とを図２２の記憶部１ａに格納する機能が含まれる。
【０２５１】
図２２の配置部１ｃは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、ダミーパターンを発生させる設計データの領域を計算する機能を有している。さらに、この機能には計算された設計データの領域を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には図２の外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるピッチの情報に基づいて、中央演算処理制御装置１０１の命令に従って、設計データの領域の全面に設計データに重なるように基礎図形と付加図形とを間隔を置いて配置する機能が含まれる。さらに、この機能には配置された基礎図形と付加図形とを図２２の記憶部１ａに格納する機能が含まれる。
【０２５２】
図２２の形成部１ｄは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能を有している。さらに、この機能には外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるオフセットの情報に基づいて、中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能が含まれる。さらに、この機能には形成されたオフセット設計データを図２２の記憶部１ａに格納する機能が含まれる。
【０２５３】
図２２の除去部１ｅは、記憶部１ａに格納された配置部１ｃで配置された基礎図形と、形成部１ｃで形成されたオフセット設計データとに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データと基礎図形との接触や、重なりの有無を判断し、基礎図形を除去対象となる除去対象基礎図形と識別する機能を有している。さらに、この機能には、除去対象基礎図形を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には、基礎図形のうち、オフセット設計データと重なる領域、その他の領域を識別するフラグを記憶部１ａに格納する機能が含まれる。さらに、この機能には、記憶部１ａに格納された除去対象基礎図形を除去する機能が含まれる。
【０２５４】
図２２の消去部１ｇは、図２の中央演算処理制御装置１０１の命令に従って、設計規則を継続して違反しない箇所の有無を判断し、設計規則を継続して違反する点を識別する機能を有している。さらに、この機能には、設計規則を継続して違反する点を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には、設計規則を継続して違反しない箇所にある付加図形を消去し、設計規則を継続して違反する箇所にある付加図形を残留させる機能が含まれる。この機能は、消去される付加図形を記憶部１ａから消去する機能を意味する。
【０２５５】
図２２の出力部１ｈは、記憶部１ａに格納された設計データと、残存する基礎図形と、消去後に残留する付加図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計データと、残存する基礎図形と、消去後に残留する付加図形を合成してダミーパターンを発生させたマスクデータを出力する機能を有している。マスクデータの出力先は、図２２の記憶部１ａで有っても良いし、図２の外部データ入出力制御装置１０６を介して光ディスク２００等で有っても良いし、通信入出力制御装置１０７を介して通信網１５０に接続される他のコンピューター等で有っても構わない。この機能には、出力先を自由に選択できる機能も含まれる。さらに、この機能には、マスクデータを出力する前に図２２の記憶部１ａに格納された形成部１ｄで形成されたオフセット設計データを予め排除する機能が含まれる。オフセット設計データが記憶部１ａから排除されることにより、記憶部１ａにおいて設計データと、残存する基礎図形と、消去後に残留する付加図形とが合成されるという機能が達成される場合も含まれる。
【０２５６】
このように、図２２のダミーパターン発生装置１は、例えば図２のダミーパターン発生装置１００のハードウェアによって実現される機能を有することで、短手番で効率よく設計データに基づいてダミーパターンを発生させて、設計データとダミーパターンを合成したマスクデータを出力することができる。
【０２５７】
図２３Ａ〜図２３Ｄは、第３の実施の形態の変形例１を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。なお、説明を容易とする為に図２０Ｃや、図２０Ｄに示されている領域Ｚの部分を拡大した図となっている。図２３Ｄは図２０Ｆで示されている図と同じである。
【０２５８】
図２３Ａに示されているのは、第３の実施の形態で説明した図２０Ｂに示されているダミーパターンの基礎となる基礎図形５２と、４つに分割された５２ａ、５２ｂ、５２ｃ、および、５２ｄと、設計データ５１と同じものである。但し、図２０Ｂとは、基礎図形５２に付加される付加図形５６である付加図形５６ａが配置されている点が異なっている。
【０２５９】
第３の実施の形態の変形例１では、図２３Ａに示されるように、第３の実施の形態とは異なり、図２２の配置部１ｃが設計データ２の領域の全面に基礎図形５２と付加図形５６を設計データ５１に重なるように間隔を置いて配置する。
【０２６０】
そして、図２３Ｂに示されるように、第３の実施の形態と同様に、図２２の形成部１ｄがオフセット設計データ５３を形成し、除去部１ｅは、図２３Ｂに示されるようにオフセット設計データ５３と基礎図形５２との接触や、重なりを判断し、図２３Ｃに示されるように除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄを除去する。
【０２６１】
しかしながら、図２３Ｃに示されるように、この時点では、オフセット図形５３は除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄとの接触や、重なりの有無を判断して除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄを除去しているため、付加図形５６ａは残存している。
【０２６２】
図２３Ｃに示されるように、位置ＡＡ、ＡＩには、付加図形５６ａと設計データ５１の重なりが生じており、想定外のパターンが後にマスクパターンに合成されて、所望の特性が得られなくなる可能性が有る。
【０２６３】
また、図２３Ｃに示されるように、位置ＡＦには、付加図形５６ａと設計データ５１の最小間隔の設計違反となりうる極めて小さな間隔が生じ、想定外のパターンが後にマスクパターンに合成されて、所望の特性が得られなくなったり、マスクパターンや半導体装置の製造過程で欠陥の発生の原因となり、歩留り低下を招く恐れがある。
【０２６４】
さらに、図２３Ｃに示されるように、位置ＡＢ、ＡＣ、ＡＤ、ＡＧ、ＡＨには、設計規則を違反していないにも関わらず、付加図形５６ａが配置されている。
【０２６５】
そこで、図２２の消去部１ｇは、残存した基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄに点のみで接触せず、設計規則を継続して違反しない箇所の存在の有無を判断する（第３の実施の形態の点５７ａ、総称する点５７を識別することを意味する）。第３の実施の形態の図２０Ｆと同じである図２３Ｄに示されている状態になるように、図２２の消去部１ｇは、点のみで接触せず設計規則を継続して違反しない箇所である図２３Ｄの位置ＡＡ、ＡＢ、ＡＣ、ＡＤ、ＡＦ、ＡＧ、ＡＨ、ＡＩの付加図形５６ａを消去する。
【０２６６】
このように、図２２の配置部１ｃに異なる機能を持たせ、消去部１ｇが機能することによって、第３の実施の形態と同じ結果を得ることができる。
【０２６７】
このように、図形同士が設計規則を違反しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いて、基礎図形と付加図形との配置と、オフセット設計データの形成と、基礎図形の除去と、付加図形の消去によっても、第３の実施の形態と同様に、設計規則を違反せずに、かつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することが可能となる。付言すれば、この方法を用いても、当初の設計データとダミーパターンの干渉が発生せず、所定の特性を得るための設計データが変化することのないマスクデータを出力することができる。
【０２６８】
すなわち、基礎図形の図形同士が設計規則を違反しながら、付加図形を組み合わせることによって基礎図形と付加図形との組み合わされた図形同士が設計規則を遵守することにより、歩留り低下の要因となるパターンの発生を防止することが出来る。さらに、繰り返して設計データの余剰な領域にダミーパターンを配置する必要性もなくなることで、短手番でマスクデータを出力することができる。またさらに、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することで、製造しやすいパターンを発生させることができる。
【０２６９】
なお、第３の実施の形態と同様に、付加図形の大きさは、設計データに基づいて、オフセットの情報により形成されたオフセット図形とは近接する可能性が高いが、実際にはオフセットの情報が大きく取られていれば、実際の設計データからは十分遠い距離を保つことができるため、設計データとの干渉を回避することは十分に可能である。したがって、付加図形の大きさと、オフセットの情報を適宜選択、調整することによって、設計データへの干渉を防止する付加図形の配置と、消去と、残留を行うことが可能である。
【０２７０】
図２４は、図２２の第３の実施の形態の変形例１のダミーパターン発生装置１の処理を示すフローチャートである。
【０２７１】
［ステップＳ３１］  第３の実施の形態と同様に、設計データ５１と、基礎図形５２の情報と、付加図形５６の情報とが図２２の記憶部１ａに読み込まれる。その後、ステップＳ３２に遷移する。
【０２７２】
［ステップＳ３２］  第３の実施の形態と同様に、図２２の生成部１ｂは、記憶部１ａに読み込まれた基礎図形５２の情報に基づいて基礎図形５２を生成する。次いで、生成された基礎図形５２を記憶部１ａに格納する。さらに、生成部１ｂは、記憶部１ａに読み込まれた付加図形５６の情報に基づいて付加図形５６を生成する。次いで、生成された付加図形５６を記憶部１ａに格納する。その後、ステップＳ３３に遷移する。
【０２７３】
［ステップＳ３３］  図２２の配置部１ｃは、記憶部１ａに読み込まれた設計データ５１に基づいて、ダミーパターンを発生させる設計データ５１の領域を計算する。次いで、設計データ５１の領域の全面に記憶部１ａに格納された基礎図形５２と付加図形５６とを設定されたピッチの情報で設計データ５１に重なるように間隔を置いて配置する。次いで、全面に配置された基礎図形５２と付加図形５６とを記憶部１ａに格納する。その後、ステップＳ３４に遷移する。
【０２７４】
［ステップＳ３４］  図２２の形成部１ｄは、第３の実施の形態と同様に、記憶部１ａに読み込まれた設計データ５１に基づいて、オフセット設計データ５３を設定されたオフセットの情報で形成する。次いで、形成されたオフセット設計データ５３を記憶部１ａに格納する。その後、ステップＳ３５に遷移する。
【０２７５】
［ステップＳ３５］  図２２の除去部１ｅは、第３の実施の形態と同様に、オフセット設計データ５３と個々の基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄとの接触や、重なりの有無を判断する。接触や、重なりが存在する場合（ステップＳ３５の「はい」）、記憶部１ａに接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報を格納した後、ステップＳ３６に遷移する。接触や、重なりが存在しない場合（ステップＳ３５の「いいえ」）、ステップＳ３７に遷移する。
【０２７６】
［ステップＳ３６］  図２２の除去部１ｅは、第３の実施の形態と同様に、記憶部１ａに格納された接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄを記憶部１ａから除去する。その後、ステップＳ３５に戻り、ステップＳ３５において、再度、接触や、重なりの有無を判断し、接触や、重なりが存在する場合には、ステップＳ３５、Ｓ３６の処理を接触や、重なりが存在しなくなるまで繰り返し処理する。
【０２７７】
［ステップＳ３７］  図２２の消去部１ｇは、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反しない箇所の有無と付加図形５６の残存の有無を判断する。設計規則を継続して違反しない箇所が存在し（基礎図形５２が無い場合も含む）、かつ、付加図形５６が存在する場合（ステップＳ３７の「はい」）、その位置を特定する情報を記憶部１ａに格納した後、ステップＳ３８に遷移する。設計規則を継続して違反しない箇所（基礎図形５２が無い場合も含む）に付加図形５６が存在しない場合（ステップＳ３７の「いいえ」）、ステップＳ３９に遷移する。
【０２７８】
［ステップＳ３８］  図２２の消去部１ｇは、記憶部１ａに格納された位置を特定する情報に基づいて、付加図形５６を消去する。その後、ステップＳ３７に戻り、ステップＳ３７において、再度、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反しない箇所の有無と付加図形５６の残存の有無を判断し、ステップＳ３７、Ｓ３８の処理を設計規則を継続して違反しない箇所（基礎図形５２が無い場合も含む）に付加図形５６が存在しなくなるまで繰り返し処理する。
【０２７９】
ステップＳ３７、Ｓ３８の処理は、言い換えるならば、基礎図形５２が設計規則を継続して違反していないか、または、基礎図形５２が無い状態である場合に、付加図形５６が残存することを排除する処理となる。すなわち、基礎図形５２によって設計規則を継続して違反する箇所である点５７に付加図形５６が残存するように処理するものである。
【０２８０】
［ステップＳ３９］  第３の実施の形態と同様に、図１９の出力部１ｈは、記憶部１ａからオフセット設計データ５３を排除して、終了する。また、この処理を設計データ５１と、ステップＳ３７、Ｓ３８を繰り返し処理した後に残存する基礎図形５２と、消去後に残留する付加図形５６とを記憶部１ａに出力して、終了する処理に置き換えることも出来る。
【０２８１】
以上に述べたように、図２２のダミーパターン発生装置１によれば、基礎図形と付加図形とを生成し、設計データに基づいて基礎図形と付加図形とを設計データの全面に配置し、設計データに基づいてオフセット設計データを形成し、オフセット設計データに基づいて基礎図形との接触や、重なりの有無を判断することで基礎図形を除去し、さらに、基礎図形が配置されていないことを含めて継続して設計規則を違反せずに付加図形が残存する箇所の有無を判断し、付加図形を消去することで、設計データの余剰な領域に基礎図形を残存させることができ、設計データと基礎図形と付加図形とを合成することで、設計規則を遵守しつつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。さらに、付加図形の大きさと、オフセットの情報を適宜選択、調整することにより、設計データと付加図形の干渉も防止することができる。
【０２８２】
＜第３の実施の形態の変形例２＞
図２５Ａ〜図２５Ｃは、第３の実施の形態の変形例２を説明する図である。具体的には、基礎図形５２と付加図形５６とを置き換える基礎図形と付加図形の１つを例示する。
【０２８３】
図２５Ａに示される図形は、基礎図形６１を構成する個々の基礎図形６１ａ、６１ｂ、６１ｃ、および、６１ｄである。個々の基礎図形６１ａ、６１ｂ、６１ｃ、および、６１ｄは、一例として縦横が０．６μｍの正方形である。基礎図形６１ａ、６１ｂ、６１ｃ、および、６１ｄの位置を明確とするために、各部の長さを説明する。長さ６１ｋが０．０３μｍ、長さ６１ｍが０．０３μｍ、長さ６１ｎが０．０２μｍ、長さ６１ｐが０．０２μｍ、長さ６１ｑが０．０２μｍ、長さ６１ｒが０．０３μｍとなっている。
【０２８４】
さらに図２５Ａには、付加図形６２として、付加図形６２ａが基礎図形６１ａ、６１ｂ、６１ｃ、および、６１ｄが集まり重なっている中央部の付近を覆うように追加されている。付加図形６２ａは、縦横０．２μｍの正方形である。付加図形６２ａの追加位置を明確とするために、各部の長さを説明する。長さ６２ｋが０．１μｍ、長さ６２ｍが０．０７μｍ、長さ６２ｎが０．０７μｍ、長さ６２ｐが０．０７μｍとなっており、ちょうど付加図形６２ａの対角線の交点と、基礎図形６１ｂの左下角から基礎図形６１ｃの右上角の中点が重なるように付加図形６２ａが追加されている。
【０２８５】
ここで、以下のような基礎図形同士の組み合わせは、設計規則を継続して違反するものとなる。図２５Ｂに例示する。
【０２８６】
図１９と図２２の除去部１ｅが基礎図形６１を除去した後に、図２５Ｂに示されるように、基礎図形６１ａ、および、６１ｄが残存した場合、先に説明した長さ６１ｋ、６１ｍ、６１ｎ、６１ｐから、基礎図形６１ａ、および、６１ｄが重なった部分ＢＡは縦が０．０６μｍ、横が０．０６μｍとなる。例えば、付加図形６２ａが無い場合において、設計規則の最小幅が０．１μｍの場合において、１つ以上の図形が欠けるような場合となり、最小幅の設計規則を違反するものとなる。
【０２８７】
このように、図形同士が設計規則を違反しながら、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形が用いられる場合がある。
【０２８８】
さらに、以下のような基礎図形同士の組み合わせは、設計規則を継続して違反するものとなる。図２５Ｃに例示する。
【０２８９】
図１９と図２２の除去部１ｅが基礎図形６１を除去した後に、図２５Ｃに示されるように、基礎図形６１ｂ、６１ｃが残存した場合、先に説明した長さ６１ｑから、基礎図形６１ｂ、６１ｃが離間した部分ＢＢは、基礎図形６１ｂの左下角から基礎図形６１ｃの右上角の距離が０．０２μｍとなる。例えば、付加図形６２ａが無い場合において、設計規則の最小間隔が０．１μｍの場合において、１つ以上の図形が欠けるような場合となり、最小間隔の設計規則を違反するものとなる。
【０２９０】
このように、図形同士が設計規則を違反しながら、点と点が離間する図形の組み合わせを基礎とする基礎図形が用いられる場合がある。
【０２９１】
一方で、基礎図形が１つも欠けない場合や、一つだけ欠けた場合には、図２５Ａから明らかな様に、例えば、設計規則の最小幅が０．１μｍ、最小間隔が０．１μｍの場合において、設計規則を違反することはない。
【０２９２】
このように、一部の基礎図形が欠けた場合であって、図２５Ｂ、図２４Ｃに示されるような基礎図形の図形同士の関係が有ったとしても、基礎図形５２と付加図形５６とを、基礎図形６１と付加図形６２とに置き換えて、第３の実施の形態、ならびに、第３の実施の形態の変形例１のどちらの方法も用いることができる。
【０２９３】
図２５Ａを参照してまとめると、図形同士が設計規則を違反しながら、点と点が離間し、または、辺と辺が交差して重なり合う図形の組み合わせを基礎とする基礎図形と、付加図形とを用いることもできる。
【０２９４】
＜第３の実施の形態の変形例３＞
図２６Ａ〜図２６Ｃは、第３の実施の形態の変形例３を説明する図である。具体的には、基礎図形５２と付加図形５６とを置き換える基礎図形と付加図形の１つを例示する。
【０２９５】
図２６Ａに示される図形は、基礎図形６３を構成する個々の基礎図形６３ａ、６３ｂ、６３ｃ、および、６３ｄである。個々の基礎図形６３ａは、一例として長さ６３ｋが０．２μｍ、長さ６３ｍが０．２μｍ、長さ６３ｎが０．６μｍ、長さ６３ｐが０．２μｍ、長さ６３ｑが０．１μｍ、長さ６３ｒが０．１μｍ、長さ６３ｓが０．３μｍとなっている。個々の基礎図形６３ｃは、個々の基礎図形６３ａを１８０°回転した形状となっている。個々の基礎図形６３ｂ、６３ｄは、縦横が０．２μｍの正方形となっている。
【０２９６】
図２６Ａに示されるように、基礎図形６３は、基礎図形６３ａ、６３ｂ、６３ｃ、および、６３ｄが隙間なく丁度隣接した形状を有している。
【０２９７】
さらに図２６Ａには、付加図形６４として、付加図形６４ａが６３ａ、６３ｂ、６３ｃ、および、６３ｄが集まっている中央部の付近を覆うように追加されている。付加図形６４ａは、縦横０．２６μｍの正方形である。付加図形６４ａの追加位置を明確とするために、各部の長さを説明する。長さ６４ｋが０．０３μｍ、長さ６４ｍが０．０３μｍ、長さ６４ｎが０．０３μｍ、長さ６４ｐが０．０３μｍとなっており、ちょうど付加図形６４ａの対角線の交点と、基礎図形６３の中心である基礎図形６３ａ、６３ｃが接している左右方向の辺の中点とが、重なるように付加図形６４ａが追加されている。
【０２９８】
ここで、以下のような基礎図形同士の組み合わせは、設計規則を継続して違反するものとなる。図２６Ｂに例示する。
【０２９９】
図１９と図２２の除去部１ｅが基礎図形６３を除去した後に、図２６Ｂに示されるように、基礎図形６３ｂ、６３ｃが残存した場合、先に説明した長さ６３ｑ、および、６３ｒから、基礎図形６３ａが欠けた部分である部分ＣＡは、縦が０．１μｍ、横が０．２μｍとなる。例えば、付加図形６４ａが無い場合において、設計規則の最小間隔が０．１４μｍの場合において、１つ以上の図形が欠けるような場合となり、最小間隔の設計規則を違反するものとなる。さらに、基礎図形６３ｃが残存している一部分である部分ＣＢは、縦が０．１μｍ、横が０．２μｍとなる。例えば、付加図形６４ａが無い場合において、設計規則の最小幅が０．１４μｍの場合において、１つ以上の図形が欠けるような場合となり、最小幅の設計規則を違反するものとなる。
【０３００】
このように、図形同士が設計規則を違反しながら、点と点が接触し、点と辺が接触する図形の組み合わせを基礎とする基礎図形が用いられる場合がある。
【０３０１】
また、例示したものと同様に基礎図形６３ａ、６３ｄが残存した場合でも、部分ＣＡ、部分ＣＢにおける最小間隔と最小幅の関係が逆になるが同様に設計規則を継続して違反するものとなる。
【０３０２】
さらに、以下のような基礎図形同士の組み合わせは、設計規則を継続して違反するものとなる。図２６Ｃに例示する。
【０３０３】
図１９と図２２の除去部１ｅが基礎図形６３を除去した後に、図２６Ｃに示されるように、基礎図形６３ｂ、６３ｃ、および、６３ｄが残存した場合、先に説明した長さ６３ｑから、基礎図形６３ａが欠けた部分である部分ＣＡは、上記と同様に縦が０．１μｍ、横が０．２μｍとなる。例えば、付加図形６４ａが無い場合において、設計規則の最小間隔が０．１４μｍの場合において、１つ以上の図形が欠けるような場合となり、最小間隔の設計規則を違反するものとなる。
【０３０４】
このように、図形同士が設計規則を違反しながら、点と点が接触し、点と辺が接触する図形の組み合わせを基礎とする基礎図形が用いられる場合がある。
【０３０５】
また、例示したものと同様に基礎図形６３ａ、６３ｂ、および、６３ｄが残存した場合でも、部分ＣＡにおける最小間隔と、部分ＣＢにおける最小間隔の関係が変わるが、同様に設計規則を継続して違反するものとなる。
【０３０６】
一方で、基礎図形が１つも欠けない場合や、基礎図形６３ｂか、６３ｄのどちらか一つだけ欠けた場合や、基礎図形６３ｂ、および、６３ｄの２つが欠けた場合等は、図２５Ａから明らかな様に、例えば、付加図形６４ａが無い場合において、設計規則の最小幅が０．１４μｍ、最小間隔が０．１４μｍの場合において、設計規則を違反することはない。
【０３０７】
このように、一部の基礎図形が欠けた場合であって、図２６Ｂ、図２６Ｃに示されるような基礎図形の図形同士の関係が有ったとしても、基礎図形５２と付加図形５６とを、基礎図形６３と付加図形６４とに置き換えて、第３の実施の形態、ならびに、第３の実施の形態の変形例１のどちらの方法も用いることができる。
【０３０８】
図２６Ａを参照してまとめると、図形同士が設計規則を違反しながら、点と点が接触し、点と辺が接触する図形の組み合わせを基礎とする基礎図形と、付加図形とを用いることもできる。
【０３０９】
＜第４の実施の形態＞
第４の実施の形態のダミーパターン発生装置（コンピューター）１は、半導体集積回路の設計データに基づいてダミーパターンを発生し、設計データとダミーパターンとを合成して出力する装置である。第４の実施の形態のダミーパターン発生装置（コンピューター）１は、図２２に示された構成と同じであるため、図示を省略する。マスクデータに設計規則を違反するパターンが合成されることを防止する手段を有する装置の一つとして例示する。
【０３１０】
第４の実施の形態のダミーパターン発生装置１内には、以下のような機能が設けられる。
【０３１１】
このダミーパターン発生装置１は、第１の実施の形態で説明したもののほかに、第３の実施の形態の変形例１と同様に、図２２の消去部１ｇを有している。なお、消去部１ｇは、主にダミーパターン発生装置１が有するＣＰＵ（Central Processing Unit）が備える機能により実現することができる。なお、消去部１ｇを実現する機能は上記説明のものに限られず、また、例示したＣＰＵ、ＲＡＭ、ＨＤＤ等を適宜組み合わせて各部を実現しても良い。
【０３１２】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
【０３１３】
図２２のダミーパターン発生装置１が有している記憶部１ａと、生成部１ｂと、配置部１ｃと、形成部１ｄと、除去部１ｅと、消去部１ｇと、出力部１ｈは、例えば図２のダミーパターン発生装置１００のハードウェア構成によって以下のように具体的な機能を有している。
【０３１４】
図２２の記憶部１ａは、例えば図２の通信網１５０や、外部データ入出力制御装置１０６を介してダミーパターン発生装置１００に入ってくる設計データや、基礎図形や、その他の処理の過程における一時的なデータや、出力されるマスクデータを一時的に記憶したり、保持したりする機能を有している。具体的には、記憶装置１０２や、データ保持装置１０３がその機能を有している。また、これに代わって、外部データ入出力制御装置１０６を介して光ディスク２００等に記憶したり、保持しても構わず、また、通信入出力制御装置を介して通信網に接続された他のコンピューターに記憶したり、保持しても構わない。
【０３１５】
図２２の配置部１ｃは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、ダミーパターンを発生させる設計データの領域を計算する機能を有している。さらに、この機能には計算された設計データの領域を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には図２の外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるピッチの情報に基づいて、中央演算処理制御装置１０１の命令に従って、設計データの領域の全面に設計データに重なるように基礎図形を間隔を置いて配置する機能が含まれる。さらに、この機能には配置された基礎図形を図２２の記憶部１ａに格納する機能が含まれる。
【０３１６】
図２２の形成部１ｄは、記憶部１ａに格納された設計データに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能を有している。さらに、この機能には外部入力制御装置１０５や、外部データ入出力制御装置１０６や、通信入出力制御装置１０７等から与えられるオフセットの情報に基づいて、中央演算処理制御装置１０１の命令に従って、オフセット設計データを形成する機能が含まれる。さらに、この機能には形成されたオフセット設計データを図２２の記憶部１ａに格納する機能が含まれる。
【０３１７】
図２２の除去部１ｅは、記憶部１ａに格納された配置部１ｃで配置された基礎図形と、形成部１ｃで形成されたオフセット設計データとに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、オフセット設計データと基礎図形との接触や、重なりの有無を判断し、基礎図形を除去対象となる除去対象基礎図形と識別する機能を有している。さらに、この機能には、除去対象基礎図形を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には、基礎図形のうち、オフセット設計データと重なる領域、その他の領域を識別するフラグを記憶部１ａに格納する機能が含まれる。さらに、この機能には、記憶部１ａに格納された除去対象基礎図形を除去する機能が含まれる。
【０３１８】
図２２の消去部１ｇは、記憶部１ａに格納された除去部１ｅで除去された基礎図形に基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計規則を継続して違反する箇所の有無を判断し、設計規則を継続して違反する点を識別する機能を有している。さらに、この機能には、設計規則を継続して違反する点を図２２の記憶部１ａに格納する機能が含まれる。さらに、この機能には、設計規則を継続して違反する箇所を違反が解消されるように、例えば設計規則を継続して違反する点の近傍の基礎図形の一部を消去する機能が含まれる。この機能は、消去される基礎図形の一部を記憶部１ａから消去する機能を意味する。なお、この機能は、基礎図形の一部を消去する際に、設計データとの距離の遠近などを条件として、離れた一方を消去する機能が含まれていても良い。さらに、この機能には、基礎図形の一部を消去する際に、図２の通信入出力制御装置１０７や、外部入力制御装置１０５や、外部データ入出力制御装置１０６等を介して消去優先順位を予め図２２の記憶部１ａに格納することにより、記憶部１ａに格納された消去優先順位にしたがって、基礎図形の一部を消去する機能が含まれていても良い。
【０３１９】
図２２の出力部１ｈは、記憶部１ａに格納された設計データと、残存する基礎図形とに基づいて、例えば図２の中央演算処理制御装置１０１の命令に従って、設計データと、残存する基礎図形とを合成してダミーパターンを発生させたマスクデータを出力する機能を有している。マスクデータの出力先は、図２２の記憶部１ａで有っても良いし、図２の外部データ入出力制御装置１０６を介して光ディスク２００等で有っても良いし、通信入出力制御装置１０７を介して通信網１５０に接続される他のコンピューター等で有っても構わない。この機能には、出力先を自由に選択できる機能も含まれる。さらに、この機能には、マスクデータを出力する前に図２２の記憶部１ａに格納された形成部１ｄで形成されたオフセット設計データを予め排除する機能が含まれる。オフセット設計データが記憶部１ａから排除されることにより、記憶部１ａにおいて設計データと、残存する基礎図形とが合成されるという機能が達成される場合も含まれる。
【０３２０】
このように、図２２のダミーパターン発生装置１は、例えば図２のダミーパターン発生装置１００のハードウェアによって実現される機能を有することで、短手番で効率よく設計データに基づいてダミーパターンを発生させて、設計データとダミーパターンを合成したマスクデータを出力することができる。
【０３２１】
図２７Ａ〜図２７Ｃは、第４の実施の形態を説明する図であり、マスクデータが出力されるまでの過程を図形で例示したものである。なお、図２７Ａは、第３の実施の形態で説明した図２０Ｄの領域Ｚを拡大したものである。
【０３２２】
第３の実施の形態でも説明したように、図２２の除去部１ｅが、除去対象基礎図形５４ａ、５４ｂ、５４ｃ、および、５４ｄを除去した後には、領域Ｚには設計規則を違反する箇所が残存する。
【０３２３】
そこで、設計規則を違反する箇所が残存しないようにする手段を有する装置を以下に説明する。
【０３２４】
まず、図２２の消去部１ｇは、残存した基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄに点のみで接触し、設計規則を継続して違反する箇所の有無を判断する。図２７Ａと同様に領域Ｚが拡大されている図２７Ｂに示されるように、便宜上その箇所を点５８ａと呼ぶ。そして、同様な箇所の総称を点５８と呼ぶ。そして、図２２の消去部１ｇは、図２７Ｃに示されるように点のみで接触している設計規則を継続して違反する箇所である点５８ａを設計規則の違反が解消されるように、例えば基礎図形５２ｂを消去する。
【０３２５】
このように、図形同士が設計規則を違反しながら、点と点が接触し、または、辺と辺が接触する図形の組み合わせを基礎とする基礎図形を用いて、基礎図形の配置と、オフセット設計データの形成と、基礎図形の除去と、設計規則を継続して違反する基礎図形を消去することによって、設計データの偏在を抑制する均一化が保たれた設計規則を違反しないマスクデータを出力することが可能となる。
【０３２６】
すなわち、図形同士が設計規則を違反していても、最終的に残存した基礎図形の図形同士が設計規則を遵守することにより、歩留り低下の要因となるパターンの発生を防止することが出来る。さらに、繰り返して設計データの余剰な領域にダミーパターンを配置する必要性もなくなることで、短手番でマスクデータを出力することができる。またさらに、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することで、製造しやすいパターンを発生させることができる。
【０３２７】
なお、基礎図形５２ｂ、および、５２ｃの組み合わせについて、基礎図形５２ｂを消去することを例示したが、一方の５２ｃが消去されるように予め設定しても構わない。また、設計データ５１との距離の遠近などを用いて離れた一方を消去するように予め設定しても構わない。またさらに、基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄに消去する優先順位である消去優先順位を予め設定しておき、設定に従って消去するようにしても構わない。適宜、設計者が選択して採用することができる。
【０３２８】
また、設計規則の違反は、点と点の接触や、辺と辺の接触に限られず、他の実施例に例示された図形同士が設計規則を違反する基礎図形を適宜採用することで、点と点が離間するもので有っても良いし、点と辺が接触するものであっても良いし、辺と辺が交差するものであっても構わない。
【０３２９】
図２８は、図２２の第４の実施の形態のダミーパターン発生装置１の処理を示すフローチャートである。
【０３３０】
［ステップＳ４１］  設計データ５１と、基礎図形５２の情報とが図２２の記憶部１ａに読み込まれる。その後、ステップＳ４２に遷移する。
【０３３１】
［ステップＳ４２］  図２２の生成部１ｂは、記憶部１ａに読み込まれた基礎図形５２の情報に基づいて基礎図形５２を生成する。次いで、生成された基礎図形５２を記憶部１ａに格納する。その後、ステップＳ４３に遷移する。
【０３３２】
［ステップＳ４３］  図２２の配置部１ｃは、記憶部１ａに読み込まれた設計データ５１に基づいて、ダミーパターンを発生させる設計データ５１の領域を計算する。次いで、設計データ５１の領域の全面に記憶部１ａに格納された基礎図形５２を設定されたピッチの情報で設計データ５１に重なるように間隔を置いて配置する。次いで、全面に配置された基礎図形５２を記憶部１ａに格納する。その後、ステップＳ４４に遷移する。
【０３３３】
［ステップＳ４４］  図２２の形成部１ｄは、記憶部１ａに読み込まれた設計データ５１に基づいて、オフセット設計データ５３を設定されたオフセットの情報で形成する。次いで、形成されたオフセット設計データ５３を記憶部１ａに格納する。その後、ステップＳ４５に遷移する。
【０３３４】
［ステップＳ４５］  図２２の除去部１ｅは、オフセット設計データ５３と個々の基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄとの接触や、重なりの有無を判断する。接触や、重なりが存在する場合（ステップＳ４５の「はい」）、記憶部１ａに接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄの情報を格納した後、ステップＳ４６に遷移する。接触や、重なりが存在しない場合（ステップＳ４５の「いいえ」）、ステップＳ４７に遷移する。
【０３３５】
［ステップＳ４６］  図２２の除去部１ｅは、記憶部１ａに格納された接触や、重なりが存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、および、５２ｄを記憶部１ａから除去する。その後、ステップＳ４５に戻り、ステップＳ４５において、再度、接触や、重なりの有無を判断し、接触や、重なりが存在する場合には、ステップＳ４５、Ｓ４６の処理を接触や、重なりが存在しなくなるまで繰り返し処理する。
【０３３６】
［ステップＳ４７］  図２２の消去部１ｇは、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反する箇所の有無を判断する。設計規則を継続して違反する箇所が存在する場合（ステップＳ４７の「はい」）、設計規則を継続して違反する箇所が存在する個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報である点５８を記憶部１ａに格納した後、ステップＳ４８に遷移する。設計規則を継続して違反する箇所が存在しない場合（ステップＳ４７の「いいえ」）、ステップＳ４９に遷移する。
【０３３７】
［ステップＳ４８］  図２２の消去部１ｇは、記憶部１ａに格納された設計規則を継続して違反する箇所の個々の基礎図形５２ａ、５２ｂ、５２ｃ、または、５２ｄの情報である点５８に基づいて、設計規則を継続して違反する箇所を違反が解消されるように予め設定された条件で基礎図形５２の一部を消去する。予め設定された条件とは、例えば、設計データ５１との遠近で離れた方を消去する、という条件であっても良いし、消去する優先順位に従って消去する、という条件で有っても良い。その後、ステップＳ４７に戻り、ステップＳ４７において、再度、記憶部１ａに格納された残存する基礎図形５２について、設計規則を継続して違反する箇所の有無を判断し、ステップＳ４７、Ｓ４８の処理を設計規則を継続して違反する箇所が存在しなくなるまで繰り返し処理する。
【０３３８】
［ステップＳ７］  図２２の出力部１ｈは、記憶部１ａからオフセット設計データ５３を排除して、終了する。また、この処理を設計データ５１と、ステップＳ４５、および、Ｓ４６と、ステップＳ４７、および、Ｓ４８とを繰り返し処理した後に残存する基礎図形５２とを記憶部１ａに出力して、終了する処理に置き換えることもできる。
【０３３９】
以上に述べたように、図２２のダミーパターン発生装置１によれば、基礎図形を生成し、設計データに基づいて基礎図形を設計データの全面に配置し、設計データに基づいてオフセット設計データを形成し、オフセット設計データに基づいて基礎図形との接触や、重なりの有無を判断することで基礎図形を除去し、さらに、基礎図形の一部を消去することで、設計データの余剰な領域に基礎図形を残存させることができ、設計データと基礎図形とを合成することで、設計規則を遵守しつつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。さらに、基礎図形の一部を除去する条件を適宜選択、調整することにより、同様に設計規則を遵守しつつ、設計データの偏在を抑制する均一化が保たれたマスクデータを出力することができる。
【０３４０】
以上で説明したそれぞれの実施の形態では、基礎図形や、隣接図形や、付加図形が、設計データの領域に多数配置される。ここで、設計データは、図形の数と、図形の頂点の数に比例してデータ量が増えることが一般的に知られている。設計データのデータ量の増大は、増大すればするほど、マスク製作のための外部サーバーコンピューターにマスクデータを転送する際などに非常に効率を悪化させる要因となる。
【０３４１】
そこで、最終的な図形の数と、図形データの頂点のデータ情報を減らすために、図形同士が接触したり、重なっている部分が存在した場合には、すなわち、点と辺が接触している部分や、辺と辺が接触している部分や、辺と辺が交差して重なっている部分等は、同一の図形で、不必要な頂点を置換して減らす事により、設計データのデータ量を減らす事ができる。これを、マージ処理と言う。すなわち、マージ処理を用いて設計データのデータ量を小さくし、後の作業に有益なマスクデータを作成することができる。
【０３４２】
＜第５の実施の形態＞
図２９は、第５の実施の形態を説明する図である。具体的には、ダミーパターン発生装置によって設計データにダミーパターンが合成されたマスクデータを用いて作製されたマスクを利用して製造される半導体装置を例示する。
【０３４３】
半導体装置７０には、図２９に示されるように、ＭＯＳトランジスタ等が形成されている。例えば、シリコン基板等の半導体基板７１が素子分離膜７１ａ、７１ｘにより複数の素子分離領域に画定されている。そして、半導体基板７１上にゲート絶縁膜７２ａ及びゲート電極７２ｂ、７２ｘが積層されている。ゲート絶縁膜７２ａ及びゲート電極７２ｂ、７２ｘの側方にはサイドウォール絶縁膜７２ｃが形成されている。半導体基板７１の表面に素子分離膜７１ａ、７１ｘが無い部分には、平面視でゲート絶縁膜７２ａ及びゲート電極７２ｂ、７２ｘを間に挟むようにして、ソース・ドレイン拡散層７２ｄが形成されている。ソース・ドレイン拡散層７２ｄは、一例としてＬＤＤ（Lightly doped drain）を含むものが例示されている。
【０３４４】
更に、例えばシリコン窒化膜７３ａ及びシリコン酸化膜７３ｂが全面に積層され、シリコン窒化膜７３ａ及びシリコン酸化膜７３ｂにソース・ドレイン拡散層７２ｄまで達するコンタクトホール７４が形成されている。このコンタクトホール７４の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。また、このコンタクトホール７４の側面及び底面に倣うようにして、例えばグルーレイヤ７４ａ（例えばＴｉＮ膜）が形成され、その内部に金属層７４ｂ（例えばタングステン膜）が埋め込まれている。
【０３４５】
更に、例えばシリコン窒化膜７５ａ及びシリコン酸化膜７５ｂが全面に積層され、シリコン窒化膜７５ａ及びシリコン酸化膜７５ｂにグルーレイヤ７４ａ及び金属層７４ｂまで達する溝７６が形成されている。同様にして、溝７６ｘも形成されている。この溝７６、７６ｘの側面及び底面に倣うようにして、例えばバリアメタル膜７６ａ（例えばＴａ膜）が形成され、その内部に金属層７６ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【０３４６】
更に、例えばシリコン窒化膜７７ａ及びシリコン酸化膜７７ｂが全面に積層され、シリコン窒化膜７７ａ及びシリコン酸化膜７７ｂに下層の配線、ここでは金属層７６ｂまで達するコンタクトホール７８が形成されている。このコンタクトホール７８の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。
【０３４７】
更に、例えばシリコン窒化膜７９ａ及びシリコン酸化膜７９ｂが全面に積層され、シリコン窒化膜７９ａ及びシリコン酸化膜７９ｂに形成されたコンタクトホール７８に繋がる溝８０がシリコン窒化膜７９ａ及びシリコン酸化膜７９ｂに形成されている。同様にして、溝８０ｘも形成されている。これらのコンタクトホール７８及び溝８０、８０ｘの側面及び底面に倣うようにして、例えばバリアメタル膜８０ａ（例えばＴａ膜）が形成され、その内部に金属層８０ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【０３４８】
更に、例えばシリコン窒化膜８１ａ及びシリコン酸化膜８１ｂが全面に積層され、シリコン窒化膜８１ａ及びシリコン酸化膜８１ｂに下層の配線、ここでは金属層８０ｂまで達するコンタクトホール８２が形成されている。このコンタクトホール８２の直径は、例えば０．０８μｍ〜０．１２μｍ程度である。
【０３４９】
更に、例えばシリコン窒化膜８３ａ及びシリコン酸化膜８３ｂが全面に積層され、シリコン窒化膜８３ａ及びシリコン酸化膜８３ｂに形成されたコンタクトホール８２に繋がる溝８４がシリコン窒化膜８３ａ及びシリコン酸化膜８３ｂに形成されている。同様にして、溝８４ｘも形成されている。これらのコンタクトホール８２及び溝８４、８４ｘの側面及び底面に倣うようにして、例えばバリアメタル膜８４ａ（例えばＴａ膜）が形成され、その内部に金属層８４ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【０３５０】
更に、例えばシリコン窒化膜８５ａ及びシリコン酸化膜８５ｂが全面に積層され、シリコン窒化膜８５ａ及びシリコン酸化膜８５ｂに下層の配線、ここでは金属層８４ｂまで達するコンタクトホール８６が形成されている。このコンタクトホール８６の直径は、例えば０．３０μｍ〜０．５０μｍ程度である。
【０３５１】
更に、例えばシリコン窒化膜８７ａ及びシリコン酸化膜８７ｂが全面に積層され、シリコン窒化膜８７ａ及びシリコン酸化膜８７ｂに形成されたコンタクトホール８６に繋がる溝８８がシリコン窒化膜８７ａ及びシリコン酸化膜８７ｂに形成されている。同様にして、溝８８ｘも形成されている。これらのコンタクトホール８６及び溝８８、８８ｘの側面及び底面に倣うようにして、例えばバリアメタル膜８８ａ（例えばＴａ膜）が形成され、その内部に金属層８８ｂ（例えばＣｕ）が埋め込まれて配線が形成されている。
【０３５２】
更に、例えばシリコン窒化膜８９ａ及びシリコン酸化膜８９ｂが全面に積層され、シリコン窒化膜８９ａ及びシリコン酸化膜８９ｂに金属層８８ｂまで達するコンタクトホール９０が形成されている。このコンタクトホールの直径は、例えば０．３８μｍ〜０．６２μｍ程度である。また、このコンタクトホールの側面及び底面に倣うようにして、例えばグルーレイヤ９０ａ（例えばＴｉＮ膜）が形成され、その内部に金属層９０ｂ（例えばタングステン膜）が埋め込まれている。
【０３５３】
更に、例えばシリコン酸化膜８９ｂの表面の一部と、グルーレイヤ９０ａと、金属層９０ｂを覆うようにしてバリアメタル膜９１ａが形成され、このバリアメタル膜９１ａ上に金属層９１ｂ（例えばＡｌ又はＡｌ合金膜）及びバリアメタル膜９１ｃが積層され、配線が形成されている。更に、例えばバリアメタル膜９１ａ、金属層９１ｂ及びバリアメタル膜９１ｃを覆うようにしてシリコン酸化膜９２ａが全面に形成され、例えばシリコン窒化膜９２ｂがシリコン酸化膜９２ａ上に被覆膜として形成されている。更に、例えば下層の配線、ここでは金属層９１ｂまで達する開口９２ｏがバリアメタル膜９１ｃ、シリコン酸化膜９２ａ及びシリコン窒化膜９２ｂに形成されている。開口９２ｏは、外部との電気的な信号をやり取りするためのパッドにおける電気的な接続の機能を確保するものである。
【０３５４】
なお、上記の実施の形態では、半導体装置７０が提示され、半導体装置の製造工程を説明した。半導体装置には必要に応じて各層にパターンが形成されているが、半導体装置７０の素子分離膜７１ａ、７１ｘ、ゲート電極７２ｂ、７２ｘ、コンタクトホール７４、７８、８２、８６、９０、溝７６、７６ｘ、８０、８０ｘ、８４、８４ｘ、８８、８８ｘ、バリアメタル膜９１ａ、９１ｃ、金属層９１ｂは、図示はしていないがパターンが形成されたマスクであるレチクル等を利用して、図示していないレジスト膜等に露光を行い、現像処理によってレチクル上のパターンをレジスト膜等に転写し、パターンが転写されたレジスト膜等をマスクとして半導体基板や、導電膜、絶縁膜に最終的に所望のパターンを形成することによって加工され、半導体装置７０が最終的に製造されている。
【０３５５】
ここで、素子分離膜７１ａ、７１ｘ、ゲート電極７２ｂ、７２ｘ、溝７６、７６ｘ、８０、８０ｘ、８４、８４ｘ、８８、８８ｘを形成するためのレチクル等には、前述した実施の形態のマスクデータが含まれたものを例示している。すなわち、素子分離膜７１ａ、ゲート電極７２ｂ、溝７６、８０、８４、８８は、前述した実施の形態の設計データに相当する。他方、素子分離膜７１ｘ、ゲート電極７２ｘ、溝７６ｘ、８０ｘ、８４ｘ、８８ｘは、前述した実施の形態のダミーパターンに相当する。
【０３５６】
例えば、半導体基板７１に形成された凹部に素子分離膜７１ａ、７１ｘが埋め込まれた後に、表面の余剰な素子分離膜を除去するためにＣＭＰ（Chemical Mechanical Polishing）技術が採用される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３５７】
また例えば、ゲート電極７２ｂ、７２ｘが形成された後に、シリコン窒化膜７３ａ、シリコン窒化膜７３ｂが積層されると、表面にはゲート電極７２ｂ、７２ｘの凹凸に応じた段差が生じる。後にレジスト膜にマスクデータを含むマスク上のパターンを露光で転写してコンタクトホール７４のレジスト膜によるマスクを形成する際に、加工線幅が微細であれば凹凸による段差は焦点深度マージンを低下させ、解像不良を起こす原因となる。これを回避するために、ＣＭＰ技術による平坦化プロセスが処理される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３５８】
さらにまた例えば、シリコン窒化膜７５ａ、シリコン酸化膜７５ｂに同様にしてレジスト膜によるマスクを利用して溝７６、７６ｘを形成し、バリアメタル膜７６ａ、金属層７６ｂが埋め込まれた後、表面の余剰なバリアメタル膜７６ａ、金属層７６ｂを除去する際にＣＭＰ技術が採用される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３５９】
さらにまた例えば、シリコン窒化膜７９ａ、シリコン酸化膜７９ｂに同様にしてレジスト膜によるマスクを利用して溝８０、８０ｘを形成し、バリアメタル膜８０ａ、金属層８０ｂが埋め込まれた後、表面の余剰なバリアメタル膜８０ａ、金属層８０ｂを除去する際にＣＭＰ技術が採用される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３６０】
さらにまた例えば、シリコン窒化膜８３ａ、シリコン酸化膜８３ｂに同様にしてレジスト膜によるマスクを利用して溝８４、８４ｘを形成し、バリアメタル膜８４ａ、金属層８４ｂが埋め込まれた後、表面の余剰なバリアメタル膜８４ａ、金属層８４ｂを除去する際にＣＭＰ技術が採用される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３６１】
さらにまた例えば、シリコン窒化膜８７ａ、シリコン酸化膜８７ｂに同様にしてレジスト膜によるマスクを利用して溝８８、８８ｘを形成し、バリアメタル膜８８ａ、金属層８８ｂが埋め込まれた後、表面の余剰なバリアメタル膜８８ａ、金属層８８ｂを除去する際にＣＭＰ技術が採用される場合には、設計データだけではなく設計データの偏在が好適に抑制されたダミーパターンが存在することで、平坦化における製造のしやすさが格段に向上する。
【０３６２】
このように、実施の形態にて説明した設計データにダミーパターンが合成されたマスクデータを含むマスクを半導体装置の製造工程に用いることで、設計規則を違反することのないマスクを用いることができ、これにより半導体装置の製造工程においてマスク起因の欠陥を発生することが抑制できるため、歩留り低下の無い半導体装置を得ることが可能となる。さらに、実施の形態にて説明した設計データにダミーパターンが合成されたマスクデータを含むマスクを半導体装置の製造工程に用いることで、設計データの偏在が好適に抑制されるため、半導体装置の製造工程においてより製造が容易となる。
【０３６３】
以上、本発明のダミーパターン発生装置、ダミーパターン発生方法、ダミーパターン発生プログラム、半導体装置の製造方法を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成に置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【０３６４】
また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであっても良い。
【０３６５】
なお、上記の処理機能は、コンピューターによって実現することができる。その場合、検証装置１、１００が有する機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピューターで実行することにより、上記処理機能がコンピューター上で実現される。処理内容を記述したプログラムは、コンピューターで読み取り可能な記録媒体に記録しておくことができる。コンピューターで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等が挙げられる。磁気記憶装置には、ハードディスクドライブ、フレキシブルディスク（ＦＤ）、磁気テープ等が挙げられる。光ディスクには、ＤＶＤ，ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷ等が挙げられる。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等が挙げられる。
【０３６６】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ，ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピューターの記憶装置に格納しておき、通信網を介して、サーバコンピューターから他のコンピューターにそのプログラムを転送することもできる。
【０３６７】
プログラムを実行するコンピューターは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピューターから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピューターは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピューターは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピューターは、通信網を介して接続されたサーバコンピューターからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【０３６８】
また、上記の処理機能の少なくとも一部を、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。
【０３６９】
以上の実施の形態に関し、さらに以下の付記を開示する。
【０３７０】
（付記１）
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【０３７１】
（付記２）
前記基礎図形を生成する際に、前記基礎図形に隣接する隣接図形を生成し、
前記基礎図形を配置する際に、前記設計データの領域の全面に前記ピッチの情報に基づいて少なくとも一方向において前記基礎図形と連続するように前記隣接図形を配置し、
前記基礎図形を除去する際に、前記設計データを拡張させた領域に接触する、または、重なる前記隣接図形を除去して前記設計データの余剰な領域に前記隣接図形を残存し、前記基礎図形と前記隣接図形が所定の条件を充足した場合に、前記隣接図形をさらに除去する、
ことを特徴とする付記１に記載のダミーパターンの発生方法。
【０３７２】
（付記３）
前記所定の条件は、前記基礎図形と前記隣接図形が連続する数によって決定されることを特徴とする付記２に記載のダミーパターンの発生方法。
【０３７３】
（付記４）
前記隣接図形をさらに除去する際に、前記隣接図形が２以上存在する場合において、前記所定の条件を充足するように少なくとも１つを除去することを特徴とする付記２または付記３に記載のダミーパターンの発生方法。
【０３７４】
（付記５）
前記隣接図形の前記一方向における第１の辺の長さが、前記基礎図形の前記一方向における第２の辺の長さよりも長いことを特徴とする付記２ないし付記４のいずれか１項に記載のダミーパターンの発生方法。
【０３７５】
（付記６）
前記第１の辺の長さが、前記第２の辺の長さの２倍であることを特徴とする付記２ないし付記５のいずれか１項に記載のダミーパターンの発生方法。
【０３７６】
（付記７）
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所に前記付加図形を追加し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【０３７７】
（付記８）
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形と前記付加図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を遵守する箇所の前記付加図形を消去し、前記設計規則を継続して違反する箇所に前記付加図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【０３７８】
（付記９）
設計データの余剰な領域に配置されるダミーパターンの発生方法において、
コンピューターが、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所の前記基礎図形の一部を消去し、前記設計規則を遵守する箇所の前記基礎図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
ことを特徴とするダミーパターンの発生方法。
【０３７９】
（付記１０）
前記基礎図形の一部を消去する際に、前記設計データと前記基礎図形との距離が遠い前記基礎図形の一部を優先的に消去することを特徴とする付記９に記載のダミーパターンの発生方法。
【０３８０】
（付記１１）
前記基礎図形の一部を消去する際に、予め定められた前記基礎図形の消去の優先順位となる消去優先順位にしたがって、前記基礎図形の一部を消去することを特徴とする付記９に記載のダミーパターンの発生方法。
【０３８１】
（付記１２）
設計データの余剰な領域に配置されるダミーパターンの発生装置において、
図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成する生成部と、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置する配置部と、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成する形成部と、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存させる除去部と、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する出力部と、
を有することを特徴とするダミーパターンの発生装置。
【０３８２】
（付記１３）
設計データの余剰な領域に配置されるダミーパターンの発生装置において、
図形同士が設計規則を違反しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成する生成部と、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置する配置部と、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成する形成部と、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存させる除去部と、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所に前記付加図形を追加する追加部と、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する出力部と、
を有することを特徴とするダミーパターンの発生装置。
【０３８３】
（付記１４）
設計データの余剰な領域に配置されるダミーパターンの発生装置において、
図形同士が設計規則を違反しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成する生成部と、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形と前記付加図形を配置する配置部と、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成する形成部と、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存させる除去部と、
残存した前記基礎図形のうち前記設計規則を遵守する箇所の前記付加図形を消去し、前記設計規則を継続して違反する箇所に前記付加図形を残留させる消去部と、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成して出力する出力部と、
を有することを特徴とするダミーパターンの発生装置。
【０３８４】
（付記１５）
設計データの余剰な領域に配置されるダミーパターンの発生装置において、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成する生成部と、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置する配置部と、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成する形成部と、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存させる消去部と、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所の前記基礎図形の一部を消去し、前記設計規則を遵守する箇所の前記基礎図形を残留させる消去部と、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する出力部と、
を有することを特徴とするダミーパターンの発生装置。
【０３８５】
（付記１６）
設計データの余剰な領域に配置されるダミーパターンの発生プログラムにおいて、
コンピューターに、
図形同士が設計規則を遵守しながら、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
処理を実行させることを特徴とするダミーパターンの発生プログラム。
【０３８６】
（付記１７）
設計データの余剰な領域に配置されるダミーパターンの発生プログラムにおいて、
コンピューターに、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所に前記付加図形を追加し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
処理を実行させることを特徴とするダミーパターンの発生プログラム。
【０３８７】
（付記１８）
設計データの余剰な領域に配置されるダミーパターンの発生プログラムにおいて、
コンピューターに、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、かつ、前記設計規則を違反する箇所を内包して前記基礎図形に重なる付加図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形と前記付加図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を遵守する箇所の前記付加図形を消去し、前記設計規則を継続して違反する箇所に前記付加図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形と前記付加図形とを合成してマスクデータを出力する、
処理を実行させることを特徴とするダミーパターンの発生プログラム。
【０３８８】
（付記１９）
設計データの余剰な領域に配置されるダミーパターンの発生プログラムにおいて、
コンピューターに、
図形同士が設計規則を違反しながら、点と点が離間し、または、点と点が接触し、または、点と辺が接触し、または、辺と辺が接触し、或いは、辺と辺が交差して重なり合う２以上の図形の組み合わせを基礎とする基礎図形を生成し、
前記設計データの領域の全面にピッチの情報に基づいて間隔を置いて前記基礎図形を配置し、
前記設計データをオフセットの情報に基づいて拡張させたオフセット設計データを形成し、
前記オフセット設計データに接触する、または、重なる前記基礎図形を除去して前記設計データの余剰な領域に前記基礎図形を残存し、
残存した前記基礎図形のうち前記設計規則を継続して違反する箇所の前記基礎図形の一部を消去し、前記設計規則を遵守する箇所の前記基礎図形を残留し、
前記設計データと、ダミーパターンとして残存した前記基礎図形を合成してマスクデータを出力する、
処理を実行させることを特徴とするダミーパターンの発生プログラム。
【０３８９】
（付記２０）
付記１ないし付記１１に記載のダミーパターンの発生方法により出力されたマスクデータを含むマスクを利用して、
半導体ウェーハ上に前記マスクの第１のパターンを第１の膜に第２のパターンとして転写し、
前記第１の膜に転写された第２のパターンにより前記半導体ウェーハ上に第３のパターンを転写して加工を行う、
ことを特徴とする半導体装置の製造方法。
【０３９０】
（付記２１）
前記第１の膜はレジストであり、
前記第３のパターンは、半導体基板、絶縁膜、または、導電膜のいずれかに転写される、
ことを特徴とする付記２０に記載の半導体装置の製造方法。
【符号の説明】
【０３９１】
１  ダミーパターン発生装置
１ａ  記憶部
１ｂ  生成部
１ｃ  配置部
１ｄ  形成部
１ｅ  除去部
１ｆ  追加部
１ｇ  消去部
１ｈ  出力部
１１、１１ａ〜１１ｄ、３１、３１ａ、５１、５１ａ〜５１ｄ  設計データ
１２、１２ａ〜１２ｈ、２１、２１ａ〜２１ｆ、２２、２２ａ〜２２ｅ、２３、２３ａ、２３ｂ、２４、２４ａ〜２４ｃ、２５、２５ａ〜２５ｅ、２６、２６ａ〜２５ｄ、２７、２７ａ〜２７ｃ、２８、２８ａ〜２８ｃ、２９、２９ａ〜２９ｄ、３２、３２ａ〜３２ｄ、４１、４１ａ〜４１ｃ、４５、４５ａ〜４５ｅ、５２、５２ａ〜５２ｄ、６１、６１ａ〜６１ｄ、６３、６３ａ〜６３ｄ  基礎図形
１３、１３ａ〜１３ｄ、３４、３４ａ、５３、５３ａ〜５３ｄ  オフセット設計データ
１４、１４ａ〜１４ｈ、３５、３５ａ〜３５ｄ、４３、４３ａ〜４３ｃ、４７、４７ａ〜４７ｅ、５４、５４ａ〜５４ｄ  除去対象基礎図形
１５、１６、１７、３６、３８、Ｚ  領域
２３ｋ、２３ｍ、２３ｎ、２３ｐ、２４ｋ、２４ｍ、２４ｎ、２４ｐ、２５ｋ、２５ｍ、２５ｎ、２５ｐ、２６ｋ、２６ｍ、２６ｎ、２６ｐ、２７ｋ、２７ｍ、２７ｎ、２７ｐ、２８ｋ、２８ｍ、２８ｎ、２８ｐ、２９ｋ、２９ｍ、２９ｎ、２９ｐ、５６ｋ、５６ｍ、５６ｎ、５６ｐ、６１ｋ、６１ｍ、６１ｎ、６１ｐ〜６１ｒ、６２ｋ、６２ｍ、６２ｎ、６２ｐ、６３ｋ、６３ｍ、６３ｎ、６３ｐ〜６３ｓ、６４ｋ、６４ｍ、６４ｎ、６４ｐ  長さ
２７ｘ、２８ｘ、２９ｘ  基礎図形とはならない四角形
３３、３３ａ、４２、４２ａ、４６、４６ａ、４６ｂ  隣接図形
３７、３７ａ、４４、４４ａ、４８、４８ａ、４８ｂ  除去対象隣接図形
５６、５６ａ、６２、６２ａ、６４、６４ａ  付加図形
５７、５７ａ、５８、５８ａ  点
７０  半導体装置
７１  半導体基板
７１ａ、７１ｘ  素子分離膜
７２ａ  ゲート絶縁膜
７２ｂ、７２ｘ  ゲート電極
７２ｃ  サイドウォール絶縁膜
７２ｄ  ソース・ドレイン拡散層
７３ａ、７５ａ、７７ａ、７９ａ、８１ａ、８３ａ、８５ａ、８７ａ、８９ａ、９２ｂ  シリコン窒化膜
７３ｂ、７５ｂ、７７ｂ、７９ｂ、８１ｂ、８３ｂ、８５ｂ、８７ｂ、８９ｂ、９２ａ  シリコン酸化膜
７４、７８、８２、８６、９０  コンタクトホール
７４ａ、９０ａ  グルーレイヤ
７４ｂ、７６ｂ、８０ｂ、８４ｂ、８８ｂ、９０ｂ、９１ｂ  金属層
７６、７６ｘ、８０、８０ｘ、８４、８４ｘ、８８、８８ｘ  溝
７６ａ、８０ａ、８４ａ、８８ａ、９１ａ、９１ｃ  バリアメタル膜
９２ｏ  開口
１００  ダミーパターン発生装置
１０１  中央演算処理制御装置
１０２  記憶装置
１０３  データ保持装置
１０４  画像処理装置
１０４ａ  モニタ
１０５  外部入力制御装置
１０５ａ  キーボード
１０５ｂ  マウス
１０６  外部データ入出力制御装置
１０７  通信入出力制御装置
１０８  バス
１５０  通信網
２００  光ディスク
Ａ〜Ｍ、Ｏ〜Ｙ、ＡＡ〜ＡＩ  位置
ＢＡ〜ＢＢ  部分
ＣＡ、ＣＢ  部分
Ｓ１〜Ｓ７、Ｓ１１〜Ｓ１９、Ｓ２１〜Ｓ２９、Ｓ３１〜Ｓ３９、Ｓ４１〜Ｓ４９  ステップ
【図１】
0006712903.tif 000002
【図２】
0006712903.tif 000003
【図３Ａ】
0006712903.tif 000004
【図３Ｂ】
0006712903.tif 000005
【図３Ｃ】
0006712903.tif 000006
【図３Ｄ】
0006712903.tif 000007
【図３Ｅ】
0006712903.tif 000008
【図４】
0006712903.tif 000009
【図５Ａ】
0006712903.tif 000010
【図５Ｂ】
0006712903.tif 000011
【図６Ａ】
0006712903.tif 000012
【図６Ｂ】
0006712903.tif 000013
【図７Ａ】
0006712903.tif 000014
【図７Ｂ】
0006712903.tif 000015
【図８Ａ】
0006712903.tif 000016
【図８Ｂ】
0006712903.tif 000017
【図９Ａ】
0006712903.tif 000018
【図９Ｂ】
0006712903.tif 000019
【図１０Ａ】
0006712903.tif 000020
【図１０Ｂ】
0006712903.tif 000021
【図１１Ａ】
0006712903.tif 000022
【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８】
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【図２９】
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