(57)【特許請求の範囲】
【請求項１】
行及び列の二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するとともに、同一の信号読み出し線に接続される画素ペアの共有の斜め方向が、隣接する行方向の画素ペア間で互い違いとなる構造を有し、前記二次元アレイ状に配置された光電変換部は、ベイヤー配列のカラーフィルタを配置して画素アレイを形成するよう構成され、通常駆動時よりも高いフレーム周波数となる所定の高フレームレート駆動時に、当該画素ペアのうち緑色画素ペアの画素信号を加算して同時読み出し可能となるよう、読み出し信号線が配置されている撮像素子の駆動制御回路であって、
前記通常駆動時と前記所定の高フレームレート駆動時とでアナログ・デジタル変換周期を共通にして駆動制御し、前記べイヤー配列のＲ色画素、Ｇ色画素及びＢ色画素を読み出すための３回のアナログ・デジタル変換周期にて、隣り合う読み出し行の一方は一対のＧ色画素の画素加算、Ｂ色画素、及びＲ色画素の順で読み出し、他方はＢ色画素、Ｒ色画素、及びＧ色画素加算の順で読み出すか、或いは隣り合う読み出し行の一方は一対のＧ色画素の画素加算、Ｒ色画素、及びＢ色画素の順で読み出し、他方はＲ色画素、Ｂ色画素、及びＧ色画素加算の順で読み出すタイミング信号を発生することを特徴とする、撮像素子の駆動制御回路。
【請求項２】
行及び列の二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するとともに、同一の信号読み出し線に接続される画素ペアの共有の斜め方向が、隣接する行方向の画素ペア間で互い違いとなる構造を有し、前記二次元アレイ状に配置された光電変換部は、ベイヤー配列のカラーフィルタを配置して画素アレイを形成するよう構成され、通常駆動時よりも低い雑音レベルとなる所定の低雑音駆動時に、当該画素ペアのうち緑色画素ペアの画素信号を加算して同時読み出し可能となるよう、読み出し信号線が配置され、且つ該読み出し信号線が当該１つの電圧変換部におけるリセットレベルの信号を読み出しデジタル相関二重サンプリングを利用可能に構成されている撮像素子の駆動制御回路であって、
前記通常駆動時と前記所定の低雑音駆動時とでアナログ・デジタル変換周期を共通にして駆動制御し、前記べイヤー配列のＲ色画素、Ｇ色画素及びＢ色画素を読み出す際に、Ｇ色画素のみＧ色画素ペアを画素加算して読み出し、且つ当該画素加算して読み出すＧ色画素のみにデジタル相関二重サンプリングを可能とするタイミング信号を発生することを特徴とする、撮像素子の駆動制御回路。
【請求項３】
前記撮像素子は、４画素１組の繰り返し周期を持つ当該画素アレイに対し、前記４画素１組単位で、画素選択するための駆動信号線が３本１組で配設されていることを特徴とする、請求項１又は２に記載の撮像素子の駆動制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子に関し、特に、高解像度、且つ高フレームレートの映像を撮像可能とする撮像素子及びその駆動制御回路に関する。
【背景技術】
【０００２】
映像制作用のカメラや民生用途のカメラにおいては、撮像素子の画素上にカラーフィルタのパターンを形成し、１枚の撮像素子でカラー画像を撮影する単板カラー方式が多く用いられている。この方式では、プリズムによって光を分光し、得られる赤（Ｒ）、緑（Ｇ）及び青（Ｂ）の三色に対してそれぞれ１枚の撮像素子を使用する三板カラー方式に比較して、光学系が簡略化できる。カラーフィルタのパターンは、三色のうちで輝度信号への寄与の高い緑を多く配置することが一般的であり、そのなかでも縦横各２画素の４画素を繰り返し単位とし、斜め方向に緑を２画素（本願明細書中、Ｇ１，Ｇ２と表記）、残りの２画素に赤（Ｒ）と青（Ｂ）をそれぞれ１画素ずつ配置するベイヤー配列が多く用いられている。
【０００３】
また、映像制作においては、再生時よりも高いフレーム周波数での撮影（以下、「高フレームレート撮影」とも称する）が特殊効果として一般的に用いられており、特に映画やドラマの撮影、自然科学に関するコンテンツ撮影、スポーツ撮影において多用されている。近年の撮像素子は、映像信号をデジタル信号に変換するＡＤ変換回路が撮像素子内に設けられており、高フレームレート撮影を目的としてより高速なＡＤ変換回路の開発が行われている。
【０００４】
一方で、画素駆動の工夫による高フレームレート撮影の技法もある。高フレームレート撮影を目的とした従来の画素駆動方式として、例えば、画素信号を間欠的に読み出す方式や、複数画素の信号を足し合わせて同時に読み出す方式がある。これにより、１フレームのスキャン時間を短縮し、高フレームレート撮影を可能にすることができる。特に、複数画素の信号を足し合わせて読み出す方式は、高速動作を実現すると共に、感度の向上も図ることができるため、高フレームレート撮影を目的とする撮像素子において、しばしば用いられてきた。尚、本願明細書中、通常撮影による撮像素子の駆動を「通常駆動」と称し、高フレームレート撮影による撮像素子の駆動を「高フレームレート駆動」と称する。
【０００５】
ここで、ベイヤー配列における同じ分光感度を持つ複数画素の信号を足し合わせて読み出す方式を効率よく用いて、高フレームレート駆動を可能とする構造を有する撮像素子が知られている（例えば、特許文献１参照）。特許文献１における撮像素子は、二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するように構成されている。
【０００６】
ところで、一般的に撮像素子においては、画素部のリセット時にランダムに発生するリセット雑音を抑制するために、フォトダイオードからの電荷転送の前後の信号の差分を検出することにより、両者に共通するリセット雑音を除去する相関二重サンプリング回路（ＣＤＳ回路）を使用しており、このＣＤＳ回路は信号線とＡＤ変換回路の間に設けられている。しかし、相関二重サンプリング回路自身の発生するリセット雑音や、信号処理回路のばらつきに起因する雑音が、依然としてＡＤ変換回路に入力される信号には含まれる。この雑音を除去する技法として、リセット直後のＣＤＳ回路の出力と、電荷転送後のＣＤＳ回路の出力をそれぞれＡＤ変換し減算することにより、さらに雑音を低減するデジタル相関二重サンプリングを実現することも可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−５４２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１に示されるように、二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するように構成する撮像素子が知られている。
【０００９】
しかしながら、特許文献１の技法に基づく撮像素子では、１つの電圧変換部によって共用されるＧ色画素ペア（Ｇ１，Ｇ２色画素）は常に同一方向である。このため、特許文献１の技法に基づく撮像素子を用いて、高フレームレート化させない通常駆動と、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）の信号を足し合わせて読み出す高フレームレート駆動とを両立させるよう構成すると、通常駆動時に比して、高フレームレート駆動時では、Ｇ１，Ｇ２色画素と、Ｒ，Ｂ色画素の読み出し速度の差から発生する列毎の走査速度の差が生じる。このため、特許文献１の技法に基づく撮像素子では、何ら考慮しないと、そのＡＤ変換回路や撮像素子を駆動制御するための駆動制御回路における駆動速度について、通常駆動と比して高フレームレート駆動時には高速化する必要性が生じ、これら各駆動時での切り替え動作を可能とする際の撮像装置の構成が複雑化する。
【００１０】
また、特許文献１の技法に基づく撮像素子では、１つの電圧変換部によって共用されるＧ色画素ペア（Ｇ１，Ｇ２色画素）は常に同一方向であることに起因して、高フレームレート駆動時に、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の解像度が劣化する。
【００１１】
従って、撮像素子を駆動制御するための駆動制御回路の構成として、通常駆動時と高フレームレート駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立を容易とし、且つ高フレームレート駆動時に、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の解像度を向上させる技法が望まれる。
【００１２】
また、より好適には、デジタル相関二重サンプリングを実現する低雑音駆動時の際にも、撮像素子を駆動制御するための駆動制御回路の構成として、通常駆動時と低雑音駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立を容易とする技法が望まれる。
【００１３】
本発明の目的は、上述の問題に鑑みて、高解像度、且つ高フレームレートの映像を撮像可能とする撮像素子及びその駆動制御回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の駆動制御回路は、行及び列の二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するとともに、同一の信号読み出し線に接続される画素ペアの共有の斜め方向が、隣接する行方向の画素ペア間で互い違いとなる構造を有し、前記二次元アレイ状に配置された光電変換部は、ベイヤー配列のカラーフィルタを配置して画素アレイを形成するよう構成され、通常駆動時よりも高いフレーム周波数となる所定の高フレームレート駆動時に、当該画素ペアのうち緑色画素ペアの画素信号を加算して同時読み出し可能となるよう、読み出し信号線が配置されている撮像素子の駆動制御回路であって、前記通常駆動時と前記所定の高フレームレート駆動時とでアナログ・デジタル変換周期を共通にして駆動制御し、前記べイヤー配列のＲ色画素、Ｇ色画素及びＢ色画素を読み出すための３回のアナログ・デジタル変換周期にて、隣り合う読み出し行の一方は一対のＧ色画素の画素加算、Ｂ色画素、及びＲ色画素の順で読み出し、他方はＢ色画素、Ｒ色画素、及びＧ色画素加算の順で読み出すか、或いは隣り合う読み出し行の一方は一対のＧ色画素の画素加算、Ｒ色画素、及びＢ色画素の順で読み出し、他方はＲ色画素、Ｂ色画素、及びＧ色画素加算の順で読み出すタイミング信号を発生することを特徴とする。
【００２０】
また、本発明の駆動制御回路は、行及び列の二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するとともに、同一の信号読み出し線に接続される画素ペアの共有の斜め方向が、隣接する行方向の画素ペア間で互い違いとなる構造を有し、前記二次元アレイ状に配置された光電変換部は、ベイヤー配列のカラーフィルタを配置して画素アレイを形成するよう構成され、通常駆動時よりも低い雑音レベルとなる所定の低雑音駆動時に、当該画素ペアのうち緑色画素ペアの画素信号を加算して同時読み出し可能となるよう、読み出し信号線が配置され、且つ該読み出し信号線が当該１つの電圧変換部におけるリセットレベルの信号を読み出しデジタル相関二重サンプリングを利用可能に構成されている撮像素子の駆動制御回路であって、前記通常駆動時と前記所定の低雑音駆動時とでアナログ・デジタル変換周期を共通にして駆動制御し、前記べイヤー配列のＲ色画素、Ｇ色画素及びＢ色画素を読み出す際に、Ｇ色画素のみＧ色画素ペアを画素加算して読み出し、且つ当該画素加算して読み出すＧ色画素のみにデジタル相関二重サンプリングを可能とするタイミング信号を発生することを特徴とする。
そして、本発明の駆動制御回路において、前記撮像素子は、４画素１組の繰り返し周期を持つ当該画素アレイに対し、前記４画素１組単位で、画素選択するための駆動信号線が３本１組で配設されていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、高解像度、且つ高フレームレートの映像が撮像可能となる。より好適には、デジタル相関二重サンプリングを実現する低雑音駆動も容易に適用可能な構成とし、低雑音の映像を撮像できるようになる。
【図面の簡単な説明】
【００２２】
【図１】本発明による各実施例の撮像素子及び駆動制御回路を備える一実施形態の撮像装置の概略構成を示すブロック図である。
【図２】本発明による実施例１の撮像素子の概略構成を示す図である。
【図３】（ａ）,（ｂ）は、それぞれ本発明による実施例１の撮像素子に対する通常駆動時、及び高フレームレート駆動時における撮像素子駆動信号のタイミングチャートである。
【図４】（ａ）,（ｂ）は、それぞれ本発明による実施例１の撮像素子に対する通常駆動時、及び低雑音駆動時における撮像素子駆動信号のタイミングチャートである。
【図５】（ａ）は従来技法に基づく撮像素子のＧ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の感度分布（解像度）を示す図であり、（ｂ）は本発明による実施例１の撮像素子のＧ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の感度分布（解像度）を示す図である。
【図６】本発明による実施例２の撮像素子の概略構成を示す図である。
【図７】（ａ）,（ｂ）は、それぞれ本発明による実施例２の撮像素子に対する通常駆動時、及び高フレームレート駆動時における撮像素子駆動信号のタイミングチャートである。
【図８】本発明による実施例３の撮像素子の概略構成を示す図である。
【図９】（ａ）,（ｂ）は、それぞれ本発明による実施例３の撮像素子に対する通常駆動時、及び低雑音駆動時における撮像素子駆動信号のタイミングチャートである。
【発明を実施するための形態】
【００２３】
まず、図１を参照して、本発明に係る一実施形態の撮像装置１０について説明する。撮像装置１０は、映像制作用のカメラや民生用途のカメラとして利用可能に構成され、本発明による各実施例の撮像素子１と、撮像素子１の駆動を制御するための駆動制御回路３２とを備えるよう構成される。図１は、本発明による各実施例の撮像素子１及び駆動制御回路３２を備える一実施形態の撮像装置１０の概略構成を示すブロック図である。
【００２４】
〔撮像装置〕
撮像素子１は、その実施例について詳細に後述するが、行及び列の二次元アレイ状に配置された光電変換部のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部を配置して、当該１つの電圧変換部が当該２つの光電変換部を共用するとともに、同一の信号読み出し線に接続される画素ペアの共有の斜め方向が、隣接する行方向の画素ペア間で互い違いとなる構造を有する。このような撮像素子１は、ＣＭＯＳイメージセンサとして実現される。ここで、電圧変換部は一般に、フローティングディフュージョンアンプ（ＦＤＡ）により構成され、画素を構成するフォトダイオードからの電荷は転送ゲートＴＧを経てＦＤＡに転送される。
【００２５】
撮像レンズ２は、被写体を撮像素子１に結像させ、撮像素子１はデジタル量の画素信号をデジタル信号処理制御部３内のデジタル信号処理回路３１に出力する。
【００２６】
デジタル信号処理回路３１は、撮像素子１から得られるＲＧＢ各色の撮像画素の画素信号についてメモリ４に記憶し、更にはメモリ４から画素信号を読み出して所定の画像処理を施し、表示出力画素信号（例えば、テレビジョンカメラの映像フォーマットに準じた表示出力画素の信号）を構成して出力部５へ出力する機能部である。
【００２７】
出力部５は、当該表示出力画素信号を映像として表示又は記録させるために後段処理部（図示せず）へと出力する。
【００２８】
デジタル信号処理制御部３内には、撮像素子１の駆動を制御するための駆動制御回路３２が設けられ、駆動制御回路３２は、撮像素子１の撮像動作を制御するための撮像素子駆動信号（後述する転送ゲート駆動信号線、読み出し信号線、リセット信号線、ＣＤＳ回路、及びＡＤ変換回路等を制御するための信号）を撮像素子１に供給する機能部である。尚、駆動制御回路３２に係る撮像素子１に対するタイミングチャートについては、各実施例の撮像素子１についてそれぞれ後述する。
【００２９】
次に、本発明による各実施例の撮像素子１、及びその撮像素子１を駆動する駆動制御回路３２によるタイミングチャートについて、各実施例の順に説明する。
【００３０】
〔実施例１の撮像素子の構成〕
図２は、本発明による実施例１の撮像素子１の概略構成を示す図である。本実施例の撮像素子１は、画素アレイ１１と、列方向に配設されるＣＤＳ回路１２（特に、列毎の読み出し信号線Ｌａ，Ｌｂ用にそれぞれ配設されるＣＤＳ回路に対し１２ａ，１２ｂと表記）と、当該ＣＤＳ回路１２の出力に対しアナログ・デジタル変換処理を行うＡＤ変換回路１３（特に、ＣＤＳ回路１２ａ，１２ｂ用にそれぞれ配設されるＡＤ変換回路に対し１３ａ，１３ｂと表記）と、を備える。ＡＤ変換回路１３は、図示するように列毎に読み出し信号線とＡＤ変換回路を一列に配置する列並列構造とする以外にも、上下交互に物理的に配設した列並列構造でもよい。
【００３１】
図２では、本発明に係る画素アレイ１１の構造について、その説明のために簡略化して図示している。画素アレイ１１の画素配列構造は、行及び列の二次元アレイ状に配置された光電変換部（ベイヤー配列のカラーフィルタＲ，Ｇ１，Ｇ２，Ｂが二次元アレイ状に配置された画素構造で構成されるフォトダイオード）のうち斜めに隣り合う２つの光電変換部の間に、当該光電変換部での光電変換によって発生した電荷を電圧に変換する１つの電圧変換部（本例では、ＦＤＡ）を配置して、当該１つのＦＤＡが当該２つの光電変換部を共用するとともに、同一の信号読み出し線（例えば、Ｌａ又はＬｂ）に接続される画素ペアの共有の斜め方向が、上下の画素ペア間（隣接する行方向の画素ペア間）で互い違いとなる構造となっている。
【００３２】
即ち、画素アレイ１１の画素配列構造は、その画素信号の出力に関して斜め方向に２画素共有構造となっており、画素アレイ上で斜めに配置する２個のフォトダイオードが、転送ゲートＴＧを介して、フローティングディフュージョンアンプ（ＦＤＡ）を共有している（図示される破線枠内を参照）。より具体的には、画素アレイ１１は、カラーフィルタＲ，Ｇ１，Ｇ２，Ｂが当該図示する破線枠の繰り返し周期を有し、且つ同一の信号読み出し線（例えば、Ｌａ又はＬｂ）に接続される画素ペアの共有の斜め方向が上下の画素ペア間（隣接する行方向の画素ペア間）で互い違いとなる画素構造の繰り返し周期を有することで、二次元アレイ状に配列されている。
【００３３】
撮像素子１の信号読み出し動作は、次のとおりである。最初にＦＤＡがリセット信号により定電圧にリセットされる。ただし、図２において、簡略化のためにリセット駆動を行うリセット信号線の図示は省略している。その後、転送ゲート駆動信号線の駆動信号（行選択信号）により転送ゲートＴＧをオンの状態にすることにより、その転送ゲートＴＧによって接続されたフォトダイオードから、光により誘起された電荷がＦＤＡに転送される。転送される電荷量に従いＦＤＡの電位が変化する。その電位の変化は読み出し信号線によって読み出され、読み出し信号線に接続されるＣＤＳ回路１２を経てＡＤ変換回路１３により、ＡＤ変換されてデジタルデータが出力される。尚、ＣＤＳ回路１２は、固定又は可変のアナログゲイン機能を備える構成とすることが可能である。
【００３４】
図２に示すベイヤー配列の並びは、カラーフィルタＲ，Ｇ１，Ｇ２，Ｂがそれぞれ赤、緑及び青の光を透過し、画素信号を形成可能とする画素として表記している。Ｇ色画素は、２×２画素の繰り返し単位（図示される破線枠内を参照）中に２個存在するため、Ｇ１，Ｇ２と区別している。転送ゲート駆動信号線はそれぞれ、同名の画素からの電荷を転送する転送ゲートに接続されている。また、転送ゲート駆動信号線の表記には、Ｇ，Ｂ，Ｒの前についている数字は、行方向（行及び列の二次元アレイ状に配置される縦方向）の読み出しの順番を示しており、例えばＮ（Ｎは１以上の整数）番目の行方向読み出し列のＲ色画素は、ＮＲと表記している。ＦＤＡからの信号は、読み出し信号線により読み出されてＣＤＳ回路１２を経てＡＤ変換回路１３に伝送される。図上で縦方向に並ぶＦＤＡは、読み出し信号線を共有しているが、行選択信号により同時に読み出し可能とする読み出し信号線に接続されるＦＤＡは１つのみである。
【００３５】
〔実施例１の撮像素子における高フレームレート駆動〕
図３（ａ）,（ｂ）に、それぞれ実施例１の撮像素子１に対する通常駆動時、及び高フレームレート駆動時における撮像素子駆動信号のタイミングチャートを示している。特に、図３では、図２に示す実施例１の撮像素子１に入力される転送ゲート駆動線の信号、及び、読み出し信号線から出力される画素信号について、通常駆動時と高フレームレート駆動時の２種類に対して、それぞれ横軸を時間方向として表記している。各信号線について、信号はハイとローの２値を取るが、ハイの状態（即ち、オンの状態）になった時にフォトダイオードからＦＤＡに電荷が転送されるものとする。また、ＡＤ変換周期は、図３に示すように、ＡＤ変換回路１３により通常駆動時と高フレームレート駆動時とで同じタイミングとなるよう定められている。
【００３６】
（通常駆動）
図３（ａ）を参照して、図２に示す実施例１の撮像素子１に対する通常駆動時のタイミングチャートを説明する。読み出し信号線Ｌａに接続されるＦＤＡの出力は、１Ｇ１，１Ｇ２，２Ｂ，２Ｒ，３Ｇ１，３Ｇ２，…の順番に、読み出し信号線Ｌｂに接続されるＦＤＡの出力は、１Ｂ，１Ｒ，２Ｇ１，２Ｇ２，３Ｂ，３Ｒ，…の順番に、それぞれ光電変換部に蓄積された電荷が、転送ゲート駆動信号線の駆動信号によりＦＤＡに転送されて読み出される。行方向に４画素である画素構造の周期の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の４倍となっている。
【００３７】
（高フレームレート駆動）
続いて、図３（ｂ）を参照して、図２に示す実施例１の撮像素子１に対する高フレームレート駆動時のタイミングチャートを説明する。高フレームレート駆動時では、それぞれのＦＤＡに接続される画素のうち、Ｇ１とＧ２は同じ色情報を取得するため、同時に読み出すことが可能となる。同じＦＤＡに接続されるＧ１とＧ２を同時に読み出すことにより、読み出し信号線Ｌａに接続されるＦＤＡの出力は、１Ｇ１と１Ｇ２の加算，２Ｂ，２Ｒ，３Ｇ１と３Ｇ２の加算，…の順番に、読み出し信号線Ｌｂに接続されるＦＤＡの出力は、１Ｂ，１Ｒ，２Ｇ１と２Ｇ２の加算，３Ｂ，３Ｒ，…の順番に、それぞれ光電変換部に蓄積された電荷が、転送ゲート駆動信号線の駆動信号によりＦＤＡに転送されて読み出される。行方向に４画素である周期構造の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の３倍で一致するために、撮像素子１は全ての列で同時に走査を終えることができる。また、１周期構造の読み出しに要する時間は、通常駆動時の４分の３倍であるため、高フレームレート駆動時においては、通常駆動の４／３倍のフレーム周波数での信号読み出しが可能となる。
【００３８】
従って、撮像素子１及びその駆動制御回路３２は、通常駆動時と高フレームレート駆動時とでＡＤ変換周期を共通にして駆動制御するよう構成されるため、通常駆動時と高フレームレート駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立が容易となる。
【００３９】
〔実施例１の撮像素子における低雑音駆動〕
図４（ａ）,（ｂ）に、それぞれ実施例１の撮像素子１に対する通常駆動時、及び低雑音駆動における撮像素子駆動信号のタイミングチャートを示している。特に、図４では、図２に示す実施例１の撮像素子１に入力される転送ゲート駆動線の信号、及び、読み出し信号線から出力される画素信号について、通常駆動時と低雑音駆動の２種類に対して、それぞれ横軸を時間方向として表記している。各信号線について、信号はハイとローの２値を取るが、ハイの状態（即ち、オンの状態）になった時にフォトダイオードからＦＤＡに電荷が転送されるものとする。また、ＡＤ変換周期は、図４に示すように、ＡＤ変換回路１３により通常駆動時と高フレームレート駆動時とで同じタイミングとなるよう定められている。
【００４０】
（通常駆動）
図４（ａ）に示す通常駆動時のタイミングチャートは、図３（ａ）と同様である。即ち、読み出し信号線Ｌａに接続されるＦＤＡの出力は、１Ｇ１，１Ｇ２，２Ｂ，２Ｒ，３Ｇ１，３Ｇ２，…の順番に、読み出し信号線Ｌｂに接続されるＦＤＡの出力は、１Ｂ，１Ｒ，２Ｇ１，２Ｇ２，３Ｂ，３Ｒ，…の順番に、それぞれ光電変換部に蓄積された電荷が、転送ゲート駆動信号線の駆動信号によりＦＤＡに転送されて読み出される。そして、行方向に４画素である画素構造の周期の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の４倍となっている。
【００４１】
（低雑音駆動）
続いて、図４（ｂ）を参照して、図２に示す実施例１の撮像素子１に対する低雑音駆動時のタイミングチャートを説明する。低雑音時では、それぞれのＦＤＡに接続される画素のうち、Ｇ１とＧ２は同じ色情報を取得するため、同時に読み出すことが可能となる。デジタル相関二重サンプリングを行うためには、リセット直後の信号及びフォトダイオードからの電荷転送後の信号をそれぞれＡＤ変換する必要があるため、ＡＤ変換周期の２倍の時間が１回の読み出しに必要である。そこで、本低雑音駆動においては、Ｇ１色画素及びＧ２色画素の電荷を同時にＦＤＡに転送して読み出すように制御される。そして、Ｇ１色画素とＧ２色画素の読み出しを行う前に行われるリセット直後の信号を、リセットレベルとして読み出してＣＤＳ回路１２経由でＡＤ変換回路１３によりＡＤ変換を行う。
【００４２】
即ち、読み出し信号線Ｌａに接続されるＦＤＡの出力は、リセットレベル，１Ｇ１と１Ｇ２の加算，２Ｂ，２Ｒ，リセットレベル，３Ｇ１と３Ｇ２，…の加算の順番に、読み出し信号線Ｌｂに接続されるＦＤＡの出力は、１Ｂ，１Ｒ，リセット、２Ｇ１と２Ｇ２の加算，３Ｂ，３Ｒ，…の順番に、それぞれ光電変換部に蓄積された電荷が、転送ゲート駆動信号線の駆動信号によりＦＤＡに転送されて読み出され、ＣＤＳ回路１２経由でＡＤ変換回路１３によりＡＤ変換が行われる。行方向に４画素である周期構造の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の４倍で一致するために（通常駆動時とも同じ）、撮像素子１は全ての列で同時に走査を終えることができる。また、Ｇ色の信号は、輝度信号に占める割合が大きく、その低ノイズ化は、視覚上の低ノイズ化への寄与が大きい。このようにして、フレーム周波数を通常駆動と同じに保ったまま、低雑音の信号を得ることが可能となる。尚、本例において、ＣＤＳ回路１２を設けなくともデジタル相関二重サンプリングの効果が得られることから、低ノイズ化へ寄与する。
【００４３】
従って、撮像素子１及び駆動制御回路３２は、デジタル相関二重サンプリングを実現する低雑音駆動時の際にも、通常駆動時と低雑音駆動時とでＡＤ変換周期を共通にして駆動制御するよう構成されるため、通常駆動時と低雑音駆動時とでＡＤ変換回路１３におけるサンプリングレートについて駆動速度を変更することなく両立が容易となる。
【００４４】
また、図５（ａ）に、特許文献１などの従来技法に基づく撮像素子のＧ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の感度分布（解像度）を示しており、図５（ｂ）に、本発明による実施例１の撮像素子１のＧ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の感度分布（解像度）を示している。
【００４５】
図５（ａ）に示すように、特許文献１などの従来技法に基づく撮像素子では、ＦＤＡを共有するＧ色画素ペアの方向が常に同一となる格子状配置であることから、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の感度分布（解像度）として、その解像度が劣化することになる。
【００４６】
一方、図５（ｂ）に示すように、本発明による実施例１の撮像素子１では、ＦＤＡを共有するＧ色画素ペアの方向が隣接間で互い違いとなる構造であることから、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向（行及び列の二次元アレイ状に配置される横方向）の感度分布（解像度）として、その解像度を従来技法よりも向上させることができる。
【００４７】
従って、撮像素子１及び駆動制御回路３２によれば、通常駆動時と高フレームレート駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立が容易となり、且つ高フレームレート駆動時に、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の解像度を向上させることができる。
【００４８】
〔実施例２の撮像素子の構成〕
図６は、本発明による実施例２の撮像素子１の概略構成を示す図である。図６に示す実施例２の撮像素子１は、図２に示す実施例１の撮像素子１と同様な構成要素には同一の参照番号を付している。
【００４９】
実施例２の撮像素子１は、実施例１の撮像素子１と比較して、通常駆動時と高フレームレート駆動時のいずれにおいても常に同時にオンとなる組み合わせに関する転送ゲート読み出し信号線を１本にまとめて構成した点で相違しており、その他の構成要素は同様である。即ち、実施例２の撮像素子１は、４画素１組の繰り返し周期を持つ当該画素アレイ１１に対し、当該４画素１組単位で、画素選択するための駆動信号線が３本１組で配設されている。より具体的には、実施例２の撮像素子１は、前述した図３における通常駆動時と高フレームレート駆動時のいずれにおいても常に同時にオンとなる組み合わせを、１本の転送ゲート駆動線として構成される。従って、実施例２の撮像素子１では、図４に示すような低雑音駆動には対応していない。
【００５０】
実施例２の撮像素子１では、転送ゲート読み出し信号線の総本数を実施例１の撮像素子１と比較して、減少させることにより個々の配線を太くすることができ、駆動信号の波形なまりによる撮像素子１の動作速度の制約を低減させることができる。或いは、撮像表面側に配線を有する表面照射型の撮像素子１においては、その配線による光のけられを抑えることができ、感度を向上させることができる。
【００５１】
〔実施例２の撮像素子における高フレームレート駆動〕
図７（ａ）,（ｂ）に、それぞれ実施例２の撮像素子１に対する通常駆動時、及び高フレームレート駆動時における撮像素子駆動信号のタイミングチャートを示している。特に、図７では、図６に示す実施例２の撮像素子１に入力される転送ゲート駆動線の信号、及び、読み出し信号線から出力される画素信号について、通常駆動時と高フレームレート駆動時の２種類に対して、それぞれ横軸を時間方向として表記している。各信号線について、信号はハイとローの２値を取るが、ハイの状態（即ち、オンの状態）になった時にフォトダイオードからＦＤＡに電荷が転送されるものとする。また、ＡＤ変換周期は、図７に示すように、ＡＤ変換回路１３により通常駆動時と高フレームレート駆動時とで同じタイミングとなるよう定められている。
【００５２】
（通常駆動）
図７（ａ）を参照するに、図６に示す実施例２の撮像素子１における１Ｇ１と１Ｂ，２Ｇ２と２Ｒ，３Ｇ１と３Ｂ，…の組み合わせを、それぞれ１本の駆動信号線により駆動しているが（それぞれ図７（ａ）にて図示する“１Ｇ１_１Ｂ”，“２Ｇ２_２Ｒ”，“３Ｇ１_３Ｂ”の転送ゲート駆動信号線）、この場合でも、図３（ａ）に示す実施例１の撮像素子１における読み出し信号線Ｌａ，Ｌｂの出力と同じとなる。このため、行方向に４画素である画素構造の周期の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の４倍となる。
【００５３】
（高フレームレート駆動）
図７（ｂ）を参照するに、図６に示す実施例２の撮像素子１における１Ｇ１と１Ｂ，２Ｇ２と２Ｒ，３Ｇ１と３Ｂ，…の組み合わせを、それぞれ１本の駆動信号線により駆動しているが、この場合でも、図３（ｂ）に示す実施例１の撮像素子１における読み出し信号線Ｌａ，Ｌｂの出力と同じとなる。このため、１周期構造の読み出しに要する時間は、通常駆動時の４分の３倍であるため、高フレームレート駆動時においては、通常駆動の４／３倍のフレーム周波数での信号読み出しが可能となる。
【００５４】
従って、撮像素子１及び駆動制御回路３２によれば、通常駆動時と高フレームレート駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立が容易となる。
【００５５】
また、実施例２の撮像素子１では、図４に示すような低雑音駆動には対応していないが、図５に示す作用・効果を同様に生じさせることができる。
【００５６】
従って、実施例２においても、撮像素子１及び駆動制御回路３２は、高フレームレート駆動時に、Ｇ色画素ペア（Ｇ１，Ｇ２色画素）における列方向の解像度を向上させることができる。
【００５７】
〔実施例３の撮像素子の構成〕
図８は、本発明による実施例３の撮像素子１の概略構成を示す図である。図８に示す実施例３の撮像素子１は、図２に示す実施例１の撮像素子１と同様な構成要素には同一の参照番号を付している。
【００５８】
実施例３の撮像素子１は、実施例１の撮像素子１と比較して、通常駆動時と低雑音駆動時のいずれにおいても常に同時にオンとなる組み合わせに関する転送ゲート読み出し信号線を１本にまとめて構成した点で相違しており、その他の構成要素は同様である。即ち、実施例３の撮像素子１は、４画素１組の繰り返し周期を持つ当該画素アレイ１１に対し、当該４画素１組単位で、画素選択するための駆動信号線が３本１組で配設されている。より具体的には、実施例３の撮像素子１は、前述した図４における通常駆動時と低雑音駆動時のいずれにおいても常に同時にオンとなる組み合わせを、１本の転送ゲート駆動線として構成される。従って、実施例３の撮像素子１では、図３に示すような高フレームレート駆動には対応していない。
【００５９】
実施例３の撮像素子１では、転送ゲート読み出し信号線の総本数を実施例１の撮像素子１と比較して、減少させることにより個々の配線を太くすることができ、駆動信号の波形なまりによる撮像素子１の動作速度の制約を低減させることができる。或いは、撮像表面側に配線を有する表面照射型の撮像素子１においては、その配線による光のけられを抑えることができ、感度を向上させることができる。
【００６０】
〔実施例３の撮像素子における低雑音駆動〕
図９（ａ）,（ｂ）に、それぞれ実施例３の撮像素子１に対する通常駆動時、及び低雑音駆動時における撮像素子駆動信号のタイミングチャートを示している。特に、図９では、図８に示す実施例３の撮像素子１に入力される転送ゲート駆動線の信号、及び、読み出し信号線から出力される画素信号について、通常駆動時と低雑音駆動時の２種類に対して、それぞれ横軸を時間方向として表記している。各信号線について、信号はハイとローの２値を取るが、ハイの状態（即ち、オンの状態）になった時にフォトダイオードからＦＤＡに電荷が転送されるものとする。また、ＡＤ変換周期は、図９に示すように、ＡＤ変換回路１３により通常駆動時と低雑音駆動時とで同じタイミングとなるよう定められている。
【００６１】
（通常駆動）
図９（ａ）を参照するに、図８に示す実施例３の撮像素子１における１Ｇ２と１Ｒ，２Ｇ２と２Ｒ，３Ｇ２と３Ｒ，…の組み合わせを、それぞれ１本の駆動信号線により駆動しているが（それぞれ図９（ａ）にて図示する“１Ｇ１_１Ｒ”，“２Ｇ２_２Ｒ”，“３Ｇ２_３Ｒ”の転送ゲート駆動信号線）、この場合でも、図４（ａ）に示す実施例１の撮像素子１における読み出し信号線Ｌａ，Ｌｂの出力と同じとなる。このため、行方向に４画素である画素構造の周期の読み出しに要する時間は、読み出し信号線Ｌａ，Ｌｂのいずれにおいても、ＡＤ変換周期の４倍となる。
【００６２】
（低雑音駆動）
図９（ｂ）を参照するに、図８に示す実施例３の撮像素子１における１Ｇ２と１Ｒ，２Ｇ２と２Ｒ，３Ｇ２と３Ｒ，…の組み合わせを、それぞれ１本の駆動信号線により駆動しているが、この場合でも、図４（ｂ）に示す実施例１の撮像素子１における読み出し信号線Ｌａ，Ｌｂの出力と同じとなる。このため、フレーム周波数を通常駆動と同じに保ったまま、低雑音の信号を得ることが可能となる。
【００６３】
従って、撮像素子１及び駆動制御回路３２によれば、通常駆動時と低雑音駆動時とでＡＤ変換回路におけるサンプリングレートについて駆動速度を変更することなく両立が容易となる。
【００６４】
本発明に係る実施例１乃至３の撮像素子１について総括すると以下のようになる。
（１）斜め方向の２画素でＦＤＡ（電圧変換部）を共有する画素構造とする。
（２）カラーフィルタの繰り返し周期としてペア色を有する配列（特に、ベイヤー配列）を持つ画素アレイとする。
（３）画素を共有する斜め方向のＦＤＡ（電圧変換部）は、画素アレイ１１の上下の画素ペア間（隣接する行方向の画素ペア間）で斜め方向が交互となるよう互い違いの配列とする。
【００６５】
ただし、ＡＤ変換回路１３は、撮像素子１に一体化して設ける以外にも、撮像素子１の外部に設置する構成でもよい。また、ＡＤ変換回路１３の前にＣＤＳ回路１２を設置してもよいし、設置しなくともよい。また、ＡＤ変換回路１３の前に、倍率可変の信号増幅回路（図示せず）を設置してもよい。
【００６６】
本発明に係る撮像素子１及び駆動制御回路３２によれば、ベイヤー配列のカラーフィルタを備える単板カラー撮像素子において、通常駆動時に比して、ＡＤ変換処理の速度を上げることなく、より高速なフレーム周波数での高フレームレート撮影を行う高フレームレート駆動が可能となる。また、輝度信号への寄与が高い緑画素に対して、雑音のより少ない信号をデジタルＣＤＳ処理によってフレーム周波数を落とすことなく実現する低雑音駆動が可能な構成とすることができる。特に近年の撮像素子では、出力画素の１画素に対して、ベイヤー配列の繰り返し単位である４画素を用いてＲＧＢ信号を生成するなど、出力画素数を上回る画素数を持つものがあり、その様な撮像素子では、本発明による画素配列構造を適用することにより解像度を損なうことなく上記の作用・効果を得ることができる。
【００６７】
以上、特定の実施例を挙げて本発明を説明したが、本発明は前述した例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。例えば、ＡＤ変換回路１３は、撮像素子１とは別部品として外部に設ける構成としてもよい。尚、カラーフィルタの配列として、必ずしもベイヤー配列に限定するものではないが、実績のあるベイヤー配列において、動画撮影時のフレーム周波数向上、また雑音の低減を可能とする点で特に有効である。
【産業上の利用可能性】
【００６８】
本発明によれば、高解像度、且つ高フレームレートの映像が撮像可能となり、より好適には、デジタル相関二重サンプリングを実現する低雑音駆動も容易に適用可能な構成とし、低雑音の映像を撮像できるようになるので、動画撮影時のフレーム周波数向上、また雑音の低減を要する用途に有用である。
【符号の説明】
【００６９】
１  撮像素子
２  撮像レンズ
３  デジタル信号処理制御部
４  メモリ
５  出力部
１０  撮像装置
１１  画素アレイ
１２，１２ａ，１２ｂ 相関二重サンプリング（ＣＤＳ）回路
１３，１３ａ，１３ｂ  アナログ・デジタル（ＡＤ）変換回路
３１  デジタル信号処理回路
３２  駆動制御回路
Ｒ  赤色カラーフィルタ経由のフォトダイオード（Ｒ色画素）
Ｇ１，Ｇ２  緑色カラーフィルタ経由のフォトダイオード（Ｇ色画素）
Ｂ  青色カラーフィルタ経由のフォトダイオード（Ｂ色画素）
ＴＧ  転送ゲート
ＦＤＡ  フローティングディヒュージョンアンプ（電圧変換部）
Ｌａ，Ｌｂ  読み出し信号線
【図１】
0006700850.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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