(57)【特許請求の範囲】
【請求項１】
炭化ケイ素を含む第１導電型の半導体基板と、
炭化ケイ素を含み、前記半導体基板上に形成され、前記半導体基板の主面に接する前記第１導電型の半導体層と、
前記半導体層の上部に形成された前記第１導電型の第１ＭＯＳＦＥＴと、
前記半導体層の上部に形成された、前記第１導電型と異なる第２導電型の第２ＭＯＳＦＥＴと、
を有する半導体装置であって、
前記第１ＭＯＳＦＥＴは、
前記半導体層の上面に形成され、前記半導体層の途中深さまで達する前記第２導電型の拡散層と、
前記拡散層の上面に形成された、前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、前記第２導電型の第１コンタクト層と、
前記第１ソース領域および前記第１ドレイン領域の相互間の前記半導体層上に第１絶縁膜を介して形成された第１ゲート電極と、
前記第１コンタクト層に接続された第１電極と、
を備え、
前記第２ＭＯＳＦＥＴは、
前記半導体層の前記上面に形成された、前記第２導電型の第２ソース領域、前記第２導電型の第２ドレイン領域、および、前記第１導電型の第２コンタクト層と、
前記第２ソース領域および前記第２ドレイン領域の相互間の前記半導体層上に第２絶縁膜を介して形成された第２ゲート電極と、
前記第２コンタクト層に接続された第２電極と、
を備え、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴを構成し、
前記半導体基板の前記主面に対して垂直な方向において、前記拡散層から前記半導体基板までの第１距離は、前記第２ソース領域に印加される第１電圧と、前記第１ソース領域に印加される第２電圧との電位差に応じて前記拡散層から前記半導体基板に向かって伸びる空乏層の厚さよりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板および前記半導体層の相互間に、前記半導体層よりも不純物濃度が高い前記第１導電型のバッファ層が介在している、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２コンタクト層は、前記第２ソース領域および前記第２ドレイン領域よりも前記拡散層側に位置しており、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴが隣り合う方向における前記拡散層の中心から前記第２コンタクト層までの第２距離は、前記第１距離よりも小さい、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１ＭＯＳＦＥＴのゲート長は、前記第２ＭＯＳＦＥＴのゲート長よりも小さい、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
使用時の前記半導体基板の温度が３５０℃以上である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１ソース領域および前記第１コンタクト層は、三端子レギュレータを介して互いに電気的に接続されており、前記三端子レギュレータにより、前記第１ＭＯＳＦＥＴのしきい値電圧が制御される、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２電極に電気的に接続され、前記半導体基板の前記主面の反対側の裏面を覆う第３電極と、
セラミックパッケージの配線パターンと、
前記セラミックパッケージの配線パターンおよび前記第３電極を接合する焼結系材料層と、
をさらに有する、半導体装置。
【請求項８】
対象システムから発せられる検出信号を電気信号に変換するセンサ回路と、
前記センサ回路から出力された前記電気信号を増幅する増幅回路と、
前記増幅回路から出力されたアナログ信号をデジタル信号に変換するＡＤＣ回路と、
前記ＡＤＣ回路から出力された信号を処理するマイクロコンピュータと、
前記マイクロコンピュータから出力されたフィードバック信号により前記対象システムを制御する制御装置と、
を備えたセンサにおいて、
前記センサ回路または前記増幅回路は、請求項１に記載の半導体装置が使用されており、使用時に２００℃以上の高温に曝される、センサ。
【請求項９】
請求項８記載のセンサにおいて、
前記マイクロコンピュータは、２００℃未満の環境に設置され、ケイ素基板に形成された半導体装置が用いられている、センサ。
【請求項１０】
対象システムから発せられる検出信号を電気信号に変換するセンサ回路と、
前記センサ回路から出力された前記電気信号を増幅する増幅回路と、
前記増幅回路から出力されたアナログ信号をデジタル信号に変換するＡＤＣ回路と、
前記ＡＤＣ回路から出力された信号を処理するマイクロコンピュータと、
前記マイクロコンピュータから出力されたフィードバック信号により前記対象システムを制御する制御装置と、
を備えたセンサにおいて、
前記センサ回路または前記増幅回路は、請求項１に記載の半導体装置が使用されており、放射線の積算線量が０．１ｋＧｙ以上となる使用環境下に設置される、センサ。
【請求項１１】
請求項１０記載のセンサにおいて、
前記マイクロコンピュータは、放射線の積算線量が０．１ｋＧｙ未満となる使用環境下に設置され、ケイ素基板に形成された半導体装置が用いられている、センサ。
【請求項１２】
（ａ）炭化ケイ素を含む第１導電型の半導体基板を準備する工程、
（ｂ）前記半導体基板上にエピタキシャル成長法により前記第１導電型の半導体層を形成する工程、
（ｃ）前記半導体層の上面の第１領域に、前記第１導電型とは異なる第２導電型の拡散層と、前記拡散層の上面に配置された前記第１導電型の第１ソース領域、前記第１導電型の第１ドレイン領域、および、前記第２導電型の第１コンタクト層とを形成し、前記半導体層の前記上面の第２領域に、前記第２導電型の第２ソース領域、前記第２導電型の第２ドレイン領域、および、前記第１導電型の第２コンタクト層を形成する工程、
（ｄ）前記第１ソース領域および前記第１ドレイン領域の相互間の前記半導体層上に第１絶縁膜を介して第１ゲート電極を形成し、前記第２ソース領域および前記第２ドレイン領域の相互間の前記半導体層上に第２絶縁膜を介して第２ゲート電極を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第１コンタクト層に接続された第１電極を前記半導体層上に形成し、前記第２コンタクト層に接続された第２電極を前記半導体層上に形成する工程、
を有し、
前記拡散層、前記第１ソース領域、前記第１ドレイン領域、前記第１コンタクト層、前記第１ゲート電極および前記第１電極は、第１ＭＯＳＦＥＴを構成しており、
前記第２ソース領域、前記第２ドレイン領域、前記第２コンタクト層、前記第２ゲート電極および前記第２電極は、第２ＭＯＳＦＥＴを構成しており、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴは、ＣＭＯＳＦＥＴを構成しており、
前記半導体基板の主面に対して垂直な方向において、前記拡散層から前記半導体基板までの第１距離は、前記第２ソース領域に印加される第１電圧と、前記第１ソース領域に印加される第２電圧との電位差に応じて前記拡散層から前記半導体基板に向かって伸びる空乏層の厚さよりも大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法並びにセンサに係り、特にＣＭＯＳ（相補形ＭＯＳ）に関する。
【背景技術】
【０００２】
現在、製造されている工業品の多くはケイ素(以下、Ｓｉと呼ぶ)を材料とした半導体素子を採用し、Ｓｉの発展と共に大きく性能を向上させてきた。しかし、一方で高温または高放射線場などの過酷な環境に曝される製品では、汎用Ｓｉデバイスの適用が難しく、そのような環境でも確実に動作する半導体素子の開発が待たれている。炭化ケイ素(以下、ＳｉＣと呼ぶ)はＳｉと炭素で構成される化合物半導体で、耐熱性と耐放射線性がＳｉより優れていることが知られている。そのため、ＳｉＣを材料としたＣＭＯＳの適用により、今まで電気品の適用が困難であった製品の高効率化が期待されている。【０００３】
特許文献１（特開２０００−５０８４７７号公報）には、ＳｉＣ基板上にエピタキシャル層を設け、当該エピタキシャル層の上部にＣＭＯＳを形成した構造が開示されている。本構造は、ｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳと呼ぶ）およびｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）から構成され、単一デバイス内において相互に結合されている。つまり、ｎＭＯＳおよびｐＭＯＳは同一の半導体チップに搭載されている。ここでは、ｎＭＯＳをｐ型エピタキシャル層上に形成することで、ｐＭＯＳ動作との両立を図っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−５０８４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ基板とエピタキシャル層との境界において、ＳｉＣ基板の上面には、エピタキシャル層の形成過程で生じる欠陥である基底面転位が存在する。これに対し、特許文献１に記載のＣＭＯＳでは、基底面転位の成長について考慮されておらず、信頼性が低いという課題がある。【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【０００８】
代表的な実施の形態による半導体装置は、ＳｉＣ基板上のエピタキシャル層と、エピタキシャル層の上面に形成された半導体領域と、半導体領域の上面に形成されたソース領域およびドレイン領域と、ソース領域およびドレイン領域の間の半導体領域上に絶縁膜を介して形成されたゲート電極とを有するものである。ここで、半導体領域の下面から半導体基板に向かって伸びる空乏層の厚さは、半導体領域の下面から半導体基板までの距離よりも小さい。
【発明の効果】
【０００９】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図３】エピタキシャル層の不純物濃度と空乏層の厚さとの関係を示すグラフである。
【図４】本実施の形態の半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】本発明の実施の形態１の変形例である半導体装置を示す断面図である。
【図１２】本発明の実施の形態２である半導体装置を示す断面図である。
【図１３】本発明の実施の形態３である半導体装置を示す断面図である。
【図１４】ラッチアップの発生の有無とＣＭＯＳの構造および温度との関係を示すグラフである。
【図１５】本発明の実施の形態３である半導体装置を示す平面図である。
【図１６】本発明の実施の形態４である半導体装置を示す断面図である。
【図１７】本発明の実施の形態５の半導体装置の使用時間と、当該半導体装置の温度との関係を示すグラフである。
【図１８】本発明の実施の形態６である半導体装置を示す断面図である。
【図１９】本発明の実施の形態７である半導体装置を示す断面図である。
【図２０】本発明の実施の形態７である半導体装置を示す平面図である。
【図２１】本発明の実施の形態７の変形例である半導体装置を示す平面図である。
【図２２】本発明の実施の形態７である半導体装置を示す平面図である。
【図２３】図２２のＡ−Ａ線における断面図である。
【図２４】本発明の実施の形態８であるセンサの模式的な回路図である。
【図２５】本発明の実施の形態９であるセンサの模式的な回路図である。
【図２６】比較例である半導体装置を示す断面図である。
【図２７】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図または斜視図等であってもハッチングを付す場合がある。
【００１２】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。
（実施の形態１）
＜半導体装置の構造＞
【００１３】
以下に、図１および図２を用いて、本実施の形態の半導体装置について説明する。図１は、本実施の形態の半導体装置であるＣＭＯＳＦＥＴ（Complementary MOSFET）を示す断面図である。図２は、図１に示すＣＭＯＳＦＥＴ（以下、ＣＭＯＳと呼ぶ）を表わす等価回路図である。
【００１４】
図２に示すように、ＣＭＯＳはｎＭＯＳ１０１とｐＭＯＳ１０２とを相補的に接続した構造を有しており、直列に接続されたｎＭＯＳ１０１とｐＭＯＳ１０２との間に出力端子１０４を、ｎＭＯＳ１０１のゲート電極とｐＭＯＳ１０２のゲート電極とを１つの入力端子１０３で接続することでＮＯＴ回路を構成している。ｎＭＯＳ１０１およびｐＭＯＳ１０２のそれぞれのドレイン電極は、いずれも出力端子１０４に接続されている。ｐＭＯＳ１０２のソース電極は、電圧（電源電圧）Ｖｄｄが印加される高電圧端子１０５に接続されており、ｎＭＯＳ１０１のソース電極は、電圧（電源電圧）Ｖｓｓが印加される低電圧端子１０６に接続されている。
【００１５】
図１に、本実施の形態１の半導体装置であるＣＭＯＳの断面構造を示す。本実施の形態の半導体装置であるＣＭＯＳは、同一基板上に形成されたｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるｎＭＯＳ１とｐ型のＭＯＳＦＥＴであるｐＭＯＳ２とから成る。ｎＭＯＳ１およびｐＭＯＳ２のそれぞれは、ＳｉＣ基板であるｎ型半導体基板３と、ｎ型半導体基板３の主面の反対側の裏面に接続された裏面電極４と、ｎ型半導体基板３の主面上において、当該主面に接して形成されたｎ型エピタキシャル層５とを有している。ｎ型エピタキシャル層５は、ＳｉＣ（炭化ケイ素）からなる層である。つまり、本実施の形態の半導体装置は、炭化ケイ素半導体装置である。
【００１６】
ｎＭＯＳ１は、ｎ型エピタキシャル層５の上面の一部に形成されたｐ型拡散層６と、ｐ型拡散層６の上面に断続的に形成され、かつｐ型拡散層６より不純物濃度が高いｎ＋型ソース領域７、ｎ＋型ドレイン領域８およびｐ＋型コンタクト層９を有している。さらに、ｎＭＯＳ１は、ｎ＋型ソース領域７に接続されたソース電極１０と、ｐ＋型コンタクト層９に接続された基板電極１１と、ｎ＋型ドレイン領域８に接続された出力電極１２と、ｎ＋型ソース領域７およびｎ＋型ドレイン領域８の間のｎ型エピタキシャル層５上に絶縁膜１３を介して形成されたゲート電極１４とを有している。ソース電極１０、基板電極１１および出力電極１２は、ｎ型エピタキシャル層５上に形成されている。
【００１７】
すなわち、ｎ＋型ソース領域７はソース電極１０に電気的に接続され、ｐ＋型コンタクト層９は基板電極１１に電気的に接続され、ｎ＋型ドレイン領域８は出力電極１２に電気的に接続されている。
【００１８】
ｐＭＯＳ２は、ｎ型エピタキシャル層５の上面に断続的に形成され、かつ不純物濃度が高いｐ＋型ソース領域１５、ｐ＋型ドレイン領域１６およびｎ＋型コンタクト層１７を有している。さらに、ｐＭＯＳ２は、ｐ＋型ソース領域１５に接続されたソース電極１８と、ｎ＋型コンタクト層１７に接続され、かつ裏面電極４と電気的に接続された基板電極１９と、ｐ＋型ドレイン領域１６に接続された出力電極１２と、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６の間のｎ型エピタキシャル層５上に絶縁膜１３を介して形成されたゲート電極２０とを有している。ソース電極１８および基板電極１９は、ｎ型エピタキシャル層５上に形成されている。
【００１９】
すなわち、ｐ＋型ソース領域１５はソース電極１８に電気的に接続され、ｎ＋型コンタクト層１７は基板電極１９に電気的に接続され、ｐ＋型ドレイン領域１６は出力電極１２に電気的に接続されている。
【００２０】
上記のｎ型半導体基板３、ｎ型エピタキシャル層５、ｎ＋型ソース領域７、ｎ＋型ドレイン領域８およびｎ＋型コンタクト層１７には、ｎ型の不純物として、例えばＮ（窒素）が導入されている。また、ｐ型拡散層６、ｐ＋型コンタクト層９、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６には、ｐ型の不純物として、例えばＡｌ（アルミニウム）が導入されている。ｐ＋型コンタクト層９およびｎ＋型コンタクト層１７のそれぞれは、図１５に示すように、平面視において環状の形状を有している。平面視において、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６はｎ＋型コンタクト層１７の環状構造の内側に位置し、ｎ＋型ソース領域７およびｎ＋型ドレイン領域８はｐ＋型コンタクト層９の環状構造の内側に位置する。
【００２１】
図１に示すｎ型エピタキシャル層５上には、絶縁膜１３を介して層間絶縁膜２９が形成されている。絶縁膜１３および層間絶縁膜２９は、例えば酸化シリコン膜からなる。ゲート電極１４、２０のそれぞれの側面および上面は、層間絶縁膜２９により覆われている。ゲート電極１４、２０のそれぞれは、ポリシリコン、Ａｌ（アルミニウム）またはＭｏ（モリブデン）などからなる導電膜により構成されている。ゲート電極１４、２０のそれぞれは、互いに電気的に接続されている。
【００２２】
ｎ＋型ソース領域７、ｎ＋型ドレイン領域８、ｐ＋型コンタクト層９、ｐ＋型ソース領域１５、ｐ＋型ドレイン領域１６およびｎ＋型コンタクト層１７のそれぞれの直上では、絶縁膜１３および層間絶縁膜２９からなる積層膜を貫通する孔部（接続孔）が開口している。各孔部内には、ソース電極１０、基板電極１１、出力電極１２、ソース電極１８または基板電極１９のそれぞれの一部が埋め込まれている。また、ソース電極１０、基板電極１１、出力電極１２、ソース電極１８および基板電極１９のそれぞれの他の一部は、層間絶縁膜２９上に形成されている。つまり、ソース電極１０、基板電極１１、出力電極１２、ソース電極１８および基板電極１９のそれぞれは、孔部内の接続部（コンタクトプラグ）と、層間絶縁膜２９上の配線部とを備えている。
【００２３】
ソース電極１０、基板電極１１、出力電極１２、ソース電極１８および基板電極１９は、例えば主にＡｌ（アルミニウム）からなる。裏面電極４は、例えばＡｕ（金）を含む導電膜である。
【００２４】
ＣＭＯＳの動作時において、ｐＭＯＳ２のｐ＋型ソース領域１５には、ソース電極１８を介して電圧Ｖｄｄが印加され、ｎ＋型コンタクト層１７には、基板電極１９を介して、例えば電圧Ｖｄｄが印加され、裏面電極４には、基板電極１９と同じ電圧が印加される。ｎ型半導体基板３の裏面に接続された裏面電極４を介してｎ型半導体基板３に例えば電圧Ｖｄｄを印加することにより、ｐＭＯＳ２のしきい値電圧の変動を防ぐことができ、また、上記ＣＭＯＳが搭載された半導体チップの端部における放電の発生を防ぐことができる。また、ＣＭＯＳの動作時において、ｎＭＯＳ１のｎ＋型ソース領域７には、ソース電極１０を介して電圧Ｖｓｓが印加され、ｐ＋型コンタクト層９には、基板電極１１を介して、例えば電圧Ｖｓｓが印加される。
【００２５】
本実施の形態の半導体装置の主な特徴は、ＳｉＣ基板上に形成された上記ＣＭＯＳにおいて、ｐ型拡散層６の注入深さ（形成深さ、底面）からｎ型エピタキシャル層５とｎ型半導体基板３との界面までの距離ｄ１が、基板電極１１と基板電極１９との相互間の電位差に応じてｐ型拡散層６からｎ型半導体基板３の裏面に向かって伸びる空乏層２１の厚さｄ２より大きいことにある。図では、空乏層２１の輪郭を破線で示している。なお、本願でいう厚さとは、ｎ型半導体基板３の主面に対して垂直な方向（以下、単に垂直方向または縦方向と呼ぶ）における層、膜または領域などの長さを指す。
【００２６】
以下に、比較例の半導体装置を示す図２６を用いて、本実施の形態の半導体装置の効果について説明する。図２６は、比較例である半導体装置を示す断面図である。図２６に示す比較例の半導体装置であるＣＭＯＳの構造は、ｎ型エピタキシャル層５の厚さに対して空乏層２１の厚さが大きく、この点で図１に示す本実施の形態のＣＭＯＳとは差異がある。
【００２７】
ＳｉＣ基板上にエピタキシャル層を形成する場合には、ＳｉＣ基板とエピタキシャル層との界面に欠陥が形成される場合があり、当該欠陥に電流が流れると欠陥が成長し、エピタキシャル層内に欠陥が延伸して半導体装置の信頼性が低下する問題がある。
【００２８】
すなわち、図２６に示すｎ型半導体基板（バルク基板）３とｎ型エピタキシャル層５との界面には、図に×で示す欠陥が複数形成されており、ｎ型エピタキシャル層５内には、当該欠陥から伝播した多種の欠陥が形成されている。ｎ型エピタキシャル層５は、基底面に対して数度傾けた面上にエピタキシャル成長法で形成された層である。このため、ｎ型半導体基板３の（０００１）基底面に含まれる基底面転位（図２６に示すｎ型半導体基板３の主面に位置する欠陥）に電流が流れると、当該基底面転位は、電子と正孔の再結合エネルギーに応じて、ｎ型半導体基板３の主面からｎ型エピタキシャル層５の上面に向かって斜め方向に成長する。
【００２９】
基底面転位が成長する際、ショックレー型積層欠陥がｎ型エピタキシャル層５中に形成される。この積層欠陥は電子と正孔の再結合を促進させるため、ｎ型半導体基板３上に形成された半導体素子のオン抵抗の増大およびリーク電流の増大が起きる。さらに欠陥密度によりその値が変わるため、半導体装置の信頼性が低下する。特に増幅回路で使用される差動回路は、デバイス特性のバラつきに強く影響を受けるため、特性劣化は最小限に留める必要がある。つまり、半導体装置の高信頼化のため、ｎ型半導体基板３とｎ型エピタキシャル層５との界面に流れる少数キャリア電流を低減し、基底面転位の成長を抑えることが重要となる。
【００３０】
図２６に示す半導体装置において、ｐ型拡散層６の底部からは、高電圧端子とグラウンド端子との電位差に応じて、ｎ型半導体基板３の裏面側に向かって空乏層２１が伸びている。すなわち、ＣＭＯＳの動作時には、ｐ＋型ソース領域１５に印加される比較的高い電圧Ｖｄｄと、ｎ＋型ソース領域７に印加される比較的低い電圧Ｖｓｓとの差に応じて、ｎ型エピタキシャル層５内に空乏層２１が発生する。ここで、ｎ型エピタキシャル層５の不純物濃度は２×１０１５〜２×１０１６ｃｍ−３であり、ｎ型エピタキシャル層５の厚さは約３μｍであり、電圧Ｖｄｄの値は例えば１５Ｖであり、電圧Ｖｓｓの値は例えば０Ｖである。この場合、図２６に示すように、ｐ型拡散層６の底部から延伸する空乏層２１はｎ型半導体基板３とｎ型エピタキシャル層５との界面に到達すると見込まれる。
【００３１】
ＣＭＯＳは、ｎ型エピタキシャル層５の上面に電流を流す横型素子で構成されるため、ｎ型半導体基板３とｎ型エピタキシャル層５との界面では、ｎＭＯＳ１とｐＭＯＳ２との電位差に応じた逆方向性リーク電流が流れる。逆方向性リーク電流は、当該界面から、ｐ型拡散層６およびｐ＋型コンタクト層９を介して基板電極１１に流れる電流である。ショックレー型積層欠陥が成長する３５０℃以下の環境において、当該リーク電流は、空乏層２１が形成された領域における生成電流が主となる。少数キャリア５１の生成・再結合の主過程は、バンドギャップ内の生成再結合中心を介した電子、正孔の放出過程である。言い換えれば、ＣＭＯＳの動作時においては、空乏層２１内で電子・正孔対が発生し、この少数キャリア５１が移動することでリーク電流が流れる。
【００３２】
生成された少数キャリア５１（ここでは、正孔）は、電位の低いｐ型拡散層６に向かってドリフトし、ｐ＋型コンタクト層９および基板電極１１を通じてグラウンド端子へ移動する。ここで、比較例のように、空乏層２１がｎ型半導体基板３とｎ型エピタキシャル層５との界面に到達している場合、キャリア（正孔）の輸送過程で電子との再結合が当該界面において起こることにより、基底面転位が成長する虞がある。図２６では、楕円で囲んだ欠陥５２内に基底面転位が成長している様子を示している。欠陥５２は、上記界面から、ｎ型エピタキシャル層５内において斜め上方向に成長している。
【００３３】
横型素子のリーク電流に起因する転位の成長は、縦型バイポーラデバイスにおける転位の成長に比べて小さいが、高温または高放射線場などの過酷環境に曝されるデバイスは、短期間で保守・交換を行うことが困難である場合が多く、長期間使用され続ける。そのため、過酷環境で使用されるデバイスにおいて、長期信頼性の観点からリーク電流による基底面転位の成長は無視できず、このような転位の成長を防ぐ必要がある。なお、ここでいう高温の環境とは、例えば自動車のエンジン付近の環境が挙げられる。また、高放射線場としては、宇宙空間または原子力発電所内の環境が挙げられる。
【００３４】
以上に述べたように、横型素子を有する比較例の半導体装置では、空乏層２１がｎ型半導体基板３とｎ型エピタキシャル層５との界面に達しているため、空乏層２１内に流れるリーク電流に起因して、当該界面の基底面転位がｎ型エピタキシャル層５内に向かって成長する。これにより、ｎ型エピタキシャル層５の上部に形成された半導体素子（例えばＣＭＯＳ）のオン抵抗の増大およびリーク電流の増大が起き、半導体装置の信頼性が低下する。
【００３５】
そこで、本実施の形態では、図１に示すように、ｐ型拡散層６の注入深さからｎ型エピタキシャル層５とｎ型半導体基板３との界面までの距離ｄ１が、基板電極１１と基板電極１９との相互間の電位差に応じてｐ型拡散層６から伸びる空乏層２１の厚さｄ２より大きい半導体装置を実現している。
【００３６】
すなわち、ｐ型拡散層６からｎ型エピタキシャル層５の底面までの距離ｄ１を、ｐ型拡散層６から伸びる空乏層２１の厚さｄ２より厚くすることで、ｎ型半導体基板３とｎ型エピタキシャル層５との界面に空乏層２１を到達させない構造を実現している。本実施の形態の半導体装置であっても、ｎ型エピタキシャル層５とｎ型半導体基板３との界面には基底面転位が形成されており、また、空乏層２１内には小数キャリアが生成されることによりリーク電流が流れることが考えられる。しかし、リーク電流が流れる空乏層２１が当該界面に達していないため、当該界面に形成された転位（欠陥）にリーク電流が流れることを防ぐことができる。
【００３７】
よって、ｎ型半導体基板３とｎ型エピタキシャル層５との界面に存在する欠陥にリーク電流が流れることに起因して、ｎ型エピタキシャル層５内に欠陥５２（図２６参照）が成長することを防ぐことができる。すなわち、ＳｉＣを材料としたＣＭＯＳにおいて、バルク基板とエピタキシャル層の界面における電子と正孔の再結合を抑制することができる。よって、基底面転位の成長に起因するＣＭＯＳの特性劣化を抑えることができるため、半導体装置の信頼性を向上させることができる。
【００３８】
図３は、図１に示すｐ型拡散層６のアクセプタ濃度（不純物濃度）ＮＡを５×１０１７ｃｍ−３としたときの、ｎ型エピタキシャル層５の不純物濃度と空乏層２１の厚さｄ２との関係を示すグラフである。図３には、Ｖｄｄ−Ｖｓｓの値が５Ｖ、１０Ｖ、１５Ｖおよび２０Ｖのそれぞれの場合のグラフを示している。
【００３９】
空乏層２１がｐ型拡散層６から下方に向かって伸びる距離、つまり空乏層２１の厚さｄ２は、主にｎ型エピタキシャル層５の不純物濃度と電源電圧（Ｖｄｄ−Ｖｓｓ）とに依存し、電源電圧（電圧Ｖｄｄ（単位：Ｖ）と電圧Ｖｓｓ（単位：Ｖ）の電位差）が大きいほど小さくなり、ｎ型エピタキシャル層５の不純物濃度が高いほど小さくなる。本実施の形態では、電源電圧（Ｖｄｄ−Ｖｓｓ）は、例えば５０Ｖ以下である。図３に示すグラフから、電源電圧を１５Ｖ、ｎ型エピタキシャル層５の不純物濃度を１×１０１５ｃｍ−３とした場合、厚さｄ２は４．４μｍと見積られる。よって、図１に示す空乏層２１がｎ型半導体基板３とｎ型エピタキシャル層５との界面に達しない構造を実現するため、距離ｄ１は、少なくとも４．４μｍよりも大きい必要がある。
また、図１に示す空乏層２１の厚さｄ２（単位：μｍ）は、以下の式１により表わされる。
ｄ２＝（２εＳｉＣ（Ｖｂｉ＋Ｖｄｄ−Ｖｓｓ）／ｑＮＤ）    （１）
【００４０】
ここで、εＳｉＣはＳｉＣの誘電率（単位：Ｆ／ｍ）であり、Ｖｂｉはｎ型エピタキシャル層５とｐ型拡散層６とのｐｎ接合におけるビルトイン電圧（単位：Ｖ）であり、ｑは点電荷（単位：Ｃ）であり、ＮＤはｎ型エピタキシャル層５の不純物濃度（単位：ｃｍ−３）である。垂直方向におけるｐ型拡散層６からｎ型エピタキシャル層５とｎ型半導体基板３との界面までの最短距離である距離ｄ１は、厚さｄ２より大きいのであるから、ここでは距離ｄ１（単位：μｍ）を以下の式２により表わすことができる。
ｄ１＞（２εＳｉＣ（Ｖｂｉ＋Ｖｄｄ−Ｖｓｓ）／ｑＮＤ）    （２）
＜半導体装置の製造方法＞
【００４１】
以下に、図４〜図１０を用いて、本実施の形態の半導体装置の製造方法について説明する。図４〜図１０は、本実施の形態の半導体装置の製造工程中の断面図である。
【００４２】
まず、図４に示すように、主面と、主面の反対側の裏面とを有するｎ型半導体基板３を準備する。ｎ型半導体基板３は、ｎ型半導体基板３の主面に沿う方向に並ぶｎＭＯＳ領域１ＡとｐＭＯＳ領域２Ａとを有している。ｎ型半導体基板３は、ＳｉＣ（炭化ケイ素）からなる基板、つまりＳｉＣ基板である。図４では、図の左側にｐＭＯＳ領域２Ａを示し、図の右側にｎＭＯＳ領域１Ａを示している。続いて、ｎ型半導体基板３の主面上に、エピタキシャル成長法を用いてｎ型エピタキシャル層５を形成する。ここでは、ｎ型エピタキシャル層５にｎ型不純物（例えばＮ（窒素））を導入しながらｎ型エピタキシャル層５を成長させる。
【００４３】
このとき、図１および図３を用いて説明したように、後に形成するｎＭＯＳにおいてｎ型エピタキシャル層５の上面側に生じる空乏層が、ｎ型エピタキシャル層５とｎ型半導体基板３との界面に達することのないように、十分に大きい厚さを有するｎ型エピタキシャル層５を形成する。また、当該空乏層が当該界面に達することを防ぐため、十分に高いｎ型不純物濃度を有するｎ型エピタキシャル層５を形成する。ｎ型エピタキシャル層５のｎ型不純物濃度は、例えば１×１０１５ｃｍ−３である。
【００４４】
次に、図５に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ型エピタキシャル層５の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、ｎＭＯＳ領域１Ａのｎ型エピタキシャル層５の上面に、ｐ型半導体領域であるｐ＋型コンタクト層９を形成し、ｐＭＯＳ領域２Ａのｎ型エピタキシャル層５の上面に、ｐ型半導体領域であるｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６を形成する。ｐ＋型コンタクト層９、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６のそれぞれは、ｎ型エピタキシャル層５の上面から、ｎ型エピタキシャル層５の途中深さまで達して形成されており、ｎ型エピタキシャル層５とｎ型半導体基板３との界面までは達していない。
【００４５】
次に、図６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ｎＭＯＳ領域１Ａのｎ型エピタキシャル層５の上面にｐ型の不純物（例えばＡｌ（アルミニウム））を打ち込む。これにより、ｎＭＯＳ領域１Ａのｎ型エピタキシャル層５の上面に、ｐ型半導体領域であるｐ型拡散層６を形成する。ｐ型拡散層６は、ｐ＋型コンタクト層９、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６のそれぞれよりもｐ型不純物濃度が低く、形成深さが深い。ただし、ｐ型拡散層６の下面は、ｎ型エピタキシャル層５とｎ型半導体基板３との界面に達していない。ｐ＋型コンタクト層９は、ｐ型拡散層６の上面に位置し、平面視で環状の形状を有している。
【００４６】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ｎ型エピタキシャル層５の上面にｎ型の不純物（例えばＮ（窒素））を打ち込む。これにより、ｎＭＯＳ領域１Ａのｎ型エピタキシャル層５の上面に、ｎ型半導体領域であるｎ＋型ソース領域７およびｎ＋型ドレイン領域８を形成し、ｐＭＯＳ領域２Ａのｎ型エピタキシャル層５の上面に、ｎ型半導体領域であるｎ＋型コンタクト層１７を形成する。ｎ＋型ソース領域７、ｎ＋型ドレイン領域８およびｎ＋型コンタクト層１７のそれぞれの形成深さは、ｐ型拡散層６の形成深さよりも浅い。ｎ＋型ソース領域７およびｎ＋型ドレイン領域８は、ｐ型拡散層６の上面において、平面視でｐ＋型コンタクト層９に囲まれる位置に形成する。ｎ＋型コンタクト層１７は、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６を平面視で囲むように環状に形成する。
【００４７】
次に、図８に示すように、ｎ型エピタキシャル層５上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、薄い絶縁膜１３と、導電膜とを順に形成する。絶縁膜１３は例えば酸化シリコン膜からなり、導電膜は、例えばポリシリコン、Ａｌ（アルミニウム）またはＭｏ（モリブデン）などからなる。続いて、フォトリソグラフィ技術およびエッチング法を用いて、上記導電膜を加工し、これにより絶縁膜１３の一部の上面を露出させる。
【００４８】
この加工工程により、導電膜からなるゲート電極１４をｎＭＯＳ領域１Ａに形成し、導電膜からなるゲート電極２０をｐＭＯＳ領域２Ａに形成する。ゲート電極１４は、ｎ＋型ソース領域７およびｎ＋型ドレイン領域８の相互間のｎ型エピタキシャル層５（ｐ型拡散層６）の上面の直上に、ゲート絶縁膜である絶縁膜１３を介して形成される。また、ゲート電極２０は、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６の相互間のｎ型エピタキシャル層５の上面の直上に、ゲート絶縁膜である絶縁膜１３を介して形成される。これにより、ｎＭＯＳ領域１Ａでは、少なくともゲート電極１４、ｎ＋型ソース領域７およびｎ＋型ドレイン領域８を備えたｎＭＯＳ１が形成される。また、ｐＭＯＳ領域２Ａでは、少なくともゲート電極２０、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６を備えたｐＭＯＳ２が形成される。
【００４９】
次に、図９に示すように、例えばＣＶＤ法を用いて、ｎ型エピタキシャル層５上に層間絶縁膜２９を形成する。層間絶縁膜２９は、例えば酸化シリコン膜からなる。ここでは、層間絶縁膜２９によりゲート電極１４、２０のそれぞれの側面および上面を覆い、絶縁膜１３の上面を覆う。続いて、層間絶縁膜２９をフォトリソグラフィ技術およびエッチング法を用いて、層間絶縁膜２９および絶縁膜１３を貫通し、ｎ型エピタキシャル層５の上面を露出する複数の接続孔を形成する。各接続孔の底部では、ｎ＋型ソース領域７、ｎ＋型ドレイン領域８、ｐ＋型コンタクト層９、ｐ＋型ソース領域１５、ｐ＋型ドレイン領域１６またはｎ＋型コンタクト層１７が、層間絶縁膜２９および絶縁膜１３からなる積層膜から露出する。
【００５０】
次に、図１０に示すように、例えばスパッタリング法を用いて、ｎ型エピタキシャル層５上および層間絶縁膜２９上に金属膜を形成する。金属膜は、例えば主にＡｌ（アルミニウム）からなり、上記複数の接続孔のそれぞれの内部を埋め込んでいる。続いて、層間絶縁膜２９上の当該金属膜を、フォトリソグラフィ技術およびエッチング法を用いて加工し、これにより、層間絶縁膜２９の上面の一部を露出させる。この加工工程により、当該金属膜を分離し、当該金属膜からなるソース電極１０、基板電極１１、出力電極１２、ソース電極１８および基板電極１９を形成する。
【００５１】
ソース電極１０はｎ＋型ソース領域７に接続され、基板電極１１はｐ＋型コンタクト層９に接続され、出力電極１２はｎ＋型ドレイン領域８およびｐ＋型ドレイン領域１６に接続され、ソース電極１８はｐ＋型ソース領域１５に接続され、基板電極１９はｎ＋型コンタクト層１７に接続されている。続いて、例えばスパッタリング法を用いて、ｎ型半導体基板３の裏面を覆う裏面電極４を形成する。裏面電極４は、例えばＡｕ（金）を含む導電膜であり、基板電極１９およびｎ＋型コンタクト層１７に電気的に接続されている。
【００５２】
以上の工程により、本実施の形態の半導体装置として、ｎＭＯＳ１およびｐＭＯＳ２を相補的に接続したＣＭＯＳを形成することができる。
【００５３】
本実施の形態の半導体装置の製造方法により形成されるＣＭＯＳは、ｐ型拡散層６の底面からｎ型エピタキシャル層５とｎ型半導体基板３との界面までの距離ｄ１が、基板電極１１と基板電極１９との相互間の電位差に応じてｐ型拡散層６から伸びる空乏層２１の厚さｄ２より大きいことを特徴としている。これにより、図１および図３を用いて説明した上記半導体装置と同様の効果を得ることができる。
【００５４】
すなわち、ｎ型半導体基板３とｎ型エピタキシャル層５との界面に空乏層２１を到達させない構造を実現することで、空乏層２１内のリーク電流に起因して、ｎ型エピタキシャル層５内に欠陥５２（図２６参照）が成長することを防ぐことができる。よって、基底面転位の成長に起因するＣＭＯＳの特性劣化を抑えることができるため、半導体装置の信頼性を向上させることができる。
＜変形例＞
【００５５】
本実施の形態の変形例である半導体装置の断面図を図１１に示す。図１に示す構造とは異なり、図１１に示すように、ソース電極１０と基板電極１１（図１参照）とを同一金属で接続する構成を採用してもよい。同様に、ソース電極１８と基板電極１９（図１参照）とを同一金属で接続する構成を採用してもよい。このような構成とすることで、配線パターンの共通化に伴うチップ面積の削減が可能となり、半導体装置を小型化することができる。
（実施の形態２）
【００５６】
図１２に本実施の形態２である半導体装置を示す。本実施の形態の半導体装置は、前記実施の形態１と同様に、空乏層がｎ型半導体基板３とｎ型エピタキシャル層５との界面に達しない構造を有し、かつ、ｎ型半導体基板３とｎ型エピタキシャル層５との間に、ｎ型エピタキシャル層５よりｎ型不純物の濃度が高いｎ型のバッファ層２７を設けることを特徴としている。バッファ層２７は、ｎ型半導体基板３上にエピタキシャル成長法により形成されたエピタキシャル層（半導体層）であり、バッファ層２７の下面はｎ型半導体基板３に接し、バッファ層２７の上面はｎ型エピタキシャル層５に接している。言い換えれば、バッファ層２７は、ｎ型半導体基板３とｎ型エピタキシャル層５との間に介在している。
【００５７】
半導体装置の製造工程では、図４を用いて説明した工程において、ｎ型半導体基板３上にエピタキシャル層を形成する際、以下のように成長条件を変更させることで、バッファ層２７およびｎ型エピタキシャル層を含むエピタキシャル層を形成する。すなわち、まず、当該エピタキシャル層にｎ型不純物（例えばＮ（窒素））が比較的多く導入される条件でエピタキシャル成長を行うことでバッファ層２７を形成し、続いて、当該エピタキシャル層にｎ型不純物（例えばＮ（窒素））が比較的少なく導入される条件でエピタキシャル成長を行うことでｎ型エピタキシャル層５を形成する。なお、基底面転位（欠陥）は、ｎ型半導体基板３とバッファ層２７との界面に形成される。
【００５８】
空乏層は、エピタキシャル層内の不純物濃度が高いほど、延伸し難くなる性質を有する。よって、ｎ型エピタキシャル層５より高濃度のバッファ層２７を形成することで、ｐ型拡散層６から伸びる空乏層をよりｎ型半導体基板３とバッファ層２７との界面に到達することを防ぐことができる。このため、基底面転位のエピタキシャル層内への成長をさらに効果的に抑制することができる。
【００５９】
なお、ｎ型エピタキシャル層５の不純物濃度をバッファ層２７と同様に高めることで空乏層の拡大を防ぐことは、ｐＭＯＳ２のしきい値電圧が負側に大きくなることを防ぐ観点から困難である。このようにｎ型エピタキシャル層５の不純物濃度を高めることができない場合であっても、本実施の形態の構造であれば、効果的に基底面転位の成長を抑制することができる。
（実施の形態３）
【００６０】
図１３に本実施の形態３である半導体装置の断面図を示す。本実施の形態の半導体装置は、前記実施の形態１と同様に、空乏層がＳｉＣ基板とエピタキシャル層との界面に達しない構造を有し、かつ、次に説明するような構成を有するものである。すなわち、図１３に示すように、ｐ型拡散層６の注入深さ（下面）からｎ型エピタキシャル層５とｎ型半導体基板３との界面までの距離ｄ１より、水平方向におけるｐ型拡散層６の中心からｎ＋型コンタクト層１７までの距離Ｌ１の方が短いことを特徴としている。上述した構成により、前記実施の形態１と同様の効果が得られ、かつ、高温環境におけるＣＭＯＳのラッチアップ動作を抑制することができる。なお、ここでいう水平方向とは、ｎ型半導体基板３の主面に沿う方向、つまり横方向を指す。
【００６１】
ここで、比較例の半導体装置を示す図２７を用いて、ラッチアップ動作について説明する。図２７は、比較例である半導体装置を示す断面図である。図２７に示すＣＭＯＳの構造は、図２６に示すＣＭＯＳの構造と同様である。ＳＴＩ（Shallow Trench Isolation）などの絶縁膜で素子分離していないＣＭＯＳにはバイポーラ・トランジスタが寄生している。例えば、図２７に示すＣＭＯＳには、ｎ＋型ソース領域７をエミッタとして有し、ｐ型拡散層６をベースとして有し、ｎ型エピタキシャル層５をコレクタとして有する寄生トランジスタであるｎｐｎトランジスタ構造が存在している。同様に、ｐ＋型ドレイン領域１６をエミッタとして有し、ｎ型エピタキシャル層５をベースとして有し、ｐ型拡散層６をコレクタとして有するｐｎｐトランジスタも寄生している。この２つのトランジスタの電流増幅率の積が１を超えると寄生サイリスタが作動することでラッチアップが発生し、大電流が流れる。
【００６２】
寄生ｎｐｎトランジスタの誤点弧はｎ＋型ソース領域７とｎ型エピタキシャル層５との間に挟まれたｐ型拡散層６の抵抗６０に流れた電流が起点となることがあり、そこで発生した電圧降下がビルトイン電圧を超えると寄生素子（寄生サイリスタ）がオン状態となり制御不能となる。特にＳｉＣからなるｎ型エピタキシャル層５内のｐ型拡散層６のシート抵抗は１００〜３００ｋΩ／□であり、比較的高いため、抵抗６０に流れる電流を低減することでラッチアップ動作を抑制することが求められる。
【００６３】
抵抗６０を流れる電流は、主に空乏層内に発生した生成・再結合成分からなり、横方向におけるｐ型拡散層６の中央付近を流れる縦方向の電流６１が、ｐ型拡散層６内をｐ＋型コンタクト層９に向かって流れる過程で抵抗６０を通る。特に、７００℃以上の高温の場合、温度により増大した生成・再結合成分に加え、拡散成分が縦方向の電流６１に重畳されるため、これらの電流を抵抗６０へ流さないようにする必要がある。
【００６４】
図２７に示すＣＭＯＳは、裏面電極４とｐＭＯＳ２の基板電極１９が同電位であるため、リーク電流は縦方向の電流６１と横方向の電流６２とに経路を分けられる。縦方向の電流６１は、ｎ型エピタキシャル層５とｎ型半導体基板３との界面近傍から、ｎ型エピタキシャル層５、ｐ型拡散層６およびｐ＋型コンタクト層９を順に通って基板電極１１に抜ける電流であり、横方向の電流６２は、ｎ＋型コンタクト層１７からｎ型エピタキシャル層５、ｐ型拡散層６およびｐ＋型コンタクト層９を順に通って基板電極１１に抜ける電流である。
【００６５】
本実施の形態では、図１３に示す距離ｄ１を距離Ｌ１と比べて十分大きくすることで、横方向に流れる電流６２は増大するが、これにより縦方向に流れる電流６１が低減するため、寄生バイポーラの誤点弧を抑制することができる。距離ｄ１は、垂直方向におけるｐ型拡散層６からｎ型エピタキシャル層５とｎ型半導体基板３との界面までの最短の距離である。距離Ｌ１は、水平方向における、ｐ＋型コンタクト層９の中心から、ｎ＋型コンタクト層１７までの最短の距離である。言い換えれば、距離Ｌ１は、ｎＭＯＳ１およびｐＭＯＳ２が隣り合う方向における、ｐ＋型コンタクト層９の中心から、ｎ＋型コンタクト層１７までの距離である。
【００６６】
図１４は、距離Ｌ１および距離ｄ１の比と、ｎ型半導体基板３（図１３参照）の温度との関係を示すグラフである。つまり、図１４は、ラッチアップの発生の有無とＣＭＯＳの構造および温度との関係を示すグラフである。図１４に示すグラフは、距離Ｌ１および距離ｄ１の比と温度との関係を、ｐ型拡散層６のシート抵抗Ｒｓが２００ｋΩ／□で一定であるものとして計算した結果を示すものである。図１４では、ラッチアップが生じる場合とラッチアップが生じない場合との境界における距離Ｌ１および距離ｄ１の比と温度との関係をグラフで示している。つまり、図１４において実線で表わしたグラフよりも左側の条件ではラッチアップは生じないが、当該グラフよりも右側の条件でラッチアップが生じる。
【００６７】
図１４に示すように、ｎ型半導体基板３の温度が８００℃を超える場合、ラッチアップを防止するために距離Ｌ１に対して距離ｄ１を長くする必要がある。また、例えば８５０℃でＣＭＯＳを動作させる場合、Ｌ１／ｄ１を０．２以下とすることでラッチアップを防止することができる。
【００６８】
ここで、図１５に、本実施の形態の半導体装置の平面図を示す。図１５では、ゲート絶縁膜および層間絶縁膜の図示を省略している。図１５に示すように、ｎＭＯＳ１とｐＭＯＳ２とはゲート配線２３を共有している。つまり、ゲート電極１４、２０（図１３参照）のそれぞれには、同じ電圧が印加される。また、平面視において、ｎ＋型ソース領域７およびｎ＋型ドレイン領域８は、ｐ＋型コンタクト層９に囲まれている。また、平面視において、ｐ＋型ソース領域１５およびｐ＋型ドレイン領域１６は、ｎ＋型コンタクト層１７に囲まれている。
【００６９】
ｎ＋型ソース領域７、ｎ＋型ドレイン領域８、ｐ＋型コンタクト層９、ｐ＋型ソース領域１５、ｐ＋型ドレイン領域１６およびｎ＋型コンタクト層１７のそれぞれには、接続部（コンタクトプラグ）２２がオーミックに接続されている。接続部２２は、ソース電極１０、基板電極１１、出力電極１２、ソース電極１８または基板電極１９（図１３参照）のいずれかの一部に該当する。ｎ＋型ソース領域７およびｐ＋型コンタクト層９には、接続部２２を介して配線２５が電気的に接続されている。また、ｐ＋型ソース領域１５およびｎ＋型コンタクト層１７には、接続部２２を介して配線２４が電気的に接続されている。また、ｎ＋型ドレイン領域８およびｐ＋型ドレイン領域１６には、接続部２２を介して配線２６が電気的に接続されている。
【００７０】
ゲート配線２３を共有しているｎＭＯＳ１とｐＭＯＳ２とは、ゲート幅方向が同一であり、ゲート幅方向において互いに隣り合って配置されている。ラッチアップ動作を抑制する観点から、ｐ＋型コンタクト層９およびｎ＋型コンタクト層１７のそれぞれが、平面視でソース・ドレイン領域を囲うレイアウトを有していることが望ましい。図２７に示す横方向の電流６２はｎ＋型コンタクト層１７からｐ＋型コンタクト層９に流れるため、上記のようなレイアウトを採用することで、電流６２が図２７に示す抵抗６０に回り込んで流れることを回避し易くなる。よって、よりラッチアップ動作を抑制することができる。
（実施の形態４）
【００７１】
図１６に、本実施の形態４である半導体装置の断面図を示す。図１６に示す構造は、前記実施の形態１と同様に、空乏層がＳｉＣ基板とエピタキシャル層との界面に達しない構造を有し、かつ、ｎＭＯＳ１のゲート長Ｌ２がｐＭＯＳ２のゲート長Ｌ３より短いことを特徴とするものである。上述した構成とすることで、前記実施の形態１と同様の効果が得られ、かつ、ＣＭＯＳの機能を保ちつつチップ面積を小さくすることができる。このため、半導体装置の微細化による性能の向上、および、半導体装置の製造工程における低コスト化を実現することができる。
【００７２】
以下、詳細を説明する。ＳｉＣは、酸化膜中の固定電荷が、Ｓｉの酸化膜中の固定電荷よりも大きいため、ＳｉＣ基板上のｐＭＯＳ２では、しきい値電圧が負側に大きくなり易い傾向がある。ｐＭＯＳ２はゲート電極２０に負バイアスを印加してオン／オフを切り替える素子であり、しきい値電圧が負側に大きくなると、ゲート電極２０に印加する負電圧も増大する問題がある。つまり、ＳｉＣを材料としたｐＭＯＳ２は、しきい値電圧の絶対値が増大し易く、このような増大を防ぐため、ｎ型エピタキシャル層５の不純物濃度（例えば５×１０１４〜２×１０１６ｃｍ−３）を低く抑える場合がある。
【００７３】
ｎ型エピタキシャル層５の不純物濃度（エピタキシャル濃度）が低いとｐ＋型ドレイン領域１６とｐ＋型ソース領域１５との相互間の電位差により、ｐ＋型ドレイン領域１６から伸びた空乏層がｐ＋型ソース領域１５と繋がり易くなる（これをパンチスルーという）。パンチスルーはスイッチング素子としての機能を奪うため、ｐＭＯＳ２のゲート長Ｌ３はパンチスルーが発生しない条件で作製する必要がある。すなわち、ｐＭＯＳ２のゲート長Ｌ３は比較的大きく確保する必要がある。なお、ｐＭＯＳ２のゲート長Ｌ３は、水平方向に沿うゲート電極２０の短手方向であって、ｐ＋型ドレイン領域１６およびｐ＋型ソース領域１５の相互間の距離を指す。また、ｎＭＯＳ１のゲート長Ｌ２は、水平方向に沿うゲート電極１４の短手方向であって、ｎ＋型ドレイン領域８およびｎ＋型ソース領域７の相互間の距離を指す。
【００７４】
一方、ｎＭＯＳ１はｐ型拡散層６の不純物濃度がｐＭＯＳ２のチャネル領域であるｎ型エピタキシャル層５の不純物濃度に比べて１０〜１０００倍大きく、パンチスルーが起き難い。このため、ｐＭＯＳ２のゲート長Ｌ３に対してｎＭＯＳ１のゲート長Ｌ２を短くすることが可能である。これにより、半導体チップを小型化することができる。すなわち、半導体装置の微細化による性能の向上、および、半導体装置の製造工程における低コスト化を実現することができる。
（実施の形態５）
【００７５】
本実施の形態５の半導体装置は、前記実施の形態１と同様に、空乏層がＳｉＣ基板とエピタキシャル層との界面に達しない構造を有し、かつ、半導体装置の使用温度の一部または全てが３５０℃以上であることを特徴としている。図１７に本発明に係る駆動温度シーケンスの一例を示す。図１７は、本実施の形態の半導体装置の使用時間と、当該半導体装置の温度との関係を示すグラフである。
【００７６】
本発明者らは、前記実施の形態１に記載の半導体装置を、３５０℃以上の高温環境で使用する場合、基底面転位の成長と共に広がるショックレー型積層欠陥の成長が抑制され、さらに、ショックレー型積層欠陥が回復する場合があることを見出した。つまり、半導体装置の使用環境の温度が２００℃以上であっても、半導体装置の使用時のｎ型半導体基板３の温度が３５０℃以上である場合、ショックレー型積層欠陥の成長を防ぐことができる。
【００７７】
本実施の形態では、前記実施の形態１と同様の効果が得られる。さらに、図１７に示すように、半導体装置の駆動温度の少なくとも一部を３５０℃とすることで、基底面転位の成長と共に広がるショックレー型積層欠陥の成長を抑制することができる。よって、半導体装置の信頼性を向上させることができる。
（実施の形態６）
【００７８】
図１８に本実施の形態６である半導体装置の断面図を示す。本実施の形態の半導体装置は、前記実施の形態１と同様に、空乏層がＳｉＣ基板とエピタキシャル層との界面に達しない構造を有し、かつ、三端子レギュレータによりｎＭＯＳのしきい値電圧を制御することを特徴としている。
【００７９】
図１８に示すように、本実施の形態の半導体装置は、前記実施の形態１に記載した半導体装置と同様の構造を有している。また、本実施の形態の半導体装置は、ソース電極１０と基板電極１１とを三端子レギュレータ２８を介して電気的に接続し、この三端子レギュレータ２８によりｎＭＯＳ１のしきい値電圧を制御している。
【００８０】
三端子レギュレータ２８は、任意の電圧を出力するための変圧器として働く装置であり、ｎＭＯＳ１が形成された半導体チップに搭載されている。また、三端子レギュレータ２８は、バスライン４０に接続されている。ここでは、三端子レギュレータ２８を用いて、ソース電極１０と基板電極１１との相互間の電位差を拡大または縮小するなどの制御をすることができ、これにより、ｎＭＯＳ１のしきい値電圧を制御することができる。
【００８１】
本実施の形態の半導体装置では、前記実施の形態１と同様の効果が得られる。さらに、温度上昇により低下するｎＭＯＳ１のしきい値電圧をバックバイアス効果で補償することができる。このため、高温環境下でもノーマリーオン化せずにデバイスを駆動することが可能となる。特にＳｉＣのｎＭＯＳは界面電荷密度が大きいため、室温におけるしきい値電圧が０．５〜２Ｖ程度と低く、温度上昇に伴いノーマリーオン化し易い。ここでは、図１８に示す基板電極１１にソース電極１０より低い電圧を入力することで、ｎＭＯＳ１のしきい値電圧を増大(制御)することができる。
【００８２】
なお、図１８ではｎＭＯＳ１に関して記述したが、ｐＭＯＳ２のソース電極と基板電極との間に三端子レギュレータ２８を接続することで、同様にしきい値電圧制御が可能となることは言うまでもない。
（実施の形態７）
【００８３】
図１９〜図２３に、本実施の形態７である半導体装置を示す。図１９および図２３は、本実施の形態である半導体装置を示す断面図であり、図２０および図２２は、本実施の形態である半導体装置を示す平面図である。図２１は、本実施の形態の変形例である半導体装置を示す平面図である。図２０、図２１および図２２では、ＳｉＣチップ３２の全体の平面レイアウトを示している。図２３は、図２２のＡ−Ａ線における断面図である。
【００８４】
実施の形態の半導体装置は、前記実施の形態１と同様に、空乏層がＳｉＣ基板とエピタキシャル層との界面に達しない構造を有し、かつ、裏面電極４とセラミックパッケージの配線パターン３０とが焼結系接合材料層３１を介して接続されていることを特徴としている。上述した実装形態を採用することで、ＳｉＣを材料としたＣＭＯＳを２００℃以上の高温で動作させることが可能となる。
【００８５】
図１９に示すように、本実施の形態の半導体装置の裏面電極４および裏面電極４の上の構造は、前記実施の形態１において説明した半導体装置と同様である。本実施の形態の半導体装置は、前記実施の形態１において説明したＣＭＯＳを搭載した半導体チップ（ＳｉＣチップ３２）を、セラミックパッケージの配線パターン３０上に焼結系接合材料層３１を介して接合したものである。
【００８６】
焼結系接合材料層３１を構成する焼結系接合材料は、主にＡｇ（銀）またはＣｕ（銅）からなり、焼結系接合材料層３１を用いて接合を行う場合には、接合中に１ＭＰａ以下の圧力を印加する必要がある。このような圧力を当該ＣＭＯＳに加えた場合、ＣＭＯＳが有する微細パターンが破壊される虞がある。そこで、このような破壊を避けるため、図２０に示すように、ＣＭＯＳが形成された領域３４とは別に、接合時においてＳｉＣチップ３２を押さえつける圧接領域３３を設けている。つまり、接合時には、領域３４ではなく圧接領域３３に例えば１ＭＰａの圧力を加える。これにより、半導体装置の信頼性を向上させることができる。
【００８７】
平面視において、ＳｉＣチップ３２の複数の箇所に圧接領域３３を島状に配置する場合には、圧接領域３３を少なくとも３箇所形成して面出しする必要がある。この場合、圧接領域３３はＳｉＣチップ３２の外周部に設けることが望ましい。
【００８８】
ここで、図２１に、本実施の形態のＳｉＣチップ３２の平面レイアウトの変形例を示す。図２１に示すように、圧接領域３３はＳｉＣチップ３２の外周の終端部とＣＭＯＳ領域３４との間に挟まれた全ての領域に設けたレイアウトとしてもよい。これにより、接合時にＣＭＯＳ領域３４に圧力が加わることに起因して微細パターンが破壊されることを防ぐことができる。
【００８９】
図２２および図２３では、本実施の形態の一例として、基板にｎ型半導体基板を採用した場合の半導体装置を示している。ＳｉＣを材料としたＣＭＯＳをｎ型半導体基板上に作製した場合、平面視における基板の端部が中央部と比較して高電圧となるため、当該端部をパッシベーション膜３５で覆うことが望ましい。なお、図２２では、図２３に示すセラミックパッケージの支持基板３７の図示を省略している。また、図２２では、図を分かり易くするため、パッシベーション膜３５にハッチングを付している。
【００９０】
ＳｉＣチップ３２の端部はパッシベーション膜３５により覆われているが、図２２では、パッシベーション膜３５に覆われたＳｉＣチップ３２の輪郭（端部）を透過して実線で示している。また、図２２および図２３では、低電圧領域３６の輪郭を破線で示している。図２３に示すように、ＳｉＣチップ３２は、セラミックパッケージの配線パターン３０上に焼結系接合材料層３１を介して接合されている。焼結系接合材料層３１の上面には、ＳｉＣチップ３２の底部の裏面電極４が接している。ＳｉＣチップ３２は、その上部の端部に高電界領域３８を有し、当該上部の端部よりも中央側の箇所に低電圧領域３６を有している。セラミックパッケージの配線パターン３０およびパッシベーション膜３５は、セラミックパッケージの支持基板３７の上に配置されている。
【００９１】
セラミックパッケージの配線パターン３０は、焼結系接合材料層３１およびＳｉＣチップ３２の積層構造よりも幅が大きい。パッシベーション膜３５は、セラミックパッケージの配線パターン３０の端部と、焼結系接合材料層３１およびＳｉＣチップ３２の積層構造の端部とを覆っており、低電圧領域３６の中心部はパッシベーション膜３５から露出している。すなわち、パッシベーション膜３５は、セラミックパッケージの配線パターン３０の端部における側面および上面と、焼結系接合材料層３１、裏面電極４およびＳｉＣチップ３２のそれぞれの側面と、高電界領域３８の全体と、低電圧領域３６の端部の上面とを連続的に覆っている。
【００９２】
このように、パッシベーション膜３５によりＳｉＣチップ３２の端部を覆うことで、ＳｉＣチップ３２の端部における放電の発生を抑制することができる。よって、半導体装置の信頼性を向上させることができる。
【００９３】
図２３に示すように、パッシベーション膜３５は、ＳｉＣチップ３２の低電圧領域３６および高電界領域３８を連続的に覆っている。これにより、低電圧領域３６とＳｉＣチップ３２の端部との間にある高電界領域３８に起因する放電を防止することが可能となる。
（実施の形態８）
【００９４】
図２４に本実施の形態８であるセンサ（電気センサシステム）の模式的な回路図を示す。本実施の形態のセンサは、対象システム２０１から発せられる検出信号２０２を増幅し、デジタル信号として出力するシステムユニット２００を複数有しており、複数のシステムユニット２００は、互いに並列に接続されている。また、当該センサは、複数のシステムユニット２００から出力された信号を処理するマイクロコンピュータ２０６と、マイクロコンピュータ２０６から出力されたフィードバック信号により対象システム２０１を制御する制御装置２０７とを備えている。
【００９５】
各システムユニット２００は、対象システム２０１から発せられる検出信号２０２を電気信号に変換するセンサ回路２０３と、センサ回路２０３の電気信号を増幅する増幅回路２０４と、増幅回路２０４からのアナログ信号をデジタル信号に変換するＡＤＣ回路２０５とを有し、ＡＤＣ回路２０５から出力されたデジタル信号は、マイクロコンピュータ２０６に入力される。このように、少なくともセンサ回路２０３と増幅回路２０４とは、同一のパッケージに搭載されている。
【００９６】
対象システム２０１から発せられる検出信号２０２としては、例えば、ＮＯＸ量センサ、水素センサ、または、冷却水の水位センサなどから検出される信号が挙げられる。マイクロコンピュータ２０６は、ＳｉＣ基板ではなくＳｉ基板に搭載された半導体素子などにより構成される装置、つまりＳｉデバイスである。
【００９７】
当該センサでは、少なくともセンサ回路２０３と増幅回路２０４は２００℃以上の高温に曝される。例として、ここでは、対象システム２０１と、センサ回路２０３、増幅回路２０４およびＡＤＣ（Analog to Digital Converter）回路２０５を含む複数のシステムユニット２００とのそれぞれが、２００〜４００℃の高温に曝される。図では、２００℃の高温に曝される装置を、一点鎖線で囲んでいる。また、本実施の形態のセンサは、前記実施の形態１〜７のいずれかに記載した半導体装置を、センサ回路２０３および増幅回路２０４を構成するいずれかの回路で使用することを特徴としている。
【００９８】
センサ回路２０３は、スイッチング素子であるトランジスタ２１１と、トランジスタ２１１のドレイン電極に接続された抵抗素子２１０とを備えており、検出信号２０２はトランジスタ２１１のゲート電極に入力される。トランジスタ２１１のドレイン電極から出力された信号は、増幅回路２０４を構成するオペアンプ（ＯＰアンプ）２１２に入力され、これにより増幅された信号がＡＤＣ回路２０５に入力される。前記実施の形態１〜７のいずれかに記載した半導体装置であるＣＭＯＳは、例えばオペアンプ２１２またはＡＤＣ回路２０５に使用される。
【００９９】
上述したセンサでは、高温環境で使用される前記実施の形態１〜７のいずれかに記載した半導体装置において、欠陥（基底面転位）は成長することを防ぐことができる。このため、欠陥の拡大に伴う半導体素子の特性変化に起因して、半導体装置が正常に動作できなくなることを防ぐことができる。したがって、高温環境でセンスした検出信号の劣化を伴うことなく増幅が可能となるため、高温環境におけるセンシング精度を向上させることができる。すなわち、センサの信頼性を向上させることができる。また、ＡＤＣ回路２０５の耐熱を向上し、高温化での使用を可能とすることで、安価なデジタル信号伝送用のケーブルを使用できるため、システムの低コスト化を実現できる。
【０１００】
なお、本実施の形態では、センサにＭＯＳＦＥＴを使用したがダイオードまたはバイポーラ・トランジスタなどを使用しても同様の効果が得られる。また、ＡＤＣ回路２０５とマイクロコンピュータ２０６との間にデジタル信号をアナログ信号へ変換するＤＡＣ回路が明記されていないが、必要に応じて設置することが可能であることは言うまでもない。
【０１０１】
また、本実施の形態では温度に着目して記述したが、高い放射線環境においてセンサ回路２０３および増幅回路２０４を使用しても同様の効果が得られる。つまり、ここでは、前記実施の形態１〜７のいずれかに記載した半導体装置が使用されているセンサ回路２０３および増幅回路２０４を、放射線の積算線量が０．１ｋＧｙ以上となる使用環境下に設置している。この場合、センサには水素センサなどが使用され、Ｓｉデバイスでは動作が難しい０．１ｋＧｙ以上の放射線環境において、請求項１〜７のいずれかに記載した半導体装置を使用したセンサを設置することで、センシング精度と安定性を確保することが可能となる。
（実施の形態９）
【０１０２】
図２５に本実施の形態９であるセンサ（電気センサシステム）の模式的な回路図を示す。本実施の形態のセンサは、実施の形態８と同様の構成を有しており、かつ、マイクロコンピュータ２０６を２００℃より低い低温環境で使用し、かつ、マイクロコンピュータ２０６に、Ｓｉを材料とした半導体装置を用いることを特徴としている。上述したセンサでは、並列に設けられたシステムユニット２００の情報を高速に処理することが可能である。図では、２００℃以上の環境で使用される装置を一点鎖線で囲み、２００℃未満の環境で使用される装置を二点鎖線により囲んでいる。
【０１０３】
ＳｉＣ基板に形成したＣＭＯＳはチャネル移動度がＳｉ基板に形成したＣＭＯＳと比較して低く、高速動作や情報の高速処理には不向きなデバイスである。そのため、情報処理にはＳｉを材料としたマイクロコンピュータ２０６を適用し、Ｓｉが動作できる温度に環境を整えて使用する。つまり、高温に曝されるセンサ回路２０３などからマイクロコンピュータ２０６は離れた場所に設置することで、Ｓｉ基板（ケイ素基板）に形成された半導体素子が用いられているマイクロコンピュータ２０６の高速処理性能および信頼性を確保することができる。
【０１０４】
また、本実施の形態では温度に着目して記述したが、高い放射線環境においても同様の構成で同じ効果が得られる。つまり、ここでは、Ｓｉデバイスが使用されているマイクロコンピュータ２０６を、放射線の積算線量が０．１ｋＧｙ未満となる使用環境下に設置している。このように、マイクロコンピュータ２０６を放射線が低い環境（例えば、０．１ｋＧｙ未満の放射線環境）に設置することで、並列に接続されたシステムユニット２００の情報をマイクロコンピュータ２０６により高速に処理することが可能となる。
【０１０５】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１０６】
例えば、前記実施の形態１〜９では、ｎ型のＳｉＣ基板およびｎ型のエピタキシャル層を用いる場合について説明したが、ｐ型のＳｉＣ基板およびｐ型のエピタキシャル層を用いてもよい。その場合、ｐ型拡散層６（図１参照）に代わって、エピタキシャル層の上面にｎ型拡散層を形成し、当該ｎ型拡散層の上部に形成されたｐＭＯＳの動作時において当該ｎ型拡散層の下に発生する空乏層が、エピタキシャル層とＳｉＣ基板との界面に達しない構造を実現することで、前記実施の形態１〜９と同様の効果を得ることができる。
【産業上の利用可能性】
【０１０７】
本発明は、ＣＭＯＳを備えた半導体装置およびその製造方法並びにセンサに幅広く利用することができる。
【符号の説明】
【０１０８】
１    ｎＭＯＳ
２    ｐＭＯＳ
３    ｎ型半導体基板
５    ｎ型エピタキシャル層
６    ｐ型拡散層
１１、１９    基板電極
２１    空乏層
ｄ１    距離
ｄ２    厚さ
【図１】
0006712650.tif 000002
【図２】
0006712650.tif 000003
【図３】
0006712650.tif 000004
【図４】
0006712650.tif 000005
【図５】
0006712650.tif 000006
【図６】
0006712650.tif 000007
【図７】
0006712650.tif 000008
【図８】
0006712650.tif 000009
【図９】
0006712650.tif 000010
【図１０】
0006712650.tif 000011
【図１１】
0006712650.tif 000012
【図１２】
0006712650.tif 000013
【図１３】
0006712650.tif 000014
【図１４】
0006712650.tif 000015
【図１５】
0006712650.tif 000016
【図１６】
0006712650.tif 000017
【図１７】
0006712650.tif 000018
【図１８】
0006712650.tif 000019
【図１９】
0006712650.tif 000020
【図２０】
0006712650.tif 000021
【図２１】
0006712650.tif 000022
【図２２】
0006712650.tif 000023
【図２３】
0006712650.tif 000024
【図２４】
0006712650.tif 000025
【図２５】
0006712650.tif 000026
【図２６】
0006712650.tif 000027
【図２７】
0006712650.tif 000028