(57)【特許請求の範囲】
【請求項１】
ウェーハの上の、第１スタック層と第２スタック層とを含むスタックに配置された開口部と、
前記開口部の少なくとも内側壁の上に配置された多層誘電体と、
前記多層誘電体の上に配置された第１チャネル層と、
前記第１チャネル層の上に配置され、半導体材料を含む第２チャネル層と、
前記第２チャネル層の上に配置された少なくとも１つの追加チャネル層と、
を備えるメモリデバイスであって、
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、ゲルマニウム（Ｇｅ）を含み、前記少なくとも１つの追加チャネル層は、前記第１チャネル層または前記第２チャネル層よりも低い濃度のＧｅを含むメモリデバイス。
【請求項２】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含み、前記Ｓｉ−Ｇｅ複合層は、約５原子％から約９５原子％の濃度範囲でＧｅを含む、請求項１に記載のメモリデバイス。
【請求項３】
前記第１チャネル層及び前記第２チャネル層は、多結晶構造を含む、請求項１に記載のメモリデバイス。
【請求項４】
前記少なくとも１つの追加チャネル層はＧｅを含み、前記第１チャネル層、前記第２チャネル層、および前記少なくとも１つの追加チャネル層は、チャネル長に対して垂直な方向に積層される、請求項１に記載のメモリデバイス。
【請求項５】
前記第１チャネル層と前記第２チャネル層との間にチャネル界面をさらに備え、前記第１チャネル層及び前記第２チャネル層の各々は、異なるＧｅ濃度のシリコン‐ゲルマニウム複合層を含む、請求項１に記載のメモリデバイス。
【請求項６】
前記開口部は、前記ウェーハの上面に対して略垂直である、請求項１に記載のメモリデバイス。
【請求項７】
前記開口部は、円形、長円形、正方形、ひし形、及び長方形の群から選択される断面形状を含む、請求項１に記載のメモリデバイス。
【請求項８】
前記多層誘電体は、前記開口部の少なくとも前記内側壁の上のブロック誘電体層と、前記ブロック誘電体層の上の電荷トラップ層と、前記電荷トラップ層の上のトンネル誘電体層とを備え、前記電荷トラップ層は多層構造を含む、請求項１に記載のメモリデバイス。
【請求項９】
前記電荷トラップ層の前記多層構造は、外側の窒化物層と、中間の誘電体層と、内側の窒化物層とを含み、前記外側の窒化物層又は前記内側の窒化物層のうちの少なくとも１つは、酸窒化ケイ素を含み、前記外側の窒化物層は、前記内側の窒化物層に対して酸素リーンであり、前記中間の誘電体層は電荷トラップが無い、請求項８に記載のメモリデバイス。
【請求項１０】
前記第１スタック層及び前記第２スタック層は、前記スタックを形成するために交互に互いの上に配置され、
前記第１スタック層は、二酸化ケイ素（ＳｉＯ２）を含み、
前記第２スタック層の各々は、ゲート層を含み、前記ゲート層は、ドープされた多結晶シリコン（Ｐｏｌｙ−Ｓｉ）層又はタングステン／窒化チタン（Ｗ／ＴｉＮ）複合層のうちの１つを含む、請求項１に記載のメモリデバイス。
【請求項１１】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、正にドープされている、請求項１に記載のメモリデバイス。
【請求項１２】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、ホウ素、ガリウム、又はインジウムの群から選択されたドーパントを含み、約１×１０１５ｃｍ−３から約１×１０１８ｃｍ−３の濃度範囲でドープされている、請求項１１に記載のメモリデバイス。
【請求項１３】
前記第１チャネル層と前記第２チャネル層との間の層厚比は、約１：５から約１：０．２の範囲内である、請求項１に記載のメモリデバイス。
【請求項１４】
ウェーハの上に形成された、第１スタック層と第２スタック層とを含むスタックであり、
前記第１スタック層は誘電体層を含み、前記第２スタック層はゲート層を含むスタックと、
前記スタックに形成された縦型の開口部内にそれぞれが形成される、複数の縦型のＮＡＮＤストリングであり、
前記縦型の開口部の少なくとも内側壁の上に配置された多層誘電体であって、ブロック誘電体層と、前記ブロック誘電体層の上に配置された多層電荷トラップ層と、前記多層電荷トラップ層の上に配置されたトンネル誘電体層とを含む、多層誘電体、
前記多層誘電体の上に配置された第１チャネル層と、前記第１チャネル層の上に配置された半導体材料を含む第２チャネル層と、前記第２チャネル層の上に配置された少なくとも１つの追加チャネル層とを含むチャネルであって、前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、ゲルマニウム（Ｇｅ）を含み、前記少なくとも１つの追加チャネル層は、前記第１チャネル層または前記第２チャネル層よりも低い濃度のＧｅを含む、チャネル、及び
前記縦型の開口部の底部に形成された選択エピタキシャル成長（ＳＥＧ）構造体であって、前記第１チャネル層は、前記第２チャネル層によって、前記ＳＥＧから物理的に隔離されるＳＥＧ構造体、
を備えている、複数の縦型のＮＡＮＤストリングと、
前記スタックに形成された縦型の共通ソース線（ＣＳＬ）スリット内にそれぞれが形成された、少なくとも１つの共通ソース線（ＣＳＬ）と、
を備えているメモリデバイスであって、
前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つは、前記ＳＥＧ構造体を介して、前記少なくとも１つのＣＳＬの１つと電気的に接続されているメモリデバイス。
【請求項１５】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、５％から９５％の濃度範囲でＧｅを含む多結晶シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含む、請求項１４に記載のメモリデバイス。
【請求項１６】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、多結晶Ｇｅ（Ｐｏｌｙ−Ｇｅ）層を含む、請求項１４に記載のメモリデバイス。
【請求項１７】
前記多層電荷トラップ層は、外側の窒化物層と、中間の誘電体層と、内側の窒化物層とを含み、前記外側の窒化物層又は前記内側の窒化物層のうちの少なくとも１つは、酸窒化ケイ素を含み、前記外側の窒化物層は、前記内側の窒化物層に対して酸素リーンであり、前記中間の誘電体層は電荷トラップが無い、請求項１４に記載のメモリデバイス。
【請求項１８】
ウェーハの上に形成され、第１スタック層と第２スタック層とを含むスタックであり、
前記第１スタック層は誘電体層を含み、前記第２スタック層はゲート層を含むスタックと、
前記スタックに形成された縦型の開口部内にそれぞれが形成された、複数の縦型のＮＡＮＤストリングであって、
前記縦型の開口部の少なくとも内側壁の上に配置された多層誘電体、
前記多層誘電体の上に配置された第１チャネル層、
前記第１チャネル層の上に配置され、半導体材料を含む第２チャネル層、
前記第２チャネル層の上に配置された少なくとも１つの追加チャネル層であって、前記第１チャネル層又は前記第２チャネル層のうち少なくとも１つは、ゲルマニウム（Ｇｅ）を含み、前記少なくとも１つの追加チャネル層は、前記第１チャネル層または前記第２チャネル層よりも低い濃度のＧｅを含む、少なくとも１つの追加チャネル層、及び
前記縦型の開口部の底部に形成された選択エピタキシャル成長（ＳＥＧ）構造体であり、前記第２チャネル層と直接接触し、前記第１チャネル層から物理的に隔離される、ＳＥＧ構造体、
を備えている複数の縦型のＮＡＮＤストリングと、
前記ゲート層のうちの１つにそれぞれが接続された複数のワード線と、
前記第１チャネル層又は前記第２チャネル層の上端で前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つにそれぞれが接続されている複数のビット線と、
前記スタックの共通ソース線（ＣＳＬ）スリット内に形成された共通ソース線（ＣＳＬ）であり、前記ＳＥＧ構造体を介して前記第１チャネル層又は前記第２チャネル層の底部で前記複数の縦型のＮＡＮＤストリングのうちの少なくとも１つに接続されている共通ソース線（ＣＳＬ）と、
を備えるメモリアレイ。
【請求項１９】
前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、５％から９５％の濃度範囲でＧｅを含有するシリコン‐ゲルマニウム複合層を含む、請求項１８に記載のメモリアレイ。
【請求項２０】
前記第１チャネル層のＧｅ濃度は、前記第２チャネル層のＧｅ濃度よりも高い、請求項１８に記載のメモリアレイ。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
本出願は、３５ Ｕ.Ｓ.Ｃ.１１９（ｅ）に基づいて２０１５年８月３１日に出願された米国仮特許出願第６２／２１２，３１５号及び２０１６年１月１５日に出願された米国仮特許出願第６２／２７９，０６８号の優先権の利益を主張しており、その両出願とも参照により本明細書に援用する。
【技術分野】
【０００２】
本開示は、概して不揮発性（ＮＶ）メモリデバイスに関するものであり、具体的には、３次元（３−Ｄ）又は縦型のＮＶメモリセルストリング並びに、多層チャネル及び／又は電荷トラップ層の形成を含むその製造方法に関する。
【背景技術】
【０００３】
ＮＡＮＤ及びＮＯＲ型のフラッシュメモリは共に、フローティングゲート金属酸化物半導体電界効果（ＦＧＭＯＳ）トランジスタ及びシリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）トランジスタといったＮＶメモリ素子又はセルのストリングを含む。２次元又は平面状のフラッシュメモリデバイスの製造は１０ｎｍスケールのリソグラフィーに至り、スケールの縮小により、各ＮＶメモリ素子が次第に小型化して、物理的に互いに近接するという潜在的な課題が生じてきた。これらのＮＶメモリ素子では、その電荷トラップゲートは、より小型化したスケールに起因して、はるかに少量の電荷しか保持しない。結果として、製造工程におけるいかなる小さな欠陥であっても、ＮＶメモリ素子のロジック／メモリ状態を識別することを困難にし、これによりロジック状態の読み込みにおいて誤りが生じる可能性がある。さらに、制御電極がかなり小型化するにつれて、ゲートをバイアスする際などにそれらの影響が２つ以上のメモリセル又はストリングに広がり、これにより信頼してデータの読み込み及び書き込みができなくなる可能性がある。
【０００４】
半導体基板上の利用可能な領域の制限を克服するために、３−Ｄ又は縦型の構造では、ＮＶメモリセルストリングは垂直方向に方向付けられ、ＮＶメモリセルは、半導体基板上に積層される。それ故に、基板上に同様のフットプリントを有する２次元（２−Ｄ）構造に比べて、メモリビット密度がはるかに高まる。
【０００５】
３−Ｄ ＮＶメモリセルストリングでは、基板上の誘電体／ゲートスタックに形成された開口部の内部に、チャネルが配置される。ある用途においては、チャネルは主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）から構成され、これにより電流（電荷）がチャネルに沿って流れるようにする。Ｐｏｌｙ−Ｓｉチャネルは、小さい粒子サイズのシリコン結晶を含み、これは、結晶粒界といったより深刻な潜在欠陥の一因となる。結晶粒界といった欠陥は、電荷を散乱させる可能性がある。結果として、チャネルに沿って流れる電流は、かなり低減され得る。３−Ｄ ＮＡＮＤといった３−Ｄのメモリセルストリングでは、読み込み電流の減少が読み込み操作のマージンに悪影響を及ぼし得る。さらに、閾値読み込み電流又はオン電流を維持するために、誘電体／ゲートスタックの層数は制限され、これにより今度は、１つのＮＶメモリストリング内の（ＦＧＭＯＳやＳＯＮＯＳ等の）メモリセルの数が制限される。
【０００６】
本開示は、添付の図面に記載の例によって例示されるが、これらに限定されない。
【図面の簡単な説明】
【０００７】
【図１】図１は、ＮＶメモリセルのストリングを含む縦型のＮＶメモリデバイスの製造方法の一実施形態を例示するフローチャートである。
【図２】図２Ａ及び図２Ｂは、図１の方法に従う製造中における縦型のＮＶメモリデバイスの一部分の等角図を例示する代表図である。図２Ｃは、縦型のＮＶメモリアレイの一部分の代表的な断面図である。図２Ｄ〜図２Ｕは、図１の方法に従う製造中における縦型のＮＶメモリデバイスの一部分の断面図を例示する代表図である。図２Ｖ〜図２Ｚは、図１及び図２Ａ〜図２Ｕの方法に従って製造されるＮＶメモリセルの多数の縦型ストリングと共通ソース線とを含む完成形の縦型のＮＶメモリデバイスの一部分の断面図及び概略図を例示する代表図である。
【発明を実施するための形態】
【０００８】
以下の説明では、本主題のいくつかの実施形態の完全な理解を提供するために、具体的なシステム、構成要素、方法等の例といった多数の具体的な詳細について説明する。しかしながら、当業者にとって自明であるように、少なくともいくつかの実施形態は、これらの具体的な詳細を欠いても実施することができる。上記以外の例については、本明細書にて説明する技術を不必要に不明瞭にすることを避けるため、周知の構成要素や方法については、詳細には記載しないか、あるいは、単純化したブロック図の形式で提示される。従って、本明細書にて以下に説明する具体的な詳細は、単なる例示である。特定の実施に際し、これらの例示的な詳細を変更することもでき、その場合であっても、それらは本主題の精神及び範囲内にあることが意図される。
【０００９】
本明細書では、不揮発性メモリ（ＮＶＭ）トランジスタ及び／又は電界効果トランジスタ（ＦＥＴ）のストリングを含む縦型の、又は３次元（３−Ｄ）の不揮発性（ＮＶ）メモリデバイスの実施形態、及び、その製造方法を図を参照して説明する。ＮＶメモリは、電源を切った場合でもその状態を保持するメモリデバイスを含むものとして理解されたい。それらの状態は最終的には消滅し得るが、それらは比較的長期間保持される。しかしながら、特定の実施形態は、これらの具体的な詳細を１つ以上欠いても実施することができ、又は他の既知の方法、材料、及び装置と組み合わせて実施することもできる。以下の説明では、本主題の完全な理解を提供するために、具体的な材料、寸法、濃度、及びプロセスパラメータ等の多数の具体的な詳細について記載する。上記以外の例については、本主題を不必要に不明瞭にすることを避けるため、周知の半導体設計及び製造技術については特に詳細には記載しない。本明細書における「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」、及び「様々な実施形態」とは、その実施形態と関連して説明される特定の特徴、構造、又は特性が本主題の少なくとも１つの実施形態に含まれることを意味する。さらに、本明細書中の様々な箇所に出現する「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「いくつかの実施形態」、及び「様々な実施形態」とは、必ずしも同じ実施形態を指すとは限らない。
【００１０】
本明細書における説明は、詳細な説明の一部をなす添付の図面を参照して行われる。図面は、例示的な実施形態を示す。本明細書にて「例」とも称されるこれらの実施形態について、本明細書で説明される特許請求する主題の実施形態を当業者が実施できる程度に十分詳細に説明する。特許請求する主題の範囲及び精神を逸脱しない限り、実施形態を組合せることができ、他の実施形態を用いることができ、構造的、論理的、及び電気的な変更をすることができる。本明細書にて説明される実施形態は、本主題の範囲を限定することが意図されたものではなく、むしろ、当業者であれば、本主題を実施、作製、及び／又は使用することができることを理解されたい。
【００１１】
本明細書で用いられる「の上に（over）」、「上に位置する（overlying）」、「の下に（under）」、「の間に（between）」及び「上の（on）」という用語は、他の層に対する１つの層の相対的位置を指す。よって、例えば、別の層の上に又は別の層の下に堆積され又は配置された１つの層は、他の層と直接接触していてもよく、１つ以上の層が介在していてもよい。さらに、層の間に堆積され又は配置された１つの層は、それらの層と直接接触していてもよく、１つ以上の層が介在していてもよい。これに対して、第２の層「上の（on）」第１の層は、その第２の層と接触している。加えて、ウェーハの絶対的な向きを考慮することなく、膜の堆積、変更及び除去は初期状態のウェーハに対して相対的に行うという仮定の下で、ある１つの層の他の層に対する相対位置が与えられる。
【００１２】
（実施形態の概要）
ウェーハの上の、第１スタック層と第２スタック層とを含むスタックに配置された１つの開口部又は複数の開口部と、前記開口部の少なくとも内側壁の上に配置された多層誘電体と、前記多層誘電体の上に配置された第１チャネル層と、前記第１チャネル層の上に配置された第２チャネル層とを含むメモリデバイスであって、前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つはゲルマニウム（Ｇｅ）を含む。いくつかの実施形態では、前記開口部は、前記ウェーハの上面に対して略垂直とすることができ、円形、長円形、正方形、ひし形、及び長方形の群から選択される断面形状を含むことができる。一実施形態では、前記第１スタック層及び前記第２スタック層が交互に互いの上に配置されることにより、前記スタックが形成され、前記第１スタック層は、二酸化ケイ素（ＳｉＯ２）又は他の誘電体を含み、前記第２スタック層の各々は、ゲート層を含み、前記ゲート層は、ドープされた多結晶シリコン（Ｐｏｌｙ−Ｓｉ）層又はタングステン／窒化チタン（Ｗ／ＴｉＮ）複合層又は他の金属ゲート層のうちの１つを含むことができる。
【００１３】
一実施形態では、前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含むことができ、前記Ｓｉ−Ｇｅ複合層は、約５原子％から約９５原子％の濃度範囲でＧｅを含むことができる。別の実施形態では、前記第１チャネル層及び前記第２チャネル層は、多結晶構造を含むことができる。
【００１４】
一実施形態では、少なくとも１つの追加チャネル層を、前記第２チャネル層の上に配置することができ、前記少なくとも1つの追加チャネル層は、Ｇｅを含む。
【００１５】
一実施形態では、前記第１チャネル層と前記第２チャネル層との間にチャネル界面が存在してもよく、前記第１チャネル層及び前記第２チャネル層は、２つの別個の堆積ステップで堆積され、各々は、異なるＧｅ濃度のシリコン‐ゲルマニウム複合層を含む。
【００１６】
一実施形態では、前記多層誘電体は、少なくとも前記開口部の前記内側壁の上に配置されたブロック誘電体層と、前記ブロック誘電体層の上の電荷トラップ層と、前記電荷トラップ層の上のトンネル誘電体層とを含むことができ、前記電荷トラップ層は多層構造を含むことができる。別の実施形態では、前記電荷トラップ層の前記多層構造は、外側の窒化物層と、中間の誘電体層と、内側の窒化物層とを含むことができ、前記外側の窒化物層又は前記内側の窒化物層のうちの少なくとも１つは、酸窒化ケイ素を含むことができる。さらに、前記外側の窒化物層及び前記内側の窒化物層のうちの一方は、酸素リッチとすることができ、他方は、ケイ素リッチとすることができ、前記中間の誘電体層は、酸素リッチで、電荷トラップがほとんど無い層とすることができる。
【００１７】
一実施形態では、前記第１チャネル層又は前記第２チャネル層のうちの少なくとも１つは、正にドープされており、ホウ素、ガリウム、又はインジウムの群から選択されたドーパントを含むことができ、約１×１０１５ｃｍ−３から約１×１０１８ｃｍ−３の濃度範囲でドープすることができる。
【００１８】
一実施形態では、前記第１チャネル層と前記第２チャネル層との間の層厚比は、約１：５から約１：０．２の範囲内とすることができる。
【００１９】
ＮＶＭトランジスタは、シリコン‐酸化物‐窒化物‐酸化物‐シリコン（ＳＯＮＯＳ）又はフローティングゲート技術に関係するメモリトランジスタ又はデバイスを含むことができる。図１及び図２Ａ〜２Ｚにつき、ＮＶメモリ素子のストリングを含む縦型のメモリデバイスの製造方法の一実施形態を詳細に説明する。図１は、３−Ｄ又は縦型のＮＶメモリデバイスの製造方法又は製造プロセスのフローの一実施形態を例示するフローチャートである。図２Ａ〜２Ｕは、図１に示す方法による、メモリセルの製造中における縦型のＮＶメモリデバイスの部分断面図及び部分等角図を例示するブロック図及び概略図である。図２Ｔ〜２Ｚは、完成型のメモリデバイス又はメモリアレイの一実施形態の部分断面図を例示する代表図である。一実施形態では、縦型のＮＶメモリデバイスは、ＮＡＮＤフラッシュメモリストリングといった単一の、又は多数の縦型のメモリセルストリングを含むことができる。
【００２０】
図１及び図２Ａを参照するに、製造プロセス１０００は、まず、製造プロセス１０００のステップ１００２にて、基板又はウェーハ１０２の上に、多数のセル間誘電体層又は第１スタック層１０４と、ゲート層又は第２スタック層１０６との交互の層からなるスタック１０５を形成することから開始する。一実施形態では、各セル間誘電体層１０４は、２つのゲート層１０６の間に積層され、逆もまた同様であり、それらはスタック１０５全体に延在するか、あるいは、少なくともスタック１０５の一部を成すかのどちらかである。ウェーハ１０２は、半導体デバイスの製造に適した任意の単結晶材料から構成されるバルクウェーハであってもよく、あるいは、ウェーハ上に形成される、適切な材料からなるエピタキシャル層を頂部に含んでいてもよい。一実施形態では、ウェーハ１０２に適した材料は、シリコン、ゲルマニウム、シリコン‐ゲルマニウム、又はＩＩＩ‐Ｖ族化合物半導体材料を含むが、これらに限定されない。一実施形態では、スタック１０５は、複数の段を有する階段構造又はピラミッド構成を採用することにより形成される。一実施形態では、各段は、ペア１０３を形成するセル間誘電体層１０４とゲート層１０６とを含む。ステップ１００４にて形成された階段構造によれば、一実施形態では、ペア１０３を形成するセル間誘電体層１０４及びゲート層１０６の表面積は、スタック１０５の高い位置に配置されるにつれて小さくなる。スタック１０５の階段構造によって、より効率的にワード線をゲート層１０６に接続することが容易になる。他の実施形態では、スタック１０５は、他の構成を採用することができ、ペア１０３を形成する全てのセル間誘電体層１０４及びゲート層１０６が、ほぼ同じ表面積を有していてもよい。図２Ａに例示されるように、底部ペア１０３のセル間誘電体層１０４は、ウェーハ１０２上に直接位置するように配置され、ウェーハ１０２と接触することができ、あるいは、それらの間に介在層が存在していてもよい（不図示）。一実施形態では、介在層は、ＮＶメモリセルのストリングとウェーハ１０２との間に介在デバイスを製造するために用いられる誘電体層、ゲート層、半導体層とすることができる。別の実施形態では、スタック１０５のペア１０３を形成する頂部のセル間誘電体層１０４及びゲート層１０６の上に追加層が存在していてもよい。一実施形態では、底部介在層及び頂部追加層は、システム要件に応じて、電界効果トランジスタ（ＦＥＴ）又は接続素子といったＮＶメモリセル以外の半導体デバイスを形成するために用いることができる。
【００２１】
一実施形態では、セル間誘電体層１０４は、スパッタリング法、化学蒸着法（ＣＶＤ）、分子線エピタキシャル成長法（ＭＢＥ）、原子層堆積法（ＡＬＤ）等といった当業者に既知の任意の適切な堆積方法によって形成することができる。セル間誘電体層１０４は、約２０ナノメートル（ｎｍ）以上約５０ｎｍ以下の層厚又は他の適切な層厚を有する二酸化ケイ素（ＳｉＯ２）又は他の誘電体材料を含んでもよい。いくつかの実施形態では、セル間誘電体層１０４は、スタック１０５の至る所で様々な厚さを有していてもよい。代替的な一実施形態では、セル間誘電体層１０４のうちのいくつかの、又は全ての層は、熱酸化プロセス、ＩＳＳＧ（インサイチュ蒸気生成）プロセス、又はプラズマ若しくはラジカル酸化技術によって成長させることができる。
【００２２】
概して、ゲート層１０６は、最終的に（この図には図示していないが）縦型のＮＶメモリデバイス２００におけるＮＶトランジスタの制御ゲートになることができ、あるいは、そのような制御ゲートに電気的に接続することができる。一実施形態では、ゲート層１０６は、ワード線に接続することができる。図２Ａに最もよく示されるように、ゲート層１０６は各セル間誘電体層１０４の上面の上に形成することができる。一実施形態では、多結晶シリコン制御ゲートが望ましい場合、ゲート層１０６は、上述したような堆積プロセスによって形成されてもよく、当技術分野では既知の適切なドーパントとドーパント濃度で正又は負（ｐ＋ドープ型、又はｎ＋ドープ型）のいずれかにドープされる単一のドープの多結晶シリコン層を含むことができる。ゲート層１０６は、約３０ｎｍ以上約６０ｎｍ以下の層厚、又は他の層厚を有することができる。いくつかの実施形態では、ゲート層１０６は、スタック１０５の至る所で様々な層厚を有してもよい。代替的な一実施形態では、金属制御ゲートが望ましい場合は、ゲート層１０６は、堆積プロセスによって形成されてもよく、約３０ｎｍ以上約６０ｎｍ以下の層厚、又は他の層厚を有する単一の窒化シリコン（Ｓｉ３Ｎ４）層から構成することができる。その後、ステップ１０２２にて、窒化シリコンから構成されるゲート層１０６を、金属ゲート層１２３に置換し、又は変換することができ、これについては後節にて説明する。
【００２３】
図１及び図２Ｂを参照するに、ウェーハ１０２の平面に対して略垂直である縦型の開口部１０８が、縦型のＮＶメモリデバイス２００のＮＶメモリセルストリング１００における縦型のチャネルを後に形成する位置に形成される。一実施形態では、１つの縦型のＮＶメモリデバイス２００には、多数のＮＶメモリセルストリング１００が存在する。開口部１０８の垂直軸は、ウェーハ１０２の上面に直角（９０°）又はほぼ直角に配置されることを理解されたい。一実施形態では、開口部１０８は、プラズマエッチングやウェットエッチング等といった適切なエッチングプロセスを用いて、スタック１０５をエッチングすることによって形成することができる。スタック１０５には、ステップ１０２４にて、共通ソース線（ＣＳＬ）１５２を形成するための複数のスリット１５１が存在する。一実施形態では、スリット１５１はスタック１０５を通して形成される深いトレンチである。
【００２４】
図２Ｃに例示されるように、ＮＶメモリアレイ５００は、ウェーハ１０２上に配置された多数の縦型のＮＶメモリデバイス２００を含むことができる。一実施形態では、ステップ１００４にて、ＳｉＯ２といった誘電体の層が形成されて、その後平坦化されて、層間誘電体層（ＩＬＤ）２０２が形成される。
【００２５】
図２Ｄは、図２Ｂ中の線Ｙ−Ｙ’に沿った側面断面図の特徴を示し、図２Ｅは、図２Ｄ中の線Ｘ−Ｘ’に沿った上面断面図の特徴を示している。一実施形態においては、開口部１０８は、ステップ１００６にて、ウェーハ１０２の上面に達するまで、あるいは、その上面を超えてエッチングされる。発光強度及び／又は分光反射計測技術を用いて、開口部１０８の形成プロセスの終点を検出し、その後、開口部１０８の形成プロセスを終了させることができる。開口部１０８は、スタック１０５の全体の延在方向に、約６０ｎｍ以上約１３０ｎｍ以下のほぼ均一な直径１１０を有してもよく、又は他の寸法を有してもよい。他の実施形態では、開口部１０８は、テーパー形状（不図示）といった可変の断面直径を有することができる。多数の開口部１０８が、縦型のＮＶメモリデバイス２００の単一のスタック１０５に形成されてもよい。縦型のＮＶメモリセルストリング１００の適切な動作及び絶縁を確実にするために、各開口部１０８は、最小限の間隔を維持するように分布させるのがよく、最小限の間隔とは、１つの開口部１０８の周囲から別の開口部１０８の周囲までの距離である。一実施形態では、最小限の間隔は約２０ｎｍから約１３０ｎｍ以下に維持するのがよく、あるいは他の寸法に維持することもできる。別の実施形態では、開口部１０８は、領域９２に形成されるＮＶメモリセルが同じセットの制御ゲート並びに同じセットのワード線及び／又はＣＳＬ１５２への接続を共有できるように、分布させてもよい。
【００２６】
図１、図２Ｄ及び図２Ｅを参照するに、（完成したときには、１つのＮＶメモリセルストリング１００となる）単一の開口部１０８を特徴づけ、４つの交互するセル間誘電体層１０４及びゲート層１０６を有する縦型のＮＶメモリデバイス２００の一部が例示されている。これは、縦型のＮＶメモリデバイス２００が、他の数量や、開口部１０８、交互するセル間誘電体層１０４及びゲート層１０６のペア１０３の他の組合せを有することができるということで、本主題を説明するための例示的な実施例であること、すなわち、例であり限定目的ではないことは理解されたい。さらに、縦型のＮＶメモリデバイス２００は、（上述した頂部追加層と底部介在層における）２つの端部に形成される追加の半導体デバイスを含んでもよい。多数の開口部１０８を有する縦型のＮＶメモリデバイス２００は、多数のＮＶメモリセルストリング１００を備えることができ、それぞれは、同時に又は順次に、同様のプロセスで製造することができる。一実施形態では、縦型のＮＶメモリデバイス２００は、直列に接続した領域９２におけるＮＶメモリセル９４のストリングを形成することにより、開口部１０８に形成されてもよい。各ＮＶメモリセル９４は、２つのセル間誘電体層１０４と１つのゲート層１０６とを含む領域９２に形成されてもよい。一実施形態では、同じＮＶメモリセルストリング１００のＮＶメモリセル９４は直列に接続され、これはＮＡＮＤフラッシュメモリセルストリングの実施形態に似ている。図２Ｅに最も良く例示されるように、開口部１０８は、約６０ｎｍ以上約１３０ｎｍ以下の、又は他の寸法の直径１１０を有する円形の断面を有する。他の実施形態では、図２Ｆに最も良く例示されるように、開口部１０８’は、正方形、長方形、ひし形、長円形等の他の形状の断面を有してもよい。いくつかの実施形態では、他の形状の開口部１０８’は、互いから約２０ｎｍ以上約１３０ｎｍ以下の最小限の間隔を維持していてもよい。
【００２７】
図１及び図２Ｇを参照するに、選択エピタキシャル成長（ＳＥＧ）構造体１５４が、ステップ１００８にて、開口部１０８の底部に形成され、ウェーハ１０２を覆っている。一実施形態では、ＳＥＧ構造体１５４は、ウェーハ１０２に接触して配置され、スタック１０５における多数の交互する層及び／又は介在層に対応する開口部１０８の底部を充填する。ＳＥＧ構造体１５４は、シリコンから構成することができ、ウェーハ１０２のうちシリコンが露出した領域上に成長を行うＳＥＧ技術を用いて製造される。シリコン成長が望まれない領域は、典型的には二酸化ケイ素又は窒化ケイ素といった誘電体フィルムによってマスクすることができる。ＳＥＧ構造体に成長させるシリコンは、アンドープであってもよい。代替的に、シリコンがドープされてもよい。いくつかの実施形態では、ＳＥＧ構造体１５４におけるシリコンは、正にドープされてもよく、負にドープされてもよく、ドーピングは、インサイチュドーピングとすることができる。ＳＥＧ構造体１５４のドーピングを行う場合、それは、ＳＥＧ形成ステップ１００８中か、又は、その後に行うことができる。一実施形態では、各ＮＶメモリセルストリング１００用のＳＥＧ構造体１５４は、ウェーハ１０２上か、又はウェーハ１０２内のいずれかに形成される接続構造を用いてＣＳＬ１５２（この図には図示していない）に接続することができる。
【００２８】
図２Ｈは、縦型のＮＶメモリデバイス２００の一部分の一実施形態の側面断面図であり、図２Ｉは、図２Ｈ中の線Ｘ−Ｘ’に沿った上面断面図である。図１、図２Ｈ及び図２Ｉを参照するに、ブロック誘電体層１１２が、ステップ１０１０にて開口部１０８内に形成される。一実施形態では、ブロック誘電体層１１２は、単一層又は多層を含むことができ、開口部１０８の内側壁及びＳＥＧ構造体１５４の上面を被覆するＳｉＯ２又は他の誘電体材料の層を含んでもよい。ブロック誘電体層１１２は、ＣＶＤ、ＡＬＤといった適切なコンフォーマル堆積プロセスによって形成することができ、約３０Å以上約７０Å以下の、又は他の厚さの比較的均一な層厚を有することができる。例えば、ブロック誘電体層１１２は、二酸化ケイ素（ＳｉＯ２）のブロック誘電体層１１２を提供するように調整された比率及び流量で、シラン又はジクロロシラン（ＤＣＳ）とＯ２又はＮ２Ｏといった酸素含有ガスとのガス混合物を含むプロセスガスを用いるＣＶＤプロセスによって堆積することができる。別の実施形態では、ブロック誘電体層１１２は、二酸化ケイ素の代替として、又は、二酸化ケイ素に追加的に、酸化ハフニウムといった他の高誘電率（high-k）の誘電体材料を含むことができる。様々な他の実施形態において、ゲート層１０６がＰｏｌｙ-Ｓｉで構成されるような場合、ブロック誘電体層１１２は、熱酸化、又はＩＳＳＧ、又はプラズマ、ラジカル、又は他の酸化プロセスによって形成することができる。
【００２９】
図２Ｊは、縦型のＮＶメモリデバイス２００の一部分の一実施形態の側面断面図であり、図２Ｋは、図２Ｊ中の線Ｘ−Ｘ’に沿った上面断面図である。図１並びに図２Ｊ及び図２Ｋを参照するに、電荷トラップ層１１４が、ステップ１０１２にて、開口部１０８内に形成される。様々な実施形態において、電荷トラップ層１１４は、単一の層であり、ブロック誘電体層１１２上に形成されるか、ブロック誘電体層１１２上に位置するか、又はブロック誘電体層１１２に接触する窒化ケイ素及び／又は酸窒化ケイ素の層を含むことができる。電荷トラップ層１１４は、ＣＶＤやＡＬＤといったような適切なコンフォーマル堆積プロセスによって形成することができる。一実施形態では、電荷トラップ層１１４は、約５０Å以上約１００Å以下の、又は他の厚さの比較的均一な層厚を有する。図２Ｊに最もよく示されているように、電荷トラップ層１１４は連続層であり、あるいは、開口部１０８の全長を被覆する。一実施形態では、電荷トラップ層１１４は、ＮＶメモリセル９４が開口部１０８内に形成される部分を覆うことができる。電荷トラップ層１１４にトラップされた電荷は、開口部１０８に沿って垂直方向に層から層へ移動することができないので、スタック１０５中の異なる層に形成されたＮＶメモリセル９４は、互いに干渉しない。ゲート層１０６に関連する電界は、電荷トラップ層１１４の電荷を、それらがトラップされるゲート層１０６に密に閉じ込める。
【００３０】
別の実施形態では、図２Ｋ中の分解図に例示されるように、電荷トラップ層１１４’の代替的な実施形態は、ブロック誘電体層１１２上に形成されるか、ブロック誘電体層１１２の上に位置するか、又はブロック誘電体層１１２に接触する第１電荷トラップ層又は外側の電荷トラップ層１１４ａと、第１電荷トラップ層１１４ａ上に形成されるか、第１電荷トラップ層１１４ａの上に位置するか、又は第１電荷トラップ層１１４ａに接触する第２電荷トラップ層又は内側の電荷トラップ層１１４ｃとを少なくとも含んでいる多層を含むことができる。第１電荷トラップ層１１４ａは、第２電荷トラップ層１１４ｃに対して酸素リーンであり、多層電荷トラップ層１１４’内に分布する大半の電荷トラップを含むことができる。一実施形態では、第１電荷トラップ層１１４ａは、第２電荷トラップ層１１４ｃの化学量論的組成とは異なる酸素、窒素、及び／又はシリコンの化学量論的組成を有する窒化ケイ素及び酸窒化ケイ素の層を含んでもよい。第１電荷トラップ層１１４ａは、シリコンリッチで、酸素リーンな頂部窒化物層を提供するように調整される比率及び流量で、ＤＣＳ／ＮＨ３及びＮ２Ｏ／ＮＨ３のガス混合物を含むプロセスガスを用いるＣＶＤプロセスによって形成され又は堆積され得る酸窒化ケイ素層を含むことができる。様々な他の実施形態では、モノシランＳｉＨ４（ＭＳ）、ジシランＳｉ２Ｈ６（ＤＳ）、テトラクロロシランＳｉＣｌ４（ＴＣＳ）、及びヘキサクロロジシランＳｉ２Ｃｌ６（ＨＣＤ）をＣＶＤプロセスにおけるシリコン源として用いることができる。多層電荷トラップ層１１４’のうちの第２電荷トラップ層１１４ｃは、窒化ケイ素（Ｓｉ３Ｎ４）、シリコンリッチな窒化ケイ素、又は酸窒化シリコン（ＳｉＯｘＮｙ）層を含むことができる。例えば、第２電荷トラップ層１１４ｃは、シリコンリッチで酸素リッチな酸窒化層を提供するように調整される比率及び流量で、ジクロロシラン（ＤＣＳ）／アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）／ＮＨ３のガス混合物を用いるＣＶＤプロセスによって形成される酸窒化ケイ素を含むことができる。ある代替的な実施形態では、第１電荷トラップ層１１４ａと第２電荷トラップ層１１４ｃとにおける酸素、窒素、及び／又はシリコンの化学量論的組成は、互いに一致していてもよく、又は互いに近くてもよい。
【００３１】
別の実施形態では、第１電荷トラップ層１１４ａと第２電荷トラップ層１１４ｃとの間に中間誘電体層及び／又は中間酸化物層１１４ｂが形成されてもよく、多層電荷トラップ層１１４’を窒化物‐酸化物‐窒化物（ＮＯＮ）構造体／スタックとしてもよい。一実施形態では、中間酸化物層１１４ｂは、電荷トラップの無いＳｉＯ２及び／又は酸素リッチな誘電体を含むことができる。中間酸化物層１１４ｂは、プログラミング中に第１電荷トラップ層１１４ａの境界に蓄積する電荷が第２電荷トラップ層１１４ｃにトンネルする可能性を実質的に低減することにより、結果として、従来のメモリデバイスに比べてリーク電流を低減することができる。一実施形態では、中間酸化物層１１４ｂは、熱酸化若しくはラジカル酸化プロセス、又はＣＶＤやＡＬＤといった堆積プロセスを用いて所定の深さにまで酸化することにより形成される。
【００３２】
本明細書にて用いられるように、「酸素リッチ」及び「シリコンリッチ」という用語は、窒化ケイ素、又は「窒化物」の化学量論的組成に関するものであり、Ｓｉ３Ｎ４の組成と６３３ｎｍで約２．０の屈折率（ＲＩ）とを有する当技術分野において一般的に用いられるものである。従って、「酸素リッチ」な酸窒化ケイ素は、化学量論的窒化ケイ素からケイ素及び酸素の重量パーセンテージを高める方向（すなわち、窒素を減少させる方向）へのシフトに対応する。それ故、酸素リッチな酸窒化ケイ素フィルムは、二酸化ケイ素により近く、その屈折率は、純粋な二酸化ケイ素の１．４５ＲＩに向けて減少する。同様に、本明細書にて「シリコンリッチ」と説明されるフィルムは、化学量論的窒化ケイ素から、シリコンの重量パーセンテージを高め、「酸素リッチ」なフィルムよりも少ない酸素を有する方向へのシフトに対応する。それ故、シリコンリッチな酸窒化ケイ素フィルムは、シリコンにより近く、その屈折率は、純粋なシリコンの３．５ＲＩに向けて増加する。
【００３３】
図２Ｌは、縦型のＮＶメモリデバイス２００の一部分の、一実施形態の側面断面図であり、図２Ｍは、図２Ｌ中の線Ｘ−Ｘ’に沿った上面断面図である。図１並びに、図２Ｌ及び図２Ｍを参照するに、トンネル誘電体層１１６が、ステップ１０１４にて、開口部１０８内に形成される。一実施形態では、トンネル誘電体層１１６は、開口部１０８内の電荷トラップ層１１４上に、電荷トラップ層１１４上に位置して、又は、電荷トラップ層１１４に接触して形成される。例えば、誘電体材料の層を、ＣＶＤ又はＡＬＤプロセスによって堆積することができる。様々な実施形態において、誘電体材料の層は、二酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸窒化ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタンを含むことができるが、これらに限定されない。概して、トンネル誘電体層１１６は、約２０Å以上約５０Å以下の、又は、制御ゲートバイアスがかかると電荷が電荷トラップ層１１４にトンネルすることを可能にし、一方で、ゲートにバイアスがかかっていないと、リークに対する適切な障壁として維持するのに適した、比較的均一な層厚を有する。ある実施形態では、トンネル誘電体層１１６は、二酸化ケイ素、酸窒化ケイ素、又はそれらの組合せであり、第２電荷トラップ層１１４ｃの一部分をプラズマ又はラジカル酸化を用いる熱酸化プロセスによって成長させて得ることができる。さらに別の実施形態では、トンネル誘電体層１１６は、二酸化ケイ素、又は酸窒化ケイ素といった材料（但し、これに限定されない）の第１の層と、窒化ケイ素、酸化アルミニウム、酸化ハフニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸窒化ハフニウム、酸化ジルコニウムハフニウム、及び酸化ランタン（但し、これに限定されない）を含む材料の第２の層とを含む２層の誘電体領域であってもよい。
【００３４】
一実施形態では、ブロック誘電体層１１２、電荷トラップ層１１４、及びトンネル誘電体層１１６は、まとめて電荷トラップ誘電体、又は多層誘電体１０７とも称される。
【００３５】
図２Ｏは、縦型のＮＶメモリデバイス２００の一部分の、一実施形態の側面断面図であり、図２Ｐは、図２Ｏ中の線Ｘ−Ｘ’に沿った上面断面図である。一実施形態では、第１チャネル層又は外側のチャネル層１１８ａが、開口部１０８内のトンネル誘電体層１１６上に、トンネル誘電体層１１６上に位置して、又は、トンネル誘電体層１１６に接触して形成される。概して、第１チャネル層１１８ａは、シリコン、ゲルマニウム、シリコン‐ゲルマニウムといった任意の適切な半導体材料、又は他のＩＩＩ族‐Ｖ族、ＩＩ族‐ＶＩ族といった半導体材料の化合物、又は導体や半導体酸化物等を含むことができる。半導体材料は、アモルファス、多結晶、又は単結晶であってもよい。第１チャネル層１１８ａは、低圧化学蒸着法（ＬＰＣＶＤ）、ＣＶＤ、及びＡＬＤといった任意の適切な堆積プロセスによって形成され得る。ある実施形態では、半導体チャネル材料は、まず最初に堆積したアモルファス半導体材料を再結晶化させることにより形成される再結晶化多結晶半導体材料とすることができる。
【００３６】
既に説明したように、読み込み動作中のエラーを回避するためには、ＮＶメモリセルストリング１００を経て流れる十分に高い読み込み電流又はオン電流を維持することが必須である。ＮＶメモリセルストリング１００に、より多くのＮＶメモリセル９４を組み込むために、スタック１０５がより多くのセル間誘電体層１０４及びゲート層１０６のペア１０３（階段状のステップ）を含む場合、読み込み電流が弱いと潜在的な問題がより深刻になる。ある従来型の実施形態では、チャネルを形成するために、Ｐｏｌｙ‐Ｓｉが主に用いられている。Ｐｏｌｙ‐Ｓｉの比較的小さな粒子サイズに起因して結晶粒界の欠陥がよりひどくなり、これにより電荷がより散乱される（すなわち、オン電流が弱くなる）。一実施形態では、少なくとも２つの別個のステップ（ステップ１０１６及びステップ１０１８）にて、多層チャネル１１９を形成することが提案される。図１、図２Ｏ、及び図２Ｐを参照するに、第１チャネル層１１８ａは、ステップ１０１６にて開口部１０８に形成される。図２Ｏに例示されるように、縦型のＮＶメモリデバイス２００の第１チャネル層１１８ａは、基板１０２の上面に対して垂直及び略垂直であり、これは２−Ｄ構造におけるチャネルとは逆に方向付けされる。第１チャネル層１１８ａは、ＬＰＣＶＤやプラズマ強化ＣＶＤ（ＰＥＣＶＤ）といったＣＶＤプロセスを用いて配置される。第１チャネル層１１８ａは、シリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）の複合層を含んでもよい。Ｓｉ−Ｇｅ複合層におけるＧｅの濃度は、Ｇｅの原子数で、１％以上９９％以下の範囲とすることができる。一実施形態では、上記濃度は約５％のＧｅから９５％のＧｅに維持される。ある実施形態では、第１チャネル層１１８ａは、Ｐｏｌｙ‐Ｓｉ又はＰｏｌｙ‐Ｇｅしか含まなくてもよい。一実施形態では、第１チャネル層１１８ａは、約５０Å以上約１５０Å以下の、又は、他の厚さの比較的均一な層厚とすることができる。第１チャネル層１１８ａがＧｅを有することの１つの利点は、Ｓｉ−Ｇｅ複合層が電子及び／又はホールのより高い移動度を有することができることである。その結果、第１チャネル層１１８ａを通過する読み込み電流又はオン電流をより高いレベルに維持することができる。堆積プロセス中、半導体源は、ＧｅＨ２Ｃｌ２、Ｇｅ２Ｈ６、ＧｅＨ４、ＳｉＨ２Ｃｌ２、Ｓｉ３Ｈ８、Ｓｉ２Ｈ６、ＳｉＨ４、及びそれらの組合せから選ぶことができる。開口部１０８といった小さな開口部において、堆積プロセス中の種形成を増進させるために、ＬＴＯ５２０といったガスを用いることができる。さらに、Ｓｉ−Ｇｅ層は、Ｓｉ／Ｐｏｌｙ‐Ｓｉよりも低い融点を有しており、従って、Ｓｉ／Ｐｏｌｙ‐Ｓｉよりも比較的大きな粒子を生成する。それ故、第１チャネル層１１８ａのＳｉ−Ｇｅ層は、既に説明したように、読み込み電流に悪影響を及ぼす可能性のある結晶粒界といった欠陥をさほど有しない。Ｓｉ−Ｇｅ層は、Ｇｅ濃度に依存して異なるバンド構造を有するので、Ｓｉ−Ｇｅ層により、第１チャネル層１１８ａにおけるバンドギャップエンジニアリングも可能性になる。
【００３７】
いくつかの実施形態では、第１チャネル層１１８ａは、上述したように、ドープされていない、すなわち電気的に中性の半導体チャネル材料を含むことができる。別の実施形態では、デバイス性能の要件に応じて、半導体チャネル材料は、ボロンといったｐ型ドーパントが少量にドープされてもよい。一実施形態では、第１チャネル層１１８ａは、インサイチュボロンドープＣＶＤ技術によって形成される。ＳｉＨ４雰囲気でＢＣｌ３やＢ２Ｈ６といったボロン源が、約０．０１％から１％で堆積プロセス中に導入され、このプロセスは、約５３０℃の温度で実行される。一実施形態では、第１チャネル層１１８ａにおけるドーパント濃度は、約１×１０１５ｃｍ−３以上約１×１０１８ｃｍ−３以下とすることができ、あるいは他の適切な濃度とすることができる。他の実施形態では、ガリウム又はインジウムといったドーパントが、代替的に又は追加的に用いられてもよい。高いアスペクト比を得ることができるコンフォーマル注入技術、プラズマ浸漬イオン注入といった堆積プロセスを用いることもできる。
【００３８】
図２Ｑは、縦型のＮＶメモリデバイス２００の一部分の、一実施形態の側面断面図である。図１及び図２Ｑを参照するに、多層穿孔又は多層エッチングのプロセスがステップ１０１８にて行われる。一実施形態では、多層穿孔は、半導体‐酸化物‐窒化物‐酸化物（ＳＯＮＯ）層及び／又は他の層の一部分を取り除くために行うことができる。図２Ｏに例示されるように、第１チャネル層１１８ａは、少なくともブロック誘電体層１１２、電荷トラップ層１１４、及びトンネル誘電体層１１６によって、ＳＥＧ構造体１５４から物理的、且つ、電気的に隔離されている。開口部１０８の底部に先立って堆積された層を取り除くためにエッチングプロセスが行われる。一実施形態では、開口部１０８の底部が少なくともＳＥＧ構造体１５４に達する又はＳＥＧ構造体１５４をえぐるまで、プラズマエッチングプロセスが行われる。エッチング液は、ＣＦ４、Ｃ４Ｆ６、ＣＨ２Ｆ２、ＮＦ３といったフッ素系の化学剤、酸素、及びアルゴンを含むことができる。一実施形態では、ＳＥＧ構造体１５４が露出するまで、開口部１０８の底部に堆積された多層誘電体１０７及び第１チャネル層１１８ａの一部分を取り除くために多層穿孔が行われる。一実施形態では、多層穿孔の後に、第１チャネル層１１８ａはＳＥＧ構造体１５４から物理的に、及び／又は、電気的に隔離することができる。
【００３９】
図２Ｒは、縦型のメモリデバイス２００の一部分の、一実施形態の側面断面図である。図１及び図２Ｒを参照するに、第２チャネル層又は内側のチャネル層１１８ｂが、ステップ１０１８にて形成される。図２Ｒに例示されるように、第２チャネル層１１８ｂは、第１チャネル層１１８ａ及び、上述した多層穿孔又はエッチングプロセスで形成された開口部１０８の底部の上に堆積される。第２チャネル層１１８ｂは、ステップ１０１６にて第１チャネル層１１８ａを形成する際に用いられるプロセスと同様のＣＶＤプロセスを用いて配置される。第１チャネル層１１８ａと同様に、第２チャネル層１１８ｂはシリコン‐ゲルマニウム（Ｓｉ−Ｇｅ）複合層を含んでもよい。Ｓｉ−Ｇｅ複合層におけるＧｅ濃度は、１％以上９９％以下の範囲とすることができる。一実施形態では、上記濃度は、（Ｇｅ原子数で）約５％のＧｅから約９５％のＧｅに保たれる。ある実施形態では、第２チャネル層１１８ｂは、Ｐｏｌｙ−Ｓｉ又はＰｏｌｙ−Ｇｅしか含まないものとすることができる。一実施形態では、第２チャネル層１１８ｂは、約５０Å以上約１５０Å以下の厚さ、又は他の厚さの比較的均一な層厚とすることができる。第２チャネル層１１８ｂは、第１チャネル層１１８ａを形成する際と同様のプロセス及び濃度により、ドープしていない層、又は僅かに正にドープした層のいずれかとすることもできる。一実施形態では、第１チャネル層１１８ａ及び第２チャネル層１１８ｂは、ＮＶメモリセルストリング１００用のチャネル１１８を形成する。別の実施形態では、チャネル１１８は単一の層とすることができる。図２Ｒに最もよく例示されるように、第２チャネル層１１８ｂは、ＳＥＧ構造体１５４及び第１チャネル層１１８ａと電気的に接続していてもよく、さらに、それらと物理的に結合していてもよく、２つの素子を再接続させている。その後、ＳＥＧ構造体１５４は、共通ソース線１５２（この図では不図示）に電気的に接続する。第２チャネル層１１８ｂは、いくつかの実施形態では、ＳＥＧ構造体１５４を第１チャネル層１１８ａに物理的に接続させることができる。様々な実施形態では、第１チャネル層１１８ａ及び第２チャネル層１１８ｂは、各Ｓｉ−Ｇｅ複合層において異なるＧｅ濃度とすることができる。一実施形態では、第１チャネル層１１８ａにおけるＧｅ濃度がより高濃度であり、第２チャネル層１１８ｂにおけるシリコン／Ｐｏｌｙ−Ｓｉ濃度がより高濃度である。この実施形態では、より高いＧｅ濃度により、第１チャネル層１１８ａにおけるオン電流を増加させることができ、一方で、第２チャネル層１１８ｂのより高いＳｉ／Ｐｏｌｙ−Ｓｉ濃度により、ＳＥＧ構造体１５４とのより良い格子整合性及び、後に形成される誘電体フィラー１２０（この図おいては不図示）との効果的なバックインターフェイスとを提供することができる。誘電体フィラー１２０の形成は、後節にて説明される。第１チャネル層１１８ａと第２チャネル層１１８ｎとの間の厚さの比は、約１：５から約１：０．２の範囲とすることができる。一実施形態では、第１チャネル層１１８ａと第２チャネル層１１８ｂとの間の厚さの比は、約１：１になるように構成される。
【００４０】
図２Ｓは、図２Ｒ中の線Ｘ−Ｘ’に沿った上面断面図である。図２Ｓに例示されるように、第１チャネル層１１８ａ及び第２チャネル層１１８ｂは、隣接する、及び／又は、互いに接触する。次の理由のため、第１チャネル層１１８ａと第２チャネル層１１８ｂとの間にチャネル界面１１８ｃが存在することがある。即ち、１．Ｇｅ濃度が相違するから、２．粒子サイズが相違するから、３．バンド構造が相違するから、４．エッチングステップによって分離される２つの別個の堆積ステップ（ステップ１０１６及び１０１８）を有するから、５．第１チャネル層１１８ａの内（上）面は、第２チャネル層１１８ｂを支える前に、多層穿孔又はエッチングステップ１０１８中に、エッチング液で処理されるからである。
【００４１】
一実施形態では、１つ以上の追加のチャネル層（不図示）が、システム要件に応じて第２チャネル層１１８ｂの上に堆積される。第２チャネル層１１８ｂの上の追加のチャネル層は、第１チャネル層１１８ａ及び第２チャネル層１１８ｂと同様のプロセスステップで堆積することができる。追加のチャネル層のＧｅ濃度及び層厚は、第１チャネル層１１８ａ及び第２チャネル層１１８ｂと同様であってもよく、又は異なっていてもよい。一実施形態では、最も内側のチャネル層は、比較的低いＧｅ濃度とすることができ、これにより誘電体フィラー１２０（この図には不図示）の形成中に、Ｇｅ酸化物の形成を低減することができる。追加のチャネル層は、１ステップ又は多数のステップで形成することができる。
【００４２】
図２Ｔは、縦型のＮＶメモリデバイス２００の一部分の、一実施形態の側面断面図であり、図２Ｕは、図２Ｔ中の線Ｘ−Ｘ’に沿った上面断面図である。図１、図２Ｔ及び図２Ｕを参照するに、誘電体フィラー１２０は、第２チャネル層１１８ｂが形成された後に、開口部１０８の空所を埋めるために、ステップ１０２０にて、開口部１０８内に形成される。一実施形態では、誘電体フィラー１２０は、二酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素といった誘電体材料を含む。誘電体フィラー１２０は、ＣＶＤ若しくはＡＬＤといった堆積法、プラズマ若しくはラジカル酸化技術といった熱酸化法、又は急速熱酸化法（ＲＴＯ）によって形成され得る。
【００４３】
図２Ｖは、縦型のＮＶメモリデバイス２００のＮＶメモリセルストリング１００の一部分の、一実施形態の側面断面図であり、図２Ｘは、図２Ｖ中の線Ｘ−Ｘ’に沿った上面断面図である。図１並びに図２Ｖ及び図２Ｘを参照するに、ステップ１０２２にて、金属ゲート層１２３が形成され、スタック１０５におけるセル間誘電体層１０４間に配置されたゲート層１０６を置換する。一実施形態では、窒化ケイ素を含むゲート層１０６は、ウェットエッチングプロセスを用いてまず除去される。縦型のＮＶメモリデバイス２００は、リン酸（Ｈ３ＰＯ４）といったウェットエッチング用の化学剤に、約１５０℃以上約１７０℃以下の温度範囲にて、約５０分以上約１２０分以下の間浸漬される。一実施形態では、フォトレジスト層又はハードマスク（不図示）が、他の層をエッチング液から保護するために形成されてもよい。一旦ゲート層１０６が除去されると、その後、除去されたゲート層１０６は、金属ゲート層１２３によって置換され、各金属ゲート層１２３は、ゲート被覆層１２４とゲートフィラー層１２２とを含む。一実施形態では、そのプロセスは、有機金属ＣＶＤ（ＭＯＣＶＤ）やＡＬＤといった適切な堆積プロセスを用いて、窒化チタン（ＴｉＮ）のゲート被覆層１２４を形成することから開始する。そのプロセスが完了すると、堆積された層は、２つの近接するセル間誘電体層１０４とブロック誘電体層１１２とによって画定される空間を被覆するか、又はその空間に沿って並ぶゲート被覆層１２４となる。様々な実施形態では、空間は、完全に又は部分的に被覆されてもよい。続いて、残りの空間は、金属ＣＶＤプロセスを用いて、タングステン（Ｗ）といった導電材料の層により充填される。一実施形態では、ゲート被覆層１２４のようなＴｉＮコーティングは、表面特性を向上させる。金属ゲート層１２３を形成するためのＴｉＮとＷとの組み合わせは、本実施形態の組合せのうちの１つである。異なる導電材料を用いた、金属ゲート層１２３を形成するための他の組合せとして、窒化金属、炭化金属、金属シリサイド、ハフニウム、ジルコニウム、チタニウム、タンタル、アルミニウム、ルテニウム、タングステン、パラジウム、白金、コバルト、及びニッケルを含むことができるが、これらには限定されず、また、これらは当技術分野において既に知られており、採用することができる。ある代替的な実施形態では、金属ゲート層１２３を形成するかわりに、多結晶シリコンゲート層が、ＣＶＤやＡＬＤといった堆積プロセスによって形成される。一実施形態では、当技術分野において既知の動作濃度で適切なドーパントをドープした多結晶シリコンを堆積してもよい。別の代替的な実施形態では、ゲート被覆層１２４を堆積する前に、高誘電率（high-K）の誘電体層１２５が堆積され、２つの近接するセル間誘電体層１０４とブロック誘電体層１１２とによって画定される空間を、完全に又は部分的に被覆するか、又はその空間に沿って並ぶ。高誘電率の誘電体層１２５は、Ａｌ２Ｏ３を含むことができ、ＡＬＤによって堆積される。
【００４４】
一実施形態では、図２Ｖ及び図２Ｙに示すように、金属ゲート層１２３又は多結晶シリコンゲート層が形成された後に、ＮＶメモリセルストリング１００が第一に完成される。図２Ｙに示す実施形態は、５つのＮＶメモリセル９４を備えている。１つのＮＶメモリセルストリング１００におけるＮＶメモリセル９４の他の数量は、スタック１０５における階段ステップ１０３をより多く有することにより、本明細書にて開示したプロセスステップを用いて製造することができる。一実施形態では、完成形のＮＶメモリセルストリング１００は、（チャネル層１１８によって）直列に接続されるＮＶメモリセル９４のストリングを含み、そこでは、金属ゲート層１２３又は多結晶シリコン層は、制御ゲートに対応し、セル間誘電体層１０４に隣接するチャネル層１１８の部分は、個々のＮＶメモリセル９４のソース／ドレイン領域に対応する。既述したように、電界効果トランジスタ（ＦＥＴ）や、スタック１０５中及びウェーハ１０２の上／内における底部介在層及び頂部追加層に形成される接続素子といったＮＶメモリセル９４以外の半導体デバイスが存在してもよい。例えば、ＳＥＧ構造体１５４を共通ソース線１５２に接続するために、接続構造体（不図示）が、ウェーハ１０２上に、又はウェーハ１０２内に形成される。一実施形態では、第１チャネル層１１８ａ及び第２チャネル層１１８ｂを含むチャネル層１１８は、ＮＶメモリセルストリング１００の１つの開口部１０８内の全てのＮＶメモリセル９４のための共有チャネルを意味する。
【００４５】
図２Ｂ及び図２Ｙを参照するに、一実施形態では、同じ縦型のＮＶメモリデバイス２００における縦型のＮＶメモリセルストリング１００は、同時に又は順次に製造することができる。スタック１０５の同じ層上の各ＮＶメモリセル９４は、ゲート被覆層１２４とゲートフィラー層１２２とを含む同じ金属ゲート層１２３を共有する。一実施形態では、金属ゲート層１２３は、共通ワード線として機能するか、又は、縦型のＮＶメモリデバイス２００における同じ縦型の層のＮＶメモリセル９４用の共通ワード線に接続されるかのどちらかである。縦型のＮＶメモリセルストリング１００は、ビット線に接続される１つの上端と、チャネル層１１８及びＳＥＧ構造体１５４を介して共通ソース線１５２に接続される１つの底端とを有することができる。一実施形態では、１つ以上の縦型のＮＶメモリセルストリング１００は、１つのビット線を共有することができる。別の実施形態では、１つ以上の縦型のＮＶメモリセルストリング１００は、１つの共通ソース線１５２を共有することができる。一実施形態では、チャネル層１１８は、チャネル層１１８の頂部にて、チャネルプラグ（不図示）を介してビット線に接続することができる。チャネルプラグ及び／又はビット線への他の接続素子は、当業者によって実施される方法にて製造され、本明細書では詳細に説明をしない。
【００４６】
図２Ｚは、縦型のＮＶメモリデバイス２００の一部分の、一実施形態の、図２Ｂ中の線Ｚ−Ｚ’に沿った側面断面図であり、共通ソース線構造体１５２を示している。図２Ｂを参照するに、一実施形態では、システム要件に応じて、多数の縦型の深いＣＳＬスリット又はトレンチ１５１がスタック１０５に特定のパターンで形成されてもよく、これらは、プラズマエッチングやウェットエッチングといったエッチング法によって形成される。深いＣＳＬトレンチ１５１の各々の内部では、図２Ｚに最も良く例示されるように、ＣＳＬ構造体１５２が形成される。一実施形態では、シリコン酸化物といった誘電体１５６の層が、ＣＶＤ又はＡＬＤによってＣＳＬトレンチ１５１に堆積される。続いて、タングステン（Ｗ）といった導電性材料を含むソース線１５８が堆積される。一実施形態では、ソース線１５８は、延在してウェーハ１０２を削り、さらに、１つ又は多数の縦型のＮＶメモリセルストリング１００のＳＥＧ構造体１５４に接続される。図２Ｚに例示される回路図は、４つの縦型のＮＶメモリセルストリング１００の各々が、それぞれのビット線ＢＬ１〜４を有しており、かつ、ＣＳＬ１５２にそれぞれ電気的に接続されていることを示す。システム要件に応じて、異なる数の縦型のＮＶメモリセルストリング１００が、１つ又は多数のＣＳＬ１５２及び／又はビット線を共有してもよいということは理解できるであろう。
【００４７】
以上、縦型の／３−Ｄ ＮＶメモリデバイス／ストリング／装置、及び、それらの製造方法の実施形態を説明した。本開示では特定の例示的な実施形態につき説明をしてきたが、本開示のより広い精神及び範囲から逸脱しない限り、これらの実施形態に対して様々な修正及び変更をしてもよいことは明らかである。従って、明細書及び図面は厳密な意味としてではなく、むしろ例示的なものとしてみなされるべきである。
【００４８】
本開示の要約は、３７ Ｃ.Ｆ.Ｒ.の第１．７２（ｂ）章に則って提供され、そこでは、読者が技術的な開示のうちの１つ以上の実施形態の本質を迅速に確認することを可能にする要約を要求する。特許請求の範囲又は意味を解釈又は限定するために本開示の要約を用いないことを理解の上で、本開示の要約は提出される。加えて、前述の詳細な説明おいては、本開示を簡素化する目的で、様々な特徴が単一の実施形態において寄せ集められていることがわかるであろう。本開示の方法については、特許請求される実施形態は、各々の請求項で明示的に列挙されている以上の特徴を必要とするという意図を反映しているとして解釈すべきではない。むしろ、後述する特許請求の範囲が反映するように、発明の主題は単一の開示された実施形態の全ての特徴よりも少ない特徴にある。従って、後述する特許請求の範囲は、詳細な説明に組み込まれており、各請求項は独立した実施形態としてそれ自体に基づいている。  
【００４９】
一実施形態又は１つの実施形態についての言及は、実施形態と関連して説明された特定の特徴、構造、又は特性が回路又は方法の少なくとも一実施形態に含まれることを意味する。本明細書中の様々な箇所に一実施形態という文言が表れていたとしても、必ずしも全てが同じ実施形態について言及しているとは限らない。
【００５０】
前述の明細書では、特定の例示的な実施形態につき本主題を説明した。しかしながら、添付の特許請求の範囲にて説明される本主題のより広い精神及び範囲から逸脱しない限り、これらの実施形態に対して様々な修正及び変更をしてもよいことは明らかである。従って、明細書及び図面は厳密な意味としてではなく、むしろ例示的なものとしてみなされるべきである。
【図１】
0006669581.tif 000002
【図２Ａ】
0006669581.tif 000003
【図２Ｂ】
0006669581.tif 000004
【図２Ｃ】
0006669581.tif 000005
【図２Ｄ】
0006669581.tif 000006
【図２Ｅ】
0006669581.tif 000007
【図２Ｆ】
0006669581.tif 000008
【図２Ｇ】
0006669581.tif 000009
【図２Ｈ】
0006669581.tif 000010
【図２Ｉ】
0006669581.tif 000011
【図２Ｊ】
0006669581.tif 000012
【図２Ｋ】
0006669581.tif 000013
【図２Ｌ】
0006669581.tif 000014
【図２Ｍ】
0006669581.tif 000015
【図２Ｏ】
0006669581.tif 000016
【図２Ｐ】
0006669581.tif 000017
【図２Ｑ】
0006669581.tif 000018
【図２Ｒ】
0006669581.tif 000019
【図２Ｓ】
0006669581.tif 000020
【図２Ｔ】
0006669581.tif 000021
【図２Ｕ】
0006669581.tif 000022
【図２Ｖ】
0006669581.tif 000023
【図２Ｘ】
0006669581.tif 000024
【図２Ｙ】
0006669581.tif 000025
【図２Ｚ】
0006669581.tif 000026