(57)【特許請求の範囲】
【請求項１】
複数のスルーホールを有するコア基板と、
該コア基板の上下面にそれぞれ複数層が積層されており、各層に複数のビアホールを有する絶縁層と、
前記コア基板表面およびスルーホール内、ならびに前記絶縁層表面およびビアホール内に形成された信号用配線導体および接地用配線導体、ならびに電源用配線導体と、
最上層の前記絶縁層表面に形成されており、第１半導体素子が搭載される第１搭載部と、
前記第１搭載部に隣接して形成されており、第２半導体素子が搭載される第２搭載部と、
前記第１搭載部に形成されており、前記第１半導体素子の信号用電極と接続される多数の信号用の第１半導体素子接続パッドと、
前記第２搭載部に形成されており、前記第２半導体素子の信号用電極と接続される多数の信号用の第２半導体素子接続パッドと、
前記信号用配線導体の一部から成り、互いに対応する前記信号用の第１半導体素子接続パッドと信号用の第２半導体素子接続パッドとを電気的に接続する多数の信号用接続導体と、
を具備して成る配線基板であって、
前記信号用接続導体は、ビアホールを介して前記コア基板の上面側の前記絶縁層表面のみを経由する第１配線群と、前記スルーホールおよびビアホールを介して前記コア基板の下面側の前記絶縁層表面を経由する第２配線群とを有しており、半数が前記第１配線群であり残り半数が前記第２配線群であることを特徴とする配線基板。
【請求項２】
前記信号用接続導体が経由する前記スルーホール同士の間には、前記接地用配線導体が形成された前記スルーホールが配設されていることを特徴とする請求項１に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子が搭載される配線基板に関するものである。
【背景技術】
【０００２】
近年、携帯型のゲーム機や通信機器に代表される電子機器の高機能化、小型化が進む中、それらに使用される配線基板においても高機能化、小型化が要求されている。このため、配線基板には、多数の演算系統を備えた複数の半導体素子が近接して搭載され、お互いが高密度に形成された配線導体により接続される。
【０００３】
このような複数の半導体素子が搭載される従来の配線基板を図２に示す。図２は、近接して搭載される半導体素子付近の状態を示す配線基板Ｂの要部概略断面図である。
従来の配線基板Ｂは、絶縁基板２１と、配線導体２２とを備えている。
【０００４】
絶縁基板２１は、コア基板２１ａの上下面にビルドアップ用の絶縁層２１ｂが積層されて成る。
コア基板２１ａには、複数のスルーホール２３が形成されている。
ビルドアップ用の絶縁層２１ｂには、複数のビアホール２４が形成されている。
絶縁基板２１の上面には、第１半導体素子Ｓ１が搭載される第１搭載部Ｘ１および第２半導体素子Ｓ２が搭載される第２搭載部Ｘ２が互いに隣接して形成されている。
【０００５】
配線導体２２は、コア基板２１ａの表面およびスルーホール２３の内側、ならびに絶縁層２１ｂの表面およびビアホール２４の内側に形成されている。
配線導体２２は、信号用配線導体２２Ｓおよび電源用配線導体２２Ｐ、ならびに接地用配線導体２２Ｇを有している。
信号用配線導体２２Ｓは、絶縁層２１ｂの表面に設けられた多数の細い帯状パターンを有している。
電源用配線導体２２Ｐおよび接地用配線導体２２Ｇは、信号用の帯状パターンに所定の間隔をあけて同一の絶縁層２１ｂ表面や、その上層あるいは下層の絶縁層２１ｂ表面に形成されたプレーン状パターンを有している。
【０００６】
配線導体２２の一部は、第１搭載部Ｘ１において多数の第１半導体素子接続パッド２５を形成している。
第１半導体素子接続パッド２５は、第１半導体素子Ｓ１の信号用電極に接続される多数の信号用の第１半導体接続パッド２５Ｓと、第１半導体素子Ｓ１の電源用電極に接続される複数の電源用の第１半導体素子接続パッド２５Ｐと、第１半導体素子Ｓ１の接地用電極に接続される複数の接地用の第１半導体素子接続パッド２５Ｇとを含んでいる。
配線導体２２の一部は、第２搭載部Ｘ２において多数の第２半導体素子接続パッド２６を形成している。
第２接続パッド２６は、第２半導体素子Ｓ２の信号用電極に接続される多数の信号用の第２半導体素子接続パッド２６Ｓと、第２半導体素子Ｓ２の電源用電極に接続される複数の電源用の第２半導体素子接続パッド２６Ｐと、第２半導体素子Ｓ２の接地用電極に接続される複数の接地用の第２半導体素子接続パッド２６Ｇとを含んでいる。
第１半導体素子接続パッド２５と第２半導体素子接続パッド２６とは、それぞれ対応するもの同士が配線導体２２の一部によって接続されている。
信号用の第１半導体素子接続パッド２５Ｓと信号用の第２半導体素子接続パッド２６Ｓとは、帯状パターンを含む信号用配線導体２２Ｓから成る多数の信号用接続導体２７Ｓにより接続されている。
電源用の第１半導体素子接続パッド２５Ｐと電源用の第２半導体素子接続パッド２６Ｐとは、プレーン状パターンを含む電源用配線導体２２Ｐから成る電源用接続導体２７Ｐにより接続されている。
接地用の第１半導体素子接続パッド２５Ｇと接地用の第２半導体素子接続パッド２６Ｇとは、プレーン状パターンを含む接地用配線導体２２Ｇから成る電源用接続導体２７Ｇにより接続されている。
【０００７】
配線導体２２の一部は、絶縁基板２１の下面において多数の外部接続パッド２８を形成している。
外部接続パッド２８は、信号用の外部接続パッド２８Ｓと、電源用の外部接続パッド２８Ｐと、接地用の外部接続パッド２８Ｇとを含んでいる。
外部接続パッド２８には、外部回路基板の配線導体が半田を介して接続される。
これにより、第１および第２半導体素子Ｓ１、Ｓ２が、外部回路基板と電気的に接続される。
【０００８】
ところで、従来の配線基板Ｂによると、信号用の第１半導体素子接続パッド２５Ｓと信号用の第２半導体接続パッド２６Ｓとを電気的に接続する信号用接続導体２７Ｓは、全てがコア基板２１ａの上面側の絶縁層２１ｂ表面に形成されている。
しかし、信号用の第１および第２半導体素子接続パッド２５Ｓ、２６Ｓは、各々がおよそ２０００個程度あり、両者を接続する信号用接続導体２７Ｓの配線数も２０００本程度にのぼることから、信号用接続導体２７Ｓを形成するためにコア基板２１ａ上面側に多数の絶縁層２１ｂが必要になる。
また、配線基板Ｂの反りを低減するために、コア基板２１ａを中心に上面側と下面側との絶縁層数を対称にして上下のバランスを取るためにコア基板２１ａ下面側にも多数の絶縁層２１ｂを形成する必要がある。
その結果、配線基板の層数が増大してしまい配線基板の薄型化を図ることができないという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−４５７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、信号用の第１半導体素子接続パッドと信号用の第２半導体素子接続パッドとを接続する信号用接続導体を、コア基板の上面側のみを経由する配線群と下面側を経由する配線群とに分けることで絶縁層数を低減する。これにより、配線基板の層数の増大を抑えて薄型化が可能な配線基板を提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の配線基板は、複数のスルーホールを有するコア基板と、コア基板の上下面にそ
れぞれ複数層が積層されており、各層に複数のビアホールを有する絶縁層と、コア基板表面およびスルーホール内、ならびに絶縁層表面およびビアホール内に形成された信号用配線導体および接地用配線導体、ならびに電源用配線導体と、最上層の絶縁層表面に形成されており、第１半導体素子が搭載される第１搭載部と、第１搭載部に隣接して形成されており、第２半導体素子が搭載される第２搭載部と、第１搭載部に形成されており、第１半導体素子の信号用電極と接続される多数の信号用の第１半導体素子接続パッドと、第２搭載部に形成されており、第２半導体素子の信号用電極と接続される多数の信号用の第２半導体素子接続パッドと、信号用配線導体の一部から成り、互いに対応する信号用の第１半導体素子接続パッドと信号用の第２半導体素子接続パッドとを電気的に接続する多数の信号用接続導体と、
を具備して成る配線基板であって、信号用接続導体は、ビアホールを介してコア基板の上面側の絶縁層表面のみを経由する第１配線群と、スルーホールおよびビアホールを介してコア基板の下面側の絶縁層を経由する第２配線群とを有しており、半数が前記第１配線群であり残り半数が前記第２配線群であることを特徴とするものである。
【発明の効果】
【００１２】
本発明の配線基板によれば、多数の信号用の第１半導体素子接続パッドと多数の信号用の第２半導体素子接続パッドとを接続する信号用接続導体は、ビアホールを介してコア基板の上面側の絶縁層表面のみを経由する第１配線群と、スルーホールおよびビアホールを介してコア基板の下面側の絶縁層表面を経由する第２配線群とに分かれている。
このため、第２配線群が経由する下面側の絶縁層の分だけ上面側の絶縁層の数を減らすことができる。同時に、上面側の絶縁層とのバランスをとるために設けていた下面側の絶縁層の層数を減らすことができる。したがって、絶縁層の層数の増大を抑えて薄型化が可能な配線基板を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の配線基板の実施形態の一例を示す要部概略断面図である。
【図２】図２は、従来の配線基板の一例を示す要部概略断面図である。
【発明を実施するための形態】
【００１４】
まず、図１を基に、本発明の配線基板Ａの一例を説明する。
図１は、近接して搭載される半導体素子付近の状態を示す配線基板Ａの要部概略断面図である。
本発明の配線基板Ａは、絶縁基板１と、配線導体２と、を備えている。
【００１５】
絶縁基板１は、コア基板１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る。
コア基板１ａには、複数のスルーホール３が形成されている。スルーホール３には、信号用のスルーホール３Ｓと電源用のスルーホール３Ｐと接地用のスルーホール３Ｇとがある。スルーホール３の直径は、５０〜３００μｍ程度であり、例えばブラスト加工やドリル加工により形成される。
ビルドアップ用の絶縁層１ｂには、複数のビアホール４が形成されている。ビアホール４には、信号用のビアホール４Ｓと電源用のビアホール４Ｐと接地用のビアホール４Ｇとがある。ビアホール４の直径は５０〜１００μｍ程度であり、例えばレーザー加工により形成される。
絶縁基板１の上面には、第１半導体素子Ｓ１が搭載される第１搭載部Ｘ１および第２半導体素子Ｓ２が搭載される第２搭載部Ｘ２が互いに隣接して形成されている。
コア基板１ａおよび絶縁層１ｂは、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
【００１６】
配線導体２は、コア基板１ａの表面およびスルーホール３の内側、ならびに絶縁層１ｂの表面およびビアホール４の内側に形成されている。
配線導体２は、信号用配線導体２Ｓおよび電源用配線導体２Ｐ、ならびに接地用配線導体２Ｇを有している。
信号用配線導体２Ｓは、絶縁層１ｂの表面に設けられた多数の細い帯状パターンを有している。
電源用配線導体２Ｐおよび接地用配線導体２Ｇは、信号用配線導体２Ｓに所定の間隔をあけて同一の絶縁層１ｂ表面や、その上層あるいは下層の絶縁層１ｂ表面に形成されたプレーン状パターンを有している。
配線導体２は、例えば周知のセミアディティブ法やサブトラクティブ法により、銅めっき等の良導電性金属により形成される。
【００１７】
配線導体２の一部は、第１搭載部Ｘ１において多数の第１半導体素子接続パッド５を形成している。
第１半導体素子接続パッド５は、信号用の第１半導体素子接続パッド５Ｓおよび電源用の第１半導体素子接続パッド５Ｐ、ならびに接地用の第１半導体素子接続パッド５Ｇを有している。
信号用の第１半導体素子接続パッド５Ｓは、第１半導体素子Ｓ１の信号用電極に接続される。電源用の第１半導体素子接続パッド５Ｐは、第１半導体素子Ｓ１の電源用電極に接続される。接地用の第１半導体素子接続パッド５Ｇは、第１半導体素子Ｓ１の接地用電極に接続される。
配線導体２の一部は、第２搭載部Ｘ２において多数の第２半導体素子接続パッド６を形成している。
第２半導体素子接続パッド６は、信号用の第２半導体素子接続パッド６Ｓおよび電源用の第２半導体素子接続パッド６Ｐ、ならびに接地用の第２半導体素子接続パッド６Ｇを有している。
信号用の第２半導体素子接続パッド６Ｓは、第２半導体素子Ｓ２の信号用電極に接続される。電源用の第２半導体素子接続パッド６Ｐは、第２半導体素子Ｓ２の電源用電極に接続される。接地用の第２半導体素子接続パッド６Ｇは、第２半導体素子Ｓ２の接地用電極に接続される。
第１半導体素子接続パッド５と第２半導体素子接続パッド６とは、それぞれ対応するもの同士が配線導体２の一部によって接続されている。
信号用の第１半導体素子接続パッド５Ｓと信号用の第２半導体素子接続パッド６Ｓとは、帯状パターンを含む信号用配線導体２Ｓから成る多数の信号用接続導体７Ｓにより接続されている。
電源用の第１半導体素子接続パッド５Ｐと電源用の第２半導体素子接続パッド６Ｐとは、プレーン状パターンを含む電源用配線導体２Ｐから成る電源用接続導体７Ｐにより接続されている。
接地用の第１半導体素子接続パッド５Ｇと接地用の第２半導体素子接続パッド６Ｇとは、プレーン状パターンを含む接地用配線導体２Ｇから成る接地用接続導体７Ｇにより接続されている。
なお、信号用の第１および第２半導体素子接続パッド５Ｓ、６Ｓは、第１および第２半導体素子Ｓ１、Ｓ２の演算系統に対応して、例えば４０系統に分類されている。一系統当たりのパッド数は約５０個であり、同一系統に属する信号用の第１および第２半導体素子接続パッド５Ｓ、６Ｓ同士が約５０本の信号用接続導体７Ｓによって接続される。
そして、全演算系統の内、半数の系統に対応する信号用接続導体７Ｓが、信号用のビアホール４Ｓを介してコア基板１ａの上面側の絶縁層１ｂの表面みを経由する第１配線群を形成している。全演算系統の内、残り半数の系統に対応する信号用接続導体７Ｓが、信号用のスルーホール３Ｓおよび信号用のビアホール４Ｓを介してコア基板１ａの下面側を経由する第２配線群を形成している。
なお、信号用のスルーホール３Ｓが互いに隣接して配設される場合には、信号用のスルーホール３Ｓ同士の間に、接地用のスルーホール３Ｇを配設することが好ましい。これにより、信号用のスルーホール３Ｓ同士の間に生じるノイズの干渉を低減することができる。
【００１８】
外部接続パッド８は、絶縁基板１の下面に形成された配線導体２の一部から成り、絶縁基板１の下面側に複数配設されている。
外部接続パッド８は、信号用の外部接続パッド８Ｓと、電源用の外部接続パッド８Ｐと、接地用の外部接続パッド８Ｇとを含んでいる。
外部接続パッド８には、外部回路基板の配線導体が半田を介して接続される。
これにより、第１および第２半導体素子Ｓ１、Ｓ２が、外部回路基板と電気的に接続される。
【００１９】
このように、本発明の配線基板Ａによれば、信号用の第１半導体素子接続パッド５Ｓと信号用の第２半導体素子接続パッド６Ｓとを接続する信号用接続導体７Ｓは、ビアホール４Ｓを介してコア基板１ａの上面側の絶縁層１ｂの表面のみを経由する第１配線群と、スルーホール３Ｓおよびビアホール４Ｓを介してコア基板１ａの下面側の絶縁層１ｂの表面を経由する第２配線群とに分かれて形成される。
このため、第２配線群が経由する下面側の絶縁層１ｂの分だけ上面側の絶縁層１ｂの数を減らすことができる。同時に、上面側の絶縁層１ｂとのバランスをとるために設けていた下面側の絶縁層１ｂの層数を減らすことができる。したがって、絶縁層１ｂの層数の増大を抑えて薄型化が可能な配線基板を提供することができる。
【００２０】
なお、本発明は、上述の実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能である。例えば上述の実施の形態の一例では、第１および第２半導体素子Ｓ１、Ｓ２が搭載される第１および第２搭載部Ｘ１、Ｘ２の２つが形成された場合を示したが、３つ以上の搭載部を有していても構わない。
【符号の説明】
【００２１】
１ａ        コア基板
１ｂ        絶縁層
２Ｇ        接地用配線導体
２Ｐ        電源用配線導体
２Ｓ        信号用配線導体
３          スルーホール
４          ビアホール
５Ｓ        信号用の第１半導体素子接続パッド
６Ｓ        信号用の第２半導体素子接続パッド
７Ｓ        信号用接続導体
Ｓ１        第１半導体素子
Ｓ２        第２半導体素子
Ｘ１        第１搭載部
Ｘ２        第２搭載部
【図１】
0006669547.tif 000002
【図２】
0006669547.tif 000003