(57)【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、
前記第１窒化物半導体層上に形成された第２窒化物半導体層と、
前記第２窒化物半導体層上に形成された第３窒化物半導体層と、
前記第３窒化物半導体層上に形成されたメサ型の第４窒化物半導体層と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の一方の側に形成されたソース電極と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の他方の側に形成されたドレイン電極と、
前記第４窒化物半導体層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記第２窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力以上であり、
前記第３窒化物半導体層の電子親和力は、前記第１窒化物半導体層の電子親和力より小さく、
前記第４窒化物半導体層の電子親和力は、前記第２窒化物半導体層の電子親和力以上であり、
前記第４窒化物半導体層と前記ゲート電極とは前記ゲート絶縁膜で分離されており、
前記第４窒化物半導体層は、前記ドレイン電極側の端部においてその膜厚が徐々に減少しており、
前記第４窒化物半導体層は、前記ソース電極側の端部においてその膜厚が徐々に減少しており、
前記メサ型の前記第４窒化物半導体層は、前記ドレイン電極側の端部に、第１膜厚部と第２膜厚部とを有し、
前記第２膜厚部は、前記第１膜厚部より外側に配置され、
前記第２膜厚部の膜厚は、前記第１膜厚部の膜厚より小さい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記メサ型の前記第４窒化物半導体層は、前記ソース電極側の端部に、第３膜厚部と第４膜厚部とを有し、
前記第４膜厚部は、前記第３膜厚部より外側に配置され、
前記第４膜厚部の膜厚は、前記第３膜厚部の膜厚より小さい、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２膜厚部のゲート長方向の長さは、前記第４膜厚部のゲート長方向の長さより大きい、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の前記ドレイン電極側に形成された第１絶縁膜と、
前記第３窒化物半導体層上で、かつ、前記第４窒化物半導体層の前記ソース電極側に形成された第２絶縁膜と、を有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ゲート絶縁膜は、前記第１絶縁膜上から前記第２絶縁膜上まで延在している、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１絶縁膜の前記ゲート絶縁膜と重なる側の側面はテーパ形状である、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜の前記ゲート絶縁膜と重なる側の側面はテーパ形状である、半導体装置。
【請求項８】
（ａ）第１窒化物半導体層上に、第２窒化物半導体層を形成する工程、
（ｂ）前記第２窒化物半導体層上に、第３窒化物半導体層を形成する工程、
（ｃ）前記第３窒化物半導体層上に、第４窒化物半導体層を形成する工程、
（ｄ）前記第４窒化物半導体層をメサ型に加工する工程、
（ｅ）前記メサ型の前記第４窒化物半導体層上にゲート絶縁膜を介してゲート電極を形成する工程、を有し、
前記（ｄ）工程は、
（ｄ１）前記第４窒化物半導体層をエッチングする工程、
（ｄ２）前記（ｄ１）工程の後、前記第４窒化物半導体層に熱処理を施す工程、を有し、
前記（ｄ２）工程により、前記第４窒化物半導体層の側面がテーパ形状となる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、窒化物半導体を用いた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＧａＮ系窒化物半導体は、ＳｉやＧａＡｓに比べてワイドバンドギャップで、高い電子移動度を有するため、高耐圧、高出力、高周波用途でのトランジスタへの応用が期待されており、近年、盛んに開発が進められている。このようなトランジスタの中でも、ノーマリオフ特性を有するトランジスタは有用であり、ノーマリオフ特性を持たせるための構造が検討されている。
【０００３】
例えば、特許文献１（国際公開第２０１０／０６４７０６号）には、実用的な正のゲート電圧でオンし、高速動作が可能な、III族窒化物半導体層を用いたＭＩＳ型電界効果トランジスタが開示されている。
【０００４】
また、特許文献２（特開２０１４−１４６７４４号公報）には、メサ型のキャップ層（ｐ型のＧａＮまたはＡｌＧａＮ）を有し、キャップ層とゲート電極とがショットキー接続されている高電子移動度トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１０／０６４７０６号
【特許文献２】特開２０１４−１４６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、窒化物半導体を用いた半導体装置の研究開発に従事しており、半導体装置の特性向上について、鋭意検討している。ノーマリオフ特性を持たせるためのトランジスタの構造（メサ型ＭＯＳ構造）について検討している。
【０００７】
しかしながら、後述するように、信頼性試験においてゲート絶縁膜の特性劣化が確認された（比較例参照）。特に、ゲート絶縁膜の膜厚（ｄ）が、メサ部の膜厚（ｔ）より小さい場合に、ゲート絶縁膜の特性劣化が顕著であった。
【０００８】
この原因を調査したところメサ部の加工エッジ、ゲート電極の両端（下端の突起部、ソース電極側、ドレイン電極側の両方）で、電界が集中してゲート絶縁膜が劣化することが判明した。なお、この現象は、上記特許文献２で開示されているオン抵抗が増加する現象と全く異なるものであるが、オン抵抗の増加に対する対策も必要なものである。
【０００９】
このような課題を解決し、ゲート絶縁膜の耐圧向上やオン抵抗の低減などの素子特性の向上を図ることができる半導体装置の開発が望まれる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される一実施の形態に示される半導体装置は、第１窒化物半導体層よりなるバッファ層と、第２窒化物半導体層よりなるチャネル層と、第３窒化物半導体層よりなる電子供給層とが順次積層され、この上に形成されたメサ型の第４窒化物半導体層よりなるキャップ層を有する。そして、キャップ層の一方の側に形成されたソース電極と、他方の側に形成されたドレイン電極と、キャップ層上にゲート絶縁膜を介して形成されたゲート電極とを有する。キャップ層とゲート電極とはゲート絶縁膜で分離されており、キャップ層は、ドレイン電極側の端部およびソース電極側の端部においてその膜厚が徐々に減少している。
【００１３】
本願において開示される一実施の形態に示される半導体装置の製造方法は、窒化物半導体層よりなるキャップ層をメサ型に加工する工程を有し、この工程は、窒化物半導体層をエッチングする工程と、窒化物半導体層に熱処理を施す工程と、を有する。そして、上記熱処理により、窒化物半導体層の側面がテーパ形状となる。
【発明の効果】
【００１４】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１５】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図３】実施の形態１の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図４】比較例の半導体装置の構成を示す断面図である。
【図５】比較例の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図６】比較例の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態２の半導体装置の構成を示す断面図である。
【図１７】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態３の半導体装置の構成を示す断面図である。
【図２７】実施の形態３の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図２８】実施の形態３の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図２９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態４の半導体装置の構成を示す断面図である。
【図３７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態４の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態４の半導体装置の製造工程を示す断面図である。
【図４０】実施の形態５の半導体装置の構成を示す断面図である。
【図４１】実施の形態５の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図４２】実施の形態６の半導体装置の構成を示す断面図である。
【図４３】実施の形態６の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図４４】実施の形態６の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【図４５】実施の形態６の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態６の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態６の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態６の半導体装置の製造工程を示す断面図である。
【図４９】実施の形態６の半導体装置の製造工程を示す断面図である。
【図５０】実施の形態６の半導体装置の製造工程を示す断面図である。
【図５１】実施の形態６の半導体装置の他の構成を示す断面図である。
【図５２】実施の形態７の応用例１の半導体装置の構成を示す断面図である。
【図５３】実施の形態７の応用例１の半導体装置の他の構成を示す断面図である。
【図５４】実施の形態７の応用例２の半導体装置の構成を示す断面図である。
【図５５】実施の形態７の応用例２の半導体装置の他の構成を示す断面図である。
【図５６】実施の形態１、実施の形態３および比較例の半導体装置のＴＤＤＢ評価結果を示すグラフである。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２１】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２３】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、窒化物半導体を用いた電界効果トランジスタ（FET；Field Effect Transistor）である。また、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）とも呼ばれる。
【００２４】
本実施の形態の半導体装置においては、基板ＳＵＢ上に、高抵抗バッファ層ＢＵＦが設けられている。なお、基板ＳＵＢ上に、核生成層を設けた後、その上に高抵抗バッファ層ＢＵＦを形成してもよい。
【００２５】
基板ＳＵＢとしては、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用いることができる。基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。
【００２６】
核生成層は、窒化物半導体層からなる。核生成層としては、例えば、窒化アルミニウム（ＡｌＮ）層を用いることができる。高抵抗バッファ層ＢＵＦは、窒化物半導体に対し深い準位を形成する不純物を添加した１層もしくは複数層の窒化物半導体層からなる。例えば、複数層の窒化物半導体層からなる超格子構造体（超格子層ともいう）として、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を高抵抗バッファ層ＢＵＦとして用いることができる。
【００２７】
なお、通常、基板ＳＵＢ上の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長で形成する。
【００２８】
高抵抗バッファ層ＢＵＦ上には、第１の窒化物半導体層Ｓ１、第２の窒化物半導体層Ｓ２および第３の窒化物半導体層Ｓ３が順次形成されている。そして、第３の窒化物半導体層Ｓ３の中央部上には、第４の窒化物半導体層Ｓ４が形成されている。
【００２９】
第２の窒化物半導体層Ｓ２は、第１の窒化物半導体層Ｓ１と電子親和力が等しいか、または、第１の窒化物半導体層Ｓ１より電子親和力が大きい（Ｓ１≦Ｓ２）。
【００３０】
第３の窒化物半導体層Ｓ３は、第１の窒化物半導体層Ｓ１より電子親和力が小さい（Ｓ１＞Ｓ３）。
【００３１】
第４の窒化物半導体層Ｓ４は、メサ型（メサ形状、凸状、ライン状）であり、その側面は、テーパ形状（順テーパ形状）となっている。このメサ型の第４の窒化物半導体層（メサ部ともいう）Ｓ４の側面のテーパ角（傾斜角、θ１）は、メサ部の側面の外側の角度であって、第３の窒化物半導体層Ｓ３の表面と、第４の窒化物半導体層Ｓ４の側面とのなす角である。別の言い方をすれば、メサ部（Ｓ４）と後述する表面保護膜ＰＲＯとの間から露出している第３の窒化物半導体層Ｓ３の表面と、第４の窒化物半導体層Ｓ４の側面とのなす角である。メサ部の側面のテーパ角（θ１）は、１２０度以上である。
【００３２】
第４の窒化物半導体層Ｓ４は、第２の窒化物半導体層Ｓ２と電子親和力が等しいか、または、第２の窒化物半導体層Ｓ２より電子親和力が大きい（Ｓ４≧Ｓ２）。
【００３３】
第１の窒化物半導体層Ｓ１は、バッファ層とも呼ばれ、例えば、ＡｌＧａＮよりなる。また、第２の窒化物半導体層Ｓ２は、チャネル層とも呼ばれ、例えば、ＩｎＧａＮよりなる。また、第３の窒化物半導体層Ｓ３は、電子供給層とも呼ばれ、例えば、ＡｌＧａＮよりなる。但し、第１の窒化物半導体層Ｓ１よりＡｌ組成が大きい。また、メサ型の第４の窒化物半導体層Ｓ４は、キャップ層とも呼ばれ、例えば、ＩｎＧａＮよりなる。但し、第２の窒化物半導体層Ｓ２とＩｎ組成が等しいかあるいは大きい。
【００３４】
また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。別の言い方をすれば、ゲート絶縁膜ＧＩは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を覆うように形成されている。即ち、ゲート絶縁膜ＧＩのＸ方向の長さ（ドレイン電極からソース電極へ電流が流れる方向、即ち、ゲート長方向の長さ）は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４のＸ方向の長さより大きい。このため、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４とゲート電極ＧＥとは、ゲート絶縁膜ＧＩにより分離されている。また、ゲート絶縁膜ＧＩは、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側の側面と上面の上に形成されている。そして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の形状に対応するように、ゲート絶縁膜ＧＩの表面に凹凸が生じる。ゲート電極ＧＥは、ゲート絶縁膜ＧＩ上に形成されている。ここでは、ゲート電極ＧＥのＸ方向の長さとゲート絶縁膜ＧＩのＸ方向の長さは同じである。
【００３５】
また、第３の窒化物半導体層（電子供給層）Ｓ３上であって、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側には、表面保護膜（保護絶縁膜、絶縁膜）ＰＲＯが形成されている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体は、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４を覆うように形成され、さらに、表面保護膜ＰＲＯとオーバーラップするように形成されている。別の言い方をすれば、ゲート絶縁膜ＧＩおよびゲート電極ＧＥの積層体は、ドレイン電極の側に形成された表面保護膜ＰＲＯ上からソース電極の側に形成された表面保護膜ＰＲＯ上まで延在している。このように、ゲート絶縁膜ＧＩと表面保護膜ＰＲＯとの重なり領域を設けることで、ゲート電極から２次元電子ガスまでの距離が離れ、加わる電界強度が低減できゲート絶縁膜の信頼性が向上する。
【００３６】
ゲート電極ＧＥおよび表面保護膜ＰＲＯ上には、層間絶縁膜ＩＬ１が形成されている。
【００３７】
また、第３の窒化物半導体層（電子供給層）Ｓ３上であって、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、表面保護膜ＰＲＯおよび層間絶縁膜ＩＬ１の積層膜中には、コンタクトホールが形成され、このコンタクトホールの内部および上部には、ソース電極ＳＥおよびドレイン電極ＤＥが配置される。
【００３８】
このように、本実施の形態の半導体装置によれば、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の上面および側面を覆うようにゲート絶縁膜ＧＩを形成し、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の側面をテーパ形状としたので、ＴＤＤＢ寿命の向上効果を奏する。また、オン抵抗の変動の抑制効果を奏する。
【００３９】
図２および図３は、本実施の形態の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。図２（Ａ）は、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側の端部近傍の拡大図であり、図２（Ｂ）は、第４の窒化物半導体層（キャップ層）Ｓ４のソース電極側の端部近傍の拡大図である。
【００４０】
図４は、比較例の半導体装置の構成を示す断面図である。図５および図６は、比較例の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。図５（Ａ）は、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側の端部近傍の拡大図であり、図５（Ｂ）は、第４の窒化物半導体層（キャップ層）Ｓ４のソース電極側の端部近傍の拡大図である。
【００４１】
（ＴＤＤＢ寿命の向上効果）
例えば、図１および図２に示す本実施の形態の半導体装置において、ソース電極ＳＥの電位を０Ｖ、ドレイン電極ＤＥの電位を０Ｖ、ゲート電極ＧＥの電位を定格電圧である＋２０Ｖとした場合、２次元電子ガス２ＤＥＧの電位はソース電極ＳＥおよびドレイン電極ＤＥの電位である０Ｖとなる。したがって、ゲート電極ＧＥの直下においては、ゲート電極ＧＥと２次元電子ガス２ＤＥＧとの間において、垂直方法に、ゲート電極ＧＥに印加した電圧（２０Ｖ）が加わる。この際、本実施の形態においては、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の側面の上方および下方において、角部（図中の破線の丸部）が鈍角となり、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の側面に沿って形成されるゲート絶縁膜ＧＩに対する電界集中が緩和される。
【００４２】
これに対し、図４および図５に示す比較例の半導体装置においては、第４の窒化物半導体層（キャップ層）Ｓ４の側面がほぼ垂直となっているため、第４の窒化物半導体層（キャップ層）Ｓ４の側面の上方および下方において、角部（図中の破線の丸部）が鋭角となり、第４の窒化物半導体層（キャップ層）Ｓ４の側面に沿って形成されるゲート絶縁膜ＧＩに対し局所的に電界が集中する。このため、比較例においては、ゲート絶縁膜ＧＩの劣化が激しく、ＴＤＤＢ寿命が低下する。特に、第４の窒化物半導体層（キャップ層）Ｓ４の膜厚（ｄ）対してゲート絶縁膜ＧＩの膜厚（ｔ）が、ｄ＞ｔの関係にある場合、ゲート絶縁膜ＧＩの劣化が顕著であった。このため、比較例においては、本実施の形態のＴＤＤＢ寿命より短くなる。
【００４３】
図５６は、実施の形態１、実施の形態３および比較例の半導体装置のＴＤＤＢ（Time Dependent Dielectric Breakdown）評価結果を示すグラフである。横軸は、時間（Ｔｉｍｅ）であり、縦軸（左側）は、累積故障率［％］であり、縦軸（右側）は、累積故障率（Ｆ）の関数である。Ｅ１は、実施の形態１の場合を、Ｐは、比較例の場合を示す。なお、Ｅ２は、後述する実施の形態３の場合を示す。本実施の形態の場合（Ｅ１）は、比較例の場合（Ｐ）より、プロットの傾きが急峻である。これより、本実施の形態の場合（Ｅ１）は、比較例の場合（Ｐ）より、ゲート絶縁膜の絶縁破壊分布のばらつきが小さいことが分かる。このように、本実施の形態においては、ＴＤＤＢ寿命の向上効果を奏することが、データからも裏付けられた。
【００４４】
（オン抵抗の変動の抑制効果）
例えば、図１および図３に示す本実施の形態の半導体装置において、ゲート電極ＧＥの電位を０Ｖとし、オフ状態とした場合において、ソース電極ＳＥの電位とドレイン電極ＤＥの電位との間に、４００Ｖの電位差が生じた場合、即ち、このような高電圧が印加された場合について考える。このような場合において、本実施の形態の場合には、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の側面がテーパ形状となっているため、ドレイン電極ＤＥ側の第３の窒化物半導体層（電子供給層）Ｓ３中の電界強度は緩和される。このため、第３の窒化物半導体層（電子供給層）Ｓ３および第２の窒化物半導体層（チャネル層）Ｓ２への電子の注入が抑制される（図中の破線の丸部）。これによって、電子の注入によって発生する電流狭さくが抑制されるため、ゲート電極ＧＥの電圧が０Ｖから１０Ｖとなり、トランジスタがオフ状態からオン状態となる場合において、トランジスタのオン抵抗の劣化を抑制することができる。
【００４５】
これに対し、図４および図６に示す比較例の半導体装置においては、第３の窒化物半導体層（電子供給層）Ｓ３および第２の窒化物半導体層（チャネル層）Ｓ２への電子の注入が多いため、トランジスタのオン抵抗の劣化を抑制することができない（図中の破線の丸部）。
【００４６】
例えば、ゲート電極ＧＥの電位を０Ｖとし、ソース電極ＳＥとドレイン電極ＤＥとの間の電位差を４００Ｖとした場合、その前後の抵抗値の増加量は、比較例の場合は、２．０倍であるのに対して、本実施の形態の半導体装置の場合は、１．２倍であった。このように、本実施の形態においては、オン抵抗の変動を抑制することが、データからも裏付けられた。
【００４７】
［製法説明］
次いで、図７〜図１５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図１５は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００４８】
図７に示すように、基板ＳＵＢ上に、核生成層（図示せず）を形成した後、その上に高抵抗バッファ層ＢＵＦを形成する。基板ＳＵＢとして、例えば、（１１１）面が露出しているシリコン（Ｓｉ）からなる半導体基板を用い、その上部に、核生成層として、例えば、窒化アルミニウム（ＡｌＮ）層を、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法などを用いて、２００ｎｍ程度エピタキシャル成長させる。
【００４９】
なお、基板ＳＵＢとしては、上記シリコンの他、ＳｉＣやサファイアなどからなる基板を用いてもよい。また、ＧａＮからなる基板を用いてもよく、この場合、核生成層を省略してもよい。なお、通常、核生成層およびこの核生成層以降の窒化物半導体層（ＩＩＩ−Ｖ族の化合物半導体層）は、すべてＩＩＩ族元素面成長（即ち、本件の場合、ガリウム面成長あるいはアルミ面成長）で形成する。
【００５０】
次いで、核生成層上に、高抵抗バッファ層ＢＵＦとして、窒化ガリウム（ＧａＮ）層と窒化アルミニウム（ＡｌＮ）層との積層膜（ＡｌＮ／ＧａＮ膜）を、繰り返し積層した超格子構造体を形成する。例えば、２０ｎｍ程度の膜厚の窒化ガリウム（ＧａＮ）層と、５ｎｍ程度の膜厚の窒化アルミニウム（ＡｌＮ）層とを、交互に有機金属気相成長法などを用いてエピタキシャル成長させる。例えば、上記積層膜を４０層形成する。この超格子構造体上に、高抵抗バッファ層ＢＵＦの一部として、例えば、ＡｌＧａＮ層を、有機金属気相成長法などを用いてエピタキシャル成長させる。ＡｌＧａＮ層の膜厚は、例えば、１μｍ程度である。
【００５１】
次いで、高抵抗バッファ層ＢＵＦ上に、第１の窒化物半導体層（バッファ層）Ｓ１として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、１０００ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＸＧａ１−ＸＮとする場合に、Ｘを０以上０．１以下（０≦Ｘ≦０．１）とする。
【００５２】
次いで、第１の窒化物半導体層Ｓ１上に、第２の窒化物半導体層（チャネル層）Ｓ２として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、５０ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎＹＧａ１−ＹＮとする場合に、Ｙを０以上０．０５以下（０≦Ｙ≦０．０５）とする。
【００５３】
次いで、第２の窒化物半導体層Ｓ２上に、第３の窒化物半導体層（電子供給層）Ｓ３として、ＡｌＧａＮ層を有機金属気相成長法などを用いて、２０ｎｍ程度エピタキシャル成長させる。ＡｌＧａＮ層の構成元素比については、例えば、ＡｌＺＧａ１−ＺＮとする場合に、ＺをＸより大きく０．４未満（Ｘ＜Ｚ＜０．４）とする。
【００５４】
次いで、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ＩｎＧａＮ層を有機金属気相成長法などを用いて、１００ｎｍ程度エピタキシャル成長させる。ＩｎＧａＮ層の構成元素比については、例えば、ＩｎαＧａ１−αＮとする場合に、αをＹ以上０．０５未満（Ｙ≦α＜０．０５）とする。
【００５５】
第１〜第４の窒化物半導体層Ｓ１〜Ｓ４は、例えば、キャリアガスと原料ガスを、装置内に導入しながら、層を成長させる。原料ガスには、窒化物半導体層（ここでは、ＡｌＧａＮ層やＩｎＧａＮ層）の構成元素を含むガスを用いる。例えば、ＡｌＧａＮ層の成膜の際には、Ａｌ、Ｇａ、Ｎの原料ガスとして、トリメチルアルミニウム（ＴＭＡｌ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。また、例えば、ＩｎＧａＮ層の成膜の際には、Ｉｎ、Ｇａ、Ｎの原料ガスとして、トリメチルインジウム（ＴＭＩ）、トリメチルガリウム（ＴＭＧ）、アンモニアをそれぞれ用いる。このように、エピタキシャル成長法によれば、原料ガスの流量を調整することで、各層の構成元素比を容易に、また、精度よく調整することができる。また、エピタキシャル成長法によれば、原料ガスを切り換えることで、異なる元素構成の層を容易に連続して成膜することができる。
【００５６】
次いで、図８に示すように、第４の窒化物半導体層Ｓ４上に、絶縁膜ＩＦ１として窒化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。
【００５７】
次いで、図９に示すように、フォトリソグラフィおよびエッチング技術を用いて、絶縁膜ＩＦ１を加工する。即ち、絶縁膜ＩＦ１上にフォトレジスト膜（図示せず）を形成し、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の形成領域にのみ、フォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、絶縁膜ＩＦ１をエッチングする。この後、フォトレジスト膜を除去する。
【００５８】
次いで、図１０に示すように、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層Ｓ４をエッチングする（図１０）。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４を加工する。このように、所望の形状の膜をマスクとして、下層の膜をエッチングすることをパターニングという。なお、塩素系ガスにフッ素系ガスを加えると第３の窒化物半導体層Ｓ３と第４の窒化物半導体層Ｓ４のエッチング選択比が大きくなり、エッチングの制御性が向上する。
【００５９】
次いで、熱処理を施すことにより、第４の窒化物半導体層Ｓ４の側面をテーパ形状とする。例えば、熱処理として、窒素雰囲気中、６００℃、１０分程度の熱処理を行う。例えば、上記ドライエッチング後におけるテーパ角（８０〜９０度）が、上記熱処理後においては、１２０度程度のテーパ角となる。
【００６０】
ここでは、第４の窒化物半導体層Ｓ４の側面のテーパ加工工程として、熱処理を行ったが、ウエットエッチングを行ってもよい。即ち、熱処理に代えてウエットエッチングを行うことにより、第４の窒化物半導体層Ｓ４の側面をテーパ形状とする。例えば、アルカリ系のエッチング液（例えば、ＫＨＯ、ＴＭＡＨ（水酸化テトラメチルアンモニウム）など）と接触させる。例えば、エッチング液の温度は６０℃、エッチング時間（接触時間）は１０分程度である。例えば、上記ドライエッチング後におけるテーパ角（８０〜９０度）が、上記ウエットエッチング後においては、１３０〜１７０度程度のテーパ角となる。ウエットエッチングは、ドライエッチングと比較し、結晶面が出やすいため、ウエットエッチングにより、側面をテーパ形状とすることができる。
【００６１】
このように、ドライエッチングと熱処理、ドライエッチングとウエットエッチングの２工程により、第４の窒化物半導体層Ｓ４を加工してもよい。さらに、等方性の成分が大きいドライエッチングにより第４の窒化物半導体層Ｓ４をパターニングするとともに、側面をテーパ形状としてもよい。ドライエッチングの際、等方性の成分を大きくするためには、基板バイアスを小さくする、また、放電圧力を高くするなどの手法がある。
【００６２】
また、ウエットエッチングや等方性の高いドライエッチング後の第４の窒化物半導体層Ｓ４の側面においては、(１０−１２)ｒ面や（１１−２３）ｎ面が露出しやすい。これらの面のテーパ角は、１３０度〜１６０度程度となる。このように、エッチングによるテーパ加工は、本実施の形態で好ましいとされるテーパ角に近くなる。
【００６３】
次いで、図１１に示すように、メサ型の第４の窒化物半導体層Ｓ４上の絶縁膜ＩＦ１を除去する。例えば、絶縁膜ＩＦ１をドライエッチングまたはウエットエッチングにより除去する。
【００６４】
次いで、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第３の窒化物半導体層（電子供給層）Ｓ３上に、表面保護膜ＰＲＯを形成する。例えば、表面保護膜ＰＲＯとして窒化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。表面保護膜ＰＲＯとしては、窒化シリコン膜（ＳｉＮ膜）の他、酸化シリコン膜（ＳｉＯ２膜）、酸窒化シリコン膜（ＳｉＯＮ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）などを用いてもよい。これらの絶縁膜の形成方法に制限はないが、例えば、上記酸化シリコン膜は、熱ＣＶＤ法により形成することができる。また、上記酸化アルミニウム膜は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成することができる。
【００６５】
次いで、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上の表面保護膜ＰＲＯを除去する。例えば、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の上方に開口部を有するフォトレジスト膜（図示せず）をマスクとして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の一部の領域上の表面保護膜ＰＲＯをエッチングする（図１２）。これにより、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の一部が露出する。このように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４と、図中右側（ドレイン電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（電子供給層）Ｓ３が露出する。また、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４と、図中左側（ソース電極の側）の表面保護膜ＰＲＯとは、離間して配置され、これらの間から第３の窒化物半導体層（電子供給層）Ｓ３が露出する。次いで、上記フォトレジスト膜を除去する。
【００６６】
次いで、図１３に示すように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の露出部を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて５０ｎｍ程度の膜厚で堆積する。
【００６７】
このゲート絶縁膜ＧＩとしては、酸化アルミニウム膜の他、酸化シリコン膜や、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。高誘電率膜として、ＳｉＮ膜、ＳｉＯＮ膜（酸窒化シリコン膜）、ＺｒＯ２膜（酸化ジルコニウム膜）、ＨｆＯ２膜（酸化ハフニウム膜）、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のようなハフニウム系絶縁膜を用いてもよい。
【００６８】
次いで、例えば、ゲート絶縁膜ＧＩ上に、導電性膜（ゲート電極ＧＥの構成材料）として、例えば、ＴｉＮ（窒化チタン）膜を、スパッタリング法などを用いて２００ｎｍ程度の膜厚で堆積する。ゲート電極ＧＥの構成材料や膜厚は適宜調整可能である。ゲート電極ＧＥとして、ＴｉＮの他、ＢまたはＰなどのドーパントを添加した多結晶シリコンを用いてもよい。また、Ｔｉ、Ａｌ、Ｎｉ、Ｐｔ、Ａｕ、およびこれらのＳｉ化合物や、Ｎ化合物を用いてもよい。また、これらの材料膜を積層した多層膜を用いてもよい。
【００６９】
次いで、フォトリソグラフィ技術を用いて、ゲート電極形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして、ＴｉＮ膜をエッチングすることによりゲート電極ＧＥを形成する。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングによりＴｉＮ膜をエッチングする。この後、フォトレジスト膜を除去する。Ｃｌ２のような塩素系ガスに代えて、フッ素系ガスを用いてもよい。また、塩素系ガスとフッ素系ガスの混合ガスを用いてもよい。次いで、ゲート電極（ＴｉＮ膜）ＧＥの下層の酸化アルミニウム膜をエッチングする。例えば、ＢＣｌ３を主成分とするガスを用いたドライエッチングにより酸化アルミニウム膜をエッチングする。次いで、上記フォトレジスト膜を除去する。なお、このゲート電極ＧＥおよびゲート絶縁膜ＧＩの加工の際、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層膜の端部が、表面保護膜ＰＲＯと重なるように加工する。即ち、ゲート電極ＧＥおよびゲート絶縁膜ＧＩの積層膜は、前述したメサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の露出部を覆うように形成される。
【００７０】
次いで、図１４に示すように、ゲート電極ＧＥおよび表面保護膜ＰＲＯ上に、層間絶縁膜ＩＬ１を形成する。例えば、層間絶縁膜ＩＬ１として、酸化シリコン膜をＣＶＤ法などを用いて２μｍ程度堆積する。酸化シリコン膜としては、オルトケイ酸テトラエチル（Tetraethyl orthosilicate）を原料としても用いた、いわゆるＴＥＯＳ膜を用いてもよい。次いで、フォトリソグラフィおよびエッチング技術を用いて、層間絶縁膜ＩＬ１中に、コンタクトホールを形成する。例えば、層間絶縁膜ＩＬ１上に、ソース電極接続領域およびドレイン電極接続領域にそれぞれ開口部を有するフォトレジスト膜（図示せず）を形成する。次いで、このフォトレジスト膜をマスクとして、層間絶縁膜ＩＬ１および表面保護膜ＰＲＯをエッチングすることにより、コンタクトホールを形成する。例えば、ＳＦ６を主成分とするガス（フッ素系ガス）を用いたドライエッチングにより、層間絶縁膜ＩＬ１をエッチングする。これにより、ゲート電極ＧＥの両側に位置するソース電極接続領域およびドレイン電極接続領の第３の窒化物半導体層（電子供給層）Ｓ３が露出する。
【００７１】
次いで、図１５に示すように、このコンタクトホール中および層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に導電性膜を形成する。例えば、導電性膜として、Ａｌ／Ｔｉ膜を形成する。例えば、コンタクトホール内を含む層間絶縁膜ＩＬ１上に、Ｔｉ膜を、スパッタリング法などを用いて２０ｎｍ程度の膜厚で形成し、さらに、その上に、Ａｌ膜をスパッタリング法などを用いて２μｍ程度の膜厚で形成する。次いで、熱処理を施す。例えば、５００℃、３０分間の熱処理を行う。これにより、導電性膜（Ａｌ／Ｔｉ膜）とその下層の層との間のオーミックコンタクトを取ることができる。
【００７２】
次いで、ソース電極ＳＥ、ドレイン電極ＤＥの形成領域にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜（図示せず）をマスクとして、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。例えば、Ｃｌ２を主成分とするガスを用いたドライエッチングにより、導電性膜（Ａｌ／Ｔｉ膜）をエッチングする。
【００７３】
このソース電極ＳＥおよびドレイン電極ＤＥを構成する導電性膜の構成材料や膜厚は適宜調整可能である。このような導電性膜としては、窒化物半導体層とオーミック接触する材料を用いることが好ましい。
【００７４】
この後、ソース電極ＳＥ、ドレイン電極ＤＥ上を含む層間絶縁膜ＩＬ１上に、絶縁膜を形成し、さらに、上層の配線を形成してもよい。また、最上層配線上には、絶縁膜よりなる保護膜を形成してもよい。
【００７５】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００７６】
（実施の形態２）
上記実施の形態１においては、ゲート電極ＧＥやソース電極ＳＥおよびドレイン電極ＤＥを、いわゆるフォトリソグラフィおよびエッチング技術を用いて形成したが、これらの電極をいわゆるリフトオフ法により形成してもよい。
【００７７】
［構造説明］
図１６は、本実施の形態の半導体装置の構成を示す断面図である。ソース電極ＳＥおよびドレイン電極ＤＥ以外の構成は、実施の形態１（図１）に示す半導体装置と、同様である。
【００７８】
本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、表面保護膜ＰＲＯが形成されている。そして、第３の窒化物半導体層（電子供給層）Ｓ３上であって、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯが除去されており、第３の窒化物半導体層（電子供給層）Ｓ３が露出している。この露出した第３の窒化物半導体層（電子供給層）Ｓ３上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。
【００７９】
このように、本実施の形態の半導体装置は、実施の形態１の場合と製造工程が異なるため、ゲート電極ＧＥのＸ方向の長さよりゲート絶縁膜ＧＩのＸ方向の長さが大きい点、および、ソース電極ＳＥおよびドレイン電極ＤＥが、層間絶縁膜中に配置されていない点で、実施の形態１の半導体装置と異なる。
【００８０】
但し、本実施の形態の半導体装置においても、第４の窒化物半導体層（キャップ層）Ｓ４の上面および側面を覆うようにゲート絶縁膜ＧＩを形成し、第４の窒化物半導体層（キャップ層）Ｓ４の側面をテーパ形状としたので、実施の形態１において詳細に説明したように、ＴＤＤＢ寿命の向上効果を奏する。また、オン抵抗の変動の抑制効果を奏する。
【００８１】
［製法説明］
次いで、図１７〜図２５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１７〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００８２】
例えば、実施の形態１の場合と同様にして、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）Ｓ１、第２の窒化物半導体層（チャネル層）Ｓ２、第３の窒化物半導体層（電子供給層）Ｓ３を順次形成する。
【００８３】
次いで、実施の形態１の場合と同様にして、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４を形成した後、フォトリソグラフィおよびエッチング技術等を用いて、第４の窒化物半導体層（キャップ層）Ｓ４をメサ型に加工する。例えば、実施の形態１と同様に、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層（キャップ層）Ｓ４をエッチングした後、熱処理を施す（図１７）。次いで、絶縁膜ＩＦ１を除去する（図１８）。このようにして、実施の形態１において詳細に説明した、側面がテーパ形状の第４の窒化物半導体層（キャップ層）Ｓ４を形成することができる。
【００８４】
次いで、実施の形態１の場合と同様にして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第３の窒化物半導体層（電子供給層）Ｓ３上に、表面保護膜ＰＲＯを形成する。次いで、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上の表面保護膜ＰＲＯを除去する（図１９）。
【００８５】
次いで、図２０に示すように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩを形成する。例えば、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の露出部を含む表面保護膜ＰＲＯ上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜（Ａｌ２Ｏ３膜）をＡＬＤ法などを用いて堆積する。
【００８６】
次いで、図２１、図２２に示すように、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。ゲート電極ＧＥは、例えば、リフトオフ法を用いて形成することができる。例えば、図２１に示すように、ゲート絶縁膜ＧＩおよび表面保護膜ＰＲＯ上にフォトレジスト膜ＰＲ１を形成し、露光・現像（フォトリソグラフィ）することにより、ゲート電極ＧＥの形成領域上のフォトレジスト膜ＰＲ１を除去する。
【００８７】
次いで、フォトレジスト膜ＰＲ１上を含むゲート絶縁膜ＧＩ上に、金属膜ＭＬ１を形成する。これにより、ゲート電極ＧＥの形成領域においては、ゲート絶縁膜ＧＩ上に、直接、金属膜ＭＬ１が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ１上に金属膜ＭＬ１が形成される。金属膜ＭＬ１は、例えば、ニッケル（Ｎｉ）膜と、ニッケル膜上に形成された金（Ａｕ）膜との積層膜（Ｎｉ／Ａｕ膜）により構成される。金属膜ＭＬ１を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
【００８８】
次いで、フォトレジスト膜ＰＲ１を除去する。この際、フォトレジスト膜ＰＲ１上に形成されている金属膜ＭＬ１もフォトレジスト膜ＰＲ１とともに除去され、ゲート絶縁膜ＧＩ上にのみ金属膜ＭＬ１（ゲート電極ＧＥ）が残存する（図２２）。
【００８９】
次いで、図２３に示すように、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯをエッチングにより除去する。これにより、ゲート電極ＧＥの両側の第３の窒化物半導体層（電子供給層）Ｓ３が露出する。
【００９０】
次いで、図２４、図２５に示すように、ソース電極ＳＥおよびドレイン電極ＤＥを形成する。ソース電極ＳＥおよびドレイン電極ＤＥは、例えば、リフトオフ法を用いて形成することができる。例えば、図２４に示すように、ゲート電極ＧＥ、表面保護膜ＰＲＯおよび第３の窒化物半導体層（電子供給層）Ｓ３の露出部上にフォトレジスト膜ＰＲ２を形成し、露光・現像（フォトリソグラフィ）することにより、第３の窒化物半導体層（電子供給層）Ｓ３の露出部上のフォトレジスト膜ＰＲ２を除去する。
【００９１】
次いで、フォトレジスト膜ＰＲ２および第３の窒化物半導体層（電子供給層）Ｓ３の露出部上に、金属膜ＭＬ２を形成する。これにより、第３の窒化物半導体層（電子供給層）Ｓ３の露出部上においては、直接、金属膜ＭＬ２が形成される。一方、その他の領域では、フォトレジスト膜ＰＲ２上に金属膜ＭＬ２が形成される。金属膜ＭＬ２は、例えば、チタン（Ｔｉ）膜と、チタン膜上に形成されたアルミニウム（Ａｌ）膜との積層膜（Ｔｉ／Ａｌ膜）により構成される。金属膜ＭＬ２を構成する各膜は、例えば、真空蒸着法を用いて形成することができる。
【００９２】
次いで、フォトレジスト膜ＰＲ２を除去する。この際、フォトレジスト膜ＰＲ２上に形成されている金属膜ＭＬ２もフォトレジスト膜ＰＲ２とともに除去され、第３の窒化物半導体層（電子供給層）Ｓ３の露出部上にのみ金属膜ＭＬ２（ソース電極ＳＥ、ドレイン電極ＤＥ）が残存する（図２５）。次いで、熱処理（例えば、５００℃、１０分程度）を施す。これにより、ソース電極ＳＥおよびドレイン電極ＤＥを構成する金属膜と、下層の半導体との電気的接続を図ることができる。
【００９３】
以上の工程により、本実施の形態の半導体装置を形成することができる。また、ゲート形成工程（図２１〜図２３）と、ソース、ドレイン電極形成工程（図２４、図２５）および上記熱処理工程と、の順番を入れ替えてもよい。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【００９４】
（実施の形態３）
本実施の形態においては、表面保護膜ＰＲＯのメサ型の第４の窒化物半導体層（キャップ層）Ｓ４側の端部の側面を、テーパ形状とする。
【００９５】
［構造説明］
図２６は、本実施の形態の半導体装置の構成を示す断面図である。表面保護膜ＰＲＯのメサ型の第４の窒化物半導体層（キャップ層）Ｓ４側の端部の側面形状以外の構成は、実施の形態１（図１）に示す半導体装置と、同様である。図２７および図２８は、本実施の形態の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。図２７は、ソース電極の表面保護膜ＰＲＯの端部近傍の拡大図であり、図２８は、ドレイン電極の表面保護膜ＰＲＯの端部近傍の拡大図である。
【００９６】
本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、表面保護膜ＰＲＯが形成されている。そして、第３の窒化物半導体層（電子供給層）Ｓ３上であって、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯが除去されており、第３の窒化物半導体層（電子供給層）Ｓ３が露出している。この露出した第３の窒化物半導体層（電子供給層）Ｓ３上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。
【００９７】
ここで、本実施の形態においては、図２６〜図２８の破線の丸部に示すように、表面保護膜ＰＲＯのメサ型の第４の窒化物半導体層（キャップ層）Ｓ４側の端部の側面がテーパ形状となっている。別の言い方をすれば、ゲート絶縁膜ＧＩと表面保護膜ＰＲＯとの重なり領域に配置される表面保護膜ＰＲＯの端部（側面）がテーパ形状となっている。このため、この部分（破線の丸部）の電界集中が緩和され、ゲート絶縁膜ＧＩの特性劣化を抑制することができる。第３の窒化物半導体層Ｓ３の表面と、表面保護膜ＰＲＯの側面とのなす角（テーパ角、θ２）は、９０度より大きく、より好ましくは１２０度以上である。
【００９８】
例えば、本実施の形態の半導体装置（図２６）において、ソース電極ＳＥの電位を０Ｖ、ドレイン電極ＤＥの電位を０Ｖ、ゲート電極ＧＥの電位を定格電圧である＋２０Ｖとした場合、２次元電子ガス（２ＤＥＧ）の電位はソース電極ＳＥおよびドレイン電極ＤＥの電位である０Ｖとなる。したがって、ゲート電極ＧＥの直下においては、ゲート電極ＧＥと２次元電子ガス（２ＤＥＧ）との間において、垂直方法に、ゲート電極ＧＥに印加した電圧（２０Ｖ）が加わる。この際、本実施の形態においては、ゲート電極ＧＥの近傍の表面保護膜ＰＲＯの側面がテーパ形状となっているため、ゲート絶縁膜ＧＩに対する電界集中が緩和され、その特性劣化を抑制することができる。
【００９９】
もちろん、本実施の形態の半導体装置においても、第４の窒化物半導体層（キャップ層）Ｓ４の上面および側面を覆うようにゲート絶縁膜ＧＩを形成し、第４の窒化物半導体層（キャップ層）Ｓ４の側面をテーパ形状としたので、ＴＤＤＢ寿命をさらに向上させることができる。前述した図５６に示すように、本実施の形態の場合（Ｅ２）は、比較例の場合（Ｐ）、第１の実施の形態（Ｅ１）より、プロットの傾きが急峻であり、ゲート絶縁膜の絶縁破壊分布のばらつきが小さい。このように、本実施の形態によって、ＴＤＤＢ寿命のさらなる向上効果が、データからも裏付けられている。また、オン抵抗の変動の抑制効果を奏する。
【０１００】
［製法説明］
次いで、図２９〜図３５を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２９〜図３５は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１０１】
例えば、実施の形態１の場合と同様にして、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）Ｓ１、第２の窒化物半導体層（チャネル層）Ｓ２、第３の窒化物半導体層（電子供給層）Ｓ３を順次形成する。
【０１０２】
次いで、実施の形態１の場合と同様にして、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４を形成した後、フォトリソグラフィおよびエッチング技術等を用いて、第４の窒化物半導体層（キャップ層）Ｓ４をメサ型に加工する。例えば、実施の形態１と同様に、絶縁膜ＩＦ１を、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の形成領域にのみ残存させる（図２９）。次いで、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層（キャップ層）Ｓ４をエッチングした後、熱処理を施す（図３０）。次いで、絶縁膜ＩＦ１を除去する（図３１）。このようにして、実施の形態１において詳細に説明した、側面がテーパ形状の第４の窒化物半導体層（キャップ層）Ｓ４を形成することができる。
【０１０３】
次いで、図３２に示すように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第３の窒化物半導体層（電子供給層）Ｓ３上に、表面保護膜ＰＲＯを形成し、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上の表面保護膜ＰＲＯを除去する。
【０１０４】
例えば、表面保護膜ＰＲＯとして窒化シリコン膜をプラズマＣＶＤ法などを用いて１００ｎｍ程度堆積させる。表面保護膜ＰＲＯとしては、窒化シリコン膜（ＳｉＮ膜）の他、酸化シリコン膜（ＳｉＯ２膜）、酸窒化シリコン膜（ＳｉＯＮ膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）などを用いてもよい。これらの絶縁膜の形成方法に制限はないが、例えば、上記酸化シリコン膜は、熱ＣＶＤ法により形成することができる。また、上記酸化アルミニウム膜は、例えば、ＡＬＤ法により形成することができる。
【０１０５】
次いで、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４の上方に開口部を有するフォトレジスト膜（図示せず）をマスクとして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上とその両側の第３の窒化物半導体層（電子供給層）Ｓ３の一部の領域上の表面保護膜ＰＲＯをエッチングする。例えば、フッ素系ガスを用いたドライエッチングにより表面保護膜ＰＲＯをエッチングする。このドライエッチングの際、等方性の成分を大きくする。例えば、基板バイアスを小さくする、また、放電圧力を高くするなどの手法がある。このように、等方性のドライエッチングにより、表面保護膜ＰＲＯの側面をテーパ形状とすることができる。等方性のドライエッチング代えてウエットエッチングを行ってもよい。例えば、フッ化水素酸（ＨＦ）やバファードフッ酸（ＢＨＦ）等を用いたウエットエッチングにより表面保護膜ＰＲＯをエッチングする。バファードフッ酸は、フッ化水素酸とフッ化アンモニウムを含有する薬液である。次いで、上記フォトレジスト膜を除去する。
【０１０６】
上記エッチング工程により、第３の窒化物半導体層Ｓ３の表面と、表面保護膜ＰＲＯの側面とのなす角（テーパ角、θ２）を、９０度より大きく、より好ましくは１２０度以上とすることができる。
【０１０７】
次いで、実施の形態１の場合と同様にして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する（図３３）。次いで、ゲート電極ＧＥおよび表面保護膜ＰＲＯ上に、層間絶縁膜ＩＬ１を形成し、ソース電極接続領域およびドレイン電極接続領の層間絶縁膜ＩＬ１および表面保護膜ＰＲＯをエッチングすることにより、コンタクトホールを形成する（図３４）。次いで、コンタクトホール中を含む層間絶縁膜ＩＬ１上に、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（図３５）。
【０１０８】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１０９】
（実施の形態４）
上記実施の形態３においては、ゲート電極ＧＥやソース電極ＳＥおよびドレイン電極ＤＥを、いわゆるフォトリソグラフィおよびエッチング技術を用いて形成したが、これらの電極をいわゆるリフトオフ法により形成してもよい。
【０１１０】
［構造説明］
図３６は、本実施の形態の半導体装置の構成を示す断面図である。ソース電極ＳＥおよびドレイン電極ＤＥ以外の構成は、実施の形態３（図２６）に示す半導体装置と、同様である。
【０１１１】
本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、表面保護膜ＰＲＯが形成されている。そして、第３の窒化物半導体層（電子供給層）Ｓ３上であって、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯが除去されており、第３の窒化物半導体層（電子供給層）Ｓ３が露出している。この露出した第３の窒化物半導体層（電子供給層）Ｓ３上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。
【０１１２】
このように、本実施の形態の半導体装置においても、第４の窒化物半導体層（キャップ層）Ｓ４の上面および側面を覆うようにゲート絶縁膜ＧＩを形成し、第４の窒化物半導体層（キャップ層）Ｓ４の側面をテーパ形状としたので、実施の形態１において詳細に説明したように、ＴＤＤＢ寿命の向上効果を奏する。また、オン抵抗の変動の抑制効果を奏する。
【０１１３】
また、表面保護膜ＰＲＯのメサ型の第４の窒化物半導体層（キャップ層）Ｓ４側の端部の側面をテーパ形状としたので、実施の形態３において詳細に説明したように、上記側面部において電界集中が緩和され、ゲート絶縁膜ＧＩの特性劣化を抑制することができる。
【０１１４】
［製法説明］
次いで、図３７〜図３９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３７〜図３９は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１１５】
例えば、実施の形態１の場合と同様にして、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）Ｓ１、第２の窒化物半導体層（チャネル層）Ｓ２、第３の窒化物半導体層（電子供給層）Ｓ３を順次形成する。
【０１１６】
次いで、実施の形態１の場合と同様にして、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４を形成した後、フォトリソグラフィおよびエッチング技術等を用いて、第４の窒化物半導体層（キャップ層）Ｓ４をメサ型に加工する。例えば、実施の形態１と同様に、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層（キャップ層）Ｓ４をエッチングした後、熱処理を施す。これにより、実施の形態１において詳細に説明した、側面がテーパ形状の第４の窒化物半導体層（キャップ層）Ｓ４を形成することができる。
【０１１７】
次いで、実施の形態３の場合と同様にして、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４および第３の窒化物半導体層（電子供給層）Ｓ３上に、表面保護膜ＰＲＯを形成し、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上の表面保護膜ＰＲＯをエッチングする。このエッチングにより、実施の形態３において詳細に説明した、表面保護膜ＰＲＯの側面をテーパ形状とすることができる。
【０１１８】
次いで、図３７に示すように、メサ型の第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩとして、酸化アルミニウム膜をＡＬＤ法などを用いて形成し、さらに、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを、実施の形態３の場合と同様にリフトオフ法を用いて形成する。次いで、図３８に示すように、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯをエッチングにより除去する。これにより、ゲート電極ＧＥの両側の第３の窒化物半導体層（電子供給層）Ｓ３が露出する。次いで、図３９に示すように、ソース電極ＳＥおよびドレイン電極ＤＥを、実施の形態３の場合と同様にリフトオフ法を用いて形成する。
【０１１９】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１２０】
（実施の形態５）
本実施の形態においては、ゲート絶縁膜ＧＩの膜厚を厚くする。
【０１２１】
［構造説明］
図４０は、本実施の形態の半導体装置の構成を示す断面図である。第４の窒化物半導体層（キャップ層）Ｓ４の形状およびゲート絶縁膜ＧＩの膜厚以外の構成は、実施の形態１（図１）に示す半導体装置と、同様である。図４１は、本実施の形態の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。
【０１２２】
図４０に示すように、本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４の断面形状は、実施の形態１（図１）のような台形状ではなく、略長方形状である。よって、第３の窒化物半導体層Ｓ３の表面と、第４の窒化物半導体層Ｓ４の側面とのなす角（テーパ角、θ３）は、９０度程度である。
【０１２３】
このように、第４の窒化物半導体層Ｓ４の側面をテーパ形状とせず、ゲート絶縁膜ＧＩの膜厚を大きくすることで（ｄ＞ｔ）、ゲート絶縁膜ＧＩに対する電界集中を緩和してもよい（図４１）。ゲート絶縁膜ＧＩの膜厚（ｄ）は、第４の窒化物半導体層Ｓ４の膜厚（ｔ）の１．５倍以上が好ましく（ｄ≧１．５ｔ）、２倍以上がより好ましい（ｄ≧２ｔ）。このゲート絶縁膜ＧＩの膜厚（ｄ）は、第４の窒化物半導体層Ｓ４上の膜厚を言う。
【０１２４】
このように、ゲート絶縁膜ＧＩの膜厚を大きくすることで、第４の窒化物半導体層Ｓ４の角部（側面上部、部分ａ）に対向するゲート絶縁膜ＧＩの段差部（部分ｂ）が鋭角になることを抑制することができる。例えば、上記段差部（ソース電極側、ドレイン電極側の双方）において、その側面（ラウンド化している場合は接線）と、第３の窒化物半導体層Ｓ３の表面とのなす角（テーパ角、θ４）は、９０度より大きくなる。このため、ゲート絶縁膜ＧＩに対する電界集中を緩和し、ゲート絶縁膜ＧＩの特性劣化を抑制することができる。
【０１２５】
［製法説明］
本実施の形態の半導体装置は、実施の形態１の場合と同様の工程により形成することができる。但し、絶縁膜（ＩＦ１）をマスクとして、第４の窒化物半導体層Ｓ４を加工する際、異方性のドライエッチングを行い、第４の窒化物半導体層Ｓ４の側面を略垂直形状としてもよい。また、第４の窒化物半導体層Ｓ４の加工の後、ゲート絶縁膜ＧＩを形成する際、その膜厚が、第４の窒化物半導体層Ｓ４の膜厚（ｔ）の１．５倍以上、より好ましくは２倍以上となるよう、調整すればよい。
【０１２６】
（実施の形態６）
実施の形態１（図１）においては、第４の窒化物半導体層Ｓ４の側面をテーパ形状としたが、第４の窒化物半導体層Ｓ４の側面を階段状としてもよい。即ち、第４の窒化物半導体層Ｓ４は、その両端部においてその膜厚が徐々に（段々と）減少していればよく、その形状は、テーパ形状でも階段状でもよい。別の言い方をすれば、第４の窒化物半導体層Ｓ４は、その端に向かってその膜厚が小さくなっていればよい。
【０１２７】
［構造説明］
図４２は、本実施の形態の半導体装置の構成を示す断面図である。第４の窒化物半導体層（キャップ層）Ｓ４の両端部の形状以外の構成は、実施の形態１（図１）に示す半導体装置と、同様である。図４３および図４４は、本実施の形態の半導体装置のゲート絶縁膜の近傍の構成を示す断面図である。図４３は、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側の端部近傍の拡大図であり、図４４は、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側の端部近傍の拡大図である。
【０１２８】
図４２〜４４に示すように、本実施の形態の半導体装置においては、第４の窒化物半導体層（キャップ層）Ｓ４の端部において、第１膜厚部（厚膜部）と第２膜厚部（薄膜部）とを有する。第２膜厚部（薄膜部）は、第１膜厚部（厚膜部）の外側に配置されている。第１膜厚部の膜厚（ｔ１）は、第２膜厚部の膜厚（ｔ２）より大きい（ｔ１＞ｔ２）。例えば、第２膜厚部の膜厚（ｔ２）は、第１膜厚部の膜厚（ｔ１）の１／２程度である。具体的に、ｔ１を１００ｎｍ程度、ｔ２を５０ｎｍ程度とすることができる。
【０１２９】
このように、本実施の形態の半導体装置においても、第４の窒化物半導体層（キャップ層）Ｓ４を覆うようにゲート絶縁膜ＧＩを形成し、第４の窒化物半導体層（キャップ層）Ｓ４の端部（側面）を２段以上の階段状としたので、ＴＤＤＢ寿命の向上効果を奏する。また、オン抵抗の変動の抑制効果を奏する。
【０１３０】
例えば、本実施の形態の半導体装置において、ソース電極ＳＥの電位を０Ｖ、ドレイン電極ＤＥの電位を０Ｖ、ゲート電極ＧＥの電位を定格電圧である＋２０Ｖとした場合、２次元電子ガス（２ＤＥＧ）の電位はソース電極ＳＥおよびドレイン電極ＤＥの電位である０Ｖとなる。したがって、ゲート電極ＧＥの直下においては、ゲート電極ＧＥと２次元電子ガス（２ＤＥＧ）との間において、垂直方法に、ゲート電極ＧＥに印加した電圧（２０Ｖ）が加わる。この際、本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４の端部において、段差の小さい角部が２か所に分散して配置されるため、第４の窒化物半導体層（キャップ層）Ｓ４の端部に沿って形成されるゲート絶縁膜ＧＩに対する電界集中が緩和される（図４３の破線の丸部）。
【０１３１】
また、例えば、本実施の形態の半導体装置において、ゲート電極ＧＥの電位を０Ｖとし、オフ状態とした場合において、ソース電極ＳＥの電位とドレイン電極ＤＥの電位との間に、４００Ｖの電位差が生じた場合、即ち、このような高電圧が印加された場合について考える。このような場合において、本実施の形態の場合には、第４の窒化物半導体層（キャップ層）Ｓ４の端部が２段以上の階段状となっているため、ドレイン電極ＤＥ側の第３の窒化物半導体層（電子供給層）Ｓ３中の電界集中部が２か所に分散され、ぞれぞれの場所の電界強度が緩和される。このため、第３の窒化物半導体層（電子供給層）Ｓ３および第２の窒化物半導体層（チャネル層）Ｓ２への電子の注入が抑制される。これによって、電子の注入によって発生する電流狭さくが抑制されるため、ゲート電極ＧＥの電圧が０Ｖから１０Ｖとなり、トランジスタがオフ状態からオン状態となる場合において、トランジスタのオン抵抗の劣化を抑制することができる。
【０１３２】
［製法説明］
次いで、図４５〜図５０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図４５〜図５０は、本実施の形態の半導体装置の製造工程を示す断面図である。
【０１３３】
例えば、実施の形態１の場合と同様にして、基板ＳＵＢ上に、核生成層（図示せず）、高抵抗バッファ層ＢＵＦ、第１の窒化物半導体層（バッファ層）Ｓ１、第２の窒化物半導体層（チャネル層）Ｓ２、第３の窒化物半導体層（電子供給層）Ｓ３を順次形成する。
【０１３４】
次いで、第３の窒化物半導体層Ｓ３上に、第４の窒化物半導体層（キャップ層）Ｓ４として、ＧａＮ層を有機金属気相成長法などを用いて、１００ｎｍ程度エピタキシャル成長させる。
【０１３５】
次いで、第４の窒化物半導体層（キャップ層）Ｓ４上に、マスクとなる絶縁膜ＩＦ１を形成する（図４５）。
【０１３６】
次いで、図４６に示すように、絶縁膜ＩＦ１をマスクとして、第４の窒化物半導体層Ｓ４をハーフエッチングする。例えば、塩素系ガスを用いたドライエッチングにより第４の窒化物半導体層Ｓ４をその表面から１／２の膜厚分だけエッチングする。
【０１３７】
次いで、絶縁膜ＩＦ１をエッチングし、一回り小さい絶縁膜ＩＦ２とする（図４７）。なお、絶縁膜ＩＦ１を除去し、所望の大きさの絶縁膜ＩＦ２を形成し直してもよい。この工程により、Ｘ方向の長さが、絶縁膜ＩＦ１（Ｌ１）より小さいＬ２である絶縁膜ＩＦ２を形成することができる。絶縁膜ＩＦ１のＸ方向の長さ（Ｌ１）は、例えば、４μｍ程度であり、絶縁膜ＩＦ２のＸ方向の長さ（Ｌ２）は、例えば、２μｍ程度である。
【０１３８】
次いで、図４８に示すように、絶縁膜ＩＦ２をマスクとして、第４の窒化物半導体層Ｓ４を第３の窒化物半導体層（電子供給層）Ｓ３が露出するまで完全エッチングする。
【０１３９】
上記第４の窒化物半導体層Ｓ４のハーフエッチングおよび完全エッチングにおいては、例えば、塩素系ガスを用いた異方性のドライエッチングを行う。この２回のエッチング工程により、第４の窒化物半導体層（キャップ層）Ｓ４の両端部に、２段以上の階段状部（第１膜厚部および第２膜厚部）を形成することができる。
【０１４０】
なお、本実施の形態においては、２回のエッチング工程を例に説明したが、マスクとなる絶縁膜を徐々に小さくし、３回以上のエッチングを行うことにより、３段以上の階段状部を形成してもよい。この後、第４の窒化物半導体層Ｓ４上の絶縁膜ＩＦ２を除去する（図４９）。
【０１４１】
次いで、図５０に示すように、第４の窒化物半導体層（キャップ層）Ｓ４および第３の窒化物半導体層（電子供給層）Ｓ３上に、表面保護膜ＰＲＯを形成し、第４の窒化物半導体層（キャップ層）Ｓ４上の表面保護膜ＰＲＯをエッチングにより除去する。このエッチングにより、実施の形態３において詳細に説明した、表面保護膜ＰＲＯの側面をテーパ形状としてもよい。
【０１４２】
次いで、実施の形態１の場合と同様にして、第４の窒化物半導体層（キャップ層）Ｓ４上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成し、さらに、層間絶縁膜ＩＬ１を形成した後、ソース電極ＳＥおよびドレイン電極ＤＥを形成する（図４２参照）。
【０１４３】
以上の工程により、本実施の形態の半導体装置を形成することができる。なお、上記工程は、一例であり、上記工程以外の工程により、本実施の形態の半導体装置を製造してもよい。
【０１４４】
また、上記工程においては、ゲート電極ＧＥやソース電極ＳＥおよびドレイン電極ＤＥを、いわゆるフォトリソグラフィおよびエッチング技術を用いて形成したが、実施の形態２で説明したように、これらの電極をいわゆるリフトオフ法により形成してもよい。
【０１４５】
図５１は、本実施の形態の半導体装置の他の構成を示す断面図である。ソース電極ＳＥおよびドレイン電極ＤＥ以外の構成は、図４２に示す半導体装置と、同様である。
【０１４６】
本実施の形態においては、第４の窒化物半導体層（キャップ層）Ｓ４上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、表面保護膜ＰＲＯが形成されている。そして、第３の窒化物半導体層（電子供給層）Ｓ３上であって、第４の窒化物半導体層（キャップ層）Ｓ４の両側には、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。例えば、ソース電極ＳＥおよびドレイン電極ＤＥの形成領域の表面保護膜ＰＲＯが除去されており、第３の窒化物半導体層（電子供給層）Ｓ３が露出している。この露出した第３の窒化物半導体層（電子供給層）Ｓ３上に、ソース電極ＳＥおよびドレイン電極ＤＥが形成されている。
【０１４７】
上記ゲート電極ＧＥ、ソース電極ＳＥおよびドレイン電極ＤＥは、実施の形態２の場合と同様にして、リフトオフ法により形成することができる。
【０１４８】
（実施の形態７）
上記実施の形態においては、第４の窒化物半導体層Ｓ４の両端部の形状を左右でほぼ対称となるように構成したが、第４の窒化物半導体層Ｓ４の両端部の形状をソース電極側とドレイン電極側とで異なるものとしてもよい。
【０１４９】
（応用例１）
図５２は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。実施の形態６（図４２）においては、第４の窒化物半導体層（キャップ層）Ｓ４の両端部の第２膜厚部の大きさを同程度としたが、それぞれのＸ方向の長さを変えてもよい。
【０１５０】
図５２に示すように、本実施の形態の半導体装置においては、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極ＤＥ側の端部の第２膜厚部（膜厚ｔ２の部分）のＸ方向の長さＬｄが、ソース電極ＳＥ側の端部の第２膜厚部（膜厚ｔ２の部分）のＸ方向の長さＬｓより大きい（Ｌｄ＞Ｌｓ、図中の破線の丸部参照）。ここでの“Ｘ方向の長さ”は、ゲート長方向の長さを言う。
【０１５１】
メサ型の第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側の第２膜厚部（膜厚ｔ２の部分）のＸ方向の長さＬｄが長くなっているため、第２膜厚部下の２次元電子ガス（２ＤＥＧ）の密度が低下し、極端な電位の変化が緩和される。言い換えれば、等電圧線の密度が緩和され、局所的な電界の集中がさらに緩和される。なお、本応用例においても、ゲート電極ＧＥやソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法により形成してもよい。図５３は、本実施の形態の応用例１の半導体装置の他の構成を示す断面図である。
【０１５２】
本実施の形態の半導体装置は、実施の形態６の場合と同様の工程により形成することができる。例えば、第４の窒化物半導体層（キャップ層）Ｓ４の加工については、以下の工程を例示することができる。例えば、第１膜厚部（膜厚ｔ１の部分）の形成領域に絶縁膜絶縁膜（ＩＦ１）を形成し、これをマスクとして、第４の窒化物半導体層Ｓ４をハーフエッチングした後、絶縁膜（ＩＦ１）を除去する。次いで、第１膜厚部（膜厚ｔ１の部分）および第２膜厚部（膜厚ｔ２の部分）の形成領域に絶縁膜（ＩＦ２）を形成し、これをマスクとして、第４の窒化物半導体層Ｓ４を完全エッチングした後、絶縁膜（ＩＦ２）を除去する。
【０１５３】
（応用例２）
図５４は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。実施の形態１（図１）においては、第４の窒化物半導体層（キャップ層）Ｓ４の両側面のテーパ形状を同様の形状としたが、それぞれの形状を変えてもよい。
【０１５４】
図５４に示すように、本実施の形態の半導体装置においては、第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極ＤＥ側のテーパ部のＸ方向の長さＬｄが、ソース電極ＳＥ側のテーパ部のＸ方向の長さＬｓより大きい（Ｌｄ＞Ｌｓ、図中の破線の丸部参照）。“テーパ部のＸ方向の長さ”とは、第１膜厚部（膜厚ｔ１の部分）の端部から第４の窒化物半導体層（キャップ層）Ｓ４の端部までの距離を言う。別の言い方をすれば、ドレイン電極ＤＥ側の側面の上面から見たゲート長方向の長さは、ソース電極ＳＥ側の側面の上面から見たゲート長方向の長さより大きい。このように、ドレイン電極ＤＥ側の側面の傾斜を緩やかとしてもよい。この場合、ドレイン電極側の側面のテーパ角は、ソース電極側の側面のテーパ角より大きくなる。
【０１５５】
メサ型の第４の窒化物半導体層（キャップ層）Ｓ４のドレイン電極側のテーパ部のＸ方向の長さが大きくなっているため、テーパ部下の２次元電子ガス（２ＤＥＧ）の密度はテーパ部の厚さの増加にともなって低下し、極端な電位の変化が緩和される。言い換えれば、等電圧線の密度が緩和され、局所的な電界の集中が応用例１よりさらに緩和される。本実施の形態の半導体装置は、実施の形態６の場合と同様の工程により形成することができる。例えば、異なるエッチング条件で、ドレイン電極ＤＥ側の側面とソース電極ＳＥ側の側面を形成してもよい。
【０１５６】
なお、本応用例においても、ゲート電極ＧＥやソース電極ＳＥおよびドレイン電極ＤＥを、リフトオフ法により形成してもよい。図５５は、本実施の形態の応用例２の半導体装置の他の構成を示す断面図である。
【０１５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５８】
２ＤＥＧ  ２次元電子ガス
ＤＥ  ドレイン電極
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＩＬ１  層間絶縁膜
ＭＬ１  金属膜
ＭＬ２  金属膜
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲＯ  表面保護膜
Ｓ１  第１の窒化物半導体層（バッファ層）
Ｓ２  第２の窒化物半導体層（チャネル層）
Ｓ３  第３の窒化物半導体層（電子供給層）
Ｓ４  第４の窒化物半導体層（キャップ層）
ＳＥ  ソース電極
ＳＵＢ  基板
【図１】
0006669559.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006669559.tif 000009
【図９】
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【図１０】
0006669559.tif 000011
【図１１】
0006669559.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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