(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子の間に設けられるメインスイッチと、
前記入力端子と前記出力端子の間に、前記メインスイッチと並列に接続されるサブスイッチと、
前記メインスイッチおよび前記サブスイッチを制御し、前記サブスイッチを前記メインスイッチより遅れてターンオフする制御回路と、
を備え、ひとつの半導体基板に一体集積化されており、
前記メインスイッチは、
前記入力端子と前記出力端子の間に第１経路を形成するように直列に設けられる第１ＰＭＯＳトランジスタおよび両端間がショートされた第２ＰＭＯＳトランジスタと、
前記入力端子と前記出力端子の間に前記第１経路と並列な第２経路を形成するように直列に設けられる第１ＮＭＯＳトランジスタおよび両端間がショートされた第２ＮＭＯＳトランジスタと、
を含み、
前記サブスイッチは、
前記入力端子と前記出力端子の間に、前記第１経路および前記第２経路と並列な第３経路を形成するように直列に設けられる第３ＰＭＯＳトランジスタおよび両端間がショートされた第４ＰＭＯＳトランジスタと、
前記入力端子と前記出力端子の間に前記第１経路から前記第３経路と並列な第４経路を形成するように直列に設けられる第３ＮＭＯＳトランジスタおよび両端間がショートされた第４ＮＭＯＳトランジスタと、
を含み、
前記制御回路は、
前記第１ＮＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタを、第１クロックにより駆動し、
前記第１ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタを、前記第１クロックの相補クロックにより駆動し、
前記第３ＮＭＯＳトランジスタおよび前記第４ＰＭＯＳトランジスタを、第２クロックにより駆動し、
前記第３ＰＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタを、前記第２クロックの相補クロックにより駆動し、
半導体基板上の第１領域内に、同じサイズの複数の第１ＣＭＯＳ回路が第１方向に並べて配置され、
前記半導体基板上の前記第１領域と前記第１方向に隣接する第２領域に、第２ＣＭＯＳ回路が配置され、
前記半導体基板上の前記第１領域と第２方向に隣接する第３領域内に、同じサイズの複数の第３ＣＭＯＳ回路が前記第１方向に並べて配置され、
前記半導体基板上の前記第２領域と前記第１方向に隣接する第４領域に、第４ＣＭＯＳ回路が配置され、
前記第１ＣＭＯＳ回路と前記第３ＣＭＯＳ回路のゲート長は等しく、
前記第２ＣＭＯＳ回路と前記第４ＣＭＯＳ回路のゲート長は等しく、
前記第１ＣＭＯＳ回路と前記第２ＣＭＯＳ回路は、等しく第１ゲート幅を有し、
前記第３ＣＭＯＳ回路と前記第４ＣＭＯＳ回路は、等しく前記第１ゲート幅より短い第２ゲート幅を有し、
前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタは、前記複数の第１ＣＭＯＳ回路により構成され、
前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタは、前記第２ＣＭＯＳ回路により構成され、
前記第３ＰＭＯＳトランジスタおよび前記第３ＮＭＯＳトランジスタは、前記複数の第３ＣＭＯＳ回路により構成され、
前記第４ＰＭＯＳトランジスタおよび前記第４ＮＭＯＳトランジスタは、前記第４ＣＭＯＳ回路により構成されることを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記制御回路は、前記サブスイッチを前記メインスイッチより遅れてターンオンすることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記制御回路は、前記メインスイッチを制御する第１クロックを遅延させて、前記サブスイッチを制御する第２クロックを生成する遅延回路を含むことを特徴とする請求項１または２に記載のスイッチトキャパシタ回路。
【請求項４】
請求項１から３のいずれかに記載のスイッチトキャパシタ回路を備えることを特徴とするΔΣＡ／Ｄコンバータ。
【請求項５】
それぞれにアナログ入力信号が入力可能な複数の入力端子と、
前記複数の入力端子のうち、ひとつを選択するマルチプレクサと、
前記マルチプレクサの出力信号を増幅するアンプと、
前記アンプの出力信号をフィルタリングするフィルタと、
前記フィルタの出力信号をデジタル信号に変換する請求項４記載のΔΣＡ／Ｄコンバータと、
を備えることを特徴とするＡ／Ｄコンバータ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ（Switched Capacitor）回路に関する。
【背景技術】
【０００２】
サンプルホールド回路、積分器、スイッチトキャパシタフィルタなどに、スイッチトキャパシタ回路が用いられる。スイッチトキャパシタ回路は、キャパシタとアナログスイッチの組み合わせで構成される。
【０００３】
図１（ａ）、（ｂ）は、スイッチトキャパシタ回路の基本構成を示す回路図である。このスイッチトキャパシタ回路１０ｒはサンプルホールド回路であり、ホールド用のキャパシタＣＯＵＴと、アナログスイッチＳＷ１を備える。アナログスイッチＳＷ１の一端には、入力電圧ＶＩＮが印加され、その他端はキャパシタＣＯＵＴと接続される。アナログスイッチＳＷ１がオンすると、キャパシタＣＯＵＴが入力電圧ＶＩＮで充電され（サンプル）、アナログスイッチＳＷ１をオフした後も、入力電圧ＶＩＮが保持される（ホールド）。
【０００４】
図１（ｂ）に示すように、アナログスイッチＳＷ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチで構成される。ＣＭＯＳスイッチはトランスファゲートとも称され、並列に接続されたＮＭＯＳ（N-channel MOS）トランジスタとＰＭＯＳ（P-channel MOS）トランジスタを含む。
【０００５】
制御回路２０ｒが、クロックＣＫをハイレベル、相補クロックＣＫＢをローレベルとすると、アナログスイッチＳＷ１が導通状態となる。
【０００６】
図１（ｂ）に示すように、ＮＭＯＳトランジスタは、ゲートソース間、ゲートドレイン間、ゲート−基板（バックゲート）間に、寄生容量ＣＮＳ，ＣＮＤ，ＣＮＢを有している。同様にＰＭＯＳトランジスタは、ゲートソース間、ゲートドレイン間、ゲート−基板間に、寄生容量ＣＰＳ，ＣＰＤ，ＣＰＢを有している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１５０５６１号公報
【特許文献２】特開２０１４−１７１０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２は、図１のスイッチトキャパシタ回路１０ｒの動作波形図である。時刻ｔ０にクロックＣＫがハイレベルに、相補クロックＣＫＢがローレベルに遷移すると、アナログスイッチＳＷ１がターンオンする。これによりキャパシタＣＯＵＴが入力電圧ＶＩＮで充電され、出力電圧ＶＯＵＴが入力電圧ＶＩＮと等しくなる。続いて時刻ｔ１にクロックＣＫがローレベルに、相補クロックＣＫＢがハイレベルに遷移すると、アナログスイッチＳＷ１がターンオフする。このとき、寄生容量に起因するクロックフィードスルーおよびチャージインジェクションによって、出力電圧ＶＯＵＴと入力電圧ＶＩＮの間に誤差ΔＶＯＵＴが発生する。
【０００９】
クロックフィードスルーとは、ＭＯＳトランジスタのターンオフのタイミングにおいて、ＭＯＳトランジスタのゲート信号（クロック信号）のエッジに含まれる高周波成分が、ゲートドレイン間容量ＣＰＤ，ＣＮＤを介して出力ノードに伝搬する現象である。具体的には、ＰＭＯＳトランジスタはターンオフするときに、出力電圧ＶＯＵＴをΔＶ１、上昇させる。
ΔＶ１＝ＣＰＤ／（ＣＯＵＴ＋ＣＰＤ）×ＶＤＤ      …（１）
【００１０】
またＮＭＯＳトランジスタはターンオフするときに、出力電圧ＶＯＵＴをΔＶ２、低下させる。
ΔＶ２＝ＣＮＤ／（ＣＯＵＴ＋ＣＮＤ）×ＶＤＤ      …（２）
【００１１】
またチャージインジェクションとは、ＭＯＳトランジスタのオン状態において、ＭＯＳトランジスタのゲート−基板（バックゲート）間の容量ＣＰＢに蓄積された電荷が、ターンオフに際して、出力電圧ＶＯＵＴに影響を及ぼす現象である。
【００１２】
ＰＭＯＳトランジスタはオン状態において、ゲート−基板間に、電荷ＱＰ≒ＣＰＢ×（ＶＤＤ−ＶＴＰ）が蓄えられる。ＶＴＰはしきい値電圧である。ＰＭＯＳトランジスタをオフすると、その電荷Ｑの一部（係数をαＰとする）αＰ×ＱＰがキャパシタＣＯＵＴに移動し、その結果、出力電圧ＶＯＵＴがΔＶ３、上昇する。
ΔＶ３＝αＰ×ＱＰ／ＣＯＵＴ＝αＰ×ＣＰＢ×（ＶＤＤ−ＶＴＰ）／ＣＯＵＴ      …（３）
【００１３】
ＮＭＯＳトランジスタでは逆の現象が発生し、これにより出力電圧ＶＯＵＴがΔＶ４、低下する。
ΔＶ４＝αＮ×ＱＮ／ＣＯＵＴ＝αＮ×ＣＮＢ×（ＶＤＤ−ＶＴＮ）／ＣＯＵＴ      …（４）
【００１４】
図２に示される出力電圧ＶＯＵＴと入力電圧ＶＩＮの誤差ΔＶＯＵＴは、ΔＶ１〜ΔＶ４の合計となる。式（１）、（２）から明らかなように、ゲートドレイン間容量ＣＰＤ，ＣＮＤを小さくすれば、クロックフィードスルーの影響を小さくでき、したがってゲート幅Ｗを小さくすればよい。
【００１５】
またチャージインジェクションの影響を小さくするには、式（３）、（４）から、ゲート基板間容量ＣＰＢ，ＣＮＢを小さくすればよく、したがってゲート幅Ｗ，ゲート長Ｌを短くすればよいことが分かる。
【００１６】
しかしながら、クロックフィードスルーやチャージインジェクションを低減するためにゲート幅Ｗを小さくすると、アナログスイッチＳＷ１のオン抵抗が大きくなるため、キャパシタＣＯＵＴを充電する際の時定数が大きくなってしまい、高速化の障害となる。
【００１７】
同様の問題は、サンプルホールド回路のみでなく、積分器やフィルタにおいても生じうる。
【００１８】
本発明者はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、誤差を小さくしたスイッチトキャパシタ回路の提供にある。
【課題を解決するための手段】
【００１９】
本発明のある態様はスイッチトキャパシタ回路に関する。スイッチトキャパシタ回路は、ＣＭＯＳスイッチであるメインスイッチと、ＣＭＯＳスイッチであり、メインスイッチと並列に接続されるサブスイッチと、メインスイッチおよびサブスイッチを制御し、サブスイッチをメインスイッチより遅れてターンオフする制御回路と、を備える。
【００２０】
メインスイッチのターンオフのタイミングにおいて、サブスイッチはオンしている。したがってメインスイッチのターンオフに起因して、出力電圧ＶＯＵＴが変動したとしても、オン状態のサブスイッチが、出力電圧ＶＯＵＴの誤差をゼロに近づける。サブスイッチをターンオフさせるときに、チャージインジェクションやクロックフィードスルーにより、出力電圧ＶＯＵＴに誤差が発生するが、サブスイッチのサイズを小さく構成することで、この誤差は十分に小さくできる。したがって全体としての誤差を、従来より小さくできる。
【００２１】
サブスイッチのゲート幅Ｗは、メインスイッチのゲート幅より小さくてもよい。サブスイッチのゲート長Ｌは、メインスイッチのゲート長より短くてもよい。
【００２２】
制御回路は、サブスイッチをメインスイッチより遅れてターンオンしてもよい。これにより、サブスイッチのターンオン、ターンオフを両方とも、メインスイッチに対して遅れさせればよいため、制御が簡単になる。
【００２３】
制御回路は、メインスイッチを制御する第１クロックを遅延させて、サブスイッチを制御する第２クロックを生成する遅延回路を含んでもよい。
【００２４】
スイッチトキャパシタ回路は、メインスイッチと直列に設けられ、その両端間がショートされたＣＭＯＳスイッチであるメインダミースイッチをさらに備えてもよい。制御回路は、メインダミースイッチをメインスイッチと逆相で駆動してもよい。これによりメインスイッチで生ずる誤差をメインダミースイッチにより相殺できる。その結果、サブスイッチで相殺すべき誤差が小さくなるため、サブスイッチのサイズをさらに小さくでき、サブスイッチによる誤差をさらに小さくできる。
【００２５】
スイッチトキャパシタ回路は、サブスイッチと直列に設けられ、その両端間がショートされたＣＭＯＳスイッチであるサブダミースイッチをさらに備えてもよい。制御回路は、サブダミースイッチをサブスイッチと逆相で駆動してもよい。これにより、サブスイッチをターンオフする際の誤差をキャンセルできる。
【００２６】
スイッチトキャパシタ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００２７】
本発明の別の態様は、ΔΣＡ／Ｄコンバータに関する。ΔΣＡ／Ｄコンバータは、上述のいずれかのスイッチトキャパシタ回路を備える。これによりΔΣＡ／Ｄコンバータの精度を高めることができる。
【００２８】
本発明の別の態様は、Ａ／Ｄコンバータ集積回路に関する。Ａ／Ｄコンバータ集積回路は、それぞれにアナログ入力信号が入力可能な複数の入力端子と、複数の入力端子のうち、ひとつを選択するマルチプレクサと、マルチプレクサの出力信号を増幅するアンプと、アンプの出力信号をフィルタリングするフィルタと、フィルタの出力信号をデジタル信号に変換する上述のΔΣＡ／Ｄコンバータと、を備える。
【００２９】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３０】
本発明に係るスイッチトキャパシタ回路によれば、誤差を小さくできる。
【図面の簡単な説明】
【００３１】
【図１】図１（ａ）、（ｂ）は、スイッチトキャパシタ回路の基本構成を示す回路図である。
【図２】図１のスイッチトキャパシタ回路の動作波形図である。
【図３】実施の形態に係るスイッチトキャパシタ回路の回路図である。
【図４】図３のスイッチトキャパシタ回路の動作波形図である。
【図５】スイッチトキャパシタ回路の第１構成例の回路図である。
【図６】スイッチトキャパシタ回路の第２構成例の回路図である。
【図７】図６のスイッチトキャパシタ回路の具体的な回路図である。
【図８】図７のスイッチトキャパシタ回路のスイッチのレイアウト図である。
【図９】一次のΔΣＡ／Ｄコンバータの回路図である。
【図１０】図９のΔΣＡ／Ｄコンバータの一部の回路図である。
【図１１】ΔΣＡ／Ｄコンバータを備えるＡ／ＤコンバータＩＣのブロック図である。
【発明を実施するための形態】
【００３２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３４】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３５】
図３は、実施の形態に係るスイッチトキャパシタ回路１０の回路図である。スイッチトキャパシタ回路１０は、キャパシタＣＯＵＴ、メインスイッチＳＷ１１、サブスイッチＳＷ２１および制御回路２０を備える。ここでも理解の容易化、説明の簡素化のために、サンプルホールド回路を例とするが、スイッチトキャパシタ回路１０の用途はそれに限定されない。すなわち図３では、キャパシタＣＯＵＴの一端Ｅ１は接地されているが、この一端Ｅ１は、別のノードや回路素子と接続されてもよい。スイッチトキャパシタ回路１０は、ひとつの半導体基板に集積化することができる。
【００３６】
メインスイッチＳＷ１１はＣＭＯＳスイッチであり、その一端はキャパシタＣＯＵＴと接続され、その他端には、入力電圧ＶＩＮを受ける。サブスイッチＳＷ２１もＣＭＯＳスイッチであり、メインスイッチＳＷ１１と並列に接続される。制御回路２０は、第１クロックＣＫ１およびその相補クロックＣＫＢ１（これらを第１クロックＣＫ１と総称する）および第２クロックＣＫ２およびその相補クロックＣＫＢ２（これらを第２クロックＣＫ２と総称する）を生成し、メインスイッチＳＷ１１およびサブスイッチＳＷ２１を制御する。制御回路２０は、サブスイッチＳＷ２１をメインスイッチＳＷ１１より遅れてターンオフする。つまりサブスイッチＳＷ２１のターンオフのタイミングは、メインスイッチＳＷ１１のターンオフのタイミングよりも、所定時間τ、遅延している。
【００３７】
制御回路２０は、第１クロックＣＫ１全体（すなわちポジエッジとネガエッジの両方）を遅延させることにより、第２クロックＣＫ２を生成してもよい。
【００３８】
メインスイッチＳＷ１１のサイズ、すなわちゲート幅Ｗ、ゲート長Ｌは、スイッチトキャパシタ回路１０に要求される性能を考慮して設計すればよく、クロックフィードスルーやチャージインジェクションの効果については、神経質にならなくてよい。
【００３９】
一方、サブスイッチＳＷ２１のサイズは、そのターンオフにともなうチャージインジェクションおよびクロックフィードスルーの影響が十分に小さくなるように設計される。つまりサブスイッチＳＷ２１のゲート幅Ｗは、メインスイッチＳＷ１１のゲート幅Ｗより小さい。それに加えてサブスイッチＳＷ２１のゲート長Ｌを、メインスイッチＳＷ１１のゲート長Ｌより短くしてもよい。
【００４０】
以上がスイッチトキャパシタ回路１０の構成である。続いてその動作を説明する。図４は、図３のスイッチトキャパシタ回路１０の動作波形図である。時刻ｔ０に、第１クロックＣＫ１がハイレベルとなるとメインスイッチＳＷ１１がターンオンし、出力電圧ＶＯＵＴは入力電圧ＶＩＮに近づいていく。それから遅延時間τ経過後の時刻ｔ１に、第２クロックＣＫ２がハイレベルとなり、サブスイッチＳＷ２１がターンオンする。
【００４１】
時刻ｔ２に第１クロックＣＫ１がローレベルに遷移すると、アナログスイッチＳＷ１がターンオフする。このとき、クロックフィードスルーやチャージインジェクションの影響で、出力電圧ＶＯＵＴはΔＶＯＵＴ１変動する。このとき第２クロックＣＫ２はハイレベルを維持しており、サブスイッチＳＷ２１はオン状態である。したがってサブスイッチＳＷ２１を介して、キャパシタＣＯＵＴが入力電圧ＶＩＮで充電（あるいは放電）され、出力電圧ＶＯＵＴは入力電圧ＶＩＮに戻される。
【００４２】
そして遅延時間τ経過後の時刻ｔ３に第２クロックＣＫ２がローレベルに遷移し、サブスイッチＳＷ２１がターンオフする。このとき、サブスイッチＳＷ２１において、クロックフィードスルーやチャージインジェクションが発生し、出力電圧ＶＯＵＴに変動ΔＶＯＵＴ２が発生する。つまり、ΔＶＯＵＴ２が最終的な誤差となる。
【００４３】
サブスイッチＳＷ２１のサイズは、メインスイッチＳＷ１１に比べて小さいため、ΔＶＯＵＴ１＞ΔＶＯＵＴ２である。したがってスイッチトキャパシタ回路１０によれば、従来に比べて、出力電圧ＶＯＵＴの誤差を小さくできる。
【００４４】
本発明は、図３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【００４５】
図５は、スイッチトキャパシタ回路１０の第１構成例１０ａの回路図である。メインスイッチＳＷ１１は、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１を備える。一例として、ＮＭＯＳトランジスタＭＮ１１のゲート幅／ゲート長ＷＮ１１／ＬＮ１１＝２０μｍ／１μｍであり、ＰＭＯＳトランジスタＭＰ１１のＷＰ１１／ＬＰ１１＝２０μｍ／１μｍであってもよい。
【００４６】
サブスイッチＳＷ２１は、ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２１を備える。一例として、ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２１のゲート幅Ｗ／ゲート長Ｌは等しく、ＷＮ２１／ＬＮ２１＝ＷＰ２１／ＬＰ２１＝２μｍ／０．６μｍである。
【００４７】
制御回路２０は、遅延回路２２、第１バッファ２４、第１インバータ２６、第２バッファ２８、第２インバータ３０を含む。第１バッファ２４は、所定の周波数のクロックＣＫを受け、メインスイッチＳＷ１１のＮＭＯＳトランジスタＭＮ１１を駆動し、第１インバータ２６はクロックＣＫを反転し、メインスイッチＳＷ１１のＰＭＯＳトランジスタＭＰ１１を駆動する。
【００４８】
遅延回路２２は、クロックＣＫを遅延時間τ遅延させ、遅延クロックＣＫｄを生成する。この遅延時間τは、レジスタ３２の設定値に応じて可変とすることが好ましい。
【００４９】
第２バッファ２８は遅延クロックＣＫｄを受け、サブスイッチＳＷ２１のＮＭＯＳトランジスタＭＮ２１を駆動し、第２インバータ３０は遅延クロックＣＫｄを反転し、サブスイッチＳＷ２１のＰＭＯＳトランジスタＭＰ２１を駆動する。
【００５０】
図６は、スイッチトキャパシタ回路１０の第２構成例１０ｂの回路図である。スイッチトキャパシタ回路１０ｂは、図３のスイッチトキャパシタ回路１０に加えて、メインダミースイッチＳＷ１２、サブダミースイッチＳＷ２２を備える。
【００５１】
メインダミースイッチＳＷ１２は、メインスイッチＳＷ１１と直列に設けられ、その両端間がショートされたＣＭＯＳスイッチである。制御回路２０ｂは、メインダミースイッチＳＷ１２をメインスイッチＳＷ１１と逆相で駆動する。
【００５２】
メインダミースイッチＳＷ１２は、メインスイッチＳＷ１１と逆相で動作するため、メインスイッチＳＷ１１の誤差ΔＶＯＵＴ１を打ち消すように、メインダミースイッチＳＷ１２の誤差が発生する。これにより、メインスイッチＳＷ１１とメインダミースイッチＳＷ１２で生ずる誤差が小さくなる。これにより、サブスイッチＳＷ２１が相殺すべき誤差が小さくなるため、サブスイッチＳＷ２１のサイズを小さくでき、サブスイッチＳＷ２１のターンオフで生ずる誤差ΔＶＯＵＴ２を小さくできる。
【００５３】
サブダミースイッチＳＷ２２は、サブスイッチＳＷ２１と直列に設けられ、その両端間がショートされたＣＭＯＳスイッチである。制御回路２０ｂは、サブダミースイッチＳＷ２２をサブスイッチＳＷ２１と逆相で駆動する。これによりサブスイッチＳＷ２１がターンオフするときの誤差ΔＶＯＵＴ２を、サブスイッチＳＷ２１によって相殺できるため、スイッチトキャパシタ回路１０ｂ全体としての誤差をさらに小さくできる。
【００５４】
図７は、図６のスイッチトキャパシタ回路１０ｂの具体的な回路図である。メインダミースイッチＳＷ１２のＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２はそれぞれ、ドレインソース間が結線（ショート）されている。同様にサブダミースイッチＳＷ２２のＮＭＯＳトランジスタＭＮ２２とＰＭＯＳトランジスタＭＰ２２はそれぞれ、ドレインソース間が結線（ショート）されている。当業者によれば、図７と図６が電気的に等価であることが理解されよう。
【００５５】
たとえばトランジスタＭＰ１１のサイズ（ＷＰ１１／ＬＰ１１）は、トランジスタＭＰ１２のサイズ（ＷＰ１２／ＬＰ１２）のＮ倍としてもよい。たとえばＮ＝１．５〜４であり、一例としてＮ＝２としてもよい。トランジスタＭＰ１２を比ＷＰ１／ＬＰ２を有する素子で構成するとき、トランジスタＭＰ１１は、同じ素子を２個並列接続して構成してもよい。
【００５６】
同様に、トランジスタＭＮ１１のサイズ（ＷＮ１１／ＬＮ１１）は、トランジスタＭＮ１２のサイズ（ＷＮ１２／ＬＮ１２）のＮ倍としてもよく、トランジスタＭＮ１１は、トランジスタＭＮ１２と同じ素子を２個並列接続して構成してもよい。
【００５７】
また、トランジスタＭＰ２１のサイズ（ＷＰ２１／ＬＰ２１）を、トランジスタＭＰ２２のサイズ（ＷＰ２２／ＬＰ２２）のＭ倍としてもよい。Ｍ＝１．５〜４であり、一例としてＭ＝２としてもよい。トランジスタＭＮ２１とＭＮ２２についても同様である。
【００５８】
図８は、図７のスイッチトキャパシタ回路１０ｂのスイッチのレイアウト図である。メインスイッチＳＷ１１およびメインダミースイッチＳＷ１２は、同じサイズのＣＭＯＳ回路４０の組み合わせで構成される。複数のＣＭＯＳ回路４０は、半導体基板上で、第１方向（Ｘ方向）に並んでいる。同様に、サブスイッチＳＷ２１およびサブダミースイッチＳＷ２２は、同じサイズのＣＭＯＳ回路４２の組み合わせで構成される。複数のＣＭＯＳ回路４２は、半導体基板上で、第１方向（Ｘ方向）に並んでいる。複数のＣＭＯＳ回路４０と、複数のＣＭＯＳ回路４２は、第１方向と垂直な第２方向（Ｙ方向）に隣接している。
【００５９】
メインスイッチＳＷ１１は、複数（図８では２個）のＣＭＯＳ回路４０の並列接続である。同様にサブスイッチＳＷ２１は、複数（図８では２個）のＣＭＯＳ回路４２の並列接続である。
【００６０】
続いてスイッチトキャパシタ回路１０の用途を説明する。スイッチトキャパシタ回路１０は、ΔΣＡ／Ｄコンバータに好適に用いることができる。図９は、一次のΔΣＡ／Ｄコンバータの回路図である。ΔΣＡ／Ｄコンバータ１００は、アナログ入力信号ＶＩＮをデジタル出力信号ＤＯＵＴに変換する。ΔΣＡ／Ｄコンバータ１００は、減算器１０２、積分器１０４、量子化器１０６、Ｄ／Ａコンバータ１０８を備える。Ｄ／Ａコンバータ１０８は、デジタル出力信号ＤＯＵＴを１サンプル遅延させ、アナログのフィードバック信号ＶＦＢに変換する。フィードバック信号ＶＦＢは、ＤＯＵＴ＝１のときハイレベル電圧ＶＲＥＦ（＋）をとり、ＤＯＵＴ＝０のときローレベルＶＲＥＦ（−）をとる。
【００６１】
減算器１０２は、アナログ入力信号ＶＩＮとフィードバック信号ＶＦＢの差分を生成する。積分器１０４は減算器１０２の出力である差分を積分する。量子化器１０６は、積分器１０４の出力ＶＯＵＴを量子化し、デジタル出力信号ＤＯＵＴを生成する。なおΔΣＡ／Ｄコンバータ１００の次数は特に限定されるものではない。
【００６２】
図１０は、図９のΔΣＡ／Ｄコンバータ１００の一部の回路図である。具体的には図１０には、ΔΣＡ／Ｄコンバータ１００の減算器１０２、積分器１０４、Ｄ／Ａコンバータ１０８が示される。このΔΣＡ／Ｄコンバータ１００は、差動形式である。ΔΣＡ／Ｄコンバータ１００のトポロジーは公知のものであり、複数のスイッチＳＷ１０１〜ＳＷ１０９、全差動型オペアンプ１１０、キャパシタＣ１Ｐ，Ｃ１Ｎ，Ｃ２Ｐ，Ｃ２Ｎを備える。
【００６３】
φ１は、サンプルクロックを、φ２はホールドクロックを表しており、バーが付されたクロックは、相補クロックを表す。
【００６４】
上述のスイッチトキャパシタ回路１０のアーキテクチャは、図１０のスイッチＳＷ１０１〜ＳＷ１０９の少なくともひとつに適用することができ、好ましくはすべてに適用することができる。すなわちアナログスイッチＳＷ１０１〜ＳＷ１０９はそれぞれ、図３のメインスイッチＳＷ１１およびサブスイッチＳＷ２１の並列接続で構成される。そして各アナログスイッチＳＷのメインスイッチＳＷ１１は、図１０に示されるクロックを第１クロックＣＫ１として駆動され、各アナログスイッチＳＷのサブスイッチＳＷ２１は、図１０に図示しない遅延クロックを第２クロックＣＫ２として駆動される。
【００６５】
ここで、いくつかのスイッチＳＷ１０７、１０８、ＳＷ１０９については、両端にキャパシタが接続されている。したがって、もし図６を参照して説明したダミースイッチＳＷ１２（ＳＷ２２）を用いる場合、メインスイッチ（あるいはサブスイッチ）の両端に、ダミースイッチを挿入すればよい。
【００６６】
図１１は、ΔΣＡ／Ｄコンバータ２００を備えるＡ／ＤコンバータＩＣ（集積回路）３００のブロック図である。複数の入力端子ＩＮ１〜ＩＮＭ（Ｍは整数）はそれぞれ、外部からアナログ入力信号が入力可能となっている。たとえば入力端子ＩＮには、サーミスタや熱電対などの温度センサからの温度検出信号、電流検出用のセンス抵抗の電圧降下に応じた電流検出信号、バッテリの電圧を示す信号などが入力される。
【００６７】
マルチプレクサ３０２は、複数の入力端子のうち、ひとつを選択する。アンプ３０４は、マルチプレクサ３０２の出力信号を増幅するプログラマブルゲインアンプ（ＰＧＡ）である。フィルタ３０６は、アンプ３０４の出力信号をフィルタリングする。ΔΣＡ／Ｄコンバータ３０８は、フィルタ３０６の出力信号ＶＩＮをデジタル信号ＤＯＵＴに変換する。ΔΣＡ／Ｄコンバータ３０８は、上述のΔΣＡ／Ｄコンバータ１００のアーキテクチャを用いて構成される。ロジック回路３１０は、ΔΣＡ／Ｄコンバータ３０８からのデジタル信号ＤＯＵＴに所定の信号処理を施す。インタフェース回路３１２は、ＳＰＩ（Serial Peripheral Interface）やＩ２Ｃ（Inter IC）インタフェースであり、外部のプロセッサやマイクロコントローラと接続される。ΔΣＡ／Ｄコンバータ３０８の出力信号ＤＯＵＴや、それを処理した結果得られる信号は、インタフェース回路３１２を介して外部回路から読み出し可能である。
【００６８】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【００６９】
制御回路２０は、第１クロックＣＫ１のネガエッジのみを遅延させて第２クロックＣＫ２を生成してもよい。あるいは、ポジエッジとネガエッジの両方に遅延を与える際に、それぞれの遅延量が異なっていてもよい。
【符号の説明】
【００７０】
１０…スイッチトキャパシタ回路、Ｃ１…キャパシタ、２０…制御回路、ＳＷ１…アナログスイッチ、ＳＷ１１…メインスイッチ、ＳＷ２１…サブスイッチ、ＳＷ１２…メインダミースイッチ、ＳＷ２２…サブダミースイッチ、２０…制御回路、２２…遅延回路、２４…第１バッファ、２６…第１インバータ、２８…第２バッファ、３０…第２インバータ、ＣＫ１…第１クロック、ＣＫ２…第２クロック、１００…ΔΣＡ／Ｄコンバータ、１０２…減算器、１０４…積分器、１０６…量子化器、１０８…Ｄ／Ａコンバータ、３００…Ａ／ＤコンバータＩＣ、３０２…マルチプレクサ、３０４…アンプ、３０６…フィルタ、３０８…ΔΣＡ／Ｄコンバータ、３１０…ロジック回路、３１２…インタフェース回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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