(57)【特許請求の範囲】
【請求項１】
外部からの電流を裏面の中央部から入力するドレイン板と、
絶縁板と、前記絶縁板のおもて面に設けられた回路板とを備え、前記ドレイン板のおもて面上の中央部に配置され、前記絶縁板の裏面側と前記ドレイン板が接合された積層基板と、
ワイドバンドギャップ半導体により構成されたスイッチング素子を含み、おもて面にゲート電極とソース電極とを備え、裏面にドレイン電極を備え、前記ドレイン板のおもて面の周縁部に前記積層基板の１組の対向する一対の辺に沿って１列ずつ配置され、前記ドレイン板と前記ドレイン電極が電気的に接続された第１半導体チップと、
ダイオード素子を含み、おもて面にアノード電極を備え、裏面にカソード電極を備え、前記ドレイン板のおもて面のうち前記積層基板の前記一対の辺に沿って、前記第１半導体チップと前記積層基板との間に１列ずつ配置され、前記ドレイン板と前記カソード電極が電気的に接続された第２半導体チップと、
前記第１半導体チップの前記ソース電極と前記回路板とを電気的に接続し、前記第２半導体チップの前記アノード電極と前記回路板とを電気的に接続する接続部材と、
前記回路板上に配置され、前記第１半導体チップにより制御された前記電流を外部に出力するソース端子と、
を有する半導体モジュール。
【請求項２】
前記第１半導体チップは、前記スイッチング素子に逆並列で接続されたボディダイオードを含む、
請求項１記載の半導体モジュール。
【請求項３】
前記第２半導体チップの前記アノード電極から前記カソード電極への抵抗は、前記第１半導体チップの前記ボディダイオードの抵抗よりも小さい、
請求項２記載の半導体モジュール。
【請求項４】
前記第１半導体チップの前記ゲート電極に入力される制御信号がオンからオフになると、
前記ソース端子から前記ドレイン板に電圧が印加される、
請求項１記載の半導体モジュール。
【請求項５】
前記ソース端子からの電流が前記回路板と前記接続部材とを経由して、前記第２半導体チップの前記アノード電極に導通する、
請求項４記載の半導体モジュール。
【請求項６】
前記接続部材は、プリント基板と、前記プリント基板に固定された導電ポストで構成される、
請求項１記載の半導体モジュール。
【請求項７】
前記スイッチング素子は、炭化シリコンにより構成されている、
請求項１記載の半導体モジュール。
【請求項８】
外部からの電流を裏面から入力するドレイン板と、
絶縁板と、前記絶縁板のおもて面の中央部に設けられたゲート回路板と前記絶縁板のおもて面に前記ゲート回路板を取り囲んで設けられた回路板とを備え、前記ドレイン板のおもて面上に配置され、前記絶縁板の裏面側と前記ドレイン板が接合された積層基板と、
ワイドバンドギャップ半導体により構成されたスイッチング素子を含み、おもて面にゲート電極とソース電極とを備え、裏面にドレイン電極を備え、前記ドレイン板のおもて面に配置され、前記ドレイン板と前記ドレイン電極が電気的に接続された第１半導体チップと、
ダイオード素子を含み、おもて面にアノード電極を備え、裏面にカソード電極を備え、前記ドレイン板のおもて面のうち、前記第１半導体チップと前記積層基板との間に配置され、前記ドレイン板と前記カソード電極が電気的に接続された第２半導体チップと、
ゲート配線層をおもて面に設け、ソース配線層を裏面に設け、前記ゲート配線層は、一端が前記第１半導体チップの前記ゲート電極に電気的に接続され、他端が前記ゲート回路板に電気的に接続されて、前記ソース配線層は、一端が前記第１半導体チップの前記ソース電極及び前記第２半導体チップの前記アノード電極にそれぞれ接続され、他端が前記回路板に電気的に接続されているプリント基板と、
前記回路板上に配置され、前記第１半導体チップにより制御された前記電流を外部に出力するソース端子と、
を有する半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュールに関する。
【背景技術】
【０００２】
半導体装置の一つとして、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の複数の半導体素子（スイッチング素子）を含む半導体モジュールが広く用いられている。例えば、この半導体モジュールを並列接続することで、スイッチング、コンバータ等としての機能が実現される。このような半導体モジュールのうち、モジュール内部に絶縁機能を有さない非絶縁型の半導体モジュールは、絶縁型の半導体モジュールに比べ、内部配線のインダクタンスを低減することができる。
【０００３】
非絶縁型の半導体モジュールは、上面にゲート端子とソース端子を備え、下面にドレイン端子を備えている。そして、上面からゲート導体とソース導体が一体になったものを配置し、下面にドレイン導体を配置し、それらを上下から圧接することにより、外部と電気的に接続されている（例えば、特許文献１参照）。
【０００４】
また、スイッチング素子を構成する材料として、シリコンに代わって、炭化シリコン等のワイドバンドギャップ半導体材料が用いられている。これにより、スイッチング素子の高耐圧、高速スイッチングが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−３１２４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ワイドバンドギャップ半導体材料で構成されたスイッチング素子は、スイッチング素子とは別に内部にボディダイオード（寄生ダイオード）が構成されてしまう。このようなスイッチング素子をオンからオフにすると、逆電圧がかかり、ボディダイオードに電流が流れてしまう。そのため、このようなスイッチング素子を特許文献１の半導体モジュールに適用した場合、スイッチング素子のオン抵抗が上昇してしまう。その結果、スイッチング素子が発熱して劣化してしまい、半導体モジュールの特性も低下してしまうおそれがある。
【０００７】
本発明は、このような点を鑑みてなされたものであり、ワイドバンドギャップ半導体材料で構成されたスイッチング素子の劣化が抑制された半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、外部からの電流を裏面の中央部から入力するドレイン板と、絶縁板と、前記絶縁板のおもて面に設けられた回路板とを備え、前記ドレイン板のおもて面上の中央部に配置され、前記絶縁板の裏面側と前記ドレイン板が接合された積層基板と、ワイドバンドギャップ半導体により構成されたスイッチング素子を含み、おもて面にゲート電極とソース電極とを備え、裏面にドレイン電極を備え、前記ドレイン板のおもて面の周縁部に前記積層基板の１組の対向する一対の辺に沿って１列ずつ配置され、前記ドレイン板と前記ドレイン電極が電気的に接続された第１半導体チップと、ダイオード素子を含み、おもて面にアノード電極を備え、裏面にカソード電極を備え、前記ドレイン板のおもて面のうち前記積層基板の前記一対の辺に沿って、前記第１半導体チップと前記積層基板との間に１列ずつ配置され、前記ドレイン板と前記カソード電極が電気的に接続された第２半導体チップと、前記第１半導体チップの前記ソース電極と前記回路板とを電気的に接続し、前記第２半導体チップの前記アノード電極と前記回路板とを電気的に接続する接続部材と、前記回路板上に配置され、前記第１半導体チップにより制御された前記電流を外部に出力するソース端子と、を有する半導体モジュールが提供される。
また、本発明の一観点によれば、外部からの電流を裏面から入力するドレイン板と、絶縁板と、前記絶縁板のおもて面の中央部に設けられたゲート回路板と前記絶縁板のおもて面に前記ゲート回路板を取り囲んで設けられた回路板とを備え、前記ドレイン板のおもて面上に配置され、前記絶縁板の裏面側と前記ドレイン板が接合された積層基板と、ワイドバンドギャップ半導体により構成されたスイッチング素子を含み、おもて面にゲート電極とソース電極とを備え、裏面にドレイン電極を備え、前記ドレイン板のおもて面に配置され、前記ドレイン板と前記ドレイン電極が電気的に接続された第１半導体チップと、ダイオード素子を含み、おもて面にアノード電極を備え、裏面にカソード電極を備え、前記ドレイン板のおもて面のうち、前記第１半導体チップと前記積層基板との間に配置され、前記ドレイン板と前記カソード電極が電気的に接続された第２半導体チップと、ゲート配線層をおもて面に設け、ソース配線層を裏面に設け、前記ゲート配線層は、一端が前記第１半導体チップの前記ゲート電極に電気的に接続され、他端が前記ゲート回路板に電気的に接続されて、前記ソース配線層は、一端が前記第１半導体チップの前記ソース電極及び前記第２半導体チップの前記アノード電極にそれぞれ接続され、他端が前記回路板に電気的に接続されているプリント基板と、前記回路板上に配置され、前記第１半導体チップにより制御された前記電流を外部に出力するソース端子と、を有する半導体モジュールが提供される。
【発明の効果】
【０００９】
開示の技術によれば、半導体モジュールの特性の低下を抑制することができるようになる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態の半導体モジュールの上面図である。
【図２】実施の形態の半導体モジュールの断面図である。
【図３】実施の形態の半導体モジュールの冷却管の配置を示す図である。
【図４】実施の形態の半導体モジュールの構成を示す図である。
【図５】実施の形態の半導体モジュールの構成を示す図である。
【図６】実施の形態の半導体モジュールの構成を示す図である。
【図７】実施の形態の半導体モジュールの構成を示す図である。
【図８】実施の形態の半導体モジュールの構成を示す図である。
【図９】実施の形態の半導体モジュールの構成を示す図である。
【図１０】実施の形態の半導体モジュールで構成される回路構成を示す図である。
【図１１】実施の形態の半導体モジュールにおける電流の流れを示す図である。
【図１２】参考例の半導体モジュールで構成される回路構成を示す図である。
【図１３】参考例の半導体モジュールにおける電流の流れを示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して実施の形態について説明する。
実施の形態の半導体モジュールについて、図１〜図３を用いて説明する。
図１は、実施の形態の半導体モジュールの上面図であり、図２は、実施の形態の半導体モジュールの断面図である。但し、図２（Ａ）は、図１の一点鎖線Ｙ１−Ｙ１による断面図であり、図２（Ｂ）は、図１の一点鎖線Ｘ−Ｘによる断面図をそれぞれ示している。
【００１２】
また、図３は、実施の形態の半導体モジュールの冷却管の配置を示す図である。なお、図３では、半導体モジュール１００の上面図であって、ドレイン板２００に設けられた第１半導体チップ４１０及び第２半導体チップ４２０と、溝部２０１，２０２との配置位置を破線で示している。また、冷却装置８００に設けられた冷却管８１３，８２３との配置位置を破線で示している。
【００１３】
非絶縁型の半導体モジュール１００は、図１及び図２に示されるように、ドレイン板２００と、ドレイン板２００のおもて面に配置された積層基板３１０、第１半導体チップ４１０及び第２半導体チップ４２０を有する。第１半導体チップ４１０には、ＭＯＳＦＥＴが含まれており、第２半導体チップ４２０には、ダイオードが含まれている。なお、ドレイン板２００の裏面には、ドレイン板２００を横切る溝部２０１，２０２が形成されている。この際、第１半導体チップ４１０及び第２半導体チップ４２０は、溝部２０１，２０２の外側に対応するドレイン板２００のおもて面に配置されている。
【００１４】
また、積層基板３１０は、金属板３１１と、絶縁板３１２と、ゲート回路板３１３ａ及び回路板３１３ｂとが積層されている。
また、半導体モジュール１００は、第１半導体チップ４１０及び第２半導体チップ４２０と、積層基板３１０とを電気的に接続する接続部材であるプリント基板５００及び導電ポスト５１１〜５１５を有する。さらに、ゲート回路板３１３ａにはゲート端子３３０が、回路板３１３ｂには一対のソース端子３２０がそれぞれ配置されている。なお、ゲート端子３３０には、ゲート支柱部６２０を介してゲート接触子６１０が接続されている。また、ゲート接触子６１０は、導電性を備える弾性部材により構成されている。
【００１５】
このような半導体モジュール１００の構造の各側部がケース７００に収納されており、上部が開口６０１及び孔６０２を備える蓋６００で覆われている。この際、開口６０１からは、ゲート接触子６１０とソース端子３２０とが露出され、孔６０２がソース端子３２０のねじ孔３２２に位置合わせされている。
【００１６】
さらに、半導体モジュール１００のドレイン板２００の裏面には、冷却装置８００が配置されている。冷却装置８００は、熱伝導に優れた、例えば、アルミニウム、金、銀、銅等の金属により構成されている。このような冷却装置８００には、図３に示されるように、冷却管８１３，８２３が内蔵されている。冷却管８１３，８２３には、注入口８１１，８２１から冷却水が注入され、排出口８１２，８２２から冷却水が排出されている。冷却管８１３，８２３は、コンパウンドを介して第１半導体チップ４１０及び第２半導体チップ４２０の下部に位置し、第１半導体チップ４１０及び第２半導体チップ４２０の冷却に寄与する。
【００１７】
このような半導体モジュール１００では、外部電源（図示を省略）の正極が冷却装置８００の裏面に接続され、外部電源の負極がソース端子３２０の接触面３２３に接続される。また、半導体モジュール１００において、外部制御端子（図示を省略）がゲート接触子６１０に接続されて、外部制御端子からゲート接触子６１０に制御信号が入力される。
【００１８】
なお、この際の電流の流れの詳細について後述する。
以下、このような半導体モジュール１００の各構成について図４〜図９を用いて詳細に説明する。
【００１９】
図４〜図９は、実施の形態の半導体モジュールの構成を示す図である。
但し、図４（Ｂ）は、図４（Ａ）における一点鎖線Ｙ３−Ｙ３における断面図である。図６（Ａ）は、図５の矢視Ａから見た図であり、図６（Ｂ）は、図５の矢視Ｂから見た図である。
【００２０】
また、図８は、プリント基板５００のおもて面に形成されているゲート配線層５２０を示しており、図９は、プリント基板５００の裏面に形成されているソース配線層５３０を示している。
【００２１】
ドレイン板２００は、図４に示されるように、電気的導電性を備える、例えば、銅等により構成されている。ドレイン板２００は、裏面に、ドレイン板２００を横切るような溝部２０１，２０２が形成されている。
【００２２】
また、積層基板３１０が、溝部２０１，２０２との間に対応するドレイン板２００のおもて面の中央部の領域にはんだを介して配置されている。積層基板３１０は、金属板３１１と、絶縁板３１２と、絶縁板３１２のおもて面の中心部に配置されたゲート回路板３１３ａと、ゲート回路板３１３ａを取り囲む回路板３１３ｂとを有する。すなわち、ゲート回路板３１３ａと回路板３１３ｂとは絶縁性が保たれている。
【００２３】
第１半導体チップ４１０は、ワイドバンドギャップ半導体である炭化シリコンで構成されたパワーＭＯＳＦＥＴを含んでいる。第１半導体チップ４１０には、炭化シリコンを構成材料とするパワーＭＯＳＦＥＴの製造に伴って、パワーＭＯＳＦＥＴと共に内部にボディダイオード（寄生ダイオード）が形成される。したがって、第１半導体チップ４１０では、パワーＭＯＳＦＥＴに対して逆並列でボディダイオードが接続されている。当該第１半導体チップ４１０の裏面（ドレイン板２００側）がドレイン電極、おもて面がソース電極／ゲート電極である。また、ボディダイオードにおいては、第１半導体チップ４１０の裏面がカソード電極、おもて面がアノード電極である。また、このような第１半導体チップ４１０は、ドレイン板２００のおもて面の周縁部に、例えば、直線状に２列、各列１０個ずつ配列されている。そして、第１半導体チップ４１０は、ドレイン板２００にはんだで固定され、ドレイン板２００とドレイン電極が電気的に接続されている。
【００２４】
また、第２半導体チップ４２０は、ダイオードを含んでおり、当該第２半導体チップ４２０の裏面（ドレイン板２００側）がカソード電極、おもて面がアノード電極である。このような第２半導体チップ４２０が、ドレイン板２００のおもて面の領域に、第１半導体チップ４１０と、積層基板３１０との間に配置されている。例えば、第２半導体チップ４２０は、第１半導体チップ４１０と同様、直線状に２列、各列１０個ずつ配列されている。そして、第２半導体チップ４２０は、ドレイン板２００にはんだで固定され、ドレイン板２００とカソード電極が電気的に接続されている。
【００２５】
さらに、第１半導体チップ４１０及び第２半導体チップ４２０は、ドレイン板２００の各溝部２０１，２０２から外側に対応する位置に配置されている。そして、各溝部２０１，２０２から外側のドレイン板２００の裏側に、コンパウンドが塗布され、冷却効率を向上させている。
【００２６】
次いで、一対のソース端子３２０が、図５及び図６に示されるように、積層基板３１０の回路板３１３ｂ上にそれぞれ配置され、電気的に接続されている。ソース端子３２０は、直方体状を成しており、ねじ孔３２２を備える段差面３２１と、外部接続端子が接続される接触面３２３とを有する。
【００２７】
また、ゲート端子３３０が、積層基板３１０のゲート回路板３１３ａにはんだを介して配置され、電気的に接続されている。ゲート端子３３０には、既述のゲート支柱部６２０が嵌合される嵌合孔３３１が形成されている。
【００２８】
また、このような一対のソース端子３２０とゲート端子３３０とは、積層基板３１０に対して一直線状に配置されている。
次いで、図７〜図９に示されるように、第１半導体チップ４１０及び第２半導体チップ４２０と、積層基板３１０（ゲート回路板３１３ａ及び回路板３１３ｂ）との間が接続部材（プリント基板５００及び導電ポスト５１１〜５１５）で電気的に接続される。
【００２９】
ゲート配線層５２０は、特に、図８に示されるように、プリント基板５００のおもて面に形成されている。このようなゲート配線層５２０は、導電ポスト５１４と、導電ポスト５１１との間を電気的に接続している。また、導電ポスト５１４とゲート回路板３１３ａが電気的に接続され、導電ポスト５１１と第１半導体チップ４１０（ＭＯＳＦＥＴ）のゲート電極が電気的に接続されている。さらに、ゲート配線層５２０は、ゲート回路板３１３ａを介して、ゲート端子３３０と電気的に接続されている。すなわち、ゲート端子３３０と、第１半導体チップ４１０のゲート電極が、上記部材を経由して電気的に接続されている。
【００３０】
また、ソース配線層５３０は、特に、図９に示されるように、プリント基板５００の裏面に形成されている。このようなソース配線層５３０は、導電ポスト５１５と、導電ポスト５１２及び導電ポスト５１３との間を電気的に接続している。また、導電ポスト５１５と回路板３１３ｂが電気的に接続され、導電ポスト５１２と第１半導体チップ４１０（ＭＯＳＦＥＴ）のソース電極が電気的に接続され、導電ポスト５１３と第２半導体チップ４２０（ダイオード）のアノード電極が電気的に接続されている。さらに、ソース配線層５３０は、回路板３１３ｂを介して、ソース端子３２０に電気的に接続されている。すなわち、ソース端子３２０と、第１半導体チップ４１０のソース電極及び第２半導体チップ４２０のアノード電極が、上記部材を経由して電気的に接続されている。
【００３１】
このような半導体モジュール１００の内部構造に対して、図１及び図２に示したように、ケース７００でその周囲を囲む。そして、蓋６００を上部から取り付けて、蓋６００の開口６０１から、ソース端子３２０及びゲート端子３３０を露出させ、蓋６００の孔６０２とソース端子３２０のねじ孔３２２とを位置合わせする。また、ゲート端子３３０の嵌合孔３３１に、ゲート接触子６１０が取り付けられたゲート支柱部６２０を嵌合する。これにより、半導体モジュール１００が得られる。さらに、図３に示したように、ドレイン板２００の裏面に冷却装置８００を取り付ける。
【００３２】
また、このようにして得られる半導体モジュール１００で構成される回路構成について図１０を用いて説明する。
図１０は、実施の形態の半導体モジュールで構成される回路構成を示す図である。
【００３３】
半導体モジュール１００では、図１０に示されるように、ＭＯＳＦＥＴ４１１（第１半導体チップ４１０）に、ダイオード４２１（第２半導体チップ４２０）が逆並列で接続されている。また、第１半導体チップ４１０には、ＭＯＳＦＥＴ４１１に対して逆並列で接続されるボディダイオード４１２も内部に構成されている。
【００３４】
次に、半導体モジュール１００における電流の流れについて図１１を用いて説明する。
図１１は、実施の形態の半導体モジュールにおける電流の流れを示す図である。
なお、図１１では、ケース７００及び蓋６００等の記載を省略し、電流の流れに関わる構成を記載している。また、図１１は、図１の一点鎖線Ｙ２−Ｙ２における断面図をそれぞれ表している。さらに、図１１（Ａ）は、第１半導体チップ４１０（ＭＯＳＦＥＴ）に対するゲートがオン時の、図１１（Ｂ）は、第１半導体チップ４１０（ＭＯＳＦＥＴ）に対するゲートをオフした直後の電流の流れをそれぞれ破線で示している。
【００３５】
半導体モジュール１００では、外部電源（図示を省略）の正極が冷却装置８００の裏面に接続され、外部電源の負極がソース端子３２０の接触面３２３に接続される。なお、冷却装置８００を経由して入力される電流は、ドレイン板２００の裏面に形成された溝部２０１，２０２の間の、ドレイン板２００の裏面の中央部から入力される。なぜなら、ドレイン板２００の裏側の溝部２０１，２０２の外側には、冷却用のコンパウンドが塗布されているため、電気的に導通状態ではないからである。また、半導体モジュール１００において、外部制御端子（図示を省略）がゲート接触子６１０に接続されて、外部制御端子からゲート接触子６１０に制御信号が入力される。
【００３６】
そこで、ゲート接触子６１０に接続させた外部制御端子から制御信号を入力する。すると、当該制御信号がゲート端子３３０と、ゲート回路板３１３ａと、導電ポスト５１４と、プリント基板５００のゲート配線層５２０と、導電ポスト５１１とを経由して、第１半導体チップ４１０（ＭＯＳＦＥＴ）のゲート電極に入力される。
【００３７】
この際、冷却装置８００を経由して入力される電流は、図１１（Ａ）に示されるように、ドレイン板２００の裏面の中央部（溝部２０１，２０２の間）に入力される。そして、電流は、積層基板３１０を迂回するようにドレイン板２００の外側に向けて導通する。第２半導体チップ４２０（ダイオード）は、その裏面（ドレイン板２００側）がカソード電極、おもて面がアノード電極である。このため、ドレイン板２００の外側に向けて導通する電流は、第２半導体チップ４２０（ダイオード）に入力されずに、第１半導体チップ４１０（ＭＯＳＦＥＴ）のドレイン電極に入力される。第１半導体チップ４１０（ＭＯＳＦＥＴ）は、ドレイン電極に電流が入力されており、ゲート電極がオンであるために、おもて面のソース電極から電流（ソース電流）を出力する。このようにして第１半導体チップ４１０（ＭＯＳＦＥＴ）から出力された電流は、導電ポスト５１２と、プリント基板５００のソース配線層５３０と、導電ポスト５１５と、回路板３１３ｂとを経由して、ソース端子３２０から外部に出力される。
【００３８】
次に、第１半導体チップ４１０（ＭＯＳＦＥＴ）に対して、ゲート電極への制御信号をオフにする。すると、半導体モジュール１００において、ドレイン板２００からソース端子３２０に印加されていた電圧が逆方向に印加されるようになる。すなわち、電圧がソース端子３２０からドレイン板２００に印加されるようになるために、図１１（Ｂ）に示されるように、電圧の印加方向に沿って電流が流れ出す。具体的には、第１半導体チップ４１０に対するゲートをオフした直後、ソース端子３２０からの電流が、回路板３１３ｂと、導電ポスト５１５とを経由して、プリント基板５００のソース配線層５３０を導通する。
【００３９】
この際、本実施の形態においては、第２半導体チップ４２０が、第１半導体チップ４１０よりも積層基板３１０側（電流の上流側）に配置されている。このため、プリント基板５００のソース配線層５３０を導通する電流は、第１半導体チップ４１０のボディダイオード４１２ではなく、第２半導体チップ４２０（ダイオード４２１）に主に入力される。
【００４０】
これらのために、第１半導体チップ４１０への電流の入力を抑制できる。そして、第１半導体チップ４１０への電流の入力が抑制されると、第１半導体チップ４１０のボディダイオード４１２への電流の入力も抑制されるようになる。このため、第１半導体チップ４１０の発熱も抑制されるようになり、半導体モジュール１００の特性の低下を抑制することができるようになる。
【００４１】
また、第２半導体チップ４２０のダイオード４２１の抵抗を、第１半導体チップ４１０のボディダイオード４１２の抵抗よりも小さくすると、ソース配線層５３０を導通する電流がさらに第２半導体チップ４２０に流れやすくなるので、より良い効果が得られる。
【００４２】
ここで、参考例として、このような半導体モジュール１００に対して、第２半導体素子４２０（ダイオード）を備えていない半導体モジュールについて用いて、図１２及び図１３を用いて説明する。
【００４３】
なお、このような半導体モジュールは、半導体モジュール１００において第２半導体チップ４２０（ダイオード）を備えていないだけで、他の構成は半導体モジュール１００（図１〜図３）と同様である。また、以下の説明では、半導体モジュールの各構成は、既出の符号を用いて説明し、重複する記載は省略する。
【００４４】
図１２は、参考例の半導体モジュールで構成される回路構成を示す図であり、図１３は、参考例の半導体モジュールにおける電流の流れを示す図である。
なお、図１３でも、図１１（Ｂ）と同様に、図１の一点鎖線Ｙ２−Ｙ２における断面図をそれぞれ表している。また、ケース７００及び蓋６００等の記載を省略し、電流の流れに必要な構成を記載している。さらに、図１３は、第１半導体チップ４１０に対するゲートをオフした直後の電流の流れをそれぞれ破線で示している。
【００４５】
参考例の半導体モジュールで構成される回路構成は、図１２に示されるように、ＭＯＳＦＥＴ４１１に対して、逆並列に接続されたボディダイオード４１２が接続されている。
参考例の半導体モジュールにおいて、第１半導体チップ４１０（ＭＯＳＦＥＴ）のゲート電極への制御信号をオフにする。すると、ドレイン板２００からソース端子３２０に印加されていた電圧が逆方向に印加されるようになるために、図１３に示されるように、逆に印加された電圧の印加方向に沿って電流が流れ出す。ソース端子３２０からの電流は、回路板３１３ｂと、導電ポスト５１５と、プリント基板５００のソース配線層５３０とを経由して、すべての電流が第１半導体チップ４１０（ＭＯＳＦＥＴ）のボディダイオード４１２に入力される。第１半導体チップ４１０（ＭＯＳＦＥＴ）に入力されたすべての電流は、ボディダイオード４１２を通電するため、第１半導体チップ４１０が発熱して、半導体モジュールの特性が低下してしまう。
【００４６】
一方、本実施の形態の半導体モジュール１００では、第１半導体チップ４１０（ＭＯＳＦＥＴ）に内蔵されているボディダイオード４１２に入力される電流を抑制することができる。そのため、第１半導体チップ４１０（ＭＯＳＦＥＴ）の発熱を抑制し、半導体モジュール１００の特性の低下を抑制することができる。
【符号の説明】
【００４７】
１００  半導体モジュール
２００  ドレイン板
２０１，２０２  溝部
３１０  積層基板
３１１  金属板
３１２  絶縁板
３１３ａ  ゲート回路板
３１３ｂ  回路板
３２０  ソース端子
３３０  ゲート端子
４１０  第１半導体チップ
４１１  ＭＯＳＦＥＴ
４１２  ボディダイオード
４２０  第２半導体チップ
４２１  ダイオード
５００  プリント基板
５１１，５１２，５１３，５１４，５１５  導電ポスト
５２０  ゲート配線層
５３０  ソース配線層
６００  蓋
６１０  ゲート接触子
７００  ケース
８００  冷却装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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