(57)【特許請求の範囲】
【請求項１】
階段型コンタクトソケット領域を形成する方法であって、
複数の平面電極および複数の絶縁層を含むスタックを提供する工程であって、隣接する複数の平面電極が絶縁層によって互いに分離される工程と、
前記スタック上にマスクを配置する工程と、
前記マスクの下にない前記複数の絶縁層内の第１の絶縁層の第１の部分をエッチングして、前記複数の平面電極内の第１の平面電極の第１の部分を露出させる工程と、
マスクをプルバックする工程と、
マスクをプルバックした後、マスクをプルバックすることによって露出した第１の絶縁層の第２の部分をエッチングし、第１の平面電極の第１の部分の一部をエッチングし、複数の絶縁層に含まれる第２の絶縁層の第１の部分をエッチングする工程と
を含み、
エッチングにより形成された第２の絶縁層の端部が傾斜しており、第１の平面電極の端部から、第１の平面電極の端部と第２の平面電極の端部との間に延びている
階段型コンタクトソケット領域を形成する方法。
【請求項２】
前記第１の絶縁層の端部は傾斜している
請求項１に記載の階段型コンタクトソケット領域を形成する方法。
【請求項３】
前記第１および第２の平面電極の端部は垂直である
請求項１または請求項２に記載の階段型コンタクトソケット領域を形成する方法。
【請求項４】
各接続導体は、平面電極の上面および端面に電気的に接続されている
請求項１ないし請求項３のいずれか一項に記載の階段型コンタクトソケット領域を形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１５年４月２４日に提出された米国優先権特許出願ＵＳ１４／６９５８３５の利益を主張するものであり、その各々の内容全体が参照により本明細書に組み込まれる。
【０００２】
本開示は、３次元メモリのソケット構成に関し、特に、３次元メモリのソケットの面積効率を改善することに関する。
【背景技術】
【０００３】
メモリデバイスは、幅広い分野で使われている。例えば、ソリッドステートメモリは、コンピューティングデバイスに関連するプログラム命令およびデータの長期または短期記憶に使用することができる。メモリ密度、アクセス速度、および信頼性は、ソリッドステートメモリの設計において重要な考慮事項である。最近のソリッドステートメモリの設計には、３次元アーキテクチャが使用されている。このような設計により、メモリ密度を高めることができる。加えて、そのような設計は、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、および相変化ランダムアクセスメモリ（ＰＣＲＡＭまたはＰＲＡＭ）に関連して使用するのに適している。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
３次元（３Ｄ）メモリ構造では、ビット線（ＢＬ）およびワード線（ＷＬ）を含む信号線は、メモリ構造の周辺部のソケット領域とメモリアレイ自体との間に延在する。より詳細には、メモリアレイの第１の側の第１のソケット領域は、ビット線に関連する電極またはコンタクトを含み、メモリアレイの第２の側の第２のソケット領域は、ワード線に関連する電極またはコンタクトを含むことができる。他の構成では、メモリアレイの第１および第２の対向する側のソケット領域をビット線に関連付けることができ、メモリアレイの第３および第４の対向する側のソケット領域をワード線に関連付けることができる。メモリアレイに含まれるメモリセルの数が増加するにつれて、対応する信号線（すなわち、ビット線および/またはワード線）の数が増加する。さらに、ビット線およびワード線のサイズにおける物理的制約により、メモリ構造の占有面積は、メモリアレイの面積に比べてますます大きくなる。この問題は、メモリセルのサイズおよびメモリセルピッチのサイズの減少、およびメモリアレイの密度の増加によって悪化する。
【０００５】
ソケット領域によって占有されるメモリ構造の領域もまた、メモリ構造内のデッキまたは層の数が増加するにつれて、メモリアレイが占有するメモリ構造の領域に対して増加する。より詳細には、従来のソケット構造では、異なる水平電極に対応する異なるデッキまたは層が階段型の配置で配置される。これらの異なる層は、垂直導体によってアクセスされる。その結果、水平電極の数を増加させるためには、ソケット領域のサイズを大きくする必要がある。すなわち、「階段構造」内の「階段」の数を増やす必要があり、これは、メモリアレイから遠ざかる方向にソケット領域の長さが所与の電極接触サイズに対して比例して増加する。さらに、水平電極と垂直導体との間に確立される接点のサイズは、様々な要因によって制約される。例えば、適切な電気的接触、したがって適切に低い電気抵抗を提供するために、最小接触面積を維持する必要がある。さらに、垂直導体を所望の接触領域に整列させる能力は、製造公差によって制限されることがあり、従って、最小の接触面積マージンを必要とする。したがって、メモリセル面積密度が増加するにつれて、接続領域またはソケット領域によって占められる総面積の割合がますます大きくなる傾向にある。
【０００６】
このような問題のために、メモリ構造の全体サイズの減少は、メモリアレイ自体のサイズの減少に伴わず、３次元メモリ構造の提供に関連するコストは比較的高いままである。
【課題を解決するための手段】
【００１１】
本開示の実施形態による方法は、対応するソケット領域が、従来の配置に従って構成された階段状のコンタクトと比較して縮小された面積を有することを可能にする階段型のコンタクト構成を提供する。このような方法によれば、プルバックプロセスを用いて階段構造において階段状の平面電極を連続的に露出させる。隣接する平面電極の間に配置された誘電体層は、各誘電体層の端部の少なくとも一部が、下に横たわる水平電極の端部と上に横たわる水平電極の端部との間の領域にあるようにエッチングされる。少なくともいくつかの実施形態によれば、各誘電体層の端部は傾斜している。本開示の実施形態による方法は、さらに、電極の上面の一部と電極の端面の一部の両方に接触する接続導体を設けることを含むことができる。
【００１４】
本開示の実施形態によれば、階段状コンタクトソケット領域を形成する方法が提供される。この方法は、複数の平面電極と、複数の絶縁層とを有するスタックを提供するステップを含み、隣接する平面電極は、絶縁層によって互いに分離される。マスクがスタック上に配置され、マスクの下にない第１の絶縁層の第１の部分がエッチングされて、複数の平面電極内の第１の平面電極の第１の部分が露出される。次に、マスクをプルバックする。この方法はさらに、マスクをプルバックし、第１絶縁層の第２部分をエッチングし、第１平面電極の第１部分をエッチングし、第２絶縁層の第１部分をエッチングすることを含む。エッチングによって形成された第２絶縁層の端部は、傾斜しており、第1平面電極の端部から第1平面電極の端部と第２平面電極の端部との間に延びている。
【００１５】
本開示の実施形態のさらなる特徴および利点は、特に添付の図面と併せて以下の説明からより容易に明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】例示的な３次元メモリ構造の斜視図である。
【図２】平面図における３次元メモリ構造の領域を示す。
【図３】立面図における従来技術の３次元メモリ構造を示す。
【図４】図３の従来技術の３次元メモリ構造を平面図で示している。
【図５】本開示の実施形態による立体メモリ構造を立面図で示している。
【図６】平面図における図５の３次元メモリ構造を示す。
【図７】基準３次元メモリ構造の面積効率と比較した、本発明の実施形態による例示的な３次元メモリ構造の面積効率を示すグラフである。
【図８】本開示の実施形態による方法の態様を示すフローチャートである。
【図９Ａ】本開示の実施形態による階段接触構造を形成するためのプロセスのステップを示す。
【図９Ｂ】本開示の実施形態による階段接触構造を形成するためのプロセスのステップを示す。
【図９Ｃ】本開示の実施形態による階段接触構造を形成するためのプロセスのステップを示す。
【図９Ｄ】本開示の実施形態による階段接触構造を形成するためのプロセスのステップを示す。
【発明を実施するための形態】
【００１７】
図１は、例示的な３次元メモリ構造１００を示す。より詳細には、垂直メモリアレイの形態の３次元メモリ構造１００が示されている。メモリ構造１００は、垂直メモリ素子１０８の端部に電気的に接続された複数のビット線１０４を含む。メモリ構造１００はまた、複数のワード線１１２および複数の水平または平面電極１１６を含む。各ワード線１１２は、水平電極またはデッキ１１６の上面１１４に、直接または接続導体１２０を介して接続される。水平電極１１６は、一般に、ｘおよびｙ方向に延びる平面内に配置される。メモリセル１２４は、水平電極１１６に隣接する垂直メモリ素子１０８の領域に形成され、一般にメモリ構造のメモリアレイ１２８内に含まれる。さらに、メモリアレイ１２８は、３次元（ｘ，ｙ，ｚ）に延びるボリューム内に含まれる。
【００１８】
例示的なメモリ構造１００において、ビット線１０４は、メモリアレイ領域１２８の一方の側に隣接するビット線ソケット領域１３２内でアクセスできるように延びている。他の実施形態によれば、ビット線１０４は、２つのビット線ソケット領域１３２が提供されるように、メモリアレイ領域１２８の反対側に延びている。ビット線ソケット領域１３２内でアクセス可能なビット線コンタクトまたはビット１０６の数は、この例ではビット線１０４の数に等しい。同様に、ワード線１１２は、メモリアレイ領域１２８の側に隣接するワード線ソケット領域１３６から延びている。他の実施形態によれば、ワード線ソケット領域１３６は、メモリアレイ１２８の追加の側に設けることができる。ワード線コンタクトまたはビット１４０の数は、この例では、ビット線１１２の数に等しい。コンタクト１４２において接続導体１２０に電気的に接続された水平電極１１６の接続部分１３８が階段型配置に配置されているので、ワード線ソケット領域１３６によって囲まれた領域は、突起として示されている。異なる水平電極またはデッキ１１６の接続部１３８は、メモリアレイ領域１２８から異なる距離に配置されている。
【００１９】
メモリ構造１００内のメモリセル１２４の数が増加すると、ビット線１０８および/またはワード線１１２の数も増加する。この例では、増加した数の水平電極またはデッキ１１６を可能にすることによって、ワード線１１２の数は、一般に高密度メモリアレイ領域１２８をサポートするビット線１０４の数よりも多い。さらに、例示的な従来技術のメモリ構造１００のような３次元メモリ構造は、３次元に配置されたメモリセル１２４を有し、ビット線１３２およびワード線１３６のソケット領域は、水平電極１１６に平行な平面内で、接続を完了する。その結果、メモリセル１２４の数が増加すると、特に水平電極またはデッキ１１６の数が増加するにつれて、ビット線１３２およびワード線１３６のソケット領域によって占められるメモリ構造の総面積の割合がますます大きくなる。
【００２０】
図２に示すように、ワード線ソケット領域１３６の長さＬｓ＿ｗｏｒｄは、水平電極１１６の数（ｎ）が増加するにつれて増加し、接続導体１２０が水平電極１１６にアクセスすることを可能にする。水平電極１１６は、階段接触配置に配置されている。したがって、デッキまたは水平電極１１６の数が増加すると、メモリアレイ１２８の面積密度が増加し、ワード線ソケット領域１３６が占める面積も増加する。同様に、ビット線１０４の数（ｍ）が増加すると、ビット線ソケット領域１３２が占める面積が増加する。加えて、所与のソケット領域１３２，１３６の配置に対して、ソケット領域１３２，１３６によって占有されるメモリ構造１００の全体面積は、デッキ１１６の数、従って所与のメモリセル領域１２８内のメモリセル１２４の数が増加するにつれて増加する。さらに、ソケット領域１３２，１３６が占める面積の、メモリ構造１００の総面積の占める割合は、メモリセル領域１２８の密度が増加するにつれて、ますます大きくなる。本開示を考慮した当業者によって理解されるように、面積効率の低下は、垂直メモリ構造に含まれるソケット領域１３２，１３６の数に関係なく生じる。
【００２１】
図３は、図１に示されたメモリ構造１００のような例示的なメモリ構造の一部を、ｘ方向に沿った視線から、従来技術のワード線ソケット領域１３６を包含して示す。図４は、図３に示されたメモリ構造１００のワード線ソケット領域１３６の部分を、ｚ軸または方向に沿った視線からの平面図で示す。図示されているように、ワード線ソケット領域１３６は、階段型コンタクト領域を含むことができる。さらに、水平電極１１６のコンタクト領域１３８と接続導体１２０との間の各コンタクト１４２は、水平電極１１６の上面１１４上に完全に配置される。ｙ軸に平行な方向におけるワード線ソケット領域１３６の長さは、デッキ１１６の数に比例し、この例では、以下の式で与えられる。
Ｌs＝｛Ｌc＋Ｌnｎ｝Ｆ
ここで、Ｌsはソケット長さ、Ｌcは一定の長さ係数、Ｌnは長さデッキ１１６の数に依存する係数、ｎはデッキ１１６の数、Ｆはメモリセル領域１２８のハーフピッチである。
【００２２】
図３に示すように、各水平電極１１６は、誘電体または絶縁層２４８によって隣接する水平電極１１６から分離されている。各絶縁層２４８は、垂直（すなわち、水平電極１１６の上面１１４に垂直または９０度、さらに、ｚ方向に平行）な端部表面２５２を有し、絶縁層２４８上の水平電極１１６よりもｙ方向には延びていない。従って、各水平電極１１６の平面上部表面１１４の一部分は、対応する接続導体１２０とのコンタクト１４２が形成されるコンタクト領域１３８として利用可能である。しかし、隣接する接続導体１２０の間のｙ方向、より詳細には、選択された水平電極１１６に電気的に接続された接続導体１２０と、選択された水平電極１１６の両側の水平電極１１６との間に、維持されなければならない位置合わせマージンまたは空間要素は、相対的に大きくなり、相対的に大きいＬnＦによって与えられる間隔をもたらす。
【００２３】
図５は、図１に示されたメモリ構造１００などの３次元メモリ構造の一部を示しており、本開示の実施形態に従って構成されたワード線ソケット領域５３６を、ｘ方向に沿った視線からの図である。図６は、図５に示されたメモリ構造１００のワード線ソケット領域５３６の部分をz軸に沿った視線からの平面図で示す。ソケット領域５３６は、平面電極１１６の端部が階段式に配置されている点で従来のソケット領域１３６に類似している。電極はスタックの下側ほどｙ方向に伸びている。さらに、各平面電極１１６は、隣接する誘電体層の間に介在する絶縁層または誘電体層５４８によって隣接する電極から分離されている。図示されているように、垂直導体１２０と接続導体１２０との間の間隔はｙ方向に縮小されている。すなわち、アラインメントマージンまたは長さ係数は、図３および図４に示した従来技術の構成に比べて減少している。例えば、従来の構成では、ｙ方向の接続導体１２０間のアライメントマージンを一定に保つ必要があったが、アライメントマージンを小さくして本開示の実施形態を構成することができる。本開示の少なくともいくつかの実施形態によれば、アラインメントマージンをゼロにすることができる。さらに他の実施形態によれば、アラインメントマージンは、接続導体１２０がｘ方向で互いに分離されている限り、ｙ方向で互いに重なり合うように、負であってもよい。その結果、本開示の実施形態は、従来技術による垂直導体１２０間の間隔と比較して、垂直導体１２０の中心線間の間隔を減少させることができる。従って、所与の数のデッキ１１６および他のすべての係数が等しい場合、本開示の実施形態に従って構成されたソケット領域５３６の長さは、従来技術に従って構成されたソケット領域１３６のソケット長さよりも短くなる。この減少した間隔は、隣接する水平電極１１６間の誘電体層５４８の端面５５２のテーパ状または傾斜状の構成によって可能になる。
【００２４】
本開示の実施形態によれば、誘電体層５４８（例えば、誘電体層５４８ａ）のｙ方向において最も遠い範囲に対応する、またはそれを含む端面５５２は、誘電体層５４８の直上にある水平電極１１６（例えば、水平電極１１６ａ）のｙ方向における最も遠い範囲と、誘電体層５４８の直下にある水平電極１１６（例えば、水平電極１１６ｂ）との間の点に延びている。特に、水平電極１１６ａの端面５５４と上に横たわる水平電極１１６の端面５５４との間にある、下にある水平電極１１６の上面１１４の一部分が、誘電体層５４８によって部分的に覆われている。さらに、この例では、各誘電体層５４８の端面５５２は、誘電体層５４８を覆う水平電極１１６の底面の端部に対応する点から、下にある水平電極１１６の端面５５４に向かう点（ただし、下にある水平電極１１６の端面５５４までではない）に延びるように傾斜している。したがって、接触領域５４２として利用可能な下にある水平電極１１６の上面１１４の覆われていない部分５３８は、誘電体層の端部が垂直である構成と比べて減少している。言い換えれば、本開示の実施形態では、重なり合う水平電極１１６によって重なり合わない、下にある水平電極１１６の上面１１４の領域は、介在誘電体層５４８の傾斜端部５５２によって部分的に覆われる。この構成の結果、アライメント許容誤差、したがってアライメントマージン要件は、従来の構成に比べて低減されるか、または完全に排除される。特に、整列していない垂直導体１２０は、ターゲット水平電極１１６の下にある誘電体層５４８によって、ターゲット水平電極１１６の直下の水平電極１１６に接触することが防止される。すなわち、少なくともある範囲にわたって、整列していない垂直導体１２０の影響をなくすことができる。このようにして得られたアラインメントマージン要件の減少の結果として、所与のスペーシングファクタおよびデッキ１１６の数に対して、本発明の実施形態のソケット領域の長さLsを、垂直な誘電体層の端部を有する従来の構成と比べて減らすことができる。
【００２５】
加えて、ターゲット水平電極１１６のエッジ部分５５４は、コンタクト領域５４２の一部として利用可能である。従って、水平電極１１６と、関連する垂直導体１２０との間の適切な低電気抵抗を含むがこれに限定されない電気的性能を、上面５３８の覆われていない部分の面積が従来の構成に比べて縮小されていても維持することができる。少なくともいくつかの実施形態によれば、垂直導体は、ターゲット水平電極１１６のいずれかの側の誘電体層５４８の一部と接触するようにサイズ調整され、整列される。
【００２６】
図７は、従来技術に従って構成されたワード線ソケット領域１３６の長さ（プロット７０４）と、本開示の実施形態に従って構成されたワード線ソケット領域５３６の長さ（プロット７０８）とを比較するグラフである。より詳細には、異なる数の層１１６を有する３次元メモリ構造のワード線ソケット領域１３６，５３６の長さ（Ｌs）が示されている。この例では、所与の一定の長さ係数およびセル領域の所与のハーフピッチについて、本開示の実施形態に従って構成されたワード線ソケット領域５３６の長さが、従来技術に従って構成されたワード線ソケット領域１３６の長さが増加する速度よりも遅い速度で、デッキの数（ｎ）とともに増加することが分かる。これにより、メモリ構造の小型化を図ることができる。
【００２７】
さらに、本開示の実施形態に従って構成されたワード線ソケット領域５３６を利用する３次元メモリ構造の面積効率は、従来の構成よりも大きくすることができる。特に、３次元メモリ構造の面積効率は、メモリアレイの面積にソケット領域の面積を加えたメモリアレイの面積の比として評価することができる。より具体的には、面積効率は以下のように表すことができる。
【数１】
0006788607.tif 000002
ここで、Ｅｆｆはメモリ構造の面積効率、Ａcはメモリセル領域の面積、Ａｆｉｒｓｔ＿ｓｏｃｋｅｔ＿ｒｅｇｉｏｎは第１のソケット領域の面積、Ａｓｅｃｏｎｄ＿ｓｏｃｋｅｔ＿ｒｅｇｉｏｎは第２のソケット領域の面積、Ａsはビット線およびワード線ソケット領域の総面積である。例えば、図２を参照すると、面積効率は、メモリアレイ領域１２８の面積をメモリアレイ領域１２８に等しい面積で除したものに、ビット線ソケット領域１３２の面積にワード線ソケット領域１３６，５３６の面積を加えたものを加えたものに等しい。これらの領域のすべてが水平電極またはデッキ１１６にほぼ平行な平面内にある。したがって、ソケット領域が階段接触領域を取り囲む場合、そのソケット領域の面積は、領域の水平面への投影によって与えられる。ワード線ソケット領域５３６に、図５および図６に示すような傾斜縁部５５２を有する誘電体層５４８を設けることによって、本開示の実施形態の結果として生じる３次元メモリ構造５００の面積効率は、従来の構成に比べて改善され得る。
【００２８】
本開示の実施形態によれば、従来の技術または構成と比較して縮小領域内にソケット領域を設ける方法が提供される。図８は、そのような方法のプロセスステップを示すフローチャートを示し、プロセスステップの実行中の異なるステージにおけるソケット構造５３６を図９Ａ〜図９Ｄに示す。この方法は、誘電体層５４８によって隣接する平面電極１１６から分離された平面または水平電極１１６のスタックを提供するステップ（ステップ８０４）を含むことができる。次いで、マスクが下の誘電体層の一部を露出させないように、上部誘電体層５４８上にマスク層を形成することができる（ステップ８０８）。図９Ａは、マスク９０４を追加した後のソケット領域５３６を示す。誘電体層５４８の露出部分をエッチングすることができる（ステップ８１２）。エッチングの初期段階後のソケット領域５３６が図９Ｂに示されている。次いで、マスク９０４をプルバックすることができる（ステップ８１６）。マスク９０４をプルバックした後のソケット領域５３６は、図９Ｃに示されている。次に、前のエッチングステップで露出した平面電極１１６および次の誘電体層５４８をエッチングし、上部誘電体層５４８をさらにエッチングすることができる（ステップ８２０）。ステップ８２０の完了後のソケット領域５３６が図９Ｄに示されている。このプルバックプロセスは、最後の平面電極１１６の一部が露出するまで継続することができる。本開示の実施形態によれば、エッチングプロセスの間、誘電体層５４８は、下にある平坦な電極１１６の上面に直角にエッチングされるのではなく、傾斜した表面を作り出すために先細にされる。誘電体層５４８が「プルバックされる」量は、上にある平面電極１１６が「プルバックされる」量より少なくてもよい。ステップ８２４において、最後の平面電極１１６に到達したかどうかの判定を行うことができる。そうでない場合、プロセスはステップ８１６に戻ることができる。
【００２９】
最後の電極に達した後、少なくとも１つの垂直導体１２０が各平面電極１１６に接続されるように、垂直導体１２０または接続導体１２０を形成することができる（ステップ８２８）。垂直導体１２０を形成する工程の間に、平面電極１１６と、関連する垂直導体１２０との間の接触領域５５２は、水平電極１１６の上面１１４の一部分を、平面電極１１６の端面５５４の一部分として含む。本開示を考慮した当業者によって理解され得るように、傾斜電極５３２を有する誘電体層５４８を設けることにより、垂直導体１２０が、ターゲット平面電極１１６の下の平面電極１１６に電気的に接触することが防止される。このため、従来の階段型コンタクト構成と比較して、所定の製造公差に必要なアライメントマージンを小さくすることができる。各平面電極１１６を垂直導体１２０に電気的に接続した後、プロセスを終了することができる。
【００３０】
本開示の実施形態は、３次元メモリ構造に関連する従来のソケット領域構成と比較して縮小された領域を占有することができるソケット領域構成を説明したが、本開示の実施形態は、このような構造に関連しての使用に限定されない。特に、本明細書で開示されるソケット領域は、コンタクトが階段型構造に配置される任意の電気構造に関連して利用され得る。より詳細には、本開示の実施形態は、階段型配置に配置された電気接点に対してアラインメントマージンを低減することができる構成を提供する。
【００３１】
本開示の実施形態の様々な特徴および構成要素は、「垂直」および「水平」基準方向に関連して説明した便宜上のものである。一般に、「垂直」は、様々な図に描かれた基準座標系のz軸に平行な方向を指す。「水平」方向は、一般に、基準座標系のｘおよびｙ方向にある平面に対応する。座標系の絶対配向、従って、「垂直」および「水平」成分または特徴の絶対的な向きは、必ずしも固定されているとは限らない。したがって、本開示の実施形態によれば、座標系の向きは絶対座標系内に固定されていない。
【００３２】
本発明の前述の説明は、例示および説明のために提示されたものである。さらに、この説明は、本発明をここに開示された形態に限定することを意図するものではない。従って、関連技術の技術または知識の範囲内で、上記の教示に相応する変形および変更は、本発明の範囲内である。上述した実施形態は、本発明を実施するために現在知られている最良の形態を説明するものであり、当業者がそのような実施形態、または、本発明の特定の用途または使用によって必要とされる様々な変更を伴う他の実施形態で本発明を利用できるようにすることを意図している。添付の特許請求の範囲は、従来技術によって許容される範囲で代替の実施形態を含むと解釈されることが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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