(57)【特許請求の範囲】
【請求項１】
レギュレータの出力電圧が出力される出力端子と、
前記レギュレータの第１の端子と第２の端子との間に接続された基準電圧回路と、
２つの入力を有し、一方の入力に前記基準電圧回路の出力が接続された誤差増幅回路と、
前記第１の端子にソースが接続され、前記誤差増幅回路の出力によって制御され、前記出力電圧を出力する第１導電型の出力トランジスタと、
前記第１の端子と前記第２の端子との間に前記出力トランジスタと直列に接続され、前記出力トランジスタの前記出力電圧を分圧し、分圧した分圧電圧が前記誤差増幅回路の他方の入力に接続された分圧抵抗と、
前記第１の端子にゲートが接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと前記第２の端子との間に接続され、ソースが前記第２の端子に接続され、ゲートとドレインが接続された第２導電型の第２のＭＯＳトランジスタと、
ドレインが前記出力トランジスタのドレインと接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の端子に接続された第２導電型の第３のＭＯＳトランジスタと、
前記誤差増幅回路の出力に応じて、前記第１の端子の電圧と同等の電圧と、前記第２の端子の電圧と同等の電圧との、いずれかの電圧を出力する信号処理回路と、
を有し、
前記誤差増幅回路の出力が、前記信号処理回路の出力を介して前記第１のＭＯＳトランジスタのソースに接続されていることを特徴とするレギュレータ。
【請求項２】
前記信号処理回路は、
ゲートが前記誤差増幅回路の出力に接続され、ソースが前記第１の端子に接続された第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと前記第２の端子との間に接続された電流源と、
入力と出力を有するインバータと、
を有し、
前記第４のＭＯＳトランジスタのドレインが、前記インバータの前記入力に接続され、
前記インバータの前記出力が、前記第１のＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１に記載のレギュレータ。
【請求項３】
前記信号処理回路は、
ゲートが前記誤差増幅回路の出力に接続され、ソースが前記第１の端子に接続された第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと前記第２の端子との間に接続された電流源と、
二つの入力を有するコンパレータと、
を有し、
前記第４のＭＯＳトランジスタのドレインが、前記コンパレータの一方の入力に接続され、前記コンパレータの他方の入力に基準電圧が接続され、
前記コンパレータの出力が、前記第１のＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１に記載のレギュレータ。
【請求項４】
レギュレータの出力電圧が出力される出力端子と、
前記レギュレータの第１の端子と第２の端子との間に接続された基準電圧回路と、
２つの入力を有し、一方の入力に前記基準電圧回路の出力が接続された誤差増幅回路と、
前記第１の端子にソースが接続され、前記誤差増幅回路の出力によって制御され、前記出力電圧を出力する第１導電型の出力トランジスタと、
前記第１の端子と前記第２の端子との間に前記出力トランジスタと直列に接続され、前記出力トランジスタの前記出力電圧を分圧し、分圧した分圧電圧が前記誤差増幅回路の他方の入力に接続された分圧抵抗と、
ゲートとソースが接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインと前記第２の端子との間に接続され、ソースが前記第２の端子に接続され、ゲートとドレインが接続された第２導電型の第２のＭＯＳトランジスタと、
ドレインが前記出力トランジスタのドレインと接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続され、ソースが前記第２の端子に接続された第２導電型の第３のＭＯＳトランジスタと、
前記誤差増幅回路の出力に応じて、前記第１の端子の電圧と同等の電圧と、前記第２の端子の電圧と同等の電圧との、いずれかの電圧を出力する信号処理回路と、
を有し、
前記誤差増幅回路の出力が、前記信号処理回路の出力を介して前記第１のＭＯＳトランジスタのゲートとソースに接続されていることを特徴とするレギュレータ。
【請求項５】
前記信号処理回路は、
ゲートが前記誤差増幅回路の出力に接続され、ソースが前記第１の端子に接続された第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと前記第２の端子との間に接続された電流源と、
入力と出力を有するインバータと、
を有し、
前記第４のＭＯＳトランジスタのドレインが、前記インバータの前記入力に接続され、
前記インバータの前記出力が、前記第１のＭＯＳトランジスタのゲートとソースに接続されていることを特徴とする請求項４に記載のレギュレータ。
【請求項６】
前記信号処理回路は、
ゲートが前記誤差増幅回路の出力に接続され、ソースが前記第１の端子に接続された第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのドレインと前記第２の端子との間に接続された電流源と、
二つの入力を有するコンパレータと、
を有し、
前記第４のＭＯＳトランジスタのドレインが、前記コンパレータの一方の入力に接続され、前記コンパレータの他方の入力に基準電圧が接続され、
前記コンパレータの出力が、前記第１のＭＯＳトランジスタのゲートとソースに接続されていることを特徴とする請求項４に記載のレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータに関する。
【背景技術】
【０００２】
ボルテージレギュレータ（以下、レギュレータと呼ぶ）において、出力トランジスタに流れるオフリーク電流の影響により、出力電流が少なく、温度が高いときに、レギュレータの出力電圧が上昇する場合がある。この出力電圧の上昇を防ぐため、出力トランジスタのオフリーク電流と同程度の大きさの電流を流す回路を付加したレギュレータが知られている（例えば、特許文献１参照）。
【０００３】
図５に、特許文献１に開示された従来のレギュレータの構成の一例を示す。図５において、トランジスタＭ５０２には、出力トランジスタＭ５０１とトランジスタＭ５０２とのサイズ比に応じて、出力トランジスタＭ５０１のオフリーク電流Ｉｏｕｔに比例したオフリーク電流Ｉが流れる。例えば、出力トランジスタＭ５０１のゲート長をＬ１、ゲート幅をＷ１、トランジスタＭ５０２のゲート長をＬ２、ゲート幅をＷ２とするとＩとＩｏｕｔの比は、Ｉ／Ｉｏｕｔ＝（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１）となる。
【０００４】
この比に応じた電流がトランジスタＭ５０２に流れる。そして、トランジスタＭ５０２と同一の電流がトランジスタＭ５０３に流れ、トランジスタＭ５０３とＭ５０４のトランジスタサイズの比に応じてトランジスタＭ５０３とＭ５０４には比例した電流が流れる。上記の構成で、出力トランジスタＭ５０１のオフリーク分の電流値と同等の電流値をトランジスタＭ５０４に引き込むことにより、出力トランジスタのオフリークによる出力電圧の上昇を押さえることができる。
【０００５】
なお、上記の構成では、レギュレータの出力電流の大小に関わらず、高温になると、トランジスタＭ５０２のリーク電流に応じたトランジスタＭ５０４の電流が流れる。従って、レギュレータの負荷が重いとき（出力電流が多いとき）、出力トランジスタＭ５０１のオフリーク電流を補正する回路で無駄な電流が消費される。
【０００６】
図６に、特許文献１に開示された従来のレギュレータの構成の別の一例を示す。図６において、レギュレータの負荷が軽い場合、誤差増幅回路５０２は出力トランジスタＭ５０１をオフさせる方向に制御する。このとき、同じ誤差増幅回路５０２の動作により、トランジスタＭ５０５がオフされる方向に制御される。これにより、インバータ回路６０１の入力は定電流回路６０２によって低レベルに引かれているため、低レベルとなる。このため、インバータ回路６０１はトランジスタＭ５０６をオンし、出力トランジスタＭ５０１のオフリーク電流を補正する回路（Ｍ５０２、Ｍ５０３、及びＭ５０４）は動作する。
【０００７】
一方、レギュレータの負荷が重くなると、トランジスタＭ５０５はオンし、インバータ回路６０１の入力は高レベルとなり、トランジスタＭ５０６をオフする。トランジスタＭ５０６がオフされるためトランジスタＭ５０２のオフリーク電流は流れず、出力トランジスタＭ５０１のオフリーク電流を補正する回路は動作を停止する。
【０００８】
上記の構成により、レギュレータの負荷が重いとき（出力電流が多いとき）、出力トランジスタＭ５０１のオフリーク電流を補正する回路による、消費電流を減らすことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−３０１６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されたレギュレータによれば、軽負荷時に、高温時のオフリーク電流による出力電圧の上昇を低減させることができる。しかし、レギュレータを搭載する装置等の小型化、低価格化等に伴い、より少ない素子数で、軽負荷、高温時のオフリーク電流による出力電圧の上昇を低減するレギュレータが求められている。
【００１１】
本発明の実施の形態は、上記問題点を鑑みてなされたものであって、従来のレギュレータより少ない素子数で、軽負荷時に、高温時のオフリーク電流による出力電圧の上昇を低減するレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様によるレギュレータ（１００）は、レギュレータ（１００）の出力電圧が出力される出力端子（１０７）と、前記レギュレータ（１００）の第１の端子（１０１）と第２の端子（１０２）との間に接続された基準電圧回路（１０３）と、２つの入力を有し、一方の入力に前記基準電圧回路（１０３）の出力が接続された誤差増幅回路（１０４）と、前記第１の端子（１０１）にソースが接続され、前記誤差増幅回路（１０４）の出力によって制御され、前記出力電圧を出力する第１導電型（Ｐチャネル）の出力トランジスタ（Ｍ１）と、前記第１の端子（１０１）と前記第２の端子（１０２）との間に前記出力トランジスタ（Ｍ１）と直列に接続され、前記出力トランジスタ（Ｍ１）の前記出力電圧を分圧し、分圧した分圧電圧が前記誤差増幅回路（１０４）の他方の入力に接続された分圧抵抗（Ｒ１、Ｒ２）と、前記第１の端子（１０１）にゲートが接続された第１導電型の第１のＭＯＳトランジスタ（Ｍ２）と、前記第１のＭＯＳトランジスタ（Ｍ２）のドレインと前記第２の端子（１０２）との間に接続され、ソースが前記第２の端子（１０２）に接続され、ゲートとドレインが接続された第２導電型（Ｎチャネル）の第２のＭＯＳトランジスタ（Ｍ３）と、ドレインが前記出力トランジスタ（Ｍ１）のドレインと接続され、ゲートが前記第２のＭＯＳトランジスタ（Ｍ３）のゲートに接続され、ソースが前記第２の端子（１０２）に接続された第２導電型（Ｎチャネル）の第３のＭＯＳトランジスタ（Ｍ４）と、前記誤差増幅回路（１０４）の出力に応じて、前記第１の端子（１０１）の電圧と同等の電圧と、前記第２の端子（１０２）の電圧と同等の電圧との、いずれかの電圧を出力する信号処理回路（１１０又は２１０）と、を有し、前記誤差増幅回路（１０４）の出力が、前記信号処理回路（１１０又は２１０）の出力を介して前記第１のＭＯＳトランジスタ（Ｍ２）のソースに接続されていることを特徴とする。
【００１３】
好ましくは、信号処理回路（１１０）は、ゲートが前記誤差増幅回路（１０４）の出力に接続され、ソースが前記第１の端子（１０１）に接続された第１導電型の第４のＭＯＳトランジスタ（Ｍ５）と、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインと前記第２の端子（１０２）との間に接続された電流源（１０６）と、入力と出力を有するインバータ（１０５）と、を有し、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインが、前記インバータ（１０５）の前記入力に接続され、前記インバータ（１０５）の前記出力が、前記第１のＭＯＳトランジスタ（Ｍ２）のソースに接続されていることを特徴とする。
【００１４】
好ましくは、信号処理回路（２１０）は、ゲートが前記誤差増幅回路（１０４）の出力に接続され、ソースが前記第１の端子（１０１）に接続された第１導電型（Ｐチャネル）の第４のＭＯＳトランジスタ（Ｍ５）と、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインと前記第２の端子（１０２）との間に接続された電流源（１０６）と、二つの入力を有するコンパレータ（２１１）と、を有し、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインが、前記コンパレータ（２１１）の一方の入力に接続され、前記コンパレータ（２１１）の他方の入力に基準電圧（２１２）が接続され、前記コンパレータ（２１１）の出力が、前記第１のＭＯＳトランジスタ（Ｍ２）のソースに接続されていることを特徴とする。
【００１５】
また、本発明の別の一実施態様によるレギュレータ（１００）は、レギュレータ（１００）の出力電圧が出力される出力端子（１０７）と、前記レギュレータ（１００）の第１の端子（１０１）と第２の端子（１０２）との間に接続された基準電圧回路（１０３）と、２つの入力を有し、一方の入力に前記基準電圧回路（１０３）の出力が接続された誤差増幅回路（１０４）と、前記第１の端子（１０１）にソースが接続され、前記誤差増幅回路（１０４）の出力によって制御され、前記出力電圧を出力する第１導電型（Ｐチャネル）の出力トランジスタ（Ｍ１）と、前記第１の端子（１０１）と前記第２の端子（１０２）との間に前記出力トランジスタと（Ｍ１）直列に接続され、前記出力トランジスタ（Ｍ１）の前記出力電圧を分圧し、分圧した分圧電圧が前記誤差増幅回路（１０４）の他方の入力に接続された分圧抵抗（Ｒ１、Ｒ２）と、ゲートとソースが接続された第１導電型の第１のＭＯＳトランジスタ（Ｍ２）と、前記第１のＭＯＳトランジスタ（Ｍ２）のドレインと前記第２の端子（１０２）との間に接続され、ソースが前記第２の端子（１０２）に接続され、ゲートとドレインが接続された第２導電型（Ｎチャネル）の第２のＭＯＳトランジスタ（Ｍ３）と、ドレインが前記出力トランジスタ（Ｍ１）のドレインと接続され、ゲートが前記第２のＭＯＳトランジスタ（Ｍ３）のゲートに接続され、ソースが前記第２の端子（１０２）に接続された第２導電型（Ｎチャネル）の第３のＭＯＳトランジスタ（Ｍ４）と、前記誤差増幅回路（１０４）の出力に応じて、前記第１の端子（１０１）の電圧と同等の電圧と、前記第２の端子（１０２）の電圧と同等の電圧との、いずれかの電圧を出力する信号処理回路（１１０又は２１０）と、を有し、前記誤差増幅回路（１０４）の出力が、信号処理回路（１１０又は２１０）の出力を介して前記第１のＭＯＳトランジスタ（Ｍ２）のゲートとソースに接続されていることを特徴とする。
【００１６】
好ましくは、前記信号処理回路（１１０）は、ゲートが前記誤差増幅回路（１０４）の出力に接続され、ソースが前記第１の端子（１０１）に接続された第１導電型（Ｐチャネル）の第４のＭＯＳトランジスタ（Ｍ５）と、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインと前記第２の端子（１０２）との間に接続された電流源（１０６）と、入力と出力を有するインバータ（１０５）と、を有し、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインが、前記インバータ（１０５）の前記入力に接続され、前記インバータ（１０５）の前記出力が、前記第１のＭＯＳトランジスタ（Ｍ２）のゲートとソースに接続されていることを特徴とする。
【００１７】
好ましくは、前記信号処理回路（２１０）は、ゲートが前記誤差増幅回路（１０４）の出力に接続され、ソースが前記第１の端子（１０１）に接続された第１導電型の第４のＭＯＳトランジスタ（Ｍ５）と、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインと前記第２の端子（１０２）との間に接続された電流源（１０６）と、二つの入力を有するコンパレータ（２１１）と、を有し、前記第４のＭＯＳトランジスタ（Ｍ５）のドレインが、前記コンパレータ（２１１）の一方の入力に接続され、前記コンパレータ（２１１）の他方の入力に基準電圧（２１２）が接続され、前記コンパレータ（２１１）の出力が、前記第１のＭＯＳトランジスタ（Ｍ２）のゲートとソースに接続されていることを特徴とする。
【００１８】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１９】
本発明によれば、第１のＭＯＳトランジスタを高温時のオフリーク電流の発生源として、又スイッチ素子として兼用させることにより、従来のレギュレータより少ない素子数で、軽負荷時に、高温時のオフリーク電流による出力電圧の上昇を低減するレギュレータを提供することができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係るレギュレータの構成図である。
【図２】第２の実施形態に係るレギュレータの構成図である。
【図３】第３の実施形態に係るレギュレータの構成図である。
【図４】第４の実施形態に係るレギュレータの構成図である。
【図５】従来のレギュレータの構成の一例を示す図である。
【図６】従来のレギュレータの構成の別の一例を示す図である。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施の形態について、添付の図面を参照して説明する。
【００２２】
［第１の実施形態］
図１は、第１の実施形態に係るレギュレータの構成図である。
【００２３】
図１において、レギュレータ１００は、電源電圧Ｖｉｎが供給される第１の端子１０１、接地電圧ＧＮＤに接続される第２の端子１０２、及び出力電圧Ｖｏｕｔを出力する出力端子１０７を有する。レギュレータ１００は、第１の端子１０１に入力された電源電圧Ｖｉｎを所定の出力電圧Ｖｏｕｔに降圧して出力する定電圧回路である。
【００２４】
図１に示すレギュレータ１００は、基準電圧回路１０３、誤差増幅回路１０４、出力トランジスタＭ１、分圧抵抗Ｒ１、Ｒ２、第１のＭＯＳトランジスタＭ２、第２のＭＯＳトランジスタＭ３、第３のＭＯＳトランジスタＭ４、及び信号処理回路１１０等を有する。
【００２５】
基準電圧回路１０３は、第１の端子１０１と第２の端子１０２との間に接続され、出力電圧Ｖｏｕｔに応じた基準電圧（以下、Ｖｒｅｆと呼ぶ）を出力する。
【００２６】
誤差増幅回路１０４は、２つの入力のうち、一方の入力（−）に基準電圧回路１０３の出力であるＶｒｅｆが接続され、他方の入力（＋）には、出力電圧Ｖｏｕｔを分圧抵抗Ｒ１、Ｒ２で分圧した分圧電圧が接続されている。誤差増幅回路１０４は、基準電圧回路１０３が出力するＶｒｅｆと、分圧抵抗Ｒ１、Ｒ２が出力する分圧電圧との差を増幅し出力する差動増幅器である。
【００２７】
出力トランジスタＭ１は、誤差増幅回路１０４の出力によって制御され、出力電圧Ｖｏｕｔを出力するＰチャネル型（第１導電型）のトランジスタ（例えば、ＭＯＳ−ＦＥＴ）である。出力トランジスタＭ１は、そのソースが第１の端子１０１に接続され、そのドレインが出力端子１０７に接続されると共に、分圧抵抗Ｒ１、Ｒ２を介して第２の端子１０２に接続されている。
【００２８】
分圧抵抗Ｒ１、Ｒ２は、第１の端子１０１と第２の端子１０２との間に、出力トランジスタＭ１と直列に接続され、出力トランジスタＭ１の出力電圧を分圧して、分圧した分圧電圧が誤差増幅回路１０４の他方の入力（＋）に接続されている。例えば、２つの分圧抵抗Ｒ１、Ｒ２の抵抗値をそれぞれ、ｒ１、ｒ２、出力電圧をＶｏｕｔとすると、分圧電圧（以下、Ｖｐと呼ぶ）は、Ｖｐ＝Ｖｏｕｔ×ｒ２／（ｒ１＋ｒ２）となる。
【００２９】
誤差増幅回路１０４は、基準電圧回路１０３から入力されるＶｒｅｆと、分圧抵抗Ｒ１、Ｒ１から入力されるＶｐとを比較し、ＶｒｅｆとＶｐとが常に等しくなるように出力トランジスタＭ１を制御する。
【００３０】
上記の構成において、出力トランジスタＭ１は、電流能力を高くするため、大面積で微細化された素子が用いられる。また、出力トランジスタＭ１には、ジャンクションにリーク電流が発生し、高温時には、さらに大きなリーク電流が発生する。
【００３１】
また、レギュレータ１００を搭載するウェアラブル端末等のモバイル機器は、低消費電力化のため消費電流が少なくなる場合があり、レギュレータの消費電流を低減するため分圧抵抗Ｒ１、Ｒ２の抵抗値は高く設定される。
【００３２】
そのため、レギュレータ１００は、軽負荷、高温時の出力トランジスタＭ１のリーク電流により、分圧抵抗Ｒ１、Ｒ２に流れる電流が増加し、出力電圧が設定値よりも上昇する場合がある。
【００３３】
本実施形態に係るレギュレータは、軽負荷、高温時のリーク電流による出力電圧の上昇を低減するために、以下の構成を有する。
【００３４】
第１のＭＯＳトランジスタＭ２は、Ｐチャネル型（第１導電型）のＭＯＳトランジスタである。第１のＭＯＳトランジスタＭ２のゲートは第１の端子１０１に接続され、ソースは信号処理回路１１０の出力に接続されている。
【００３５】
例えば、信号処理回路１１０からの出力が高レベル（例えば、電源電圧Ｖｉｎと同等の電圧）であるものとする。この場合、第１のＭＯＳトランジスタＭ２には、出力トランジスタＭ１と第１のＭＯＳトランジスタＭ２とのサイズ比に応じて、出力トランジスタＭ１のリーク電流Ｉｏｕｔに比例したリーク電流Ｉが流れる。例えば、出力トランジスタＭ１と第１のＭＯＳトランジスタＭ２とのサイズ比が１００対１である場合、第１のＭＯＳトランジスタＭ２には、出力トランジスタＭ１のリーク電流Ｉｏｕｔに比例したリーク電流Ｉ（Ｉ＝Ｉｏｕｔ／１００）が流れる。一方、信号処理回路１１０からの出力が低レベル（例えば、接地電位ＧＮＤと同等の電圧）である場合、第１のＭＯＳトランジスタＭ２には、リーク電流が流れない。
【００３６】
第２のＭＯＳトランジスタＭ３は、第１のＭＯＳトランジスタＭ２のドレインと第２の端子１０２との間に接続されたＮチャネル型（第２導電型）のＭＯＳトランジスタである。第２のＭＯＳトランジスタＭ３のソースは第２の端子１０２に接続され、そのゲートとドレインが接続されている。この第２のＭＯＳトランジスタＭ３には、第１のＭＯＳトランジスタＭ２のリーク電流Ｉが流れる。
【００３７】
第３のＭＯＳトランジスタＭ４は、そのドレインが出力トランジスタＭ１のドレインと接続され、そのゲートが第２のＭＯＳトランジスタＭ３のゲートに接続され、そのソースが第２の端子１０２に接続されたＮチャネル型のＭＯＳトランジスタである。第３のＭＯＳトランジスタＭ４には、第２のＭＯＳトランジスタＭ３と第３のＭＯＳトランジスタＭ４との比に応じて、第２のＭＯＳトランジスタＭ３を流れる電流Ｉに比例した電流ｉが流れる。
【００３８】
例えば、信号処理回路１１０からの出力が高レベルであり、第２のＭＯＳトランジスタＭ３と第３のＭＯＳトランジスタＭ４とのサイズ比が１対１００である場合、第３のＭＯＳトランジスタＭ４には、電流ｉ（ｉ＝１００×Ｉ＝Ｉｏｕｔ）が流れる。この場合、第３のＭＯＳトランジスタＭ４には、出力トランジスタＭ１のリーク電流Ｉｏｕｔと同等の電流が流れることになる。一方、信号処理回路１１０からの出力が低レベルである場合、第３のＭＯＳトランジスタＭ４には電流が流れない。
【００３９】
信号処理回路１１０は、第１の端子１０１と第２の端子１０２に接続され、入力された誤差増幅回路１０４の出力に基づいて、出力トランジスタＭ１の出力電流Ｉｏｕｔが所定の値より減少したことを検知する。また、信号処理回路１１０は出力トランジスタＭ１の出力電流Ｉｏｕｔが所定の値より減少したことを検知したとき、高レベル（例えば、電源電圧Ｖｉｎと同等の電圧）を第１のＭＯＳトランジスタＭ２のソースに出力する。
【００４０】
図１において、第１の実施形態に係る信号処理回路１１０は、第４のＭＯＳトランジスタＭ５、電流源１０６、及びインバータ１０５を有する。
【００４１】
第４のＭＯＳトランジスタＭ５は、ゲートが誤差増幅回路１０４に接続され、ソースが第１の端子１０１に接続されたＰチャネル型（第１導電型）のＭＯＳトランジスタである。
【００４２】
電流源１０６は、第４のＭＯＳトランジスタＭ５と第２の端子１０２との間に接続され、所定の電流が流れる定電流回路である。
【００４３】
インバータ１０５は、その入力が第４のＭＯＳトランジスタＭ５のドレインに接続され、その出力が第１のＭＯＳトランジスタＭ２のソースに接続された反転回路である。インバータ１０５は、例えば、電源電圧Ｖｉｎが供給され、入力レベルが低レベルである場合、高レベル（電源電圧Ｖｉｎと同等の電圧）の信号を出力し、入力レベルが高レベルである場合、低レベル（接地電圧ＧＮＤと同等の電圧）の信号を出力する。
【００４４】
信号処理回路１１０において、誤差増幅回路１０４の出力によって出力トランジスタＭ１の出力電流Ｉｏｕｔが減少すると、それに比例して第４のＭＯＳトランジスタＭ５に流れる電流も減少する。また、電流源１０６を流れる電流値は、出力トランジスタＭ１を流れる出力電流Ｉｏｕｔが所定の値より少なくなり、第４のＭＯＳトランジスタＭ５に流れる電流がしきい値以下となったとき、インバータ１０５の入力レベルが低レベルとなるように予め設定されている。
【００４５】
上記の構成により、信号処理回路１１０は、出力トランジスタＭ１の出力電流が所定の値より少ない（負荷が軽い）ことを検知したとき、第１の端子１０１と同等の電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。これにより、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタＭ３には、出力トランジスタＭ１と第１のＭＯＳトランジスタＭ２とのサイズ比（例えば、１００対１）に応じたリーク電流Ｉ（例えば、Ｉ＝Ｉｏｕｔ／１００）が流れる。また、第３のＭＯＳトランジスタＭ４には、第２のＭＯＳトランジスタＭ３と第３のＭＯＳトランジスタＭ４とのサイズ比（例えば、１００対１）に応じた電流ｉ（例えば、ｉ＝１００×Ｉ＝Ｉｏｕｔ）が流れる。
【００４６】
従って、レギュレータ１００は、負荷が軽いとき、出力トランジスタＭ１のリーク電流Ｉｏｕｔと同等の電流ｉが、第３のＭＯＳトランジスタＭ４に引き込まれ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏｕｔの上昇を抑えることができる。
【００４７】
一方、信号処理回路１１０は、出力トランジスタＭ１の出力電流が所定の値以上のとき（負荷が重いとき）、第２の端子１０２と同じ電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。これにより、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタＭ３には、リーク電流Ｉが流れない。
【００４８】
従って、レギュレータ１００は、負荷が重いとき、出力トランジスタＭ１のリーク電流を補正する回路（第１のＭＯＳトランジスタＭ２、第２のＭＯＳトランジスタＭ３、及び第３のＭＯＳトランジスタＭ４）による消費電流を減らすことができる。
【００４９】
以上より、本実施形態によれば、従来のレギュレータ（例えば、図６に示すレギュレータ）より少ない素子数で、軽負荷時に、高温時のリーク電流による出力電圧の上昇を低減するレギュレータ１００を提供することができる。
【００５０】
［第２の実施形態］
第２の実施形態では、図１に示した第１の実施形態に係るレギュレータ１００の信号処理回路１１０の別の一例について説明する。
【００５１】
図２は、第２の実施形態に係るレギュレータの構成図である。図２において、レギュレータ１００は、信号処理回路２１０の構成が、図１に示す第１の実施形態に係る信号処理回路１１０の構成と異なっている。なお、レギュレータ１００の信号処理回路２１０以外の構成は、図１に示す第１の実施形態に係るレギュレータと同じなので、ここでは差分を中心に説明を行う。
【００５２】
信号処理回路２１０は、第１の端子１０１と第２の端子１０２とに接続され、入力された誤差増幅回路１０４の出力に基づいて、出力トランジスタＭ１の出力電流Ｉｏｕｔが所定の値より減少したことを検知する。また、信号処理回路２１０は出力トランジスタＭ１の出力電流Ｉｏｕｔが所定の値より減少したことを検知したとき、高レベル（例えば、電源電圧Ｖｉｎと同等の電圧）を第１のＭＯＳトランジスタＭ２のソースに出力する。
【００５３】
図２において、第２の実施形態に係る信号処理回路２１０は、第４のＭＯＳトランジスタＭ５、電流源１０６、及びコンパレータ２１１を有する。
【００５４】
なお、第４のＭＯＳトランジスタＭ５、及び電流源１０６については、図１に示した第１の実施形態の構成と同様である。
【００５５】
コンパレータ２１１は、負（−）の入力と正（＋）の入力との２つの入力を有し、負の入力は、第４のＭＯＳトランジスタＭ５のドレインに接続され、正の入力は、基準電圧２１２に接続されている。コンパレータ２１１は、例えば、電源電圧Ｖｉｎが供給され、負の入力の電圧が正の入力の電圧より高いとき、低レベル（接地電圧ＧＮＤと同等の電圧）の信号を出力し、負の入力の電圧が正の入力の電圧より低いとき、高レベル（電源電圧Ｖｉｎと同等の電圧）の信号を出力する。
【００５６】
図２の例では、コンパレータ２１１は、負の入力に接続された第４のＭＯＳトランジスタＭ５のドレインの電圧が、基準電圧２１２（例えば、Ｖｉｎ／２）より低いとき、高レベル（電源電圧Ｖｉｎと同等の電圧）の信号を出力する。また、コンパレータ２１１は、第４のＭＯＳトランジスタＭ５のドレインの電圧が、基準電圧２１２より高いとき、低レベル（接地電圧ＧＮＤと同等の電圧）の信号を出力する。
【００５７】
図２において、誤差増幅回路１０４の出力によって出力トランジスタＭ１の出力電流Ｉｏｕｔが減少すると、それに比例して第４のＭＯＳトランジスタＭ５に流れる電流も減少する。
【００５８】
また、電流源１０６を流れる電流値は、出力トランジスタＭ１を流れる出力電流Ｉｏｕｔが所定の値より少なくなり、第４のＭＯＳトランジスタＭ５に流れる電流がしきい値以下となったとき、第４のＭＯＳトランジスタＭ５のドレインの電圧が低レベルとなるように予め設定されている。
【００５９】
上記の構成により、本実施形態に係る信号処理回路２１０は、第１の実施形態に係る信号処理回路１１０と同様に動作する。すなわち、信号処理回路２１０は、出力トランジスタＭ１の出力電流が所定の値より少ない（負荷が軽い）ことが検知されたとき、第１の端子１０１と同じ電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。また、信号処理回路２１０は、出力トランジスタＭ１の出力電流が所定の値以上（負荷が重い）のとき、第２の端子１０２と同じ電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。
【００６０】
なお、本実施形態に係る信号処理回路２１０は、コンパレータ２１１を用いて、第１のＭＯＳトランジスタＭ２の制御を行うので、第１のＭＯＳトランジスタＭ２のオン、オフのしきい値を精度良く設定することができる。
【００６１】
以上より、本実施形態によれば、第１の実施形態と同様に、従来の技術より少ない素子数で、軽負荷時に、高温時のリーク電流による出力電圧の上昇を低減するレギュレータ１００を提供することができる。また、本実施形態に係るレギュレータ１００によれば、コンパレータ２１１と基準電圧２１２とを用いて、第１のＭＯＳトランジスタＭ２のオン、オフのしきい値を精度良く設定することができる。
【００６２】
［第３の実施形態］
第３の実施形態では、図１に示した第１の実施形態に係るレギュレータ１００の別の一例について説明する。
【００６３】
図３は、第３の実施形態に係るレギュレータの構成図である。図３において、第３の実施形態に係るレギュレータ１００は、第１のＭＯＳトランジスタＭ２のゲートが、第１のＭＯＳトランジスタＭ２のソース、及びインバータ１０５の出力に接続されている。なお、他の構成は、図１に示す第１の実施形態に係るレギュレータ１００の構成と同様である。
【００６４】
第１の実施形態と同様に、信号処理回路１１０は、出力トランジスタＭ１の出力電流が所定の値より少ないことを検知したとき、第１の端子１０１の電圧（Ｖｉｎ）と同等の電圧の信号を第１のＭＯＳトランジスタＭ２のゲート、及びソースに出力する。
【００６５】
このとき、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタＭ３には、第１の実施形態と同様に、出力トランジスタＭ１と第１のＭＯＳトランジスタＭ２とのサイズ比に応じたリーク電流Ｉ（例えば、Ｉ＝Ｉｏｕｔ／１００）が流れる。また、第３のＭＯＳトランジスタＭ４には、第２のＭＯＳトランジスタＭ３と第３のＭＯＳトランジスタＭ４とのサイズ比（例えば、１００対１）に応じた電流ｉ（例えば、ｉ＝１００×Ｉ＝Ｉｏｕｔ）が流れる。
【００６６】
従って、レギュレータ１００は、負荷が軽いとき、出力トランジスタＭ１のリーク電流Ｉｏｕｔと同等の電流ｉが、第３のＭＯＳトランジスタＭ４に引き込まれ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏｕｔの上昇を抑えることができる。
【００６７】
一方、信号処理回路１１０は、出力トランジスタＭ１の出力電流が所定の値以上のとき（負荷が重いとき）、第２の端子１０２の電圧と同等の電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。これにより、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタＭ３には、リーク電流Ｉが流れない。
【００６８】
従って、レギュレータ１００は、負荷が重いとき、出力トランジスタＭ１のリーク電流を補正する回路（第１のＭＯＳトランジスタＭ２、第２のＭＯＳトランジスタＭ３、及び第３のＭＯＳトランジスタＭ４）による消費電流を減らすことができる。
【００６９】
以上より、本実施形態によれば、従来のレギュレータ（例えば、図６に示すレギュレータ）より少ない素子数で、軽負荷時に、高温時のリーク電流による出力電圧の上昇を低減するレギュレータ１００を提供することができる。また、本実施形態に係るレギュレータ１００によれば、第１のＭＯＳトランジスタＭ２のゲートを第１の端子１０１に接続しなくても良いので、素子間の配線が容易になる。
【００７０】
［第４の実施形態］
第４の実施形態では、図２に示した第２の実施形態に係るレギュレータ１００の別の一例について説明する。
【００７１】
図４は、第４の実施形態に係るレギュレータの構成図である。図４において、第４の実施形態に係るレギュレータ１００は、第１のＭＯＳトランジスタＭ２のゲートが、第１のＭＯＳトランジスタＭ２のソース、及びコンパレータ２１１の出力に接続されている。なお、他の構成は、図２に示す第２の実施形態に係るレギュレータ１００の構成と同様である。
【００７２】
第２の実施形態と同様に、信号処理回路２１０は、出力トランジスタＭ１の出力電流が所定の値より少ないことを検知したとき、第１の端子１０１の電圧（Ｖｉｎ）と同等の電圧の信号を第１のＭＯＳトランジスタＭ２のゲート、及びソースに出力する。
【００７３】
このとき、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタには、第２の実施形態と同様に、出力トランジスタＭ１と第１のＭＯＳトランジスタＭ２とのサイズ比に応じたリーク電流Ｉ（例えば、Ｉ＝Ｉｏｕｔ／１００）が流れる。また、第３のＭＯＳトランジスタＭ４には、第２のＭＯＳトランジスタＭ３と第３のＭＯＳトランジスタＭ４とのサイズ比（例えば、１００対１）に応じた電流ｉ（例えば、ｉ＝１００×Ｉ＝Ｉｏｕｔ）が流れる。
【００７４】
従って、レギュレータ１００は、負荷が軽いとき、出力トランジスタＭ１のリーク電流Ｉｏｕｔと同等の電流ｉが、第３のＭＯＳトランジスタＭ４に引き込まれ、出力トランジスタＭ１のリーク電流による出力電圧Ｖｏｕｔの上昇を抑えることができる。
【００７５】
一方、信号処理回路２１０は、出力トランジスタＭ１の出力電流が所定の値以上のとき（負荷が重いとき）、第２の端子１０２の電圧と同等の電圧の信号を第１のＭＯＳトランジスタＭ２のソースに出力する。これにより、第１のＭＯＳトランジスタＭ２、及び第２のＭＯＳトランジスタＭ３には、リーク電流Ｉが流れない。
【００７６】
従って、レギュレータ１００は、負荷が重いとき、出力トランジスタＭ１のリーク電流を補正する回路（第１のＭＯＳトランジスタＭ２、第２のＭＯＳトランジスタＭ３、及び第３のＭＯＳトランジスタＭ４）による消費電流を減らすことができる。
【００７７】
以上より、本実施形態によれば、従来の技術より少ない素子数で、軽負荷時に、高温時のリーク電流による出力電圧の上昇を低減するレギュレータ１００を提供することができる。また、本実施形態に係るレギュレータ１００によれば、第１のＭＯＳトランジスタＭ２のゲートを第１の端子１０１に接続しなくても良いので、素子間の配線が容易になる。さらに、本実施形態に係るレギュレータ１００によれば、コンパレータ２１１と基準電圧２１２とを用いて、第１のＭＯＳトランジスタＭ２のオン、オフのしきい値を精度良く設定することができる。
【符号の説明】
【００７８】
１００    レギュレータ
１０１    第１の端子
１０２    第２の端子
１０３    基準電圧回路
１０４    誤差増幅回路
１０５    インバータ
１０６    電流源
１０７    出力端子
１１０、２１０    信号処理回路
２１１    コンパレータ
２１２    基準電圧
Ｍ１      出力トランジスタ
Ｍ２      第１のＭＯＳトランジスタ
Ｍ３      第２のＭＯＳトランジスタ
Ｍ４      第３のＭＯＳトランジスタ
Ｍ５      第４のＭＯＳトランジスタ
【図１】
0006700550.tif 000002
【図２】
0006700550.tif 000003
【図３】
0006700550.tif 000004
【図４】
0006700550.tif 000005
【図５】
0006700550.tif 000006
【図６】
0006700550.tif 000007