(57)【特許請求の範囲】
【請求項１】
マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）であって、
第１のドーパント型でドープされる基板上のスタックであって、第２のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）と、前記第２のドーパント型でドープされた前記ＢＤＬ上の半導体表面とを含む、前記スタックと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域と、
各々前記第２のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ＤＢＤＬが中にある前記第１のＭＯＡＴと前記第２のＭＯＡＴとの間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられる、フィンガーティップドリフト領域（ＦＤＲ）と、
いずれも前記ソースと前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネルと、
前記ソースと前記ドレインとの間の前記半導体表面上の少なくとも１つの第１のゲートスタックと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、ＭＦＬＨＶＴ。
【請求項２】
請求項１に記載のＭＦＬＨＶＴであって、
前記ソースＦＤＲのための前記それぞれのストライプ幅が、９０度の最大幅を有する線形ドリフト領域を備える前記ソースＦＤＲの境界に対して増大する角度θと共に単調に増大し、
前記ドレインＦＤＲのための前記それぞれのストライプ幅が、９０度の最小幅を有する線形ドリフト領域を備える前記ドレインＦＤＲの境界に対して増大する角度θと共に単調に低減する、ＭＦＬＨＶＴ。
【請求項３】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、ＭＦＬＨＶＴ。
【請求項４】
請求項１に記載のＭＦＬＨＶＴであって、
前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、ＭＦＬＨＶＴ。
【請求項５】
請求項１に記載のＭＦＬＨＶＴであって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、ＭＦＬＨＶＴ。
【請求項６】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＭＦＬＨＶＴが、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタを含む、ＭＦＬＨＶＴ。
【請求項７】
請求項１に記載のＭＦＬＨＶＴであって、
前記ＭＦＬＨＶＴが、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタを含む、ＭＦＬＨＶＴ。
【請求項８】
請求項１に記載のＭＦＬＨＶＴであって、
前記基板がシリコンを含み、前記第１のゲートスタックのゲート電極がポリシリコンを含む、ＭＦＬＨＶＴ。
【請求項９】
集積回路（ＩＣ）であって、
第１のドーパント型でドープされる基板と、
マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）と、
を含み、
前記ＭＦＬＨＶＴが、
前記基板上のスタックであって、第２のドーパント型でドープされたウェルと、複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）と、前記第２のドーパント型でドープされた前記ＢＤＬ上の半導体表面とを含む、前記スタックと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある、誘電体隔離領域と、
各々前記第２のドーパント型でドープされるソース及びドレインであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ＤＢＤＬが中にある前記第１のＭＯＡＴと前記第２のＭＯＡＴとの間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられる、フィンガーティップドリフト領域（ＦＤＲ）と、
いずれも前記ソースと前記ドレインとの間にある、前記半導体表面における上側電流チャネル及び前記ウェルにおける下側電流チャネルと、
前記ソースと前記ドレインとの間の前記半導体表面上の少なくとも１つの第１のゲートスタックと、
前記基板において形成される、対称ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ及び対称ｎチャネルＭＯＳ（ＭＯＳ）トランジスタと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を有する、ＩＣ。
【請求項１０】
請求項９に記載のＩＣであって、
前記ソースＦＤＲのための前記それぞれのストライプ幅が、９０度の最大幅を有する線形ドリフト領域を備える前記ソースＦＤＲの境界に対して増大する角度θと共に単調に増大し、
前記ドレインＦＤＲのための前記それぞれのストライプ幅が、９０度の最小幅を有する線形ドリフト領域を備える前記ドレインＦＤＲの境界に対して増大する角度θと共に単調に低減する、ＩＣ。
【請求項１１】
請求項９に記載のＩＣであって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、ＩＣ。
【請求項１２】
請求項９に記載のＩＣであって、
前記ＭＦＬＨＶＴが、前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を更に含む、ＩＣ。
【請求項１３】
請求項９に記載のＩＣであって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、ＩＣ。
【請求項１４】
横型パワーＭＯＳトランジスタを形成する方法であって、
第１のドーパント型でドープされる基板を提供することであって、前記基板がその上に第２のドーパント型でドープされたウェルを有し、前記ウェル上の半導体表面が前記第２のドーパント型でドープされる、前記基板を提供することと、
第１の誘電性ギャップ領域（第１のＭＯＡＴ）における第１の能動エリアと第２の誘電性ギャップ領域（第２のＭＯＡＴ）における第２の能動エリアとを画定するギャップを有する少なくとも部分的に前記半導体表面にある誘電体隔離領域を形成することと、
複数の希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する、前記第１のドーパント型でドープされた埋め込みドリフト層（ＢＤＬ）を形成することであって、
それらのそれぞれの位置においてドリフト長さと共に単調に増大するそれぞれのストライプ幅を備えて、前記複数の希薄ストライプを有する希薄されたＢＤＬマスクを用いてマスキングパターンを形成することと、
前記マスキングパターンを用いて注入することと、
を含む、前記ＢＤＬを形成することと、
各々前記第２のドーパント型でドープされるソース及びドレインを形成することであって、前記ドレインが、前記第１のＭＯＡＴにおけるソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、前記第２のＭＯＡＴにおけるドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインを形成することと、
前記ソースと前記ドレインとの間の前記半導体表面上に少なくとも第１のゲートスタックを形成することと、
を含み、
前記ＤＢＤＬが、前記第１のＭＯＡＴ及び前記第２のＭＯＡＴ間の前記ドレインフィンガーティップ（ドレインＦＤＲ）と前記ソースフィンガーティップ（ソースＦＤＲ）との少なくとも一方に関連付けられるフィンガーティップドリフト領域（ＦＤＲ）内にある、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記それぞれのストライプ幅が、前記ＦＤＲの境界に対して増大する角度θとともに増大し、線形ドリフト領域が９０度の最大幅を有する、方法。
【請求項１６】
請求項１４に記載の方法であって、
前記ＦＤＲが、前記ソースＦＤＲと前記ドレインＦＤＲとを含む、方法。
【請求項１７】
請求項１４に記載の方法であって、
前記第１のドーパント型でドープされた前記半導体表面における頂部表面層を形成することを更に含む、方法。
【請求項１８】
請求項１４に記載の方法であって、
前記第１のゲートスタックが、第１のゲートスタックと、前記第１のゲートスタックに対して横方向にある第２のゲートスタックとを含むスプリットゲートを含む、方法。
【請求項１９】
マルチフィンガー横型トランジスタであって、
第１のドーパント型にドープされる埋込ドリフト層（ＢＤＬ）であって、複数の希薄ストライプを含む希薄されたＢＤＬ部分（ＤＢＤＬ）を有する、前記ＢＤＬと、
各々が第２のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースに指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも１つに関連するフィンガーティップドリフト領域（ＦＤＲ）であって、前記ＤＢＤＬが前記ＦＤＲ内に延在する、前記ＦＤＲと、
前記ソースと前記ドレインとの間の第１のゲート構造と、
を含み、
前記複数の希薄ストライプが、前記ドレインフィンガーティップ又はソースフィンガーティップの少なくとも１つから前記ＦＤＲ内で単調に増加するそれぞれのストライプ幅を有する、マルチフィンガー横型トランジスタ。
【請求項２０】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲがソースＦＤＲであり、前記ソースＦＤＲのためのそれぞれのストライプ幅が、前記ソースＦＤＲの境界に対して増加する角度θとともに単調に増加し、前記ソースＦＤＲが９０度で最大幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項２１】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲがドレインＦＤＲであり、前記ドレインＦＤＲのためのそれぞれのストライプ幅が、前記ドレインＦＤＲの境界に対して増加する角度θとともに単調に減少し、前記ドレインＦＤＲが９０度で最小幅を有するリニアドリフト領域を備える、マルチフィンガー横型トランジスタ。
【請求項２２】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記ＦＤＲが、ソースＦＤＲとドレインＦＤＲとを含む、マルチフィンガー横型トランジスタ。
【請求項２３】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記第１のゲート構造が、第１のゲートスタックと前記第１のゲートスタックに対して横方向の第２のゲートスタックとを含むスプリットゲートを含む、マルチフィンガー横型トランジスタ。
【請求項２４】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項２５】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記マルチフィンガー横型トランジスタが、横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタを含む、マルチフィンガー横型トランジスタ。
【請求項２６】
請求項１９に記載のマルチフィンガー横型トランジスタであって、
前記基板がシリコンを含み、前記第１のゲートスタックのゲート電極がポリシリコンを含む、マルチフィンガー横型トランジスタ。
【請求項２７】
集積回路（ＩＣ）であって、
第１のドーパンド型にドープされる基板と、
マルチフィンガートランジスタであって、
前記第１のドーパント型にドープされる埋込ドリフト層（ＢＤＬ）であって、複数の希薄ストライプを含む希薄されたＢＤＬ部分（ＤＢＤＬ）を有する、前記ＢＤＬと、
第２のドーパント型にドープされるソース及びドレインであって、前記ドレインが、ソースフィンガーティップを有する複数のソースフィンガーを含む前記ソースと指間され、ドレインフィンガーティップを有する複数のドレインフィンガーを含む、前記ソース及びドレインと、
前記ドレインフィンガーティップと前記ソースフィンガーティップとの少なくとも１つに関連するフィンガーティップドリフト領域（ＦＤＲ）であって、前記ＤＢＤＬが内部にある、前記ＦＤＲと、
前記ソースと前記ドレインとの間の第１のゲート構造と、
前記基板に形成される、対称ｐチャネル金属酸化半導体（ＰＭＯＳ）トランジスタ及び対称ｎチャネル金属酸化半導体（ＮＭＯＳ）トランジスタと、
を含み、
前記複数の希薄ストライプが、それらのそれぞれの位置でのドリフト長さとともに単調に増加するそれぞれのストライプ幅を有する、前記マルチフィンガートランジスタと、
を含む、ＩＣ。
【請求項２８】
請求項２７に記載のＩＣであって、
前記ＦＤＲがソースＦＤＲであり、前記ソースＦＤＲのための前記それぞれのストライプ幅が、前記ソースＦＤＲの境界に対して増加する角度θとともに単調に増加し、前記ソースＦＤＲが９０度で最大幅を有するリニアドリフト領域を備える、ＩＣ。
【請求項２９】
請求項２７に記載のＩＣであって、
前記ＦＤＲがドレインＦＤＲであり、前記ドレインＦＤＲのための前記それぞれのストライプ幅が、前記ドレインＦＤＲの境界に対して増加する角度θとともに単調に減少し、前記ドレインＦＤＲが９０度で最小幅を有するリニアドリフト領域を備える、ＩＣ。
【請求項３０】
請求項２７に記載のＩＣであって、
前記ＦＤＲがソースＦＤＲとドレインＦＤＲとを含む、ＩＣ。
【請求項３１】
請求項２７に記載のＩＣであって、
前記第１のゲート構造が、第１のゲートスタックと前記第１のゲートスタックに対して横方向である第２のゲートスタックとを含むスプリットゲートを含む、ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＬＤＭＯＳ及びＤＥＭＯＳトランジスタを含む、希薄されたドリフト層を有する横型高電圧金属酸化物半導体（ＭＯＳ）パワートランジスタに関連する。
【背景技術】
【０００２】
最近のデジタル超大規模集積（ＶＬＳＩ）回路は、通常、約２．５ボルト又はそれを下回る供給電圧で動作する。しかし、集積回路（ＩＣ）によっては、より高い電圧で動作する付加的なオンチップ回路を要するものがある。回路の例は、電力管理スイッチ、アナログ入力回路調整トランスデューサ信号、又はスピーカー又はその他のアクチュエータのための出力アナログ駆動機能など、種々のオフチップシステム構成要素を備える入力／出力（ＩＯ）インタフェース回路である。
【０００３】
この問題に対する一つの解決策は、複数の異なるゲート酸化物厚みを用いること、及び同じＩＣチップ上に低電圧トランジスタ及び高電圧トランジスタ両方を構築することである。この方法は、プロセス複雑性及びコストを増大させる。代替の解決策は、従来の対称ＭＯＳトランジスタに比べて一層高い電圧で動作することが可能なドレイン構造を有する、横方向拡散金属酸化物半導体（ＬＤＭＯＳ）又はドレイン拡張ＭＯＳ（ＤＥＭＯＳ）など、一層高いドレイン・ソース電圧の利用を可能にするため（ｎ型デバイスに対して）ドレイン及びゲート間に軽くドープされたｎ型ギャップを有する横方向非対称ソース及びドレインＭＯＳトランジスタを用いることである。
【０００４】
ＬＤＭＯＳトランジスタにおいて、軽くドープされた横方向拡散されたドレイン領域が、重くドープされたドレインコンタクト及びトランジスタチャネル領域間に構築される。ＬＤＭＯＳという名前が暗示するように、ドレイン及びソース間に横方向の電流がつくられる。この軽くドープされた横方向拡散された領域にデプリーション領域が形成され、ドレインコンタクト及びトランジスタゲート間の電圧降下となる。適切に設計される場合、高電圧のためのスイッチとして低ゲート電圧トランジスタの使用を可能にするため、充分な電圧がドレインコンタクト及びゲート誘電体間で低下され得る。
【０００５】
幾つかの横型パワートランジスタは「ＲＥＳＵＲＦ」領域を含み、これらは、低減された表面電界領域である。本願の目的のため、「ＲＥＳＵＲＦ」という用語は、近隣の表面半導体領域における電界を低減する材料を指す。例えば、ＲＥＳＵＲＦ領域は、近隣の半導体領域（又は層）とは反対の導電型の埋め込み半導体領域（又は層）であり得る。ＲＥＳＵＲＦ構造は、Appelsらの「薄層高電圧デバイス」、Philips J, Res. 351-13、1980に記載されている。横型パワートランジスタのためのＲＥＳＵＲＦ領域は、概して埋め込みドリフト領域と称される。
【非特許文献１】Appels, et.al., "Thin Layer High Voltage Devices" Philips J, Res. 35 1-13, 1980
【０００６】
横型パワートランジスタの降伏電圧を上昇させるため、希薄された埋め込みドリフト層が、トランジスタの一つの端部におけるドリフト領域において用いられ得、これは、マスクされた（非注入）ストライプにより分離された希薄ストライプの注入を可能にする、マスクされた注入によって形成され得る。一つ又は複数の高温アニーリングプロセスが続き、その結果、注入されたストライプからのドーパントが、非注入ストライプ内に拡散し、より重くなくドープされたストライプと交互に、より重くドープされたストライプをつくる。
【０００７】
ＤＥＭＯＳ又はＬＤＭＯＳトランジスタは、概して互いに指間される複数のソース及びドレインフィンガーを備えるマルチフィンガーレイアウト、又は、
囲まれたソース又は囲まれたドレインを備える（本質的に）単一のフィンガー設計であるレーストラックレイアウトを有し得る。希薄された埋め込みドリフト層設計のための希薄された埋め込みドリフト層は、概して、横型パワートランジスタのためのドレイン・ソース降伏電圧（ＢＶＤＳＳ）を設定する。その際、レーストラックレイアウトは概して、フィンガーティップ領域において一層高い曲率を有するマルチフィンガーレイアウトのための下側ＢＶＤＳＳに比して、より小さな接合曲率に起因する、理想に近い（プラナー）接合降伏電圧である一層高い降伏電圧を提供する。フィンガーティップ領域は、フィンガーティップの線形（湾曲していない）領域から延在するフィンガーの湾曲した末端部に対応する。マルチフィンガー横型パワートランジスタ（ＤＥＭＯＳ又はＬＤＭＯＳトランジスタなど）の利点には、減少された寄生効果、及びフィンガーの幅（Ｗ）、長さ（Ｌ）、数、及びコンタクトの数を変更する能力が含まれ、これは、トランジスタレイアウトプロセスを速めることを促進する。
【発明の概要】
【０００８】
記載される例において、マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）が、第１のドーパント型でドープされた基板、第２のドーパント型でドープされたウェル、及び第１の型でドープされた埋め込みドリフト層（ＢＤＬ）を含み、ＢＤＬは、希薄ストライプを含む希薄されたＢＤＬ部（ＤＢＤＬ）を有する。第２の型でドープされる半導体表面がＢＤＬ上にある。誘電体隔離領域がギャップを有し、これらのギャップが、第１のギャップ領域（第１のＭＯＡＴ）における第１の能動エリア、及び第２のギャップ領域（第２のＭＯＡＴ）における第２の能動エリアを画定する。ドレインが、各々第２のドーパント型でドープされる、第１のＭＯＡＴにおけるソースフィンガーと指間される第２のＭＯＡＴにおけるドレインフィンガーを含む。ＤＢＤＬは、第１及び第２のＭＯＡＴ間のドレインフィンガーティップ及び／又はソースフィンガーティップに関連付けられるフィンガーティップドリフト領域内にある。ゲートスタックが、ソース及びドレイン間の半導体表面上にある。希薄ストライプは、それらのそれぞれの位置においてドリフト長さと共に単調に増大するストライプ幅を有する。
【図面の簡単な説明】
【０００９】
【図１Ａ】例示の一実施例に従った、例示のＤＢＤＬ部及び複数の水平電流チャネル備える、ｎチャネルＭＦＬＨＶＴを有する例示のＩＣの断面図である。
【００１０】
【図１Ｂ】図１ＡのＩＣのトップダウン図である。
【００１１】
【図２Ａ】例示の一実施例に従った、それぞれ、ドレインフィンガーティップを有する、第１のドレインフィンガーと第２のドレインフィンガーとの間のソースフィンガーティップを有するソースフィンガーを示す開示されるＭＦＬＨＶＴの一部を示す。
【００１２】
【図２Ｂ】例示の一実施例に従った、ＦＤＲにおける開示されるスケーリングに基づいて設計された１５個の例示の希薄ストライプを備える注入された領域に対応する希薄ストライプを備える、ＭＩＯＤ希薄ストライプ幅設計を有するＢＤＬ注入後のＭＦＬＨＶＴのＤＢＤＬの上面図である。
【００１３】
【図３Ａ】例示の一実施例に従った、開示されるＤＢＤＬ設計におけるパラメータを示すために用いられる、フィンガーティップを含むフィンガーを示す。
【００１４】
【図３Ｂ】例示の一実施例に従った、開示されるＤＢＤＬ設計におけるパラメータを示すために用いられる、フィンガーティップ部の１／２を含むフィンガーを示す。
【００１５】
【図４】図２Ｂに示すように、ＭＩＯＤを有する開示されるＤＢＤＬ設計を有する開示されるマルチフィンガーＮＬＤＭＯＳデバイス、及び固定ストライプ過剰設計寸法を有する従来のＤＢＤＬを有する制御レーストラックＮＬＤＭＯＳデバイスからのデータを含む、比較のＮＬＤＭＯＳ  ＢＶＤＳＳデータを示す。
【発明を実施するための形態】
【００１６】
図面は必ずしも一定の縮尺で描いてはいない。本開示において、幾つかの行為又は事象は、異なる順で及び／又は他の行為又は事象と同時に起こり得、幾つかの行為又は事象は任意選択である。
【００１７】
例示の実施例において、マルチフィンガー横型高電圧トランジスタ（ＭＦＬＨＶＴ）は、本明細書においてフィンガーティップドリフト領域「ＦＤＲ」と称する、フィンガーのソース及びドレインフィンガーティップ間に従来の希薄された埋め込みドリフト層を有するドレイン拡張ＭＯＳ（ＤＥＭＯＳ）及び横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタを含む。そのような実施例では、ＦＤＲの希薄ストライプ幅（例えば、ｎチャネル金属酸化物半導体（ＮＭＯＳ）に対しドレイン端部において）固定過剰設計寸法（２００％などのスケーリング）を利用すると、これらのトランジスタのドレイン−ソース降伏電圧（ＢＶＤＳＳ）が制限され得る。この低減されたＢＶＤＳＳは、特に最高接合曲率部において、ＦＤＲにおける著しい曲率誘導電界密集に起因し、これは、或る集積回路（ＩＣ）欠陥を検出及び特定するエミッション顕微鏡イメージング（ＥＭＭＩ）により検証されている。例えば、マルチフィンガーＬＤＭＯＳのＢＶＤＳＳは、約８００ＶのＢＶＤＳＳを有する別の状況での同等のレーストラックバージョンに比して、約７００Ｖと約１００Ｖ低くなり得、これは、大きなエンドキャップ半径に起因して理想的なＢＶＤＳＳである。
【００１８】
また、例示の実施例は、ＭＦＬＨＶＴのためのＦＤＲにおける計算（式）ベースの希薄された埋め込みドリフト層（ＤＢＤＬ）設計を提供し、これは、ソースフィンガーティップ及び／又はドレインフィンガーティップに関連付けられるＦＤＲ内にあるＤＢＤＬの少なくとも一部に沿った希薄ストライプ幅に対して単調に増大する過剰設計寸法（ＭＩＯＤ）を提供する。希薄ストライプ幅は、注入された埋め込みドリフト層領域に対応する。開示されるＤＢＤＬ設計は、ＦＤＲの最高接合曲率部における電界密集を緩和することにより、このようなトランジスタのＢＶＤＳＳを改善することがわかっている。開示される集積回路（ＩＣ）は、ｐチャネルＭＯＳ（ＰＭＯＳ）ＭＦＬＨＶＴのためのｎ型希薄、及びＮＭＯＳ  ＭＦＬＨＶＴのためのｐ型希薄の両方を組み合わせ得る。
【００１９】
例示の実施例は、ＭＩＯＤを有するＦＤＲにおけるＤＢＤＬ設計を有するＭＦＬＨＶＴを含み、これは、電界密集を緩和することによりＢＶＤＳＳを改善させることが分っている。開示されるＭＦＬＨＶＴはまた、ソース及びドレイン間の複数の電流チャネルを有することにより低減されたエリアで、高電圧で高電流を提供する。開示されるＭＦＬＨＶＴにおける電流は、開示されるトランジスタがＯＮにされるとき複数のチャネルを介して流れ得るため、開示されるトランジスタは、低減されたエリアで高電流を提供する。複数の電流チャネル特徴は、ＬＤＭＯＳ又はＤＥＭＯＳトランジスタを含むＭＦＬＨＶＴに必要とされるエリアを著しく低減し、それにより、コストを著しく低減する。
【００２０】
この説明において、「電流チャネル」という用語は、電流が流れる半導体基板の領域を指す。一つの電流チャネルが、反対のドーパント型の拡散により別の電流チャネルから隔離される。一つの電流チャネルは、反対のドーパント型の拡散の端部において他の電流チャネルに短絡され得、これは、２つの電流チャネルを分離する。
【００２１】
図１Ａの断面図に示すように、例示のＩＣ１５０が、指間されるソース及びドレインフィンガー間のフィンガーティップに近接するＦＤＲにおける共通ドレイン２１８近くのドレイン端部におけるＤＢＤＬ部１３２ａを含んで、ｐ型ＢＤＬ  １３２を備えるｎチャネルＭＦＬＨＶＴ（ＭＦＬＨＶＴ１００）を有し、上側電流チャネル２２６及び下側電流チャネル２２８として破線で示される複数の水平電流チャネルを備える。フィンガーティップ領域は、フィンガーティップの線形（湾曲していない）領域から延在するフィンガーの湾曲した末端部に対応する。ＩＣ１５０又はｎ型希薄を有する別のＩＣなどの、同じＩＣ上のｐチャネルＭＦＬＨＶＴが、ＭＦＬＨＶＴ１００に関連してリバーストーン（reverse-tone）デバイスにより実現され得る。
【００２２】
図１Ｂは、ＩＣ１５０のトップダウン図を示す。図１Ｂを参照すると、上側電流チャネル２２６が、頂部ｐ型表面層１７４とＢＤＬ  １３２（これは、ｐ型である）との間の半導体表面１３８（ｎ型ドープされる）にあり、一方、下側電流チャネル２２８が、ＢＤＬ  １３２と基板１０５との間のｎウェル１０２にある。基板１０５は、第１のドーパント型（ｐ型である）でドープされ、半導体表面１３８は第２のドーパント型（ｎ型である）でドープされる。ＭＦＬＨＶＴのための垂直層スタックはｐｎｐｎｐ構造を有し、これは、４つの低減された表面電界（ＲＥＳＵＲＦ）領域を提供する。しかし、頂部ｐ型表面層１７４（図１Ａ）が任意選択であるため、３つのＲＥＳＵＲＦ領域を提供するｐｎｐｎ構造を有する開示されるＭＦＬＨＶＴを提供するために、頂部ｐ型表面層１７４は取り除かれ（プロセスにおいてスキップされ）得る。
【００２３】
基板１０５は、シリコン、シリコンゲルマニウム、又はその他の半導体材料を含み得る。一つの特定の配置は、シリコン基板１０５上のエピタキシャルシリコン／ゲルマニウム（ＳｉＧｅ）半導体表面である。
【００２４】
対称Ｓ／ＤコアロジックＰＭＯＳトランジスタ５０が、ｎウェル１４６、ソース／ドレイン拡散２２４、及びトランジスタゲート２０２を有する。対称Ｓ／ＤコアロジックＮＭＯＳトランジスタ６０が、ｐ型エピ層１３０、ソース／ドレイン拡散２１４、及びトランジスタゲート２０４を有する。ＭＦＬＨＶＴ１００は、２つのゲート電極２０６及び２０８、及び上側電流チャネル２２６及び下側電流チャネル２２８を有し、いずれも、その共通ドレイン（ドレイン）２１８と共通ソース（ソース）２１６との間にある。所望とされる場合、２つ以上の水平電流経路が提供され得る。ゲート電極２０６及び２０８は、ポリシリコン、又は代替として金属、を含み得る。
【００２５】
ＭＦＬＨＶＴ１００のゲート電極２０６を含むゲートがＯＮにされるとき、電流は、頂部ｐ型表面層１７４とＢＤＬ  １３２との間の上側電流チャネル２２６を介して流れる。ＭＦＬＨＶＴ１００のゲート電極２０８を含むゲートがＯＮにされるとき、電流は上側電流チャネル２２６及び下側電流チャネル２２８を介して流れる。しかし、電力スイッチング用途では、ゲート電極２０６及び２０８は、トランジスタＯＮ状態電流を最大化するために共に短絡され得る。図１Ａには２つのゲートが示されているが、開示されるＭＦＬＨＶＴが一つのみのゲートを必要とするように、単一ゲートが上側電流チャネル２２６及び下側電流チャネル２２８両方をサポートしてもよい。
【００２６】
誘電体隔離領域１６２が、トレンチアイソレーション（シャロートレンチアイソレーション（ＳＴＩ）など）として少なくとも部分的に半導体表面において示されており、これは、代替として、共通ソース２１６が形成される第１の誘電性ギャップ領域（後述では、ソースＭＯＡＴ）１１０における第１の能動エリアと、ドレイン２１８が形成される第２の誘電性ギャップ領域１１５における第２の能動エリア（後述では、ドレインＭＯＡＴ）とを画定する誘電体におけるギャップを有するＩＣ１５０の半導体表面１３８、ｐ型エピ層１３０、及びｎウェル１４６の上を含む、フィールド酸化（ＦＯＸ）とし得る。電流チャネル２２６、２２８はいずれも、ソース２１６及びドレイン２１８を共有するように示される。電流チャネル２２６、２２８は、先細りになり、共通ソース２１６近くのそれらのドーピング及び幅に比して、共通ドレイン２１８近くで、より狭く、より軽くドープされる。
【００２７】
ゲート電極２０６及び２０８を含むゲートがいずれもＯＦＦにされ、高電圧が共通ドレイン２１８に印加されるとき、拡張されたデプリーション領域が、上側電流チャネル２２６（これはｎ型である）とｐ型表面層１７４及びＢＤＬ  １３２との間に形成し、拡張されたデプリーション領域が、上側電流チャネル２２６及び下側電流チャネル２２８が、共通ソース２１６から共通ドレイン２１８への連続的な電流経路を提供することをやめるように、下側電流チャネル２２８（これはｎ型である）及びＢＤＬ  １３２及び基板１０５間に形成する。ゲート電極２０６及び２０８を含むトランジスタゲートスタックが、高電圧を切り替えるためにロジックトランジスタ５０及び６０と同じ低電圧ゲート誘電体を用い得るように、これらのデプリーション領域にわたって充分な電圧が低下される。
【００２８】
図２Ａは、指間されるフィンガーティップ配置を示す開示されるＭＦＬＨＶＴの部分２００を示し、ドレインフィンガーティップ２１８ａ’を有する第１のドレインフィンガー２１８ａと、ドレインフィンガーティップ２１８ｂ’を有する第２のドレインフィンガー２１８ｂとの間のソースフィンガーティップ２１６ａ’を有するソースフィンガー２１６ａを含む。ＭＦＬＨＶＴは、図示される指間されるフィンガー配置の複数の反復を有し得る。ソースフィンガーティップ２１６ａ’はソースＦＤＲ２１０に関連付けられ、ソースＦＤＲ２１０は、ドレインＭＯＡＴ１１５の外側エッジとソースＭＯＡＴ１１０の外側エッジとの間にある（図１ＡのＤＢＤＬ部１３２ａを含む）。同様に、それぞれのドレインＦＤＲ２１５が、ドレインＭＯＡＴ１１５の外側エッジとソースＭＯＡＴ１１０の外側エッジとの間のドレインフィンガーティップ２１８ａ’及び２１８ｂ’に関連付けられ、これも、ＤＢＤＬ  １３２ａ（図１Ａ）など、開示されるＤＢＤＬ部を含み得る。希薄は、ソース２１６近くの側のより小さな希薄の度合い（図２Ａにおける認識不能な希薄ストライプと同等である）に比して、ドレイン２１８近くの側で一層重い（図２Ａにおけるより近接したピッチの認識可能な希薄ストライプと同等である）。
【００２９】
図２Ｂは、ソースＦＤＲ２１０（図２Ａ）の上面図表現２５０であり、例示の一実施例に従った、それらの位置においてドリフト長さ（ＤＬ）の関数としてサイズが単調に増大する、注入された領域に対応するＤＢＤＬストライプ幅を有するＢＤＬ注入後の例示のＤＢＤＬ部１３２ａを示す。ソースフィンガーティップ２１６ａ’の始まりにおけるフィンガーティップセンターが２８５として識別及び示され、線形ドリフト領域２９０が、２９５として示される水平破線境界の上に示されており、ソースＦＤＲ２１０が、水平破線２９５の下に示されている。
【００３０】
本明細書において用いられるように、ＤＬ（これは、図２ＢにおいてＬとして示される定数である）は、線形ドリフト領域におけるドレインＭＯＡＴ１１５及びソースＭＯＡＴ１１０間の最小間隔と定義され、線形ドリフト領域は、ソースＭＯＡＴ１１０及びドレインＭＯＡＴ１１５間の最も短い距離（ソースＭＯＡＴエッジ１１０’からドレインＭＯＡＴエッジ１１５’まで）である。ソースＦＤＲ２１０において、ＤＬは、ソースＦＤＲ２１０（θを示す図３Ａ及び図３Ｂ参照）における特定の角度θでのソースＭＯＡＴエッジ１１０’及びドレインＭＯＡＴエッジ１１５’間の距離と定義される。ＤＢＤＬ部１３２ａは、ＢＤＬ注入の間マスクされる非注入ストライプ１３２ａ’１、１３２ａ’２及び１３２ａ’３（これらは非注入領域である）と互い違いになる、ＢＤＬ注入された領域となるストライプ１３２ａ１、１３２ａ２及び１３２ａ３を含む、１５個の例示の希薄されたＤＢＤＬストライプを含む。
【００３１】
パラメータＬｆ（図２Ｂ）は希薄ストライプのための過剰設計寸法であり、ここで、Ｌｆは、ソースＦＤＲ２１０の全体的なサイズを決定する従来の固定レイアウト設計のための固定パラメータ（一定）であり、Ｌθは、ストライプ幅を設定するＦＤＲ（後述の図３Ｂに示すＬθ参照）において可変である。図２Ｂに示す特定のレイアウトでは、Ｌｆは固定パラメータであり、一方、Ｌθは０度から９０又は１８０度までθと共に変化する。パラメータＬ（図２Ｂ）は、ソースＭＯＡＴ１１０のエッジからフィンガーの中央までの距離である（後述の図３Ｂに示すＬ参照）。例において説明されるように、（図２Ｂに示すような）ＤＢＤＬ部設計を有するｎチャネルＭＦＬＨＶＴでは、マルチフィンガー及びレーストラック（単一フィンガー）レイアウト間のＢＶＤＳＳ差は、約１００Ｖから４０Ｖ未満まで低減されることが分かっている。
【００３２】
ＭＦＬＨＶＴがＭＯＳデバイスを含むとき、フィンガーティップセンター２８５から一定距離では、ＤＢＤＬ  １３２ａのそれぞれのストライプ幅は、９０度の最大幅を有して、線形ドリフト領域２９０を備えるソースＦＤＲ２１０の水平破線境界２９５に対して増大する角度θとともに増大するように図２Ｂに示される。しかし、θに対するストライプ幅変化は、図２Ａに示すドレインＦＤＲ２１５など、ドレインフィンガーティップに関連付けられるＦＤＲに対して反対であり、ＤＢＤＬに対するそれぞれのストライプ幅は、増大する角度θに反して低下する。この非対称性は、上述のように図１Ａに示すように、ｐ型ＤＢＤＬ  １３２ａがドレイン２１８近くのドレイン側でより多く希薄される一方でｐ型ＤＢＤＬ  １３２ａがソース２１６近くのソース側でより少なく希薄されるＮＭＯＳ  ＭＦＬＨＶＴに対してなど、線形領域における開示される希薄概念を反映する。
【００３３】
また、固定θでは、フィンガーティップセンター２８５からの距離が増大するにつれて、図２Ｂに示すＤＢＤＬ１３２ａの幅は低減し、これは（θに対するストライプ幅と同様）、ドレインフィンガーティップに関連付けられるＦＤＲに対して反対である。しかし、幾つかの近隣の希薄ストライプは、線形ドリフト領域におけるドレインに近いストライプなど、プロセス限界に起因して同じストライプ幅であり得る。同様に希薄ストライプ間隔は、線形ドリフト領域におけるソースに近い希薄ストライプ間隔など、プロセス限界に起因して幾つかの近隣のストライプに対して同じであり得る。ＭＦＬＨＶＴがＰＭＯＳデバイスを含むとき、希薄はｎ型埋め込み層によって提供され得、（上述のＮＭＯＳデバイスに類似して）ＰＭＯＳソース側に対してより少ないｎ型埋め込み層希薄、及びＰＭＯＳドレイン側に対してより一層関連するｎ型埋め込み層希薄があり得る。
【００３４】
ＮＭＯＳ  ＭＦＬＨＶＴが概して上述されたが、この情報は、ｎドープされた領域をｐドーピングで置換することによりＰＭＯＳ  ＭＦＬＨＶＴにも有用であり、その逆も同様である。本明細書において用いられるように、拡散された領域が特定のドーパント型（ｎ型など）でドープされると称される場合、半導体表面におけるこのような領域は、その特定のドーパント型のドーピング濃度が、別の型（ｐ型など）のドーパントのドーピング濃度より高い領域である。
【００３５】
ＬＤＭＯＳ／ＤＥＭＯＳトランジスタを含むＭＦＬＨＶＴをつくる全般的な態様、及びそれを形成するための処理は、参照により本願に組み込まれるSridharらの米国特許番号第８，４７０，６７５号、発明の名称「ＬＤＭＯＳ及びＤＥＭＯＳのための厚いゲート酸化物」を含み、種々の参考文献に見られる。ＤＥＭＯＳトランジスタが、デバイスのドレインとチャネルとの間にドレインドリフト領域を付加することにより拡張されたドレインを有し、チャネル領域の代わりにこの領域において電界の大半をトラッピングし、（本明細書において用いられるように）また、二重拡散ドレインＭＯＳ（ＤＤＤＭＯＳ）と呼ばれる変形を含む。ＬＤＭＯＳトランジスタは、ＤＥＭＯＳトランジスタ構造に類似して、追加のドーピングによりつくられるドレインドリフト領域を用いる。
【特許文献１】米国特許番号第８，４７０，６７５号
【００３６】
開示されるＤＢＤＬを形成するための処理に関し、ストリップされた露出されたストライプ形状の領域を有するフォトレジストパターンをプリントするためなど、ＤＢＤＬ層マスクが複数のストライプを有して用いられる。希薄された埋め込みドリフト層ストライプを形成するための注入が続き、その後アニーリングが続く。複数のドレインフィンガーを含むドレインが、各々第２のドーパント型でドープされる複数ソースフィンガーと指間されて形成される。少なくとも一つの第１のゲートスタックが、ソース及びドレイン間の半導体表面上に形成される。
【００３７】
開示される実施例の利点は、電流導通経路の既知の排除に起因するフィンガーティップ領域からの電流寄与を犠牲にすることなく、３重ＲＥＳＵＲＦ  ＨＶトランジスタ（これらには頂部表面層１７４がない）又は４重ＲＥＳＵＲＦ  ＨＶトランジスタ（図１Ａに示すＭＦＬＨＶＴ１００など）に対するフィールド密集を緩和することを含む。別の利点は、開示されるＤＢＤＬ設計が数式に基づいており、そのため、人間によるレイアウト作業を何ら必要とすることなく自動設計の利用が可能である点である。他の利点には、実装がマスク変更のみに関与するので実装が低コストであり、追加の製造工程が不要であることが含まれる。
例
【００３８】
開示される実施例が下記の特定の例により更に図示されるが、これらは、本開示の範囲又は内容を如何なる方式においても制限するものと解釈すべきではない。
【００３９】
図３Ａはソース又はドレインフィンガーを示し、関連する線形ドリフト領域２９０を備える線形フィンガー部３１０、及び関連するソースＦＤＲ２１０を備えるフィンガーティップ３１１を含み、ＢＤＬストライプ３２０が線形ドリフト領域２９０において示される。図３Ｂにおいて、例示の一実施例に従った開示されるＤＢＤＬ設計におけるパラメータを示すために、フィンガーティップ３１１（図３Ａ）の２分の１が３１１ａとして示され、ソースＦＤＲ２１０の２分の１が２１０ａとして示される。図３Ａ及び図３Ｂはθを示し、これは、ＦＤＲにおける対象の位置までの角度である。図３ＢはＬθを示し、これは、ドレインＭＯＡＴ１１５の外側エッジからフィンガーティップセンター２８５までの距離（長さ）である。図３Ａはｒθｎｌを示し、これは、ソースＦＤＲ２１０内のｘｎｌの弧であり、ｘｎｌは、線形ドリフト領域２９０におけるＢＤＬストライプ３２０の一つのエッジである。ｒθｎｌは、θ＝０でｘｎｌと整列する。ｒｓ，ｄは、フィンガーティップ３１１半円の半径であり、図３Ａに示すようにフィンガーティップセンター２８５から描かれる実線として示される。
【００４０】
例えば、θ＜アークタンジェント（ａｒｃｔｇ）（Ｌｆ／Ｌ）であるとき、ＦＤＲ内の例示のＬθ計算は下記であり、
Ｌθ＝Ｌ／ｃｏｓθ
π／２＞θ＞ａｒｃｔｇ（Ｌｆ／Ｌ）であるとき、下記である。
0006789281.tif 000002
【００４１】
例示のドリフト長さスケーリング式は、下記である。
0006789281.tif 000003
上記スケーリング式から、まずＬθについて解き、その後、ｒθ（ｒθｎｌとして示される）について解くことができ、ここで、ｒθは、ソースフィンガーティップに関連付けられる上述のソースＦＤＲ２１０など、ソース又はドレインフィンガーのためのフィンガーティップに関連付けられるＦＤＲにおける各ＤＢＤＬストライプのエッジをどのように描く（レイアウトする）かを定義する。Ｌθが増大するにつれてｒθｎｌが増大し、これは、ＤＢＤＬストライプの幅を増大させる。ＤＢＤＬストライプ間の非注入領域（ギャップ）の幅もまた、Ｌθと共に増大する。Ｌ＝ＤＬ＋ｒｓ，ｄ、ＤＬ＝Ｌ−ｒｓ，ｄは、線形ドリフト領域における一定ドリフト長さである。ＦＤＲにおけるドリフト領域は、Ｌθ＝ＤＬθ＋ｒｓ，ｄ、ＤＬθ＝Ｌθ−ｒｓ，ｄである。
【００４２】
ＭＯＳデバイスのためのソースＦＤＲ２１０の場合を示す図２Ｂにおいて、ソースＦＤＲ２１０内のＤＢＤＬ  １３２ａとして示される１５個のＤＢＤＬストライプの各々は、θと共に変化する幅を有し、具体的には、最大幅９０度を有する増大するθとともに幅が増大し、９０度ラインに対して幅パターンが対称である。上記式は、θが増大するにつれてＬθが増大し、これは、ＤＢＤＬストライプの幅を増大させるｒθｎｌを増大させるので、このような分布を生成する。
【００４３】
図４は、比較のＬＤＭＯＳＢＶＤＳＳデータを示し、図２Ｂに示すものなど、ＦＤＲにおける可変ストライプ幅過剰設計寸法を有する開示されるＤＢＤＬを有するマルチフィンガーＮＬＤＭＯＳデバイス、及び固定ストライプ幅過剰設計寸法を有する従来のＤＢＤＬを有する制御レーストラックＮＬＤＭＯＳデバイスからのＢＶＤＳＳを含む。固定ストライプ過剰設計寸法を有するＤＢＤＬ設計を有するマルチフィンガーＮＬＤＭＯＳデバイスで１００Ｖを超える低減に対し、マルチフィンガー及びレーストラック（単一フィンガー）ＮＬＤＭＯＳデバイスレイアウト間のＢＶＤＳＳ差は約４０Ｖのみである。
【００４４】
開示される実施例は、種々の異なるデバイス及び関連製品を形成するため種々のアッセンブリフローに統合され得る半導体ダイを形成するために有用である。半導体ダイは、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、バイポーラ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスにおいて本発明の実施例を用いることができる。
【００４５】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１Ａ】
0006789281.tif 000004
【図１Ｂ】
0006789281.tif 000005
【図２Ａ】
0006789281.tif 000006
【図２Ｂ】
0006789281.tif 000007
【図３Ａ】
0006789281.tif 000008
【図３Ｂ】
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【図４】
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