(57)【特許請求の範囲】
【請求項１】
直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備える光電変換装置であって、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力し、
前記光電変換装置は、
前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、
前記複数の増幅器にそれぞれ接続された複数のアナログ／ディジタル変換器と、
前記複数のアナログ／ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、
前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第１の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、
前記複数のアナログ／ディジタル変換器のそれぞれは、互いに異なる複数の第２の基準電圧に基づいて、当該アナログ／ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、
前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ／ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力することを特徴とする光電変換装置。
【請求項２】
前記画素アレーは複数のリニアアレーを備え、
前記複数のリニアアレーのそれぞれは、互いに異なる複数の色のうちの１つに対応し、  前記複数のメモリ回路のそれぞれは、前記複数のリニアアレーのそれぞれについて、当該リニアアレーの少なくとも１つの画素に接続されることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記複数のメモリ回路のそれぞれについて、当該メモリ回路の前記複数のメモリセルは、前記画素アレーにおける互いに隣接した複数の画素に接続されることを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
前記複数の増幅器のそれぞれは、前記光電変換値及び前記リセット値を出力した画素を含むリニアアレーの色に応じて可変な利得を設定することを特徴とする請求項１に記載の光電変換装置。
【請求項５】
前記光電変換装置は、共通の第３の基準電圧に基づいて、前記第１の基準電圧及び前記複数の第２の基準電圧を生成する基準電圧源をさらに備えることを特徴とする請求項１又は４に記載の光電変換装置。
【請求項６】
前記光電変換装置は、前記複数の画素値算出器からそれぞれ出力された前記複数の画素の画素値を一時的に格納し、前記複数の画素の画素値の少なくとも一部を指定された順序で出力するスキャン回路をさらに備えることを特徴とする請求項１、４、５のいずれか一項に記載の光電変換装置。
【請求項７】
前記スキャン回路は、前記画素アレーにおける指定された範囲の複数の画素の画素値を順に出力することを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記スキャン回路は、前記画素アレーにおける指定された複数の画素の画素値を順に出力することを特徴とする請求項６に記載の光電変換装置。
【請求項９】
前記スキャン回路は、前記画素アレーの指定された方向に沿って前記複数の画素が並ぶ順に、前記複数の画素の画素値を順に出力することを特徴とする請求項７又は８に記載の光電変換装置。
【請求項１０】
前記光電変換装置は、前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、前記複数の画素値算出器、及び前記スキャン回路のためのタイミング信号を生成する少なくとも１つのタイミングジェネレータをさらに備えることを特徴とする請求項６乃至９のいずれか一項に記載の光電変換装置。
【請求項１１】
前記タイミングジェネレータは、
前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第１のタイミングジェネレータと、
前記複数の画素値算出器及び前記スキャン回路のためのタイミング信号を生成する第２のタイミングジェネレータとを備え、
前記第１及び第２のタイミングジェネレータは互いに同期して動作することを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記タイミングジェネレータは、
前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第１のタイミングジェネレータと、
前記スキャン回路のためのタイミング信号を生成する第２のタイミングジェネレータとを備え、
前記第１及び第２のタイミングジェネレータは互いに同期して動作することを特徴とする請求項１０に記載の光電変換装置。
【請求項１３】
前記複数のメモリ回路は、前記リニアアレーの長手方向に沿って配置された第１の回路群を構成し、
前記複数の増幅器は、前記リニアアレーの長手方向に沿って配置された第２の回路群を構成し、
前記複数のアナログ／ディジタル変換器は、前記リニアアレーの長手方向に沿って配置された第３の回路群を構成し、
前記複数の画素値算出器は、前記リニアアレーの長手方向に沿って配置された第４の回路群を構成し、
前記第１乃至第４の回路群は、前記画素アレーから、前記リニアアレーの長手方向に垂直な方向に順に遠ざかるように配置され、
前記画素アレー及び前記第１乃至第４の回路群は、前記リニアアレーの両端に対応する第１及び第２の端部を有し、
前記第１のタイミングジェネレータは、同じタイミング信号を生成するようにそれぞれ構成された第３及び第４のタイミングジェネレータを備え、
前記第３及び第４のタイミングジェネレータは互いに同期して動作し、
前記第３のタイミングジェネレータは、前記画素アレー及び前記第１乃至第４の回路群の前記第１の端部に接続され、
前記第４のタイミングジェネレータは、前記画素アレー及び前記第１乃至第４の回路群の前記第２の端部に接続され、
前記第２のタイミングジェネレータが前記複数の画素値算出器のためのタイミング信号を生成しない場合に、前記第３のタイミングジェネレータから前記画素アレー及び前記第１乃至第４の回路群の前記第１の端部までの信号線の長さは、前記第４のタイミングジェネレータから前記画素アレー及び前記第１乃至第４の回路群の前記第２の端部までの信号線の長さに等しいことを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
前記第１のタイミングジェネレータは第１のクロック信号に基づいて動作し、
前記第２のタイミングジェネレータは第２のクロック信号に基づいて動作することを特徴とする請求項１１乃至１３のいずれか一項に記載の光電変換装置。
【請求項１５】
前記第１のクロック信号は、第３のクロック信号を第１の逓倍率で逓倍することにより生成され、
前記第２のクロック信号は、前記第３のクロック信号を第２の逓倍率で逓倍することにより生成されることを特徴とする請求項１４に記載の光電変換装置。
【請求項１６】
前記第１及び第２のクロック信号の少なくとも一方はスペクトラム拡散変調されていることを特徴とする請求項１５に記載の光電変換装置。
【請求項１７】
前記第１のタイミングジェネレータは、前記第１及び第２のクロック信号のうちのスペクトラム拡散変調されていないクロック信号又は前記第３のクロック信号に基づいて生成されたトリガ信号に応じて動作を開始することを特徴とする請求項１６に記載の光電変換装置。
【請求項１８】
光電変換装置を備える画像読取装置において、前記光電変換装置は、
直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力し、
前記光電変換装置は、
前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、
前記複数の増幅器にそれぞれ接続された複数のアナログ／ディジタル変換器と、
前記複数のアナログ／ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、
前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第１の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、
前記複数のアナログ／ディジタル変換器のそれぞれは、互いに異なる複数の第２の基準電圧に基づいて、当該アナログ／ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、
前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ／ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力することを特徴とする画像読取装置。
【請求項１９】
光電変換装置と、画像形成部とを備える画像形成装置において、前記光電変換装置は、
直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、
複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、
前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、
前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、
前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、
前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力し、
前記光電変換装置は、
前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、
前記複数の増幅器にそれぞれ接続された複数のアナログ／ディジタル変換器と、
前記複数のアナログ／ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、
前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第１の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、
前記複数のアナログ／ディジタル変換器のそれぞれは、互いに異なる複数の第２の基準電圧に基づいて、当該アナログ／ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、
前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ／ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力し、
前記画像形成部は、前記光電変換装置によって取り込まれた画像を処理し、処理した画像を印刷することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
画像読取装置及び画像形成装置は、画像を取り込むために、ＣＣＤセンサ及びＣＭＯＳセンサなどの光電変換装置（イメージセンサ）を備える。特に、スキャナなどの画像読取装置、コピー機及びプリンタ複合機（ＭＦＰ）などの画像形成装置では、画像を取り込むためにリニアセンサが使用される。【０００３】
これまで、スキャナで用いられるリニアセンサは、ＣＣＤリニアセンサが主流であった。しかしながら、ＣＣＤリニアセンサはアナログ信号を出力するので、その後段でアナログ信号処理（オフセット補正、波形整形、増幅、ＡＤ変換など）及びデータ伝送を行う必要があった。また、ＣＣＤリニアセンサは、高い電源電圧（１０Ｖ、１２Ｖなど）を必要とし、消費電力も大きく、かつ、周辺部品が多く扱いにくいものであった。ＣＣＤリニアセンサを動作させるために大きな負荷がかかっていた。【０００４】
これに対し、エリアセンサで一般化してきているＣＭＯＳセンサは、低い電源電圧（３．３Ｖ、５Ｖなど）で動作可能である。また、ＣＭＯＳセンサは、アナログ／ディジタル変換器を内蔵している製品が多く、ＣＭＯＳプロセスであるので周辺のディジタル回路との統合が容易であると言われている。ＣＭＯＳエリアセンサは、例えば特許文献１及び特許文献２に開示されている。【０００５】
ＣＭＯＳセンサのごく一部には、例えばオフィス向けプリンタ複合機のスキャナなどで使用可能なＣＭＯＳリニアセンサがある。【０００６】
リニアセンサは、好ましくは、ＣＣＤリニアセンサで一般的であるように、グローバルシャッタの機能を備えることが求められる。また、リニアセンサは、主走査方向に沿って配置された複数の画素をそれぞれ含む複数のリニアアレー（例えば、Ｒ／Ｇ／Ｂの３色の画素に対応する３つのリニアアレーなど）を含む場合がある。この場合、リニアセンサは、好ましくは、各リニアアレーの同じ位置の画素で得られた光電変換値を並列に出力することが求められる。しかしながら、従来のＣＭＯＳリニアセンサでは、これらの機能を備えることは知られていない。【０００７】
また、従来のＣＭＯＳリニアセンサはアナログ出力型であり、周辺のディジタル回路との統合が容易であるというＣＭＯＳ回路のメリットを生かし切れていない。一部の特殊な用途（ファクトリーオートメーション、監視カメラなど）のためのＣＭＯＳリニアセンサには、ＡＤ変換器が内蔵されている。しかしながら、このようなＣＭＯＳリニアセンサは、オフィス向けプリンタ複合機のスキャナとしては、使いにくい特殊な形状、過剰な性能、及び高いコストを有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１０１８８１号公報
【特許文献２】特開２０１５−０３２９４３号公報
【発明の概要】
【０００９】
本発明の目的は、従来よりも低コストでありながら、グローバルシャッタにより動作可能であり、複数のリニアアレーを含む場合にも効率的に動作可能であり、周辺回路と容易に統合可能である、ＣＭＯＳリニアセンサの光電変換装置を提供することにある。
【００１０】
本発明の一態様に係る光電変換装置は、直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、複数のメモリセルをそれぞれ備える複数のメモリ回路とを備える光電変換装置であって、前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力し、前記光電変換装置は、前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、前記複数の増幅器にそれぞれ接続された複数のアナログ／ディジタル変換器と、前記複数のアナログ／ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第１の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、前記複数のアナログ／ディジタル変換器のそれぞれは、互いに異なる複数の第２の基準電圧に基づいて、当該アナログ／ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ／ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、従来よりも低コストでありながら、グローバルシャッタにより動作可能であり、複数のリニアアレーを含む場合にも効率的に動作可能であり、周辺回路と容易に統合可能である、ＣＭＯＳリニアセンサの光電変換装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る光電変換装置の構成を示すブロック図である。
【図２】図１の画素アレー及びメモリ回路の接続を示す概略図である。
【図３】第１の実施形態の第１の変形例に係る光電変換装置の画素アレー及びメモリ回路の接続を示す概略図である。
【図４】第１の実施形態の第２の変形例に係る光電変換装置の画素アレー及びメモリ回路の接続を示す概略図である。
【図５】第１の実施形態の第３の変形例に係る光電変換装置の画素アレー及びメモリ回路の接続を示す概略図である。
【図６】図２〜図５の各画素アレーの画素の詳細構成を示す回路図である。
【図７】第１の実施形態の第４の変形例に係る光電変換装置の画素アレーの画素の詳細構成を示す回路図である。
【図８】図２のメモリ回路の詳細構成を示す回路図である。
【図９】図８のメモリ回路の動作を説明するためのタイミングチャートである。
【図１０】図２の可変利得増幅器（ＰＧＡ）の詳細構成を示す回路図である。
【図１１】図１０の可変利得増幅器（ＰＧＡ）の動作を説明するためのタイミングチャートである。
【図１２】光電変換装置が図３の画素アレー及びメモリ回路を備える場合の、図１０の可変利得増幅器（ＰＧＡ）の動作を説明するためのタイミングチャートである。
【図１３】図１の基準電圧発生回路の詳細構成を示す回路図である。
【図１４】第１の実施形態の第５の変形例に係る光電変換装置の基準電圧発生回路の詳細構成を示す回路図である。
【図１５】図１のスキャン回路の詳細構成を示すブロック図である。
【図１６】図１５のラッチ回路、範囲スキャン回路、及び範囲指定回路の詳細構成を示すブロック図である。
【図１７】図１６の範囲指定回路の動作を説明するためのタイミングチャートである。
【図１８】図１６の範囲スキャン回路の動作を説明するためのタイミングチャートである。
【図１９】第１の実施形態の第６の変形例に係る光電変換装置のスキャン回路の詳細構成を示すブロック図である。
【図２０】図１９のラッチ回路、画素スキャン回路、及び画素指定回路の詳細構成を示すブロック図である。
【図２１】図２０の画素指定回路の動作を説明するためのタイミングチャートである。
【図２２】図２０の画素スキャン回路の動作を説明するためのタイミングチャートである。
【図２３】第１の実施形態の第７の変形例に係る光電変換装置のスキャン回路の詳細構成を示すブロック図である。
【図２４】図２３のラッチ回路、画素スキャン回路、及び画素指定回路の詳細構成を示すブロック図である。
【図２５】図２４の画素指定回路の動作を説明するためのタイミングチャートである。
【図２６】図２４の画素スキャン回路の第１の動作を説明するためのタイミングチャートである。
【図２７】図２４の画素スキャン回路の第２の動作を説明するためのタイミングチャートである。
【図２８】図１の制御回路の詳細構成を示すブロック図である。
【図２９】第１の実施形態の第８の変形例に係る光電変換装置の制御回路の詳細構成を示すブロック図である。
【図３０】第２の実施形態に係る光電変換装置の構成を示すブロック図である。
【図３１】図３０の光電変換装置の各構成要素のレイアウトを示す図である。
【図３２】第３の実施形態に係る光電変換装置の構成を示すブロック図である。
【図３３】図３２のスレーブクロック発生回路の詳細構成を示すブロック図である。
【図３４】第３の実施形態の変形例に係る光電変換装置のスレーブクロック発生回路の詳細構成を示すブロック図である。
【図３５】第４の実施形態に係る画像形成装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施形態に係る光電変換装置について説明する。
【００１４】
［第１の実施形態］
図１は、第１の実施形態に係る光電変換装置の構成を示すブロック図である。図１の光電変換装置は、画素アレー１、メモリ回路２−１〜２−Ｎ、可変利得増幅器（Programmable Gain Amplifier：ＰＧＡ）３−１〜３−Ｎ、アナログ／ディジタル変換器（ＡＤＣ）４−１〜４−Ｎ、画素値算出器５−１〜５−Ｎ、スキャン回路６、後処理回路７、基準電圧発生回路８、及び制御回路９を備える。図１の光電変換装置は、ＣＭＯＳリニアセンサであり、例えば、オフィス向けプリンタ複合機のスキャナで使用される。
【００１５】
画素アレー１は、直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える。複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、交互に出力する。光電変換値及びリセット値はアナログ値である。画素アレー１が複数のリニアアレーを備える場合、複数のリニアアレーのそれぞれは、互いに異なる複数の色のうちの１つに対応してもよい。
【００１６】
メモリ回路２−１〜２−Ｎは、複数のメモリセルをそれぞれ備える。画素アレー１の複数の画素は、メモリ回路２−１〜２−Ｎの複数のメモリセルに一対一で接続される。画素アレー１が複数のリニアアレーを備える場合、メモリ回路２−１〜２−Ｎのそれぞれは、複数のリニアアレーのそれぞれについて、当該リニアアレーの少なくとも１つの画素に接続されてもよい。複数の画素のそれぞれは、光電変換値及びリセット値を、当該画素に対応するメモリセルに交互に出力する。複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力されたアナログ値の光電変換値及びリセット値を一時的に格納する。メモリ回路２−１〜２−Ｎのそれぞれは、当該メモリ回路２−１〜２−Ｎの複数のメモリセルにそれぞれ格納された光電変換値及びリセット値を、予め決められた順序で、対応するＰＧＡ３−１〜３−Ｎに出力する。
【００１７】
メモリ回路２−１〜２−Ｎの後段には、ＰＧＡ３−１〜３−Ｎがそれぞれ接続される。ＰＧＡ３−１〜３−Ｎのそれぞれは、当該ＰＧＡに接続されたメモリ回路から出力された画素毎の光電変換値及びリセット値の差分値と、第１の基準電圧Ｖｃｏｍに基づく当該ＰＧＡのオフセット値とを生成して増幅する。生成される差分値及びオフセット値はアナログ値である。ＰＧＡ３−１〜３−Ｎのそれぞれは、画素毎に生成して増幅した差分値及びオフセット値を交互に、対応するＡＤＣ４−１〜４−Ｎに出力する。ＰＧＡ３−１〜３−Ｎのそれぞれには、制御回路９によって可変な利得が設定される。ＰＧＡ３−１〜３−Ｎは、例えば、光電変換値及びリセット値を出力した画素を含むリニアアレーの色に応じて可変な利得を設定してもよい。
【００１８】
ＰＧＡ３−１〜３−Ｎの後段には、ＡＤＣ４−１〜４−Ｎがそれぞれ接続される。ＡＤＣ４−１〜４−Ｎのそれぞれは、互いに異なる複数の第２の基準電圧Ｖａｄ１〜ＶａｄＫに基づいて、当該ＡＤＣに接続されたＰＧＡから出力された差分値及びオフセット値をアナログ値からディジタル値に変換する。ＡＤＣ４−１〜４−Ｎのそれぞれは、データ幅Ｗ１を有するディジタル値の差分値及びオフセット値を、対応する画素値算出器５−１〜５−Ｎに出力する。
【００１９】
ＡＤＣ４−１〜４−Ｎの後段には、画素値算出器５−１〜５−Ｎがそれぞれ接続される。画素値算出器５−１〜５−Ｎのそれぞれは、当該画素値算出器に接続されたＡＤＣから出力された差分値及びオフセット値に基づいて、画素毎の画素値を算出して一時的に格納し、制御回路９の制御下でスキャン回路６に出力する。
【００２０】
メモリ回路２−１〜２−Ｎは、リニアアレーの長手方向に沿って配置された第１の回路群（メモリ回路２）を構成する。ＰＧＡ３−１〜３−Ｎは、リニアアレーの長手方向に沿って配置された第２の回路群（ＰＧＡ３）を構成する。ＡＤＣ４−１〜４−Ｎは、リニアアレーの長手方向に沿って配置された第３の回路群（ＡＤＣ４）を構成する。画素値算出器５−１〜５−Ｎは、リニアアレーの長手方向に沿って配置された第４の回路群（画素値算出器５）を構成する。第１〜第4の回路群２〜５は、画素アレー１から、リニアアレーの長手方向に垂直な方向に順に遠ざかるように配置される。
【００２１】
スキャン回路６は、画素値算出器５−１〜５−Ｎからそれぞれ出力された複数の画素の画素値を一時的に格納し、複数の画素の画素値の少なくとも一部を指定された順序で後処理回路７に出力する。スキャン回路６は、データ幅Ｗ２を有するディジタル値として、画素値を後処理回路７に出力する。
【００２２】
後処理回路７は、スキャン回路６から出力された画素値に対して所定のディジタル演算を実行し、データ幅Ｗ３を有するディジタル値の画像データ信号として出力する。メモリ回路２−１〜２−Ｎよりも後段の各回路はＮ個の別個の処理系統を構成し、これらの処理系統は互いに異なる特性（利得など）を有する可能性がある。従って、後処理回路７は、これらの処理系統の異なる特性によって生じた画素値の差を補正してもよい。また、後処理回路７は、出力される画像データ信号のデータ幅Ｗ３に応じて、飽和することなく画素値を伝送することができるように、画素値に所定の係数を乗算してもよい。また、後処理回路７は、入力される画素値のデータ幅Ｗ２よりも出力する画像データ信号のデータ幅Ｗ３を減らすために、時分割多重によるシリアライズ処理を行ってもよい。
【００２３】
基準電圧発生回路８は、共通の第３の基準電圧に基づいて、第１の基準電圧Ｖｃｏｍ及び複数の第２の基準電圧Ｖａｄ１〜ＶａｄＫを生成する基準電圧源である。基準電圧発生回路８は、第１の基準電圧ＶｃｏｍをＰＧＡ３−１〜３−Ｎに送り、複数の第２の基準電圧Ｖａｄ１〜ＶａｄＫをＡＤＣ４−１〜４−Ｎに送る。
【００２４】
制御回路９は、画素アレー１、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、画素値算出器５−１〜５−Ｎ、スキャン回路６、及び後処理回路７のためのタイミング信号を生成する少なくとも１つのタイミングジェネレータを含む。
【００２５】
次に、図１の光電変換装置の各構成要素の詳細な構成及び動作について説明する。
【００２６】
まず、画素アレー１の詳細な構成及び動作について説明する。
【００２７】
図２は、図１の画素アレー１及びメモリ回路２−１〜２−Ｎの接続を示す概略図である。画素アレー１は、直線状に配置された複数の画素１１を含む３つのリニアアレー、すなわち、Ｂ画素のリニアアレー１２Ｂ、Ｇ画素のリニアアレー１２Ｇ、及びＲ画素のリニアアレー１２Ｒを備える。画素アレー１が複数のリニアアレーを備える場合、複数のリニアアレーは、互いに異なる複数の色（例えば、Ｒ、Ｇ、及びＢ）に対応してもよい。メモリ回路２−１〜２−Ｎのそれぞれは、画素１１の１つ分の幅を有し、リニアアレー１２Ｂ、１２Ｇ、及び１２Ｒのそれぞれについて、当該リニアアレーの１つの画素１１に接続される。異なる色のリニアアレーには例えば異なるカラーフィルタが設けられている。
【００２８】
図３は、第１の実施形態の第１の変形例に係る光電変換装置の画素アレー１Ａ及びメモリ回路２Ａ−１〜２Ａ−Ｎの接続を示す概略図である。画素アレー１Ａは、直線状に配置された複数の画素１１を含む６つのリニアアレー、すなわち、Ｂ画素のリニアアレー１２Ｂａ，１２Ｂｂ、Ｇ画素のリニアアレー１２Ｇａ，１２Ｇｂ、及びＲ画素のリニアアレー１２Ｒａ，１２Ｒｂを備える。画素アレー１が複数のリニアアレーを備える場合、複数のリニアアレーのそれぞれが複数の色のうちの１つに対応し、２つ以上のリニアアレーが同じ色に対応してもよい。画素アレー１Ａにおいて、６つのリニアアレーは互いに分離している。メモリ回路２Ａ−１〜２Ａ−Ｎのそれぞれは、画素１１の１つ分の幅を有し、リニアアレー１２Ｂａ、１２Ｂｂ、１２Ｇａ、１２Ｇｂ、１２Ｒａ、及び１２Ｒｂのそれぞれについて、当該リニアアレーの１つの画素１１に接続される。
【００２９】
図４は、第１の実施形態の第２の変形例に係る光電変換装置の画素アレー１Ｂ及びメモリ回路２Ａ−１〜２Ａ−Ｎの接続を示す概略図である。画素アレー１Ａは、直線状に配置された複数の画素１１を含む互いに接する２つのリニアアレーをそれぞれ含む、Ｂ画素のリニアアレー１２Ｂｃ、Ｇ画素のリニアアレー１２Ｇｃ、及びＲ画素のリニアアレー１２Ｒｃを備える。リニアアレー１２Ｂｃ、１２Ｇｃ、及び１２Ｒｃは、図３のリニアアレー１２Ｂａ、１２Ｂｂ、１２Ｇａ、１２Ｇｂ、１２Ｒａ、及び１２Ｒｂにおいて、同じ色の２つのリニアアレーが互いに接する状態に対応する。メモリ回路２Ａ−１〜２Ａ−Ｎのそれぞれは、リニアアレー１２Ｂｃ、１２Ｇｃ、及び１２Ｒｃのそれぞれについて、当該リニアアレーの２つの画素１１（すなわち、各リニアアレーの長手方向に垂直な方向で隣接する２つの画素１１）に接続される。
【００３０】
図５は、第１の実施形態の第３の変形例に係る光電変換装置の画素アレー１及びメモリ回路２Ｂ−１〜２Ｂ−Ｎの接続を示す概略図である。図５の画素アレー１は、図２の画素アレー１と同様に構成される。メモリ回路２Ｂ−１〜２Ｂ−Ｎのそれぞれは、画素１１の２つ分の幅を有し、リニアアレー１２Ｂ、１２Ｇ、及び１２Ｒのそれぞれについて、当該リニアアレーの２つの画素１１（すなわち、各リニアアレーの長手方向で隣接する２つの画素１１）に接続される。
【００３１】
図２〜図５に示すように、メモリ回路２−１〜２−Ｎのそれぞれは、例えば、画素アレー１、１Ａ、又は１Ｂにおける互いに隣接した複数の画素１１（すなわち、画素アレーの行方向及び／又は列方向に隣接した複数の画素１１）に接続されてもよい。
【００３２】
次に、画素１１の詳細な構成及び動作について説明する。
【００３３】
図６は、図２〜図５の画素１１の詳細構成を示す回路図である。１つの画素１１は、フォトダイオードＰＤと、スイッチング素子ＱＴＸ、ＱＲＴ、及びＱＳＦとを備える。画素１１には、電源電圧ＡＶＤＤ及びリセット電圧ＡＶＤＤ＿ＲＴが印加され、また、制御回路９からタイミング信号（予め決められたシーケンスで変化する制御信号）ＲＸ及びＴＸが入力される。フォトダイオードＰＤは光電変換素子であり、当該画素１１への入射光の光量に応じた電荷を発生して保持する。スイッチング素子ＱＴＸは、タイミング信号ＴＸがハイレベルであるときに、フォトダイオードＰＤの電荷をフローティングディフュージョンのノードＦＤに転送する転送トランジスタである。スイッチング素子ＱＲＴは、タイミング信号ＲＴがハイレベルであるときに、ノードＦＤの電位をリセット電圧ＡＶＤＤ＿ＲＴにリセットするためのリセットトランジスタである。スイッチング素子ＱＳＦは、画素１１の出力端子からみたノードＦＤのインピーダンスを低下させ、ノードＦＤの電位を増幅して出力値Ｐｉｘ＿ｏｕｔとして画素１１の出力端子から出力する増幅トランジスタである。
【００３４】
フォトダイオードＰＤに光が入射すると電荷が発生し、フォトダイオードＰＤの領域に電荷が保持される。タイミング信号ＴＸがローレベルであるときにタイミング信号ＲＴをハイレベルにすると、ノードＦＤの電位はリセット電圧ＡＶＤＤ＿ＲＴにリセットされる。タイミング信号ＲＴをハイレベルからローレベルにリセットした後のノードＦＤの電位は、画素１１の基準電荷を示すリセット値である。タイミング信号がローレベルであるときにタイミング信号ＴＸをハイレベルにすると、フォトダイオードＰＤからノードＦＤに電荷が転送され、ノードＦＤには入射光の光量に応じた電位が発生する。フォトダイオードＰＤのすべての電荷がノードＦＤに転送された後、タイミング信号ＴＸをハイレベルからローレベルにリセットした後のノードＦＤの電位は、画素１１への入射光の光量に応じて発生した電圧を示す光電変換値である。図６の画素１１では、ノードＦＤの電位は、スイッチング素子ＱＳＦにより増幅され、出力値Ｐｉｘ＿ｏｕｔとして画素１１から出力される。画素１１は、制御回路９の制御下で、出力値Ｐｉｘ＿ｏｕｔとして、光電変換値及びリセット値を交互に出力する。
【００３５】
図７は、第１の実施形態の第４の変形例に係る光電変換装置の画素１１Ａの詳細構成を示す回路図である。図７の画素１１Ａは、図６の画素１１の構成要素に加えて、スイッチング素子ＱＳＬをさらに備える。画素１１Ａには、制御回路９からタイミング信号ＳＬが入力される。スイッチング素子ＱＳＬは、タイミング信号ＳＬがハイレベルであるときに、スイッチング素子ＱＳＦを画素１１の出力端子に接続する選択トランジスタである。図７の画素１１Ａでは、ノードＦＤの電位は、タイミング信号ＳＬがハイレベルであるときのみ、出力値Ｐｉｘ＿ｏｕｔとして画素１１から出力される。
【００３６】
次に、メモリ回路２−１〜２−Ｎの詳細な構成及び動作について説明する。
【００３７】
図８は、図２のメモリ回路２−１の詳細構成を示す回路図である。メモリ回路２−１は複数のメモリセル２１−１〜２１−Ｍを備える。メモリセル２１−１〜２１−Ｍは、画素アレー１の複数の画素１１−１〜１１−Ｍに一対一で接続される。メモリセル２１−１〜２１−Ｍは、例えば図２〜図５に示すように、画素アレー１における互いに隣接した複数の画素１１に接続される。
【００３８】
メモリセル２１−１は、当該メモリセル２１−１に対応する画素１１−１から出力値Ｐｉｘ＿ｏｕｔ１として出力された光電変換値及びリセット値を一時的に格納する。メモリセル２１−１は、スイッチング素子Ｍｗｔ，Ｍｒｄ，Ｍｒｅｓ，Ｍｓｉｇ、キャパシタＣｒｅｓ，Ｃｓｉｇ、及び電流源Ｉｉｂを備える。メモリセル２１−１には、当該メモリセル２１−１に対応する画素１１−１から出力値Ｐｉｘ＿ｏｕｔ１として出力された光電変換値及びリセット値が交互に入力される。メモリセル２１−１には、制御回路９からタイミング信号Ｗ１、Ｒｄ＿１、Ｒｅｓ＿１、及びＳｉｇ＿１が入力される。キャパシタＣｒｅｓは、リセット値を格納するためのアナログメモリであり、キャパシタＣｓｉｇは、光電変換値を格納するためのアナログメモリである。メモリセル２１−１の入力端子（画素１１−１の出力値Ｐｉｘ＿ｏｕｔ１が入力される端子）には、電流源Ｉｉｂが接続されてバイアス電流が供給される。メモリセル２１−１の入力端子と出力端子との間に、スイッチング素子Ｍｗｔ及びＭｒｄが直列に接続される。スイッチング素子Ｍｗｔは、タイミング信号Ｗｔがハイレベルであるときに、メモリセル２１−１への書き込みを許可する。スイッチング素子Ｍｒｄは、タイミング信号Ｒｄ＿１がハイレベルであるときに、メモリセル２１−１からの読み出しを許可する。スイッチング素子Ｍｗｔ及びＭｒｄの間のノードは、スイッチング素子Ｍｒｅｓを介してキャパシタＣｒｅｓに接続され、さらに、スイッチング素子Ｍｓｉｇを介してキャパシタＣｓｉｇに接続される。スイッチング素子Ｍｒｅｓは、タイミング信号Ｒｅｓ＿１がハイレベルであるときに、キャパシタＣｒｅｓへの書き込み及び読み出しを許可する。スイッチング素子Ｍｓｉｇは、タイミング信号Ｓｉｇ＿１がハイレベルであるときに、キャパシタＣｓｉｇへの書き込み及び読み出しを許可する。キャパシタＣｒｅｓ，Ｃｓｉｇから交互に読み出された光電変換値及びリセット値は、出力値Ｍｅ＿ｒ１としてメモリセル２１−１から出力される。
【００３９】
他のメモリセル２１−２〜２１−Ｍもまた、メモリセル２１−１と同様に構成される。
【００４０】
メモリ回路２−１は、メモリセル２１−１〜２１−Ｍにそれぞれ格納された光電変換値及びリセット値を、予め決められた順序で出力する。メモリ回路２−１は、スイッチング素子Ｍｃｒ，Ｍｏ、電流源Ｉｏｂ、及び電圧源Ｖｃｒをさらに備える。メモリセル２１−１には、制御回路９からタイミング信号Ｃｒが入力される。メモリセル２１−１〜２１−Ｍの出力端子は、共通のノードＭｅ＿ｒに接続される。ノードＭｅ＿ｒは、スイッチング素子Ｍｃｒを介して電圧源Ｖｃｒに接続される。スイッチング素子Ｍｃｒは、タイミング信号Ｃｒがハイレベルであるとき、ノードＭｅ＿ｒの電圧を電圧源Ｖｃｒの初期化電位に初期化する。ノードＭｅ＿ｒは、さらに、スイッチング素子Ｍｏのゲートに接続される。スイッチング素子Ｍｏは、電流源Ｉｏｂからのバイアス電流によりバイアスされた出力トランジスタである。ノードＭｅ＿ｒの電圧は、スイッチング素子Ｍｏを介して、出力値Ｍｅ＿ｏｕｔ１として出力される。
【００４１】
図９は、図８のメモリ回路２−１の動作を説明するためのタイミングチャートである。タイミング信号Ｗｔがハイレベルであるとき、メモリセル２１−１〜２１−Ｍへの対応する画素１１−１〜１１−Ｍの出力値Ｐｉｘ＿ｏｕｔ１〜Ｐｉｘ＿ｏｕｔＭの書き込みが許可される。各画素１１−１〜１１−Ｍの出力値Ｐｉｘ＿ｏｕｔ１〜Ｐｉｘ＿ｏｕｔＭがリセット値であるとき、タイミング信号Ｒｅｓ＿１〜Ｒｅｓ＿Ｍをハイレベルに設定することで、メモリセル２１−１〜２１−ＭのキャパシタＣｒｅｓにリセット値が書き込まれる。各画素１１−１〜１１−Ｍの出力値Ｐｉｘ＿ｏｕｔ１〜Ｐｉｘ＿ｏｕｔＭが光電変換値であるとき、タイミング信号Ｓｉｇ＿１〜Ｓｉｇ＿Ｍをハイレベルに設定することで、メモリセル２１−１〜２１−ＭのキャパシタＣｓｉｇに光電変換値が書き込まれる。また、タイミング信号Ｒｄ＿１〜Ｒｄ＿Ｍがハイレベルであるとき、メモリセル２１−１〜２１−Ｍからの光電変換値及びリセット値の読み出しが許可される。タイミング信号Ｓｉｇ＿１〜Ｓｉｇ＿Ｍをハイレベルに設定することで、メモリセル２１−１〜２１−ＭのキャパシタＣｓｉｇから光電変換値が読み出される。タイミング信号Ｒｅｓ＿１〜Ｒｅｓ＿Ｍをハイレベルに設定することで、メモリセル２１−１〜２１−ＭのキャパシタＣｒｅｓからリセット値が読み出される。読み出された光電変換値及びリセット値は、出力値Ｍｅ＿ｏｕｔ１としてメモリ回路２−１から出力される。なお、ノードＭｅ＿ｒの寄生容量による影響を軽減するために、タイミング信号Ｓｉｇ＿１〜Ｓｉｇ＿Ｍ，Ｒｅｓ＿１〜Ｒｅｓ＿Ｍの両方がローレベルであるとき、タイミング信号Ｃｒをハイレベルに設定することで、ノードＭｅ＿ｒの電圧は初期化される。
【００４２】
他のメモリ回路２−２〜２−Ｎもまた、メモリ回路２−１と同様に構成される。
【００４３】
図２のメモリ回路２−１〜２−Ｎによれば、画素アレー１上で互いに隣接し、互いに異なる色を有する複数の画素の画素値を１つのメモリ回路で処理することで、性能劣化を抑え、処理系のスループットを有効に使い、回路面積を低減できる）。
【００４４】
次に、ＰＧＡ３−１〜３−Ｎの詳細な構成及び動作について説明する。
【００４５】
図１０は、図２の可変利得増幅器（ＰＧＡ）３−１の詳細構成を示す回路図である。ＰＧＡ３−１は、演算増幅器３１、スイッチング素子ＳＷｓ１〜ＳＷｓ３，ＳＷｆ１〜ＳＷｆ３，ＳＷｒｓｔ、及びキャパシタＣｓ１〜Ｃｓ３，Ｃｆ１〜Ｃｆ３を備える。ＰＧＡ３−１には、メモリ回路２−１の出力値Ｍｅ＿ｏｕｔ１が入力され、また、基準電圧発生回路８から基準電圧Ｖｃｏｍが入力される。さらに、ＰＧＡ３−１には、制御回路９からタイミング信号Ｓｓ１〜Ｓｓ３，Ｓｆ１〜Ｓｆ３が入力される。スイッチング素子ＳＷｓ１〜ＳＷｓ３，ＳＷｆ１〜ＳＷｆ３，ＳＷｒｓｔは、対応するタイミング信号Ｓｓ１〜Ｓｓ３，Ｓｆ１〜Ｓｆ３がハイレベルであるときオンされ、ローレベルであるときオフされる。スイッチング素子ＳＷｓ１〜ＳＷｓ３は、制御回路９の制御下でキャパシタＣｓ１〜Ｃｓ３の組み合わせを選択することにより、演算増幅器３１の入力側の容量を設定する。スイッチング素子ＳＷｆ１〜ＳＷｆ３は、制御回路９の制御下でキャパシタＣｆ１〜Ｃｆ３の組み合わせを選択することにより、演算増幅器３１の帰還側の容量を設定する。スイッチング素子ＳＷｒｓｔは、キャパシタＣｆ１〜Ｃｆ３の容量をリセットする。図１０のＰＧＡ３−１では、スイッチング素子ＳＷｓ１〜ＳＷｓ３により選択された入力側容量の総和（Ｃｓ）と、スイッチング素子ＳＷｆ１〜ＳＷｆ３により選択された帰還側容量の総和（Ｃｆ）との比により、ＰＧＡ３−１の利得Ｃｓ／Ｃｆが決定される。スイッチング素子ＳＷｆ１〜ＳＷｆ３は、利得を決定するように制御されるが、スイッチング素子ＳＷｓ１〜ＳＷｓ３は、利得を決定することに加えて、入力信号の不要な変動を除去するように制御される。スイッチング素子ＳＷｒｓｔは、入力側及び帰還側の容量の初期状態を規定する。基準電圧Ｖｃｏｍは、ＰＧＡ３−１の動作電位を規定するために使用される。ＰＧＡ３−１は、当該ＰＧＡ３−１に接続されたメモリ回路２−１から出力された画素毎の光電変換値及びリセット値の差分値と、基準電圧Ｖｃｏｍに基づく当該ＰＧＡ３−１のオフセット値とを増幅して、出力値Ａｍｐ＿ｏｕｔ１として交互に出力する。
【００４６】
図１１は、図１０の可変利得増幅器（ＰＧＡ）３−１の動作を説明するためのタイミングチャートである。図１１は、画素アレー１が図２のように構成され、ＰＧＡ３−１に、３つの画素１１（Ｒ画素、Ｇ画素、及びＢ画素）の信号（光電変換値及びリセット値）が入力される場合を示す。Ｒ画素、Ｇ画素、及びＢ画素の信号に対して指定された利得は互いに異なると仮定する。
【００４７】
まず、ＰＧＡ３−１にＲ画素の光電変換値Ｓｉｇが入力される前、タイミング信号Ｓｓ１〜Ｓｓ３はローレベルに設定され、タイミング信号Ｓｒｓｔはハイレベルに設定され、タイミング信号Ｓｆ１〜Ｓｆ３は直前の状態を維持している。このとき、メモリ回路２−１はＰＧＡ３−１から切り離され、キャパシタＣｆ１〜Ｃｆ３は初期化され、ＰＧＡ３−１は、基準電圧ＶｃｏｍにＰＧＡ３−１のオフセットを重畳した電圧値Ｖｃｏｍ'を出力している。
【００４８】
次に、ＰＧＡ３−１にＲ画素の光電変換値Ｓｉｇが入力される直前に、Ｒ画素の信号に対して指定された利得を設定するようにスイッチング素子ＳＷｆ１〜ＳＷｆ３が制御される。次いで、Ｒ画素の光電変換値Ｓｉｇが入力されるとき、Ｒ画素の信号に対して指定された利得を設定するようにスイッチング素子ＳＷｓ１〜ＳＷｓ３が制御される。その後、Ｒ画素の光電変換値Ｓｉｇが整定したとき、タイミング信号Ｓｒｓｔがハイレベルからローレベルに切り換えられてリセットが解除され、ＰＧＡ３−１は、指定された利得で決まるオフセット値Ｏｆｓ＿ｒを出力する。オフセット値Ｏｆｓ＿ｒは、リセット中にＰＧＡ３−１から出力される電圧値Ｖｃｏｍ'に対し、リセット解除時のスイッチング素子ＳＷｒｓｔのフィードスルーノイズ電荷がキャパシタＣｓ１〜Ｃｓ３，Ｃｆ１〜Ｃｆ３で保持された電圧が加わった値である。オフセット値Ｏｆｓ＿ｒのレベルは、光電変換値Ｓｉｇとは無関係であり、基準電圧Ｖｃｏｍ、演算増幅器３１及びスイッチング素子ＳＷｒｓｔの仕様、利得Ｃｓ／Ｃｆで決まる。
【００４９】
次に、Ｒ画素の光電変換値Ｓｉｇの期間が終了する直前に、スイッチング素子ＳＷｓ１〜ＳＷｓ３はハイレベルからローレベルに切り換えられ、メモリ回路２−１はＰＧＡ３−１から切り離される。このとき、スイッチング素子ＳＷｓ１〜ＳＷｓ３をオフした際に生じたフィードスルーノイズが、キャパシタＣｓ１〜Ｃｓ３，Ｃｆ１〜Ｃｆ３に保持される。フィードスルーノイズは、ＰＧＡ３−１の出力値Ａｍｐ＿ｏｕｔ１にも重畳する。図１１を参照すると、出力値Ａｍｐ＿ｏｕｔ１の波形において、オフセット値Ｏｆｓ＿ｒの期間の終了後に信号レベルがオフセット値Ｏｆｓ＿ｒのレベルよりも増大しているが、この増加分がフィードスルーノイズを表す。その後、Ｒ画素のリセット値Ｒｅｓが入力されるとき、再び、Ｒ画素の信号に対して指定された利得を設定するようにスイッチング素子ＳＷｓ１〜ＳＷｓ３が制御される。このとき、光電変換値Ｓｉｇ及びリセット値Ｒｅｓの差が指定された利得で増幅された電圧値が、差分値Ｉｍｇ＿ｒとして出力される。なお、差分値Ｉｍｇ＿ｒには、オフセット値Ｏｆｓ＿ｒも重畳されている。このとき、キャパシタＣｓ１〜Ｃｓ３，Ｃｆ１〜Ｃｆ３に保持されたフィードスルーノイズがＰＧＡ３−１の入力端子に放出されるので、スイッチング素子ＳＷｓ１〜ＳＷｓ３をオフした際に生じたノイズはキャンセルされる。スイッチング素子ＳＷｓ１〜ＳＷｓ３をオフした際に生じたノイズは、差分値Ｉｍｇ＿ｒのレベルには影響しない。
【００５０】
光電変換値Ｓｉｇ及びリセット値Ｒｅｓから差分値Ｉｍｇ＿ｒが発生する原理について、さらに説明する。スイッチング素子ＳＷｒｓｔがオンされているとき、キャパシタＣｆ１〜Ｃｆ３の電荷はスイッチング素子ＳＷｆ１〜ＳＷｆ３，ＳＷｒｓｔを介してリセットされる。このとき、演算増幅器３１は、非反転入力端子に入力される基準電圧Ｖｃｏｍに対してボルテージフォロワとして動作しているので、反転入力端子における電位は、「Ｖｃｏｍ'＝Ｖｃｏｍ＋演算増幅器３１のオフセット」になる。さらに、スイッチング素子ＳＷｓ１〜ＳＷｓ３がオンになると、メモリ回路２−１が接続され、「Ｓｉｇ−Ｖｃｏｍ'」がキャパシタＣｓ１〜Ｃｓ３に充電される（Ｓｉｇサンプリング）。この後、スイッチング素子ＳＷｒｓｔがオフされると、キャパシタＣｓ１〜Ｃｓ３に「Ｓｉｇ−Ｖｃｏｍ'」が保持される。これ以降、ＰＧＡ３−１の入力端子における電圧の変化がＣｓ／Ｃｆの比で反転増幅され、オフセット値Ｏｆｓ＿ｒとして出力される。図１１では、図示の簡単化のために、メモリ回路２−１の出力値Ｍｅ＿ｏｕｔ１に含まれるランダムノイズは省略され、ＰＧＡ３−１の出力値Ａｍｐ＿ｏｕｔ１の波形はノイズを含んでいない。しかしながら、実際には、電圧値の保持及び増幅とも、メモリ回路２−１の出力値Ｍｅ＿ｏｕｔ１に含まれるランダムノイズの影響を受ける可能性がある。次に、スイッチング素子ＳＷｓ１〜ＳＷｓ３をオフすることでメモリ回路２−１が切り離され、従って、画素１１のリセットノイズが遮断される。同じ画素に係る光電変換値Ｓｉｇ及びリセット値Ｒｅｓを処理しているときの画素１１のリセットノイズは、リセット動作中であるので、メモリ回路２−１を切り離さない場合でも、光電変換値Ｓｉｇ及びリセット値Ｒｅｓの差分値にほとんど影響しない。一方、ある画素のリセット値Ｒｅｓ及び次の画素の光電変換値Ｓｉｇを処理しているときの画素１１のリセットノイズは増幅されるので、回路飽和を起こし、異常な動作を生じさせる可能性がある。次に、スイッチング素子ＳＷｓ１〜ＳＷｓ３を再びオンすることでメモリ回路２−１が接続されると、キャパシタＣｓ１〜Ｃｓ３に保持されている「Ｓｉｇ−Ｖｃｏｍ'」と、現在の「Ｒｅｓ−Ｖｃｏｍ'」との差分である「Ｓｉｇ−Ｒｅｓ」が生じる。この「Ｓｉｇ−Ｒｅｓ」がキャパシタＣｓ１〜Ｃｓ３に充電（又は放電）され、この電荷はキャパシタＣｆ１〜Ｃｆ３に流れるので、「Ｓｉｇ−Ｒｅｓ」の差分値が指定された増幅率で反転増幅されることになる。
【００５１】
その後、同様に、Ｇ画素の光電変換値Ｓｉｇ及びリセット値Ｒｅｓが入力され、Ｇ画素のオフセット値Ｏｆｓ＿ｇ及び差分値Ｉｍｇ＿ｇが出力される。さらに、同様に、Ｂ画素の光電変換値Ｓｉｇ及びリセット値Ｒｅｓが入力され、Ｇ画素のオフセット値Ｏｆｓ＿ｇ及び差分値Ｉｍｇ＿ｇが出力される。
【００５２】
他のＰＧＡ３−２〜３−Ｎもまた、ＰＧＡ３−１と同様に構成される。
【００５３】
図１１を参照して説明したＰＧＡ３−１〜３−Ｎの動作によれば、色毎に利得を変えることで光源の発光スペクトルの違いの影響を低減でき、性能劣化を抑えることができる。
【００５４】
図１２は、光電変換装置が図３の画素アレー１Ａ及びメモリ回路２Ａ−１〜２Ａ−Ｎを備える場合の、図１０の可変利得増幅器（ＰＧＡ）３−１の動作を説明するためのタイミングチャートである。図１２は、画素アレー１が図３のように構成され、ＰＧＡ３−１に、６つの画素１１（Ｒ１画素、Ｒ２画素、Ｇ１画素、Ｇ２画素、Ｂ１画素、及びＢ２画素）の信号（光電変換値及びリセット値）が入力される場合を示す。同じ色の信号にに対して指定された利得は互いに同じであるが、異なる色の信号に対して指定された利得は互いに異なると仮定する。ＰＧＡ３−１には、メモリ２Ａ−１の出力値Ｍｅ＿ｏｕｔ１として、Ｒ１画素、Ｒ２画素、Ｇ１画素、Ｇ２画素、Ｂ１画素、及びＢ２画素の信号光電変換値及びリセット値が順に入力される。ＰＧＡ３−１は、Ｒ画素のオフセット値Ｏｆｓ＿ｒ、Ｒ１画素の差分値Ｉｍｇ＿ｒ１、Ｒ画素のオフセット値Ｏｆｓ＿ｒ、Ｒ２画素の差分値Ｉｍｇ＿ｒ２、Ｇ画素のオフセット値Ｏｆｓ＿ｇ、Ｇ１画素の差分値Ｉｍｇ＿ｇ１、Ｇ画素のオフセット値Ｏｆｓ＿ｇ、Ｇ２画素の差分値Ｉｍｇ＿ｇ２、Ｂ画素のオフセット値Ｏｆｓ＿ｂ、Ｂ１画素の差分値Ｉｍｇ＿ｂ１、Ｂ画素のオフセット値Ｏｆｓ＿ｂ、Ｂ２画素の差分値Ｉｍｇ＿ｂ２を順に出力する。
【００５５】
次に、基準電圧発生回路８の詳細な構成及び動作について説明する。
【００５６】
図１３は、図１の基準電圧発生回路８の詳細構成を示す回路図である。基準電圧発生回路８は、演算増幅器８１、ラダー抵抗回路８２、セレクタ８３，８３−１〜８３−Ｋ、バッファ回路８４，８４−１〜８４−Ｋ、抵抗Ｒｓ，Ｒｆ、及び電圧源Ｖｒｅｆを備える。電圧源Ｖｒｅｆは、内蔵のバンドギャップリファレンス又は外部電圧源であり、一定の基準電圧を発生する。電圧源Ｖｒｅｆの基準電圧は、演算増幅器８１及び抵抗Ｒｓ，Ｒｆにより一定倍率で増幅され、抵抗Ｒｔ，Ｒｂ及びラダー抵抗回路８２により、必要な電圧範囲を必要なステップで分圧した複数の基準電圧を発生する。分圧された複数の基準電圧は、制御回路９の制御下でセレクタ８３，８３−１〜８３−Ｋにより選択され、バッファ回路８４，８４−１〜８４−Ｋを通して基準電圧Ｖｃｏｍ，Ｖａｄ１〜ＶａｄＫとして出力される。セレクタ８３は、ＰＧＡ３−１〜３−Ｎのための基準電圧を選択して、バッファ回路８４を介して基準電圧Ｖｃｏｍとして出力する。セレクタ８３−１〜８３−Ｋは、ＡＤＣ４−１〜４−Ｎのための基準電圧をそれぞれ選択して、バッファ回路８４−１〜８４−Ｋをを介して基準電圧Ｖａｄ１〜ＶａｄＫとしてそれぞれ出力する。
【００５７】
図１３の基準電圧発生回路８によれば、１つの回路により基準電圧Ｖｃｏｍ及び基準電圧Ｖａｄ１〜ＶａｄＫの両方を発生することにより、基準電圧のバラツキによる画像データ信号のオフセットバラツキを低減することができる。
【００５８】
図１４は、第１の実施形態の第５の変形例に係る光電変換装置の基準電圧発生回路８Ａの詳細構成を示す回路図である。図１４の基準電圧発生回路８Ａは、図１３の基準電圧発生回路８の構成要素に加えて、セレクタ８５ａ，８５ｂ、バッファ回路８６ａ，８６ｂ、及びラダー抵抗回路８７を備える。図１４の基準電圧発生回路８Ａでは、抵抗Ｒｔ，Ｒｂ及びラダー抵抗回路８２により分圧した複数の基準電圧を発生するところまでは、図１３の基準電圧発生回路８と同様である。セレクタ８５ａ，８５ｂは、制御回路９の制御下で、ＡＤＣ４−１〜４−Ｎの変換範囲の上限及び下限を表す基準電圧をそれぞれ選択し、バッファ回路８６ａ，８６ｂを介して基準電圧Ｖａｄａ，Ｖａｄｂとしてそれぞれ出力する。バッファ回路８６ａ，８６ｂは、制御回路９の制御下で、それらの出力端子からみて、低インピーダンス（例えば、他のバッファ回路８４，８４−１〜８４−Ｊと同じインピーダンス）と、高インピーダンスとの間で切り換え可能である。ここで、基準電圧Ｖａｄａ，Ｖａｄｂは、必要な基準電圧の中の最大値及び最小値であり、必ずしもＡＤＣ４−１〜４−Ｎの基準電圧として実際に選択される必要はない。また、バッファ回路８６ａ，８６ｂを備えることにより、減結合キャパシタにより基準電圧の変動を抑制すること、及び、電圧源Ｖｒｅｆに代えて、外部電圧源から基準電圧発生回路８Ａに基準電圧を供給することもできる。
【００５９】
次に、スキャン回路６の詳細な構成及び動作について説明する。
【００６０】
図１５は、図１のスキャン回路６の詳細構成を示すブロック図である。スキャン回路６は、画素アレー１における指定された範囲の複数の画素１１の画素値を順に出力する。スキャン回路６は、ラッチ回路６１−１〜６１−Ｎ、範囲スキャン回路６２、及び範囲指定回路６３を備える。スキャン回路６には、制御回路９から、転送クロック信号、転送許可信号、スキャンクロック信号、スキャン開始信号、範囲指定信号、及び範囲指定クロック信号が入力される。転送クロック信号及び転送許可信号は、画素値算出器５−１〜５−Ｎにも入力される。画素値算出器５−１〜５−Ｎで算出された複数の画素の画素値は、転送クロック信号及び転送許可信号に従って、スキャン回路６のラッチ回路６１−１〜６１−Ｎにそれぞれ転送されて格納される。範囲指定回路６３は、範囲指定信号及び範囲指定クロック信号に従って、後処理回路７に送るために画素値を読み出す（スキャンする）画素の範囲を指定し、この範囲を示す制御信号を範囲スキャン回路６２に送る。範囲スキャン回路６２は、スキャン開始信号及びスキャンクロック信号に従って、かつ、範囲指定回路６３からの制御信号に従って、ラッチ回路６１−１〜６１−Ｎに格納された画素値のうち、指定された範囲の画素値を順に読み出す。
【００６１】
図１６は、図１５のラッチ回路６１−１、範囲スキャン回路６２、及び範囲指定回路６３の詳細構成を示すブロック図である。ラッチ回路６１−１は、ラッチＬＨ１〜ＬＨＭを備える。１つのラッチ回路６１−１におけるラッチＬＨ１〜ＬＨＭの個数は、ラッチ回路６１−１に接続された画素値算出器５−１の上流のメモリ回路２−１に接続された画素１１の個数に等しい。画素値算出器５−１から転送された複数の画素の画素値（すなわち、メモリ回路２−１に接続されたＭ個の画素１１の画素値）は、ラッチＬＨ１〜ＬＨＭにそれぞれ格納される。他のラッチ回路６１−２〜６１−Ｎもまた、ラッチ回路６１−１と同様に構成される。範囲スキャン回路６２は、シフトレジスタＳＳ１〜ＳＳＭ，…、及び、セレクタＳＥＬａ１〜ＳＥＬａＭ，…を備える。範囲指定回路６３は、シフトレジスタＲＳ１〜ＲＳＭ，…を備える。
【００６２】
範囲指定回路６３において、範囲指定信号はシフトレジスタＲＳ１〜ＲＳＭ，…のＤ端子から入力されてＱ端子から出力され、範囲指定クロック信号はＣＫ端子に入力される。シフトレジスタＲＳ１〜ＲＳＭ，…は、範囲指定クロック信号の立ち上がりエッジにおいて範囲指定信号をＤ端子から取り込み、次いで、Ｑ端子から出力する。
【００６３】
範囲スキャン回路６２において、スキャン開始信号は、シフトレジスタＳＳ１のＤ端子及びセレクタＳＥＬａ１〜ＳＥＬａＭ，…のＢ端子に入力される。スキャンクロック信号は、シフトレジスタＳＳ１〜ＳＳＭ，…のＣＫ端子に入力される。シフトレジスタＳＳ１〜ＳＳＭ，…のＱ端子は、セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＡ端子と、ラッチＬＨ１〜ＬＨＭのＥＮ端子とに接続される。セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＱ端子はシフトレジスタＳＳ１〜ＳＳＭ，…のＤ端子に接続される。従って、シフトレジスタＳＳ１〜ＳＳＭ，…のそれぞれは、セレクタＳＥＬａ１〜ＳＥＬａＭ，…うちの１つを介して、後段のシフトレジスタに接続されている。範囲指定回路６３のシフトレジスタＲＳ１〜ＲＳＭ，…のＱ端子の出力信号は、範囲指定回路６３からの制御信号として、シフトレジスタＳＳ１〜ＳＳＭ，…のＯＥ端子と、セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＳＡ端子とにそれぞれ入力される。シフトレジスタＳＳ１〜ＳＳＭ，…のＯＥ端子がハイレベルであるとき、そのＱ端子からの出力が許可される。セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＳＡ端子がハイレベルであるとき、そのＡ端子に入力された信号が選択されてＱ端子から出力され、ローレベルであるとき、そのＢ端子に入力された信号が選択されてＱ端子から出力される。範囲指定回路６３からの制御信号がハイレベルであるとき、シフトレジスタＳＳ１〜ＳＳＭ，…は、ＣＫ端子のスキャンクロック信号の立ち上がりエッジにおいて、前段からの信号をＤ端子から取り込み、次いで、Ｑ端子から出力する。シフトレジスタＳＳ１〜ＳＳＭ，…のＱ端子から出力された信号は、セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＡ端子に入力され、セレクタＳＥＬａ１〜ＳＥＬａＭ，…のＳＡ端子がハイレベルであるとき、後段に送られる。範囲指定回路６３からの制御信号がローレベルであるとき、シフトレジスタＳＳ１〜ＳＳＭ，…は、Ｄ端子のレベルにかかわらずＱ端子からローレベル信号を出力し、セレクタＳＥＬａ１〜ＳＥＬａＭ，…は、Ｂ端子に入力されたスキャン開始信号を後段に送る。
【００６４】
ラッチＬＨ１〜ＬＨＭは、ＥＮ端子がハイレベルであるとき、格納した画素値をＱ端子から出力し、ローレベルであるとき、画素値を出力せず、Ｑ端子は高インピーダンスになる。
【００６５】
図１７は、図１６の範囲指定回路６３の動作を説明するためのタイミングチャートである。範囲指定回路６３に入力された範囲指定信号の各ビットは、範囲指定クロック信号に従って、シフトレジスタＲＳ１〜ＲＳＭ，…上で順次にシフトされる。このとき、範囲指定信号は、指定された範囲の開始画素及び終了画素の間にわたって全てハイレベルであり、その他の画素ではローレベルである。範囲指定クロック信号は、シフトレジスタＲＳ１〜ＲＳＭ，…の段数（範囲指定信号により指定可能な最大の画素数）に等しいクロック数で停止する。図１７に示すように、画素の範囲を指定した後、指定された範囲の画素に対応するシフトレジスタＲＳ１〜ＲＳＭ，…の内容はハイレベルになる。
【００６６】
図１８は、図１６の範囲スキャン回路６２の動作を説明するためのタイミングチャートである。スキャン開始信号は、スキャンクロック信号の１クロック分の時間長を有する。範囲スキャン回路６２に入力されたスキャン開始信号は、スキャンクロック信号に従って、指定された範囲内で順次にシフトされる。従って、図１８に示すように、指定された範囲の画素の画素値のみが、スキャン回路６から後処理回路７に順次に出力される。
【００６７】
画素アレー１及びメモリ回路２−１〜２−Ｎが例えば図２のように構成されている場合、スキャン回路６は、ラッチ回路６１−１〜６１−Ｎのそれぞれについて、読み出されたＲ画素の画素値、Ｇ画素の画素値、及びＢ画素の画素値を同時に出力してもよい。このため、スキャン回路６の出力側のデータ幅Ｗ２は、複数の画素の画素値を同時に出力するために、ＡＤＣ４−１〜４−Ｎの出力側のバス幅Ｗ１よりも広い、例えば、２４ビット又は３６ビットなどのバス幅を有してもよい。
【００６８】
図１６では、範囲スキャン回路６２及び範囲指定回路６３として、ラッチ回路６１−１に対応する部分のみを示しているが、他のラッチ回路６１−２〜６１−Ｎに対応する残りの部分もまた、図１６に示した部分と同様に構成される。
【００６９】
図１５のスキャン回路６によれば、必要な範囲の画素の画素値のみを読み出して出力することで、データ伝送のコスト及び後段での処理コストを抑えることができる）。
【００７０】
図１９は、第１の実施形態の第６の変形例に係る光電変換装置のスキャン回路６Ａの詳細構成を示すブロック図である。スキャン回路６Ａは、画素アレー１における指定された複数の画素１１の画素値を順に出力する。図１９のスキャン回路６Ａは、図１５のスキャン回路６の範囲スキャン回路６２及び範囲指定回路６３に代えて、画素スキャン回路６４及び画素指定回路６５を備える。スキャン回路６Ａには、制御回路９から、図１５の範囲指定信号及び範囲指定クロック信号に代えて、画素指定信号及び画素指定クロック信号が入力される。画素指定回路６５は、画素指定信号及び画素指定クロック信号に従って、後処理回路７に送るために画素値を読み出す画素を指定し、この画素を示す制御信号を画素スキャン回路６４に送る。画素スキャン回路６４は、スキャン開始信号及びスキャンクロック信号に従って、かつ、画素指定回路６５からの制御信号に従って、ラッチ回路６１−１〜６１−Ｎにおけるスキャン画素の画素値を順に読み出す。
【００７１】
図２０は、図１９のラッチ回路６１−１、画素スキャン回路６４、及び画素指定回路６５の詳細構成を示すブロック図である。画素スキャン回路６４及び画素指定回路６５は、図１６の範囲スキャン回路６２及び範囲指定回路６３と同様に構成される。
【００７２】
図２１は、図２０の画素指定回路６５の動作を説明するためのタイミングチャートである。画素指定回路６５に入力された画素指定信号の各ビットは、画素指定クロック信号に従って、シフトレジスタＲＳ１〜ＲＳＭ，…上で順次にシフトされる。このとき、画素指定信号は、画素指定クロック信号の１クロック分の期間を単位として、読み出し対象である画素についてのみハイレベルになる。図２１に示すように、画素を指定した後、指定された画素に対応するシフトレジスタＲＳ１〜ＲＳＭ，…の内容はハイレベルになる。
【００７３】
図２２は、図２０の画素スキャン回路６４の動作を説明するためのタイミングチャートである。画素スキャン回路６４に入力されたスキャン開始信号は、スキャンクロック信号に従って、指定された画素でのみ順次にシフトされる。従って、図２２に示すように、指定された画素の画素値のみが、スキャン回路６から後処理回路７に順次に出力される。
【００７４】
図１９のスキャン回路６Ａによれば、請求項１の光電変換装置に於いて、必要な画素の画素値のみを出力することでデータ伝送のコスト及び後段での処理コストを抑えることができる。図１９のスキャン回路６Ａによれば、図１５の場合よりもデータ量を少なくできる。
【００７５】
図２３は、第１の実施形態の第７の変形例に係る光電変換装置のスキャン回路６Ｂの詳細構成を示すブロック図である。スキャン回路６Ｂは、画素アレー１の指定された方向に沿って複数の画素が並ぶ順に、複数の画素１１の画素値を順に出力する。図２３のスキャン回路６Ｂは、図１９の画素スキャン回路６４に代えて、画素スキャン回路６６を備える。スキャン回路６Ｂには、制御回路９から、スキャン方向信号がさらに入力される。画素スキャン回路６４は、スキャン開始信号、スキャンクロック信号、及びスキャン方向信号に従って、かつ、画素指定回路６５からの制御信号に従って、ラッチ回路６１−１〜６１−Ｎにおけるスキャン画素の画素値を順に読み出す。
【００７６】
図２４は、図２３のラッチ回路６１−１、画素スキャン回路６６、及び画素指定回路６５の詳細構成を示すブロック図である。
【００７７】
図２４の画素指定回路６５は、図２０の画素指定回路６５と同様に構成される。
【００７８】
画素スキャン回路６６は、図２０の画素スキャン回路６４の構成要素に加えて、セレクタＳＥＬｂ１〜ＳＥＬｂＭをさらに備える。画素スキャン回路６６において、スキャン開始信号は、セレクタＳＥＬｂ１〜ＳＥＬｂＭのうちの一端のセレクタＳＥＬｂ１のＡ端子及び他端のセレクタＳＥＬｂＭのＢ端子に入力される。スキャンクロック信号は、シフトレジスタＳＳ１〜ＳＳＭのＣＫ端子に入力される。スキャン方向信号は、セレクタＳＥＬｂ１〜ＳＥＬｂＭのＳＡ端子に入力される。セレクタＳＥＬｂ１〜ＳＥＬｂＭのＱ端子は、シフトレジスタＳＳ１〜ＳＳＭのＤ端子と、セレクタＳＥＬａ１〜ＳＥＬａＭのＢ端子とに接続される。シフトレジスタＳＳ１〜ＳＳＭのＱ端子は、セレクタＳＥＬａ１〜ＳＥＬａＭのＡ端子と、ラッチＬＨ１〜ＬＨＭのＥＮ端子とに接続される。セレクタＳＥＬａ１〜ＳＥＬａＭのＱ端子は、１つ後段のセレクタＳＥＬｂ２〜ＳＥＬｂＭのＡ端子と、１つ前段のセレクタＳＥＬｂ１〜ＳＥＬｂ（Ｍ−１）のＢ端子とに接続される。従って、シフトレジスタＳＳ１〜ＳＳＭのそれぞれは、セレクタＳＥＬａ１〜ＳＥＬａＭのうちの１つ及びセレクタＳＥＬｂ１〜ＳＥＬｂＭのうちの１つを介して、後段のシフトレジスタに接続されている。セレクタＳＥＬｂ１〜ＳＥＬｂＭは、概して、そのＱ端子に接続されたシフトレジスタからみて１つ前段のシフトレジスタの出力信号及び１つ後段のシフトレジスタの出力信号との一方を選択して、Ｑ端子から出力する。画素指定回路６５のシフトレジスタＲＳ１〜ＲＳＭのＱ端子の出力信号は、画素指定回路６５からの制御信号として、シフトレジスタＳＳ１〜ＳＳＭのＯＥ端子と、セレクタＳＥＬａ１〜ＳＥＬａＭのＳＡ端子とにそれぞれ入力される。
【００７９】
画素指定回路６５からの制御信号がハイレベルであるとき、シフトレジスタＳＳ１〜ＳＳＭは、ＣＫ端子のスキャンクロック信号の立ち上がりエッジにおいて、前段からの信号をＤ端子から取り込み、次いで、Ｑ端子から出力する。シフトレジスタＳＳ１〜ＳＳＭのＱ端子から出力された信号は、セレクタＳＥＬａ１〜ＳＥＬａＭのＡ端子に入力され、セレクタＳＥＬａ１〜ＳＥＬａＭのＳＡ端子がハイレベルであるとき、１つ前段のシフトレジスタ及び１つ後段のシフトレジスタに送られる。画素指定回路６５からの制御信号がローレベルであるとき、シフトレジスタＳＳ１〜ＳＳＭは、Ｄ端子のレベルにかかわらずＱ端子からローレベル信号を出力し、セレクタＳＥＬａ１〜ＳＥＬａＭは、Ｂ端子に入力されたセレクタＳＥＬｂ１〜ＳＥＬｂＭの出力信号を後段に送る。セレクタＳＥＬｂ１〜ＳＥＬｂＭは、スキャン方向信号がハイレベルであるとき、そのＱ端子に接続されたシフトレジスタからみて１つ前段のシフトレジスタの出力信号を選択してＱ端子から出力する。セレクタＳＥＬｂ１〜ＳＥＬｂＭは、スキャン方向信号がローレベルであるとき、そのＱ端子に接続されたシフトレジスタからみて１つ後段のシフトレジスタの出力信号を選択してＱ端子から出力する。
【００８０】
図２５は、図２４の画素指定回路６５の動作を説明するためのタイミングチャートである。図２４の画素指定回路６５は、図２０の画素指定回路６５と同様に動作する（図２１を参照）。
【００８１】
図２６は、図２４の画素スキャン回路６６の第１の動作を説明するためのタイミングチャートである。図２６は、スキャン方向信号がハイレベル（Ｈ）であり、指定した画素の画素値を順方向にスキャンする場合を示す。図２７は、図２４の画素スキャン回路６６の第２の動作を説明するためのタイミングチャートである。図２７は、スキャン方向信号がローレベル（Ｌ）であり、指定した画素の画素値を逆方向にスキャンする場合を示す。図２６及び図２７のいずれによっても、指定した画素の画素値を読み出して後処理回路７に順次に出力することができる。
【００８２】
図２３のスキャン回路６Ｂによれば、例えば、フラットベッド又はシートスルー等の原稿スキャナ装置において、原稿と光電変換装置との相対移動方向が変化した場合にも、原稿の読み取りを実施することができる。
【００８３】
図２３〜図２６では、画素アレー１における指定された複数の画素１１の画素値を順に出力するとき、複数の画素１１の画素値を順方向又は逆方向に出力する場合について説明した。同様に、画素アレー１における指定された範囲の複数の画素１１の画素値を順に出力するときも（図１５〜図１８を参照）、複数の画素１１の画素値を順方向又は逆方向に出力してもよい。
【００８４】
次に、後処理回路７の詳細な構成及び動作について説明する。
【００８５】
前述のように、後処理回路７は、出力される画像データ信号のデータ幅Ｗ３に応じて、飽和することなく画素値を伝送することができるように、画素値に所定の係数を乗算してもよい。この場合、後処理回路７は、異なる色に対して、異なる係数を乗算してもよい。ここで、例えば、ＡＤＣ４−１〜４−Ｎの出力信号のデータ幅が１２ビット（０〜４０９５）であり、後処理回路７から出力される画像データ信号のデータ幅Ｗ３が１０ビット（０〜１０２３）である場合を例に説明する。
【００８６】
ＡＤＣ４−１〜４−Ｎから出力されるＲ画素、Ｇ画素、及びＢ画素の画素値の最大値が、白原稿を読み込んだ場合の分布を考慮して、それぞれ、２６００、３４００、及び２２００であるとする。このような画素値を１０ビットで表現するために、最大値が１０２３以下になる比率で画素値を縮小する。ただし、光源の光量の変動などに起因して出力値が増加した場合に飽和しない（すなわち、画素値が１０２３を越えない）ようにするため、最大値が８００以下になる比率で画素値を縮小する。Ｒ画素、Ｇ画素、及びＢ画素の画素値の最大値を８００以下にするために、各色の係数はそれぞれ、８００÷２６００≒０．３１、８００÷３４００≒０．２４、８００÷２２００≒０．３６になる。
【００８７】
このように計算された係数を画素値に乗算することにより、後処理回路７から出力される画像データ信号のデータ幅Ｗ３を有効に使うことが可能となる。
【００８８】
図２８は、図１の制御回路９の詳細構成を示すブロック図である。制御回路９は、他の構成要素のためのタイミング信号を生成するタイミングジェネレータとしてそれぞれ動作する制御回路９１及び９２を備える。制御回路９１は、画素アレー１、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、及び画素値算出器５−１〜５−Ｎのためのタイミング信号を生成する。制御回路９２は、画素値算出器５−１〜５−Ｎ及びスキャン回路６のためのタイミング信号を生成する。言いかえると、制御回路９１は、アナログ回路及びそれらに同期して動作するディジタル回路のためのタイミング信号を生成し、制御回路９２は、ディジタル回路のためのタイミング信号を生成する。制御回路９１及び９２は、相互に同期信号を交換し、互いに同期して動作する。図２８の構成によれば、画素値算出器５−１〜５−Ｎには制御回路９１のタイミング信号と制御回路９２のタイミング信号との両方が入力される。図２８の構成によれば、光電変換装置内の信号処理の動作速度と、光電変換装置から画像データ信号を出力するときの動作速度とを分離できる。従って、光電変換装置の内部と外部とを分離し、光電変換装置の外部環境（データ伝送速度など）が光電変換装置内の信号処理の性能へ影響することを軽減することができる。
【００８９】
図２９は、第１の実施形態の第８の変形例に係る光電変換装置の制御回路９Ａの詳細構成を示すブロック図である。制御回路９Ａは、他の構成要素のためのタイミング信号を生成するタイミングジェネレータとしてそれぞれ動作する制御回路９１Ａ及び９２Ａを備える。制御回路９１Ａは、画素アレー１、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、及び画素値算出器５−１〜５−Ｎのためのタイミング信号を生成する。制御回路９２Ａは、スキャン回路６のためのタイミング信号を生成する。制御回路９１Ａ及び９２Ａは、相互に同期信号を交換し、互いに同期して動作する。図２９の構成によれば、図２８の構成と同様に、データ伝送速度が光電変換装置内の信号処理の性能への影響することを軽減することができる。図２９の構成によれば、画素値算出器５−１〜５−Ｎが異なる制御回路によって生成されたタイミング信号を使用しないので、図２８の構成よりも、光電変換装置の内部と外部とを分離する効果が高くなる。
【００９０】
第１の実施形態に係る光電変換装置は、以下の特有の効果を有する。
【００９１】
この実施形態によれば、従来よりも低コストでありながら、グローバルシャッタにより動作可能であり、複数のリニアアレーを含む場合にも効率的に動作可能であり、周辺回路と容易に統合可能である、ＣＭＯＳリニアセンサの光電変換装置を提供することができる。
【００９２】
この実施形態によれば、オフィス向けプリンタ複合機のスキャナに使用可能な適正な仕様と、信号処理等の機能とを有し、コストを極力抑えたディジタル出力型のＣＭＯＳリニアセンサを提供することができる。
【００９３】
この実施形態によれば、画素アレーの行毎にＲ／Ｇ／Ｂ等に色分解され、列方向に複数画素が配置されている場合、各画素に光電変換値及びリセット値を格納するメモリセルが接続されているので、画素アレーのグローバルシャッタ動作に対応できる。
【００９４】
この実施形態によれば、メモリセルは光電変換値のためのキャパシタ及びリセット値のためのキャパシタを別個に備え、メモリセルへの書き込みと読み出しを独立に制御することができる。メモリ回路は複数の画素の光電変換値及びリセット値を時系列で出力する。メモリ回路から読み出された光電変換値及びリセット値は、ＰＧＡ及びＡＤＣを経て画素値算出器で処理され、回路規模の増加を適切に抑えることができる。
【００９５】
この実施形態によれば、ＰＧＡは、光電変換値及びリセット値の差分値を増幅するので、画素アレー及びメモリ回路におけるオフセットバラツキを補正することで画像データ信号の品質を向上することができ、ＡＤ変換に適切な信号レベルにすることができる。従って、ＡＤ変換での性能劣化を最小化することができる。
【００９６】
この実施形態によれば、ＡＤＣは、画素毎にオフセット値及び差分値をアナログ値からディジタル値に変換し、その後、画素値算出器は、差分値に含まれるＰＧＡ及びＡＤＣのオフセットを補正する。従って、複数の処理系に依存したオフセットバラツキを低減でき、画像データ信号の品質を向上することができる。
【００９７】
この実施形態によれば、画素値算出器からスキャン回路６に送られた画像データは、各色は並列にかつ各色の画素値は画素アレー上の画素の並びに応じて時系列で読み出される。読み出された画素値は、後処理回路に送られて各種データ処理が実行され、光電変換装置の外部に出力される。
【００９８】
この実施形態によれば、スキャン回路６では、各色は並列にかつ各色の画素値は画素アレー上の画素の並びに応じて時系列で出力されるので、後段で画素値の並び替え等は不要であり、そのための部品は必要としない。
【００９９】
この実施形態によれば、後処理回路は、処理系統の異なる特性によって生じた画素値の差を補正してもよい。また、後処理回路は、出力される画像データ信号のデータ幅に応じて、飽和することなく画素値を伝送することができるように、画素値に所定の係数を乗算してもよい。後処理回路は、入力される画素値のデータ幅よりも出力する画像データ信号のデータ幅を減らすために、時分割多重によるシリアライズ処理を行ってもよい。これにより、データ伝送コストを抑えることができる。
【０１００】
［第２の実施形態］
図３０は、第２の実施形態に係る光電変換装置の構成を示すブロック図である。図３０の光電変換装置は、図２９の制御回路９１Ａに代えて、同じ構成及び機能を有する２つの制御回路９１Ａａ及び９１Ａｂを備える。制御回路９１Ａａ及び９１Ａｂは、画素アレー１、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、及び画素値算出器５−１〜５−Ｎのための同じタイミング信号を生成するタイミングジェネレータとしてそれぞれ動作する。制御回路９１Ａａ及び９１Ａｂは、相互に同期信号を交換し、互いに同期して動作する。図３０の光電変換装置は、さらに、制御回路９１Ａａ、９１Ａｂ、及び９２Ａのための共通のクロック信号を発生するクロック発生回路９３を備える。クロック発生回路９３は、さらに、制御回路９１Ａａ及び９１Ａｂの動作を開始させるためのトリガ信号を発生する。制御回路９２Ａは制御回路９１Ａａと同期動作するが、制御回路９１Ａａは制御回路９１Ａｂと同期動作するので、制御回路９２Ａは制御回路９１Ａｂとも同期動作する。
【０１０１】
図３１は、図３０の光電変換装置の各構成要素のレイアウトを示す図である。図３１の光電変換装置１００では、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、及び画素値算出器５−１〜５−Ｎは、画素アレー１から、リニアアレーの長手方向に垂直な方向に順に遠ざかるように配置される。画素アレー１、メモリ回路２−１〜２−Ｎ、ＰＧＡ３−１〜３−Ｎ、ＡＤＣ４−１〜４−Ｎ、及び画素値算出器５−１〜５−Ｎは、リニアアレーの両端に対応する第１の端部（図３１では左側の端部）及び第２の端部（図３１では右側の端部）を有する。制御回路９１Ａａは、第１の端部に接続され、制御回路９１Ａｂは、第２の端部に接続される。制御回路９１Ａａから第１の端部までの信号線の長さは、制御回路９１Ａｂから第２の端部までの信号線の長さに等しい。制御回路９２Ａはスキャン回路６及び後処理回路７にタイミング信号を送る。クロック発生回路９３から制御回路９１Ａａ及び９１Ａｂまでの信号線の長さを等しくするため、これらの信号線は、クロック発生回路９３から画素アレー１等の長手方向の中央付近まで進み、そこで分岐して制御回路９１Ａａ、９１Ａｂ、及び９２Ａに到達する。
【０１０２】
図３０及び図３１の構成によれば、リニアセンサに特有の細長い配置に起因して生じる可能性があるタイミング信号のずれを軽減することができる。
【０１０３】
［第３の実施形態］
図３２は、第３の実施形態に係る光電変換装置の構成を示すブロック図である。図３２の光電変換装置は、図３０のクロック発生回路９３に代えて、クロック発生回路９３Ａを備える。クロック発生回路９３Ａは、マスタークロック発生回路９４、スレーブクロック発生回路９５，９６、及びトリガ発生回路９７を備える。スレーブクロック発生回路９５は、マスタークロック発生回路９４によって発生されたマスタークロック信号に基づいて、第１のクロック信号を発生する。スレーブクロック発生回路９６は、マスタークロック発生回路９４によって発生されたマスタークロック信号に基づいて、第２のクロック信号を発生する。制御回路９１Ａａ及び９１Ａｂは第１のクロック信号に基づいて動作し、制御回路９２Ａは第２のクロック信号に基づいて動作する。また、トリガ発生回路９７は、スレーブクロック発生回路９５によって発生された第１のクロック信号に基づいて、トリガ信号を発生する。トリガ信号は、第１のクロック信号の一定周期ごとに立ち上がりエッジ又は立ち下がりエッジを有する。図３２によれば、アナログ回路及びそれらに同期して動作するディジタル回路ののためのクロック信号と、ディジタル回路のためのクロック信号とを別個に生成している。
【０１０４】
図３３は、図３２のスレーブクロック発生回路９５，９６の詳細構成を示すブロック図である。各スレーブクロック発生回路９５，９６は、位相ロックループ（ＰＬＬ）による周波数逓倍回路である。各スレーブクロック発生回路９５，９６は、分周器ＤＩＶ１，ＤＩＶ２、位相周波数比較器ＰＦＤ、チャージポンプＣＰ、ループフィルタＬＦ、及び電圧制御発振器ＶＣＯを備える。各スレーブクロック発生回路９５，９６には、マスタークロック発生回路９４からマスタークロック信号ＲＥＦＣＫが入力される。スレーブクロック発生回路９５の分周器ＤＩＶ１，ＤＩＶ２には、第１の逓倍率を設定するための分周比（ＰＬＬ１逓倍設定１及び２）がそれぞれ設定される。スレーブクロック発生回路９６の分周器ＤＩＶ１，ＤＩＶ２には、第１の逓倍率とは異なる第２の逓倍率を設定するための分周比（ＰＬＬ２逓倍設定１及び２）がそれぞれ設定される。スレーブクロック発生回路９５において、入力されたマスタークロック信号ＲＥＦＣＫは分周器ＤＩＶ１で分周され、スレーブクロック発生回路９５から出力されるクロック信号ＣＬＫ１は分周器ＤＩＶ２で分周される。分周器ＤＩＶ１，ＤＩＶ２でそれぞれ分周された信号は、位相周波数比較器ＰＦＤに入力される。位相周波数比較器ＰＦＤは、２つの入力信号の位相ずれ（正負）又は周波数ずれ（高低）を検出してチャージポンプＣＰに送る。チャージポンプＣＰは、入力信号を補正するように電荷を発生してループフィルタＬＦで電圧に変換するとともに適切な周波数特性を付与し、電圧制御発振器ＶＣＯに出力する。電圧制御発振器ＶＣＯは、入力電圧に応じて変化する発振周波数を発生する。これらの動作は、位相周波数比較器ＰＦＤの出力信号が安定するまで繰り返され、最終的に、スレーブクロック発生回路９５は、マスタークロック信号ＲＥＦＣＫが分周器ＤＩＶ１，ＤＩＶ２の分周比で決まる逓倍率で逓倍されたクロック信号ＣＬＫ１を出力する。スレーブクロック発生回路９６もまた、スレーブクロック発生回路９５と同様に構成される。
【０１０５】
このように、クロック信号ＣＬＫ１は、クロック信号ＲＥＦＣＫを第１の逓倍率で逓倍することにより生成され、クロック信号ＣＬＫ２は、クロック信号ＲＥＦＣＫを第２の逓倍率で逓倍することにより生成される。
【０１０６】
図３２及び図３３の構成によれば、互いに異なるクロック信号ＣＬＫ１，ＣＬＫ２を用いることにより、光電変換装置内の信号処理のためのクロック信号と、光電変換装置から画像データ信号を出力するためのクロック信号とを分離できる。これにより、データ伝送の自由度が高くなる。
【０１０７】
さらに、マスタークロック信号ＲＥＦＣＫから互いに異なるクロック信号ＣＬＫ１，ＣＬＫ２を発生することにより、光電変換装置内の信号処理のためのクロック信号と、光電変換装置から画像データ信号を出力するためのクロック信号とを強力に分離できる。これにより、データ伝送の自由度がより高くなる。
【０１０８】
図３４は、第３の実施形態の変形例に係る光電変換装置のスレーブクロック発生回路９５，９６Ａの詳細構成を示すブロック図である。図３４の構成は、図３３のスレーブクロック発生回路９６に代えて、スレーブクロック発生回路９６Ａを備える。スレーブクロック発生回路９６Ａは、スペクトラム拡散クロック発生回路（ＳＳＣＧ）である。スレーブクロック発生回路９６Ａは、図３３のスレーブクロック発生回路９６の構成要素に加えて、クロック信号ＣＬＫ２をスペクトラム拡散する変調プロファイルを付加するための構成要素を備える。各スレーブクロック発生回路９５，９６Ａには、マスタークロック発生回路９４からマスタークロック信号ＲＥＦＣＫが入力される。スレーブクロック発生回路９５の分周器ＤＩＶ１，ＤＩＶ２には、第１の逓倍率を設定するための分周比（ＰＬＬ１逓倍設定１及び２）がそれぞれ設定される。スレーブクロック発生回路９６Ａの分周器ＤＩＶ１，ＤＩＶ２には、第１の逓倍率とは異なる第２の逓倍率を設定するための分周比（ＳＳＣＧ逓倍設定１及び２）がそれぞれ設定される。スペクトラム拡散クロック発生回路は位相ロックループとほぼ同様に動作するが、ループフィルタＬＦの出力信号にクロック信号ＣＬＫ２の変調プロファイルを重畳させて電圧制御発振器ＶＣＯに入力するところが異なる。この場合、ループフィルタＬＦの周波数特性は、変調プロファイルの波形に与える影響が許容できる範囲になるように、低めに抑える必要がある。以上説明したように、クロック信号ＣＬＫ１１はマスタークロック信号ＲＥＦＣＫを予め決められた逓倍率で逓倍した信号である。また、クロック信号ＣＬＫ２は、マスタークロック信号ＲＥＦＣＫを予め決められた逓倍率で逓倍した周波数を平均周波数として有し、かつ、変調プロファイルに応じて周波数変調されたスペクトラム拡散クロック信号である。
【０１０９】
クロック信号ＣＬＫ１，ＣＬＫ２のうちの少なくとも一方をスペクトラム拡散クロック信号とすることにより、不要輻射ノイズを抑えることができ、ＥＭＩ対策の費用を低減することができる。光電変換装置内の信号処理のためのクロック信号（制御回路９１Ａａ及び９１Ａｂのためのクロック信号）に対してスペクトラム拡散を行うと、画像データ信号の特性が劣化する懸念がある。従って、光電変換装置から画像データ信号を出力するためのクロック信号に対してスペクトラム拡散を行うほうが、ＥＭＩの観点では効果的である。
【０１１０】
図３２によれば、トリガ信号は、２つのスレーブクロック発生回路のうちの一方によって発生されたクロック信号に基づいて発生される。スペクトラム拡散されたクロック信号からトリガ信号を発生すると、トリガ信号に応じて制御回路９１Ａａ及び９１Ａｂの動作を開始する周期がばらつく。例えば、光電変換装置を画像読取装置に適用する場合、原稿読取特性が悪化する。スペクトラム拡散されていないクロック信号又はマスタークロック信号ではこの心配はない。従って、トリガ信号は、クロック信号ＣＬＫ１，ＣＬＫ２のうちのスペクトラム拡散変調されていないクロック信号に基づいて発生される。トリガ信号は、マスタークロック信号ＲＥＦＣＫに基づいて発生されてもよい。
【０１１１】
［第４の実施形態］
図３５は、第４の実施形態に係る画像形成装置２００の構成を示すブロック図である。画像形成装置２００は、光電変換装置２０１、画像処理装置２０２、プリンタコントローラ２０３、及びプリンタエンジン２０４を備える。光電変換装置２０１は、第１〜第３の実施形態で説明した光電変換装置のいずれかである。画像形成装置２００は、例えば、光電変換装置２０１によって取り込まれた画像を画像処理装置２０２によって処理するスキャナ（画像読取装置）である。また、画像形成装置２００は、例えば、光電変換装置２０１によって取り込まれた画像をプリンタコントローラ２０３及びプリンタエンジン２０４により印刷するコピー機である。
【０１１２】
以上に説明した各実施形態及びそれらの変形例を組み合わせてもよい。
【０１１３】
本発明の実施形態に係る光電変換装置、画像読取装置、及び画像形成装置は、以下の構成を備えることを特徴とする。
【０１１４】
第１の態様に係る光電変換装置によれば、直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、複数のメモリセルをそれぞれ備える複数のメモリ回路とを備える光電変換装置であって、前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする。
【０１１５】
第２の態様に係る光電変換装置によれば、第１の態様に係る光電変換装置において、前記画素アレーは複数のリニアアレーを備え、前記複数のリニアアレーのそれぞれは、互いに異なる複数の色のうちの１つに対応し、前記複数のメモリ回路のそれぞれは、前記複数のリニアアレーのそれぞれについて、当該リニアアレーの少なくとも１つの画素に接続されることを特徴とする。
【０１１６】
第３の態様に係る光電変換装置によれば、第１又は第２の態様に係る光電変換装置において、前記複数のメモリ回路のそれぞれについて、当該メモリ回路の前記複数のメモリセルは、前記画素アレーにおける互いに隣接した複数の画素に接続されることを特徴とする。
【０１１７】
第４の態様に係る光電変換装置によれば、第１〜第３のうちの１つの態様に係る光電変換装置において、前記光電変換装置は、前記複数のメモリ回路にそれぞれ接続された複数の増幅器と、前記複数の増幅器にそれぞれ接続された複数のアナログ／ディジタル変換器と、前記複数のアナログ／ディジタル変換器にそれぞれ接続された複数の画素値算出器とをさらに備え、前記複数の増幅器のそれぞれは、当該増幅器に接続されたメモリ回路から出力された各画素の前記光電変換値及び前記リセット値の差分値と、第１の基準電圧に基づく当該増幅器のオフセット値とを増幅して交互に出力し、前記複数のアナログ／ディジタル変換器のそれぞれは、互いに異なる複数の第２の基準電圧に基づいて、当該アナログ／ディジタル変換器に接続された増幅器から出力された前記差分値及び前記オフセット値をアナログ値からディジタル値に変換して出力し、前記複数の画素値算出器のそれぞれは、当該画素値算出器に接続されたアナログ／ディジタル変換器から出力された前記差分値及び前記オフセット値に基づいて、各画素の画素値を算出して出力することを特徴とする。
【０１１８】
第５の態様に係る光電変換装置によれば、第４の態様に係る光電変換装置において、前記複数の増幅器のそれぞれは、前記光電変換値及び前記リセット値を出力した画素を含むリニアアレーの色に応じて可変な利得を設定することを特徴とする。
【０１１９】
第６の態様に係る光電変換装置によれば、第４又は第５の態様に係る光電変換装置において、前記光電変換装置は、共通の第３の基準電圧に基づいて、前記第１の基準電圧及び前記複数の第２の基準電圧を生成する基準電圧源をさらに備えることを特徴とする。
【０１２０】
第７の態様に係る光電変換装置によれば、第４〜第６のうちの１つの態様に係る光電変換装置において、前記光電変換装置は、前記複数の画素値算出器からそれぞれ出力された前記複数の画素の画素値を一時的に格納し、前記複数の画素の画素値の少なくとも一部を指定された順序で出力するスキャン回路をさらに備えることを特徴とする。
【０１２１】
第８の態様に係る光電変換装置によれば、第７の態様に係る光電変換装置において、前記スキャン回路は、前記画素アレーにおける指定された範囲の複数の画素の画素値を順に出力することを特徴とする。
【０１２２】
第９の態様に係る光電変換装置によれば、第７の態様に係る光電変換装置において、前記スキャン回路は、前記画素アレーにおける指定された複数の画素の画素値を順に出力することを特徴とする。
【０１２３】
第１０の態様に係る光電変換装置によれば、第８又は第９の態様に係る光電変換装置において、前記スキャン回路は、前記画素アレーの指定された方向に沿って前記複数の画素が並ぶ順に、前記複数の画素の画素値を順に出力することを特徴とする。
【０１２４】
第１１の態様に係る光電変換装置によれば、第７〜第１０のうちの１つの態様に係る光電変換装置において、前記光電変換装置は、前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、前記複数の画素値算出器、及び前記スキャン回路のためのタイミング信号を生成する少なくとも１つのタイミングジェネレータをさらに備えることを特徴とする。
【０１２５】
第１２の態様に係る光電変換装置によれば、第１１の態様に係る光電変換装置において、前記タイミングジェネレータは、前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第１のタイミングジェネレータと、前記複数の画素値算出器及び前記スキャン回路のためのタイミング信号を生成する第２のタイミングジェネレータとを備え、前記第１及び第２のタイミングジェネレータは互いに同期して動作することを特徴とする。
【０１２６】
第１３の態様に係る光電変換装置によれば、第１１の態様に係る光電変換装置において、前記タイミングジェネレータは、前記画素アレー、前記複数のメモリ回路、前記複数の増幅器、前記複数のアナログ／ディジタル変換器、及び前記複数の画素値算出器のためのタイミング信号を生成する第１のタイミングジェネレータと、前記スキャン回路のためのタイミング信号を生成する第２のタイミングジェネレータとを備え、前記第１及び第２のタイミングジェネレータは互いに同期して動作することを特徴とする。
【０１２７】
第１４の態様に係る光電変換装置によれば、第１２又は第１３の態様に係る光電変換装置において、前記複数のメモリ回路は、前記リニアアレーの長手方向に沿って配置された第１の回路群を構成し、前記複数の増幅器は、前記リニアアレーの長手方向に沿って配置された第２の回路群を構成し、前記複数のアナログ／ディジタル変換器は、前記リニアアレーの長手方向に沿って配置された第３の回路群を構成し、前記複数の画素値算出器は、前記リニアアレーの長手方向に沿って配置された第４の回路群を構成し、前記第１乃至第４の回路群は、前記画素アレーから、前記リニアアレーの長手方向に垂直な方向に順に遠ざかるように配置され、前記画素アレー及び前記第１乃至第４の回路群は、前記リニアアレーの両端に対応する第１及び第２の端部を有し、前記第１のタイミングジェネレータは、同じタイミング信号を生成するようにそれぞれ構成された第３及び第４のタイミングジェネレータを備え、前記第３及び第４のタイミングジェネレータは互いに同期して動作し、前記第３のタイミングジェネレータは、前記画素アレー及び前記第１乃至第４の回路群の前記第１の端部に接続され、前記第４のタイミングジェネレータは、前記画素アレー及び前記第１乃至第４の回路群の前記第２の端部に接続され、前記第３のタイミングジェネレータから前記画素アレー及び前記第１乃至第４の回路群の前記第１の端部までの信号線の長さは、前記第４のタイミングジェネレータから前記画素アレー及び前記第１乃至第４の回路群の前記第２の端部までの信号線の長さに等しいことを特徴とする。
【０１２８】
第１５の態様に係る光電変換装置によれば、第１２〜第１４のうちの１つの態様に係る光電変換装置において、前記第１のタイミングジェネレータは第１のクロック信号に基づいて動作し、前記第２のタイミングジェネレータは第２のクロック信号に基づいて動作することを特徴とする。
【０１２９】
第１６の態様に係る光電変換装置によれば、第１５の態様に係る光電変換装置において、前記第１のクロック信号は、第３のクロック信号を第１の逓倍率で逓倍することにより生成され、前記第２のクロック信号は、前記第３のクロック信号を第２の逓倍率で逓倍することにより生成されることを特徴とする。
【０１３０】
第１７の態様に係る光電変換装置によれば、第１６の態様に係る光電変換装置において、前記第１及び第２のクロック信号の少なくとも一方はスペクトラム拡散変調されていることを特徴とする。
【０１３１】
第１８の態様に係る光電変換装置によれば、第１７の態様に係る光電変換装置において、前記第１のタイミングジェネレータは、前記第１及び第２のクロック信号のうちのスペクトラム拡散変調されていないクロック信号又は前記第３のクロック信号に基づいて生成されたトリガ信号に応じて動作を開始することを特徴とする。
【０１３２】
第１９の態様に係る画像読取装置によれば、光電変換装置を備える画像読取装置において、前記光電変換装置は、直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする。
【０１３３】
第２０の態様に係る画像形成装置によれば、光電変換装置を備える画像形成装置において、前記光電変換装置は、直線状に配置された複数の画素を含む１つ又は複数のリニアアレーを備える画素アレーと、複数のメモリセルをそれぞれ備える複数のメモリ回路とを備え、前記画素アレーの前記複数の画素は、前記複数のメモリ回路の前記複数のメモリセルに一対一で接続され、前記複数の画素のそれぞれは、当該画素への入射光の光量に応じて発生した電圧を示す光電変換値と、当該画素の基準電荷を示すリセット値とを、当該画素に対応するメモリセルに交互に出力し、前記複数のメモリセルのそれぞれは、当該メモリセルに対応する画素から出力された前記光電変換値及び前記リセット値を一時的に格納し、前記複数のメモリ回路のそれぞれは、当該メモリ回路の前記複数のメモリセルにそれぞれ格納された前記光電変換値及び前記リセット値を、予め決められた順序で出力することを特徴とする。
【０１３４】
この国際出願は、日本特許庁に２０１６年３月１６日に出願された特許出願第２０１６−０５２５０９号に基づく優先権を主張するものであり、その全内容をここに援用する。
【符号の説明】
【０１３５】
１、１Ａ、１Ｂ    画素アレー
２、２−１〜２−Ｎ、２Ａ−１〜２Ａ−Ｎ、２Ｂ−１〜２Ｂ−Ｎ    メモリ回路
３、３−１〜３−Ｎ    可変利得増幅器（ＰＧＡ）
４、４−１〜４−Ｎ    アナログ／ディジタル変換器（ＡＤＣ）
５、５−１〜５−Ｎ    画素値算出器
６、６Ａ、６Ｂ    スキャン回路
７    後処理回路
８、８Ａ    基準電圧発生回路
９、９Ａ    制御回路
１１、１１Ａ    画素
１２Ｂ、１２Ｂａ、１２Ｂｂ、１２Ｂｃ    Ｂ画素のリニアアレー
１２Ｇ、１２Ｇａ、１２Ｇｂ、１２Ｇｃ    Ｇ画素のリニアアレー
１２Ｒ、１２Ｒａ、１２Ｒｂ、１２Ｒｃ    Ｒ画素のリニアアレー
ＰＤ    フォトダイオード
ＱＴＸ、ＱＲＴ、ＱＳＦ、ＱＳＬ    スイッチング素子
２１−１〜２１−Ｍ    メモリセル
Ｍｗｔ、Ｍｒｄ、Ｍｒｅｓ、Ｍｓｉｇ、Ｍｃｒ、Ｍｏ    スイッチング素子
Ｃｒｅｓ、Ｃｓｉｇ    キャパシタ
Ｉｉｂ、Ｉｏｂ    電流源
Ｖｃｒ    電圧源
３１    演算増幅器
ＳＷｓ１〜ＳＷｓ３、ＳＷｆ１〜ＳＷｆ３、ＳＷｒｓｔ    スイッチング素子
Ｃｓ１〜Ｃｓ３、Ｃｆ１〜Ｃｆ３    キャパシタ
６１−１〜６１−Ｎ    ラッチ回路
６２    範囲スキャン回路
６３    範囲指定回路
６４、６６    画素スキャン回路
６５    画素指定回路
ＬＨ１〜ＬＨＭ    ラッチ
ＲＳ１〜ＲＳＭ、ＳＳ１〜ＳＳＭ    シフトレジスタ
ＳＥＬａ１〜ＳＥＬａＭ、ＳＥＬｂ１〜ＳＥＬｂＭ    セレクタ
８１    演算増幅器
８２    ラダー抵抗回路
８３、８３−１〜８３−Ｋ    セレクタ
８４、８４−１〜８４−Ｋ    バッファ回路
８５ａ、８５ｂ    セレクタ
８６ａ、８６ｂ    バッファ回路
８７    ラダー抵抗回路
Ｒｓ、Ｒｆ、Ｒｔ、Ｒｂ    抵抗
Ｖｒｅｆ    電圧源
９１、９１Ａ、９１Ａａ、９１Ａｂ、９２、９２Ａ    制御回路
９３、９３Ａ    クロック発生回路
９４    マスタークロック発生回路
９５、９６、９６Ａ    スレーブクロック発生回路
９７    トリガ発生回路
１００    光電変換装置
２００    画像形成装置
２０１    光電変換装置
２０２    画像処理装置
２０３    プリンタコントローラ
２０４    プリンタエンジン
【図１】
0006669246.tif 000002
【図２】
0006669246.tif 000003
【図３】
0006669246.tif 000004
【図４】
0006669246.tif 000005
【図５】
0006669246.tif 000006
【図６】
0006669246.tif 000007
【図７】
0006669246.tif 000008
【図８】
0006669246.tif 000009
【図９】
0006669246.tif 000010
【図１０】
0006669246.tif 000011
【図１１】
0006669246.tif 000012
【図１２】
0006669246.tif 000013
【図１３】
0006669246.tif 000014
【図１４】
0006669246.tif 000015
【図１５】
0006669246.tif 000016
【図１６】
0006669246.tif 000017
【図１７】
0006669246.tif 000018
【図１８】
0006669246.tif 000019
【図１９】
0006669246.tif 000020
【図２０】
0006669246.tif 000021
【図２１】
0006669246.tif 000022
【図２２】
0006669246.tif 000023
【図２３】
0006669246.tif 000024
【図２４】
0006669246.tif 000025
【図２５】
0006669246.tif 000026
【図２６】
0006669246.tif 000027
【図２７】
0006669246.tif 000028
【図２８】
0006669246.tif 000029
【図２９】
0006669246.tif 000030
【図３０】
0006669246.tif 000031
【図３１】
0006669246.tif 000032
【図３２】
0006669246.tif 000033
【図３３】
0006669246.tif 000034
【図３４】
0006669246.tif 000035
【図３５】
0006669246.tif 000036