(57)【特許請求の範囲】
【請求項１】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部とプリチャージ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ部は、前記チャージポンプ部による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、ゲート電極に入力されるスイッチ制御信号が前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの第５電圧と、前記第５電圧から抵抗分圧回路を用いて生成される第６電圧とに切り替えられることによって、オン／オフが切り替えられる、半導体装置。
【請求項２】
請求項１において、前記第６電圧は、前記第５電圧より小さい、半導体装置。
【請求項３】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部とプリチャージ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ部は、前記チャージポンプ部による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第１電圧は、前記第２電圧と異なる極性を有し、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧である、半導体装置。
【請求項４】
請求項３において、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有する、半導体装置。
【請求項５】
請求項４において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされ、
前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる、半導体装置。
【請求項６】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部とプリチャージ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ部は、前記チャージポンプ部による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路と前記第３のＭＯＳスイッチ回路とは前記接続ノードの電圧と前記１／ｎの電圧とが切り替えられることによって、オン／オフが切り替えられ、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧はグランド電圧であり、
前記第２電圧及び前記第３電圧は正の電圧であり、
前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極にグランド電圧を供給するｎチャネル型ＭＯＳトランジスタと、前記ポンピング容量の一方の容量電極に前記第２電圧を供給するｐチャネル型ＭＯＳトランジスタとを有し、
前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧を供給するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタを有し、
前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｐチャネル型ＭＯＳトランジスタを有する、半導体装置。
【請求項７】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部とプリチャージ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ部は、前記チャージポンプ部による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路と前記第３のＭＯＳスイッチ回路とは前記接続ノードの電圧と前記１／ｎの電圧とが切り替えられることによって、オン／オフが切り替えられ、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧はグランド電圧であり、
前記第２電圧及び前記第３電圧は負の電圧であり、
前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極にグランド電圧を供給するｐチャネル型ＭＯＳトランジスタと、前記ポンピング容量の一方の容量電極に前記第２電圧を供給するｎチャネル型ＭＯＳトランジスタとを有し、
前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧を供給するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタを有し、
前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｎチャネル型ＭＯＳトランジスタを有する、半導体装置。
【請求項８】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部とプリチャージ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ部は、前記チャージポンプ部による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路と前記第３のＭＯＳスイッチ回路とは前記接続ノードの電圧と前記１／ｎの電圧とが切り替えられることによって、オン／オフが切り替えられ、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧はグランド電圧であり、
前記第１電圧は外部から供給された負電圧に基づいて半導体装置の内部で生成された負電圧あり、
前記第２電圧及び前記第３電圧は正の電圧であり、
前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極に前記第１電圧を供給するｎチャネル型ＭＯＳトランジスタと、前記ポンピング容量の一方の容量電極に前記第２電圧を供給するｐチャネル型ＭＯＳトランジスタとを有し、
前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧を供給するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタを有し、
前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｐチャネル型ＭＯＳトランジスタを有する、半導体装置。
【請求項９】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
半導体装置の外部から前記第３電圧を受ける第３電圧供給端子にカソードが接続され且つアノードが前記安定化容量接続端子に接続されるダイオードによる当該安定化容量接続端子への第３電圧のチャージ機能を利用することを前提に、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、ゲート電極に入力されるスイッチ制御信号が前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの第５電圧と、前記第５電圧から抵抗分圧回路を用いて生成される第６電圧とに切り替えられることによって、オン／オフが切り替えられる、半導体装置。
【請求項１０】
昇圧部を有する半導体装置であって、
前記昇圧部はチャージポンプ部を有し、
前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子と、
ポンピング容量が外付けされるポンピング容量接続端子と、
前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
半導体装置の外部から前記第３電圧を受ける第３電圧供給端子にカソードが接続され且つアノードが前記安定化容量接続端子に接続されるダイオードによる当該安定化容量接続端子への第３電圧のチャージ機能を利用することを前提に、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第１電圧は、前記第２電圧と異なる極性を有し、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧である、半導体装置。
【請求項１１】
請求項１０において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受け、
前記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされ、
前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる、半導体装置。
【請求項１２】
請求項１１において、ｎ＝２である、半導体装置。
【請求項１３】
請求項１２において、前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧はグランド電圧である、半導体装置。
【請求項１４】
チャージポンプ回路とプリチャージ回路を有する昇圧回路であって、
前記チャージポンプ回路は、安定化容量と、
ポンピング容量と、
前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ回路は、前記チャージポンプ回路による昇圧動作の前に前記安定化容量に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、ゲート電極に入力されるスイッチ制御信号が前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードの第５電圧と、前記第５電圧から抵抗分圧回路を用いて生成される第６電圧とに切り替えられることによって、オン／オフが切り替えられる、昇圧回路。
【請求項１５】
チャージポンプ回路とプリチャージ回路を有する昇圧回路であって、
前記チャージポンプ回路は、安定化容量と、
ポンピング容量と、
前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ回路は、前記チャージポンプ回路による昇圧動作の前に前記安定化容量に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路を有し、
前記第１電圧は、前記第２電圧と異なる極性を有し、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧である、昇圧回路。
【請求項１６】
チャージポンプ回路とプリチャージ回路を有する昇圧回路であって、
前記チャージポンプ回路は、安定化容量と、
ポンピング容量と、
前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ回路は、カソードに前記第３電圧を受け、アノードが前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードに結合されたダイオードを有し、
前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、ゲート電極に入力されるスイッチ制御信号が前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードの第５電圧と、前記第５電圧から抵抗分圧回路を用いて生成される第６電圧とに切り替えられることによって、オン／オフが切り替えられる、昇圧回路。
【請求項１７】
チャージポンプ回路とプリチャージ回路を有する昇圧回路であって、
前記チャージポンプ回路は、安定化容量と、
ポンピング容量と、
前記ポンピング容量の一方の容量電極に第１電圧と第２電圧を交互に供給する第１のＭＯＳスイッチ回路と、
前記ポンピング容量の他方の容量電極に第３電圧を周期的に供給する第２のＭＯＳスイッチ回路と、
前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路と、を有し、
前記プリチャージ回路は、カソードに前記第３電圧を受け、アノードが前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードに結合されたダイオードを有し、
前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有し、
前記第１電圧は、前記第２電圧と異なる極性を有し、
前記第３電圧は外部から供給される電圧であり、
前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、
前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧である、昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧部を有する半導体装置、更には昇圧回路に関し、例えば表示パネルのドライバＩＣ（Integrated Circuit）に適用して有効な技術に関する。
【背景技術】
【０００２】
外部電源を昇圧するのにチャージポンプ回路を用いることができる。例えば液晶表示パネルの駆動に用いる液晶ドライバは液晶パネルの画素を表示ライン単位で選択したりするために昇圧電圧を必要とする。尚、チャージポンプ回路について記載された文献の例として特許文献１がある。
【０００３】
半導体装置のオンチップ回路でチャージポンプ回路を実現するとき、安定化容量とポンピング容量には外付素子を用いる。チャージポンプ回路はポンピング容量の一方の容量電極を第１電圧と第２に交互に切り替えながら、ポンピング容量の他方の容量電極に周期的に第３電圧を印加し、印加した第３電圧をポンピング容量の第１電圧から第２電圧への入力の切り替え毎に持ち上げることによって、その昇圧電圧を出力用のＭＯＳ（metal-oxide-semiconductor）スイッチ回路を介して逐次安定化容量に供給する。これによって第２電圧と第３電圧の和の電圧に昇圧された昇圧電圧を得ることができる。
【０００４】
このようなチャージポンプ回路では、ポンピング容量の他方の容量電極には最終的に必要な昇圧電圧が形成されることになるから、当該容量電極に第３電圧を印加するＭＯＳスイッチ回路及び出力用のＭＯＳスイッチ回路には第２電圧と第３電圧の和の電圧に匹敵する耐圧が必要になる。これは、昇圧前の第１電圧と第２電圧をポンピング容量の一方に交互に印加する中耐圧のＭＯＳスイッチ回路に比べて耐圧の大きな高耐圧ＭＯＳスイッチ回路を用いることを必要とする。ＭＯＳスイッチ素子は耐圧が大きい程オン抵抗が大きくなり、オン抵抗を小さくするにはトランジスタサイズを大きくしてゲート幅を拡げなければならない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５６４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者はチャージポンプ回路の出力抵抗について検討した。チャージポンプ回路の出力抵抗が大きけば昇圧動作が非効率となり電力消費も無駄に大きくなる。チャージポンプ回路の出力抵抗を下げるには上記出力用のＭＯＳスイッチ回路のトランジスタサイズを大きくしなければならなくなり、チップサイズを大型化してしまうという問題のあることが本発明者によって明らかにされた。特に、液晶パネルを駆動する液晶ドライバのようなドライバＩＣについて検討したところ、液晶パネルは高解像度化が進んでタッチ検出機能も搭載する場合が多いことに鑑みると、液晶ドライバの消費電流は増加する傾向にあり、増加する消費電流に対応することができる電源が必要になる。したがって、高圧の動作電源を形成するためのチャージポンプ回路についても、増加する消費電流に対応するために昇圧動作を効率かして電力消費の無駄を無くすことが必要になる。そのためには、液晶ドライバに搭載するチャージポンプ回路の出力抵抗を低減して駆動能力を向上させなければならない。そうだからといって液晶ドライバのチップサイズを大きくすることはできない。液晶ドライバは表示パネルの周囲に額縁上に配置して実装されるため、表示パネルユニットの小型化の要請に反しないためには液晶ドライバのチップサイズを極力大きくしないことが必要になる。チャージポンプ回路の出力インピーダンスとチップ占有面積についての事情は液晶ドライバに限らずチャージポンプ回路を備えたその他のドライバＩＣについても同様と考えられる。
【０００７】
本発明の目的は、チャージポンプ回路の出力用トランジスタのサイズを大きくすることなくその出力インピーダンスを低くすることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
【００１０】
〔１〕＜昇圧開始前に出力ノードをプリチャージ（図１、４、６参照）＞
半導体装置（３）は昇圧部（１３Ａ、１４Ａ、１６Ａ）を有する。前記昇圧部はチャージポンプ部（ＰＭＰ−１ｐ、ＰＭＰ−２ｐ、ＰＭＰ−４ｐ）とプリチャージ回路（ＰＲＣＧ−１、ＰＲＣＧ−２、ＰＲＣＧ−１）を有する。前記チャージポンプ部は、安定化容量（Ｃ−２）が外付けされる安定化容量接続端子（Ｐ３）と、ポンピング容量が外付けされるポンピング容量接続端子（Ｐ１及びＰ２）と、前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧と第２電圧（ＧＮＤとＶＣＩＰ、ＶＣＩＮとＧＮＤ、ＶＣＩＮとＶＣＩＰ）を交互に供給する第１のＭＯＳスイッチ回路（ＰＭＯＳ−１及びＮＭＯＳ−１、ＰＭＯＳ−１０及びＮＭＯＳ−１０、ＰＭＯＳ−１及びＮＭＯＳ−１）と、前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧（ＶＳＰ、ＶＳＮ、ＶＳＰ）を周期的に供給する第２のＭＯＳスイッチ回路（ＮＭＯＳ−２及びＰＭＯＳ−３、ＮＭＯＳ−１１及びＰＭＯＳ−１２、ＮＭＯＳ−２及びＰＭＯＳ−３）と、前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路（ＰＭＯＳ−２、ＮＭＯＳ−１１、ＰＭＯＳ−２）と、を有する。前記プリチャージ回路は、前記チャージポンプ回路による昇圧動作の前に前記安定化容量接続端子に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路（ＰＭＯＳ−４、ＮＭＯＳ−１３、ＰＭＯＳ−４）を有する。
【００１１】
これによれば、チャージポンプ部による昇圧電圧の出力端子である安定化容量接続端子を昇圧動作の開始前に第３電圧にプリチャージする。チャージポンプ部はポンピング容量の一方の容量電極を第１電圧と第２に交互に切り替えながら、ポンピング容量の他方の容量電極に周期的に第３電圧を印加して、当該第３電圧をその切り替え毎に持ち上げることによって昇圧し、その昇圧電圧を出力用の第３のＭＯＳスイッチ回路を介して逐次安定化容量に供給する。これによって第２電圧と第３電圧の和の電圧に昇圧された昇圧電圧を得ることができる。プリチャージ部によるプリチャージ電圧を前記第３電圧とすることにより、第３電圧を供給する第２のＭＯＳスイッチ回路及び昇圧電圧を出力する第３のＭＯＳスイッチ回路を第２電圧と第３電圧の和の電圧よりも低い電圧にすることが可能になる。これは、第３電圧を供給する第２のＭＯＳスイッチ回路及び昇圧電圧出力用の第３のＭＯＳスイッチ回路のオン抵抗を小さくする方向に作用する。
【００１２】
〔２〕＜ＭＯＳスイッチ回路の耐圧（図１、４、６参照）＞
項１において、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有する。
【００１３】
これにより、安定化容量接続端子をプリチャージしない構成に比べて、第３電圧を供給する第２のＭＯＳスイッチ回路及び昇圧電圧出力用の第３のＭＯＳスイッチ回路のサイズを大きくすることなく小さな出力インピーダンスを実現することができる。
【００１４】
〔３〕＜ＭＯＳスイッチ回路のゲート電圧（図１、４、６参照）＞
項２において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。
【００１５】
これにより、第２のＭＯＳスイッチ回路及び第３のＭＯＳスイッチ回路のゲート電圧がその耐圧に見合ったものとなる。
【００１６】
〔４〕＜ｎ＝２＞
項３において、ｎ＝２とする。
【００１７】
これにより、第２のＭＯＳスイッチ回路及び第３のＭＯＳスイッチ回路のオン動作とオフ動作を安定化容量接続端子に形成される昇圧電圧を利用して確実に行うことができる。
【００１８】
〔５〕＜第１電圧にグランド電圧を採用（図１、４参照）＞
項３において、前記第３電圧は外部から供給される電圧であり、前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、前記第１電圧はグランド電圧である。
【００１９】
これによれば、第３電圧が正極性であればグランド電圧を基準に正極性側の昇圧電圧を形成することができ、逆に第３電圧が負極性であればグランド電圧を基準に負極性側の昇圧電圧を形成することができる。昇圧電圧は“第３電圧＋第２電圧”になる。
【００２０】
〔６〕＜第１電圧に第２電圧とは極性の異なる電圧を採用（図６参照）＞
項３において、前記第３電圧は外部から供給される電圧であり、前記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧であり、前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧であって前記第２電圧とは異なる極性を有する電圧である。
【００２１】
これによれば、昇圧電圧は“第３電圧＋（第２電圧−第１電圧）”となり、第１のＭＯＳスイッチ回路の耐圧は“第２電圧−第１電圧”となる。システムボード上の電源回路から供給される第３電圧はシステムボード上に実装されているその他の回路による電力消費量が増大したりすることによって低下が懸念される場合がある。外部から供給される第３電圧が不所望に低下すると、項５の構成では昇圧電圧を形成する夫々の要素電圧である第３電圧とそれに起因する第２電圧の低下分が全体に占める割合が大きくなる。これに対して項６では、外部から供給される第３電圧が不所望に低下すると、昇圧電圧を形成する要素電圧の一部である第３電圧とそれに起因する第２電圧の低下分が昇圧電圧に影響するが、第１電圧は昇圧電圧の低下に影響を与えない要素電圧になっているので、第３電圧の低下による昇圧電圧への影響を緩和することができる。換言すれば、昇圧電圧の第３電圧への依存性を低下させることができる。
【００２２】
〔７〕＜図１参照＞
項５において、前記第２電圧（ＶＣＩＰ）及び前記第３電圧（ＶＳＤＰ）は正の電圧である。前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極にグランド電圧（ＧＮＤ）を供給するｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−１）と、前記ポンピング容量の一方の容量電極に前記第２電圧（ＶＣＩＰ）を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳＤ−１）とを有する。前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧（ＶＳＰ）を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ−３）及びｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−２）を有する。前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ−２、ＰＭＮＯＳ−４）を有する。
【００２３】
これによれば、グランド電圧を基準に正極性側の“第２電圧＋第３電圧”の昇圧電圧を形成することができる。
【００２４】
〔８〕＜図４参照＞
項５において、前記第２電圧（ＶＣＩＮ）及び前記第３電圧（ＶＳＮ）は負の電圧である。前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極にグランド電圧を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ−１０）と、前記ポンピング容量の一方の容量電極に前記第２電圧を供給するｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−１０）とを有する。前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳＤ−１１）及びｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−１２）を有する。前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−１１、ＮＭＯＳ−１３）を有する。
【００２５】
これによれば、グランド電圧を基準に負極性側の“第２電圧＋第３電圧”の昇圧電圧を形成することができる。
【００２６】
〔９〕＜図６参照＞
項５において、前記第１電圧（ＶＣＩＮ）は外部から供給された負電圧（ＶＳＮ）に基づいて半導体装置の内部で生成された負電圧ある、前記第２電圧（ＶＣＩＰ）及び前記第３電圧（ＶＳＰ）は正の電圧である。前記第１のＭＯＳスイッチ回路は前記ポンピング容量の一方の容量電極に第１電圧を供給するｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−１）と、前記ポンピング容量の一方の容量電極に前記第２電圧を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ−１）とを有する。前記第２のＭＯＳスイッチ回路は並列接続され相補的にスイッチ動作されることにより前記第３電圧を供給するｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ−３）及びｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ−２）を有する。前記第３のＭＯＳスイッチ回路及び前記第４のＭＯＳスイッチ回路は夫々ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳ２、ＰＭＯＳ４）を有する。
【００２７】
これによれば、負の第１電圧を基準に正極性側の “第３電圧＋（第２電圧−第１電圧）” の昇圧電圧を形成することができる。
【００２８】
〔１０〕＜図５参照＞
半導体装置は昇圧部（１５Ａ)を有する。前記昇圧部はチャージポンプ部（ＰＭＰ−３ｐ）を有する。前記チャージポンプ部は、安定化容量が外付けされる安定化容量接続端子（Ｐ３）と、ポンピング容量（Ｃ−１）が外付けされるポンピング容量接続端子（Ｐ１、Ｐ２）と、前記ポンピング容量接続端子を介して前記ポンピング容量の一方の容量電極に第１電圧（ＧＮＤ）と第２電圧（ＶＣＩＮ）を交互に供給する第１のＭＯＳスイッチ回路（ＰＭＯＳ−１０、ＮＭＯＳ−１０）と、前記ポンピング容量接続端子を介して前記ポンピング容量の他方の容量電極に第３電圧（ＶＳＮ）を周期的に供給する第２のＭＯＳスイッチ回路（ＮＭＯＳ−１２、ＰＭＯＳ−１１）と、前記第２のＭＯＳスイッチ回路と前記安定化容量接続端子との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路（ＮＭＯＳ−１１）と、を有する。半導体装置の外部から前記第３電圧を受ける第３電圧供給端子（Ｐ５）にカソードが接続され且つアノードが前記安定化容量接続端子に接続されるダイオード（ＳＫＤ）による当該前記安定化容量接続端子への第３電圧のチャージ機能を利用することを前提に、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有する。
【００２９】
これによれば、半導体装置に外付けされるダイオードが安定化容量接続端子を第３電圧にチャージする機能を備えるから、半導体装置がプリチャージ機能を備えていなくても、第２のＭＯＳスイッチ回路及び第３のＭＯＳスイッチ回路に耐圧に低いＭＯＳトランジスタを採用することが可能になり、項１と同様の作用効果を奏することができる。
【００３０】
〔１１〕＜ＭＯＳスイッチ回路のゲート電圧（図５参照）＞
項１０において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量接続端子と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされ、前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。
【００３１】
これによれば、項３と同様の作用効果を奏する。
【００３２】
〔１２〕＜ｎ＝２＞
項１１において、ｎ＝２とする。
【００３３】
これによればり、項４と童謡の作用効果を奏する。
【００３４】
〔１３〕＜第１電圧にグランド電圧を採用（図５参照）＞
項１２において、前記第３電圧は外部から供給される電圧である。記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧である。記第１電圧はグランド電圧である。
【００３５】
これによれば、項５と同様の作用効果を奏する。
【００３６】
〔１４〕＜第１電圧に第２電圧とは極性の異なる電圧を採用＞
項１２において、前記第３電圧は外部から供給される電圧である。記第２電圧は半導体装置内部で前記第３電圧に基づいて生成される電圧である。前記第１電圧は外部から供給される第４電圧に基づいて生成される電圧であって前記第２電圧とは異なる極性を有する電圧である。
【００３７】
これによれば、項６と同様の作用効果を奏する。
【００３８】
〔１５〕＜昇圧開始前に出力ノードをプリチャージ（図１、４、６参照）＞
昇圧回路（１３、１４、１６）はチャージポンプ回路（ＰＭＰ−１、ＰＭＰ−２、ＰＭＰ−４）とプリチャージ回路（ＰＲＣＧ−１、ＰＲＣＧ−２、ＰＲＣＧ−１）を有する。前記チャージポンプ回路は、安定化容量（Ｃ−２）と、ポンピング容量（Ｃ−１）と、前記ポンピング容量の一方の容量電極に第１電圧と第２電圧（ＧＮＤとＶＣＩＰ、ＶＣＩＮとＧＮＤ、ＶＣＩＮとＶＣＩＰ）を交互に供給する第１のＭＯＳスイッチ回路（ＰＭＯＳ−１及びＮＭＰＳ−１、ＰＭＯＳ−１０及びＮＭＯＳ−１０、ＰＭＯＳ−１及びＮＭＰＳ−１）と、前記ポンピング容量の他方の容量電極に第３電圧（ＶＳＰ、ＶＳＮ、ＶＳＰ）を周期的に供給する第２のＭＯＳスイッチ回路（ＮＭＯＳ−２及びＰＭＯＳ−３、ＮＭＯＳ−１１及びＰＭＯＳ−１２、ＮＭＯＳ−２及びＰＭＯＳ−３）と、前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路（ＰＭＯＳ−２、ＮＭＯＳ−１１、ＰＭＯＳ−２）と、を有する。前記プリチャージ回路は、前記チャージポンプ回路による昇圧動作の前に前記安定化容量に向けて前記第３電圧を供給する第４のＭＯＳスイッチ回路（ＰＭＯＳ−４、ＮＭＯＳ−１３、ＰＭＯＳ−４）を有する。
【００３９】
これによれば、項１と同様の作用効果を奏する。
【００４０】
〔１６〕＜ＭＯＳスイッチ回路の耐圧（図１、４、６参照）＞
項１５において、前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と第３電圧の和の電圧よりも小さな耐圧を有する。
【００４１】
これによれば、項２と同様の作用効果を奏する。
【００４２】
〔１７〕＜ＭＯＳスイッチ回路のゲート電圧（図１、４、６参照）＞
項１６において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路及び第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードの電圧と前記接続ノードの電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受ける。前記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。
【００４３】
これによれば、項３と同様の作用効果を奏する。
【００４４】
〔１８〕＜図５参照＞
昇圧回路（１５）はチャージポンプ回路（ＰＭＰ−３ｐ）とプリチャージ回路（ＰＲＣＧ−３）を有する。前記チャージポンプ回路は、安定化容量（Ｃ−２）と、ポンピング容量（Ｃ−１２）と、前記ポンピング容量の一方の容量電極に第１電圧（ＧＮＤ）と第２電圧（ＶＣＩＮ）を交互に供給する第１のＭＯＳスイッチ回路（ＰＭＯＳ−１０、ＮＭＯＳ−１０）と、前記ポンピング容量の他方の容量電極に第３電圧（ＶＳＮ）を周期的に供給する第２のＭＯＳスイッチ回路（ＮＭＯＳ−１２、ＰＭＯＳ−１１）と、前記第２のＭＯＳスイッチ回路と前記安定化容量との間に配置され、前記第２のＭＯＳスイッチ回路とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路（ＮＭＯＳ−１１）と、を有する。前記プリチャージ回路は、カソードに前記第３電圧を受け、アノードが前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードに結合されたダイオード（ＳＫＤ）を有する。前記第１のＭＯＳスイッチ回路、前記第２のＭＯＳスイッチ回路及び前記第３のＭＯＳスイッチ回路は、前記第３電圧よりも大きく且つ前記第２電圧と前記第３電圧の和の電圧よりも小さな耐圧を有する。
【００４５】
これによれば、項１０と同様の作用効果を奏する。
【００４６】
〔１９〕＜ＭＯＳスイッチ回路のゲート電圧（図５参照）＞
項１８において、前記第１のＭＯＳスイッチ回路のゲート電極は前記第１電圧と前記第２電圧との間で変化されるスイッチ制御信号を受ける。記第２のＭＯＳスイッチ回路及び第３のＭＯＳスイッチ回路のゲート電極は、前記安定化容量と前記第３のＭＯＳスイッチ回路との接続ノードの電圧とその電圧の１／ｎ（ｎは２以上の自然数）の電圧との間で変化されるスイッチ制御信号を受ける。記第２のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。前記第３のＭＯＳスイッチ回路は前記接続ノードの電圧によってオフにされ、前記１／ｎの電圧によってオンにされる。
【００４７】
これによれば、項１１と同様の作用効果を奏する。
【発明の効果】
【００４８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４９】
すなわち、チャージポンプ回路の出力用トランジスタのサイズを大きくすることなくその出力インピーダンスを低くすることができる。
【図面の簡単な説明】
【００５０】
【図１】図１は昇圧回路の第１の例を示す回路図である。
【図２】図２は昇圧回路の主なスイッチ制御信号の信号生成論理を示す回路図である。
【図３】図３は図１の昇圧回路による昇圧動作タイミングを例示する動作波形図である。
【図４】図４は昇圧回路の第２の例を示す回路図である。
【図５】図５は昇圧回路の第３の例を示す回路図である。
【図６】図６は昇圧回路の第４の例を示す回路図である。
【図７】図７は昇圧回路を適用した昇圧回路を持つドライバＩＣの適用例である液晶パネルユニットの一例を示すブロック図である。
【発明を実施するための形態】
【００５１】
図１には昇圧回路の第１の例が示される。同図に示される昇圧回路１３はドライバＩＣのような半導体集積回路にオンチップされた昇圧部１３Ａを利用して構成される。半導体集積回路は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの１個の半導体基板（半導体チップ）に形成されている。
【００５２】
昇圧回路１３はチャージポンプ回路ＰＭＰ−１とプリチャージ回路ＰＲＣＧ−１から成る。チャージポンプ回路ＰＭＰ−１は半導体集積回路にオンチップされたチャージポンプ部ＰＭＰ−１ｐ、半導体集積回路の外付け素子としてのポンピング容量Ｃ−１及び安定化容量Ｃ−２によって構成される。
【００５３】
チャージポンプ部ＰＭＰ−１ｐは、外付け素子を接続するために、安定化容量Ｃ−２が外付けされる安定化容量接続端子Ｐ３と、ポンピング容量Ｃ−１が外付けされるポンピング容量接続端子Ｐ１、Ｐ２を有する。その他に外部電源入力端子として、正極性の外部電圧ＶＳＰ（例えば５Ｖ）が供給される外部電源端子Ｐ４、負極性の外部電圧ＶＳＮ（例えば−５Ｖ）が供給される外部電源端子Ｐ５が配置される。図示は省略するが半導体集積回路はロジック回路用の電源電圧（例えば３Ｖ）の外部電源端子なども備える。
【００５４】
ポンピング容量接続端子Ｐ１、Ｐ２に外付けされたポンピング容量Ｃ−１に対してその一方の容量電極に第１電圧の一例であるグランド電圧ＧＮＤと第２電圧の一例である正極性の内部電圧ＶＣＩＰを交互に供給する第１のＭＯＳスイッチ回路として、例えばｐチャネル型のＭＯＳトランジスタＰＭＯＳ−１とｎチャネル型のＭＯＳトランジスタＮＭＯＰＳ−１が並列に配置される。
【００５５】
ポンピング容量の他方の容量電極には第３電圧の一例である正極性の外部電圧ＶＳＰを昇圧動作期間で周期的に供給する第２のＭＯＳスイッチ回路として、例えばｎチャネル型のＭＯＳトランジスタＮＭＯＳ−２とｐチャネル型のＭＯＳトランジスタＰＭＯＳ−３が並列に配置される。
【００５６】
ＭＯＳトランジスタＰＭＯＳ−３、ＮＭＯＳ−２の接続ノードと安定化容量接続端子Ｐ３との間には、昇圧動作期間においてＭＯＳトランジスタＰＭＯＳ−３、ＮＭＯＳ−２とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路としてｐチャネル型のＭＯＳトランジスタＰＭＯＳ−２が設けられている。
【００５７】
プリチャージ回路ＰＲＣＧ−１は、第３電圧の一例である外部電圧ＶＳＰとグランド電圧を動作電圧とするバッファアンプＢＵＦ−１と、その出力をチャージポンプ回路による昇圧動作の前に前記安定化容量接続端子Ｐ３に向けて供給する第４のＭＯＳスイッチ回路としてｐチャネル型のＭＯＳトランジスタＰＭＯＳ−４を有する。バッファアンプＢＵＦ−１はプリチャージ制御信号φＰＣｐを反転して出力する。プリチャージ制御信号φＰＣｐのローレベルでプリチャージを指示し、その期間にバッファアンプＢＵＦ−１からＭＯＳトランジスタＰＭＯＳ−４を介して出力される外部電圧ＶＳＰによって安定化容量Ｃ−２がプリチャージされる。
【００５８】
内部電圧ＶＣＩＰは外部電圧ＶＳＰとグランド電圧ＧＮＤを用いてレギュレータ（図示を省略）で生成される電圧であり、ＧＮＤ≦ＶＣＩＰ≦ＶＳＰとされる。昇圧動作において、ポンピング容量Ｃ−１の一方の容量電極がグランド電圧ＧＮＤと内部電圧ＶＣＩＰに交互に切り替えられることにより、ポンピング容量Ｃ−１の他方の容量電極に周期的に与えられた外部電圧ＶＳＰが内部電圧ＶＣＩＰ分持ち上げられて昇圧される。ＶＣＭはポンピング容量Ｃ−１の一方の容量電極の電圧、ＶＣＰはポンピング容量Ｃ−１の他方の容量電極の電圧を意味する。昇圧電圧ＶＧＨは内部電圧ＶＣＩＰと外部電圧ＶＳＰの和の電圧になる。内部電圧ＶＣＩＰの最大は外部電圧ＶＳＰになるので、昇圧電圧ＶＧＨは最大で外部電圧ＶＳＰの２倍となる。ここで、プリチャージ開始前に安定化容量接続端子Ｐ３はプリチャージ回路ＰＲＣＧ−１によって外部電圧ＶＳＰにプリチャージされ、これを基点に、最大で外部電圧ＶＳＰの２倍の昇圧電圧ＶＧＨが形成される。この昇圧動作の過程でＭＯＳトランジスタＰＭＯＳ−２、ＮＭＯＳ−２、ＰＭＯＳ−３の夫々のドレイン・ソース間、ゲート・ソース間、ゲートドレイン間の電位差が最大でも外部電圧ＶＳＰを超えないようにするために、ＭＯＳトランジスタＰＭＯＳ−２、ＮＭＯＳ−２、ＰＭＯＳ−３のゲート電圧を、昇圧電圧ＶＧＨとそれの半分の電圧ＶＧＨ／２との間で変化させる。これによって、それらＭＯＳトランジスタＰＭＯＳ−２、ＮＭＯＳ−２、ＰＭＯＳ−３の耐圧は、ＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１の耐圧（中耐圧）と同じでよく、それよりも高耐圧のＭＯＳトランジスタを用いることを要しない。ＭＯＳトランジスタＰＭＯＳ−２、ＮＭＯＳ−２、ＰＭＯＳ−３のゲート電圧におけるローレベルは昇圧電圧ＶＧＨの半分の電圧ＶＧＨ／２に限定されず、ＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１の耐圧が外部電圧ＶＳＰに対して比較的大きな余裕があれば昇圧電圧ＶＧＨの半分より小さくてもよいし、ＭＯＳトランジスタＰＭＯＳ−２、ＮＭＯＳ−２、ＰＭＯＳ−３の夫々オン・オフのゲート電圧差が小さければ昇圧電圧ＶＧＨの半分より大きくてもよい。
【００５９】
更に詳述する。ＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１のゲートには昇圧動作期間で内部電圧ＶＣＩＰとグランド電圧ＧＮＤとの間で交互にクロック変化されるゲート制御信号が供給される。ＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１は外部電圧ＶＳＰに対する耐圧（中耐圧）を備える。ＭＯＳトランジスタＰＭＯＳ−３、ＮＭＯＳ−２のゲートには昇圧電圧ＶＧＨとそれの半分の電圧ＶＧＨ／２との間で変化させるゲート制御信号ＶＧ−Ｐ３、ＶＧ−Ｎ２が与えられる。ＭＯＳトランジスタＰＭＯＳ−２のゲートには昇圧電圧ＶＧＨとそれの半分の電圧ＶＧＨ／２との間で変化させるゲート制御信号ＶＧ−Ｐ２が与えられる。プリチャージ回路ＰＲＣＧ−１のＭＯＳトランジスタＰＭＯＳ−４の端子間には少なくとも外部電圧ＶＳＰの２倍の電圧が印加されるから、チャージポンプ回路ＰＭＰ−１のＭＯＳトランジスタＰＭＯＳ−２等の中耐圧ＭＯＳトランジスタに比べて耐圧の大きな高耐圧ＭＯＳトランジスタが採用される。特に制限されないが、この例ではＭＯＳトランジスタＰＭＯＳ−４のゲートには正の昇圧電圧ＶＧＨが供給される。負の昇圧電圧ＶＧＬは負の外部電圧ＶＳＮの最大で２倍に昇圧形成された電圧である。
【００６０】
図２にはゲート制御信号ＶＧ−Ｐ２、ＶＧ−Ｐ３、ＶＧ−Ｎ２の生成論理が例示される。昇圧電圧ＶＧＨの半分の電圧ＶＧＨ／２は、抵抗分圧比が１／２の抵抗分圧回路４０で昇圧電圧ＶＧＨを半分とし、グランド電圧ＧＮＤと外部電圧ＶＳＰを電源とするバッファアンプ４１でその分圧電圧を受けて生成する。
【００６１】
ゲート制御信号ＶＧ−Ｐ２は昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２を電源とするインバータバッファ４３及びレベルシフタ４２によって生成される。レベルシフタ４２は、昇圧動作期間にクロック変化されるタイミング信号ＶＩＮ１を入力し、グランド電圧ＧＮＤと外部電圧ＶＳＰとの間の入力振幅を正の昇圧電圧ＶＧＨと負の昇圧電圧ＶＧＬとの間の信号振幅にレベルシフトして出力する。インバータバッファ４３はレベルシフタ４２の出力に応じて昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２の間のゲート制御信号ＶＧＶ−Ｐ２を出力する。
【００６２】
ゲート制御信号ＶＧ−Ｐ３、ＶＧ−Ｎ２は昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２を電源とするインバータバッファ４６、昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２を電源とするバッファ４５及びレベルシフタ４４によって生成される。レベルシフタ４４は、昇圧動作期間にクロック変化されるタイミング信号ＶＩＮ２を入力し、グランド電圧ＧＮＤと外部電圧ＶＳＰとの間の入力振幅を正の昇圧電圧ＶＧＨと負の昇圧電圧ＶＧＬとの間の信号振幅にレベルシフトして出力する。インバータバッファ４６はレベルシフタ４４の出力に応じて昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２の間のゲート制御信号ＶＧＶ−Ｎ２を出力する。バッファ４５はレベルシフタ４４の出力に応じて昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２の間のゲート制御信号ＶＧＶ−Ｐ３を出力する。
【００６３】
図３には図１の昇圧回路１３による昇圧動作タイミングを例示する動作波形が示される。特に制限されないが、時刻ｔ０でパワーオンリセットが行われ、時刻ｔ１で昇圧電圧ＶＧＨの昇圧動作が開始される。特に制限されないが、ここでは昇圧電圧ＶＧＬは外部電圧ＶＳＮにプリチャージされているものとする。φＰＣｐは、プリチャージ信号であり、特に制限されないが、昇圧動作の開始までグランド電圧ＧＮＤとされ、昇圧動作の開始で外部電圧ＶＳＰにされる。パワーオンリセットされると、ＭＯＳトランジスタＰＭＯＳ−４を介して安定化容量Ｃ−２に外部電圧ＶＳＰの供給が開始され、昇圧電圧ＶＧＨは外部電圧ＶＳＰのレベルまで上昇される。時刻ｔ０からｔ１までのプリチャージ期間において、タイミング信号ＶＩＮ１、ＶＩＮ２はグランド電圧ＧＮＤに固定化され、時刻ｔ１にゲート制御信号ＶＧ−Ｎ２、ＶＧ−Ｐ２は外部電圧ＶＳＰのレベルに、ゲート制御信号ＶＧ−Ｐ３は外部電圧ＶＳＰの半分のレベルＶＳＰ／２になる。これによって内部ノード電圧ＶＣＰも外部電圧ＶＳＰのレベルになる。
【００６４】
時刻ｔ１でタイミング信号ＶＩＮ１、ＶＩＮ２のクロック変化が開始されると、その逆相のクロック信号を受けるＭＯＳトランジスタＮＭＯＳ−１、ＰＭＯＳ−１が相補的にスイッチ動作され、内部電圧ＶＣＩＰの変化に追従して、内部ノード電圧ＶＣＭを内部電圧ＶＣＩＰとグランド電圧ＧＮＤに交互に変化させるこの変化はポンピング容量Ｃ−１を介して内部ノード電圧ＶＣＰに伝達される。これにより、内部ノード電圧ＶＣＰは外部電圧ＶＳＰを起点に内部電圧ＶＣＩＰの変化に追従して徐々にＶＳＰ＋ＶＣＩＰの電圧に遷移されていく。この変化がＭＯＳトランジスタＰＭＯＳ−２を介して安定化容量Ｃ−２に供給されて充電され、昇圧電圧ＶＧＨはＶＳＰ＋ＶＣＩＰの電圧に到達する。この昇圧電圧ＶＧＨは内部回路に供給され、駆動回路の動作電源などに利用される。図３の波形図では昇圧動作は途中で途切れているように図示されているが実際には昇圧電圧を維持するためにその動作は継続される。低消費電力の観点から、昇圧電圧ＶＧＨが不所望に低下しない範囲で昇圧動作を間欠的に休止したりすることは可能である。
【００６５】
以上説明したように、昇圧電圧ＶＧＨは昇圧動作前にプリチャージ回路ＰＲＣＧ−１によって内部電圧ＶＰＳのレベルまでチャージされる。その後昇圧動作によって内部電圧ＶＳＰ以上の電圧にされるが、ＭＯＳトランジスタＰＭＯＳ−２、ＰＭＰＳ−３、ＮＭＯＳ−２のゲート制御は昇圧電圧ＶＧＨとその半分の電圧ＶＧＨ／２との間で行われる。内部電圧ＶＣＩＰは内部電圧ＶＳＰから生成される電圧でＶＧＨ＝ＶＳＰ＋ＶＣＩＰ（０≦ＶＣＩＰ≦ＶＳＰ）であるから、ＭＯＳトランジスタＰＭＯＳ−２、ＰＭＯＳ−３、ＮＭＯＳ−２の各端子間の電圧差は内部電圧ＶＳＰ以上になることはない。したがって、ＭＯＳトランジスタＰＭＰＳ−２、ＰＭＯＳ−３、ＮＭＯＳ−２は中耐圧のＭＯＳトランジスタで構成することが可能となる。プリチャージ回路ＰＲＣＧ−１及び図２の制御論理は高圧素子を使用するが、昇圧電圧ＶＧＨの出力インピーダンスには関係しないため、換言すれば、ＭＯＳトランジスタＰＭＰＳ−２、ＰＭＯＳ−３、ＮＭＯＳ−２に要求されるような低インピーダンスは要求されないから、それらに比べて小さなトランジスタサイズで構成することができる。このように、昇圧用のＭＯＳスイッチ回路を構成するＭＯＳトランジスタＰＭＯＳ−２、ＰＭＯＳ−３、ＮＭＯＳ−２を中耐圧ＭＯＳトランジスタで構成し、昇圧電圧ＶＧＨを最大で外部電圧ＶＳＰの２倍まで昇圧することができ、昇圧電圧の出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現することができる。
【００６６】
図４には昇圧回路の第２の例が示される。同図に示される昇圧回路１４は負の昇圧電圧を形成するものであり、図１の昇圧回路１３及び図２の制御論理に対してトランジスタの導電型と電圧の極性を反転させた構成になっている点が相違される。この昇圧回路１４は、ドライバＩＣのような半導体集積回路にオンチップされた昇圧部１４Ａを利用して構成される。半導体集積回路は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの１個の半導体基板（半導体チップ）に形成されている。
【００６７】
昇圧回路１４はチャージポンプ回路ＰＭＰ−２とプリチャージ回路ＰＲＣＧ−２から成る。チャージポンプ回路ＰＭＰ−２は半導体集積回路にオンチップされたチャージポンプ部ＰＭＰ−２ｐ、半導体集積回路の外付け素子としてのポンピング容量Ｃ−１及び安定化容量Ｃ−２によって構成される。
【００６８】
チャージポンプ部ＰＭＰ−２ｐは、外付け素子を接続するために、安定化容量Ｃ−２が外付けされる安定化容量接続端子Ｐ３と、ポンピング容量Ｃ−１が外付けされるポンピング容量接続端子Ｐ１、Ｐ２を有する。その他に外部電源入力端子として、正極性の外部電圧ＶＳＰ（例えば５Ｖ）が供給される外部電源端子Ｐ４、負極性の外部電圧ＶＳＮ（例えば−５Ｖ）が供給される外部電源端子Ｐ５が配置される。図示は省略するが半導体集積回路はロジック回路用の電源電圧（例えば３Ｖ）の外部電源端子なども備える。
【００６９】
ポンピング容量接続端子Ｐ１、Ｐ２に外付けされたポンピング容量Ｃ−１に対してその一方の容量電極に第１電圧の一例であるグランド電圧ＧＮＤと第２電圧の一例である負極性の内部電圧ＶＣＩＮを交互に供給する第１のＭＯＳスイッチ回路として、例えばｐチャネル型のＭＯＳトランジスタＰＭＯＳ−１０とｎチャネル型のＭＯＳトランジスタＮＭＯＰＳ−１０が並列に配置される。
【００７０】
ポンピング容量の他方の容量電極には第３電圧の一例である負極性の外部電圧ＶＳＮを昇圧動作期間で周期的に供給する第２のＭＯＳスイッチ回路として、例えばｎチャネル型のＭＯＳトランジスタＮＭＯＳ−１２とｐチャネル型のＭＯＳトランジスタＰＭＯＳ−１１が並列に配置される。
【００７１】
ＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２の接続ノードと安定化容量接続端子Ｐ３との間には、昇圧動作期間においてＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２とは相補的にスイッチ動作される第３のＭＯＳスイッチ回路としてｎチャネル型のＭＯＳトランジスタＮＭＯＳ−１１が設けられている。
【００７２】
プリチャージ回路ＰＲＣＧ−２は、第３電圧の一例である外部電圧ＶＳＮとグランド電圧ＧＮＤを動作電圧とするバッファアンプＢＵＦ−２と、その出力をチャージポンプ回路による昇圧動作の前に前記安定化容量接続端子Ｐ３に向けて供給する第４のＭＯＳスイッチ回路としてｎチャネル型のＭＯＳトランジスタＮＭＯＳ−１３を有する。バッファアンプＢＵＦ−２はプリチャージ制御信号φＰＣｎを反転して出力する。プリチャージ制御信号φＰＣｎのハイレベルでプリチャージを指示し、その期間にバッファアンプＢＵＦ−２からＭＯＳトランジスタＰＭＯＳ−１３を介して出力される外部電圧ＶＳＮによって安定化容量Ｃ−２がプリチャージされる。
【００７３】
特に図示はしないが、内部電圧ＶＣＩＮは外部電圧ＶＳＮとグランド電圧ＧＮＤを用いてレギュレータで生成される電圧であり、ＶＳＮ≦ＶＣＩＮ≦ＧＮＤとされる。昇圧動作において、ポンピング容量Ｃ−１の一方の容量電極がグランド電圧ＧＮＤと内部電圧ＶＣＩＮに交互に切り替えられることにより、ポンピング容量Ｃ−１の他方の容量電極に周期的に与えられた外部電圧ＶＳＮが内部電圧ＶＣＩＮ分持ち上げられて昇圧される。ＶＣＭはポンピング容量Ｃ−１の一方の容量電極の電圧、ＶＣＰはポンピング容量Ｃ−１の他方の容量電極の電圧を意味する。昇圧電圧ＶＧＨは内部電圧ＶＣＩＮと外部電圧ＶＳＮの和の電圧になる。内部電圧ＶＣＩＮの最大は外部電圧ＶＳＮになるので、昇圧電圧ＶＧＬは最大で外部電圧ＶＳＮの２倍となる。ここで、プリチャージ開始前に安定化容量接続端子Ｐ３はプリチャージ回路ＰＲＣＧ−２によって外部電圧ＶＳＮにプリチャージされ、これを基点に、最大で外部電圧ＶＳＮの２倍の昇圧電圧ＶＧＬが形成される。この昇圧動作の過程でＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１１、ＮＭＯＳ−１２の夫々のドレイン・ソース間、ゲート・ソース間、ゲートドレイン間の電位差が最大でも外部電圧ＶＳＮを超えないようにするために、ＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２、ＮＭＯＳ−１１のゲート電圧を、昇圧電圧ＶＧＬとそれの半分の電圧ＶＧＬ／２との間で変化させる。これによって、それらＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２、ＮＭＯＳ−１１の耐圧は、ＭＯＳトランジスタＰＭＯＳ−１０、ＮＭＯＳ−１０の耐圧（中耐圧）と同じでよく、それよりも高耐圧のＭＯＳトランジスタを用いることを要しない。ＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２、ＮＭＯＳ−１１のゲート電圧におけるハイレベルは昇圧電圧ＶＧＬの半分の電圧ＶＧＬ／２に限定されず、ＭＯＳトランジスタＰＭＯＳＤ−１０、ＮＭＯＳ−１０の耐圧が外部電圧ＶＳＮに対して比較的大きな余裕があれば昇圧電圧ＶＧＬの半分より大きくてもよいし、ＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２、ＮＭＯＳ−１１の夫々のオン・オフのゲート電圧差が小さければ昇圧電圧ＶＧＬの半分より小さくてもよい。
【００７４】
更に詳述する。ＭＯＳトランジスタＰＭＯＳ−１０、ＮＭＯＳ−１０のゲートには昇圧動作期間で内部電圧ＶＣＩＮとグランド電圧ＧＮＤとの間で交互にクロック変化されるゲート制御信号が供給される。ＭＯＳトランジスタＰＭＯＳ−１０、ＮＭＯＳ−１０は外部電圧ＶＳｎに対する耐圧（中耐圧）を備える。ＭＯＳトランジスタＰＭＯＳ−１１、ＮＭＯＳ−１２のゲートには昇圧電圧ＶＧＬとそれの半分の電圧ＶＧＬ／２との間で変化させるゲート制御信号ＶＧ−Ｐ１１、ＶＧ−Ｎ１２が与えられる。ＭＯＳトランジスタＮＭＯＳ−１１のゲートには昇圧電圧ＶＧＬとそれの半分の電圧ＶＧＬ／２との間で変化させるゲート制御信号ＶＧ−Ｎ１１が与えられる。プリチャージ回路ＰＲＣＧ−２のＭＯＳトランジスタＮＭＯＳ−１３の端子間には少なくとも外部電圧ＶＳＮの２倍の電圧が印加されるから、チャージポンプ回路ＰＭＰ−２のＭＯＳトランジスタＮＭＯＳ−１２等の中耐圧ＭＯＳトランジスタに比べて耐圧の大きな高耐圧ＭＯＳトランジスタが採用される。特に制限されないが、この例ではＭＯＳトランジスタＮＭＯＳ−１３のゲートには負の昇圧電圧ＶＧＬが供給される。
【００７５】
ゲート制御信号ＶＧ−Ｐ１１、ＶＧ−Ｎ１１、ＶＧ−Ｎ１２の生成論理については図示を省略するが、図２のＶＳＰをＶＳＮ、ＶＧＨをＶＧＬ、ＰＭＯＳ−２をＮＭＯＳ−１１、ＰＭＯＳ−３をＮＭＯＳ−１２、ＮＭＯＳ−２をＰＭＯＳ−１１、ＶＧ−Ｐ３をＶＧ−Ｎ１２、ＶＧ−Ｎ２をＶＧ−Ｐ１１、ＶＧ−Ｐ２ＶＧ−Ｎ１２と読み替えて構成すればよい。昇圧電圧ＶＧＬの半分の電圧ＶＧＬ／２は、抵抗分圧比が１／２の抵抗分圧回路で昇圧電圧ＶＧＬを半分とし、グランド電圧ＧＮＤと外部電圧ＶＳＮを電源とするバッファアンプを介して後段に供給される。ゲート制御信号ＶＧ−Ｎ１１は昇圧電圧ＶＧＬとその半分の電圧ＶＧＬ／２を電源とするインバータバッファ及びレベルシフタによって生成される。レベルシフタは、昇圧動作期間にクロック変化されるタイミング信号ＶＩＮ１を入力し、グランド電圧ＧＮＤと外部電圧ＶＳＮとの間の入力振幅を負の昇圧電圧ＶＧＬを用いた信号振幅にレベルシフトして出力する。ゲート制御信号ＶＧ−Ｎ１２、ＶＧ−Ｐ１１は昇圧電圧ＶＧＬとその半分の電圧ＶＧＬ／２を電源とするインバータバッファとレベルシフタを用いて形成される。レベルシフタは、昇圧動作期間にクロック変化されるタイミング信号ＶＩＮ２を入力し、グランド電圧ＧＮＤと外部電圧ＶＳＮとの間の入力振幅を負の昇圧電圧ＶＧＬを用いて振幅にレベルシフトして出力する。
【００７６】
図４の昇圧回路１４による昇圧動作タイミングはタイミング信号ＶＩＮ１以外の電圧波形の極性を反転された波形となる。図４の場合と同様にパワーオンリセットでプリチャージされた後に昇圧電圧ＶＧＬの昇圧動作が開始される。特に制限されないが、ここでは昇圧電圧ＶＧＬは外部電圧ＶＳＮにプリチャージされているものとする。パワーオンリセットされると、ＭＯＳトランジスタＮＭＯＳ−１３を介して安定化容量Ｃ−２に外部電圧ＶＳＮの供給が開始され、昇圧電圧ＶＧＬは外部電圧ＶＳＮのレベルまで低下される。プリチャージ期間において、内部ノード電圧ＶＣＰも外部電圧ＶＳＮのレベルになる。
【００７７】
昇圧動作期間ではＭＯＳトランジスタＮＭＯＳ−１０、ＰＭＯＳ−１０が相補的にスイッチ動作され、内部電圧ＶＣＩＮの変化に追従して、内部ノード電圧ＶＣＭを内部電圧ＶＣＩＮとグランド電圧ＧＮＤに交互に変化させる。この変化はポンピング容量Ｃ−１を介して内部ノード電圧ＶＣＰに伝達される。これにより、内部ノード電圧ＶＣＰは外部電圧ＶＳＮを起点に内部電圧ＶＣＩＮの変化に追従して徐々にＶＳＮ＋ＶＣＩＮの電圧に遷移されていく。この変化がＭＯＳトランジスタＮＭＯＳ−１１を介して安定化容量Ｃ−２に供給されて充電され、昇圧電圧ＶＧＬはＶＳＮ＋ＶＣＩＮの電圧に到達する。この昇圧電圧ＶＧＬは内部回路に供給され、駆動回路の動作電源などに利用される。
【００７８】
以上説明したように、昇圧電圧ＶＧＬは昇圧動作前にプリチャージ回路ＰＲＣＧ−２によって内部電圧ＶＰＮのレベルまでチャージされる。その後昇圧動作によって内部電圧ＶＳＮよりも低い電圧にされるが、ＭＯＡＳトランジスタＮＭＯＳ−１２、ＰＭＯＳ−１１、ＮＭＯＳ−１１のゲート制御は昇圧電圧ＶＧＬとその半分の電圧ＶＧＬ／２との間で行われる。内部電圧ＶＣＩＮは内部電圧ＶＳＮから生成される電圧でＶＧＬ＝ＶＳＮ＋ＶＣＩＮ（ＶＳＮ≦ＶＣＩＮ≦０）であるから、ＭＯＳトランジスタＮＭＯＳ−１２、ＰＭＯＳ−１１、ＮＭＯＳ−１１の各端子間の電圧差は内部電圧ＶＳＮ以上になることはない。したがって、ＭＯＳトランジスタＮＭＯＳ−１２、ＰＭＯＳ−１１、ＮＭＯＳ−１１は中耐圧のＭＯＳトランジスタで構成することが可能となる。プリチャージ回路ＰＲＣＧ−２及びその制御論理は高圧素子を使用するが、昇圧電圧ＶＧＬの出力インピーダンスには関係しないため、換言すれば、ＭＯＳトランジスタＮＭＯＳ−１２、ＰＭＯＳ−１１、ＮＭＯＳ−１１に要求されるような低インピーダンスは要求されないから、それらに比べて小さなトランジスタサイズで構成することができる。このように、昇圧用のＭＯＳスイッチ回路を構成するＭＯＳトランジスタＮＭＯＳ−１２、ＰＭＯＳ−１１、ＮＭＯＳ−１１を中耐圧ＭＯＳトランジスタのみで構成し、昇圧電圧ＶＧＬを最大で外部電圧ＶＳＮの２倍まで昇圧することができ、昇圧電圧の出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現することができる。
【００７９】
図５には昇圧回路の第３の例が示される。同図に示される昇圧回路１５はドライバＩＣのような半導体集積回路にオンチップされた昇圧部１５Ａを利用して構成される。半導体集積回路は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの１個の半導体基板（半導体チップ）に形成されている。昇圧回路１５はチャージポンプ回路ＰＭＰ−３とプリチャージ回路ＰＲＣＧ−３から成る。チャージポンプ回路ＰＭＰ−３は半導体集積回路にオンチップされたチャージポンプ部ＰＭＰ−３ｐ、半導体集積回路の外付け素子としてのポンピング容量Ｃ−１及び安定化容量Ｃ−２によって構成される。
【００８０】
図５の昇圧回路１５は図４のプリチャージ回路ＰＲＣＧ−２に代えてショットキーダイオードＳＫＤを用いたプリチャージ回路ＰＲＣＧ−３を採用した点が図４と相違される。ショットキーダイオードＳＫＤのカソードは外部電圧ＶＳＮを受ける外部端子Ｐ５に結合され、そのアノードは安定化容量接続端子Ｐ３に結合されて、外付けとされる。このショットキーダイオードＳＫＤは安定化容量接続端子Ｐ３を負の昇圧電圧ＶＧＬの到達電圧よりもレベルの高い外部電圧ＶＳＮに規定することができ、これは、図４のプリチャージ回路ＰＲＣＧ−２と同様に昇圧動作開始前に安定化容量接続端子Ｐ３を外部電圧ＶＳＮのレベルにプリチャージするから、昇圧電圧の出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現することができる。特に、負の昇圧電圧ＶＧＬはドライバＩＣ内の最低電圧であるため、ドライバＩＣの基板電位として用いられる場合が多い。この昇圧電圧ＶＧＬは外部電源である外部電圧ＶＳＮよりも低い電圧であるから、昇圧電圧ＶＧＬのノード（安定化容量接続端子Ｐ３）を外部電圧ＶＳＮにすることによって、昇圧動作の開始時に寄生バイポーラトランジスタがターンオンし難くなり、これはラッチアップ対策に資するものである。単にラッチアップ対策のためだけにショットキーダイオードＳＫＤを設ける場合には、昇圧回路を構成するＭＯＳトランジスタの耐圧を小さくする考慮は必然ではない。この考慮は、昇圧電圧の出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現するという意図の基で初めて見出されるものである。尚、その他の構成については図４と同様であるからその詳細な説明は省略する。
【００８１】
図６には昇圧回路の第４の例が示される。同図に示される昇圧回路１６はドライバＩＣのような半導体集積回路にオンチップされた昇圧部１６Ａを利用して構成される。半導体集積回路は、特に制限されないが、公知のＣＭＯＳ集積回路製造技術などによって単結晶シリコンなどの１個の半導体基板（半導体チップ）に形成されている。昇圧回路１６はチャージポンプ回路ＰＭＰ−４とプリチャージ回路ＰＲＣＧ−１から成る。チャージポンプ回路ＰＭＰ−４は半導体集積回路にオンチップされたチャージポンプ部ＰＭＰ−４ｐ、半導体集積回路の外付け素子としてのポンピング容量Ｃ−１及び安定化容量Ｃ−２によって構成される。
【００８２】
図６のチャージポンプ回路１６は図１のチャージポンプ回路１３に比べて第１のスイッチ回路を構成するＭＯＳトランジスタＮＭＯＳ−１が負の内部電圧ＶＣＩＮを供給するようにした点が相違される。これに従ってＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１のゲート制御信号は内部電圧ＶＣＩＮとＶＣＩＰとの間で変化されることになる。その他の構成は図１と同様であるからその詳細な説明は省略する。
【００８３】
図６の構成は昇圧電圧ＶＧＨの最大電圧が外部電圧ＶＳＰにできるだけ依存しない構成になっている。即ち、昇圧電圧ＶＧＨは“ＶＳＰ＋（ＶＣＩＰ−ＶＣＩＮ）”の電圧となり、ＭＯＳトランジスタＰＭＯＳ−１、ＮＭＯＳ−１の耐圧は“ＶＣＩＰ−ＶＣＩＮ”の電圧となる。システムボード上の電源回路から供給される外部電圧ＶＳＰはシステムボード上に実装されているその他の回路による電力消費量が増大したりすることによって低下が懸念される場合がある。外部から供給される外部電圧ＶＳＰが不所望に低下すると、図１の構成では昇圧電圧ＶＧＨを形成する夫々の要素電圧である外部電圧ＶＳＰとそれに起因する内部電圧ＶＣＩＰの低下分が全体に占める割合が大きくなる。これに対して図６の構成では、外部から供給される外部電圧ＶＳＰが不所望に低下すると、昇圧電圧を形成する要素電圧の一部である外部電圧ＶＳＰとそれに起因する内部電圧ＶＣＩＰの低下分が昇圧電圧ＶＧＨに影響するが、内部電圧ＶＣＩＮは昇圧電圧ＶＧＨの低下に影響を与えない要素電圧になっているので、外部電圧ＶＳＰの低下による昇圧電圧ＶＧＨへの影響を緩和することができる。換言すれば、昇圧電圧ＶＧＨの外部電圧ＶＳＰへの依存性を低下させることができる。更に付言すれば、高電位側の外部電圧ＶＳＰと低電位側の外部電圧が対の電源になる場合、高電位側も外部電圧ＶＳＰの低下は他方の低電位側の外部電源の上昇（浮き）を伴うから、電圧ＶＳＰ、ＶＣＩＰの低下による昇圧電圧ＶＧＨの低下を低電位側の電圧ＶＣＩＮで補充することができる。
【００８４】
したがって、図６の構成によれば、図１と同様に昇圧電圧ＶＧＨの出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現することができると共に、外部電圧ＶＳＰの変動に対して昇圧電圧ＶＧＨの安定化を増すことができる。
【００８５】
尚、特に図示はしないが、図６の構成は図４及び図５の構成にも応用することが可能である。
【００８６】
図７には以上説明した昇圧回路を適用した液晶パネルユニットが例示される。１は液晶パネルユニット、２はホスト装置である。液晶パネルユニット１は、液晶表示パネル７、その上に配置されたタッチパネル８、及びドライバＩＣの一例である液晶表示ドライバ３を有する。
【００８７】
ホスト装置２は表示データ、表示制御コマンド及びタッチ制御コマンドなどを液晶表示ドライバ３に与え、タッチ検出データやステータスなどを液晶表示ドライバ３から取得する。例えば携帯端末に適用される場合、ホスト装置２は携帯通信網等に接続可能な通信部、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置３はそれに限定されず、液晶パネルユニット１を用いる種々の電子機器とすることが可能である。
【００８８】
液晶表示パネル７はガラス基板上に複数個の表示素子がマトリクス状に形成され、夫々の表示素子はデータ端子とコモン端子を有する。夫々の表示素子は直列接続された薄膜トランジスタと液晶電極に挟まれた液晶を有し、データ端子は薄膜トランジスタのソースに結合し、コモン端子は一方の液晶電極に結合する。液晶電極は別の保持容量を構成してもよい。表示素子の選択端子は薄膜トランジスタのゲートに結合する。表示素子のコモン端子には共通電位としてのコモン電圧が与えられる。表示素子の選択端子は対応するゲート電極に接続され、表示素子のデータ端子はゲート電極に交差する方向に配置された対応するソース電極に接続される。ゲート電極の夫々における表示素子のラインが表示ラインとされ、表示ライン単位で表示素子の薄膜トランジスタがオンされることによって表示ラインが選択される（表示ラインの走査）。表示ラインの選択期間（水平表示期間）毎にソース電極から表示素子に表示データに応ずる階調駆動信号が与えられる。夫々の階調駆動信号は複数の階調電圧の中から表示データに応じて選択された電圧信号である。表示素子に印加された階調駆動信号の信号電荷は薄膜トランジスタがオフされることによって、次に選択されるまで液晶の液晶電極間で形成される容量に保持されて液晶のシャッタ状態を保つ。
【００８９】
タッチパネル８は、順次走査駆動される複数本のスキャン電極と、スキャン電極に交差的に配置された複数の検出電極を有し、電極間の交差部には既定の容量成分（検出容量）が形成されている。スキャン電極が順次駆動されたとき、駆動されたスキャン電極の近傍に被検体（例えば指）があるか否かに応ずる静電容量の相違に従って検出電極に現れる電荷が相違される。その電荷情報がスキャン毎に積分され、積分された信号の電荷の相違がタッチ検出信号として利用されることになる。
【００９０】
液晶表示ドライバ３は、ホスト装置２にインタフェースされる入出力回路、表示コントローラ４、タッチコントローラ５、制御回路１０、低圧・中圧電源回路１１、及び高圧電源回路１２を有する。
【００９１】
入出力回路６はホスト装置２から表示制御コマンド及びタッチ制御コマンドなどのコマンドＣＮＴＤを入力して制御回路１０に与える。
【００９２】
制御回路１０は入力されたコマンドＣＮＴＤに基づいて液晶表示ドライバ３の動作を制御する。表示コントローラ４はホスト装置２から供給された画像データＤＳＰＤを画像メモリに格納する。表示動作が指示されると表示コントローラ４は、表示タイミングに同期してゲート信号発生回路２３で表示ラインを順次選択するための選択信号を生成すると共に、これに並行して、画像メモリ内の画像データに基づいてソース信号発生回路２１でソース線を駆動するためのソース信号を生成する。ゲートドライバ２４が選択信号に基づいて表示ラインを選択すると、これに同期してソースドライバ２２がソース信号に応じて液晶表示パネル7のソース線を駆動する。これにより、液晶表示パネル７には垂直同期期間毎にフレーム単位で水平同期期間に同期して順次表示ラインの画素に輝度信号が書き込まれていく。
【００９３】
制御回路１０は入力されたコマンドＣＮＴＤに基づいてタッチコントローラ５の動作を制御する。タッチコントローラ５は表示タイミングに同期して電極駆動信号発生回路３０でスキャン電極と検出電極の駆動信号を生成し、電極ドライバ３１で検出電極に初期電位を与えると共にスキャン電極を駆動して、当該スキャン電極と検出電極の交点近傍の静電容量に応ずる電荷信号をタッチ検出回路３２で検出電極毎に積分し、積分データをスキャンフレーム毎に蓄積し、これをタッチ検出データＴＣＨＤとしてホスト装置２に与える。ホスト装置２は与えられたタッチ検出データＴＣＨＤに基づいてスキャンフレーム毎にタッチの有無とタッチ座標を演算して、次のデータ処理に利用する。
【００９４】
低圧・中圧電源回路１１はロジック用に低耐圧ＭＯＳトランジスタ回路等に利用する低圧電源、そして、中耐圧ＭＯＳトランジスタ回路等に利用する中圧電源を生成して内部回路に供給する。
【００９５】
高圧電源回路１２は図１乃至図６で説明した昇圧回路を構成するための昇圧部１３Ａ、１４Ａ、１５Ａ、１６Ａを有する。高圧電源回路１２はそれによって生成された昇圧電圧ＶＧＨ、ＶＧＬを高圧電源として内部回路に供給する。液晶表示ドライバ３は正の昇圧電圧ＶＧＨと負の昇圧電圧ＶＧＬの双方を利用するので、例えば、昇圧部１３Ａ又は１６Ａと、昇圧部１４Ａ又は１５Ａを備える。
【００９６】
液晶表示ドライバ３は１個の半導基板（チップ）に形成された半導体集積回路であり、前述のように、に昇圧電圧ＶＧＨ（ＶＧＬ）の出力抵抗の低減と昇圧回路のサイズの縮小との双方を実現することができるので、液晶表示ドライバ３はチップサイズの小型化が実現されている。液晶表示ドライバ３は表示パネルの周囲に額縁上に配置して実装されるため、表示パネルユニットの小型化の要請にも答えることができる。
【００９７】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９８】
例えば、チャージポンプ回路の出力インピーダンスとチップ占有面積についての事情は液晶ドライバに限らずチャージポンプ回路を備えたその他のドライバＩＣについても同様であるから、本発明は液晶表示ドライバに限らず種々の半導体集積回路に適用することができる。
【００９９】
チャージポンプ回路はポンピング容量を一段だけ持つ構成に限定されず、以上説明したチャージポンプ部を複数段直列的に配置下構成であってもよい。このとき、前段のチャージポンプ部の出力は次段のＶＣＩＰのような入力端子(図１)又は次段のＶＣＩＮのような入力端子(図４)に接続されれば良い。
【０１００】
また、プリチャージ回路のＭＯＳトランジスタＰＭＯＳ−４（図１）のソースには直接外部電圧ＶＳＰを供給してもよい。同様にＭＯＳトランジスタＮＭＯＳ−１３（図４）のソースに直接内部電圧ＶＳＮを供給してもよい。
【符号の説明】
【０１０１】
３  液晶表示ドライバ
４  表示コントローラ
５  タッチコントローラ
１２  高圧電源回路
１３Ａ、１４Ａ、１５Ａ、１６Ａ  昇圧部
１３、１４、１５、１６  昇圧回路
ＰＭＰ−１ｐ、ＰＭＰ−２ｐ、ＰＭＰ−３ｐ、ＰＭＰ−４ｐ  チャージポンプ部
ＰＭＰ−１、ＰＭＰ−２、ＰＭＰ−３、ＰＭＰ−４  チャージポンプ回路
ＰＲＣＧ−１、ＰＲＣＧ−２、ＰＲＣＧ−３、ＰＲＣＧ−４  プリチャージ回路
Ｃ−１  ポンピング容量
Ｃ−２  安定化容量
Ｐ１、Ｐ２  ポンピング容量接続端子
Ｐ３  安定化容量接続端子
ＶＳＰ  正の外部電圧
ＶＳＮ  負の外部電圧
ＶＣＩＰ  正の内部電圧
ＶＣＩＮ  負の内部電圧
ＶＧＨ  正の昇圧電圧
ＶＧＬ  負の昇圧電圧
ＳＫＤ  ショットキーダイオード
ＰＭＯＳＤ−１、ＰＭＯＳ−２、ＰＭＯＳ−３、ＰＭＯＳ−４  ｐチャネル型ＭＯＳトランジスタ
ＮＭＯＳ−２  ｎチャネル型ＭＯＳトランジスタ
ＰＭＯＳＤ−１０、ＰＭＯＳ−１１  ｐチャネル型ＭＯＳトランジスタ
ＮＭＯＳ−１０、ＮＭＯＳ−１１、ＮＭＯＳ−１２  ｎチャネル型ＭＯＳトランジスタ
ＮＭＯＳＤ−１３  ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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