(57)【特許請求の範囲】
【請求項１】
複数のゲートラインの各々に連結された複数のピクセルを含む表示パネルと、
前記複数のゲートラインにゲート信号を出力する複数の駆動ステージを含むゲート駆動回路と、
電圧出力端子にゲートオン電圧を出力する電圧発生器と、
信号制御部と、を含み、
前記複数の駆動ステージの各々は、複数の酸化物半導体薄膜トランジスタを含み、前記複数の酸化物半導体薄膜トランジスタの中で少なくとも１つは、バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な４端子型のトランジスタであり、
前記信号制御部は、
前記電圧出力端子の電流変化を感知し、感知された電流変化に対応する感知電圧を出力する電流感知部と、
前記感知電圧をデジタルの感知信号に変換するアナログ−デジタル変換機と、
前記デジタルの感知信号に応答してバイアス電圧信号を出力するタイミングコントローラと、
前記バイアス電圧信号をアナログバイアス電圧信号に変換するデジタル−アナログ変換機と、
前記アナログバイアス電圧信号を前記バックバイアス制御電圧に変換する出力アンプと、を含むことを特徴とする表示装置。
【請求項２】
前記ゲートオン電圧を受信し、少なくとも１つのクロック信号及び少なくとも１つの接地電圧を前記ゲート駆動回路に提供するクロック発生器をさらに含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ゲート駆動回路は、
前記バックバイアス制御電圧を前記複数の駆動ステージの各々に伝達するためのバックバイアス電圧信号ラインと、
前記少なくとも１つのクロック信号を前記複数の駆動ステージの各々に伝達するためのクロック信号ラインと、
前記少なくとも１つの接地電圧を前記複数の駆動ステージの各々に伝達するための接地電圧ラインと、をさらに含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記複数の駆動ステージは、
前記バックバイアス制御電圧、前記少なくとも１つのクロック信号及び前記少なくとも１つの接地電圧に応答して前記ゲート信号を出力することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記複数の駆動ステージの中でｋ番目の（ここで、ｋは、２以上の自然数）駆動ステージは、
第１ノードの出力制御信号を受信する制御電極、前記少なくとも１つのクロック信号を受信する入力電極及びｋ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、
前記第１ノードの前記出力制御信号を受信する制御電極、前記少なくとも１つのクロック信号を受信する入力電極及びｋ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタと、
前記少なくとも１つのクロック信号、ｋ−１番目の駆動ステージから出力されるｋ−１番目のキャリー信号及びｋ＋１番目の駆動ステージから出力されるｋ＋１番目のキャリー信号に応答して前記第１ノードに前記出力制御信号を出力する制御部と、を含むことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１出力トランジスタ及び前記第２出力トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な前記４端子型のトランジスタであることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記ｋ番目の駆動ステージは、
前記第１出力トランジスタの出力電極と前記少なくとも１つの接地電圧ラインとの間に連結され、第２ノードのプルダウン制御信号及びｋ＋１番目の駆動ステージから出力されるｋ＋１番目のキャリー信号に応答して前記第１出力トランジスタの出力電極を前記少なくとも１つの接地電圧にプルダウンさせる第１プルダウン部と、
前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧ラインとの間に連結され、前記第２ノードのプルダウン制御信号及び前記ｋ＋１番目の駆動ステージから出力される前記ｋ＋１番目のキャリー信号に応答して前記第２出力トランジスタの出力電極を前記少なくとも１つの接地電圧にプルダウンさせる第２プルダウン部と、をさらに含み、
前記制御部は、前記第２ノードに前記プルダウン制御信号をさらに出力することを特徴とする請求項５に記載の表示装置。
【請求項８】
前記クロック発生器から出力される前記少なくとも１つの接地電圧は、第１接地電圧及び第２接地電圧を含み、
前記第１プルダウン部は、前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、
前記第２プルダウン部は、前記第２出力トランジスタの出力電極と前記第２接地電圧が入力される第２接地端子との間に連結されることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記第１接地電圧と前記第２接地電圧とは、互に異なる電圧レベルを有することを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記制御部は、
前記少なくとも１つのクロック信号を受信する入力電極と第３ノードとの間に連結され、前記少なくとも１つのクロック信号を受信する制御電極を含む第５トランジスタと、前記少なくとも１つのクロック信号を受信する入力電極と前記第２接地電圧が入力される第２接地端子との間に連結され、前記第３ノードと連結された制御電極を含む第６トランジスタと、
前記第３ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記第２出力トランジスタの出力端子と連結された制御電極を含む第７トランジスタと、
前記第２ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記第２出力トランジスタの出力端子と連結された制御電極を含む第８トランジスタと、を含むことを特徴とする請求項８に記載の表示装置。
【請求項１１】
前記第７トランジスタ及び前記第８トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な前記４端子型のトランジスタであることを特徴とする請求項１０に記載の表示装置。
【請求項１２】
前記制御部は、
前記ｋ−１番目の駆動ステージから出力される前記ｋ−１番目のキャリー信号が入力される入力端子と前記第１ノードとの間に連結され、前記ｋ−１番目のキャリー信号を受信する制御電極を含む第３トランジスタと、
前記第１ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記ｋ＋１番目の駆動ステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第４トランジスタと、をさらに含むことを特徴とする請求項１０に記載の表示装置。
【請求項１３】
前記第１プルダウン部は、
前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、前記第２ノードの前記プルダウン制御信号を受信する制御電極を含む第１０トランジスタと、
前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、前記ｋ＋１番目の駆動ステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第１１トランジスタと、を含むことを特徴とする請求項８に記載の表示装置。
【請求項１４】
前記第２プルダウン部は、
前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、前記第２ノードの前記プルダウン制御信号を受信する制御電極を含む第１２トランジスタと、
前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、ｋ＋１番目の駆動ステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第１３トランジスタと、を含むことを特徴とする請求項８に記載の表示装置。
【請求項１５】
前記タイミングコントローラは、
周期的に活性化される感知制御信号をさらに出力し、
前記電流感知部は、前記感知制御信号に同期して前記感知電圧を出力することを特徴とする請求項１に記載の表示装置。
【請求項１６】
前記タイミングコントローラは、
感知制御信号を出力し、所定の時間が経過したとき、受信される前記デジタルの感知信
号に応答して前記バイアス電圧信号を出力することを特徴とする請求項１５に記載の表示装置。
【請求項１７】
複数のゲートラインの各々に連結された複数のピクセルを含む表示パネルと、
電圧出力端子にゲートオン電圧を出力する電圧発生器と、
前記ゲートオン電圧を受信し、少なくとも１つのクロック信号を出力するクロック出力端子及び第１接地電圧を出力する第１接地電圧の出力端子を含むクロック発生器と、
各々が前記少なくとも１つのクロック信号及び前記第１接地電圧を受信し、前記複数のゲートラインにゲート信号を出力する複数の駆動ステージを含むゲート駆動回路と、
信号制御部と、を含み、
前記複数の駆動ステージの各々は、複数の酸化物半導体薄膜トランジスタと、を含み、前記複数の酸化物半導体薄膜トランジスタの中で少なくとも１つは、バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な４端子型のトランジスタであり、
前記信号制御部は、
前記第１接地電圧の出力端子の電流変化を感知し、感知された電流変化に対応する感知電圧を出力する電流感知部と、
前記感知電圧をデジタルの感知信号に変換するアナログ−デジタル変換機と、
前記デジタルの感知信号に応答してバイアス電圧信号を出力するタイミングコントローラと、
前記バイアス電圧信号をアナログバイアス電圧信号に変換するデジタル−アナログ変換機と、
前記アナログバイアス電圧信号を前記バックバイアス制御電圧に変換する出力アンプと、を含むことを特徴とする表示装置。
【請求項１８】
前記タイミングコントローラは、
周期的に活性化される感知制御信号をさらに出力し、
前記電流感知部は、前記感知制御信号に同期して前記感知電圧を出力することを特徴とする請求項１７に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルに集積された（ｉｎｔｅｇｒａｔｅｄ）ゲート駆動回路を含む表示装置に関する。
【背景技術】
【０００２】
表示装置は、複数のゲートライン、複数のデータライン、前記複数のゲートラインと前記複数のデータラインとに連結された複数の画素を含む。表示装置は、複数のゲートラインにゲート信号を提供するゲート駆動回路及び複数のデータラインにデータ信号を出力するデータ駆動回路を含む。
【０００３】
ゲート駆動回路は、複数の駆動ステージ回路（以下、「駆動ステージ」ともいう。）を含むシフトレジスタを含む。複数の駆動ステージは、複数のゲートラインに対応するゲート信号を各々に出力する。複数の駆動ステージの各々は、相互に連結された複数のトランジスタを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，３９５，１５７号公報
【特許文献２】米国特許第６，７２８，３２５号公報
【特許文献３】韓国公開特許第１０−２０１４−００４２４５１号明細書
【特許文献４】韓国公開特許第１０−２０１２−０１２０７０７号明細書
【特許文献５】韓国公開特許第１０−２０１４−００４１０４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ゲート駆動回路の信頼性を向上させることができる表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る表示装置は、複数のゲートラインの各々に連結された複数のピクセルを含む表示パネルと、前記複数のゲートラインにゲート信号を出力する複数の駆動ステージを含むゲート駆動回路と、電圧出力端子にゲートオン電圧を出力する電圧発生器と、前記電圧出力端子の電流変化を感知し、感知された電流変化に対応するバックバイアス制御電圧を出力する信号制御部と、を含み、前記複数の駆動ステージの各々は、複数の酸化物半導体薄膜トランジスタを含み、前記複数の酸化物半導体薄膜トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な４端子型のトランジスタである。
【０００７】
本発明の一実施形態において、前記ゲートオン電圧を受信し、少なくとも１つのクロック信号及び少なくとも１つの接地電圧を前記ゲート駆動回路に提供するクロック発生器をさらに含む。
【０００８】
本発明の一実施形態において、前記ゲート駆動回路は、前記バックバイアス制御電圧を前記複数のステージの各々に伝達するためのバックバイアス電圧信号ラインと、前記少なくとも１つのクロック信号を前記複数のステージの各々に伝達するためのクロック信号ラインと、前記少なくとも１つの接地電圧を前記複数のステージの各々に伝達するための接地電圧ラインと、をさらに含む。
【０００９】
本発明の一実施形態において、前記複数のステージは、前記バックバイアス電圧、前記少なくとも１つのクロック信号及び前記少なくとも１つの接地電圧に応答して前記ゲート信号を出力する。
【００１０】
本発明の一実施形態において、前記ステージの中でｋ番目の（ここで、ｋは、２以上の自然数）ステージは、第１ノードの出力制御信号を受信する制御電極、前記少なくとも１つのクロック信号を受信する入力電極及びｋ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、前記第１ノードの前記出力制御信号を受信する制御電極、前記少なくとも１つのクロック信号を受信する入力電極及びｋ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタと、前記少なくとも１つのクロック信号、ｋ−１番目のステージから出力されるｋ−１番目のキャリー信号及びｋ＋１番目のステージから出力されるｋ＋１番目のキャリー信号に応答して前記第１ノードに前記出力制御信号を出力する制御部と、を含む。
【００１１】
本発明の一実施形態において、前記第１出力トランジスタ及び前記第２出力トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な前記４端子型のトランジスタである。
【００１２】
本発明の一実施形態において、前記ｋ番目のステージは、前記第１出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、第２ノードのプルダウン制御信号及びｋ＋１番目のステージから出力されるｋ＋１番目のキャリー信号に応答して前記第１出力トランジスタの出力電極を前記少なくとも１つの接地電圧にプルダウンさせる第１プルダウン部と、前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、前記第２ノードのプルダウン制御信号及び前記ｋ＋１番目のステージから出力される前記ｋ＋１番目のキャリー信号に応答して前記第２出力トランジスタの出力電極を前記少なくとも１つの接地電圧にプルダウンさせる第２プルダウン部と、をさらに含み、前記制御部は、前記第２ノードに前記プルダウン制御信号をさらに出力する。
【００１３】
本発明の一実施形態において、前記クロック発生器から出力される前記少なくとも１つの接地電圧は、第１接地電圧及び第２接地電圧を含み、前記第１プルダウン部は、前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、前記第２プルダウン部は、前記第２出力トランジスタの出力電極と前記第２接地電圧が入力される第２接地端子との間に連結される。
【００１４】
本発明の一実施形態において、前記第１接地電圧と前記第２接地電圧とは、互に異なる電圧レベルを有する。
【００１５】
本発明の一実施形態において、前記制御部は、前記少なくとも１つのクロック信号を受信する入力電極と第３ノードとの間に連結され、前記少なくとも１つのクロック信号を受信する制御電極を含む第５トランジスタと、前記少なくとも１つのクロック信号を受信する入力電極と前記第２トランジスタの出力端子との間に連結され、前記第３ノードと連結された制御電極を含む第６トランジスタと、前記第３ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記第２トランジスタの出力端子と連結された制御電極を含む第７トランジスタと、前記第２ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記第２トランジスタの出力端子と連結された制御電極を含む第８トランジスタと、を含む。
【００１６】
本発明の一実施形態において、前記第７トランジスタ及び前記第８トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な前記４端子型のトランジスタである。
【００１７】
本発明の一実施形態において、前記制御部は、前記ｋ−１番目のステージから出力される前記ｋ−１番目のキャリー信号が入力される入力端子と前記第１ノードとの間に連結され、前記ｋ−１番目のキャリー信号を受信する制御電極を含む第３トランジスタと、前記第１ノードと前記第２接地電圧が入力される第２接地端子との間に連結され、前記ｋ＋１番目のステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第４トランジスタと、をさらに含む。
【００１８】
本発明の一実施形態において、前記第１プルダウン部は、前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、前記第２ノードの前記プルダウン制御信号を受信する制御電極を含む第１０トランジスタと、前記第１出力トランジスタの出力電極と前記第１接地電圧が入力される第１接地端子との間に連結され、前記ｋ＋１番目のステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第１１トランジスタと、を含む。
【００１９】
本発明の一実施形態において、前記第２プルダウン部は、前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、前記第２ノードの前記プルダウン制御信号を受信する制御電極を含む第１２トランジスタと、前記第２出力トランジスタの出力電極と前記少なくとも１つの接地電圧が入力される接地端子との間に連結され、ｋ＋１番目のステージから出力される前記ｋ＋１番目のキャリー信号を受信する制御電極を含む第１３トランジスタと、を含む。
【００２０】
本発明の一実施形態において、前記信号制御部は、前記電圧出力端子の電流変化を感知し、感知された電流変化に対応する感知電圧を出力する電流感知部と、前記感知電圧をデジタルの感知信号に変換するアナログ−デジタル変換機と、前記デジタルの感知信号に応答してバイアス電圧信号を出力するタイミングコントローラと、前記バイアス電圧信号をアナログバイアス電圧信号に変換するデジタル−アナログ変換機と、前記アナログバイアス電圧信号を前記バックバイアス電圧に変換する出力アンプと、を含む。
【００２１】
本発明の一実施形態において、前記タイミングコントローラは、周期的に活性化される感知制御信号をさらに出力し、前記電流感知部は、前記感知制御信号に同期して前記感知電圧を出力する。
【００２２】
本発明の一実施形態において、前記タイミングコントローラは、感知制御信号を出力し、所定の時間が経過したとき、受信される前記デジタルの感知信号に応答して前記バイアス電圧信号を出力する。
【００２３】
本発明の一実施形態に係る表示装置は、複数のゲートラインの各々に連結された複数のピクセルを含む表示パネルと、電圧出力端子にゲートオン電圧を出力する電圧発生器と、前記ゲートオン電圧を受信し、少なくとも１つのクロック信号を出力するクロック出力端子及び第１接地電圧を出力する第１接地電圧の出力端子を含むクロック発生器と、各々が前記少なくとも１つのクロック信号及び前記第１接地電圧を受信し、前記複数のゲートラインにゲート信号を出力する複数の駆動ステージを含むゲート駆動回路と、前記第１接地電圧の出力端子の電流変化を感知し、感知された電流変化に対応するバックバイアス制御電圧を出力する信号制御部と、を含み、前記複数の駆動ステージの各々は、複数の酸化物半導体薄膜トランジスタと、を含み、前記複数の酸化物半導体薄膜トランジスタの中で少なくとも１つは、前記バックバイアス制御電圧にしたがってスレショルド電圧が調節可能な４端子型のトランジスタである。
【００２４】
本発明の一実施形態において、前記信号制御部は、前記第１接地電圧の出力端子の電流変化を感知し、感知された電流変化に対応する感知電圧を出力する電流感知部と、前記感知電圧をデジタルの感知信号に変換するアナログ−デジタル変換機と、前記デジタルの感知信号に応答してバイアス電圧信号を出力するタイミングコントローラと、前記バイアス電圧信号をアナログバイアスの電圧信号に変換するデジタル−アナログ変換機と、前記アナログバイアス電圧信号を前記バックバイアス制御電圧に変換する出力アンプと、を含む。
【００２５】
本発明の一実施形態において、前記タイミングコントローラは、周期的に活性化される感知制御信号をさらに出力し、前記電流感知部は、前記感知制御信号に同期して前記感知電圧を出力する。
【００２６】
本発明の一実施形態において、前記タイミングコントローラは、感知制御信号を出力し、所定の時間が経過したときに、受信される前記デジタル感知信号に応答してバイアス電圧信号を出力する。
【発明の効果】
【００２７】
本発明の一実施形態に係る表示装置は、ゲート駆動回路に含まれたトランジスタのスレショルド電圧がシフトする場合、トランジスタのバックゲート電極に提供されるバックバイアス電圧のレベルを調節することができる。トランジスタのバックゲート電極に提供されるバックバイアス電圧のレベルの調節によってトランジスタのスレショルド電圧を望むレベルに設定することができるので、ゲート駆動回路の信頼性を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態による表示装置の平面図である。
【図２】本発明の一実施形態による表示装置の信号のタイミング図である。
【図３】本発明の一実施形態による画素の等価回路図である。
【図４】本発明の一実施形態による画素の断面図である。
【図５】本発明の一実施形態によるゲート駆動回路のブロック図である。
【図６】本発明の一実施形態による駆動ステージの回路図である。
【図７】図６に図示された第２出力トランジスタの断面図である。
【図８】図７に図示された第２出力トランジスタのバックゲート電極に提供されるバイアス電圧のレベルにスレショルド電圧の変化を示す図面である。
【図９】図１に図示された駆動コントローラの構成を示すブロック図である。
【図１０】図９に図示された電流感知部の具体的な構成を例示的に示す図面である。
【図１１】図１０に図示された電流感知部の動作を説明するためのタイミング図である。
【図１２】図１に図示された駆動コントローラの他の実施形態による構成を示すブロック図である。
【図１３】本発明の他の実施形態による駆動ステージの回路図である。
【発明を実施するための形態】
【００２９】
以下に示す例示的な実施形態において、図面を参照して説明する際には、全体を通し同じ要素には同じ符号を付して説明する。しかしながら、本発明は、種々の異なる態様で実施することができ、本明細書で開示される実施形態のみに限定して解釈されるものではない。むしろ、本明細書で開示される実施形態は、当業者に対し、本発明の態様及び特徴が、本開示によって十分に理解されるように、一例として提供されるものである。したがって、本発明の態様及び特徴を理解するために、当業者にとって必要ではないプロセス、構成要素及び技術は、本明細書に記載されていない場合がある。特に断りのない限り、同じ符号は、添付図面及び明細書全体を通じて同様の構成要素を示し、繰り返しの説明は省略される場合がある。添付図面において、ある構成要素、ある層及びある領域の相対的な大きさは、発明の理解のために誇張され示される場合がある。
【００３０】
ある構成要素（又はある層）と他の構成要素（又は他の層）との関係において、「上に」、「接続される」、「結合される」と述べる場合、それらは直接的にそのような関係にある場合（直上、直接接続、直接結合等の関係）の他、ある構成要素（又はある層）と他の構成要素（又は他の層）との間にさらに別の構成要素（又は別の層）が介在している場合を含む場合があるものとする。
【００３１】
「第１」、「第２」等の用語は、構成要素、素子、部品、領域、層、及び／又はセクションを説明するときに用いられる用語であり、これらの用語によって構成要素、素子、部品、領域、層、及び／又はセクションを限定解釈するために用いられるものではない。これらの用語は、単に、ある構成要素、素子、部品、領域、層、及び／又はセクションを、他の構成要素、素子、部品、領域、層、及び／又はセクションと区別するために用いられるにすぎない。したがって、本発明の要旨から逸脱しない範囲において、第１の構成要素、第１の素子、第１の部品、第１の領域、第１の層、及び／又は第１のセクションは、第２の構成要素、第２の素子、第２の部品、第２の領域、第２の層、及び／又は第２のセクションと呼ぶこともできる。
【００３２】
「下」、「下側」、「下方」、「上」「上側」、「上方」のような空間的に相対関係を示す用語は、添付図面に示されるように、ある構成要素又は特徴的部分と、他の構成要素（単数若しくは複数）又は他の特徴的部分（単数若しくは複数）との関係を記述するために本明細書の中で用いられる。このような空間的に相対的な用語は、添付図面に示された方向に加えて、デバイスの使用又は操作によって異なる相対的関係を包含することが意図されていることを理解すべきである。例えば、添付図面に示されたデバイスが反転した場合、ある構成要素が、他の構成要素に対して「下」、「下方」にあるとされていたものが、「上」又は「上方」に配置されることとなる。したがって、例えば「下方」という用語は、「下方」及び「上方」の双方の意味を包含する場合がある。このように、空間的に相対的な関係を示す用語は、デバイスの向き（例えば、９０度回転又は他の向きに回転）に応じて適切に解釈されるべきである。
【００３３】
本明細書で使用される用語は、特定の実施形態を説明する目的のためであり、本発明を限定することを意図するものではない。本明細書において、ある構成要素を述べる場合、単数に限定すると明示の明示がなく、また文脈から限定されない限り、その構成要素は複数である場合を含むことも意図している。さらに、本明細書において、特徴的部分、ステップ、動作、素子、及び／又は構成要素を説明し特定するときに、「含む」及び／又は「含んでいる」という用語が使用される場合、それは、１つ以上の特徴的部分、ステップ、動作、素子、及び／又は構成要素の追加を排除するものではない。ある構成要素について「少なくとも一つ」又は「から選ばれた一つ」と表記される場合、その構成要素の全体を変更するものであり、その構成要素を構成する個々の要素を変更するものではない。
【００３４】
本明細書で開示される本発明の一実施形態に係る電子装置、電気装置、及び／又は任意の他の関連するデバイス又はコンポーネントは、任意の適切なハードウェア、ファームウェア（例えば、特定用途向け集積回路）、若しくはソフトウェアを用いて、又は、ソフトウェア、ファームウェア、及びハードウェアの組み合わせを用いて具現化することができる。例えば、これらのデバイスの様々な構成要素は、1つの集積回路（ＩＣ）チップ上に、又は別個のＩＣチップによって構成されることができる。さらに、これらのデバイスの様々な構成要素は、フレキシブルプリント回路フィルム上に実装することができ、テープキャリアパッケージ（ＴＣＰ）、プリント回路基板（ＰＣＢ）は、又は1つの基板上に形成されてもよい。さらに、これらのデバイスの様々な構成要素は、１つ以上のコンピュータの１つ以上のプロセッサによって、コンピュータプログラムの命令を実行し、本明細書で開示される様々な機能を実行するための他のシステムコンポーネントと相互作用することができる。コンピュータプログラムは、例えば、ランダムアクセスメモリ（ＲＡＭ）のような、標準的なメモリデバイスを、コンピューティングデバイスに実装することにより記憶され、或いは、光記録媒体（ＣＤ−ＲＯＭ）、フラッシュドライブなどのコンピュータ読取り可能な記録媒体に格納されてもよい。また、これらの機能は、本発明の要旨を逸脱しない範囲において、さまざまなコンピュータの機能を組み合わせ、又は単一のコンピュータによって実現されもよく、又は分散する複数のコンピュータによって実現されてもよいことを、当業者であれば理解されるであろう。
【００３５】
特に定義がされない限り、本明細書で使用される（技術用語及び科学用語を含む）すべての用語は、一般的に、本発明が属する技術の分野における当業者によって理解される意味を有する。それはさらに、一般に使用される辞書に定義され、関連技術の文脈におけるそれらの意味と一致しており、理想的又は過度に形式的な意味に解釈されない限り通常の意味を有するものと理解されるべきである。
【００３６】
以下、本発明の実施形態を添付された図面を参照して詳細に説明する。
【００３７】
図１は、本発明の一実施形態による表示装置の平面図である。図２は、本発明の一実施形態による表示装置の信号のタイミング図である。
【００３８】
図１及び図２に示したように、本発明の実施形態による表示装置は、表示パネルＤＰ、ゲート駆動回路１００、データ駆動回路２００、及び駆動コントローラ３００を含む。
【００３９】
表示パネルＤＰは、特別に限定されることではなく、例えば、液晶表示パネル（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、有機電界発光表示パネル（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、エレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）等の多様な表示パネルが採用される。本実施形態で表示パネルＤＰは、液晶表示パネルで説明される。一方、液晶表示パネルを含む液晶表示装置は、図示されない偏光子、バックライトユニット等をさらに含む。
【００４０】
表示パネルＤＰは、第１基板ＤＳ１、第１基板ＤＳ１と離隔された第２基板ＤＳ２及び第１基板ＤＳ１と第２基板ＤＳ２との間に配置された液晶層ＬＣＬを含む。平面上で、表示パネルＤＰは、複数の画素ＰＸ11〜ＰＸnmが配置された表示領域ＤＡ及び表示領域を囲む非表示領域ＮＤＡを含む。
【００４１】
表示パネルＤＰは、第１基板ＤＳ１上に配置された複数のゲートラインＧＬ１〜ＧＬｎ及びゲートラインＧＬ１〜ＧＬｎと交差する複数のデータラインＤＬ１〜ＤＬｍを含む。複数のゲートラインＧＬ１〜ＧＬｎは、ゲート駆動回路１００に連結される。複数のデータラインＤＬ１〜ＤＬｍは、データ駆動回路２００に連結される。図１には複数のゲートラインＧＬ１〜ＧＬｎの中で一部と複数のデータラインＤＬ１〜ＤＬｍとの中で一部のみが図示されている。
【００４２】
図１には複数の画素ＰＸ11〜ＰＸnmの中で一部のみが図示されている。複数の画素ＰＸ11〜ＰＸnmは、複数のゲートラインＧＬ１〜ＧＬｎの中で対応するゲートライン及び複数のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインの各々に連結される。
【００４３】
複数の画素ＰＸ11〜ＰＸnmは、表示する色によって複数のグループに区分される。複数の画素ＰＸ11〜ＰＸnmは、主要色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）の中で１つを表示する。主要色は、レッド、グリーン、ブルー、及びホワイトを含む。一方、これに制限されることではなく、主要色は、イエロー、シアン、マゼンタ等の多様な色相をさらに含んでもよい。
【００４４】
ゲート駆動回路１００及びデータ駆動回路２００は、駆動コントローラ３００から制御信号を受信する。駆動コントローラ３００は、主回路基板ＭＣＢに実装される。駆動コントローラ３００は、外部のグラフィック制御部（図示せず）から映像データ及び制御信号を受信する。制御信号は、フレーム期間Ｆｎ−１、Ｆｎ、Ｆｎ＋１を区別する信号である垂直同期信号Ｖｓｙｎｃ、水平期間ＨＰを区別する信号、即ち行の区別信号である水平同期信号Ｈｓｙｎｃ、データが入ってくる区域を表示するためにデータが出力される期間の間のみ、ハイレベルであるデータイネーブル信号及びクロック信号を含む。
【００４５】
ゲート駆動回路１００は、フレーム期間Ｆｎ−１、Ｆｎ、Ｆｎ＋１の間に駆動コントローラ３００から信号ラインＧＳＬを通じて受信した制御信号（以下、ゲート制御信号）に基づいてゲート信号Ｇ１〜Ｇｎを生成し、ゲート信号Ｇ１〜Ｇｎを複数のゲートラインＧＬ１〜ＧＬｎに出力する。ゲート信号ＧＳ１〜ＧＳｎは、水平期間ＨＰに対応するように順次的に出力される。ゲート駆動回路１００は、薄膜工程を通じて画素ＰＸ11〜ＰＸnmと同時に形成される。例えば、ゲート駆動回路１００は、非表示領域ＮＤＡに酸化物半導体薄膜トランジスタ（ＯＳＧ：Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ  Ｇａｔｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）によって構成される。
【００４６】
図１は、複数のゲートラインＧＬ１〜ＧＬｎの左側末端に連結された１つのゲート駆動回路１００を例示的に図示す。本発明の一実施形態において表示装置は、２つのゲート駆動回路を含む。２つのゲート駆動回路の中で１つは、複数のゲートラインＧＬ１〜ＧＬｎの左側末端に連結され、他の１つは、複数のゲートラインＧＬ１〜ＧＬｎの右側末端に連結される。また、２つのゲート駆動回路の中で１つは、奇数番目のゲートラインに連結され、他の１つは、偶数番目のゲートラインに連結される。
【００４７】
データ駆動回路２００は、駆動コントローラ３００から受信した制御信号（以下、データ制御信号）に基づいて駆動コントローラ３００から提供された映像データによる階調電圧を生成する。データ駆動回路２００は、階調電圧をデータ電圧ＤＳとして複数のデータラインＤＬ１〜ＤＬｍに出力する。
【００４８】
データ電圧ＤＳは、共通電圧に対して正の値を有する正極性のデータ電圧及び／又は負の値を有する負極性のデータ電圧を含む。各々の水平期間ＨＰの間にデータラインＤＬ１〜ＤＬｍに印加されるデータ電圧の一部は、正極性を有し、他の一部は、負極性を有する。データ電圧ＤＳの極性は、液晶の劣化を防止するためにフレーム期間Ｆｎ−１、Ｆｎ、Ｆｎ＋１にしたがって反転される。データ駆動回路２００は、反転信号に応答してフレーム期間の単位に反転されたデータ電圧を生成する。
【００４９】
データ駆動回路２００は、駆動チップ２１０及び駆動チップ２１０を実装するフレキシブル回路基板２２０を含む。データ駆動回路２００は、複数の駆動チップ２１０とフレキシブル回路基板２２０とを含む。フレキシブル回路基板１２２は、主回路基板ＭＣＢと第１基板ＤＳ１とを電気的に連結する。複数の駆動チップ２１０は、複数のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインに対応するデータ信号を提供する。
【００５０】
図１は、テープキャリアパッケージ（ＴＣＰ：Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）タイプのデータ駆動回路２００を例示的に図示す。本発明の他の実施形態で、データ駆動回路２００は、チップオンガラス（ＣＯＧ：Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）によって第１基板ＤＳ１の非表示領域ＮＤＡ上に配置される。
【００５１】
図３は、本発明の一実施形態による画素の等価回路図である。図４は、本発明の一実施形態による画素の断面図である。図１に図示された複数の画素ＰＸ11〜ＰＸnmの各々は、図３に図示された等価回路を有する。
【００５２】
図３に示したように、画素ＰＸijは、画素の薄膜トランジスタＴＲ（以下、画素トランジスタ）、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔを含む。以下、本明細書でトランジスタは、薄膜トランジスタを意味する。本発明の一実施形態でストレージキャパシタＣｓｔは、省略される。
【００５３】
画素トランジスタＴＲは、ｉ番目のゲートラインＧＬｉとｊ番目のデータラインＤＬｊとが電気的に連結される。画素トランジスタＴＲは、ｉ番目のゲートラインＧＬｉから受信したゲート信号に応答してｊ番目のデータラインＤＬｊから受信したデータ信号に対応する画素電圧を出力する。
【００５４】
液晶キャパシタＣｌｃは、画素トランジスタＴＲから出力された画素電圧を充電する。液晶キャパシタＣｌｃに充電された電荷量にしたがって、液晶層ＬＣＬ（図４参照）に含まれた液晶配向子（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｒｅｃｔｏｒｓ）の配列が変化される。液晶配向子の配列によって液晶層へ入射された光は、透過されるか、或いは遮断される。
【００５５】
ストレージキャパシタＣｓｔは、液晶キャパシタＣｌｃに並列に連結される。ストレージキャパシタＣｓｔは、液晶配向子の配列を一定な期間の間に維持させる。
【００５６】
図４に示したように、画素トランジスタＴＲは、ｉ番目のゲートラインＧＬｉ（図３参照）に連結された制御電極ＧＥ、制御電極ＧＥに重畳する活性化部ＡＬ、ｊ番目のデータラインＤＬｊ（図３参照）に連結された入力電極ＳＥ、及び入力電極ＳＥと離隔されて配置された出力電極ＤＥを含む。
【００５７】
液晶キャパシタＣｌｃは、画素電極ＰＥと共通電極ＣＥとを含む。ストレージキャパシタＣｓｔは、画素電極ＰＥと画素電極ＰＥに重畳するストレージラインＳＴＬとの一部分を含む。
【００５８】
第１基板ＤＳ１の一面上にｉ番目のゲートラインＧＬｉ及びストレージラインＳＴＬが配置される。制御電極ＧＥは、ｉ番目のゲートラインＧＬｉから分岐される。ｉ番目のゲートラインＧＬｉ及びストレージラインＳＴＬは、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）等の金属、又はこれらの合金等を含む。ｉ番目のゲートラインＧＬｉ及びストレージラインＳＴＬは、多層構造、例えば、チタニウム層と銅層とを含む。
【００５９】
第１基板ＤＳ１の一面上に制御電極ＧＥ及びストレージラインＳＴＬをカバーする第１絶縁層１０が配置される。第１絶縁層１０は、無機物及び有機物の中で少なくともいずれか１つを含む。第１絶縁層１０は、有機膜であるか、或いは無機膜である。第１絶縁層１０は、多層構造、例えば、窒化シリコン層と酸化シリコン層とを含む。
【００６０】
第１絶縁層１０上に制御電極ＧＥと重畳する活性化部ＡＬが配置される。活性化部ＡＬは、半導体層とオーミックコンタクト層とを含む。第１絶縁層１０上に半導体層が配置され、半導体層上にオーミックコンタクト層が配置される。
【００６１】
活性化部ＡＬ上に出力電極ＤＥと入力電極ＳＥとが配置される。出力電極ＤＥと入力電極ＳＥとは、互いに離隔されて配置される。出力電極ＤＥと入力電極ＳＥとの各々は、制御電極ＧＥに部分的に重畳する。
【００６２】
第１絶縁層１０上に活性化部ＡＬ、出力電極ＤＥ、及び入力電極ＳＥをカバーする第２絶縁層２０が配置される。第２絶縁層２０は、無機物及び有機物の中で少なくともいずれか１つを含む。第２絶縁層２０は、有機膜であるか、或いは無機膜である。第２絶縁層２０は、多層構造、例えば、窒化シリコン層と酸化シリコン層とを含む。
【００６３】
図４には積層構造（ｓｔａｇｇｅｒｅｄ  ｓｔｒｕｃｔｕｒｅ）を有する画素トランジスタＴＲを例示的に図示すが、画素トランジスタＴＲの構造は、これに限定されない。画素トランジスタＴＲは、プレーナ構造（ｐｌａｎａｒ  ｓｔｒｕｃｔｕｒｅ）を有してもよい。
【００６４】
第２絶縁層２０上に第３絶縁層３０が配置される。第３絶縁層３０は、平坦面を提供する。第３絶縁層３０は、有機物を含む。
【００６５】
第３絶縁層３０上に画素電極ＰＥが配置される。画素電極ＰＥは、第２絶縁層２０及び第３絶縁層３０を貫通するコンタクトホールＣＨを通じて出力電極ＤＥに連結される。第３絶縁層３０上に画素電極ＰＥをカバーする配向膜（図示せず）が配置される。
【００６６】
第２基板ＤＳ２の一面上にカラーフィルター層ＣＦが配置される。カラーフィルター層ＣＦ上に共通電極ＣＥが配置される。共通電極ＣＥには共通電圧が印加される。共通電圧と画素電圧とは、異なる値を有する。共通電極ＣＥ上に共通電極ＣＥをカバーする配向膜（図示せず）が配置される。カラーフィルター層ＣＦと共通電極ＣＥとの間にその他の絶縁層が配置されてもよい。
【００６７】
液晶層ＬＣＬを介して配置された画素電極ＰＥと共通電極ＣＥとは、液晶キャパシタＣｌｃを形成する。また、第１絶縁層１０、第２絶縁層２０、及び第３絶縁層３０を介して配置された画素電極ＰＥとストレージラインＳＴＬとの一部分は、ストレージキャパシタＣｓｔを形成する。ストレージラインＳＴＬは、画素電圧と異なる値のストレージ電圧を受信する。ストレージ電圧は、共通電圧と同一の値を有する。
【００６８】
一方、図４に図示された画素ＰＸijの断面は、１つの例示に過ぎない。図４に図示されたことと異なり、カラーフィルター層ＣＦ及び共通電極ＣＥの中で少なくともいずれか１つは、第１基板ＤＳ１上に配置されてもよい。換言すれば、本実施形態による液晶表示パネルは、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ）モード又はＦＦＳ（ｆｒｉｎｇｅ−ｆｉｅｌｄ  ｓｗｉｔｃｈｉｎｇ）モード、及びＰＬＳ（Ｐｌａｎｅ  ｔｏ  Ｌｉｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード等の画素を含んでもよい。
【００６９】
図５は、本発明の一実施形態によるゲート駆動回路のブロック図である。図５に示したように、ゲート駆動回路１００は、複数の駆動ステージＳＲＣ１〜ＳＲＣｎ及びダミー駆動ステージＳＲＣｎ＋１を含む。複数の駆動ステージＳＲＣ１〜ＳＲＣｎ及びダミー駆動ステージＳＲＣｎ＋１は、前段のステージから出力されるキャリー信号及び次段のステージから出力されるキャリー信号に応答して動作する従属的な連結関係を有する。
【００７０】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は、信号ラインＧＳＬを通じて図１に図示される駆動コントローラ３００から、第１クロック信号ＣＫＶ／第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、第２接地電圧ＶＳＳ２及びバックバイアス制御電圧ＶＢＢを受信する。駆動ステージＳＲＣ１及びダミー駆動ステージＳＲＣｎ＋１は、開始信号ＳＴＶをさらに受信する。信号ラインＧＳＬは、バックバイアス電圧を伝達するためのバックバイアス電圧信号ラインＶＢＢＬ、第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢを伝達するためのクロック信号ラインＣＫＶＬそして第１接地電圧ＶＳＳ１及び第２接地電圧ＶＳＳ２を伝達するための接地電圧ラインＶＳＳＬを含む。
【００７１】
本実施形態において、複数の駆動ステージＳＲＣ１〜ＳＲＣｎは、複数のゲートラインＧＬ１〜ＧＬｎの各々に連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎは、複数のゲートラインＧＬ１〜ＧＬｎにゲート信号を各々に提供する。本発明の一実施形態において、複数の駆動ステージＳＲＣ１〜ＳＲＣｎに連結されたゲートラインは、全体のゲートラインの中で奇数番目のゲートラインであるか、又は、偶数番目のゲートラインであってもよい。
【００７２】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎ及びダミー駆動ステージＳＲＣｎ＋１の各々は、出力端子ＯＵＴ、キャリー端子ＣＲ、入力端子ＩＮ、制御端子ＣＴ、クロック端子ＣＫ、第１接地端子Ｖ１、第２接地端子Ｖ２、及びバイアス電圧端子ＶＢを含む。
【００７３】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の出力端子ＯＵＴは、複数のゲートラインＧＬ１〜ＧＬｎの中で対応するゲートラインに連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎから生成されたゲート信号は、出力端子ＯＵＴを通じて複数のゲートラインＧＬ１〜ＧＬｎに提供する。
【００７４】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲＴは、該当駆動ステージの次段の駆動ステージの入力端子ＩＮと電気的に連結される。複数の駆動ステージＳＲＣ１〜ＳＲｎの各々のキャリー端子ＣＲは、キャリー信号を出力する。
複数の駆動ステージＳＲＣ１〜ＳＲＣｎ及びダミー駆動ステージＳＲＣｎ＋１の各々の入力端子ＩＮは、該当駆動ステージの前段の駆動ステージのキャリー信号を受信する。例えば、第３番目の駆動ステージＳＲＣ３の入力端子ＩＮは、第２番目の駆動ステージＳＲＣ２のキャリー信号を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で第１番目の駆動ステージＳＲＣ１の入力端子ＩＮは、前段の駆動ステージのキャリー信号の代わりにゲート駆動回路１００の駆動を開始する開始信号ＳＴＶを受信する。
【００７５】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは、該当駆動ステージの次の駆動ステージのキャリー端子ＣＲに電気的に連結される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは、該当駆動ステージの次の駆動ステージのキャリー信号を受信する。例えば、第２番目の駆動ステージＳＲＣ２の制御端子ＣＴは、第３番目の駆動ステージＳＲＣ３のキャリー端子ＣＲから出力されたキャリー信号を受信する。本発明の他の実施形態で複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子ＣＴは、該当駆動ステージの次の駆動ステージの出力端子ＯＵＴに電気的に連結される。
【００７６】
末端に配置された駆動ステージＳＲＣｎの制御端子ＣＴは、ダミー駆動ステージＳＲＣｎ＋１のキャリー端子ＣＲから出力されたキャリー信号を受信する。ダミー駆動ステージＳＲＣｎ＋１の制御端子ＣＴは、開始信号ＳＴＶを受信する。
【００７７】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のクロック端子ＣＫは、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとの中でいずれか１つを各々に受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で奇数番目の駆動ステージＳＲＣ１、ＳＲＣ５のクロック端子ＣＫは、第１クロック信号ＣＫＶを各々に受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で偶数番目の駆動ステージＳＲＣ２、ＳＲＣｎのクロック端子ＣＫは、第２クロック信号ＣＫＶＢを各々に受信する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは、位相が異なる信号である。
【００７８】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第１接地端子Ｖ１は、第１接地電圧ＶＳＳ１を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第２接地端子Ｖ２は、第２接地電圧ＶＳＳ２を受信する。第１接地電圧ＶＳＳ１と第２接地電圧ＶＳＳ２とは、互に異なる電圧レベルを有し、第２接地電圧ＶＳＳ２は、第１接地電圧ＶＳＳ１より低いレベルを有する。
【００７９】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のバイアス電圧端子ＶＢは、バックバイアス制御電圧ＶＢＢを受信する。バックバイアス制御電圧ＶＢＢは、後に詳細に説明される。
【００８０】
本発明の一実施形態において、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は、その回路構成にしたがって出力端子ＯＵＴ、入力端子ＩＮ、キャリー端子ＣＲ、制御端子ＣＴ、クロック端子ＣＫ、第１接地端子Ｖ１、及び第２接地端子Ｖ２の中でいずれか１つが省略されるか、或いは他の端子がさらに含まれる。例えば、第１接地端子Ｖ１、及び第２接地端子Ｖ２の中でいずれか１つは、省略される。この場合、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は、第１接地電圧ＶＳＳ１と第２接地電圧ＶＳＳ２との中でいずれか１つのみを受信する。また、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの連結関係も変更される。
【００８１】
図６は、本発明の一実施形態による駆動ステージの回路図である。
【００８２】
図６は、図５に図示された複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中でｋ（ｋは、正の整数）番目の駆動ステージＳＲＣ３を例示的に図示す。図５に図示された複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は、ｋ番目の駆動ステージＳＲＣｋと同一の回路を有する。
【００８３】
図６を参照すれば、ｋ番目の駆動ステージＳＲＣｋは、第１出力部１１０、第２出力部１２０、制御部１３０、第１プルダウン部１４０、及び第２プルダウン部１５０を含む。第１出力部１１０は、ｋ番目のゲート信号Ｇｋを出力し、第２出力部１２０は、ｋ番目のキャリー信号ＣＲｋを出力する。第１プルダウン部１４０は、出力端子ＯＵＴを第１接地端子Ｖ１と連結された第１接地電圧ＶＳＳ１にプルダウンさせる。第２プルダウン部１５０は、キャリー端子ＣＲを第２接地端子Ｖ２と連結された第２接地電圧ＶＳＳ２にプルダウンさせる。制御部１３０は、第１出力部１１０、第２出力部１２０、第１プルダウン部１４０、及び第２プルダウン部１５０の動作を制御する。
【００８４】
ｋ番目の駆動ステージＳＲＣｋの具体的な構成は、次の通りである。
【００８５】
第１出力部１１０は、第１出力トランジスタＴＲ１を含む。第１出力トランジスタＴＲ１は、クロック端子ＣＫと連結された入力電極、第１ノードＮ１に接続された制御電極、及びｋ番目のゲート信号Ｇｋを出力する出力電極を含む。
【００８６】
第２出力部１２０は、第２出力トランジスタＴＲ２を含む。第２出力トランジスタＴＲ２は、クロック端子ＣＫと連結された入力電極、第１ノードＮ１に連結された制御電極、及びｋ番目のキャリー信号ＣＲｋを出力する出力電極を含む。
【００８７】
先に図５に示したように、駆動ステージＳＲＣ１〜ＳＲＣｎの中で一部の駆動ステージＳＲＣ１、ＳＲＣ３、・・・、ＳＲＣｎ−１及びダミー駆動ステージＳＲＣｎ＋１のクロック端子ＣＫは、第１クロック信号ＣＫＶを受信する。駆動ステージＳＲＣ１〜ＳＲＣｎの中で他の駆動ステージＳＲＣ２、ＳＲＣ４、・・・、ＳＲＣｎのクロック端子ＣＫは、第２クロック信号ＣＫＶＢを受信する。第１クロック信号ＣＫＶ及び第２クロック信号ＣＫＶＢは、相補的な信号である。即ち、第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは、１８０°の位相差を有する。
【００８８】
制御部１３０は、前段の駆動ステージＳＲＣｋ−１から入力端子ＩＮに受信されたｋ−１番目のキャリー信号ＣＲｋ−２に応答して第１出力トランジスタＴＲ１及び第２出力トランジスタＴＲ２をターンオンさせる。制御部１３０は、次の駆動ステージＳＲＣｋ＋１から制御端子ＣＴに受信されたｋ＋１番目のキャリー信号ＣＲｋ＋１に応答して第１出力トランジスタＴＲ１及び第２出力トランジスタＴＲ２をターンオフさせる。また、制御部１３０は、クロック端子ＣＫを通じて受信された第１クロック信号ＣＫＶ又は第２クロック信号ＣＫＶＢそして制御端子ＣＴに受信されたｋ＋１番目のキャリー信号ＣＲｋ＋１に応答して第１プルダウン部１４０及び第２プルダウン部１５０を制御する。
【００８９】
制御部１３０は、第３トランジスタ乃至第９トランジスタＴＲ３〜ＴＲ９を含む。第３トランジスタＴＲ３は、入力端子ＩＮと第１ノードＮ１との間に連結され、入力端子ＩＮと連結された制御電極を含む。第４トランジスタＴＲ４は、第１ノードＮ１と第２接地端子Ｖ２との間に連結され、制御端子ＣＴと連結された制御電極を含む。
第５トランジスタＴＲ５は、クロック端子ＣＫと第３ノードＮ３との間に連結され、クロック端子ＣＫと連結された制御電極を含む。第６トランジスタＴＲ６は、クロック端子ＣＫと第２ノードＮ２との間に連結され、第３ノードＮ３と連結された制御電極を含む。第７トランジスタＴＲ７は、第３ノードＮ３と第２接地電圧Ｖ２との間に連結され、第２出力トランジスタＴＲ２の出力電極と連結された制御電極を含む。第８トランジスタＴＲ８は、第２ノードＮ２と第２接地端子Ｖ２との間に連結され、第２出力トランジスタＴＲ２の出力電極と連結された制御電極を含む。第９トランジスタＴＲ９は、第１ノードＮ１と第２接地端子Ｖ２との間に連結され、第２ノードＮ２と連結された制御電極を含む。
【００９０】
第１プルダウン部１４０は、第１０トランジスタＴＲ１０及び第１１トランジスタＴＲ１１を含む。第１０トランジスタＴＲ１０は、第１出力トランジスタＴＲ１の出力電極と第１接地端子Ｖ１との間に連結され、第２ノードＮ２と連結された制御電極を含む。第１１トランジスタＴＲ１１は、第１出力トランジスタＴＲ１の出力電極と第１接地端子Ｖ１との間に連結され、制御端子ＣＴと連結された制御電極を含む。
第２プルダウン部１５０は、第１２トランジスタＴＲ１２及び第１３トランジスタＴＲ１３を含む。第１２トランジスタＴＲ１２は、第２出力トランジスタＴＲ２の出力電極と第２接地端子Ｖ２との間に連結され、制御端子ＣＴと連結された制御電極を含む。第１３トランジスタＴＲ１３は、第２出力トランジスタＴＲ２の出力電極と第２接地端子Ｖ２との間に連結され、第２ノードＮ２と連結された制御電極を含む。
【００９１】
図６に図示された駆動ステージＳＲＣｋの内にトランジスタＴＲ１〜ＴＲ１３の中で第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８は、スレショルド電圧が調節可能な４端子型のトランジスタである。第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８は、入力電極、出力電極、及び制御電極の他にバイアス制御電極をさらに含む。第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８の各々のバイアス制御電極は、バイアス電圧端子ＶＢと連結される。図６に図示された例では第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８が４端子型のトランジスタであるが、他の実施形態で、第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８の中で少なくとも１つが４端子型のトランジスタであってもよい。他の実施形態で、駆動ステージＳＲＣｋの内にトランジスタＴＲ１、ＴＲ３〜ＴＲ６、ＴＲ９〜ＴＲ１３の中で少なくとも１つが４端子型のトランジスタであるか、或いはトランジスタＴＲ１〜ＴＲ１３のすべてが４端子型のトランジスタであってもよい。
【００９２】
図７は、図６に図示された第２出力トランジスタの断面図である。図７には第２出力トランジスタＴＲ２の断面図のみを開示しているが、第７トランジスタＴＲ７及び第８トランジスタＴＲ８は、第２出力トランジスタＴＲ２と同一の構成を有する。
【００９３】
図７を参照すれば、第２出力トランジスタＴＲ２は、第１ノードＮ１に連結された制御電極ＧＥＧ、制御電極ＧＥＧに重畳する活性化部ＡＬＧ、クロック端子ＣＫと連結された入力電極ＳＥＧ、及び入力電極ＳＥＧと離隔されて配置された出力電極ＤＥＧを含む。
【００９４】
第２出力トランジスタＴＲ２は、先に図４で説明された画素トランジスタＴＲと同一の第１基板ＤＳ１上に形成される。第１基板ＤＳ１に制御電極ＧＥＧ及びストレージラインＳＴＬをカバーする第１絶縁層１０が配置される。第１絶縁層１０は、無機物及び有機物の中で少なくともいずれか１つを含む。第１絶縁層１０は、有機膜であるか、或いは無機膜である。第１絶縁層１０は、多層構造、例えば、窒化シリコン層と酸化シリコン層とを含む。
【００９５】
第１絶縁層１０上に制御電極ＧＥＧと重畳する活性化部ＡＬＧが配置される。活性化部ＡＬＧは、半導体層とオーミックコンタクト層とを含む。第１絶縁層１０上に半導体層が配置され、半導体層上にオーミックコンタクト層が配置される。
【００９６】
活性化部ＡＬＧ上に出力電極ＤＥＧと入力電極ＳＥＧとが配置される。出力電極ＤＥＧと入力電極ＳＥＧとは、互いに離隔されて配置される。出力電極ＤＥＧと入力電極ＳＥＧとの各々は、制御電極ＧＥＧに部分的に重畳する。
【００９７】
第１絶縁層１０上に活性化部ＡＬＧ、出力電極ＤＥＧ、及び入力電極ＳＥＧをカバーする第２絶縁層２０が配置される。第２絶縁層２０は、無機物及び有機物の中で少なくともいずれか１つを含む。第２絶縁層２０は、有機膜であるか、或いは無機膜である。第２絶縁層２０は、多層構造、例えば、窒化シリコン層と酸化シリコン層とを含む。
【００９８】
第２絶縁層２０上に第３絶縁層３０が配置される。第３絶縁層３０は、平坦面を提供する。第３絶縁層３０は、有機物を含む。
【００９９】
第３絶縁層３０上にバックゲート電極ＧＥＧＢが配置される。バックゲート電極ＧＥＧＢに提供されるバックバイアス制御電圧ＶＢＢにしたがって第２出力トランジスタＴＲ２のスレショルド電圧は、変更される。
【０１００】
図８は、図７に図示された第２出力トランジスタのバックゲート電極に提供されるバイアス電圧のレベルにスレショルド電圧の変化を示す図面である。
【０１０１】
図８を参照すれば、第２出力トランジスタＴＲ２のバックゲート電極に提供されるバックバイアス制御電圧ＶＢＢの電圧レベルが基準電圧Ｖｔｇより低くなるほど、第２出力トランジスタＴＲ２のスレショルド電圧は、ポジティブシフト（ｐｏｓｉｔｉｖｅ  ｓｈｉｆｔ）する。また、第２出力トランジスタＴＲ２のバックゲート電極に提供されるバックバイアス制御電圧ＶＢＢの電圧レベルが基準電圧Ｖｔｇより高くなるほど、第２出力トランジスタＴＲ２のスレショルド電圧は、ネガティブシフト（ｎｅｇａｔｉｖｅ  ｓｈｉｆｔ）する。
【０１０２】
図１に図示された表示パネルＤＰの非表示領域ＮＤＡにＯＳＧ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ  Ｇａｔｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）の形態に実装されたゲート駆動回路１００が高温で長時間動作されるとき、図６に図示されたトランジスタＴＲ１〜ＴＲ１３のスレショルド電圧は、ネガティブシフトされる。特に、第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８のスレショルド電圧の変化は、駆動ステージＳＲＣｋの動作に大きい影響を及ぶ。したがって、第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８のスレショルド電圧がネガティブシフトされた場合、バックバイアス制御電圧ＶＢＢの電圧レベルを基準電圧Ｖｔｇより下げる必要がある。
【０１０３】
図９は、図１に図示された駆動コントローラの構成を示すブロック図である。
【０１０４】
図９を参照すれば、駆動コントローラ３００は、信号制御部３１０、電圧発生器３２０、及びクロック発生器３３０を含む。電圧発生器３２０は、電圧出力端子ＶＯＵＴにゲートオン電圧ＶＯＮを発生する。クロック発生器３３０は、電圧発生器３２０からのゲートオン電圧ＶＯＮを受信し、第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２を発生する。クロック発生器３３０からの第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２は、ゲート駆動回路１００に提供される。クロック発生器３３０からの第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢの各々は、ゲートオン電圧ＶＯＮと第２接地電圧ＶＳＳ２との間をスイングするパルス信号である。例えば、ゲートオン電圧ＶＯＮは、約１０Ｖであり、第２接地電圧ＶＳＳ２は、−１６Ｖであり、第１接地電圧ＶＳＳ１は、−１３Ｖである。
【０１０５】
信号制御部３１０は、電圧出力端子ＶＯＵＴの電流変化を感知し、感知された電流変化に対応するバックバイアス制御電圧ＶＢＢを出力する。信号制御部３１０は、タイミングコントローラ３１１、デジタル−アナログ変換機３１２、出力アンプ３１３、アナログ−デジタル変換機３１４、及び電流感知部３１５を含む。
【０１０６】
タイミングコントローラ３１１は、外部から映像信号ＲＧＢ及び制御信号ＣＴＲＬを受信する。制御信号ＣＴＲＬは、例えば、垂直同期信号、水平同期信号、主クロック信号、及びデータイネーブル信号等を含む。タイミングコントローラ３１１は、制御信号ＣＴＲＬに基づいて映像信号ＲＧＢを表示パネルＤＰの動作条件に合わせて処理したデータ信号ＤＡＴＡ及び第１制御信号ＣＯＮＴ１を、図１に図示されたデータ駆動回路２００に提供し、開始信号ＳＴＶをゲート駆動回路１００に提供する。第１制御信号ＣＯＮＴ１は、水平同期の開始信号、クロック信号及びラインラッチ信号を含む。タイミングコントローラ３１１は、表示パネルＤＰの複数の画素ＰＸ11〜ＰＸnmの配列及びディスプレイの周波数等にしたがってデータ信号ＤＡＴＡを多様に変更して出力することができる。タイミングコントローラ３１１は、感知制御信号ＳＥＮ＿ＣＴＲＬをさらに出力する。
【０１０７】
電流感知部３１５は、タイミングコントローラ３１１からの感知制御信号ＳＥＮ＿ＣＴＲＬに応答して電圧出力端子ＶＯＵＴの電流変化を感知し、感知された電流変化に対応する感知電圧ＶＳＥＮを出力する。
【０１０８】
アナログ−デジタル変換機３１４は、電流感知部３１５からの感知電圧ＶＳＥＮをデジタル感知信号ＶＳＥＮ＿Ｄに変換してタイミングコントローラ３１１に提供する。タイミングコントローラ３１１は、デジタル感知信号ＶＳＥＮ＿Ｄに対応するバイアス電圧信号ＢＩＡＳ＿Ｄを出力する。タイミングコントローラ３１１は、入力されたデジタル感知信号ＶＳＥＮ＿Ｄに対応するバイアス電圧信号ＢＩＡＳ＿Ｄを格納するためのレジスタ、ルックアップテーブル、メモリ等を含む。
【０１０９】
タイミングコントローラ３１１は、感知制御信号ＳＥＮ＿ＣＴＲＬを出力してから所定の時間が経過された後、受信されたデジタル感知信号ＶＳＥＮ＿Ｄに対応するバイアス電圧信号ＢＩＡＳ＿Ｄを出力する。タイミングコントローラ３１１は、初期に図８に図示された基準電圧Ｖｔｇ０に対応するバイアス電圧信号ＢＩＡＳ＿Ｄを出力する。
【０１１０】
デジタル−アナログ変換機３１２は、タイミングコントローラ３１１から受信されるバイアス電圧信号ＢＩＡＳ＿Ｄをアナログバイアス電圧信号ＢＩＡＳ＿Ａに変換する。出力アンプ３１３は、アナログバイアス電圧信号ＢＩＡＳ＿Ａを増幅してバックバイアス制御電圧ＶＢＢを出力する。
【０１１１】
図１０は、図９に図示された電流感知部の具体的な構成を例示的に示す図面である。
【０１１２】
図１０を参照すれば、電流感知部３１５は、トランジスタＭＰ１、ＭＰ２、ＭＮ１、キャパシタＣ、抵抗Ｒ、ツェナーダイオードＺ１、及び接地された電流源ＣＧを含む。トランジスタＭＰ１は、ゲートオン電圧ＶＯＮと電流源ＣＧの一端との間に連結される。トランジスタＭＰ２は、ゲートオン電圧ＶＯＮと感知ノードＮＳＥＮとの間に連結される。トランジスタＭＰ１及びトランジスタＭＰ２の各々の制御電極は、共通に連結されて電流源ＣＧの一端と連結される。
【０１１３】
ツェナーダイオードＺ１は、感知ノードＮＳＥＮと接地電圧との間に連結される。キャパシタＣは、感知ノードＮＳＥＮと接地電圧との間に連結される。トランジスタＭＮ１は、感知ノードＮＳＥＮと接地電圧との間に連結され、感知制御信号ＳＥＮ＿ＣＴＲＬと連結された制御電極を含む。抵抗Ｒは、トランジスタＭＮ１の制御電極と接地電圧との間に連結される。
【０１１４】
図１１は、図１０に図示された電流感知部の動作を説明するためのタイミング図である。
【０１１５】
図９、図１０、及び図１１を参照すれば、タイミングコントローラ３１１は、周期的にローレベルに遷移する感知制御信号ＳＥＮ＿ＣＴＲＬを出力する。電圧発生器３２０は、電圧出力端子ＶＯＵＴにゲートオン電圧ＶＯＮを出力する。電圧発生器３２０から発生されるゲートオン電圧ＶＯＮは、所定のレベルに一定に維持される。
【０１１６】
先に、図６及び図７で説明されたように、ゲート駆動回路１００が高温で長時間動作されるとき、トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧は、ネガティブシフトされる。トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がネガティブシフトされた場合、トランジスタＴＲ１〜ＴＲ１３は、より低いゲート−ソース電圧ＶＧＳでターンオンされることができ、クロック端子ＣＫからトランジスタＴＲ１〜ＴＲ１３を通じて第１接地端子Ｖ１又は第２接地端子Ｖ２に流れる漏洩電流の量が増加する。
【０１１７】
ゲート駆動回路１００で消費される漏洩電流の増加は、結局、電圧発生器３２０の電圧出力端子ＶＯＵＴを通じて出力される電流の量を増加させる。したがって、信号制御部３１０は、電圧発生器３２０の電圧出力端子ＶＯＵＴを通じて出力される電流の変化を感知してゲート駆動回路１００の内にトランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がシフトされたか否かが分かる。
【０１１８】
再び、図１０及び図１１を参照すれば、所定のレベルのゲートオン電圧ＶＯＮが供給されるとき、トランジスタＭＰ１を通じて流れる電流ＩＯＳＧ及びトランジスタＭＰ２を通じて流れる電流ＩＭＩＲＲの量は、同一である。感知制御信号ＳＥＮ＿ＣＴＲＬがハイレベルであれば、トランジスタＭＮ１がターンオンされて感知ノードＮＳＥＮの電圧は、接地電圧ＧＮＤに放電される。したがって、感知制御信号ＳＥＮ＿ＣＴＲＬがハイレベルである間に感知電圧ＶＳＥＮは、接地電圧ＧＮＤのレベルに維持される。
【０１１９】
感知制御信号ＳＥＮ＿ＣＴＲＬがローレベルに遷移すれば、トランジスタＭＮ１は、ターンオフされる。このとき、トランジスタＭＰ２を通じて流れる電流ＩＭＩＲＲの量にしたがって感知ノードＮＳＥＮの電圧の上昇速度が決定される。例えば、図６に図示されたトランジスタＴＲ１〜ＴＲ１３のスレショルド電圧が正常範囲に属する場合、感知電圧ＶＳＥＮは、接地電圧ＧＮＤで図１１に図示された実線の勾配に上昇する。図６に図示されたトランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がネガティブシフトされた場合、トランジスタＭＰ２を通じて流れる電流ＩＭＩＲＲの量が増加するので、感知電圧ＶＳＥＮは、接地電圧ＧＮＤで図１１に図示された点線の勾配に上昇する。即ち、電圧発生器３２０の電圧出力端子ＶＯＵＴに出力される電流の量が増加するほど、感知電圧ＶＳＥＮの電圧の上昇速度が速くなる。感知制御信号ＳＥＮ＿ＣＴＲＬがローレベルに遷移した後、所定の時間ｔ１が経過したとき、感知電圧ＶＳＥＮの電圧レベルは、トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がシフトされたか否かにしたがって決定される。例えば、感知電圧ＶＳＥＮの電圧レベルが基準レベルより低い第１レベルＶＳ１であれば、トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧は、正常範囲と判別される。反面、感知電圧ＶＳＥＮの電圧レベルが基準レベルより高い第２レベルＶＳ２であれば、トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がネガティブシフトされたことと判別される。
【０１２０】
図９に図示されたタイミングコントローラ３１１は、感知制御信号ＳＥＮ＿ＣＴＲＬがローレベルに遷移した後、所定の時間ｔ１が経過したとき、受信されるデジタル感知信号ＶＳＥＮ＿ＤにしたがってトランジスタＴＲ１〜ＴＲ１３のスレショルド電圧がシフトされたか否かを判別する。もし、受信されたデジタル感知信号ＶＳＥＮ＿Ｄが正常範囲を外れた場合、タイミングコントローラ３１１は、トランジスタＴＲ１〜ＴＲ１３のスレショルド電圧が予め設定された正常範囲にシフトするようにバイアス電圧信号ＢＩＡＳ＿Ｄを出力する。デジタル−アナログ変換機３１２及び出力アンプ３１３によってバックバイアス制御電圧ＶＢＢがゲート駆動回路１００に提供される。
【０１２１】
再び、図６を参照すれば、第２、第７及び第８トランジスタＴＲ８、ＴＲ７、ＴＲ８は、バックゲート電極で受信されるバックバイアス制御電圧ＶＢＢにしたがってスレショルド電圧をシフトする。したがって、ゲート駆動回路１００が高温で長時間動作して第２、第７、及び第８トランジスタＴＲ８、ＴＲ７、ＴＲ８のスレショルド電圧がネガティブシフトすれば、これを再び正常範囲に戻す。したがって、ゲート駆動回路１００の信頼性が向上される。
【０１２２】
図１２は、図１に図示された駆動コントローラの他の実施形態による構成を示すブロック図である。
【０１２３】
図１２を参照すれば、駆動コントローラ４００は、信号制御部４１０、電圧発生器４２０、及びクロック発生器４３０を含む。電圧発生器４２０は、電圧出力端子ＶＯＵＴにゲートオン電圧ＶＯＮを発生する。クロック発生器４３０は、電圧発生器４２０からのゲートオン電圧ＶＯＮを受信し、第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２を発生する。クロック発生器４３０からの第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢ、第１接地電圧ＶＳＳ１、及び第２接地電圧ＶＳＳ２は、ゲート駆動回路１００に提供される。クロック発生器４３０からの第１クロック信号ＣＫＶ、第２クロック信号ＣＫＶＢの各々は、ゲートオン電圧ＶＯＮと第２接地電圧ＶＳＳ２との間をスイングするパルス信号である。例えば、ゲートオン電圧ＶＯＮは、約１０Ｖであり、第２接地電圧ＶＳＳ２は、−１６Ｖであり、第１接地電圧ＶＳＳ１は、−１３Ｖである。
【０１２４】
信号制御部４１０は、電圧出力端子ＶＯＵＴの電流変化を感知し、感知された電流変化に対応する第１バックバイアス制御電圧ＶＢＢ１及び第２バックバイアス制御電圧ＶＢＢ２を出力する。信号制御部４１０は、タイミングコントローラ４１１、デジタル−アナログ変換機４１２、出力アンプ４１３、アナログ−デジタル変換機４１４、及び電流感知部４１５を含む。
【０１２５】
タイミングコントローラ４１１は、外部から映像信号ＲＧＢ及び制御信号ＣＴＲＬを受信する。制御信号ＣＴＲＬは、例えば、垂直同期信号、水平同期信号、主クロック信号、及びデータイネーブル信号等を含む。タイミングコントローラ４１１は、制御信号ＣＴＲＬに基づいて映像信号ＲＧＢを表示パネルＤＰの動作条件に合わせて処理したデータ信号ＤＡＴＡ及び第１制御信号ＣＯＮＴ１を図１に図示されたデータ駆動回路２００に提供し、開始信号ＳＴＶをゲート駆動回路１００に提供する。第１制御信号ＣＯＮＴ１は、水平同期の開始信号、クロック信号、及びラインラッチ信号を含む。タイミングコントローラ４１１は、表示パネルＤＰの複数の画素ＰＸ11〜ＰＸnmの配列及び表示周波数等にしたがってデータ信号ＤＡＴＡを多様に変更して出力することができる。タイミングコントローラ４１１は、感知制御信号ＳＥＮ＿ＣＴＲＬをさらに出力する。
【０１２６】
電流感知部４１５は、タイミングコントローラ４１１からの感知制御信号ＳＥＮ＿ＣＴＲＬに応答してクロック発生器４３０の第１電圧出力端子ＶＯＵＴ１及び第２電圧出力端子ＶＯＵＴ２の電流変化を感知し、感知された電流変化に対応する第１感知電圧ＶＳＥＮ１及び第２感知電圧ＶＳＥＮ２を出力する。
【０１２７】
アナログ−デジタル変換機４１４は、電流感知部４１５からの第１感知電圧ＶＳＥＮ１及び第２感知電圧ＶＳＥＮ２を第１デジタルの感知信号ＶＳＥＮ＿Ｄ１及び第２デジタルの感知信号ＶＳＥＮ＿Ｄ２に変換してタイミングコントローラ４１１に提供する。タイミングコントローラ４１１は、第１デジタルの感知信号ＶＳＥＮ＿Ｄ１及び第２デジタルの感知信号ＶＳＥＮ＿Ｄ２に対応する第１バイアス電圧信号ＢＩＡＳ＿Ｄ１及び第２バイアス電圧信号ＢＩＡＳ＿Ｄ２を出力する。タイミングコントローラ４１１は、入力された第１デジタルの感知信号ＶＳＥＮ＿Ｄ１及び第２デジタルの感知信号ＶＳＥＮ＿Ｄ２の各々に対応する第１バイアス電圧信号ＢＩＡＳ＿Ｄ１及び第２バイアス電圧信号ＢＩＡＳ＿Ｄ２を格納するためのレジスタ、ルックアップテーブル、メモリ等を含む。
【０１２８】
タイミングコントローラ４１１は、感知制御信号ＳＥＮ＿ＣＴＲＬを出力してから所定の時間が経過された後、受信された第１デジタルの感知信号ＶＳＥＮ＿Ｄ１及び第２デジタルの感知信号ＶＳＥＮ＿Ｄ２の各々に対応する第１バイアス電圧信号ＢＩＡＳ＿Ｄ１及び第２バイアス電圧信号ＢＩＡＳ＿Ｄ２を出力する。
【０１２９】
デジタル−アナログ変換機４１２は、タイミングコントローラ４１１から受信される第１バイアス電圧信号ＢＩＡＳ＿Ｄ１及び第２バイアス電圧信号ＢＩＡＳ＿Ｄ２を第１アナログバイアス電圧信号ＢＩＡＳ＿Ａ１及び第２アナログバイアス電圧信号ＢＩＡＳ＿Ａ２に変換する。出力アンプ４１３は、第１アナログバイアス電圧信号ＢＩＡＳ＿Ａ１及び第２アナログバイアス電圧信号ＢＩＡＳ＿Ａ２を増幅して第１バックバイアス制御電圧ＶＢＢ１及び第２バックバイアス制御電圧ＶＢＢ２を出力する。
【０１３０】
図１３は、本発明の他の実施形態による駆動ステージの回路図である。
【０１３１】
図１３に図示された駆動ステージＳＳＲＣｋは、バイアス電圧端子の数を除外すれば、図６に図示された駆動ステージＳＲＣｋと同一の回路構成を有する。図６に図示された駆動ステージＳＲＣｋは、１つのバイアス電圧端子ＶＢを含むが、図１３に図示された駆動ステージＳＳＲＣｋは、第１バイアス電圧端子ＶＢ１及び第２バイアス電圧端子ＶＢ２を含む。また、図１３に図示された駆動ステージＳＳＲＣｋは、第２出力トランジスタＴＲ２、第７トランジスタＴＲ７、及び第８トランジスタＴＲ８のみではなく、第１出力トランジスタＴＲ１も４端子型のトランジスタである。
【０１３２】
第１接地電圧ＶＳＳ１を受信する第１接地端子Ｖ１と連結される第１出力トランジスタＴＲ１のスレショルド電圧は、第１バイアス電圧端子ＶＢ１を通じて受信される第１バックバイアス制御電圧ＶＢＢ１にしたがって変更される。第２接地電圧ＶＳＳ２を受信する第２接地端子Ｖ２と連結される第２出力トランジスタＴＲ２、第７トランジスタＴＲ７及び第８トランジスタＴＲ８のスレショルド電圧は、第２バイアス電圧端子ＶＢ２を通じて受信される第２バックバイアス制御電圧ＶＢＢ２にしたがって変更される。
【０１３３】
図１２に図示された信号制御部４１０は、第１電圧出力端子ＶＯＵＴ１の電流変化を感知し、感知された電流変化に対応する第１バックバイアス制御電圧ＶＢＢ１を出力する。また、信号制御部４１０は、第２電圧出力端子ＶＯＵＴ２の電流変化を感知し、感知された電流変化に対応する第２バックバイアス制御電圧ＶＢＢ２を出力する。
【０１３４】
即ち、第１接地電圧ＶＳＳ１と連結される第１出力トランジスタＴＲ１のスレショルド電圧は、第１電圧出力端子ＶＯＵＴ１の電流変化にしたがって設定され、第２接地電圧ＶＳＳ２と連結される第２出力トランジスタＴＲ２、第７トランジスタＴＲ７及び第８トランジスタＴＲ８のスレショルド電圧は、第２電圧出力端子ＶＯＵＴ２の電流変化にしたがって設定される。このように、互に異なる接地電圧に連結されたトランジスタのスレショルド電圧を独立的に設定することができるので、駆動ステージＳＳＲＣｋの信頼性が向上されることができる。
【０１３５】
以上、実施形態を参照して説明したが、該当技術分野の熟練された当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できる。また、本発明に開示された実施形態は、本発明の技術思想を限定するためものではなく、下記の特許請求の範囲及びそれと同等な範囲内にある全ての技術思想は、本発明の権利範囲に含まれることと解析されなければならない。
【符号の説明】
【０１３６】
１０・・・第１絶縁層
２０・・・第２絶縁層
３０・・・第３絶縁層
１００・・・ゲート駆動回路
１１０・・・第１出力部
１２０・・・第２出力部
１３０・・・制御部
１４０・・・第１プルダウン部
１５０・・・第２プルダウン部
２００・・・データ駆動回路
２１０・・・駆動チップ
２２０・・・フレキシブル回路基板
３００・・・駆動コントローラ
３１０・・・信号制御部
３１１・・・タイミングコントローラ
３１２・・・デジタル−アナログ変換機
３１３・・・出力アンプ
３１４・・・アナログ−デジタル変換機
３１５・・・電流感知部
３２０・・・電圧発生器
３３０・・・クロック発生器
４００・・・駆動コントローラ
４１０・・・信号制御部
４１１・・・タイミングコントローラ
４１２・・・デジタル−アナログ変換機
４１３・・・出力アンプ
４１４・・・アナログ−デジタル変換機
４１５・・・電流感知部
４２０・・・電圧発生器
４３０・・・クロック発生器
【図１】
0006723750.tif 000002
【図２】
0006723750.tif 000003
【図３】
0006723750.tif 000004
【図４】
0006723750.tif 000005
【図５】
0006723750.tif 000006
【図６】
0006723750.tif 000007
【図７】
0006723750.tif 000008
【図８】
0006723750.tif 000009
【図９】
0006723750.tif 000010
【図１０】
0006723750.tif 000011
【図１１】
0006723750.tif 000012
【図１２】
0006723750.tif 000013
【図１３】
0006723750.tif 000014