(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型のエピタキシャル層と、
前記エピタキシャル層の厚み方向一方側の表面部分における複数の部分に形成される第２導電型のウェル領域と、
前記ウェル領域の厚み方向一方側の表面部分の一部分に形成される第１導電型のソース領域および第２導電型のウェルコンタクト領域と、
前記ソース領域の厚み方向一方側の表面上から、隣合う前記ソース領域の間に形成される前記ウェル領域および前記エピタキシャル層の厚み方向一方側の表面上にわたって形成されるゲート絶縁膜と、
前記ゲート絶縁膜の厚み方向一方側の表面上に形成されるゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ソース領域および前記ウェルコンタクト領域と電気的に接続されるソース電極と、
前記エピタキシャル層の厚み方向他方側の表面上に設けられ、ショットキーコンタクトを介して前記エピタキシャル層に電気的に接続されるドレイン電極とを有し、
前記エピタキシャル層の厚み方向他方側の表面上に、ショットキーコンタクトを形成する領域とオーミックコンタクトを形成する領域とが並列に形成されており、
前記ドレイン電極は、前記ショットキーコンタクトおよび前記オーミックコンタクトを介して前記エピタキシャル層に電気的に接続され、
前記ショットキーコンタクトを形成する領域と前記オーミックコンタクトを形成する領域とは、前記エピタキシャル層を構成する炭化珪素結晶のステップフロー方向に対して垂直な方向に見たときに交互に形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１導電型のエピタキシャル層と、
前記エピタキシャル層の厚み方向一方側の表面部分における複数の部分に形成される第２導電型のウェル領域と、
前記ウェル領域の厚み方向一方側の表面部分の一部分に形成される第１導電型のソース領域および第２導電型のウェルコンタクト領域と、
前記ソース領域の厚み方向一方側の表面上から、隣合う前記ソース領域の間に形成される前記ウェル領域および前記エピタキシャル層の厚み方向一方側の表面上にわたって形成されるゲート絶縁膜と、
前記ゲート絶縁膜の厚み方向一方側の表面上に形成されるゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ソース領域および前記ウェルコンタクト領域と電気的に接続されるソース電極と、
前記エピタキシャル層の厚み方向他方側の表面上に設けられ、ショットキーコンタクトを介して前記エピタキシャル層に電気的に接続されるドレイン電極と、
前記エピタキシャル層の厚み方向他方側の表面上の少なくとも一部分に設けられる第１導電型の炭化珪素基板とを有し、
前記エピタキシャル層の厚み方向他方側の表面上に、ショットキーコンタクトを形成する領域とオーミックコンタクトを形成する領域とが並列に形成されており、
前記ドレイン電極は、前記ショットキーコンタクトおよび前記オーミックコンタクトを介して前記エピタキシャル層に電気的に接続され、
前記ショットキーコンタクトを形成する領域は、前記エピタキシャル層の厚み方向他方側の表面上に形成され、
前記オーミックコンタクトを形成する領域は、前記炭化珪素基板の表面上に形成されていることを特徴とする炭化珪素半導体装置。
【請求項３】
炭化珪素からなる第１導電型のエピタキシャル層と、
前記エピタキシャル層の厚み方向一方側の表面部分における複数の部分に形成される第２導電型のウェル領域と、
前記ウェル領域の厚み方向一方側の表面部分の一部分に形成される第１導電型のソース領域および第２導電型のウェルコンタクト領域と、
前記ソース領域の厚み方向一方側の表面上から、隣合う前記ソース領域の間に形成される前記ウェル領域および前記エピタキシャル層の厚み方向一方側の表面上にわたって形成されるゲート絶縁膜と、
前記ゲート絶縁膜の厚み方向一方側の表面上に形成されるゲート電極と、
前記ゲート電極を被覆する層間絶縁膜と、
前記ソース領域および前記ウェルコンタクト領域と電気的に接続されるソース電極と、
前記エピタキシャル層の厚み方向他方側の表面上に設けられ、ショットキーコンタクトを介して前記エピタキシャル層に電気的に接続されるドレイン電極と、
前記ソース電極の内部に設けられた絶縁性基板と、
前記絶縁性基板の表面上に設けられ、前記ソース電極および前記ゲート電極に電気的に接続される電極パッドとを有することを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた炭化珪素半導体装置に関する。
【背景技術】
【０００２】
インバータなどのパワーエレクトロニクス機器の省エネルギー化を図るためには、パワーエレクトロニクス機器に使用されるスイッチング素子の損失を低減させることが必要である。スイッチング素子としては、たとえば、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；略称：ＩＧＢＴ）および金属−酸化膜−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor；略称：ＭＯＳＦＥＴ）などの半導体装置が用いられる。
【０００３】
スイッチング素子の損失は、そのスイッチング素子の導通損およびスイッチング損失によって決定される。したがって、これらを低減させるために、炭化珪素（ＳｉＣ）および窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いた半導体装置の開発が進められている。
【０００４】
パワーＭＯＳＦＥＴをスイッチング素子として用いる場合、還流電流をパワーＭＯＳＦＥＴの寄生ダイオード（以下「ボディダイオード」という場合がある）に流すことができる。ボディダイオードを利用することによって、並列に配置される還流ダイオードを小型化または省略することが可能である。このことから、ボディダイオードは、電力変換回路に応用されている。
【０００５】
炭化珪素（ＳｉＣ）を用いたＳｉＣ半導体装置は、ｐ型のキャリアとｎ型のキャリアとを用いてバイポーラ動作させると、キャリアの再結合エネルギーによって結晶の欠陥が拡張して、抵抗が増大するという問題がある。この問題は、前述の還流電流をボディダイオードに流す方法でも発生し、オン抵抗の増大によって、損失の増大および動作不良が発生するという問題がある。
【０００６】
このような問題を解決するための技術が、たとえば特許文献１に開示される。特許文献１に開示される技術では、炭化珪素を用いたＭＯＳＦＥＴ（以下「ＳｉＣ−ＭＯＳＦＥＴ」という）と炭化珪素を用いたショットキバリアダイオード（以下「ＳｉＣ−ＳＢＤ」という）とを並列に接続した電子回路において、寄生インダクタンスを適切な関係に設計するようにしている。これによって、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードに過渡的に電流が流れることを防止し、バイポーラ動作による欠陥の拡張を抑制してオン抵抗の増大を抑制している。
【０００７】
特許文献１に開示される電子回路では、還流時に、還流ダイオードであるＳｉＣ−ＳＢＤに効果的に電流を流すために、寄生インダクタンスを調整している。具体的には、過渡状態においてもＳｉＣ−ＭＯＳＦＥＴのボディダイオードに電流が流れないようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開第２０１１／１４９０５９号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳｉＣ−ＭＯＳＦＥＴがスイッチング素子として用いられる場合に、ＳｉＣ−ＭＯＳＦＥＴにおいて、還流時のボディダイオードによる欠陥の拡張を抑制することは、スイッチング素子の安定性を確保するために重要である。
【００１０】
前述の特許文献１に開示される電子回路では、寄生インダクタンスを調整することによって、ＳｉＣ−ＭＯＳＦＥＴとＳｉＣ−ＳＢＤとを並列に接続した場合でも、発生し得るボディダイオードの過渡的な動作を抑制し、スイッチング素子の安定性を確保している。
【００１１】
しかし、特許文献１に開示される電子回路では、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードの過渡的な動作を抑制することはできても、定常的な動作を抑制することはできない。
【００１２】
特に、ＳｉＣを用いた半導体装置では、電圧が比較的高く、電力が比較的大きく、温度が比較的高い（以下「高電圧、大電力、高温」という場合がある）という条件下での動作が期待されている。このような条件下では、ＳｉＣ−ＳＢＤのオン電圧が、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードのオン電圧よりも大きくなり、ＳｉＣ−ＳＢＤを並列に接続しているにも関わらず、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードが動作するおそれがある。
【００１３】
本発明の目的は、高電圧、大電力、高温という条件下での動作においても、ボディダイオードの動作による欠陥の拡張を抑制し、スイッチング素子としての安定性を確保することができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の炭化珪素半導体装置は、炭化珪素からなる第１導電型のエピタキシャル層と、前記エピタキシャル層の厚み方向一方側の表面部分における複数の部分に形成される第２導電型のウェル領域と、前記ウェル領域の厚み方向一方側の表面部分の一部分に形成される第１導電型のソース領域および第２導電型のウェルコンタクト領域と、前記ソース領域の厚み方向一方側の表面上から、隣合う前記ソース領域の間に形成される前記ウェル領域および前記エピタキシャル層の厚み方向一方側の表面上にわたって形成されるゲート絶縁膜と、前記ゲート絶縁膜の厚み方向一方側の表面上に形成されるゲート電極と、前記ゲート電極を被覆する層間絶縁膜と、前記ソース領域および前記ウェルコンタクト領域と電気的に接続されるソース電極と、前記エピタキシャル層の厚み方向他方側の表面上に設けられ、ショットキーコンタクトを介して前記エピタキシャル層に電気的に接続されるドレイン電極とを有し、前記エピタキシャル層の厚み方向他方側の表面上に、ショットキーコンタクトを形成する領域とオーミックコンタクトを形成する領域とが並列に形成されており、前記ドレイン電極は、前記ショットキーコンタクトおよび前記オーミックコンタクトを介して前記エピタキシャル層に電気的に接続され、前記ショットキーコンタクトを形成する領域と前記オーミックコンタクトを形成する領域とは、前記エピタキシャル層を構成する炭化珪素結晶のステップフロー方向に対して垂直な方向に見たときに交互に形成されていることを特徴とする。
【発明の効果】
【００１６】
本発明の炭化珪素半導体装置によれば、ドレイン電極は、ショットキーコンタクトを介してエピタキシャル層に電気的に接続される。これによって、ショットキーコンタクトによって、ボディダイオードの通電を抑制することができるので、結晶欠陥の拡張を抑制することができる。したがって、高電圧、大電力、高温という条件下での動作においても、ボディダイオードの動作による欠陥の拡張を抑制し、スイッチング素子としての安定性を確保することができる炭化珪素半導体装置を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態における炭化珪素半導体装置１の構成を示す断面図である。
【図２】エピタキシャル層１２の形成が終了した段階の断面図である。
【図３】ウェル領域１３、ソース領域１４およびウェルコンタクト領域１５の形成が終了した段階の断面図である。
【図４】ゲート絶縁膜１２、ゲート電極２２、層間絶縁膜２３およびソース電極２４の形成が終了した段階の断面図である。
【図５】本発明の第２の実施の形態における炭化珪素半導体装置２の構成を示す断面図である。
【図６】本発明の第３の実施の形態における炭化珪素半導体装置３の構成を示す断面図である。
【図７】本発明の第４の実施の形態における炭化珪素半導体装置４の構成を示す断面図である。
【図８】図７の切断面線ＶＩＩＩ−ＶＩＩＩから見た炭化珪素半導体装置４の構成を示す断面図である。
【図９】本発明の第５の実施の形態における炭化珪素半導体装置５の構成を示す断面図である。
【図１０】本発明の第６の実施の形態における炭化珪素半導体装置６の構成を示す断面図である。
【図１１】本発明の第７の実施の形態における炭化珪素半導体装置７の構成を示す断面図である。
【発明を実施するための形態】
【００１９】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態における炭化珪素半導体装置１の構成を示す断面図である。本実施の形態の炭化珪素半導体装置１は、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態では、不純物の導電型に関して、ｎ型を「第１導電型」とし、ｐ型を「第２導電型」とする。
【００２０】
炭化珪素半導体装置１は、炭化珪素からなるｎ型のエピタキシャル層１２、ｐ型のウェル領域１３、ｎ型のソース領域１４、ｐ型のウェルコンタクト領域１５、ゲート絶縁膜２１、ゲート電極２２、層間絶縁膜２３、ソース電極２４、ショットキー電極２５およびドレイン電極２６を有する。
【００２１】
ｎ型のエピタキシャル層１２の厚み方向一方側の表面部分における複数の部分に、ｐ型のウェル領域１３が形成されている。ウェル領域１３の厚み方向一方側の表面部分の一部分に、ｎ型のソース領域１４およびｐ型のウェルコンタクト領域１５が形成されている。具体的には、ウェル領域１３の厚み方向一方側の表面部分の一部分に、ｎ型のソース領域１４が形成されている。ソース領域１４の一部分に、ｐ型のウェルコンタクト領域１５が形成されている。ウェルコンタクト領域１５を設けることによって、ソース領域１４の電位とウェル領域１３の電位とを同一にすることができる。これによって、炭化珪素半導体装置１のスイッチング特性を安定させることができる。
【００２２】
ソース領域１４の厚み方向一方側の表面上の一部分から、隣合うソース領域１４間に形成されるウェル領域１３およびエピタキシャル層１２の厚み方向一方側の表面上にわたって、ゲート絶縁膜２１が形成されている。ゲート絶縁膜２１の厚み方向一方側の表面上に、ゲート電極２２が形成されている。
【００２３】
ゲート電極２２の厚み方向一方側の表面上に、層間絶縁膜２３が形成されている。層間絶縁膜２３は、ゲート電極２３を被覆する。層間絶縁膜２３の厚み方向一方側の表面上に、ソース電極２４が形成されている。ソース電極２４は、層間絶縁膜２３を被覆する。層間絶縁膜２３は、ゲート電極２２とソース電極２４とを分離するために設けられる。ソース電極２４は、ソース領域１４およびウェルコンタクト領域１５と電気的に接続される。
【００２４】
エピタキシャル層１２の厚み方向他方側の表面上に、ショットキー電極２５を介して、ドレイン電極２６が設けられる。具体的には、エピタキシャル層１２の厚み方向他方側の表面上にショットキー電極２５が設けられ、ショットキー電極２５の厚み方向他方側の表面上にドレイン電極２６が設けられる。ドレイン電極２６は、ショットキー電極２５によって形成されるショットキーコンタクトを介して、エピタキシャル層１２に電気的に接続される。
【００２５】
炭化珪素半導体装置１は、以下のように動作する。ゲート電極２２に正の電圧を印加すると、ウェル領域１３の厚み方向一方側の表面部に、電流の経路であるチャネルが形成される。この状態でドレイン電極２６に正の電圧を印加すると、ドレイン電極２６からエピタキシャル層１２、ウェル領域１３の厚み方向一方側の表面部に形成されたチャネル、ソース領域１４を経て、ソース電極２４に電流が流れる。
【００２６】
ゲート電極２２の正の電圧を除去するか、またはゲート電極２２に負の電圧を印加すると、チャネルが除去される。これによって、ドレイン電極２６に高電圧を印加しても、ドレイン電極２６とソース電極２４との間の電流を遮断することができる。
【００２７】
炭化珪素半導体装置１において、ソース電極２４の電位がドレイン電極２６の電位よりも高くなった場合を考える。
【００２８】
従来のパワーＭＯＳＦＥＴにおいて、ドレイン電極がエピタキシャル層からオーミックコンタクトを介して電気的に接続される場合、ソース電極とドレイン電極との間の電圧が２．７Ｖ以上まで上昇すると、ウェル領域とエピタキシャル層とでＰＮダイオードとして動作する。すなわち、ボディダイオードが動作する。ボディダイオードが動作すると、前述のように欠陥の拡張によって、オン電圧の上昇などの不具合が生じることが懸念される。
【００２９】
これに対し、本実施の形態の炭化珪素半導体装置１では、エピタキシャル層１２とドレイン電極２６とが、ショットキー電極２５によって形成されるショットキーコンタクトを介して電気的に接続されているので、エピタキシャル層１２側に空乏層が広がる。これによって、通電が遮断されるので、ボディダイオードは動作しない。
【００３０】
また、ＳｉＣ−ＳＢＤなどを逆並列に接続し、還流させる構成において、特に高温下で、大電流を通電する場合、ＳｉＣ−ＳＢＤの導通損に伴う電圧降下が、ＳｉＣ−ＭＯＳＦＥＴのソース電極とドレイン電極との間の電位差として印加され、ＰＮダイオードのビルトインポテンシャルを超える。このような状況においても、本実施の形態の炭化珪素半導体装置１は、ボディダイオードの動作を抑制することができるので、スイッチング素子としての安定性を確保することができる。
【００３１】
以上のように本実施の形態の炭化珪素半導体装置１によれば、ドレイン電極２６は、ショットキー電極２５によって形成されるショットキーコンタクトを介して、エピタキシャル層１２に電気的に接続される。これによって、ショットキーコンタクトによって、ボディダイオードの通電を抑制することができるので、結晶欠陥の拡張を抑制することができる。したがって、高電圧、大電力、高温という条件下での動作においても、ボディダイオードの動作による欠陥の拡張を抑制し、スイッチング素子としての安定性を確保することができる炭化珪素半導体装置１を実現することができる。
【００３２】
本実施の形態の炭化珪素半導体装置１は、たとえば以下のようにして製造される。図２〜図４は、本発明の第１の実施の形態における炭化珪素半導体装置１の製造方法の一例を示す断面図である。図２〜図４に示す炭化珪素半導体装置の製造方法は一例であり、手順などは、これに限定されるものではなく、特に支障を来たさない範囲で変更されてもよい。
【００３３】
図２は、エピタキシャル層１２の形成が終了した段階の断面図である。まず、図２に示すように、ＳｉＣ基板１１を用意し、ＳｉＣ基板１１上、具体的にはＳｉＣ基板１１の厚み方向一方側の表面部に、エピタキシャル成長法によって、ｎ型のエピタキシャル層１２を形成する。
【００３４】
ＳｉＣ基板１１としては、たとえば、ｎ型で、電気抵抗が比較的低い低抵抗のＳｉＣ基板が用いられる。ＳｉＣ基板１１は、これに限定されるものではなく、たとえば、半絶縁性のＳｉＣ基板が用いられてもよい。
【００３５】
エピタキシャル層１２のｎ型不純物の濃度は、たとえば、１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下である。エピタキシャル層１２の厚み方向における寸法（以下「厚さ」という場合がある）は、たとえば、４μｍ以上２００μｍである。エピタキシャル層１２のｎ型不純物の濃度および厚さは、炭化珪素半導体装置１に求められる耐圧に応じて、適宜設定すればよい。
【００３６】
図３は、ウェル領域１３、ソース領域１４およびウェルコンタクト領域１５の形成が終了した段階の断面図である。次いで、図３に示すように、リソグラフィ技術およびイオン注入技術などを用いて、エピタキシャル層１２の厚み方向一方側の表面部分のうち、予め定める複数の部分に、ｐ型のウェル領域１３、ｎ型のソース領域１４、ｐ型のウェルコンタクト領域１５をそれぞれ形成する。
【００３７】
ｐ型領域であるウェル領域１３およびウェルコンタクト領域１５は、たとえばフォトリソグラフィによって加工されたレジストまたは酸化膜などをマスクとして、ｐ型不純物、たとえばアルミニウム（Ａｌ）イオンをエピタキシャル層１２に注入することによって形成される。ｎ型領域であるソース領域１４は、ｐ型不純物に代えてｎ型不純物、たとえば窒素（Ｎ）イオンを用いること以外はｐ型領域と同様にして形成される。
【００３８】
ウェル領域１３は、たとえば、ｐ型不純物の濃度が１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下となり、ｐ型不純物の注入深さが０．３μｍ以上２．０μｍ以下となるようにアルミニウム（Ａｌ）イオンを注入することによって形成される。
【００３９】
ソース領域１４の厚み方向一方側の表面からの深さ（以下、単に「深さ」という場合がある）は、ソース領域１４の厚み方向他方側の表面（以下「底面」という場合がある）が、ウェル領域１３の底面を超えないように選ばれる。ソース領域１４のｎ型不純物の濃度は、ウェル領域１３のｐ型不純物の濃度を超えており、たとえば１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００４０】
ウェルコンタクト領域１５は、たとえば、ｐ型不純物の濃度が１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下となり、ｐ型不純物の注入深さが０．３μｍ以上１．０μｍ以下となるように形成される。ウェルコンタクト領域１５は、ウェル領域１３と電気的に接続されるように形成される。ウェルコンタクト領域１５の形成は、エピタキシャル層１２が形成されたＳｉＣ基板１１（以下「処理基板」という場合がある）の温度を１５０℃以上として行われることが好ましい。
【００４１】
次に、図示は省略するが、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、たとえば１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下行われる。このアニールによって、イオン注入された窒素（Ｎ）などのｎ型不純物およびアルミニウム（Ａｌ）などのｐ型不純物を活性化させる。
【００４２】
図４は、ゲート絶縁膜１２、ゲート電極２２、層間絶縁膜２３およびソース電極２４の形成が終了した段階の断面図である。前述のようにしてアニールを行った後、図４に示すように、ウェル領域１３、ソース領域１４およびウェルコンタクト領域１５が形成されたエピタキシャル層１２の厚み方向一方側の表面上に、ゲート絶縁膜２１およびゲート電極２２を順次形成する。次いで、ゲート絶縁膜２１およびゲート電極２２を覆うように、層間絶縁膜２３を形成する。次いで、層間絶縁膜２３を覆うように、ソース電極２４を形成する。
【００４３】
ゲート絶縁膜２１は、たとえば、二酸化珪素膜などのシリコン酸化膜である。ゲート絶縁膜２１は、たとえば、熱酸化法または堆積法によってシリコン酸化膜を形成した後、窒素またはアンモニアを含む雰囲気中において熱処理することによって形成される。
【００４４】
ゲート電極２２は、たとえば、ポリシリコンを化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって堆積した後、フォトリソグラフィで加工されたレジストをマスクとしてエッチングすることによって形成される。ポリシリコンには、燐または硼素などの不純物が含まれていてもよい。ポリシリコンに不純物が含まれることによって、比較的低いシート抵抗のゲート電極２２を実現することができる。
【００４５】
層間絶縁膜２３は、たとえば、層間絶縁膜２３となる絶縁材料をＣＶＤ法などによって堆積して、ゲートとソースとを分離して取り出すためにソース領域１４、ウェルコンタクト領域１５およびゲート電極２２の少なくとも一部分を露出させるようにエッチングすることによって形成される。
【００４６】
図示は省略するが、ゲート電極２２には、ゲート電極２２を取り出すためのゲート配線が接続される。ゲート配線は、ゲート電極２２から延びて、ＭＯＳＦＥＴを構成する部分の外周部で露出される。ゲート配線は、ソース電極２４と同じ工程で形成される。ゲート配線は、ソース電極２４とゲート電極２２とが分離されるように、予め定める箇所でソース電極２４と分離されて形成され、ゲート電極２２と接続される。
【００４７】
ゲート電極２２を形成した後、エッチングによって露出したソース領域１４およびウェルコンタクト領域１５とソース電極２４とをオーミック接触させるために、たとえば、処理基板の全面にニッケル（Ｎｉ）を成膜して、６００℃以上１０００℃以下の温度で熱処理を行うことによって、不図示のシリサイドを形成する。このとき層間絶縁膜２３に残留するＮｉを、ウェットエッチングで除去する。
【００４８】
ゲート配線およびソース電極２４は、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）およびタンタル（Ｔａ）などの金属、それらの窒化物もしくは積層膜、またはそれらの合金層からなる金属膜を、スパッタリング法または蒸着法によって処理基板上に堆積し、パターニングすることによって形成される。
【００４９】
次いで、ＳｉＣ基板１１を除去した後、前述の図１に示すように、エピタキシャル層１２の厚み方向他方側の表面上に、エピタキシャル層１２とのショットキーコンタクトを実現するショットキー電極２５を形成する。次いで、ショットキー電極２５の厚み方向他方側の表面上に、ドレイン電極２６を形成する。これによって、前述の図１に示す炭化珪素半導体装置１が完成する。
【００５０】
ＳｉＣ基板１１の除去は、たとえば研削によって行われる。研削後に、必要に応じて、研磨によって加工変質層を除去する。この研削工程は、図示しないが、処理基板のソース電極２４側の表面に保護基板を接合させて行われてもよい。保護基板を接合させることによって、処理基板であるウエハの割れおよび表面構造へのダメージを防ぐことができる。
【００５１】
ショットキー電極２５は、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）およびタンタル（Ｔａ）などの金属、それらの窒化物もしくは積層膜、またはそれらの合金層からなる金属膜を、スパッタリング法または蒸着法によって堆積することによって形成される。ドレイン電極２６は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）などの金属膜を、スパッタ法または蒸着法によって堆積することによって形成される。
【００５２】
以上のようにして、本実施の形態の炭化珪素半導体装置１が製造される。
【００５３】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態における炭化珪素半導体装置２の構成を示す断面図である。本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００５４】
本実施の形態の炭化珪素半導体装置２は、図５に示すように、エピタキシャル層１２の厚み方向他方側の表面上に、ショットキー電極２５とオーミック電極２７とが並列に形成されている。ショットキー電極２５は、ショットキーコンタクトを形成する領域に相当する。オーミック電極２７は、オーミックコンタクトを形成する領域に相当する。
【００５５】
ドレイン電極２６は、ショットキー電極２５によって形成されるショットキーコンタクト、およびオーミック電極２７によって形成されるオーミックコンタクトを介して、エピタキシャル層１２に電気的に接続されている。
【００５６】
これによって、本実施の形態の炭化珪素半導体装置２は、第１の実施の形態の炭化珪素半導体装置１とは異なり、ボディダイオードが動作され得る領域とボディダイオードが動作しない領域とを有する構成となる。したがって、本実施の形態の炭化珪素半導体装置２は、ボディダイオードによる還流を実現しつつ、ボディダイオードの動作による欠陥の拡張を抑制することができる。
【００５７】
本実施の形態における炭化珪素半導体装置２の製造方法は、前述の図２〜図４に示す工程までは、第１の実施の形態における炭化珪素半導体装置１の製造方法と同様である。すなわち、本実施の形態においても、第１の実施の形態と同様にして、ソース電極２４を形成する工程までの各工程が行われる。
【００５８】
その後、第１の実施の形態と同様にしてＳｉＣ基板１１を除去した後、エピタキシャル層１２の厚み方向他方側の表面上に、エピタキシャル層１２とのショットキーコンタクトを実現するショットキー電極２５と、エピタキシャル層１２とのオーミックコンタクトを実現するオーミック電極２７とを形成する。
【００５９】
次いで、ショットキー電極２５およびオーミック電極２７の厚み方向他方側の表面上に、第１の実施の形態と同様にして、ドレイン電極２６を形成する。これによって、図５に示す炭化珪素半導体装置２が完成する。
【００６０】
ショットキー電極２５およびオーミック電極２７は、それぞれ、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）およびタンタル（Ｔａ）などの金属、それらの窒化物もしくは積層膜、またはそれらの合金層からなる金属膜を、スパッタリング法または蒸着法によって堆積することによって形成される。
【００６１】
以上のようにして、本実施の形態の炭化珪素半導体装置２が製造される。
【００６２】
＜第３の実施の形態＞
図６は、本発明の第３の実施の形態における炭化珪素半導体装置３の構成を示す断面図である。本実施の形態の炭化珪素半導体装置３は、第１および第２の実施の形態の炭化珪素半導体装置１，２と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置３は、第２の実施の形態の炭化珪素半導体装置２と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００６３】
本実施の形態の炭化珪素半導体装置３は、図６に示すように、オーミックコンタクトが形成されるエピタキシャル層１２の厚み方向他方側の表面部分に、エピタキシャル層１２よりもｎ型不純物の濃度が高いコンタクト領域１６が形成されている。
【００６４】
このような構成にすることによって、同一の材料およびプロセスで、ショットキーコンタクトとオーミックコンタクトとを形成することができるので、ショットキー電極２５およびオーミック電極２７の形成プロセスを簡略化することができる。
【００６５】
本実施の形態における炭化珪素半導体装置３の製造方法は、前述の図２〜図４に示す工程までは、第１の実施の形態における炭化珪素半導体装置１の製造方法と同様である。すなわち、本実施の形態においても、第１の実施の形態と同様にして、ソース電極２４を形成する工程までの各工程が行われる。
【００６６】
その後、第１の実施の形態と同様にしてＳｉＣ基板１１を除去した後、本実施の形態では、エピタキシャル層１２の厚み方向他方側の表面部分のうち、オーミックコンタクトを形成する領域として予め定められる領域に、エピタキシャル層１２よりもｎ型不純物の濃度が高いコンタクト領域１６を形成する。コンタクト領域１６は、第１の実施の形態におけるソース領域１４と同様にして形成される。
【００６７】
次いで、ショットキー電極２５およびオーミック電極２７を形成する。本実施の形態では、コンタクト領域１６が形成されたエピタキシャル層１６の厚み方向他方側の表面上に、ショットキー電極２５およびオーミック電極２７となる金属膜を形成する。
【００６８】
コンタクト領域１６は、エピタキシャル層１２よりもｎ型不純物の濃度が高いので、コンタクト領域１６上に形成された金属膜とオーミックコンタクトを形成することができる。コンタクト領域１６が形成された部分を除くエピタキシャル層１２上に形成された金属膜は、エピタキシャル層１２とショットキーコンタクトを形成する。
【００６９】
したがって、コンタクト領域１６上に形成された金属膜がオーミック電極２７となり、コンタクト領域１６が形成された部分を除くエピタキシャル層１２上に形成された金属膜がショットキー電極２５となる。このように本実施の形態では、同一の材料およびプロセスで、ショットキー電極２５およびオーミック電極２７を形成することができる。
【００７０】
次いで、ショットキー電極２５およびオーミック電極２７の厚み方向他方側の表面上に、第１の実施の形態と同様にして、ドレイン電極２６を形成する。これによって、図６に示す炭化珪素半導体装置３が完成する。以上のようにして、炭化珪素半導体装置３が製造される。
【００７１】
＜第４の実施の形態＞
図７は、本発明の第４の実施の形態における炭化珪素半導体装置４の構成を示す断面図である。図８は、図７の切断面線ＶＩＩＩ−ＶＩＩＩから見た炭化珪素半導体装置４の構成を示す断面図である。
【００７２】
本実施の形態の炭化珪素半導体装置４は、第１〜第３の実施の形態の炭化珪素半導体装置１〜３と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置４は、第２の実施の形態の炭化珪素半導体装置２と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００７３】
本実施の形態では、炭化珪素半導体装置４は、ショットキー電極２５とオーミック電極２７とが、ステップフロー（Step Flow；略称：ＳＦ）方向に対して垂直な方向に見たときに交互に形成されている。
【００７４】
ここで、「ステップフロー（ＳＦ）方向」とは、結晶成長において、ステップフロー成長が実現する方向のことである。ステップフロー方向は、たとえば、（０００１）面に平行に切り出されたウエハにおける＜１１２−０＞方向である。
【００７５】
本願発明者は、ＳｉＣ半導体材料のバイポーラ動作による劣化現象を解析する過程で、ステップフロー方向と垂直な方向に帯状に拡張する積層欠陥を確認した。本実施の形態の炭化珪素半導体装置４では、このような帯状の積層欠陥の拡張を抑制することができる。
【００７６】
具体的には、本実施の形態の炭化珪素半導体装置４では、前述のようにステップフロー方向と垂直な方向に見たときにショットキー電極２５とオーミック電極２７とが交互に形成されているので、ステップフロー方向に垂直な方向では、ボディダイオードが動作する領域と、ボディダイオードが動作しない領域とが交互に存在する。
【００７７】
これによって、前述の帯状の積層欠陥が拡張する過程で、ボディダイオードが動作しない領域に到達したときに、その領域で積層欠陥の拡張を停止させることができる。したがって、第２の実施の形態の炭化珪素半導体装置２に比べて、さらに効果的に積層欠陥の拡張を抑制することができる。
【００７８】
本実施の形態において、たとえばボディダイオード電流が通電方向に４５度の電流広がりを有すると仮定すると、ショットキー電極２５の幅は、エピタキシャル層１２の厚さをｔとしたとき、エピタキシャル層１２の厚さｔの２倍（２ｔ）以上にすることが好ましい。これによって、エピタキシャル層１２内に、バイポーラ動作による再結合エネルギーが到達しない領域が存在するようにすることができるので、積層欠陥の拡張をより効果的に抑制することができる。
【００７９】
本実施の形態における炭化珪素半導体装置４の製造方法は、第２の実施の形態における炭化珪素半導体装置２の製造方法と同様である。
【００８０】
また本実施の形態の炭化珪素半導体装置４は、第３の実施の形態における炭化珪素半導体装置３と同様に、オーミックコンタクトが形成されるエピタキシャル層１２の厚み方向他方側の表面部分に、エピタキシャル層１２よりもｎ型不純物の濃度が高いコンタクト領域１６が形成されていてもよい。この場合、炭化珪素半導体装置４は、第２および第３の実施の形態と同様にして製造することができる。
【００８１】
＜第５の実施の形態＞
図９は、本発明の第５の実施の形態における炭化珪素半導体装置５の構成を示す断面図である。本実施の形態の炭化珪素半導体装置５は、第１〜第４の実施の形態の炭化珪素半導体装置１〜４と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置５は、第４の実施の形態の炭化珪素半導体装置４と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００８２】
本実施の形態では、炭化珪素半導体装置５は、図９に示すように、オーミックコンタクトが形成されるエピタキシャル層１２の厚み方向他方側の表面上に、ＳｉＣ基板１１Ａが設けられている。本実施の形態では、第２の実施の形態におけるドレイン電極２６およびオーミック電極２７と同様のドレイン電極２６Ａおよびオーミック電極２７Ａが形成されている。
【００８３】
このような構成にすることによって、同一の材料およびプロセスで、ショットキーコンタクトとオーミックコンタクトとを形成することができるので、ショットキー電極２５およびオーミック電極２７Ａの形成プロセスを簡略化することができる。
【００８４】
本実施の形態の炭化珪素半導体装置５は、第１の実施の形態における炭化珪素半導体装置１の製造工程において、ＳｉＣ基板１１を除去する工程で、ＳｉＣ基板１１の予め定める部分を選択的に除去することによって製造することができる。本実施の形態におけるＳｉＣ基板１１Ａは、予め定める部分が選択的に除去されたＳｉＣ基板１１に相当する。
【００８５】
具体的には、本実施の形態における炭化珪素半導体装置５の製造方法は、前述の図２〜図４に示す工程までは、第１の実施の形態における炭化珪素半導体装置１の製造方法と同様である。すなわち、本実施の形態においても、第１の実施の形態と同様にして、ソース電極２４を形成する工程までの各工程が行われる。
【００８６】
その後、本実施の形態では、前述のようにしてＳｉＣ基板１１の予め定める部分を選択的に除去してＳｉＣ基板１１Ａとした後、第３の実施の形態と同様にして、ショットキー電極２５およびオーミック電極２７を形成する。具体的には、ＳｉＣ基板１１Ａおよびエピタキシャル層１２の厚み方向他方側の表面上に、ショットキー電極２５およびオーミック電極２７となる金属膜を形成する。
【００８７】
これによって、ＳｉＣ基板１１Ａ上に形成された金属膜がオーミック電極２７Ａとなり、エピタキシャル層１２上に形成された金属膜がショットキー電極２５となる。このように本実施の形態では、同一の材料およびプロセスで、ショットキー電極２５およびオーミック電極２７Ａを形成することができる。
【００８８】
次いで、ショットキー電極２５およびオーミック電極２７Ａの厚み方向他方側の表面上に、第１の実施の形態におけるドレイン電極２６と同様にして、ドレイン電極２６Ａを形成する。これによって、図９に示す炭化珪素半導体装置５が完成する。以上のようにして、炭化珪素半導体装置５が製造される。
【００８９】
前述の第１〜第４の実施の形態における炭化珪素半導体装置１〜４においても、本実施の形態における炭化珪素半導体装置５と同様に、ＳｉＣ基板１１Ａを有する構成としてもよい。これによって、本実施の形態と同様の効果を得ることができる。
【００９０】
＜第６の実施の形態＞
図１０は、本発明の第６の実施の形態における炭化珪素半導体装置６の構成を示す断面図である。本実施の形態の炭化珪素半導体装置６は、第１〜第５の実施の形態の炭化珪素半導体装置１〜５と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置６は、第１の実施の形態の炭化珪素半導体装置１と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００９１】
本実施の形態では、炭化珪素半導体装置６は、図１０に示すように、絶縁基板２８とソース電極パッド２９とを備える。絶縁基板２８は、前述の第１の実施の形態における保護基板に相当する。絶縁基板２８は、ソース電極２４および不図示のゲート配線の上に設けられる。ソース電極パッド２９は、ソース電極２４に電気的に接続される。また炭化珪素半導体装置６は、図示は省略するが、ゲート電極２２に電気的に接続されたゲート電極パッドを有する。
【００９２】
以上のように絶縁基板２８を備える構成とすることによって、ＳｉＣ基板１１の除去後も、炭化珪素半導体装置６の厚さを、取扱いが容易な程度の厚さに厚くすることができるので、処理基板であるウエハの割れおよび表面構造へのダメージを防ぐことができる。したがって、処理基板の取扱いを容易にすることができるので、製造プロセスを容易化することができる。
【００９３】
本実施の形態の炭化珪素半導体装置６は、以下のようにして製造することができる。第１の実施の形態における炭化珪素半導体装置１の製造工程において、ＳｉＣ基板１１を除去する工程で、ＳｉＣ基板１１の除去を行う前に、ソース電極２４およびゲート配線を絶縁基板２８で覆って保護する。具体的には、処理基板のソース電極２４およびゲート配線側の表面に保護基板として絶縁基板２８を接合させて、研削などによってＳｉＣ基板１１を除去する。
【００９４】
ＳｉＣ基板１１を除去した後、絶縁基板２８に、ソース電極２４に達するソース用貫通孔３０、およびゲート電極２２に達する不図示のゲート用貫通孔を形成する。次いで、金属膜を形成する。金属膜は、ソース用貫通孔３０およびゲート用貫通孔に充填されるとともに、絶縁基板２８を覆うように形成される。
【００９５】
これによって、絶縁基板２８の厚み方向一方側の表面から、ソース電極２４に電気的に接続されるソース電極パッド２９、およびゲート電極２２に電気的に接続される不図示のゲート電極パッドが形成される。以上のようにすることによって、図１０に示す炭化珪素半導体装置６を製造することができる。
【００９６】
＜第７の実施の形態＞
図１１は、本発明の第７の実施の形態における炭化珪素半導体装置７の構成を示す断面図である。本実施の形態の炭化珪素半導体装置７は、第１〜第６の実施の形態の炭化珪素半導体装置１〜６と同様、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴである。本実施の形態の炭化珪素半導体装置７は、第１の実施の形態の炭化珪素半導体装置１と類似するので、同一の構成については同一の参照符号を付して、共通する説明を省略する。
【００９７】
本実施の形態では、炭化珪素半導体装置７は、エピタキシャル層１２の厚み方向他方側の表面上にＳｉＣ基板１１を有し、ＳｉＣ基板１１の厚み方向他方側の表面上に、炭化珪素からなるｎ型の第２エピタキシャル層１７を有している。その第２エピタキシャル層１７の厚み方向他方側の表面上に、ショットキー電極２５を介して、ドレイン電極２６が設けられている。エピタキシャル層１２は、第１エピタキシャル層に相当する。
【００９８】
このような構成にすることによって、ＳｉＣ基板１１の除去工程を省略することができるので、炭化珪素半導体装置７の製造工程を簡略化することができる。したがって、ボディダイオード動作を抑制したＳｉＣ−ＭＯＳＦＥＴである炭化珪素半導体装置７を、より容易に製造することができる。
【００９９】
本実施の形態の炭化珪素半導体装置７は、第１の実施の形態におけるエピタキシャル層１２の形成の過程で、ＳｉＣ基板１２の厚み方向他方側の表面上にｎ型の第２エピタキシャル層１７を形成することによって製造することができる。
【０１００】
第２エピタキシャル層１７は、還流時の電圧に耐えられるように設計すればよい。たとえば、第２エピタキシャル層１７は、ｎ型不純物の濃度を１×１０１３ｃｍ−３以上１×１０１８ｃｍ−３以下とし、厚さを数μｍとすればよい。
【０１０１】
以上に述べた各実施の形態では、不純物の導電型に関して、ｎ型を「第１導電型」とし、ｐ型を「第２導電型」としているが、本発明の他の実施の形態では、ｐ型を「第１導電型」とし、ｎ型を「第２導電型」としてもよい。
【０１０２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。
【符号の説明】
【０１０３】
１，２，３，４，５，６，７  炭化珪素半導体装置、１１，１１Ａ  ＳｉＣ基板、１２  エピタキシャル層、１３  ウェル領域、１４  ソース領域、１５  ウェルコンタクト領域、１６  コンタクト領域、１７  第２エピタキシャル層、２１  ゲート絶縁膜、２２  ゲート電極、２３  層間絶縁膜、２４，２４Ａ  ソース電極、２５  ショットキー電極、２６，２６Ａ  ドレイン電極、２７，２７Ａ  オーミック電極、２８  絶縁基板、２９  ソース電極パッド、３０  ソース用貫通孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006632392.tif 000008
【図８】
0006632392.tif 000009
【図９】
0006632392.tif 000010
【図１０】
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【図１１】
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