(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板の一主面に形成されたバックゲート分離用のＮウエル内の前記半導体基板の一主面に、前記ＮウエルとＰＮ接合面を有して形成されたＰ型のバックゲートと、前記バックゲート内の前記半導体基板の一主面に離隔して形成されたＮ型のドレイン領域及びソース領域と、前記ドレイン領域と前記ソース領域との間のチャネル領域上に形成されたゲートを有し、前記ゲートに印加される電圧により制御されて前記ドレイン領域と前記ソース領域との間を電気的に導通状態または遮断状態とするＮＭＯＳトランジスタと、
一端が前記バックゲートと電気的に接続された抵抗素子と、
前記Ｎウエルと前記バックゲートとのＰＮ接合面に形成された寄生ダイオードを有する第１のスイッチ回路とを備え、
前記第１のスイッチ回路は、前記ＮＭＯＳトランジスタが遮断状態の時、前記Ｎウエルが高周波接地電位にバイアスされ、前記抵抗素子の他端が前記寄生ダイオードが順バイアスとなる電位にバイアスされて前記バックゲートと前記Ｎウエルの間を短絡し、前記ＮＭＯＳトランジスタが導通状態の時、前記Ｎウエルと前記抵抗素子の他端が前記寄生ダイオードが逆バイアスとなる電位にバイアスされて前記バックゲートと前記Ｎウエルの間を電気的に分離する高周波スイッチ。
【請求項２】
前記ＮＭＯＳトランジスタのゲートと高周波接地の間に配置され、前記ＮＭＯＳトランジスタが遮断状態の時、前記ＮＭＯＳトランジスタのゲートと前記高周波接地の間を短絡し、前記ＮＭＯＳトランジスタが導通状態の時、前記ＮＭＯＳトランジスタのゲートと前記高周波接地の間を開放する第２のスイッチ回路を備えたことを特徴とする請求項１記載の高周波スイッチ。
【請求項３】
前記ソース領域及び前記ドレイン領域のバイアス電位を制御するためのソースドレインバイアス制御端子と、
前記ＮＭＯＳトランジスタの導通状態または遮断状態によって、前記ソースドレインバイアス制御端子を介して前記ソース領域及び前記ドレイン領域のバイアス電位を制御するソースドレインバイアス制御電圧源とを備えたことを特徴とする請求項１または請求項２記載の高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチを用いた高周波スイッチに関する。
【背景技術】
【０００２】
無線通信機器で使用される高周波スイッチには、トリプルウエルプロセスにより製造されたＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いた高周波スイッチが知られている。高周波スイッチは、ゲートへの制御電圧によってソースとドレイン間の信号を導通と遮断の状態に切り替えることが基本動作となる。
高周波スイッチに高周波信号を印加する時、入力信号振幅に応じてソースまたはドレインの電圧が時間変化する。このとき、ゲートやバックゲートを固定電位でバイアスしてしまうと、ソースまたはドレインの電圧が変化することで、ＦＥＴのＶｇｓ（ソース―ゲート間電圧）やＶｇｂ（バックゲート―ゲート間電圧）が時間で変化し、信号歪みの原因となる。そこで、従来では、ゲートやバックゲートと高周波接地との間に抵抗素子を配置した構成があった（例えば、特許文献１参照）。この抵抗素子により、ゲートやバックゲートが高周波的に開放インピーダンスとなり、またＦＥＴ自体のゲートやバックゲートとソースやドレインとの寄生容量により、ゲートやバックゲートの電位をソースやドレイン電位の時間変動に追従させることができる。結果として、ＶｇｓやＶｇｂが一定となり、信号歪みを回避することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２４２８２６公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の高周波スイッチでは、導通時だけではなく遮断時にもＦＥＴのゲート及びバックゲートを開放インピーダンスとする。従って、遮断時にソース（またはドレイン）から入力された信号が寄生容量を介してドレイン（またはソース）へとリークし、遮断時のアイソレーションが劣化するという課題があった。【０００５】
この発明は、かかる問題を解決するためになされたもので、遮断時のゲート及びバックゲートを介した信号リークを抑えることのできる高周波スイッチを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る高周波スイッチは、Ｐ型の半導体基板の一主面に形成されたバックゲート分離用のＮウエル内の半導体基板の一主面に、ＮウエルとＰＮ接合面を有して形成されたＰ型のバックゲートと、バックゲート内の半導体基板の一主面に離隔して形成されたＮ型のドレイン領域及びソース領域と、ドレイン領域とソース領域との間のチャネル領域上に形成されたゲートを有し、ゲートに印加される電圧により制御されてドレイン領域とソース領域との間を電気的に導通状態または遮断状態とするＮＭＯＳトランジスタと、一端がバックゲートと電気的に接続された抵抗素子と、ＮウエルとバックゲートとのＰＮ接合面に形成された寄生ダイオードを有する第１のスイッチ回路とを備え、第１のスイッチ回路は、ＮＭＯＳトランジスタが遮断状態の時、Ｎウエルが高周波接地電位にバイアスされ、抵抗素子の他端が寄生ダイオードが順バイアスとなる電位にバイアスされてバックゲートとＮウエルの間を短絡し、ＮＭＯＳトランジスタが導通状態の時、Ｎウエルと抵抗素子の他端が寄生ダイオードが逆バイアスとなる電位にバイアスされてバックゲートとＮウエルの間を電気的に分離するものである。
【発明の効果】
【０００７】
この発明に係る高周波スイッチは、第１のスイッチ回路が、ＮＭＯＳトランジスタが導通状態の時、バックゲートとＮウエルの間を電気的に分離し、ＮＭＯＳトランジスタが遮断状態の時、バックゲートとＮウエルの間を短絡してバックゲートを高周波接地電位にするようにしたので、ＮＭＯＳトランジスタの遮断状態の時のバックゲートを介した信号リークを抑えることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１の高周波スイッチを示す構成図である。
【図２】この発明の実施の形態１の高周波スイッチにおけるスイッチ回路の詳細を示す構成図である。
【図３】この発明の実施の形態１の高周波スイッチにおけるスイッチ回路の他の例の詳細を示す構成図である。
【図４】この発明の実施の形態２の高周波スイッチを示す構成図である。
【図５】この発明の実施の形態２の高周波スイッチにおけるＮＭＯＳトランジスタの断面図である。
【発明を実施するための形態】
【０００９】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、本実施の形態による高周波スイッチの構成図である。
本実施の形態による高周波スイッチは、ソース１０１、ドレイン１０２、ゲート１０３、バックゲート１０４を有するＮＭＯＳトランジスタ１０５と、ゲート１０３及びバックゲート１０４のバイアス用の抵抗素子１０９ｂ及び１０９ａと、第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂを備える。ゲート１０３は抵抗素子１０９ｂを介してゲート制御端子１０８に接続され、バックゲート１０４は抵抗素子１０９ａを介して高周波接地１０７に接続されている。第１のスイッチ回路１０６ａはバックゲート１０４と高周波接地１０７との間に抵抗素子１０９ａと並列に接続されている。第２のスイッチ回路１０６ｂは、ゲート１０３と高周波接地１０７との間に、抵抗素子１０９ｂと並列に接続されている。
【００１０】
高周波スイッチとして最も広く用いられるＮＭＯＳトランジスタ１０５は、ゲート１０３への印加電圧によって、ソース１０１とドレイン１０２の間を電気的に導通または遮断する（以降、これを「導通状態」または「遮断状態」と称する）。ゲート制御端子１０８への印加電圧がバイアス抵抗である抵抗素子１０９ｂを介してＮＭＯＳトランジスタ１０５のゲート１０３へ印加されて、ＮＭＯＳトランジスタ１０５のしきい値を超えると、「導通状態」となる。逆に、ゲート１０３への印加電圧がしきい値以下だと「遮断状態」となる。一般的にゲート１０３への印加電圧は、「導通状態」ではトランジスタの最大電圧（以降、Ｈｉｇｈと称する）に、「遮断状態」では接地電位（以降、Ｌｏｗに称する）に設定する。
【００１１】
次に、第１のスイッチ回路１０６ａと第２のスイッチ回路１０６ｂの動作を説明する。これら第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂは、「導通状態」ではバックゲート１０４及びゲート１０３を開放インピーダンスとし、「遮断状態」ではバックゲート１０４及びゲート１０３を短絡インピーダンスとする。
これらの第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂにより、「遮断状態」のソース１０１とドレイン１０２との電気的なアイソレーション（以降、単にアイソレーションと称する）を改善することのできる理由を説明する。例えばソース１０１からの入力信号は、「遮断状態」であっても、ＮＭＯＳトランジスタ１０５のデバイス自体が有する寄生容量とゲート１０３またはバックゲート１０４のノードを経由して、ドレイン１０２へと漏えいする。これが従来の高周波スイッチにおける「遮断状態」のアイソレーションが低い原因である。しかしながら、本実施の形態では、「遮断状態」におけるソース１０１またはドレイン１０２からの入力信号を、第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂを経由して、高周波接地１０７へと逃がすことができる。結果として、「遮断状態」のアイソレーションを改善することができる。
【００１２】
次に、第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂの具体的な構成について説明する。
第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂは、例えば図２に示すようなＮＭＯＳトランジスタ２０２を用いたスイッチ回路２０５にて実現できる。ＮＭＯＳトランジスタ２０２のゲート２０６は制御電圧源２０４が制御する。図１中のバックゲート１０４及びゲート１０３は端子２０１と接続される。端子２０１はＮＭＯＳトランジスタ２０２のドレインと接続され、ＮＭＯＳトランジスタ２０２のソースが高周波接地２０３と接続されている。「遮断状態」では制御電圧源２０４からＮＭＯＳトランジスタ２０２のゲート２０６にＨｉｇｈを印加して、端子２０１を高周波接地２０３に短絡する。「導通状態」では制御電圧源２０４からゲート２０６にＬｏｗを印加することで、端子２０１を開放インピーダンスとする。
【００１３】
また、他にも第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂは、図３に示すようなＮＭＯＳトランジスタ３０２と所望周波数におけるインピーダンス変成器３０６を用いたスイッチ回路３０５により実現することも可能である。インピーダンス変成器３０６は、端子３０１とＮＭＯＳトランジスタ３０２のドレイン間に接続され、ＮＭＯＳトランジスタ３０２のソースは高周波接地３０３に接続されている。また、制御電圧源３０４がＮＭＯＳトランジスタ３０２のゲート３０７に電圧を印加するよう接続されている。
この回路構成は、ＮＭＯＳトランジスタ３０２を信号導通に用いられるＮＭＯＳトランジスタ１０５から、物理的に遠い位置に配置したい場合に有効である。この構成では、制御電圧源３０４の動作が、図２にて説明した制御電圧源２０４とは異なり、出力電圧がＨｉｇｈとＬｏｗで反転する。「遮断状態」では制御電圧源３０４からゲート３０７へＬｏｗを印加し、「導通状態」では制御電圧源３０４からゲート３０７にＨｉｇｈを印加する。ＮＭＯＳトランジスタ３０２の動作状態が図２の例とは反転するが、インピーダンス変成器３０６が、端子３０１（すなわちバックゲート１０４およびゲート１０３）のインピーダンスをさらに短絡と開放で反転するため、所望の動作となる。
【００１４】
第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂの目的は、ゲート１０３及びバックゲート１０４を、「遮断状態」で高周波接地１０７へとショートすることであり、同様な動作をする構成は多数考えられるため、第１のスイッチ回路１０６ａ及び第２のスイッチ回路１０６ｂとして図２や図３に示す構成に限定するものではない。
【００１５】
以上説明したように、実施の形態１の高周波スイッチによれば、ドレイン、ソース、ゲート及びバックゲートを有し、ゲートの電圧を制御することでドレインとソース間を電気的に導通または遮断するトランジスタと、バックゲートと高周波接地の間に配置された抵抗素子と、バックゲートと高周波接地の間に抵抗素子と並列に配置され、遮断時にバックゲートと高周波接地間を短絡する第１のスイッチ回路とを備えたので、遮断時のゲート及びバックゲートを介した信号リークを抑えることができる。
【００１６】
また、実施の形態１の高周波スイッチによれば、ゲートと高周波接地の間に配置され、遮断時にゲートと高周波接地間を短絡する第２のスイッチ回路を備えたので、遮断時のアイソレーションをさらに改善することができる。
【００１７】
実施の形態２．
図４は実施の形態２に係る高周波スイッチの構成図である。図５は、実施の形態２の高周波スイッチにおけるトランジスタの断面図である。
実施の形態２の高周波スイッチは、ソース４０１、ドレイン４０２、ゲート４０３、バックゲート４０４を有するＮＭＯＳトランジスタ４０５と、ゲート４０３のバイアス用の抵抗素子４０９と、第１のスイッチ回路４０６ａ及び第２のスイッチ回路４０６ｂを備える。ここで、ソース４０１、ドレイン４０２、ゲート４０３、バックゲート４０４を有するＮＭＯＳトランジスタ４０５は、実施の形態１における、ソース１０１、ドレイン１０２、ゲート１０３、バックゲート１０４を有するＮＭＯＳトランジスタ１０５と同様である。また、ゲート４０３に接続される抵抗素子４０９及びゲート制御端子４０８は、実施の形態１の抵抗素子１０９ｂ及びゲート制御端子１０８と同様である。
【００１８】
また、実施の形態２における第１のスイッチ回路４０６ａは、ＮＭＯＳトランジスタ４０５の寄生ダイオード４１１を利用して構成されている。すなわち、第１のスイッチ回路４０６ａは、バックゲート４０４にアノード側が接続される寄生ダイオード４１１と、寄生ダイオード４１１のカソード側に接続されるバイアス電位制御端子４１２と、バイアス電位制御端子４１２に接続される第１の制御電圧源４１５ａからなる。また、寄生ダイオード４１１のアノード側には、抵抗素子４１０を介してバイアス電位制御端子４１３が配置され、このバイアス電位制御端子４１３に第２の制御電圧源４１５ｂが接続されている。なお、実施の形態２における第２のスイッチ回路４０６ｂは、実施の形態１の第２のスイッチ回路１０６ｂと同様に構成されているが、第１のスイッチ回路４０６ａと同様に構成してもよい。
【００１９】
さらに、実施の形態２では、ソース４０１とドレイン４０２に対して抵抗素子４０９を介してバイアス電位制御端子（ソースドレインバイアス制御端子）４１４が設けられ、このバイアス電位制御端子４１４に第３の制御電圧源（ソースドレインバイアス制御電圧源）４１５ｃが接続されている。なお、バイアス電位制御端子４１４とソース４０１との間に接続された抵抗素子４０９と、バイアス電位制御端子４１４とドレイン４０２との間に接続された抵抗素子４０９と、ゲート４０３とゲート制御端子４０８との間に接続された抵抗素子４０９の抵抗値は等しい値であるが、設計条件に応じてそれぞれ適宜異なる値としても良い。
【００２０】
次に、ＮＭＯＳトランジスタ４０５について図５を用いて説明する。
ＮＭＯＳトランジスタ４０５は、Ｎ型半導体となるドレイン５０１とソース５０３とバックゲート分離用のＮウエル５０５と、Ｐ型半導体となるバックゲート５０４とシリコン共通基板５０６とチャネル制御用のゲート５０２から構成される。バックゲート５０４とＮウエル５０５とのＰＮ接合面に形成される寄生ダイオード５０７が図４中の寄生ダイオード４１１に相当する。また、他の構成の図４の構成との関係は次の通りである。すなわち、図５のドレイン５０１がドレイン４０２に、ゲート５０２がゲート４０３に、ソース５０３がソース４０１に、バックゲート５０４がバックゲート４０４に、Ｎウエル５０５がバイアス電位制御端子４１２にそれぞれ対応する。
【００２１】
次に、実施の形態２の高周波スイッチの動作について説明する。
実施の形態２では、「遮断状態」にて、バックゲート４０４を高周波接地に短絡するために、寄生ダイオード４１１が利用される。寄生ダイオード４１１のアノード側はバイアス用の抵抗素子４１０を介して第２の制御電圧源４１５ｂが接続され、カソード側は第１の制御電圧源４１５ａに接続されている。従って、第１の制御電圧源４１５ａ及び第２の制御電圧源４１５ｂにて寄生ダイオード４１１を順バイアスまたは逆バイアスに設定することで、寄生ダイオード４１１（図５における寄生ダイオード５０７）を電気的に短絡または開放させることができる。
【００２２】
「遮断状態」では、寄生ダイオード４１１を順バイアスとすることでバックゲート４０４と第１の制御電圧源４１５ａをショートする。第１の制御電圧源４１５ａは、電圧源であり出力インピーダンスが低いため、ソース４０１またはドレイン４０２からバックゲート４０４へと漏えいした信号を第１の制御電圧源４１５ａへ逃がすことができる。一方、「導通状態」では、寄生ダイオード４１１を逆バイアスとすることで、バックゲート４０４と第１の制御電圧源４１５ａとを電気的に分離できる。従って、ソース４０１またはドレイン４０２からバックゲート４０４へと漏えいした信号は第１の制御電圧源４１５ａへ逃げない。結果として、高周波スイッチとしての通過損失劣化を防止することができる。
【００２３】
次に、第１の制御電圧源４１５ａによるバイアス電位制御端子４１２への電圧印加と第２の制御電圧源４１５ｂによるバイアス電位制御端子４１３への電圧印加及び第３の制御電圧源４１５ｃによるバイアス電位制御端子４１４への電圧印加の一例について説明する。
寄生ダイオード４１１を逆バイアスにする場合（寄生ダイオード４１１はオープン、高周波スイッチは「導通状態」）は、第２の制御電圧源４１５ｂと第３の制御電圧源４１５ｃをグランドにバイアスし、第１の制御電圧源４１５ａをＮＭＯＳトランジスタ４０５の耐圧電圧にバイアスする。なお、第３の制御電圧源４１５ｃをグランドにバイアスする理由については後述する。一方、寄生ダイオード４１１を順バイアスにする場合（寄生ダイオード４１１はショート、高周波スイッチは「遮断状態」）は、第２の制御電圧源４１５ｂをダイオードのしきい値電圧以上にバイアスすると共に、第３の制御電圧源４１５ｃをＮＭＯＳトランジスタ４０５の耐圧電圧にバイアスし、第１の制御電圧源４１５ａをグランドにバイアスする。このような動作により、実施の形態１の第１のスイッチ回路１０６ａと同様の動作を行うことができる。
【００２４】
次に、上記の動作で、第３の制御電圧源４１５ｃによるバイアス電位の制御を行う理由について説明する。「導通状態」では、ＮＭＯＳトランジスタ４０５のゲート４０３とソース４０１／ドレイン４０２間電圧を大きくすることで、オン抵抗を小さくして、通過損失を最小化するためである。すなわち、第３の制御電圧源４１５ｃをグランドにバイアスすることにより、ゲート制御端子４０８から印加される電圧との関係により、ゲート４０３−ドレイン４０２間電圧（または、ゲート４０３−ソース４０１間電圧）を大きくすることができる。
また、「遮断状態」では、Ｐ型半導体であるバックゲート４０４とＮ型半導体であるソース４０１及びドレイン４０２を逆バイアスとすることで、ＰＮ接合容量を小さくし、ソース４０１及びドレイン４０２からバックゲート４０４への信号漏えいを抑え、アイソレーションをさらに向上することができる。すなわち、第３の制御電圧源４１５ｃを第２の制御電圧源４１５ｂのバイアス電圧で同等かそれ以上のＮＭＯＳトランジスタ４０５の耐圧電圧とすることで、ソース４０１及びドレイン４０２からバックゲート４０４への信号漏えいを抑えることができる。
【００２５】
なお、ソース４０１及びドレイン４０２に接続された抵抗素子４０９とバイアス電位制御端子４１４と第３の制御電圧源４１５ｃの構成を実施の形態１のＮＭＯＳトランジスタ１０５に対して適用しても良い。
【００２６】
以上説明したように、実施の形態２の高周波スイッチによれば、トランジスタはＮＭＯＳトランジスタであり、第１のスイッチ回路を、ＮＭＯＳトランジスタにおける半導体基板とバックゲート間を電気的に遮断するためのＮウエルとバックゲートとの接合面に形成される寄生ダイオードと、寄生ダイオードのバイアス電位を制御する制御電圧源とを用いて構成したので、実施の形態１の効果に加えて、スイッチ回路を別途配置する必要がなく、高周波スイッチの小型化に寄与することができる。
【００２７】
また、実施の形態２の高周波スイッチによれば、ソース及びドレインのバイアス電位を制御するためのソースドレインバイアス制御端子と、トランジスタの導通または遮断の状態によって、ソースドレインバイアス制御端子を介してバイアス電位を制御するソースドレインバイアス制御電圧源とを備えたので、導通状態での通過損失を小さくすることができると共に、遮断時のアイソレーションをさらに向上させることができる。
【００２８】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【００２９】
以上のように、この発明に係る高周波スイッチは、ゲートへの制御電圧によってソースとドレイン間の信号を導通と遮断の状態に切り替える構成に関するものであり、無線通信機器の高周波スイッチとして用いるのに適している。
【符号の説明】
【００３０】
１０１，４０１，５０３  ソース、１０２，４０２，５０１  ドレイン、１０３，２０６，３０７，４０３，５０２  ゲート、１０４，４０４，５０４  バックゲート、１０５，２０２，３０２，４０５  ＮＭＯＳトランジスタ、１０６ａ，４０６ａ  第１のスイッチ回路、１０６ｂ，４０６ｂ  第２のスイッチ回路、１０７，２０３，３０３，４０７  高周波接地、１０８，４０８  ゲート制御端子、１０９ａ，１０９ｂ，４０９，４１０  抵抗素子、２０１，３０１  端子、２０４，３０４  制御電圧源、２０５，３０５  スイッチ回路、３０６  インピーダンス変成器、４１１，５０７  寄生ダイオード、４１２，４１３  バイアス電位制御端子、４１４  バイアス電位制御端子（ソースドレインバイアス制御端子）、４１５ａ  第１の制御電圧源、４１５ｂ  第２の制御電圧源、４１５ｃ  第３の制御電圧源（ソースドレインバイアス制御電圧源）、５０５  Ｎウエル、５０６  シリコン共通基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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