(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを含む光電変換装置の製造方法であって、
基板の上に前記ＭＯＳトランジスタのポリシリコン層を含むゲート電極を形成し、前記基板の中に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する第１の工程と、
前記ゲート電極のうちで前記基板の素子領域の上に位置する前記ポリシリコン層からなる第１部分をマスクした状態で、前記基板のうちで前記ソース・ドレイン領域に位置する第２部分に前記ソース・ドレイン領域と同じ導電型の不純物を導入する第２の工程と、
前記ＭＯＳトランジスタを覆う絶縁体部材に設けられた第１孔を通して、前記第２部分に不純物を注入する際にマスクされた前記第１部分に接触する導電体部材と、前記絶縁体部材に設けられた第２孔を通して前記第２部分に接触する導電体部材と、を形成する第３の工程と、
を有し、
前記第２の工程において、前記ゲート電極の前記基板とは反対側の表面が、前記ポリシリコン層で構成されていることを特徴とする光電変換装置の製造方法。
【請求項２】
前記絶縁体部材を前記第２の工程の前に形成し、前記第２の工程では、前記絶縁体部材に設けられた前記第２孔を介して前記第２部分に不純物を導入する、請求項１に記載の光電変換装置の製造方法。
【請求項３】
ＭＯＳトランジスタを含む光電変換装置の製造方法であって、
基板の上に前記ＭＯＳトランジスタのゲート電極を形成し、前記基板の中に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する第１の工程と、
前記ゲート電極および前記ソース・ドレイン領域を覆い、かつ、前記ゲート電極のうちで前記基板の素子領域の上に位置する第１部分の上に位置する第１孔と、前記基板のうちで前記ソース・ドレイン領域に位置する第２部分の上に位置する第２孔と、が設けられた絶縁体部材を形成する工程と、
前記第１孔をマスクで塞ぐことによって前記第１部分をマスクした状態で、前記第２孔を介して前記第２部分に前記ソース・ドレイン領域と同じ導電型の不純物を導入する第２の工程と、
前記第２孔を通して前記第２部分に接触する導電体部材を形成する第３の工程と、
を有し、
前記第２の工程において、前記第１部分はポリシリコン層からなり、前記ゲート電極の前記基板とは反対側の表面が、前記ポリシリコン層で構成されており、
前記第１孔を通して前記第１部分に接触する導電体部材を形成することを特徴とする光電変換装置の製造方法。
【請求項４】
ＭＯＳトランジスタを含む光電変換装置の製造方法であって、
基板の上に前記ＭＯＳトランジスタのゲート電極を形成し、前記基板の中に前記ＭＯＳトランジスタのソース・ドレイン領域を形成する第１の工程と、
前記ゲート電極および前記ソース・ドレイン領域を覆う絶縁体膜を形成し、前記絶縁体膜に前記ソース・ドレイン領域の上に位置する第１の孔を形成する工程と、
前記ゲート電極のうちで前記基板の素子領域の上に位置する第１部分を前記絶縁体膜で覆って前記第１部分をマスクした状態で、前記第１の孔を介して前記基板のうちで前記ソース・ドレイン領域に位置する第２部分に前記ソース・ドレイン領域と同じ導電型の不純物を導入する第２の工程と、
前記第１の孔を通して前記第２部分に接触する導電体部材を形成する第３の工程と、を有し、
前記第２の工程において、前記第１部分はポリシリコン層からなり、前記ゲート電極の前記基板とは反対側の表面が、前記ポリシリコン層で構成されており、
前記第２の工程の後に、前記絶縁体膜に前記第１部分の上に位置する第２の孔を形成し、
前記第２の孔を通して前記第１部分に接触する導電体部材を形成し、前記第２の孔を形成した後に、前記第２部分に接触する前記導電体部材を形成することを特徴とする光電変換装置の製造方法。
【請求項５】
前記第２の孔を介して前記ゲート電極へ不純物をイオン注入することなく、前記第１部分に接触する前記導電体部材を形成する、請求項４に記載の光電変換装置の製造方法。
【請求項６】
前記第１部分に接触する前記導電体部材と前記ポリシリコン層とを反応させて、前記ゲート電極にシリサイド層を形成する、請求項１乃至５のいずれか１項に記載の光電変換装置の製造方法。
【請求項７】
前記光電変換装置は前記第１部分を有する前記ゲート電極とは別のゲート電極を有するＭＯＳトランジスタをさらに含み、
前記第１の工程では、シリサイド層を含む前記別のゲート電極を形成し、
前記第１部分を有するゲート電極および前記別のゲート電極を覆う絶縁体膜を形成し、
前記絶縁体膜に前記第２孔を形成し、
前記第２孔を形成した後に、前記絶縁体膜に前記別のゲート電極の前記シリサイド層の上に位置する第３孔を形成し、
前記第３孔を通して前記別のゲート電極の前記シリサイド層に接触する導電体部材を形成する、
請求項１乃至３のいずれか１項に記載の光電変換装置の製造方法。
【請求項８】
前記第１部分を有する前記ゲート電極を第１ゲート電極とし、前記第１ゲート電極を有する前記ＭＯＳトランジスタを第１ＭＯＳトランジスタとして、前記光電変換装置は第２ゲート電極を有する第２ＭＯＳトランジスタをさらに含み、
前記第１の工程では、前記第２ゲート電極を形成し、
前記第２の工程では、前記第１部分をマスクした状態で前記第２ゲート電極に不純物を導入し、
前記絶縁体部材に設けられた第４孔を通して前記第２ゲート電極に接触する導電体部材を形成する、請求項１乃至３のいずれか１項に記載の光電変換装置の製造方法。
【請求項９】
前記第１の工程では、前記第２ゲート電極が、前記基板の素子領域を画定する素子分離用の絶縁体領域の上に位置する第３部分を有するように前記第２ゲート電極を形成し、
前記第４孔が設けられた前記絶縁体部材を前記第２の工程の前に形成し、
前記第２の工程では、前記絶縁体部材に設けられた前記第４孔を介して前記第３部分に不純物を導入し、
前記第２ゲート電極に接触する前記導電体部材が前記第３部分に接触する、請求項８に記載の光電変換装置の製造方法。
【請求項１０】
前記第１の工程では、第１のドーズ量および第１の注入エネルギーを用いたイオン注入によって不純物を導入して前記ソース・ドレイン領域を形成し、前記第２の工程では、前記第１のドーズ量よりも高い第２のドーズ量および前記第１の注入エネルギーよりも低い第２の注入エネルギーを用いたイオン注入によって前記第２部分に不純物を導入する、請求項１乃至９のいずれか１項に記載の光電変換装置の製造方法。
【請求項１１】
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含む画素回路が配列された光電変換装置であって、
基板と、
前記基板の上に設けられた前記第１ＭＯＳトランジスタの第１ゲート電極と、
前記基板の上に設けられた前記第２ＭＯＳトランジスタの第２ゲート電極と、
前記第１ゲート電極に接触する第１導電体部材と、
前記第２ゲート電極に接触する第２導電体部材と、を備え、
前記第１導電体部材は前記基板の素子領域の上に位置しており、前記第２ゲート電極のうちで前記第２導電体部材の下に位置する部分の不純物濃度が、前記第１ゲート電極のうちで前記第１導電体部材の下に位置する部分の不純物濃度よりも高いことを特徴とする光電変換装置。
【請求項１２】
前記基板の素子領域は、素子分離用の絶縁体領域によって画定されており、
前記第２導電体部材は前記基板の絶縁体領域の上に位置する、請求項１１に記載の光電変換装置。
【請求項１３】
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタは同じ導電型である、請求項１１または１２に記載の光電変換装置。
【請求項１４】
前記第１ゲート電極はシリコンおよびゲルマニウムの少なくとも一方を含有し、前記第１ゲート電極の厚みは４００ｎｍ以下であり、前記絶縁体領域はＳＴＩ構造を有し、前記第１ゲート電極の一部は前記絶縁体領域の上に位置する、請求項１２に記載の光電変換装置。
【請求項１５】
前記基板の上に設けられた、シリサイド層を有する電極を備え、
前記第１ゲート電極は、前記第１導電体部材の下に前記シリサイド層とは金属成分が異なるシリサイド層を有する、請求項１１乃至１４のいずれか１項に記載の光電変換装置。
【請求項１６】
前記第１ＭＯＳトランジスタは光電変換で生じた電荷をリセットするリセットトランジスタ、または、光電変換で生じた電荷に基づく信号を生成する増幅トランジスタである、請求項１１乃至１５のいずれか１項に記載の光電変換装置。
【請求項１７】
前記第１ゲート電極および前記第２ゲート電極を覆う絶縁体部材を備え、
前記第１導電体部材および前記第２導電体部材のそれぞれは前記絶縁体部材に設けられた孔の中に配されており、
前記第２ゲート電極のうちで前記第２導電体部材の下に位置する前記部分の不純物濃度が、前記第２ゲート電極のうちで前記絶縁体部材の下に位置する部分の不純物濃度よりも高い、請求項１１乃至１６のいずれか１項に記載の光電変換装置。
【請求項１８】
前記画素回路が第３ＭＯＳトランジスタを含み、
前記基板の上に設けられた前記第３ＭＯＳトランジスタの第３ゲート電極と、
前記第３ゲート電極に接触する第３導電体部材と、
前記第３ゲート電極を覆う絶縁体部材と、を備え、
前記第３導電体部材は前記絶縁体部材に設けられた孔の中に配されており、
前記第３導電体部材は、前記基板の素子領域の上に位置し、
前記第３ゲート電極のうちで前記第３導電体部材の下に位置する部分の不純物濃度が、前記第３ゲート電極のうちで前記絶縁体部材の下に位置する部分の不純物濃度よりも高い、請求項１１乃至１７のいずれか１項に記載の光電変換装置。
【請求項１９】
前記第２ＭＯＳトランジスタは光電変換で生じた電荷を転送する転送トランジスタである、請求項１１乃至１８のいずれか１項に記載の光電変換装置。
【請求項２０】
請求項１１乃至１９の何れか１項に記載の光電変換装置と、前記光電変換装置から得られた信号を処理する信号処理装置と、を備える撮像システム。
【請求項２１】
前記第１の工程では、不純物を含有するポリシリコン膜を形成した後に、前記ポリシリコン膜をパターニングして前記第１部分を有する前記ゲート電極を形成する、請求項１乃至１０のいずれか１項に記載の光電変換装置の製造方法。
【請求項２２】
前記第１の工程では、前記ポリシリコン膜に含有される前記不純物を含むガスを用いてシリコン膜を成膜することで、前記不純物を含有する前記ポリシリコン膜を形成する、請求項２１に記載の光電変換装置の製造方法。
【請求項２３】
前記第１の工程では、シリコン膜を成膜した後に、前記シリコン膜に不純物を導入し、さらに、前記不純物が導入されたシリコン膜をアニールすることで、前記不純物を含有する前記ポリシリコン膜を形成する、請求項２１に記載の光電変換装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有する光電変換装置に関する。
【背景技術】
【０００２】
イメージセンサなどの光電変換装置においては、数百万〜数千万個もの多くの画素回路が配列され、画素回路からの信号が画素信号としても用いられる。光電変換素子の受光領域の面積を広げることが、感度や飽和電子量を向上させる上で有効である。光電変換素子の受光領域の面積を広げるには、画素回路の受光領域以外の領域の面積を小さくする必要がある。
【０００３】
特許文献１の段落００２５には、転送ゲート電極（１２１）に接続された第１コンタクトプラグ（３２１）をチャネル領域上などの第１活性部（２Ａ）上に設けることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−８４７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画素回路のデバイスの微細化やレイアウトの変更にあたっては、光電変換装置の製造プロセス上の制約や、画素回路のＭＯＳトランジスタの特性上の制約がある。特許文献１のように、コンタクトプラグをチャネル領域上に設けると、トランジスタの特性が低下してしまう虞がある。本発明は、画素回路の性能を向上することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための手段は、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを含む画素回路が配列された光電変換装置の製造方法において、素子分離用の絶縁体領域によって画定された半導体領域を有する基板の上に、前記第１ＭＯＳトランジスタのための第１ゲート電極と、前記第２ＭＯＳトランジスタのための第２ゲート電極と、を形成する第１の工程と、前記第１ゲート電極の前記半導体領域の上に位置する部分をマスクして、前記第１ＭＯＳトランジスタのソース・ドレイン領域に不純物を導入する第２の工程と、前記基板を覆う絶縁体部材に設けられた第１孔を介して前記第１ゲート電極の前記部分に接触する第１導電体部材と、前記絶縁体部材に設けられた第２孔を介して前記第２ゲート電極に接触する第２導電体部材と、を形成する第３の工程と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、光電変換回路の性能を向上する上で有利な技術を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】光電変換装置の説明する模式図。
【図２】第１実施形態に係る画素回路を説明する模式図。
【図３】光電変換装置の製造方法を説明する模式図。
【図４】第２実施形態に係る画素回路を説明する模式図。
【図５】光電変換装置の製造方法を説明する模式図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１０】
まず、複数の実施形態に共通する光電変換装置の構造の概略を説明する。
【００１１】
図１は、光電変換装置１の回路構成例を示している。光電変換装置１は、画素部１８と、駆動部２４と、信号処理部２５と、制御部２７と、出力部２９とを備えうる。画素部１８は、複数の行および複数の列を構成するように配列された複数の画素回路２を含む。画素回路２は少なくとも光電変換素子を含み、加えて光電変換素子で生成された電荷から信号を生成するための複数のＭＯＳトランジスタを含む。ここでは、理解の容易化のため、画素回路２が３行×４列で配列された構成が図示されている。画素部１８の複数の画素回路２は電源線１９や信号線２０、２１、２２で駆動部２４と接続されており、画素部１８の複数の画素回路２は出力信号線２３で信号処理部２５と接続されている。
【００１２】
駆動部２４は、例えばシフトレジスタを有しており、クロック信号に応じて駆動信号を画素部１８に出力し、行ごとに各画素回路２を駆動する。信号処理部２５は、各列に対応して設けられ、前述の制御信号に応答して出力された各画素回路２からの信号を列ごとに読み出す。信号処理部２５により読み出された各信号は、制御部２７からの制御信号にしたがって転送部２８ａ及び２８ｂを介して水平転送され、列ごとに順に出力部２９から出力されうる。
【００１３】
信号処理部２５が行う画素回路２からの信号の処理は、例えば相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）法にしたがう回路構成によって為されうる。信号処理部２５で処理された信号は、出力部２９において増幅され、信号として出力されうる。信号処理部２５は、ほかにアンプ回路やＡＤ変換回路を含みうる。
【００１４】
光電変換装置１は半導体基板を収容するパッケージをさらに備えることもできる。パッケージは、上記した画素部１８等を有するチップが固定された基体と、チップに対向する蓋体と、チップと外部との信号をやり取りするためのワイヤボンディングやリードフレーム等の接続部材と、を含みうる。
【００１５】
光電変換装置１は、撮像装置（イメージセンサ）、焦点検出装置（ＡＦセンサ）および測光装置（ＡＥセンサ）の少なくともいずれかとして構成される。光電変換装置１は複数のセンサ機能を兼ねることもでき、例えば、像面位相差方式により焦点検出が可能な撮像装置を構成することもできる。光電変換装置を用いて、撮像システムを構築することができる。撮像システムは、カメラや撮影機能を有する情報端末である。撮像システムは光電変換装置から得られた信号を処理する信号処理装置や、光電変換装置で撮影された画像を表示する表示装置、を備えることができる。
【００１６】
＜第１実施形態＞
次に、図２を用いて第１実施形態に係る光電変換装置の構造を説明する。
【００１７】
図２（ａ）は、画素回路２の回路構成例を示している。画素回路２は、フォトダイオード等の光電変換素子１０、転送トランジスタ１１、フローティングノード１２、増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５を含みうる。転送トランジスタ１１のゲート端子には、転送信号線２０を介して転送信号ＴＸが与えられる。転送信号ＴＸが活性化されると、光電変換素子１０での光電変換によって発生した電荷が、転送トランジスタ１１によって、フローティングノード１２に転送される。フローティングノード１２は増幅トランジスタ１３のゲート端子に接続されており、増幅トランジスタ１３のソース電位は、フローティングノード１２に転送された電荷量の変動に応じて変化する。増幅トランジスタ１３はソースが選択トランジスタ１５を介して電流源２６に接続されたソースフォロワを構成する。選択トランジスタ１５のゲート端子には、選択信号線２２を介して選択信号ＳＥＬが与えられる。選択信号ＳＥＬが活性化されると、選択トランジスタ１５は、増幅トランジスタ１３のゲート電位に応じた信号を光電変換素子１０で生じた電荷に基づく信号として出力信号線２３に出力する。また、リセットトランジスタ１４のゲート端子には、リセット信号線２１を介してリセット信号ＲＥＳが与えられる。リセット信号ＲＥＳリセット信号ＲＥＳが活性化されると、リセットトランジスタ１４はフローティングノード１２の電位をリセットする。また、リセットトランジスタ１４は光電変換素子１０の電荷をリセットしうる。
【００１８】
図２（ｂ）は、画素回路２のレイアウト例を示す平面模式図である。図２（ｃ）のＡは図２（ｂ）のＡ−Ａ’線における断面模式図を、図２（ｃ）のＢは図２（ｂ）のＢ−Ｂ’線における断面模式図である。
【００１９】
基板１００は、その表面に半導体領域１０１と絶縁体領域１０２を有する。半導体領域１０１は不純物濃度や導電型によって区別された複数の不純物領域を含む。素子分離用の絶縁体領域１０２はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造及び／又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有し、半導体領域１０１を画定する。半導体領域１０１は活性領域や素子領域として機能し、絶縁体領域１０２は不活性領域及び／又は素子分離領域として機能する。ここでは、１つの画素回路２に対して、１つのみの半導体領域１０１を設けた例を示したが、１つの画素回路２に対して複数の半導体領域１０１を設けることもできる。
【００２０】
半導体領域１０１はｐ型の不純物領域１４１を含む。不純物領域１４１はウェル領域である。画素回路２は不純物領域１４１に形成されている。図２（ａ）の光電変換素子１０は、例えば、埋め込み型のフォトダイオードであり、信号電荷としての電子を蓄積するｎ型の不純物領域１４２を含む。不純物領域１４２と半導体領域１０１の表面との間にはｐ型の不純物領域１４３が設けられている。光電変換素子１０は空乏領域を含む。この空乏領域は、不純物領域１４２とｐｎ接合をなす不純物領域（不純物領域１４１、１４３等）および不純物領域１４２により形成される。図２（ａ）のフローティングノード１２は、信号電荷が転送されるｎ型の不純物領域１４４を含む。不純物領域１４４は浮遊拡散（フローティングディフュージョン）領域である。図２（ａ）の増幅トランジスタ１３、リセットトランジスタ１４、選択トランジスタ１５はｎ型の不純物領域１４５を含む。不純物領域１４５はソース・ドレイン領域である。ソース・ドレイン領域とはトランジスタのソースおよびドレインの少なくとも一方に該当する不純物領域を意味する。駆動状態やレイアウトによっては同一の不純物領域が同じトランジスタあるいは別のトランジスタのソースやドレインとなり得る。本例では、転送トランジスタ１１のドレインは、リセットトランジスタ１４のソースを兼ね、増幅トランジスタ１３のドレインは、リセットトランジスタ１４のドレインを兼ねる。また、光電変換素子１０の不純物領域１４２は転送トランジスタ１１のソースを兼ねる。
【００２１】
図２（ｂ）、（ｃ）に示すように、半導体領域１０１の上にはゲート絶縁膜を介して複数のゲート電極が設けられている。図２（ａ）の転送トランジスタ１１はゲート電極１１１を、図２（ａ）のリセットトランジスタ１４はゲート電極１１２を有する。図２（ａ）の増幅トランジスタ１３はゲート電極１１３を、図２（ａ）の選択トランジスタ１５はゲート電極１１４を有する。ゲート電極１１１、１１２、１１３、１１４はそれぞれの少なくとも一部が、ゲート絶縁膜を介して半導体領域１０１の上に位置する。このことにより、半導体領域１０１のゲート電極１１１、１１２、１１３、１１４の下に位置する部分はチャネルが形成されるチャネル領域として機能する。本例では、ゲート電極１１１、１１２、１１３、１１４の各々の一部は素子分離領域としての絶縁体領域１０２の上に位置している。絶縁体領域１０２を構成する絶縁体により、ゲート電極の下の寄生チャネルの発生が抑制される。ゲート電極１１１、１１２、１１３、１１４の各々の全部が半導体領域１０１の上に位置してもよい。その場合には、ゲート電極１１１、１１２、１１３、１１４の各々の一部がチャネル領域の上に位置し、残りの一部がＰＮ接合分離構造を有する素子分離領域の上に位置し得る。各ゲート電極は、例えばシリコン、ゲルマニウムあるいはシリコンとゲルマニウムの混合物、典型的にはこれらの多結晶体を含有する。各ゲート電極の厚みは例えば５０ｎｍ以上５００ｎｍ以下であるが、本実施形態は、各ゲート電極の厚みが１００ｎｍ以上４００ｎｍ以下である場合、特に、２００ｎｍ以下である場合に好適である。各ゲート電極はポリシリコン層とシリサイド層で構成されたポリサイド構造を有していてもよい。
【００２２】
基板１００の上には複数のゲート電極を覆う絶縁体部材１５１が設けられている。絶縁体部材１５１は複数の絶縁体層で構成された積層体であってもよい。絶縁体部材１５１は複数の孔（コンタクトホール）を有する。
【００２３】
基板１００の上には、ゲート電極に接触する導電体部材として、複数のプラグ（ゲートプラグ）が設けられている。例えば、ゲート電極１１１に接触するプラグ１２１、ゲート電極１１２に接触するプラグ１２３、ゲート電極１１３に接触するプラグ１２５、ゲート電極１１４に接触するプラグ１２６である。また、基板１００の上には、半導体領域１０１に接触する導電体部材として、複数のプラグ（コンタクトプラグ）が設けられている。例えば、図２（ａ）の転送トランジスタ１１のドレインに接触するプラグ１２２、図２（ａ）の増幅トランジスタ１３のドレインに接触するプラグ１２４、選択トランジスタ１５のソースに接触するプラグ１２７である。各プラグは、例えばタングステンを主成分として含有する導電部と、チタンや窒化チタンなどを主成分として含有するバリアメタル部を含みうる。
【００２４】
絶縁体部材１５１の上にはゲートプラグやコンタクトプラグに接続する配線が設けられる。配線は信号線２０、２１、２２、２３や電源線１９などのグローバル配線に加え、ローカル配線１６（図２（ｃ）参照）を含む。ローカル配線１６は、不純物領域１４４とゲート電極１１３とを接続し、フローティングノード１２の一部を成しうる。各配線は、アルミニウムや銅を主成分として含有する導電部と、チタンや窒化チタン、タンタルや窒化タンタルなどを主成分として含有するバリアメタル部を含みうる。配線は複数の配線層で形成される。同一の配線層の配線間や、異なる配線層間は絶縁体部材１５２で絶縁されている。
【００２５】
導電体部材としてのゲートプラグやコンタクトプラグは、上述した絶縁体部材１５１の孔を介して、ゲート電極や半導体領域に接触する。ゲートプラグやコンタクトプラグは絶縁体部材１５１の孔の内側のみに設けられている。その場合、ゲート電極あるいは半導体領域に接触する導電体部材は、絶縁体部材１５１の孔の外側に位置する配線とは異なる材料で構成され得る。
【００２６】
半導体領域１０１に接触するプラグ１２２、１２４、１２７（コンタクトプラグ）は必然的に半導体領域１０１の上に位置することになる。しかし、ゲート電極に接触するプラグ１２１、１２３、１２５、１２６（ゲートプラグ）は、半導体領域１０１の上に位置することもできるし、絶縁体領域１０２の上に位置することもできる。
【００２７】
複数のゲートプラグのうち、例えばプラグ１２５は、絶縁体領域１０２の上に位置する。つまり、プラグ１２５は、ゲート電極１１３の絶縁体領域１０２の上に位置する部分に接触する。
【００２８】
トランジスタにおいて、チャネル領域の上にプラグが存在すると、ノイズの原因となり得る。例えば信号を生成する増幅トランジスタ１３（図２（ａ）参照）においては、チャネル領域で発生するノイズが、固定パターンノイズの原因となり易い。そこで本実施形態では、増幅トランジスタのゲート電極１１３に接続されたプラグ１２５を絶縁体領域１０２の上に設けることで、ノイズを抑制することができる。
【００２９】
一方、複数のゲートプラグのうち、例えばプラグ１２１、１２３、１２６は半導体領域１０１の上に位置する。そして、プラグ１２１、１２３、１２６はゲート電極１１１、１１２、１１４の内の、半導体領域１０１の上に位置する部分にそれぞれ接触する。
【００３０】
主にＯＮとＯＦＦを切替えるスイッチ機能を担うリセットトランジスタや選択トランジスタについては、チャネル領域でのノイズの影響が小さいため、プラグ１２１、１２３、１２６を半導体領域１０１の上に位置させている。このようにすることで、対応するゲート電極１１２、１１４の絶縁体領域１０２の上に位置する部分の面積を小さくして、画素回路２を微細化することができる。
【００３１】
本例では、信号電荷を扱う転送トランジスタのプラグ１２１を半導体領域１０１の上に設けているが、プラグ１２１を絶縁体領域１０２の上に設けて、暗電流などのノイズを抑制する構成にしてもよい。
【００３２】
ゲート電極１１３には不純物濃度がゲート電極１１３の他の部分（低濃度部）よりも高い高濃度部１５４が設けられている。これにより、ゲート電極１１３の抵抗が低くなり、絶縁体領域１０２の上にプラグ１２５を配しても、ゲート電極１１３の高速動作が可能となる。プラグ１２５はこの高濃度部１５４に接触しうる。高濃度部１５４のネットでの導電型はゲート電極１１３を有するトランジスタの導電型（ｎ型）と同じである。しかし、ゲート電極１１３とプラグ１２５との間の抵抗を低くできれば、高濃度部１５４にゲート電極１１３を有するトランジスタの導電型と逆（ｐ型）の不純物を導入してもよい。
【００３３】
これに対して、ゲート電極１１１、１１２、１１４はその全体がゲート電極１１３の低濃度部と同程度の不純物濃度となっている。つまり、ゲート電極１１１、１１２、１１４の全体が低濃度部となっている。プラグ１２１、１２３、１２６はこの低濃度部に接触している。その結果、ゲート電極１１３のプラグ１２５に接触する部分（高濃度部１５４）の不純物濃度は、ゲート電極１１１、１１２、１１４のプラグ１２１、１２３、１２６が接触する部分（低濃度部）の不純物濃度よりも高くなっている。なお、ゲート電極１１３の全体の不純物濃度を、ゲート電極１１１、１１２、１１４の不純物濃度よりも高くしてもよい。
【００３４】
次に、図３を用いて、第１実施形態に係る光電変換装置の製造方法の第１例を説明する。
【００３５】
まず、例えばｐ型シリコン基板にＬＯＣＯＳ構造やＳＴＩ構造などの素子分離構造を有する絶縁体領域１０２を形成する。これにより、図３（ａ）に示すように、ｐ型の不純物領域１４１を含む半導体領域１０１と、絶縁体領域１０２に領域が分けられる。次に、ゲート絶縁膜１０９を形成後、ゲート絶縁膜１０９の上に導電体膜１１０を形成する。導電体膜１１０は不純物を含有する半導体材料で構成されうる。半導体材料としては、シリコン、ゲルマニウムあるいはシリコンとゲルマニウムの混合物が好適である。
【００３６】
不純物を含有する導電体膜１１０は、以下のような第１の方法で形成可能である。例えば、基板１００の上に化学気相成長法により、半導体の非晶質膜を形成する。この非晶質膜は、膜厚が１００〜３００ｎｍ（例えば１５０ｎｍ）であるアモルファスシリコン膜が好適である。詳細には、反応温度を５００〜６５０℃（例えば５８０℃）、ガス圧力を１５〜６０Ｐａ（例えば３０Ｐａ）、ガス種をシラン系ガス（例えばＳｉＨ４）とした雰囲気にすることで、アモルファスシリコン膜を成膜することができる。
【００３７】
その後、非晶質膜にイオン注入などにより不純物を導入する。そして、必要に応じて、非晶質膜を多結晶化する。例えばアモルファスシリコン膜にリンイオンを、ドーズ量１×１０１５ｉｏｎｓ／ｃｍ２、加速電圧２０ｋｅＶで注入する。さらに、窒素雰囲気中で６００℃、６０秒アニールすることで、不純物を含有するポリシリコン膜が形成可能である。この際にイオン注入のエネルギーは、飛程距離Ｒｐに加えて飛程の標準偏差ΔＲｐの６倍（Ｒｐ＋６ΔＲｐ）が、ゲート電極の膜厚よりも小さくなるように設定することが望ましい。
【００３８】
また、不純物を含有する導電体膜１１０は、以下のような第２の方法でも形成可能である。例えば、基板１００の上に化学気相成長法により、不純物を含むガスを用いて多結晶膜を形成する。この多結晶膜は、膜厚が３００〜５００ｎｍ（例えば４００ｎｍ）であるアモルファスシリコン膜が好適である。詳細には、反応温度を５００〜６５０℃（例えば５４０℃）、ガス圧力を３０〜１００Ｐａ（例えば７０Ｐａ）、ガス種をＳｉＨ４とＰＨ３の混合ガス雰囲気で、不純物としてリンを含有するポリシリコン膜を成膜することができる。このときに、ゲート電極の表面付近の不純物濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以上であることが望ましい。本実施形態においては、ゲート電極の極性をｎ型とする例としたが、全部もしくは一部のゲート電極の極性を逆のｐ型にすることも可能である。その場合は、ゲート電極の表面付近の不純物濃度は２×１０１７ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００３９】
次に、フォトリソグラフィ技術を用いてこの導電体膜１１０をパターニングする。これにより、これにより、図３（ｂ）に示すように、転送トランジスタのゲート電極１１１、リセットトランジスタのゲート電極１１２、増幅トランジスタのゲート電極１１３、選択トランジスタのゲート電極１１４が形成される。
【００４０】
ゲート電極のパターニング後に、例えばイオン注入等により、ｎ型の不純物領域１４２、ｐ型の不純物領域１４３、ｎ型の不純物領域１４４を形成する。ｎ型の不純物領域１４２、ｐ型の不純物領域１４３、ｎ型の不純物領域１４４は、ゲート電極を成膜する前に形成することも可能である。ｎ型の不純物領域１４４の表面濃度は、フローティングノード１２の容量の低減や画素回路２のＭＯＳトランジスタのホットキャリア耐性等の観点から、５×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、ゲート電極のパターニング後に不純物領域１４２、１４３、１４４を形成する際には、ゲート電極に余計な不純物が導入されないように、ゲート電極をフォトレジスト等でマスクしておくことが好ましい。
【００４１】
次に、基板１００の上に絶縁体膜を形成する。必要に応じて、絶縁体膜にはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）やエッチバック、リフローなどにより平坦化処理を施す。その後、フォトリソグラフィ技術を用いて、絶縁体膜にコンタクトホールとなる複数の孔を形成する。コンタクトホールとしての複数の孔は、後にプラグ１２１、１２３、１２６が設けられる孔１６１、１６３、１６６を含む。複数の孔は、後にプラグ１２５が設けられる孔１６５を含む。複数の孔は、後にプラグ１２２、１２４、１２７が設けられる孔１６２、１６４、１６７を含む。このようにして、図３（ｃ）に示すように、上述した絶縁体膜から、複数の孔を有する絶縁体部材１５１を形成する。その後、絶縁体部材１５１の上に感光性樹脂膜（フォトレジスト膜）を形成し、この感光性樹脂膜をフォトリソグラフィ技術を用いてパターニングする。これにより、感光性樹脂膜から、樹脂からなるマスク１７１を形成する。マスク１７１は複数の孔の内、孔１６１、１６３、１６６を塞いでいる。一方、マスク１７１に設けられた開口１３１、１３２、１３３により、マスク１７１は複数の孔の内、孔１６２、１６４、１６５、１６７を塞いでいない。
【００４２】
マスク１７１の開口１３１、１３２、１３３、および、孔１６２、１６４、１６７を介して、少なくとも画素回路２のＭＯＳトランジスタの半導体領域１０１のうちで、絶縁体部材１５１に設けられた孔が対応する部分に選択的に不純物を導入する。本実施形態においては、開口１３１、１３２、１３３が設けられ、更に、孔１６２、１６４、１６５、１６７が形成されたソース・ドレイン領域にイオン注入される。同時に、マスク１７１の開口１３２および、孔１６５を介して、ゲート電極１１３の孔１６５が対応する部分にも選択的に不純物が導入される。本工程で注入される不純物の導電型は、ソース・ドレイン領域の導電型（ｎ型）と同じであることが好ましいが、ゲート電極１１３と導電体部材との間での導通を得られる範囲において、ソース・ドレイン領域の導電型とは逆（ｐ型）の不純物を導入してもよい。
【００４３】
その後、適宜アニール処理を行うことで、ソース・ドレイン領域にはソース・ドレイン領域の他の部分よりも高濃度なコンタクト領域１５３が形成される。また、ゲート電極１１３には他の部分よりも高濃度な高濃度部１５４が形成される。ここで、ソース・ドレイン領域の形成時のイオン注入の条件を第１のドーズ量、第１の注入エネルギーとする。コンタクト領域１５３の形成時には、第１のドーズ量よりも高い第２のドーズ量および第１の注入エネルギーよりも低い第２の注入エネルギーを用いたイオン注入を採用することができる。ソース・ドレイン領域へのイオン注入は、ドーズ量を１０１３ｉｏｎｓ／ｃｍ２以上１０１５ｉｏｎｓ／ｃｍ２以下とし、加速電圧を１０ｋｅＶ以上４０ｋｅＶ以下とした条件で行うことができる。例えばリンイオンをドーズ量を１×１０１４ｉｏｎｓ／ｃｍ２とし、加速電圧を２０ｋｅＶとする。例えば、不純物領域１４４に設けられるコンタクト領域１５３の不純物濃度は、１×１０１７ａｏｔｍｓ／ｃｍ３以上であることが望ましい。
【００４４】
本実施形態においては、ｎ型の電荷蓄積領域及びｎ型のＭＯＳトランジスタを例としたが、極性を逆のｐ型のＭＯＳトランジスタを採用することも可能である。その場合は、コンタクト領域１５３の不純物濃度は２×１０１７ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【００４５】
次に、フォトレジストを除去した後、プラグ１２１〜１２７のバリアメタル部として、例えばＴｉ層を１０ｎｍ、ＴｉＮ層を３０ｎｍ程度形成し、プラグ１２１〜１２７の導電部として例えばタングステン層を２００ｎｍ程度形成する。次いでＣＭＰ等で余分なタングステンとバリアメタルを除去することで、図３（ｄ）に示すように、コンタクトホールに導電体部材が埋め込まれた状態になる。バリアメタルにはその他に、Ｔａ、ＴａＮなどを用いてもよい。その後、適宜配線により各プラグに接続する配線を形成する。その後は、パッシベーション膜やカラーフィルタアレイ、マイクロレンズアレイを形成することで、光電変換装置が完成する。なお、図２（ｂ）にはカラーフィルタアレイにおける１つのカラーフィルタや、マイクロレンズアレイにおける１つのマイクロレンズが配される区域をＰで示している。区域Ｐが１つの画素として扱われうる。
【００４６】
本発明において、転送トランジスタのゲート電極１１１、リセットトランジスタのゲート電極１１２、選択トランジスタのゲート電極１１４に接触するプラグ１２１、１２３、１２６は、半導体領域１０１の上（チャネル領域の上）に形成されている。対して、増幅トランジスタのゲート電極１１３に接触するプラグ１２５は、絶縁体領域１０２の上に形成されている。また、本実施形態において、ゲート電極１１３のプラグ１２５が接続される部分の不純物濃度は、他のゲート電極のプラグが接続される部分の不純物濃度より高くなっている。これは、開口１３１、１３２、１３３によって選択的にイオン注入がなされたためである。
【００４７】
ここで、ゲート電極の半導体領域１０１（チャネル領域）の上に位置する部分にイオン注入をしない理由を説明する。多結晶化した半導体材料からなるゲート電極に不純物をイオン注入すると、サブチャネルリング現象やグレインバウンダリー部のボイド突き抜けなどが発生する可能性がある。このような現象は、格子間チャネリングや格子錯乱による注入角度制御では防ぐことが難しい。このため、ゲート電極を突き抜けてゲート絶縁膜やその下の半導体基板まで不純物が到達する可能性がある。特に不純物が注入される領域が半導体領域１０１のチャネル領域の上である場合は、チャネル領域に意図せずに不純物が導入されると、トランジスタのしきい値がシフトして、光電変換装置の特性劣化や誤動作が生じてしまうことがある。本実施形態において、ゲート電極１１３は、その絶縁体領域１０２の上に位置する部分に不純物が導入され、それによって構成された高濃度部１５４にプラグ１２５が接触する。ゲート電極１１３の不純物が導入された部分（高濃度部１５４）は厚い絶縁体からなる絶縁体領域１０２（本例ではＳＴＩ）の上に形成されている。そのため、注入した不純物がゲート電極１１３を突き抜けても影響はない。そして、高濃度部１５４を設けることによりプラグ１２５との抵抗が小さくなり、高速動作が可能となる。
【００４８】
一方、ゲート電極１１１、１１２、１１４上の孔１６１、１６３、１６６は、半導体領域１０１のチャネル領域の上に形成されている。そして、ゲート電極１１１、１１２、１１４は、その半導体領域１０１の上に位置する部分にプラグ１２１、１２３、１２６が接触する。このため、画素回路用ＭＯＳトランジスタのレイアウトの自由度を向上させることができる。そして、プラグ１２１、１２３、１２６が配される孔１６１、１６３、１６６はマスク１７１で塞がれているので、孔１６１、１６３、１６６の下のチャネル領域に不純物が不用意に導入されないようになっている。このことにより、画素回路の特性を最適化できる。また、プラグ１２１、１２３、１２６とゲート電極１１１、１１２、１１４との接続については、ゲート電極１１１、１１２、１１４の形成のための導電膜１１０が不純物を含有することで、ゲート電極１１１、１１２、１１４は予め低抵抗化されている。そのため、高濃度部を設けなくても、十分に高い導電性を確保することができる。なお、導電体膜１１０の形成において、第１の方法では導電膜（ゲート電極）への不純物の導入を多結晶膜ではなく非晶質膜に対するイオン注入により行っている。従って、多結晶膜へイオン注入する場合に比べて、導電膜（ゲート電極）をイオンが突き抜けてしまうことを抑制できる。また、第２の方法では、導電膜（ゲート電極）への不純物の導入を、イオン注入ではなく成膜時に行っている。従って、半導体領域１０１への不純物の不必要な導入が抑制される。
【００４９】
次に、図５（ａ）、（ｂ）を用いて、第１実施形態に係る光電変換装置の製造方法の第２例を説明する。図５（ａ）、（ｂ）は第１例とは異なる製造方法を部分的に示している。図５（ａ）のＡ、Ｂは、それぞれ図２中のＡ−Ａ’線、Ｂ−Ｂ’線における断面模式図である。
【００５０】
絶縁体部材１５１や孔１６１〜１６７を形成する前に、基板１００の上に感光性樹脂膜（フォトレジスト膜）を形成し、この感光性樹脂膜をフォトリソグラフィ技術を用いてパターニングする。これにより、感光性樹脂膜から、樹脂からなるマスク１７２を形成する。マスク１７２には開口１３４、１３５、１３６が設けられている。この開口１３４、１３５、１３６を介してイオン注入することで、半導体領域１０１やゲート電極１１３に不純物を導入する。マスク１７２の開口１３４、１３５、１３６が開口された領域にのみイオン注入される。その後、適宜アニール処理を行い、コンタクト領域１５３や高濃度部１５４が形成される。
【００５１】
その後、コンタクト領域１５３や高濃度部１５４を覆う絶縁体膜１５０を形成する。絶縁体膜１５０に、図５（ｂ）の点線で示す位置まで平坦化処理を施す。その後、コンタクト領域１５３や高濃度部１５４、あるいはこれらが形成されていないゲート電極１１１、１１２、１１４を露出する孔を、図３（ｃ）の孔１６１〜１６７と同様に、平坦化処理後の絶縁体膜１５０に形成する。これにより、孔１６１〜１６７を有する絶縁体部材１５１が第１例と同様に形成できる。その後は図３（ｄ）と同様に、孔１６１〜１６７を介してコンタクト領域１５３や高濃度部１５４、あるいはこれらが形成されていないゲート電極１１１、１１２、１１４に接触するプラグ１２１〜１２７を形成する。本例のように、コンタクト領域１５３や高濃度部１５４は、ゲート電極のパターニング後であれば、絶縁体部材１５１の形成前に行うことも可能である。
【００５２】
＜第２実施形態＞
次に、図４を用いて第２実施形態に係る光電変換装置の構造を説明する。
【００５３】
図４（ａ）は、画素回路２の回路構成例を示している。図４（ｃ）のＣ、図４（ｃ）のＤ、図４（ｃ）のＥは、それぞれ図４（ｂ）中のＣ−Ｃ’線、Ｄ−Ｄ’線、Ｅ−Ｅ’における断面模式図である。図４（ｃ）のＦは図１において画素部１８以外の部分、例えば駆動部２４や信号処理部２５、制御部２７、出力部２９などの周辺回路に含まれるＭＯＳトランジスタ１５の断面模式図である。第１実施形態と相違しない点については、第１実施形態で用いた符合と一致した符号、もしくはアルファベット以外が共通した符号をつけることで、説明を省略する。
【００５４】
本実施形態では、複数の光電変換素子１０ａ、１０ｂ及び転送トランジスタ１１ａ、１１ｂが、１つの増幅トランジスタ１３、リセットトランジスタ１４を共用した画素回路の回路構成例を示している。また、選択トランジスタ及び選択信号線２２を含まない構成例である。図３では、２つの光電変換素子１０ａ、１０ｂが１つの増幅トランジスタ１３およびリセットトランジスタ１４を共有する構成としたが、この限りでなく、３つ以上の光電変換素子１０が共有する構成としてもよい。
【００５５】
半導体領域１０１は素子分離領域である絶縁体領域１０２で画定された、第１素子領域１０１ａ、第２素子領域１０１ｂ、第３素子領域１０１ｃを含んでいる。第１素子領域１０１ａには光電変換素子１０ａと転送トランジスタ１１ａが配されている。第２素子領域１０１ｂには光電変換素子１０ｂと転送トランジスタ１１ｂとリセットトランジスタ１４が配されている。第３素子領域１０１ｃには増幅トランジスタ１３が配されている。
【００５６】
プラグ１２１ａは転送トランジスタ１１ａ、１１ｂのゲート電極１１１ａ、１１１ｂ毎に設けられている。増幅トランジスタ１３のゲート電極１１３は半導体領域１０１の上、詳細には第２素子領域１０１ｂのチャネル領域の上から、絶縁体領域１０２の上に延在している。そしてゲート電極１１３はプラグ１２０ａ、１２０ｂでそれぞれ半導体領域１０１、詳細には不純物領域１４４ａ、１４４ｂに接続されている。プラグ１２０ａはゲート電極１１３と半導体領域１０１の不純物領域１４４ａの双方に接触し、プラグ１２０ｂはゲート電極１１３と半導体領域１０１の不純物領域１４４ａの双方に接触している。このように、本実施形態において、導電体部材としてのプラグ１２０ａ、１２０ｂはシェアードコンタクト構造を有する。増幅トランジスタ１３のソースには、選択トランジスタを介さずに、出力信号線２３に接続されたプラグ１２８が接触している。また、不純物領域１４４ａ、１４４ｂ、１４５は高濃度部であるコンタクト領域１５３を有する。また、ゲート電極１１３も高濃度部１５４を有する。プラグ１２０ａ、１２０ｂはコンタクト領域１５３と高濃度部１５４に接触している。なお、本例ではゲート電極１１３のプラグ１２０ａ、１２０ｂが接触する部分は絶縁体領域１０２の上に位置する。しかし、ゲート電極１１３のプラグ１２０ａ、１２０ｂが接触する部分は半導体領域１０１の上に位置してもよいし、半導体領域１０１と絶縁体領域１０２の双方の上に位置してもよい。
【００５７】
リセットトランジスタ１４のドレインにはプラグ１２９が接触している。プラグ１２０〜１２９の各々に接続する電源線１９や信号線２０〜２３などの配線は例えば銅を主成分とする。
【００５８】
ＭＯＳトランジスタ１５は、例えばＣＭＯＳ回路を構成するＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタである。ＬＤＤ構造を有するＭＯＳトランジスタ１５は低不純物濃度の不純物領域１４６と高不純物濃度の不純物領域１４７からなるソース・ドレイン領域を有している。不純物領域１４７の不純物濃度は、不純物領域１４４、１４５の不純物濃度よりも高くてもよい。ＭＯＳトランジスタ１５の不純物領域１４７の上にはコバルトシリサイドやモリブデンシリサイドなどのシリサイド層１５５が設けられており、プラグ１５７がシリサイド層１５５に接触している。ＭＯＳトランジスタ１５のゲート電極１１５にはコバルトシリサイドやモリブデンシリサイドなどのシリサイド層１５６が設けられており、プラグ１５８がシリサイド層１５６に接触している。
【００５９】
なお、図４（ｂ）にはカラーフィルタアレイにおける１つのカラーフィルタや、マイクロレンズアレイにおける１つのマイクロレンズが配される区域をＰ１あるいはＰ２で示している。区域Ｐ１、区域Ｐ２がそれぞれ１つの画素として扱われうる。
【００６０】
次に、図５（ｃ）を用いて、第２実施形態に係る光電変換装置の製造方法の第１例を説明する。図５（ｃ）は第１実施形態の製造方法の第１例とは異なる製造工程を部分的に示している。図５（ｃ）のＣ、Ｄ、Ｅは、それぞれ図３（ｂ）中のＣ−Ｃ’線、Ｄ−Ｄ’線、Ｅ−Ｅ’線における断面模式図である。
【００６１】
図３（ｂ）に示した工程までは、回路のレイアウトが異なる以外、第１実施形態と同様の工程を採用することができる。
【００６２】
図３（ｂ）に示した工程の後、周辺回路に含まれるＭＯＳトランジスタ１５（図４（ｃ）参照）の不純物領域１４６を形成する。さらに、ゲート電極１１５の側面にサイドウォールスペーサを形成して、不純物領域１４６の形成時よりも高いドーズ量で不純物領域１４７を形成する。不純物領域１４７は、例えばイオン注入と６００℃以上のアニール処理により形成する。
【００６３】
さらに、ＭＯＳトランジスタ１５をシリサイド化する。この時、画素部１８のトランジスタを保護膜（シリサイドブロック膜）によりシリサイド化から保護した、サリサイドプロセスを採用することができる。これにより、図４（ｃ）で説明したように、周辺回路のＭＯＳトランジスタ１５のソース・ドレイン領域の上にはシリサイド層１５５が形成され、ゲート電極１１５の表面には、シリサイド層１５６が形成される。
【００６４】
次に、図５（ｃ）に示すように、複数の孔を有する絶縁体部材２５２を形成する。絶縁体部材２５２は、半導体領域１０１の上に、孔１６８、１６９を有する。また、ゲート電極１１１ａ、１１２の上にそれぞれ孔１６１ａ、１６３を有する。また、半導体領域１０１の上およびゲート電極１１３の上に孔１６０ａを有する。次いで、第１実施形態における製造方法の第１例と同様にマスク２７１を形成する。マスク２７１は孔１６１ａ、１６３を塞いでいる。一方、マスク２７１に設けられた開口２３１、２３２、２３３により、マスク２７１は複数の孔の内、孔１６０ａ、１６８、１６９を塞いでいない。そして、開口２３２、２３３および孔１６８、１６９を介したイオン注入により、半導体領域１０１の不純物領域１４５に不純物を導入し、コンタクト領域１５３を形成する。また、開口２３１および孔１６０ａを介したイオン注入により、不純物領域１４４ａに不純物を導入しコンタクト領域１５３を形成するとともに、ゲート電極１１３ａに不純物を導入し高濃度部１５４を形成する。孔１６０ａのゲート電極１１３ａの上に位置する部分は、絶縁体領域１０２の上のみに位置してもよいし、半導体領域１０１ａの上のみに位置してもよいし、半導体領域１０１と絶縁体領域１０２の双方の上に位置してもよい。孔１６０ａが半導体領域１０１の上に位置してもよいのは、孔１６０ａの下の半導体領域１０１がチャネル領域ではなく、ソース・ドレイン領域あるいは実質的にトランジスタの動作に影響しない領域だからである。高濃度部１５４を形成するためにゲート電極１１３ａに導入される不純物の一部がゲート電極１１３ａを貫通して半導体領域１０１に導入される可能性がある。しかし、転送トランジスタ１１ａのチャネル領域でない領域に不純物が導入されても、チャネル領域に不純物が導入される場合に比べて、しきい値や転送特性に与える影響は小さいのである。
【００６５】
次に、図４（ｃ）に示したプラグ１２０ａ、１２０ｂを含む複数のプラグを形成する。そして、複数のプラグに接続する配線を形成する。銅を主成分とする配線の形成にはダマシンプロセスを採用することができる。なお、画素領域における複数のプラグの形成後に、コンタクト領域１５３や高濃度部１５４との間にシリサイド層（不図示）が形成される場合がある。このシリサイド層は、プラグ１２１〜１２７自体に含まれるタングステン及び／又はチタンと基板やゲート電極１１１〜１１４に含まれるシリコンとが反応したものである。そして、この画素回路のＭＯＳトランジスタに形成されるシリサイド層は、上述した周辺回路のＭＯＳトランジスタに対するサリサイドプロセスよりも後に形成されうる。このようにプラグプラグ１２１〜１２７の形成に伴って画素回路のＭＯＳトランジスタに形成されるシリサイド層は、シリサイド層１５５、１５６とは金属成分が異なる場合がある。例えば、画素回路のＭＯＳトランジスタにはタングステンシリサイドやチタンシリサイドが形成されるのに対し、周辺回路のＭＯＳトランジスタにはコバルトシリサイドやニッケルシリサイドが形成され得る。画素回路のＭＯＳトランジスタにおいて、ゲート電極１１１〜１１４がプラグ１２１〜１２７の下にシリサイド層を有することは、ゲート電極１１１〜１１４とプラグ１２１〜１２７との間の抵抗を低減する上で有利である。
【００６６】
第２実施形態に係る光電変換装置の製造方法の第２例は、第１実施形態に係る光電変換装置の製造方法の第２例と同様に行うことができる。すなわち、図５（ｄ）に示すように、絶縁体部材１５１の形成の前に、感光性樹脂膜をパターニングすることによって得られたマスク２７２を形成する。マスク２７２には設けられた開口２３４、２３５が設けられている。そして、開口２３５を介したイオン注入により、不純物領域１４５に不純物を導入し、コンタクト領域１５３を形成する。また、開口２３４を介したイオン注入により、不純物領域１４４ａに不純物を導入しコンタクト領域１５３を形成するとともに、ゲート電極１１３ａに不純物を導入し高濃度部１５４を形成する。
【００６７】
第２実施形態に係る光電変換装置の製造方法の第３例を図５（ｃ）を参考にして説明する。絶縁体膜１５０を形成して平坦化した後に、孔１６１ａ、１６３を形成せずに、孔１６０ａ、１６８、１６９を形成する。そして、孔１６０ａ、１６８、１６９を介してゲート電極１１３、不純物領域１５３、１４５に不純物を導入する。これにより、コンタクト領域１５３および高濃度部１５４を形成する。この時、ゲート電極１１１ａ、１１２は孔１６１ａ、１６３の無い絶縁体膜１５０で覆われているため、絶縁体膜１５０がマスクとなって、ゲート電極１１１ａ、１１２への不純物が妨げられる。その後、孔１６１ａ、１６３を形成することで、孔１６１ａ、１６３を介して不純物を導入せずにプラグ１２１ａ、１２３を形成することができる。なお、孔１６０ａ、１６８、１６９へのプラグ１１３、１６８、１６９の形成は、孔１６１ａ、１６３の後であってもよい。孔１６０ａ、１６８、１６９の形成前に孔１６１ａ、１６３を形成する場合には、第２実施形態の第１例のように、孔１６１ａ、１６３をレジストで塞げばよい。
【００６８】
以上、説明した実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。
【符号の説明】
【００６９】
２  画素回路
１００  基板
１０１  半導体領域
１０２  絶縁体領域
１１１〜１１４  ゲート電極
１６１〜１６７  孔
１２１〜１２７  プラグ（導電体部材）
【図１】
0006700655.tif 000002
【図２】
0006700655.tif 000003
【図３】
0006700655.tif 000004
【図４】
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【図５】
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