(57)【特許請求の範囲】
【請求項１】
制御信号を出力するように構成された制御モジュールと、
前記制御モジュールから前記制御信号を受信するように構成された第１の回路であって、
第１の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を含む複数のＭＲＡＭ素子を含むデータアレイであって、前記複数のＭＲＡＭ素子の各々がハイ状態又はロー状態の一方にあり、前記第１のＭＲＡＭ素子の第１の抵抗が該第１のＭＲＡＭ素子の状態を規定し、前記第１の回路内の前記複数のＭＲＡＭ素子が直列に配置された、データアレイ、及び
前記データアレイと第１の基準電圧との間に設置された第１のコンデンサであって、第１の回路が第１のコンデンサが充電された後でデータ信号を出力するように構成される、第１のコンデンサ
を備える、第１の回路と、
前記制御モジュールから第２の回路への前記制御信号を受信するように構成された第２の回路であって、
第２の抵抗を有する抵抗器であって、該抵抗器が、２対のＭＲＡＭ素子の組を複数含み、該２対のＭＲＡＭ素子が互いに並列に配置され、２対のＭＲＡＭ素子の各組が、
第１対のＭＲＡＭ素子であって、ハイ状態の第１のＭＲＡＭ素子と、これに直列に配置されたロー状態の第２のＭＲＡＭ素子とを含む、第１対のＭＲＡＭ素子、
第２対のＭＲＡＭ素子であって、ハイ状態の第３のＭＲＡＭ素子と、これに直列に配置されたロー状態の第４のＭＲＡＭ素子とを含む、第２対のＭＲＡＭ素子、
を含み、
前記第１対のＭＲＡＭ素子が前記第２対のＭＲＡＭ素子と並列に配置され、
前記第１の回路内の直列のＭＲＡＭ素子の数が、前記第２の回路内の２対のＭＲＡＭ素子の組の数と等しい、
抵抗器と、及び
前記抵抗器と第２の基準電圧との間に設置された第２のコンデンサであって、第２の回路が第２のコンデンサが充電された後で基準信号を出力するように構成される、第２のコンデンサ
を備える、第２の回路と、
アービタであって、
前記第１の回路から前記データ信号を受信し、
前記第２の回路から前記基準信号を受信し、
前記データ信号又は前記基準信号のどちらが最初に到着したか判定し、
前記データ信号又は前記基準信号のどちらが最初にアービタに到着したか判定することに少なくとも一部基づいて、前記第１の回路の前記第１のＭＲＡＭのビットがハイ状態にあるか又はロー状態にあるかを判定する
ように構成された、アービタと、
を備える、メモリシステム。
【請求項２】
第１の磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子を読み出す方法であって、
第１の回路及び第２の回路によって制御モジュールから制御信号を受信するステップであって、前記第１の回路が、複数のＭＲＡＭ素子を含むデータアレイであって、該複数のＭＲＡＭ素子が第１のＭＲＡＭ素子を含み、前記複数のＭＲＡＭ素子の各々がハイ状態又はロー状態の一方にあり、前記第１のＭＲＡＭ素子の第１の抵抗が前記ＭＲＡＭ素子の状態を規定し、前記第１の回路内の前記複数のＭＲＡＭ素子が直接に配置された、データアレイ、及び前記データアレイと第１の基準電圧との間に設置された第１のコンデンサを備え、前記第２の回路が、第２の抵抗を有する抵抗器及び前記抵抗器と第２の基準電圧との間に設置された第２のコンデンサを備え、前記抵抗器が、２対のＭＲＡＭ素子の組を複数含み、該２対のＭＲＡＭ素子が互いに並列に配置され、２対のＭＲＡＭ素子の各組が、ハイ状態の第１のＭＲＡＭ素子とこれに直列のロー状態の第２のＭＲＡＭ素子とを、ハイ状態の第３のＭＲＡＭ素子とこれに直列のロー状態の第４のＭＲＡＭ素子と、に並列で含み、前記第１の回路内の直列のＭＲＡＭ素子の数が、前記第２の回路内の２対のＭＲＡＭ素子の組の数と等しい、受信するステップと、
前記第１の回路によって、前記第１のコンデンサを充電するステップと、
前記第２の回路によって、前記第２のコンデンサを充電するステップと、
前記第１のコンデンサが充電されることに応じて、前記第１の回路によって、データ信号を出力するステップと、
前記第２のコンデンサが充電されることに応じて、前記第２の回路によって、基準信号を出力するステップと、
アービタによって、前記第１の回路から前記データ信号を受信するステップと、
前記アービタによって、前記第２の回路から前記基準信号を受信するステップと、
前記アービタによって、前記データ信号又は前記基準信号のどちらが最初に到着したか判定するステップと、
前記アービタによって、前記データ信号又は前記基準信号のどちらが最初に到着したかを判定するステップに少なくとも一部基づいて、前記第１のＭＲＡＭ素子がハイ状態又はロー状態のどちらにあるかを判定するステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[1]本開示は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）に関し、より具体的には、ＭＲＡＭのための読み出しシステムに関する。
【背景技術】
【０００２】
[2]ＭＲＡＭは、磁区を使用してデータが記憶される不揮発性メモリ技術である。ＭＲＡＭは不揮発性であるので、磁区に記憶されるデータは、電力が磁区を絶えずリフレッシュする必要なく維持される。加えて、ＭＲＡＭは、望ましい読み出し速度、書き込み速度、及びデバイスの寿命を提供し得る。これらの特徴のため、ＭＲＡＭは、長期記憶装置（たとえばハードディスクドライブもしくはソリッドステートドライブの代わりにもしくはこれらの補完物として）、又はデバイスのメモリ（たとえばダイナミックランダムアクセスメモリ（ＤＲＡＭ）及び／もしくはスタティックランダムアクセスメモリ（ＳＲＡＭ）の代わりにもしくはこれらの補完物として）など、様々な用途において使用され得る。ＭＲＡＭ素子は、固定された磁気層、薄い絶縁性トンネルバリア、及び自由磁気層から成る。ＭＲＡＭ素子にバイアスが適用されると、これらの磁気層によってスピン偏極させられる電子が、絶縁性バリアを通過する。ＭＲＡＭ素子は、自由層の磁気モーメントが、固定された層と反平行に配向されるとき、高い抵抗を有することになり、自由層の磁気モーメントが、固定された層と平行であるとき、低い抵抗を有することになる。温度が上昇するほど、ロー状態とハイ状態との間のデルタ抵抗（ｄｅｌｔａ  ｒｅｓｉｓｔａｎｃｅ）はより小さくなり、これら２つを区別することがより困難になる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記のような課題を解決するものである。
【課題を解決するための手段】
【０００４】
[3]一般に、本開示は、ＭＲＡＭデバイスのビットの状態を読み出すための技法及びデバイスを対象とする。いくつかの例では、メモリシステムは、制御モジュールを含み得る。制御モジュールは、第１の回路及び第２の回路に制御信号を出力するように構成され得る。第１の回路は、ハイ状態又はロー状態の一方にあるＭＲＡＭ素子、及びこのＭＲＡＭ素子と第１の基準電圧との間に設置された第１のコンデンサを含み得る。ＭＲＡＭ素子の抵抗は、ＭＲＡＭ素子の状態を規定する。第１の回路は、第１のコンデンサが充電されるとデータ信号を出力するように構成される。第２の回路は、第２の抵抗を有する第２の抵抗器、及びこの第２の抵抗器と第２の基準電圧との間に設置された第２のコンデンサを含み得る。第２の回路は、第２のコンデンサが充電されると、基準信号を出力するように構成される。アービタがさらに含まれる。アービタは、第１の回路及び第２の回路から、データ信号及び基準信号をそれぞれ受信するように構成され、データ信号又は基準信号のどちらが最初に到着するかを判定する。データ信号又は基準信号のどちらが最初に到着するかに基づいて、アービタは、ＭＲＡＭパッケージがハイ状態にあるか又はロー状態にあるかを判定するように構成される。この競合状態を含むことによって、アービタは、知られていない第１の回路における抵抗が、知られている第２の回路の抵抗よりも高いか又は低いかを判定し得る。アービタはこのことにより、データ信号の到着時間を基準信号の到着時間と比較することによって、ＭＲＡＭ素子の値を判定し得る。遅延ベースの読み出しシステムを使用すること、及び複数のＭＲＡＭデバイスを単一の記憶素子として直列に構成することにより、記憶素子のデルタ抵抗を増大させることができ、このことにより、メモリシステムが、個々のＭＲＡＭデバイスのビットのデルタ抵抗の劣化が著しくなる、高温の環境において動作することが可能となる。
【０００５】
[4]１つの例では、本開示は、制御信号を出力するように構成された制御モジュールと、制御モジュールから制御信号を受信するように構成された第１の回路であって、ハイ状態又はロー状態の一方にあり、ＭＲＡＭ素子の状態がＭＲＡＭ素子の抵抗を規定する、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子、及びＭＲＡＭ素子の後ろに設置された第１のコンデンサを備え、第１の回路が、第１のコンデンサが充電された後でデータ信号を出力するように構成される、第１の回路と、ＭＲＡＭパッケージから第２の回路へと制御信号をリレーするようにリンクが構成される、第２の回路であって、第２の抵抗を有する第２の抵抗器、及び第２の抵抗器の後ろに設置された第２のコンデンサを備え、第２の回路が、第２のコンデンサが充電された後で基準信号を出力するように構成される、第２の回路と、第３の回路を備えるアービタであって、第１の回路からデータ信号を受信し、第２の回路から基準信号を受信し、データ信号又は基準信号のどちらが最初に到着したかを判定し、データ信号又は基準信号のどちらが最初にアービタに到着したかを判定することに少なくとも一部基づいて、第１の回路のＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかを判定するように構成されるアービタと、を備える、メモリシステムを対象とする。
【０００６】
[5]別の例では、本開示は、第１の回路及び第２の回路によって制御モジュールから制御信号を受信するステップであって、第１の回路が、ハイ状態又はロー状態の一方にあるＭＲＡＭ素子であって、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）素子の状態がＭＲＡＭ素子の抵抗を規定するＭＲＡＭ素子、及びＭＲＡＭ素子と第１の基準電圧との間に設置された第１のコンデンサを備え、第２の回路が、第２の抵抗を有する抵抗器、及び抵抗器と第２の基準電圧との間に設置された第２のコンデンサを備える、受信するステップと、第１の回路によって第１のコンデンサを充電するステップと、第２の回路によって第２のコンデンサを充電するステップと、第１のコンデンサが充電されることに応じて、第１の回路によってデータ信号を出力するステップと、第２のコンデンサが充電されることに応じて、第２の回路によって基準信号を出力するステップと、アービタによって第１の回路からデータ信号を受信するステップと、アービタによって第２の回路から基準信号を受信するステップと、アービタによってデータ信号又は基準信号のどちらが最初に到着したかを判定するステップと、アービタによってデータ信号又は基準信号のどちらが最初に到着したかを判定するステップに少なくとも一部基づいて、ＭＲＡＭパッケージがハイ状態にあるか又はロー状態にあるかを判定するステップと、を含む、ＭＲＡＭのビットを読み出す方法を対象とする。
【０００７】
[6]本開示の１つ又は複数の例の詳細は、添付の図面及び以下の説明において説明される。本開示の他の特徴、目的、及び利点は、これらの説明及び図面から、並びに特許請求の範囲から、明らかとなるであろう。
【図面の簡単な説明】
【０００８】
【図１】[7]本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムを有する例示のメモリシステムを示すブロック図である。
【図２Ａ】[8]本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のＭＲＡＭデータアレイを示す、概念的な概略図である。
【図２Ｂ】本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のＭＲＡＭデータアレイを示す、概念的な概略図である。
【図２Ｃ】本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のＭＲＡＭデータアレイを示す、概念的な概略図である。
【図２Ｄ】本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のＭＲＡＭデータアレイを示す、概念的な概略図である。
【図３Ａ】[9]本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示の基準回路を示す、概念的な概略図である。
【図３Ｂ】本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示の基準回路を示す、概念的な概略図である。
【図４Ａ】[10]本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のアービタ回路を示す、概念的な概略図である。
【図４Ｂ】本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のアービタ回路を示す、概念的な概略図である。
【図５】[11]本開示の１つ又は複数の態様による、ＭＲＡＭ素子を読み出す例示の方法を示すフロー図である。
【発明を実施するための形態】
【０００９】
[12]一般に、本開示は、ＭＲＡＭデバイスのビットの状態を読み出すための技法及びデバイスを対象とする。いくつかの例では、メモリシステムは、制御モジュールを含み得る。制御モジュールは、第１の回路及び第２の回路に、制御信号を出力するように構成され得る。第１の回路は、ハイ状態又はロー状態の一方にあるＭＲＡＭ素子、並びにこのＭＲＡＭ素子及び第１の基準電圧に直列に接続された第１のコンデンサを含み得る。いくつかの例では、ＭＲＡＭ素子は、ＭＲＡＭのビットを物理的に示すものである。ＭＲＡＭ素子の抵抗は、ＭＲＡＭ素子の状態を規定する。第１の回路は、第１のコンデンサが充電されるとデータ信号を出力するように構成される。コンデンサが充電する速度は、ＭＲＡＭ素子の抵抗の関数である。ＭＲＡＭ素子の抵抗が変化すると、第１のコンデンサが充電する速度も変化する。第２の回路は、第２の抵抗を有する第２の抵抗器、並びにこの第２の抵抗器及び第２の基準電圧に直列に接続された第２のコンデンサを含み得る。第２の回路は、第２のコンデンサが充電されると、基準信号を出力するように構成される。第２の抵抗器は固定的であるので、第２のコンデンサが充電する速度は一般に、温度の変化又は他の環境的変数によって引き起こされるいくつかの僅かな変動の他は、一定のままである。本開示の目的上、「第１の」回路、「第２の」回路、等は、別個の回路を示唆することを意図されておらず、そうではなく共通の回路の複数の部分を含み得る、共通の回路構成要素を含み得る、等であることが認識されるべきである。
【００１０】
[13]第１の回路及び第２の回路からデータ信号及び基準信号をそれぞれ受信するために、並びにデータ信号又は基準信号のどちらが最初に到着するかを判定するために、システム内にはアービタがさらに含まれる。データ信号又は基準信号のどちらが最初に到着するかに基づいて、アービタは、ＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかを判定するように構成される。ＭＲＡＭ素子の抵抗が高いとき、第１のコンデンサはよりゆっくりと充電し、ＭＲＡＭ素子の抵抗が低いとき、第１のコンデンサはよりゆっくりと充電する。第２の抵抗は、たとえば、ＭＲＡＭ素子の高い抵抗とＭＲＡＭ素子の低い抵抗との間にあるように選択され得る。この競合状態を含むことによって、アービタは、知られていない第１の回路における抵抗が、知られている第２の回路の抵抗よりも高いか又は低いかを判定し得る。アービタはこのことにより、データ信号の到着時間を基準信号の到着時間と比較することによって、ＭＲＡＭ素子の値を判定し得る。遅延ベースの読み出しシステムを使用すること、及び複数のＭＲＡＭデバイスを単一の記憶素子として直列に構成することにより、記憶素子のデルタ抵抗を増大させることができ、このことにより、メモリシステムが、個々のＭＲＡＭデバイスのビットのデルタ抵抗の劣化が著しくなる、高温の環境において動作することが可能となる。
【００１１】
[14]本開示による技法は、Ｎ個のＭＲＡＭ素子を直列にスタックする（ｓｔａｃｋ）ことを含み、これは単一のＭＲＡＭ記憶素子として機能する。記憶素子におけるＮ個のビットは全て、望まれる記憶状態に応じてハイ状態又はロー状態のいずれかで書き込まれ得る。４×Ｎ個の基準ビットの追加の組が、基準構成として機能する。例示の基準構成は、デバイスの半分がロー状態であり他方の半分がハイ状態である２×Ｎ個のデバイスの組と並列である、デバイスの半分がロー状態であり他方の半分がハイ状態である直列の２×Ｎ個のデバイスであり得る。これはハイ状態とロー状態との間のほぼ中間の抵抗を生み出し、この抵抗は比較のための基準として使用され得る。データのビット及び基準のビットの両方は、データ回路及び基準回路の一方側の共通の入力から駆動されることになるであろう。データ回路及び基準回路の他方側には、ＲＣ遅延を形成するための独立したコンデンサが存在し得る。データ回路及び基準回路は各々、遅延比較を行う準安定フィルタ（ｍｅｔａｓｔａｂｉｌｉｔｙ  ｆｉｌｔｅｒ）を有するアービタのセルに接続し得る。準安定フィルタリングを有する例示のアービタのセルは、各出力部上に直列インバータを有するクロスカップルＳＲラッチとすることができる。入力がローであるとき、デバイスの出力はローである。入力の立ち上がりエッジにおいて、このエッジはデータ回路及び基準回路を通って伝搬し、データのビットの抵抗の状態に依存する時間で、アービタに達する。データ回路が基準よりも速い場合、記憶素子は、低い抵抗の状態にあるか又は論理ローであり得る。データ回路が基準回路よりも遅い場合、記憶素子は、高い抵抗の状態にあるか又は論理ハイであり得る。アービタはこれに応じて、データレッグ（ｄａｔａ  ｌｅｇ）の遅延が基準及び信号よりも遅いかどうかを検出することができ、こうして、記憶されたデータ素子の状態を効果的に読み出す。
【００１２】
[15]ＭＲＡＭは、ＭＲＡＭが、とりわけ深穴切削加工などの高温の用途において、効率的に使用され得るような方法で設計される。ＭＲＡＭは、温度が摂氏１２５度の上まで達する、自動車などの、様々な用途において使用される。本開示の技法を実施することによって、深穴切削加工などの温度が摂氏２２０度よりも上まで達する状況において、ＭＲＡＭが利用され得る。そのような場合には、アクセス時間は、２０ｎｓ未満である必要がある可能性がある。時間と温度により、ＭＲＡＭ素子は、磁気抵抗（ＭＲ）の低減、又は、上げられた温度においてまた時間とともに悪化する、ハイ状態とロー状態との間のデルタ抵抗の低減を受ける。この抵抗デルタの低減は、ビットにわたって電圧を与え、次いで基準電流と読み出されているデータのビットの電流との間の電流の差分を比較する、既存の読み出し方法に関して、読み出し能力の損失につながる可能性がある。加えて、既存のＭＲＡＭ素子読み出し方法は、読み出しプロセス中に生成された小さい電流信号を十分に読み出すために、２０ｎｓ超を必要とする傾向がある。ＭＲＡＭ素子を読み出すためのより高速でより信頼性の高い方法であれば、より長い製品寿命を有する高温の用途を可能にするであろう。
【００１３】
[16]高温の用途では、回路の劣化はより速い速度で発生する。ビットをスタックすることによって、抵抗デルタが増大して、この劣化を補償する。しかしながら、より高い抵抗は、回路を流れる電流がより低くなりこのことにより電流の解釈がより困難になることを意味する。したがって、ビットは、より小さい電流の分析によるものではなく、別の方法で読み出されねばならない。
【００１４】
[17]本開示の技法は、ＭＲＡＭ記憶素子の状態を遅延に転換し、次いで読み出されている記憶素子の間のこの遅延を基準遅延と比較して、これがハイ状態にあるか又はロー状態にあるかを判定することを含み得る。電流ではなく遅延を利用することによって、ビットの直列スタッキングを利用して、ハイ状態とロー状態との間のより大きい抵抗デルタを作り出すための単一の記憶素子を形成することができ、このより大きい抵抗デルタを作り出すことは、読み出し能力にとって非常に重要である。個数ＮのＭＲＡＭ素子を直列にスタックすることにより、ハイ状態とロー状態との間のデルタ抵抗がＮ倍だけ増加する。スタッキングによるデルタ抵抗の増加は、読み出しマージンを大きくして劣化する磁気的抵抗を補償することにより、ＭＲＡＭの、より高い温度でより長い時間の期間中動作する能力を可能にする。加えて、遅延読み出し方法及び直列ビットスタッキングを使用することにより、結果として、既存の電流感知技法に対してより高速の読み出し時間が得られる。
【００１５】
[18]図１は、本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムを有する例示のメモリシステム２を示すブロック図である。メモリシステム２は、読み出し制御回路４を含み得る。読み出し制御回路４は、制御信号を出力するように構成され得る。いくつかの例では、制御信号は、ＭＲＡＭデータアレイ６及び基準回路８を通りアービタ回路１０に向かって流れることのできる、電荷である。
【００１６】
[19]メモリシステム２は、複数のＭＲＡＭセルを備え得るＭＲＡＭデータアレイ６も含み得、これらのＭＲＡＭセルの各々は、ハイ状態又はロー状態のいずれかにあるように構成される。ＭＲＡＭデータアレイ６は、データを記憶するために、磁気記憶素子を使用する。ＭＲＡＭデータアレイ６の磁気記憶素子は、絶縁層によって分離された２つの強磁性プレートから形成され得、これらの各々は、磁場を保持できる。２つのプレートの一方は、特定の極性に設定された永久磁性プレートであり、一方、他方の磁性プレートの場は、メモリを記憶するために外部の場の極性に適合するように変更され得る。磁気トンネル効果により、セルの電気抵抗は、２つの磁性プレートにおける場の配向に起因して変動し得る。結果として生じる電流を測定することにより、任意の特定のセルの内部の抵抗が判定され得、そしてこのことから、書き込み可能なプレートの極性が判定され得る。いくつかの例では、２つのプレートが同じ極性を有する場合、記憶素子はハイ状態にあり、このことは記憶素子が１の値を有することを意味する。あるいは、２つのプレートが反対の極性であれば、記憶素子はロー状態にあり、このことは記憶素子が０の値を有することを意味する。これは、ＭＲＡＭパッケージの可能な構成の１つの例であるが、ＭＲＡＭパッケージの任意の構成が、本明細書で開示される技法を用いて使用され得る。
【００１７】
[20]読み出し制御回路４は、リンク１２によって、ＭＲＡＭデータアレイ６及び基準回路８に接続され得る。リンク１２は、読み出し制御回路４からＭＲＡＭデータアレイ６及び基準回路８へと制御信号をリレーするように構成された配線とすることができる。制御信号は、ＭＲＡＭデータアレイ６及び基準回路８を通りアービタ回路１０に向かって流れることのできる、電荷であり得る。リンク１２は、ニッケル、ニッケルめっき銅もしくはニッケルクラッド銅、すずめっき銅、銀めっき銅、高強度銅合金、又は特に高温の環境において制御信号をリレーできる任意の他の材料などの、回路中の配線にとって好適な任意の材料で製作され得る。メモリシステム２は、リンク１６及びリンク１８をさらに含み得る。リンク１６は、ＭＲＡＭデータアレイ６からアービタ回路１０へとデータ信号をリレーするように構成され得、リンク１２を製作するためにも好適な、任意の材料で製作され得る。リンク１８は、基準回路８からアービタ回路１０へと基準信号をリレーするように構成され得、リンク１２を製作するためにも好適な、任意の材料で製作され得る。ノード１４は、リンク１２中の分岐点（ｓｐｌｉｔ）を表し、制御信号がＭＲＡＭデータアレイ６及び基準回路８の両方に進むことを可能にする。
【００１８】
[21]一般に、基準回路８は、読み出し制御回路４から制御信号を受信するように構成される。基準回路８は、少なくとも１つの抵抗器、及びこの抵抗器と基準電圧との間に設置された１つのコンデンサを備え得る。以下に記載されるように、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子は、ＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかにそれぞれ基づき、高い抵抗又は低い抵抗を有し得る。基準回路８の抵抗器は、ＭＲＡＭデータアレイ６のＭＲＡＭ素子の２つの可能な抵抗の平均値にほぼ等しい抵抗を有し得る。したがって一般に、ＭＲＡＭデータアレイ６がロー状態にあるか又はハイ状態にあるかに関わらず、制御信号は、制御信号が抵抗器を通過してコンデンサを充電するときに、同じ時間の量だけ一貫して遅延されることになる。コンデンサが充電されると、基準回路８は、アービタ回路１０によって受信されることになる基準信号を、基準回路８を通りリンク１８にわたって流れる電圧として出力するように構成される。
【００１９】
[22]一般に、ＭＲＡＭデータアレイ６は、読み出し制御回路４から制御信号を受信するように構成される。ＭＲＡＭデータアレイ６は、少なくとも１つの抵抗器、及びこの抵抗器と基準電圧との間に設置された１つのコンデンサを備え得る。いくつかの例ではＭＲＡＭデータアレイ６中の抵抗器は、ＭＲＡＭデータアレイ６中の１つ又は複数のＭＲＡＭ素子の状態に応じて変動可能な抵抗を有し得る。コンデンサが充電されると、ＭＲＡＭデータアレイ６は、アービタ回路１０にデータ信号を、ＭＲＡＭデータアレイ６を通りリンク１６にわたって流れる電圧として出力し得る。一般に、第１のコンデンサが充電し、ＭＲＡＭデータアレイ６がリンク１６を介してアービタ回路１０にデータ信号を出力するために要する時間は、ＭＲＡＭデータアレイ６中の１つ又は複数のＭＲＡＭ素子が、ハイ状態にあるか又はロー状態にあるかを示す。たとえば、ＭＲＡＭデータアレイ６中の１つ又は複数のＭＲＡＭ素子がハイ状態にある場合、ＭＲＡＭデータアレイ６の抵抗はより大きくなることになり、このことは、制御信号が、ＭＲＡＭデータアレイ６内でより長く遅延されることになることを意味し、ＭＲＡＭデータアレイ６は、基準回路８が基準信号を出力した後で、データ信号を出力し得る。逆に、ＭＲＡＭデータアレイ６中の１つ又は複数のＭＲＡＭ素子がロー状態にある場合、ＭＲＡＭデータアレイ６の抵抗はより小さくなることになり、このことは、制御信号が、ＭＲＡＭデータアレイ６内でより短く遅延されることになることを意味し、ＭＲＡＭデータアレイ６は、基準回路８が基準信号を出力する前に、データ信号を出力し得る。言い換えれば、基準回路８が基準信号を出力するためにどれくらいの時間を要するかが確実であることにより、ＭＲＡＭデータアレイ６からのデータ信号の出力時間が、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がどのような状態にあり得るかを示すことが可能になる。
【００２０】
[23]一般に、アービタ回路１０は、ＭＲＡＭデータアレイ６からデータ信号を、及び基準回路８から基準信号を受信するように構成される。アービタ回路１０は、データ信号又は基準信号のどちらが最初に到着するかを判定するように構成され、どちらの信号が最初に到着するかに基づいて、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子の状態をさらに判定する。言い換えれば、アービタ回路１０は、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかを最終的に判定するために、競合状態を使用する。上記のように、基準回路８は一般に、一貫して一定の時間の量が経過した後で、基準信号を出力することになる。ＭＲＡＭデータアレイ６は、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかに応じて、変動する時間の量が経過した後で、データ信号を出力することになる。ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がハイ状態にある場合、ＭＲＡＭデータアレイ６は、データ信号を出力するためにより長い時間を要する可能性があり、このことは、アービタ回路１０が、基準信号を最初に受信し得ることを意味する。この一連の事象に基づいて、アービタ回路１０は、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がハイ状態にあると判定することができ、このことは、１つ又は複数のＭＲＡＭ素子が１の値を有することを意味する。逆に、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がロー状態にある場合、ＭＲＡＭデータアレイ６は、データ信号を出力するためにより短い時間しか要さない可能性があり、このことは、アービタ回路１０が、データ信号を最初に受信し得ることを意味する。この一連の事象に基づいて、アービタ回路１０は、ＭＲＡＭデータアレイ６の１つ又は複数のＭＲＡＭ素子がロー状態にあると判定することができ、このことは、１つ又は複数のＭＲＡＭ素子が０の値を有することを意味する。このことを達成するために、アービタ回路１０は、データ信号及び基準信号を受信し、どちらの信号が最初に受信されたかを判定できる、任意のデバイス又は回路の構成とすることができる。たとえば、アービタ回路１０は、セット−リセットラッチ（ＳＲラッチ）又はカウンタのシステムとすることができる。
【００２１】
[24]本開示の１つ又は複数の技法により、メモリシステム２は、ＭＲＡＭ素子を読み出す方法を実行し得る。ＭＲＡＭデータアレイ６及び基準回路８は、リンク１２を介して、読み出し制御回路４から制御信号を受信し得る。ＭＲＡＭデータアレイ６は、ＭＲＡＭ素子、及びこのＭＲＡＭ素子と第１の基準電圧との間に設置された第１のコンデンサを備え得る。ＭＲＡＭ素子は、ハイ状態又はロー状態の一方にあることができ、その状態は、ＭＲＡＭデータアレイ６の第１の抵抗を規定する。基準回路８は、第２の抵抗を有する抵抗器、及びこの抵抗器と第２の基準電圧との間に設置された第２のコンデンサを備え得る。ＭＲＡＭデータアレイ６は、第１のコンデンサを充電し得、また、基準回路８は、第２のコンデンサを充電し得る。第１のコンデンサが充電されることに応じて、ＭＲＡＭデータアレイ６は、データ信号を出力し得る。第２のコンデンサが充電されることに応じて、基準回路８は、基準信号を出力し得る。アービタ回路１０は、ＭＲＡＭデータアレイ６からデータ信号を受信し得、また基準回路８から基準信号を受信し得る。アービタ回路１０は、データ信号又は基準信号のどちらが最初に到着したかを判定し得る。アービタ回路１０は次いで、データ信号又は基準信号のどちらが最初に到着したかを判定することに少なくとも一部基づいて、ＭＲＡＭ素子がハイ状態にあるか又はロー状態にあるかを判定し得る。
【００２２】
[25]図２Ａ〜図２Ｄは、本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のＭＲＡＭデータアレイを示す、概念的な概略図である。図２Ａは、単一のＭＲＡＭ素子を示す。図２Ｂは、制御装置がアレイを動的に構成して、読み出されることになるＭＲＡＭ素子を選択することを可能にする、スイッチのシステムを示す。図２Ｃは、制御装置が、どの直列のＭＲＡＭ素子が読み出されることになるかを動的に構成してビットスタッキングを可能にする、スイッチのシステムを示す。図２Ｄは、制御装置がアレイを動的に構成して、読み出されることになる直列のＮ個のＭＲＡＭ素子を選択することを可能にする、スイッチのシステムを示す。上記のように、ノード１４は、ＭＲＡＭデータアレイ６に接続するように、リンク１２を分岐させる。リンク１２は、読み出し制御回路４などの制御モジュールからＭＲＡＭデータアレイ６へと、制御信号をリレーする。
【００２３】
[26]図２Ａの例では、ＭＲＡＭデータアレイ６は、ＭＲＡＭ素子２０、コンデンサ２２、及び基準電圧２３を含み、コンデンサ２２の一方の端子が、ＭＲＡＭ素子２０に接続されており、コンデンサ２２の他方の端子が、基準電圧２３に接続されている。基準電圧２３は、たとえば、グラウンド電圧とすることができる。図２Ａの例など、いくつかの例では、ＭＲＡＭ素子２０は、ＭＲＡＭ素子２０がハイ状態にあるか又はロー状態にあるかに基づいて変動可能な抵抗を有し得る。たとえば、ＭＲＡＭ素子２０がハイ状態にある場合、ＭＲＡＭ素子２０は、より高い抵抗を有し得る。あるいは、ＭＲＡＭ素子２０がロー状態にある場合、ＭＲＡＭ素子２０は、より低い抵抗を有し得る。他の例では、この取り決めは逆転され得、この結果、ロー状態がより高い抵抗を有し、ハイ状態がより低い抵抗を有することになる。図２Ａでは単一のＭＲＡＭ素子として示されているが、他の例では、ＭＲＡＭ素子２０は、直列の複数のＭＲＡＭ素子とすることができ、コンデンサ２２が、ＭＲＡＭデータアレイ６内の最後のＭＲＡＭ素子と基準電圧２３との間に設置されている。
【００２４】
[27]制御信号がＭＲＡＭ素子２０を通過すると、制御信号がコンデンサ２２を充電する。コンデンサ２２が充電されていないとき、コンデンサ２２にわたる電位及びリンク１６上の電圧は、存在しない。コンデンサ２２が充電するにつれ、コンデンサ２２にわたる電圧は増加し、このことによりリンク１６における電圧を増加させる。ＭＲＡＭデータアレイ６のＲＣ回路（すなわち、ＭＲＡＭ素子２０及びコンデンサ２２）に関する時定数は、コンデンサ２２が充電するのにどれくらいの時間を要するかの尺度であり、ＭＲＡＭ素子２０の抵抗（オームで測定される）とコンデンサ２２の静電容量（ファラドで測定される）の積に対応する。したがって、ＭＲＡＭ素子２０に関するより高い抵抗は、ＲＣ回路に関するより高い時定数に対応し、また、ＭＲＡＭ素子２０に関するより低い抵抗は、ＲＣ回路に関するより低い時定数に対応する。言い換えれば、コンデンサ２２は、コンデンサ２２が高い抵抗を有するときよりも、ＭＲＡＭ素子２０が低い抵抗を有するときにより速く充電する。コンデンサ２２が充電されると、コンデンサ２２にわたって電圧が存在するが、このことは、リンク１６において電圧が、又はデータ信号が存在することを意味し、これは、アービタ回路１０などのアービタに入力される。
【００２５】
[28]図２Ｂは、制御装置がアレイを動的に構成して、読み出されることになるＭＲＡＭ素子を選択することを可能にする、スイッチのシステムを示す。図２ＢのＭＲＡＭデータアレイ６は、コンデンサ２２及び基準電圧２３を含み、これらの各々は、図２Ａの対応する部分と同様の機能を有する。たとえば、コンデンサ２２は、制御信号がＭＲＡＭ素子システム２０を通過した後でこの制御信号によって充電され、また、ＭＲＡＭ素子システム２０と基準電圧２３との間に設置される。コンデンサ２２が充電されると、コンデンサ２２にわたって電圧が存在するが、このことは、リンク１６において電圧が、又はデータ信号が存在することを意味し、これは、アービタ回路１０などのアービタに入力される。
【００２６】
[29]図２Ｂの例では、ＭＲＡＭ素子システム２０は、複数のスイッチ２１及び複数のＭＲＡＭ素子２５を含み、各スイッチはそれぞれのＭＲＡＭ素子と関連付けられている。このようにして、図１のメモリシステム２などのメモリシステムは、ＭＲＡＭ素子２５のいずれも読み出すことができる。ＭＲＡＭデータアレイ６によって受信された制御信号は、複数のＭＲＡＭ素子２５のうちのどのＭＲＡＭ素子が読み出されるべきかの指示を含み得る。したがって、複数のスイッチ２１のうちの、複数のＭＲＡＭ素子２５のうちの読み出されるべきＭＲＡＭ素子と関連付けられるスイッチが閉じることになり、このことによりＭＲＡＭデータアレイ６の内部の回路を完成させる。複数のＭＲＡＭ素子２５中のＭＲＡＭ素子の各々は、複数のＭＲＡＭ素子２５中の任意の他のＭＲＡＭ素子から独立した状態であり得る。このようにして、複数のＭＲＡＭ素子２５中のＭＲＡＭ素子の各々が、本明細書に記載された技法を使用して、独立型のＭＲＡＭ素子として読み出され得る。
【００２７】
[30]図２Ｃは、制御装置が、どの直列のＭＲＡＭ素子が読み出されることになるかを動的に構成してビットスタッキングを可能にする、スイッチのシステムを示す。図２ＣのＭＲＡＭデータアレイ６は、コンデンサ２２及び基準電圧２３を含み、これらの各々は、図２Ａの対応する部分と同様の機能を有する。たとえば、コンデンサ２２は、制御信号がＭＲＡＭ素子システム２０を通過した後でこの制御信号によって充電され、また、ＭＲＡＭ素子システム２０と基準電圧２３との間に設置される。コンデンサ２２が充電されると、コンデンサ２２にわたって電圧が存在するが、このことは、リンク１６において電圧が、又はデータ信号が存在することを意味し、これは、アービタ回路１０などのアービタに入力される。
【００２８】
[31]図２Ｃの例では、ＭＲＡＭ素子システム２０は、複数のスイッチ２１、第１の複数のＭＲＡＭ素子２５Ａ、及び第２の複数のＭＲＡＭ素子２５Ｂを含み、各スイッチはそれぞれのＭＲＡＭ素子の組と関連付けられている。このようにして、図１のメモリシステム２などのメモリシステムは、複数のＭＲＡＭ素子２５Ａ中の１つのＭＲＡＭ素子及び複数のＭＲＡＭ素子２５Ｂ中の対応する１つのＭＲＡＭ素子から成る、ＭＲＡＭ素子の任意の対を読み出すことができる。ＭＲＡＭデータアレイ６によって受信された制御信号は、第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５ＢのうちのどのＭＲＡＭ素子の対が読み出されるべきかの指示を含み得る。したがって、複数のスイッチ２１のうちの、第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５Ｂのうちの読み出されるべき１対のＭＲＡＭ素子と関連付けられるスイッチが閉じることになり、このことによりＭＲＡＭデータアレイ６の内部の回路を完成させる。第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５Ｂ中のＭＲＡＭ素子の各対は、第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５Ｂ中のＭＲＡＭ素子の任意の他の対から独立した状態であり得る。このようにして、第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５Ｂ中のＭＲＡＭ素子の対の各々が、本明細書に記載された技法を使用して、独立型のＭＲＡＭ素子として読み出され得る。さらに、第１及び第２の複数のＭＲＡＭ素子２５Ａ〜２５Ｂ中の、ＭＲＡＭ素子の対を構成する対応するＭＲＡＭ素子（すなわち、単一のスイッチが閉じて回路を完成させるときに読み出されるＭＲＡＭ素子）は、同じ状態を有して、メモリシステムのタイミングに影響を与えないようになっている。言い換えれば、ＭＲＡＭ素子は、同じ状態にある複数のＭＲＡＭ素子が同時に読み出され得るようにスタックされ得る。図２Ｃの例は、各組中に２つだけのＭＲＡＭ素子を示しているが、他の例は、ＭＲＡＭ素子のずっと大きな組を含み得る。
【００２９】
[32]高温の用途では、回路の劣化はより速い速度で発生する。ビットをスタックすることにより、抵抗デルタが増加して、劣化を補償する。しかしながら、より高い抵抗は、回路を流れる電流がより低くなりこのことにより電流の解釈がより困難になることを意味する。したがって、ビットは、より小さい電流の分析によるものではなく、別の方法で読み出されねばならない。
【００３０】
[33]図２Ｄは、制御装置がアレイを動的に構成して、読み出されることになる直列のＮ個のＭＲＡＭ素子を選択することを可能にする、スイッチのシステムを示す。図２ＤのＭＲＡＭデータアレイ６は、コンデンサ２２及び基準電圧２３を含み、これらの各々は、図２Ａの対応する部分と同様の機能を有する。たとえば、コンデンサ２２は、制御信号がＭＲＡＭ素子システム２０を通過した後でこの制御信号によって充電され、また、ＭＲＡＭ素子システム２０と基準電圧２３との間に設置される。コンデンサ２２が充電されると、コンデンサ２２にわたって電圧が存在するが、このことは、リンク１６において電圧が、又はデータ信号が存在することを意味し、これは、アービタ回路１０などのアービタに入力される。
【００３１】
[34]図２Ｃの例では、ＭＲＡＭ素子システム２０は、複数のＭＲＡＭ素子２５、複数のＭＲＡＭ素子２５のうちの対応するＭＲＡＭ素子の前に設置された第１の複数のスイッチ２１Ａ、対応するＭＲＡＭ素子の直後の位置と対応するＭＲＡＭ素子の下方のＭＲＡＭ素子の直前の位置との間のリンクを閉じる、複数のＭＲＡＭ素子２５のうちの対応するＭＲＡＭ素子の後ろに設置された第２の複数のスイッチ２１Ｂ、及び複数のＭＲＡＭ素子２５のうちの対応するＭＲＡＭ素子の後ろに設置された第３の複数のスイッチ２１Ｃを含む。この構成の場合、スイッチの様々な組合せは、複数のＭＲＡＭ素子２５からのＭＲＡＭ素子の動的な組合せが直列に読み出されるように閉じて、制御信号に基づいてＮビットをスタッキングすることができる。
【００３２】
[35]たとえば、第１の複数のスイッチ２１Ａ中の、複数のＭＲＡＭ素子２５のうちの直列に読み出されることになる第１のＭＲＡＭ素子に対応するスイッチを閉じることができ、このことにより、制御信号が前記ＭＲＡＭ素子を通って流れることを可能にする。１つの例では、たとえば３つのＭＲＡＭ素子が、直列に読み出されることになる。第３の複数のスイッチ２１Ｃ中の、第１のＭＲＡＭ素子に対応するスイッチは、開いたままとなり、また、第２の複数のスイッチ２１Ｂ中の、第１のＭＲＡＭ素子に対応するスイッチは、閉じることになり、このことにより、第１のＭＲＡＭ素子の後ろの位置を、複数のＭＲＡＭ素子２５中の、第１のＭＲＡＭ素子の直下に配置された第２のＭＲＡＭ素子の前の位置にリンクする。さらに、第３の複数のスイッチ２１Ｃ中の、第２のＭＲＡＭ素子に対応するスイッチは、開いたままとなり、また、第２の複数のスイッチ２１Ｂ中の、第２のＭＲＡＭ素子に対応するスイッチは、閉じることになり、このことにより、第２のＭＲＡＭ素子の後ろの位置を、複数のＭＲＡＭ素子２５中の、第２のＭＲＡＭ素子の直下に配置された第３のＭＲＡＭ素子の前の位置にリンクする。最後に、第３の複数のスイッチ２１Ｃ中の、第３のＭＲＡＭ素子に対応するスイッチは、閉じることになり、また、第２の複数のスイッチ２１Ｂ中の、第３のＭＲＡＭ素子に対応するスイッチは、開いたままとなる。このことは、第３のＭＲＡＭ素子をコンデンサ２２にリンクすることになり、制御信号が、直列の第１、第２、及び第３のＭＲＡＭ素子の各々を通って流れる。他の例では、この直列中に、より多くの又はより少ないＭＲＡＭ素子が含まれ得る。第１の複数のスイッチ２１Ａ中の、この直列中の第１のＭＲＡＭ素子に対応するスイッチは、閉じることになり、第３の複数のスイッチ２１Ｃ中の、この直列中の最後のＭＲＡＭ素子に対応するスイッチは、閉じることになり、第２の複数のスイッチ２１Ｂ中の、第１のＭＲＡＭ素子と最後のＭＲＡＭ素子との間の全てのスイッチは、閉じることになり、このことにより、メモリシステムにおいて、読み出されるべきＭＲＡＭ素子の動的な直列を作り出す。
【００３３】
[36]高温の用途では、回路の劣化はより速い速度で発生する。ビットをスタックすることにより、抵抗デルタが増加して、劣化を補償する。しかしながら、より高い抵抗は、回路を流れる電流がより低くなりこのことにより電流の解釈がより困難になることを意味する。したがって、ビットは、より小さい電流の分析によるものではなく、別の方法で読み出されねばならない。
【００３４】
[37]図３Ａ〜図３Ｂは、本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示の基準回路を示す、概念的な概略図である。基準回路は、値がハイ状態及びロー状態にある記憶素子の平均値である抵抗を作り出すように、知られている状態で構成された、複数のＭＲＡＭデバイスを含む。上記のように、ノード１４は、基準回路８へと接続するように、リンク１２を分岐させる。リンク１２は、読み出し制御回路４などの制御モジュールから基準回路８へと、制御信号をリレーする。
【００３５】
[38]図３の例では、ノード２４は、第１のハイ基準抵抗器２６Ａ及び第１のロー基準抵抗器２８Ａを、第２のハイ基準抵抗器２６Ｂ及び第２のロー基準抵抗器２８Ｂと並列に備える、並列抵抗器を形成するための、リンク１２中の分岐点を表し、一方、ノード３０は、これらの並列リンクの再接続点を表す。基準回路８は、コンデンサ３２及び基準電圧３３も含み、コンデンサ３２の一方の端子が並列抵抗器に接続されており、コンデンサ３２の他方の端子が基準電圧３３に接続されている。基準電圧３３は、たとえば、グラウンド電圧とすることができる。ハイ基準抵抗器２６Ａ及びハイ基準抵抗器２６Ｂは、ＭＲＡＭ素子２０がハイ状態にあるとき、図１のＭＲＡＭ素子２０の抵抗と同様の抵抗を有し得、また、ロー基準抵抗器２８Ａ及びロー基準抵抗器２８Ｂは、ＭＲＡＭ素子２０がロー状態にあるとき、図１のＭＲＡＭ素子２０の抵抗と同様の抵抗を有し得る。これらの４つの抵抗を並列に置くことにより、並列回路の全体の抵抗は、２つの抵抗の平均値となることになる。言い換えれば、ＭＲＡＭ素子２０がロー状態にあるとき、ＭＲＡＭ素子２０は、ハイ基準抵抗器２６Ａ及びハイ基準抵抗器２６Ｂ並びにロー基準抵抗器２８Ａ及びロー基準抵抗器２８Ｂで構成された抵抗よりも、小さい抵抗を有することになる。そのような場合には、コンデンサ２２は、コンデンサ３２が充電される前に充電することになり、このことは、ＭＲＡＭデータアレイ６が、基準回路８がリンク１８を介して基準信号を出力する前に、データ信号を出力することになることを意味する。あるいは、ＭＲＡＭ素子２０がハイ状態にあるとき、ＭＲＡＭ素子２０は、ハイ基準抵抗器２６Ａ及びハイ基準抵抗器２６Ｂ並びにロー基準抵抗器２８Ａ及びロー基準抵抗器２８Ｂで構成された抵抗よりも、大きい抵抗を有することになる。そのような場合には、コンデンサ３２は、コンデンサ２２が充電される前に充電することになり、このことは、基準回路８が、ＭＲＡＭデータアレイ６がデータ信号を出力することになる前に、リンク１８を介して基準信号を出力することになることを意味する。いくつかの例では、ハイ基準抵抗器２６Ａ及びハイ基準抵抗器２６Ｂ並びにロー基準抵抗器２８Ａ及びロー基準抵抗器２８Ｂは、ＭＲＡＭ素子がある抵抗に関して有したであろう抵抗に等しい抵抗を有する、配線された抵抗器とすることができる。別の例では、ハイ基準抵抗器２６Ａ及びハイ基準抵抗器２６Ｂは、知られているハイ状態にあるＭＲＡＭ素子とすることができ、また、ロー基準抵抗器２８Ａ及びロー基準抵抗器２８Ｂは、知られているロー状態にあるＭＲＡＭ素子とすることができ、このことにより、抵抗を、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子と等しくする。
【００３６】
[39]コンデンサ３２が充電されていないとき、コンデンサ３２にわたる電位及びリンク１８上の電圧は、存在しない。コンデンサ３２が充電するにつれ、コンデンサ３２にわたる電圧は増加し、このことによりリンク１８における電圧を増加させる。基準回路８のＲＣ回路（すなわち、抵抗器２６及び抵抗器２８、並びにコンデンサ３２）に関する時定数は、コンデンサ３２が充電するのにどれくらいの時間を要するかの尺度であり、抵抗器２６及び抵抗器２８の抵抗（オームで測定される）とコンデンサ３２の静電容量（ファラドで測定される）の積に対応する。抵抗器２６及び抵抗器２８は並列されているので、上記の計算で使用される抵抗は、抵抗器２６及び抵抗器２８の抵抗の平均値である。基準回路８の抵抗は、相対的に固定的であるので、ＲＣ回路に関する時定数は、相対的に一定のままであることになる。このことは、データ回路の変動する時定数が、アービタ回路１０によって行われる判定に関してベースライン比較を有することを可能にする。コンデンサ３２が充電されると、コンデンサ３２にわたって電圧が存在するが、このことは、リンク１８において電圧が、又は基準信号が存在することを意味し、これは、アービタ回路１０などのアービタに入力される。
【００３７】
[40]並列の２つの単一の抵抗器として示されているが、基準回路８の抵抗器は、多くの異なる構成を有し得る。たとえば、ハイ基準抵抗器２６及びロー基準抵抗器２８の各々は、直列の複数の基準抵抗器とすることができ、複数のハイ基準抵抗器は、複数のロー基準抵抗器の直列と並列された、直列となっている。他の例では、基準回路８は、並列の抵抗器であるのではなく、ＭＲＡＭ素子２０の可能な抵抗（すなわち、ＭＲＡＭ素子２０がハイ状態にあるときの高い抵抗、及びＭＲＡＭ素子２０がロー状態にあるときの低い抵抗）の平均値に等しい抵抗を有する、単一の抵抗器のみを含み得る。さらに他の例では、基準回路８は、直列の複数の抵抗器を単一のものとして含み得る。いずれの場合も、基準回路８の合計抵抗は、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子２０の可能な抵抗の平均値にほぼ等しい。たとえば、基準回路８の合計抵抗は、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子２０の可能な抵抗の平均値の＋／−１０％であり得る。
【００３８】
[41]たとえば、図３Ｂは、第２の可能な構成を示す。ＭＲＡＭデータアレイ６においてＭＲＡＭ素子をスタックするのと同様に、基準回路８中の抵抗はスタックされ得る。図３Ｂの例では、基準回路８は、４つの抵抗の組の第２の事例（ｉｎｓｔａｎｃｅ）を含む。１つの事例は、ロー基準抵抗器２８Ｂと直列のハイ基準抵抗器２６Ｂから成る対と並列である、ロー基準抵抗器２８Ａと直列のハイ基準抵抗器２６Ａから成る対を含む。第２の事例は、ロー基準抵抗器２８Ｃと直列のハイ基準抵抗器２６Ｃから成る対と並列である、ロー基準抵抗器２８Ｄと直列のハイ基準抵抗器２６Ｄから成る対を含み、第２の事例は、第１の事例と直列である。いくつかの例では、ＭＲＡＭデータアレイ６が、固定的な量のＭＲＡＭ素子、たとえばＮ個のＭＲＡＭ素子を有するとき、基準回路８は、図３Ａ及び図３Ｂに示される４抵抗の回路のＮ個の事例を有し得る。言い換えれば、ＭＲＡＭデータアレイ６中の直列のＮ個のＭＲＡＭ素子のそれぞれに対して、基準回路８は、４×Ｎ個の抵抗を有し得る。
【００３９】
[42]図４Ａ〜図４Ｂは、本開示の１つ又は複数の態様による、遅延ベースの読み出しシステムの例示のアービタ回路を示す、概念的な概略図である。図４Ａの例では、アービタ回路１０は、セット−リセットＮＡＮＤラッチ（ＳＲ  ＮＡＮＤラッチ）４０として描かれている。ＳＲ  ＮＡＮＤラッチ４０を使用して、アービタ回路１０は、リンク１６から、ＭＲＡＭデータアレイ６からのデータ信号の形態の入力を、及びリンク１８から、基準回路８からの基準信号の形態の入力を、受信し得る。ＳＲ  ＮＡＮＤラッチ４０は、ＭＲＡＭデータアレイ６からのデータ信号又は基準回路８からの基準信号のどちらが最初に到着するかを判定するように構成され得る。ＭＲＡＭデータアレイ６からのデータ信号が最初に到着する場合、ＳＲ  ＮＡＮＤラッチ４０は、ＭＲＡＭデータアレイ６中の読み出されている１つ又は複数のＭＲＡＭ素子がロー状態にあり、０の値を有すると判定し得る。逆に、基準回路８からの信号が最初に到着する場合、ＳＲ  ＮＡＮＤラッチ４０は、ＭＲＡＭデータアレイ６中の読み出されている１つ又は複数のＭＲＡＭ素子がハイ状態にあり、１の値を有すると判定し得る。
【００４０】
[43]別の例では、アービタ回路１０は、図４Ｂに示される回路と同様であり得る。この例では、アービタ回路１０は、基準電圧４２、クロック４４、データカウンタ４６、基準回路４８、カウンタ比較モジュール５０、及びリセット５２を含む。電圧比較器４１が、リンク１６を介するＭＲＡＭデータアレイ６からのデータ信号、及びリンク１８を介する基準回路８からの基準信号を求めて、コンデンサ上の電圧を監視する。データ電圧が基準電圧を下回るとき、電圧比較器４１は０を出力し、クロック４４は、カウンタ４６及びカウンタ４８に伝搬することを許される。データ電圧が基準電圧を上回るとき、電圧比較器４１は１を出力し、クロック４４は、カウンタ４６及びカウンタ４８に対して停止される。カウンタ４６及びカウンタ４８は、カウンタ比較モジュール５０において比較される。データカウンタ４６が基準カウンタ４８よりも小さい場合、カウンタ比較モジュールは、読み出しデータのビットが低い抵抗であったことを示し、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子の値は、０である。データカウンタ４６が基準カウンタ４８よりも大きい場合、カウンタ比較モジュールは、読み出しデータが高い抵抗であったことを示し、ＭＲＡＭデータアレイ６中のＭＲＡＭ素子の値は、１である。
【００４１】
[44]いずれの場合も、アービタ回路１０は、ＭＲＡＭデータアレイ６からのデータ信号及び基準回路８からの基準信号の両方を受信できる、任意のデバイスとすることができる。アービタ回路１０はさらに、データ信号又は基準信号のどちらが最初に到着するかを判定すること、データ信号又は基準信号のどちらが最初にアービタに到着したかを判定することに少なくとも一部基づいて、ＭＲＡＭデータアレイ６のうちのＭＲＡＭ素子がハイ状態又はロー状態のどちらにあるかを判定することが可能な、任意のデバイスであってよい。
【００４２】
[45]図５は、本開示の１つ又は複数の態様による、ＭＲＡＭ素子を読み出す例示の方法を示すフロー図である。本開示の１つ又は複数の技法により、メモリシステム２は、ＭＲＡＭ素子を読み出す方法を実行し得る。リンク１２は、データ制御モジュール４から制御信号を受信し得る（８０）。リンク１２は次いで、この制御信号をＭＲＡＭデータアレイ６及び基準回路８へとリレーし得る（８２）。ＭＲＡＭデータアレイ６は、ハイ状態又はロー状態の一方にあるＭＲＡＭ素子、及びこのＭＲＡＭ素子と第１の基準電圧との間に設置された第１のコンデンサを備え得る。いくつかの例では、ＭＲＡＭ素子の状態は、ＭＲＡＭ素子の抵抗を規定する。基準回路８は、第２の抵抗を有する抵抗器、及びこの抵抗器と第２の基準電圧との間に設置された第２のコンデンサを備え得る。
【００４３】
[46]いくつかの例では、第１の抵抗は、ＭＲＡＭ素子がロー状態にあるとき、低い抵抗であり、また、第１の抵抗は、ＭＲＡＭ素子がハイ状態にあるとき、高い抵抗である。これらの例のうちのいくつかの場合では、ＭＲＡＭ素子は、ＭＲＡＭ素子がロー状態にあるとき、０の値を有し、また、ＭＲＡＭ素子は、ＭＲＡＭ素子がハイ状態にあるとき、１の値を有する。さらに、いくつかの場合には、第２の抵抗は、ＭＲＡＭ素子の低い抵抗と高い抵抗の平均値にほぼ等しい。本開示の目的上、「ほぼ」は、平均値の＋／−１０％以内を意味し得る。いくつかの場合には、第２の抵抗のこの構成を達成するために、第２の回路中の抵抗器は、並列に配置構成されたＭＲＡＭ素子の２つの対を備え、この場合、ＭＲＡＭ素子の各対は、ハイ状態にある１つのＭＲＡＭ素子及びロー状態にある１つのＭＲＡＭ素子を備える。
【００４４】
[47]いくつかの例では、ＭＲＡＭデータアレイ６は、複数のＭＲＡＭ素子を備えるデータアレイをさらに備える。いくつかの場合には、第１の回路中の複数のＭＲＡＭ素子は、並列に配置構成され、ＭＲＡＭデータアレイ６は、複数のスイッチをさらに備える。複数のスイッチの各スイッチは、それぞれのＭＲＡＭ素子の各々の前に設置され、制御信号は、複数のスイッチのうちの、読み出されるべきＭＲＡＭ素子に対応する１つを作動させるように構成される。いくつかの例では、ＭＲＡＭデータアレイ６は、第２の複数のスイッチをさらに備え、これらの第２の複数のスイッチの各スイッチは、各ＭＲＡＭ素子の後ろに設置される。第２の複数のスイッチの各スイッチは、それぞれのＭＲＡＭ素子と第１のコンデンサとの間のリンクを作動させる。ＭＲＡＭデータアレイ６は、第３の複数のスイッチをさらに備えることができ、これらの第３の複数のスイッチの各スイッチは、それぞれのＭＲＡＭ素子の各々の後ろに設置される。第３の複数のスイッチの各スイッチは、データアレイ中の、それぞれのＭＲＡＭ素子とそれぞれの第２のＭＲＡＭ素子との間のリンクを作動させる。制御信号は、メモリシステムによって複数のＭＲＡＭ素子が同時に読み出され得るように、第１の複数のスイッチ、第２の複数のスイッチ、及び第３の複数のスイッチの部分集合を作動させるように、さらに構成され得る。
【００４５】
[48]他の例では、複数のＭＲＡＭ素子は、直列に配置構成され得る。そのような例では、第２の抵抗器は、並列に配置構成されたＭＲＡＭ素子の２つの対の、複数の組を備える。ＭＲＡＭ素子の２つの対の各組は、直列されたハイ状態にある第１のＭＲＡＭ素子及びロー状態にある第２のＭＲＡＭ素子を、直列されたハイ状態にある第３のＭＲＡＭ素子及びロー状態にある第４のＭＲＡＭ素子と並列に備え、第１の回路中の直列のＭＲＡＭ素子の個数は、第２の回路中のＭＲＡＭ素子の２つの対の組の個数に等しい。
【００４６】
[49]ＭＲＡＭデータアレイ６は、第１のコンデンサを充電し得る（８４）。第１のコンデンサが充電されることに応じて、ＭＲＡＭデータアレイ６は、データ信号を出力し得る（８６）。ＭＲＡＭデータアレイ６が第１のコンデンサを充電している間、基準回路８は、第２のコンデンサを充電し得る（８８）。第２のコンデンサが充電されることに応じて、基準回路８は、基準信号を出力し得る（９０）。
【００４７】
[50]アービタ回路１０は、ＭＲＡＭデータアレイ６からデータ信号を受信し得、また基準回路８から基準信号を受信し得る。いくつかの例では、アービタ回路１０は、セット−リセットラッチ（ＳＲラッチ）である。アービタ回路１０は、データ信号又は基準信号のどちらが最初に到着したかを判定し得る（９２）。アービタ回路１０は次いで、データ信号又は基準信号のどちらが最初に到着したかを判定することに少なくとも一部基づいて、ＭＲＡＭ素子２０がハイ状態にあるか又はロー状態にあるかを判定し得る（９４）。たとえば、アービタ回路１０が、基準信号の前にデータ信号が到着したと判定する場合、アービタ回路１０は、ＭＲＡＭデータアレイ６のＭＲＡＭ素子２０が、ロー状態にあると判定し得る。あるいは、アービタ回路１０が、データ信号の前に基準信号が到着したと判定する場合、アービタ回路１０は、ＭＲＡＭデータアレイ６のＭＲＡＭ素子２０が、ハイ状態にあると判定し得る。
【００４８】
[51]読み出し制御回路４、アービタ回路１０、その他を含む、本開示において記載された様々な回路は、限定するものではないが、中央処理装置（ＣＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、プログラマブル論理制御装置（ＰＬＣ）を含む、回路素子の様々な種類及び組合せのうちのいずれかとして実装され得る。本明細書に記載された回路は、上記のいずれかの部分集合、上記のいずれかの相互接続されたもしくは分散された組合せ、あるいは本明細書に記載された機能を実行するように構成され得る任意の他の種類の１つの構成要素又は１つもしくは複数の構成要素として、実装され得る。
【００４９】
[52]本明細書に記載された技法により、ＣＭＯＳプロセス技術を使用して、論理を実装する集積回路を製造することが可能であり得る。本開示に記載された回路構成要素は、個別の構成要素として、１つもしくは複数の統合されたデバイスの１つ又は複数の要素として、又はこれらの任意の組合せとして、実装され得る。本明細書に記載された回路構成要素は、標準的な又は個別仕様のいずれかのＣＭＯＳプロセス技術を含むＣＭＯＳプロセス技術を含む、多種多様なプロセス技術のうちのいずれかを使用して製造され得る。加えて、本明細書に記載された回路構成は、電気通信用途、汎用コンピューティング用途、又は深穴切削加工などの高温条件において読み出され得るＭＲＡＭ素子を使用し得る任意の用途を含む、様々な用途において使用され得る。
【００５０】
[53]本開示の様々な例が記載された。記載された動作又は機能の、任意の組合せが企図される。これらの及び他の例は、以下の特許請求の範囲の範囲内にある。
【符号の説明】
【００５１】
２  メモリシステム
４  読み出し制御回路
６  ＭＲＡＭデータアレイ
８  基準回路
１０  アービタ回路
１２  リンク
１４  ノード
１６  リンク
１８  リンク
２０  ＭＲＡＭ素子、ＭＲＡＭ素子システム
２１  複数のスイッチ
２１Ａ  第１の複数のスイッチ
２１Ｂ  第２の複数のスイッチ
２１Ｃ  第３の複数のスイッチ
２２  コンデンサ
２３  基準電圧
２４  ノード
２５  ＭＲＡＭ素子
２６  ハイ基準抵抗器
２６Ａ  ハイ基準抵抗器
２６Ｂ  ハイ基準抵抗器
２６Ｃ  ハイ基準抵抗器
２６Ｄ  ハイ基準抵抗器
２８  ロー基準抵抗器
２８Ａ  ロー基準抵抗器
２８Ｂ  ロー基準抵抗器
２８Ｃ  ロー基準抵抗器
２８Ｄ  ロー基準抵抗器
３０  ノード
３２  コンデンサ
３３  基準電圧
４０  セット−リセットＮＡＮＤラッチ、ＳＲ  ＮＡＮＤラッチ
４１  電圧比較器
４２  基準電圧
４４  クロック
４６  データカウンタ
４８  基準カウンタ
５０  カウンタ比較モジュール
５２  リセット
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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