(57)【特許請求の範囲】
【請求項１】
表示領域及び前記表示領域の周辺に設けられた非表示領域を有する基板と、
前記表示領域上に第１方向に配列された複数のゲート線と、
前記表示領域上に第２方向に配列された複数のデータ線と、
前記複数のゲート線及び前記複数のデータ線によって定められるそれぞれの画素領域に設けられた複数の画素と、
前記表示領域上に設けられ、前記複数のゲート線にゲート信号を供給するためのＧＩＰ回路と、
を備え、
前記ＧＩＰ回路は、前記複数の画素の隣り合う画素間の境界領域に設けられた第１薄膜トランジスタを含み、
前記複数の画素の各々は、第２薄膜トランジスタを含み、
前記複数のデータ線は、互いに隣接して並んで配列された第１データ線及び第２データ線を含み、
前記複数の画素は、前記第１データ線と接続されかつ前記第１データ線の左側と右側にそれぞれ設けられた２つの画素、及び前記第２データ線と接続されかつ前記第２データ線の左側と右側にそれぞれ設けられた２つの画素を含み、
前記第１薄膜トランジスタは、
前記基板上に設けられた第１アクティブ層であって、チャネル領域及び前記チャネル領域の両側にそれぞれ設けられたドーピング層を含む前記第１アクティブ層と、
前記第１アクティブ層上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられ、コンタクトホールを介して前記ドーピング層とそれぞれ接続される第１ソース電極及び第１ドレイン電極と、
を含み、
前記第２薄膜トランジスタは、
前記第１ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第２ゲート電極上に設けられた前記第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２アクティブ層と、
前記第２アクティブ層上に設けられた第２ソース電極及び第２ドレイン電極と、
を含み、
前記ＧＩＰ回路は、前記第１薄膜トランジスタの第１ゲート電極と接続されるノード線を含み、
前記ノード線は前記第１方向に配置されており、
前記ノード線は、前記ゲート線と同じ層に前記ゲート線と同じ物質から形成され、
前記ノード線と前記第１ゲート電極とは接続電極を介して互いに接続されている、
ディスプレイ装置。
【請求項２】
前記第１薄膜トランジスタが設けられた前記境界領域には前記複数のデータ線が設けられていない、請求項１に記載のディスプレイ装置。
【請求項３】
前記第１薄膜トランジスタは、前記第１データ線の右側に設けられた前記画素と、前記第２データ線の左側に設けられた前記画素間の前記境界領域に設けられている、請求項１に記載のディスプレイ装置。
【請求項４】
前記第１アクティブ層は結晶質シリコンから形成され、前記第２アクティブ層は酸化物半導体から形成される、請求項１に記載のディスプレイ装置。
【請求項５】
前記ＧＩＰ回路は、前記境界領域に設けられかつ前記第２方向に配置されている信号線をさらに含み、前記信号線は、前記第１薄膜トランジスタの第１ソース電極として機能する、請求項１に記載のディスプレイ装置。
【請求項６】
前記第１薄膜トランジスタは、
前記複数のゲート線のいずれか１つに接続された第１ドレイン電極と、
前記信号線及び前記第１ドレイン電極とそれぞれ接続される第１アクティブ層と、
を含み、
前記第１アクティブ層の少なくとも一部は、前記境界領域内で前記第２方向に配置されている、請求項５に記載のディスプレイ装置。
【請求項７】
前記ＧＩＰ回路は、前記複数のゲート線のうち第１ゲート線にゲート信号を供給する第１ＧＩＰ回路、及び前記複数のゲート線のうち第２ゲート線にゲート信号を供給する第２ＧＩＰ回路を含み、
前記第１ＧＩＰ回路及び前記第２ＧＩＰ回路のそれぞれに備えられた前記第１薄膜トランジスタは、プルアップトランジスタとプルダウントランジスタを含み、前記プルアップトランジスタと前記プルダウントランジスタは、互いに異なる画素間の前記境界領域に設けられている、
請求項１に記載のディスプレイ装置。
【請求項８】
前記第１ＧＩＰ回路と前記第２ＧＩＰ回路は、前記第２方向で互いに重ならないように配置されている、請求項７に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置に係り、より具体的には、ゲート駆動部がパネル内に形成された、いわゆるＧＩＰ（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）構造を有するディスプレイ装置に関する。
【背景技術】
【０００２】
液晶表示装置及び有機発光表示装置のようなディスプレイ装置は、画像を表示する表示領域、及び表示領域の周辺に設けられた非表示領域を備えている。表示領域には、画像を表示するための複数の画素が備えられており、非表示領域には、複数の画素を駆動するための駆動部が設けられている。
【０００３】
駆動部は、表示領域内のゲート線にゲート信号を印加するためのゲート駆動部、及び表示領域内のデータ線にデータ信号を印加するためのデータ駆動部を含んでいる。
【０００４】
ゲート駆動部は、複数のゲート線のそれぞれにゲート信号を印加するためのゲート集積回路を含んでおり、データ駆動部は、複数のデータ線のそれぞれにデータ信号を印加するためのデータ集積回路を含んでいる。
【０００５】
一般に、ゲート集積回路及びデータ集積回路は、チップ（ｃｈｉｐ）の形態で作製されてフィルム（ｆｉｌｍ）に実装されるか（Ｃｈｉｐ  Ｏｎ  ｆｉｌｍ）、または基板に実装される（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）。しかし、ゲート集積回路及びデータ集積回路がチップの形態で作製される場合には、部品の増加により製造コストが上昇する可能性があり、また、ディスプレイ装置を軽量化する際に制約があり得る。したがって、ゲート集積回路をチップの形態で作製せずに基板上に直接形成するＧＩＰ（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）構造が提案された。
【０００６】
まず、図面を参照して、従来のＧＩＰ構造を有するディスプレイ装置について説明する。
【０００７】
図１は、従来のディスプレイ装置の概略的な平面図である。
【０００８】
図１に示すように、従来のディスプレイ装置は、基板１上に表示領域（Ｄ／Ａ）及び非表示領域（ＮＤ／Ａ）を備えている。
【０００９】
具体的に示してはいないが、表示領域（Ｄ／Ａ）には複数の画素が設けられ、複数の画素はゲート線とデータ線が交差して形成され、それぞれの画素には薄膜トランジスタと画素電極が設けられている。
【００１０】
非表示領域（ＮＤ／Ａ）には、ゲート線にゲート信号を印加するためのＧＩＰ回路（ＧＩＰ）が形成されている。ＧＩＰ回路（ＧＩＰ）は、複数の薄膜トランジスタの組み合わせを含み得る。
【００１１】
また、非表示領域（ＮＤ／Ａ）には、データ線にデータ信号を印加するために、データリンク線ＤＬＬ、データパッドＤＰ、及びデータ駆動部ＤＤが形成されている。データリンク線ＤＬＬは、データ線とデータパッドＤＰを互いに接続し、データ駆動部ＤＤはデータパッドＤＰに接続されている。
【００１２】
従来のディスプレイ装置では、ＧＩＰ回路（ＧＩＰ）が表示領域（Ｄ／Ａ）の一側、例えば左側の周辺領域に形成されており、データリンク線ＤＬＬ、データパッドＤＰ及びデータ駆動部ＤＤが表示領域（Ｄ／Ａ）の他側、例えば上側の周辺領域に形成されているため、非表示領域（ＮＤ／Ａ）の面積を減少させるのに限界がある。
【００１３】
ユーザの様々な設計要求に応えて、ディスプレイ装置の非表示領域（ＮＤ／Ａ）に対応するベゼル（Ｂｅｚｅｌ）の幅を減少させるための方法が近年研究されている。しかし、従来のＧＩＰ構造を有するディスプレイ装置の場合には、非表示領域（ＮＤ／Ａ）の面積を減少させるのに限界があるため、狭い（ｎａｒｒｏｗ）ベゼル（Ｂｅｚｅｌ）の幅を実現することが難しいという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、上述した従来の問題点を解決するために考案されたもので、本発明は、ＧＩＰ構造を有しながらもベゼルの幅を減少させることができるディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一実施例では、上記目的を達成するために、基板の表示領域上に設けられ、ゲート線にゲート信号を供給するＧＩＰ回路を備え、前記ＧＩＰ回路は、隣り合う画素間の境界領域に設けられた薄膜トランジスタを有する、ディスプレイ装置が提供される。
【発明の効果】
【００１６】
本発明によれば、次のような効果がある。
【００１７】
本発明の一実施例によれば、ＧＩＰ回路が表示領域に形成されているため、非表示領域の面積を減少させることができ、したがって、ディスプレイ装置のベゼルの幅を減少させることができるという利点がある。
【００１８】
特に、本発明の一実施例によれば、ＧＩＰ回路を構成するトランジスタは、データ線が形成されていない画素間の境界領域に配置されるため、ＧＩＰ回路により開口率が低下することを減少させることができる。
【図面の簡単な説明】
【００１９】
【図１】従来のディスプレイ装置の概略的な平面図である。
【図２】本発明の一実施例に係るディスプレイ装置の概略的な平面図である。
【図３】本発明の他の実施例に係るディスプレイ装置の概略的な平面図である。
【図４】本発明の一実施例に係るＧＩＰ回路のブロック図である。
【図５】本発明の一実施例に係るＧＩＰ回路の回路図である。
【図６】本発明の一実施例に係るディスプレイ装置の表示領域を示す概略的な平面図である。
【図７】本発明の一実施例に係るディスプレイ装置の画素構造を示す平面図である。
【図８】本発明の一実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＡ−Ｂ線に沿った断面である。
【図９】本発明の一実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＣ−Ｄ線に沿った断面である
【図１０】本発明の他の実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＣ−Ｄ線に沿った断面である。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すると明らかになる。しかし、本発明は、以下に開示される実施例に限定されるものではなく、互いに異なる様々な形態で実現され、単に本実施例は、本発明の開示が完全になるようにし、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によって定義されるだけである。
【００２１】
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるため、本発明が図示の事項に限定されるものではない。明細書全体にわたって同一の参照符号は同一の構成要素を指す。また、本発明を説明するにおいて、関連する公知技術に対する具体的な説明が本発明の要旨を不明瞭にする可能性があると判断される場合には、その詳細な説明を省略する。本明細書上で言及した「含む」、「有する」、「からなる」などが使用される場合、「〜のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数で表現した場合に、特に明示的な記載事項がない限り、複数を含む場合を含む。
【００２２】
構成要素を解釈するにおいて、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。
【００２３】
位置関係に対する説明の場合、例えば、「〜上に」、「〜上部に」、「〜下部に」、「〜側に」などで二つの部分の位置関係が説明される場合、「すぐ」又は「直接」が使用されない限り、二つの部分の間に１つ以上の他の部分が位置することもできる。
【００２４】
時間関係に対する説明の場合、例えば、「〜後に」、「〜に次いで」、「〜次に」、「〜前に」などで時間的前後関係が説明される場合、「すぐ」又は「直接」が使用されない限り、連続的ではない場合も含むことができる。
【００２５】
第１、第２などが様々な構成要素を述べるために使用されるが、これらの構成要素は、これらの用語によって制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用するものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であってもよい。
【００２６】
本発明の様々な実施例のそれぞれの特徴が、部分的又は全体的に互いに結合又は組み合わせ可能であり、技術的に様々な連動及び駆動が可能であり、各実施例が互いに独立して実施されてもよく、関連関係で共に実施されてもよい。
【００２７】
次に、図面を参照して、本発明の好ましい実施例について詳細に説明する。
【００２８】
図２は、本発明の一実施例に係るディスプレイ装置の概略的な平面図である。
【００２９】
図２に示すように、本発明の一実施例に係るディスプレイ装置は、基板１上に表示領域（Ｄ／Ａ）及び表示領域の周辺に設けられた非表示領域（ＮＤ／Ａ）を備えている。
【００３０】
表示領域（Ｄ／Ａ）には、複数のゲート線ＧＬ１〜ＧＬ６が第１方向、例えば横方向に配列されており、複数のデータ線（図示せず）が第２方向、例えば縦方向に配列されている。互いに交差する複数のゲート線ＧＬ１〜ＧＬ６と複数のデータ線（図示せず）によって画素領域が定められる。図２には、便宜上、６個のゲート線ＧＬ１〜ＧＬ６のみが示されている。
【００３１】
表示領域（Ｄ／Ａ）には、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が設けられている。第１ＧＩＰ回路ＧＩＰ１は、第１ゲート線ＧＬ１にゲート信号を供給する。第２ＧＩＰ回路ＧＩＰ２から第６ＧＩＰ回路ＧＩＰ６のそれぞれも、第２ゲート線ＧＬ２から第６ゲート線ＧＬ６のそれぞれにゲート信号を供給する。
【００３２】
本発明の一実施例によれば、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が表示領域（Ｄ／Ａ）に形成されているため、非表示領域（ＮＤ／Ａ）の面積を減少させることができ、したがって、ディスプレイ装置のベゼル（Ｂｅｚｅｌ）の幅を減少させることができるという利点がある。
【００３３】
本発明の一実施例によれば、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が表示領域（Ｄ／Ａ）に形成されるため、表示領域（Ｄ／Ａ）に複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のための領域を設けなければならない。そのために、データ線（図示せず）の両側（左右）にそれぞれ画素を形成し、１つのデータ線（図示せず）によって２つの画素が駆動されるように構成する。これにより、データ線（図示せず）が形成されない領域を設けることが可能となり、このデータ線（図示せず）が形成されていない領域を複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６の領域として提供することができる。詳細は、図６を参照して後述する。
【００３４】
非表示領域（ＮＤ／Ａ）には、データリンク線ＤＬＬ、データパッドＤＰ、及びデータ駆動部ＤＤが形成されている。
【００３５】
データリンク線ＤＬＬは、表示領域（Ｄ／Ａ）のデータ線と接続されている。また、データリンク線ＤＬＬは、表示領域（Ｄ／Ａ）のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６を構成する各種信号線、例えば、クロック（ＣＬＫ）信号線、低電位電源（ＶＳＳ）線、スタート（Ｖｓｔ）信号線、及びリセット（Ｖｒｅｓｅｔ）信号線と接続されてもよい。
【００３６】
データパッドＤＰは、データリンク線ＤＬＬ及びデータ駆動部ＤＤとそれぞれ１対１で接続されている。
【００３７】
データ駆動部ＤＤは、データパッドＤＰに接続されている。データ駆動部ＤＤは、データ集積回路を含むチップ（Ｃｈｉｐ）が実装されたフレキシブルプリント回路フィルム（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ；ＦＰＣ  ｆｉｌｍ）を含み、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）構造からなることができるが、必ずしもそれに限定されるものではない。例えば、チップ（Ｃｈｉｐ）が基板１上に実装されるＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）構造からなってもよい。図示していないが、フレキシブルプリント回路フィルム（ＦＰＣ  ｆｉｌｍ）は、プリント回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；ＰＣＢ）に接続されており、各種信号がプリント回路基板（ＰＣＢ）からフレキシブルプリント回路フィルム（ＦＰＣ  ｆｉｌｍ）に伝達される。
【００３８】
図３は、本発明の他の実施例に係るディスプレイ装置の概略的な平面図であって、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６の配置以外は、前述した図２と同一である。したがって、同一の構成に対しては同一の図面符号を付し、以下では、異なる構成に対してのみ説明する。
【００３９】
図２によれば、第１〜第６ＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が基板１の一側から他側、例えば左側から右側に所定の間隔で順にシフト（ｓｈｉｆｔ）されている。
【００４０】
一方、図３によれば、基板１の中央を中心に奇数番目のＧＩＰ回路ＧＩＰ１，ＧＩＰ３，ＧＩＰ５は基板１の左側領域に配置されており、偶数番目のＧＩＰ回路ＧＩＰ２，ＧＩＰ４，ＧＩＰ６は基板１の右側領域に配置されている。また、奇数番目のＧＩＰ回路ＧＩＰ１，ＧＩＰ３，ＧＩＰ５は、一側から他側、例えば左側から右側に所定の間隔で順にシフト（ｓｈｉｆｔ）されており、偶数番目のＧＩＰ回路ＧＩＰ２，ＧＩＰ４，ＧＩＰ６も、一側から他側、例えば左側から右側に所定の間隔で順にシフト（ｓｈｉｆｔ）されている。
【００４１】
第１〜第６ＧＩＰ回路ＧＩＰ１〜ＧＩＰ６には、それぞれ互いに異なる信号、例えば互いに異なるクロック（ＣＬＫ）信号が印加されてもよい。このとき、クロック（ＣＬＫ）信号は、データ線（図示せず）が形成されていない領域でデータ線（図示せず）と同一の第２方向、例えば縦方向のクロック（ＣＬＫ）信号線を介して印加されてもよい（図６参照）。信号線の構成を容易にするために、第１〜第６ＧＩＰ回路ＧＩＰ１〜ＧＩＰ６は、データ線が配列された第２方向で互いに重ならないことが好ましい。但し、必ずしもそれに限定されるものではなく、第２方向で異なるＧＩＰ回路ＧＩＰ１〜ＧＩＰ６が互いに重なることも可能である。
【００４２】
次に、図４及び図５を参照して、ＧＩＰ回路の構成について説明する。図４及び図５は、本発明に適用できるＧＩＰ回路の一例であり、本発明が必ずしもそれに限定されるものではない。
【００４３】
図４は、本発明の一実施例に係るＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のブロック図である。
【００４４】
図４に示すように、複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のそれぞれは、１フレーム期間内に１回のハイ（Ｈｉｇｈ）状態のゲート信号Ｖｏｕｔ１〜Ｖｏｕｔ６を出力してゲート線に供給する。
【００４５】
詳細には、第１ＧＩＰ回路ＧＩＰ１は、第１ステージ（ｓｔａｇｅ１）で別途のスタート信号Ｖｓｔによって開始され、第１クロック信号ＣＬＫ１を用いてハイ状態の第１ゲート信号Ｖｏｕｔ１を出力して第１ゲート線に供給する。
【００４６】
第２〜第６ＧＩＰ回路ＧＩＰ６のそれぞれは、第２〜第６ステージ（ｓｔａｇｅ２〜ｓｔａｇｅ６）のそれぞれで、前段のＧＩＰ回路ＧＩＰ１〜ＧＩＰ５のゲート信号Ｖｏｕｔ１〜Ｖｏｕｔ５に対応するスタート信号Ｖｓｔによって開始され、第２〜第６クロック信号ＣＬＫ２〜ＣＬＫ６を用いてハイ状態の第２〜第６ゲート信号Ｖｏｕｔ２〜Ｖｏｕｔ６を出力して第２〜第６ゲート線に供給する。
【００４７】
一方、図示していないが、１フレームが終わる最後のＧＩＰ回路のステージから最後のゲート信号Ｖｏｕｔが出力されると、最後のＧＩＰ回路のステージは、リセット信号（Ｖｒｅｓｅｔ）が伝達されて初期化される。次いで、次のフレームが開始される第１ＧＩＰ回路ＧＩＰ１の第１ステージ（ｓｔａｇｅ１）から第１ゲート信号Ｖｏｕｔ１が出力され、前述した処理が繰り返される。
【００４８】
図５は、本発明の一実施例に係るＧＩＰ回路の回路図である。図４に示した複数のＧＩＰ回路ＧＩＰ１〜ＧＩＰ６のそれぞれは、図５に示す回路と同様の構成とすることができるが、必ずしもそれに限定されない。
【００４９】
図５に示すように、ＧＩＰ回路は、プルアップノード（Ｐｕｌｌ−Ｕｐ  Ｎｏｄｅ）Ｑ、プルダウンノード（Ｐｕｌｌ−Ｄｏｗｎ  Ｎｏｄｅ）ＱＢ、プルアップトランジスタＴｕ、プルダウントランジスタＴｄ、及びノード制御部ＮＣを含み得る。
【００５０】
プルアップトランジスタＴｕは、プルアップノードＱがゲートハイ電圧に充電されたときにターンオン（Ｔｕｒｎ  ｏｎ）され、プルダウントランジスタＴｄは、プルダウンノードＱＢがゲートハイ電圧に充電されたときにターンオンされる。
【００５１】
ノード制御部ＮＣは、プルアップノードＱ及びプルダウンノードＱＢのそれぞれの充放電の状態を制御する。そのために、ノード制御部ＮＣは、プルアップノードＱの充放電の状態を制御するためのプルアップノード制御部ＮＣ_Ｑ、及びプルダウンノードＱＢの充放電の状態を制御するためのプルダウンノード制御部ＮＣ_ＱＢを含み得る。プルアップノード制御部ＮＣ_Ｑは、プルアップノードＱを制御するための少なくとも１つのトランジスタＴＱを含み、プルダウンノード制御部ＮＣ_ＱＢは、プルダウンノードＱＢを制御するための少なくとも１つのトランジスタＴＱＢを含み得る。
【００５２】
ノード制御部ＮＣによってゲート信号Ｖｏｕｔの出力を安定に制御することができる。具体的には、ノード制御部ＮＣは、プルアップノードＱがゲートハイ電圧に充電される場合、プルダウンノードＱＢをゲートロー電圧に放電させ、プルダウンノードＱＢがゲートハイ電圧に充電される場合、プルアップノードＱをゲートロー電圧に放電させる。
【００５３】
したがって、スタート信号Ｖｓｔが印加されると、ノード制御部ＮＣに含まれる複数のトランジスタ（ＴＱ，ＴＱＢ）の動作によって、プルアップノードＱはゲートハイ電圧に充電され、プルダウンノードＱＢはゲートロー電圧に放電され、これによりクロック信号ＣＬＫのためのゲート信号Ｖｏｕｔが出力される。また、放電信号ＶＱＢが印加されると、ノード制御部ＮＣに含まれる複数のトランジスタ（ＴＱ，ＴＱＢ）の動作によって、プルアップノードＱはゲートロー電圧に放電され、プルダウンノードＱＢはゲートハイ電圧に充電され、これにより低電位電圧ＶＳＳのためのゲート信号Ｖｏｕｔが出力される。
【００５４】
スタート信号Ｖｓｔに関連し、第１ＧＩＰ回路は、別途に印加されるスタート信号Ｖｓｔを用いることができ、第２ＧＩＰ回路は、前段のＧＩＰ回路から出力されるゲート信号Ｖｏｕｔに対応するスタート信号Ｖｓｔを用いることができる。
【００５５】
放電信号ＶＱＢに関連し、前段から出力されるゲート信号Ｖｏｕｔを放電信号ＶＱＢとして用いることができ、或いは別途のクロック信号ＣＬＫを放電信号ＶＱＢとして用いることもできる。
【００５６】
プルアップノード制御部ＮＣ_Ｑに含まれる少なくとも１つのトランジスタＴＱ及びプルダウンノード制御部ＮＣ_ＱＢに含まれる少なくとも１つのトランジスタＴＱＢは、当業者に公知の様々な形態に変更可能である。
【００５７】
図６は、本発明の一実施例に係るディスプレイ装置の表示領域を示す概略的な平面図である。
【００５８】
図６に示すように、本発明の一実施例に係るディスプレイ装置の表示領域は、ゲート線ＧＬ１〜ＧＬ５、データ線ＤＬ１〜ＤＬ８、画素トランジスタＴｐｉｘｅｌ、画素電極Ｐ、及びＧＩＰ回路ＧＩＰ２，ＧＩＰ４を含み得る。
【００５９】
便宜上、図６では、第２ゲート線ＧＬ２にゲート信号を供給する第２ＧＩＰ回路ＧＩＰ２、及び第４ゲート線ＧＬ４にゲート信号を供給する第４ＧＩＰ回路ＧＩＰ４が示されている。また、便宜上、第２ＧＩＰ回路ＧＩＰ２の構成要素は円形で示され、第４ＧＩＰ回路ＧＩＰ４の構成要素は四角形で示されている。
【００６０】
複数のゲート線ＧＬ１〜ＧＬ５は横（緯度）方向に配列されており、複数のデータ線ＤＬ１〜ＤＬ８は縦（経度）方向に配列されている。複数のゲート線ＧＬ１〜ＧＬ５と複数のデータ線ＤＬ１〜ＤＬ８によって画素領域が定められ、画素領域には画素トランジスタＴｐｉｘｅｌと画素電極Ｐが設けられる。
【００６１】
画素領域は、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２の間、及び第３ゲート線ＧＬ３と第４ゲート線ＧＬ４の間に備えられる。しかし、画素領域は、第２ゲート線ＧＬ２と第３ゲート線ＧＬ３の間には備えられない。第２ゲート線ＧＬ２と第３ゲート線ＧＬ３の間隔は、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２の間隔よりも小さい。第１ゲート線ＧＬ１と第２ゲート線ＧＬ２の間隔は、第３ゲート線ＧＬ３と第４ゲート線ＧＬ４の間隔と同様である。
【００６２】
各データ線の両側に位置する２つの画素トランジスタＴｐｉｘｅｌは、１つのデータ線（ＤＬ１〜ＤＬ８）にそれぞれ接続されている。したがって、１つのデータ線（ＤＬ１〜ＤＬ８）の左右両側に、それぞれ別途の画素が設けられる。
【００６３】
１つのデータ線（ＤＬ１〜ＤＬ８）の一側、例えば左側に接続された画素トランジスタＴｐｉｘｅｌは、ゲート線（ＧＬ１，ＧＬ３，ＧＬ５）に接続されるために相対的に上側の位置に設けられ、１つのデータ線（ＤＬ１〜ＤＬ８）の他側、例えば右側に接続された画素トランジスタＴｐｉｘｅｌは、ゲート線（ＧＬ２，ＧＬ４）に接続されるために相対的に下側の位置に設けられる。これにより、１つのデータ線（ＤＬ１〜ＤＬ８）と２つのゲート線（ＧＬ１〜ＧＬ５）で２つの画素が設けられ得る。例えば、第１ゲート線ＧＬ１と第２ゲート線ＧＬ２との間の領域において、第１データ線ＤＬ１の左側及び右側にそれぞれ、第１データ線ＤＬ１と接続される画素が備えられ、また、第１データ線ＤＬ１と隣接する第２データ線ＤＬ２の左側及び右側にそれぞれ、第２データ線ＤＬ２と接続される画素が備えられる。したがって、第１データ線ＤＬ１の右側に位置する画素と、第２データ線ＤＬ２の左側に位置する画素との間にはデータ線ＤＬ１〜ＤＬ８が形成されない。
【００６４】
ＧＩＰ回路ＧＩＰ２，ＧＩＰ４は、図５と同様に、スタート信号Ｖｓｔ、クロック信号ＣＬＫ、低電位電圧ＶＳＳ、放電信号ＶＱＢ、プルアップトランジスタＴｕ、プルダウントランジスタＴｄ、プルアップノードＱ、プルダウンノードＱＢ、プルアップノードＱを制御するためのトランジスタＴＱ、及びプルダウンノードＱＢを制御するためのトランジスタＴＱＢを含み得る。図６では、別途のスタート信号Ｖｓｔが第２ＧＩＰ回路ＧＩＰ２に印加され、第４ＧＩＰ回路ＧＩＰ４は、第２ゲート線ＧＬ２のゲート信号に対応するスタート信号を用いるが、必ずしもそれに限定されない。ＧＩＰ回路ＧＩＰ２，ＧＩＰ４を構成する個別構成は、上述の構成と同様であるので、繰り返しの説明は省略する。
【００６５】
スタート信号Ｖｓｔ、クロック信号ＣＬＫ、低電位電圧ＶＳＳ、及び放電信号ＶＱＢのための信号線は、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置される。また、プルアップトランジスタＴｕ、プルダウントランジスタＴｄ、プルアップノードＱを制御するためのトランジスタＴＱ、及びプルダウンノードＱＢを制御するためのトランジスタＴＱＢも、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置される。
【００６６】
本発明の一実施例によれば、ＧＩＰ回路ＧＩＰ２，ＧＩＰ４のための様々な信号線及びトランジスタは、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置される。これにより、ＧＩＰ回路ＧＩＰ２，ＧＩＰ４を表示領域内に形成することができ、それによって、非表示領域に対応するベゼルの幅を減少させることができる。
【００６７】
特に、本発明の一実施例によれば、ＧＩＰ回路ＧＩＰ２，ＧＩＰ４のための様々な信号線及びトランジスタは、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置される。このために画素の大きさを増加させる必要がなく、また、画素間の境界に対応する領域は光が透過する領域ではないため、開口率が低下しない。開口率が低下しないようにするために、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域には、ＧＩＰ回路ＧＩＰ２，ＧＩＰ４のための１つのトランジスタが形成されることが好ましい。
【００６８】
図６では、プルアップノードＱを制御するための１つのトランジスタＴＱ及びプルダウンノードＱＢを制御するための１つのトランジスタＴＱＢを示したが、これに限定されない。例えば、当業者に公知の様々な形態で、プルアップノードＱを制御するための複数のトランジスタＴＱが互いに接続されてもよく、プルダウンノードＱＢを制御するための複数のトランジスタＴＱＢが互いに接続されてもよい。この場合にも、すべてのトランジスタ（ＴＱ，ＴＱＢ）が、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置されなくてもよく、１つのトランジスタ（ＴＱ，ＴＱＢ）が、画素間の境界に対応する領域、すなわちデータ線ＤＬ１〜ＤＬ８が形成されていない領域に配置されてもよい。したがって、画素間の境界に対応する領域に配置される複数のトランジスタ（ＴＱ，ＴＱＢ）は、プルアップノードＱ、プルダウンノードＱＢ、及びゲート線ＧＬ１〜ＧＬ５などを介して接続され得る。
【００６９】
プルアップノード（Ｑ）線及びプルダウンノード（ＱＢ）線は、ゲート線ＧＬ１〜ＧＬ５と並んで横（緯度）方向に配列され得る。特に、プルアップノード（Ｑ）線及びプルダウンノード（ＱＢ）線は、隣接する２つのゲート線ＧＬ２，ＧＬ３の間の領域、より具体的には、それらの間に画素が備えられない２つのゲート線ＧＬ２，ＧＬ３の間の領域に形成されてもよく、これにより、開口率の低下を防止することができる。
【００７０】
プルアップノード（Ｑ）線及びプルダウンノード（ＱＢ）線は、ゲート線ＧＬ１〜ＧＬ５と同じ材料で同じ層に形成することができる。よって、別途の追加工程なしにプルアップノード（Ｑ）線及びプルダウンノード（ＱＢ）線を作製することができる。
【００７１】
次に、個別画素構造についてより詳細に説明する。
【００７２】
図７は、本発明の一実施例に係るディスプレイ装置の画素構造を示す平面図である。図７は、図６の領域Ａの拡大図であって、プルアップトランジスタＴｕが形成された領域を示している。
【００７３】
図７に示すように、横（緯度）方向に配列された第１ゲート線ＧＬ１と第２ゲート線ＧＬ２との間の領域に、縦（経度）方向に隣り合う第１データ線ＤＬ１と第２データ線ＤＬ２が配列されている。
【００７４】
第１データ線ＤＬ１の右側に画素トランジスタＴｐｉｘｅｌ及び画素電極８００が形成されており、第２データ線ＤＬ２の左側に画素トランジスタＴｐｉｘｅｌ及び画素電極８００が形成されている。第１データ線ＤＬ１の右側に形成された画素トランジスタＴｐｉｘｅｌは、第１データ線ＤＬ１及び第２ゲート線ＧＬ２と接続されており、第２データ線ＤＬ２の左側に形成された画素トランジスタＴｐｉｘｅｌは、第２データ線ＤＬ２及び第１ゲート線ＧＬ１と接続されているが、必ずしもそれに限定されるものではない。例えば、第１データ線ＤＬ１の右側に形成された画素トランジスタＴｐｉｘｅｌは、第１データ線ＤＬ１及び第１ゲート線ＧＬ１と接続され、第２データ線ＤＬ２の左側に形成された画素トランジスタＴｐｉｘｅｌは、第２データ線ＤＬ２及び第２ゲート線ＧＬ２と接続されてもよい。
【００７５】
画素トランジスタＴｐｉｘｅｌは、ゲート線ＧＬ１，ＧＬ２と接続されるゲート電極２００、電子移動チャネルを含むアクティブ層１１０、データ線ＤＬ１，ＤＬ２と接続されるソース電極４２０、及びソース電極４２０と対向するドレイン電極４３０を含み得る。
【００７６】
画素電極８００は、第４コンタクトホールＣＨ４を介して画素トランジスタＴｐｉｘｅｌのドレイン電極４３０と接続されている。画素電極８００はフォーク（ｆｏｒｋ）構造からなることができるが、必ずしもそれに限定されるものではない。
【００７７】
第１データ線ＤＬ１の右側に形成された画素電極８００と、第２データ線ＤＬ２の左側に形成された画素電極８００との間の領域にはデータ線ＤＬ１，ＤＬ２が形成されず、その代わりにクロック信号（ＣＬＫ）線及びプルアップトランジスタＴｕが形成されている。
【００７８】
クロック信号（ＣＬＫ）線は、データ線ＤＬ１，ＤＬ２と平行に配列されている。
【００７９】
プルアップトランジスタＴｕは、ゲート電極２００、アクティブ層１００、ソース電極としてのクロック信号（ＣＬＫ）線、及びドレイン電極４００を含み得る。
【００８０】
ゲート電極２００は、接続電極４１０を介してプルアップノード（Ｑ）線と接続されている。詳細には、接続電極４１０の一端は、第５コンタクトホールＣＨ５を介してゲート電極２００と接続され、接続電極４１０の他端は、第６コンタクトホールＣＨ６を介してプルアップノード（Ｑ）線と接続されている。
【００８１】
プルアップノード（Ｑ）線は、横（緯度）方向に、すなわち第２ゲート線ＧＬ２の下で第２ゲート線ＧＬ２と同一方向に形成されている。プルアップノード（Ｑ）線と第２ゲート線ＧＬ２が同一の層に形成される場合、ゲート電極２００をプルアップノード（Ｑ）線と接続するために第２ゲート線ＧＬ２を通して延長させることができないため、接続電極４１０を介してゲート電極２００とプルアップノード（Ｑ）線を互いに接続させる。したがって、接続電極４１０は、ゲート電極２００及びプルアップノード（Ｑ）線とは異なる層に形成される。
【００８２】
ソース電極として用いられるクロック信号（ＣＬＫ）線は、第１コンタクトホールＣＨ１を介してアクティブ層１００の一端と接続されている。ドレイン電極４００は、第２コンタクトホールＣＨ２を介してアクティブ層１００の他端と接続されており、また、第３コンタクトホールＣＨ３を介して第２ゲート線ＧＬ２と接続されている。
【００８３】
プルアップトランジスタＴｕの場合、プルアップノード（Ｑ）線を介してゲート電極２００にハイ電圧が印加されると、ソース電極に対応するクロック信号（ＣＬＫ）線を介して伝達されるクロック信号ＣＬＫが、ドレイン電極４００を介して第２ゲート線ＧＬ２に供給される。結果的に、第２ゲート線ＧＬ２にゲート信号が提供される。
【００８４】
次に、画素トランジスタＴｐｉｘｅｌ及びプルアップトランジスタＴｕの断面構造を、図８を参照して説明する。
【００８５】
図８は、本発明の一実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＡ−Ｂ線に沿った断面に対応する。
【００８６】
図８に示すように、基板１上にはプルアップトランジスタＴｕ及び画素トランジスタＴｐｉｘｅｌが設けられている。
【００８７】
プルアップトランジスタＴｕは、第１アクティブ層１００、第１ゲート電極２００、第１ソース電極として機能するクロック信号（ＣＬＫ）線、及び第１ドレイン電極４００を含んでいる。
【００８８】
第１アクティブ層１００は、基板１上に備えられたチャネル領域１１０、及びチャネル領域１１０の両側にそれぞれ設けられたドーピング層１２０を含んでいる。
【００８９】
第１ゲート電極２００は、第１ゲート絶縁膜１５０を挟んで第１アクティブ層１００と離隔している。第１ゲート電極２００は、チャネル領域１１０の対応する領域に位置する。この場合、第１ゲート電極２００をマスクとして第１アクティブ層１００をドープすることによって、ドーピング層１２０を得ることができる。
【００９０】
第１ソース電極としてのクロック信号（ＣＬＫ）線及び第１ドレイン電極４００は、第１ゲート電極２００と離隔しており、第２ゲート絶縁膜２５０は、第１ゲート電極２００と第１ソース電極としてのクロック信号（ＣＬＫ）線との間、及び第１ゲート電極２００と第１ドレイン電極４００との間に挟まれている。クロック信号（ＣＬＫ）線は、第１ゲート絶縁膜１５０及び第２ゲート絶縁膜２５０に設けられた第１コンタクトホールＣＨ１を介して、チャネル領域１１０の一側に設けられたドーピング層１２０と接続されている。第１ドレイン電極４００は、第１ゲート絶縁膜１５０及び第２ゲート絶縁膜２５０に設けられた第２コンタクトホールＣＨ２を介して、チャネル領域１１０の他側に設けられたドーピング層１２０と接続されている。
【００９１】
プルアップトランジスタＴｕは、基板１上において、第１アクティブ層１００、第１ゲート絶縁膜１５０、第１ゲート電極２００、第２ゲート絶縁膜２５０、及び第１ソース電極としてのクロック信号（ＣＬＫ）線／第１ドレイン電極４００が順次積層されたトップゲート構造からなることができる。特に、第１アクティブ層１００は、非晶質シリコンの蒸着工程、レーザーによる結晶質シリコンへの非晶質シリコンの変更工程、及び第１ゲート電極２００をマスクとして用いるドーピング層１２０の形成工程を含むＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）工程を通じて作製されてもよい。
【００９２】
図７を参照すると、プルアップトランジスタＴｕをＬＴＰＳ（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ）構造で形成することによって、第１アクティブ層１００の少なくとも一部を、隣接する画素電極８００間の領域でデータ線ＤＬ１，ＤＬ２と同一に縦（経度）方向に長く配置できるため、プルアップトランジスタＴｕにより開口率が減少することに関連する問題を低減することができる。
【００９３】
プルアップトランジスタＴｕの第１ドレイン電極４００は、第２ゲート線ＧＬ２に接続されており、これによって第２ゲート線ＧＬ２にゲート信号を供給することができる。詳細には、第１ドレイン電極４００は、第２ゲート絶縁膜２５０に設けられた第３コンタクトホールＣＨ３を介して第２ゲート線ＧＬ２と接続される。
【００９４】
画素トランジスタＴｐｉｘｅｌは、第２ゲート電極２１０、第２アクティブ層３００、第２ソース電極４２０及び第２ドレイン電極４３０を含み得る。
【００９５】
第２ゲート電極２１０は、第２ゲート線ＧＬ２と接続されている。画素トランジスタＴｐｉｘｅｌの第２ゲート電極２１０、第２ゲート線ＧＬ２及びプルアップトランジスタＴｕの第１ゲート電極２００は、互いに同じ物質で同じ層に形成されている。
【００９６】
第２アクティブ層３００は、第２ゲート絶縁膜２５０を挟んで第２ゲート電極２１０と離隔している。第２アクティブ層３００は酸化物半導体からなってもよいが、必ずしもそれに限定されない。
【００９７】
第２ソース電極４２０及び第２ドレイン電極４３０は、第２アクティブ層３００上で互いに離隔している。画素トランジスタＴｐｉｘｅｌの第２ソース電極４２０及び第２ドレイン電極４３０と、プルアップトランジスタＴｕのクロック信号（ＣＬＫ）線及び第１ドレイン電極４００とは、互いに同じ物質で同じ層に形成されてもよい。
【００９８】
画素トランジスタＴｐｉｘｅｌは、上述したプルアップトランジスタＴｕとは異なり、第１ゲート絶縁膜１５０上において、第２ゲート電極２１０、第２ゲート絶縁膜２５０、第２アクティブ層３００、及び第２ソース電極４２０／第２ドレイン電極４３０が順次積層されたボトムゲート構造から形成され得る。特に、第２アクティブ層３００が酸化物半導体からなる場合、画素トランジスタＴｐｉｘｅｌの漏れ電流を低減し、低速駆動により消費電力を減少させることで画質を向上させることが可能となる。
【００９９】
画素トランジスタＴｐｉｘｅｌ及びプルアップトランジスタＴｕの上にはパッシベーション層４５０が形成されており、パッシベーション層４５０上には平坦化層５００が形成されている。
【０１００】
平坦化層５００上には共通電極６００が形成されており、共通電極６００上に金属線７００が形成されている。共通電極６００は、画素トランジスタＴｐｉｘｅｌ及びプルアップトランジスタＴｕの領域には形成されない。金属線７００は、共通電極６００の抵抗を低下させる役割を果たす。共通電極６００は、光が透過する開口領域に設けられるため、抵抗が比較的高い透明な導電酸化物から形成される。したがって、金属線７００は、共通電極６００の抵抗を低下させる。金属線７００は、開口領域には形成されず、光が透過しない領域、例えばゲート線ＧＬ１，ＧＬ２またはデータ線ＤＬ１，ＤＬ２と重なる領域に形成される。
【０１０１】
共通電極６００及び金属線７００の上には層間絶縁膜７５０が形成されており、層間絶縁膜７５０上には画素電極８００が形成されている。画素電極８００は、パッシベーション層４５０、平坦化層５００、及び層間絶縁膜７５０に設けられた第４コンタクトホールＣＨ４を介して、画素トランジスタＴｐｉｘｅｌのドレイン電極４３０と接続されている。画素電極８００と共通電極６００との間にフリンジフィールド（ｆｒｉｎｇｅ  ｆｉｅｌｄ）が形成され、フリンジフィールドによって液晶層に含まれる液晶分子の配列が調節され得る。
【０１０２】
図９は、本発明の一実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＣ−Ｄ線に沿った断面に対応する。図８に示されたものと同一の構成に対しては、同一の図面符号を付し、以下では、互いに異なる構成を中心に説明する。
【０１０３】
図９は、プルアップトランジスタＴｕのゲート電極２００が接続電極４１０を介してプルアップノード（Ｑ）線と接続される様子を示す。
【０１０４】
図９に示すように、プルアップトランジスタＴｕのゲート電極２００とプルアップノード（Ｑ）線との間に第２ゲート線ＧＬ２が形成されている。このとき、プルアップトランジスタＴｕのゲート電極２００、プルアップノード（Ｑ）線、及び第２ゲート線ＧＬ２は、いずれも同じ層に形成されている。したがって、第２ゲート線ＧＬ２とショートされずにプルアップトランジスタＴｕのゲート電極２００とプルアップノード（Ｑ）線を接続するために、接続電極４１０が設けられている。
【０１０５】
接続電極４１０は、第２ゲート絶縁膜２５０上に形成され、第２ゲート絶縁膜２５０に設けられた第５コンタクトホールＣＨ５を介してプルアップトランジスタＴｕのゲート電極２００と接続され、第２ゲート絶縁膜２５０に設けられた第６コンタクトホールＣＨ６を介してプルアップノード（Ｑ）線と接続される。
【０１０６】
図１０は、本発明の他の実施例に係るディスプレイ装置の画素構造を示す断面図であって、図７のＣ−Ｄ線に沿った断面に相当する。
【０１０７】
図９の場合は、プルアップノード（Ｑ）線が第２ゲート線ＧＬ２と同じ層に形成されている。一方、図１０の場合は、プルアップノード（Ｑ）線が第２ゲート線ＧＬ２と同じ層に形成されていない。詳細には、プルアップノード（Ｑ）線は、金属線７００と同じ物質で同じ工程を通じて作製される。したがって、プルアップノード（Ｑ）線は、平坦化層５００上に設けられている。図１０の場合は、上述した図９とは異なり、別途の接続電極４１０を必要としない。その代わりに、プルアップノード（Ｑ）線は、第５コンタクトホールＣＨ５を介してプルアップトランジスタＴｕのゲート電極２００と直接接続され得る。
【０１０８】
一方、図１０の場合は、プルアップノード（Ｑ）線を容易に作製するために、プルアップノード（Ｑ）線の近くの領域に共通電極６００及び金属線７００は形成しない。
【０１０９】
プルダウンノード（ＱＢ）線とプルダウントランジスタＴｄとの接続構造も、クロック信号（ＣＬＫ）線が低電位電源（ＶＳＳ）線に変更された点を除き、上述のプルアップノード（Ｑ）線とプルアップトランジスタＴｕとの接続構造と同様である。
【０１１０】
以上、画素電極８００と共通電極６００との間のフリンジフィールドによって液晶が駆動するフリンジフィールドスイッチング（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に適用できる例を説明したが、本発明は、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、及びＶＡ（Ｖｅｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードなどのように様々なモードの液晶表示装置に適用できる。また、本発明は有機発光表示装置（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）にも適用することができる。
【０１１１】
以上、添付の図面を参照して本発明の実施例を詳細に説明したが、本発明は、必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で様々に変形して実施可能である。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく、説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。したがって、以上で記述した実施例は全ての面で例示的なものであり、限定的ではないものと理解しなければならない。本発明の保護範囲は、特許請求の範囲によって解釈されなければならず、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものと解釈されなければならない。
【符号の説明】
【０１１２】
１    基板
ＧＬ    ゲート線
ＤＬ    データ線
ＧＩＰ    ＧＩＰ回路
Ｔｐｉｘｅｌ    画素トランジスタ
Ｔｕ    プルアップトランジスタ
【図１】
0006632516.tif 000002
【図２】
0006632516.tif 000003
【図３】
0006632516.tif 000004
【図４】
0006632516.tif 000005
【図５】
0006632516.tif 000006
【図６】
0006632516.tif 000007
【図７】
0006632516.tif 000008
【図８】
0006632516.tif 000009
【図９】
0006632516.tif 000010
【図１０】
0006632516.tif 000011