(57)【特許請求の範囲】
【請求項１】
同期信号及びイネーブル信号が入力する共通入力端子と、該共通入力端子に入力した信号を処理して出力する第１のトランジスタと、前記共通入力端子に入力した前記同期信号及び前記イネーブル信号を判別する信号判別回路とを有する入力回路において、
前記共通入力端子にドレインが接続されゲートに固定電圧が印加された第３のトランジスタと、該第３のトランジスタのソースに一端が接続され他端が接地に接続された第１の抵抗とで構成される分圧回路を備え、
前記第３のトランジスタのソースと前記第１の抵抗の共通接続点に前記第１のトランジスタのゲートと前記信号判別回路が接続されていることを特徴とする入力回路。
【請求項２】
請求項１に記載の入力回路において、
前記第３のトランジスタのゲートと電源との間に第２の抵抗が接続されるとともに、前記第３のトランジスタのゲートと前記接地との間にツェナーダイオードが接続されていることを特徴とする入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路で構成され高速追従性と低消費電力化に優れた入力回路に関する。
【背景技術】
【０００２】
例えばマルチフェーズ機能を備えた電源装置において、配線数の増加に伴う端子数の増加を抑えるために、同期信号の入力端子とイネーブル信号の入力端子を共通化して、１つの共通入力端子とするものがある。このような装置においては、共通入力端子に入力する信号が、後段の信号判別回路において、同期信号とイネーブル信号のどちらであるかを判別できるようにする必要がある。
【０００３】
このための最も単純な信号判別の方法として、同期信号とイネーブル信号のレベル差に基づいてそれらの信号を判別することが考えられる。しかし、電源装置に汎用性を持たせるためには、入力信号がどのようなレベルであっても同期信号とイネーブル信号を区別して検出できることが好ましい。そこで、信号の時間の長さに基づいて検出することが行われている。例えば特許文献１に記載の発明では、一定時間内に同期信号の入力が無かった場合、これをイネーブル信号として認識するようにしている。
【０００４】
これらの信号判別回路では、入力端子に入力される同期信号の波形を鈍らせることなく信号判別回路に入力することが重要となる。信号判別回路に入力される信号の波形が鈍ってしまうと、そこに入力された信号が同期信号かイネーブル信号か判断できず誤検出してしまう恐れがある。
【０００５】
また、同期信号の入力端子とイネーブル信号の入力端子を共通化した共通入力端子に接続する入力回路に、ツェナーダイオード等を用いて電圧振幅に制限を持たせる場合がある。同期信号は一般にクロックが使われるため、信号の電圧振幅はそれほど大きくないが、イネーブル信号は最大振幅値を電源電圧とする場合もあるため、後段に接続される回路に過大電圧が印加されないように電圧振幅を制限する必要がある。
【０００６】
そのため、従来の入力回路は図３に示すようなものであった。図３において、１０Ａは入力回路、１１は共通入力端子、１２は出力端子、２０はイネーブル信号と同期信号を判別する信号判別回路である。また、ＶＤＤ１は電源、Ｔ１は二重拡散エンハンスメント型のＮＭＯＳトランジスタ、Ｔ２はデプレッション型のＮＭＯＳトランジスタ、Ｒ３、Ｒ４及びＲ５は抵抗、ＴＤ２はツェナーダイオードである。
【０００７】
トランジスタＴ１は、そのゲートが抵抗Ｒ４を介して共通入力端子１１に接続され、出力端子１２が接続されるドレインが、抵抗Ｒ１を介して電源ＶＤＤ１に接続され、ソースがトランジスタＴ２を介して接地ＧＮＤに接続されている。トランジスタＴ２はトランジスタＴ１の能動負荷として働く。トランジスタＴ２は抵抗に置き換えて抵抗負荷とすることも可能である。
【０００８】
ツェナーダイオードＴＤ２は、トランジスタＴ１のゲートにカソードが、接地ＧＮＤにアノードが接続され、共通入力端子１１に印加されたサージ等の過電流を接地ＧＮＤに導いて過大な入力電圧を降下させ、ノードＡにゲートが接続されるトランジスタＴ１及び信号判別回路２０の破壊を防止する。
【０００９】
抵抗Ｒ４は、ツェナーダイオードＴＤ２の破壊耐圧に対応した適宜抵抗値に設定されて電流量を抑制する一方、トランジスタＴ１のゲート容量及びツェナーダイオードＴＤ２の寄生容量とともにローパスフィルタを構成し、入力回路１０Ａに所定のカットオフ周波数を与えている。なお、共通入力端子１１のオープン対策のため、共通入力端子１１と接地ＧＮＤ間に抵抗Ｒ５が接続されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第５４８１１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記した従来の入力回路１０Ａは、電流制限用の抵抗Ｒ４を備えるため、その抵抗Ｒ４とトランジスタＴ１のゲート容量及びツェナーダイオードＴＤ２の寄生容量と相侯って、時定数を持つ。このため、図２（ａ）に示すように、同期信号である入力電圧ＶＩＮが共通入力端子１１に入力したとき、図２（ｂ）の「従来例」に示すように、ノードＡに現れる電圧Ｖａは立ち上がり及び立ち下がりが鈍った波形となってしまう。
【００１２】
入力回路１０Ａを高いクロック周波数に追従させるためには、ノードＡに現れる電圧Ｖａの立ち上がり及び立ち下がりが鈍らないように、抵抗Ｒ４の抵抗値を小さくして時定数を小さくする必要があるが、抵抗Ｒ４の抵抗値を小さくすると共通入力端子１１に流れる電流が大きくなってしまう。一方、低消費電力化を要求される携帯機器等に使用する場合、共通入力端子１１に流れる電流を小さくする必要がある。
【００１３】
本発明は、上記問題に鑑みなされたものであり、同期信号とイネーブル信号が入力する端子を共通化したときであっても、高速追従性と低消費電力化に優れた入力回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、請求項１にかかる発明は、同期信号及びイネーブル信号が入力する共通入力端子と、該共通入力端子に入力した信号を処理して出力する第１のトランジスタと、前記共通入力端子に入力した前記同期信号及び前記イネーブル信号を判別する信号判別回路とを有する入力回路において、前記共通入力端子にドレインが接続されゲートに固定電圧が印加された第３のトランジスタと、該第３のトランジスタのソースに一端が接続され他端が接地に接続された第１の抵抗とで構成される分圧回路を備え、前記第３のトランジスタのソースと前記第１の抵抗の共通接続点に前記第１のトランジスタのゲートと前記信号判別回路が接続されていることを特徴とする。
【００１５】
請求項２にかかる発明は、請求項１に記載の入力回路において、前記第３のトランジスタのゲートと電源との間に第２の抵抗が接続されるとともに、前記第３のトランジスタのゲートと前記接地との間にツェナーダイオードが接続されていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、共通入力端子に接続される分圧回路の能動負荷で実現される抵抗と第１のトランジスタの入力容量とによって時定数を小さな値に設定することができるので、高速追従性を実現することができる。また、共通入力端子から入力する電流が流れる分圧回路の第１の抵抗の抵抗値を上記した時定数と独立して設定することが可能であるため、その抵抗値を大きくすることができ、低消費電力化を実現することができる。つまり、高速追従性と低消費電力化の両方に優れた入力回路を実現できる。
【００１８】
さらに、分圧回路の能動負荷の出力が所定電圧以上で飽和するため、共通入力端子に過大な信号が入力しても分圧回路の出力はほぼ一定のレベルとすることができ、第１のトランジスタ及び信号判別回路の破壊を抑止できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の１つの実施例の入力回路の回路図である。
【図２】図１と図３の入力回路の入力電圧ＶＩＮとノードＡの電圧Ｖａの波形図である。
【図３】従来の入力回路の回路図である。
【発明を実施するための形態】
【００２０】
図１に本発明の１つの実施例の入力回路１０を示す。図１において、図３の入力回路１０Ａで説明したものと同一のものには同一の符号を付けた。本実施例の入力回路１０では、トランジスタＴ１の前段に、ドレイン・ソース間が高耐圧の二重拡散エンハンスメント型のＮＭＯＳトランジスタＴ３と抵抗Ｒ１との直列回路からなる分圧回路１３が接続されている。Ｒ２は抵抗、ＶＤＤ２は電源である。
【００２１】
この分圧回路１３の出力端子であるノードＡは、トランジスタＴ３と抵抗Ｒ１の接続点であり、トランジスタＴ１のゲートと信号判別回路２０に接続されている。分圧回路１３の入力はトランジスタＴ３のドレインであり、共通入力端子１１に接続されている。
【００２２】
トランジスタＴ３のゲートは、抵抗Ｒ２を介して電源ＶＤＤ２に接続されるとともに、ツェナーダイオードＴＤ１のカソードに接続されている。そのツェナーダイオードＴＤ１のアノードは接地ＧＮＤに接続されている。このため、トランジスタＴ３は能動負荷として働く。電源ＶＤＤ２は電源ＶＤＤ１であってもよい。
【００２３】
本実施例の入力回路１０は、上記のような構成であるから、共通入力端子１１に過大な入力があっても、トランジスタＴ３が飽和してそのソース、つまりノードＡの電圧Ｖａが一定レベル以上にならない（Ｖａ＝Ｖｔｄ１−Ｖｔｈ３）から、トランジスタＴ１のゲートに過大な電圧を印加せず、トランジスタＴ１及び信号判別回路２０を破壊から保護できる。Ｖｔｄ１はツェナーダイオードＴＤ１のツェナー電圧、Ｖｔｈ３はトランジスタＴ３のゲート・ソース間電圧である。
【００２４】
図２に、本実施例の入力回路１０と図３で説明した入力回路１０Ａにおいて、共通入力端子１１に入力電圧ＶＩＮを入力したときに得られるノードＡの電圧Ｖａ波形を比較した結果を示す。図２（ｂ）に示すように、本実施例の入力回路１０においては、電圧Ｖａに急峻な立ち上がり及び立下りがみられ、従来の入力回路１０Ａにおけるような鈍った波形とならないことがわかる。
【符号の説明】
【００２５】
１０，１０Ａ：入力回路、１１：共通入力端子、１２：出力端子、１３：分圧回路
２０：信号判別回路
【図１】
0006699819.tif 000002
【図２】
0006699819.tif 000003
【図３】
0006699819.tif 000004