(57)【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層の上にソース電極、ドレイン電極、Ｔ型ゲート電極を形成してトランジスタを形成する工程と、
前記Ｔ型ゲート電極を覆う絶縁膜を形成する工程と、
前記トランジスタの特性を評価する工程と、
評価結果に応じて前記絶縁膜の膜種、膜厚、又は誘電率を調整することで前記トランジスタの特性を狙いとする特性に近づける工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｔ型ゲート電極のゲート頭の下面の前記絶縁膜と前記ＧａＮ系半導体層の上面の前記絶縁膜との間に隙間があり、
前記評価結果に応じて前記Ｔ型ゲート電極の根元部分の側面の前記絶縁膜の膜厚を調整することで、前記Ｔ型ゲート電極の前記ゲート頭と前記ＧａＮ系半導体層との間に形成されるフィールドプレートの寸法を調整して、前記トランジスタの特性を前記狙いとする特性に近づけることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜は第１及び第２の絶縁膜を有し、
前記第１の絶縁膜を形成した後に前記トランジスタの特性を評価し、
前記評価結果が前記狙いとする特性からずれていた場合に前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
前記評価結果に応じて前記第２の絶縁膜の膜厚を調整することで前記トランジスタの特性を前記狙いとする特性に近づけることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成した後に前記トランジスタの特性を評価し、
前記評価結果が前記狙いとする特性からずれていた場合に前記絶縁膜をエッチングし、
前記評価結果に応じて前記絶縁膜のエッチング量を調整することで前記トランジスタの特性を前記狙いとする特性に近づけることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する前に前記トランジスタの特性を評価することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は第１及び第２の絶縁膜を有し、
前記第１の絶縁膜を形成した後に前記トランジスタの特性を評価し、
前記評価結果が前記狙いとする特性からずれていた場合に前記第１の絶縁膜の上に前記第２の絶縁膜を形成し、
前記評価結果に応じて前記第２の絶縁膜の誘電率を調整することで前記トランジスタの特性を前記狙いとする特性に近づけることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ＧａＮ系半導体層の上に第３の絶縁膜を形成する工程を更に備え、
前記第３の絶縁膜の上に前記Ｔ型ゲート電極を形成することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記ＧａＮ系半導体層にリセスを形成する工程を更に備え、
前記リセスに前記Ｔ型ゲート電極を形成することを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記Ｔ型ゲート電極のゲート頭の下面が階段状になっていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記Ｔ型ゲート電極のゲート頭寸法が前記ソース電極側と前記ドレイン電極側で非対称であることを特徴とする請求項１〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜をＡＬＤ法、ｐ−ＣＶＤ法、熱ＣＶＤ法により形成することを特徴とする請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜は、ＡｌＯ、ＴａＯ、ＺｎＯ、ＳｉＯ、ＭｇＯ、ＧａＯ、ＴｉＯ、ＨｆＯ、ＺｒＯ、ＳｉＮ、ＡｌＮの何れか１つの単層又は複数層の積層構造であることを特徴とする請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記トランジスタの特性の評価として、ピンチオフ特性、ゲート・ソース間耐圧、ゲート・ドレイン間耐圧、又はパルスＩＶ特性を評価することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記トランジスタの特性の評価として、小信号利得、ｆｋ、相互コンダクタンス、ゲート・ソース間容量、ゲート・ドレイン間容量、ドレイン・ソース間容量、又はソースインダクタンスを評価することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＮ系半導体トランジスタにおいて断面がＴ型のゲート電極が形成される（例えば、特許文献１参照）。ＧａＮ系半導体トランジスタのゲート周辺の一般的な製造プロセスでは、まず半導体層の表面に絶縁膜を形成する。次に、レジストでパターニングしてドライエッチング加工によりゲートを形成する領域の絶縁膜を除去する。次に、ゲートメタル形成のための転写プロセスを行い、絶縁膜の開口寸法より長い寸法のゲートメタルが絶縁膜に乗り上げた形状となるようにしてＴ型ゲート電極を形成する。Ｔ型ゲート電極のゲート頭と半導体層との間にフィールドプレートが形成される。【０００３】
しかし、絶縁膜をドライエッチングして開口する際に、半導体層にダメージを与えてしまう。ＧａＮ系半導体トランジスタはＧａＡｓ系半導体トランジスタと比較して半導体内にトラップが形成され易い。このトラップに起因してパルスＩＶ特性が低下し、トランジスタの特性が低下してしまう。これを改善するためにＧａＮ系半導体トランジスタではフィールドプレート構造が一般的に採用されている。【０００４】
また、ＧａＮ系半導体トランジスタはＧａＡｓ系半導体トランジスタより高電圧で動作させる。このため、フィールドプレートによりゲート周辺の電界が緩和され耐圧が向上する。従って、高耐圧化という点でもフィールドプレートは重要である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本特開２０１２−０９４７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
Ｔ型ゲート電極の形成のために絶縁膜の開口領域に対して転写を行う。この転写の合わせがずれてしまうと狙いとするフィールドプレートの寸法を得ることができない。さらに、絶縁膜の開口寸法がばらついた場合も、狙いとするフィールドプレートの寸法を得ることができない。この結果、狙いとするトランジスタの特性を得ることができない。【０００７】
プロセスばらつきに加えてさらにエピばらつきも加味されるため、更に狙いとするトランジスタの特性からの乖離が大きくなってしまうことも考えられる。これらが重なり合うことで、ウェハ毎にトランジスタの特性がばらつき、歩留まりが低下してしまうという問題があった。【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的はウェハ毎の特性ばらつきを抑制することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、ＧａＮ系半導体層の上にソース電極、ドレイン電極、Ｔ型ゲート電極を形成してトランジスタを形成する工程と、前記Ｔ型ゲート電極を覆う絶縁膜を形成する工程と、前記トランジスタの特性を評価する工程と、評価結果に応じて前記絶縁膜の膜種、膜厚、又は誘電率を調整することで前記トランジスタの特性を狙いとする特性に近づける工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明では、プロセス途中でトランジスタの特性を評価し、評価結果に応じて絶縁膜の膜種、膜厚、又は誘電率を調整することでトランジスタの特性を狙いとする特性に近づける。これにより、ウェハ毎の特性ばらつきを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法の変形例１を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法の変形例２を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法の変形例３を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図９】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態７に係る半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１〜４は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、図１に示すように、ＳｉＣ基板１の上にＡｌＮバッファ層２、ＧａＮチャネル層３及びＡｌＧａＮバリア層４を順に成長させる。ＳｉＣ基板１の代わりにＳｉ、サファイア、ＧａＮ、又はＡｌＮからなる基板を用いてもよい。ＡｌＧａＮバリア層４の上にソース電極５及びドレイン電極６を形成する。
【００１４】
次に、図２に示すように、転写プロセスによりレジスト７，８を形成し、蒸着、スパッタ、メッキ等によりソース電極５とドレイン電極６の間にＴ型ゲート電極９を形成する。これによりトランジスタが形成される。その後、レジスト７，８は除去する。
【００１５】
次に、図３に示すように、Ｔ型ゲート電極９全体を覆う絶縁膜１０を形成する。この際に、Ｔ型ゲート電極９とＡｌＧａＮバリア層４との間を絶縁膜１０で完全には埋め込まず、Ｔ型ゲート電極９のゲート頭の下面の絶縁膜１０とＡｌＧａＮバリア層４の上面の絶縁膜１０との間に隙間があるようにする。Ｔ型ゲート電極９のゲート頭とＡｌＧａＮバリア層４との間にＴ型ゲート電極９の根元部分の側面の絶縁膜１０が挟まれてフィールドプレートが形成される。
【００１６】
次に、トランジスタの特性を評価する。エピばらつき又はゲート長Ｌｇばらつきに起因して、評価結果が狙いとする特性からずれている場合がある。この場合、図４に示すように、膜厚制御性の良い製造方法により絶縁膜１０の上に絶縁膜１１を形成する。なお、評価結果が狙い通りの特性であれば追加で絶縁膜１１を形成せずに次の工程に進む。
【００１７】
評価結果に応じて絶縁膜１１の膜厚を調整することで、Ｔ型ゲート電極９の根元部分の側面の絶縁膜１０，１１の膜厚を調整する。これにより、Ｔ型ゲート電極９のゲート頭とＡｌＧａＮバリア層４との間に形成されるフィールドプレートの寸法ＦＰを調整して、トランジスタの特性を狙いとする特性に近づける。
【００１８】
例えば、ゲート長Ｌｇが狙いより小さい場合、ゲート頭の幅Ｗが狙い通りでも、寸法ＦＰが長くなる。寸法ＦＰが長くなるとパルスＩＶ特性は向上するが、容量成分が増加してトランジスタの特性が悪化する。一方、ゲート長Ｌｇが狙いより太い場合、ゲート頭の幅Ｗが狙い通りでも、寸法ＦＰが短くなる。寸法ＦＰが短くなるとパルスＩＶ特性が悪くなり、トランジスタ特性が悪化する。そのため、絶縁膜１１を追加で形成してゲート長Ｌｇに応じて寸法ＦＰを調整することで狙いとするトランジスタ特性を得ることができる。
【００１９】
以上説明したように、本実施の形態では、プロセス途中でトランジスタの特性を評価し、評価結果に応じて絶縁膜１０，１１の膜厚を調整することでトランジスタの特性を狙いとする特性に近づける。特に、プロセスばらつきに関しては、ウェハ面内のばらつきよりもウェハ毎のばらつきが大きい。そのため、ウェハ毎にトランジスタの特性評価を行い、狙いとする特性からのずれに対してウェハ毎に追加の絶縁膜１１の膜厚を調整する。これにより、ウェハ毎の特性ばらつきを抑制することができる。この結果、歩留まりを向上することができる。また、プロセスばらつきほどではないがウェハ毎のエピ特性に関してもばらつきは発生するが、トランジスタの特性評価はエピばらつきの影響も加味された結果となっているため、エピばらつきに対するウェハ毎のばらつきも同時に抑制することができる。
【００２０】
また、従来は、Ｔ型ゲート電極の製造のために絶縁膜をドライエッチングして開口する際に半導体層にダメージを与えてしまっていた。一方、本実施の形態では、Ｔ型ゲート電極９の形成後に絶縁膜１０，１１を形成するため、ダメージを与えず、トランジスタの特性低下を回避することができる。
【００２１】
また、Ｔ型ゲート電極９の根元部分の側面の絶縁膜１０，１１の膜厚により寸法ＦＰを調整する。このため、従来のような転写によるフィールドプレートの合わせズレが発生しないため、寸法ＦＰを狙い通りにできる。特にＡＬＤ法を用いた場合、原子層レベルでの膜厚制御が可能となるため、寸法ＦＰの制御性が高くなる。
【００２２】
ただし、レジスト７に対してレジスト８の転写合わせがずれることも想定される。そこで、Ｔ型ゲート電極９のゲート頭の幅Ｗは狙いとする寸法ＦＰより長い寸法で形成する。寸法ＦＰは絶縁膜１０，１１の膜厚で決まるため、転写の合わせずれの影響を受けずに狙いとする寸法ＦＰを得ることができる。また、Ｔ型ゲート電極９の根元部分の高さＨは想定される寸法ＦＰの２倍より大きくする。これにより、Ｔ型ゲート電極９のゲート頭の下が絶縁膜１０，１１で充填されなくなるため、余分な寄生容量が増加することもなく良好な特性を得ることができる。
【００２３】
また、トランジスタの特性の評価として、ピンチオフ特性、ゲート・ソース間耐圧、ゲート・ドレイン間耐圧、又はパルスＩＶ特性等のＤＣ特性を評価する。または、ＲＦの小信号特性評価により、小信号利得ＭＳＧ／ＭＡＧ、ｆｋ、相互コンダクタンスｇｍ、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓ、又はソースインダクタンスＬｓ等を評価してもよい。
【００２４】
フィールドプレートはゲート周辺の電界を緩和する効果がある。このため、例えばＤＣ特性のピンチオフ特性評価で得られたドレインリーク電流が狙いより高ければ、寸法ＦＰを長くし電界を緩和することでドレインリーク電流を低減することができる。ゲート・ソース間耐圧又はゲート・ドレイン間耐圧評価で得られた耐圧が狙いより低ければ、同様に寸法ＦＰを長くして電界を緩和することで耐圧を向上させることができる。パルスＩＶ特性評価で得られたパルスＩＶ特性が狙いより低ければ、同様に寸法ＦＰを長くして電界を緩和することでパルスＩＶ特性を向上させることができる。ＲＦの小信号特性評価で得られた容量値が狙いより小さければ、寸法ＦＰを長くして容量を増大させることができる。小信号利得又はｆｋ評価で得られた値が狙いより高ければ、寸法ＦＰを長くすることで値を低くすることができる。
【００２５】
絶縁膜１０，１１は、ＡｌＯ、ＴａＯ、ＺｎＯ、ＳｉＯ、ＭｇＯ、ＧａＯ、ＴｉＯ、ＨｆＯ、ＺｒＯ、ＳｉＮ、ＡｌＮの何れか１つの単層又は複数層の積層構造である。絶縁膜１０，１１をＡＬＤ（Atomic Layer Deposition）法、ｐ−ＣＶＤ（Chemical Vapor Deposition）法、熱ＣＶＤ法により形成すれば、絶縁膜１０，１１の被覆性が良くなる。ＡＬＤ法は、原子層レベルでの膜厚制御が可能であるため、より制御良く狙った膜厚を形成することができる。
【００２６】
図５は、本発明の実施の形態１に係る半導体装置の製造方法の変形例１を示す断面図である。Ｔ型ゲート電極９のゲート頭の幅がソース電極５側とドレイン電極６側で非対称である。ゲート頭の幅を長くすることでゲート抵抗Ｒｇを低減することができる。しかし、ゲート頭とＡｌＧａＮバリア層４との間を絶縁膜１０，１１で完全に埋め込んでいると、ゲート頭の幅を長くした分寸法ＦＰも長くなり容量成分が増加してトランジスタ特性の改善効果が小さくなる。一方、ゲート頭の下面の絶縁膜１０，１１とＡｌＧａＮバリア層４上の絶縁膜１０，１１の間に隙間がある場合、ゲート頭の幅を長くしても寸法ＦＰが長くならないため容量成分を増加させることなくゲート抵抗Ｒｇを低減することができる。
【００２７】
図６は、本発明の実施の形態１に係る半導体装置の製造方法の変形例２を示す断面図である。ＡｌＧａＮバリア層４の上にＧａＮキャップ層１２が追加されている。ＧａＮキャップ層１２にｎ型ドープ又はｐ型ドープを行ってもよい。
【００２８】
図７は、本発明の実施の形態１に係る半導体装置の製造方法の変形例３を示す断面図である。ＡｌＧａＮバリア層４とＧａＮチャネル層３の間にＡｌＮスペーサ層１３が追加されている。
【００２９】
実施の形態２．
図８，９は、本発明の実施の形態２に係る半導体装置の製造方法を示す断面図である。図８に示すように、絶縁膜１０を形成した後にトランジスタの特性を評価する。次に、評価結果が狙いとする特性からずれていた場合に絶縁膜１０をエッチングする。この際に、評価結果に応じて絶縁膜１０のエッチング量を調整することで寸法ＦＰを調整し、トランジスタの特性を狙いとする特性に近づける。これにより実施の形態１と同様の効果を得ることができる。
【００３０】
絶縁膜１０をＡｌＯ／ＳｉＯ又はＡｌＯ／ＳｉＮ等の互いに異なる複数の層の積層構造にすることが好ましい。これにより、互いの層のドライエッチングに対する選択比が高いため、特定の膜種でエッチングを停止することができ、より狙い通りの膜厚に調整することができる。また、各層を数ｎｍレベル、例えば１〜２ｎｍの薄膜にすることでエッチング膜厚を細かく調整できるため、膜厚の制御性を更に向上させることができる。
【００３１】
実施の形態３．
本実施の形態では、絶縁膜１０を形成する前にトランジスタの特性を評価する。トランジスタの特性だけではなく、Ｔ型ゲート電極９のゲート長Ｌｇを測定する。これにより、ゲート長Ｌｇが狙いより長いか短いかを判断することもできる。そこにトランジスタの特性の評価結果も加えることで、より正確にトランジスタの特性を予測することができる。この結果に応じて絶縁膜１０の膜種、膜厚、又は誘電率を調整することで、寸法ＦＰ、パルスＩＶ特性、容量値などのトランジスタの特性を狙いとする特性に近づける。これにより、実施の形態１のように絶縁膜１１を形成しなくても、ウェハ間の特性ばらつきを抑制することができる。
【００３２】
実施の形態４．
絶縁膜１０を形成した後にトランジスタの特性を評価した際に、例えば容量値が狙いより低いがパルスＩＶ特性は狙い通りの場合、絶縁膜１１の膜厚の調整では狙いとする特性を得ることができない。例えば、膜厚を厚くした場合、容量値は高くなり狙いとする値に近付くが、パルスＩＶ特性は寸法ＦＰが長くなり過ぎてしまい、狙いとする値から大きく乖離してしまう。そこで、本実施の形態では、評価結果に応じて絶縁膜１１の誘電率を調整することでトランジスタの特性を狙いとする特性に近づける。その他の構成は実施の形態１と同様である。
【００３３】
これにより、絶縁膜１０，１１の膜厚を変更することなく容量値のみを変化することができる。上記の例の場合、組成比調整により誘電率の高い絶縁膜１１にすることで、膜厚を大幅に増加させることなく容量値のみを高くすることができ、狙いとするトランジスタ特性を得ることができる。例えば、絶縁膜１０，１１がＳｉＮの場合、絶縁膜１１のＳｉ組成を高くすることで誘電率は高くなるため、薄くても高い誘電率のＳｉＮ膜を形成することができる。
【００３４】
実施の形態５．
図１０は、本発明の実施の形態５に係る半導体装置の製造方法を示す断面図である。ＡｌＧａＮバリア層４の上に絶縁膜１４を形成し、その上にＴ型ゲート電極９を形成する。その他の構成は実施の形態１と同様である。このようにＭＩＳゲート構造を形成する場合でも実施の形態１と同様の効果を得ることができる。
【００３５】
実施の形態６．
図１１は、本発明の実施の形態６に係る半導体装置の製造方法を示す断面図である。ＡｌＧａＮバリア層４にリセス１５を形成し、リセス１５にＴ型ゲート電極９を形成する。その他の構成は実施の形態１と同様である。このようにリセスゲート構造を形成する場合でも実施の形態１と同様の効果を得ることができる。
【００３６】
実施の形態７．
図１２は、本発明の実施の形態７に係る半導体装置の製造方法を示す断面図である。ＡｌＧａＮバリア層４にリセス１５を形成し、かつ絶縁膜１４を形成した後に、Ｔ型ゲート電極９を形成する。その他の構成は実施の形態１と同様である。このようにリセスＭＩＳゲート構造を形成する場合でも実施の形態１と同様の効果を得ることができる。
【００３７】
実施の形態８．
図１３は、本発明の実施の形態８に係る半導体装置の製造方法を示す断面図である。Ｔ型ゲート電極９のゲート頭の下面が階段状になっている。このようなフィールドプレートが多段に形成されるゲート構造に対しても狙いとするトランジスタ特性を得ることができる。
【００３８】
なお、ＡｌＧａＮバリア層４の代わりにＩｎＡｌＮ層、ＩｎＧａＮ層又はＡｌＮ層を用いてもよく、ｎ型ドープ又はｐ型ドープを行ってもよい。また、ＧａＮチャネル層３の代わりにＧａＮ／ＡｌＧａＮ層、ＧａＮ／ＩｎＧａＮ層、又は、ショットキー層よりＡｌ組成が低いＡｌＧａＮ層を用いてもよく、それぞれの層にＦｅドープ又はＣドープを行ってもよい。また、ＧａＮ系トランジスタに限らず、寸法ＦＰの影響が小さく低電圧動作のＡｌＧａＡｓ／ＧａＡｓ構造等のＧａＡｓ系トランジスタに実施の形態１〜８の製造方法を適用しても同様の効果を得ることができる。
【符号の説明】
【００３９】
３  ＧａＮチャネル層（ＧａＮ系半導体層）、４  ＡｌＧａＮバリア層（ＧａＮ系半導体層）、５  ソース電極、６  ドレイン電極、９  Ｔ型ゲート電極、１０，１１，１４  絶縁膜、１５  リセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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