(57)【特許請求の範囲】
【請求項１】
ソース領域とドレイン領域を有する半導体基体と、前記半導体基体の前記ソース領域とドレイン領域の間の上に形成された絶縁体と、前記絶縁体上に形成された強誘電体と、当該強誘電体上に形成された金属が積層された半導体強誘電体記憶トランジスタであって、
前記金属は、Ｉｒ、Ｐｔ又はＩｒとＰｔの合金であり、
前記強誘電体は、ストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、カルシウムとストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、ストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体又はカルシウムとストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体であり、  
前記強誘電体の膜厚が５９ｎｍより大きく１５０ｎｍより小さく、データ保持時間が１０５秒以上で且つデータ書換え回数が１０８回以上が可能で、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上である半導体強誘電体記憶トランジスタの製造方法であって、
前記金属がＩｒの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００２以上０．０２以下のガスで、前記金属を形成した後に強誘電体結晶化アニールを行い、
前記金属がＰｔの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００７より大きく０．０１以下のガスで強誘電体結晶化アニールを行い、
前記金属が重量比１：１のＩｒとＰｔの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００１より大きく０．０００４以下のガスで強誘電体結晶化アニールを行い、
かつ前記強誘電体結晶化アニールは前記金属形成後に行う半導体強誘電体記憶トランジスタの製造方法。
【請求項２】
前記強誘電体結晶化アニールの温度が７３０℃以上８００℃以下であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項３】
前記強誘電体結晶化アニールの際の圧力が０．００１ＭＰａ以上であり１気圧以下であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項４】
前記絶縁体が、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、マグネシウム、マンガンの金属元素を少なくとも１種類含む金属酸化物又は該金属酸化物の積層金属酸化物であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項５】
前記絶縁体が、窒化ハフニウム又は窒化アルミニウムの窒化物であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項６】
前記絶縁体が、窒化物と金属酸化物、又は窒化物と積層金属酸化物の積層であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項７】
前記窒化物が窒化ハフニウムであり、前記金属酸化物がＨｆＯ２であることを特徴とする請求項６の半導体強誘電体記憶トランジスタの製造方法。
【請求項８】
前記金属酸化物がＨｆＯ２であり、前記ＨｆＯ２の膜厚が１．３ｎｍ以上１３ｎｍ以下であることを特徴とする請求項４の半導体強誘電体記憶トランジスタトランジスタの製造方法。
【請求項９】
前記強誘電体結晶化アニールを行った以降に、特性調整アニールを行い、該特性調整アニールは酸素ガス中でのアニールもしくは窒素に水素を混ぜた混合ガスでのアニールの少なくとも一方のアニールであることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法。
【請求項１０】
前記特性調整アニールにおける前記酸素ガス中でのアニールの温度は、６００℃以上７００℃以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法。
【請求項１１】
前記特性調整アニールにおける前記窒素に水素を混ぜた混合ガスのアニールの温度は３５０℃以上４５０℃以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法  。
【請求項１２】
前記特性調整アニールにおける前記窒素に水素を混ぜた混合ガスのアニールの時間は３分以上３０分以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法。
【請求項１３】
ハフニウムを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室に導入する有機金属化学気相堆積法によって、Ｈｆを含む錯体とＮＨ３ガスが成長室にて反応して前記窒化ハフニウムが形成されることを特徴とする請求項５の半導体強誘電体記憶トランジスタの製造方法。
【請求項１４】
前記ハフニウムを含む錯体が、ＴＥＭＡＨＦまたはＴＤＥＡＨＦであることを特徴とする請求項１３の半導体強誘電体記憶トランジスタの製造方法。
【請求項１５】
ソース領域とドレイン領域を有する半導体基体と、前記半導体基体の前記ソース領域とドレイン領域の間の上に形成された絶縁体と、前記絶縁体上に形成された強誘電体と、当該強誘電体上に形成された金属が積層された半導体強誘電体記憶トランジスタであって、
前記金属は、Ｉｒ、Ｐｔ又はＩｒとＰｔの合金であり、
前記強誘電体は、ストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、カルシウムとストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、ストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体又はカルシウムとストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体であり、  
前記強誘電体の膜厚が５９ｎｍより大きく１５０ｎｍより小さく、データ保持時間が１０５秒以上で且つデータ書換え回数が１０８回以上が可能で、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上であることを特徴とする半導体強誘電体記憶トランジスタ。  
【請求項１６】
前記半導体基体と前記絶縁体の界面に形成される半導体基体表面の界面層の厚さが３．４ｎｍより小さいことを特徴とする請求項１５の半導体強誘電体記憶トランジスタ。
【請求項１７】
前記絶縁体の電子親和力が前記強誘電体の電子親和力よりも小さいことを特徴とする請求項１５の半導体強誘電体記憶トランジスタ。
【請求項１８】
前記絶縁体のイオン化ポテンシャルが前記強誘電体のイオン化ポテンシャルよりも大きいことを特徴とする請求項１７記載の半導体強誘電体記憶トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体強誘電体記憶素子の製造方法及び半導体強誘電体記憶トランジスタに係り、より詳細には、低電圧動作型の半導体強誘電体記憶トランジスタ及び半導体強誘電体記憶素子の製造方法に関するものである。
【背景技術】
【０００２】
ゲート絶縁体に強誘電体を含む強誘電体ゲート電界効果トランジスタ（Ferroelectric-gate field effect transistor, FeFET）は、メモリ機能を備えたトランジスタとして注目されてきた。長年、データ保持時間が短いという問題があったが、特許文献１で、電極導体／強誘電体／絶縁体／半導体のゲート積層が金属PtとBi層状ペロブスカイト構造の結晶の1種であるSBT(SrBi2Ta2O9)と高誘電率の絶縁体Hf-Al-O と半導体Si（Pt／SrBi2Ta2O9／Hf-Al-O／Si）で構成されたFeFETにおいて、ドレイン電流のオン状態とオフ状態を各々長期間測定した結果、両状態が極めて安定持続され、1週間後のオン状態とオフ状態のドレイン電流の比が105以上という実施例が開示された。同じく特許文献１でPt／SrBi2Ta2O9／HfO2／Siで構成されたFeFETでも優れたデータ保持特性が開示された。このように特許文献１によってFeFETが、データが真に保持されたメモリトランジスタとして働くことが実証された。特許文献１では、データの書換え耐性が評価され1012回の書換え後も読出しのオン状態とオフ状態が十分識別できた。このような優れたデータの書換え耐性の理由は明確には分かっていないが、強誘電体がBi層状ペロブスカイト構造結晶で構成されているからと思料する。Bi層状ペロブスカイト構造では主として強誘電体性（すなわち原子が加えた電界の向きに応じて歪み、電界を取り去った後もその歪みが残り電気分極が零に戻らない性質）がペロブスカイトの部分に起こる。ペロブスカイト間にあるBiの層状酸化物が緩衝層のように働くため、データの書換えつまり書込みのための電界の反転を繰り返してもPtなどの他の層との界面に不具合が生じにくく、これがFeFETにおける優れた書換え耐性に繋がると思料する。
特許文献２にはBi層状ペロブスカイトである(Bi,Nd)4Ti3O12を強誘電体として用いたFeFETが開示されている。非特許文献１には、Bi層状ペロブスカイトである(Bi,La)4Ti3O12を強誘電体として用いたFeFETが開示されている。
特許文献３にはBi層状ペロブスカイトの強誘電体としてCSBT(CaxSr1-xBi2Ta2O9)を用い、Pt/CaxSr1-xBi2Ta2O9／Hf-Al-O／Siで構成されたFeFETが優れたデータ保持特性と優れたデータ書換え耐性を持つことが開示されている。
【０００３】
上述したBi層状ペロブスカイトを絶縁体／半導体上に形成し、さらにその上に電極導体を形成後にBi層状ペロブスカイトを結晶化させ強誘電性を発現させるため、酸素雰囲気中で１０分〜６０分程度の時間アニールを行う。温度は７００℃〜８３０℃、さらに好ましくは７３０℃から８１３℃である。このアニールの工程を経ることにより上記の優れたデータ保持、書換え耐性が実現する。この、アニールを経ると非特許文献２乃至4が示すようにシリコンと絶縁体の界面に界面層が形成される。非特許文献3はこの界面層の主成分がSiO2で形成されていることを開示している。これは、Bi層状ペロブスカイトを結晶化させるための酸素雰囲気でのアニール中にシリコン表面が酸化され、SiO2を主成分とする界面層が形成されたことを意味する。この界面層は均一に形成され結果としてFeFETの良好な電気特性の発現に貢献している。非特許文献5にはこの技術によるFeFETをメモリセルとする６４kビットのNANDフラッシュメモリの開発例が開示されている。
【０００４】
絶縁体を２層にする次の報告がある。非特許文献6ではシリコンの上にシリコン窒化膜を形成後にHfO2膜を形成している。非特許文献7ではシリコンの上にシリコン酸窒化膜を形成後にHfO2膜を形成している。何れの場合も、Bi層状ペロブスカイトを結晶化させ強誘電性を発現させるアニールを経ると、SiO2を主成分とする界面層がSiとHfO2の間に形成されている。シリコン窒化膜やシリコン酸窒化膜由来の窒素が界面層に含まれていても主成分はSiO2である。このように、界面層は、主としてＳｉが酸化されることで形成されるが、上部の絶縁体と融合することもあるし、上部絶縁体材料が界面層に不純物として含まれることもある。なお、非特許文献7では、ゲート電圧掃引範囲が1±3Vのデータが示されているが、強誘電体SBTの膜厚が450nmと厚くFeFETの微細化に適さない。
【０００５】
透過電子顕微鏡断面観察による上記SiO2を主成分とする界面層の厚さに関する報告がある。非特許文献２では、８００℃６０分酸素中でのアニールを行ったPt／SrBi2Ta2O9／Hf-Al-O／Siの構成のFeFETのSiO2を主成分とする界面層の厚さは４．４ｎｍであった。特許文献２では、HfO2とSiの間に２ｎｍ-５ｎｍのSiO2を設けることは開示されているが、これはSiO2を主成分とする界面層の厚さではない。強誘電体結晶化アニールを行う前の絶縁体の中のSiO2の厚さである。強誘電体結晶化アニールのための酸素雰囲気下700〜800℃の温度で30分間のアニール後のSiO2を主成分とする界面層の厚さに関する記述はない。
非特許文献８では、７５０℃３０分酸素中でのアニールを行った４００ｎｍ厚の(Bi,La)4Ti3O12と8nm厚のHfO2とSiの積層における界面層の厚さは約５ｎｍであった。非特許文献4では、７７８℃３０分酸素中でのアニールを行ったPt／CaxSr1-xBi2Ta2O9／Hf-Al-O／Siで構成されるFeFETの界面層の厚さは3.4nmであった。非特許文献6では、Pt/
SrBi2Ta2O9/HfO2/SiN/Siで構成されるゲート積層に対し酸素中800℃1時間のアニールを行ったところ、厚さ4nmのSiO2を主成分とする界面層が形成された。このように、酸素中７５０℃〜８００℃、３０分〜６０分のアニールで厚さ3.4nm 〜5nmの界面層が形成される。アニールの温度をさらに下げると界面層の厚さも減る傾向はあるが、そのように製作されたFeFETは電気特性がすぐれない。好適なアニール温度で好適な特性を呈するFeFETでは界面層は厚さ3.4nm〜5nmであった。
【０００６】
FeFETサイズの縮小においては、ゲート積層の高さを縮小させることがエッチング技術などの微細化技術から要請されている。特許文献１、非特許文献6乃至8に開示されているように強誘電体膜厚は400nm以上が通例であった。特許文献3では、強誘電体CaxSr1-xBi2Ta2Oの膜厚が200nmの実施例がほとんどであるが、膜厚が120nmの実施例も示されている。しかし書き込み電圧の絶対値は5Vと大きい。
【０００７】
非特許文献9では、データ書込みのための正の電圧がPt／SrBi2Ta2O9／Hf-Al-O／SiのFeFETのゲートに加わったときの、ゲート各部に掛る電圧分割とゲート深さ方向のエネルギー帯ダイアグラムが、SiO2を主成分とする界面層の存在を含める形で論じられている。同じ計算をすると非特許文献９と等価のエネルギー帯ダイアグラム（図３１）が得られる。SrBi2Ta2O9（SBT）は200nm、Hf-Al-O（HAO）は7nm、SiO２を主成分とする界面層（IL）は3.5nmの厚さを仮定している。書き込みの電圧が加わったとき、Pmax=2.7μC/cm2の電気分極が強誘電体内で形成されたとすると、等量の電荷がゲート電極Ptに誘起され、強誘電体には1.20Vの電圧が加わり、Hf-Al-Oには1.06V、界面層に2.74Vの電圧が加わり、Siは表面の静電ポテンシャルが0.95Vである。これらの総和の5.95Vの電圧がゲート金属Ptに加わっている。界面層に加わる電圧VilはdilPmax/(εokil)によりVil = 2.74V が得られる。ここで、dilはSiO２を主成分とする界面層の厚さ、kilはその界面層の比誘電率で、SiO2の比誘電率3.9 を用いた。εoは真空中の誘電率である。書込み時の電気分極は１μC/cm2〜3 μC/cm2程度の量であり、３μＣ/cm2より大きい場合は、界面層に加わる電圧と電界が大きくなり半導体側からゲート絶縁体側に電子の注入の現象が現れ、強誘電体の分極反転の機構以外の現象が加わることになりFeFETの動作が大変複雑になってしまう。
【０００８】
非特許文献１０では、Al/PTO/SiのFeFETが開示されている。PTOはlead titanate（鉛チタン酸化物）である。PTOの厚さは90nmである。-4Vと4V間のゲート電圧の往復掃引と-2Vと2V間のゲート電圧の往復掃引についてのId-Vg特性が示されている。-4Vと4Vを書き込み電圧とするデータ保持特性が測定され、約104秒でon状態とoff状態の識別が困難な結果を示している。-2Vと2Vを書き込み電圧とする場合につきデータ保持特性は示されていないし、書換え耐性試験の結果も示されていない。非特許文献11では、TiN/HfSiO/SiO2/SiのFeFETが報告されている。この場合、HfSiOが強誘電体との主張であり、その厚さは8.5nmである。書込み電圧は-3Vと4Vであり、後述する本発明の書き方に従うと書込み電圧の絶対値は3.5Vである。データ保持特性は３×10４秒まで示されているが、書換え耐性試験の結果は開示されていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開2004-304143号公報
【特許文献２】特開2006-108648号公報
【特許文献３】WO/2013/183547
【非特許文献】
【００１０】
【非特許文献１】AppliedPhysics Letters 85巻、ページ: 3199-3201、発行： 2004年
【非特許文献２】JapaneseJournal of Applied Physics  43巻、ページ:7876-7878、発行：2004年
【非特許文献３】IEEE International Electron DevicesMeeting Technical Digest、ページ: 915-918、発行：2004年
【非特許文献４】Semiconductor Science and Technology 28巻、原稿番号（頁数）085003(7)、発行：2013年
【非特許文献５】JapaneseJournal of Applied Physics 51巻、原稿番号（頁数）04DD01(7)、発行：2012年
【非特許文献６】SemiconductorScience and Technology 24巻、原稿番号（頁数）105026(5)、発行：2009年
【非特許文献７】SemiconductorScience and Technology 25巻、原稿番号（頁数）055005(5)、発行：2010年
【非特許文献８】JapaneseJournal of Applied Physics  44巻、ページ:6218-6220、発行：2005年
【非特許文献９】IEEE Non-Volatile Memory Technology Symposium 2012 Proceeding。ページ:55-59 、発行：2013
【非特許文献１０】AppliedPhysics Letters 85巻、ページ: 4726-4728、発行： 2004年
【非特許文献１１】IEEE International Electron DevicesMeeting Technical Digest、ページ: 547-550、発行：2011年
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前記したように、先行技術の方法では、３．４ｎｍ〜５ｎｍ厚さのＳｉＯ２を主成分とする界面層がＳｉ半導体表面に形成され、たとえば界面層３．５ｎｍで書込みの際の強誘電体分極が２．７μＣ／ｃｍ２とすると界面層には２．７４Ｖの電圧が加わり、これは加えるゲート電圧５．９５Ｖの４６％になる。必然、非特許文献５で開示されるように書込み電圧、動作電圧が６Ｖ〜７．５Ｖと大きくなる。この電圧は、書込みに２０Ｖ程度の電圧を用いる浮遊ゲートを持つ電界効果トランジスタをメモリセルとするＮＡＮＤフラッシュメモリに比べると十分小さいが、多様のニーズに応えるためには、ＦｅＦＥＴは動作電圧のより一層の低減が要望される。
先行技術で製作したＦｅＦＥＴについて、−２．３Ｖと４．３Ｖの間でゲート電圧を往復に掃引した（すなわち掃引の範囲は１．０±３．３Ｖ、掃引振幅３．３Ｖ）ときのドレイン電流は図３０（ａ）と（ｂ）に示すようになり、ヒステリシス曲線の幅であるメモリウィンドウは０．２６Ｖより小さい。図３０（ａ）は膜厚１２０ｎｍ、（ｂ）は膜厚１６０ｎｍの例である。図３０（ｃ）は、膜厚１２０ｎｍ，１６０ｎｍ，２００ｎｍの強誘電体Ｃａ０．２Ｓｒ０．８Ｂｉ２Ｔａ２Ｏ９について酸素中７７５℃と８００℃で３０分アニールを行った６個のＦｅＦＥＴのメモリウィンドウを示している。図３０（ｃ）で使用した同じ６個のＦｅＦＥＴに対して掃引範囲０．５Ｖ±５．０Ｖでも測定した。掃引振幅３．３Ｖと５．０Ｖに対するメモリウィンドウを図３０（ｄ）に表す。掃引振幅３．３Ｖにおけるメモリウィンドウの掃引振幅５．０Ｖにおけるメモリウィンドウに対する割合は最も大きい場合を取っても３８．８％である。このように、先行技術の方法で製作したＦｅＦＥＴは、掃引振幅３．３Ｖでは十分なメモリウィンドウは得られない。従来技術では界面層の厚さが３．４ｎｍ〜５ｎｍと厚く界面層に電圧が加わるため、電気分極反転の現象を起こさせるため余計な書き込み電圧が必要になる。このため小さい掃引振幅３．３Ｖでは十分なメモリウィンドウは得られない。
【００１２】
SiO2を主成分とする界面層の厚さをΔdilだけ低減できるとすると、ΔVil = ΔdilxPmax/(εokil)だけ書込み電圧は低減できる。書込みの際の強誘電体分極がPmax=2.7μC/cm2とすると、界面層の1nm低減は、0.78Vの書込み電圧の低減に繋がると見積もれる。界面層の形成厚さは単純にアニールの時間を短くすればよいのではなく、アニールの工程は強誘電体層が強誘電性を発現するに十分な工程でなければならない。半導体強誘電体記憶素子をゲート長100nmより小さく微細化するためにはフォトリソグラフィや加工技術からゲート積層の厚みを薄くすることが要請される。薄ければ薄いほどよいが、強誘電体の膜厚は150nmより小さくすることが要求される。強誘電体の厚さの下限は次のように定められる。前記したように書込み時に電子の注入の現象が顕著には起こらない電気分極の限界は3 μC/cm2である。＋3 μC/cm2と-3 μC/cm2の分極の往復掃引に対する強誘電体SBT (SrBi2Ta2O9)の抗電界Ecはmetal/SBT/metalに対して約33kV/cmが公知であり、0.39Vのメモリウィンドウを得るのに必要な膜厚を下限の膜厚と定義すると、Vw/(2Ec)=0.39/(2Ec)から下限の膜厚は59nmと見積もることができる。CaxSr1-xBi2Ta2O9のEcはSBTより大きいので、下限の膜厚はさらに下がることになる。
【００１３】
本発明が解決しようとする課題は、従来開発してきたＦｅＦＥＴが持つ１０５秒以上のデータ保持特性と１０８回以上のデータ書換え耐性特性を損なうことなく、強誘電体の膜厚（ｄｆ）を微細化に適するように５９ｎｍ＜ｄｆ＜１５０ｎｍの範囲まで小さくし、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上のＦｅＦＥＴと、その製造方法を提供することである。
【課題を解決するための手段】
【００１４】
請求項１に係る発明は、ソース領域とドレイン領域を有する半導体基体と、前記半導体基体の前記ソース領域とドレイン領域の間の上に形成された絶縁体と、前記絶縁体上に形成された強誘電体と、当該強誘電体上に形成された金属が積層された半導体強誘電体記憶トランジスタであって、
前記金属は、Ｉｒ、Ｐｔ又はＩｒとＰｔの合金であり、
前記強誘電体は、ストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、カルシウムとストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、ストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体又はカルシウムとストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体であり、  
前記強誘電体の膜厚が５９ｎｍより大きく１５０ｎｍより小さく、データ保持時間が１０５秒以上で且つデータ書換え回数が１０８回以上が可能で、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上である半導体強誘電体記憶トランジスタの製造方法であって、
前記金属がＩｒの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００２以上０．０２以下のガスで、前記金属を形成した後に強誘電体結晶化アニールを行い、
前記金属がＰｔの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００７より大きく０．０１以下のガスで強誘電体結晶化アニールを行い、
前記金属が重量比１：１のＩｒとＰｔの場合は、窒素に酸素を足した混合ガスの酸素の窒素に対する体積比率が０．０００１より大きく０．０００４以下のガスで強誘電体結晶化アニールを行い、
かつ前記強誘電体結晶化アニールは前記金属形成後に行う半導体強誘電体記憶トランジスタの製造方法である。
請求項２に係る発明は、前記強誘電体結晶化アニールの温度が７３０℃以上８００℃以下であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項３に係る発明は、前記強誘電体結晶化アニールの際の圧力が０．００１ＭＰａ以上であり１気圧以下であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項４に係る発明は、前記絶縁体が、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、マグネシウム、マンガンの金属元素を少なくとも１種類含む金属酸化物又は該金属酸化物の積層金属酸化物であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項５に係る発明は、前記絶縁体が、窒化ハフニウム又は窒化アルミニウムの窒化物であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項６に係る発明は、前記絶縁体が、窒化物と金属酸化物、又は窒化物と積層金属酸化物の積層であることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項７に係る発明は、前記窒化物が窒化ハフニウムであり、前記金属酸化物がＨｆＯ２であることを特徴とする請求項６の半導体強誘電体記憶トランジスタの製造方法である。
請求項８に係る発明は、前記金属酸化物がＨｆＯ２であり、前記ＨｆＯ２の膜厚が１．３ｎｍ以上１３ｎｍ以下であることを特徴とする請求項４の半導体強誘電体記憶トランジスタトランジスタの製造方法である。
請求項９に係る発明は、前記強誘電体結晶化アニールを行った以降に、特性調整アニールを行い、該特性調整アニールは酸素ガス中でのアニールもしくは窒素に水素を混ぜた混合ガスでのアニールの少なくとも一方のアニールであることを特徴とする請求項１の半導体強誘電体記憶トランジスタの製造方法である。
請求項１０に係る発明は、前記特性調整アニールにおける前記酸素ガス中でのアニールの温度は、６００℃以上７００℃以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法である。
請求項１１に係る発明は、前記特性調整アニールにおける前記窒素に水素を混ぜた混合ガスのアニールの温度は３５０℃以上４５０℃以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法である。
請求項１２に係る発明は、前記特性調整アニールにおける前記窒素に水素を混ぜた混合ガスのアニールの時間は３分以上３０分以下であることを特徴とする請求項９の半導体強誘電体記憶トランジスタの製造方法である。
請求項１３に係る発明は、ハフニウムを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室に導入する有機金属化学気相堆積法によって、Ｈｆを含む錯体とＮＨ３ガスが成長室にて反応して前記窒化ハフニウムが形成されることを特徴とする請求項５の半導体強誘電体記憶トランジスタの製造方法である。
請求項１４に係る発明は、前記ハフニウムを含む錯体が、ＴＥＭＡＨＦまたはＴＤＥＡＨＦであることを特徴とする請求項１３の半導体強誘電体記憶トランジスタの製造方法である。
請求項１５に係る発明は、ソース領域とドレイン領域を有する半導体基体と、前記半導体基体の前記ソース領域とドレイン領域の間の上に形成された絶縁体と、前記絶縁体上に形成された強誘電体と、当該強誘電体上に形成された金属が積層された半導体強誘電体記憶トランジスタであって、
前記金属は、Ｉｒ、Ｐｔ又はＩｒとＰｔの合金であり、
前記強誘電体は、ストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、カルシウムとストロンチウムとビスマスとタンタルと酸素で構成されたビスマス層状ペロブスカイト強誘電体、ストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体又はカルシウムとストロンチウムとビスマスとタンタルとニオブと酸素で構成されたビスマス層状ペロブスカイト強誘電体であり、  
前記強誘電体の膜厚が５９ｎｍより大きく１５０ｎｍより小さく、データ保持時間が１０５秒以上で且つデータ書換え回数が１０８回以上が可能で、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上であることを特徴とする半導体強誘電体記憶トランジスタである。  
請求項１６に係る発明は、前記半導体基体と前記絶縁体の界面に形成される半導体基体表面の界面層の厚さが３．４ｎｍより小さいことを特徴とする請求項１５の半導体強誘電体記憶トランジスタである。
請求項１７に係る発明は、前記絶縁体の電子親和力が前記強誘電体の電子親和力よりも小さいことを特徴とする請求項１５の半導体強誘電体記憶トランジスタである。
請求項１８に係る発明は、前記絶縁体のイオン化ポテンシャルが前記強誘電体のイオン化ポテンシャルよりも大きいことを特徴とする請求項１７記載の半導体強誘電体記憶トランジスタである。
【発明の効果】
【００１５】
半導体基体上に絶縁体と強誘電体と金属から成る積層構造を有する半導体強誘電体記憶素子において、本発明では金属とそれに続く強誘電体を結晶化させるためのアニールにおけるガスの条件を好適に選択することにより、半導体表面に出来るSiO2を主成分とする界面層の膜厚を低減し、低電圧で十分広いメモリウィンドウを有する強誘電体素子およびトランジスタが実現する。さらに、本発明では特性調整用のアニールをその後行うことによって、ゲート電圧の変化に対してドレイン電流の変化が大きくするような特性改善の効果がある。
従来技術が有している優れたデータ保持特性とデータ書換え耐性を損なうことなく、ゲート電圧の掃引振幅が３．３Ｖ以下の時にメモリウィンドウが０．４０Ｖ以上のＦｅＦＥＴが実現する。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態の半導体強誘電体記憶素子の製作中の途上を示す断面図
【図２】本発明の第２の実施の形態の半導体強誘電体記憶素子の製作中の途上を示す断面図
【図３】本発明の第１の実施の形態の半導体強誘電体記憶素子の断面図
【図４】本発明の第２の実施の形態の半導体強誘電体記憶素子の断面図
【図５】実施例０２Ｂの断面ＴＥＭ写真
【図６】実施例０２Ｂの（ａ）ＦｅＦＥＴのドレイン電流とゲート電圧の関係を示すグラフと（ｂ）掃引振幅Ｖａｍｐとメモリウィンドウの関係を示すグラフ。
【図７】実施例２１Ｃの断面ＴＥＭ写真
【図８】実施例０２Ａの金属と半導体基体間のゲート電圧に対する電気容量の関係
【図９】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／Ｈｆ−Ｌａ−Ａｌ−Ｏ（５ｎｍ）／Ｓｉである実施例２６Ｃのドレイン電流とゲート電圧の関係。絶縁体５（Ｉ層）の組成比はＨｆＯ２：ＬａＡｌＯ３＝７：３。
【図１０】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２５，１３５ｎｍ）／Ｚｒ−Ｙ−Ｏ（５ｎｍ）／Ｓｉである実施例１６Ａのドレイン電流とゲート電圧の関係を示すグラフ。絶縁体５（Ｉ層）はＺｒ−Ｙ−Ｏ。
【図１１】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／ＨｆＯ２（４ｎｍ）／Ｓｉである実施例３０２Ｂのドレイン電流とゲート電圧の関係を示すグラフ
【図１２】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／ＨｆＯ２（４ｎｍ）／Ｈｆ−Ｎ（２ｎｍ）／Ｓｉである実施例１２Ｂのドレイン電流とゲート電圧の関係を示すグラフ。
【図１３】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．１５，１２０ｎｍ）／ＨｆＯ２（５ｎｍ）／Ｓｉである実施例０９Ｆのドレイン電流とゲート電圧の関係を示すグラフ
【図１４】ゲート積層の構造と厚さがＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／  Ｈｆ−Ｍｇ−Ｏ  （５ｎｍ）／Ｓｉである実施例０３Ｃのドレイン電流とゲート電圧の関係を示すグラフ。Ａｒ−Ｏ２中で結晶化アニールを実施。
【図１５】強誘電体結晶アニールの際のＮ２に対するＯ２の体積比率ｙと、その体積比率を用いて製造し金属４がＩｒである実施例ＦｅＦＥＴのＩｄ−Ｖｇ特性のメモリウィンドウとの関係を示すグラフ
【図１６】強誘電体結晶化アニールの工程におけるアニール温度と製造したＦｅＦＥＴのＩｄ−Ｖｇ特性のメモリウィンドウの関係を示すグラフ
【図１７】１気圧より小さい減圧環境での強誘電体結晶化アニールも行った実施例のまとめ図
【図１８】絶縁体２にＨｆＯ２を採用した場合のＨｆＯ２の厚さとメモリウィンドウの関係を示すグラフ
【図１９】実施例０２Ｂに対して第１の方法の特性調整アニールを行う前と行った後のＩｄ−Ｖｇ特性を示すグラフ
【図２０】第１の方法のアニールの温度とメモリウィンウ変化率およびＳＳ値の変化率の関係を示すグラフ
【図２１】実施例２１Ｃを４００℃で３０分間第２の方法の特性調整アニールを行った後（実線カーブ）と行う前（破線カーブ）のドレイン電流とゲート電圧の関係を示すグラフ
【図２２】実施例２３Ｃを４００℃で５分間第２の方法の特性調整アニールを行った後（実線カーブ）と行う前（破線カーブ）のドレイン電流とゲート電圧の関係を示すグラフ
【図２３】実施例０２Ｂに対するデータ書換え耐性試験の結果を示すグラフ。書き換えパルスは−３．３Ｖと＋３．３Ｖの交互パルス。
【図２４】実施例０２Ｂに対するデータ保持特性測定の結果を示すグラフ（書込み電圧は±３．３Ｖ）。
【図２５】実施例２７Ｅに対するデータ書換え耐性試験の結果を示すグラフ
【図２６】実施例１２Ｈに対するデータ書換え耐性試験の結果を示すグラフ
【図２７】実施例２７Ｆに対するデータ保持特性測定の結果を示すグラフ
【図２８】実施例１２Ｈに対するデータ保持特性測定の結果を示すグラフ
【図２９】実施例３０２Ｂの製造過程の説明図
【図３０】先行技術で製作したＦｅＦＥＴのドレイン電流−ゲート電圧の関係を示すグラフ：（ａ）強誘電体Ｃａ０．２Ｓｒ０．８Ｂｉ２Ｔａ２Ｏ９の膜厚１２０ｎｍのＦｅＦＥＴの特性と（ｂ）Ｃａ０．２Ｓｒ０．８Ｂｉ２Ｔａ２Ｏ９の膜厚１６０ｎｍのＦｅＦＥＴの特性。（ｃ）膜厚１２０ｎｍ，１６０ｎｍ，２００ｎｍのＣａ０．２Ｓｒ０．８Ｂｉ２Ｔａ２Ｏ９を強誘電体とする先行技術で製作したＦｅＦＥＴのメモリウィンドウと強誘電体の膜厚との関係を示すグラフ。○印は酸素中７７５℃と●印は酸素中８００℃で３０分アニールを行った。メモリウィンドウを得るためのゲート電圧掃引範囲は、１．０Ｖ±３．３Ｖ。（ｄ）掃引振幅３．３Ｖと５．０Ｖに対するメモリウィンドウ。
【図３１】データ書込みのための正の電圧がＰｔ／ＳｒＢｉ２Ｔａ２Ｏ９／Ｈｆ−Ａｌ−Ｏ／ＳｉのＦｅＦＥＴのゲートに加わったときの、ゲート各部に掛る電圧分割とゲート深さ方向のエネルギー帯ダイアグラム
【発明を実施するための形態】
【００１７】
（実施の形態）
図１は、本発明の第1の実施形態の半導体強誘電体記憶素子の製作中の途上を示す断面図である。１が半導体基体である。図2は、本発明の第２の実施形態の半導体強誘電体記憶素子の製作中の途上を示す断面図である。第2の実施形態では、半導体基体１がソース領域６とドレイン領域７を有する。半導体基体１はシリコンもしくはシリコンを成分として持つ半導体である。SiとGeの混晶であってもSiCであってもよい。半導体基板に代えてＳＯＩ(silicon on insulator)基板を用いてもよい。３aは、Bi層状ペロブスカイの構成元素で構成される層である。結晶化アニール前なのでBi層状ペロブスカイ結晶構造にはなっていない。代表的なものはストロンチウムとビスマスとタンタルと酸素の元素で構成される膜、カルシウムとストロンチウムとビスマスとタンタルと酸素の膜、ストロンチウムとビスマスとタンタルとニオブと酸素の膜、カルシウムとストロンチウムとビスマスとタンタルとニオブと酸素の膜である。ビスマスとチタンと酸素の膜、ビスマスとランタンとチタンと酸素の膜、ビスマスとネオジウムとチタンと酸素の膜でもよい。金属4は、Ir、Pt、Ru、もしくはそれらの合金がよい。
【００１８】
金属4まで形成後に、強誘電体結晶化アニールを好適な温度環境で行う。これにより膜３aに強誘電体３に変化する。強誘電体３は強誘電体分極反転疲労に強いBi層状ペロブスカイトを主成分とする材料で構成する。上記の膜３aの元素組成に応じて主成分はSrBi2Ta2O9、SrBi2Ta2O9のSrの一部をCaで置換したCaxSr1-xBi2Ta2O9、 SrBi2Ta2O9 とCaxSr1-xBi2Ta2O9のTaの一部をNbに置換したSrBi2(Ta1-zNbz)2O9
とCaxSr1-xBi2(Ta1-zNbz)2O9、およびBi4Ti3O12、(Bi,La)4Ti3O12、(Bi,Nd)4Ti3O12となる。CaxSr1-xBi2Ta2O9、 SrBi2(Ta1-zNbz)2O9
とCaxSr1-xBi2(Ta1-zNbz)2O9は、SrBi2Ta2O9と類似の結晶構造と物性を持つため、互換して用いることができる。金属4まで形成後にアニールを行うのは、アニールの結果として強誘電体３と金属4の界面付近の性質が安定化するからである。これは優れたデータ保持特性、優れた書換え耐性に繋がる。鋭意検討を重ね、強誘電体結晶化アニールは、N2やArなどの不活性ガスに酸素を足した混合ガス環境で行うことが肝要であることを見出した。強誘電体結晶化アニールを経て、第1の実施の形態が出来上がり、その断面図は図3となる。強誘電体結晶化アニールを経て、第2の実施の形態も出来上がり、断面図は図4となる。SiO2を主成分とする界面層５が半導体基体１表面部に形成される。なお、SiO2を主成分とする界面層５は以降本明細書で単に界面層５と記すこともあるが同じ意味である。界面層５は電気的に絶縁性を持つので、絶縁体２に含ませて定義することも可能であるが、本発明では半導体基体の一部とみなす。いずれにしてもこれは定義、形式の問題に過ぎない。半導体内の電気伝導は界面層５と内部半導体の界面で起きる。
【００１９】
強誘電体結晶化アニールを行った後の実施例について断面透過電子顕微鏡（断面TEM）分析を行い、SiO2を主成分とする界面層５を3.4nmより薄くすることが可能となった。図５に開示する実施例０２Bでは、SiO2を主成分とする界面層５の厚さは2.6nmであった。図5中のILと記した層が界面層５である。この実施例のFeFETは75nm厚のIr、135nm厚のx=0.2のCSBT、4nm厚のHfO2がSiの半導体基体上に形成されている。x=0.2のCSBT は強誘電体の主成分がx=0.2のCaｘSr1-xBi2Ta2O9であることを意味している。このゲート積層をIr(75nm)/CSBT(x=0.2,135nm)/HfO2(4nm)/Siと略記する。以下混乱のない範囲でこの略記は適宜用いる。nチャンネルのFeFETで、ドレイン電流とゲート電圧（Id-Vg）の関係を図6(a)に開示する。ドレイン電流は対数で表現している。このFeFETのゲート長（L）は10μm、ゲート幅は200μmである。Vgの掃引の中心VcはVc=OVである。掃引振幅VampはVamp=3.3V である。Vgの掃引範囲はVc-Vamp=-3.3V
からVc+Vamp=3.3Vであり、Vgは -3.3V と3.3Vの間を往復掃引した。以降ゼロでないVcで測定する実施例もあるが、イオン打ち込み技術などを用いて半導体側の不純物の種類と濃度を適宜選ぶことによってVc=OVは実現できる。なお、掃引振幅VampはすなわちFeFETへのデータの書き込み電圧の絶対値である。以降Id―Vgの測定では掃引範囲をVc±Vampと記すことがあるが、Vc-VampとVc+Vampの間、Vgを往復掃引したという意味である。図に入れた矢印の向きに沿ってドレイン電流が変化した。ドレイン電流(Id)は、この図ではゲート幅1μm当たりの電流に規格化している。このId-Vgの関係を得た際のドレイン電圧（Vd）,ソース電圧（Vs）、基板電圧（Vsub）の条件は、Vd=0.1V、Vs=Vsub=0Vであった。以下特に断らない限り他の実施例においてもこのVd、Vs、Vsubの電圧条件でId-Vgの関係を測定した。閾値電圧をId = 1 x 10-8 A/μmに対応したゲート電圧と定義すると、図６(a)では点aと点bにおけるゲート電圧VaとVbである。その差をメモリウィンドウVwと定義すると、Vw=Va-Vbはこの実施例では、Vw = 0.59Vであり、先行技術によるメモリウィンドウ(図30)に比べて十分広い。図6(b)に、掃引振幅Vampとメモリウィンドウの関係を示す。図に示すように、Vamp=2.7VでVw = 0.40V、Vamp=3.6VでVw = 0.69V、Vamp=3.9VでVw = 0.79Vであった。図30(d)に示された従来技術と比べてメモリウィンドウは格段に広くなった。特にVamp=2.7Vという小さい書き込みでもVw
= 0.40Vである。このように明らかな改善がみられた主な理由は界面層の厚さが2.6nmまで低減したことにより書き込み時に界面層に加わる電圧が下がり、より小さい書き込み電圧から電気分極反転が始まるようにとなったためである。
【００２０】
図７に開示する実施例２１Cでは、断面TEM 分析からSiO2を主成分とする界面層５の厚さは2.5nmであった。この実施例では、半導体基体１は、緩衝フッ化水素酸で表面の酸化膜を除去した後に、減圧環境下でシリコン表面を1.4nm酸窒化したものであり、SiON(1.4nm)/Siと略記できる。この実施例の積層は、金属が150nm厚のIr、強誘電体がx=0.2のCSBT、絶縁体が6nm 厚のHfO2で構成されている。図7に開示するように、はじめに1.4nm酸窒化した層と融合したSiO2を主成分とする界面層５が形成されている。図７中のILと記した層が界面層５である。この界面層５の厚さは2.5nmであり、3.4nmに比べて十分薄い。
【００２１】
実施例０２Aは、実施の形態１の実施例である。ゲート積層の構造はIr(75nm)/CSBT(x=0.2,135nm)/HfO2(4nm)/Siである。半導体基体はp型Siである。金属と半導体基体間のゲート電圧に対する電気容量（Cg -Vg）の関係を測定し、図8を得た。金属Irの平面形状は一辺100μm の正方形である。ゲート電圧（Vg）を-3.3Vから+3.3Vまで上昇させた後、-3.3Vまで戻した。交流電圧の振幅は0.1V、交流周波数は100kHz であった。図から分かるようにCg -Vgから評価されるメモリウィンドウVwは0.56Vであった。VwはCg=100nF/cm2におけるゲート電圧で評価した。
積層形成の詳細を説明する。
【００２２】
［半導体基体1］
半導体基体１はシリコンもしくはシリコンを成分として持つ半導体である。SiとGeの混晶であってもSiCであってもよい。半導体基板に代えてＳＯＩ(silicon on insulator)基板を用いてもよい。絶縁体2を着ける前には、半導体基体は、表面の酸化膜を除去することが重要である。表面の酸化膜を除去後に直接絶縁体2の形成工程を行うか、もしくは、半導体基体表面を窒化または酸窒化した上で絶縁体2の形成工程を行う。形成された窒化または酸窒化の好ましい厚さは1.5nm以内である。製造方法はどのような方法でも構わない。例えば表面酸化物はフッ酸溶液、緩衝フッ酸溶液に浸して除去する。窒化膜は、例えば減圧雰囲気中でNH3ガスを導入し高速アニール（RTA）を行うことで形成される。酸窒化は、例えば減圧雰囲気中でO2ガスを導入し高速アニール（RTA）を行った後に減圧雰囲気中でNH3ガスを導入し高速アニール（RTA）を行うことで形成される。
【００２３】
［絶縁体２］
絶縁体２は、緻密でゲートと半導体基体表面間の漏れ電流の小さいことが要請される。また、FeFETの製造工程で膜３a、強誘電体３、半導体基体１と元素の相互拡散や化学反応物を作らないことも要請される。さらに、FeFETに加えたゲート電圧が有効に強誘電体３に加わるように絶縁体２は誘電率が大きいことが好ましい。さらには、絶縁体２の電子親和力（真空準位と伝導帯の最下端のエネルギーの差）が強誘電体３の電子親和力より小さくさらには絶縁体２のイオン化ポテンシャル（真空準位と価電子帯最上端のエネルギーの差）が強誘電体３のイオン化ポテンシャルより大きいことが好ましい。もし絶縁体２の電子親和力が強誘電体３の電子親和力より大きければ半導体基体表面のSiO2を主成分とする界面層５と強誘電体3の間で絶縁体２が導電性電子の井戸となり漏れ電流などで一旦井戸に入った電子は抜けにくいし入ってくる電子の溜まり場となる。絶縁体２に電子が存在し変動するとFeFET閾値電圧が強誘電体の分極のスイッチとは別の機構でシフトしてしまう。もし絶縁体２のイオン化ポテンシャルが強誘電体３のイオン化ポテンシャルより小さければ、半導体基体表面のSiO2を主成分とする界面層５と強誘電体3の間で絶縁体２が導電性正孔の井戸となり漏れ電流などで一旦井戸に入った正孔は抜けにくいし入ってくる正孔の溜まり場となる。絶縁体２に正孔が存在し変動するとFeFET閾値電圧が強誘電体の分極のスイッチとは別の機構でシフトしてしまう。なお、Siから見たSiO2の障壁高さは電子の方が正孔より小さく半導体基体１から絶縁体２への電荷の注入は電子の方が起こりやすいので、絶縁体２のイオン化ポテンシャルが強誘電体３のイオン化ポテンシャルより大きいことより、絶縁体２の電子親和力が強誘電体３の電子親和力より小さいことの方が優先して好まれる。絶縁体2についてのこれらの要件を満たせば絶縁体の種類は問わないが、たとえば、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、マグネシウム、マンガンなど元素の単独酸化物、およびそれら元素の混合酸化物とそれらの積層酸化物が好適である。列記した酸化物に窒素を添加することも特に漏れ電流を減らす目的で有用である。アルミニウム窒化物、ハフニウム窒化物、アルミニウムとハフニウム混合窒化物は強誘電体結晶化アニールの際に酸素の拡散を低下させSiO2を主成分とする界面層５の形成を少なくする働きがあるので絶縁体2として好適である。アルミニウム窒化物、ハフニウム窒化物、アルミニウムとハフニウムの混合窒化物等の窒化物と上記絶縁体2についての上記要件を満たす絶縁体である酸化物との複合化合物、積層物も好適である。付け加えるに、強誘電体結晶化アニール前には絶縁体でなくてもアニール後に上記要件を満たす強誘電体2を形成すればよい。
前記したようにSiO2を主成分とする界面層５は3.4nmより薄くすることが好ましいので、絶縁体２のSiO2換算膜厚（EOT）も3.4nmより薄く、0.2nm以上2nm以下に収めることが同程度の電圧が界面層５と絶縁体２に加わり好ましい。絶縁体２の比誘電率をkin、SiO2の比誘電率をksio2と記すと、絶縁体２の実際の膜厚diは
di=(kin/ksio2)*EOTであり、絶縁物２がHfO2である場合、kin=25、ksio2=3.9を用いると、EOTが0.2nm以上2nm以下に対応したHfO2の実際膜厚は1.3nm以上13nm以下である。
絶縁体２は、上記要件を満たすものであればどのような製法で形成してもよい。パルスレーザ堆積法、スパッタリング法、有機金属化学気相堆積法、原子層堆積法などの方法を用いて適宜絶縁体2は形成する。
【００２４】
［膜３a］
３aは、Bi層状ペロブスカイの構成元素で構成される膜である。結晶化アニール前なのでBi層状ペロブスカイ結晶構造にはなっていない。代表的なものはストロンチウムとビスマスとタンタルと酸素の元素で構成される膜、カルシウムとストロンチウムとビスマスとタンタルと酸素の膜、ストロンチウムとビスマスとタンタルとニオブと酸素の膜、カルシウムとストロンチウムとビスマスとタンタルとニオブと酸素の膜である。ビスマスとチタンと酸素の膜、ビスマスとランタンとチタンと酸素の膜、ビスマスとネオジウムとチタンと酸素の膜でもよい。
膜３aは、パルスレーザ堆積法、スパッタリング法、有機金属化学気相堆積法、有機金属分解（MOD）法、ゾル・ゲル法などで形成される。
【００２５】
［金属４］
金属4として、純粋の金属およびその合金、導電性酸化物が選択される。膜３aの上に金属4を形成してから強誘電体結晶化アニールすると、データ保持特性やデータの書換え耐性が優れたFeFETが出来る。強誘電体結晶化アニールの温度は700℃〜820℃、時間は10分〜60分が好ましいので、このアニール条件に耐える材料であることが要請される。鋭意検討の結果、Ir、Pt、IrとPtの合金、およびRuが好適であることが分かった。
金属4の形成法に限定はないが、例えばスパッタリング法、有機金属化学気相堆積法、電子ビーム蒸着法で形成される。
【００２６】
［強誘電体結晶化アニール］
金属4まで形成後に、強誘電体結晶化アニールを好適な温度環境で行う。これにより膜３aは強誘電体３に変化する。強誘電体３は強誘電体分極反転疲労に強いBi層状ペロブスカイトを主成分とする材料で構成する。上記の膜３aの元素組成に応じて主成分はSrBi2Ta2O9、SrBi2Ta2O9のSrの一部をCaで置換したCaxSr1-xBi2Ta2O9、 SrBi2Ta2O9 とCaxSr1-xBi2Ta2O9のTaの一部をNbに置換したもの、およびBi4Ti3O12、  (Bi,La)4Ti3O12、  (Bi,Nd)4Ti3O12となる。金属4まで形成後にアニールを行うとよいのは、アニールの結果として強誘電体３と金属4の界面付近の性質が安定化するからと考えている。これは優れたデータ保持特性、優れた書換え耐性に繋がる。鋭意検討を重ね、強誘電体結晶化アニールは、N2やArなどの不活性ガスに酸素を混合したガス環境で行うことが肝要であることが分かった。強誘電体結晶化アニール後の強誘電体３がBi層状ペロブスカイト結晶構造を有することをX線回折法で確認した。強誘電体膜厚は前記したように59nm < df <150nmであることが好適である。更に詳細に述べると、SiO2を主成分とする界面層５の形成を小さくするためには、強誘電体結晶化アニールの際に雰囲気ガスの成分は酸素を極力減らし窒素やアルゴンを主成分とすることが重要である。同時に、膜３aをBi層状ペロブスカイトの強誘電体に変化させるには、強誘電体が酸化物であるので、雰囲気ガスの中にある程度酸素が存在することも要請される。さらに金属４がこのアニールに耐えることも必要で、選択したIr、Pt、IrとPtの合金、およびRuでそれぞれ好適な酸素ガス量が存在する。
【００２７】
上記積層形成の詳細を実施例を通して開示していく。実施例２６Cでは、絶縁体２はハフニウムとランタンとアルミニウムの複合酸化物(Hf-La-Al-O)で構成モル比は、HfO2:LaAlO3 = 7:3である。ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/Hf-La-Al-O(5nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.001）の中、760℃で30分間強誘電体結晶化アニールを行った。図９がId-Vgの測定結果であり、ゲート電圧の掃引範囲±3.3VでメモリウィンドウVw=0.48Vであった。実施例１６Aでは、絶縁体２はジルコニウムとイットリウムの複合酸化物(Zr-Y-O)で構成モル比は、ZrO2:Y2O3 = 92:8である。ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.25,135nm)/ Zr-Y-O (5nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.001）の中、760℃で30分間強誘電体結晶化アニールを行った。図10がId-Vgの測定結果であり、ゲート電圧の掃引範囲±3.3VでメモリウィンドウVw=0.37Vであった。実施例３０２Bでは、絶縁体２はHfO2である。ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/HfO2(4nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.001）の中、750℃で30分間強誘電体結晶化アニールを行った。図11がId-Vgの測定結果であり、ゲート電圧の掃引範囲0.5V±3.3VでメモリウィンドウVw=0.64Vであった。実施例２０Cでは、強誘電体はNbを含む。ゲート積層の構造と厚さは、Ir(75nm)/Ca0.2Sr0.8Bi2(Ta0.75Nb0.25)2O9(135nm)/HfO2(5nm)/Siである。N2に酸素を混合した雰囲気の中、793℃で30分間強誘電体結晶化アニールを行った。ゲート電圧の掃引範囲0V±3.3VでメモリウィンドウVw=0.28Vであった。
実施例１2Bでは、絶縁体２はSiの上に窒化ハフニウム2nmとその上にHfO2を4nm堆積した積層膜で、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/HfO2(4nm)/Hf-N(2nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.001）の中、780℃で30分間強誘電体結晶化アニールを行った。図12がId-Vgの測定結果であり、ゲート電圧の掃引範囲0.5V±3.3VでメモリウィンドウVw=0.57Vであった。実施例２５Cでは、絶縁体２はSiの上に窒化アルミニウム2nmとその上にHfO2を4nm堆積した積層膜で、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/HfO2(4nm)/Al-N(2nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.001）の中、780℃で30分間強誘電体結晶化アニールを行った。Id-Vgを測定したところ、ゲート電圧の掃引範囲1.8V±3.3VでメモリウィンドウVw=0.52Vであった。実施例１８Cでは、絶縁体２は窒化ハフニウム5nmで、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/Hf-N(5nm) /Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.0006）の中、750℃で30分間強誘電体結晶化アニールを行った。Id-Vg特性を測定したところ、ゲート電圧の掃引範囲±3.3VでメモリウィンドウVw=0.39Vであった。実施例４０２Aでは、x=0.3のCSBTを用いての実施例であり、ゲートゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.3,135nm)/HfO2(5nm)/ Siである。N2に酸素を混合した雰囲気の中、793℃で30分間強誘電体結晶化アニールを行った。Id-Vgを測定したところ、ゲート電圧の掃引範囲±3.3VでメモリウィンドウVw=0.42Vであった。
【００２８】
実施例１２Ｂと同じく、絶縁体２がSi上に窒化ハフニウム(Hf-N)とその上にHfO2を堆積した積層によって形成された実施例の結果を表1にまとめた。ゲート積層の構造は共通してIr/CSBT(x=0.2)/HfO2/Hf-N/Siである。Id-Vg特性のメモリウィンドウはゲート電圧の掃引範囲がVc±3.3Vの時の値である。Hf-Nは有機金属化学気相堆積（MOCVD）法によって形成した。それぞれの実施例に対してMOCVD法の鍵となる製造条件を表１に記した。NH3流量は9sccm 以上20sccm以下が好適であり、この範囲とすることにより0.4V以上のメモリウィンドウを得た。また、サセプタ温度は260℃以上400℃以下が好適である。Hf-Nの厚さは1nm以上2nm以下とした。断面TEM分析の結果、実施例１１AのSiO2を主成分とする界面層の厚さは3.1nmであった。
【００２９】
前記、実施例０２B、２１C、０２A、２６C、１６A、３０２B、１２Bにおいて、金属４のIrはスパッタリング法で、膜３aはパルスレーザ堆積法で形成し、絶縁体２については、窒化ハフニウムと窒化アルミニウムは有機金属化学気相堆積法で、それ以外の材料はパルスレーザ堆積法で形成した。実施例０９Fでは、膜３aを有機金属化学気相堆積法で堆積した。強誘電体３のCSBTの厚さは120nm、Caの組成xはx=0.15であった。ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.15,120nm)/HfO2(5nm)/Siである。N2に酸素を混合した雰囲気（N2とO2の体積比が1:0.00026）の中、780℃で30分間強誘電体結晶化アニールを行った。図13がId-Vgの測定結果であり、ゲート電圧の掃引範囲0.5V±3.3VでメモリウィンドウVw=0.51Vであった。実施例０９Fでは、Irはスパッタリング法、HfO2はパルスレーザ堆積法で形成した。
【００３０】
不活性ガスArに酸素を混合した雰囲気で強誘電体結晶化アニールを行ってもよい。実施例０３Cでは、絶縁体２はハフニウムとマグネシウムの複合酸化物(Hf-Mg-O)で構成モル比は、HfO2:MgO = 7:3である。ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/ Hf-Mg-O (5nm)/Siである。Arに酸素を混合した雰囲気（ArとO2の体積比が1:0.001）の中、760℃で30分間強誘電体結晶化アニールを行った。図14がId-Vgの測定結果であり、ゲート電圧の掃引範囲±3.3VでメモリウィンドウVw=0.44Vであった。
【００３１】
強誘電体結晶化アニールに関し、窒素ガスN2に酸素ガスO2を混合した雰囲気、温度、圧力に関して詳細に検討した。まずは、金属4としてIrを用いた場合、図15は混合ガス中のN2とO2の体積比率yとその体積比率を用いて製造し測定したFeFETのId-Vg特性のメモリウィンドウとの関係を開示している。縦軸の変数であるメモリウィンドウはゲート電圧の掃引範囲がVc±3.3Vのときの値である。横軸の変数yはN2の体積に対するO2の体積の比率、すなわちy=[混合ガス中のO2の体積]/ [混合ガス中のN2の体積]である。図15中のマーク1個1個が製作したFeFETの実施例になっている。図15中の実施例すべてに共通して、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/ HfO2 (4nm)/Siであり強誘電体結晶化アニールの温度と時間は780℃、30分である。Irはスパッタリング法で、CSBTとHfO2はパルスレーザ堆積法で形成した。強誘電体結晶化アニールの混合ガス比は、アニール容器を一旦真空に排気した後に所定の条件に整えた。図15中の（▲）マークの実施例は、アニール中に窒素ガスと酸素ガスの流れがある場合であり、より具体的にはN2流量が1000sccm、O2流量は1000y sccmであった。（■）マークの実施例はアニール中に窒素ガスと酸素ガスの流れがない場合である。良好なメモリウィンドウを得るための好条件は、ガスの流れの有無に関わらず、ガス体積比率yで表わされることが分かった。Irを金属４に選んだ場合には、酸素の体積比率yの好適条件は0.0002以上、0.02以下であり、メモリウィンドウ0.4V以上を得た。
【００３２】
他のCa組成xで製作した実施例でもガスの流れの有無に関係なく良好なメモリウィンドウを示した。実施例２４Aでは、x=0.25でありゲート積層はIr(75nm)/CSBT(x=0.25,135nm)/
HfO2 (4nm)/Siである。ガス流れ無し、y=0.001、780℃、30分の条件で強誘電体結晶アニールを行い、ゲート電圧の掃引範囲±3.3Vでメモリウィンドウは0.51Vであった。実施例２４Bでは、x=0.25でありゲート積層はIr(75nm)/CSBT(x=0.25,135nm)/
HfO2 (4nm)/Siである。ガス流れ有り、y=0.001、780℃、30分の条件で強誘電体結晶アニールを行い、ゲート電圧の掃引範囲±3.3Vでメモリウィンドウは0.53Vであった。実施例２７Aでは、x=0.1であり、ゲート積層はIr(75nm)/CSBT(x=0.1,135nm)/
HfO2 (4nm)/Siである。ガス流れ無し、y=0.001、780℃、30分の条件で強誘電体結晶アニールを行い、ゲート電圧の掃引範囲±3.3Vでメモリウィンドウは0.48Vであった。
【００３３】
図16は、強誘電体結晶化アニールの工程におけるアニール温度と製造したFeFETのId-Vg特性のメモリウィンドウの関係を開示している。縦軸の変数であるメモリウィンドウはゲート電圧の掃引範囲がVc±3.3Vのときの値である。アニール時間は30分である。図16中のマーク1個1個が製作したFeFETの実施例になっている。（▲）マークの実施例は、アニール中に窒素ガスと酸素ガスの流れがある場合であり、より具体的にはN2流量が1000sccm、O2流量は1 sccmであった。（■）マークの実施例はアニール中に窒素ガスと酸素ガスの流れがない場合である。（▲）マークの実施例では、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/ HfO2 (5nm)/Siであり、（■）マークの実施例では、ゲート積層の構造と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/
HfO2 (4nm)/Siである。強誘電体結晶化アニールのための好適な温度条件は730℃以上800℃以下であり、メモリウィンドウ0.4V以上を得た。
【００３４】
金属4としてIr以外の実施例を表4に開示する。２２A、２２B、２２C、１９E、１９B，１９Cの実施例では、Ptを金属4として用いた。１９Eを除いてメモリウィンドウは0.40V以上であった。強誘電体結晶化アニールの際の窒素ガスに対する酸素ガスの体積比率yが上記6個の実施例で異なる。酸素を含まない純粋の窒素中、700℃〜800℃でアニールするとPtが剥離する。酸素の含有が少ないつまりyが小さい実施例に注目すると、y=0.0003の実施例１９Eでは、Id-Vg特性は取得できるが、Ptの損傷が大きい。y=0.0001の実施例も試みたが、Ptの剥離が激しくId-Vg測定は不能であった。y=0.0007の実施例２２Cでは、ほとんど問題ないが、FeSEM（電界放射型走査型電子顕微鏡）の観察でPtの欠けが見え始めている。Ptによって金属４を構成した場合、yは0.0007より大きく0.01以下であることが好ましい。Irでは、純粋の窒素中700℃〜800℃アニールでこのような剥離や欠けは起こらない。金属４としてIrとPtの重量比が1:1のIrとPtの合金をスパッタリング法で形成した実施例が１４A，１４Bである。y=0.0004の実施例１４Bでは、金属の剥離は見られなかったが、y=0.0001の実施例１４Aでは金属の欠けがほんの少し観察された。Ruを金属４とする実施例が１７Cであり、y=0.0005のアニール条件でRuの欠けは観測されなかった。
【００３５】
これまで開示した実施例では、強誘電体結晶化アニールはすべて1気圧（１atm）の下で行った。1atmより小さい減圧環境での強誘電体結晶化アニールも行った。その結果を図１７および表２と表３にまとめた。図のマーク近傍に実施例名が記してあり、その実施例のアニール条件の詳細は表２と表３で確かめられる。１２G、１２H、１２I、２１B、１６Fの実施例は、窒素と酸素の混合ガス中行われ、体積比率y=0.001である。アニールの際の圧力（全圧）は、図１７及び表２から読み取ることができる。図１７及び表２から分かるように、1atm以下で0.001MPa以上の圧力条件は、0.4V以上のメモリウィンドウを得るために好適である。
【００３６】
検討を重ねてきたが、強誘電体結晶化アニール時にガスは酸素だけにして圧力を下げることも有効であることを見出した。図１７と表３に記載の１２L、１２kの実施例が開示するように導入ガスが酸素だけで圧力が10-5MPa（つまり１０Pa）以上で  10-4MPa（つまり１００Pa）以下が  0.4V以上のメモリウィンドウを得るために好適である。減圧環境なのでSiO２を主成分とする界面層５の形成を小さくし、酸化物である強誘電体のアニールに必要な酸素も供給するため、好適なアニール条件になったと思料している。
【００３７】
図18には絶縁体２にHfO2を採用した場合のHfO2の厚さとメモリウィンドウの関係が開示される。図中の一点一点が実施例に対応する。（■）マークはガスの流れが無い場合、（▲）マークはガスの流れがある場合の実施例である。ゲート積層の構造と厚さはIr(75nm)/CSBT(x=0.2,135nm)/ HfO2 /Siであり、酸素ガス体積比率はy = 0.001であった。図18は、HfO2の厚さは2nm以上6nm以下が大変好適であることを示している。
【００３８】
上記したすべての本発明のFeFETのId-Vg特性を特性調整するためのアニール工程を二つ見出した。上記したすべての工程を終えた後にこの特性調整アニールを行う。第１の方法は、強誘電体結晶化アニールより低い温度条件で酸素ガス中で行う。第２の方法は、水素を含むガス中で行う。両方の特性調整アニールを併用してもよい。
【００３９】
第１の方法では、アニール温度は500℃以上で700℃以下、アニール時間は10分以上で60分以下であるとよい。図19は実施例０２Bのチップ上の一つのFeFETの特性調整アニール前後のId-Vg特性を開示している。破線カーブが特性調整前、実線カーブが特性調整後である。ゲート電圧が0Vから１Vの付近でゲート電圧の変化に対して特性調整アニール後では、特性調整アニール前より明らかに急峻にドレイン電流が変化している。一般に狭い電圧変化で大きい電流変化があった方が良いと考えられるので、特性が改良した。定量的にはSS(sub-threshold swing)値で評価される。SS値は電圧閾値より低い電圧付近で、ドレイン電流を1ケタ変化させるのに必要なゲート電圧であり、SS値が小さい方がよい。Id = 10-10 A/μｍにおける曲線の傾きからSS値を求めた。左右のヒステリシス曲線から得たSS値の平均値をここでは採用した。また、Id = 10-8 A/μｍでメモリウィンドウは評価した。図19には、特性調整アニール温度に対するアニール後の特性変化率を開示している。（○）印はメモリウィンドウの変化率、（■）印はS値の変化率である。ここで変化率は（［アニール後の物理量］-［アニール前の物理量］）／［アニール前の物理量］でありパーセント（％）表示している。アニール後にメモリウィンウ変化率が減少することは良くなく、SS値が減少することは良いことである。図20が示すように500℃から700℃の範囲内でメモリウィンドウの変化率は小さく、一方SS値は温度の上昇と共にSS値が大きく減少する。500℃から550℃の範囲でも10％程度のSS値の減少が見られる。温度を上昇させすぎるとSiO2を主成分とする界面層５の成長を促しメモリウィンドウが減少することになるので、第1の方法のアニール温度の上限が定まる。酸素中でのアニールによりとSiO2を主成分とする界面層５とSi界面の欠陥が回復すると考えている。
【００４０】
第２の方法では、水素含有が3％ないし5％の水素と窒素の混合ガスを用いる。アニール温度は350℃以上450℃以下、アニール時間は3分以上30分以下の条件が好ましい。図21と図22によって第2の方法の明確な効果を見ることができる。図21は前記実施例２１Cに対して400℃で30分間アニールを行った。アニール後（実線カーブ）の方がアニール前（破線カーブ）に比べてゲート電圧の変化に対して明らかに急峻に変化している。図22は、２３Cの実施例チップ上の一つのFeFETに対して第2の方法のアニールを400℃で5分間行った結果を示している。図21と同様に改良の効果が見られる。SiO2を主成分とする界面層５とSiの界面のダングリングボンドに水素原子が入り込み界面の状態密度を減少させたため、水素アニールの効果は現れたと考えている。高温または長時間の水素アニールは酸化物である強誘電体を分解させるため、上記の温度と時間の範囲が好適である。
【００４１】
書き込み電圧の絶対値が3.3Vのときのパルス書換え耐性特性とデータ保持特性を開示する。
実施例０２BのFeFETを用いた。高さ-3.3V幅10μｓの負極性パルスに高さ3.3V幅10μｓの正極性パルスを続けた周期20μｓの交互パルスを１周期（1サイクル）とした。この書換え交互パルスを繰り返し与える。書換え交互パルスを与えている間はVd=Vs=Vsub=0Vである。この交互パルスを累積所定の回数与えた後、書換え耐性を見るためId-Vg特性を測定する。ゲート電圧を±3.3V往復掃引する。ゲート電圧掃引の間はVd=0.1V、Vs=Vsub=0Vである。Id=10-8A/μmを与える図6(a)で説明したように2個のゲート電圧（閾値電圧）を取得する。その後交互パルスを再び与える。所定の累積回数になったら、再び書換え耐性を見るためId-Vg特性を測定する。これを繰り返す。このようにして図23を得た。（▼）印の閾値電圧はゲート電圧を-3.3Vから3.3Vに上昇させたときに得られる閾値電圧値であり、（▲）印の閾値電圧は、3.3Vから-3.3Vに下降させたときの閾値電圧である。図23から本実施例は109回以上の書換え耐性をもつ。特許文献１、3、非特許文献４，５などに記載の技術によれば従来技術は108回以上書換え耐性を持つ。図23は、本発明のFeFETも同等以上の書換え耐性をが持つことを示している。
データ保持特性については、高さ-3.3V幅0.1sの負極性パルスを一個与えた後、データ保持の状態に入りデータ保持の間Vg=Vd=Vs=Vsub=0Vである。図24の（▼）印の時点で、読出し動作を行う。読み出しの間Vd=0.1V、Vs=Vsub=0Vとし、Vgを1.0Vから0Vに掃引しId-Vg特性を得てId=10-8 A/μｍにおけるVgが閾値電圧であり、図24にプロットした。所定の時間データ保持の後、読出し動作を行う。これを繰り返し、図の（▼）印の結果をパルス書込み後105秒まで取得した。高さ3.3V幅0.1sの正極性パルスを一個与えた後、データ保持の状態に入り、同じ読出し動作を行った結果を（▲）印として表した。良好なデータ保持特性を示している。105秒後、負極性パルス後の閾値電圧は正極性パルス後の閾値電圧より約0.31V大きい。104秒での（▼）印と105秒での（▼）印を直線（破線）で結び、それを10年まで外挿した。同様に104秒での（▲）印と105秒での（▲）印を直線（破線）で結び、それを10年まで外挿した。この外挿操作は、10年後も閾値電圧の差が約0.18Vあり、2つの記憶状態は十分識別可能であることを示している。このように、特許文献1乃至3、非特許文献1乃至９等に記載のデータ保持特性と同等のデータ保持特性を本発明は有している。なお、データ保持時間の寿命は2つの状態の識別が困難になった時間である。本明細書では閾値電圧の差が0.05Vに至った時間と定義する。なお、読出しの際ゲート電圧を固定してドレイン電流を測定することによりデータ保持特性を評価する方法もある。この場合、オン電流のオフ電流に対する比が約３であることが、前記閾値電圧の差0.05Vにほぼ対応するので、データ保持時間の寿命はドレイン電流を測る方法ではオン電流のオフ電流に対する比が３に至った時間と定義する。この定義によれば外挿であるが、本実施例のデータ保持の寿命は10年を十分越えている。このように本発明は、従来開発してきたFeFETが併せ持つ二つの特性すなわち105秒以上のデータ保持特性と108回以上のデータ書換え耐性特性の一方も損なうことなく、書き込み電圧の絶対値が3.3V以下のデータの書き込みが可能なFeFETを提供している。
【００４２】
本発明のFeFETは書込み電圧の絶対値が3.3Vを越える場合も良好な素子特性を提供する。図25と図26はデータ書換え耐性試験の結果である。図25は実施例２７Eに対する結果である。実施例２７Eのゲート積層と厚さは、Ir(75nm)/CSBT(x=0.2,135nm)/HfO2(5nm)/Siであり、強誘電体結晶化アニールは窒素に対する酸素体積比率y=0.001の混合ガス（1気圧ガス流れ有り）の中で800℃、30分行った。高さ-4.5V幅10μｓの負極性パルスに高さ4.5V幅10μｓの正極性パルスを続けた周期20μｓの交互パルスを１周期（1サイクル）とした。この書換え交互パルスを繰り返し与える。書換え交互パルスを与えている間はVd=Vs=Vsub=0Vである。この交互パルスを累積所定の回数与えた後、読出し動作を行う。読出し動作では、まず高さ-4.5V幅10μｓの負極性パルスで書き込んだ後に、ゲート電圧を閾値電圧が測定できる程度の狭い範囲掃引する。この場合、ゲート電圧は0.9Vから0.1Vまで掃引した。ゲート電圧掃引の間はVd=0.1V、Vs=Vsub=0VとしてIdを測定し、Id=10-8A/μmを与えるゲート電圧が負極性パルスを与えた後の閾値電圧である。次に高さ4.5V幅10μｓの正極性パルスで書き込んだ後に、同じくゲート電圧は0.9Vから0.1Vまで掃引し、Vd=0.1V、Vs=Vsub=0Vの条件でIdを測定した。Id=10-8A/μmを与えるゲート電圧が正極性パルスを与えた後の閾値電圧である。この読出し動作が終わると、交互パルスを再び与える。所定の累積回数になったら、再び読出し動作を行う。これを繰り返す。このようにして図25を得た。図25の結果は本実施例が108回以上の書換え耐性をもつことを開示している。浮遊ゲートを持つトランジスタで構成されるNANDフラッシュメモリは書換え耐性が高々105程度であることが公知であり、これに比べて著しくよい書換え耐性である。
【００４３】
図２６は実施例１２Ｈに対する結果である。実施例１２Ｈのゲート積層と厚さは、Ｉｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／ＨｆＯ２（５ｎｍ）／Ｓｉであり、強誘電体結晶化アニールはｙ＝０．００１の混合ガス（ガス流れ有り）中、０．０１ＭＰａの圧力の下で７５０℃、３０分行った。図２５を得るために上記した方法と同じ方法で測定した。数値的に異なる箇所だけ記す。高さ−４．３Ｖ幅１０μｓの負極性パルスに高さ４．５Ｖ幅１０μｓの正極性パルスを続けた周期２０μｓの交互パルスを１周期（１サイクル）とした。この交互パルスを累積所定の回数与えた後、読出し動作を行った。
読出しの際のゲート電圧は０．６Ｖから−０．４Ｖまで掃引した。図２６は１０９回以上の書換え耐性特性を示している。
【００４４】
図２７と図２８はデータ保持特性の結果を開示している。図２７は実施例２７Ｆに対する結果である。実施例２７Ｆのゲート積層と厚さＩｒ（７５ｎｍ）／ＣＳＢＴ（ｘ＝０．２，１３５ｎｍ）／ＨｆＯ２（５ｎｍ）／Ｓｉであり、強誘電体結晶化アニールは窒素に対する酸素体積比率ｙ＝０．００１の混合ガス（１気圧ガス流れ有り）の中で７５０℃、３０分行った。高さ−４．５Ｖ幅１０μｓの負極性パルスを一個与えた後、データ保持の状態に入りデータ保持の間Ｖｇ＝Ｖｄ＝Ｖｓ＝Ｖｓｕｂ＝０Ｖである。図２７の黒塗り丸印（●）の時点で、読出し動作を行う。読み出しの間Ｖｄ＝０．１Ｖ、Ｖｓ＝Ｖｓｕｂ＝０Ｖとし、Ｖｇを０．３Ｖから−０．４Ｖに掃引しＩｄ−Ｖｇ特性を得てＩｄ＝１０−８  Ａ／μｍにおけるＶｇが閾値電圧であり、図２７にプロットした。高さ４．５Ｖ幅１０μｓの正極性パルスを一個与えた後、データ保持の状態に入り、同じ読出し動作を行った結果を白抜き丸印（○）として表した。１０５秒後、負極性パルス後の閾値電圧は正極性パルス後の閾値電圧より約０．３Ｖ大きく、良好なデータ保持特性を示している。図２８は実施例１２Ｈに対する結果である。実施例１２Ｈのゲート積層と厚さ及び強誘電体結晶化アニールの条件は前記した通りである。書込み負極性パルスの高さは−４．３Ｖ幅は１０μｓである。書込み正極性パルスの高さは４．５Ｖで幅は１０μｓである。データ保持の間Ｖｇ＝Ｖｄ＝Ｖｓ＝Ｖｓｕｂ＝０Ｖである。読み出しの間Ｖｄ＝０．１Ｖ、Ｖｓ＝Ｖｓｕｂ＝０Ｖとし、Ｖｇを０．６Ｖから−０．４Ｖに掃引しＩｄ−Ｖｇ特性を得てＩｄ＝１０−８Ａ／μｍにおけるＶｇが閾値電圧であり、図２８にプロットした。１０５秒後、負極性パルス後の閾値電圧は正極性パルス後の閾値電圧より約０．２５Ｖ大きく、良好なデータ保持特性を示している。実施例２７Ｅ，１２Ｈの例が示すように、本発明は優れたデータ保持と優れたデータ書換え耐性の両方を特性を同時に有するＦｅＦＥＴを提供する。  
本発明ＦｅＦＥＴの製造方法は様々にあり限定されるものではないが、前記多数ある実施例から２例の実施例を選び、その製造過程を説明する。
【００４５】
[実施例３０２Bの場合]
１. Si基体１の準備と表面処理
ソース領域とドレイン領域が形成され、表面が35nｍ厚のSiO2で保護されたp型のSi基板を準備した。緩衝フッ酸に浸し表面の保護SiO2膜を除去した。図29(a)の状態である。
【００４６】
２．絶縁体２の形成
パルスレーザ堆積法を用いて絶縁体２を形成した。ターゲットはHfO2、レーザはKrFエキシマーレーザでレーザの波長は248nmであり、パルス出射数を毎秒10個、レーザエネルギーを250mJとした。基板温度は220℃、N2を導入し、N2流量は4sccm、圧力は15Paであった。8分57秒成膜し、絶縁体2として4nmのHfO2を形成した。なお、装置とターゲットなどの状態に応じて変動する成膜速度は別途モニターによって把握しており、成膜時間を調整して所定の膜厚は得られる。
【００４７】
３．膜３aの形成
パルスレーザ堆積法を用いて膜３aを形成した。ターゲットはCa-Sr-Bi-Ta-Oでターゲットに含有されるCaとSrのモル比は、Ca：Sr=0.2:0.8である。なお、このモル比は強誘電体結晶化アニールを経て完成したFeFETにおいても保たれることはラザフォード後方散乱分析法で確かめられている。レーザはKrFエキシマーレーザで、レーザ光の波長は246nm、パルス出射数は毎秒50個、レーザエネルギーは250mJであった。基板温度は415℃、O2を導入し、O2流量は3.1sccm、圧力は11Paの下で17分47秒成膜し、膜３aとして135nmのCa-Sr-Bi-Ta-Oを形成した。なお、装置とターゲットなどの状態に応じて変動する成膜速度は別途モニターによって把握しており、成膜時間を調整して所定の膜厚は得られる。
【００４８】
４．金属4の形成
Rfマグネトロンスパッタリング法を用いて金属4を形成した。ターゲットは金属Ir,基板加熱は無しである。導入Arの流量は1.4sccm、圧力は0.15Pa、Rfパワーは40Wで22分30秒成膜し、金属4として75nm厚のIrを形成した。２．３．４．の工程を経て図29(b)の状態に至った。
【００４９】
５．ゲート金属形状の形成
(1)フォトリソ工程
通常のフォトリソグラフィ-技術でゲート形状のフォトレジストを残した。FeFETのゲート長は10μｍで、ゲート幅は200μｍから10μｍまで8種類ある。
(2)金属４のエッチング
イオンミリング法を用い、フォトレジストで覆われてない箇所のIr金属４を除去した。
(3)フォトレジスト除去
アセトン中に実施例試料を浸し、フォトレジストを除去後、これを超純水で洗浄した。
この工程を経て図29(c)の状態になった。
【００５０】
６．強誘電体結晶化アニール
赤外線ゴールドイメージ炉を用いて強誘電体結晶化アニールを行った。実施例試料をセット後に炉容器は真空排気した。その後、酸素と窒素を所定の体積比率y=0.001を保ちながら炉容器内にに導入後にガス導入を停止した。室温から750℃まで10分で上げ、流れの無い状態の1気圧ガス雰囲気中で750℃、30分間実施例試料をアニールした。
７．ソース・ドレイン接触用穴の形成
(1)フォトリソ工程
通常のフォトリソグラフィ-技術でソース・ドレイン接触用穴の箇所のレジストを取り除いた。
(2)エッチング工程
イオンミリング法を用い、強誘電体３と絶縁体２を除去した。
(3) フォトレジスト除去
アセトン中に実施例試料を浸し、フォトレジストを除去した。
この工程を経て図29(d)の状態になり、Id-Vg特性等の測定が可能となった。図29(c)と図29(d)の間で強誘電体結晶化アニールの工程があり、図29(c)の膜３aは図29(d)の強誘電体３に変わった。また、図29(d)では、SiO2を主成分とする界面層５の記載は省略した。
前記2種類の特性調整アニールは必要に応じて6.または７．の工程以降に行う。
【００５１】
[実施例１２Bの場合]
１. Si基体１の準備と表面処理、３．膜３aの形成、４．金属4の形成、５．ゲート金属形状の形成、７．ソース・ドレイン接触用穴の形成は、上記実施例３０２Bの場合と同じである。ただし、３．膜３aの形成では、成膜速度の変動を考慮して、成膜時間を変えている。また、６．強誘電体結晶化アニールでは、アニール温度を780℃とした以外は上記実施例３０２Bの場合と同じである。
【００５２】
２．絶縁体２の形成では、この実施例では窒化ハフニウム(Hf-N)2nm形成後に、HfO2を4nm形成した。HfO2の形成は、上記実施例３０２Bの場合と同じである。ただし、３．成膜速度の変動を考慮して、成膜時間は変えている。
【００５３】
ここでは、窒化ハフニウム(Hf-N)の形成を詳述する。Hfを含む錯体を溶媒に溶解した原料溶液を搬送ガス中に分散した気液２相状態の原料ガスを、気液２相状態を維持したまま気化室に導入し気化室において気化を行った後成膜室に導入するタイプの有機金属化学気相堆積法を用いて、窒化ハフニウムを形成した。
【００５４】
前記Hfを含む錯体は、Hf[N(C2H5)(CH3)]4が好ましい。TEMAHFと略記する。TDEAHFと書かれる化学式Hf[N(C2H5)2]4のHfを含む錯体も同じくHf-Nを成膜できることを確認している。前記溶媒はエチルシクロヘキサン（ECH）を用いた。前記搬送ガスは窒素ガスを用いたが、アルゴンガスでもよい。アンモニア（NH3）ガスも前記成長室に導入した。好適なNH3ガス流量を選択することが肝要である。また、基板（つまり作製途上の実施例試料）を保持するサセプタ-の温度も好適に選ばれる必要がある。ECHにTEMAHFを溶解した原料溶液において、TEMAHFのECH中の濃度は1リットル当たり0.1モル〜0.2モルがよい。ECHにTDEAHFを溶解した原料溶液においてもTDEAHFのECH中の濃度は1リットル当たり0.1モル〜0.2モルがよい。原料溶液の液体流量は0.1 ccm から0.3ccmがよい。成長室の圧力は200Pa 〜 700Pa である。NH3ガス流量は5sccm以上30sccm以下、サセプタ温度は260℃以上400℃以下が、Hf3N4の化学量論比を満たす窒化ハフニウム膜の形成に好適であることが分かっている。この条件で、FeFETでない試験基板（シリコンウェハ）上に35nmのHf-N膜を形成し、ラザフォード後方散乱法で組成を分析したところ、HfとNの原子数比は［N原子数］/［Hf 原子数］=1.36であった。これは本発明で成膜した窒化ハフニウムの組成が、Hf3N4の化学式で知られる窒化ハフニウム(4/3=1.33)に組成が近いことを示している。
【符号の説明】
【００５５】
１．半導体基体
２．絶縁体
３a. 膜a
３．強誘電体
４．金属
５．SiO2を主成分とする界面層(IL)
６．ソース領域
７．ドレイン領域
【表１】
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【表２】
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【表３】
0006751866.tif 000004
【表４】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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