(57)【特許請求の範囲】
【請求項１】
画素のアレイを含むディスプレイであって、各画素が、共通の基板に搭載された少なくとも第１の駆動トランジスタと前記第１の駆動トランジスタに隣接する少なくとも第２の発光トランジスタとを含み、前記第１の駆動トランジスタが、：
−物理的に分離されているが、半導体層によって互いに電気的に接続されている第１のソース電極及び第１のドレイン電極と、
−第１の誘電体層と、
−少なくとも１つの第１のゲート電極と、を含む横チャンネル電界効果トランジスタであり、
前記第２の発光トランジスタが、
−第２のゲート電極と、
−第２の誘電体層と、
−発光チャンネル層と、
−長さを有する第２のソース電極、及び長さを有する第２のドレイン電極と、を含む横チャンネル電界効果トランジスタであり、
前記第２のゲート電極が、前記第１のソース電極及び／又は前記第１のドレイン電極と電気的に接触しており、
前記第２のソース電極及び前記第２のドレイン電極の内の少なくとも１つが、前記第２のゲートと少なくとも５μｍ垂直に重なり合っており、このような垂直の重なりはそれぞれＬ及びＬ’で表され、前記第２のソース電極及び第２のドレイン電極が、水平に少なくとも２μｍ分離されていることを特徴とする、ディスプレイ。
【請求項２】
前記垂直の重なりＬ及び／又はＬ’が５μｍと１５０μｍとの間である、請求項１に記載のディスプレイ。
【請求項３】
前記第２のソース電極及び前記第２のドレイン電極は、２μｍと５０μｍとの間の距離で水平に分離されている、請求項１又は２に記載のディスプレイ。
【請求項４】
前記第２のソース電極及び前記第２のドレイン電極のそれぞれは、前記第２のゲート電極と少なくとも５μｍ垂直に重なることを特徴とする請求項１から３の何れか一項に記載のディスプレイ。
【請求項５】
前記第２のソース電極の全長（Ｌｓ）と前記第２のドレイン電極の全長（Ｌｄ）とが前記第２のゲート電極と垂直に重なり、前記第２のゲート電極が、Ｌｓ、Ｌｄ、及び、前記第２のソース電極と前記第２のドレイン電極との間の水平の分離の合計よりも大きい長さを有する、請求項１から４の何れか一項に記載のディスプレイ。
【請求項６】
前記第２のソース電極の全長（Ｌｓ）及び前記第２のドレイン電極の全長（Ｌｄ）が、以下の式に従って選択される、請求項１から５の何れか一項に記載のディスプレイ：
１≦最大値（Ｌｄ、Ｌｓ）／最小値（Ｌｄ、Ｌｓ）≦２５、
好ましくは、
１≦最大値（Ｌｄ、Ｌｓ）／最小値（Ｌｄ、Ｌｓ）≦１０。
【請求項７】
前記発光チャンネル層が、単一の有機半導体層によって形成される、請求項１から６の何れか一項に記載のディスプレイ。
【請求項８】
前記発光チャンネル層が、少なくとも２つの異なる有機半導体層、好ましくは３つの異なる有機半導体層を含む、請求項１から７の何れか一項に記載のディスプレイ。
【請求項９】
前記第２の発光トランジスタが、第２のソース電極、第２のドレイン電極、及び第３のソース電極又はドレイン電極が水平に交互になるように配置された第３のソース電極又はドレイン電極を含む、請求項１から８の何れか一項に記載のディスプレイ。
【請求項１０】
前記発光チャンネル層の上方又は下方に反射層を含む、請求項１から９の何れか一項に記載のディスプレイ。
【請求項１１】
前記第２のソース電極及び前記第２のドレイン電極が、前記第２のソース電極及び前記第２のドレイン電極の他方に含まれない少なくとも１つの異なる材料を含む、請求項１から１０の何れか一項に記載のディスプレイ。
【請求項１２】
前記少なくとも１つの異なる材料が、中間層堆積物又は中間層成分の形態であり、前記中間層が、前記第２のソース電極及び第２のドレイン電極のうちの少なくとも１つと前記発光チャンネル層との間に配置される、請求項１１に記載のディスプレイ。
【請求項１３】
前記第１の駆動トランジスタの前記第１のソース電極及び前記第１のドレイン電極の内の少なくとも１つが、前記第２のソース電極及び第２のドレイン電極のうちの少なくとも１つの少なくとも部分的に下である、請求項１に記載のディスプレイ。
【請求項１４】
前記第１の駆動トランジスタの前記第１のソース電極及び前記第１のドレイン電極の内の一方が、前記第２の発光トランジスタの前記第２のゲート電極としても機能するように適合される、請求項１に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光トランジスタ（ＯＬＥＴ）に基づくディスプレイ用の改善された画素アーキテクチャに関する。
【背景技術】
【０００２】
ＯＬＥＴは、それらの製造の容易さ、高輝度及び他の改良された特徴に起因して、有機発光ダイオード（ＯＬＥＤｓ）等の他のデバイスと比較してますます注目されている最近のタイプの発光デバイスである。非特許文献１を参照。
【０００３】
ＯＬＥＴ構造の関連する開発に関するさらなる情報は、特許文献１、特許文献２、特許文献３、特許文献４、及び特許文献５にも見出され得る。
【０００４】
上記で特定されたすべての特許文献は、ＯＬＥＴ構造、すなわち、発光デバイスに関連しているが、表示画素を作製するための特定のアーキテクチャ及び解決策には関連していない。
【０００５】
特許文献６は、ＯＬＥＴベースのディスプレイに関する特定の画素アーキテクチャを説明している。より具体的には、説明されたアーキテクチャは、垂直有機発光トランジスタ（ＶＯＬＥＴ）に結合された垂直有機電界効果トランジスタ（ＶＦＥＴ）を含み、ＶＦＥＴがスイッチングトランジスタとして機能し、ＶＯＬＥＴが、スイッチングトランジスタによる活性化に応答して光を発するように構成される駆動トランジスタとして機能する。有機半導体は一般的にシリコン半導体と比較して低い出力電流を有するので、有機半導体を用いて高い出力電流を達成するための１つの方法は、チャンネル長を短くすることである。従来の横チャンネル薄膜トランジスタの設計（ソース電極とドレイン電極とが互いに横方向にずらされている）では、チャンネル長を短くすることは、ソース電極及びドレイン電極を互いに非常に近接して配置することを含み、高解像度パターニングに関する必要性に起因して高価であり得る。しかしながら、垂直電界効果トランジスタ（ソース電極とドレイン電極とが垂直に重なるやり方で設けられている）では、チャンネル長は、半導体薄膜チャンネル層の厚さによって画定されており、高分解能パターニングを用いることなくサブミクロンチャンネル長を可能にする。そのため、特許文献６は、ＯＬＥＴのためのスイッチングトランジスタとしてＶＦＥＴを代わりに使用することによって、横チャンネル薄膜トランジスタの欠点に対処しようと試みている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第８，４９７，５０１号明細書
【特許文献２】欧州特許出願公開第２７３７５５９号明細書
【特許文献３】欧州特許出願公開第２５７４２１９号明細書
【特許文献４】欧州特許出願公開第２５８３３２９号明細書
【特許文献５】欧州特許出願公開第２７８６４３７号明細書
【特許文献６】米国特許出願公開第２０１３／０２４０８４２号明細書
【非特許文献】
【０００７】
【非特許文献１】Muccini at al. “Organic light-emitting transistors with an efficiency that outperforms the equivalent light-emitting diodes,” Nature Materials, 9: 496-503 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ＯＬＥＴベースのディスプレイのための新しい画素アーキテクチャを提供することであり、各ピクセルは、ＯＬＥＴと、ＯＬＥＴに関するスイッチングトランジスタ又は駆動トランジスタのいずれかであり得る横チャンネル電界効果トランジスタと、を含む。特に、本発明者は、ＯＬＥＴにおけるソース電極とドレイン電極とゲート電極との相対的な配置及びそれらの間の接続における特定の構成選択が、スイッチングトランジスタ又は駆動トランジスタとして横チャンネル電界効果トランジスタと結合されるときでさえ、独特の優位点及び最適化された性能を提供し得ることを見出した。
【０００９】
したがって、第１の態様では、本発明は、画素アレイを含むディスプレイであって、各画素が、共通の基板（１１）上に搭載された少なくとも第１のトランジスタ（１００）及び少なくとも第２のトランジスタ（２００）を含む、ディスプレイに関する。表示画素における第１のトランジスタは、発光トランジスタである、第２のトランジスタに関するスイッチングトランジスタ又は駆動トランジスタとして機能し得る。本明細書で用いられるように、第１のトランジスタは、第１の駆動トランジスタ又は第１のスイッチングトランジスタのいずれかとして本明細書では呼ばれ得、第２のトランジスタは、第２の発光トランジスタとして本明細書では呼ばれ得る。文脈において、及び本発明の目的に関して、「第１の駆動トランジスタ」及び「第１のスイッチングトランジスタ」との用語は、第２の発光トランジスタに供給される電圧を第１のトランジスタが制御して指令するという能力をそれらが示すので、交換可能であるとして理解されるべきである。
【００１０】
さらに、両方のトランジスタにおいて存在する同じ性質の構成要素は、第１のトランジスタにおいて存在する場合には特定の性質の第１の構成要素（例えば、第１の誘電体層）、及び、第２のトランジスタにおいて存在する場合には同じ性質の第２の構成要素（例えば、第２の誘電体層）として呼ばれる。
【００１１】
本表示画素において、第１の駆動トランジスタ（１００）は、
−物理的に分離されているが、半導体層（１３）によって互いに電気的に接続される第１のソース電極及び第１のドレイン電極（１２，１２’）と、
−第１の誘電体層（１４）と、
−少なくとも１つの第１のゲート電極（１５）と、を含み、
第２の発光トランジスタ（２００）は、
−第２のゲート電極（１７）と、
−第２の誘電体層（１８）と、
−発光チャンネル層（１９）と、
−長さＬｓを有する第２のソース電極、及び長さＬｄを有する第２のドレイン電極（２０，２０’）と、を含み、
第２ゲート電極（１７）は、第１ソース電極及び前記第１のドレイン電極（１２、１２’）の内の少なくとも一つと電気的に接続され、第２のソース電極及び第２のドレイン電極（２０、２０’）の内の少なくとも一つは、第２のゲート電極（１７）と垂直に少なくとも５μｍ重なっており、このような垂直の重なりはＬ及びＬ’でそれぞれ表され、第２のソース電極と第２のドレイン電極とは、少なくとも２μｍ水平に分離される。
【００１２】
「垂直に少なくとも５μｍ重なる」との表現は、第２のソース電極及び／又は第２のドレイン電極が、第２のゲート電極と少なくとも部分的に垂直に位置合わせされていること、すなわち、Ｌｓ及び／又はＬｄが、第２のゲート電極（Ｌｇ）の長さに共通する水平の空間に、しかし第２のトランジスタの垂直のスタック内で異なる平面上に、少なくとも部分的に突き出ることを意味する。このような垂直の重なりＬ及びＬ’は、独立して５μｍと１５０μｍとの間であり得る。
【００１３】
同様に、「水平に分離された」との表現は、構成要素が垂直に整列していないことを、さらには、共通平面内へのそれらの突出が最小距離（少なくとも２μｍ、好ましくは５０μｍ以下）を有するであろうことを意味する。
【００１４】
特定の実施形態では、第２のソース電極及び第２のドレイン電極は、第２のゲート電極の異なる部分とそれぞれ垂直に重なり合うことができ、このような垂直の重なりの各々は、少なくとも５μｍであり得る。好ましい実施形態では、第２のソース電極（Ｌｓ）の全長と第２のドレイン電極（Ｌｄ）の全長とは、独立して第２のゲート電極の異なる部分と垂直に重なることができる（言い換えると、水平に分離された第２のソース電極及び第２のドレイン電極は、それらそれぞれの全体において、第２のゲート電極の長さ内に両方とも位置することができる）。第２のソース電極と第２のドレイン電極とは、２μｍと５０μｍとの間である距離によって互いに水平に分離されるので、Ｌｓ及びＬｄがそれぞれＬ及びＬ’に対応する実施形態では、第２のゲート電極は、Ｌｓ、Ｌｄ、及び、第２のソース電極と第２のドレイン電極との間の水平の分離（すなわち、チャンネル長さ）と、の合計より大きい、又は合計に少なくとも等しい長さを有さなくてはならない。したがって、これらの実施形態では、Ｌｇは、少なくとも１２μｍと３５０μｍとの間、又はそれ以上であり得る。
【００１５】
いくつかの実施形態では、第２のソース電極及び第２のドレイン電極のそれぞれの外縁（すなわち、チャンネル長を画定する縁ではない）は、発光チャンネル層の２つの縁部と整列させることができる。整列されていない場合、第２のソース電極及び第２のドレイン電極は、それらのそれぞれの外縁が発光チャンネル層の２つのエッジに近接するように、好ましくは第２のソース電極及び第２のドレイン電極の外縁が、チャンネル長、すなわち、第２のソース電極と第２のドレイン電極との間の水平の分離、の２０％以下である距離で、発光チャンネル層の２つのエッジから（チャンネル長に向かって）水平にオフセットされる。
【００１６】
したがって、本発明による表示画素は、米国特許出願公開第２０１３／０２４０８４２号明細書に記載されている表示画素とは異なる。なぜなら、それらの画素における発光トランジスタは、ソース電極とドレイン電極との間でほぼ完全な重なりを必要とする垂直構成を有し、電荷移動及び再結合メカニズムの方向が、本発明における第２のトランジスタのように横方向の代わりに縦方向であるからである。米国特許出願公開第２０１３／０２４０８４２号に記載されているような垂直発光トランジスタは、表示画素を作製するための駆動ＴＦＴと結合されるとき、垂直電荷輸送によって課せられる制限に苦しむ。具体的には、垂直電荷移動が、発光トランジスタのチャンネルを形成する複数の有機層のスタックを横切って生じるので、このような垂直構成における電荷キャリア移動度が、横電界効果の駆動力の下で膜の平面において生じるものよりも数桁小さいからである。
【００１７】
上述したように、本発明による画素アーキテクチャの重要な特徴の内の１つは、表示画素におけるＯＬＥＴが水平に分離されたソース電極とドレイン電極とを含み、その少なくとも１つがゲート電極と垂直に重なっていることである。このことは、一方では、ＯＬＥＴ自体のより良好でより簡単な駆動を可能にする仮想容量の確立を、他方では、ソース電極とドレイン電極との間の横方向電荷移動を保証し、より良好な電気デバイス特性を可能にする。
【００１８】
これに関して、本発明者によって選択されたＯＬＥＴ画素構造（具体的には、第２の発光トランジスタ構造）が、ＯＬＥＴ構造の明確に定義されたサブセットであることを強調することが重要である。異なるＯＬＥＴ構造が、当該分野で報告されている。例えば、米国特許第８，６６４，６４８号、国際公開第２０１１／１４７５２３号、米国特許第８，７５８，６４９号、米国特許出願公開第２０１４／１１７３１７号、及び国際特許公開第２０１０／０４９８７１号は、ＯＬＥＴ構造を記載しており、そのゲート電極とそのソース電極及びドレイン電極のいずれかとの間に垂直の重なりは存在しない。同様に、米国特許出願公開第２０１３／０２４０８４２号に記載されているような垂直ＯＬＥＴは、本発明の範疇外であり、本発明に包含されない。
【００１９】
ＯＬＥＴゲート電極をＴＦＴのソース電極又はドレイン電極の内の１つに接触させることによって、このようなＯＬＥＴをＴＦＴと結合することによって、改善された表示画素を可能にする、ＯＬＥＴゲート電極とＯＬＥＴソース電極及び／又はドレイン電極との間の垂直の重なりの程度、並びにＯＬＥＴソース電極とドレイン電極との間の水平の分離の程度に関して、有用な範囲の重要性を強調することも重要である。
【００２０】
本発明は、以下の図の補助によってさらに説明されるであろう。
【図面の簡単な説明】
【００２１】
【図１】本発明による表示画素の第１の好ましい実施形態の上面図である。
【図２Ａ】線Ａ−Ａに沿った図１に示された表示画素の断面図である。
【図２Ｂ】線Ｂ−Ｂに沿った非常に同じ表示画素の断面図である。
【図３】本発明の別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、第２の発光トランジスタの第２のソース電極及び第２のドレイン電極の内の少なくとも１つは、発光チャンネル層の頂部上であり、且つ第２の誘電体層と接触している。
【図４】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、第２の発光トランジスタの第２のソース電極及び第２のドレイン電極の両方が、第２の誘電体層の上にあり、且つ発光チャンネル層の下に配置される。
【図５】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、第２の発光トランジスタの第２のソース電極及び第２のドレイン電極の内の１つが、発光チャンネル層の内部に位置し、且つ他方が発光チャンネル層の上に配置される。
【図６】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、発光チャンネル層は、有機半導体層の多層スタック（有機半導体層のｎ層まで）を含む。
【図７】本発明のさらに別の実施形態による表示画素のＢ−Ｂ線に沿った断面図であり、第２の発光トランジスタの第２のソース電極及び第２のドレイン電極の内の１つが、多層発光チャンネル層の頂部に配置され、他方が、多層発光チャンネル層内部に配置される。
【図８】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、発光チャンネル層が、複数のｎ個の有機半導体層のスタックを含み、第２の誘電体層が、発光チャンネル層の上に堆積され、第２のゲート電極が、前記第２誘電体層の頂部上に位置し、第２ソース電極及び第２ドレイン電極が、発光チャンネル層の下部に位置する。
【図９】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、発光チャンネル層が、複数のｎ個の有機半導体層のスタックを含み、第２の誘電体層が、発光チャンネル層の上に堆積され、第２のゲート電極が、第２の誘電体層の上に配置され、第２のソース電極及び第２のドレイン電極が、発光チャンネル層内の異なる有機半導体層と接触している（示されるように、第２ソース電極及び第２ドレイン電極の内の一方は第１の有機半導体層と接触している一方で、第２のソース電極及び第２のドレイン電極の内の他方は第ｎ番目の有機半導体層と接している。
【図１０】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、第２の発光トランジスタは、発光チャンネル層の上に交互に配置された２つより多い第２のソース電極及びドレイン電極を含む（例えば、示された構成におけるソース／ドレイン／ソース又はドレイン／ソース／ドレイン）。
【図１１】本発明のさらに別の実施形態による表示画素の線Ｂ−Ｂに沿った断面図であり、第２の発光トランジスタが、発光チャンネル層の下に位置する反射層Ｒを含む。
【図１２】本発明のさらに別の実施形態による表示画素のＢ−Ｂ線に沿った断面図であり、第２の発光トランジスタが、発光チャンネル層及び第２のソース電極及び第２のドレイン電極の上に堆積された絶縁層「ｉ」と、絶縁層「ｉ」の頂部上に配置された反射層Ｒとを含む。
【図１３】本発明のさらに別の実施形態による表示画素の線Ａ−Ａに沿った断面図であり、第１の駆動トランジスタは、第１のドレイン電極及び第１のソース電極が半導体層と完全に同一平面上にないように構成される。示される構成では、第１のドレイン電極及び第１のソース電極の内の一方は半導体層上にある一方で、第１のドレイン電極及び第１のソース電極の内の他方は半導体層及び基板の両方に接している。
【図１４】第２のソース電極及び第２のドレイン電極が異なる材料で作られているように描かれていること以外は、図４に示される実施形態と同様の表示画素の線Ｂ−Ｂに沿った断面図である。
【図１５】図４に示される実施形態の別の可能な変形例である表示画素の線Ｂ−Ｂに沿った断面図であり、中間層が、発光チャンネル層と第２のソース電極及び第２のドレイン電極の内の各々との間に挿入され、このような中間層は、それから第２のソース電極及び第２のドレイン電極が作製される材料と比較して異なる材料で完全に作成され得る、又は異なる材料を含み得る。
【図１６Ａ】本発明の別の実施形態による表示画素の線Ａ−Ａに沿った断面図である。
【図１６Ｂ】同じ表示画素の線Ｂ−Ｂに沿った断面図である。
【図１７】本発明の別の実施形態による表示画素の線Ａ−Ａに沿った断面図であり、共通電極が形成され、第１のトランジスタの第１のドレイン電極、及び第２のトランジスタの第２のゲート電極の両方として使用される。
【図１８】図１７に示される実施形態の変形である表示画素の線Ａ−Ａに沿った断面図であり、第１の誘電体層及び第２の誘電体層の両方として単一の共通誘電体層の使用に起因する製品プロセスにおけるさらなる簡素化を可能にする構造を有する。
【発明を実施するための形態】
【００２２】
図面では、いくつかの構成要素の寸法及び寸法比は、縮尺通りではない場合があるが、いくつかの場合では、例えば、層の厚さ及びソース−ドレイン距離及び厚さなどの図面の可読性及び理解度を改善するために変更されている。さらに、単に１つの例示的な上面図が示されている一方で、他のすべての図は、特定の実施形態の特徴である特定の特徴を示すことを意図しており、断面図によってより明確に且つ効率的に示されている。
【００２３】
本明細書で使用されるように、線Ａ−Ａに沿った断面は、本発明による表示画素の上部における断面を、又は、より正確には、第１の駆動トランジスタの第１のソース電極、第１のドレイン電極及び第１のゲート電極を示す表示画素の部分を指し、一方で、Ｂ−Ｂ線に沿った断面は、本表示画素の下部を示す断面を、より正確には、第２の発光トランジスタの第２のゲート電極と第１の駆動トランジスタの第１のソース／ドレイン電極との間の接続を示す表示画素の部分を指す。
【００２４】
図１は、本発明による表示画素１０の主な構成要素を示す上面図である。表示画素１０は、第１のトランジスタであって、その電極が層１２，１２’及び第３の電極（図示せず）を含む第１のトランジスタ、並びに、発光トランジスタである第２のトランジスタであって、その電極が層２０、２０’及び１７である第２のトランジスタを含む。図１によって示される上面図には、特に、その上で第１の（駆動）トランジスタ及び第２の（発光）トランジスタが実現される共通基板１１、第１のトランジスタに属する第１のソース電極及び第１のドレイン電極１２及び１２’、第２のトランジスタに属する第２のソース電極及び第２のドレイン電極２０及び２０’、第１のトランジスタの第１のゲート電極（この図からは観測されない）、第２のトランジスタの第２のゲート電極１７、第１のソース電極及び第１のドレイン電極１２と１２’とを電気的に連結する半導体層１３、並びに、第２トランジスタの発光チャンネル層１９が示される。
【００２５】
第１のトランジスタの第１のソース電極１２又は第１のドレイン電極１２’のいずれかは、表示画素のアドレス線ＤＡＴＡに電気的に接続され、第１のゲート電極１５は、表示画素のイネーブル線ＳＣＡＮに電気的に接続される。
【００２６】
上記で概説したように、（それらは図の視点に沿ってほぼ完全に重なっているため）図１に示されていないものとこれらの構成要素の相対位置及び接続は、線Ａ−Ａ及びＢ−Ｂに沿った断面図において、代わりにさらに明確に観察可能である。
【００２７】
図２Ａは、表示画素１０の線Ａ−Ａに沿った断面図を示す。
【００２８】
特に、図２Ａは、以下のその構成要素を有する第１の駆動トランジスタ１００の垂直構造を示す：
・第１のソース電極及び第１のドレイン電極１２及び１２’と、
・半導体層１３と、
・第１の誘電体層１４と、
・第１のゲート電極１５と、
且つ、以下のその構成要素を有する第２の発光トランジスタ２００の垂直構造と、を示す：
・第２のゲート電極１７と、
・第２の誘電体層１８と、
・発光チャンネル層１９と、
・第２のソース電極及び第２のドレイン電極２０及び２０’と。
【００２９】
引用した図では、その上に第２のトランジスタの第２のゲート電極１７が形成される絶縁層１６もある。
【００３０】
第１のトランジスタは、第２のトランジスタと機能的に結合されて、第１のトランジスタをオンにするのに十分な電圧がイネーブルラインＳＣＡＮに印加されるとき、第２の発光トランジスタは、アドレスラインＤＡＴＡでその瞬間に利用可能な電圧によってアドレス指定される。図２Ｂは、表示画素１０の線Ｂ−Ｂに沿った断面図を示し、素子１２又は１２’（第１のソース電極又は第１のドレイン電極）と電気的に接触している第２のゲート電極１７を介した、第１の駆動トランジスタ１００と第２の発光トランジスタ２００との間の接続を示す。
【００３１】
図１、２Ａ及び２Ｂに示される表示画素は、第２のソース電極及び第２のドレイン電極２０，２０’が水平に（又は横に）（好ましくは少なくとも２μｍと５０μｍとの間の距離で）分離され、第２のソース電極及び第２のドレイン電極２０，２０’の各々のそれぞれ全体が、第２のゲート電極１７（の異なる部分）と垂直に重なる好ましい実施形態によって実現される。
【００３２】
しかし、本発明はこのような実施形態に限定されない。例えば、特定の代替実施形態では、第２のソース電極及び第２のドレイン電極の内の一方のみが、第２のゲート電極と垂直に重なる必要がある。特定の実施形態では、第２のソース電極及び／又は第２のドレイン電極の一部のみ（且つ全部ではない）が、第２のゲート電極と垂直に重なり得る。一般的に、第２のドレイン電極及び第２のソース電極は、異なる寸法を有し、それらの内の少なくとも一つが少なくとも５μｍの長さに関して、第２のゲート電極と垂直に重なるように配置される。好ましくは、このような重なり長さは、５μｍと１５０μｍとの間である。
【００３３】
また、図１，２Ａ及び２Ｂは、発光チャンネル層１９が単一の有機半導体層を含み、第２のソース電極及び第２のドレイン電極の両方が発光チャンネル層１９の頂部上に配置された表示画素を示す。動作中、発光チャンネル層１９は、単極性又は両極性であり得る。
【００３４】
第１のトランジスタに関して、図１、図２Ａ及び２Ｂに示される実施形態では、半導体層１３は、その上に第１のソース電極及び第１のドレイン電極１２、１２’が形成される、同一の基板層１１上に実現され（つまり、第１のソース電極及び第１のドレイン電極１２、１２’は半導体層１３と同一平面上にある）、第１の誘電体層１４は、第１のソース電極及び第１のドレイン電極１２、１２’並びに半導体層１３の上方に基板１１の上に形成される。そして、第１のゲート電極１５は、半導体層１３の上方で第１の誘電体層１４の頂部上に形成される。好ましい実施形態では、第１のゲート電極１５は、半導体層１３と完全に重なるような寸法にされる。これは、半導体層が空気感応性金属酸化物又は有機化合物で構成されることが多いからである。したがって、トップゲート構成及び大きなゲート電極の使用は、空気曝露から半導体層を保護するであろう。それにもかかわらず、他の構成において第１のトランジスタを製造することも可能である。例えば、第１のトランジスタの代替実施形態は、第１のソース電極１２及び第１のドレイン電極１２’の両方が半導体層１３の頂部上に形成されて第１のゲート電極１５が半導体層１３の下方に形成される場合、トップコンタクトボトムゲートアーキテクチャを有することができる。
【００３５】
電極１２，１２’及び１５の相対配置にかかわらず、第１のトランジスタは、１つ又は複数の追加の絶縁層によってカプセル化され得る。図２Ａを参照すると、上にある絶縁層１６が、第１のトランジスタ上に形成される。より具体的には、この絶縁層１６は、第１のゲート電極１５の上の（又は、代替の実施形態では、図示しないが、第１のソース電極及び第１のドレイン電極の上の）第１の誘電体層１４の頂部上に堆積される。図２Ｂを参照すると、素子１２’（第１のソース電極又は第１のドレイン電極）へのアクセスを提供するために、絶縁層１６及び第１の誘電体層１４の両方を介してビアホールが形成され、ビアは、絶縁層１６の上に形成される第２のゲート電極１７と電気的に接触している導電性材料でビアホールを満たす又はビアホールの側壁をライニングすることの何れかによって形成される。したがって、素子１２’（第１のソース電極又は第１のドレイン電極）と第２のゲート電極１７との間に電気的接触を設けることにより、ビアは第１のトランジスタ１００と第２のトランジスタ２００とを電気的に接続する。より具体的には、ビアホールは、非垂直な側壁を有するＶ字形のであり得る。これは、導電性材料がビアを形成するために堆積されるときに膜の連続性を保証するのに役立つ。ビアホールは、フォトリソグラフィを介して、具体的には、増加する開口部を備える一連のマスクの使用によって、生成することができる。
【００３６】
さらに好ましい実施形態では、第２のソース電極（Ｌｓ）の長さ及び第２のドレイン電極（Ｌｄ）の長さは、以下の関係を満たし得る。
１≦最大値（Ｌｄ、Ｌｓ）／最小値（Ｌｄ、Ｌｓ）≦２５
さらにより好ましくは、
１≦最大値（Ｌｄ、Ｌｓ）／最小値（Ｌｄ、Ｌｓ）≦１０。
【００３７】
図１、２Ａ、２Ｂに示される実施形態では、最大値（Ｌｄ、Ｌｓ）／最小値（Ｌｄ、Ｌｓ）の比率が１であることがかなり明らかに観測され得る。
【００３８】
図１，２Ａ、２Ｂに示される実施形態が好ましいが、本発明による表示画素はこれらに限定されない。本発明による表示画素の他の代替実施形態は図３から１８に示される。様々な図における同じ要素には、同じ参照番号が付される。
【００３９】
本発明の別の実施形態による表示画素の線Ｂ−Ｂに沿った断面が、図３に示される。この実施形態によると、第２の（発光）トランジスタの第２のソース電極及び第２のドレイン電極２０及び２０’は、発光チャンネル層１９の上に形成され、且つ、第２の誘電体層１８にも接触している。具体的には、第２ソース電極及び第２ドレイン電極２０及び２０’の各々は、第２誘電体層１８に接するように発光チャンネル層１９の端部を越えて伸びる。
【００４０】
本発明の表示画素の別の実施形態が図４に示され、線Ｂ−Ｂに沿ったその断面を示す。この実施形態によれば、第２のソース電極及び第２のドレイン電極２０及び２０’は、第２の誘電体層１８の上に堆積され、発光チャンネル層１９の底部に配置される。例えば、第２のソース電極及び第２のドレイン電極２０及び２０’は、第２の誘電体層１８にも接触している発光チャンネル層１９によって少なくとも部分的に封入され得る。
【００４１】
別の実施形態によると、その断面図が図５に示されており、第２の発光トランジスタの第２のソース電極及び第２のドレイン電極の内の一方（例えば、第２のソース電極２０）は、発光チャンネル層１９の底部に配され得、第２のソース電極及び第２のドレイン電極の内の他方（例えば、第２のドレイン電極２０’）は、発光チャンネル層１９の頂部の上に配され得る。言い換えれば、本実施形態によると、第２ソース電極及び第２ドレイン電極２０と２０’は、発光チャンネル層１９内にあると言える電極の内の一つと、水平及び垂直の両方に互いにずれている。
【００４２】
有機材料の単一層で発光チャンネル層を実現する必要はない。例えば、発光チャンネル層１９は、図６に示されるように、複数の層の、例えば、２個から整数ｎ個の層のスタックで構成され得る。特に、発光チャンネル層１９は、それぞれがｐ型半導体を含む一以上の正孔輸送層、電子と正孔との再結合が起こり得る一以上の発光層、及びそれぞれがｎ型半導体を含む一以上の電子輸送層を含み得る。第２のソース電極及び第２のドレイン電極２０及び２０’は、図６に示されるように、スタックの最上層の上方に両方とも形成され得る、又は、図７に示されるように、それらの内の一方が最上層の上方に形成され得、他方がスタックの下方に形成され得る若しくはスタックの中間層内に埋められ得る。
【００４３】
第２の（発光）トランジスタは、図８及び図９に示されるように実現することもでき、すなわちトップゲートアーキテクチャを有し、その上に第２のゲート電極１７が実現される第２の誘電体層１８によって乗り越えられる発光チャンネル層を構成するｎ層のスタックを備える。図８の実施形態では、第２のソース電極及び第２のドレイン電極２０及び２０’の両方は、発光チャンネル層１９の下方に配される（特に、多層有機発光チャンネル層１９の最下層ｎによって封入される）。図９の実施形態では、第２の電極（例えば、第２のソース電極２０）は、スタックの第２の最上層の上方に配置され、発光チャンネルの最上層によって埋め込まれ、他の第２の電極（例えば、第２のドレイン電極２０’）は、絶縁層１６の上に実現され、スタックの底部に配置される。
【００４４】
図１〜図９に示される様々な第２の発光トランジスタは、すべて単一のチャンネル構造を有する。図１０は、第２の発光トランジスタがマルチチャンネル構造を有する代替実施形態を示す。具体的には、第２の発光トランジスタは、水平に（すなわち、第２のトランジスタを含む層の積層方向と直交して）交互にされる少なくとも３つの第２の電極を有する。例えば、このような実施形態は、２つの第２のソース電極の間に配置された共通の第２のドレイン電極を含むことができる。第２のソース電極の各々は、共通の第２のドレイン電極から水平に変位され、それによって２つのチャンネルを画定する。この実施形態は、共通のドレイン電極の下での大幅に改善された発光、及び、より高い明／暗比率を含む優位点をもたらすことができる。
【００４５】
図１１及び１２に示される線Ｂ−Ｂに沿った断面図に示されるように、第２のトランジスタ（すなわち、発光トランジスタ）は、光チャンネル層１９によって放射された光を上方に（図１１）又は下方に（図１２）に反射するための反射層Ｒを備え得る。前者の場合（図１１）、反射層Ｒは、第２のゲート電極１７の下方の絶縁層１６において実現され、後者の場合（図１２）、第２のソース電極及び第２のドレイン電極２０及び２０’は、その上方に反射層Ｒが実現される電気絶縁層ｉによってカプセル化される。
【００４６】
さらに別の実施形態によると、図において示されないが、発光トランジスタの第２のゲート電極１７は、発光チャンネル層１９によって放出された光を上方に反射するための反射層として機能することができる。好ましい実施形態では、第２のゲート電極は、銀、アルミニウム又は他の高反射性金属などの光反射性且つ電気伝導性材料によって形成される。
【００４７】
本開示の表示画素のこれまでに提示された全ての実施形態では、線Ａ−Ａに沿った断面が図２Ａのようなものであり得ると仮定して、線Ｂ−Ｂに沿った断面のみが参照された。それにもかかわらず、示される実施形態による表示画素は、図１３に示されるように、線Ａ−Ａに沿った断面を有し得、第１のソース電極１２が、基板１１上に部分的に且つ半導体層１３の上に部分的に実現され、その上に第１のドレイン電極１２’が形成される。
【００４８】
図には示されていない代替案として、第１のソース電極及び第１のドレイン電極１２及び１２’の両方は、半導体層１３の上方又は下方のいずれかに実現され得る。
【００４９】
図示されていないさらに別の実施形態によると、第１のゲート電極１５は、基板１１の上に実現され、第１の誘電体層１４及び半導体層１３の下方に位置する。
【００５０】
本発明による別の実施形態は、電荷注入を促進するために、第２のドレイン電極に対して第２のソース電極に関する異なる材料の使用を想定する。２つの電極は、異なる材料で完全に作製され得る、又は、一方又は両方の電極は、両方の電極に存在する共通の材料に加えて、異なる材料を組み込み得る。
【００５１】
図１４は、第２のソース電極が第２のドレイン電極とは異なる材料で作製されることを除いて、図４に示されるものとは別な同様の実施形態を示す。図１５は、この場合、第２のソース／ドレイン電極と第２の誘電体層１８との間にそれぞれ配置された中間層２００，２００’によって、電荷注入を促進することを常に目的として、このような変形の別の解決策を示す。上述したように、図１４及び１５は、図４に示される実施形態に対する可能な変形例を示すが、このような解決策は、本発明による実施形態のいずれかにおいて、より一般的に採用することができる。
【００５２】
本発明の表示画素は、複数のイネーブル線ＳＣＡＮ及びアドレス線ＤＡＴＡを有する表示画素のアレイを形成するために行及び列に配置された他の同一の表示画素を有する同じ基板の上に実現されてもよい。便宜的には、同じ行の表示画素は同じイネーブル線ＳＣＡＮに接続されることになり、同じ列の表示画素は同じアドレス線ＤＡＴＡに接続されることになり、それぞれのイネーブルライン及びアドレスラインで適切な電圧を印加することによってアレイの各表示画素を単独で制御する。各画素における各発光トランジスタのドレイン電極及びソース電極は、同じドレインライン及び同じソースラインに接続されて、すべての画素へ同じ電圧バイアスを提供するであろう。
【００５３】
好都合なことに、ＳＣＡＮライン及びＤＡＴＡラインは、一般的にＲＧＢ構成と呼ばれるものを実現するために、異なる色、すなわち赤色、緑色及び青色を各々が発光する３つの画素のグループを制御するために用いられ得る。
【００５４】
図１６Ａ及び１６Ｂは、それぞれ、本発明による別の実施形態の線Ａ−Ａに沿った断面図及び線Ｂ−Ｂに沿った断面図を示す。この場合、駆動トランジスタ１００は、発光トランジスタ２００の下に少なくとも部分的に配置される。図１６Ａ及び１６Ｂに示される特定の実施形態では、第１のゲート電極１５、第１の誘電体層１４、半導体層１３及び第１のトランジスタ電極１２’（ソース又はドレイン）はすべて、第２の発光トランジスタ電極の内の一つ（例えば、第２のソース電極２０）の下に配される。
【００５５】
この具体的な構成、より一般的には、第２の発光トランジスタのソース電極及びドレイン電極の一つと第１の駆動トランジスタの少なくとも一部との間に少なくとも部分的な重なりが存在するときの構成は、各画素の暗領域を減少させ、それによって、（画素領域全体に関する点灯領域の比率として定義される）画素の開口率を向上させ、画素の全体的な明るさを改善し、より小さい画素寸法に起因したこのような画素構造を使用するディスプレイの解像度を増加させる。この効果をより有効に発揮させるためには、第１の駆動トランジスタのデバイス幅又はデバイス長のいずれかの少なくとも１０％が、第２の（ソース又はドレイン）電極の内の一つと垂直に重なる（下にある）ことが好ましい。
【００５６】
図１７は、この概念がさらなる単純化を導入するために利用される、線Ａ−Ａに沿った断面図を示す。つまり、第２の発光トランジスタの第２のゲート電極においてビアホールを形成して第１のトランジスタの第１のソース／ドレイン電極と電気的な接触を作製する代わりに、共通電極が、第１の駆動トランジスタの第１のドレイン電極１２’及び第２の発光トランジスタの第２のゲート電極１７の両方として形成されるので、ビアホールを形成する必要がなくなり、生産プロセスを簡素化する。図１７では、第１の駆動トランジスタのボトムゲートトップコンタクト構造が一例として示されており、これを駆動することは、画素１０に関する２つの誘電体層１４及び１８の使用を意味する。図１８は、第１の誘電体層１４を第２の誘電体層１８と一致させることが可能な第１の駆動トランジスタのトップゲートボトムコンタクト構造を示しているので、製造プロセス及び使用される材料の数を、また、ディスプレイのコストをさらに簡素化する。
【００５７】
本明細書で言及される全ての刊行物、特許出願、特許及び他の参考文献は、それらの全体が参照により組み込まれる。矛盾する場合は、本明細書が、定義を含み、管理する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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