(57)【特許請求の範囲】
【請求項１】
デジタル電力増幅器（ＤＰＡ）システムであって、
制御入力と、出力信号を生成する出力とを有する電力増幅器（ＰＡ）回路と、
入力インターフェースと、出力インターフェースと、適応制御アルゴリズムを記憶するメモリと、前記メモリに関連して前記適応制御アルゴリズムに基づいて命令を実行するプロセッサとを備える適応制御回路であって、前記入力インターフェースは、入力状態信号及び前記ＰＡ回路の出力信号を受け取り、前記適応制御アルゴリズムは、前記入力状態信号及び前記出力信号に応じて、前記ＰＡ回路の動作を制御するために前記出力インターフェースから前記制御入力に送信される制御信号の制御パラメータを、性能コスト関数及び摂動コスト関数を含むコスト関数を最大化することにより求める、適応制御回路と、
を備え、
前記制御パラメータは、複数の前記ＰＡ回路の各ゲートバイアスパラメータと、複数の前記ＰＡ回路の間の位相差と、複数の前記ＰＡ回路に対する入力電力分布（比）とを含み、
前記性能コスト関数は、前記ＰＡ回路に関する電力付加効率（ＰＡＥ）、利得、及び隣接チャネル漏洩電力比（ＡＣＰＲ）のパラメータを含み、
前記摂動コスト関数は、前記性能コスト関数に時間の第１の周期信号を乗じて生成される、ＤＰＡシステム。
【請求項２】
前記プロセッサは、前記適応制御アルゴリズムに従って前記制御パラメータを推定するためのコスト関数を選択する、請求項１に記載のＤＰＡシステム。
【請求項３】
前記ＰＡ回路は、アウトフェージング電力増幅器回路、平衡電力増幅器回路又はプッシュプル電力増幅器回路であり、前記ＰＡ回路は、少なくとも２つのパワートランジスタと、前記パワートランジスタの出力信号を結合する出力コンバイナーとを備える、請求項１に記載のＤＰＡシステム。
【請求項４】
前記パワートランジスタは電界効果トランジスタ（ＦＥＴ）である、請求項３に記載のＤＰＡシステム。
【請求項５】
前記パワートランジスタは、窒化ガリウム（ＧａＮ）材料を含む材料から形成されている、請求項３に記載のＤＰＡシステム。
【請求項６】
最大コスト関数Ｑ（θ）は、
【数１】
0006793871.tif 000016
として定義され、θ＊はモデルフリー最適化アルゴリズムに基づき、θは、
【数２】
0006793871.tif 000017
等の増幅器調整パラメータのベクトルである、請求項２に記載のＤＰＡシステム。
【請求項７】
前記ＰＡ回路は４つ以上のＰＡを備え、前記適応制御回路は４つ以上の出力信号を出力する、請求項１に記載のＤＰＡシステム。
【請求項８】
デジタルドハティ電力増幅器（ＤＤＰＡ）システムであって、
制御入力と、出力信号を生成する出力とを有するドハティ電力増幅器（ＤＰＡ）回路と、
入力インターフェースと、出力インターフェースと、適応制御アルゴリズムを記憶するメモリと、前記メモリに関連して前記適応制御アルゴリズムに基づいて命令を実行するプロセッサとを備える適応制御回路であって、前記入力インターフェースは、入力状態信号及び前記ＤＰＡ回路の出力信号を受け取り、前記適応制御アルゴリズムは、前記入力状態信号及び前記出力信号に応じて、前記ＤＰＡ回路の動作を制御するために前記出力インターフェースから前記制御入力に送信される制御信号の制御パラメータを、性能コスト関数及び摂動コスト関数を含むコスト関数を最大化することにより求める、適応制御回路と、
を備え、
前記制御パラメータは、複数の前記ＤＰＡ回路の各ゲートバイアスパラメータと、複数の前記ＤＰＡ回路の間の位相差と、複数の前記ＤＰＡ回路に対する入力電力分布（比）とを含み、
前記性能コスト関数は、前記ＤＰＡ回路に関する電力付加効率（ＰＡＥ）、利得、及び隣接チャネル漏洩電力比（ＡＣＰＲ）のパラメータを含み、
前記摂動コスト関数は、前記性能コスト関数に時間の第１の周期信号を乗じて生成される、ＤＤＰＡシステム。
【請求項９】
前記プロセッサは、前記適応制御アルゴリズムに従って前記制御パラメータを推定するためのコスト関数を選択する、請求項８に記載のＤＤＰＡシステム。
【請求項１０】
前記ＤＰＡ回路は、少なくとも２つのパワートランジスタと、前記パワートランジスタの出力信号を結合する出力コンバイナーとを備える、請求項８に記載のＤＤＰＡシステム。
【請求項１１】
前記パワートランジスタは電界効果トランジスタ（ＦＥＴ）である、請求項１０に記載のＤＤＰＡシステム。
【請求項１２】
前記パワートランジスタは、窒化ガリウム（ＧａＮ）材料を含む材料から形成されている、請求項１０に記載のＤＤＰＡシステム。
【請求項１３】
最大コスト関数Ｑ（θ）は、
【数３】
0006793871.tif 000018
として定義され、θ＊はモデルフリー最適化アルゴリズムに基づき、θは、
【数４】
0006793871.tif 000019
等の増幅器調整パラメータのベクトルである、請求項９に記載のＤＤＰＡシステム。
【請求項１４】
前記ＤＰＡ回路は４つ以上のＰＡを備え、前記適応制御回路の出力信号数は前記ＰＡの数に等しい、請求項８に記載のＤＤＰＡシステム。
【請求項１５】
デジタル電力増幅器（ＤＰＡ）システムであって、
制御入力と、出力信号を生成する出力とを有する電力増幅器（ＰＡ）回路と、
入力インターフェースと、出力インターフェースと、適応制御アルゴリズムを記憶するメモリと、前記メモリに関連して前記適応制御アルゴリズムに基づいて命令を実行するプロセッサとを備える適応制御回路であって、前記入力インターフェースは、前記ＰＡ回路の入力状態信号及び出力信号を受け取り、前記適応制御アルゴリズムは、前記入力状態信号及び前記出力信号に応じて、前記ＰＡ回路の動作を制御するために前記出力インターフェースから前記制御入力に送信される制御信号の制御パラメータを求め、前記適応制御アルゴリズムのコスト関数は、性能コスト関数及び摂動コスト関数を含み、前記性能コスト関数は、前記ＰＡ回路に関して電力付加効率（ＰＡＥ）、利得、及び隣接チャネル漏洩電力比（ＡＣＰＲ）のパラメータを含む、適応制御回路と、
を備え、
前記制御パラメータは、複数の前記ＰＡ回路の各ゲートバイアスパラメータと、複数の前記ＰＡ回路の間の位相差と、複数の前記ＰＡ回路に対する入力電力分布（比）とを含み、
前記摂動コスト関数は、前記性能コスト関数に時間の第１の周期信号を乗じて生成され、
前記制御信号の制御パラメータは、前記適応制御アルゴリズムのコスト関数を最大化することにより求められる、ＤＰＡシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅器システムに関し、より詳細には、デジタルドハティ電力増幅器システムと、無線周波数電力増幅器の性能を向上させる電力増幅器システムの学習に基づく自動調整最適化方法とに関する。
【背景技術】
【０００２】
無線通信データの容量の急速な増大及び速度の急速な上昇により、無線送信機において電力消費が著しく増加し、無線送信機では、電力増幅器（ＰＡ）がエネルギー消費に対して重要な構成要素である。ＰＡの電力付加効率（ＰＡＥ）を向上させるために、包絡線追跡（ＥＴ）、ドハティ電力増幅器（ＤＰＡ）、包絡線除去及び復元（ＥＥＲ：Envelop Elimination and Restoration）を含むいくつかの高度な技法が提案されてきた。これらの技法のうち、ＤＰＡは、アクティブ負荷変調に基づく、高い平均効率を可能にするその単純な構造のために、非常に有望である。
【０００３】
ＤＰＡは、効率の向上に対して多くの利点を示すが、従来のアナログＤＰＡには、依然として、エネルギー効率及び動作帯域幅に関して性能の劣化をもたらす欠点がある。従来のＤＰＡ設計は、アナログパワースプリッター（場合によっては調整可能）、固定の位相合わせ、ＡＢ級モードで動作するキャリアＰＡ、及びＣ級モードで動作するピークＰＡとともに、出力パワーコンバイナーを含む単一入力構成に基づく。ＤＰＡ効率を向上させるために、ゲートバイアス適応、非対称ＤＰＡ、マルチウェイＤＰＡ、調整可能な位相合わせ及び適応電力分配比を含むいくつかの方法が研究されている。
【０００４】
最適なＰＡ性能を得るために、設計者は、回路動作パラメータを手動で調整する必要があり、この調整プロセスは、入力電力、周波数及び信号標準規格等の固定動作条件に対してのみ有効である。ところが、実際的なシナリオでは、最適制御パラメータは、入力及び回路状態が変化することによって変化する。補償回路部も複雑であり、かつ最適化が困難であり、ＤＰＡ設計を厄介なものにする。これらは、まさに完全なアナログベース設計からの限界である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
さまざまな回路状態、並びにさまざまな帯域幅、電力レベル及び変調方式の入力信号に対して、最適制御パラメータを適応的に見つけるために、デジタルＤＰＡ（ＤＤＰＡ）等のより融通性があるアーキテクチャが必要とされている。
【課題を解決するための手段】
【０００６】
いくつかの実施形態は、デジタル電力増幅器（ＤＰＡ）が、設計者に対して回路調整手続き（自動調整）を容易にし、かつ複数の経路に対する位相遅延等の回路不均衡、及び温度を含む環境の変化を考慮することができるように、プログラム可能である、という認識に基づく。したがって、ＤＰＡは、融通性があるだけでなく、アナログＤＰＡと比較して性能の向上を可能にすることもできる。
【０００７】
本発明の実施形態によれば、線形性要件を同時に満たす適応制御によりＰＡの効率及び利得を特に向上させる、ＤＰＡシステム、デジタルドハティ電力増幅器（ＤＤＰＡ）システム、及び学習に基づく自動調整方法（最適化方法）が提供される。ＤＤＰＡシステム及び最適化方法は、送信機の３Ｇ、４Ｇ  ＬＴＥ及び来るべき５Ｇ基地局無線フロントエンドを含む、広帯域モバイル通信に使用することができる。
【０００８】
本発明のいくつかの実施形態は、複雑な工学的調整なしに、デバイスパラメータ、環境変動にも関わらず、最適制御パラメータセットを完全に適応的に見つけ、最適な制御が、例えば、広帯域電力送信機において妥当な利得での高い効率を目指す、デジタルドハティ増幅器（ＤＤＡ）システムを提供する。
【０００９】
本発明の１つの実施形態は、ＤＰＡデバイスに関する仮定も事前知識もないモデルフリーアルゴリズムであり、このアルゴリズムは、ブラックボックス最適化に基づいて最適な構成を探索する。実施形態のうちのいくつかは、ＤＰＡ効率に関して最適化するだけでなく、利得及び線形性特性も融通性がある方法で向上させる。例えば、いくつかの実施形態では、システムは、異なる帯域で利得と効率とのトレードオフを平衡させるか、又は、一定の制約の下で効率を最大化することができる。１つの例は、構成された閾値より大きい利得を必要としながら効率を最適化することである。被変調信号の場合、本明細書では、同じＤＤＰＡシナリオの下で、隣接チャネル漏洩電力比（ＡＣＰＲ）とともに効率、利得を最適化する。ＡＣＰＲは、主チャネルから隣接チャネルに放射される電力を制限するための、被変調信号における重要な要素である。
【００１０】
本発明の実施形態によれば、デジタル電力増幅器（ＤＰＡ）システムは、制御入力と、出力信号を生成する出力とを有する電力増幅器（ＰＡ）回路と、入力インターフェースと、出力インターフェースと、適応制御アルゴリズムを記憶するメモリと、このメモリに関連して適応制御アルゴリズムに基づいて命令を実行するプロセッサとを備える適応制御回路であって、入力インターフェースは、入力状態信号及びＰＡ回路の出力信号を受け取り、適応制御アルゴリズムは、入力状態信号及び出力信号に応じて、ＰＡ回路の動作を制御するために出力インターフェースから制御入力に送信される制御信号の制御パラメータを、性能コスト関数及び摂動コスト関数を含むコスト関数を最大化することにより求める、適応制御回路とを備える。
【００１１】
さらに、本発明の別の実施形態によれば、デジタルドハティ電力増幅器（ＤＤＰＡ）システムは、制御入力と、出力信号を生成する出力とを有するドハティ電力増幅器（ＤＰＡ）回路と、入力インターフェースと、出力インターフェースと、適応制御アルゴリズムを記憶するメモリと、メモリに関連して適応制御アルゴリズムに基づいて命令を実行するプロセッサとを備える適応制御回路であって、入力インターフェースは、入力状態信号及びＤＰＡ回路の出力信号を受け取り、適応制御アルゴリズムは、入力状態信号及び出力信号に応じて、ＤＰＡ回路の動作を制御するために出力インターフェースから制御入力に送信される制御信号の制御パラメータを、性能コスト関数及び摂動コスト関数を含むコスト関数を最大化することにより求める、適応制御回路とを備える。
【００１２】
他のいくつかの実施形態は、非線形性及び効率要件の両方を考慮し、ＤＤＰＡに対して線形性補償と効率改善とを分離する。全ての補償構成要素及び向上構成要素は、デジタル領域で作用していることに留意されたい。
【図面の簡単な説明】
【００１３】
【図１】本発明のいくつかの実施形態による、ＤＤＰＡハードウェア設定のブロック図である。
【図２】本発明のいくつかの実施形態による、適応制御（線形性、効率及び利得）に対する枠組構造の図である。
【図３Ａ】本発明のいくつかの実施形態による、効率向上のための適応制御モジュールのブロック図である。
【図３Ｂ】本発明のいくつかの実施形態による、デジタル電力増幅器（ＤＰＡ）適応制御システムのブロック図である。
【図４】本発明のいくつかの実施形態による、シミュレーテッドアニーリング（ＳＡ）＋極値探索（ＥＳ）に基づくＤＤＰＡ最適化のフローチャートである。
【図５】本発明のいくつかの実施形態による、簡易ＥＳのフローチャートである。
【図６】本発明のいくつかの実施形態による、詳細なＥＳアルゴリズムのフローチャートである。
【図７】本発明のいくつかの実施形態による、１つの変数に対するリアルタイム極値探索の図である。
【図８】本発明のいくつかの実施形態による、複数の変数に対するリアルタイム極値探索の図である。
【発明を実施するための形態】
【００１４】
本発明のさまざまな実施形態が、図面を参照して以下で説明される。図面は縮尺どおり描かれておらず、類似の構造又は機能の要素は、図面全体にわたって同様の参照符号によって表されることに留意されたい。図面は、本発明の特定の実施形態の説明を容易にすることのみを意図することにも留意されたい。図面は、本発明の網羅的な説明として意図されるものでもなければ、本発明の範囲を限定するものとして意図されるものでもない。加えて、本発明の特定の実施形態と併せて説明される態様は、必ずしもその実施形態に限定されず、本発明の任意の他の実施形態において実施することができる。
【００１５】
図１は、本発明のいくつかの実施形態による、デジタル電力増幅器（ＤＰＡ）モジュール１００のブロック図である。
【００１６】
ＤＰＡモジュール１００は、ドハティ電力増幅器、アウトフェージング電力増幅器、平衡電力増幅器及びプッシュプル電力増幅器等の多入力電力増幅器によって構成される、デジタル電力増幅器（ＤＰＡ）モジュールとすることができる。
【００１７】
一例として、デジタル電力増幅器（ＤＰＡ）モジュール１００において、ＤＰＡモジュールの機能を説明するために、ドハティ電力増幅器を使用する。ＤＰＡモジュール１００は、ＤＤＰＡ（デジタルドハティ電力増幅器）モジュール１００と呼ぶことができる。しかしながら、回路設計の変動に応じて、アウトフェージング電力増幅器回路、平衡電力増幅器回路又はプッシュプル電力増幅器回路もまた使用することができることが留意されるべきである。
【００１８】
ＤＤＰＡモジュール１００は、ベースバンド処理モジュール１０１と、デジタルドハティ増幅器（ＤＤＡ）適応制御モジュール１０２と、振幅比−位相制御モジュール（振幅−位相モジュール）１０３と、信号変換器１１０と、２入力ＤＰＡモジュール（ＤＰＡモジュール、ただし２入力に限定されない）１２０と、ＤＤＡ適応制御モジュール１０２によって生成される最適制御パラメータ（又は制御パラメータ）３１３に従ってＤＰＡユニット１２０にバイアス条件（電圧及び／又は電流）を提供する電力供給部１０４とを備えることができる。ＤＰＡモジュール１２０は、主ＰＡ（キャリアＰＡ）１２１、ピークＰＡ１２２及び出力コンバイナー１２３を備える。信号変換器１１０は、デジタルアナログ変換器（ＤＡＣ）１１１及び１１２とアップコンバータ１１３及び１１４とを備える。
【００１９】
２入力ＤＰＡ１２０は、キャリア信号を制御するキャリア電力増幅器（ＰＡ）１２１及びピーク信号を制御するピーク電力増幅器（ＰＡ）１２２と、キャリアＰＡ１２１及びピークＰＡ１２２からの信号を結合する出力コンバイナー１２３とを備える。デジタルドハティの構成は、３つ以上のＰＡが１００に記載するものと同様のトポロジーに関与する、マルチウェイドハティに拡張することができることは明らかである。
【００２０】
ＤＤＡ適応制御モジュール１０２は、モジュール１００においてドハティ増幅器以外の電力増幅器が使用される場合、デジタル適応（ＤＡ）制御モジュール１０２と呼ぶことができる。
【００２１】
入力信号３０１は、ＤＤＡ適応制御モジュール１０２に送信される。ＤＤＡ適応制御モジュール１０２は、データ駆動型最適化を実施し、入力信号３０１及びＤＰＡモジュール１２０からの出力信号３００を使用して、ＰＡ１２１及び１２２の間の位相差とＰＡ１２１及び１２２に対する入力電力比とに関して最適制御パラメータ３１３を生成する。場合によっては、制御パラメータ３１３は、更新ＤＤＰＡパラメータと呼ぶことができる。更新ＤＤＰＡパラメータ３１３は、振幅−位相モジュール１０３に提供される。さらに、上述した最適化は、電力増幅器システムの学習に基づく自動調整方法と呼ぶことができる。
【００２２】
この場合、制御パラメータ３１３は、ＰＡ１２１及び１２２のゲートバイアスパラメータと、ＰＡ１２１及び１２２の間の位相差と、ＰＡ１２１及び１２２に対する入力電力分布（比）とを含む。さらに、電力供給部１０４は、ＤＤＡ適応制御モジュール１０２からゲートバイアスパラメータを受け取り、このゲートバイアスパラメータに従ってＰＡ１２１及び１２２にゲートバイアス電圧を印加する。振幅−位相モジュール１０３は、制御パラメータ３１３の一部として、ＤＤＡ適応制御モジュール１０２から、ＰＡ１２１及び１２２間の位相差とＰＡ１２１及び１２２に対する入力電力比とを受け取ると、ＰＡ１２１及びＰＡ１２２にそれぞれ印加すべき信号Ｓ１及びＳ２を生成する。この場合、信号Ｓ１及びＳ２は、信号Ｓ１及びＳ２の振幅比と信号Ｓ１及びＳ２間の位相差とが、ＤＤＡ適応制御モジュール１０２によって計算される最適制御パラメータ３１３によって示される値を満足させるように形成される。
【００２３】
場合によっては、ＤＤＡ適応制御モジュール１０２が電力供給部１０４を含むことができ、ＰＡ１２１及び１２２は、窒化ガリウム（ＧａＮ）系材料又は他の異なる半導体デバイス技術を使用して製造された電界効果トランジスタ（ＦＥＴ）とすることができる。さらに、ＰＡ１２１及び１２２は、バイポーラトランジスタ（ＢＰＴ）とすることができる。この場合、ゲートバイアスは、バイポーラトランジスタのベース電流バイアスに置き換えられる。ＢＰＴは、ＧａＮ系材料又は他の異なる半導体デバイス技術によって形成することができる。
【００２４】
出力コンバイナー１２３の出力信号（例えば、出力結合網として１／４波長伝送ラインを使用することができる。さらに、同じ結合機能を実施するために、集中構成要素インダクター、コンデンサベース等の他の方式も使用することができる）は、所定のバンドパスフィルター（図示せず）を介してアンテナ（図示せず）から送信することができる。さらに、出力コンバイナー１２３の出力信号は、ＤＤＡ制御モジュール１０２の入力インターフェース（図示せず）によって受け取られ（検出され）、キャリアＰＡ１２１及びピークＰＡ１２２をそれぞれ制御する制御パラメータ３１３が計算される。場合によっては、制御パラメータ３１３は、調整パラメータと呼ぶことができる。
【００２５】
キャリアＰＡ１２１及びピークＰＡ１２２の各々は、ゲートバイアス、位相及び入力電力信号を示す制御パラメータ３１３によって制御することができる。位相信号及び入力電力信号は、振幅−位相モジュール１０３に印加される。振幅−位相モジュール１０３は、ＤＤＡ適応制御モジュール１０２によって生成される制御パラメータ３１３に従って、キャリアＰＡ１２１及びピークＰＡ１２２の信号の振幅比及び位相を調節する。
【００２６】
この場合、信号変換器１１０は、位相信号及び入力電力信号を生成して、必要な場合にキャリアＰＡ１２１及びピークＰＡ１２２を駆動する駆動増幅器（図示せず）を介してキャリアＰＡ１２１及びピークＰＡ１２２に提供する。
【００２７】
ＤＤＡ適応制御モジュール１０２は、適応制御アルゴリズムを記憶する１つ以上のメモリ（図示せず）に関連するプロセッサ（図示せず）を備え、プロセッサは、所定の適応制御アルゴリズムに従って命令を実施する。さらに、適応制御アルゴリズムは、適応調整制御と呼ぶモデルフリー最適化に基づく。
【００２８】
制御パラメータ３１３は、適応最適化制御によって制御パラメータ３１３の値を計算するＤＤＡ適応制御モジュール１０２によって生成される。場合によっては、制御パラメータ３１３は、データ駆動型最適化パラメータと呼ぶことができる。
【００２９】
さらに、ＤＤＡ適応制御モジュール１０２はまた、入力信号３０１及び２入力ＤＰＡモジュール１２０の出力信号３００を受け取る入力インターフェース（図示せず）と、２入力ＤＰＡ１２０並びにキャリアＰＡ１２１及びピークＰＡ１２２を制御するための、位相制御信号、電力比制御信号及びバイアス信号を含む制御パラメータ３１３を生成する出力インターフェース（図示せず）とを備える。
【００３０】
ＤＤＡ適応制御モジュール１０２は、ベースバンド処理モジュール１０１からベースバンド信号を受け取り、入力インターフェースを介して出力コンバイナー１２３の出力信号３００を検出して、適応制御アルゴリズムに基づき、データ駆動最適化パラメータ３１３と呼ぶことができる制御パラメータ３１３を生成する。この場合、データ駆動最適化パラメータ３１３の一部は、ＰＡ１２１及び１２２の位相及び電力比を制御するために、出力インターフェースを介して振幅−位相制御モジュール１０３に提供される。さらに、データ駆動最適化パラメータ３１３の別の部分は、ＰＡ１２１及び１２２のゲートバイアスを制御するために、電力供給部１０４を介してＰＡ１２１及び１２２にそれぞれ送信されるゲートバイアスに変換される。
【００３１】
図１において、ＤＤＰＡモジュール１００は、設計者に対して回路調整手続きを容易にし、複数の経路に対する回路不均衡及び不完全を最大限考慮することができるように、プログラム可能である。したがって、ＤＤＰＡモジュール１００は、融通性がありかつ低コストであるだけでなく、アナログＤＰＡと比較して優れた性能も提供する。本発明の一実施形態による設計は、アルゴリズムを通して最適な性能を達成するように制御ポートを適合させることができるように、ソフトウェア設計原理から利益を得る。
【００３２】
ＲＦ電力増幅器をより効率的にすることは、ＲＦ電力増幅器をその飽和点の近くの点まで駆動することを意味する。こうした場合、被変調波形は、歪む傾向がある（ＡＣＰＲすなわち隣接チャネル漏洩電力比によって特徴付けられる非線形性を持ち込む）。したがって、設計目標は、高い利得及び優れた線形性（ＡＣＰＲ）を維持しながら、電力付加効率（ＰＡＥ）を最大化することである。場合によっては、デジタル線形性は、デジタルプリディストーション（ＤＰＤ）を通して達成することができる。
【００３３】
図２は、ＤＰＤ（デジタルプリディストーション）プロセス２０１及び効率向上プロセス２０２それぞれを通してＰＡ１２１及び１２２の線形性及び効率を向上させる段階を示す。これらのプロセスでは、ステップ２０１において、入力信号のデジタルプリディストーションが実施され、ステップ２０２において、効率向上が実施され、ステップ２０３において、デジタルプリディストーション（ＤＰＤ）及び効率向上を通してこれらのプロセスによって得られた入力信号が、ＰＡ１２１及び１２２に提供される。
【００３４】
図３Ａは、ＰＡ自動調整の本発明によるアルゴリズムの詳細なブロック図を示し、このアルゴリズムでは、入力信号（入力状態信号）３０１が、周波数及び入力電力レベルを示す異なる状態を含む入力状態として使用されるが、これらの２つの状態に限定されず、信号変調方式等の他の状態も同様に含めることができる。周波数及び入力信号電力レベルを示す入力状態信号３０１は、ＤＤＡ適応制御モジュール１０２に供給され、入力信号３０１及び２入力ＤＰＡモジュール１２０の出力信号３００を使用することにより、ゲートバイアス３０３、主増幅器とピーク増幅器との間の位相差３０４、及び入力電力分布３０５等の、ＤＤＰＡ１２０の制御パラメータ３１３が適応的に調整される。最後に、調整されたパラメータは、２入力ＤＰＡモジュール１２０に供給される。
【００３５】
回路設計の変動に従って、ＤＰＡモジュール１２０は、３つ以上の電力増幅器（ＰＡ）を含むことができる。例えば、図３Ｂを参照されたい。こうした場合、ＤＤＡ適応制御モジュール１０２は、３つ以上の電力増幅器の各々に対して制御パラメータ３１３を提供する。
【００３６】
図３Ｂは、本発明の実施形態による、ＤＰＡモジュールの自動調整プロセスを実施する多入力デジタル電力増幅器モジュール３５０を示すブロック図である。
【００３７】
この図では、部品の機能が図１における機能と同様である場合、それらの部品に対して、図１における同一の部品番号を使用する。さらに、同一の部品番号に対する説明は省略する。
【００３８】
多入力デジタル電力増幅器モジュール３５０は、ベースバンド処理モジュール１０１、ＤＡ適応制御モジュール１０２、振幅比／位相制御モジュール１０３、信号変換器１１０及び多入力ＰＡモジュール１２０を備える。この場合、信号変換器１１０は、デジタルアナログ変換器（ＤＡＣ）１１１、１１２及び１１２ｎとアップコンバータ１１３、１１４及び１１４ｎとを備える。
【００３９】
多入力ＰＡモジュール１２０は、キャリア信号を制御するキャリア電力増幅器（ＰＡ）１２１と、ピーク信号を制御するピーク電力増幅器（ＰＡ）１２２と、第２のピーク信号を制御する第２のピーク電力増幅器（ＰＡ）１２２ｎと、ＰＡ１２１、１２２及び１２２ｎからの信号を結合する出力コンバイナー１２３とを備える。この場合、信号変換器１１０は、３つ以上のＤＡＣと、３つ以上のアップコンバータとを備え、多入力ＰＡモジュール１２０は、３つ以上の電力増幅器１２１、１２２及び１２２ｎを備える。
【００４０】
ＤＡ適応制御モジュール１０２は、入力信号３０１及び多入力ＰＡモジュール１２０の出力信号３００を使用して更新ＤＰＡパラメータ３１３を生成し、更新ＤＰＡパラメータ３１３を振幅−位相モジュール１０３に提供する。そして、振幅−位相モジュール１０３は、信号を信号変換器１１０に提供し、それにより、信号変換器は、ＰＡ１２１、ＰＡ１２２及びＰＡ１２２ｎそれぞれに印加すべきＳ１、Ｓ２及びＳ２ｎを生成する。
【００４１】
上述したように、最適制御パラメータ３１３は、適応制御モジュール１０２を使用して計算される。最適制御パラメータに関する詳細な考察について以下に提供する。
【００４２】
最適制御パラメータ
最大コスト関数Ｑ（θ）を用いて最適制御パラメータθ＊を求める。
【数１】
0006793871.tif 000002
【００４３】
θ＊を見つける更新規則はモデルフリー最適化アルゴリズムに基づき、ただし、θは、以下に定義するような増幅器調整パラメータのベクトルである。
【数２】
0006793871.tif 000003
【００４４】
制御ポートは、位相合わせ成分を含み、ＲＦ周波数に対して位相シフトを実行することは、デジタル回路では非常に難題であることに留意されたい。位相シフトの難題を解決するために、以下のようにベースバンド信号を有するものと仮定する。
【数３】
0006793871.tif 000004
【００４５】
ｙＬＯ（ｔ）＝ＡＬＯ・ｃｏｓ（ωＬＯｔ＋φＬＯ）と仮定すると、ＲＦに対する被変調信号は、以下のように書くことができる。
【数４】
0006793871.tif 000005
【００４６】
位相シフトされたバージョンは以下のように書くことができる。
【数５】
0006793871.tif 000006
【００４７】
ベースバンド信号において書かれたＲＦ周波数の位相シフト成分は無視することができ（ｙＩＦ（ｔ＋Δｔ）≒ｙＩＦ（ｔ））、そのため、以下のようになることが留意されたい。
【数６】
0006793871.tif 000007
【００４８】
位相シフト成分は、アップコンバータの位相をシフトさせることによって置き換えることができる。位相合わせを実施するために、プログラム可能な位相シフタが別の代替形態であり、この位相シフタは、高い分解能及び追加のコストを得るために注意深く調整範囲を選択する必要がある。
【００４９】
本発明の１つの実施形態では、本発明者らは、モデルフリー最適化方法として、図４に示すシミュレーテッドアニーリング（ＳＡ）＋極値探索（ＥＳ）を実施した。ＳＡ４０６及びＥＳ４０９の組合せによりシステムはハイブリッドになり、このシステムでは、ＳＡ４０６は、主に周波数及び入力電力の変動によるモデルのランダムかつ急な変動を取り込み、一方、ＥＳ４０９は、温度によるモデルの低速な変動を取り込む。図４は、ＤＤＰＡ最適化に対するハイブリッドアルゴリズムを説明する。後述するアルゴリズムは、モジュール１０２におけるプロセッサによって実行されるプログラム（命令）として、ＤＤＡ適応制御モジュール１０２のメモリに記憶することができる。
【００５０】
１つの実施形態では、以下のようにコスト関数Ｑ（θ）４０１を選択する。
【数７】
0006793871.tif 000008
【００５１】
式中、Ｇａｉｎは、ｄＢ単位での増幅器の利得であり、ＰＡＥは、％単位での電力付加効率であり、Ｐｏｕｔは、ｄＢｍ単位での増幅器の電力出力であり、ＡＣＰＲは、単位がｄＢｃである隣接チャネル漏洩電力比であり、ａ１及びａ２は、ＡＣＰＲ［ｄＢｃ］及びＰｏｕｔ［ｄＢｍ］に被変調信号において重大である重要な要素が割り当てられていることを確実にするために、１００より大きい数である。
【００５２】
最大コスト関数Ｑ（θ）４０１を用いて最適制御パラメータθ＊を探索するために、２つの以下の段階に基づいてモデルフリー最適化アルゴリズムを実施する。
【００５３】
段階１：探査段階：ランダムな初期点θ０及び温度Ｔで開始する（４０４）。各反復に対して、Ｔ←αＴとして割引係数αにより温度Ｔを低減させながら、事前定義された境界内でθをランダムに生成する。
【００５４】
第ｉの反復における各ランダムな動きに対して、コストＱ（θ，ｔ）４０１を求め、
【数８】
0006793871.tif 000009
である場合、その動きを受理し、θを記憶する。
【００５５】
この条件が満たされない場合、ボルツマン条件４０５を使用することにより、以下のようにランダムな動きを受理することができる。
【数９】
0006793871.tif 000010
【００５６】
上記条件が満たされない場合、その特定の動きは受理されず、次のランダム点が生成される。極小値を回避するために、いくつかのランダムな動きに対し、それらのコストが先行するコスト４０２未満であっても受理する。
【００５７】
温度Ｔが閾値Ｔｓｔｏｐを上回るまで、上記手続きを繰り返す。
【００５８】
次に、探査された値の組の中で最大コストを達成する最良の最適パラメータを見つけるために、最大コストＱ（θ）を伴う最良θｂｅｓｔを選択する。探査段階は、確実に大域的最適解を見つける。
【００５９】
次に、第２の段階において、ＤＤＰＡが探査された値の組の中で最大コストを達成すると、アルゴリズムは極値探索に切り替わる。ＥＳ段階の目標は、局所探索法で最適パラメータの値を微調整することである。
【００６０】
段階２：極値探索による探査段階
図５は、増幅器のモデルを更新する極値探索（ＥＳ）法のブロック図を示す。極値探索は、終了条件が満たされるまで、所定周波数を有する摂動信号を用いて増幅器のパラメータに反復的に摂動を与える。例えば、極値探索の反復は、極値探索の先行する反復の間に更新された摂動信号を用いて、増幅器のパラメータに摂動を与え（５６０）、摂動５６０に応答して、増幅器性能のコスト関数を求める（５７０）。例えば、摂動信号は、所定周波数の周期信号を含むことができる。
【００６１】
次に、反復は、摂動信号によってコスト関数を変更することによりコスト関数の勾配を求め（５８０）、コスト関数の勾配を用いて摂動信号を積分して（５９０）、極値探索の次の反復に対する摂動信号を更新する。例えば、コスト関数の勾配は、コスト関数と、摂動信号と、極値探索の利得との積として求められる。終了条件が満たされるまで、極値探索の反復を繰り返すことができる。
【００６２】
図６は、いくつかの実施形態による性能コスト関数を使用する極値探索法のブロック図を示す。この方法は、性能コスト関数６１５を求める。例えば、性能コスト関数６１５は、電力付加効率（ＰＡＥ）、利得及び隣接チャネル漏洩電力比（ＡＣＰＲ）を含むことができる。ステップ６２０において、極値探索は、コスト関数６１５に時間の第１の周期信号６２５を乗じて摂動コスト関数６２９を生成し、（ステップ６５０において）摂動コスト関数６２９から、第１の周期信号６２５の位相に対して９０度の直角位相シフトを有する第２の周期信号６３７を減じて、利得関数の導関数６５５を生成する。さらに、ステップ６４０において、極値探索法は、経時的に利得関数の導関数を積分して、時間関数としてパラメータ値６４５を生成する。
【００６３】
図７は、図６に示す極値探索法を実施する、１つの調整パラメータの単純な場合に対するＥＳコントローラの概略図を示す。ＥＳコントローラは、系に正弦波摂動ａｓｉｎωｔ６２５を注入し、コスト関数の出力
【数１０】
0006793871.tif 000011
４０１をもたらす。その後、この出力
【数１１】
0006793871.tif 000012
４０１にａｓｉｎωｔ６２５を乗じる。利得ｌを乗じた後の結果として得られる信号
【数１２】
0006793871.tif 000013
７０７は、コスト関数θに対するコスト関数の勾配の推定値である。そして、勾配推定値を積分器１／ｓ  ７０６に通し、変調信号ａｓｉｎωｔ６３７に加算する。
【００６４】
極値探索は、モデルフリー学習法であり、したがって、増幅器パラメータ調整に使用することができる。また、増幅器の複数のパラメータを更新する必要がある場合があり、この場合、多パラメータＥＳを使用する必要がある。
【００６５】
図８は、１つの実施形態による多パラメータＥＳコントローラの概略図を示す。この実施形態では、多パラメータＥＳは、メモリに記憶されたモデルを更新するために、異なる周波数を有する対応する摂動信号によりパラメータの組におけるパラメータに摂動を与える。いくつかの実施態様では、異なる周波数の各々は、バッテリの周波数応答を上回る。さらに又は代替的に、いくつかの実施態様では、摂動信号の異なる周波数は収束の条件を満たし、その結果、その組の第１の摂動信号の第１の周波数と第２の摂動信号の第２の周波数との和は、第３の摂動信号の第３の周波数に等しくない。
【００６６】
例えば、推定すべきｎ個のパラメータがある場合、図８のＥＳコントローラは、ｎ個の制御パラメータθｉ３１３と、ｎ個のパラメータξｉ８１３、８１８、８２３と、ｎ個の摂動信号６２５、６３７と、全ての推定された制御パラメータθ＝（θ１，．．．，θｎ）Ｔ３１３の関数である１つの共通のコスト関数４０１とを用いて、ｎ倍に複製される。
【００６７】
この多パラメータＥＳは、以下のような式によって記述することができる。
【数１３】
0006793871.tif 000014
式中、摂動周波数ωｉは、ωｉ≠ωｊ、ωｉ＋ωｊ≠ωｋ、ｉ，ｊ，ｋ∈｛１，２，ｎ｝及びωｉ＞ω＊であり、ただし、ω＊は収束を確実にするために十分大きいといったものである。パラメータａｉ、ωｉ及びｌが適切に選択される場合、コスト関数出力Ｑ（θ）は、最適なコスト関数値Ｑ（θ）＊の近傍に収束する。
【００６８】
リアルタイム組込みシステムにおいてＥＳアルゴリズムを実施するためには、ＥＳアルゴリズムの離散バージョンが有利である。ＥＳアルゴリズムの例示的な離散バージョンは以下の通りであり、
【数１４】
0006793871.tif 000015
式中、ｋは時間ステップであり、ΔＴはサンプリング時間である。
【００６９】
本発明の上記の実施形態は数多くの方法のいずれかにおいて実現することができる。例えば、それらの実施形態は、ハードウェア、ソフトウェア又はその組み合わせを用いて実現することができる。ソフトウェアにおいて実現されるとき、そのソフトウェアコードは、単一のコンピュータ内に設けられるにしても、複数のコンピュータ間に分散されるにしても、任意の適切なプロセッサ、又はプロセッサの集合体において実行することができる。そのようなプロセッサは集積回路として実現することができ、集積回路コンポーネント内に１つ以上のプロセッサが含まれる。しかしながら、プロセッサは、任意の適切な構成の回路を用いて実現することができる。
【００７０】
また、本発明の実施形態は方法として具現することができ、その一例が提供されてきた。その方法の一部として実行される動作は、任意の適切な方法において順序化することができる。したがって、例示的な実施形態において順次の動作として示される場合であっても、例示されるのとは異なる順序において動作が実行される実施形態を構成することもでき、異なる順序は、いくつかの動作を同時に実行することを含むことができる。
【００７１】
請求項要素を変更するために特許請求の範囲において「第１の」、「第２の」のような序数の用語を使用することは、それだけで、或る請求項要素が別の請求項要素よりも優先度が高いこと、優位であること、若しくは上位にあることを、又は方法の動作が実行される時間的な順序を暗示するのではなく、請求項要素を区別するために、或る特定の名称を有する１つの請求項要素を（序数用語を使用しなければ）同じ名称を有する別の要素から区別するラベルとして単に使用される。
【図１】
0006793871.tif 000020
【図２】
0006793871.tif 000021
【図３Ａ】
0006793871.tif 000022
【図３Ｂ】
0006793871.tif 000023
【図４】
0006793871.tif 000024
【図５】
0006793871.tif 000025
【図６】
0006793871.tif 000026
【図７】
0006793871.tif 000027
【図８】
0006793871.tif 000028