(57)【特許請求の範囲】
【請求項１】
半導体装置であって、
ソース電極とドレイン電極との間の半導体膜に活性領域を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を備え、ゲート電極は前記活性領域の一部分の上にあり、前記活性領域の伝導チャネルを変調するように構成され、さらに、
前記ゲート電極の上の第１のパッシベーション膜と、
前記第１のパッシベーション膜上の第１のゲートフィールドプレートとを備え、前記第１のゲートフィールドプレートは前記ゲート電極の上方にあり、前記第１のゲートフィールドプレートは前記ゲート電極から分離しており、前記第１のパッシベーション膜は、前記ゲート電極と前記第１のゲートフィールドプレートとの間に配置され、さらに、
前記第１のゲートフィールドプレートの上の第２のパッシベーション膜と、
前記第２のパッシベーション膜上の第２のゲートフィールドプレートとを備え、前記第２のパッシベーション膜は、前記第１のゲートフィールドプレートと前記第２のゲートフィールドプレートとの間に配置され、さらに、
前記第２のゲートフィールドプレートの上のカプセル膜とを備え、前記カプセル膜は０．５μｍ〜５μｍの厚みであり、さらに、
前記カプセル膜上の第１の金属パターンとを備え、
前記第１の金属パターンは、前記金属パターンから前記ソース電極へと伸びる１つ以上のバイアを介して前記ソース電極に電気的に接続される単層のシールドラップを含み、
前記シールドラップは、前記活性領域の大部分を被覆し、
前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートは各々、前記ソース電極に近接した第１の端縁と、前記ドレイン電極に近接した第２の端縁とを含み、
前記シールドラップは、前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートの各々の前記第１の端縁および前記第２の端縁と重なる、半導体装置。
【請求項２】
前記第１の金属パターンにギャップが規定され、前記ギャップは、前記ドレイン電極に接続される前記第１の金属パターンの一部分から前記シールドラップを分離する、請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極から前記ソース電極までの距離は、前記ギャップの幅より５〜６倍大きい、請求項２に記載の半導体装置。
【請求項４】
前記第１のゲートフィールドプレートは、前記第１のパッシベーション膜上の第２の金属パターンによって規定される、請求項１に記載の半導体装置。
【請求項５】
前記第２のゲートフィールドプレートは、前記第２のパッシベーション膜上の第３の金属パターンによって規定される、請求項４に記載の半導体装置。
【請求項６】
前記シールドラップは前記活性領域の少なくとも７５％を被覆する、請求項１に記載の半導体装置。
【請求項７】
前記シールドラップは前記活性領域全体を被覆する、請求項６に記載の半導体装置。
【請求項８】
前記活性領域の少なくとも７５％は、前記シールドラップまたは前記第２の金属パターンによって、個々にまたは組合せて被覆される、請求項４に記載の半導体装置。
【請求項９】
前記活性領域全体は、前記シールドラップまたは前記第２の金属パターンによって、個々にまたは組合せて被覆される、請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極は複数のパッシベーション膜の上にある、請求項１に記載の半導体装置。
【請求項１１】
ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）半導体装置であって、
基板と、
前記基板上のバッファ層と、
前記バッファ層の活性領域にチャネルを作成するように構成された、前記バッファ層上の半導体膜と、
前記半導体膜に接触するソース電極と、
前記半導体膜に接触するドレイン電極とを備え、前記バッファ層内の前記活性領域は前記ソース電極と前記ドレイン電極との間にあり、さらに、
前記活性領域のチャネルを変調するように構成されたゲート電極と、
前記ゲート電極の上の第１のパッシベーション膜と、
前記第１のパッシベーション膜上の第１のゲートフィールドプレートとを備え、前記第１のゲートフィールドプレートは前記ゲート電極の上方にあり、前記第１のゲートフィールドプレートは前記ゲート電極から分離しており、前記第１のパッシベーション膜は、前記ゲート電極と前記第１のゲートフィールドプレートとの間に配置され、さらに、
前記第１のゲートフィールドプレートの上の第２のパッシベーション膜と、
前記第２のパッシベーション膜上の第２のゲートフィールドプレートとを備え、前記第２のパッシベーション膜は、前記第１のゲートフィールドプレートと前記第２のゲートフィールドプレートとの間に配置され、さらに、
前記第２のゲートフィールドプレートの上のカプセル膜とを備え、前記カプセル膜は０．５μｍ〜５μｍの厚みであり、さらに、
単層のシールドラップから前記ソース電極へと伸びる１つ以上のバイアを介して前記ソース電極に電気的に接続された前記カプセル膜上の単層のシールドラップとを備え、
前記シールドラップは、前記活性領域の大部分を被覆し、
前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートは各々、前記ソース電極に近接した第１の端縁と、前記ドレイン電極に近接した第２の端縁とを含み、
前記シールドラップは、前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートの各々の前記第１の端縁および前記第２の端縁と重なる、ＨＦＥＴ半導体装置。
【請求項１２】
前記シールドラップは前記活性領域の少なくとも７５％を被覆する、請求項１１に記載のＨＦＥＴ半導体装置。
【請求項１３】
前記シールドラップは、第１の金属パターンに形成され、
前記第１の金属パターンはさらに、前記カプセル膜上にドレイン接続を含み、前記ドレイン接続は、前記カプセル膜を通過するバイアを介して前記ドレイン電極と電気接触する、請求項１１に記載のＨＦＥＴ半導体装置。
【請求項１４】
前記シールドラップと前記ドレイン接続との間の前記第１の金属パターンにギャップが規定され、前記ギャップは誘電体で充填される、請求項１３に記載のＨＦＥＴ半導体装置。
【請求項１５】
前記ギャップは窒化ケイ素で充填される、請求項１４に記載のＨＦＥＴ半導体装置。
【請求項１６】
前記半導体装置はさらに、前記カプセル膜上にドレイン接続を含み、前記ドレイン接続は、前記カプセル膜を通過するバイアを介して前記ドレイン電極と電気接触する、請求項１１に記載のＨＦＥＴ半導体装置。
【請求項１７】
前記シールドラップと前記ドレイン接続との間にギャップが規定され、前記ギャップは誘電体で充填される、請求項１６に記載のＨＦＥＴ半導体装置。
【請求項１８】
前記ギャップは窒化ケイ素で充填される、請求項１７に記載のＨＦＥＴ半導体装置。
【請求項１９】
半導体装置であって、
ソース電極とドレイン電極との間の半導体膜に活性領域を有するヘテロ構造電界効果トランジスタ（ＨＦＥＴ）を備え、ゲート電極は前記活性領域の一部分の上にあり、前記活性領域の伝導チャネルを変調するように構成され、さらに、
前記ゲート電極の上の第１のパッシベーション膜と、
前記第１のパッシベーション膜上の第１のゲートフィールドプレートとを備え、前記第１のゲートフィールドプレートは前記ゲート電極の上方にあり、前記第１のゲートフィールドプレートは前記ゲート電極から分離しており、前記第１のパッシベーション膜は、前記ゲート電極と前記第１のゲートフィールドプレートとの間に配置され、さらに、
前記第１のゲートフィールドプレートの上の第２のパッシベーション膜と、
前記第２のパッシベーション膜上の第２のゲートフィールドプレートとを備え、前記第２のパッシベーション膜は、前記第１のゲートフィールドプレートと前記第２のゲートフィールドプレートとの間に配置され、さらに、
前記第２のゲートフィールドプレートの上のカプセル膜とを備え、前記カプセル膜は０．５μｍ〜５μｍの厚みであり、さらに、
前記カプセル膜上の第１の金属パターンとを備え、
前記第１の金属パターンは、前記金属パターンから前記ドレイン電極へと伸びる１つ以上のバイアを介して前記ドレイン電極に電気的に接続される単層のシールドラップを含み、
前記シールドラップは、前記活性領域の大部分を被覆し、
前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートは各々、前記ソース電極に近接した第１の端縁と、前記ドレイン電極に近接した第２の端縁とを含み、
前記シールドラップは、前記第２のゲートフィールドプレートの前記第２の端縁と重なる、半導体装置。
【請求項２０】
前記第１の金属パターンにギャップが規定され、前記ギャップは、前記ソース電極に接続される前記第１の金属パターンの一部分から前記シールドラップを分離する、請求項１９に記載の半導体装置。
【請求項２１】
前記第１の金属パターンはさらに、前記カプセル膜上にドレイン接続を含み、前記ドレイン接続は、前記カプセル膜を通過するバイアを介して前記ドレイン電極と電気接触する、請求項１９に記載の半導体装置。
【請求項２２】
前記シールドラップと前記カプセル膜を通過するバイアを介して前記ソース電極と電気接触するソース接続との間の前記第１の金属パターンにギャップが規定され、前記ギャップは誘電体で充填される、請求項２１に記載の半導体装置。
【請求項２３】
ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）半導体装置であって、
基板と、
前記基板上のバッファ層と、
前記バッファ層の活性領域にチャネルを作成するように構成された、前記バッファ層
上の半導体膜と、
前記半導体膜に接触するソース電極と、
前記半導体膜に接触するドレイン電極とを備え、前記バッファ層内の前記活性領域は前記ソース電極と前記ドレイン電極との間にあり、さらに、
前記活性領域のチャネルを変調するように構成されたゲート電極と、
前記ゲート電極の上の第１のパッシベーション膜と、  前記第１のパッシベーション膜上の第１のゲートフィールドプレートとを備え、前記第１のゲートフィールドプレートは前記ゲート電極の上方にあり、前記第１のゲートフィールドプレートは前記ゲート電極から分離しており、前記第１のパッシベーション膜は、前記ゲート電極と前記第１のゲートフィールドプレートとの間に配置され、さらに、
前記第１のゲートフィールドプレートの上の第２のパッシベーション膜と、
前記第２のパッシベーション膜上の第２のゲートフィールドプレートとを備え、前記第２のパッシベーション膜は、前記第１のゲートフィールドプレートと前記第２のゲートフィールドプレートとの間に配置され、さらに、
前記第２のゲートフィールドプレートの上のカプセル膜とを備え、前記カプセル膜は０．５μｍ〜５μｍの厚みであり、さらに、
単層のシールドラップから前記ドレイン電極へと伸びる１つ以上のバイアを介して、前記ドレイン電極に電気的に接続された前記カプセル膜上の単層のシールドラップとを備え、
前記シールドラップは、前記活性領域の大部分を被覆し、
前記第１のゲートフィールドプレートおよび前記第２のゲートフィールドプレートは各々、前記ソース電極に近接した第１の端縁と、前記ドレイン電極に近接した第２の端縁とを含み、
前記シールドラップは、前記第２のゲートフィールドプレートの前記第２の端縁と重なる、ＨＦＥＴ半導体装置。
【請求項２４】
前記シールドラップは、前記カプセル膜を通過するバイアを介して前記ドレイン電極と電気接触し、
前記半導体装置はさらに、前記カプセル膜上にソース接続を含み、前記ソース接続は、前記カプセル膜を通過するバイアを介して前記ソース電極と電気接触する、請求項２３に記載のＨＦＥＴ半導体装置。
【請求項２５】
前記シールドラップと前記ソース接続との間にギャップが規定され、前記ギャップは誘電体で充填される、請求項２４に記載のＨＦＥＴ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の詳細な説明
１．分野
本開示は、概してヘテロ構造電界効果トランジスタ（ＨＦＥＴ）に関し、より具体的には、本開示はＨＦＥＴのためのシールドラップに関する。
【背景技術】
【０００２】
２．背景
携帯電話、携帯情報端末（ＰＤＡ）、ラップトップなどといった多くの電気機器は、電力を利用して動作する。電力は一般に高圧交流（ＡＣ）としてコンセントを介して送られるため、典型的に電力変換装置と称される装置を利用して、高圧ＡＣ入力をエネルギ伝達要素によって正常な直流（ＤＣ）出力に変形することができる。スイッチドモード電力変換装置は、効率および寸法を向上させ、かつ今日の電子機器の多くの構成要素数を減少させるために一般に使用される。スイッチドモード電力変換装置は、閉位置（オン状態）と開位置（オフ状態）との間で切り替わって、電力変換装置の入力から出力にエネルギを伝達する電源スイッチを使用し得る。典型的に、電源スイッチは、ＡＣ入力電圧より実質的に大きい電圧に抵抗するために必要とされる高圧装置である。
【０００３】
スイッチドモード電力変換装置において使用される高圧電界効果トランジスタ（ＦＥＴ）の一種は、高電子移動度トランジスタ（ＨＥＭＴ）とも称されるＨＦＥＴである。ＨＦＥＴは、電力変換装置などの高圧出力電子機器のためのスイッチング装置においてスイッチとして使用され得る。ある用途では、バンドギャップが高くなると高い温度での性能が向上し得るため、広バンドギャップ半導体をベースとするＨＦＥＴが有用であり得る。他の材料も使用され得るが、高圧ＨＦＥＴにおいて使用される広バンドギャップ半導体の例は、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、およびダイヤモンドといった材料である。
【０００４】
本発明のいくつかの実施例の様々な局面、特徴、および利点は、添付の図面と合わせて示される以下のより特定的な説明から、より明白となるであろう。
【０００５】
限定的でなく包括的でない本発明の実施例を添付の図面を参照して説明する。特に明記しない限り、同じ参照数字は様々な図にわたって同じ部分を指す。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施例に係るシールドラップを備えた典型的なＨＦＥＴを例示する図である。
【図２】シールドラップを備えた別の典型的なＨＦＥＴを例示する図である。
【図３】本発明の実施例に係るシールドラップを備えたＨＦＥＴを作成するための典型的なプロセスのためのフローチャートを例示する図である。
【図４】本発明の実施例に係るシールドラップのない典型的なＨＦＥＴについての電気的な結果を例示する図である。
【図５】本発明の実施例に係るシールドラップを備えた典型的なＨＦＥＴについての電気的な結果を例示する図である。
【発明を実施するための形態】
【０００７】
詳細な説明
以下の説明では、本発明についての完全な理解を提供するために多数の具体的な詳細について述べる。しかし、当業者にとっては、本発明を実行するのに具体的な詳細を採用する必要はないことが明白であろう。他の例では、本発明を不明瞭にしないようにするため、周知の材料または方法については詳細に説明されていない。
【０００８】
本明細書全体にわたる「一実施例」、「実施例」、「一例」または「例」との言及は、実施例または例に関して説明される特定の特徴、構造または特性が本発明の少なくとも一実施例に含まれることを意味する。したがって、本明細書全体にわたる様々な箇所における「一実施例」、「実施例」、「一例」または「例」は、必ずしもすべて同じ実施例または例を指すとは限らない。さらに、特定の特徴、構造または特性は、１つ以上の実施例または例におけるいずれかの好適な組合せおよび／またはサブコンビネーションで組み合わせられ得る。特定の特徴、構造または特性は、説明される機能性をもたらす集積回路、電子回路、組合せ論理回路、または他の好適な構成要素に含まれ得る。また、ここに示される図は当業者への説明のためのものであり、図面は必ずしも縮尺通りではないと理解される。
【０００９】
以下の説明では、典型的なＦＥＴは説明の目的で使用される。典型的なＦＥＴは、ゲート誘電体を有するＦＥＴにかかわらずＨＦＥＴと称される。この点で、典型的なＦＥＴを金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）と呼ぶこともできる。代替的に、典型的なＦＥＴをＨＥＭＴと呼ぶこともできる。しかし、説明を簡単にするために、ＨＦＥＴという用語を使用する。以下でのこれらの用語の使用は、請求項に対する限定ではないと理解されるべきである。
【００１０】
本願で使用される限りにおいて、電気接続はオーミック接続である。たとえば、金属を介してのみ互いに接触する２つの金属パターンが電気的に接続される。対照的に、ドレインおよびソース電極は電気的に接続されない。なぜなら、これらの電極間のいずれの接続も、半導体のチャネルを介し、ゲート電極によって制御されるためである。同様に、ゲート誘電体を用いてゲート電極を下の半導体から絶縁すると、ゲート電極は、ゲート電極の下の半導体に電気的に接続されない。
【００１１】
高圧スイッチであるＨＦＥＴの動作は、数百ボルトの電圧の超高速（サブマイクロ秒）スイッチングを伴う。そのような高速スイッチングは、装置の活性領域の付近と遠方との両方において大きな電磁界を生成し得る。これらの電界の周波数は、ＨＦＥＴの動作周波数付近（たとえばｋＨｚ〜ＭＨｚの範囲）であり得る。しかし、ＨＦＥＴのチャネルは、チャネル不均一性によって周波数がはるかに高い局所的な電磁界を経験し得る。これらの高い周波数の局所的な電界は、接点、パッドおよびメタライゼーションと相互作用して、ＧＨｚ〜ＴＨｚの範囲で放射し得る。これらの大きな電界のうちいずれかが有害である場合があり、かつ／または周囲の回路および付近の電子装置にまで干渉を引き起こす場合がある。電界は、電界に露出したパッケージング材料、相互接続、および誘電体層の長期劣化および寿命の低下にも繋がり得る。
【００１２】
図１は、本発明の実施例に係る典型的なシールドラップを用いた典型的なＨＦＥＴを含む典型的な半導体装置を例示する。典型的なＨＦＥＴは、基板（図１では簡単にするために省略されている）上に形成される。基板上には、バッファ層１００がＧａＮ膜として形成される。別の半導体膜１０２をバッファ層１００の表面上に配置して、バッファ層１００を備えたヘテロ構造を形成する。半導体膜１０２は、バッファ層１００の頂部部分に伝導チャネルを生成する。たとえば、半導体膜１０２はＡｌＧａＮであり得る。他の典型的なＦＥＴ（図示せず、非ヘテロ構造ＦＥＴを含む）では、半導体膜１０２は他の材料であり得るか、または省略され得るか、またはバッファ層１００と同じ材料であり得る。同様に、他の典型的なＦＥＴ（図示せず）では、バッファ層１００は、シリコン、ガリウム砒素（ＧａＡｓ）、りん化インジウム（ＩｎＰ）、ＳｉＣなどといった他の材料からなり得る。ある場合には、バッファ層１００および／または半導体膜１０２は複数膜の層からなる複合膜であり得る。
【００１３】
パッシベーション膜１０４が半導体膜１０２上に形成される。パッシベーション膜１０４は、ゲート誘電体の一部分を形成し得、高品質の絶縁材料として成長し得る。たとえば、パッシベーション膜１０４は、Ａｌ２Ｏ３、酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ２）、二酸化けい素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）などの材料、または他の好適なゲート誘電体材料からなり得る。パッシベーション膜１０４は半導体膜１０２と高品質界面も形成し得、これは信頼性を向上させ電子の表面移動度を増加させ得、それにより装置性能を向上させる。
【００１４】
パッシベーション膜１０４は、低欠陥／低トラップ密度膜として形成され得、ホットキャリアがパッシベーション膜１０４に注入されかつ／または捕獲され得る確率を最小化することによって、ゲート誘電体の信頼性の向上をもたらす。たとえば、原子層堆積（ＡＬＤ）を用いて、パッシベーション膜１０４として機能する高品質の材料を形成し得る。
【００１５】
パッシベーション膜１０６がパッシベーション膜１０４上に形成される。パッシベーション膜１０４のように、パッシベーション膜１０６もゲート誘電体の一部分を形成し得る。パッシベーション膜１０６は、パッシベーション膜１０４と同様のやり方で同様の材料によって形成され得る。たとえば、現場でのＡＬＤプロセスを用いて、同じＡＬＤツールでパッシベーション膜１０４および１０６の両方を、ツールの外部環境に基板を露出させることなく形成し得る。パッシベーション膜１０４および１０６の組み合わせた厚さは、たとえば５ｎｍ〜２０ｎｍであり得る。これらの膜を形成するためのプロセスについてのより詳細な説明については、２０１１年１２月１２日に提出され、本願と同じ譲受人に譲渡され、あらゆる目的でその全体がここに引用により援用される「現場で成長されるゲート誘電体およびフィールドプレート誘電体(IN SITU GROWN GATE DIELECTRIC AND FIELD PLATE DIELECTRIC)」と題された米国特許出願番号第１３／３２３，６７２号を参照のこと。本発明の実施例に係るシールドラップは、本願で開示されるＦＥＴに均等に広がり得る。他の典型的なＦＥＴでは、単一のパッシベーション膜（たとえばパッシベーション膜１０４）のみが使用される。
【００１６】
ソース電極１０８およびドレイン電極１１０が半導体膜１０２上に形成される。他の典型的なＨＦＥＴでは、これらの電極は半導体膜１０２の下のバッファ層１００とも接触し得る。ソース電極１０８とドレイン電極１１０との間の領域は、伝導チャネルが生じ得、かつパッシベーション膜１０６の上に形成されるゲート電極１１２によって制御され得る活性領域を形成する。他の典型的なＦＥＴでは、ゲート電極１１２は半導体膜１０２上に直接形成され得る。ゲート電極１１２は、活性領域の伝導チャネルを変調するように構成される。言いかえれば、ゲート電極１１２への電圧を変化させることによって、活性領域のチャネルを通る伝導が制御され得る。これらの電極のための金属積層は、たとえばＡｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、ＴｉＡｌＰｔＡｕ等を含み得る。金属以外に他の導電材料も使用され得る。
【００１７】
パッシベーション膜１１４がソース電極１０８、ドレイン電極１１０およびゲート電極１１２上に形成され、電極、１つ以上のフィールドプレート（使用される場合）、およびシールドラップへの相互接続の形成をもたらす。パッシベーション膜１１４は、窒化ケイ素、酸化ケイ素などといった絶縁材料からなり得る。ある場合には、パッシベーション膜１１４は複数層の異なる膜の複合膜であり得る。
【００１８】
ゲートフィールドプレート１１６がパッシベーション膜１１４の上に形成される。ゲートフィールドプレート１１６は、ドレイン電極１１０に最も近いゲート電極１１６の端縁上に電界を広げるように設計される。ＨＦＥＴのこの領域において電界を広げることは、ゲート誘電体（パッシベーション層１０４および１０６）にキャリアが注入され得る確率を低下させ、ＨＦＥＴの信頼性を向上させるのを助け得る。他の典型的なＨＦＥＴでは、ゲートフィールドプレートは省略され得る。ゲートフィールドプレート１１６は、ソース、ドレインまたはゲート電極と同様の材料からなり得る。
【００１９】
パッシベーション膜１１８がゲートフィールドプレート１１６上に形成される。金属パターン１２０がパッシベーション膜１１８上に形成され得る。金属パターン１２０は、電極に電気接触するために別のゲートフィールドプレートおよびバイア１２２を含み得る。他の典型的なＨＦＥＴでは、ゲートフィールドプレートを１つだけ使用してもよいし、３つ以上のゲートフィールドプレートを使用してもよい。
【００２０】
カプセル膜１２４が金属パターン１２０上に形成される。カプセル膜１２４は、カプセル膜１２４の欠陥／トラップ密度が、半導体膜１０２により近いパッシベーション膜ほど重要ではない点で、パッシベーション膜１０４，１０６，１１４および１１８とは異なり得る。これにより、パッシベーション膜には好適ではないかもしれない材料でカプセル膜１２４を作製することが可能となる。しかし、カプセル膜１２４は、パッシベーション膜のうち１つ以上に使用されるのと同じ材料で作製され得る。たとえば、カプセル膜１２４は、酸化ケイ素、窒化ケイ素、ガラス（たとえばフリット・オン・ガラス）、有機誘電体（たとえばポリイミドまたはベンゾシクロブテンベースの誘電体）等であり得る。ある場合には、カプセル膜１２４は、複数膜の層からなる複合膜であり得る。カプセル膜１２４は、たとえば約０．５μｍ〜５μｍ厚さであり得る。一例では、カプセル膜１２４は１μｍ厚さである。
【００２１】
金属パターン１２６がカプセル膜１２４上に形成される。金属パターン１２６は、シールドラップ１３０、ドレイン接続１３２およびバイア１２８を含む。ドレイン接続１３２は、１つ以上のバイア１２８を介してドレイン電極１１０と電気接触する。シールドラップ１３０は、１つ以上のバイア１２８を介してソース電極１０８と電気接触する。上記のフィールドプレートとは対照的に、シールドラップ１３０は、電界を広げるように設計されなくてもよい。代わりに、シールドラップ１３０は、ＨＦＥＴによって生成される電磁放射を含み得る。言いかえれば、シールドラップ１３０は、シールドラップ１３０がＨＦＥＴをできるだけ被覆する点で、ゲートフィールドプレートとは異なる。したがって、シールドラップ１３０の形状は、ドレイン電極１１０に最も近いゲート電極１１２の端縁上に電界を広げるように最適化されなくてもよい。一例では、シールドラップ１３０は、ソース電極１０８とドレイン電極１１０との間の直流電気経路を作成することなく、ＨＦＥＴの表面をできるだけ覆うように延在し得る。ＨＦＥＴのすべてまたは一部分を覆うことによって、シールドラップ１３０は、ＨＦＥＴの外部で伝達された電磁放射と、ＨＦＥＴから反射し返される電磁放射とを減少させ得る。シールドラップ１３０とシールドラップ１３０の下の金属および半導体層との間の容量結合を減少させるために、カプセル化層１２４の厚さｄ２を増大させてもよい。
【００２２】
金属パターン１２６に規定されるギャップ１３４は、シールドラップ１３０が高圧でドレイン接続１３２に短絡しないように十分広い幅ｄ３で設計され得る。たとえば、ソース電極１０８とドレイン電極１１０との間の活性領域は、ＨＦＥＴのスイッチング電圧１００Ｖ当たり約１μｍである幅ｄ１を有し得る（たとえば５００ＶのＨＦＥＴのｄ１は約５μｍとなる）。対照的に、（スイッチング電圧の５００〜６００Ｖ当たり約１μｍのＳｉＮのみを必要とし得る）窒化ケイ素（ＳｉＮ）がギャップ１３４に充填される場合、ギャップ１３４の幅ｄ３はｄ１の５〜６分の１であり得る（たとえば５００ＶのＨＦＥＴのｄ３は約１μｍとなる）。ある場合には、ｄ３はｄ１の１５〜２０％である。金属パターン１２６は、たとえば約０．７μｍ〜２μｍ厚さであり得る。
【００２３】
図２は、本発明の実施例に係る典型的なシールドラップを使用した典型的なＨＦＥＴを含む別の典型的な半導体装置を例示する。図示されるように、金属パターン２２６がカプセル膜２２４上に形成される。金属パターン２２６は、シールドラップ２３０、ソース接続２３２およびバイア２２８を含む。ソース接続２３２は、１つ以上のバイア２２８を介してドレイン電極２１０と電気接触する。シールドラップ２３０は、１つ以上のバイア２２８を介してソース電極２０８と電気接触する。図示されるように、シールドプレート２３０は、ゲートフィールドプレート２２２を越えて距離ｄ３延在し得る。一例では、ゲートフィールドプレート２２２は、シールドラップ２３０の一部分として機能して、装置表面の適用範囲を最大化し得る。
【００２４】
図３は、本発明の実施例に係る典型的なシールドラップを有する典型的なＨＦＥＴを作製するための典型的なプロセスのためのフローチャートを例示する。様々な処理工程がフローチャートに含まれるが、本発明の実施例に係る典型的なシールドラップを備えた典型的なＨＦＥＴを製作するためには他の処理工程が必要とされ得ると理解されるべきである。他の典型的なプロセスでは、図３に示された工程を異なる順に行なってもよいし、工程を組み合わせてもよい。たとえば、ゲート電極およびゲートフィールドプレートが同時に形成され得る。さらに他の典型的なプロセスでは、いくつかの工程を省略してもよい。たとえば、ゲートフィールドプレートのないＨＦＥＴが所望の場合、典型的なプロセスは、ゲートフィールドプレートの形成を省略することができる。
【００２５】
図４および図５は、本発明の実施例に係るシールドラップのないＨＦＥＴ（図４）およびシールドラップのある典型的なＨＦＥＴ（図５）の実験結果を図示する。特に、図４および図５は、シールドラップがあるＨＦＥＴおよびシールドラップがないＨＦＥＴのＩ−Ｖ特性を図示する。オフ状態（ゲートバイアス＝−１０Ｖ）とオン状態（ゲートバイアス＝０Ｖ）との間でＨＥＭＴをパルス化することによって結果が得られた。ドレインバイアスは、図４および図５の表示を示す様々な値に設定された。パルス化は、１０ミリ秒の期間および０．１％の負荷サイクルで行なわれた。総ゲート幅は約４５０μｍであった。図４および図５のｘ軸は、ｙ軸上の瞬間ドレイン電流での瞬間ドレイン電圧である。
【００２６】
（シールドラップのないＨＦＥＴに対応する）図４の結果を（本発明の実施例に係るシールドラップを備えたＨＦＥＴに対応する）図５の結果と比較することにより明らかなように、瞬間ドレイン電流の分布は、シールドラップを備えたＨＦＥＴの方がより制限される。より制限された分布は、ドレイン電圧が高くなると劣化が少なく性能が向上するＨＦＥＴに相当する。具体的には、図４は、シールドラップのない典型的なＨＦＥＴについて３３５Ｖ未満でドレイン電圧に歪みがないことを示し、図５は、本発明の実施例に係るシールドラップを備えた典型的なＨＦＥＴについて３６５Ｖ未満でドレイン電圧に歪みがないことを示している。
【００２７】
要約書に記載されるものを含む、例示した本発明の例についての上記の説明は、包括的なものまたは開示されている形態そのものへの限定とは意図されていない。発明の特定の実施例および例が説明の目的でここに説明されるが、本発明のより広い精神および範囲から逸脱することなく様々な等価な修正が可能である。実際は、厚さ、材料、処理動作等の特定の例は説明の目的で示されており、他の厚さ、材料、処理動作等も本発明の教示に係る他の実施例、例およびプロセスにおいて採用され得ると解釈される。
【００２８】
これらの修正は、上記の詳細な説明に照らして発明の例に合わせて行うことができる。添付の請求項において使用される用語は、明細書および請求項に開示されている特定の実施例に発明を限定するものと解釈されるべきではない。むしろ当該範囲は、請求項解釈の既定の原理に従って解釈されるべき以下の請求項によって全体的に判断されるべきである。本明細書および図は、したがって限定的ではなく例示的なものと見なされるべきである。
【符号の説明】
【００２９】
１００  バッファ層、１０２  半導体膜、１０４，１０６，１１４，１１８  パッシベーション膜、１０８  ソース電極、１１０  ドレイン電極、１１２  ゲート電極、１１６  ゲートフィールドプレート、１２０，１２６  金属パターン、１２２，１２８  バイア、１２４  カプセル膜、１３０  シールドラップ、１３２  ドレイン接続、１３４  ギャップ、ｄ１，ｄ３  幅、ｄ２  厚さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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