(57)【特許請求の範囲】
【請求項１】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、
プロセッサと、
前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、
前記命令によって前記プロセッサは、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、
前記命令によって前記プロセッサは、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、
前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）要請を受信し、
前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、
第１バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、
第２バッファに前記第２ＣＰＵ要請をキューイングし、
前記調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とするハイブリッドメモリ制御器。
【請求項２】
前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、ブートアップ時間に起こることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項３】
前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別することは、前記揮発性メモリ装置及び前記不揮発性メモリ装置をアドレスマッピングすることを含むことを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項４】
前記命令によって前記プロセッサは、前記不揮発性メモリ装置から状態フィードバック信号（ｓｔａｔｕｓ  ｆｅｅｄｂａｃｋ  ｓｉｇｎａｌ）を受信し、
前記状態フィードバック信号に基づいて前記調整方策を判別することをさらに含むことを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項５】
前記調整方策は、第１及び第２キューの不均衡な発行（ｕｎｂａｌａｎｃｅ  ｉｓｓｕｅ）速度に基づいてラウンドロビン（ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策或いは加重されたラウンドロビン（ｗｅｉｇｈｔｅｄ  ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策を含むことを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項６】
前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリチャンネルの互いに異なるメモリランクに存在することを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項７】
前記揮発性メモリ装置及び前記不揮発性メモリ装置は、同一のメモリランクの互いに異なるメモリバンクに存在することを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項８】
第１及び第２キューは、同一のキューであることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項９】
前記第１及び第２コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１０】
前記第２ターゲットに対応する前記第１及び第２コマンドの内の１つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項１に記載のハイブリッドメモリ制御器。
【請求項１１】
不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、
同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータを伝送するか、前記揮発性及び不揮発性メモリ装置からデータ伝送を受信するよう構成されたハイブリッドメモリ制御器と、を有し、
前記ハイブリッドメモリ制御器は、プロセッサと、
前記プロセッサに接続されたプロセッサメモリと、を含み、
前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、
前記命令によって前記プロセッサは、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別し、
前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、
前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、
第１バッファに前記第１ＣＰＵ要請をキューイングし、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、
第２バッファに前記第２ＣＰＵ要請をキューイングし、
前記タイミングパラメーターに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別し、
前記調整方策に基づいて前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする格納ノード。
【請求項１２】
揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、
プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、前記ＳＰＤデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、
前記プロセッサによって、前記タイミングパラメーターに基づいて調整方策を判別する段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、
前記プロセッサによって、第１バッファに前記第１ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、第２バッファに前記第２ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、前記調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させる段階と、
前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、
前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送する段階と、を有することを特徴とするハイブリッドメモリ制御方法。
【請求項１３】
前記プロセッサによって、前記不揮発性メモリ装置から状態フィードバック信号を受信する段階と、
前記プロセッサによって、前記状態フィードバック信号に基づいて前記調整方策を判別する段階と、をさらに有することを特徴とする請求項１２に記載のハイブリッドメモリ制御方法。
【請求項１４】
前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリチャンネルの互いに異なるメモリランクに存在することを特徴とする請求項１２に記載のハイブリッドメモリ制御方法。
【請求項１５】
前記不揮発性メモリ装置及び前記揮発性メモリ装置は、同一メモリランクの互いに異なるメモリバンクに存在することを特徴とする請求項１２に記載のハイブリッドメモリ制御方法。
【請求項１６】
前記第１及び第２コマンドは、同一の標準揮発性メモリコマンドセットにしたがって発生されることを特徴とする請求項１２に記載のハイブリッドメモリ制御方法。
【請求項１７】
前記第２ターゲットに対応する前記第１及び第２コマンドの内のいずれか１つは、標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生されることを特徴とする請求項１２に記載のハイブリッドメモリ制御方法。
【請求項１８】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別するＳＰＤインターフェイスと、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダー（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、
前記受信された第１ＣＰＵ要請をキューイングするように構成された第１トランザクションキューと、
前記受信された第２ＣＰＵ要請をキューイングするように構成された第２トランザクションキューと、
前記ＳＰＤインターフェイスから受信した前記ＳＰＤデータ、及び前記揮発性メモリ装置及び前記不揮発性メモリ装置の前記タイミングパラメーターに基づいて調整方策を判別するよう構成された調整器と、
前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とするハイブリッドメモリ制御器。
【請求項１９】
揮発性メモリ装置と不揮発性メモリ装置を含むハイブリッドメモリグループを制御するためのハイブリッドメモリ制御器であって、
プロセッサと、
前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、
前記命令によって前記プロセッサは、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、
前記命令によって前記プロセッサは、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、
前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）要請を受信し、
前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１のターゲットとして前記揮発性メモリ装置を識別し、
バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２のターゲットとして前記不揮発性メモリ装置を識別し、
前記バッファに前記第２ＣＰＵ要請をキューイングし、
前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とするハイブリッドメモリ制御器。
【請求項２０】
不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、
同一のチャンネルを介して前記揮発性及び前記不揮発性メモリ装置にデータを伝送するか、又は前記揮発性及び前記不揮発性メモリ装置からデータを受信するハイブリッドメモリ制御器と、を有し、
前記ハイブリッドメモリ制御器は、プロセッサと、
前記プロセッサと接続されたプロセッサメモリと、を含み、
前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、
前記命令によって前記プロセッサは、前記揮発性及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することにより、前記揮発性及び前記不揮発性メモリ装置を識別し、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、
前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、
バッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングし、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、
前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別し、
前記バッファに前記第２ＣＰＵ要請をキューイングし、
前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、
前記調整方策に基づいて、前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、
前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする格納ノード。
【請求項２１】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループの制御方法であって、
プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、
プロセッサによって、前記ＳＰＤデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、
前記プロセッサによって、前記タイミングパラメーターに基づいて調整方策を判別する段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、
前記プロセッサによってバッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、
前記プロセッサによって、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、
前記プロセッサによって、前記バッファに前記第２ＣＰＵ要請をキューイングする段階と、
前記プロセッサによって前記調整方策に基づいて、前記第１及び第２ターゲットの内の関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンド（ｃｏｍｍａｎｄ）を発生させる段階と、
前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内の関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、
前記プロセッサによって、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送する段階と、を有することを特徴とする制御方法。
【請求項２２】
揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器であって、
前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別するＳＰＤインターフェイスと、
前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダ（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、
前記受信された第１ＣＰＵ要請及び前記受信された第２ＣＰＵ要請をキューイングするように構成されたトランザクションキュー（ｔｒａｎｓａｃｔｉｏｎ  ｑｕｅｕｅ）と、
前記ＳＰＤインターフェイスから受信した前記ＳＰＤデータ、及び前記揮発性メモリ装置及び前記不揮発性メモリ装置の前記タイミングパラメーターに基づいて調整方策を判別するよう構成された調整器（ａｒｂｉｔｒａｔｏｒ）と、
前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送するように構成されたスケジューラ（ｓｃｈｅｄｕｌｅｒ）と、を有することを特徴とするハイブリッドメモリ制御器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置及びそれを制御するメカニズムに関し、特に揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその方法に関する。
【背景技術】
【０００２】
コンピュータシステムは、システム停止／リブート／衝突によって損失される臨時的なデータを格納するための速い（ｆａｓｔ）バイトアドレッサブルメモリ（ｂｙｔｅ−ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ、例、揮発性メモリ）及びシステムブート／クラッシュにおいても生存する永久的なデータを格納するための遅いブロックアドレサブル格納装置（ｂｌｏｃｋ−ａｄｄｒｅｓｓａｂｌｅ  ｓｔｏｒａｇｅ  ｄｅｖｉｃｅ、例、不揮発性メモリ装置）を有する二段（ｔｗｏ−ｔｉｅｒ）格納モデルを歴史的に採用した。
【０００３】
例えば、揮発性メモリ装置（或いは、同期式メモリ装置と称される。例、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）はその各々の動作（例、書込み／読出し）を実行するために固定されたタイミングを利用する。
一方、不揮発性メモリ装置（或いは、非同期式メモリ装置と称される。例、フラッシュメモリ）は多様な動作を遂行するために可変するタイミングを利用する。
また、不揮発性メモリ装置は制御器とメモリ装置との間に頻繁なハンドシェークを有するトランザクション基盤システムに使用される。
しかし、このような環境で揮発性メモリ装置を使用することは、頻繁なハンドシェークが帯域幅の減少を導くので、一般的に効率的ではない。
【０００４】
つまり、揮発性メモリ装置及び不揮発性メモリ装置は互いに異なるタイミングパラメーターを有し、互いに異なる通信プロトコルを採用している。
これにより、シングル制御器によって制御される１つのメモリスペースで２種類のメモリを結合するのが難しいという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第９，２６９，４３７号明細書
【特許文献２】米国特許第９，２１３，６３７号明細書
【特許文献３】米国特許第７，２５４，０７５号明細書
【特許文献４】米国特許出願公開第２０１０／０１２５６９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来のメモリ制御器における問題点に鑑みてなされたものであって、本発明の目的は、揮発性メモリ装置及び不揮発性メモリ装置を全て制御するハイブリッドメモリ制御器及びその制御方法並びに格納ノードを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態は同期及び非同期装置のためのマルチプレックス制御ロジックの適応メカニズムに係る。
本発明の実施形態は少なくとも１つの揮発性メモリ装置及び少なくとも１つの不揮発性メモリ装置を有するハイブリッドメモリアレイを制御するためのハイブリッド制御器及びそれの方法に係る。揮発性及び不揮発性メモリ装置は、同一制御チャンネルに存在するか、或いはチャンネルの同一メモリランクを占有することができる。
【０００８】
上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、前記命令によって前記プロセッサは、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記命令によって前記プロセッサは、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、第１バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、第２バッファに前記第２ＣＰＵ要請をキューイングし、前記調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする。
【０００９】
上記目的を達成するためになされた本発明による格納ノードは、不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一チャンネルを通じて前記揮発性及び不揮発性メモリ装置にデータを伝送するか、前記揮発性及び不揮発性メモリ装置からデータ伝送を受信するよう構成されたハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサに接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令によって前記プロセッサは、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別し、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、第１バッファに前記第１ＣＰＵ要請をキューイングし、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別し、第２バッファに前記第２ＣＰＵ要請をキューイングし、前記タイミングパラメーターに基づいて調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）を判別し、前記調整方策に基づいて前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送することを特徴とする。
【００１０】
上記目的を達成するためになされた本発明によるハイブリッドメモリ制御方法は、揮発性メモリ装置及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する方法において、プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、前記プロセッサによって、前記ＳＰＤデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、前記プロセッサによって、前記タイミングパラメーターに基づいて調整方策を判別する段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによって、第１バッファに前記第１ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、第２バッファに前記第２ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、前記調整方策に基づき、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させる段階と、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送する段階と、を有することを特徴とする。
【００１１】
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器において、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別するＳＰＤインターフェイスと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダー（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、前記受信された第１ＣＰＵ要請をキューイングするように構成された第１トランザクションキューと、前記受信された第２ＣＰＵ要請をキューイングするように構成された第２トランザクションキューと、前記ＳＰＤインターフェイスから受信した前記ＳＰＤデータ、及び前記揮発性メモリ装置及び前記不揮発性メモリ装置の前記タイミングパラメーターに基づいて調整方策を判別するよう構成された調整器と、前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に前記第１及び第２コマンドを伝送するように構成されたスケジューラーと、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置と不揮発性メモリ装置を含むハイブリッドメモリグループを制御するためのハイブリッドメモリ制御器であって、プロセッサと、前記プロセッサに接続され、前記プロセッサによって実行される命令（ｉｎｓｔｒｕｃｔｉｏｎ）を格納するプロセッサメモリと、を有し、前記命令によって前記プロセッサは、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記命令によって前記プロセッサは、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、前記命令によって前記プロセッサは、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１のターゲットとして前記揮発性メモリ装置を識別し、バッファに前記第１ＣＰＵ要請をキューイング（ｑｕｅｕｉｎｇ）し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディング及びアドレスマッピングによって前記第２ＣＰＵ要請の第２のターゲットとして前記不揮発性メモリ装置を識別し、前記バッファに前記第２ＣＰＵ要請をキューイングし、前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする。
また、上記目的を達成するためになされた本発明による格納ノードは、不揮発性メモリ装置及び前記不揮発性メモリ装置に接続された揮発性メモリ装置を含むハイブリッドメモリグループと、同一のチャンネルを介して前記揮発性及び前記不揮発性メモリ装置にデータを伝送するか、又は前記揮発性及び前記不揮発性メモリ装置からデータを受信するハイブリッドメモリ制御器と、を有し、前記ハイブリッドメモリ制御器は、プロセッサと、前記プロセッサと接続されたプロセッサメモリと、を含み、前記プロセッサメモリは、前記プロセッサによって実行される命令を格納し、前記命令によって前記プロセッサは、前記揮発性及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することにより、前記揮発性及び前記不揮発性メモリ装置を識別し、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、バッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングし、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別し、前記バッファに前記第２ＣＰＵ要請をキューイングし、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別し、前記タイミングパラメーターに基づいて調整方策を判別し、前記調整方策に基づいて、前記第１及び第２ターゲットの内の１つに関連した前記第１及び第２ＣＰＵ要請の内のいずれか１つに対応する第１コマンドを発生させ、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送することを特徴とする。
また、上記目的を達成するためになされた本発明による制御方法は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループの制御方法であって、プロセッサによって、前記揮発性及び不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性及び不揮発性メモリ装置を識別する段階と、前記プロセッサによって、前記ＳＰＤデータに基づいて前記揮発性及び不揮発性メモリ装置のタイミングパラメーターを識別する段階と、前記プロセッサによって、前記タイミングパラメーターに基づいて調整方策を判別する段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして前記揮発性メモリ装置を識別する段階と、前記プロセッサによってバッファ（ｂｕｆｆｅｒ）に前記第１ＣＰＵ要請をキューイングする段階と、前記プロセッサによって、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第２ＣＰＵ要請を受信する段階と、前記プロセッサによって、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして前記不揮発性メモリ装置を識別する段階と、前記プロセッサによって、前記バッファに前記第２ＣＰＵ要請をキューイングする段階と、前記プロセッサによって前記調整方策に基づいて、前記第１及び第２ターゲットの内の関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンド（ｃｏｍｍａｎｄ）を発生させる段階と、前記第１コマンドを発生させることに応答して、前記第１及び第２ターゲットの内の関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させる段階と、前記プロセッサによって、前記揮発性及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送する段階と、を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるハイブリッドメモリ制御器は、揮発性メモリ装置及び不揮発性メモリ装置を含むハイブリッドメモリグループを制御するハイブリッドメモリ制御器であって、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に格納されたＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）データを検出することによって前記揮発性メモリ装置及び前記不揮発性メモリ装置を識別し、前記ＳＰＤデータに基づいて前記揮発性メモリ装置及び前記不揮発性メモリ装置のタイミングパラメーターを識別するＳＰＤインターフェイスと、前記ハイブリッドメモリグループに書き込むか、或いは前記ハイブリッドメモリグループから読み出すための第１及び第２ＣＰＵ要請を受信し、前記第１ＣＰＵ要請のデコーディングとアドレスマッピングによって、前記第１ＣＰＵ要請の第１ターゲットとして、前記揮発性メモリ装置を識別し、前記第２ＣＰＵ要請のデコーディングとアドレスマッピングによって前記第２ＣＰＵ要請の第２ターゲットとして、前記不揮発性メモリ装置を識別するように構成されたアドレスマッパー／デコーダ（ａｄｄｒｅｓｓ  ｍａｐｐｅｒ／ｄｅｃｏｄｅｒ）と、前記受信された第１ＣＰＵ要請及び前記受信された第２ＣＰＵ要請をキューイングするように構成されたトランザクションキュー（ｔｒａｎｓａｃｔｉｏｎ  ｑｕｅｕｅ）と、前記ＳＰＤインターフェイスから受信した前記ＳＰＤデータ、及び前記揮発性メモリ装置及び前記不揮発性メモリ装置の前記タイミングパラメーターに基づいて調整方策を判別するよう構成された調整器（ａｒｂｉｔｒａｔｏｒ）と、前記調整方策に基づいて、前記第１及び第２ターゲットの内で関連する１つに前記第１及び第２ＣＰＵ要請の内の１つに対応する第１コマンドを発生させ、前記第１及び第２ターゲットの内で関連する他の１つに前記第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生させ、前記揮発性メモリ装置及び前記不揮発性メモリ装置の各々に、前記第１及び第２コマンドを伝送するように構成されたスケジューラ（ｓｃｈｅｄｕｌｅｒ）と、を有することを特徴とする。
【発明の効果】
【００１２】
本発明に係るハイブリッドメモリ制御器及びその制御方法並びに格納ノードによれば、ＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｔ  ｄｅｔｅｃｔ）情報に基づいて調整方策にしたがって揮発性メモリ装置及び不揮発性メモリ装置に対応するコマンドを発生及び伝送することによって、互いに異なるタイミング及び通信プロトコル環境で最適の性能を期待することができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係るハイブリッドメモリシステムの概略を示すブロック図である。
【図２Ａ】本発明の一実施形態に係る揮発性／不揮発性メモリ装置と通信するハイブリッドメモリ制御器の詳細を示すブロック図である。
【図２Ｂ】本発明の一実施形態に係るハイブリッドメモリ制御器の詳細を示すブロック図である。
【図３】本発明の一実施形態に係るハイブリッドメモリ制御器を利用して揮発性及び不揮発性メモリ装置を有するハイブリッドメモリグループを制御する工程を説明するためのフローチャートである。
【発明を実施するための形態】
【００１４】
次に、本発明に係るハイブリッドメモリ制御器及びその制御方法並びに格納ノードを実施するための形態の具体例を図面を参照しながら説明する。
【００１５】
図面で、構成要素、層及び領域の相対的な大きさは誇張され及び／或いは明確性のために単純化された。“第１”、“第２”、“第３”等の用語が多様な構成要素、成分、領域、層及び／又はセクションを説明するために使用することができる用語であるが、このような構成要素、成分、領域、層及び／又はセクションはこれらの用語によって制限されてはならない。これらの用語は他の構成要素、成分、領域、層又はセクションで１つの構成要素、成分、領域、層又はセクション区別するために使用される。したがって、後述する第１構成要素、成分、領域、層又はセクションは本発明の思想及び範囲を逸脱しなく、第２構成要素、成分、領域、層又はセクションを指称することができる。
本明細書に使用された用語は特定実施形態を説明するために使用するものであって、本発明を限定しようとする意図ではない。本明細書に使用したように、単数形態“ａ”と“ａｎ”は文脈の上に明確に異なりに意味しない複数形も含むことと意図される。また、本明細書に使用された“構成する（ｃｏｍｐｒｉｓｅ）”、“構成する（ｃｏｍｐｒｉｓｉｎｇ）”、“含む（ｉｎｃｌｕｄｅ）”、“含んでいる（ｉｎｃｌｕｄｉｎｇ）”という用語は、言及された特徴、数字、段階、動作、構成要素、及び／又は成分の存在を詳細にし、これらの１つ以上の他の特徴、数字、段階、動作、構成要素、及び／又は成分の追加を排除しないことと理解されるべきである。本明細書で使用された用語“及び／又は”は関連された列挙項目の１つ以上の任意のすべての組み合わせを含む。構成要素を進行する時、“少なくとも１つの”ような表現は構成要素の全体目録を変調し、目録の個別的な構成要素を変調しない。
本明細書で使用する用語“実質的に”、“大略”、“情報”及び同様の用語は近似度の用語として使用するが、程度の用語として使用しなく、当業者において認識されることができる測定された或いは計算された値に固有な変動を考慮するために意図される。追加に、本実施形態で説明する“することができる（ｍａｙ）”の使用は“本発明の１つ以上の実施形態”と言及する。ここで、使用された、“使用する（ｕｓｅ）”、“使用している（ｕｓｉｎｇ）”、及び“使用された（ｕｓｅｄ）”という用語は、各々“利用する（ｕｔｉｌｉｚｅ）”、“利用している（ｕｔｉｌｉｚｉｎｇ）”、及び“利用された（ｕｔｉｌｉｚｅｄ）”用語として同意語として看做される。また、“例示的な（ｅｘｅｍｐｌａｒｙ）”という用語は例示（ｅｘａｍｐｌｅ）或いは図面（ｉｌｌｕｓｔｒａｔｉｏｎ）として看做される。
別途に定義しない限り、本明細書で使用する技術的であるか、或いは科学的な用語を含むすべての用語は一般的に本発明が属する当業者によって理解される同一の意味を有する。これは一般的に使用される事前に定義されてある用語は関連技術及び／又は本明細書の文脈でそれらの意味と一致する意味を有することと解釈されるように理解され、本出願で明確に定義しない限り、理想化された、或いはあまりにも形式的な感覚に解釈されてはならない。
【００１６】
当業者が認識するように、本発明は多様な形態で具現することができ、ここで説明する実施形態に限定するものではない。
各実施形態内の特徴或いは様態の説明は一般的に、他の例示的な実施形態で、他の類似な特徴或いは様態に使用できることと理解されなければならない。参照符号は類似な構成要素を指す。
【００１７】
図１は、本発明の一実施形態に係るハイブリッドメモリシステム１００の概略を示すブロック図である。
図１を参照すると、ハイブリッドメモリシステム１００は、１つ以上のメモリ通信チャンネル（以後、“チャンネル”と称する）を有するハイブリッドメモリ制御器１１０、及び同一チャンネル１１１を通じてハイブリッドメモリ制御器１１０に接続及び制御されるか、或いは同一アドレッサブル（ａｄｄｒｅｓｓａｂｌｅ）メモリランクに存在する揮発性メモリ（ＶＭ）装置１３２及び不揮発性メモリ（ＮＶＭ）装置１３４を含むメモリグループ（例、ハイブリッドメモリグループ）１３０を含む。
【００１８】
図１では説明を簡易にするためにシングル揮発性メモリ（ＶＭ）装置１３２及びシングル不揮発性メモリ（ＮＶＭ）装置１３４を図示するが、本発明の実施形態はこれに制限されない。
例えば、ハイブリッドメモリシステム１００は、揮発性メモリ（ＶＭ）装置１３２及び不揮発性メモリ（ＮＶＭ）装置１３４のように同一チャンネル１１１及び／或いは互いに異なるチャンネルを通じてハイブリッドメモリ制御器１１０に接続された複数の揮発性メモリ及び複数の不揮発性メモリを含む。
【００１９】
実施形態において、揮発性メモリ装置１３２（ここでは、同期メモリ装置と言及されるもの）は固定されたレイテンシ（例、固定された読出し／書込みタイミング）を示し、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ  ＲＡＭ）、及び／又はこのようなＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等を含み得る。
実施形態において、不揮発性メモリ装置１３４（ここでは、非同期メモリ装置と言及されるもの）は可変レイテンシ（例、可変読出し／書込みタイミング）を示し、ＮＡＮＤメモリ、ＮＯＲメモリ、垂直形ＮＡＮＤメモリ、抵抗性メモリ、相変化メモリ、強誘電体メモリ、スピン伝達トルクメモリ、及び／又はこのようなメモリ等を含み得る。
【００２０】
一実施形態に係り、ハイブリッドメモリ制御器１１０は、同期及び非同期メモリ装置を制御するためのマルチプレックス制御ロジックの適応メカニズムを採用する。
このようにして、ハイブリッドメモリ制御器１１０は、初期ブートアップ工程でＳＰＤ（ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ）を通じてメモリグループ１３０を構成する１つ以上のＶＭ装置１３２及び１つ以上のＮＶＭ装置１３４を識別することによって、ハイブリッドメモリ制御器１１０に接続されたメモリをマッピングする。
【００２１】
メモリ装置の各々から取り出された（例、読み出された）ＳＰＤデータは、メモリ装置の種類及び容量を識別し、そして特定メモリ装置にアクセスするためにどのようなタイミングを使用するか（例、データのバイトを読み出すか、或いは書き込む時間（ｔＣＬ／ｔＷＬ）、及び／或いはこのようなこと）に関する情報を提供する。
ハイブリッドメモリ制御器１１０は、対応するＳＰＤ読出し（ｒｅａｄｏｕｔｓ）にしたがって互いに異なってＶＭ装置１３２及びＮＶＭ装置１３４を動作させる。
【００２２】
実施形態において、ハイブリッドメモリ制御器１１０は、同期式タイミングプロトコル（即ち、同期式ＤＲＡＭタイミングプロトコル）、或いは非同期式通信プロトコルを利用して各揮発性メモリ装置１３２のランク及び／又はチャンネルを管理し、そして非同期式通信プロトコルを利用して各不揮発性メモリ装置１３４のランク及び／又はチャンネルを管理する。
【００２３】
実施形態において、ハイブリッドメモリ制御器１１０は、揮発性メモリ装置１３２の各々に命令を通信するために標準コマンドセット（例、標準ＤＲＡＭコマンドセット）を利用し、そして不揮発性メモリ装置１３４の各々に命令を通信するために変形された（或いは用途変更された）標準コマンドセット或いは新しいコマンドセットを使用することができる。
【００２４】
図２Ａは、本発明の一実施形態に係る揮発性／不揮発性メモリ装置１３２／１３４と通信するハイブリッドメモリ制御器１１０の詳細を示すブロック図である。
図２Ａを参照すると、ハイブリッドメモリ制御器１１０は、ＳＰＤインターフェイス１１２、アドレスマッパー／デコーダー１１４、揮発性メモリ（ＶＭ）トランザクションキュー１１６ａ、不揮発性メモリ（ＮＶＭ）トランザクションキュー１１６ｂ、調整器１１８、コマンドキュー１２０、スケジューラ１２２、及びレスポンスキュー１２４を含む。
【００２５】
ブートアップ工程の間に、ＳＰＤインターフェイス１１２は、ＶＭ／ＮＷＭ装置（以降、簡単にメモリ装置と記す）１３２／１３４からＳＰＤデータ１３６を取り出す。
ここで、ＳＰＤデータ１３６は、メモリ装置１３２／１３４のＳＰＤ  ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ−ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）に格納されている。
【００２６】
実施形態において、アドレスマッパー／デコーダー１１４は、メモリ装置１３２／１３４の種類を識別することができる。
即ち、アドレスマッパー／デコーダー１１４は、メモリ装置１３２／１３４が揮発性（例、同期）メモリ装置或いは不揮発性（例、非同期）メモリ装置であるかを識別することができる。
アドレスマッパー／デコーダー１１４は、ＳＰＤデータの内部に含まれたメモリアドレスを、例えばランク、バンク、ロー、及びカラムＩＤｓ（例、インデックス）にデコーディングする。
これはメモリアドレスをスライシング（ｓｌｉｃｉｎｇ、例、メモリアドレスの一部を取出し（ｐｉｃｋｉｎｇ）、余りを廃棄（ｄｉｓｃａｒｄｉｎｇ））によって行われる。
ランク毎１つのメモリ装置の例で、アドレスマッパー／デコーダー１１４は、装置種類を識別するためにランクＩＤを使用する。
同一ランクにハイブリッド装置（例、ＮＭ及びＮＶＭ装置の全て）がある実施形態では、アドレスマッパー／デコーダー１１４は、装置種類を識別するためにランクＩＤ及びバンクＩＤを使用する。
【００２７】
実施形態において、ハイブリッドメモリ制御器１１０がＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）から要請（例、書込み或いは読出し要請、以下ＣＰＵ要請）を受信する時、アドレスマッパー／デコーダー１１４は、ＣＰＵ要請がＶＭ装置１３２或いはＮＶＭ１３４に対応するアドレスにマッピングするかを判別するためにＣＰＵ要請をデコーディングし、そしてデコーディングされたＣＰＵ要請をＶＭ及びＮＶＭトランザクションキュー１１６ａ、１１６ｂの対応するいずれか１つにフォワーディングする。
【００２８】
実施形態において、ハイブリッドメモリ制御器１１０は、ＶＭ装置１３２の位置に関連したメモリアドレスに対応する（ｄｉｒｅｃｔｅｄ  ｔｏ）ＣＰＵ要請（例、ＶＭトランザクション／要請）を格納するためのデディケートされた（ｄｅｄｉｃａｔｅｄ）ＶＭトランザクションキュー１１６ａを利用し、そしてＮＶＭ装置１３４の位置に関連したメモリアドレスに対応するＣＰＵ要請（例、ＮＶＭトランザクション／要請）を格納するためのデディケートされたＮＶＭトランザクションキュー１１６ｂを利用する。
【００２９】
後述で詳細に説明するが、ＶＭ及びＮＶＭトランザクションキューを分離することは調整器１１８に調整選択を提供し、そしてハイブリッドメモリ制御器１１０の性能を向上させることができる。
実施形態において、ＶＭトランザクションキュー１１６ａは、自身に複数のＶＭトランザクションキューを含む（即ち、分割される）ことができる。
各ＶＭトランザクションキューの各々は、メモリ装置１３２の互いに異なるＶＭランクに関連付けされる。
同様に、ＮＶＭトランザクションキュー１１６ｂは、自身に複数のＮＶＭトランザクションキューを含む（即ち、分割される）ことができる。
各ＮＶＭトランザクションキューは、メモリグループ１３０の互いに異なるＮＶＭランクに関連付けされる。
【００３０】
調整器１１８は、調整方策（ａｒｂｉｔｒａｔｉｏｎ  ｐｏｌｉｃｙ）にしたがってＶＭ及びＮＶＭトランザクションキュー１１６ａ、１１６ｂの各々に含まれたＶＭ及びＮＶＭへのＣＰＵ要請のプロセシング／フェッチ順序（例、優先権を付与する）を判別し、そして判別された処理順序にしたがってコマンドキュー１２０にフェッチされたＶＭ及びＮＶＭへのＣＰＵ要請をキューイングすることができる。
調整方策は、システムブートアップ区間の間にＢＩＯＳ（ｂａｓｉｃ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｓｙｓｔｅｍ）及び／或いはＳＰＤデータによって定義されるか、或いはアップデートされる。
例えば、調整方策は、ラウンドロビンプロトコル（ｒｏｕｎｄ−ｒｏｂｉｎ  ｐｒｏｔｏｃｏｌ）に従う（ここで、調整器１１８はＶＭへのＣＰＵ要請、ＮＶＭへのＣＰＵ要請、後続するＶＭへのＣＰＵ要請、その他の等を処理する）。
【００３１】
実施形態において、調整方策は、ＶＭ装置がしばしばＮＶＭ装置よりさらに短いアクセスレイテンシを有するので、ＶＭトランザクションキュー１１６ａからのエントリに優先順位を付けることができる。
他の実施形態において、加重ラウンドロビン（ｗｅｉｇｈｔｅｄ  ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策は、ＶＭ及びＮＶＭトランザクションの不均衡的な発行（ｕｎｂａｌａｎｃｅｄ  ｉｓｓｕｅ）比率を考慮することができる。
調整器１１８は、ＳＰＤインターフェイス１１２からＮＶＭ及びＶＭタイミングパラメーターを得、ＮＶ及びＮＶＭトランザクションキュー１１６ａ、１１６ｂの間のフェッチング比率（ｆｅｔｃｈｉｎｇ  ｒａｔｉｏ）を判別する。
例えば、ＮＶＭ装置のレイテンシがＶＭ装置のそれより２０倍より大きいと仮定すれば、１つのＮＶＭ装置活性化の間に、２０個のＶＭＣＰＵ要請が処理され得る。
即ち、フェッチング比率は２０：１に設定される。
【００３２】
実施形態において、調整方策は、メモリ装置１３２／１３４から受信した状態フィードバック信号１１９に基づいて判別することができる。
状態フィードバック信号１１９は、メモリ装置１３２／１３４が利用可能であるか、或いはビジーであるか等を示す。
状態フィードバック信号１１９は、ＮＶＭ装置１３４の場合には、装置で実行される動作状態（例、ガーベッジコレクション、或いはそのようなこと）、いつ動作が終わるかに関する推定、書込みクレジット（例えば、ＮＶＭトランザクションキュー１１６ｂの占有されないエントリの数）、ＮＶＭ装置１３４内キャッシュが存在する時、キャッシュヒート／ミスの比率、及び／或いはそのようなことを示す。
【００３３】
実施形態において、状態フィードバック信号１１９が、ＮＶＭ活性化が保留（ｐｅｎｄｉｎｇ）中であることを指示する時、調整器１１８はＮＶＭトランザクションキュー１１６ｂからパッチ速度を減らすことができる。
追加的に、ＮＶＭ装置１３４がビジーであれば、調整器１１８は、フィードバック信号１１９がＮＶＭ装置が再びフリーである時を指示する時までＶＭ要請のみを発行する。
実施形態において、書込みクレジットが大きければ、調整器１１８はＮＶＭ要請を発行する速度を増加させる（例、ＮＶＭ要請とＶＭ要請の発行比率を増加させる）。
書込みクレジットが小さければ、調整器１１８はこれにしたがって、ＮＶＭ要請の発行速度を減少させる（例、ＮＶＭ要請とＶＭ要請の発行比率を減少させる）。
【００３４】
スケジューラ１２２は、例えばＦＩＦＯ（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）に基づいてコマンドキュー１２０にキューイングされたトランザクションをフェッチする。
そうすると、スケジューラ１２２は、適切なコマンドを発生するためにフェッチされたトランザクションに対応する（例、フェッチされたトランザクションによってターゲッティングされるＶＭ或いはＮＶＭ装置１３２／１３４に対応する）ＳＰＤデータ（例、ランク及び／又はチャンネルＩＤ）を利用する。
ここで、適切なコマンドはフェッチされたトランザクションに対応する。
【００３５】
実施形態において、フェッチされたトランザクションがＶＭＣＰＵ要請である時、ＶＭタイミング（例、ＤＤＲ４タイミング）は対応するコマンドを発生するのに利用される。
そして、フェッチされたトランザクションがＮＶＭＣＰＵ要請である時、ローアドレスストロボ（ｓｔｒｏｂｅ）対カラムアドレスストロボ（ＲＡＳ−ＣＡＳ）或いはこのように通信プロトコルに基づいたトランザクション、及びＳＰＤインターフェイス１１２から受信された特定ＮＶＭタイミングパラメーターは対応するコマンドを発生するために採用される。
【００３６】
実施形態において、スケジューラ１２２は、適合するタイミングを有するＮＶＭコマンドをスケジューリングするためにメモリ装置１３２／１３４から状態フィードバック信号１１９を利用する。
実施形態において、スケジューラ１２２は、ＶＭ装置１３２が同期式装置であり、固定されるか、或いは予め設定されたタイミングを有するので、ＶＭコマンドを発行することに状態フィードバック信号１１９を利用しないこともあり得る。
例えば、メモリローを活性化させた後に、ハイブリッドメモリ制御器１１０はデータを書き込むか、或いは／読み出すために書き込み或いは読み出しコマンドを発行する前にタイミングの固定された区間を待つ。
しかし、ＮＶＭ装置１３４が非同期装置であり、固定されないタイミングを有するので、スケジューラ１２２はＮＶＭコマンドタイミングのために状態フィードバック信号１１９を利用することができる。例えば、ＮＶＭ装置１３４を活性化させた後に、ハイブリッドメモリ制御器１１０は状態フィードバック信号１１９を受信する時まではいつ後続のコマンドを発行しなければならないことを分からない。
【００３７】
実施形態において、スケジューラ１２２は、標準ＶＭコマンドセット（例、ＤＲＡＭコマンドセット）を再使用することによってＮＶＭ装置１３４にコマンドを発行する。
例えば、スケジューラ１２２は、同一の活性、読出し、及び書込み（ＡＣＴ、ＲＤ、及びＷＲ）コマンドをＶＭ及びＮＶＭ装置１３２、１３４に伝送する。
そして、メモリ装置１３２／１３４内部のレジスタークロックドライバー（ＲＣＤ）１３８はそれぞれの装置特性にしたがって受信されたコマンドを解釈することができ、そして関連したアクションを実行することができる（例、活性化、メモリセル１４０に書き込み、或いはメモリセル１４０から読み出し）。
【００３８】
実施形態において、スケジューラ１２２は、ＶＭ装置１３２と共に使用されるものとは異なるコマンドセットを利用することによってＮＶＭ装置１３４にコマンドを発行することができる。
例えば、スケジューラ１２２は、ＶＭ装置１３２に標準ＤＤＲ（ＡＣＴ、ＲＤ、及びＷＲ）コマンドを伝送し、ＮＶＭ装置１３４には新しく定義された「ＡＣＴ＿ｎｅｗ」、「ＲＤ＿ｎｅｗ」、及び「ＷＲ＿ｎｅｗ」コマンドを伝送する。
例えば、標準コマンドセット（例、ＤＤＲ４コマンドセット）によって既に使用されないメモリ装置１３２／１３４でコマンドピン（例、／ＣＳ、ＢＧ、ＢＡ、…、Ａ９−０）の“ロー”“ハイ”の組み合わせは、ＮＶＭ装置１３４と共に使用するための新しいコマンドセットとして定義するのに利用することができる。
【００３９】
このような実施形態で、ＮＶＭ装置１３４は、したがって、新しいコマンドセットを解釈できるように変形することができる。
実施形態において、新しいコマンドセットは、標準ＶＭコマンドセットのように同一のメモリバス（例、ＤＤＲメモリバス）にしたがって伝送される。
ＣＰＵ読出し要請に応答してハイブリッドメモリ制御器１１０によってメモリ装置１３２／１３４から読み出されたデータは、システムＣＰＵに伝送される前にレスポンスキュー１２４に格納される。
【００４０】
図２Ｂは、本発明の一実施形態に係るハイブリッドメモリ制御器（１１０−１）の詳細を示すブロック図である。
ハイブリッドメモリ制御器（１１０−１）は、図２Ａと比較して、ハイブリッドトランザクションキュー１１６−１の部分を除外すれば、上述したハイブリッドメモリ制御器１１０と同一であるか、或いは実質的に同一である。
【００４１】
図２Ｂを参照すると、ＶＭ及びＮＶＭへのＣＰＵ要請をキューイングするために分離されたトランザクションキューを使用することよりは、ハイブリッドメモリ制御器（１１０−１）はトランザクションの２つの類型の全てを格納するためのハイブリッドトランザクションキュー（１１６−１）を利用する。
実施形態において、ハイブリッドメモリ制御器（１１０−１）がＣＰＵ要請（例、書込み或いは読出し要請）を受信する時、アドレスマッパー／デコーダー（１１４−１）はＣＰＵ要請がＶＭ装置１３２或いはＮＶＭ装置１３４に対応するアドレスにマッピングされるかを判別するためにＣＰＵ要請をデコーディングし、対応するＶＭ装置１３２或いはＮＶＭ装置１３４を識別するために、ＶＭ或いはＮＶＭへのＣＰＵ要請として、デコーディングされたＣＰＵ要請をタグ（ｔａｇ）し、そしてハイブリッドトランザクションキュー（１１６−１）にタグされた要請をフォワーディングする。
【００４２】
実施形態において、調整器（１１８−１）はＣＰＵ要請の種類に関係なく、ＦＩＦＯに基づいてハイブリッドトランザクションキュー（１１６−１）にキューイングされたＶＭ及びＮＶＭへのＣＰＵ要請を処理し、フェッチする。
実施形態において、調整器（１１８−１）はキューイングされたトランザクションを通じてコーム（ｃｏｍｂ）することができ、そしてＶＭ及びＮＶＭへの要請を識別するためにタグを利用する。
調整器（１１８−１）は、図２Ａで説明した調整方策にしたがってＶＭ及びＮＶＭへのＣＰＵ要請のプロセシング／フェッチ順序を判別することができ（例、優先順位を付ける）、判別されたプロセシング順序にしたがってコマンドキュー１２０でフェッチされたＶＭ及びＮＶＭへのＣＰＵ要請をキューイングする。
その後、ハイブリッドメモリ制御器（１１０−１）は図２Ａで説明したようにコマンドキュー１２０でキューイングされたトランザクションを処理する。
【００４３】
図３は、本発明の一実施形態に係るハイブリッドメモリ制御器（１１０、１１０−１）を利用して揮発性メモリ装置１３２及び不揮発性メモリ装置１３４を有するハイブリッドメモリグループ１３０を制御する工程を説明するためのフローチャートである。
【００４４】
まず、Ｓ３０２段階で、ＳＰＤインターフェイス１１２は、ＶＭ及びＮＶＭ装置の各々に格納された（例、対応するＳＰＤ  ＥＥＰＲＯＭｓに格納された）関連するＳＰＤデータ１３６を検出することによって、ハイブリッドメモリグループ１３０（又はハイブリッドメモリバンク）内のＶＭ及びＮＶＭ装置１３２、１３４を識別する。
実施形態において、ＶＭ及びＮＶＭ装置１３２、１３４の識別は、メモリ装置１３２及び１３４のアドレス（例、チャンネル、ランク、及びバンクＩＤｓを決定）とその各々のタイミングパラメーター（例、活性化、書込み、及び読出し時間）をマッピングすることを含む。
このような工程はシステムブートアップ時間に発生する。
【００４５】
次に、Ｓ３０４段階で、アドレスマッパー／デコーダー（１１４、１１４−１）はハイブリッドメモリグループ１３０に書き込むか、或いはハイブリッドメモリグループ１３０から読み出すために第１ＣＰＵ要請及び第２ＣＰＵ要請を受信する。
次に、Ｓ３０６段階で、アドレスマッパー／デコーダー（１１４、１１４−１）は、第１及び第２ＣＰＵ要請のアドレスマッピングをデコーディングすることによって第１ＣＰＵ要請の第１ターゲットとしてＶＭ装置を識別し、そして第２ＣＰＵ要請の第２ターゲットとしてＮＶＭ装置を識別する。
実施形態において、ＶＭ及びＮＶＭ装置１３２、１３４は同一のメモリチャンネル１１１の互いに異なるメモリランクに存在することができる。
また、ＶＭ及びＮＶＭ装置１３２、１３４は同一のメモリランクの互いに異なるメモリバンクに存在することができる。
【００４６】
次に、Ｓ３０８段階で、アドレスマッパー／デコーダー（１１４、１１４−１）は第１バッファ（例、ＶＭトランザクションキュー１１６ａ）に第１ＣＰＵ要請をキューイングし、第２バッファ（例、ＮＶＭトランザクションキュー１１６ｂに第２ＣＰＵ要請をキューイングする。
実施形態において、第１キューはＶＭトランザクション／ＣＰＵ要請に専用され（ｄｅｄｉｃａｔｅｄ）、そして第２キューはＮＶＭトランザクション／ＣＰＵ要請に専用される。
実施形態において、専用された第１及び第２キューは互いに分離される（例、論理アドレスオーバーラップが無し）。
他の実施形態において、第１及び第２キューは、同一キュー（例、ハイブリッドメモリキュー１１６−１）で構成することができる。
【００４７】
次に、Ｓ３１０段階で、ハイブリッドメモリ制御器（１１０、１１０−１）（例、調整器１１８、１１８−１及びスケジューラ１２２）は調整方策に基づいて、第１及び第１ターゲットの中でいずれか１つに関連した第１及び第２ＣＰＵ要請のいずれか１つに対応する第１コマンドを発生し、その後に第１及び第１ターゲットの中で他の１つに関連した第１及び第２ＣＰＵ要請の内の他の１つに対応する第２コマンドを発生する。
実施形態において、調整方策は第１及び第２キューの不均衡な発行（ｕｎｂａｌａｎｃｅｄ  ｉｓｓｕｅ）速度に基づいて、ラウンドロビン（ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策、或いは加重されたラウンドロビン（ｗｅｉｇｈｔｅｄ  ｒｏｕｎｄ−ｒｏｂｉｎ）調整方策を含む。
【００４８】
実施形態において、調整器１１８は、メモリ装置１３２、１３４からタイミングパラメーター及び／或いは状態フィードバック信号１１９に基づいて調整方策を判別することができる。
実施形態において、第１及び第２コマンドは、同一の標準揮発性メモリコマンドセット（例、ＤＤＲ４コマンドセット）にしたがって発生させることができる。他の実施形態で、第２ターゲットに対応する第１及び第２コマンドは標準揮発性メモリコマンドセットと異なるコマンドセットにしたがって発生させることができる。
【００４９】
Ｓ３１２段階で、スケジューラ１２２はＶＭ及びＮＶＭ装置１３２、１３４の各々に第１及び第２コマンドを伝送する。
したがって、本発明の実施形態は、同期式或いは非同期式メモリ装置のためのマルチプレックス制御ロジックの適応メカニズムを提示することができる。
【００５０】
ＳＰＤインターフェイス１１２、アドレスマッパー／デコーダー（１１４、１１４−１）、トランザクション及びコマンドキュー、調整器（１１８、１１８−１）、及びスケジューラ１２２は、一般的に通称するハイブリッドメモリ制御器（１１０、１１０−１）は適切なハードウェア（例、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、ファームウェアソフトウェア、或いは適切なソフトウェア、ファームウェア及びハードウェアの組み合わせを利用することによって具現することができる。
【００５１】
例えば、ハイブリッドメモリ制御器（１１０、１１０−１）の多様な構成、例えばＳＰＤインターフェイス１１２、アドレスマッパー／デコーダー（１１４、１１４−１）、調整器（１１８、１１８−１）、及びスケジューラ１２２は、ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）チップ或いは分離したＩＣチップで形成することができる。
追加的に、ハイブリッドメモリ制御器（１１０、１１０−１）の多様な構成は、１つ以上のコンピューティング装置で１つ以上のプロセッサを駆動し、コンピュータプログラム命令を実行し、及びここで説明した多様な機能を実行するために他のシステムの構成と相互交換するプロセス或いはスレッド（ｐｒｏｃｅｓｓ  ｏｒ  ｔｈｒｅａｄ）であってもよい。
【００５２】
コンピュータプログラム命令は、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような標準メモリ装置を利用するコンピュータ装置で具現できるメモリに格納され得る。
特許請求の範囲の請求項の記載においては、プロセッサ及びプロセッサメモリはＳＰＤインターフェイス１１２、アドレスマッパー／デコーダー（１１４、１１４−１）、調整器（１１８、１１８−１）、スケジューラ１２２、及びトランザクション及びコマンドキューの統合を表現し得るものである。
【００５３】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５４】
１００、１００−１    ハイブリッドメモリシステム
１１０、１１０−１    ハイブリッドメモリ制御器
１１１    同一チャンネル
１１２    ＳＰＤインターフェイス
１１４、１１４−１    アドレスマッパー／デコーダー
１１６ａ    揮発性メモリ（ＶＭ）トランザクションキュー
１１６ｂ    不揮発性メモリ（ＮＶＭ）トランザクションキュー
１１６−１    ハイブリッドトランザクションキュー
１１８、１１８−１    調整器
１１９    状態フィードバック信号
１２０    コマンドキュー
１２２    スケジューラ
１２４    レスポンスキュー
１３０    （ハイブリッド）メモリグループ
１３２    （揮発性）メモリ（ＶＭ）装置
１３４    （不揮発性）メモリ（ＮＶＭ）装置
１３６    ＳＰＤデータ
１３８    レジスタークロックドライバー（ＲＣＤ）
１４０    メモリセル
【図１】
0006788517.tif 000002
【図２Ａ】
0006788517.tif 000003
【図２Ｂ】
0006788517.tif 000004
【図３】
0006788517.tif 000005