(57)【特許請求の範囲】
【請求項１】
縦型パワー半導体デバイスの製造方法であって、前記製造方法は、
（ｉ）第１の主面（１０３）および前記第１の主面（１０３）とは反対の第２の主面（１０２）を有する半導体ウェハ（１０１）を提供するステップと、
（ｉｉ）第１の不純物を前記第１の主面（１０３）に施すステップと、
（ｉｉｉ）第１の酸化膜層（１１２）を少なくとも前記半導体ウェハ（１０１）の前記第１の主面（１０３）上に形成するステップと、
（ｉｖ）前記ステップ（ｉｉｉ）の後に、キャリアウェハ（１１５）を前記半導体ウェハ（１０１）の前記第１の主面（１０３）上の前記第１の酸化膜層（１１２）と結合するステップと、
（ｖ）前記結合するステップ（ｉｖ）の後に、前記半導体ウェハ（１０１）の前記第２の主面（１０２）上でフロントエンドオブライン処理するステップと、
（ｖｉ）前記フロントエンドオブライン処理するステップ（ｖ）の後に、少なくとも部分的に、前記キャリアウェハ（１１５）および前記半導体ウェハ（１０１）の前記第１の主面（１０３）上の前記第１の酸化膜層（１１２）を除去するステップと、
（ｖｉｉ）前記除去するステップ（ｖｉ）の後に、オーム接触を前記半導体ウェハ（１０１）に形成するために、前記半導体ウェハ（１０１）の前記第１の主面（１０３）上に裏部メタライゼーション層（１１０）を形成するステップとを備え、前記製造方法は、
前記ステップ（ｉｉｉ）において、前記半導体ウェハ（１０１）の前記第１の主面（１０３）上に形成される前記第１の酸化膜層（１１２）を第２の不純物により部分的にドープし、これにより前記第２の不純物により部分的にドープされる前記第１の酸化膜層（１１２）の第１の部分のいずれも、前記第２の不純物によりドープされておらず、かつ、前記第１の酸化膜層（１１２）の前記第１の部分と前記半導体ウェハ（１０１）の前記第１の主面（１０３）との間に配置される、前記第１の酸化膜層（１１２）の第２の部分によって、半導体ウェハから離間されることと、
前記ステップ（ｖ）において、前記第１の酸化膜層（１１２）から前記半導体ウェハ（１０１）へとその第１の主面（１０３）から、前記フロントエンドオブライン処理中に生成された熱によって前記第２の不純物を拡散することと、
前記ステップ（ｖｉ）において、前記キャリアウェハ（１１５）および前記半導体ウェハ（１０１）の前記第１の主面（１０３）上の前記第１の酸化膜層（１１２）を完全に除去することとを特徴とする、製造方法。
【請求項２】
前記ステップ（ｉ）の後かつ前記フロントエンドオブライン処理するステップ（ｖ）の前に、前記半導体ウェハ（１０１）を薄くするステップを備える、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記半導体ウェハ（１０１）を薄くするステップは、前記結合するステップ（ｉｖ）の後に、前記半導体ウェハ（１０１）をその第２の主面（１０２）から薄くすることによって行われる、請求項２に記載の半導体デバイスの製造方法。
【請求項４】
前記半導体ウェハ（１０１）を薄くするステップは、前記第１の酸化膜層（１１２）を形成するステップ（ｉｉｉ）の前に行われる、請求項２に記載の半導体デバイスの製造方法。
【請求項５】
前記第１の酸化膜層（１１２）は、熱酸化によって形成される、請求項１〜請求項４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
第１の不純物をその第１の主面（１０３）に施す前記ステップ（ｉｉ）は、前記半導体ウェハ（１０１）へとその第１の主面（１０３）から前記第１の不純物をイオン注入することによって行われ、前記半導体デバイス内のバッファ層（１０８）は、後続の方法のステップで生成される熱によって、前記注入された第１の不純物を拡散することにより形成される、請求項１〜請求項５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
第３の不純物は、前記第１の酸化膜層（１１２）を通して前記半導体ウェハ（１０１）に注入され、これにより後続の方法のステップで生成される熱によって、前記注入された第３の不純物を拡散することによって第２のバッファ層を形成する、請求項１〜請求項６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記キャリアウェハ（１１５）は、前記フロントエンドオブライン処理するステップ（ｖ）中の前記キャリアウェハ（１１５）への前記不純物に対するバリアとして、少なくとも前記キャリアウェハ（１１５）が前記結合するステップ（ｉｖ）中に前記第１の酸化膜層（１１２）と接触することとなる、前記キャリアウェハ（１１５）の表層上に形成される第２の酸化膜層（１１６）を有する、請求項１〜請求項７のいずれか１項に記載の半導体デバイスの製造方法。
【請求項９】
前記フロントエンドオブライン処理するステップ（ｖ）は少なくとも、第１のアノード層または第１のカソード層のうちの少なくとも一方を前記半導体ウェハ（１０１）の前記第２の主面（１０２）上に形成するステップを備える、請求項１〜請求項８のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１０】
前記第１の酸化膜層（１１２）を形成するステップ（ｉｉｉ）は、前記第１の酸化膜層（１１２）上にマスク（２２０）を形成し、その後に前記第１の酸化膜層（１１２）内に前記マスク（２２０）内の開口部を通して前記第２の不純物のイオン注入を行い、これにより前記マスク（２２０）内の前記開口部を通して露出する前記第１の酸化膜層（１１２）の領域を選択的にドープすることを備える、請求項１〜請求項９のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１１】
前記第１の酸化膜層（１１２）内の前記第２の不純物は、前記フロントエンドオブライン処理するステップ（ｖ）中に生成される熱によって前記半導体ウェハ（１０１）内に拡散され、これにより第２のアノード層または第２のカソード層の少なくとも一方を前記半導体ウェハ（１０１）の前記第１の主面（１０３）上に形成する、請求項１〜請求項１０のいずれか１項に記載の半導体デバイスの製造方法。
【請求項１２】
前記半導体デバイスは、ｐｉｎダイオードまたは電界電荷抽出（ＦＣＥ）ダイオードといったダイオード、ゲートターンオフ（ＧＴＯ）サイリスタ、集積ゲート転流サイリスタ（ＩＧＣＴ）または、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）またはバイモード絶縁ゲートトランジスタ（ＢＩＧＴ）といったバイポーラトランジスタである、請求項１〜請求項１１のいずれか１項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本発明は、パワー半導体デバイスの分野、特に半導体ウェハの表面へのフロントエンドオブライン処理ならびに裏面処理を伴う薄い半導体ウェハを備える半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
背景情報
欧州特許出願公開第１０６５７０６号公報から、集積回路、半導体デバイスおよびその製造方法が知られる。各実施形態は、ハンドルウェハに酸化結合されたデバイスウェハ内において拡散され、ドープされた裏面層を示す。拡散層は、デバイスウェハ内、ハンドルウェハ内、結合酸化膜内、またはポリシリコンまたはエピタキシャルシリコンの付加的な半導体層内に由来してもよい。方法は、熱結合酸化膜または熱および堆積酸化膜を組み合わせて使用する。
【０００３】
国際公開第９４／２３４４４号公報から、２つのウェハをともに結合するための結合領域を形成するために、ウェハ間に化学反応物質を用いた低温ウェハボンディングが知られる。例は、結合液の構成成分として、放射線硬化ドーパントおよび電気活性ドーパントの導入をまた可能にするシリコン酸化結合液を用いるシリコンウェハを含む。シリコンウェハはまた、シリサイド結合領域を形成するために、金属とポリシリコンの堆積層を含む固体反応物を使用してもよい。硝酸のような酸化剤は、結合液に使用されてもよく、結合液は、固体結合反応物と組み合わせて使用されてもよい。追加のシリコンが結合反応のために提供されたときに、シリコンウェハ上の誘電体層が使用されてもよい。このような結合ウェハから製造された集積回路は、埋込層および放射硬化および埋込抵抗を有することができる。
【０００４】
米国特許第５０３４３４３号公報から、中間結合酸化膜層によってハンドルウェハに第１のデバイスウェハを結合することと、デバイスウェハを７ミル以下に薄くすることを含む方法が知られる。１ミル未満のエピタキシャルデバイス層が加えられてもよい。デバイス形成ステップは、第１のデバイスウェハの第１の表層上で行われる。これは、第１のデバイス層の厚さを実質的に有する最終ウェハを製造するために、ハンドルウェハを除去することに続く。シリコンオンインシュレータ（ＳＯＩ）を製造するために、第３のデバイスウェハは、中間酸化膜層によって第１のデバイスウェハの第１の表層に結合され、第３のウェハは、４０ミクロン以下に薄くされる。第１および第３のデバイスウェハは、最終ＳＯＩウェハを形成する。
【０００５】
米国特許第６８７２６４０号公報から、シリコンオンインシュレータ（ＳＯＩ）技術を用いてシリコン上に形成された、減少されたドレイン誘起障壁低下（ＤＩＢＬ）特性を有する、ＣＭＯＳデバイスと、その製造方法が知られる。この方法は、マスキング層の開口部を介しておよびｐ型およびｎ型ウェルのチャネル領域を介して、絶縁層に、高エネルギー、高ドーズの注入を伴い、これにより、実質的にソースとドレインとの間のＳＯＩウェハのゲート領域の下の絶縁層内にボロンリンシリケートガラス（ＢＰＳＧ）拡散ソースを作成する。バックエンド高温処理ステップは、拡散ソースに含まれるドーパントのｐ型およびｎ型ウェルへの拡散を引き起こし、これによりゲート下のチャネル内の非対称逆勾配ドーパントプロファイルを形成する。この方法は、メモリセルのようなデバイス特性を調整するために、ウェハの選択された部分に選択的に適用されることができる。
【０００６】
米国特許出願公開第２０１３／０２２１４０３号公報から、４００Ｖの低電圧ＩＧＢＴの製造プロセスが知られており、これは、低い伝導性およびスイッチング損失のために最適化されているとともに、pコレクタ層の厚さを増加させることによって、活性領域の厚さを薄くし終端領域の厚さを厚くすることによって、機械的安定性を向上させている。デバイスは、ｐドープＣＺウェハ、およびｎドープされたバッファ層が注入されアニールされたｎドープＦＺウェハを提供することによって製造される。２つのウェハは、その間のＳｉＯ膜を介してともに結合され、ｎウェハの厚さは４０μｍに縮小される。ここで、表面層が形成され、そして、活性領域の裏面上でウェハは薄くされるが、終端領域では厚さが維持されている。その後、ホウ素は、活性領域内のバッファ層の裏面全体にわたって、および終端領域内のｐドープされたＦＺウェハへと注入される。ｐドーパントの導入のために、レーザアニールが行われる。
【０００７】
生産コストを下げることは、半導体デバイスの製造において重要な目標である。半導体デバイスの製造においてコストを低下させるための一つの手段は、より大きな直径を有する半導体ウェハを使用することである。より大きなウェハを使用することにより半導体デバイス製造の歩留まりを大幅に高めることができる。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの半導体パワーデバイスは、３００ミリメートルまでの直径を有するウェハ上に製造される。
【０００８】
デバイスを通ってウェハ面に垂直な方向に電流が流れる、ＩＧＢＴ、バイモード絶縁ゲートトランジスタ（ＢＩＧＴ）、ＰＩＮダイオード、ゲートオフ（ＧＴＯ）サイリスタなどのような縦型パワーデバイスの製造においては、表面および裏面は、製造ステップに供される。裏面処理は、バッファ層、アノード層、および／またはカソード層をイオン注入とその後の熱活性化により形成することを含む。デバイスの厚さは、特定のウェハサイズのためのＳＥＭＩ（半導体製造装置材料協会）の基準に適合しないので、薄くされたウェハの取扱を習得する必要がある。薄い大きなウェハの取扱は、ウェハの破損や機械的損傷の危険性を伴う。
【０００９】
半導体デバイスのための公知の製造方法は、図１ａ〜図１ｆを参照して簡単に説明される。図１ａに示すように、表面２と裏面３とを有する第１の低ドープされたｎ型シリコンウェハ１は、表面２でフロントエンドオブライン処理が施される。フロントエンドオブライン処理という用語は、メタライゼーション層まで（しかしそれを含まない）の堆積までの半導体デバイスの全ての製造ステップを含むものとする。例示的には、９００℃以上の温度を有する全ての高温処理ステップを含むものとする。ＩＧＢＴを製造する場合、フロントエンドオブライン処理は、図１ｂに示すように、とりわけｐ型領域４、酸化膜層５およびポリシリコンゲート６を有するウェハ１の表面２のトポロジを生じる。全てのフロントエンドオブラインの高温処理中に（図面には示されていない）終端領域は、その表面２から１５μｍの深さまで、ウェハ１へ導入される。フロントエンドオブライン処理に続いて、上部メタライゼーション層７が表面に形成される。その後、ウェハ１は、図１ｃに示すように、薄くされたウェハ１’を取得するために薄くされる。ウェハ１を薄くすることは、通常、機械的な研磨と化学エッチングとの組み合わせを含む。次に、薄くされたウェハ１'の裏面処理が行われる。図１ｄに示すように、裏面処理の最初のステップにおいて、ｎ型バッファ層８は、深い拡散によって、薄くされたウェハ１’の裏面３に形成される。その後、図１ｅに示すように、薄い高ドープｐ型アノード層９は、薄くされたウェハ１’へとその裏面３からｐ型ドーパントを拡散することによって、薄くされたウェハの裏面に形成される。ｎ型バッファ層８およびｐ型アノード層９の注入されたドーパントは、熱処理によって活性化されなければならない。ウェハの処理された表面に影響を及ぼすことを避けるために、レーザ熱アニール（ＬＴＡ）プロセスは、バッファ層８およびアノード層９を活性化するための最先端技術である。裏面処理の最終ステップは、図１ｆに示すように、アノード層９上に裏面メタライゼーション層１０を形成することである。
【００１０】
上記の方法では、薄くされたウェハを取り扱うときに、ウェハ破損の危険性を最小限に抑えるために、薄くする処理は、フロントエンドオブライン処理および上部メタライゼーション層の形成後の製造方法の段階で行われる。圧力は、ウェハを薄くするための機械的な研削プロセスで印加されなければならず、表面上またはウェハの層のスタック内に形成された任意のトポロジまたは構造に痕跡を残す。したがって、薄化の均一性は、ウェハ上に形成されたトポロジによって悪化する。さらに、裏面加工は薄くされたウェハの取扱を必要とし、これにより、ウェハ破損の危険性を伴う。また、裏面処理中のウェハの表面のウェハ支持体との任意の接触は、表面上の粒子または表面の損傷を容易にもたらす。
【００１１】
ウェハ破損のリスクをさらに最小化する代替的なアプローチとしては、深い拡散によって、ウェハを薄くする前にバッファ層を形成することを考えることができる。しかし、そのようなバッファ層の深い拡散に必要な深さは、薄化処理の間に除去されるべき層の厚さの増加と共に増加する。ウェハが大きいほどＳＥＭＩ規格にしたがって大きな厚さを有するという事実のために、ウェハの薄化前の深い拡散によりバッファ層を形成することは、２００ｍｍ以上の直径を有するウェハに対して、もはや不可能である。
【００１２】
ウェハ上のエピタキシによってバッファ層を含むデバイスを製造することは、薄くされたウェハの取扱を避け、ウェハ破損のリスクを最小限にするための、別の可能なアプローチである。しかし、半導体層のエピタキシは、半導体デバイスを製造するための上述の方法に比べてより高いコストを伴うという欠点を有する。
【発明の概要】
【課題を解決するための手段】
【００１３】
発明の概要
本発明の目的は、ウェハの破損のリスクを最小限に抑えることができ、裏面処理中に表面上での粒子の発生を回避することができ、裏面処理中に表面の損傷を回避することができ、最終的なデバイスウェハの不均一な厚さを回避することができ、同時にコストの面で効率的である、薄いウェハを備えた半導体デバイスの製造方法を提供することである。
【００１４】
目的は、請求項１に係る縦型パワー半導体デバイスの製造方法によって達成される。請求項１に係る発明の方法において、半導体ウェハは、フロントエンドオブライン処理中にキャリアウェハに結合した状態にある。したがって、半導体ウェハがどれほど薄くとも、フロントエンドオブライン処理中のウェハ破損のリスクは最小化される。また、フロントエンドオブライン処理中に発生する熱によって半導体ウェハへとその第１の主面から第２の不純物を拡散することよって、ドープ層が半導体ウェハの第１の主面上に形成されるときに、半導体ウェハは、キャリアウェハに依然として結合される。したがって、アノード層９の形成に薄くされた半導体ウェハ１’の取扱を伴う上述の方法に比べて、半導体ウェハの破損のリスクはさらに低減される。最後に、薄くされた半導体ウェハの処理を伴う上述の既知の方法においてバッファ層８とアノード層９とに必須とされるような、ＬＴＡプロセスなどの追加の熱処理によって、第２の不純物は、活性化されなくてもよい。このことは、裏面処理中に表面の粒子の発生を回避させることができ、裏面処理中に表面の損傷を防ぐことができる。
【００１５】
請求項１に係る方法において、第２の不純物がドープされていない第１の酸化膜層の第２の部分は、第２の不純物のための拡散障壁として作用する。フロントエンドオブライン処理ステップ中に、第２の不純物は、それが半導体ウェハへと拡散する前に、はじめに第１の酸化膜層のこの第２の部分を介して拡散しなければならない。第２の不純物がドープされていない第１の酸化膜層の第２の部分の厚さを調整することにより、半導体ウェハにおける第２の不純物の拡散深さを調整することができる。例示的に、第１の不純物の半導体ウェハへの拡散に比べた第２の不純物の半導体ウェハへの遅延された拡散は、半導体ウェハにおける第２の不純物の拡散深さの比率を、第１の不純物に対するものよりも低くすることができる。
【００１６】
本開示のさらなる発展は、従属請求項に特定される。
例示的な実施形態では、半導体デバイスの製造方法は、半導体ウェハを提供するステップ（ｉ）の後かつフロントエンドオブライン処理ステップ（ｖ）の前に、半導体ウェハを薄くするステップを含む。この特徴は、半導体ウェハを薄くすることがフロントエンドオブライン処理ステップ（ｖ）の間に形成されたトポロジによって悪化されず、最終的なデバイスのウェハの厚さの均一性が改善されるという利点を有する。
【００１７】
例示的な実施形態では、半導体ウェハを薄くするステップは、結合ステップ（ｉｖ）の後にのみ第２の主面から半導体ウェハを薄くすることによって行われる。この特徴は、結合ステップ（ｉｖ）中および結合ステップ（ｉｖ）の前に、ウェハが破損するという危険性が低減されるという利点を有する。
【００１８】
別の例示的な実施形態では、半導体ウェハを薄くするステップは、第１の酸化膜層の形成ステップ（ｉｉｉ）の前に行われる。
【００１９】
例示的な実施形態では、半導体ウェハは、半導体ウェハを薄くするステップにおいて、半導体デバイスにおける半導体ウェハの最終厚さまで薄くされる。
【００２０】
例示的な実施形態において、第１の酸化膜層は、熱酸化により形成される。熱酸化は、酸化シリコンを形成するための最も費用効率的な方法である。さらに、熱酸化は、非常に均一な厚さのシリコン酸化膜層をもたらす。
【００２１】
例示的な実施形態では、半導体ウェハの第１の主面上に第１の不純物を施すステップは、半導体ウェハへとその第１の主面から第１の不純物をイオン注入することにより行われ、半導体デバイスのバッファ層は、後続の方法ステップで発生した熱による注入された第１の不純物の拡散によって形成される。例示的に、第１の酸化膜層が熱酸化により形成される場合には、注入された第１の不純物は、半導体ウェハの熱酸化時に発生する熱によって半導体ウェハに導入されることができる。
【００２２】
例示的な実施形態では、第３の不純物は、後続の方法ステップで発生した熱により注入された第３の不純物の拡散によって、第２のバッファ層を形成するために第１の酸化膜層を介して半導体ウェハに注入される。このようにして、第１および第３の不純物を含む階段状のバッファが形成されてもよい。
【００２３】
例示的な実施形態では、キャリアウェハは、フロントエンドオブライン処理ステップ（ｖ）中のキャリアウェハ中の不純物に対するバリアとして、結合ステップ（ｉｖ）中にキャリアウェハ（１１５）が第１の酸化膜層（１１２）に接触する、少なくともその表層上に形成された第２の酸化膜層を有する。
【００２４】
例示的な実施形態では、フロントエンドオブライン処理ステップ（ｖ）は少なくとも、半導体ウェハに第１のアノード層および／または第１のカソード層を形成するステップを含む。例示的に、メタライゼーション層は、フロントエンドオブライン処理の後に、半導体ウェハの第１の主面上に形成される。
【００２５】
例示的な実施形態では、第１の酸化膜層を形成するステップ（ｉｉｉ）は、第１の酸化膜層にマスクを形成することと、マスクの開口部を介して露出された第１の酸化膜層の領域を選択的にドープするための、後続のマスク内の開口部を介する第１の酸化膜層への第２の不純物のイオン注入とを含む。
【００２６】
例示的な実施形態において、第１の酸化膜層における第２の不純物は、半導体ウェハの第１の主面上に第２のアノード層および／または第２のカソード層を形成するために、フロントエンドオブライン処理ステップ（ｖ）中に発生する熱によって半導体ウェハに拡散される。
【００２７】
例示的な実施形態では、半導体デバイスは、半導体デバイスは、ｐｉｎダイオードまたは電界電荷抽出（ＦＣＥ）ダイオードといったダイオード、ゲートターンオフ（ＧＴＯ）サイリスタ、集積ゲート転流サイリスタ（ＩＧＣＴ）、または、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、逆導通絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）またはバイモード絶縁ゲートトランジスタ（ＢＩＧＴ）といったバイポーラトランジスタである。
【００２８】
図面の簡単な説明
発明の詳細な実施形態は、以下に添付の図面を参照して説明されるだろう。
【図面の簡単な説明】
【００２９】
【図１ａ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図１ｂ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図１ｃ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図１ｄ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図１ｅ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図１ｆ】薄い半導体ウェハを備えた半導体デバイスを製造するための既知の方法を説明する図である。
【図２ａ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図２ｂ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図２ｃ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図２ｄ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図２ｅ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図２ｆ】本発明に係る半導体デバイスの製造方法の第１の実施形態を示す図である。
【図３ａ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【図３ｂ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【図３ｃ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【図３ｄ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【図３ｅ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【図３ｆ】本発明に係る半導体デバイスの製造方法の第２の実施形態を示す図である。
【発明を実施するための形態】
【００３０】
図面で使用される参照符号とその意味は、参照符号の一覧に要約される。一般に、類似の要素は、本明細書全体を通じて同一の参照符号を有する。記載された実施形態は、例として意図され、本発明の範囲を限定するものではない。
【００３１】
好ましい実施形態の詳細な説明
図２ａ〜２ｆは、本発明に係る半導体デバイスの製造方法の第１の実施形態を説明する。第１の実施形態に係る方法では、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が形成される。ＩＧＢＴは、特許請求の範囲における半導体デバイスの一例である。図２ａに示されるように、表面１０２と裏面１０３とを有する低ドープされたｎ型シリコンウェハ１０１は、はじめに提供される。ここでは、シリコンウェハは、特許請求の範囲における半導体ウェハのための一例である。裏面１０３は、ウェハ１０１の第１の主面を形成し、表面１０２は、ウェハ１０１の第２の主面を形成する。図２ａにまた示すように、薄いリンイオン注入層１１１は、ウェハの裏面に形成される。リンは、特許請求の範囲における第１の不純物の一例である。
【００３２】
次のステップとして、ウェハ１０１の熱酸化は、それぞれウェハ１０１の表面１０２上および裏面１０３上に熱酸化膜層１１２を形成するために行われる。熱酸化膜層１１２は、特許請求の範囲における第１の酸化膜層の一例である。本実施形態では、熱酸化膜層の厚さは、１００ｎｍから５００ｎｍの間の範囲である。熱酸化プロセスステップ中に、注入層１１１のリンは、最終的なデバイスにおいてバッファ層１０８を形成するであろうｎ型層１０８を形成するために、拡散によりウェハ１０１の内側に向かって導入される。次の処理ステップとして、図２ｂ中の矢印で示すように、ホウ素注入層１１３は、ウェハ１０１の裏面１０３上の酸化膜層１１２に形成される。イオン注入の深さは、酸化膜層１１２の厚さよりも小さい。したがって、ホウ素注入層１１３は、ホウ素がドープされておらず、ホウ素注入層１１３と半導体ウェハ１０１の第１の主面１０３との間に配置される第１の酸化膜層１１２の部分によって、半導体ウェハ１０１から離間される。
【００３３】
ホウ素注入層１１３を熱酸化膜層１１２内に形成した後、図２ｃに示すような得られたウェハ１０１は、キャリアウェハ１１５中の不純物に対するバリアとしてのバリア酸化膜層１１６で覆われた、キャリアウェハ１１５に結合される。バリア酸化膜層１１６は、特許請求の範囲における第２の酸化膜層の一例である。キャリアウェハ１１５は、チョクラルスキー法により、すなわち、坩堝内に保持される溶融物から重力に逆らって単結晶を引き上げることにより製造された、チョクラルスキーウェハであってもよい。半導体ウェハ１０１は、結晶の狭い領域が溶融し、この溶融したゾーンが結晶に沿って移動され、こうして高度に精製された結晶を生成する、フローティングゾーン法により製造されるフロートゾーンウェハであってもよい。フロートゾーンウェハに比べて、チョクラルスキーウェハは、より高い不純物濃度を有するが、はるかにコスト面で効率的に製造されることができる。結合は、以下に説明する後続のフロントエンドオブライン処理中の高温プロセスステップを行うことができる、永久的な結合として行われる。永久的な結合は、高い圧力でキャリアウェハ１１５にウェハ１０１を押し付けることによって行われてもよい。その後または同時に、結合アニールステップは、少なくとも３００℃の温度で行われてもよい。例示的に、少なくとも７００℃の温度が適用される。このステップでの最高温度は例示的に８００℃であってもよい。
【００３４】
図２ｄに示すように、結合ステップの後に、ウェハ１０１は、デバイスウェハの最終的なまたは所望の厚さまで薄くされるが、ここで、参照符号１０１’は、薄くされたウェハを指し、参照符号１０２’は、薄くされたウェハ１０１’の表面を指す。デバイスウェハの最終的な厚さは、最大１２００Ｖに適したデバイスに対する１１５μｍから、または最大３３００Ｖに適したデバイスに対する３８０μｍまでであってもよい。例示的に、最終的なデバイスウェハ、すなわち薄くされた半導体ウェハ１０１’の厚さは、１００μｍから６００μｍの間である。ここで、デバイスウェハという用語は、全てのドープされた半導体領域を含む半導体ウェハを意味する。薄化処理は、たとえば、機械的研磨および／または化学エッチングといったエッチングにより行われることができる。例示的に、薄化処理は、化学機械研磨（ＣＭＰ）によって行われることができる。薄化処理では、ウェハ１０１の表面上の熱酸化膜層もまた除去され、新しい表面１０２’が形成される。
【００３５】
その後、フロントエンドオブライン処理は、薄くされたシリコンウェハ１０１’の表面１０２’上で行われる。絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を製造するための製造方法を示す本実施形態では、図２ｅに示すように、ｐ型領域１０４、ｐ型領域１０４に埋め込まれたｎ型領域（図示せず）、酸化膜層１０５、および、ポリシリコンゲート１０６は、フロントエンドオブライン処理中に形成される。フロントエンドオブライン処理中に、第２の不純物のための一例である、ホウ素注入層１１３のホウ素は、ｐ型アノード層１０９を形成するために、フロントエンドオブライン処理中に発生する熱による拡散により、ウェハ１０１’へとその裏面から酸化膜層１１２を介して導入される。アノード層１０９の深さと厚みを制御するために、正確な熱管理と熱酸化膜層１１２および注入層１１３の厚さの制御とは、必須である。フロントエンドオブラインに続いて、上面メタライゼーション層１０７の形態でのメタライゼーション層は、ウェハ１０１’の薄くされた表面１０２’上にフロントエンドオブライン処理において事前に形成されたトポロジに形成される。
【００３６】
次のステップでは、キャリアウェハ１１５は、機械的研磨および／または化学エッチング等のエッチングにより、ウェハ１０１’から除去され、壊れやすいウェハ表面１０２’は、バックグラインドテープ（図示しない）で覆われる。結合界面での酸化膜層は、電気制御エンドポイントとして機能してもよい。たとえば、研磨の間に、表層の抵抗が監視されてもよい。研磨ステップが酸化膜層に達すると、抵抗の急激な変化が発生するだろう。残りの酸化膜層は、アノード層１０９に影響を与えることなく、キャリアウェハ１１５およびキャリアウェハ１１５と半導体ウェハ１０１’との間の酸化膜層１１２および１１６の除去を制御するために、第１のウェハ１０１’をエッチングすることなく、選択的にエッチングされることができる。最後に、裏面メタライゼーション層１１０の形態のメタライゼーション層は、図２ｆに示すような半導体デバイスを得るために、アノード層１０９上に形成される。裏面メタライゼーション層１１０を形成することは、金属の蒸発およびその後の焼結のために、５００℃未満の温度で行われる。
【００３７】
図３ａ〜図３ｆは、本発明に係る半導体デバイスの製造方法の第２の実施形態を説明する。第２の実施形態は、第１の実施形態と同様であるが、記載される方法により製造される半導体デバイスは、逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。ＲＣ−ＩＧＢＴは、ＲＣ−ＩＧＢＴにおいて構築されるアノード層が、交互のｐおよびｎドープ領域を有するという点でＩＧＢＴとは異なる。相違点のみが説明され、第１の実施形態と同じ参照番号が同じ要素のために使用される。
【００３８】
ウェハ１０１を提供し、ウェハ１０１の裏面にリン注入層１１１を形成する第１の方法ステップが第１のおよび第２の実施形態と同様であるので、図３ａは、図２ａに相当する。次に、図３ｂに示される熱酸化膜層１１２は、第１の実施形態と同様に形成される。しかし、ホウ素のイオン注入を行う前に、マスキング層２２０は、ウェハ１０１の裏面１０３に形成された酸化膜層１１２を部分的に覆うために、ウェハ１０１の裏面１０３に形成される。マスキング層２２０は、たとえば、レジスト層であってもよい。マスキング層２２０を形成した後、イオン注入は、第１の実施形態と同様に、ウェハ１０１の裏面１０３上で行われる。第１の実施形態に対する図２ｂのように、イオン注入は、第２の実施形態に対する図３ｂにおいて再び矢印で示される。マスキング層２２０の開口部を介してイオン注入することにより、薄く構造化されたホウ素注入層２１３は、ウェハ１０１の裏面１０３上の熱酸化膜層１１２内に形成される。この第２の実施形態においても、ホウ素の注入深さは、酸化膜層１１２の厚さ未満であるものとする。図３ｄに示すように、ウェハ１０１をキャリアウェハ１１５に結合するステップと、ウェハ１０１を最終的な厚さまで薄くするステップと、薄くされたウェハ１０１’の表面１０２’上のフロントエンドライン処理ステップと、こうして形成される図３ｅに示されるトポロジ上に、上部メタライゼーション層１０７の形態でメタライゼーション層を形成するステップと、キャリアウェハを除去し、図３ｆに示すように、裏面メタライゼーション層１１０の形態でメタライゼーション層を形成するステップは、図２ｄ〜２ｆで説明した第１実施形態の方法ステップと同様である。しかし、第２の実施形態では、第１の実施形態と同様の連続するアノード層１０９の代わりに、構造化されたアノード層２０９は、フロントエンドオブライン処理中に発生する熱により、ウェハ１０１’にその裏面から酸化膜層１１２を介して導入される、構造化された注入層２１３からのホウ素の拡散によって形成される。
【００３９】
なお、当業者には明らかなように、上述した実施形態の変形例は、添付の特許請求の範囲によって定義される本発明の思想から逸脱することなく可能であろう。
【００４０】
薄いウェハを備えた半導体デバイスを製造する本発明の方法は、第１の実施形態においてＩＧＢＴを製造するため、第２の実施形態においてＲＣ−ＩＧＢＴを製造するために説明された。しかし、本発明の方法はまた、薄い半導体ウェハを備え、半導体ウェハの表面にフロントエンドオブライン処理を必要とするだけでなく、半導体ウェハの裏面上のドープ層を形成する他の半導体デバイスを製造するために使用されることができる。添付の特許請求の範囲に定義された本発明の方法により製造することができる他の半導体デバイスは、たとえば、バイモード絶縁ゲートトランジスタ（ＢＩＧＴ）、ＰＩＮダイオード、電界電荷抽出（ＦＣＥ）ダイオード、ゲートターンオフ（ＧＴＯ）サイリスタ、集積ゲート転流サイリスタ（ＩＧＣＴ）である。ＢＩＧＴは、ウェハの中央領域において第１の主面（裏面）にパイロットｐ型アノード領域を有するＲＣ−ＩＧＢＴである。各パイロット領域エリアは、パイロット領域の境界に配置される任意の２つのｎドープされた第１の領域が、パイロット領域にわたって、ベース層の厚さ（ｎ型ドープ層）の２倍よりも大きい距離を有する領域である。これは、パイロット領域が互いに小さい距離を有する第１の領域によって囲まれてもよいが、パイロット領域の領域にわたって、任意の２つの第１の領域の間の距離は、ベース層の厚さの２倍よりも大きくなければならないことを意味する。ＢＩＧＴは、たとえば、米国特許第８２１２２８３号公報に記載される。
【００４１】
上述の実施形態では、ホウ素は、特許請求の範囲における第２の不純物のための一例として与えられた。しかし、製造される半導体デバイスに応じて、第２の不純物は他のドーパントであってもよく、ｐ型ドーパントとすることができるだけでなく、ｎ型ドーパントであってもよい。たとえば、ＰＩＮダイオードを製造するために、ｎ型ドーパントは、第２の不純物として使用されることができる。
【００４２】
半導体ウェハを備えるＰＩＮダイオードを製造するときに、たとえば、ウェハの裏面に高濃度にドープされたｎ型層は、第２の不純物のための一例としてのｎ型ドーパントを、ウェハの裏面に形成された酸化膜層内に注入することにより形成されることができる。注入されたｎ型ドーパントは、その後、ウェハの表面上に高濃度にドープされたｐ型層を形成するステップを含む、後続のフロントエンドオブライン処理を通して印加される熱によって、ウェハの裏面に酸化膜層を通って拡散するだろう。第２の不純物として用いられるｎ型ドーパントは、たとえばリンまたはヒ素であってもよい。
【００４３】
上述した第２の実施形態では、構造化またはパターン化されたホウ素注入層を用いて構造化されたｐ型アノード層を形成することが説明された。しかし、製造される半導体デバイスに応じて、はじめに、第１のマスキング層により、上記の第２の実施形態で説明したように第１のドーパントの第１の構造化パターンを形成し、その後、第１のドーパント注入層の構造化パターンを形成するために使用された第１のマスキング層を除去し、ウェハ裏面（特許請求の範囲における第１の主面）上の酸化膜層上に第２のマスキング層を形成し、最後に第２のマスキング層の開口部を通して第２のドーパントを注入することによって、２つの異なるドーパント（たとえばｎ型ドーパントおよびｐ型ドーパント）の組み合わせを有する構造化された注入層を有することも可能である。このようにして、ｎ型およびｐ型層のパターンは、最終的なデバイスに形成されることができる。このようなパターンは、たとえば、電界電荷抽出（ＦＣＥ）ダイオードのために必要とされるであろう。また、本変形例において、第１および第２のドーパントの注入深さは、それぞれ、酸化膜層の厚さ未満であるものとする。
【００４４】
リンは、特許請求の範囲における第１の不純物のための例として、上記第１のおよび第２の実施形態で使用された。しかし、製造される半導体デバイスに応じて、他のドーパントは、特許請求の範囲における第１の不純物として使用されることができる。これは、ｎ型ドーパントまたはｐ型ドーパントのいずれかであり得る。
【００４５】
上述の実施形態では、ｐ型ドーパントは、特許請求の範囲における第１の不純物のための例として使用され、ｎ型ドーパントは、特許請求の範囲における第２の不純物のための例として使用された。しかし、特許請求の範囲における第１および第２の不純物は、異なる導電型のドーパントである必要はない。第１および第２の不純物は、両方ｎ型ドーパントであってもよいし、両方ｐ型ドーパントであってもよい。
【００４６】
上述の実施形態では、イオン注入は、ウェハの裏面に第１の不純物を施すために使用された。裏面に第１の不純物を堆積させるといった、ウェハの裏面に第１の不純物を施す他の方法が使用されることができる。第１の不純物は、たとえば、ドープされたガラス層の形態でウェハの裏面上に堆積させられることができる。一般的には、特許請求の範囲において、第１の主面上に不純物を施すことは、半導体ウェハにその第１の主面から不純物を注入することにより、または不純物でドープされる層を直接半導体ウェハの第１の主面に堆積させることによって、半導体ウェハの第１の主面上に不純物を提供することを意味する。
【００４７】
上述の実施形態では、低ドープのｎ型シリコンウェハは、特許請求の範囲において、半導体ウェハの例として使用された。しかし、製造される半導体デバイスに応じて、任意の他の半導体ウェハが使用されることができる。半導体ウェハは、シリコン基板である必要はなく、任意の他の半導体材料であることができる。それは、ｎ型、ｐ型、真性半導体ウェハであることができる。
【００４８】
上述の実施形態では、半導体ウェハの薄膜化は、結合ステップの後に行われたが、それはまた、結合ステップの前に行われることができる。
【００４９】
上記実施形態では、上部メタライゼーション層と裏部メタライゼーション層とは別々に行われたが、上部メタライゼーション層は、キャリアウェハを除去するステップの後に、裏部メタライゼーション層と同じ処理ステップで同時に一緒に形成されてもよい。
【００５０】
上述の実施形態では、フロントエンドオブライン処理は、ｐ型領域、ｐ型領域に埋め込まれたｎ型領域、酸化膜層およびポリシリコンゲートを形成するステップを備える。しかし、製造されるデバイスに応じて、フロントエンドオブライン処理は、他の処理ステップを備えてもよい。フロントエンドオブライン処理は、拡散によって第２の不純物を酸化膜層から半導体ウェハにその第１の主面から導入するように十分な熱を生成する処理ステップを備えれば、十分である。そのような処理ステップは、たとえば、アノード層および／またはカソード層を形成するステップであることができる。フロントエンドオブライン処理の少なくとも１つのステップ中の温度は、例示的に９００℃を超え、例示的に９５０℃を超え、例示的に１２５０℃を超える。パワー半導体デバイスに対して、このような高温ステップは、半導体ウェハ表面（すなわち、特許請求の範囲における第２の主面）へのドーパントの注入に続く、その活性化および拡散のステップであってもよい。
【００５１】
上述の実施形態では、第１のドーパントで部分的にドープされた、ウェハの表面上の酸化膜層を形成するために、第１のドーパントとしてのホウ素がイオン注入により酸化膜層１１２内に注入された。しかし、たとえば、半導体ウェハの熱酸化中に蒸気に第１のドーパントのための前駆体を添加することによって、酸化膜層１１２の成長中に第１のドーパントを組み込むことも可能である。この場合、前駆体は、熱酸化の開始後の所定時間経過後にのみ、蒸気に加えられなければならない。
【００５２】
「備える」という用語は、他の要素またはステップを排除するものではないことと、「ａ」または「ａｎ」という不定冠詞は、複数を排除するものではないことに留意すべきである。また、異なる実施形態に関連して説明した要素は組み合わされてもよい。
【００５３】
参照符号の一覧
【符号の説明】
【００５４】
１  ウェハ
１’  薄くされたウェハ
２  表面
３  裏面
３’  薄くされたウェハの裏面
４  ｐ型領域
５  酸化膜層
６  ポリシリコンゲート
７  上部メタライゼーション
８  バッファ層
９  アノード層
１０  裏面メタライゼーション
１０１  ウェハ
１０１’  薄くされたウェハ
１０２  表面
１０２’  薄くされたウェハの表面
１０３  裏面
１０３’  薄くされたウェハの裏面
１０４  ｐ型領域
１０５  酸化膜層
１０６  ポリシリコンゲート
１０７  上部メタライゼーション層
１０８  バッファ層
１０９  アノード層
１１０  裏面メタライゼーション層
１１１  リン注入層層
１１２  酸化膜層
１１３  ホウ素注入層
１１５  キャリアウェハ
１１６  酸化膜バリア層
２０９  アノード層
２１３  ホウ素注入層
２２０  マスキング層
【図１ａ】
0006654189.tif 000002
【図１ｂ】
0006654189.tif 000003
【図１ｃ】
0006654189.tif 000004
【図１ｄ】
0006654189.tif 000005
【図１ｅ】
0006654189.tif 000006
【図１ｆ】
0006654189.tif 000007
【図２ａ】
0006654189.tif 000008
【図２ｂ】
0006654189.tif 000009
【図２ｃ】
0006654189.tif 000010
【図２ｄ】
0006654189.tif 000011
【図２ｅ】
0006654189.tif 000012
【図２ｆ】
0006654189.tif 000013
【図３ａ】
0006654189.tif 000014
【図３ｂ】
0006654189.tif 000015
【図３ｃ】
0006654189.tif 000016
【図３ｄ】
0006654189.tif 000017
【図３ｅ】
0006654189.tif 000018
【図３ｆ】
0006654189.tif 000019