(57)【特許請求の範囲】
【請求項１】
ストレージと、
ストレージ制御回路と、
ホストと、
を有するストレージシステムであって、
前記ストレージ制御回路は、コントローラと、キャッシュメモリと、蓄電装置と、を有し、
前記コントローラは、前記ホストのアクセスに従って、前記ストレージと前記ホストとの間で入出力するデータを制御する機能を有し、
前記キャッシュメモリは、トランジスタを有し、
前記トランジスタは、オフにすることで前記データに応じた電荷を保持する機能を有し、
前記蓄電装置は、外部からの電力の供給が途絶えた状態で、前記キャッシュメモリにおいてデータのリフレッシュが行われる期間に、前記キャッシュメモリに電力を供給し、前記キャッシュメモリにおいてデータのリフレッシュが行われない期間に、前記キャッシュメモリに電力を供給しないこと、
を特徴とするストレージシステム。
【請求項２】
請求項１において、
前記トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とするストレージシステム。
【請求項３】
請求項１または２において、
前記トランジスタはキャパシタに電気的に接続され、
前記トランジスタをオフにすることで、前記キャパシタに前記データに応じた電荷を保持する機能を有することを特徴とするストレージシステム。
【請求項４】
請求項３において、
ストレージ制御回路は、タイマーを有し、
前記タイマーの制御によって、前記データをリフレッシュすることを特徴とするストレージシステム。
【請求項５】
コントローラと、
キャッシュメモリと、
蓄電装置と、
を有し、
前記コントローラは、ホストのアクセスに従って、ストレージと前記ホストとの間で入出力するデータを制御する機能を有し、
前記キャッシュメモリは、トランジスタを有し、
前記トランジスタは、オフにすることで前記データに応じた電荷を保持する機能を有し、
前記蓄電装置は、外部からの電力の供給が途絶えた状態で、前記キャッシュメモリにおいてデータのリフレッシュが行われる期間に、前記キャッシュメモリに電力を供給し、前記キャッシュメモリにおいてデータのリフレッシュが行われない期間に、前記キャッシュメモリに電力を供給しないこと、
を特徴とするストレージ制御回路。
【請求項６】
請求項５において、
前記トランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とするストレージ制御回路。
【請求項７】
請求項５または６において、
前記トランジスタはキャパシタに電気的に接続され、
前記トランジスタをオフにすることで、前記キャパシタに前記データに応じた電荷を保持する機能を有することを特徴とするストレージ制御回路。
【請求項８】
請求項７において、
タイマーを有し、
前記タイマーの制御によって前記データをリフレッシュすることを特徴とするストレージ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、ストレージシステム、およびストレージ制御回路に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
ストレージシステムは、ビッグデータ等の巨大で複雑なデータ集合を収集、管理、あるいは取捨選択するためのシステムである。ストレージシステムにおいて、ストレージにはフラッシュメモリが採用される。フラッシュメモリは、ハードディスクドライブ（ＨＤＤ）に比べて静音性、耐衝撃性等に優れるため、ストレージへの採用が進んでいる。
【０００４】
フラッシュメモリは複数の優れた点を有するものの、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に比べて、データの入出力が遅い。そのため、ストレージシステムでは、データの入出力を行うために一時的にデータを記憶するキャッシュメモリを別途備える（例えば、特許文献１を参照）。キャッシュメモリには、例えばＤＲＡＭが採用される。
【０００５】
ＤＲＡＭは、瞬停等の電力の供給の遮断があった場合、データが消失する虞がある。そのためストレージシステムでは、データが消失しないようにするため、キャパシタやバッテリーといった蓄電装置を設け、キャッシュメモリからフラッシュメモリへのデータの退避を行う対策が図られている（例えば、特許文献２を参照）。
【０００６】
また特許文献３には、ストレージシステムのキャッシュメモリとして、チャネル形成領域に酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を有するトランジスタ（以下、ＯＳトランジスタ）を有するメモリセルを有する構成が開示されている。特許文献３において、ＯＳトランジスタを有するメモリセルは、通常のＤＲＡＭよりも長い周期でリフレッシュを行ってもデータの保持が可能であることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１１／０１０３４４号
【特許文献２】国際公開第２０１３／０５１０６２号
【特許文献３】米国特許出願公開第２０１３／０２６２７６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、ストレージシステム、およびストレージ制御回路の構成には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成のストレージシステム、およびストレージ制御回路が提案できれば、選択の自由度を向上させることにつながる。
【０００９】
そこで本発明の一態様は、新規なストレージシステム、およびストレージ制御回路を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置、または、新規なシステムを提供することを課題の一とする。
【００１０】
またはキャッシュメモリのデータをストレージに退避する構成では、データをリフレッシュする電力に加えて、ストレージにデータを退避に要する電力を確保する必要がある。そのため、大型の蓄電装置が必要になる。
【００１１】
そこで本発明の一態様では、電力の供給の停止があっても、ストレージにデータを退避することなくデータの保持が可能な、新規な構成のストレージシステム等を提供することを課題の一とする。または、本発明の一態様は、データの保持に要する電力を削減できる、新規な構成のストレージシステム等を提供することを課題の一とする。
【００１２】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１３】
本発明の一態様は、ストレージと、ストレージ制御回路と、ホストと、を有するストレージシステムであって、ストレージ制御回路は、コントローラと、キャッシュメモリと、蓄電装置と、を有し、コントローラは、ホストのアクセスに従って、ストレージとホストとの間で入出力するデータを制御する機能を有し、キャッシュメモリは、トランジスタを有し、トランジスタは、オフにすることでデータに応じた電荷を保持する機能を有し、蓄電装置は、外部からの電力の供給が途絶えた状態で、トランジスタをオフにするための電力を供給する機能を有すること、を特徴とするストレージシステムである。
【００１４】
本発明の一態様において、トランジスタは、チャネル形成領域に酸化物半導体を有するストレージシステムが好ましい。
【００１５】
本発明の一態様において、トランジスタはキャパシタに電気的に接続され、トランジスタをオフにすることで、キャパシタにデータに応じた電荷を保持する機能を有するストレージシステムが好ましい。
【００１６】
本発明の一態様において、ストレージ制御回路は、タイマーを有し、タイマーの制御によってデータをリフレッシュするストレージシステムが好ましい。
【００１７】
本発明の一態様は、コントローラと、キャッシュメモリと、蓄電装置と、を有し、コントローラは、ホストのアクセスに従って、ストレージとホストとの間で入出力するデータを制御する機能を有し、キャッシュメモリは、トランジスタを有し、トランジスタは、オフにすることでデータに応じた電荷を保持する機能を有し、蓄電装置は、外部からの電力の供給が途絶えた状態で、トランジスタをオフにするための電力を供給する機能を有するストレージ制御回路である。
【００１８】
本発明の一態様において、トランジスタは、チャネル形成領域に酸化物半導体を有するストレージ制御回路が好ましい。
【００１９】
本発明の一態様において、トランジスタはキャパシタに電気的に接続され、トランジスタをオフにすることで、キャパシタにデータに応じた電荷を保持する機能を有するストレージ制御回路が好ましい。
【００２０】
本発明の一態様において、タイマーを有し、タイマーの制御によってデータをリフレッシュするストレージ制御回路が好ましい。
【００２１】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
【発明の効果】
【００２２】
本発明の一態様は、新規なストレージシステム、およびストレージ制御回路を提供することができる。または、本発明の一態様は、新規な半導体装置、または、新規なシステムを提供することができる。
【００２３】
または、本発明の一態様では、電力の供給の停止があっても、ストレージにデータを退避することなくデータの保持が可能な、新規な構成のストレージシステム等を提供することができる。または、本発明の一態様は、データの保持に要する電力を削減できる、新規な構成のストレージシステム等を提供することができる。
【００２４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様を説明するためのブロック図および回路図。
【図２】本発明の一態様を説明するためのブロック図。
【図３】本発明の一態様を説明するためのタイミングチャート。
【図４】本発明の一態様を説明するためのフローチャート。
【図５】本発明の一態様を説明するためのタイミングチャート。
【図６】本発明の一態様を説明するためのフローチャート。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】本発明の一態様を説明するための上面図および断面模式図。
【図１２】本発明の一態様を説明するための上面図および断面模式図。
【図１３】本発明の一態様を説明するための上面図および断面模式図。
【図１４】本発明の一態様を説明するための上面図および断面模式図。
【図１５】本発明の一態様を説明するための断面模式図。
【図１６】本発明の一態様を説明するための断面模式図。
【図１７】本発明の一態様を説明するための上面図および断面模式図。
【図１８】本発明の一態様を説明するための断面模式図。
【図１９】本発明の一態様を説明するためのアレニウスプロット図。
【図２０】本発明の一態様を適用可能なストレージシステムを説明する図。
【図２１】本発明の一態様を適用可能なストレージシステムを説明する図。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、または特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、または特許請求の範囲において省略することもありうる。
【００２８】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、または同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るストレージシステムについて説明する。
【００３０】
＜ストレージシステムのブロック図について＞
図１（Ａ）には、本発明の一態様であるストレージシステムのブロック図を示す。図１には、ホスト１１、ストレージ制御回路１２、及びストレージ１３を図示している。ストレージ制御回路１２は、コントローラ２１（図中、Ｃｏｎｔｒｏｌｌｅｒ  と図示）、キャッシュメモリ２２（図中、Ｃａｃｈｅ  Ｍｅｍｏｒｙ  と図示）、蓄電装置２３（図中、Ｂａｔｔｅｒｙ  と図示）及びタイマー２４（図中、Ｔｉｍｅｒ  と図示）を有する。
【００３１】
ホスト１１は、ストレージ１３に記憶されたデータにアクセスするコンピュータに相当する。ホスト１１は、サーバという場合もある。ホスト１１同士は、ネットワークで互いに接続されていてもよい。ホスト１１からストレージ１３へのアクセスによって入出力されるデータは、ストレージ制御回路１２を介して行われる。ストレージ１３からホスト１１へのデータの入出力は、ストレージ制御回路１２を介して行われる。
【００３２】
ストレージ１３は、ホスト１１から出力されたデータを記憶する。またストレージ１３は、ホスト１１のアクセスによって必要なデータを出力する。ストレージ１３は、ネットワークで互いに接続されていてもよい。ストレージ１３は、大容量のデータを記憶することが求められる。ストレージ１３は、ハードディスクドライブ（ＨＤＤ）、あるいはフラッシュメモリを用いることができる。特にフラッシュメモリは、静音性、耐衝撃性に優れ、ＨＤＤよりもアクセススピードに優れている点で、好ましい。
【００３３】
ストレージ１３は、フラッシュメモリとすることでデータのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、ＤＲＡＭに比べて格段に長い。ストレージシステムでは、ストレージ１３のアクセススピードの長さの問題を解決するために、通常キャッシュメモリを設けてデータの記憶及び出力を短くしている。キャッシュメモリは、アクセススピードの短いＤＲＡＭが設けられる。
【００３４】
図１（Ａ）においても、ストレージ制御回路１２内にキャッシュメモリ２２を有する。ホスト１１とストレージ１３との間でやり取りされるデータは、コントローラ２１の制御によってキャッシュメモリに記憶されたのち、ホスト１１またはストレージ１３に出力される。
【００３５】
キャッシュメモリ２２でデータを記憶するためのメモリセルには、データの記憶容量が大きいＤＲＡＭが用いられる。ＤＲＡＭは、上述したようにアクセススピードにも優れており好ましい。しかしながら、ＤＲＡＭは１秒間に数十回以上のデータのリフレッシュを必要とするため、消費電力が大きい。
【００３６】
ＤＲＡＭは、一つのトランジスタと一つのキャパシタで構成される（１Ｔ１Ｃ）回路である。トランジスタには、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）が用いられる。Ｓｉトランジスタは、オフにした際のリーク電流（オフ電流）が大きいため、上述のリフレッシュを行う頻度が多くなる。
【００３７】
またＤＲＡＭでは、電力の供給が停止する場合、データに応じた電位が維持できず、データが消えてしまう。そのため、スーパーキャパシタを設けて、一時的に電力の供給が停止しても、データをキャッシュメモリからストレージに退避するための電力を確保する構成があり得る。しかし、スーパーキャパシタは充電に時間を要するといった問題が残る。
【００３８】
本発明の一態様の構成では、キャッシュメモリのデータを記憶するためのトランジスタとして、オフ電流が小さいトランジスタを用いる。具体的には、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を用いる。ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。タイマー２４は定期的にデータをリフレッシュするタイミングを制御する信号を生成する。例えば一時間ごとに１回パルス信号を出力し、キャッシュメモリ２２でリフレッシュを行うよう制御する。
【００３９】
また本発明の一態様の構成で、キャッシュメモリ２２を有するストレージ制御回路１２は、蓄電装置２３およびタイマー２４を有する。ストレージシステムでは、一時的に電力の供給が停止した場合に、蓄電装置２３からキャッシュメモリ２２及びタイマー２４に電力を供給する。そのため、ストレージ制御回路１２の外部からの電力の供給がある場合、蓄電装置２３の電力を消費することがない。
【００４０】
なお蓄電装置２３は、リチウムイオン電池等の二次電池が好ましい。二次電池は、充放電が可能であり、小型化も容易であるため好適である。また、スーパーキャパシタ等とは異なり、放電後にその都度充電することが不要であるため、充電に要する時間を予め設ける必要がない。
【００４１】
キャッシュメモリ２２において、リフレッシュする頻度は、ＯＳトランジスタを用いることで１時間に１回程度の頻度とすることができる。そのため、データをリフレッシュする頻度はＤＲＡＭに比べて少ない。従ってリフレッシュするために要する電力は小さくて済むため、蓄電装置２３の小型化を図ることができる。なお蓄電装置２３の電力は、タイマー２４も必要とするが、タイマー２４が消費する電力は小さく、小型の蓄電装置２３としても問題ない。
【００４２】
例えば、蓄電装置２３に一次電池、具体的には小型のボタン電池を採用し、電力の供給をすることも可能である。蓄電装置２３は、一時間に一回程度といったデータのリフレッシュによる電力消費、及びタイマー２４の動作による電力消費を行うことができる電力を供給できればよい。
【００４３】
なお定期的なリフレッシュを行うことでキャッシュメモリ２２にデータを半永久的に保持し続けることができる。この際のリフレッシュの頻度は上述したように非常に少ない。そのため、少ない消費電力でデータを保持し続けることができる。
【００４４】
なおキャッシュメモリ２２が有するメモリセルの構成は、ＯＳトランジスタを用いてデータに応じた電位を保持できる回路構成であればよい。例えば、ＤＲＡＭが有するＳｉトランジスタをＯＳトランジスタに置き換えた構成とすることができる。
【００４５】
図１（Ｂ）には、キャッシュメモリ２２が有するメモリセル２５の回路構成の一例を示す。メモリセル２５は、トランジスタＭＴと、キャパシタＣｐと、を有する。トランジスタＭＴは、ＯＳトランジスタを採用することで、ソースとドレインとの間を流れるオフ電流（図中、Ｉｏｆｆ）を極めて小さい値にすることができる。そのため、トランジスタＭＴのゲートに与える信号ＳＧによってトランジスタＭＴをオフにし続けることで、トランジスタＭＴとキャパシタＣｐのノードＦＮの電荷を保持し続け、データに応じた電位を保持することができる。図１（Ｂ）の回路構成は、Ｓｉトランジスタを有するＤＲＡＭの回路構成と同じであり、データの読み出し及び書き込みのアクセススピードが速いといった利点を有する。
【００４６】
なお図１（Ｂ）では、トランジスタとキャパシタを用いてデータに応じた電位を保持するメモリセルの構成を例示的に示したが他の構成でもよい。例えば、ＯＳトランジスタのソース又はドレインの一方と、Ｓｉトランジスタのゲートを接続したノードに電荷を保持し、データを保持する構成としてもよい。または、ＳＲＡＭをベースとした回路構成に、ＯＳトランジスタとキャパシタを追加し、データを退避させてデータを保持する構成としてもよい。
【００４７】
＜ストレージシステムの動作について＞
次いで、図１（Ａ）に示したストレージシステムの動作について説明する。ここで図２には動作を説明するために、ストレージシステムの各構成から出力される信号、電力等を模式的に示す。また、図２には、外部からの電力の供給を行う電源２６（Ｐｏｗｅｒ  Ｓｕｐｐｌｙと図示）を示している。
【００４８】
なお電源２６は、蓄電装置２３以外の電源のことをいう。例えば商用電源を電源２６としてもよい。あるいはストレージシステムに併設された発電機、あるいは蓄電装置２３とは別の蓄電装置を電源２６としてもよい。なお電源２６から供給される電圧は、コンバータ等を介して適切な電圧に変換して供給されることが好ましい。
【００４９】
図２には、ストレージ１３とキャッシュメモリ２２との間で入出力されるデータＤＡＴＡを図示している。また図２では、ホスト１１とキャッシュメモリ２２との間で入出力されるＤＡＴＡを図示している。なお図２には、キャッシュメモリ２２に入出力されるデータは、コントローラ２１を介して行われるように図示している。
【００５０】
また図２では、電源２６からストレージ制御回路１２に供給される電力をＰｏｒｇとして示している。また図２では、蓄電装置２３からキャッシュメモリ２２に供給される電力をＰＣＭとして示している。また図２では、蓄電装置２３からタイマー２４に供給される電力をＰＴｉｍとして示している。また図２では、タイマー２４からキャッシュメモリ２２に供給されるリフレッシュするタイミングを制御する信号をＳｒｅｆとして示している。
【００５１】
まず電源２６からストレージ制御回路１２に電力が供給される場合のストレージシステムの動作について、図３にタイミングチャートを示し、説明する。なおタイミングチャートで示す信号及び電力は図２で図示したものである。なお、ＦＮは、図１（Ｂ）で説明したノードＦＮの電位を表しており、図３ではハイレベルを維持することでデータに応じた電位を保持することを表している。
【００５２】
図３のタイミングチャートにおいて時刻Ｔ１では、電源２６からの電力が供給される。図３では、Ｐｏｒｇがハイレベルになることで電力の供給が行われることを表している。そしてストレージ１３にあったデータＤＡＴＡがキャッシュメモリ２２に保持され、ホスト１１からのアクセスに従ってストレージ１３とキャッシュメモリ２２の間、あるいはホスト１１とキャッシュメモリ２２との間で、それぞれ入出力される。ノードＦＮはデータに応じた電位が保持されたことを表すハイレベルとなる。なお蓄電装置２３からキャッシュメモリ２２に供給される電力、及び蓄電装置２３からタイマー２４に供給される電力は、電源２６からの電力があるため、消費されない。そのためＰＣＭ、ＰＴｉｍをローレベルとし、電力の供給が行われないことを表している。
【００５３】
一定期間、ホスト１１とキャッシュメモリ２２間、あるいはストレージ１３とキャッシュメモリ２２間でアクセスがないと、ノードＦＮの電位が低下する場合がある。そのため、タイマー２４は電源２６からストレージ制御回路１２に供給される電力を利用して、リフレッシュ信号Ｓｒｅｆを出力し、時刻Ｔ２乃至Ｔ４のように定期的にリフレッシュを行うことで、データの半永久的な保持を可能とすることができる。なおリフレッシュするか否かの判断は、タイマー２４を用いて期間Ｔｍの長さを測定し、リフレッシュを行う期間、例えば１時間に１回のリフレッシュであれば、Ｔｒｅｆｒｅｓｈを１時間に設定し、ＴｍがＴｒｅｆｒｅｓｈを超えた時点でリフレッシュを行うように制御すればよい。
【００５４】
図３で説明したストレージシステムの一連の動作について、図４に示すフローチャートを用いて説明する。
【００５５】
まずステップＳ０１では、電源２６からストレージ制御回路１２への電力の供給を開始する（Ｐｏｗｅｒ（Ｐｏｒｇ）  ＯＮ）。
【００５６】
次いでステップＳ０２では、ホスト１１とキャッシュメモリ２２間、あるいはストレージ１３とキャッシュメモリ２２間のデータのアクセスが開始する（ＤＡＴＡ  Ａｃｃｃｅｓｓ）。
【００５７】
次いでステップＳ０３では、ノードＦＮにデータＤＡＴＡを書き込んでからの期間Ｔｍがリフレッシュする周期に相当するＴｒｅｆｒｅｓｈを超えたか否かの判断を行う（Ｔｍ＞Ｔｒｅｆｒｅｓｈ？）。ＴｍがＴｒｅｆｒｅｓｈを超えた場合、ステップＳ０４でリフレッシュを行う（Ｒｅｆｒｅｓｈ）。ＴｍがＴｒｅｆｒｅｓｈを超えない場合、ステップＳ０５の判断を行う。
【００５８】
次いでステップＳ０５では、ストレージシステムをシャットダウンするか否かの判断を行う（Ｓｙｓｔｅｍ  Ｏｆｆ？）。シャットダウンしない場合は、再度ステップＳ０２を行う。シャットダウンする場合は、キャッシュメモリ２２からストレージ１３へのデータＤＡＴＡの退避（転送）をする等を行い、終了する。
【００５９】
次いで、電源２６からストレージ制御回路１２への電力の供給が停止し、その後復帰する場合のストレージシステムの動作について、図５にタイミングチャートを示し、説明する。なおタイミングチャートで示す信号及び電力は図２で図示したものである。なお、ＦＮは、図１（Ｂ）で説明したノードＦＮの電位を表しており、図５ではハイレベルを維持することでデータに応じた電位を保持することを表している。
【００６０】
図５のタイミングチャートにおいて時刻Ｔ６では、電源２６からストレージ制御回路１２への電力の供給が停止する。図５では、Ｐｏｒｇがハイレベルからローレベルになることで電力の供給が停止することを表している。ホスト１１とキャッシュメモリ２２間、あるいはストレージ１３とキャッシュメモリ２２間のデータのアクセスは停止し、データＤＡＴＡはキャッシュメモリ２２に保持される。なおデータＤＡＴＡは、キャッシュメモリ２２からストレージ１３へのデータＤＡＴＡの退避（転送）し、バックアップさせてもよい。
【００６１】
ノードＦＮは、データに応じた電位が保持されているものの時間の経過とともに電位が低下する。そのため、蓄電装置２３は、電力の供給が停止するとともにＰＣＭ、ＰＴｉｍをハイレベルとする。そしてデータＤＡＴＡのリフレッシュと、タイマー２４による期間Ｔｍのカウントを開始する。キャッシュメモリ２２におけるデータＤＡＴＡのリフレッシュは、間欠的に行われるため、リフレッシュが完了した後、ＰＣＭはローレベルとする。この間欠的なリフレッシュとタイマーの動作は、頻繁に行うリフレッシュの動作と比べて、消費電力が小さい。
【００６２】
一定期間、データＤＡＴＡのリフレッシュがないと、ノードＦＮの電位が低下する場合がある。そのため、タイマー２４は蓄電装置２３の電力ＰＴｉｍによって期間Ｔｍを計測し、定期的にリフレッシュが行なわれるようリフレッシュ信号Ｓｒｅｆを出力する。図５では、時刻Ｔ７、時刻Ｔ８のように定期的にリフレッシュを行うことで、データの半永久的な保持を可能とすることができる。リフレッシュを行う場合定期的に電力ＰＣＭを消費する。
【００６３】
また図５のタイミングチャートにおいては、電力の供給を停止している状態から復帰する動作を説明する。この場合、Ｐｏｒｇがハイレベルに立ちあがる（時刻Ｔ９）。Ｐｏｒｇがハイレベルとなることで、ＰＣＭ、ＰＴｉｍをローレベルとする。そして時刻Ｔ１０でリフレッシュをした上で、ホスト１１とキャッシュメモリ２２間、あるいはストレージ１３とキャッシュメモリ２２間のデータのアクセスを再開すればよい。
【００６４】
図５で説明した、電力の供給を停止している状態とし、その後復帰する場合のストレージシステムの一連の動作について、図６に示すフローチャートを用いて説明する。
【００６５】
まずステップＳ１１では、電力の供給を停止する（Ｐｏｗｅｒ（Ｐｏｒｇ）  ＯＦＦ）。
【００６６】
次いでステップＳ１２では、蓄電装置２３によるキャッシュメモリ２２およびタイマー２４への電力の供給を開始する（Ｐｏｗｅｒ（ＰＣＭ、ＰＴｉｍ）  ＯＮ）。
【００６７】
次いでステップＳ１３では、データＤＡＴＡのリフレッシュを行う（Ｒｅｆｒｅｓｈ）。このリフレッシュは、蓄電装置２３から供給される電力ＰＣＭによって行われる。
【００６８】
次いでステップＳ１４では、タイマー２４による期間Ｔｍの測定を開始する（Ｔｉｍｅｒ  Ｓｅｔ）。なおステップＳ１２、Ｓ１３、Ｓ１４は、同時に行われてもよい。
【００６９】
次いでステップＳ１５では、ステップＳ１３でリフレッシュが行われたため、蓄電装置２３から供給される電力ＰＣＭを停止する。（Ｐｏｗｅｒ（ＰＣＭ）  ＯＦＦ）。
【００７０】
次いでステップＳ１６では、ノードＦＮのデータＤＡＴＡをリフレッシュしてからの期間Ｔｍがリフレッシュする周期に相当するＴｒｅｆｒｅｓｈを超えたか否かの判断を行う（Ｔｍ＞Ｔｒｅｆｒｅｓｈ？）。ＴｍがＴｒｅｆｒｅｓｈを超えた場合、ステップＳ１３でリフレッシュを行う（Ｒｅｆｒｅｓｈ）。ＴｍがＴｒｅｆｒｅｓｈを超えない場合、ステップＳ１７の判断を行う。
【００７１】
次いでステップＳ１７では、電源２６からのストレージシステムへの電力の供給を復帰するか否かの判断を行う（Ｐｏｗｅｒ（Ｐｏｒｇ）  ＯＮ？）。復帰しない場合は、再度ステップＳ１６を行う。復帰する場合は、ステップＳ１８を行う。
【００７２】
次いでステップＳ１８では、蓄電装置２３から供給される電力ＰＴｉｍを停止する。（Ｐｏｗｅｒ（ＰＴｉｍ）  ＯＦＦ）。
＜まとめ＞
以上説明したように、本実施の形態の構成のストレージシステムは、電力の供給を停止してもデータの保持が可能なストレージシステムとすることができる。またデータの保持に要する電力を削減することができる。本実施の形態の構成のストレージシステムでは、オフ電流の小さいトランジスタを有するメモリセルを用いる。オフ電流が小さいことを利用してデータの保持を図るとともに、１時間に１回程度のリフレッシュを行うことでデータの半永久的な保持を実現することができる。また電力の供給を停止する期間においては、トランジスタをオフにし続けることができる電力を用いて、データの保持を図ることで、データの退避を行う構成に比べて大幅に電力を削減することができる。
【００７３】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明したキャッシュメモリが有するメモリセルに適用可能な回路構成の一例について説明する。
【００７４】
＜ＯＳトランジスタとキャパシタを組み合わせた回路構成＞
図７（Ａ）の回路図に示すメモリセルＭＣは、トランジスタＭ１と、キャパシタＣ１を有する。トランジスタＭ１は、例えばオフ電流の極めて小さいＯＳトランジスタで構成する。メモリセルＭＣは、ビット線ＢＬ、ワード線ＷＬによって動作する。なおメモリセルＭＣは、例えばマトリクス状に複数設けられる。
【００７５】
メモリセルＭＣの書き込み動作、および読み出し動作は、基本的にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同じである。すなわち、ワード線ＷＬで選択したメモリセルＭＣにビット線ＢＬに与えてデータを書きこむ。また、ワード線ＷＬで選択したメモリセルＭＣからビット線ＢＬにデータを読み出す。
【００７６】
トランジスタＭ１は、上記したようにオフ電流が極めて小さい。そのためトランジスタＭ１をオフにすることで、一度キャパシタＣ１に保持したデータに対応する電荷を保持し続けることができる。従って、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、リフレッシュする間隔を長くすることができる。その結果、半導体装置の低消費電力化を図ることができる。
【００７７】
次に、メモリセルＭＣの周辺回路の構成を図７（Ｂ）に示す。
【００７８】
図７（Ｂ）には、メモリセルＭＣの周辺回路として、プリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷを図示している。また図７（Ｂ）には、ビット線ＢＬ＿１に接続されたメモリセルＭＣ＿１、ビット線ＢＬ＿２に接続されたメモリセルＭＣ＿２と、を図示している。ビット線ＢＬ＿１及びビット線ＢＬ＿２は、図７（Ａ）のビット線ＢＬに相当する。また、メモリセルＭＣ＿１およびメモリセルＭＣ＿２は、図７（Ａ）のメモリセルＭＣに相当する。
【００７９】
プリチャージ回路Ｃｐｒｅは複数のトランジスタＭ２を有する。プリチャージ回路Ｃｐｒｅは、ビット線ＢＬ＿１、ＢＬ＿２をプリチャージ電位Ｖｐｒｅにプリチャージし、互いに均等な電位にする。プリチャージ回路Ｃｐｒｅは、プリチャージ信号Ｓｐｒｅによって制御される。
【００８０】
センスアンプＳＡは複数のトランジスタＭ３を有する。センスアンプＳＡは、ビット線ＢＬ＿１、ＢＬ＿２間の電位差を増幅する。センスアンプＳＡは、電位ＳＰ、ＳＮによって、ビット線ＢＬ＿１、ＢＬ＿２の電位差を増幅する。
【００８１】
スイッチＳＷは複数のトランジスタＭ４を有する。スイッチＳＷは、信号ＣＳＥＬの制御に従って、センスアンプＳＡで増幅されたビット線ＢＬ＿１、ＢＬ＿２の電位差を、データＤｏｕｔ、Ｄｏｕｔ＿ｂとして読み出し回路に出力する。
【００８２】
トランジスタＭ２、Ｍ３、およびＭ４は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためプリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷの各回路は、良好なスイッチング特性を有せしめることができる。
【００８３】
＜ＯＳトランジスタと、Ｓｉトランジスタを組み合わせた回路構成＞
図８（Ａ）の回路図に示すメモリセルＭＣ＿Ｃは、トランジスタＭ５と、キャパシタＣ２と、トランジスタＭ６を有する。トランジスタＭ５は、例えばオフ電流の極めて小さいＯＳトランジスタで構成する。トランジスタＭ６は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成する。メモリセルＭＣ＿Ｃは、ビット線ＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ソース線ＳＬによって動作する。なおメモリセルＭＣ＿Ｃは、例えばマトリクス状に複数設けられる。
【００８４】
メモリセルＭＣ＿Ｃの書き込み動作は、書き込みワード線ＷＷＬを制御して、トランジスタＭ５を導通状態にする。そしてビット線ＢＬに与えられたデータを、ノードＦＮに与える。ノードＦＮに与えたデータに応じた電荷を保持するため、書き込みワード線ＷＷＬを制御して、トランジスタＭ５を非導通状態にする。
【００８５】
メモリセルＭＣ＿Ｃの読み出し動作は、トランジスタＭ５を非導通状態として、読み出しワード線ＲＷＬを制御して行う。ノードＦＮは、電気的に浮遊状態のため、読み出しワード線ＲＷＬの変化に従って、電位が変化する。この変化によって、ノードＦＮに与えたデータに応じて、トランジスタＭ６の導通状態を異ならせることができる。このトランジスタＭ６の導通状態の変化に応じてビット線ＢＬとソース線との間に電流が流れてビット線ＢＬの電位が変化し、データを読み出すことができる。
【００８６】
トランジスタＭ５は、上記したようにオフ電流が極めて小さい。そのためトランジスタＭ５をオフにすることで、一度キャパシタＣ２に保持したデータに対応する電荷を保持し続けることができる。また、メモリセルＭＣ＿Ｃは、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、データを読み出しても、元のデータは維持される。従って、トランジスタＭ５を非導通状態に維持することで、不揮発性のメモリセルとして機能させることができる。
【００８７】
トランジスタＭ６は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためノードＦＮの電位に応じてビット線ＢＬ、ソース線ＳＬ間に流れる電流量を増やすことができ、データの読み出し動作におけるビット線の電位の変動を高速で行うことができる。
【００８８】
次いで、図８（Ａ）で示したメモリセルＭＣ＿Ｃとは異なる回路構成について説明する。
【００８９】
図８（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ６をｐチャネル型のトランジスタとしたが、他の構成でもよい。例えば、図８（Ｂ）に示すメモリセルＭＣ＿Ｄのように、ｎチャネル型のトランジスタとしたトランジスタＭ６＿Ａを有する構成としてもよい。
【００９０】
図８（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ５を書き込みワード線ＷＷＬに接続されたトランジスタとしたが、他の構成でもよい。例えば、図８（Ｃ）に示すメモリセルＭＣ＿Ｅのように、バックゲートを追加したトランジスタＭ５＿ＢＧとし、バックゲートに配線ＢＧＬより電位を与える構成としてもよい。これにより、トランジスタＭ５＿ＢＧの閾値電圧の制御可能な構成とすることができる。
【００９１】
図８（Ａ）に示すメモリセルＭＣ＿Ｃは、ビット線ＢＬ、ソース線ＳＬ間の電流の流れをトランジスタＭ６で制御する構成としたが、他の構成でもよい。例えば、図８（Ｄ）に示すメモリセルＭＣ＿Ｆのように、ビット線ＢＬ、ソース線ＳＬ間に、トランジスタＭ６＿Ｂ、およびトランジスタＭ６＿Ｃの複数のトランジスタを設ける構成としてもよい。これにより、ノードＦＮの電位をキャパシタＣ２の容量結合によって調整する動作を行うことなく、ビット線ＢＬ、ソース線ＳＬ間の電流の流れを制御することができる。
【００９２】
なお図８（Ｄ）では、トランジスタＭ６＿Ｂ、およびトランジスタＭ６＿Ｃをｎチャネル型のトランジスタとしたが、他の構成でもよい。例えば、図８（Ｅ）に示すメモリセルＭＣ＿Ｇのように、ビット線ＢＬ、ソース線ＳＬ間に設ける、トランジスタＭ６＿Ｄ、およびトランジスタＭ６＿Ｅをｐチャネル型のトランジスタとしてもよい。
【００９３】
図８（Ａ）に示すメモリセルＭＣ＿Ｃは、データを書きこむ動作と、データを読み出す動作で、同じビット線ＢＬを利用して行う構成を示したが、他の構成でもよい。例えば、図８（Ｆ）に示すメモリセルＭＣ＿Ｈのように、データを書きこむためのビット線ＷＢＬ、データを読み出すためのビット線ＲＢＬを設ける構成としてもよい。
【００９４】
次いで、図８（Ａ）で示したメモリセルＭＣ＿Ｃ（以下、メモリセルＭＣともいう）を動作させるための駆動回路を含むブロック図の一例を図９に示す。なお図９では、メモリセルがｍ行ｎ列（ｍ、ｎは２以上の自然数）に設けられるものとし、（ｍ−１）行目、ｍ行目の（ｎ−１）列目、ｎ列目を図示している。
【００９５】
図９のブロック図では、ｍ行ｎ列に設けたメモリセルＭＣ（図中、ＭＣ［ｍ、ｎ］）、が複数設けられたメモリセルアレイ１０１、行選択ドライバ１０２、および列選択ドライバ１０３、を示している。また図９では、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬとして、書き込みワード線ＷＷＬ［ｍ−１］、読み出しワード線ＲＷＬ［ｍ−１］、書き込みワード線ＷＷＬ［ｍ］、読み出しワード線ＲＷＬ［ｍ］、ビット線ＢＬ［ｎ−１］、ビット線ＢＬ［ｎ］、ソース線ＳＬ［ｎ−１］、およびソース線ＳＬ［ｎ］を示している。
【００９６】
行選択ドライバ１０２は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。列選択ドライバ１０３は、メモリセルＭＣへのデータ電圧の書き込み、メモリセルＭＣからのデータ電圧の読み出し、を行うための信号を出力する回路である。行選択ドライバ１０２および列選択ドライバ１０３はデコーダ等の回路を有し、各行、各列に信号またはデータ電圧を出力することができる。
【００９７】
＜ＳＲＡＭをベースにＯＳトランジスタを組み合わせた回路構成＞
図１０（Ａ）に示すメモリセルＭＣ＿Ｉは、ＳＲＡＭ、トランジスタＭ７、キャパシタＣ３、を有する。ＳＲＡＭは、トランジスタＭ８、インバータ回路ＩＮＶを有する。メモリセルＭＣ＿Ｉは、配線ＷＷＬに与える信号の制御によって、ＳＲＡＭのノードＱ，ＱＢのデータをノードＦＮ１、ＦＮ２にバックアップし、ノードＦＮ１、ＦＮ２からノードＱ，ＱＢへのデータのリカバリーを制御する。トランジスタＭ７を非導通状態にすることで、ノードＦＮ１、ＦＮ２にデータに応じた電荷を保持することができる。
【００９８】
また図１０（Ｂ）に示すメモリセルＭＣ＿Ｊは、ＳＲＡＭ、トランジスタＭ９、インバータ回路ＩＮＶ、キャパシタＣ４、およびトランジスタＭ１０、を有する。メモリセルＭＣ＿Ｊは、配線ＷＷＬ、配線ＲＥＮに与える信号の制御によって、ＳＲＡＭのノードＱまたはＱＢのデータをノードＦＮ３にバックアップし、ノードＦＮ３からノードＱまたはＱＢへのデータのリカバリーを制御する。トランジスタＭ９を非導通状態にすることで、ノードＦＮ３にデータに応じた電荷を保持することができる。
【００９９】
以上の説明したストレージシステムのキャッシュメモリのメモリセルには、上記実施の形態の構成を適用可能である。このため、低消費電力化が図られたストレージシステムが実現される。
【０１００】
（実施の形態３）
本実施の形態では、実施の形態２で説明したメモリセルが有するトランジスタの断面の構造について、図面を参照して説明する。本実施の形態ではトランジスタとして、Ｓｉトランジスタを有する層、およびＯＳトランジスタを有する層について説明する。また、ＯＳトランジスタが有する酸化物半導体について詳述する。また、ＯＳトランジスタを有する層とＳｉトランジスタを有する層とを重ねて設けた構成の一例について説明する。
【０１０１】
＜Ｓｉトランジスタを有する層の断面構造について＞
図１１（Ａ）は、Ｓｉトランジスタを有する層におけるトランジスタの一例を説明するための、上面図である。図１１（Ａ）には、トランジスタ２００Ａを示している。
【０１０２】
図１１（Ｂ）は、図１１（Ａ）に示すトランジスタ２００Ａの破線Ａ１−Ａ２で示す領域の断面模式図である。なお破線Ａ１−Ａ２で示す領域では、トランジスタ２００Ａのチャネル長方向における構造を示している。
【０１０３】
図１１（Ｃ）は、図１１（Ａ）に示すトランジスタ２００Ａの破線Ａ３−Ａ４で示す領域の断面模式図である。なお破線Ａ３−Ａ４で示す領域では、トランジスタ２００Ａのチャネル幅方向における構造を示している。
【０１０４】
図１１（Ａ）では、トランジスタ２００Ａの半導体層２０２、およびゲート電極２０５のレイアウトを示している。半導体層２０２は、ゲート電極と重なる領域にチャネル形成領域、素子分離層に囲まれる領域に不純物領域が形成される層である。なお以下では、トランジスタ２００Ａを、ｐチャネル型のトランジスタであるとして説明する。
【０１０５】
図１１（Ｂ）では、基板２０１、不純物領域２０２Ａ、２０２Ｂ、素子分離領域２０３、ゲート絶縁層２０４、ゲート電極２０５、および層間絶縁層２０６を図示している。
【０１０６】
図１１（Ｃ）では、基板２０１、素子分離領域２０３、ゲート絶縁層２０４、ゲート電極２０５、および層間絶縁層２０６を図示している。
【０１０７】
基板２０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１１（Ａ）乃至（Ｃ）では、単結晶シリコン基板を基板２００として用いる場合を例示している。なお基板２０１は、例えば、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。基板２０１として、ｐ型の導電型を付与する不純物を有する半導体基板を用いてもよい。その場合、トランジスタ２００Ａとなる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。
【０１０８】
不純物領域２０２Ａ、２０２Ｂは、ソース領域およびドレイン領域としての機能を有する。不純物領域２０２Ａ、２０２Ｂは、例えばｐ型の導電型を付与する不純物を有する領域である。
【０１０９】
素子分離領域２０３は、隣接するトランジスタ間を電気的に分離するための領域である。素子分離領域２０３は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いて形成することができる。トレンチ分離法は、エッチング等により基板に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域により、トランジスタ間を素子分離させる方法である。
【０１１０】
また、ゲート絶縁層２０４は、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層または積層構造を用いることができる。
【０１１１】
ゲート電極２０５は、リンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０１１２】
層間絶縁層２０６は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用いればよい。
【０１１３】
また図１１（Ａ）乃至（Ｃ）で示した、Ｓｉトランジスタを有する層におけるトランジスタとは異なる構成を図１２（Ａ）乃至（Ｃ）に示す。図１２（Ａ）乃至（Ｃ）に示すトランジスタ２００Ｂは、図１１（Ａ）乃至（Ｃ）に示すトランジスタ２００ＡがＦｉｎ型である場合を示している。トランジスタ２００ＢをＦｉｎ型とすることにより、実効的なチャネル幅が増大し、それによりトランジスタ２００Ｂのオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２００Ｂのオフ特性を向上させることができる。
【０１１４】
また図１１（Ａ）乃至（Ｃ）、または図１２（Ａ）乃至（Ｃ）で示した、Ｓｉトランジスタを有する層におけるトランジスタとは異なる構成を図１３（Ａ）乃至（Ｃ）に示す。図１３（Ａ）乃至（Ｃ）に示すトランジスタ２００Ｃは、ＳＯＩ基板である基板２０７に設けられた場合を示している。図１３（Ａ）乃至（Ｃ）には、絶縁層２０８によって領域２０９が基板２０７と分離されている構造を示す。基板２０７としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２００Ｃのオフ特性を向上させることができる。なお、絶縁層２０８は、基板２０７を絶縁層化させることによって形成することができる。例えば、絶縁層２０８としては、酸化シリコンを用いることができる。
【０１１５】
＜ＯＳトランジスタを有する層の断面構造について＞
次いで図１４（Ａ）は、ＯＳトランジスタを有する層におけるトランジスタの一例を説明するための、上面図である。図１４（Ａ）には、トランジスタ３００Ａを示している。
【０１１６】
図１４（Ｂ）は、図１４（Ａ）に示すトランジスタ３００Ａの破線Ｂ１−Ｂ２で示す領域の断面模式図である。なお破線Ｂ１−Ｂ２で示す領域では、トランジスタ３００Ａのチャネル長方向における構造を示している。
【０１１７】
図１４（Ｃ）は、図１４（Ａ）に示すトランジスタ３００Ａの破線Ｂ３−Ｂ４で示す領域の断面模式図である。なお破線Ｂ３−Ｂ４で示す領域では、トランジスタ３００Ａのチャネル幅方向における構造を示している。
【０１１８】
図１４（Ａ）では、トランジスタ３００Ａの酸化物半導体層３０３、酸化物半導体層３０３に接する配線３０４Ａ、３０４Ｂ、およびゲート電極３０６のレイアウトを示している。酸化物半導体層３０３は、２層の酸化物半導体層３０３Ａ、３０３Ｂが重なった層である。また、ゲート電極３０６の下層には、酸化物半導体層３０３Ｃが重なって設けられている。酸化物半導体層３０３Ａ乃至３０３Ｃは、金属元素の原子数比の異なる酸化物半導体である。なお酸化物半導体層３０３Ａ及び酸化物半導体層３０３Ｃは、絶縁層としての機能を有する場合がある。そのため、酸化物半導体層３０３Ａ及び酸化物半導体層３０３Ｃを、酸化物層、あるいは絶縁層という場合がある。
【０１１９】
図１４（Ｂ）では、層間絶縁層３０１、絶縁層３０２、酸化物半導体層３０３Ａ乃至３０３Ｃ、配線３０４Ａ、３０４Ｂ、ゲート絶縁層３０５、およびゲート電極３０６を図示している。
【０１２０】
図１４（Ｃ）では、層間絶縁層３０１、絶縁層３０２、酸化物半導体層３０３Ａ乃至３０３Ｃ、ゲート絶縁層３０５、およびゲート電極３０６を図示している。
【０１２１】
層間絶縁層３０１は、トランジスタ３００Ａより下層の絶縁層に接する層間絶縁層である。配線となる導電層が埋め込まれた構成でもよい。
【０１２２】
絶縁層３０２は、酸素、水素、水の拡散を防ぐブロッキング効果を有する層である。絶縁層３０２は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁層３０２として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁層３０２として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１２３】
酸化物半導体層３０３Ａ乃至３０３Ｃは、構成する金属元素の原子数比が異なる酸化物半導体である。酸化物半導体については、後の実施の形態で詳述する。
【０１２４】
ゲート絶縁層３０５は、加熱により酸素の一部を酸化物半導体層３０３Ａ乃至３０３Ｃに供給する機能を有する絶縁膜であることが望ましい。また、ゲート絶縁層３０５は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１２５】
ゲート絶縁層３０５は、加熱により上記酸素の一部を酸化物半導体層３０３Ａ乃至３０３Ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。ゲート絶縁層３０５は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１２６】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１２７】
ゲート電極３０６は、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル、白金、ストロンチウム、イリジウムおよびタングステンを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１２８】
図１４（Ａ）乃至（Ｃ）に示すトランジスタ３００Ａのように、ゲート電極３０６の電界によって、酸化物半導体層３０３Ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物半導体層３０３Ｂの全体（上面、および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０１２９】
なお図１５（Ａ）に示すトランジスタ３００Ｄのように、層間絶縁層３０１と絶縁層３０２との間に、バックゲート電極３０７を設ける構成としてもよい。また図１５（Ｂ）に示すトランジスタ３００Ｅのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃがゲート電極３０６から迫り出した形状としてもよい。また図１５（Ｃ）に示すトランジスタ３００Ｆのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃで、酸化物半導体層３０３Ａ、３０３Ｂ、配線３０４Ａ、３０４Ｂを覆う形状としてもよい。（図１５（Ｃ）参照。）。
【０１３０】
また図１６（Ａ）に示すトランジスタ３００Ｇのように、Ｂ１−Ｂ２断面における配線３０４Ａ、３０４Ｂの端部が、酸化物半導体層３０３Ａ、３０３Ｂと同じであってもよい。また図１６（Ｂ）に示すトランジスタ３００Ｈのように、ゲート電極３０６、ゲート絶縁層３０５および酸化物半導体層３０３Ｃが、配線３０４Ａ、３０４Ｂと重なる領域が小さくなるようにしてもよい。図１６（Ｃ）に示すトランジスタ３００Ｉのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃで、酸化物半導体層３０３Ａ、３０３Ｂ、配線３０４Ａ、３０４Ｂの上面および側面を覆う形状としてもよい。
【０１３１】
また、図１７（Ａ）乃至（Ｃ）に示すトランジスタ３００Ｂのように、酸化物半導体層３０３Ｃを省略してもよい。図１７（Ａ）は上面図の一例である。図１７（Ｂ）は、図１７（Ａ）に示すトランジスタ３００Ｂの破線Ｂ１−Ｂ２で示す領域の断面模式図である。図１７（Ｃ）は、図１７（Ａ）に示すトランジスタ３００Ｂの破線Ｂ３−Ｂ４で示す領域の断面模式図である。
【０１３２】
＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造について＞
次いで図１８では、図１１乃至図１３で説明したＳｉトランジスタを有する層と、図１４乃至図１７で説明したＯＳトランジスタを有する層と、を積層した際の断面構造の一例について示す。
【０１３３】
図１８では、図１１（Ａ）に示すトランジスタ２００Ａと、図１５（Ｃ）に示すトランジスタ３００Ｆと、を積層した断面模式図の一例である。
【０１３４】
図１８に示す断面模式図では、配線４０１と、配線４０２と、絶縁層４０６と、絶縁層４０８と、絶縁層４１０と、絶縁層４１２と、絶縁層４１４と、絶縁層４１６と、絶縁層４１８と、絶縁層４２０と、絶縁層４２２と、絶縁層４２４と、絶縁層４２６と、絶縁層４２８と、絶縁層４３０と、絶縁層４３１と、絶縁層４３２と、絶縁層４３４と、絶縁層４３６と、絶縁層４３８と、絶縁層４４０と、絶縁層４４２と、絶縁層４４４と、絶縁層４４６と、配線４５１と、配線４５２と、配線４６１と、配線４６２と、配線４６３と、を示している。
【０１３５】
なおトランジスタ３００Ｆは、絶縁層４２０および絶縁層４２２の開口部に設けられた配線をバックゲート電極３０７として有する。バックゲート電極を有することで、電気的な特性が安定したトランジスタとすることができる。
【０１３６】
絶縁層４０６は、層間絶縁層２０６上に配置する。また、絶縁層４０８は、絶縁層４０６上に配置する。また、絶縁層４１０は、絶縁層４０８上に配置する。また、絶縁層４１２は、絶縁層４１０上に配置する。また、絶縁層４１４は、絶縁層４１２上に配置する。また、絶縁層４１６は、絶縁層４１４上に配置する。また、絶縁層４１８は、絶縁層４１６上に配置する。また、絶縁層４２０は、絶縁層４１８上に配置する。また、絶縁層４２２は、絶縁層４２０上に配置する。また、絶縁層４２４は、絶縁層４２２上に配置する。また、絶縁層４２６は、絶縁層４２４上に配置する。また、絶縁層４２８は、絶縁層４２６上に配置する。絶縁層４１８上には、トランジスタ３００Ｆが配置される。
【０１３７】
配線４０１および配線４０２は、層間絶縁層２０６、絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、および絶縁層４２２に設けられた開口部に埋め込まれている。
【０１３８】
絶縁層４３０は、トランジスタ３００Ｆおよび絶縁層４２８上に配置する。また、絶縁層４３１は、絶縁層４３０上に配置する。また、絶縁層４３２は、絶縁層４３０上に配置する。また、絶縁層４３４は、絶縁層４３２上に配置する。また、絶縁層４３６は、絶縁層４３４上に配置する。また、絶縁層４３８は、絶縁層４３６上に配置する。また、絶縁層４４０は、絶縁層４３８上に配置する。また、絶縁層４４２は、絶縁層４４０上に配置する。また、絶縁層４４４は、絶縁層４４２上に配置する。また、絶縁層４４６は、絶縁層４４４上に配置する。
【０１３９】
配線４５１および配線４５２は、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３０、絶縁層４３１、絶縁層４３２、絶縁層４３４、絶縁層４３６、絶縁層４３８に設けられた開口部に埋め込まれている。また配線４５１および配線４５２は、絶縁層４３８および４４０上に設けられている。また配線４６１と、配線４６２と、配線４６３とは、絶縁層４４２および４４４上に設けられ、絶縁層４４４の開口部に埋め込まれた配線４５１を介して電気的に接続される。また、絶縁層４４６には、開口部が設けられ、配線４６３が露出するよう設けられている。
【０１４０】
絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、絶縁層４２２、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３１、絶縁層４３２、絶縁層４３４、絶縁層４３６、絶縁層４３８、絶縁層４４２、絶縁層４４４、および絶縁層４４６としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。例えば、絶縁層４１８、絶縁層４３０、および絶縁層４４０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０１４１】
絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、絶縁層４２２、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３０、絶縁層４３１、絶縁層４３２、絶縁層４３４、絶縁層４３６、絶縁層４３８、絶縁層４４０、絶縁層４４２、絶縁層４４４、または絶縁層４４６の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁層を有することが好ましい。トランジスタ３００Ｆの近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁層を配置することによって、トランジスタ３００Ｆ電気特性を安定にすることができる。
【０１４２】
水素などの不純物および酸素をブロックする機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。
【０１４３】
配線４５１および配線４５２としては、例えば、モリブデン、およびタングステンを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０１４４】
配線４０１および配線４０２としては、例えば、例えば、銅およびアルミニウムを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０１４５】
配線４６１、配線４６２、および配線４６３としては、例えば、例えば、銅およびアルミニウムを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０１４６】
本発明の一態様であるストレージシステムのキャッシュメモリのメモリセルには、本実施の形態で説明したトランジスタの断面の構造を適用可能である。
【０１４７】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【０１４８】
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１４９】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１５０】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１５１】
なお酸化物半導体を真性または実質的に真性にすることで小となるオフ電流を検出するためには、比較的サイズの大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見積もることができる。図１９にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプロットした図を示す。図１９に示されるように、オフ電流は３×１０−２６Ａ／μｍと極めて小さいことがわかる。なお、昇温してオフ電流を測定したのは、室温では電流が極めて小さいため、測定が困難だったためである。
【０１５２】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０１５３】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【０１５４】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０１５５】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【０１５６】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【０１５７】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【０１５８】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０１５９】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０１６０】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０１６１】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０１６２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０１６３】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０１６４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１６５】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１６６】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０１６７】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０１６８】
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
【０１６９】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０１７０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１７１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０１７２】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１７３】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１７４】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１７５】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７６】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１７７】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１７８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１７９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８０】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１８１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１８２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１８３】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１８４】
次に、微結晶酸化物半導体膜について説明する。
【０１８５】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１８６】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１８７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１８８】
次に、非晶質酸化物半導体膜について説明する。
【０１８９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１９０】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１９１】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１９２】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１９３】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１９４】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１９５】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０１９６】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０１９７】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０１９８】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１９９】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０２００】
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２０１】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２０２】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２０３】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２０４】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２０５】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２０６】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２０７】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明したストレージシステムの応用形態について、図２０、図２１を用いて説明する。
【０２０８】
図２０に示すストレージシステム１０では、ホスト１１（Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ１１ｓｂを有する。また、ストレージ１３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置１３ｍｄを有する。ホスト１１とストレージ１３とは、ストレージエリアネットワーク１４（ＳＡＮ：Ｓｔｏｒａｇｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ  と図示）およびストレージ制御回路１２（Ｓｔｏｒａｇｅ  Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。なお図２０において、ストレージシステム１０にホスト１１を加えた構成を図示しているが、ストレージ制御回路１２と、ストレージ１３と、でストレージシステム１０とすることもできる。
【０２０９】
図２１（Ａ）に示すストレージシステム１０Ａでは、ホスト１１が有するサーバ１１ｓｂと、ストレージ１３が有する記憶装置１３ｍｄが、ストレージ制御回路１２を介して１対１に対応する形態を図示している。図２１（Ａ）に示すストレージシステム１０Ａは、所謂ＤＡＳ（Ｄｉｒｅｃｔ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ）である。
【０２１０】
また図２１（Ｂ）に示すストレージシステム１０Ｂでは、ホスト１１が有する複数のサーバ１１ｓｂがローカルエリアネットワーク１５（ＬＡＮ：Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）およびストレージ制御回路１２を介してストレージ１３が有する記憶装置１３ｍｄに接続される形態を図示している。図２１（Ｂ）に示すストレージシステム１０Ｂは、所謂ＮＡＳ（Ｎｅｔｗｏｒｋ  Ａｔｔａｃｈｅｄ  Ｓｔｏｒａｇｅ）である。
【０２１１】
以上の説明したストレージシステムの各構成には、上記実施の形態の構成を適用可能である。このため、低消費電力化が図られたストレージシステムが実現される。
【０２１２】
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
【０２１３】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０２１４】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
【０２１５】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
【０２１６】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２１７】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、オフ電流が小さいトランジスタとしてＯＳトランジスタを用いる場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様では、ＯＳトランジスタ以外の、様々な材料を用いてもよい。
【０２１８】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０２１９】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０２２０】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２２１】
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２２２】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０２２３】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（または第１電極、または第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２２４】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０２２５】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２２６】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０２２７】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
【０２２８】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０２２９】
一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０２３０】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。
【０２３１】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０２３２】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０２３３】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０２３４】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２３５】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０２３６】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０２３７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０２３８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０２３９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０２４０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０２４１】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０２４２】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０２４３】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２４４】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０２４５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０２４６】
Ａ１−Ａ２    破線
Ａ３−Ａ４    破線
Ｂ１−Ｂ２    破線
Ｂ３−Ｂ４    破線
ＢＧＬ    配線
ＢＬ＿１    ビット線
ＢＬ＿２    ビット線
Ｃ１    キャパシタ
Ｃ２    キャパシタ
Ｃ３    キャパシタ
Ｃ４    キャパシタ
ＦＮ１    ノード
ＦＮ３    ノード
ＭＴ    トランジスタ
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ５    トランジスタ
Ｍ５＿ＢＧ    トランジスタ
Ｍ６    トランジスタ
Ｍ６＿Ａ    トランジスタ
Ｍ６＿Ｂ    トランジスタ
Ｍ６＿Ｃ    トランジスタ
Ｍ６＿Ｄ    トランジスタ
Ｍ６＿Ｅ    トランジスタ
Ｍ７    トランジスタ
Ｍ８    トランジスタ
Ｍ９    トランジスタ
Ｍ１０    トランジスタ
ＭＣ    メモリセル
ＭＣ＿１    メモリセル
ＭＣ＿２    メモリセル
Ｔ１    時刻
Ｔ２    時刻
Ｔ３    時刻
Ｔ４    時刻
Ｔ６    時刻
Ｔ７    時刻
Ｔ９    時刻
Ｔ１０    時刻
１０    ストレージシステム
１０Ａ    ストレージシステム
１０Ｂ    ストレージシステム
１１    ホスト
１１ｍｄ    記憶装置
１１ｓｂ    サーバ
１２    ストレージ制御回路
１３    ストレージ
１４    ストレージエリアネットワーク
１５    ローカルエリアネットワーク
２１    コントローラ
２２    キャッシュメモリ
２３    蓄電装置
２４    タイマー
２５    メモリセル
２６    電源
１０１    メモリセルアレイ
１０２    行選択ドライバ
１０３    列選択ドライバ
２００    基板
２００Ａ    トランジスタ
２００Ｂ    トランジスタ
２００Ｃ    トランジスタ
２０１    基板
２０２    半導体層
２０２Ａ    不純物領域
２０２Ｂ    不純物領域
２０３    素子分離領域
２０４    ゲート絶縁層
２０５    ゲート電極
２０６    層間絶縁層
２０７    基板
２０８    絶縁層
２０９    領域
３００Ａ    トランジスタ
３００Ｂ    トランジスタ
３００Ｄ    トランジスタ
３００Ｅ    トランジスタ
３００Ｆ    トランジスタ
３００Ｇ    トランジスタ
３００Ｈ    トランジスタ
３００Ｉ    トランジスタ
３０１    層間絶縁層
３０２    絶縁層
３０３    酸化物半導体層
３０３Ａ    酸化物半導体層
３０３Ｂ    酸化物半導体層
３０３Ｃ    酸化物半導体層
３０４Ａ    配線
３０４Ｂ    配線
３０５    ゲート絶縁層
３０６    ゲート電極
３０７    バックゲート電極
４０１    配線
４０２    配線
４０６    絶縁層
４０８    絶縁層
４１０    絶縁層
４１２    絶縁層
４１４    絶縁層
４１６    絶縁層
４１８    絶縁層
４２０    絶縁層
４２１    絶縁膜
４２２    絶縁層
４２４    絶縁層
４２６    絶縁層
４２８    絶縁層
４３０    絶縁層
４３１    絶縁層
４３２    絶縁層
４３４    絶縁層
４３６    絶縁層
４３８    絶縁層
４４０    絶縁層
４４２    絶縁層
４４４    絶縁層
４４６    絶縁層
４５１    配線
４５２    配線
４６１    配線
４６２    配線
４６３    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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