(57)【特許請求の範囲】
【請求項１】
第１電源端とモータの励磁コイルの第１端との間に接続されたＰチャネル型の第１上側トランジスタと、
前記励磁コイルの第１端と第２電源端との間に接続されたＮチャネル型の第１下側トランジスタと、
前記第１電源端と前記励磁コイルの第２端との間に接続されたＰチャネル型の第２上側トランジスタと、
前記励磁コイルの第２端と前記第２電源端との間に接続されたＮチャネル型の第２下側トランジスタと、
各トランジスタのオン／オフ制御を行うロジック回路と、
を集積化して成り、
前記ロジック回路は、前記励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、それまでオンしていた上側トランジスタおよび下側トランジスタをそれぞれオフするとともに、それまでオフしていた下側トランジスタはオフに維持したままそれまでオフしていた上側トランジスタをオンすることを特徴とするモータ駆動装置。
【請求項２】
前記第１上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第１上側寄生ダイオードが付随しており、
前記第１下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第１下側寄生ダイオードが付随しており、
前記第２上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第２上側寄生ダイオードが付随しており、
前記第２下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第２下側寄生ダイオードが付随している、
ことを特徴とする請求項１に記載のモータ駆動装置。
【請求項３】
前記第１上側トランジスタ、及び、前記第２上側トランジスタは、それぞれ、ＰＤＭＯＳＦＥＴ［P-channel type double-diffused metal oxide semiconductor field effect transistor］であることを特徴とする請求項１または請求項２に記載のモータ駆動装置。
【請求項４】
前記ＰＤＭＯＳＦＥＴは、
ｐ型基板と；
前記ｐ型基板に形成され、前記ＰＤＭＯＳＦＥＴのバックゲートとして前記第１電源端に接続されたｎ型ウェルと；
前記ｎ型ウェルに形成され、前記ＰＤＭＯＳＦＥＴのソースとして前記第１電源端に接続された第１ｐ型領域と；
前記ｎ型ウェルに形成され、前記ＰＤＭＯＳＦＥＴのドレインとして前記励磁コイルの一端に接続された第２ｐ型領域と；
前記第１ｐ型領域と前記第２ｐ型領域を跨ぐように形成され、前記ＰＤＭＯＳＦＥＴのゲートとして前記ロジック回路に接続されたたメタル層と；
を有し、
前記ＰＤＭＯＳＦＥＴには、前記第２ｐ型領域をエミッタとし、前記ｐ型基板をコレクタとし、前記ｎ型ウェルをベースとする第１寄生トランジスタが付随することを特徴とする請求項３に記載のモータ駆動装置。
【請求項５】
前記第１下側トランジスタ、及び、前記第２下側トランジスタは、それぞれ、ＮＤＭＯＳ［N-channel type DMOSFET］であることを特徴とする請求項１〜請求項４のいずれか一項に記載のモータ駆動装置。
【請求項６】
前記ＮＤＭＯＳＦＥＴは、
ｐ型基板と；
前記ｐ型基板に形成され、前記ＮＤＭＯＳＦＥＴのドレインとして前記励磁コイルの一端に接続されたｎ型ウェルと；
前記ｎ型ウェルに形成され、前記ＮＤＭＯＳＦＥＴのバックゲートとして前記第２電源端に接続されたｐ型ウェルと；
前記ｐ型ウェルに形成され、前記ＮＤＭＯＳＦＥＴのソースとして前記第２電源端に接続されたｎ型領域と；
前記ｎ型ウェルと前記ｎ型領域を跨ぐように形成され、前記ＮＤＭＯＳＦＥＴのゲートとして前記ロジック回路に接続されたメタル層と；
を有し、
前記ＮＤＭＯＳＦＥＴには、前記ｎ型ウェルをエミッタとし、前記ｐ型基板に形成されたいずれかのｎ型領域をコレクタとし、前記ｐ型基板をベースとする第２寄生トランジスタが付随することを特徴とする請求項５に記載のモータ駆動装置。
【請求項７】
前記ロジック回路は、前記駆動電流を一定値に維持するための定電流チョッピング駆動を行うときに前記電流オフ動作を行うことを特徴とする請求項１〜請求項６のいずれか一項に記載のモータ駆動装置。
【請求項８】
前記ロジック回路は、前記モータを停止または空転させるときに前記電流オフ動作を行うことを特徴とする請求項１〜請求項６のいずれか一項に記載のモータ駆動装置。
【請求項９】
モータと、
前記モータの駆動制御を行う請求項１〜請求項８のいずれか一項に記載のモータ駆動装置と、
を有することを特徴とする電子機器。
【請求項１０】
モータと、
前記モータの駆動制御を行う請求項１〜請求項８のいずれか一項に記載のモータ駆動装置と、
を有することを特徴とする車両。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動装置に関する。
【背景技術】
【０００２】
従来より、ブリッジ出力段（Ｈブリッジ出力段や３相ブリッジ出力段など）を用いてモータの駆動電流を生成するモータ駆動装置が様々なアプリケーションで利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２２２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ブリッジ出力段が１チップに集積化された従来のモータ駆動装置では、モータの励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、意図しないラッチアップを生じるおそれがあった。
【０００６】
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、電流オフ動作時のラッチアップ発生を抑制することのできるモータ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているモータ駆動装置は、第１電源端とモータの励磁コイルの第１端との間に接続されたＰチャネル型の第１上側トランジスタと、前記励磁コイルの第１端と第２電源端との間に接続されたＮチャネル型の第１下側トランジスタと、前記第１電源端と前記励磁コイルの第２端との間に接続されたＰチャネル型の第２上側トランジスタと、前記励磁コイルの第２端と前記第２電源端との間に接続されたＮチャネル型の第２下側トランジスタと、各トランジスタのオン／オフ制御を行うロジック回路と、を集積化して成り、前記ロジック回路は、前記励磁コイルに流していた駆動電流をオン状態からオフ状態に切り替える電流オフ動作時において、それまでオフしていた上側トランジスタをオンし、それまでオンしていた上側トランジスタと全ての下側トランジスタをオフする構成（第１の構成）である。
【０００８】
なお、上記第１の構成から成るモータ駆動装置において、前記第１上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第１上側寄生ダイオードが付随しており、前記第１下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第１下側寄生ダイオードが付随しており、前記第２上側トランジスタには、カソードがソースに接続されてアノードがドレインに接続された第２上側寄生ダイオードが付随しており、前記第２下側トランジスタには、カソードがドレインに接続されてアノードがソースに接続された第２下側寄生ダイオードが付随している構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成るモータ駆動装置において、前記第１上側トランジスタ、及び、前記第２上側トランジスタは、それぞれＰＤＭＯＳＦＥＴ［P-channel type double-diffused metal oxide semiconductor field effect transistor］である構成（第３の構成）にするとよい。
【００１０】
また上記第３の構成から成るモータ駆動装置において、前記ＰＤＭＯＳＦＥＴは、ｐ型基板と；前記ｐ型基板に形成され、前記ＰＤＭＯＳＦＥＴのバックゲートとして前記第１電源端に接続されたｎ型ウェルと；前記ｎ型ウェルに形成され、前記ＰＤＭＯＳＦＥＴのソースとして前記第１電源端に接続された第１ｐ型領域と；前記ｎ型ウェルに形成され、前記ＰＤＭＯＳＦＥＴのドレインとして前記励磁コイルの一端に接続された第２ｐ型領域と；前記第１ｐ型領域と前記第２ｐ型領域を跨ぐように形成され、前記ＰＤＭＯＳＦＥＴのゲートとして前記ロジック回路に接続されたたメタル層と；を有し、前記ＰＤＭＯＳＦＥＴには、前記第２ｐ型領域をエミッタとし、前記ｐ型基板をコレクタとし、前記ｎ型ウェルをベースとする第１寄生トランジスタが付随する構成（第４の構成）にするとよい。
【００１１】
また、上記第１〜第４いずれかの構成から成るモータ駆動装置において、前記第１下側トランジスタ、及び、前記第２下側トランジスタは、それぞれ、ＮＤＭＯＳ［N-channel type DMOSFET］である構成（第５の構成）にするとよい。
【００１２】
また、上記第５の構成から成るモータ駆動装置において、前記ＮＤＭＯＳＦＥＴは、ｐ型基板と；前記ｐ型基板に形成され、前記ＮＤＭＯＳＦＥＴのドレインとして前記励磁コイルの一端に接続されたｎ型ウェルと；前記ｎ型ウェルに形成され、前記ＮＤＭＯＳＦＥＴのバックゲートとして前記第２電源端に接続されたｐ型ウェルと；前記ｐ型ウェルに形成され、前記ＮＤＭＯＳＦＥＴのソースとして前記第２電源端に接続されたｎ型領域と；前記ｎ型ウェルと前記ｎ型領域を跨ぐように形成され、前記ＮＤＭＯＳＦＥＴのゲートとして前記ロジック回路に接続されたメタル層と；を有し、前記ＮＤＭＯＳＦＥＴには、前記ｎ型ウェルをエミッタとし、前記ｐ型基板に形成されたいずれかのｎ型領域をコレクタとし、前記ｐ型基板をベースとする第２寄生トランジスタが付随する構成（第６の構成）にするとよい。
【００１３】
また、上記第１〜第６いずれかの構成から成るモータ駆動装置において、前記ロジック回路は、前記駆動電流を一定値に維持するための定電流チョッピング駆動を行うときに前記電流オフ動作を行う構成（第７の構成）にするとよい。
【００１４】
また、上記第１〜第６いずれかの構成から成るモータ駆動装置において、前記ロジック回路は、前記モータを停止または空転させるときに前記電流オフ動作を行う構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されている電子機器ないし車両は、モータと、前記モータを駆動する上記第１〜第８いずれかの構成から成るモータ駆動装置と、を有する構成（第９ないし第１０の構成）とされている。
【発明の効果】
【００１６】
本明細書中に開示されている発明によれば、電流オフ動作時のラッチアップ発生を抑制することのできるモータ駆動装置を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】モータ駆動装置を備えた電子機器の全体構成を示すブロック図
【図２】駆動部の一構成例を示す回路図
【図３】ハーフステップ駆動時の制御シーケンスを示すタイミングチャート
【図４】ハーフステップ駆動時の制御シーケンスを示すトルクベクトル図
【図５】定電流チョッピング駆動時の電流オン／オフ動作を示す電流波形図
【図６】第１の電流オフ動作を示す電流経路図
【図７】第２の電流オフ動作を示す電流経路図
【図８】駆動部の素子レイアウト例を示す平面図
【図９】ラッチアップ構造の一例を示す縦断面図
【図１０Ａ】第１のラッチアップ解消策を示す縦断面図
【図１０Ｂ】第２のラッチアップ解消策を示す縦断面図
【図１０Ｃ】第３のラッチアップ解消策を示す縦断面図
【図１１】第３の電流オフ動作を示す電流経路図
【図１２】第４の電流オフ動作を示す電流経路図
【図１３】駆動部の一変形例を示す回路図
【図１４】車両の一構成例を示す外観図
【発明を実施するための形態】
【００１８】
＜電子機器＞
図１は、モータ駆動装置を備えた電子機器の全体構成を示すブロック図である。本構成例の電子機器１は、モータ駆動装置１０と、２相励磁型のステッピングモータ２０（以下では、単にモータ２０と略称する）と、を有する。
【００１９】
モータ２０は、第１励磁相の励磁コイル２１と、第２励磁相の励磁コイル２２と、ロータ２３と、を有する。モータ２０の回転駆動時には、モータ駆動装置１０から励磁コイル２１及び２２に対して、駆動電流Ｉ１及びＩ２がそれぞれ供給される。
【００２０】
モータ駆動装置１０は、装置外部から入力される種々の制御信号（本図では、クロック信号ＣＬＫのみを例示）に応じてモータ２０の駆動電流Ｉ１及びＩ２を生成する半導体装置であり、制御部１００と駆動部２００を集積化して成る。
【００２１】
制御部１００は、クロック信号ＣＬＫの入力を受けて、第１励磁相の駆動制御を行うための入力信号ＩＮ１Ａ及びＩＮ１Ｂと、第２励磁相の駆動制御を行うための入力信号ＩＮ２Ａ及びＩＮ２Ｂをそれぞれ生成し、これらを駆動部２００に出力する。
【００２２】
クロック信号ＣＬＫは、所定の周波数でパルス駆動される矩形波信号である。制御部１００は、クロック信号ＣＬＫのパルスエッジに同期してモータ２０を所定のステップ角ずつ回転させるように、入力信号ＩＮ１Ａ及びＩＮ１Ｂ、並びに、入力信号ＩＮ２Ａ及びＩＮ２Ｂをそれぞれ生成する。すなわち、モータ２０の回転速度は、クロック信号ＣＬＫの周波数に応じて変化する。
【００２３】
駆動部２００は、入力信号ＩＮ１Ａ及びＩＮ１Ｂ、並びに、入力信号ＩＮ２Ａ及びＩＮ２Ｂの入力を受けて、出力信号ＯＵＴ１Ａ及びＯＵＴ１Ｂ、並びに、出力信号ＯＵＴ２Ａ及びＯＵＴ２Ｂをそれぞれ生成する。なお、出力信号ＯＵＴ１Ａ及びＯＵＴ１Ｂは、励磁コイル２１の両端にそれぞれ印加される電圧信号である。従って、ＯＵＴ１Ａ＞ＯＵＴ１Ｂであるときには、駆動電流Ｉ１が第１方向（＝正方向）に向かって流れ、ＯＵＴ１Ａ＜ＯＵＴ１Ｂであるときには、駆動電流Ｉ１が第２方向（＝負方向）に向かって流れる。同様に、出力信号ＯＵＴ２Ａ及びＯＵＴ２Ｂは、励磁コイル２２の両端にそれぞれ印加される電圧信号である。従って、ＯＵＴ２Ａ＞ＯＵＴ２Ｂであるときには、駆動電流Ｉ２が第１方向（＝正方向）に向かって流れ、ＯＵＴ２Ａ＜ＯＵＴ２Ｂであるときには、駆動電流Ｉ２が第２方向（＝負方向）に向かって流れる。
【００２４】
＜駆動部＞
図２は、駆動部２００の一構成例を示す回路図である。本構成例の駆動部２００は、４つのハーフブリッジ出力段２１０〜２４０と、ロジック回路２５０と、を含む。
【００２５】
ハーフブリッジ出力段２１０は、上側トランジスタ２１１（例えばＰＤＭＯＳＦＥＴ）と、下側トランジスタ２１２（例えばＮＤＭＯＳＦＥＴ）を含む。上側トランジスタ２１１のソースは、電源電圧ＶＭの印加端（＝第１電源端に相当）に接続されている。上側トランジスタ２１１のドレインと下側トランジスタ２１２のドレインは、いずれも出力信号ＯＵＴ１Ａの出力端（＝励磁コイル２１の第１端）に接続されている。下側トランジスタ２１２のソースは、負帰還抵抗ＲＮＦ１を介して接地端（＝第２電源端に相当）に接続されている。なお、上側トランジスタ２１１には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード２１３が付随している。また、下側トランジスタ２１２には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード２１４が付随している。
【００２６】
ハーフブリッジ出力段２２０は、上側トランジスタ２２１（例えばＰＤＭＯＳＦＥＴ）と、下側トランジスタ２２２（例えばＮＤＭＯＳＦＥＴ）を含む。上側トランジスタ２２１のソースは、電源電圧ＶＭの印加端に接続されている。上側トランジスタ２２１のドレインと下側トランジスタ２２２のドレインは、いずれも出力信号ＯＵＴ１Ｂの出力端（＝励磁コイル２１の第２端）に接続されている。下側トランジスタ２２２のソースは、負帰還抵抗ＲＮＦ１を介して接地端に接続されている。なお、上側トランジスタ２２１には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード２２３が付随している。また、下側トランジスタ２２２には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード２２４が付随している。
【００２７】
ハーフブリッジ出力段２３０は、上側トランジスタ２３１（例えばＰＤＭＯＳＦＥＴ）と、下側トランジスタ２３２（例えばＮＤＭＯＳＦＥＴ）を含む。上側トランジスタ２３１のソースは、電源電圧ＶＭの印加端に接続されている。上側トランジスタ２３１のドレインと下側トランジスタ２３２のドレインは、いずれも出力信号ＯＵＴ２Ａの出力端（＝励磁コイル２２の第１端）に接続されている。下側トランジスタ２３２のソースは、負帰還抵抗ＲＮＦ２を介して接地端に接続されている。なお、上側トランジスタ２３１には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード２３３が付随している。また、下側トランジスタ２３２には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード２３４が付随している。
【００２８】
ハーフブリッジ出力段２４０は、上側トランジスタ２４１（例えばＰＤＭＯＳＦＥＴ）と、下側トランジスタ２４２（例えばＮＤＭＯＳＦＥＴ）を含む。上側トランジスタ２４１のソースは、電源電圧ＶＭの印加端に接続されている。上側トランジスタ２４１のドレインと下側トランジスタ２４２のドレインは、いずれも出力信号ＯＵＴ２Ｂの出力端（＝励磁コイル２２の第２端）に接続されている。下側トランジスタ２４２のソースは、負帰還抵抗ＲＮＦ２を介して接地端に接続されている。なお、上側トランジスタ２４１には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオード２４３が付随している。また、下側トランジスタ２４２には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオード２４４が付随している。
【００２９】
ロジック回路２５０は、入力信号ＩＮ１Ａ及びＩＮ１Ｂ、並びに、入力信号ＩＮ２Ａ及びＩＮ２Ｂに応じて、ハーフブリッジ出力段２＊０（ただし＊＝１、２、３、４）を形成する上側トランジスタ２＊１、及び、下側トランジスタ２＊２のオン／オフ制御（＝ゲート制御）を行う。
【００３０】
第１励磁相の駆動制御に着目すると、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｈ，Ｌ）であるときには、駆動電流Ｉ１の第１オン期間（正極性の電流出力期間）となり、基本的には、上側トランジスタ２１１と下側トランジスタ２２２がオンされて、上側トランジスタ２２１と下側トランジスタ２１２がオフされる。このようなオン／オフ制御によれば、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｈ（≒ＶＭ），Ｌ（≒ＧＮＤ））となるので、駆動電流Ｉ１が第１方向（＝正方向）に流れる。
【００３１】
逆に、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｈ）であるときには、駆動電流Ｉ１の第２オン期間（負極性の電流出力期間）となり、基本的には、上側トランジスタ２１１と下側トランジスタ２２２がオフされて、上側トランジスタ２２１と下側トランジスタ２１２がオンされる。このようなオン／オフ制御によれば、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｌ，Ｈ）となるので、駆動電流Ｉ１が第２方向（＝負方向）に流れる。
【００３２】
また、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｌ）であるときには、それまで流れていた駆動電流Ｉ１がゼロ値まで減衰するように、各トランジスタのオン／オフ制御が行われる。
【００３３】
第２励磁相の駆動制御についても、上記と全く同様である。すなわち、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｈ，Ｌ）であるときには、駆動電流Ｉ２の第１オン期間（正極性の電流出力期間）となり、基本的には、上側トランジスタ２３１と下側トランジスタ２４２がオンされて、上側トランジスタ２４１と下側トランジスタ２３２がオフされる。このようなオン／オフ制御によれば、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｈ（≒ＶＭ），Ｌ（≒ＧＮＤ））となるので、駆動電流Ｉ２が第１方向（＝正方向）に流れる。
【００３４】
逆に、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｈ）であるときには、駆動電流Ｉ２の第２オン期間（負極性の電流出力期間）となり、基本的には、上側トランジスタ２３１と下側トランジスタ２４２がオフされて、上側トランジスタ２４１と下側トランジスタ２３２がオンされる。このようなオン／オフ制御によれば、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｌ，Ｈ）となるので、駆動電流Ｉ２が第２方向（＝負方向）に流れる。
【００３５】
また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｌ）であるときには、それまで流れていた駆動電流Ｉ２がゼロ値まで減衰するように、各トランジスタのオン／オフ制御が行われる。
【００３６】
なお、ロジック回路２５０には、負帰還抵抗ＲＮＦ１及びＲＮＦ２それぞれの一端に現れるセンス電圧ＶＳ１（＝Ｉ１×ＲＮＦ１）及びＶＳ２（＝Ｉ２×ＲＮＦ２）を監視して駆動電流Ｉ１及びＩ２を調整する機能（＝駆動電流Ｉ１及びＩ２それぞれのオン期間をチョッピングすることにより、電流値を一定に維持する定電流チョッピング機能）も備えている。この定電流チョッピング機能については、後ほど具体例を挙げて詳述する。
【００３７】
＜ハーフステップ駆動＞
次に、モータ２０の駆動制御方式の一例として、ハーフステップ駆動時の制御シーケンスについて、図３及び図４を参照しながら詳細に説明する。図３は、ハーフステップ駆動時の制御シーケンスを説明するためのタイミングチャートであり、上から順番に、入力信号ＩＮ１Ａ及びＩＮ１Ｂ、入力信号ＩＮ２Ａ及びＩＮ２Ｂ、出力信号ＯＵＴ１Ａ及びＯＵＴ１Ｂ、出力信号ＯＵＴ２Ａ及びＯＵＴ２Ｂ、並びに、駆動電流Ｉ１及びＩ２が描写されている。また、図４は、ハーフステップ駆動時の制御シーケンスを説明するためのトルクベクトル図である。なお、図４のトルクベクトル（１）〜（８）は、それぞれ、図３の期間（１）〜（８）に対応している。
【００３８】
期間（１）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ１が正方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｌ）であるので、出力信号ＯＵＴ２Ａ及びＯＵＴ２Ｂは、電流減衰動作時の電圧レベル（図３では「ＯＦＦ」と表記、以下同様、詳細は後述）となる。従って、駆動電流Ｉ２がゼロ値となる。
【００３９】
期間（２）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ１が正方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ２が正方向に流れる。
【００４０】
期間（３）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｌ）であるので、出力信号ＯＵＴ１Ａ及びＯＵＴ１Ｂは、電流減衰動作時の電圧レベルとなる。従って、駆動電流Ｉ１がゼロ値となる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ２が正方向に流れる。
【００４１】
期間（４）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ１が負方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ２が正方向に流れる。
【００４２】
期間（５）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ１が負方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｌ）であるので、出力信号ＯＵＴ２Ａ及びＯＵＴ２Ｂは、電流減衰動作時の電圧レベルとなる。従って、駆動電流Ｉ２がゼロ値となる。
【００４３】
期間（６）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ１が負方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ２が負方向に流れる。
【００４４】
期間（７）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｌ，Ｌ）であるので、出力信号ＯＵＴ１Ａ及びＯＵＴ１Ｂは、電流減衰動作時の電圧レベルとなる。従って、駆動電流Ｉ１がゼロ値となる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ２が負方向に流れる。
【００４５】
期間（８）では、（ＩＮ１Ａ，ＩＮ１Ｂ）＝（Ｈ，Ｌ）であるので、（ＯＵＴ１Ａ，ＯＵＴ１Ｂ）＝（Ｈ，Ｌ）となる。従って、駆動電流Ｉ１が正方向に流れる。また、（ＩＮ２Ａ，ＩＮ２Ｂ）＝（Ｌ，Ｈ）であるので、（ＯＵＴ２Ａ，ＯＵＴ２Ｂ）＝（Ｌ，Ｈ）となる。従って、駆動電流Ｉ２が負方向に流れる。
【００４６】
制御部１００は、クロック信号ＣＬＫのパルスエッジに同期して、上記の各期間（１）〜（８）を順次切り替えていくように、入力信号ＩＮ１Ａ及びＩＮ１Ｂ、並びに、ＩＮ２Ａ及びＩＮ２Ｂを生成する。従って、励磁コイル２１及び２２は、１相励磁状態（＝いずれか一方に駆動電流が供給される状態）と、２相励磁状態（＝双方に駆動電流が供給される状態）とを交互に繰り返すように順次励磁される。
【００４７】
例えば、期間（１）〜（８）を１→２→３→４→５→６→７→８→１→…という順に切り替えた場合には、ロータ２３の回転位置が１→２→３→４→５→６→７→８→１→…という順序で移動していく。従って、時計回りのハーフステップ駆動が実現される。また、これとは逆に、期間（１）〜（８）を８→７→６→５→４→３→２→１→８→…という順に切り替えた場合には、ロータ２３の回転位置が８→７→６→５→４→３→２→１→８→…という順序で移動していく。従って、反時計回りのハーフステップ駆動が実現される。なお、図４では、奇数番目（１、３、５、７）の回転位置が１相励磁位置に相当し、偶数番目（２、４、６、８）の回転位置が２相励磁位置に相当する。
【００４８】
ただし、モータ２０の駆動制御方式は、ハーフステップ駆動に何ら限定されるものではなく、フルステップ駆動やマイクロステップ駆動などを採用しても構わない。また、複数の駆動制御方式を任意に切り替えることのできる構成としてもよい。
【００４９】
＜定電流チョッピング機能＞
図５は、定電流チョッピング駆動時の電流オン／オフ動作を示す電流波形図である。なお、本図の期間（１）〜（８）は、それぞれ、図３の期間（１）〜（８）に対応する。
【００５０】
まず、期間（１）〜（２）、及び、期間（８）における駆動電流Ｉ１の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流Ｉ１が正極性の目標値（＋）に維持されるように、駆動電流Ｉ１のオン／オフが切り替えられる。従って、駆動電流Ｉ１は、正極性の目標値（＋）を基準値として、増大と減衰を交互に繰り返す状態となる。
【００５１】
次に、期間（４）〜（６）における駆動電流Ｉ１の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流Ｉ１が負極性の目標値（−）に維持されるように駆動電流Ｉ１のオン／オフが切り替えられる。従って、駆動電流Ｉ１は、負極性の目標値（−）を基準値として、増大と減衰を交互に繰り返す状態となる。
【００５２】
次に、期間（２）〜（４）における駆動電流Ｉ２の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流Ｉ２が正極性の目標値（＋）に維持されるように駆動電流Ｉ２のオン／オフが切り替えられる。従って、駆動電流Ｉ２は、正極性の目標値（＋）を基準値として、増大と減衰を交互に繰り返す状態となる。
【００５３】
次に、期間（６）〜（８）における駆動電流Ｉ２の定電流チョッピング駆動に着目して説明する。これらの期間には、駆動電流Ｉ２が負極性の目標値（−）に維持されるように駆動電流Ｉ２のオン／オフが切り替えられる。従って、駆動電流Ｉ２は、負極性の目標値（−）を基準値として、増大と減衰を交互に繰り返す状態となる。
【００５４】
このように、上記の定電流チョッピング駆動では、駆動電流Ｉ１及びＩ２が頻繁にオフされる。以下では、この電流オフ動作について説明する。
【００５５】
＜電流オフ動作（第１、第２）＞
図６は、第１の電流オフ動作を示す電流経路図である。本図では、第１励磁相の電流オフ動作（特に、期間（１）〜（２）、及び、期間（８）における駆動電流Ｉ１の定電流チョッピング駆動）を例示して、第１の電流オフ動作を詳述する。
【００５６】
ロジック回路２５０は、当該期間において、基本的に、上側トランジスタ２１１と下側トランジスタ２２２をオンし、上側トランジスタ２２１と下側トランジスタ２１２をオフする。従って、駆動電流Ｉ１は、本図中の実線矢印で示したように、電源電圧ＶＭの印加端から、上側トランジスタ２１１、励磁コイル２１、及び、下側トランジスタ２２２を介して、接地端に至る電流経路で正方向に流れる。
【００５７】
一方、ロジック回路２５０は、当該期間において、正方向に流れる駆動電流Ｉ１が正極性の目標値（＋）を上回ると、第１の電流オフ動作として、上側トランジスタ２１１及び２２２をオフし、下側トランジスタ２１２及び２２２をオンする。このとき、励磁コイル２１は、それまで流れていた方向に駆動電流Ｉ１を流し続けようとする。従って、駆動電流Ｉ１は、本図中の破線矢印で示すように、励磁コイル２１と下側トランジスタ２１２及び２２２によって形成されるループ状の電流経路を流れる。その結果、励磁コイル２１に蓄えられているエネルギーが電流経路内の抵抗成分（主に励磁コイル２１の抵抗成分）で消費されるに従って、駆動電流Ｉ１が徐々に減衰していく。
【００５８】
図７は、第２の電流オフ動作を示す電流経路図である。本図でも、先の図６と同じく、第１励磁相の電流オフ動作（特に、期間（１）〜（２）、及び、期間（８）における駆動電流Ｉ１の定電流チョッピング駆動）を例示して、第２の電流オフ動作を詳述する。
【００５９】
ロジック回路２５０は、励磁コイル２１に流していた駆動電流Ｉ１をオン状態からオフ状態に切り替えるとき、第２の電流オフ動作として、上側トランジスタ２１１及び２２２と下側トランジスタ２１２及び２２２を全てオフする。このとき、励磁コイル２１は、それまで流れていた方向に駆動電流Ｉ１を流し続けようとする。従って、駆動電流Ｉ１は、本図中の破線矢印で示したように、接地端から、下側寄生ダイオード２１４、励磁コイル２１、上側寄生ダイオード２２３を介して、電源電圧ＶＭの印加端に至る電流経路を流れる。すなわち、励磁コイル２１に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流Ｉ１は、第１の電流オフ動作時よりも迅速に減衰する。
【００６０】
従って、例えば、定電流チョッピング駆動の動作周波数を高める必要がある場合には、駆動電流Ｉ１及びＩ２のオフ動作として、駆動電流Ｉ１をより迅速に減衰することのできる第２の電流オフ動作を採用することが望ましい。
【００６１】
ただし、第２の電流オフ動作を採用した場合には、駆動部２００で意図しないラッチアップを生じるおそれがある。以下では、ラッチアップの原因と対策について、詳細な説明を行う。
【００６２】
＜ラッチアップ＞
図８は、駆動部２００の素子レイアウト例を示す平面図である。本図で示すように、駆動部２００を形成する上側トランジスタ２１１〜２４１、及び、下側トランジスタ２１２〜２４２は、その占有面積をできるだけ小さく抑えるように、互いに近接して配置することが望ましい。
【００６３】
ただし、先に説明した第２の電流オフ動作（図７）を採用した場合、各トランジスタを近接し過ぎると、各トランジスタに付随する寄生トランジスタがアクティブとなり、ラッチアップを生じるおそれがある。例えば、正方向に流れていた駆動電流Ｉ１がオフされるときには、回生電流が流れる上側トランジスタ２２１と下側トランジスタ２１２（本図ではハッチングを付して明示）にそれぞれ付随する寄生トランジスタがアクティブとなり、意図しないラッチアップを生じる。
【００６４】
図９は、ラッチアップ構造の一例を示す縦断面図である。本図では、上側トランジスタ２２１と下側トランジスタ２１２に着目して、ラッチアップ構造の説明を行う。本図の例示において、上側トランジスタ２２１及び下側トランジスタ２１２は、それぞれ、ＰＤＭＯＳＦＥＴ及びＮＤＭＯＳＦＥＴであり、いずれも、ｐ型基板３００に形成されている。なお、ｐ型基板３００は、系内の最低電位端（＝接地端）に接続されている。
【００６５】
各トランジスタの縦構造について具体的に述べる。上側トランジスタ２２１は、ｎ型ウェル２２１ａと、ｐ型領域２２１ｂ及び２２１ｃと、酸化膜２２１ｄと、メタル層２２１ｅと、を有する。
【００６６】
ｎ型ウェル２２１ａは、ｐ型基板３００に形成されており、上側トランジスタ２２１のバックゲート（ＢＧ）として、電源電圧ＶＭの印加端に接続されている。ｐ型領域２２１ｂは、ｎ型ウェル２２１ａに形成されており、上側トランジスタ２２１のソース（Ｓ）として、電源電圧ＶＭの印加端に接続されている。ｐ型領域２２１ｃは、ｎ型ウェル２２１ａに形成されており、上側トランジスタ２２１のドレイン（Ｄ）として、出力信号ＯＵＴ１Ｂの出力端（＝励磁コイル２１の第２端）に接続されている。酸化膜２２１ｄとメタル層２２１ｅは、ｐ型領域２２１ｂ及び２２１ｃを跨ぐように積層形成されており、上側トランジスタ２２１のゲート（Ｇ）として、ロジック回路２５０に接続されている。
【００６７】
なお、上記構造の上側トランジスタ２２１には、ｐ型領域２２１ｃをエミッタとし、ｐ型基板３００をコレクタとし、ｎ型ウェル２２１ａをベースとする寄生トランジスタＱ１が付随している。
【００６８】
また、下側トランジスタ２１２は、ｎ型ウェル２１２ａと、ｐ型ウェル２１２ｂと、ｎ型領域２１２ｃと、酸化膜２１２ｄと、メタル層２１２ｅと、を有する。
【００６９】
ｎ型ウェル２１２ａは、ｐ型基板３００に形成されており、下側トランジスタ２１２のドレイン（Ｄ）として、出力信号ＯＵＴ１Ａの出力端（＝励磁コイル２１の第１端）に接続されている。ｐ型ウェル２１２ｂは、ｎ型ウェル２１２ａに形成されており、下側トランジスタ２１２のバックゲート（ＢＧ）として、負帰還抵抗ＲＮＦ１を介して接地端に接続されている。ｎ型領域２１２ｃは、ｐ型ウェル２１２ｂに形成されており、下側トランジスタ２１２のソース（Ｓ）として、負帰還抵抗ＲＮＦ１を介して接地端に接続されている。酸化膜２１２ｄとメタル層２１２ｅは、ｎ型ウェル２１２ａとｎ型領域２１２ｃを跨ぐように積層形成されており、下側トランジスタ２１２のゲート（Ｇ）として、ロジック回路２５０に接続されている。
【００７０】
なお、上記構造の下側トランジスタ２１２には、ｎ型ウェル２１２ａをエミッタとし、ｐ型基板３００に形成されたいずれかのｎ型領域をコレクタとし、ｐ型基板３００をベースとする寄生トランジスタＱ２が付随する。特に、上側トランジスタ２２１と下側トランジスタ２１２が互いに近接して１チップに集積化されている場合には、上側トランジスタ２２１のｎ型ウェル２２１ａが寄生トランジスタＱ２のコレクタとなるので、寄生トランジスタＱ１及びＱ２によるラッチアップ構造が形成されてしまう。
【００７１】
ここで、先の図７で示した第２の電流オフ動作により、接地端から、下側寄生ダイオード２１４、励磁コイル２１、上側寄生ダイオード２２３を介して、電源電圧ＶＭの印加端に至る電流経路（図７の破線矢印を参照）で回生電流が流れた場合を考える。なお、以下では、説明の便宜上、負帰還抵抗ＲＮＦ１の存在を無視して考える。
【００７２】
この場合、寄生トランジスタＱ２のエミッタ（＝ｎ型ウェル２１２ａ）に印加される出力信号ＯＵＴ１Ａは、接地電圧ＧＮＤから下側寄生ダイオード２１４の順方向降下電圧Ｖｆを差し引いた負電圧（＝ＧＮＤ−Ｖｆ）となる。一方、寄生トランジスタＱ２のベース（＝ｐ型基板３００）には、接地電圧ＧＮＤが印加されている。従って、寄生トランジスタＱ２のベース・エミッタ間電圧（＝Ｖｆ）がオン閾値電圧よりも高くなり、寄生トランジスタＱ２がアクティブとなる。
【００７３】
また、寄生トランジスタＱ１のエミッタ（＝ｐ型領域２２１ｃ）に印加される出力信号ＯＵＴ１Ｂは、電源電圧ＶＭに上側寄生ダイオード２１４の順方向降下電圧Ｖｆを足し合わせた正電圧（＝ＶＭ＋Ｖｆ）となる。一方、寄生トランジスタＱ１のベース（＝ｎ型ウェル２２１ａ）には、電源電圧ＶＭが印加されている。従って、寄生トランジスタＱ１のベース・エミッタ間電圧（＝Ｖｆ）がオン閾値電圧よりも高くなり、寄生トランジスタＱ１がアクティブとなる。
【００７４】
すなわち、第２の電流オフ動作では、上側寄生ダイオード２２３を介して電源電圧ＶＭの印加端に至る電流経路で回生電流が流れるだけでなく、寄生トランジスタＱ１を介してｐ型基板３００に至る電流経路でサブリーク電流が流れる。このサブリーク電流により、寄生トランジスタＱ２のベース電流が増大するので、寄生トランジスタＱ２がｎ型ウェル２２１ａからより大きな電流を引き込むようになる。その結果、寄生トランジスタＱ１のベース電位がさらに下がり、寄生トランジスタＱ１がｐ型領域２２１ｃからより大きなサブリーク電流を引き込むようになる。
【００７５】
上記一連の動作により、寄生トランジスタＱ１及びＱ２によるラッチアップ構造が形成されると、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合が生じる。特に、モータ２０に大電流を流す必要のあるアプリケーションでは、駆動部２００における発熱に大きな影響がある。
【００７６】
なお、上記ラッチアップの解消策としては、例えば、図１０Ａのように、上側トランジスタ２２１と下側トランジスタ２１２との素子間距離ｄを広げたり、或いは、図１０Ｂのように、上側トランジスタ２２１と下側トランジスタ２１２との間に素子分離層３１０を埋設したり、若しくは、図１０Ｃのように、電源電圧ＶＭが印加されたｎ型ウェル３２０と接地電圧ＧＮＤが印加されたｐ型ウェル３２０を形成して下側トランジスタ２１２をフローティング構造とすることなどが考えられる。しかしながら、これらのラッチアップ解消策では、チップ面積の増大やコストアップを招くというデメリットがある。
【００７７】
＜電流オフ動作（第３）＞
図１１は、第３の電流オフ動作を示す電流経路図である。本図でも、図６や図７と同様に、第１励磁相の電流オフ動作（特に、期間（１）〜（２）、及び、期間（８）における駆動電流Ｉ１の定電流チョッピング駆動）を例示して、第３の電流オフ動作を詳述する。
【００７８】
ロジック回路２５０は、励磁コイル２１に流していた駆動電流Ｉ１をオン状態からオフ状態に切り替えるとき、第３の電流オフ動作として、上側トランジスタ２１１と下側トランジスタ２２２をオフして、上側トランジスタ２２１と下側トランジスタ２１２をオンする。このとき、励磁コイル２１は、それまで流れていた方向に駆動電流Ｉ１を流し続けようとする。従って、駆動電流Ｉ１は、本図中の破線矢印で示したように、接地端から、下側トランジスタ２１２、励磁コイル２１、上側トランジスタ２２１を介して、電源電圧ＶＭの印加端に至る電流経路を流れる。すなわち、励磁コイル２１に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流Ｉ１は、第２の電流オフ動作時と同じく、第１の電流オフ動作時よりも迅速に減衰する。
【００７９】
また、第３の電流オフ動作では、先に説明した第２の電流オフ動作と異なり、回生電流が上側寄生ダイオード２２３及び下側寄生ダイオード２１４を介する電流経路に流れないので、各ダイオード２２３及び２１４での電圧降下を考える必要もない。従って、ＯＵＴ１Ａ≒ＧＮＤとなり、ＯＵＴ１Ｂ≒ＶＭとなる。その結果、寄生トランジスタＱ１及びＱ２（先出の図９を参照）がアクティブとならないので、ラッチアップの発生を未然に防止することができる。
【００８０】
ただし、第３の電流オフ動作では、励磁コイル２１に蓄えられているエネルギーが尽きると、本図中の破線矢印で示した方向と逆向き、すなわち、電源電圧ＶＭの印加端から、上側トランジスタ２２１、励磁コイル２１、下側トランジスタ２１２を介して、接地端に至る向きに、逆流電流が流れてしまう。そのため、第３の電流オフ動作を採用する場合には、逆流電流の発生を検知して上側トランジスタ２２１及び下側トランジスタ２１２の少なくとも一方をオフするように、別途のオン／オフ制御を行わなければならない。
【００８１】
＜電流オフ動作（第４）＞
図１２は、第４の電流オフ動作を示す電流経路図である。本図でも、図６や図７、または、図１１と同様に、第１励磁相の電流オフ動作（特に、期間（１）〜（２）、及び、期間（８）における駆動電流Ｉ１の定電流チョッピング駆動）を例示して、第４の電流オフ動作を詳述する。
【００８２】
ロジック回路２５０は、励磁コイル２１に流していた駆動電流Ｉ１をオン状態からオフ状態に切り替えるとき、第４の電流オフ動作として、上側トランジスタ２２１をオンし、上側トランジスタ２１１と全ての下側トランジスタ２１２及び２２２をオフする。このとき、励磁コイル２１は、それまで流れていた方向に駆動電流Ｉ１を流し続けようとする。従って、駆動電流Ｉ１は、本図中の破線矢印で示したように、接地端から、下側寄生ダイオード２１４、励磁コイル２１、上側トランジスタ２２１を介して、電源電圧ＶＭの印加端に至る電流経路を流れる。すなわち、励磁コイル２１に蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流Ｉ１は、第２または第３の電流オフ動作時と同じく、第１の電流オフ動作時よりも迅速に減衰する。
【００８３】
また、第４の電流オフ動作では、先に説明した第３の電流オフ動作と同じく、回生電流が上側寄生ダイオード２２３を介する電流経路に流れないので、上側寄生ダイオード２２３での電圧降下を考える必要がない。従って、ＯＵＴ１Ｂ≒ＶＭとなる。その結果、寄生トランジスタＱ１（先出の図９を参照）がアクティブとならないので、寄生トランジスタＱ１を介してｐ型基板３００に至るサブリーク電流を減らすことができる。
【００８４】
一方、第４の電流オフ動作では、先に説明した第３の電流オフ動作と異なり、回生電流が下側寄生ダイオード２１４を介する電流経路に流れるので、下側寄生ダイオード２１４での電圧降下が生じ、ＯＵＴ１Ａ＝ＧＮＤ−Ｖｆとなる。そのため、寄生トランジスタＱ２（先出の図９を参照）はアクティブとなり、ｎ型ウェル２２１ａから電流を引き込もうとする。ただし、寄生トランジスタＱ１がアクティブとなっていなければ、寄生トランジスタＱ２のベースにリーク電流が供給されないので、寄生トランジスタＱ２に過大な電流が流れることはない。
【００８５】
従って、チップ面積の増大やコストアップを招くことなく、ラッチアップの発生を未然に防止することが可能となり、延いては、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合を解消することが可能となる。特に、定電流チョッピング駆動では、駆動電流Ｉ１及びＩ２が頻繁にオン／オフされるので、第４の電流オフ動作によるラッチアップ対策が非常に有効となる。
【００８６】
また、第４の電流オフ動作であれば、先に説明した第３の電流オフ動作と異なり、下側トランジスタ２１２がオフされているので、励磁コイル２１に蓄えられているエネルギーが尽きた時点で、電源電圧ＶＭの印加端から接地端に至る電流経路が自動的かつ速やかに遮断される。従って、逆流電流を防止するために特段のオン／オフ制御を行う必要がなくなるので、逆流電流検出手段を別途設けたり、ロジック回路２５０の信号処理を複雑化したりせずに済む。
【００８７】
なお、上記の実施形態では、定電流チョッピング駆動時の電流オフ動作に着目して、ラッチアップ対策の説明を行ったが、課題となるラッチアップは、それまで流していた駆動電流をオフする瞬間全てにおいて起こり得る現象である。これを鑑みると、上記の電流オフ動作（特に第４の電流オフ動作）は、定電流チョッピング駆動時だけでなく、例えば、モータ２０を停止または空転させるとき（異常検出に伴う強制停止を含む）に実施してもよいし、或いは、モータ２０のハーフステップ駆動に際して、ロータを１相励磁位置とするとき（図３の「ＯＦＦ」期間）に実施してもよい。
【００８８】
＜駆動部の変形例＞
図１３は、駆動部２００の一変形例を示す回路図である。本変形例の駆動部２００は、モータ３０として３相ブラシレスＤＣモータを駆動するものであり、３相ブリッジ出力段を備えている。より具体的に述べると、本変形例の駆動部２００は、上側トランジスタＰＵ、ＰＶ、ＰＷ（例えばＰＤＭＯＳＦＥＴ）と、下側トランジスタＮＵ、ＮＶ、ＮＷ（例えばＮＤＭＯＳＦＥＴ）と、を有する。
【００８９】
上側トランジスタＰ＊（ただし＊＝Ｕ、Ｖ、Ｗ、以下も同様）のソースは、電源電圧ＶＭの印加端に接続されている。上側トランジスタＰ＊のドレインと下側トランジスタＮ＊のドレインは、励磁コイルＬ＊の第１端に接続されている。下側トランジスタＮ＊のソースは、接地端に接続されている。励磁コイルＬ＊の第２端は、それぞれ互いに共通接続されている。なお、上側トランジスタＰ＊には、カソードがソースに接続されてアノードがドレインに接続された上側寄生ダイオードＰ＊ｄが付随している。また、下側トランジスタＮ＊には、カソードがドレインに接続されてアノードがソースに接続された下側寄生ダイオードＮ＊ｄが付随している。
【００９０】
上側トランジスタＰ＊及び下側トランジスタＮ＊は、不図示のロジック回路よりオン／オフ制御される。特に、ロジック回路は、モータ３０を停止または空転させるときに、先述の電流オフ動作（図６、図７、図１１、または、図１２を参照）を行う。
【００９１】
なお、本図では、Ｕ相とＷ相からＶ相に向けて駆動電流が流れる第１状態から、モータ３０を停止または空転させる第２状態へ切り替わるときに、先に述べた第４の電流オフ動作（図１２）を行う場合の電流経路が示されている。
【００９２】
第１状態では、上側トランジスタＰＵ及びＰＷと下側トランジスタＮＶがオンされて、上側トランジスタＰＶと下側トランジスタＮＵ及びＮＷがオフされる。従って、本図中の実線矢印で示したように、ＶＭ→ＰＵ→ＬＵ→ＬＶ→ＮＶ→ＧＮＤ、及び、ＶＭ→ＰＷ→ＬＷ→ＬＶ→ＮＶ→ＧＮＤという電流経路で駆動電流が流れる。
【００９３】
その後、第１状態から第２状態に切り替わると、上側トランジスタＰＶがオンされ、上側トランジスタＰＵ及びＰＷと全ての下側トランジスタＰＵ、ＰＶ、ＰＷがオフされる。このとき、励磁コイルＬＵ、ＬＶ、ＬＷは、それまで流れていた方向に駆動電流を流し続けようとする。従って、駆動電流は、本図中の破線矢印で示したように、ＧＮＤ→ＮＵｄ→ＬＵ→ＬＶ→ＰＶ→ＶＭ、及び、ＧＮＤ→ＮＷｄ→ＬＷ→ＬＶ→ＰＶ→ＶＭという電流経路で回生電流が流れる。すなわち、励磁コイルＬＵ、ＬＶ、ＬＷに蓄えられているエネルギーは、電流経路内の抵抗成分で消費されるだけでなく、電源側への回生エネルギーとして消費される。その結果、駆動電流が迅速に減衰する。
【００９４】
また、上記の電流オフ動作であれば、回生電流が上側寄生ダイオードＰＶｄを介する電流経路に流れないので、上側トランジスタＰＶに付随する寄生トランジスタがアクティブとならない。従って、先に説明した第４の電流オフ動作（図１２）と同じく、チップ面積の増大やコストアップを招くことなく、ラッチアップの発生を未然に防止することが可能となり、延いては、消費電力の増大、素子の破壊、ないしは、異常発熱などの不具合を解消することが可能となる。
【００９５】
＜車両への適用＞
図１４は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリから電力の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図１４における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。
【００９６】
電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
【００９７】
電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。
【００９８】
電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
【００９９】
電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
【０１００】
電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
【０１０１】
電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
【０１０２】
電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。
【０１０３】
電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
【０１０４】
なお、先に説明したモータ駆動装置１０（図１を参照）は、電子機器Ｘ１１〜Ｘ１８のいずれに組み込んでも構わない。また、車両Ｘが電気自動車やハイブリッド自動車である場合には、車輪駆動用のモータを制御するための手段として、先に説明したモータ駆動装置１０を適用することも可能である。
【０１０５】
＜その他の変形例＞
上記実施形態では、ステッピングモータや３相ブラシレスＤＣモータを駆動するモータ駆動装置に本発明を適用した場合を例示したが、本発明の適用対象はこれに限定されるものではなく、例えば、ブラシ付きＤＣモータの停止時または空転時においても、上記の電流オフ動作（特に第４の電流オフ動作）を行うことが望ましいと言える。
【０１０６】
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０７】
本明細書中に開示されている発明は、例えば、車両に搭載されるモータ駆動装置に利用することが可能である。
【符号の説明】
【０１０８】
１    電子機器
１０    モータ駆動装置
２０    ステッピングモータ
２１、２２    励磁コイル
２３    ロータ
３０    ３相ブラシレスＤＣモータ
１００    制御部
２００    駆動部
２１０〜２４０    ハーフブリッジ出力段
２５０    ロジック回路
２１１、２２１、２３１、２４１    上側トランジスタ（ＰＤＭＯＳＦＥＴ）
２１２、２２２、２３２、２４２    下側トランジスタ（ＮＤＭＯＳＦＥＴ）
２１３、２２３、２３３、２４３    上側寄生ダイオード
２１４、２２４、２３４、２４４    下側寄生ダイオード
ＰＵ、ＰＶ、ＰＷ    上側トランジスタ（ＰＤＭＯＳＦＥＴ）
ＮＵ、ＮＶ、ＮＷ    下側トランジスタ（ＮＤＭＯＳＦＥＴ）
ＰＵｄ、ＰＶｄ、ＰＷｄ    上側寄生ダイオード
ＮＵｄ、ＮＶｄ、ＮＷｄ    下側寄生ダイオード
ＲＮＦ１、ＲＮＦ２    負帰還抵抗
２１２ａ    ｎ型ウェル（ドレイン）
２１２ｂ    ｐ型ウェル（バックゲート）
２１２ｃ    ｎ型領域（ソース）
２１２ｄ    酸化膜
２１２ｅ    メタル層（ゲート）
２２１ａ    ｎ型ウェル（バックゲート）
２２１ｂ    ｐ型領域（ソース）
２２１ｃ    ｐ型領域（ドレイン）
２２１ｄ    酸化膜
２２１ｅ    メタル層（ゲート）
３００    ｐ型基板
３１０    素子分離層
３２０    ｎ型ウェル
３３０    ｐ型ウェル
Ｑ１、Ｑ２    寄生トランジスタ
Ｘ    車両
Ｘ１１〜Ｘ１８    電子機器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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