(57)【特許請求の範囲】
【請求項１】
複数の回路モジュールを積層して半導体モジュールを製造する製造方法であって、
基板と前記基板の一方の面に隣接する配線層とを有する複数の前記回路モジュールを製造するステップであって、複数の前記回路モジュールのそれぞれについて電極層を形成するステップを有するステップと、
複数の前記回路モジュールを最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように回路モジュールを積層するステップと、
最上層から最下層に向けて前記回路モジュールの積層方向に伸び、前記回路モジュールのそれぞれの前記電極層が露出したビアホールを形成するステップであって、最上層から最下層に向けて前記回路モジュールの積層方向に伸びるビアホールの下穴を形成するステップと、前記下穴を大きくすることで、前記最下層の前記回路モジュールの前記電極層及び前記最下層でない前記回路モジュールの前記電極層を露出させるステップとを有するステップと、
前記ビアホールに導体を配置することで、積層された複数の前記回路モジュールを貫通するビアを形成してそれぞれの前記電極層を電気的に接続するステップと、
を備える半導体モジュールの製造方法。
【請求項２】
複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面とは逆の反対面からの距離が異なる位置に電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップが、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップをと、含む請求項１に記載の半導体モジュールの製造方法。
【請求項３】
複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面からの距離が異なる位置に電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップが、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含む請求項１に記載の半導体モジュールの製造方法。
【請求項４】
前記ビアホールを形成するステップでは、最上層から最下層に向けて縮径する前記ビアホールが形成される請求項１から３のいずれかに記載の半導体モジュールの製造方法。
【請求項５】
前記電極層を形成するステップでは、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアホールの縮径率に合わせた位置に前記電極層が形成される請求項４に記載の半導体モジュールの製造方法。
【請求項６】
積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
前記回路モジュールは、
基板と、
前記基板に一方の面を対向面として対向させて配置される配線層と、
前記配線層の内部に配置される電極層と、
を備え、
前記回路モジュールは、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように積層され、
前記ビアは、最上層から最下層に向けて縮径し、
前記ビアを形成するためのビアホールの形成の際に積層方向に削られる前記電極層の削られる厚さであって、最も最下層側に配置される前記電極層の削られる厚さに対して、それ以外の前記電極層の削られる厚さが２倍から５倍である半導体モジュール。
【請求項７】
積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
前記回路モジュールは、
基板と、
前記基板に一方の面を対向面として対向させて配置される配線層と、
前記配線層の内部に配置される電極層と、
を備え、
前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面とは逆の反対面から前記電極層までの距離が小さい順に積層され、
前記ビアは、最上層から最下層に向けて縮径する半導体モジュール。
【請求項８】
積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、
前記回路モジュールは、
基板と、
前記基板に一方の面を対向面として対向させて配置される配線層と、
前記配線層の内部に配置される電極層と、
を備え、
前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面から前記電極層までの距離が小さい順に積層され、
前記ビアは、最上層から最下層に向けて縮径する半導体モジュール。
【請求項９】
前記電極層は、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアの縮径率に合わせた位置に配置される請求項７又は８に記載の半導体モジュール。
【請求項１０】
前記電極層は、平面視環状又は突片状に形成される請求項７から９のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体モジュール及びその製造方法に関する。
【背景技術】
【０００２】
従来より、記憶装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、大面積の増加等により、この種の大容量化は限界に達してきている。【０００３】
そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）することで、大容量化を実現する技術が開発されている。このような技術を採用した装置として、シリコン基板の厚さ方向に貫通する電極を用いて、積層されたチップを電気的に接続する方法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１６−４６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の方法では、電極部を上方に向けた複数のウェハを位置合わせした後に積層することが開示されている。また、特許文献１の方法では、電極部に配置されている電極が積層方向に沿ってテーパ状に配置されるようにウェハを積層することが開示されている。次いで、特許文献１の方法では、最上層の電極部から最下層の電極部まで貫通する貫通孔を形成することが開示されている。【０００６】
ところで、特許文献１の方法では、貫通孔を形成する際に、最上層並びに中間層の電極がハードマスクとして用いられる。そのため、上層の電極程、エッチングに曝される時間が長くなる。そのため、上層の電極程、ダメージが蓄積される。例えば、上層の電極程、ダメージにより、厚さが薄くなる。特に、ウェハの積層枚数が多くなると、ダメージの蓄積により、電極が消失する可能性があった。【０００７】
本発明は、電極へのダメージを抑制することが可能な半導体モジュール及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、複数の回路モジュールを積層して半導体モジュールを製造する製造方法であって、基板と前記基板の一方の面に隣接する配線層とを有する複数の前記回路モジュールを製造するステップであって、複数の前記回路モジュールのそれぞれについて電極層を形成するステップを有するステップと、複数の前記回路モジュールを最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように回路モジュールを積層するステップと、最上層から最下層に向けて前記回路モジュールの積層方向に伸び、前記回路モジュールのそれぞれの前記電極層が露出したビアホールを形成するステップであって、最上層から最下層に向けて前記回路モジュールの積層方向に伸びるビアホールの下穴を形成するステップと、前記下穴を大きくすることで、前記最下層の前記回路モジュールの前記電極層及び前記最下層でない前記回路モジュールの前記電極層を露出させるステップとを有するステップと、前記ビアホールに導体を配置することで、積層された複数の前記回路モジュールを貫通するビアを形成してそれぞれの前記電極層を電気的に接続するステップと、を備える半導体モジュールの製造方法に関する。また、前記回路モジュールを製造するステップは、複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面とは逆の反対面からの距離が異なる位置に電極層を形成するステップと、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含んでもよい。【０００９】
また、前記回路モジュールを製造するステップは、複数の前記回路モジュールのそれぞれについて、配線層の面のうち、基板と対向する対向面からの距離が異なる位置に電極層を形成するステップと、最下層から最上層に向けて、前記電極層の距離が小さい順に前記回路モジュールを積層するステップと、を含んでもよい。【００１０】
また、前記ビアホールを形成するステップでは、最上層から最下層に向けて縮径する前記ビアホールが形成されるのが好ましい。【００１１】
また、前記電極層を形成するステップでは、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアホールの縮径率に合わせた位置に前記電極層が形成されるのが好ましい。【００１２】
また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて前記配線層及び前記基板を交互に配置するように積層され、前記ビアは、最上層から最下層に向けて縮径し、前記ビアを形成するためのビアホールの形成の際に積層方向に削られる前記電極層の削られる厚さであって、最も最下層側に配置される前記電極層の削られる厚さに対して、それ以外の前記電極層の削られる厚さが２倍から５倍である半導体モジュールに関する。【００１３】
また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面とは逆の反対面から電極層までの距離が小さい順に積層され、前記ビアは、最上層から最下層に向けて縮径する半導体モジュールに関する。【００１４】
また、本発明は、積層された複数の回路モジュールと、積層方向に伸び、複数の前記回路モジュールを電気的に接続するビアと、を備える半導体モジュールであって、前記回路モジュールは、基板と、前記基板に一方の面を対向面として対向させて配置される配線層と、前記配線層の内部に配置される電極層と、を備え、前記回路モジュールは、最下層から最上層に向けて配線層及び基板を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層の面のうち、基板と対向する対向面から電極層までの距離が小さい順に積層され、前記ビアは、最上層から最下層に向けて縮径する半導体モジュールに関する。【００１５】
また、前記電極層は、積層される前記回路モジュールの積層方向に交差する方向の位置において、前記ビアの縮径率に合わせた位置に配置されるのが好ましい。【００１６】
また、前記電極層は、平面視環状又は突片状に形成されるのが好ましい。
【発明の効果】
【００１７】
本発明によれば、電極へのダメージを抑制することが可能な半導体モジュール及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係る半導体モジュールの概略断面図を示す。
【図２】第１実施形態に係る半導体モジュールの複数の回路モジュールを積層した後の半導体モジュールの概略断面図を示す。
【図３】第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。
【図４】第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。
【図５】第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。
【図６】第１実施形態に係る半導体モジュールにビアホールの一部を形成した半導体モジュールの概略断面図を示す。
【図７】第１実施形態に係る半導体モジュールにビアホールを形成した半導体モジュールの概略断面図を示す。
【図８】第１実施形態に係る半導体モジュールのビアホールに酸化膜層を形成した半導体モジュールの概略断面図を示す。
【図９】第１実施形態に係る半導体モジュールにビアを形成した半導体モジュールの概略断面図を示す。
【図１０】本発明の第２実施形態に係る半導体モジュールの概略断面図を示す。
【図１１】第２実施形態に係る半導体モジュールの複数の回路モジュールを積層した後の半導体モジュールの概略断面図を示す。
【図１２】本発明の第３実施形態に係る半導体モジュールの最下層の回路モジュールに形成される電極層を示す平面図である。
【図１３】第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層を示す平面図である。
【図１４】第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層の他の例を示す平面図である。
【図１５】第３実施形態に係る半導体モジュールの最下層以外の一回路モジュールに形成される電極層の他の例を示す平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の各実施形態に係る半導体モジュール１及びその製造方法について、図１〜図１５を参照して説明する。
【００２０】
各実施形態の半導体モジュール１及びその製造方法を説明する前に、各実施形態の半導体モジュール１の概要について説明する。
各実施形態に係る半導体モジュール１は、例えば、メモリモジュールであり、複数の回路モジュール２０（ＲＡＭ）をインターフェースモジュール１０（例えばＡｃｔｉｖｅ  Ｉｎｔｅｒｐｏｓｅｒ（ＡＩＰ））上に積層して構成される。インターフェースモジュール１０も回路モジュール２０の一例である。インターフェースモジュール１０を用いない構成もメモリモジュールの一例である。また、各実施形態に係る半導体モジュール１において、複数の回路モジュール２０は、１つの貫通電極（ビア５０）によって、電気的に接続される。
【００２１】
各実施形態に係る半導体モジュール１は、ビア５０を形成するためのエッチングによる、積層された回路モジュール２０のエッチング量に鑑みて、エッチングによって露出する電極層２３の形成位置を変化させることも好適である。例えば、積層された回路モジュール２０の表面から厚さ方向に縮径するビアホール３０について、積層された回路モジュール２０を間欠的にエッチングすることにより形成する場合を考える。この場合、表面側のビアホール３０は、深さ方向先端側に比べて径が大きくなり、エッチングに曝される回路モジュール２０の面積が大きくなる。このため、積層された回路モジュール２０の表面側は、同じ時間エッチングした場合であっても、積層された回路モジュール２０の深さ方向先端側よりもエッチングされる量が多くなる。このことを踏まえ、各実施形態では、エッチングにより露出される電極層２３の形成位置が調整されてもよい。なお、以下の実施形態では、半導体モジュール１の表面側を上層側、深さ方向先端側を下層側として説明する。
【００２２】
［第１実施形態］
次に、本発明の第１実施形態に係る半導体モジュール１及びその製造方法について、図１から図１０を参照して説明する。
半導体モジュール１は、図１に示すように、インターフェースモジュール１０と、複数の回路モジュール２０と、ビアホール３０と、酸化膜４０と、ビア５０と、電極端子６０と、を備える。半導体モジュール１は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００２３】
インターフェースモジュール１０は、板状体であり、半導体モジュール１の最下層に配置される。インターフェースモジュール１０は、インターフェース基板１１と、インターフェース配線層１２と、インターフェース電極層１３と、を備える。なお、インターフェースモジュール１０は、後述する回路モジュール２０の一例であってよい。そこで、以下の説明では、インターフェース基板１１は、基板２１と記載されることもある。また、インターフェース配線層１２は、配線層２２と記載されることもある。また、インターフェース電極層１３は、電極層２３と記載されることもある。
【００２４】
インターフェース基板１１は、例えばＳｉ基板である。
インターフェース配線層１２は、積層方向に交差する面のうち、一方の対向面１２１でインターフェース基板１１に対向して配置される。インターフェース配線層１２は、例えば、電子回路（図示せず）を絶縁層（例えば、ＳｉＯ２、図示せず）によって被覆した構成を有する。
【００２５】
インターフェース電極層１３は、例えば、Ａｌ層である。インターフェース電極層１３は、インターフェース配線層１２の内部に配置される。本実施形態において、インターフェース電極層１３は、インターフェース配線層１２の厚さ方向において、インターフェース配線層１２の面のうち、対向面１２１とは逆の反対面１２２から所定の距離だけ離れた位置に配置される。また、インターフェース電極層１３は、積層方向に交差する方向において、後述するビアホール３０の底部に露出する位置に配置される。
【００２６】
複数の回路モジュール２０は、インターフェースモジュール１０に積層される。具体的には、複数の回路モジュール２０は、インターフェースモジュール１０のインターフェース配線層１２の反対面１２２に隣接して配置される。複数の回路モジュール２０のそれぞれは、基板２１と、配線層２２と、電極層２３と、を備える。
【００２７】
基板２１は、例えば、Ｓｉ基板である。基板２１は、例えば、一方の面を研磨して構成される。本実施形態において、基板２１の一方の面は、隣接するインターフェースモジュール１０のインターフェース配線層１２又は回路モジュール２０の配線層２２に隣接して配置される。
【００２８】
配線層２２は、基板２１の他方の面側に配置される。具体的には、配線層２２は、基板２１に一方の面を対向面２２１として対向させて配置される。配線層２２は、電子回路（図示せず）を絶縁層（図示せず）に被覆されて構成される。
【００２９】
電極層２３は、配線層２２の内部に配置される。電極層２３は、例えば、Ａｌ層である。本実施形態において、電極層２３は、回路モジュール２０ごとに、配線層２２の面のうち、基板２１と対向する対向面２２１とは逆の反対面２２２からの距離が異なる位置に形成されてもよい（例えば、図２のｔ１からｔ５）。また、本実施形態において、電極層２３は、基板２１（又は対向面２２１）との間の配線層２２の距離を他の回路モジュール２０（及びインターフェースモジュール１０）における電極層２３と基板２１との間の距離と同じ距離になるように配置される（例えば、図２のｔ０）。また、電極層２３は、積層方向に交差する方向において、後述するビアホール３０の位置で露出する位置に配置される。
【００３０】
以上のインターフェースモジュール１０及び回路モジュール２０によれば、図２に示すように、最下層から最上層に向けて、基板２１（インターフェース基板１１）を下層側とし、配線層２２（インターフェース配線層１２）を上層側として順に積層される。これにより、インターフェースモジュール１０及び回路モジュール２０は、最下層から最上層に向けて、基板２１及び配線層２２を交互に配置するように積層される。そして、最上層の回路モジュール２０の配線層２２の反対面は、露出した状態で配置される。
【００３１】
本実施形態では、４つの回路モジュール２０が、インターフェースモジュール１０の上に配置される。そして、インターフェースモジュール１０と４つの回路モジュール２０とは、最下層から最上層に向けて、配線層２２（１２）の面のうち、基板２１（１１）と対向する対向面２２１（１２１）とは逆の反対面２２２（１２２）から距離が小さい順に積層されることも好適である。例えば、インターフェースモジュール１０と４つの回路モジュール２０とは、図２に示すｔ１からｔ５が、ｔ１＞ｔ２＞ｔ３＞ｔ４＞ｔ５となる順に積層されてもよい。
【００３２】
また、電極層２３は、積層される回路モジュール２０の積層方向に交差する方向において、後述するビア５０の縮径率に合わせた位置に配置される。即ち、電極層２３は、後述するビア５０の形成面に沿う位置に沿って配置される。
【００３３】
ビアホール３０は、複数の回路モジュール２０の最上層からインターフェースモジュール１０まで配置される。具体的には、ビアホール３０は、複数の回路モジュール２０の最上層からインターフェースモジュール１０のインターフェース配線層１２まで配置される。ビアホール３０は、最上層から最下層に向けて、縮径するテーパ状に形成される。また、ビアホール３０は、先端において、インターフェースモジュール１０のインターフェース電極層１３を露出する。そして、ビアホール３０は、回路モジュール２０の電極層２３の上面を露出する段状に形成される。
【００３４】
酸化膜４０は、例えば、ＳｉＯ２の膜である。酸化膜４０は、ビアホール３０の形成面に沿って配置される。また、酸化膜４０は、電極層２３の上面を露出するように配置される。
【００３５】
ビア５０は、ビアホール３０の位置に配置される。具体的には、ビア５０は、ビアホール３０を充填する位置に配置される。ビア５０は、例えば、金属である。ビア５０は、ビアホール３０の位置に配置されることで、酸化膜４０に隣接して配置される。ビア５０は、複数の回路モジュール２０を電気的に接続する。より詳しくは、ビア５０は、複数の回路モジュール２０のそれぞれの電極層２３を電気的に接続する。また、ビア５０は、インターフェースモジュール１０のインターフェース電極層１３と、複数の回路モジュール２０の電極層２３とを電気的に接続する。本実施形態において、ビア５０は、回路モジュール２０の積層される方向とは逆の方向に縮径する。換言すると、ビア５０は、最上層から最下層に向けて縮径するテーパ状に形成される。
【００３６】
以上のビアホール３０及びビア５０によれば、本実施形態において、ビア５０の形成のためのビアホール３０の形成の際に、インターフェース電極層１３及び電極層２３が積層方向に削られる。最も最下層側に配置されるインターフェース電極層１３の積層方向に削られる厚さに対して、それ以外の電極層２３の積層方向に削られる厚さは、例えば、２倍から５倍となることが考えられる。
【００３７】
電極端子６０は、回路モジュール２０の配線層２２の上に配置される。より詳しくは、電極端子６０は、最上層の回路モジュール２０の配線層２２の反対面の上に配置される。電極端子６０は、例えば、ビア５０と同じ金属で形成される。電極端子６０は、ビア５０を介して電極層２３（インターフェース電極層１３）のそれぞれと外部とを電気的に結合するために配置される。
【００３８】
次に、本実施形態の半導体モジュール１の製造方法について。図１から図１０を参照して説明する。
半導体モジュール１の製造方法は、回路モジュール２０を製造するステップと、回路モジュール２０を積層するステップと、ビアホール３０を形成するステップと、電極層２３（インターフェース電極層１３）を電気的に接続するステップと、電極端子６０を形成するステップと、を備える。
【００３９】
まず、回路モジュール２０を製造するステップが実行される。回路モジュール２０を製造するステップは、基板２１及び配線層２２を用意するステップと、電極層２３を形成するステップと、を備える。
【００４０】
基板２１及び配線層２２を用意するステップでは、基板２１と基板２１の一方の面に隣接する配線層２２とを有する回路モジュール２０が用意される。次いで、電極層２３を形成するステップにおいて、複数の回路モジュール２０のそれぞれについて電極層２３が形成される。このとき、配線層２２の面のうち、基板２１と対向する対向面２２１とは逆の反対面２２２からの距離が異なる位置に電極層２３が形成されてもよい。電極層２３を形成するステップでは、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビアホール３０の縮径率に合わせた位置に電極層２３が形成される。
【００４１】
次いで、回路モジュール２０を積層するステップが実行される。回路モジュール２０を積層するステップでは、図２に示すように、インターフェースモジュール１０のインターフェース配線層１２の反対面の上に、複数の回路モジュール２０が積層される。回路モジュール２０は、最下層から最上層に向けて、配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、電極層２３の距離が小さい順に積層されてもよい。そして、最上層の回路モジュール２０の配線層２２の反対面の上に、回路モジュール２０の基板２１をエッチングするのと概略同じ時間でエッチングされる厚さのハードマスク７０が配置される。
【００４２】
次いで、ビアホール３０を形成するステップが実行される。ビアホール３０を形成するステップでは、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３（インターフェース電極層１３）が露出したビアホール３０が形成される。ビアホール３０を形成するステップは、ビアホール３０の下穴を形成するステップと、電極層２３（インターフェース電極層１３）を露出するステップと、を備える。
【００４３】
ビアホール３０の下穴を形成するステップでは、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴が形成される。例えば、ビアホール３０の下穴を形成するステップでは、最も最下層に配置される電極層２３（インターフェース電極層１３）を露出する手前まで、ビアホール３０の下穴が形成される。本実施形態では、インターフェースモジュール１０の直上の回路モジュール２０（第４層の回路モジュール２０）の対向面２２１までの深さを有するビアホール３０の下穴が形成される。
【００４４】
まず、図３に示すように、回路モジュール２０の最上層にビアホール３０の下穴が形成される。具体的には、ハードマスク７０の露出面のうち、ビアホール３０の下穴の形成位置以外にフォトレジスト８０が配置される。そして、最上層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層の回路モジュール２０の電極層２３が露出しない径で形成される。
【００４５】
次いで、図４に示すように、最上層の次の層（第２層）までビアホール３０の下穴が形成される。具体的には、既に形成されているビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第２層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層及び第２層の回路モジュール２０の電極層２３が露出しない径で形成される。
【００４６】
次いで、図５に示すように、第２層の次の層（第３層）までビアホール３０の下穴が形成される。具体的には、ビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第３層の配線層２２の対向面２２１の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層から第３層の回路モジュール２０の電極層２３が露出しない径で形成される。
【００４７】
次いで、図６に示すように、第３層の次の層（第４層）までビアホール３０の下穴が形成される。具体的には、ビアホール３０の下穴の形成位置の径を拡大したフォトレジスト８０が配置される。そして、第４層の配線層２２の対向面の位置までビアホール３０の下穴が形成される。この際、ビアホール３０の下穴は、最上層から第４層の回路モジュール２０の積層方向に交差する方向の電極層２３の端面は露出してもよいが積層方向の一面は露出しない径で形成される。これにより、本実施形態では、インターフェースモジュール１０の直上の回路モジュール２０の基板２１を底とするビアホール３０の下穴が形成される。また、本実施形態では、積層方向において電極層２３（インターフェース電極層１３）が露出しない程度の径で、最上層から最下層に向けて縮径する径のビアホール３０の下穴が形成される。
【００４８】
次いで、電極層２３（インターフェース電極層１３）を露出するステップが実行される。電極層２３（インターフェース電極層１３）を露出するステップでは、ビアホール３０の下穴を大きくすることで、最下層の回路モジュール２０の電極層２３（インターフェース電極層１３）及び最下層でない回路モジュール２０の電極層２３が露出される。例えば、図７に示すように、インターフェースモジュール１０のインターフェース電極層１３が露出するまで、ビアホール３０の下穴が積層方向に大きくされる。また、ビアホール３０の下穴に沿って配置される各回路モジュール２０の電極層２３が露出する径に、ビアホール３０の下穴が大きくされる。具体的には、まず、ビアホール３０の形成位置に径を拡大したフォトレジスト８０が配置される。そして、インターフェースモジュール１０のインターフェース電極層１３の位置までビアホール３０が形成される。このステップによって、ビアホール３０は、最上層から第４層の回路モジュール２０の電極層２３の積層方向の一面と、インターフェースモジュール１０のインターフェース電極層１３の積層方向の一面とが露出する径で形成される。これにより、積層された回路モジュール２０のそれぞれの電極層２３及びインターフェースモジュール１０のインターフェース電極層１３を露出させるように、最上層から最下層に向けて縮径するビアホール３０が形成される。
【００４９】
次いで、電極層２３（インターフェース電極層１３）を電気的に接続するステップが実行される。即ち、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３（インターフェース電極層１３）を電気的に接続するステップが実行される。電極層２３（インターフェース電極層１３）を電気的に接続するステップは、酸化膜４０を形成するステップと、ビア５０を形成するステップと、を備える。
【００５０】
まず、酸化膜４０を形成するステップが実行される。酸化膜４０を形成するステップでは、図８に示すように、酸化膜４０が形成される。具体的には、フォトレジスト８０及びハードマスク７０が除去される。そして、形成されたビアホール３０の位置に酸化膜４０が形成される。その後、インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３との積層方向に重なる位置の酸化膜４０が、異方性エッチングにより除去される。これにより、インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３とが露出する。
【００５１】
次いで、ビア５０を形成するステップが実行される。ビア５０を形成するステップでは、ビアホール３０に導体を配置することでそれぞれの電極層２３（インターフェース電極層１３）を接続するビア５０を形成する。ビア５０を形成するステップでは、例えば、図９に示すように、ビアホール３０の形成位置にビア５０が形成される。ビア５０は、例えば、メッキ処理により形成される。インターフェースモジュール１０のインターフェース電極層１３と、回路モジュール２０のそれぞれの電極層２３とを電気的に接続する。
【００５２】
次いで、電極端子６０を形成するステップが実行される。電極端子６０を形成するステップでは、図１に示すように、電極端子６０が形成される。電極端子６０は、例えば、最上層の配線層２２の反対面２２２に沿って板状に形成される。
【００５３】
以上のような第１実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（１）  半導体モジュール１の製造方法は、複数の回路モジュール２０を積層して半導体モジュール１を製造する製造方法であって、基板２１と基板２１の一方の面に隣接する配線層２２とを有する複数の回路モジュール２０を製造するステップであって、複数の回路モジュールのそれぞれについて電極層２３を形成するステップを有するステップと、複数の回路モジュール２０を最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように回路モジュール２０を積層するステップと、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３が露出したビアホール３０を形成するステップであって、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴を形成するステップと、下穴を大きくすることで、最下層の回路モジュール２０の電極層２３及び最下層でない回路モジュール２０の電極層２３を露出させるステップとを有するステップと、ビアホール３０に導体を配置することで、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３を電気的に接続するステップと、を備える。これにより、下層側に向けてビアホール３０の下穴が形成された後に、下穴が大きくされることで、電極層２３が露出される。下層側に比べ、上層側の回路モジュール２０に下穴が先に形成されるが、上層側の電極層２３も下層側の電極層２３も、下穴が大きくされることで露出される。したがって、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。また、複数の回路モジュール２０を製造するステップは、複数の回路モジュール２０のそれぞれについて、配線層２２の面のうち、基板２１と対向する対向面とは逆の反対面からの距離が異なる位置に電極層２３を形成するステップと、最下層から最上層に向けて、電極層２３の距離が小さい順に回路モジュール２０を積層するステップと、を含んでもよい。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることをさらに抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。
【００５４】
（２）  ビアホール３０を形成するステップでは、最上層から最下層に向けて縮径するビアホール３０を形成する。これにより、積層方向に沿って同じ径のビアホール３０を形成する場合に比べ、より容易にビアホール３０を形成することができる。
【００５５】
（３）  電極層２３を形成するステップでは、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビアホール３０の縮径率に合わせた位置に電極層２３を形成する。これにより、回路モジュール２０のそれぞれの電極層２３の上層側の面を露出させることができるので、電極層２３とビア５０との接触面積を増やすことができる。
【００５６】
（４）  積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面２２１として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層され、ビア５０は、最上層から最下層に向けて縮径し、ビア５０を形成するためのビアホール３０の形成の際に積層方向に削られる電極層２３の削られる厚さであって、最も最下層側に配置される電極層２３（インターフェース電極層１３）の削られる厚さに対して、それ以外の電極層２３の削られる厚さが２倍から５倍である。これにより、電極層２３へのダメージを抑制した半導体モジュールを得ることができる。
【００５７】
（５）  積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面とは逆の反対面から電極層２３までの距離が小さい順に積層され、ビア５０は、最上層から最下層に向けて縮径する。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。
【００５８】
（６）  電極層２３は、積層される回路モジュール２０の積層方向に交差する方向の位置において、ビア５０の縮径率に合わせた位置に配置される。これにより、回路モジュール２０のそれぞれの電極層２３の上層側の面を露出させることができるので、電極層２３とビア５０との接触面積を増やすことができる。
【００５９】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体モジュール１及びその製造方法について、図１０及び図１１を参照して説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係る半導体モジュール１及びその製造方法では、図１０及び図１１に示すように、インターフェースモジュール１０がインターフェース基板１１のみで構成される点で第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１及びその製造方法では、回路モジュール２０が、配線層２２を下層側、基板２１を上層側に配置されて積層される点で、第１実施形態と異なる。これに伴い、回路モジュール２０が最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面から電極層２３までの距離が小さい順に積層される点で、第１実施形態と異なる。そして、回路モジュール２０のそれぞれの間において、電極層２３から下層側の配線層２２の厚さが同じ点で第１実施形態と異なる。また、第２実施形態に係る半導体モジュール１の製造方法では、ハードマスク７０が用いられない点で第１実施形態と異なる。なお、本実施形態では、インターフェース基板１１（１０）に対して、５つの回路モジュール２０が積層される。
【００６０】
以上のような第２実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（７）  複数の回路モジュール２０を積層して半導体モジュール１を製造する製造方法であって、基板２１と基板２１の一方の面に隣接する配線層２２とを有する複数の回路モジュール２０を製造するステップであって、複数の回路モジュールのそれぞれについて電極層２３を形成するステップを有するステップと、複数の回路モジュール２０を最下層から最上層に向けて積層するステップであって、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように回路モジュール２０を積層するステップと、最上層から最下層に向けて回路モジュール２０の積層方向に伸び、回路モジュール２０のそれぞれの電極層２３が露出したビアホール３０を形成するステップであって、最上層から最下層に向けて回路モジュール２０の積層方向に伸びるビアホール３０の下穴を形成するステップと、下穴を大きくすることで、最下層の回路モジュール２０の電極層２３及び最下層でない回路モジュール２０の電極層２３を露出させるステップとを有するステップと、電極層２３を露出するビアホール３０を形成するステップと、ビアホール３０に導体を配置することで、積層された複数の回路モジュール２０を貫通するビア５０を形成してそれぞれの電極層２３を電気的に接続するステップと、を備える。これにより、下層側に向けてビアホール３０の下穴が形成された後に、下穴が大きくされることで、電極層２３が露出される。下層側に比べ、上層側の回路モジュール２０に下穴が先に形成されるが、上層側の電極層２３も下層側の電極層２３も、下穴が大きくされることで露出される。したがって、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。また、複数の回路モジュール２０を製造するステップは、複数の回路モジュール２０のそれぞれについて、配線層２２の面のうち、基板２１と対向する対向面からの距離が異なる位置に電極層２３を形成するステップと、最下層から最上層に向けて、電極層２３の距離が小さい順に回路モジュール２０を積層するステップと、を含んでもよい。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることをさらに抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。
【００６１】
（８）  積層された複数の回路モジュール２０と、積層方向に伸び、複数の回路モジュール２０を電気的に接続するビア５０と、を備える半導体モジュール１であって、回路モジュール２０は、基板２１と、基板２１に一方の面を対向面として対向させて配置される配線層２２と、配線層２２の内部に配置される電極層２３と、を備え、回路モジュール２０は、最下層から最上層に向けて配線層２２及び基板２１を交互に配置するように積層されるとともに、最下層から最上層に向けて、配線層２２の面のうち、基板２１と対向する対向面から電極層２３までの距離が小さい順に積層され、ビア５０は、最上層から最下層に向けて縮径する。これにより、上層側の回路モジュール２０の電極層２３がエッチングに曝されることを抑制できる。したがって、半導体モジュール１の品質を高め、歩留りを高めることができる。
【００６２】
［第３実施形態］
次に、本発明の第３実施形態に係る半導体モジュール１及びその製造方法について、図１２から図１５を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係る半導体モジュール１は、電極層２３の形状を改良するものである。第３実施形態に係る半導体モジュール１では、最下層の電極層２３（又はインターフェース電極層１３）が、図１２に示すように、平面視円形又は多角形状に形成される。そして、最下層以外の電極層２３が、図１３及び図１４に示すように、環状に形成される。また、別の例として、最下層以外の電極層２３が、図１５に示すように、突片状に形成される。
【００６３】
以上のような第３実施形態に係る半導体モジュール１によれば、以下の効果を奏する。
（９）  電極層２３は、平面視環状又は突片状に形成される。これにより、ビアホール３０の位置がずれた場合であっても、ビアホール３０に電極層２３を露出することができる。また、図１４と図１５の形状ではビアホール３０及びビア５０は電極層２３の一部分（例えば図１４では環の上辺、図１５では突片の下の部分）にのみ接続させる。この結果、電極２３の占める面積が削減され、電極層２３とビア５０を多数配置する場合の配置密度を高くすることができるため、半導体モジュール１の面積を削減できる。
【００６４】
以上、本発明の半導体モジュール及びその製造方法の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。
【００６５】
例えば、上記実施形態において、複数の回路モジュール２０のそれぞれについて、基板２１と対向する対向面２２１からの距離、又は、対向面２２１とは逆の反対面２２２からの距離が異なる位置に電極層２３が形成されたが、これに制限されない。例えば、エッチングによる電極層２３へのダメージを抑制することが可能であれば、他の手法を用いることも可能である。例えば、一部の電極層２３の形成位置について、基板２１と対向する対向面２２１からの距離、又は、対向面２２１とは逆の反対面２２２からの距離を同じ又は略同じとしてもよい。そして、積層方向に交差する方向における電極層２３の形成位置が、それぞれの回路モジュール２０において予想されるエッチング量に応じて、調整されてもよい。
【００６６】
また、上記実施形態において、ビアホール３０の下穴を形成するステップにおいて、すべての電極層２３が露出しないことが好ましいが、これに制限されない。ビアホール３０の下穴を形成するステップにおいて、一部の電極層２３が露出してもよい。即ち、露出させるステップにおいて、最下層の電極層２３及び少なくとも一つの最下層でない電極層２３が露出すればよい。
また、ビアホール３０の下穴を形成するステップにおいて、例えば、すべての電極層２３の積層方向に交差する面の一領域が露出してもよい。即ち、露出させるステップにおいて、最下層の電極層２３及び少なくとも一つの最下層でない電極層２３における一部領域以外の領域が露出すればよい。
電極層２３がマスク層として用いられることで発生する電極層２３へのダメージよりも軽減できれば、上記実施形態の構成及び作用効果は達成される。
【００６７】
例えば、上記実施形態において、電極層２３は、最下層から１つ前の回路モジュール２０にビアホール３０を形成する時点で、積層方向に交差する方向の端面を露出するように配置された。これに対し、電極層２３は、最下層の回路モジュール２０にビアホール３０を形成する時点で、積層方向に交差する方向の端面を露出するように配置されてもよい。これにより、電極層２３の積層方向に交差する方向においても、電極層２３がエッチングに曝されることを抑制することができる。
【００６８】
また、上記実施形態において、１つのビアホール３０が形成される例で説明されたが、これに制限されない。例えば、複数の位置でビアホール３０が同時に形成されるようにしてもよい。
【符号の説明】
【００６９】
１  半導体モジュール
１０  インターフェースモジュール
２０  回路モジュール
１１、２１  基板
１２、２２  配線層
１３、２３  電極層
３０  ビアホール
５０  ビア
１２１、２２１  対向面
１２２、２２２  反対面
【図１】
0006798730.tif 000002
【図２】
0006798730.tif 000003
【図３】
0006798730.tif 000004
【図４】
0006798730.tif 000005
【図５】
0006798730.tif 000006
【図６】
0006798730.tif 000007
【図７】
0006798730.tif 000008
【図８】
0006798730.tif 000009
【図９】
0006798730.tif 000010
【図１０】
0006798730.tif 000011
【図１１】
0006798730.tif 000012
【図１２】
0006798730.tif 000013
【図１３】
0006798730.tif 000014
【図１４】
0006798730.tif 000015
【図１５】
0006798730.tif 000016