(57)【特許請求の範囲】
【請求項１】
複数のメモリセルの内のメモリセル毎に複数の生データ値の内の個別の生データ値を判定することと、
前記複数の生データ値の内の生データ値毎に、当該生データ値をそれらの個別の生データ値として有する前記複数のメモリセルの第１のサブセットの複数個のメモリセルを判定することと、
複数のデータ状態の内の隣接するデータ状態毎に、前記複数の生データ値の内の生データ値毎の前記複数のメモリセルの前記第１のサブセットの前記複数個のメモリセルに応答して、隣接するデータ状態の当該対の間の遷移を表す個別の生データ値を判定することと、
前記複数のメモリセルの第２のサブセットのメモリセル毎の前記複数のデータ状態の内の個別のデータ状態を、その個別の生データ値に応答して、及び前記複数のデータ状態の内の隣接するデータ状態毎の、前記複数のデータ状態の内の２つの隣接するデータ状態間の遷移を表す判定された前記生データ値に応答して判定することと
を含む、メモリセルを動作する方法。
【請求項２】
前記複数のメモリセルの内の特定のメモリセルに対して、当該メモリセルに対する前記個別の生データ値を判定することは、当該メモリセルが何時活性化するとみなされるかを判定することと、読み出し電圧に応答して前記特定のメモリセルが活性化したことの指標をページバッファが受信した場合に前記特定のメモリセルに対応する前記ページバッファのレジスタに前記ページバッファへの入力の値を蓄積することとを含む、請求項１に記載の方法。
【請求項３】
前記特定のメモリセルに対して、当該メモリセルに対する前記個別の生データ値を判定することは、前記読み出し電圧の任意の電圧レベルに応答して前記特定のメモリセルが活性化したことの指標を前記ページバッファが受信していない場合に、前記特定のメモリバッファに対応する前記ページバッファの前記レジスタに前記ページバッファへの前記入力の値を蓄積することを更に含む、請求項２に記載の方法。
【請求項４】
前記複数のデータ状態の内の隣接するデータ状態の各対の間の前記遷移を表す判定された前記生データ値に応答してテーブルをプログラミングすることであり、前記テーブルは、前記複数の生データ値の内の生データ値毎に個別の行を含み、前記テーブルをプログラミングすることは、前記テーブルの各行に複数のデータ状態の内の個別のデータ状態をプログラミングすることを更に含み、
第１のデータ状態と第２のデータ状態との間の前記遷移を表す第１の生データ値よりも少なく、前記第２のデータ状態と第３のデータ状態との間の前記遷移を表す第２の生データ値よりも多い、前記複数の生データ値の内の生データ値に対応する前記テーブルの各行にプログラミングされた前記個別のデータ状態は、同じ特定のデータ状態であり、
前記第２のデータ状態は、前記第１のデータ状態に直接隣接し、
前記第３のデータ状態は、前記第２のデータ状態に直接隣接し、
前記第２のデータ状態は、前記第１のデータ状態と前記第３のデータ状態との間にある、
請求項１に記載の方法。
【請求項５】
前記第１の生データ値に対応する前記テーブルの前記行にプログラミングされた前記個別のデータ状態は前記特定のデータ状態である、請求項４に記載の方法。
【請求項６】
前記第２の生データ値に対応する前記テーブルの前記行にプログラミングされた前記個別のデータ状態は前記特定のデータ状態である、請求項４に記載の方法。
【請求項７】
前記複数のメモリセルの特定のメモリセルに対して、前記複数のメモリセルの前記第２のサブセットの当該メモリセルに対する前記個別のデータ状態を、その個別のカウントに応答して、及び前記複数のデータ状態の内の隣接するデータ状態の各対に対する前記複数のデータ状態の内の２つの隣接するデータ状態間の前記遷移を表す判定された前記生データ値に応答して判定することは、その個別のカウントに応答して前記テーブルの行を選択することを含む、請求項４に記載の方法。
【請求項８】
所定のデータパターンのデータを含むように前記複数のメモリセルの前記第１のサブセットの前記メモリセルをプログラミングすることを更に含む、請求項１に記載の方法。
【請求項９】
前記所定のデータパターンのデータを含むように前記複数のメモリセルの前記第１のサブセットの前記メモリセルをプログラミングすることは、前記複数のメモリセルに割り当て可能な各データ状態を、前記複数のメモリセルの前記第１のサブセットの互いに排他的な個別のサブセットにプログラミングすることを含む、請求項１に記載の方法。
【請求項１０】
前記複数のデータ状態の内の隣接するデータ状態の対毎の前記複数のデータ状態の内の２つの隣接するデータ状態間の前記遷移を表す判定された前記個別の生データ値を、複数のコンパレータの内の個別のコンパレータに提供することと、前記特定のメモリセルに対する前記個別の生データ値を前記コンパレータの内の各コンパレータに提供することと、前記複数のコンパレータの前記出力をデコードすることとを含む、請求項１に記載の方法。
【請求項１１】
前記複数のコンパレータの前記出力をデコードすることは、サーモメトリックスケール対グレイコードデコーダを使用することを含む、請求項１０に記載の方法。
【請求項１２】
複数のカウントの内の各カウントに応答した電圧レベルを有する段階的な読み出し電圧を使用するメモリの複数のメモリセル上で読み出し動作を実施することと、
前記複数のメモリセルの内のメモリセル毎に、当該メモリセルが当該カウントに応答した前記電圧レベルに応答して活性化されるとみなされる前記複数のカウントの内の個別のカウントを判定することと、
前記複数のカウントの内のカウント毎に、当該カウントに応答した前記電圧レベルに応答して前記複数のメモリセルの第１のサブセットの複数個のメモリセルが活性化するとみなされたと判定することと、
前記複数のメモリセルの前記第１のサブセットの内の判定された複数個のメモリセルのグループ化の間の複数の谷間を判定することと、
前記複数のメモリセルの第２のサブセットのメモリセル毎の個別のデータ状態を、その個別のカウントに応答して、及び判定された前記複数の谷間に応答して判定することと
を含む、メモリセルを動作する方法。
【請求項１３】
判定された前記複数の谷間に応答してテーブルをプログラミングすることであり、前記テーブルは、前記複数のカウントの内のカウント毎の個別の行を含み、前記テーブルをプログラミングすることは、複数のデータ状態の内の個別のデータ状態を前記テーブルの各行にプログラミングすることを含むことを更に含み、
前記複数の谷間の内の特定の谷間に対応する前記複数のカウントの内のカウントよりも少なく、前記特定の谷間に直接隣接する前記複数の谷間の内の異なる谷間に対応する前記複数のカウントの内のカウントより多い、前記複数のカウントの内のカウントに対応する前記テーブルの各行にプログラミングされた前記個別のデータ状態は、同じ特定のデータ状態である、
請求項１２に記載の方法。
【請求項１４】
前記複数の谷間の内の前記特定の谷間に対応する前記複数のカウントの内の前記カウントに対応する前記テーブルの前記行にプログラミングされた前記個別のデータ状態は、前記特定のデータ状態である、請求項１３に記載の方法。
【請求項１５】
前記複数の谷間の内の前記異なる谷間に対応する前記複数のカウントの内の前記カウントに対応する前記テーブルの前記行にプログラミングされた前記個別のデータ状態は、前記特定のデータ状態である、請求項１３に記載の方法。
【請求項１６】
前記複数のメモリセルの内の特定のメモリセルに対して、前記複数のメモリセルの内の前記残りの部分の当該メモリセルに対する前記個別のデータ状態を、その個別のカウントに応答して、及び判定された前記複数の谷間に応答して判定することは、その個別のカウントに応答して前記テーブルの行を選択することを含む、請求項１３に記載の方法。
【請求項１７】
前記複数の谷間の内の各谷間は、増加する複数のカウントの内の個別のカウントに対応し、前記複数のメモリセルの前記残りの部分の特定のメモリセルに対する個別のデータ状態を、その個別のカウントに応答して、及び判定された前記複数の谷間に応答して判定することは、前記複数の谷間の内の各谷間の前記対応するカウントを、複数のコンパレータの内の個別のコンパレータに提供することと、前記特定のメモリセルに対する前記個別のカウントを前記複数のコンパレータの内の各コンパレータに提供することと、前記複数のコンパレータの前記出力をデコードすることとを含む、請求項１２に記載の方法。
【請求項１８】
前記複数のコンパレータの前記出力をデコードすることは、サーモメトリックスケール対グレイコードデコーダを使用することを含む、請求項１７に記載の方法。
【請求項１９】
増加する複数のカウントを生成することと、
増加する前記複数のカウントの各カウントに応答して読み出し電圧の電圧レベルを生成することと、
複数のメモリセルの制御ゲートに接続されたアクセス線に前記読み出し電圧を印加することと、
前記複数のメモリセルの内のメモリセル毎に、当該メモリセルが当該カウントに応答した前記読み出し電圧の前記電圧レベルに応答して活性化するとみなされる、増加する前記複数のカウントの内の個別のカウントを判定することと、
前記複数のカウントの内のカウント毎に、前記複数のメモリセルの内の一部の複数個のメモリセルが当該カウントに応答した前記電圧レベルに応答して活性化するとみなされたと判定することと、
前記複数のメモリセルの内の前記一部の判定された前記複数個のメモリセルのグループ化の間の複数の谷間を判定することと、
前記複数のメモリセルの残りの部分のメモリセル毎の個別のデータ状態を、ぞの個別のカウントに応答して、及び判定された前記複数の谷間に応答して判定することと
を含む、メモリセルを動作する方法。
【請求項２０】
前記複数のメモリセルの内の特定のメモリセルに対して、当該メモリセルが活性化するとみなされる前記個別のカウントを判定することは、前記特定のメモリセルが活性化したことの指標をページバッファが受信した時点での前記ページバッファへの入力として存在する前記メモリの前記ページバッファのレジスタン内に、増加する前記複数のカウントの内のカウントを蓄積することを含む、請求項１９に記載の方法。
【請求項２１】
前記特定のメモリセルに対して、当該メモリセルが活性化するとみなされる前記個別のカウントを判定することは、前記特定のメモリセルが活性化したことの指標を前記ページバッファが受信しない場合に前記ページバッファの前記レジスタ内に、増加する前記複数のカウントの内の最後のカウントを蓄積することを更に含む、請求項２０に記載の方法。
【請求項２２】
増加する前記複数のカウントの内の各カウントに応答して前記読み出し電圧の前記電圧レベルを生成することは、増加する複数の電圧レベルを有する読み出し電圧を生成することを含む、請求項１９に記載の方法。
【請求項２３】
前記複数のメモリセルは、直列接続されたメモリセルの複数のストリングの内の直列接続されたメモリセルの各ストリングの１つのメモリセルを含み、前記方法は、
前記複数のメモリセルの前記制御ゲートに接続された前記アクセス線に前記読み出し電圧を印加する間に、直列接続されたメモリセルの前記複数のストリングの内の直列接続されたメモリセルの各ストリングの他のメモリセルの制御ゲートに接続されたアクセス線に、それらのメモリセルを活性化するのに十分な電圧レベルを印加すること
を更に含む、請求項１９に記載の方法。
【請求項２４】
所定のパターンのデータを含むように、前記複数のメモリセルの内の前記一部の前記メモリセルをプログラミングすることを含む、請求項１９に記載の方法。
【請求項２５】
前記所定のパターンのデータを含むように前記複数のメモリセルの内の前記一部の前記メモリセルをプログラミングすることは、前記複数のメモリセルに割り当て可能な各データ状態を、前記複数のメモリセルの前記一部の互いに排他的な個別のサブセットにプログラミングすることを含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的にメモリに関し、特に、１つ以上の実施形態では、本開示は、メモリセルのデータ状態を判定するための方法及び装置に関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータ又はその他の電子デバイス内の内部半導体集積回路デバイスとして提供される。ランダムアクセスメモリ（ＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、及びフラッシュメモリを含む色々な種類のメモリがある。
【０００３】
フラッシュメモリは、幅広い範囲の電子用途のための不揮発性メモリの一般的な源泉になっている。フラッシュメモリは、典型的には、高メモリ密度、高信頼性、及び低電力消費を可能にする１トランジスタ型のメモリセルを使用する。電荷蓄積構造（例えば、浮遊ゲート若しくは電荷捕獲）又はその他の物理的現象（例えば、相変化若しくは分極）のプログラミング（しばしば、書き込みと称される）を通じたメモリセルの閾値電圧（Ｖｔ）の変化は、各メモリセルのデータ状態（例えば、データ値）を判定する。フラッシュメモリ及びその他の不揮発性メモリに対する一般的な使用は、パーソナルコンピュータ、個人情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、ゲーム、電化製品、車両、無線デバイス、携帯電話、及びリムーバブルメモリモジュールを含み、不揮発性メモリに対する使用は、拡張し続けている。
【０００４】
ＮＡＮＤフラッシュメモリは、基本的なメモリセル構成が配置された論理形式を要することから、フラッシュメモリデバイスの一般的な種類である。典型的には、ＮＡＮＤフラッシュメモリに対するメモリセルのアレイは、アレイの行の各メモリセルの制御ゲートがワード線等のアクセス線を形成するように相互に接続されるように配置される。アレイの列は、選択ゲートの対、例えば、ソース選択トランジスタとドレイン選択トランジスタとの間に直列に相互に接続されたメモリセルのストリング（しばしば、ＮＡＮＤストリングと呼ばれる）を含む。各ドレイン選択トランジスタが列ビット線等のデータ線に接続され得る一方で、各ソース選択トランジスタはソースに接続され得る。メモリセルのストリングとソースとの間、及び／又はメモリセルのストリングとデータ線との間の２つ以上の選択ゲートの様々な使用が知られている。
【０００５】
メモリのプログラミングにおいて、メモリセルは、一般的に、シングルレベルセル（ＳＬＣ）又はマルチレベルセル（ＭＬＣ）としばしば呼ばれるようにプログラムされ得る。ＳＬＣは、データの１デジット（例えば、ビット）を表すために単一のメモリセルを使用し得る。例えば、ＳＬＣでは、−０．５ＶのＶｔは、（例えば、論理的な１を表す）消去されたセルを指し示し得る一方で、２．５ＶのＶｔは、（例えば、論理的な０を表す）プログラミングされたメモリセルを指し示し得る。ＭＬＣは、３つ以上のＶｔレンジを使用し、各Ｖｔレンジは、異なるデータ状態を指し示す。マルチレベルセルは、ビットパターンを特定のＶｔレンジに割り当てることによって、従前の電荷蓄積構造体のアナログの性質を活用し得る。ＭＬＣは、典型的には、二進数のデータ状態（例えば、４、８、１６、・・・）の内の１つのデータ状態を表すためにメモリセルを使用するが、ＭＬＣとして動作するメモリセルは、非二進数のデータ状態を表すために使用され得る。例えば、ＭＬＣが３つのＶｔレンジを使用する場合、２つのメモリセルは、８つのデータ状態の内の１つを共同して表すために使用され得る。
【０００６】
メモリセルのデータ状態をセンシングすること（例えば、読み出すこと又は検出すること）は、メモリセルに接続されたデータ線が、メモリセルを流れる電流によって生じた電圧レベルの変化を経験したか否かを検出することによる等して、メモリセルがその制御ゲートに印加された特定電圧に応答して活性化されたか否かを検出することをしばしば伴う。ＭＬＣは、付加的なデータ状態を表すよう進展しているので、隣接するＶｔレンジ間のマージンは、より小さくなり得る。このことは、センシングされるメモリセルのＶｔが時間と共にシフトする場合、センシングされたメモリセルのデータ状態の不正確な判定を導き得る。
【図面の簡単な説明】
【０００７】
【図１】実施形態に従った、電子システムの一部としてプロセッサと通信するメモリの簡略的なブロック図である。
【図２Ａ】図１を参照しながら説明した種類のメモリ内で使用され得るようなメモリセルのアレイの一部の概略図である。
【図２Ｂ】図１を参照しながら説明した種類のメモリ内で使用され得るようなメモリセルのアレイの一部の概略図である。
【図３】複数のメモリセルの閾値電圧分布の概念的な描写である。
【図４Ａ】閾値電圧シフトの概念的な描写である。
【図４Ｂ】閾値電圧シフトの概念的な描写である。
【図５】様々な実施形態での使用のための傾斜した読み出し電圧の描写である。
【図６】様々な実施形態での使用のための図５に描写した種類の傾斜した読み出し電圧を生成するための電圧生成システムのブロック図である。
【図７】様々な実施形態での使用のためのデータレジスタの一部のブロック図である。
【図８】様々な実施形態での使用のためのページバッファレジスタのブロック図である。
【図９Ａ】隣接するデータ状態間の遷移の判定の概念的な描写である。
【図９Ｂ】隣接するデータ状態間の遷移の判定の概念的な描写である。
【図１０Ａ】様々な実施形態に従ったデータデコーダ回路のブロック図である。
【図１０Ｂ】様々な実施形態に従ったデータデコーダ回路のブロック図である。
【図１０Ｃ】様々な実施形態に従ったデータデコーダ回路のブロック図である。
【図１１】様々な実施形態での使用のためのサーモメトリックスケールからグレイコードへのデコードを描写する。
【図１２】実施形態に従ったデータ線のブロック図である。
【図１３】実施形態に従ったメモリを動作する方法のフローチャートである。
【図１４】別の実施形態に従ったメモリを動作する方法のフローチャートである。
【発明を実施するための形態】
【０００８】
以下の詳細な説明では、本明細書の一部を形成し、実例として具体的な実施形態が示される添付の図面に言及される。図面では、幾つかの図面全体を通じて同様の参照符号は実質的に同様なコンポーネントを説明する。他の実施形態が利用され得、本開示の範囲から逸脱することなく、構造的で論理的で電気的な変更がなされ得る。以下の詳細な説明は、それ故、限定的な感覚で捉えられるべきではない。
【０００９】
本明細書で使用される用語“半導体”は、例えば、材料の層、ウエハ、又は構造体を指し得、任意のベース半導体構造体を含む。“半導体”は、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体構造体により支持されるシリコンのエピタキシャル層を、当業者に周知のその他の半導体構造体と共に含むものと理解されるべきである。更に、以下の説明で半導体に言及される場合、ベース半導体構造体内の領域／接合部を形成するために前工程のステップが利用され得、用語、半導体は、こうした領域／接合部を含む下にある層を含み得る。本明細書で使用されるとき、用語、導電性（conductive）は、その様々な関連する形式、例えば、導電する（conduct）、導電的に（conductively）、導電する（conducting）、導電（conduction）、導電性（conductivity）等と共に、文脈から明らかである場合を除いて、電気的な導電性を指す。同様に、用語、接続（connecting）は、本明細書で使用されるとき、その様々な関連する形式、例えば、接続する（connect）、接続された（connected）、接続（connection）等と共に、文脈から明らかである場合を除いて、電気的な接続を指す。
【００１０】
図１は、実施形態に従った、電子システムの形式での第３の装置の一部として、プロセッサ１３０の形式での第２の装置と通信する、メモリ（例えば、メモリデバイス）１００の形式での第１の装置の簡略的なブロック図である。電子システムの幾つかの例は、パーソナルコンピュータ、個人情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、ゲーム、電化製品、車両、無線デバイス、及び携帯電話等を含む。プロセッサ１３０、例えば、メモリデバイス１００の外部のコントローラは、メモリコントローラ又はその他の外部のホストデバイスであり得る。
【００１１】
メモリデバイス１００は、行及び列に論理的に配置されたメモリセル１０４のアレイを含む。論理的な列のメモリセルは、典型的には、同じデータ線（一般的にビット線と称される）に選択的に接続される一方、論理的な行のメモリセルは、典型的には、同じアクセス線（一般的にワード線と称される）に接続される。単一のアクセス線は、メモリセルの２つ以上の論理的な行と関連付けられ得、単一のデータ線は、２つ以上の論理的な列と関連付けられ得る。メモリセル１０４のアレイの少なくとも一部のメモリセル（図１に示さず）は、少なくとも２つのデータ状態の内の１つにプログラミング可能である。
【００１２】
行デコード回路１０８及び列デコード回路１１０は、アドレス信号をデコードするために提供される。アドレス信号は、メモリセル１０４のアレイにアクセスするために受信及びデコードされる。メモリデバイス１００は、メモリデバイス１００へのコマンド、アドレス、及びデータの入力を、メモリデバイス１００からのデータ及び状態情報の出力と共に管理するための入力／出力（Ｉ／Ｏ）制御回路１１２をも含む。アドレスレジスタ１１４は、デコードする前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２並びに行デコード回路１０８及び列デコード回路１１０と通信する。コマンドレジスタ１２４は、到来するコマンドをラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。
【００１３】
コントローラ（例えば、メモリデバイス１００の内部の制御ロジック１１６）は、コマンドに応答してメモリセル１０４のアレイへのアクセスを制御し、外部のプロセッサ１３０に対する状態情報を生成し、すなわち、制御ロジック１１６は、本明細書で説明する実施形態に従ったアクセス動作（例えば、読み出し動作、プログラミング動作、及び／又は消去動作）を実施するように構成される。制御ロジック１１６は、アドレスに応答して行デコード回路１０８及び列デコード回路１１０を制御するために、行デコード回路１０８及び列デコード回路１１０と通信する。
【００１４】
制御ロジック１１６は、キャッシュレジスタ１１８とも通信する。キャッシュレジスタ１１８は、メモリセル１０４のアレイがその他のデータを夫々ひたすら書き込んでいる又は読み出している間に、データを一時的に蓄積するための制御ロジック１１６による指示通りに、到来又は送出するデータをラッチする。プログラミング動作（例えば、書き込み動作）の間、データは、メモリセル１０４のアレイへの転送のためにキャッシュレジスタ１１８からデータレジスタ１２０に渡され、その後、新たなデータがＩ／Ｏ制御回路１１２からキャッシュレジスタ１１８内にラッチされる。読み出し動作の間、データは、外部のプロセッサ１３０への出力のためにキャッシュレジスタ１１８からＩ／Ｏ制御回路１１２に渡され、その後、新たなデータがデータレジスタ１２０からキャッシュレジスタ１１８に渡される。状態レジスタ１２２は、プロセッサ１３０への出力のための状態情報をラッチするために、Ｉ／Ｏ制御回路１１２及び制御ロジック１１６と通信する。
【００１５】
データデコーダ回路１２６は、データの出力の前に、メモリセル１０４のアレイから読み出した生データの値をデコードし得る。例えば、データデコーダ回路１２６は、ユーザデータのデジット数よりも多いデータのデジット数を有する生データをデコードし得る。すなわち、生データは、例えば、ユーザデータを表すハードデータと、例えば、当該メモリセルに関する付加的な情報を表すソフトデータとを含み得る。所与のメモリセルに対するデータデコーダ回路１２６の出力は、ユーザデータのデジット数に対応するデータのデジット数を有し得る。キャッシュレジスタ１１８とＩ／Ｏ制御回路１１２との間にあるように図１には描写されているが、データデコーダ回路１２６は、メモリセル１０４のアレイとＩ／Ｏ制御回路１１２との間のデータ経路のその他の場所に配置され得る。例えば、データデコーダ回路１２６は、データレジスタ１２０の一部であり得る。
【００１６】
データデコーダ１２６は、揮発性メモリ１２８と通信し得る。揮発性メモリ１２８は、スタティックランダムアクセスメモリ（ＳＲＡＭ）を含み得る。揮発性メモリ１２８は、データデコーダ１２６により使用可能な情報を含み得る。データデコーダ１２６及び揮発性メモリ１２８は更に、制御ロジック１１６と通信し得る。
【００１７】
メモリデバイス１００は、制御信号を制御リンク１３２を越えてプロセッサ１３０から制御ロジック１１６において受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、書き込みイネーブルＷＥ＃、読み出しイネーブルＲＥ＃、及びライトプロテクトＷＰ＃を含み得る。メモリデバイス１００の性質に依存して、付加的又は代替的な制御信号（図示せず）が制御リンク１３２を越えて更に受信され得る。メモリデバイス１００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号、及び（データを表す）データ信号を、多重化された入力／出力（Ｉ／Ｏ）バス１３４を越えてプロセッサ１３０から受信し、Ｉ／Ｏバス１３４を越えてプロセッサ１３０へデータを出力する。
【００１８】
例えば、コマンドは、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を越えてＩ／Ｏ制御回路１１２において受信され、コマンドレジスタ１２４中に書き込まれる。アドレスは、Ｉ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を越えてＩ／Ｏ制御回路１１２において受信され、アドレスレジスタ１１４中に書き込まれる。データは、８ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］を越えてＩ／Ｏ制御回路１１２において受信され、キャッシュレジスタ１１８中に書き込まれる。データは、続いて、メモリセル１０４のアレイをプログラミングするためにデータレジスタ１２０中に書き込まれる。別の実施形態に対しては、キャッシュレジスタ１１８は、省かれてもよく、データは、データレジスタ１２０中に直接書き込まれる。データはまた、８ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［７：０］、又は１６ビットのデバイスのための入力／出力（Ｉ／Ｏ）ピン［１５：０］を越えて出力される。
【００１９】
付加的な回路及び信号が提供され得ること、及び図１のメモリデバイス１００は簡略化されていることは当業者に理解されるであろう。図１を参照しながら説明した様々なブロックコンポーネントの機能は、集積回路デバイスの別々のコンポーネント又はコンポーネント部分に必ずしも分離されなくてもよいことは分かるべきである。例えば、集積回路デバイスの単一のコンポーネント又はコンポーネント部分は、図１の２つ以上のブロックコンポーネントの機能を実施するように適合され得る。或いは、集積回路デバイスの１つ以上のコンポーネント又はコンポーネント部分は、図１の単一のブロックコンポーネントの機能を実施するように組み合わせられ得る。
【００２０】
また、特定のＩ／Ｏピンは、様々な信号の受信及び出力のための一般的な慣行に従って説明されているが、様々な実施形態ではＩ／Ｏピンのその他の組み合わせ又は数が使用され得ることが留意される。
【００２１】
図２Ａは、例えば、メモリセル１０４のアレイの一部として、図１を参照しながら説明した種類のメモリ内で使用され得るようなメモリセルのアレイ２００Ａの一部の概略図である。メモリアレイ２００Ａは、ワード線２０２０〜２０２Ｎ等のアクセス線と、ビット線２０４等のデータ線とを含む。ワード線２０２は、多対１の関係で、図２Ａには示されないグローバルアクセス線（例えば、グローバルワード線）に接続され得る。幾つかの実施形態に対しては、メモリアレイ２００Ａは、例えば、ｐウェルを形成するためのｐ型の導電性、又は例えば、ｎウェルを形成するためのｎ型の導電性等の導電型を有するように導電的にドープされ得る半導体に渡って形成され得る。
【００２２】
メモリアレイ２００Ａは、（ワード線２０２に各々対応する）行、及び（ビット線２０４に各々対応する）列内に配置され得る。各列は、ＮＡＮＤストリング２０６０〜２０６Ｍの内の１つ等の、直列接続されたメモリセル（例えば、不揮発性メモリセル）のストリングを含み得る。各ＮＡＮＤストリング２０６は、共通のソース２１６に接続（例えば、選択的に接続）され得、メモリセル２０８０〜２０８Ｎを含み得る。メモリセル２０８は、データの蓄積のための不揮発性メモリセルを表し得る。各ＮＡＮＤストリング２０６のメモリセル２０８は、（例えば、ソース選択トランジスタであり得、一般的に選択ゲートソースと称され得る）選択ゲート２１００〜２１０Ｍの内の１つ等の選択ゲート２１０（例えば、電界効果トランジスタ）と、（例えば、ドレイン選択トランジスタであり得、一般的に選択ゲートドレインと称され得る）選択ゲート２１２０〜２１２Ｍの内の１つ等の選択ゲート２１２（例えば、電界効果トランジスタ）と間に直列に接続され得る。選択ゲート２１００〜２１０Ｍは、ソース選択線等の選択線２１４に共通して接続され得、選択ゲート２１２０〜２１２Ｍは、ドレイン選択線等の選択線２１５に共通して接続され得る。従前の電界効果トランジスタとして描写されているが、選択ゲート２１０及び２１２は、メモリセル２０８と同様の（例えば、同じ）構造体を利用し得る。選択ゲート２１０及び２１２は、直列に接続された複数の選択ゲートを表し得、直列の各選択ゲートは、同じ又は独立した制御信号を受信するように構成される。
【００２３】
各選択ゲート２１０のソースは、共通のソース２１６に接続され得る。各選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６のメモリセル２０８０に接続され得る。例えば、選択ゲート２１００のドレインは、対応するＮＡＮＤストリング２０６０のメモリセル２０８０に接続され得る。それ故、各選択ゲート２１０は、対応するＮＡＮＤストリング２０６を共通のソース２１６に選択的に接続するように構成され得る。各選択ゲート２１０の制御ゲートは、選択線２１４に接続され得る。
【００２４】
各選択ゲート２１２のドレインは、対応するＮＡＮＤストリング２０６のためのビット線２０４に接続され得る。例えば、選択ゲート２１２０のドレインは、対応するＮＡＮＤストリング２０６０のためのビット線２０４０に接続され得る。各選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６のメモリセル２０８Ｎに接続され得る。例えば、選択ゲート２１２０のソースは、対応するＮＡＮＤストリング２０６０のメモリセル２０８Ｎに接続され得る。それ故、各選択ゲート２１２は、対応するＮＡＮＤストリング２０６を共通のビット線２０４に選択的に接続するように構成され得る。各選択ゲート２１２の制御ゲートは、選択線２１５に接続され得る。
【００２５】
図２Ａのメモリアレイは、３次元メモリアレイであり得、例えば、ＮＡＮＤストリング２０６は、共通のソース２１６を含む平面に、並びに共通のソース２１６を含む平面に実質的に並行であり得る複数のビット線２０４を含む平面に、実質的に垂直に伸長し得る。
【００２６】
メモリセル２０８の典型的な構築物は、図２Ａに示したように、（例えば、閾値電圧の変化を通じて）メモリセルのデータ状態を判定し得るデータ蓄積構造体２３４（例えば、浮遊ゲート、電荷捕獲等）と、制御ゲート２３６とを含む。制御ゲート２３６は、１つ以上の導電性材料で一般的に形成される一方、データ蓄積構造体２３４は、導電性構造体及び誘電性構造体の両方を含み得る。幾つかの場合、メモリセル２０８は、画定されたソース／ドレイン（例えば、ソース）２３０と、画定されたソース／ドレイン（例えば、ドレイン）２３２とを更に有し得る。メモリセル２０８は、ワード線２０２に接続された（幾つかの場合、ワード線２０２を形成する）それらの制御ゲート２３６を有する。
【００２７】
メモリセル２０８の列は、所与のビット線２０４に選択的に接続されるＮＡＮＤストリング２０６又は複数のＮＡＮＤストリング２０６であり得る。メモリセル２０８の行は、所与のワード線２０２に共通して接続されるメモリセル２０８であり得る。メモリセル２０８の行は、所与のワード線２０２に共通して接続される全てのメモリセル２０８を含み得るが、必ずしも含まなくてもよい。メモリセル２０８の行は、メモリセル２０８の物理的ページの１つ以上のグループにしばしば分割され得、メモリセル２０８の物理的ページは、所与のワード線２０２に共通して接続されるあらゆるその他のメモリセル２０８をしばしば含む。例えば、ワード線２０２Ｎに共通して接続され、奇数のビット線２０４（例えば、ビット線２０４１、２０４３、２０４５等）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、奇数のメモリセル）の他方の物理的ページであり得る一方、ワード線２０２Ｎに共通して接続され、偶数のビット線２０４（例えば、ビット線２０４０、２０４２、２０４４等）に選択的に接続されるメモリセル２０８は、メモリセル２０８（例えば、偶数のメモリセル）の一方の物理的ページであり得る。ビット線２０４３〜２０４５は、図２Ａには明示的には描写されていないが、メモリセルのアレイ２００Ａのビット線２０４は、ビット線２０４０からビット線２０４Ｍまで連続して番号が付され得ることは図から明らかである。所与のワード線２０２に共通して接続されるメモリセル２０８のその他のグループ化もまた、メモリセル２０８の物理的ページを定義し得る。幾つかのメモリデバイスに対しては、所与のワード線に共通して接続される全てのメモリセルは、メモリセルの物理的ページとみなされ得る。単一の読み出し動作の間に読み出される、又は単一のプログラミング動作の間にプログラミングされるメモリセル（幾つかの実施形態では、依然として行全体であり得る）の物理的ページ（例えば、メモリセルの上部又は下部のページ）の部分は、メモリセルの論理的なページとみなされ得る。メモリセルのブロックは、ワード線２０２０〜２０２Ｎに接続された全てのメモリセル（例えば、共通のワード線２０２を共有する全てのＮＡＮＤストリング２０６）等、一緒に消去されるように構成されたそれらのメモリセルを含み得る。明確に区別されない限り、本明細書でのメモリセルのページへの言及は、メモリセルの論理的なページのメモリセルを指す。
【００２８】
ＮＡＮＤストリング２０６の選択されたメモリセル２０８のデータ状態をセンシングすることは、非選択のメモリセルのＶｔとは無関係に非選択のメモリセルを導電状態に置くのに十分な電圧レベルを、ＮＡＮＤストリング２０６の非選択のメモリセル２０８に結合された残りのワード線２０２に印加しつつ、複数個の段階的な読み出し電圧を、選択されたワード線に印加することを含み得る。読み出されている及び／又は検出されている選択されたメモリセル２０８に対応するビット線２０４は、選択されたワード線２０２に印加された特定の読み出し電圧レベルに応答して選択されたメモリセルが活性化した（例えば、導電した）か否かを判定するためにセンシングされ得る。例えば、選択されたメモリセル２０８のデータ状態は、ビット線２０４の電流又は電圧レベルに基づいて判定され得る。
【００２９】
図２Ｂは、例えば、メモリセル１０４のアレイの一部として、図１を参照しながら説明した種類のメモリ内で使用され得るようなメモリセルのアレイ２００Ｂの一部の別の概略図である。図２Ｂで同様に番号が付された要素は、図２Ａに関して提供されたような説明に対応する。図２Ｂは、３次元ＮＡＮＤメモリアレイ構造体の一例の付加的な詳細を提供する。３次元ＮＡＮＤメモリアレイ２００Ｂは、半導体ピラーを含み得る鉛直構造体を包含し得、ピラーの一部は、ＮＡＮＤストリング２０６のメモリセルのチャネル領域としての機能を果たし得る。ＮＡＮＤストリング２０６は、（例えば、ドレイン選択トランジスタであり得、一般的に選択ゲートドレインと称され得る）選択トランジスタ２１２によってビット線２０４０〜２０４Ｍに、並びに（例えば、ソース選択トランジスタであり得、一般的に選択ゲートソースと称され得る）選択トランジスタ２１０によって共通のソース２１６に各々選択的に接続され得る。多数のＮＡＮＤストリング２０６は、同じビット線２０４に選択的に接続され得る。ＮＡＮＤストリング２０６のサブセットは、ＮＡＮＤストリング２０６とビット線２０４との各々の間の特定の選択トランジスタ２１２を選択的に活性化するために、選択線２１５０〜２１５ｋをバイアスすることによってそれらの個別のビット線２０４に接続され得る。選択トランジスタ２１０は、選択線２１４をバイアスすることによって活性化され得る。各ワード線２０２は、メモリアレイ２００Ｂのメモリセルの多数の行に接続され得る。特定のワード線２０２によって相互に共通して接続されるメモリセルの行は、纏めてティアと称され得る。
【００３０】
図３は、複数のメモリセルの閾値電圧レンジの概念的な描写である。図３は、ＱＬＣメモリセルとしばしば称される１６レベル（例えば、４ビット）ＭＬＣメモリセルの個体群に対する閾値電圧レンジ及びそれらの分布の例を説明する。例えば、こうしたメモリセルは、４ビットのビットパターンに対応するデータ状態を表すために各々使用される１６個の異なる閾値電圧レンジ３３００〜３３０１５の内の１つ内に入る閾値電圧（Ｖｔ）にプログラミングされ得る。メモリセルは、一般的に、閾値電圧レンジ３３００に対応するデータ状態内に全て配置されるので、閾値電圧レンジ３３００は、典型的には、残りの閾値電圧レンジ３３０１〜３３０１５よりも大きな幅を有し、その後、それらのメモリセルのサブセットは、閾値電圧レンジ３３０１〜３３０１５の内の１つ内の閾値電圧を有するように続いてプログラミングされる。プログラミング動作は、一般的に、消去動作よりも漸増して制御され、これらの閾値電圧レンジ３３０１〜３３０１５は、よりタイトな分布を有する傾向があり得る。
【００３１】
閾値電圧レンジ３３００、３３０１、３３０２、３３０３、３３０４、３３０５、３３０６、３３０７、３３０８、３３０９、３３０１０、３３０１１、３３０１２、３３０１３、３３０１４、及び３３０１５は各々、個別のデータ状態、例えば、Ｌ０、Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、及びＬ１５を夫々表し得る。例として、メモリセルの閾値電圧が１６個の閾値電圧レンジの内の１番目３３００内にある場合、この場合のメモリセルは、論理的な“１１１１”のデータ値を有するデータ状態Ｌ０を蓄積していてもよく、典型的には、メモリセルの消去状態と称される。閾値電圧が１６個の閾値電圧レンジの内の２番目３３０１内にある場合、この場合のメモリセルは、論理的な“０１１１”のデータ値を有するデータ状態Ｌ１を蓄積していてもよい。閾値電圧が８つの閾値電圧レンジの内の３番目３３０２内にある場合は、この場合のメモリセルは、論理的な“００１１”のデータ値を有するデータ状態Ｌ２を蓄積していてもよい等々。表１は、データ状態と、それらの対応する論理的なデータ値との間の１つの可能な対応を提供する。
【００３２】
【表１】
0006752991.tif 000002
【００３３】
図４Ａ〜図４Ｂは、閾値電圧シフトの概念的な描写である。メモリセルの閾値電圧は、読み出しディスターブ、及び／又はクイックチャージロス（ＱＣＬ）等のその他の現象に起因してシフトし得る。読み出しディスターブでは、メモリセルの閾値電圧は、読み出しのために選択された対象メモリセルへのアクセスを容易にするためにメモリセルに印加された電圧に応答してシフトし得、例えば、メモリセルの閾値電圧を増加させる。ＱＣＬは、メモリセルのチャネル領域外へのゲート誘電体の界面近くの電子のデトラップであり、プログラミングパルスの後に即時のＶｔシフトを生じさせ得る。セルが検出動作を通過する場合、プログラミングされた閾値電圧は、ゲート誘電体内のトラップした電荷に起因して、より高いように現れ得る。プログラミング動作が完了した後にセルが読み出される場合、セルは、チャネル領域外に漏出したゲート誘電体内の電荷に起因して、プログラミング検出動作の間に得られるＶｔよりも低いＶｔを有し得る。
【００３４】
図４Ａは、読み出しディスターブに起因する閾値電圧シフトの概念的な描写である。時間ｔ０は、プログラミング直後の閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１を表し得る。閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１は、メモリセルが割り当てられ得るデータ状態を表す任意の２つの隣接する閾値電圧レンジを表し得、すなわち、Ｘは、図３の例に対して任意の整数値０〜１４を有し得る。矢印３３２は、これらの２つのデータ状態間を区別するために使用される読み出し電圧を表し得、例えば、矢印３３２に対応する電圧レベルに応答して最初に活性化するメモリセルは、閾値電圧レンジ３３０Ｘ内にあるとみなされ得る。複数個の読み出しサイクルに渡る読み出しディスターブを補償するために、幾つかのメモリデバイスは、幾つかの数の読み出しサイクル、例えば、図４Ａの例では１０００サイクルの後に使用される、矢印３３４により表される、読み出し電圧に対する後続値を蓄積する。読み出し電圧のこうした調整は、矢印３３２の元の読み出し電圧が使用された場合に遭遇するであろう誤りをメモリが削減することを可能にし得るが、後続の読み出し電圧の電圧レベルを単に設定することによる限界が発生し得る。閾値電圧シフトの一般的な方向は予測可能であり得るが、その程度は、予測しにくくなる。
【００３５】
図４Ｂは、ＱＣＬに起因する閾値電圧シフトの概念的な描写である。閾値電圧シフトは、メモリセルが従っている読み出しサイクルの数に関係なく、ＱＣＬに起因して生じ得る。閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１は、メモリセルが割り当てられ得るデータ状態を表す任意の２つの隣接する閾値電圧レンジを表し得る。時間ｔ０は、プログラミング直後の閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１を表し得、時間ｔ１は、プログラミングの１秒後の閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１を表し得、時間ｔ２は、プログラミングの１分後の閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１を表し得る。矢印３３８は、これらの２つのデータ状態間を区別するために使用される読み出し電圧を表し得、例えば、矢印３３８に対応する電圧レベルに応答して最初に活性化するメモリセルは、閾値電圧レンジ３３０Ｘ内にあるとみなされ得る。
【００３６】
図４Ｂに見られ得るように、閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１は、時間ｔ１において、より低い閾値電圧に広がり得、シフトし得るが、矢印３３８の読み出し電圧は、２つのデータ状態間を成功裏に区別するために依然として使用され得る。しかしながら、時間ｔ２において、矢印３３８に対応する電圧レベルは、閾値電圧レンジ３３０Ｘ＋１のメモリセルの内の幾つかを活性化し得るので、閾値電圧レンジ３３０Ｘ＋１内の幾つかのメモリセルが、閾値電圧レンジ３３０Ｘに対応するデータ状態に対応するとみなされ得る等、閾値電圧レンジ３３０Ｘ及び３３０Ｘ＋１のシフトは非常に深刻になり得る。閾値電圧を上昇させることがあり、閾値電圧を減少させることがある、こうした競合現象は、メモリデバイスの寿命に渡ってデータ状態を区別するために使用される適切な１つ以上の読み出し電圧の選択を複雑にし得る。様々な実施形態は、閾値電圧レンジのこれらの変化にもかかわらず、メモリセルのデータ状態を判定しようとする。
【００３７】
図５は、様々な実施形態での使用のための段階的な読み出し電圧５４０の描写である。様々な実施形態は、メモリセルに対する読み出し電圧として段階的な電圧を使用する。段階的な（例えば、上昇する）読み出し電圧は、カウントに応答した電圧レベル（例えば、変化電圧レベル）を有する。例えば、カウントの値が増加すると共に、段階的な読み出し電圧の電圧レベルは、それに応じて増加する。段階的な読み出し電圧５４０は、読み出し電圧レベルの同じレンジを生成するために使用されるカウントの数を増加させることによって、線形応答に近似し得、又はより密接に近似し得る。
【００３８】
図６は、様々な実施形態での使用のための図５に描写した種類の段階的な読み出し電圧を生成するための電圧生成システムのブロック図である。図６の電圧生成システムは、カウントを作出するためのカウンタ６４２を含む。例として、カウンタ６４２は、カウントを表すビットパターンを提供するための出力６４４を有し得る。電圧生成回路６４６、例えば、デジタルアナログコンバータ（ＤＡＣ）は、カウンタ６４２の出力６４４、例えば、カウントに応答して、アナログの電圧レベルを作出し得る。ＤＡＣ６４６は、出力６４８においてこの電圧レベルを提供し得る。ＤＡＣ６４６の出力６４８は、メモリセルのアレイのアクセス線に接続（例えば、選択的に接続）され得る。例えば、ＤＡＣ６４６の出力６４８は、図２Ａ〜図２Ｂのワード線２０２に選択的に接続され得る。カウンタ６４２の出力６４４もまた、図１のデータレジスタ１２０の一部等の、メモリのページバッファに接続（例えば、選択的に接続）され得る。
【００３９】
図７は、様々な実施形態での使用のためのデータレジスタの一部のブロック図である。図７のデータレジスタは、図１のデータレジスタ１２０の一部を表し得る。図７のデータレジスタは、マルチプレクサ７５０を通じてデータ線７０４に接続される。データ線７０４は、図２Ａ〜図２Ｂのビット線２０４を表し得る。マルチプレクサ７５０は、データ線７０４のサブセットを、センス回路７５２の入力７５８を通じてセンス回路７５２に選択的に接続し得る。例えば、メモリセルの論理的なページがあらゆるその他のデータ線を含む場合、マルチプレクサ７５０は、あらゆるその他のデータ線７０４（例えば、偶数又は奇数のデータ線７０４）をセンス回路７５２に接続し得る。
【００４０】
センス回路７５２は、例えば、メモリ上の読み出し動作の間に、接続されたデータ線７０４の電圧又は電流の変化をセンシングするための回路を含み得る。センス回路７５２は、出力７６０をページバッファ７５４に提供し得る。出力７６０は、論理レベルの遷移を通じて、読み出し動作のために選択されたメモリセルの活性化を指し示し得る。例えば、出力７６０は、読み出し動作の開始において論理０レベルを有し得、その対応するメモリセルが活性化し、したがって、電圧レベルを変化させ、又は対応するデータ線７０４の電流の流れを開始した場合に論理１レベルに遷移し得る。センス回路７５２の各出力７６０は、例えば、１対１の関係で、ページバッファ７５４の対応するページバッファレジスタ７５６と通信し得る。
【００４１】
ページバッファ７５４は、カウンタ６４２の出力６４４からカウントを受信するように更に接続される。その対応するメモリセルの活性化を指し示すセンス回路７５２の出力７６０に応答して、ページバッファ７５４は、カウントの値を対応するページバッファレジスタ７５６に蓄積（例えば、ラッチ）し得る。ページバッファ７５４は、例えば、読み出し動作の最後において、ページバッファレジスタ７５６に対応するメモリセルがそれらの制御ゲートに印加された読み出し電圧の何れかの電圧レベルに応答して活性化されていない場合に、対応するページバッファレジスタ７５６内にカウントの最終値を蓄積（例えば、ラッチ）するように更に構成され得る。ページバッファ７５４は、そのページバッファレジスタ７５６の値、例えば、生データ値を出力（例えば、流出）するための出力７６２を有し得る。
【００４２】
図８は、様々な実施形態での使用のためのページバッファレジスタ７５６のブロック図である。図８の例では、ページバッファレジスタ７５６は、カウンタ６４２からのカウントのビットパターンのデジットの数に対応する複数個のデータレジスタ８６４を含み得る。以下の説明は、０〜１２７のカウントを表すことを容易にするために、７デジットのビットパターンによってカウントが表されるものと仮定するであろう。そのようなものだとして、この例に対しては、各ページバッファレジスタ７５６は、７つのデータレジスタ８６４、例えば、データレジスタ８６４０〜８６４６を含み得る。
【００４３】
図９Ａ〜図９Ｂは、隣接するデータ状態間の遷移の判定の概念的な描写である。読み出しのために選択されたメモリセルの論理的なページのアクセス線に段階的な読み出し電圧が印加されるとき、異なる電圧レベルで異なるメモリセルが活性化され得、すなわち、それらは、異なるカウントに応答する電圧レベルに応答して活性化され得る。異なる各電圧レベル及び／又はカウントで活性化するメモリセルの数は、図９Ａ及び図９Ｂに描写したようなヒストグラム９６５及び９６７によって夫々表され得る。
【００４４】
図９Ａには、メモリセルの２つの別々のグループ化が示されている。これは、異なるデータ状態のメモリセルが、それらの２つの閾値電圧分布間のデッドスペースである閾値電圧に十分な違いがある場合の、例えば、プログラミング動作を実施した直後の理想型の状況を表し得る。こうした状況では、データ状態間の遷移を指し示す谷間９６９は、デッドスペースの中間点に生じるとみなされ得る。図９Ｂには、メモリセルのグループ化が併合して示されている。これは、図４Ａ及び図４Ｂを参照しながら論じたような電圧シフトに起因して生じ得る。こうした状況では、データ状態間の遷移を指し示す谷間９６９は、分布の極小値において生じるとみなされ得る。
【００４５】
図１０Ａ〜図１０Ｃは、様々な実施形態に従ったデータデコーダ回路のブロック図である。図１０Ａに描写するように、Ｎ対２Ｎデコーダ１０６８は、ページバッファ７５４の出力７６２を受信し得る。この例に対しては、出力７６２は、ページバッファレジスタ７５６のデータレジスタ８６４の１つずつに、Ｎデジットのデータ、例えば、７デジットのデータを含む。デコーダ１０６８は、２Ｎ個、例えば、この例では、１２８個の出力１０７６を含み、１つの出力１０７６は、第１の論理レベル、例えば、論理１レベルを有し、残りの出力１０７６は、第１の論理レベルとは異なる第２の論理レベル、例えば、論理０レベルを有する。各出力１０７６は、個別のパルスジェネレータ１０７０及びアキュムレータ１０７２、例えば、パルスジェネレータ１０７００〜１０７０１２７及びアキュムレータ１０７２０〜１０７２１２７に接続される。Ｎ対２Ｎデコーダ１０６８の出力１０７６は更に、図１０Ｂ及び図１０Ｃを参照しながら論じるようなその他の回路への出力１０７６´として提供され得る。或いは、出力１０７６´を提供するように第２のＮ対２Ｎデコーダ１０６８´が追加され得る。第２のＮ対２Ｎデコーダ１０６８´及びその出力１０７６´は、Ｎ対２Ｎデコーダ１０６８及びその出力１０７６と同じ構成及び応答を有し得る。
【００４６】
パルスジェネレータ１０７０は、それらの個別の出力１０７６の第１の論理レベルへの各遷移に応答してパルスを各々生成し得、アキュムレータ１０７２は、それらの個別のパルスジェネレータ１０７０からのこうしたパルスの累積数を各々カウント及び蓄積し得る。パルスの蓄積された累積数は、谷間デテクタ１０７４へ出力１０７８され得る。各出力１０７８は、個別のカウントに対応し、したがって、当該カウントに応答した読み出し電圧の電圧レベルに応答して活性化されたメモリセルの（例えば、サンプルの）数を表す。ページバッファレジスタ７５６の特定のサブセットのデータは、パルスの累積数を生成するために利用され得、読み出し動作のために選択されたメモリセルの論理的なページのサブセットに対応する。サンプリングされたサブセットは、メモリセルの論理的なページに対応するページバッファレジスタ７５６の全てよりも少なくてもよく、例えば、４０９６バイトのページサイズの５１２バイトのサンプルであってもよい。
【００４７】
谷間デテクタ１０７４は、カウント毎に個別のメモリセルの数を分析し得、集合的な分布内に複数個の谷間を配置し得、各谷間は、谷間カウント９６９と以後称する個別のカウントに対応する。各谷間カウント９６９は、メモリセルの隣接するデータ状態間の遷移を表す。この例に対して、各メモリセルは、例えば、４ビットのビットパターンに対応する、図３を参照しながら描写し論じたような１６個のデータ状態の内の１つを割り当てられ得る。そのようなものだとして、検出された１５個の谷間カウント９６９１〜９１９１５があり得る。こうした谷間カウント９６９を配置する方法は、本出願の主題ではないが、こうした技術の例は、Ｓｈｅｎ等の２０１６年６月７日に発行された米国特許９，３６１，９９６及びＳｈｅｎ等の２０１５年４月９日に公開された米国特許出願公開番号２０１５／００９８２７６を参照して見つけられ得る。
【００４８】
谷間検出技術は、Ｎ対２Ｎデコーダ１０６８に提供されたページバッファの出力に対応するメモリセルにより表されている全てのデータ状態に依拠し得、十分なサンプルサイズは、一般的に、こうしたデータを含むと予想され得る。また、メモリセルのプログラミングの間にデータランダム化技術を利用することは一般的であり、それは、可能性のある各データ状態の指標を保証し得る。データのランダム化は、元のデータが蓄積されているであろうパターンとは異なるパターンで蓄積されるように、プログラミング動作の間に、元のデータをエンコードされたデータに変更し、読み出し動作の間に、エンコードされたデータを元のデータに再蓄積する。一般的に、元のデータをエンコードするために幾つかの機能が使用され得、元のデータを再蓄積するために、エンコードされたデータをデコードするための、該機能の逆が使用され得る。技術的にデータランダマイザと一般的に称されるが、データは、数学的な意味において真にランダム化されないことは分かる。代わりに、本明細書で使用されるとき、ランダム化は、可逆的な方法でのデータ値の再分配を指す。データのランダム化は、意図するデータ状態をディスターブし得る、密接に隣接するメモリセル間の結合の影響を緩和するためにしばしば使用される。
【００４９】
図１０Ｂは、図１０Ａの検出された谷間カウント９６９を使用する一例を描写する。テーブル１０８０は、複数個の行１０８２を含み得、各行１０８２は、個別のカウントに対応する。一例として、テーブル１０８０は、図１の揮発性メモリ１２８内に蓄積され得る。テーブル１０８０の行１０８２は、谷間カウント９６９に応答してプログラミングされ得る。例えば、谷間カウント９６９１よりも少なく、幾つかの実施形態では、谷間カウント９６９１に等しいカウントに対応する行１０８２は、この例では、データ状態Ｌ０に対応するビットパターン又は“１１１１”を含むようにプログラミングされ得る。谷間カウント９６９２よりも少なく、幾つかの実施形態では、谷間カウント９６９２に等しく、及び谷間カウント９６９１よりも多く、幾つかの実施形態では、谷間カウント９６９１に等しいカウントに対応する行１０８２は、この例では、データ状態Ｌ１に対応するビットパターン又は“０１１１”を含むようにプログラミングされ得る。谷間カウント９６９３よりも少なく、幾つかの実施形態では、谷間カウント９６９３に等しく、及び谷間カウント９６９２よりも多く、幾つかの実施形態では、谷間カウント９６９２に等しいカウントに対応する行１０８２は、この例では、データ状態Ｌ２に対応するビットパターン又は“００１１”を含むようにプログラミングされ得る等々。谷間カウント９６９１５よりも多く、幾つかの実施形態では、谷間カウント９６９１５に等しいカウントに対応する行１０８２は、この例では、データ状態Ｌ１５に対応するビットパターン又は“１１１０”を含むようにプログラミングされ得る。
【００５０】
出力１０７６´に応答して、出力１０７６´上で受信されたカウントに対応するテーブル１０８０の特定の行１０８２が、出力１０８４上の出力のために選択される。例えば、出力１０７６´上で受信されたカウントが谷間カウント９６９４と谷間カウント９６９３との間の値を有する場合、ビットパターン“１０１１”が出力１０８４に提供され得る。ページバッファレジスタ７５６のサブセットのデータは、出力のためのテーブル１０８０の行１０８２を選択するために利用され得、読み出し動作のために選択されたメモリセルの論理的なページの個別のサブセットに対応する。出力のために選択されたサブセットは、谷間カウント９６９を生成するためにサンプリングされたサブセットに対して互いに排他的であり得る。例えば、出力のために選択されたサブセットは、サンプリングされたサブセットに含まれないそれらのページバッファレジスタ７５６のみを含み得る。或いは、出力のために選択されたサブセットは、読み出し動作のために選択されたメモリセルの論理的なページに対応し、したがって、サンプリングされたサブセットを含む全てのページバッファレジスタ７５６を含み得る。
【００５１】
図１０Ｃは、図１０Ａの検出された谷間カウント９６９を使用する別の例を描写する。各谷間カウント９６９は、個別のコンパレータ１０８６、例えば、コンパレータ１０８６１〜１０８６１５、すなわち、コンパレータＣ１〜Ｃ１５に提供され得る。各コンパレータ１０８６は、出力１０７６´をそれらの個別の谷間カウント９６９と比較するように構成され得、出力１０７６´上のカウントが個別の谷間カウント９６９よりも少なく、幾つかの実施形態では、個別の谷間カウント９６９に等しい場合に、第１の論理レベル、例えば、論理０レベルを出力し、出力１０７６´上のカウントが個別の谷間カウント９６９よりも多く、幾つかの実施形態では、個別の谷間カウント９６９に等しい場合に、第２の論理レベル、例えば、論理１レベルを出力する。コンパレータ１０８６の出力は、したがって、例えば、論理０レベルを有する全てのビットが相互に連続し、論理１レベルを有する全てのビットが相互に連続する複数個のビットにより表される値をエンコードするサーモメトリックスケールを共同して提供し得る。コンパレータ１０８６の出力は、サーモメトリックスケール対グレイコードデコーダ１０８８に提供される。グレイコーディングは、メモリセルに割り当て可能なデータ状態毎の個別のビットパターンが唯一のビットだけ隣接するデータ状態とは異なるように提供する。このことは、隣接するデータ状態に対応するレンジ中に閾値電圧がシフトするメモリセルが唯一の誤ったビットをもたらすであろう、誤りの削減を容易にし得る。例えば、“１０１１”のビットパターンを有するが、“００１１”のビットパターンを有するデータ状態Ｌ２を有するものとして読み出されるデータ状態Ｌ３を蓄積することを意図するメモリセルは、その最上位の（例えば、最も左の）ビットに単に誤りがあるであろう。“１００１”のビットパターンを有するデータ状態Ｌ４を有するものとしてメモリセルが代わりに読み出される場合、それは、唯一の誤ったビットを再び有するであろう。
【００５２】
図１１は、様々な実施形態での使用のためのサーモメトリックスケール対グレイコードのデコードを描写する。図１１は、図１０Ｃを参照しながら説明したような方法で、出力１０７６´上で受信されたカウントをその対応するデータ状態の指標にデコードする例を提供する。ページバッファレジスタ７５６のサブセットのデータは、コンパレータ１０８６への入力及びデコーダ１０８８への出力のために利用され得、読み出し動作のために選択されたメモリセルの論理的なページの個別のサブセットに対応する。出力のためにせにゃくされたサブセットは、谷間カウント９６９を生成するためにサンプリングされたサブセットに対して互いに排他的であり得る。例えば、出力のために選択されたサブセットは、サンプリングされたサブセットに含まれないそれらのページバッファレジスタ７５６のみに含まれ得る。或いは、出力のために選択されたサブセットは、読み出し動作のために選択されたメモリセルの論理的なページに対応し、したがって、サンプリングされたサブセットを含む全てのページバッファレジスタ７５６を含み得る。
【００５３】
図１２は、実施形態に従ったメモリセルのアレイのデータ線のブロック図である。様々な実施形態は、データレジスタに接続されたデータ線の一部と関連付けられたメモリセルに所定のデータパターンを蓄積し得る。所定のパターンのデータは、メモリセルに割り当て可能なデータ状態の各々を表し得る。これらのメモリセルは、データレジスタに接続されたデータ線の残りの部分と関連付けられたメモリセルと同様の又は同じ、閾値電圧のレベルを経験すると予想され得る。一実施形態に対しては、メモリセルのアレイは、カナリアデータ線、例えば、カナリアビット線１２０４０〜１２０４Ｃと称され得る、所定のパターンのデータを蓄積するように構成されたメモリセルに選択的に接続されるデータ線の第１の部分１２９００を含み得る。メモリセルのアレイは、ユーザデータを蓄積するように構成されたメモリセルに選択的に接続されるデータ線、例えば、ビット線２０４０〜２０４Ｍの第２の部分１２９０１を更に含み得る。
【００５４】
一例として、データ線の第１の部分１２９００は、例えば、Ｃ＝１０２３である１０２４個のカナリアデータ線１２０４を含み得る。読み出し動作の間にあらゆるその他のデータ線をセンス回路に接続する実施形態に対しては、谷間カウント９６９を生成するために使用されたサンプルは、その後、５１２個のカナリアデータ線１２０４の対応するデータであり得る。１６個の可能性のあるデータ状態の例に対しては、これらのカナリアデータ線１２０４の内の３２個は、それらの対応するメモリセル内にデータ状態Ｌ０を蓄積するように構成され得、３２個は、それらの対応するメモリセル内にデータ状態Ｌ１を蓄積するように構成され得る等々。この方法でのカナリアデータ線１２０４の使用は、読み出し動作のために選択されたメモリセルの論理的なページのメモリセルのデータ状態の判定において、適切な読み出しデータの判定を利用するのを助力し得る。例えば、谷間カウンタ９６９の判定は、サンプリングされたメモリセルの予想されるデータ状態を知ることによって簡略化され得る。
【００５５】
また、データレジスタは、第１のページバッファレジスタ７５６のデータレジスタ８６４のデータを（例えば、並行して）出力し、次のページバッファレジスタ７５６のデータレジスタ８６４のデータを（例えば、並行して）その後出力する等々して、そのデータ出力を流出するように構成され得る。カナリアデータ線１２０４に対応するデータは、メモリセルの論理的なページの残りのデータ線、例えば、ユーザデータの蓄積のために構成されたデータ線２０４０〜２０４Ｍの内のそれらのデータ線に対応するデータのデータ状態を判定するのに使用する谷間カウンタ９６９を生成するために利用され得る。そのようなものだとして、データレジスタからのデータの流出は、谷間カウント９６９を生成するのに十分な時間を与えるように一時停止される必要があり得るが、ユーザデータの後続の流出は、中断しなくてもよい。
【００５６】
図１３は、実施形態に従ったメモリを動作する方法のフローチャートである。１３５１において、複数のメモリセルの内のメモリセル毎の、複数の生データ値の内の個別の生データ値が判定される。所与のメモリセルに対する生データ値は、読み出し動作の間に当該メモリセルが活性化された読み出し電圧の電圧レベルに対応するカウントを表し得る。複数のメモリセルは、読み出し動作のために選択されたメモリセルの論理的なページを含み得る。
【００５７】
１３５３において、複数の生データ値の内の生データ値毎に、当該生データ値をそれらの個別の生データ値として有する複数のメモリセルの第１のサブセットの複数個のメモリセルが判定される。複数のメモリセルの第１のサブセットは、ユーザデータを蓄積する複数のメモリセルの内の一部を含み得る。或いは、複数のメモリセルの第１のサブセットは、所定のパターンのデータ、例えば、複数のメモリセルに割り当て可能な各データ状態を表す既知のパターンのデータを蓄積する複数のメモリセルの内の一部を含み得る。
【００５８】
１３５５において、複数のデータ状態の内の隣接する（例えば、直接隣接する）データ状態の対毎に、隣接するデータ状態の当該対の間の遷移を表す個別の生データ値は、複数の生データ値の内の生データ値毎の複数のメモリセルの第１のサブセットの判定された複数個のメモリセルに応答して判定される。複数のデータ状態は、複数のメモリセルに割り当て可能なデータ状態を各々含み得る。隣接するデータ状態の対の間の遷移を表す生データ値は、それらの２つの隣接するデータ状態に対する生データ値を有するメモリセルのグループ化の間の谷間で生じるであろう生データ値であり得る。
【００５９】
１３５７において、複数のデータ状態の個別のデータ状態は、その個別の生データ値に応答して、及び複数のデータ状態の内の隣接するデータ状態の対毎の、複数のデータ状態の内の２つの隣接するデータ状態間の遷移を表す判定され生データ値に応答して、複数のメモリセルの第２のサブセットのメモリセル毎に判定される。複数のメモリセルの第１のサブセットが、ユーザデータを蓄積する複数のメモリセルの内の一部を含む実施形態に対しては、複数のメモリセルの第２のサブセットは、複数のメモリセルの内の全てのメモリセルを含み得、したがって、複数のメモリセルの第１のサブセットを含む。或いは、複数のメモリセルの第１のサブセットが、所定のパターンのデータ、例えば、複数のメモリセルに割り当て可能な各データ状態を表す既知のパターンのデータを蓄積する複数のメモリセルの内の一部を含む実施形態に対しては、複数のメモリセルの第２のサブセットは、複数のメモリセルの内の残りの（例えば、互いに排他的な）部分を含み得、これらのメモリセルはユーザデータを蓄積し得る。
【００６０】
図１４は、別の実施形態に従ったメモリを動作する方法のフローチャートである。１４６１において、複数のカウントの内の各カウントに応答する電圧レベルを有し、例えば、複数の異なる電圧レベルを有する段階的な（例えば、増加する）読み出し電圧を使用して、複数のメモリセル上で読み出し動作が実施される。複数のメモリセルは、読み出し動作のために選択されたメモリセルの論理的なページを含み得る。更に、複数のメモリセルの内の各メモリセルは、直列接続されたメモリセルの個別のストリング、例えば、ＮＡＮＤストリングのメモリセルであり得る。
【００６１】
例として、段階的な読み出し電圧は、メモリセルの論理的なページに共通して結合された（例えば、該ページの制御ゲートに接続された）アクセス線（例えば、選択されたアクセス線）、例えば、図２Ａのワード線２０２Ｘに印加され得る。選択されたアクセス線に段階的な読み出し電圧が印加されている間に、非選択のメモリセル、例えば、読み出し動作のために選択されていないメモリセルには、それらのデータ状態にかかわらずそれらのメモリセルを活性化するのに十分な電圧レベルが印加され得る。例えば、この例では、ワード線２０２０〜２０２Ｘ−１及び２０２Ｘ＋１〜２０２Ｎにパス電圧が印加され得る。
【００６２】
１４６３において、複数のメモリセルの内のメモリセル毎に、当該カウントに応答した電圧レベルに応答して当該メモリセルが活性化するとみなされる複数のカウントの内の個別のカウントが判定される。メモリセルは、その対応するデータ線上の電圧変化の特定の大きさ又は電流の特定の大きさメモリセルがセンシング（例えば、検出）された場合に活性化されるとみなされ得る。個別のカウントは、対応するメモリセルが活性化したことの指標に応答してページバッファによりラッチされたカウント、例えば、センス回路が当該メモリセルの活性化を指し示す時点のページバッファへの入力として存在するカウントであるとみなされ得る。これは、例えば、信号の遷移の遅延に起因して、ラッチされたカウントに対応する電圧レベル以外の読み出し電圧の電圧レベルに応答してメモリセルが活性化された場合であっても真とみなされ得る。
【００６３】
１４６５において、複数のカウントの内のカウント毎に、当該カウントに応答した電圧レベルに応答して、複数のメモリセルの第１のサブセットの複数個のメモリセルが活性化するとみなされたと判定される。複数のメモリセルの第１のサブセットは、ユーザデータを蓄積する複数のメモリセルの内の一部を含み得る。或いは、複数のメモリセルの第１のサブセットは、所定のパターンのデータ、例えば、複数のメモリセルに割り当て可能な各データ状態を表す既知のパターンのデータを蓄積する複数のメモリセルの内の一部を含み得る。
【００６４】
１４６７において、複数のメモリセルの第１のサブセットの判定された複数個のメモリセルのグループ化の間の複数の谷間が判定される。１４６９において、複数のメモリセルの第２のサブセットのメモリセル毎の個別のデータ状態が、その個別のカウントに応答して、及び判定された複数の谷間に応答して判定される。複数のメモリセルの第１のサブセットが、ユーザデータを蓄積する複数のメモリセルの内の一部を含み得る実施形態に対しては、複数のメモリセルの第２のサブセットは、複数のメモリセルの内の全てのメモリセルを含み得、したがって、複数のメモリセルの第１のサブセットを含む。或いは、複数のメモリセルの第１のサブセットが、所定のパターンのデータ、例えば、複数のメモリセルに割り当て可能な各データ状態を表す既知のパターンのデータを蓄積する複数のメモリセルの内の一部を含み得る実施形態に対しては、複数のメモリセルの第２のサブセットは、複数のメモリセルの内の残りの（例えば、互いに排他的な）部分を含み得、これらのメモリセルはユーザデータを蓄積し得る。
【００６５】
［結び］
本明細書には具体的な実施形態が例証及び説明されているが、同じ目的を達成するために割り出された何れかの配置が、示された具体的な実施形態に代替され得ることは、当業者に理解されるであろう。実施形態の多くの改変は当業者には明らかであろう。したがって、この出願は、実施形態の任意の改変又は変更をカバーすることを意図する。
【要約】メモリを動作する方法は、複数のメモリセルの内のメモリセル毎に個別の生データ値を判定することと、各生データ値をそれらの個別の生データ値として有する複数のメモリセルの第１のサブセットの複数個のメモリセルを判定することと、生データ値毎の複数のメモリセルの第１のサブセットの判定された複数個のメモリセルに応答して、隣接するデータ状態の各対の間の遷移を表す個別の生データ値を検出することと、複数のメモリセルの第２のサブセットのメモリセル毎の複数のデータ状態の内の個別のデータ状態を、その個別の生データ値に応答して、及び隣接するデータ状態間の遷移を表す判定された生データ値に応答して判定することとを含む。
【選択図】図１０Ｃ【図１】
0006752991.tif 000003
【図２Ａ】
0006752991.tif 000004
【図２Ｂ】
0006752991.tif 000005
【図３】
0006752991.tif 000006
【図４Ａ】
0006752991.tif 000007
【図４Ｂ】
0006752991.tif 000008
【図５】
0006752991.tif 000009
【図６】
0006752991.tif 000010
【図７】
0006752991.tif 000011
【図８】
0006752991.tif 000012
【図９Ａ】
0006752991.tif 000013
【図９Ｂ】
0006752991.tif 000014
【図１０Ａ】
0006752991.tif 000015
【図１０Ｂ】
0006752991.tif 000016
【図１０Ｃ】
0006752991.tif 000017
【図１１】
0006752991.tif 000018
【図１２】
0006752991.tif 000019
【図１３】
0006752991.tif 000020
【図１４】
0006752991.tif 000021