(57)【特許請求の範囲】
【請求項１】
積層チップバンドパスフィルタであって、セラミック基体と、前記セラミック基体に設置された６次共振器と、それぞれ前記セラミック基体の両端に設置された入力端子と出力端子とを含み、各共振器は前記セラミック基体の幅方向に沿って延在して設置されており、各前記共振器はいずれも３層のストリップ線路共振器であり、前記６次共振器は前記セラミック基体の長さ方向に沿って順次設置された１次ストリップ線路共振器、２次ストリップ線路共振器、３次ストリップ線路共振器、４次ストリップ線路共振器、５次ストリップ線路共振器および６次ストリップ線路共振器を含み、かつ前記１次ストリップ線路共振器、前記３次ストリップ線路共振器および前記５次ストリップ線路共振器は下平面に位置し、前記２次ストリップ線路共振器、前記４次ストリップ線路共振器および前記６次ストリップ線路共振器は上平面に位置し、前記下平面は前記セラミック基体の高さ方向に沿って前記上平面の下方にあり、前記１次ストリップ線路共振器は前記入力端子に接続されており、前記６次ストリップ線路共振器は前記出力端子に接続されており、前記積層チップバンドパスフィルタは、前記２次ストリップ線路共振器と前記４次ストリップ線路共振器とを交差結合するＺ型結合線路をさらに含み、前記Ｚ型結合線路は前記セラミック基体の幅方向に沿って延在して設置された第２のセグメントおよび第１のセグメントと前記セラミック基体の長さ方向に沿って延在して設置された第３のセグメントとを含み、前記第２のセグメントと前記第１のセグメントはそれぞれ前記第３のセグメントの両端に連結されており、前記第２のセグメントと前記第１のセグメントはそれぞれ前記第３のセグメントの両側に位置し、前記第２のセグメントは前記２次ストリップ線路共振器の上方に位置し、前記第１のセグメントは前記４次ストリップ線路共振器の上方に位置する、ことを特徴とする積層チップバンドパスフィルタ。
【請求項２】
各前記共振器の３層のストリップ線路の層間間隔が同じであり、かつ最上層の前記ストリップ線路と最下層の前記ストリップ線路とは中間層の前記ストリップ線路に関して鏡面対称に設置されており、中間層の前記ストリップ線路の一端は接地されており、中間層の前記ストリップ線路の他端は宙吊りになっており、最上層の前記ストリップ線路の前記中間層のストリップ線路の接地に近い端は宙吊りになっており、最上層の前記ストリップ線路の他端は接地されており、最下層の前記ストリップ線路の前記中間層のストリップ線路の接地に近い端は宙吊りになっており、最下層の前記ストリップ線路の他端は接地されている、ことを特徴とする請求項１に記載の積層チップバンドパスフィルタ。
【請求項３】
各前記共振器はそれぞれ各層の前記ストリップ線路の宙吊り端に対応する突出ストリップをさらに含み、前記突出ストリップと対応する前記宙吊り端とは間隔をおいて設置されており、各前記突出ストリップはいずれも接地されている、ことを特徴とする請求項２に記載の積層チップバンドパスフィルタ。
【請求項４】
前記積層チップバンドパスフィルタは、それぞれ前記セラミック基体の左右両側に設置された２つの接地ストリップをさらに含み、各前記接地ストリップは隣接する前記突出ストリップに接続されており、各前記ストリップ線路の接地端子は隣接する前記接地ストリップに接続されている、ことを特徴とする請求項３に記載の積層チップバンドパスフィルタ。
【請求項５】
前記積層チップバンドパスフィルタは、前記セラミック基体の上側に設置された上接地板と、前記セラミック基体の下側に設置された下接地板とをさらに含み、前記下平面から前記下接地板までの距離は前記上平面から前記上接地板までの距離とほぼ同じである、ことを特徴とする請求項１から４のいずれか一項に記載の積層チップバンドパスフィルタ。    
【請求項６】
前記上接地板の両側の縁にそれぞれ、誘電体領域を形成するための上切り欠きが設置されており、前記下接地板の両側の縁に、それぞれ誘電体領域を形成するための下切り欠きが設置されている、ことを特徴とする請求項５に記載の積層チップバンドパスフィルタ。
【請求項７】
前記１次ストリップ線路共振器と前記入力端子とは間隔をおいて設置されており、前記６次ストリップ線路共振器と前記出力端子とは間隔をおいて設置されており、前記積層チップバンドパスフィルタは前記１次ストリップ線路共振器を前記入力端子に接続する第１のタップと、前記６次ストリップ線路共振器を前記出力端子に接続する第２のタップとをさらに含む、ことを特徴とする請求項１から４のいずれか一項に記載の積層チップバンドパスフィルタ。
【請求項８】
前記第１のタップと前記入力端子との接続箇所の幅は前記入力端子から前記入力端子から離れる方向に次第に収縮状になり、前記第２のタップと前記出力端子との接続箇所の幅は前記出力端子から前記出力端子から離れる方向に次第に収縮状になる、ことを特徴とする請求項７に記載の積層チップバンドパスフィルタ。
【請求項９】
前記第１のタップが単層の折り畳みストリップ線路であり、前記第２のタップは単層の折り畳みストリップ線路である、ことを特徴とする請求項７に記載の積層チップバンドパスフィルタ。
【請求項１０】
各前記共振器の長さが異なる、ことを特徴とする請求項１から４のいずれか一項に記載の積層チップバンドパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルタの分野に関し、より具体的には積層チップバンドパスフィルタに関する。
【背景技術】
【０００２】
重要な信号周波数選択およびフィルタリング干渉装置として、バンドパスフィルタは、通信、レーダなどのマイクロ波およびミリ波システムにおいてシステム全体の信号伝送品質に直接に影響する。電子システムが高周波数、高集積化、および高性能に向かって進化し続けるにつれて、フィルタの小型化は、学術のおよび産業の研究においてホットスポットになっている。平面集積技術（例えばプリント回路基板（ＰＣＢ）および集積型パッシブ・デバイス（ＩＰＤ））および積層技術（例えば低温同時焼成セラミック（ＬＴＣＣ））を採用することで、フィルタをさらに小型にすることができる。前者は大きい高周波数損失、低いフィルタの品質係数（Ｑ値）を有し、その高周波数と高性能の場合での応用をある程度に制限する。後者はその三次元（３Ｄ）集積の優位性および優れた材料特性で、マルチチップモジュールとマイクロ波／ミリ波システムで幅広く使用されている。
【０００３】
多層のストリップ線路共振器の積層チップ構造は、簡単な構造、高い設計自由度および比較的に容易に加工などの利点で好まれる。現在の多層チップバンドパスフィルタは、一般的には、多層のストリップ線路共振器を同一の水平面上に配列するものであり、いわゆる「共平面集積」である。この構造は、負荷容量を増加させるために多層のストリップ線路を使用し、それによってより短いストリップ線路で１／４波長共振器を実現し、フィルタのサイズを大幅に小さくする。
【０００４】
しかしながら、共振器間の結合は主にそれらのスペース隔離によって定められるために、共平面集積方式を採用することで積層チップバンドパスフィルタの更なる小型化を制限している。
【発明の概要】
【０００５】
本発明は、従来技術における積層チップバンドパスフィルタの大型という問題を解決するための積層チップバンドパスフィルタを提供することを目的とする。
【０００６】
上記の目的を達成するために、本発明が採用する技術の解決手段は以下のとおりである。積層チップバンドパスフィルタを提供し、セラミック基体と、前記セラミック基体に設置された６次共振器と、それぞれ前記セラミック基体の両端に設置された入力端子と出力端子とを含み、各前記共振器は前記セラミック基体の幅方向に沿って延在して設置されており、各前記共振器はいずれも３層のストリップ線路共振器である。前記６次共振器は前記セラミック基体の長さ方向に沿って順次設置された１次ストリップ線路共振器、２次ストリップ線路共振器、３次ストリップ線路共振器、４次ストリップ線路共振器、５次ストリップ線路共振器と６次ストリップ線路共振器を含み、かつ前記１次ストリップ線路共振器、前記３次ストリップ線路共振器および前記５次ストリップ線路共振器は下平面に位置し、前記２次ストリップ線路共振器、前記４次ストリップ線路共振器および前記６次ストリップ線路共振器は上平面に位置し、前記下平面は前記セラミック基体の高さ方向に沿って前記上平面の下方にあり、前記１次ストリップ線路共振器は前記入力端子に接続されており、前記６次ストリップ線路共振器は前記出力端子に接続されている。前記積層チップバンドパスフィルタは、前記２次ストリップ線路共振器と前記４次ストリップ線路共振器とを交差結合する前記Ｚ型結合線路をさらに含み、前記Ｚ型結合線路は前記セラミック基体の幅方向に沿って延在して設置された第２のセグメントと第１のセグメントおよび前記セラミック基体の長さ方向に沿って延在して設置された第３のセグメントを含み、前記第２のセグメントと前記第１のセグメントはそれぞれ前記第３のセグメントの両端に連結されており、前記第２のセグメントと前記第１のセグメントはそれぞれ前記第３のセグメントの両側に位置し、前記第２のセグメントは前記２次ストリップ線路共振器の上方に位置し、前記第１のセグメントは前記４次ストリップ線路共振器の上方に位置する積層チップバンドパスフィルタである。
【０００７】
さらに、各前記共振器の３層のストリップ線路の層間間隔が同じであり、かつ最上層の前記ストリップ線路と最下層の前記ストリップ線路とは中間層の前記ストリップ線路に対して鏡面対称に設置されており、中間層の前記ストリップ線路の一端は接地されており、中間層の前記ストリップ線路の他端は吊り下げられており、最上層の前記ストリップ線路の前記中間層のストリップ線路の接地に近い端は宙釣りで、最上層の前記ストリップ線路の他端は接地されており、最下層の前記ストリップ線路の前記中間層のストリップ線路の接地に近い端は宙釣りで、最下層の前記ストリップ線路の他端は接地されている。
【０００８】
さらに、各前記共振器はそれぞれ各層の前記ストリップ線路の宙釣り端に対応する突出ストリップをさらに含み、前記突出ストリップと対応する前記宙釣り端とは間隔をおいて設置されており、各前記突出ストリップはいずれも接地されている。
【０００９】
さらに、前記積層チップバンドパスフィルタは、それぞれ前記セラミック基体の左右両側に設置された２つの接地ストリップをさらに含み、各前記接地ストリップは隣接する前記突出ストリップに接続されており、各前記ストリップ線路の接地端子は隣接する前記接地ストリップに接続されている。
【００１０】
さらに、前記積層チップバンドパスフィルタは、前記セラミック基体の上側に設置された上側接地板と、前記セラミック基体の下側に設置された下側接地板とをさらに含み、前記下平面から前記下側接地板までの距離は前記上平面から前記上側接地板までの距離とほぼ同じである。
【００１１】
さらに、前記上側接地板の両側の縁にそれぞれ、誘電体領域を形成するための上側切り欠きが設置されており、前記下側接地板の両側の縁に、それぞれ誘電体領域を形成するための下側切り欠きが設置されている。
さらに、前記１次ストリップ線路共振器と前記入力端子とは間隔をおいて設置されており、前記６次ストリップ線路共振器と前記出力端子とは間隔をおいて設置されており、前記積層チップバンドパスフィルタは前記１次ストリップ線路共振器を前記入力端子に接続する第１のタップと、前記６次ストリップ線路共振器を前記出力端子に接続する第２のタップとをさらに含む。
【００１２】
さらに、前記第１のタップと前記入力端子との接続箇所の幅は前記入力端子から前記入力端子から離れる方向に次第に収縮状になり、前記第２のタップと前記出力端子との接続箇所の幅は前記出力端子から前記出力端子から離れる方向に次第に収縮状になる。
【００１３】
さらに、前記第１のタップが単層の折り畳みストリップ線路であり、前記第２のタップは単層の折り畳みストリップ線路である。
さらに、各前記共振器の長さは異なる。
【００１４】
本発明によって提供される積層チップバンドパスフィルタの有益な効果は以下のとおりである。従来技術に比べて、本発明は、６次の３層のストリップ線路共振器を設置することによって、共振器の長さが１／４波長よりずっと小さくなるように各共振器の３層のストリップ線路は２つの追加のプレートローディングコンデンサを形成する。縦方向のスペースを十分に利用するために、高さの異なる２つの平面に６次共振器を設置し、結合量を確保するとともに横方向の間隔を短くし、これによって、該積層チップバンドパスフィルタは集積化がより高く、小型で、通過帯域の挿入損失が小さく、阻止帯域の抑圧が高く、信頼性が高いなどの特性を有し、しかも低温同時焼成セラミック技術で加工するときに、加工工程が簡単で、コストが安い。
【００１５】
本発明の実施例における技術の解決手段をより明確に説明するために、以下に実施例または従来技術の説明で使用される図面を簡単に説明するが、明らかなことに、以下の説明における図面は本発明のいくつかの実施例にすぎず、当業者であれば、創造的な工夫をせずに、これらの図面から他の図面を取得することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例による提供する積層チップバンドパスフィルタの立体斜視構造概略図である。
【図２】本発明の実施例による提供する積層チップバンドパスフィルタの平面構造概略図である。
【図３】本発明の実施例による提供する積層チップバンドパスフィルタの正面構造概略図である。
【図４】本発明の実施例による提供する積層チップバンドパスフィルタの等価回路構造概略図である。
【図５】本発明の実施例による採用する積層チップバンドパスフィルタのシミュレーション結果を示す概略図である。
【００１７】
そのうち、図中の各図面の主要符号は符号の説明のとおりである。
【発明を実施するための形態】
【００１８】
本発明が解決すべき技術的問題、技術的解決手段および有益な効果をより明確にするために、以下には図面および実施例によって、本発明をさらに詳細に説明する。本明細書に記載された特定の実施例は、単に本発明を解釈するためのものに過ぎず、本発明を限定するためのものではないことを理解されたい。
【００１９】
ある要素が別の要素に「固定される」または「設置される」と言われる場合、それは他の要素上に直接的にあってもよいし、または他の要素上に間接的に存在することができることに留意されたい。ある要素が別の要素に「接続されている」と言われる場合、それは他の要素に直接接続されてもよいし、または他の要素に間接的に接続されてもよい。
【００２０】
また、「第１」および「第２」という用語は、目的を説明するためのものに過ぎず、相対的な重要性を示すかまたは暗示する、または示される技術的特徴の数を暗黙的に示すと解釈されるべきではない。したがって、「第１」および「第２」を定義する特徴は、１つまたは複数の該特徴を明示的または暗黙的に含み得る。本発明の説明において、「複数」は、特に断りのない限り、２以上を意味する。「若干」の意味は、特に断りのない限り、１以上である。
【００２１】
本発明の説明では、用語「中央」、「長さ」、「幅」、「厚さ」、「上」、「下」、「前」、「後」、「左」、「右」、「垂直」、「水平」、「最上」、「最下」、「内」、「外」などで示す向きまたは位置関係は図面に示す向きまたは位置関係に基づいており、それは本発明の説明を容易にして説明を簡略化するためのものに過ぎず、示す装置または構成要素が特定の向きを有し、特定の向きで構成されたり操作されたりしなければならないことを示すまたは暗示するものではなく、したがって本発明を限定すると解釈されるべきではない。
【００２２】
本発明の説明において、他に明示的に規定および限定されない限り、「取り付け」、「連結」、および「接続」という用語は広く理解されるべきであり、例えば固定接続であっても取り外し可能な接続であっても、または一体的に接続であってもよく、機械的連結であっても、電気的接続であってもよく、直接接続であっても、中間媒体を介した間接的接続であってもよく、２つの要素の内部連通または２つの要素の相互作用であってもよい。当業者であれば、本発明における上記用語の具体的な意味をケースバイケースで理解することができる。
【００２３】
説明の便宜で、定義された空間上に互いに直交する三つの座標軸はそれぞれＸ軸、Ｙ軸とＺ軸であり、ここでは、Ｘ軸とＹ軸は同じ水平面に互いに直交する２つの座標軸であり、Ｚ軸は垂直方向の座標軸である。Ｘ軸、Ｙ軸、及びＺ軸は、ＸＹ平面、ＹＺ平面、及びＸＺ平面の３つの平面内で互いに直交するように配置され、該積層チップバンドパスフィルタの長さ方向をＸ軸とし、幅方向をＹ軸とし、高さ方向をＺ軸とし、かつ左右方向をＹ軸に平行な方向と定義し、上下方向をＺ軸に平行な方向と定義する。
【００２４】
図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタを説明する。前記積層チップバンドパスフィルタは、セラミック基体１１、６次共振器２０、入力端子１２、出力端子１３およびＺ型結合線路３１を含む。入力端子１２と出力端子１３はそれぞれセラミック基体１１の両端に設置されており、６次共振器２０とＺ型結合線路３１はいずれもセラミック基体１１に設置されている。各共振器２０はセラミック基体１１の幅方向に沿って延在して設置されており、各共振器２０はいずれも３層のストリップ線路共振器であり、それにより各共振器２０の３層のストリップ線路２００で２つの追加のプレートローディングコンデンサを形成することにより、共振器２０は長さが１／４波長よりはるかに小さく、さらに該積層チップバンドパスフィルタをＣバンド（動作周波数は４〜８ＧＨｚの周波数帯）で動作させることができる。６次共振器２０は１次ストリップ線路共振器２１、２次ストリップ線路共振器２２、３次ストリップ線路共振器２３、４次ストリップ線路共振器、５次ストリップ線路共振器および６次ストリップ線路共振器を含む。１次ストリップ線路共振器２１、２次ストリップ線路共振器２２、３次ストリップ線路共振器２３、４次ストリップ線路共振器２４、５次ストリップ線路共振器２５および６次ストリップ線路共振器２６はセラミック基体１１の長さ方向に沿って順次設置されており、１次ストリップ線路共振器２１は入力端子１２に接続されており、６次ストリップ線路共振器２６は出力端子１３に接続されている。１次ストリップ線路共振器２１、３次ストリップ線路共振器２３および５次ストリップ線路共振器２５は下平面４２に位置し、２次ストリップ線路共振器２２、４次ストリップ線路共振器２４および６次ストリップ線路共振器２６は上平面４１に位置し、下平面４２はセラミック基体１１の高さ方向に沿って上平面４１の下方にあり、それにより縦方向（セラミック基板１１の高さ方向）のスペースを最大限に利用して、さらに横方向の間隔を縮め、集積度を高め、小型にし、しかも各共振器２０の幅と隣接する２つの共振器２０間の距離によって隣接結合を制御し、共振器２０間の隣接結合は、ブロードサイド結合によって達成される。Ｚ型結合線路３１は２次ストリップ線路共振器２２と４次ストリップ線路共振器２４とを交差結合するために用いられ、Ｚ型結合線路３１はセラミック基体１１の幅方向に沿って延在して設置された第１のセグメント３１１と第２のセグメント３１２とセラミック基体１１の長さ方向に沿って延在して設置された第３のセグメント３１３を含み、第２のセグメント３１２と第１のセグメント３１１はそれぞれ第３のセグメント３１３の両端に連結されており、第２のセグメント３１２と第１のセグメント３１１はそれぞれ第３のセグメント３１３の両側に位置し、第２のセグメント３１２は２次ストリップ線路共振器２２の上方に位置し、第１のセグメント３１１は４次ストリップ線路共振器２４の上方に位置する。したがって、第２のセグメント３１２、第１のセグメント３１１および第３のセグメント３１３の長さと幅を調整することによって、結合量を制御することができる。該構造は６次共振器２０の結合量の同一を確保することができる。
【００２５】
図４に示すように、本発明の積層チップバンドパスフィルタの等価回路において、各共振器２０は１つのストリップ線路共振器プラスそのローディングコンデンサに等価し、即ち１次ストリップ線路共振器２１はストリップ線路共振器Ｒ１プラスコンデンサＣ１に等価し、２次ストリップ線路共振器２２はストリップ線路共振器Ｒ２プラスコンデンサＣ２に等価し、３次ストリップ線路共振器２３はストリップ線路共振器Ｒ３プラスコンデンサＣ３に等価し、４次ストリップ線路共振器２４はストリップ線路共振器Ｒ４プラスコンデンサＣ４に等価し、５次ストリップ線路共振器２５はストリップ線路共振器Ｒ５プラスコンデンサＣ５に等価し、６次ストリップ線路共振器２６はストリップ線路共振器Ｒ６プラスコンデンサＣ６に等価し、該積層チップバンドパスフィルタのフィルタリング機能は結合と共振メカニズムによって実現され、ここでは、Ｍ１２、Ｍ２３、Ｍ３４、Ｍ４５、Ｍ５６が隣接結合であり、Ｍ２４が交差結合であり、それにより、同じ結合量を確保し、通過帯域の挿入損失を減少させ、阻止帯域の抑圧を向上させ、信頼性が高い。
【００２６】
本発明が提供する積層チップバンドパスフィルタにおいて、従来技術に比べて、本発明は、６次の３層ストリップ線路２００共振器を設置することによって、共振器２０の長さが１／４波長よりはるかに小さくなるように各共振器２０の３層のストリップ線路２００は２つの追加のプレートローディングコンデンサを形成する。縦方向のスペースを十分に利用するために、高さの異なる２つの平面に６次共振器２０を設置し、同一結合量を確保するとともに横方向の間隔を短くし、これによって、該積層チップバンドパスフィルタは集積化がより高く、小型で、通過帯域の挿入損失が小さく、阻止帯域の抑圧が高く、信頼性が高いなどの特性を有し、しかも低温同時焼成セラミック技術で加工するときに、加工プロセスが簡単であり、コストが安い。
【００２７】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、各共振器２０の３層のストリップ線路２００の層間間隔が同じであり、かつ最上層のストリップ線路２０２と最下層のストリップ線路２０３は中間層のストリップ線路２０１に対して鏡面対称に設置されている。各共振器２０において、中間層のストリップ線路２０１の一端は接地されており、中間層のストリップ線路２０１の他端は宙吊りになっており、最上層のストリップ線路２０２の中間層のストリップ線路２０１の接地に近い端は宙吊りになっており、最上層のストリップ線路２０２の他端は接地されており、最下層のストリップ線路２０３の中間層のストリップ線路２０１の接地に近い端は宙吊りになっており、最下層のストリップ線路２０３の他端は接地されている。加工や製造を容易にし、設計しやすいだけでなく、各共振器２０の対称性を確保し、通過帯域の挿入損失を低減することもできる。
【００２８】
さらに、１次ストリップ線路共振器２１の中間層のストリップ線路２０１、３次ストリップ線路共振器２３の中間層のストリップ線路２０１および５次ストリップ線路共振器２５の中間層のストリップ線路２０１は下平面４２に位置する。１次ストリップ線路共振器２１の最上層のストリップ線路２０２、３次ストリップ線路共振器２３の最上層のストリップ線路２０２および５次ストリップ線路共振器２５の最上層のストリップ線路２０２は同一平面に位置する。１次ストリップ線路共振器２１の最下層のストリップ線路２０３、３次ストリップ線路共振器２３の最下層のストリップ線路２０３および５次ストリップ線路共振器２５の最下層のストリップ線路２０３は同一平面に位置する。それと同時に、２次ストリップ線路共振器２２の中間層のストリップ線路２０１、４次ストリップ線路共振器２４の中間層のストリップ線路２０１および６次ストリップ線路共振器２６の中間層のストリップ線路２０１は下平面４２に位置する。２次ストリップ線路共振器２２の最上層のストリップ線路２０２、４次ストリップ線路共振器２４の最上層のストリップ線路２０２および６次ストリップ線路共振器２６の最上層のストリップ線路２０２は同一平面に位置する。２次ストリップ線路共振器２２の最下層のストリップ線路２０３、４次ストリップ線路共振器２４の最下層のストリップ線路２０３および６次ストリップ線路共振器２６の最下層のストリップ線路２０３は同一平面に位置する。２次ストリップ線路共振器２２の最下層のストリップ線路２０３の位置する平面は１次ストリップ線路共振器２１の最上層のストリップ線路２０２の位置する平面の上方にあり、即ち上平面４１に対応する各共振器２０における各層のストリップ線路２００は全体的に下平面４２に対応する各共振器２０における各層のストリップ線路２００の上に位置する。
【００２９】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、各共振器２０において、中間層のストリップ線路２０１の幅は最上層のストリップ線路２０２より小さく、かつ中間層のストリップ線路２０１の幅は最下層のストリップ線路２０３より小さく、それにより各共振器２０の対称性をしっかりと確保し、通過帯域の挿入損失を低減する。
【００３０】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、各共振器２０はそれぞれ各層のストリップ線路２００の宙吊り端に対応する突出ストリップ２０４をさらに含み、各突出ストリップ２０４と対応する宙吊り端とは間隔をおいて設置され、各突出ストリップ２０４はいずれも接地され、それにより各層のストリップ線路２００の一致性を高め、通過帯域の挿入損失を低減する。
【００３１】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、該積層チップバンドパスフィルタはそれぞれセラミック基体１１の左右両側に設置された２つの接地ストリップ１４を含み、各接地ストリップ１４は隣接する突出ストリップ２０４に接続されており、各ストリップ線路２００の接地端子は隣接する接地ストリップ１４に接続されており、即ち各共振器２０中各突出ストリップ２０４は隣接する接地ストリップ１４に接続されており、各共振器２０における各層のストリップ線路２００の接地端子は隣接する接地ストリップ１４に接続されている。各突出ストリップ２０４を接地させるとともに、各ストリップ線路２００の一端を接地させるように接地ストリップ１４を設置する。
【００３２】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、各接地ストリップ１４と入力端子１２は非貫通形態を用いて、即ち入力端子１２と各接地ストリップ１４はずれて、例えば図１に示すように２つの接地ストリップ１４はそれぞれセラミック基体１１の左右両側に位置し、入力端子１２はセラミック基体１１の高さ方向に沿って設置されている。各接地ストリップ１４と出力端子１３は非貫通形態を用いて、即ち出力端子１３と各接地ストリップ１４はずれて、例えば図１に示すように２つの接地ストリップ１４はそれぞれセラミック基体１１の左右両側に位置し、出力端子１３はセラミック基体１１の高さ方向に沿って設置されている。それにより、入力端子１２、出力端子１３と対応する接地ストリップ１４の間の距離が小さ過ぎることによる短絡の発生確率を低減することができる。
【００３３】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、各次共振器２０の長さは異なり、それにより非同期同調を達成し、さらに通過帯域の挿入損失を低減し、阻止帯域の抑圧および信頼性を改善する。
【００３４】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、１次ストリップ線路共振器２１のストリップ線路２０１は入力端子１２に接続されており、６次ストリップ線路共振器２６のストリップ線路２０１は出力端子１３に接続されており、それにより通過帯域の挿入損失を低減する。
【００３５】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、該積層チップバンドパスフィルタはセラミック基体１１の上側に設置された上側に設置される上接地板３３およびセラミック基体１１の下側に設置された下側接地板３２をさらに含み、下平面４２から下側接地板３２までの距離は上平面４１から上側接地板３３までの距離とほぼ等しく、それによりできるだけ縦方向の対称性を保証し、接地板の表面粗さによる損失を低減する。また、ほぼ等しいとは、できるだけ下平面４２から下接地板３２までの距離が上平面４１から上接地板３３までの距離に等しいことを意味し、製造誤差を許容することは言うまでもない。
【００３６】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの具体的な実施形態として、上接地板３３両側の縁にそれぞれ誘電体領域を形成するための上切り欠き３３１が設置成されており、下接地板３２両側の縁にそれぞれ誘電体領域を形成するための下切り欠き３２１が設置されており、それにより通過帯域の挿入損失を低減する。さらに、上側接地板３３における各上切り欠き３３１の長さは０．７５ｍｍであり、各上切り欠き３３１の幅は０．２ｍｍである。下接地板３２における各下切り欠き３２１の長さは０．７５ｍｍであり、各下切り欠き３２１の幅は０．２ｍｍである。
【００３７】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの具体的な実施形態として、１次ストリップ線路共振器２１と入力端子１２とは間隔をおいて設置されており、６次ストリップ線路共振器２６と出力端子１３とは間隔をおいて設置されており、不必要な寄生モードを抑制する。
【００３８】
該積層チップバンドパスフィルタは１次ストリップ線路共振器２１と入力端子１２とを接続した第１のタップ３４および６次ストリップ線路共振器２６と出力端子１３とを接続した第２のタップ３５をさらに含む。外部品質係数（外部Ｑ値）は主に第１のタップ３４と１次ストリップ線路共振器２１との重ね継ぎ位置および第２のタップ３５と６次ストリップ線路共振器２６との重ね継ぎ位置によって定められ、それにより外部品質係数を向上させる。
【００３９】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、第１のタップ３４と入力端子１２との接続箇所の幅は該入力端子１２から該入力端子１２から離れる方向に次第に収縮状になる。第２のタップ３５と出力端子１３との接続箇所の幅は該出力端子１３から該出力端子１３から離れる方向に次第に収縮状になる。それにより、端子電極の接続の信頼性を確保するとともに、寄生パラメータの影響を低減する。
【００４０】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、第１のタップ３４は単層折り畳みストリップ線路であり、第２のタップ３５は単層折り畳みストリップ線路であり、さらに、端子電極の接続の信頼性を確保するとともに、寄生パラメータの影響を低減する。
【００４１】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、セラミック基体１１の長さは３．２ｍｍであり、セラミック基体１１の幅は１．６ｍｍであり、セラミック基体１１の高さは０．９ｍｍであり、それにより該積層チップバンドパスフィルタを小型化にする。
【００４２】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、セラミック基体１１の両端にそれぞれ入力端子１２および出力端子１３が設置されており、セラミック基体１１の左右両側にそれぞれ接地ストリップ１４が設置されており、２つの接地ストリップ１４にそれぞれ２つの接地端子が形成されている。
【００４３】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、入力端子１２のＹ軸方向に沿う長さは０．４ｍｍであり、即ち入力端子１２の幅は０．４ｍｍである。出力端子１３のＹ軸方向に沿う長さは０．４ｍｍであり、即ち出力端子１３の幅は０．４ｍｍである。接地ストリップ１４のＸ方向に沿う長さは２．７ｍｍであり、即ち接地ストリップ１４の長さは２．７ｍｍである。
【００４４】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの具体的な実施形態として、セラミック基体１１においてセラミック材料の誘電率が１１．０−１５．０であり、誘電損失係数ｔａｎα≦０．００２である。即ち製造されたセラミック基体１１のセラミック材料の誘電率が１１．０−１５．０であり、誘電損失係数ｔａｎα≦０．００２であり、それにより信頼性を向上させ、通過帯域の挿入損失を低減する。
【００４５】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、導電性を向上させるために各共振器２０はいずれも金属銀で製造される。各共振器２０の各層のストリップ線路２００は金属銀で製造される。さらに、各共振器２０の各層のストリップ線路２００の銀層の厚さは１０±３μｍである。さらに、各共振器２０の各突出ストリップ２０４は金属銀で製造される。各共振器２０の各突出ストリップ２０４の銀層の厚さは１０±３μｍである。
【００４６】
さらに、導電性を向上させるために、第１のタップ３４はいずれも金属銀で製造される。さらに、第１のタップ３４の銀層の厚さは１０±３μｍである。
さらに、導電性を向上させるために第２のタップ３５はいずれも金属銀で製造される。  さらに、第２のタップ３５の銀層の厚さは１０±３μｍである。
さらに、導電性を向上させるために上接地板３３と下接地板３２はいずれも金属銀で製造される。さらに、上側接地板３３の銀層の厚さは１０±３μｍである。下側接地板３２の銀層の厚さは１０±３μｍである。
【００４７】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの具体的な実施形態として、導電性を向上させるために入力端子１２は金属銀で製造される。入力端子１２の銀層の厚さは１５±３μｍである。導電性を向上させるために出力端子１３は金属銀で製造される。出力端子１３の銀層の厚さは１５±３μｍである。
【００４８】
さらに、図１から図３を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、導電性を向上させるために各接地ストリップ１４金属銀で製造される。各接地ストリップ１４の銀層の厚さは１５±３μｍである。
【００４９】
さらに、図１から図５を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタの１つの具体的な実施形態として、該積層チップバンドパスフィルタの動作周波数の範囲は５５００±５００ＭＨｚであり、即ち該積層チップバンドパスフィルタの動作周波数の範囲は５０００ＭＨｚ−６０００ＭＨｚである。
【００５０】
該積層チップバンドパスフィルタはＬＴＣＣプロセスを使用して製造することができ、例えば成形時に、下から上へ、まず、ブランク層をブランク誘電体膜で積層し、各層の金属パターンを下から上に順次印刷して、下接地板３２、各共振器２０、第１のタップ３４、第２のタップ３５、および上接地板３３を製造し、次いでブランク誘電体膜の一部を積層するように製造する。焼結成形後、外部ポートはスクリーン印刷技術を使用して印刷して、接地ストリップ１４、入力端子１２および出力端子１３のそれぞれを製造する。
【００５１】
さらに、図１から図５を合わせて参照すると、本発明が提供する積層チップバンドパスフィルタのシミュレーションシミュレーション結果図として、図においてＳ１１はシミュレーションの各周波数における反射減衰量曲線であり、Ｓ２１はシミュレーションの各周波数における挿入損失曲線であり、シミュレーション結果から分かるように、該積層チップバンドパスフィルタの通過帯域範囲は５０００ＭＨｚ〜６０００ＭＨｚであり、通過帯域の挿入損失は２．５ｄＢ未満であり、反射減衰量は１９ｄＢ未満であり、阻止帯域の抑圧はＤＣ−４６００ＭＨｚ周波数帯域で３３ｄＢより大きく、６４００−１２０００ＭＨｚ周波数帯域で３２ｄＢより大きい。
【００５２】
本発明の積層チップバンドパスフィルタはＣバンドフロントエンドモジュールの分野に適用することができ、マイクロ波通信、レーダシステム、および電子対策などの分野にも適用することができる。
【００５３】
以上の記載は、本発明の好ましい実施例に過ぎず、本発明はこれらに限定されるものではなく、本発明の趣旨及び原則から逸脱することなく加えたいかなる修正、等価置換および改良等は、いずれも本発明の保護範囲に含まれるべきである。
【符号の説明】
【００５４】
１１  セラミック基体
１２  入力端子
１３  出力端子
１４  接地ストリップ
２０  共振器
２１  １次ストリップ線路共振器
２２  ２次ストリップ線路共振器
２３  ３次ストリップ線路共振器
２４  ４次ストリップ線路共振器
２５  ５次ストリップ線路共振器
２６  ６次ストリップ線路共振器
２００  ストリップ線路
２０１  中間層のストリップ線路
２０２  最上層のストリップ線路
２０３  最下層のストリップ線路
２０４  突出ストリップ
３１  Ｚ型結合線路
３１１  第１のセグメント
３１２  第２のセグメント
３１３  第３のセグメント
３２  下側接地板
３２１  下側切り欠き
３３  上側接地板  
３３１  上側切り欠き
３４  第１のタップ
３５  第２のタップ
４１  上平面
４２  下平面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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