(57)【特許請求の範囲】
【請求項１】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、第１の極性のｆｉｎＦＥＴのためのエリアにおいて第１の導電型の第１の領域を有し、第２の反対の極性のｆｉｎＦＥＴのためのエリアにおいて第２の反対の導電型の第２の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を５０ナノメートル〜１００ナノメートルの厚みに形成することと、
前記第１の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層において第１のトレンチを形成することと、
前記第１のトレンチにおいて前記基板上に第１のシリコンゲルマニウムバッファを１ナノメートル〜５ナノメートルの厚みに形成することと、
第１の極性のｆｉｎが前記誘電体層の頂部表面より上に延在するように、前記第１のシリコンゲルマニウムバッファ上に前記第１の極性のｆｉｎＦＥＴの前記第１の極性のｆｉｎを形成することと、
前記第１の極性のｆｉｎを覆うように前記誘電体層の上にエピタキシャルブロック層を形成することと、
前記第２の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記エピタキシャルブロック層と前記誘電体層とにおいて第２のトレンチを形成することと、
前記第２のトレンチにおいて前記基板上に第２のシリコンゲルマニウムバッファを１ナノメートル〜５ナノメートルの厚みに形成することと、
第２の極性のｆｉｎが前記誘電体層の頂部表面より上に延在するように、前記第２のシリコンゲルマニウムバッファ上に前記第２の極性のｆｉｎＦＥＴの前記第２の極性のｆｉｎを形成することと、
前記第２の極性のｆｉｎを覆うように前記エピタキシャルブロック層の上に誘電性材料のキャップ層を形成することと、
前記誘電体層まで前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを平坦化するように、化学機械研磨（ＣＭＰ）プロセスにより前記キャップ層と前記エピタキシャルブロック層とを取り除くことと、
前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが前記誘電体層より上に少なくとも１０ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記第１のシリコンゲルマニウムバッファが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第１のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成され、
前記第２のシリコンゲルマニウムバッファが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第２のシリコンゲルマニウムバッファの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
【請求項３】
請求項１に記載の方法であって、
前記第１の極性のｆｉｎがガリウムヒ化物を含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記第１の極性のｆｉｎがインジウムガリウムヒ化物を含む、方法。
【請求項５】
請求項４に記載の方法であって、
前記第１の極性のｆｉｎが、５０：５０〜５７：４３のインジウム対ガリウム比を有する、方法。
【請求項６】
請求項１に記載の方法であって、
前記第１の極性のｆｉｎがインジウムリン化物を含む、方法。
【請求項７】
請求項１に記載の方法であって、
前記第１の極性のｆｉｎがゲルマニウムを含む、方法。
【請求項８】
請求項１に記載の方法であって、
前記第２の極性のｆｉｎがゲルマニウムを含む、方法。
【請求項９】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、第１の極性のｆｉｎＦＥＴのためのエリアにおいて第１の導電型の第１の領域を有し、第２の反対の極性のｆｉｎＦＥＴのためのエリアにおいて第２の反対の導電型の第２の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を形成することと、
前記第１の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第１のトレンチと、前記第２の極性のｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第２のトレンチとを同時に形成することと、
前記第１のトレンチにおける前記基板上の第１のシリコンゲルマニウムバッファと、前記第２のトレンチにおける前記基板上の第２のシリコンゲルマニウムバッファとを同時に形成することと、
第１の極性のｆｉｎと第２の極性のｆｉｎとが前記誘電体層の頂部表面より上に延在するように、前記第１のシリコンゲルマニウムバッファ上の前記第１の極性のｆｉｎＦＥＴの前記第１の極性のｆｉｎと、前記第２のシリコンゲルマニウムバッファ上の前記第２の極性のｆｉｎＦＥＴの前記第２の極性のｆｉｎとを順次に形成することと、
前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを覆うように前記誘電体層の上に誘電性材料のキャップ層を形成すること、
前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとを前記誘電体層まで平坦化するように、ＣＭＰプロセスにより前記キャップ層を取り除くことと、
前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが前記誘電体層より上に少なくとも１０ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項１０】
請求項９に記載の方法であって、
前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有するように形成される、方法。
【請求項１１】
請求項９に記載の方法であって、
前記第１の極性のｆｉｎと前記第２の極性のｆｉｎとが、ゲルマニウムを含む、方法。
【請求項１２】
請求項９に記載の方法であって、
前記第１の極性のｆｉｎがガリウムヒ化物を含む、方法。
【請求項１３】
請求項９に記載の方法であって、
前記第１の極性のｆｉｎがインジウムガリウムヒ化物を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記第１の極性のｆｉｎが５０：５０〜５７：４３のインジウム対ガリウム比を有する、方法。
【請求項１５】
請求項９に記載の方法であって、
前記第１の極性のｆｉｎがインジウムリン化物を含む、方法。
【請求項１６】
集積回路を形成する方法であって、
シリコンを含む基板を提供することであって、前記基板が、ｎチャネルｆｉｎＦＥＴのためのエリアにおいて第１の導電型の第１の領域を有し、ｐチャネルｆｉｎＦＥＴのためのエリアにおいて第２の反対の導電型の第２の領域を有する、前記基板を提供することと、
前記基板の上に誘電体層を形成することと、
前記ｎチャネルｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第１のトレンチと、前記ｐチャネルｆｉｎＦＥＴのための前記エリアにおいて前記基板まで下方に前記誘電体層における第２のトレンチとを同時に形成することと、
前記第１のトレンチにおける前記基板上の第１のシリコンゲルマニウムバッファと、前記第２のトレンチにおける前記基板上の第２のシリコンゲルマニウムバッファとを同時に形成することと、
ｎチャネルｆｉｎとｐチャネルｆｉｎとが前記誘電体層の頂部表面より上に延在するように、前記第１のシリコンゲルマニウムバッファ上の前記ｎチャネルｆｉｎＦＥＴの前記ｎチャネルｆｉｎと、前記第２のシリコンゲルマニウムバッファ上の前記ｐチャネルｆｉｎＦＥＴの前記ｐチャネルｆｉｎとを順次に形成することと、
前記ｎチャネルｆｉｎと前記ｐチャネルｆｉｎとを覆うように前記誘電体層の上に誘電性材料のキャップ層を形成すること、
前記ｎチャネルｆｉｎと前記ｐチャネルｆｉｎとを前記誘電体層まで平坦化するように、ＣＭＰプロセスにより前記キャップ層を取り除くことと、
前記ｎチャネルｆｉｎと前記ｐチャネルｆｉｎとが前記誘電体層より上に少なくとも１０ナノメートル延在するように、前記誘電体層を窪ませることと、
を含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとが、前記基板における２０パーセント未満のゲルマニウム原子分率と、前記第１のシリコンゲルマニウムバッファと前記第２のシリコンゲルマニウムバッファとの頂部表面における８０パーセントを超えるゲルマニウム原子分率とを有する、方法。
【請求項１８】
請求項１６に記載の方法であって、
前記ｎチャネルｆｉｎと前記ｐチャネルｆｉｎとがゲルマニウムを含む、方法。
【請求項１９】
請求項１６に記載の方法であって、
前記ｎチャネルｆｉｎがガリウムヒ化物を含む、方法。
【請求項２０】
請求項１６に記載の方法であって、
前記ｎチャネルｆｉｎがインジウムガリウムヒ化物を含む、方法。
【請求項２１】
請求項２０に記載の方法であって、
前記ｎチャネルｆｉｎが５０：５０〜５７：４３のインジウム対ガリウム比を有する、方法。
【請求項２２】
請求項１６に記載の方法であって、
前記ｎチャネルｆｉｎがインジウムリン化物を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して集積回路に関し、特に、集積回路におけるＭＯＳトランジスタに関連する。
【背景技術】
【０００２】
ｆｉｎ電界効果トランジスタ（ｆｉｎＦＥＴ）を有する集積回路は、高ゲート密度を達成するが、ＩＩＩ−Ｖ材料又はゲルマニウムなどの高移動度材料を用いるプラナートランジスタにより提供されるトランジスタ性能が欠落している。高移動度材料を高密度集積回路に統合することは問題となってきている。
【発明の概要】
【０００３】
ｎチャネルｆｉｎＦＥＴ及びｐチャネルｆｉｎＦＥＴを含む集積回路が、シリコン基板の上に誘電体層を形成することによって形成され得る。ｎチャネルｆｉｎＦＥＴのｆｉｎのための第１のトレンチが、誘電体層を介して形成される。第１のシリコンゲルマニウムバッファが、第１のトレンチにおいて基板上に形成され、ｎチャネルｆｉｎＦＥＴのｎチャネルｆｉｎは、第１のシリコンゲルマニウムバッファ層上のエピタキシャル成長により形成される。ｐチャネルｆｉｎＦＥＴのｐチャネルｆｉｎのための第２のトレンチが、誘電体層を介して形成される。第２のシリコンゲルマニウムバッファが、第２のトレンチにおいて基板上に形成され、ｐチャネルｆｉｎは、第２のシリコンゲルマニウムバッファ層上にエピタキシャル成長により形成される。続いて、誘電体層は、ｆｉｎを露出させるために窪ませられる。
【図面の簡単な説明】
【０００４】
【図１】ｎチャネルｆｉｎＦＥＴ及びｐチャネルｆｉｎＦＥＴを含む例示の集積回路の断面である。
【０００５】
【図２Ａ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｂ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｃ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｄ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｅ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｆ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｇ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｈ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｉ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｊ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｋ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｌ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図２Ｍ】例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【０００６】
【図３Ａ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｂ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｃ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｄ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｅ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｆ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【図３Ｇ】別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。
【発明を実施するための形態】
【０００７】
ｎチャネルｆｉｎＦＥＴ及びｐチャネルｆｉｎＦＥＴを含む集積回路が、２つのプロセスシーケンスのいずれかにより形成され得る。第１のシーケンスにおいて、誘電体層がシリコン基板の上に形成される。ｎチャネルｆｉｎＦＥＴのｎチャネルｆｉｎのための第１のトレンチが、基板を露出させるために誘電体層を介して形成される。第１のシリコンゲルマニウムバッファが、第１のトレンチにおいて基板上に形成され、ｎチャネルｆｉｎは、誘電体層より上に延在して、第１のシリコンゲルマニウムバッファ層上の高電子移動度材料のエピタキシャル成長により形成される。誘電体層及びｎチャネルｆｉｎの上にエピタキシーブロック層が形成される。ｐチャネルｆｉｎＦＥＴのｐチャネルｆｉｎのための第２のトレンチが、基板を露出させるようにキャップ層及び誘電体層を介して形成される。第２のシリコンゲルマニウムバッファが、第２のトレンチにおいて基板上に形成され、ｐチャネルｆｉｎは、誘電体層より上に延在して、第２のシリコンゲルマニウムバッファ層上の高正孔移動度材料のエピタキシャル成長により形成される。ｎチャネルｆｉｎ及びｐチャネルｆｉｎは各々、成長の間ドープされ得る。エピタキシーブロック層及びｐチャネルｆｉｎの上にキャップ層が形成される。ＣＭＰプロセスが、キャップ層及びエピタキシーブロック層を取り除き、ｎチャネルｆｉｎ及びｐチャネルｆｉｎを誘電体層まで平坦化する。続いて、ｎチャネルｆｉｎ及びｐチャネルｆｉｎを露出させるために、誘電体層が窪ませられる。続いて、ｎチャネルｆｉｎ及びｐチャネルｆｉｎの上にゲート誘電体層が形成され、ゲート誘電体層上にゲートが形成される。
【０００８】
第２のシーケンスにおいて、シリコン基板の上に誘電体層が形成され、ｎチャネルｆｉｎのための第１のトレンチ及びｐチャネルｆｉｎのための第２のトレンチが、基板を露出させるように誘電体層を介して同時に形成される。第１のシリコンゲルマニウムバッファ及び第２のシリコンゲルマニウムバッファが、それぞれ、第１のトレンチにおいて及び第２のトレンチにおいて同時に基板上に形成される。ｎチャネルｆｉｎ及びｐチャネルｆｉｎは、誘電体層より上に延在して、それぞれ、第１のシリコンゲルマニウムバッファ上及び第２のシリコンゲルマニウムバッファ層上に高移動度材料のエピタキシャル成長によって同時に形成される。ｎチャネルｆｉｎ及びｐチャネルｆｉｎは場合によっては、形成の間ドープされ得、一つのｆｉｎがインサイチュ（in-situ）ドーパントを逆ドープするためにドーパントで注入される。代替として、ｎチャネルｆｉｎ及びｐチャネルｆｉｎは、所望のドーピング密度を提供するためにドーパントで注入され得る。キャップ層が、誘電体層及びｎチャネルｆｉｎ及びｐチャネルｆｉｎの上に形成される。ＣＭＰプロセスが、キャップ層を取り除き、ｎチャネルｆｉｎ及びｐチャネルｆｉｎを誘電体層まで平坦化する。続いて、ｎチャネルｆｉｎ及びｐチャネルｆｉｎを露出させるために誘電体層が窪ませられる。続いて、ｎチャネルｆｉｎ及びｐチャネルｆｉｎの上にゲート誘電体層が形成され、ゲート誘電体層上にゲートが形成される。
【０００９】
図１は、ｎチャネルｆｉｎＦＥＴ及びｐチャネルｆｉｎＦＥＴを含む例示の集積回路の断面である。集積回路１００が、単結晶シリコン基板１０２上に形成され、単結晶シリコン基板１０２は、ｎチャネルｆｉｎＦＥＴ１０６のためのエリアにおいてｐ型領域１０４を含み、ｐチャネルｆｉｎＦＥＴ１１０のためのエリアにおいてｎ型領域１０８を含む。基板１０２は、バルクシリコンウエハであり得、又はシリコンウエハ上のエピタキシャル層であり得る。基板１０２の上に誘電体層１１２が配置される。誘電体層１１２は、二酸化シリコン、及び場合によっては、シリコンオキシナイトライド及び／又はボロンリン珪酸ガラス（ＢＰＳＧ）などの他の誘電性材料の一つ又は複数の層を含み得る。誘電体層１１２は、２０ナノメートル〜４０ナノメートルの厚みとし得る。第１のトレンチ１１４が、ｎチャネルｆｉｎＦＥＴ１０６のためのエリアにおける誘電体層１１２を介して配置される。第２のトレンチ１１６が、ｐチャネルｆｉｎＦＥＴ１１０のためのエリアにおける誘電体層１１２を介して配置される。
【００１０】
ｎチャネルｆｉｎＦＥＴ１０６は、第１のトレンチ１１４における基板１０２のｐ型領域１０４上に配置される第１のシリコンゲルマニウムバッファ１１８を含む。第１のシリコンゲルマニウムバッファ１１８は、１ナノメートル〜５ナノメートルの厚みとし得、第１のシリコンゲルマニウムバッファ１１８は、２０パーセント未満の、基板１０２におけるゲルマニウム原子分率（atomic fraction）を有し、また、８０パーセントを超える、第１のシリコンゲルマニウムバッファ１１８の頂部表面におけるゲルマニウム原子分率を有するように、勾配のある（graded）組成を有し得る。ｎチャネルｆｉｎＦＥＴ１０６は、誘電体層１１２の頂部表面より上に少なくとも１０ナノメートルの露出高さ１２４延在する、第１のシリコンゲルマニウムバッファ１１８上のｎチャネルｆｉｎ１２０を含む。露出高さ１２４は、２０ナノメートル〜４０ナノメートルであってもよい。ｎチャネルｆｉｎ１２０の誘電体層１１２の頂部表面１２２より上の平均幅１２６は、１０ナノメートル〜２０ナノメートルなど、３０ナノメートル未満とし得る。ｎチャネルｆｉｎ１２０は、誘電体層１１２の頂部表面１２２において第１のトレンチ１１４を実質的に充填する。ｎチャネルｆｉｎ１２０は、ｎチャネルｆｉｎＦＥＴ１０６のための所望の閾値電圧を提供するためにｐ型ドープされる。ｎチャネルｆｉｎ１２０は主として、シリコンとは異なる、場合によってはシリコンより高い電子移動度を有する、半導体材料である。例えば、この半導体材料は、ガリウムヒ化物、場合によっては５０：５０〜５７：４３のインジウム対ガリウム比の、インジウムガリウムヒ化物、又はインジウムリン化物など、ＩＩＩ−Ｖ化合物半導体材料であり得る。代替として、半導体材料は、８０パーセントより大きいゲルマニウム原子分率を有するゲルマニウム又はシリコンゲルマニウムとし得る。ｎチャネルｆｉｎ１２０を、シリコンより高い電子移動度を有する半導体材料で形成することは、ｎチャネルｆｉｎＦＥＴ１０６における所望のオン状態電流を有利に提供する。ｎチャネルｆｉｎＦＥＴ１０６は、ｎチャネルｆｉｎ１２０の上に配置され、ｎチャネルｆｉｎ１２０の側部に沿って延在する、第１のゲート誘電体層１２８を含む。ｎチャネルｆｉｎＦＥＴ１０６は、第１のゲート誘電体層１２８の上に配置され、誘電体層１１２の頂部表面１２２まで下方に少なくとも途中まで延在する、第１のゲート１３０を含む。第１のゲート１３０は、ポリシリコンと称される多結晶シリコンを含み得、金属シリサイドを含み得、又は金属ゲートとし得る。
【００１１】
ｐチャネルｆｉｎＦＥＴ１１０は、第２のトレンチ１１６における基板１０２のｎ型領域１０８上に配置される第２のシリコンゲルマニウムバッファ１３２を含む。第２のシリコンゲルマニウムバッファ１３２もまた、１ナノメートル〜５ナノメートルの厚みとし得、また、第１のシリコンゲルマニウムバッファ１１８に類似する勾配のある組成を有し得る。ｐチャネルｆｉｎＦＥＴ１１０は、誘電体層１１２の頂部表面より上に少なくとも１０ナノメートルの露出高さ１３６延在する、第２のシリコンゲルマニウムバッファ１３２上のｐチャネルｆｉｎ１３４を含む。ｐチャネルｆｉｎ１３４の露出高さ１３６は、ｎチャネルｆｉｎ１２０の露出高さ１２４に実質的に等しくし得る。誘電体層１１２の頂部表面１２２より上のｐチャネルｆｉｎ１３４の平均幅１３８もまた、１０ナノメートル〜２０ナノメートルなど、３０ナノメートル未満とし得る。ｐチャネルｆｉｎ１３４は、誘電体層１１２の頂部表面１２２において第２のトレンチ１１６を実質的に充填する。ｐチャネルｆｉｎ１３４は、ｐチャネルｆｉｎＦＥＴ１１０のための所望の閾値電圧を提供するためにｎ型ドープされる。ｐチャネルｆｉｎ１３４は主として、シリコンとは異なる、場合によってはシリコンより高い正孔移動度を有する、半導体材料である。例えば、この半導体材料は、ガリウムヒ化物などのＩＩＩ−Ｖ化合物半導体材料とし得、又は、８０パーセントより大きいゲルマニウム原子分率を有するゲルマニウム又はシリコンゲルマニウムとし得る。本例の一つのバージョンにおいて、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４は、主として同じ半導体材料で形成され得る。ｐチャネルｆｉｎ１３４を、シリコンより高い正孔移動度を有する半導体材料で形成することは、ｐチャネルｆｉｎＦＥＴ１１０における所望のオン状態電流を有利に提供する。ｐチャネルｆｉｎＦＥＴ１１０は、ｐチャネルｆｉｎ１３４の上に配置され、ｐチャネルｆｉｎ１３４の側部に沿って延在する、第２のゲート誘電体層１４０を含む。ｐチャネルｆｉｎＦＥＴ１１０は、第２のゲート誘電体層１４０の上に配置され、誘電体層１１２の頂部表面１２２まで下方に少なくとも途中まで延在する、第２のゲート１４２を含む。第２のゲート１４２は、ポリシリコンを含み得、金属シリサイドを含み得、又は金属ゲートとし得る。
【００１２】
図２Ａ〜図２Ｍは、例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。図２Ａを参照すると、集積回路１００を形成するためにシリコン基板１０２が提供される。誘電体層１１２が、５０ナノメートル〜１００ナノメートルの初期厚みで、基板１０２の上に形成される。誘電体層１１２は、基板１０２におけるシリコンの熱酸化により形成され得、又は、オルトケイ酸テトラエチル（ＴＥＯＳ）としても知られている、オルトケイ酸テトラエチルを用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスなどの堆積プロセスにより形成され得る。誘電体層１１２は、シリコンオキシナイトライド又はＢＰＳＧなどの他の誘電性材料の一つ又は複数の層を含み得る。
【００１３】
第１のトレンチマスク１４４が、図１の第１のトレンチ１１４のためのエリアを露出させるように及びｐチャネルｆｉｎＦＥＴ１１０のためのエリアを覆うように、誘電体層１１２の上に形成される。第１のトレンチマスク１４４は、反射防止層、及びフォトリソグラフィプロセスによって形成されるフォトレジストパターンを含み得る。
【００１４】
図２Ｂを参照すると、第１のトレンチ１１４が、第１のトレンチマスク１４４により露出されたエリアにおけるエッチング誘電体層１１２によって基板１０２を露出させるように誘電体層１１２を介して形成される。誘電体層１１２は、反応性イオンエッチング（ＲＩＥ）プロセスを用いてエッチングされ得る。第１のトレンチ１１４が形成された後、第１のトレンチマスク１４４がアッシングなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
【００１５】
図２Ｃを参照すると、第１のシリコンゲルマニウムバッファ１１８が、第１のトレンチ１１４において基板１０２上に形成される。第１のシリコンゲルマニウムバッファ１１８の形成は、７５０℃〜８５０℃の水素ベークにより先行され得る。第１のシリコンゲルマニウムバッファ１１８は、７５０℃〜８５０℃の温度でシラン又はジクロロシランと塩化水素を備えたゲルマンとを用いてエピタキシャルプロセスにより成長され得る。シラン又はジクロロシランのゲルマンに対する比は、基板１０２に対する及び形成されるべきｎチャネルｆｉｎ１２０に対する良好な格子整合を効果的に提供するように、基板１０２におけるゲルマニウムの原子分率が２０パーセント未満であり、第１のシリコンゲルマニウムバッファ１１８の頂部のゲルマニウムの原子分率が８０パーセントより大きくなるように変えられ得る。第１のシリコンゲルマニウムバッファ１１８を形成するために用いられるエピタキシープロセスは、第１のトレンチ１１４の幅を著しく低減するように第１のトレンチ１１４の側壁上にシリコンゲルマニウムを堆積しない。
【００１６】
図２Ｄを参照すると、ｎチャネルｆｉｎ１２０が、第１のシリコンゲルマニウムバッファ１１８上に気相エピタキシャルプロセスにより、誘電体層１１２の頂部表面１２２を超えて延在して形成され得る。第１のシリコンゲルマニウムバッファ１１８は、シリコン基板１０２の直上に成長させることが問題となり得るｎチャネルｆｉｎ１２０の半導体材料のエピタキシャル成長を有利に促進する。ｎチャネルｆｉｎ１２０が主としてインジウムガリウムヒ化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、１５０ｔｏｒｒの圧力及び７５０℃〜８５０℃の温度で、トリメチルインジウム、トリメチルガリウム又はトリエチルガリウム、及びアルシンを用い得る。トリメチルインジウム対トリメチルガリウムの比は、ｎチャネルｆｉｎ１２０におけるインジウム対ガリウムの所望の比を得るように変えられ得る。ｎチャネルｆｉｎ１２０が主としてガリウムヒ化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、トリメチルガリウム又はトリエチルガリウム、及びアルシンを用い得る。ｎチャネルｆｉｎ１２０が主としてインジウムリン化物である本例の一つのバージョンにおいて、エピタキシャルプロセスは、トリメチルインジウム及びホスフィンを用い得る。ｎチャネルｆｉｎ１２０が主としてゲルマニウムである本例の一つのバージョンにおいて、エピタキシャルプロセスはゲルマンを用い得る。ｎチャネルｆｉｎ１２０が主としてシリコンゲルマニウムである本例の一つのバージョンにおいて、エピタキシャルプロセスは、シラン又はジクロロシラン、及びゲルマンを用い得る。代替として、ｎチャネルｆｉｎ１２０は、分子線エピタキシー（ＭＢＥ）プロセスにより形成され得る。
【００１７】
図２Ｅを参照すると、エピタキシーブロック層１４６が、ｎチャネルｆｉｎ１２０を覆って誘電体層１１２の上に形成される。エピタキシーブロック層１４６は、２０ナノメートル〜３０ナノメートルの厚みのシリコン窒化物又はシリコンオキシナイトライドを含み得る。エピタキシーブロック層１４６は、６５０℃〜７５０℃でジクロロシラン及びアンモニアを用いる、低圧化学気相成長（ＬＰＣＶＤ）プロセスにより形成され得る。
【００１８】
図２Ｆを参照すると、第２のトレンチマスク１４８が、図１の第２のトレンチ１１６のためのエリアを露出させるように及びｎチャネルｆｉｎＦＥＴ１０６のためのエリアを覆うように、エピタキシーブロック層１４６の上に形成される。第２のトレンチマスク１４８は、反射防止層、及びフォトリソグラフィプロセスによって形成されるフォトレジストパターンを含み得る。
【００１９】
図２Ｇを参照すると、第２のトレンチマスク１４８により露出されたエリアにおけるエピタキシーブロック層１４６及び誘電体層１１２をエッチングすることによって基板１０２を露出させるように、第２のトレンチ１１６がエピタキシーブロック層１４６及び誘電体層１１２を介して形成される。エピタキシーブロック層１４６及び誘電体層１１２は、ＲＩＥプロセスを用いてエッチングされ得る。第２のトレンチ１１６が形成された後、第２のトレンチマスク１４８はアッシングなどにより取り除かれ、その後ウェット洗浄プロセスが続く。
【００２０】
図２Ｈを参照すると、第２のシリコンゲルマニウムバッファ１３２が、第２のトレンチ１１６において基板１０２上に形成される。第２のシリコンゲルマニウムバッファ１３２の形成は、第１のシリコンゲルマニウムバッファ１１８を形成するために用いられるものと同じ又は同様のプロセスを用い得る。基板１０２に対する及び形成されるべきｐチャネルｆｉｎ１３４に対する良好な格子整合を効果的に提供するために、基板１０２におけるゲルマニウムの原子分率は２０パーセント未満とし得、第２のシリコンゲルマニウムバッファ１３２の頂部におけるゲルマニウムの原子分率は８０パーセントより大きくし得る。
【００２１】
図２Ｉを参照すると、ｐチャネルｆｉｎ１３４が、第２のシリコンゲルマニウムバッファ１３２上に、誘電体層１１２の頂部表面１２２を超えて及び場合によっては図２Ｉに示すようにエピタキシーブロック層１４６の頂部表面を超えて延在して、形成される。第２のシリコンゲルマニウムバッファ１３２は、シリコン基板１０２の直上に成長させることが問題となり得るｐチャネルｆｉｎ１３４の半導体材料のエピタキシャル成長を有利に促進する。ｐチャネルｆｉｎ１３４は、主としてゲルマニウム、又は主としてシリコンゲルマニウムであり得、及び図２Ｄを参照して説明されるように気相エピタキシャルプロセスにより形成され得る。代替として、ｐチャネルｆｉｎ１３４はＭＢＥプロセスにより形成されてもよい。
【００２２】
図２Ｊを参照すると、キャップ層１５０が、ｐチャネルｆｉｎ１３４を覆って、エピタキシーブロック層１４６の上に形成される。キャップ層１５０は、２０ナノメートル〜３０ナノメートルの厚みの、二酸化シリコン、シリコン窒化物、及び／又はシリコンオキシナイトライドを含み得る。キャップ層１５０は、５００℃〜６００℃で、二酸化シリコンのためのＴＥＯＳ及び／又はシリコン窒化物のためのビス（ターシャルブチルアミノ）シラン（ＢＴＢＡＳ）を用いるＰＥＣＶＤプロセスによって形成され得る。
【００２３】
図２Ｋを参照すると、概略でＣＭＰパッド１５２として図示されるＣＭＰプロセス１５２が、図２Ｊのキャップ層１５０及びエピタキシーブロック層１４６を取り除き、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４を誘電体層１１２まで平坦化する。ＣＭＰプロセス１５２の終点が、シリコン窒化物又はシリコンオキシナイトライドを含むエピタキシーブロック層１４６及び二酸化シリコンを含む誘電体層１１２に起因する、エピタキシーブロック層１４６と誘電体層１１２との間の研磨抵抗における変化によって提供され得る。
【００２４】
図２Ｌは、図２ＫのＣＭＰプロセス１５２が完了した後の集積回路１００を示す。ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４は、誘電体層１１２の頂部表面１２２と実質的に同一平面であり得る。
【００２５】
図２Ｍを参照すると、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４から半導体材料を著しく取り除くことなく誘電体層１１２が窪ませられて、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４が、窪ませられた誘電体層１１２より上に少なくとも１０ナノメートル延在するようにする。誘電体層１１２は、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の半導体材料に関連して誘電体層１１２の二酸化シリコンなどの誘電性材料に対して選択的であるプラズマエッチングによって窪ませられ得る。代替として、誘電体層１１２は、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の半導体材料に関連して誘電体層１１２の二酸化シリコンのなどの誘電性材料に対して選択的である、フッ化水素酸の希釈バッファ水溶液などのウェットエッチングによって窪ませられてもよい。誘電体層１１２を窪ませた後、図１の構造を提供するために、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の上にゲート誘電体層及びゲートが形成される。図２Ｍの構造は、ｎチャネルｆｉｎ１２０の前にｐチャネルｆｉｎ１３４が形成される、代替の例示の製造シーケンスによっても得られ得る。
【００２６】
図３Ａ〜図３Ｇは、別の例示の製造シーケンスの連続的段階で図示される、図１の集積回路の断面である。図３Ａを参照すると、集積回路１００を形成するためにシリコン基板１０２が提供される。誘電体層１１２が、５０ナノメートル〜１００ナノメートルの初期厚みを備えて基板１０２の上に形成される。図１の第１のトレンチ１１４及び第２のトレンチ１１６のためのエリアを露出させるように、誘電体層１１２の上にトレンチマスク１５４が形成される。第１のトレンチ１１４及び第２のトレンチ１１６は、トレンチマスク１５４により露出されたエリアにおける誘電体層１１２をエッチングすることによって基板１０２を露出させるように誘電体層１１２を介して形成される。第１のトレンチ１１４及び第２のトレンチ１１６が形成された後、トレンチマスク１５４が取り除かれる。
【００２７】
図３Ｂを参照すると、第１のシリコンゲルマニウムバッファ１１８及び第２のシリコンゲルマニウムバッファ１３２が、図２Ｃ及び図２Ｈを参照して説明したように、それぞれ、第１のトレンチ１１４及び第２のトレンチ１１６における基板１０２上に同時に形成される。本例において、第１のシリコンゲルマニウムバッファ１１８及び第２のシリコンゲルマニウムバッファ１３２は、同じ組成及びゲルマニウム原子分率の同じプロファイルを有する。
【００２８】
ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４が、図２Ｄ及び図２Ｉを参照して説明したように、誘電体層１１２の頂部表面１２２を超えて延在して、それぞれ、第１のシリコンゲルマニウムバッファ１１８及び第２のシリコンゲルマニウムバッファ１３２上に同時に形成される。本例において、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４は同じ組成を有する。ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の半導体材料は、シリコンより高い電子移動度及びシリコンより高い正孔移動度を有する。ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の半導体材料は、実質的にドープされないか又は軽くドープされ得、エピタキシャル成長プロセスの間ｎ型ドープされ得、又はエピタキシャル成長プロセスの間ｐ型ドープされ得る。ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４を同時に形成することは、集積回路１００の製造コスト及び複雑性を有利に低減し得る。
【００２９】
図３Ｃを参照すると、任意選択の第１の注入マスク１５６が、ｐチャネルｆｉｎ１３４を露出させるように及びｎチャネルｆｉｎ１２０を覆うように、誘電体層１１２の上に形成され得る。リン及び場合によってはヒ素などのｎ型ドーパント１５８が、必要とされる場合、ｐチャネルｆｉｎＦＥＴ１１０のための所望の閾値電圧を提供するドーズ量で、ｐチャネルｆｉｎ１３４に注入され得る。ドーズ量は、所望の閾値電圧に及びｐチャネルｆｉｎ１３４の高さに依存し得る。ｎ型ドーパント１５８が注入された後、第１の注入マスク１５６が取り除かれる。注入されたｎ型ドーパント１５８を活性化するためにアニールオペレーションが続いて実施される。
【００３０】
図３Ｄを参照すると、任意選択の第２の注入マスク１６０が、ｎチャネルｆｉｎ１２０を露出させるように及びｐチャネルｆｉｎ１３４を覆うように、誘電体層１１２の上に形成され得る。ボロンなどのｐ型ドーパント１６２が、必要とされる場合、ｎチャネルｆｉｎＦＥＴ１０６のための所望の閾値電圧を提供するドーズ量で、ｎチャネルｆｉｎ１２０に注入され得る。ドーズ量は、所望の閾値電圧に及びｎチャネルｆｉｎ１２０の高さに依存し得る。ｐ型ドーパント１６２が注入された後、第２の注入マスク１６０が取り除かれる。注入されたｐ型ドーパント１６２を活性化するためにアニールオペレーションが続いて実施される。
【００３１】
図３Ｅを参照すると、キャップ層１５０が、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４を覆って、誘電体層１１２の上に形成される。本例において、キャップ層１５０は、２０ナノメートル〜３０ナノメートル厚みの、シリコン窒化物及び／又はシリコンオキシナイトライドを含み得る。キャップ層１５０は、図２Ｊを参照して説明したように形成され得る。
【００３２】
図３Ｆを参照すると、概略でＣＭＰパッド１５２として図示されるＣＭＰプロセス１５２が、キャップ層１５０を取り除き、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４を誘電体層１１２まで平坦化する。ＣＭＰプロセス１５２の終点が、シリコン窒化物又はシリコンオキシナイトライドを含むキャップ層１５０及び二酸化シリコンを含む誘電体層１１２に起因する、キャップ層１５０と誘電体層１１２との間の研磨抵抗における変化によって提供され得る。
【００３３】
図３Ｇを参照すると、図２Ｍを参照して説明したように、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４から半導体材料を著しく取り除くことなく誘電体層１１２が窪ませられて、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４が、窪ませられた誘電体層１１２より上に少なくとも１０ナノメートル延在するようにする。誘電体層１１２が窪ませられた後、図１の構造を提供するために、ｎチャネルｆｉｎ１２０及びｐチャネルｆｉｎ１３４の上にゲート誘電体層及びゲートが形成される。
【００３４】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。
【図１】
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【図２Ａ】
0006644707.tif 000003
【図２Ｂ】
0006644707.tif 000004
【図２Ｃ】
0006644707.tif 000005
【図２Ｄ】
0006644707.tif 000006
【図２Ｅ】
0006644707.tif 000007
【図２Ｆ】
0006644707.tif 000008
【図２Ｇ】
0006644707.tif 000009
【図２Ｈ】
0006644707.tif 000010
【図２Ｉ】
0006644707.tif 000011
【図２Ｊ】
0006644707.tif 000012
【図２Ｋ】
0006644707.tif 000013
【図２Ｌ】
0006644707.tif 000014
【図２Ｍ】
0006644707.tif 000015
【図３Ａ】
0006644707.tif 000016
【図３Ｂ】
0006644707.tif 000017
【図３Ｃ】
0006644707.tif 000018
【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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