(57)【特許請求の範囲】
【請求項１】
メモリデバイスであって、
上表面を有するシリコン基板であって、
前記上表面が、前記シリコン基板のメモリセルエリアで平坦であり、
前記上表面が、前記シリコン基板の論理デバイスエリアで上向きに延在するシリコンフィンを含み、
前記シリコンフィンが、上方に延在し、かつ上面で終端する側面の対を含む、シリコン基板と、
前記論理デバイスエリアの論理デバイスであって、
前記シリコン基板に形成された離間した第１のソース領域及び第１のドレイン領域であって、それらの間に前記シリコン基板の第１のチャネル領域が延在し、前記第１のチャネル領域は前記上面及び前記側面の対に沿って延在する、第１のソース領域及び第１のドレイン領域と、
前記上面の上方に配設され、かつそこから絶縁され、そして前記側面の対に横方向に隣接して配設され、かつそこから絶縁された導電性論理ゲートと、を含む、論理デバイスと、
前記メモリセルエリア内のメモリセルであって、
前記シリコン基板に形成された離間した第２のソース領域及び第２のドレイン領域であって、それらの間に前記シリコン基板の第２のチャネル領域が延在する、離間した第２のソース領域及び第２ドレイン領域と、
前記第２のソース領域に隣接する第２のチャネル領域の第１の部分の上方に配設され、かつそこから絶縁された導電性浮遊ゲートと、
前記第２のドレイン領域に隣接する前記第２のチャネル領域の第２の部分の上方に配設され、かつそこから絶縁された導電性ワード線ゲートと、
前記導電性浮遊ゲートの上に配置され、かつそこから絶縁された導電性制御ゲートと、
前記第２のソース領域の上方に配設され、かつそこから絶縁された導電性消去ゲートと、を含むメモリセルと、を備える、メモリデバイス。
【請求項２】
前記導電性論理ゲートが、ｈｉｇｈ−Ｋ材料層によって、前記上面から、及び前記側面の対から絶縁されている、請求項１に記載のメモリデバイス。
【請求項３】
前記導電性論理ゲートが、金属から形成されている、請求項２に記載のメモリデバイス。
【請求項４】
前記導電性ワード線ゲートが、ｈｉｇｈ−Ｋ材料層によって、前記第２のチャネル領域の前記第２の部分から絶縁されている、請求項１に記載のメモリデバイス。
【請求項５】
前記導電性ワード線ゲートが、ｈｉｇｈ−Ｋ材料層及び酸化物層によって、前記第２のチャネル領域の前記第２の部分から絶縁されている、請求項１に記載のデバイス。
【請求項６】
メモリデバイスを形成する方法であって、
離間した第１のソース領域及び第１のドレイン領域を、シリコン基板のメモリセルエリアに形成することであって、それらの間に前記シリコン基板の第１のチャネル領域が延在する、形成することと、
前記第１のソース領域に隣接する前記第１のチャネル領域の第１の部分の上方に配設され、かつそこから絶縁された導電性浮遊ゲートを形成することと、
前記第１のドレイン領域に隣接する前記第１のチャネル領域の第２の部分の上方に配設され、かつそこから絶縁された導電性ワード線ゲートを形成することと、
前記導電性浮遊ゲートの上方に配設され、かつそこから絶縁された導電性制御ゲートを形成することと、
前記第１のソース領域の上方に配設され、かつそこから絶縁された導電性消去ゲートを形成することと、
前記導電性浮遊ゲート、前記導電性制御ゲート、前記導電性消去ゲート、及び前記導電性ワード線ゲートの上に材料の保護層を形成することと、
論理デバイスエリア内の前記シリコン基板の部分を除去することによって、前記シリコン基板の前記論理デバイスエリアで上向きに延在するシリコンフィンを形成することであって、
前記シリコンフィンが、上方に延在し、かつ上面で終端する側面の対を含み、
上向きに延在するシリコンフィンの前記形成が、前記導電性浮遊ゲート、前記導電性制御ゲート、前記第１のソース領域、前記導電性消去ゲート、前記導電性ワード線ゲート、及び前記保護層の形成の後に行われる、形成することと、
前記上面の上方に配設され、かつそこから絶縁され、そして前記側面の対に横方向に隣接して配設され、かつそこから絶縁された導電性論理ゲートを形成することと、
離間した第２のソース領域及び第２のドレイン領域を、シリコン基板の前記論理デバイスエリアに形成することであって、それらの間に前記シリコン基板の第２のチャネル領域が延在し、前記第２のチャネル領域が、前記上面と前記側面の対とに沿って延在する、形成することと、を含む方法。
【請求項７】
前記シリコンフィン及び前記導電性論理ゲートの前記形成の後に、前記保護層を除去することを更に含む、請求項６に記載の方法。
【請求項８】
前記第１のソース領域の前記形成が、前記保護層の前記形成の前に行われ、前記第１のドレイン領域の前記形成が、前記保護層の前記除去の後に行われる、請求項７に記載の方法。
【請求項９】
前記保護層の前記除去の後に、前記導電性ワード線ゲートの幅を縮小するためにエッチングを実施することを更に含む、請求項７に記載の方法。
【請求項１０】
前記第１のドレイン領域の前記形成が、前記エッチングの前記実施の後に行われる、請求項９に記載の方法。
【請求項１１】
前記導電性浮遊ゲートの前記形成及び前記導電性制御ゲートの前記形成が、
前記シリコン基板の前記メモリセルエリアの上方に、かつそこから絶縁された第１の導電性層を形成することと、
前記メモリセルエリアの前記第１の導電性層の上方に、かつそこから絶縁された第２の導電性層を形成することと、
前記第２の導電性層をエッチングして、前記第２の導電性層のブロックを前記第１の導電性層の上方に形成することと、
前記第１の導電性層をエッチングして、前記第１の導電性層のブロックを前記シリコン基板と前記第２の導電性層の前記ブロックとの間に形成することと、を含み、
前記第２の導電性層の前記ブロックが、前記導電性制御ゲートであり、前記第１の導電性層の前記ブロックが、前記導電性浮遊ゲートである、請求項６に記載の方法。
【請求項１２】
前記導電性論理ゲートが、ｈｉｇｈ−Ｋ材料層によって、前記上面から、及び前記側面の対から絶縁されている、請求項６に記載の方法。
【請求項１３】
前記導電性論理ゲートが、金属から形成されている、請求項７に記載の方法。
【請求項１４】
前記導電性ワード線ゲートが、ｈｉｇｈ−Ｋ材料層によって、前記第１のチャネル領域の前記第２の部分から絶縁されている、請求項６に記載の方法。
【請求項１５】
前記導電性ワード線ゲートが、ｈｉｇｈ−Ｋ材料層及び酸化物層によって、前記第１のチャネル領域の前記第２の部分から絶縁されている、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択ゲートと、浮遊ゲートと、制御ゲートと、消去ゲートとを有する不揮発性フラッシュメモリセルに関する。
【０００２】
（関連出願の相互参照）
本出願は、参照により本明細書に組み込まれる、２０１５年１１月３日出願の米国仮出願第６２／２５０，３４９号の利益を主張するものである。
【背景技術】
【０００３】
選択ゲート、浮遊ゲート、制御ゲート、及び消去ゲートを有するスプリットゲート不揮発性フラッシュメモリセルは、当該技術分野において周知である。例として、米国特許第６，７４７，３１０号及び同第７，８６８，３７５号を参照されたい。同じシリコンチップ上に論理デバイス（すなわち、低電圧及び／又は高電圧論理デバイス）を形成すること、並びに、その際にメモリデバイス及び論理デバイスの両方の部分を形成する（例えば、同じポリシリコン堆積プロセスを使用して、メモリセル及び論理デバイスの両方のためのゲートを形成する）ための、いくつかの処理工程を共有することも知られている。しかしながら、メモリセルを形成する他の処理工程は、以前に作製された論理デバイスに悪影響を及ぼし、かつその逆もあり得るので、両方の型のデバイスを同一ウェハ上に形成することは困難かつ複雑であり得る場合が多い。
【０００４】
リソグラフィのサイズを縮小することによってチャネル幅を縮小することに伴う問題を解決するために、Ｆｉｎ−ＦＥＴ型の構造体がメモリセル構造体のために提案されている。Ｆｉｎ−ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、上面と、２つの側面とを有する。ソース領域からドレイン領域への電流は、次に、フィン形部材の上面及び２つの側面に沿って流れることができる。したがって、チャネル領域の有効幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域を２つの側面に「折り畳む」ことによって、より多くの半導体の占有面積を犠牲にすることなくチャネル領域の有効幅が増大し、これによりチャネル領域の「フットプリント」を小さくする。そうしたＦｉｎ−ＦＥＴを用いた不揮発性メモリセルが開示されている。従来技術のＦｉｎ−ＦＥＴ型不揮発性メモリ構造体の幾つかの例としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号、及び同第８，４６１，６４０号が挙げられる。これらの先行技術文献の参照が企図していないものは、非Ｆｉｎ−ＦＥＴ型構成の不揮発性メモリセルと同じウェハ基板上に形成された論理デバイス用のＦｉｎ−ＦＥＴ型構成である。
【発明の概要】
【０００５】
上述の問題点及び必要性は、シリコン基板と、基板の論理デバイスエリアに形成された論理デバイスと、基板のメモリセルエリアに形成されたメモリセルとを含むメモリデバイスによって対処される。基板は、シリコン基板のメモリセルエリアに平坦な上表面を有し、シリコン基板の論理デバイスエリアに上方に延在するシリコンフィンを含む。シリコンフィンは、上方に延在し、かつ上面で終端する側面の対を含む。論理デバイスは、シリコン基板に形成された離間した第１のソース領域及び第１のドレイン領域であって、それらの間にシリコン基板の第１のチャネル領域が延在し、第１のチャネル領域が上面及び側面の対に沿って延在する、離間した第１のソース領域及び第１のドレイン領域と、上面の上方に配設され、かつそこから絶縁され、そして側面の対に横方向に隣接して配設され、かつそこから絶縁された導電性論理ゲートと、を含む。メモリセルは、シリコン基板に形成された離間した第２のソース領域及び第２のドレイン領域であって、それらの間にシリコン基板の第２のチャネル領域が延在する、離間した第２のソース領域及び第２のドレイン領域と、第２のソース領域に隣接する第２のチャネル領域の第１の部分の上方に配設され、かつそこから絶縁された導電性浮遊ゲートと、第２のドレイン領域に隣接する第２のチャネル領域の第２の部分の上方に配設され、かつそこから絶縁された導電性ワード線ゲートと、浮遊ゲードの上方に配設され、かつそこから絶縁された導電性制御ゲートと、第２のソース領域の上方に配設され、かつそこから絶縁された導電性消去ゲートと、を含む。
【０００６】
メモリデバイスを形成する方法は、シリコン基板のメモリセルエリアの離間した第１のソース領域及び第１のドレイン領域を形成することであって、それらの間にシリコン基板の第１のチャネル領域が延在する、形成することと、第１のソース領域に隣接する第１のチャネル領域の第１の部分の上方に配設され、かつそこから絶縁された導電性浮遊ゲートを形成することと、第１のドレイン領域に隣接する第１のチャネル領域の第２の部分の上に配設され、かつそこから絶縁された導電性ワード線ゲートを形成することと、浮遊ゲートの上に配設され、かつそこから絶縁された導電性制御ゲートを形成することと、第１のソース領域の上に配設され、かつそこから絶縁された導電性消去ゲートを形成することと、浮遊ゲート、制御ゲート、消去ゲート、及びワード線ゲートの上に材料の保護層を形成することと、論理デバイスエリアのシリコン基板の部分を除去することによって、シリコン基板の論理デバイスエリアに上向きに延在するシリコンフィンを形成する（シリコンフィンは、上方に延在し、かつ上面で終端する側面の対を含み、上向きに延在するシリコンフィンの形成は、浮遊ゲート、制御ゲート、ソース領域、消去ゲート、ワード線ゲート、及び保護層の形成の後に行われる）ことと、上面の上方に配設され、かつそこから絶縁され、そして側面の対に横方向に隣接して配設され、かつそこから絶縁された導電性論理ゲートを形成することと、シリコン基板の論理デバイスエリアに離間した第２のソース領域及び第２のドレイン領域を形成することであって、それらの間にシリコン基板の第２のチャネル領域が延在し、第２のチャネル領域は上面及び側面の対に沿って延在する、形成することと、を含む。
【０００７】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【０００８】
【図１Ａ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｂ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｃ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｄ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｅ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｆ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｇ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｈ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図１Ｉ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図２】論理デバイス形成の開始時の半導体基板の論理デバイスエリアを示す側断面図である。
【図３Ａ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｂ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｃ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｄ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｅ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｆ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｇ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｈ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｉ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図３Ｊ】半導体基板のメモリセルエリアに不揮発性メモリセルを形成する工程を示す側断面図である。
【図４Ａ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｂ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｃ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｄ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｅ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｆ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｇ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｈ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｉ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｊ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｋ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｌ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｍ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【図４Ｎ】半導体基板の論理デバイスエリアに論理デバイスを形成する工程を示す側断面図である。
【発明を実施するための形態】
【０００９】
図１Ａ〜図１Ｉを参照すると、シリコンウェハ基板のメモリセルエリア２にメモリセルの対を作製するプロセスにおける工程の断面図が示されている。本プロセスは、基板１０（例えば、Ｐ型単結晶シリコン）の上に、二酸化（酸化）シリコン１２の層を形成することから始まる。その後、図１Ａに示すように、二酸化シリコンの層１２の上に、ポリシリコン（又はアモルファスシリコン）の第１の層１４が形成される。ポリシリコンの第１の層１４は、次いで、マスキングフォトリソグラフィプロセスを使用して、図１Ａのビューに対して垂直の方向にパターニングされる。
【００１０】
ポリシリコンの第１の層１４の上に、二酸化シリコン（又は、ＯＮＯ（酸化物、窒化物、酸化物）などの複合層）などの別の絶縁層１６が形成される。次に、酸化物層１６の上に、ポリシリコンの第２の層１８が形成される。ポリシリコンの第２の層１８の上に、別の絶縁層２０が形成される。これは、その後のドライエッチングにおいてハードマスクとして使用される。好ましい実施例では、層２０は、窒化ケイ素２０ａと、二酸化ケイ素２０ｂと、窒化ケイ素２０ｃとを含む複合層である。この結果得られた構造を図１Ｂに示す。ハードマスク２０は、代わりに、二酸化ケイ素２０ｂと窒化ケイ素２０ｃとの複合層であってもよい。あるいは、このハードマスク２０は、厚い窒化ケイ素層２０ａのみで形成されたものであってもよい。
【００１１】
フォトレジスト材料（図示せず）が構造体上に塗布され、フォトレジスト材料の選択された部分を露出させるマスキング工程が行われる。フォトレジストは現像され、そのフォトレジストをマスクとして使用して、構造体に対するエッチングが行われる。具体的には、ポリシリコンの第１の層１４が露出するまで、複合層２０、ポリシリコンの第２の層１８、及び絶縁層１６に対して異方性エッチングが行われる。この結果得られたメモリセル積層体の構造体を図１Ｃに示す。２つの「積層体」（Ｓ１及びＳ２）のみが示されているが、互いに分離したこのような「積層体」の対が多数存在することは明らかである。
【００１２】
構造体上に、二酸化シリコン２２が形成される。次いで、窒化ケイ素層２４が形成される。窒化ケイ素２４は、積層体Ｓ１及びＳ２のそれぞれに沿って、（二酸化シリコン２２及び窒化ケイ素２４の混合である）複合スペーサ２６を残すように異方性エッチングされる。スペーサの形成は、当該技術分野において既知である。その形成においては、構造体の輪郭上に材料を堆積した後、異方性エッチング処理が行われる。その結果、その材料は、構造体の水平面からは除去され、構造体（丸みを帯びた上表面を有することが多い）の垂直配向面上においては大部分がそのまま残存する。この結果得られた構造体を図１Ｄに示す。
【００１３】
構造体の上方に酸化物の層が形成される。次いで、酸化物のスペーサ３０を残すように、積層体Ｓ１及びＳ２に沿って異方性エッチングが行われる。フォトレジスト２８が、積層体Ｓ１とＳ２との間の領域の上方、並びに交互配置された積層体Ｓ１及びＳ２の他の対同士の間の領域の上方に形成される。本明細書で使用するとき、対となる積層体Ｓ１及びＳ２の間の領域を「内側領域」と呼び、内側領域の外側の領域（すなわち、隣接する積層体Ｓ１及びＳ２の対同士の間）を「外側領域」と呼ぶ。外側領域において露出しているスペーサ３０が、等方性エッチングによって除去される。この結果得られた構造体を図１Ｅに示す。
【００１４】
フォトレジスト２８が除去された後、内側領域及び外側領域の中の第１のポリシリコン１４の露出部分が異方性エッチングされ、各積層体Ｓ１／Ｓ２にポリシリコン１４のブロックを残す。酸化物層１２の一部も、ポリオーバーエッチング中にエッチング（除去）される。好ましくは、基板１０の損傷を防止するために、残存酸化物の薄い層が基板１０上に滞留する。この結果得られた構造体を図１Ｆに示す。
【００１５】
構造体上方に酸化物の層が形成され、次いで、積層体Ｓ１及びＳ２に沿って酸化物のスペーサ３１と、基板１０の上に酸化物の層３３とを残すように、異方性エッチングが行われる。別の酸化物層が構造体上に形成され、スペーサ３１及び層３３が厚化される。フォトレジスト材料３２が、次いでコーティング及びマスキングされ、積層体Ｓ１とＳ２との間の内側領域に開口を残す。この結果得られた構造体は、基板にソース領域３４を形成するために、イオンインプラント（すなわち、内側領域の基板１０の露出部分）を受ける。次に、積層体Ｓ１及びＳ２に隣接する酸化物スペーサ３１及び内側領域の酸化物層３３が、ウェットエッチングなどによって除去される。この結果得られた構造体を図１Ｇに示す。
【００１６】
積層体Ｓ１及びＳ２の外側領域のフォトレジスト材料３２が除去される。高温熱アニール工程を行うことにより、イオンインプラントを活性化してソース領域３４の形成を完了させる。その後、二酸化シリコン３６が、至る所に形成される。この構造体は、再度フォトレジスト材料３８によって覆われる。そして、積層体Ｓ１及びＳ２の外側領域を露出させ、かつ、積層体Ｓ１とＳ２との間の内側領域を覆うフォトレジスト材料３８を残すように、マスキング工程を行う。酸化物異方性エッチングが行われ、次いで等方性ウェットエッチングが行われる。その結果、積層体Ｓ１及びＳ２の外側領域から酸化物３６及び酸化物３３が除去される。また、積層体Ｓ１及びＳ２の外側領域の酸化物スペーサ３１の厚さが低減されることもある。この結果得られた構造体を図１Ｈに示す。選択的に、基板のソース領域３４部分が酸化されてソース領域３４の上の基板上の酸化物を厚化してもよい。
【００１７】
絶縁層４０はこの構造体上に形成される。好ましくは、絶縁層４０は、界面層（ＩＬ）として薄い酸化物からなる第１の層と、ｈｉｇｈ−Ｋ材料（すなわち、ＨｆＯ2、ＺｒＯ2、ＴｉＯ2、Ｔａ2Ｏ5、その他の適切な材料などの酸化物の誘電率を超える誘電率Ｋを有する）からなる第２の層とを含む。ＩＬの厚さは、スプリットゲートフラッシュセルの選択ゲートに対応する異なる閾値電圧を得るために変えてもよい。ゲート誘電体上の水分制御を向上させるために、任意の熱処理を続けて行ってもよい。ＴｉＮ、ＴａＮ、ＴｉＳｉＮなどのキャッピング層は、（ｈｉｇｈ−Ｋ材料上で、後続の処理工程においてそれを損傷から保護するために）絶縁層４０に含まれてもよい。フォトレジスト３８が除去された後、ポリシリコンが構造体上に堆積され、次いで、ＣＭＰエッチングが行われ、その結果、積層体Ｓ１及びＳ２の内側領域にポリシリコン層のブロック４２ａと、積層体Ｓ１及びＳ２の外側領域にポリシリコンのブロック４２ｂとが生じる。この結果得られた構造体が図１Ｉに示され、各メモリセルに対して、ポリブロック４２ａが消去ゲートを構成し、ポリブロック４２ｂがワード線ゲートを構成し、酸化物２０がハードマスクＨＭとして機能し、ポリブロック１８が制御ゲートを構成し、ポリブロック１４が浮遊ゲートを構成する。
【００１８】
メモリエリアの消去ゲート及びワード線ゲート４２ａ／４２ｂを形成するためのポリ堆積及びＣＭＰエッチングはまた、図２に示されるように、ウェハの論理デバイスエリア４（コア論理エリア及び非コア論理エリアを含む）の酸化物５０上のポリシリコンのブロック４２ｃを形成する。
【００１９】
図３Ａ〜図３Ｊは、ウェハのメモリセルエリア２のメモリセルの連続処理を示しており、図４Ａ〜図４Ｎは、ウェハの論理デバイスエリア４の処理（論理デバイスを形成する）を示す。図３Ａ及び図４Ａに示すように、酸化物層５２が、メモリセルエリア２及び論理デバイスエリア４の構造体上方に形成される。この酸化物層は、メモリセルエリア２を後続の論理デバイスエリアの処理から保護する。論理デバイスエリア４を露出させたまま、フォトレジスト５４がメモリセルエリア２の上方に形成される。酸化物及びポリシリコンのエッチングが次に行われ、図３Ｂ及び図４Ｂに示すように、論理デバイスエリア４の酸化物５２／５０及びポリ４２ｃ層を除去し、裸の基板１０をそのまま残す。ポリエッチングは等方性であり、酸化物エッチングは湿式（ＤＨＦ又はＢＯＥなど）であってもよい。フォトレジスト５４を除去した後、窒化物層５６は、図３Ｃ及び図４Ｃに示すように、メモリデバイスエリア及び論理デバイスエリア２及び４の両方に堆積させる。
【００２０】
フォトレジスト５８の形成及びパター二ングで開始するシリコンフィン形成が、次に、論理デバイスエリア４で行われて、論理デバイスエリア４のフォトレジストの薄いフィン部分を画定する。下にある窒化物５６の露出部分は、次に、図４Ｄに示すように、窒化物エッチングによって除去され、窒化物５６の薄いフィンを残す。窒化物層５６のフィンパターンは、図示されるようにフォトリソグラフィによって形成されることが好ましいが、代わりに、自己整合ダブルパターニング（ＳＡＤＰ）又は側壁イメージ転写（ＳＩＴ）などの他の技術によって形成されてもよい。フォトレジスト５８が除去された後、シリコンエッチングが行われ、図４Ｅに示されるように（窒化物５６がハードマスクとして使用される）、トレンチ６０を基板１０の露出部分に形成し、シリコン１０ａの薄いフィンをシリコン１０の新たに窪んだ表面から上方に延在させ、かつシリコン基板１０に新たに形成されたトレンチ６０によって互いに分離させたままにする。シリコンエッチングは、湿式又は乾式であってもよく、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）であってもよい。
【００２１】
ＣＭＰエッチストップとして窒化物５６を使用するＳＴＩ酸化物堆積（例えば、ＴＥＯＳ）及びＣＭＰエッチングは、図４Ｆに示すように、隣接するシリコンフィン部分１０ａと窒化物ブロック５６との間のトレンチ６０を充填するＳＴＩ絶縁６２を形成する。酸化物エッチング（湿式又は乾式）が次に使用されて、ＳＴＩ酸化物６２をシリコンフィン１０ａ間のトレンチ６０の底部近傍まで窪ませる。次に図４Ｇに示されるように、酸化物６２を介して、及び隣接するフィン構造体１０ａ間の基板１０の中にアンチパンチスルーインプラントが行われる。インプラントは、隣接するフィン構造体１０ａと、コア論理エリア及び非コア論理エリアの間の境界との間にパンチスルーストッパを形成する。
【００２２】
次に、図３Ｄ及び図４Ｈに示すように、窒化物エッチング（例えば、熱リン酸）を使用して、窒化物５６をメモリエリア２及び論理デバイスエリア４から除去する。ｈｉｇｈ−Ｋ材料層６４が、次に、構造体上に堆積され（例えば、原子層堆積−ＡＬＤ又は有機金属化学気相堆積−ＭＯＣＶＤによって）、図４Ｉに示すように、次いで金属材料層６６が堆積される。ｈｉｇｈ−Ｋ層及び金属層６４及び６６をメモリセルエリア２から除去するＣＭＰエッチングが行われる。次に図３Ｅ、図４Ｊ及び図４Ｋに示すように、窒化物層６８（ハードマスクとして機能する）が構造体上方に堆積される（図４Ｋは、図４Ｊに関連する論理デバイスエリア４の正射影図である）。アモルファスシリコン層はまた、ハードマスクとして使用されてもよい。ＤＡＲＣ（誘電体反射防止コーティング）の薄い層が、次に、堆積される（フォトリソグラフィのためのＡＲＣ層として）。マスキング工程を使用して、論理デバイスエリアのゲートエリアをフォトレジストで画定する。図４Ｌ及び図４Ｍ（フォトレジスト除去後）に示すように、エッチングを使用して論理デバイスエリア４の窒化物６８、金属６６及びｈｉｇｈ−Ｋ層６４の露出部分を除去する。このエッチングは、導電性でかつ絶縁体で覆われ、そしてシリコンフィン構造体１０ａの上面及び側面に沿って延在する論理ゲート７０を画定する。
【００２３】
メモリセルエリア２の処理は、マスキング工程（メモリエリア２を露出させたままで、論理デバイスエリア４をフォトレジストで覆う）で継続され、次いで図３Ｆに示すように、窒化物層及び酸化物層６８及び５２を除去するための窒化物及び酸化物エッチング、並びに消去ゲートポリ４２ａ及びワード線ゲートポリ４２ｂを窪ませるためのポリエッチングが行われる。マスキング工程を使用して、メモリセル積層体の対をフォトレジスト７２で覆い、ワード線ゲートポリ４２ｂの外縁部を画定し、次いでポリ異方性エッチングが行われ、結果として図３Ｇの構造体が得られる。露出された基板部分へのＬＤＤインプラントが行われ、図３Ｈに示すように、ＢＬ（Ｎ＋）接合がＬＤＤ（Ｎ−）接合でワード線ゲート４２ｂをアンダーラップさせるＬＤＤ領域７３を形成する。
【００２４】
フォトレジストを除去した後、窒化物堆積及びエッチングが行われ、図３Ｉに示すように、ワード線ポリゲート４２ｂに沿ってかつハードマスク２０に沿って窒化物スペーサ７４を形成する（ハードマスク２０の上表面を下げながら）。Ｎ＋インプラント及び熱活性化が行われ、窒化物スペーサ７４に隣接してＮ＋接合（ドレイン領域）７６を形成する。この同じ又は異なるインプラントが行われ、論理デバイスエリア４にソース領域及びドレイン領域９０及び９２を形成してもよい。構造体は絶縁体（ＩＬＤ）７８で覆われており、その中にコンタクトホール８０がマスキング及びエッチングプロセスによって形成される。金属が、次に、堆積されて、ＩＬＤ７８を通ってドレイン領域７６まで延在する金属コンタクト８２を形成し、金属ビット線８４によって共に連結される。金属コンタクトはまた、ＳＬ、ＥＧ及びＷＬストラッピング領域に形成されて、電気的な動作（プログラム、消去及び読み出しなど）のためにそれらを外部回路に接続する。ＦｉｎＦＥＴ論理デバイスのコンタクト形成は、メモリセルエリアとは異なる方法で行われる。例えば、ｎ−ＦｉｎＦＥＴデバイスでは、隆起したソース及びドレインのインサイチュードーピングを使用して、コンタクトを形成してもよい。ｐ−ＦｉｎＦＥＴの場合、チャネルに圧縮応力を誘導するソース及びドレインのｅＳｉＧｅが使用されてもよい。自己整合コンタクトは、金属ゲートを窪ませることによって形成され、窒化物及び酸化物などのキャッピング層を追加し、次いでＣＭＰ平坦化及びコンタクトパターニングが行われる。最終的に得られた構造体を図３Ｊ及び図４Ｎに示す。
【００２５】
図３Ｊに示すように、ソース領域及びドレイン領域３４及び７６は、それらの間の基板にチャネル領域８６を画定する。浮遊ゲート１４は、チャネル領域８６の第１の部分の上方に配設され、かつそれを制御し、ワード線ゲート４２ｂは、チャネル領域８６の第２の部分の上方に配設され、かつそれを制御する。制御ゲート１８は浮遊ゲート１４の上方に配設され、消去ゲート４２ａはソース領域３４の上方に配設される。図４Ｎに論理エリアに図示されるように、ソース領域及びドレイン領域９０及び９２は、チャネル領域９４をそれらの間に画定し、チャネル領域９４は、フィン構造体１０ａの上部に沿って延在する上面部分と、フィン構造体１０ａの側部に沿って延在する側面部分とを含む。論理ゲート７０は、チャネル領域９４ａの上面部分の上方に配設され、かつチャネル領域９４ａの側面部分の横方向に隣接する。
【００２６】
上述したメモリデバイスの方法及び構造は、平坦なメモリセル（すなわち、基板の平坦な領域上に形成されるメモリセル）の利点（操作性能が高く、製造が容易である）を、非平面論理デバイス（すなわち、シリコンフィン構造体の周囲に形成された論理デバイス）の利点（埋込み論理とメモリデバイスとの高度な組み合わせ）と共に提供する。
【００２７】
本発明は、上述の、及び本明細書に例示の実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書で本発明に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図されておらず、その代わり、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証又は特許請求される正確な順序で行われる必要はないが、むしろ本発明のメモリセル及び論理デバイスの適切な形成を可能にする任意の順序で（任意の順序で明示的に列挙された制限がない限り）行われる。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２８】
本明細書で使用される場合、「の上方に（over）」及び「の上に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取付けられた」は、「に直接取付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図４Ｎ】
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