(57)【特許請求の範囲】
【請求項１】
パルス共振ドライバの最適化のための適応制御を実装する方法であって、
共振クロックが到達した正または上レベル、および前記共振クロックが到達した負または下レベルを検出するためのピーク検出器を設けるステップと、
検出レベルを基準レベルと比較するステップと、
クロック・ドライバ・プルアップ・デバイスおよびクロック・ドライバ・プルダウン・デバイスのオフ・タイミングを変えるステップと
を含み、
前記検出レベルを基準レベルと比較するステップが、前記ピーク検出器に結合されるアナログ比較および制御部を設けるステップと、前記基準レベルを前記アナログ比較および制御部に印加するステップとを含み、
前記クロック・ドライバ・プルアップ・デバイスに結合される第１の可変遅延部および前記クロック・ドライバ・プルダウン・デバイスに結合される第２の可変遅延部を設けるステップを含み、前記アナログ比較および制御部が、前記第１の可変遅延部へのプルアップ制御フィードバックおよび前記第２の可変遅延部へのプルダウン制御フィードバックを設ける、
方法。
【請求項２】
少なくとも１つの電圧供給レールに対して共振クロック・スイング・レベルを制御するために、前記アナログ比較および制御部に印加される前記基準レベルを変化させるステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記クロック・ドライバ・プルアップ・デバイスがＰチャネル電界効果トランジスタ（ＰＦＥＴ）を備え、前記クロック・ドライバ・プルダウン・デバイスがＮチャネル電界効果トランジスタ（ＮＦＥＴ）を備えており、クロック入力および前記第１の可変遅延部の出力を受け取り、前記クロック・ドライバ・プルアップのＰＦＥＴへのゲート入力を提供するＯＲゲート、ならびにクロック入力および前記第２の可変遅延部の出力を受け取り、前記クロック・ドライバ・プルダウンのＮＦＥＴへのゲート入力を提供するＡＮＤゲートを設けるステップを含む、請求項１に記載の方法。
【請求項４】
パルス共振ドライバの最適化のための適応制御を実装する回路であって、
共振クロックが到達した正または上レベル、および前記共振クロックが到達した負または下レベルを検出するためのピーク検出器と、
検出レベルを基準レベルと比較して、クロック・ドライバ・プルアップ・デバイスおよびクロック・ドライバ・プルダウン・デバイスのオフ・タイミングをいつ変えるのかを決定するため、前記ピーク検出器に結合されるアナログ比較および制御部と、
前記クロック・ドライバ・プルアップ・デバイスおよび前記クロック・ドライバ・プルダウン・デバイスに調節されたタイミング制御を提供するため、制御フィードバック信号を受け取る、前記アナログ比較および制御部に結合されるパルス・ドライバと
を備え、
前記クロック・ドライバ・プルアップ・デバイスに結合される第１の可変遅延部と前記クロック・ドライバ・プルダウン・デバイスに結合される第２の可変遅延部とを含み、前記アナログ比較および制御部が、前記第１の可変遅延部へのプルアップ制御フィードバック信号および前記第２の可変遅延部へのプルダウン制御フィードバック信号を提供する、
回路。
【請求項５】
前記アナログ比較および制御部に結合される可変電圧源を含み、前記可変電圧源が正の基準レベルおよび負の基準レベルを印加する、請求項４に記載の回路。
【請求項６】
電圧供給レールに対して共振クロック・スイング・レベルを制御するために、前記可変電圧源が前記アナログ比較および制御部に印加する前記基準レベルを変化させることを含む、請求項５に記載の回路。
【請求項７】
前記クロック・ドライバ・プルアップ・デバイスがＰチャネル電界効果トランジスタ（ＰＦＥＴ）を備え、前記クロック・ドライバ・プルダウン・デバイスがＮチャネル電界効果トランジスタ（ＮＦＥＴ）を備える、請求項４に記載の回路。
【請求項８】
前記クロック・ドライバ・プルアップのＰＦＥＴおよび前記クロック・ドライバ・プルダウンのＮＦＥＴが、電圧供給レールとグランドとの間に直列に接続される、請求項７に記載の回路。
【請求項９】
前記クロック・ドライバ・プルアップのＰＦＥＴに結合された前記第１の可変遅延部が、クロック入力および前記第１の可変遅延部から結合される出力を受け取り、前記クロック・ドライバ・プルアップのＰＦＥＴへのゲート入力を提供するＯＲゲートを含む、請求項８に記載の回路。
【請求項１０】
前記クロック・ドライバ・プルダウンのＮＦＥＴに結合された前記第２の可変遅延部が、クロック入力および前記第２の可変遅延部から結合される出力を受け取り、前記クロック・ドライバ・プルダウンのＮＦＥＴへのゲート入力を提供するＡＮＤゲートを含む、請求項７に記載の回路。
【請求項１１】
設計プロセスにおいて使用される、非一時的機械可読媒体中に具現化される設計構造であって、
前記設計プロセスにおいて使用される前記非一時的機械可読媒体中に有形に具現化され、パルス共振ドライバの最適化のための適応制御を実装するための回路を備え、
前記回路が、
共振クロックが到達した正または上レベル、および前記共振クロックが到達した負または下レベルを検出するためのピーク検出器と、
検出レベルを基準レベルと比較して、クロック・ドライバ・プルアップ・デバイスおよびクロック・ドライバ・プルダウン・デバイスのオフ・タイミングをいつ変えるのかを決定するため、前記ピーク検出器に結合されるアナログ比較および制御部と、
前記クロック・ドライバ・プルアップ・デバイスおよび前記クロック・ドライバ・プルダウン・デバイスに調節されたタイミング制御を提供するため、制御フィードバック信号を受け取る、前記アナログ比較および制御部に結合されるパルス・ドライバと
を備え、
前記クロック・ドライバ・プルアップ・デバイスに結合される第１の可変遅延部と前記クロック・ドライバ・プルダウン・デバイスに結合される第２の可変遅延部とを含み、前記アナログ比較および制御部が、前記第１の可変遅延部へのプルアップ制御フィードバックおよび前記第２の可変遅延部へのプルダウン制御フィードバックを設け、
前記設計構造が、半導体チップの製造において読み取られ使用されると、前記回路を備えるチップを生成する、
設計構造。
【請求項１２】
前記回路を記載するネットリストを備える、請求項１１に記載の設計構造。
【請求項１３】
集積回路のレイアウト・データの交換のために使用されるデータ・フォーマットとして記憶媒体上に存在する、請求項１１に記載の設計構造。
【請求項１４】
試験データ・ファイル、特性データ、検証データ、または設計仕様のうちの少なくとも１つを含む、請求項１１に記載の設計構造。
【請求項１５】
前記アナログ比較および制御部に結合される可変電圧源を含み、前記可変電圧源が正の基準レベルおよび負の基準レベルを印加し、電圧供給レールに対して共振クロック・スイング・レベルを制御するために、前記可変電圧源が前記アナログ比較および制御部に印加する前記基準レベルを変化させる、請求項１１の設計構造。
【請求項１６】
前記クロック・ドライバ・プルアップ・デバイスがＰチャネル電界効果トランジスタ（ＰＦＥＴ）を備え、前記クロック・ドライバ・プルダウン・デバイスがＮチャネル電界効果トランジスタ（ＮＦＥＴ）を備える、請求項１１に記載の設計構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、データ処理分野に関し、より詳細には、パルス共振ドライバの最適化のための適応制御を実装するための方法および回路、ならびに主題の回路が存在する設計構造に関する。
【背景技術】
【０００２】
デジタル・クロック・ドライバ中の電力を減少させるために、インダクタ・コンデンサ（ＬＣ）回路は、所望のクロック周波数においてまたはその近くで共振するように設計される。共振回路の静電容量Ｃは、通常、クロック制御される回路の、配線および回路の容量性負荷によって著しく影響され、共振回路のインダクタンスＬは、通常、負荷静電容量Ｃと共に正しい共振周波数を生成するように設計される追加インダクタによって著しく影響される。
【０００３】
クロック・ドライバは、各クロックの半サイクルで、クロック・エッジの遷移を開始し、次いで、ＬＣ回路の自然な共振挙動が負荷を駆動する助けとなり、サイクルの残りのためにクロック・ドライバが提供する必要がある電力を減少させる。各半サイクルでエッジ遷移を開始するクロック・ドライバは、抵抗損失を埋め合わせ、クロック開始時間および位相を保証するために、ＬＣ共振回路にエネルギーを提供することが必要とされる。
【０００４】
クロック・ドライバの電力をさらに減少させるために、クロック・ドライバ・プルアップ・デバイスは、クロック・ドライバが、ＬＣ共振回路に過剰な電流を提供する必要がないように、何らかの時間期間の後でオフにされる。同様に、クロック・ドライバ・プルダウン・デバイスは、クロック・ドライバがＬＣ共振回路に過剰な電流を提供する必要がないように、何らかの時間期間の後でオフにされる。
【０００５】
電力節約、または共振信号の全電源スイング、または最適な共振信号デューティ・サイクル歪、あるいはその組合せを確実に行うための、プルアップまたはプルダウン・デバイスをオフにする最適時間は、半導体デバイス・プロセス変動、温度変動、電源変動、および回路の非対称性で変わる。この最適オフ時間は、プルアップ・デバイスおよびプルダウン・デバイスについて異なることに留意されたい。クロック・ドライバ回路を、固定のプルアップ・デバイスまたはプルダウン・デバイス・オフ時間で最適化することは不可能である。
【０００６】
パルス共振クロック・ドライバを最適化するため、プルアップ・デバイスおよびプルダウン・デバイス・オフ時間期間を独立して適応制御するための方法および回路の必要性が存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の原理的な態様は、パルス共振ドライバの最適化のための適応制御を実装する方法および回路、ならびに主題の回路が存在する設計構造を提供することである。本発明の他の重要な態様は、そのような方法、回路、および設計構造を実質的に悪影響なしに提供して、従来技術の配置構成の欠点の多くを克服することである。
【課題を解決するための手段】
【０００８】
簡単に言えば、パルス共振ドライバの最適化のための適応制御を実装するための方法および回路、ならびに主題の回路が存在する設計構造が提供される。ピーク検出器が使用されて、共振クロックが到達した正または上レベル、および共振クロックが到達した負または下レベルを検出する。各検出レベルは、基準レベルと比較され、クロック・ドライバ・プルアップ・デバイスまたはクロック・ドライバ・プルダウン・デバイスあるいはその両方のオフ・タイミングをいつ変えるのかを決定する。パルス共振ドライバにおいて、正のピーク検出器は、プルアップ・デバイスのオフ時間を制御し、負のピーク検出器は、プルダウン・デバイスのオフ時間を制御する。
【０００９】
本発明の特徴によれば、シングル・エンドのクロック・ドライバ配置構成において、正のピーク検出器がプルアップ・デバイスのオフを制御し、負のピーク検出器がプルダウン・デバイスのオフを制御する。正のピーク検出器基準レベルを、電圧のデジタル−アナログ変換器（ＤＡＣ）などの可変発生源で変えることにより、共振クロックの正のスイングを、プログラム可能な量で、正の電圧レールの下、正の電圧レール、正の電圧レールの上に制御することができる。レールの上のスイングは、ＬＣ共振信号のオーバーシュートの結果となる、低ＬＣ回路抵抗性減衰により引き起こされる。このオーバーシュートは、信号遷移時間および雑音余裕を改善することができるが、通常、回路の過電圧を防止するために制限する必要がある。この発明の特徴は、この制限を考慮に入れる。
【００１０】
本発明の特徴によれば、負のピーク検出器基準レベルを、例えば電圧のＤＡＣといった可変発生源で変えることにより、共振クロックの負のスイングを、同様に、プログラム可能な量で、負の電圧レールまたはグランドの下、負の電圧レールまたはグランド、負の電圧レールまたはグランドの上に制御することができる。レールの下のスイングは、ＬＣ共振信号のアンダーシュートの結果となる、低ＬＣ回路抵抗性減衰により引き起こされる。このアンダーシュートは、信号遷移時間および雑音余裕を改善することができるが、通常、回路の過電圧を防止するために制限する必要がある。この発明の特徴は、この制限を考慮に入れる。
【００１１】
本発明の特徴によれば、各プロセス、温度、電圧、および負荷条件において、適応ループは、所望の信号の正および負レベルを維持する。
【００１２】
本発明の特徴によれば、差動クロックについて、ピーク検出器は、任意選択で、差動の正および負のピークまたは各シングル・エンドの正もしくは負のピークあるいはその両方を監視する。
【００１３】
本発明の特徴によれば、最小の共振クロック信号スイング、すなわち降伏電圧制限を条件とする、オーバーシュートおよびアンダーシュートを含む最大のスイングを有する最も速い立上り時間で、最も低い電力損失が得られる。最も低いデューティ・サイクル歪は、通常、最小振幅と最大振幅の間にある。回路にとって、最適な選択が何であれ、適応フィードバックループは、プロセス、電圧、温度、および負荷条件にわたる振幅変動を最小化する。
【００１４】
本発明は、上記および他の目的および利点と一緒に、図面に示される本発明の好ましい実施形態の以下の詳細な記載から、最も良好に理解することができる。
【図面の簡単な説明】
【００１５】
【図１】好ましい実施形態に従う、任意選択の分割ＤＣ阻止コンデンサを有する、パルス共振ドライバの最適化のために適応制御を実装するための例示的な反転シングル・エンド適応パルス共振クロック・ドライバの概略ブロック図である。
【図２】好ましい実施形態に従う、任意選択の分割ＤＣ阻止コンデンサを有する、パルス共振ドライバの最適化のために適応制御を実装するための例示的な反転シングル・エンド適応パルス共振クロック・ドライバの概略ブロック図である。
【図３】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、グランドおよび電力レールの両方に接続される対称的なインダクタおよび分割ＤＣ阻止コンデンサを有する、別の例示的な反転シングル・エンド適応パルス共振クロック・ドライバの概略ブロック図である。
【図４】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、入力クロック（ＣＬＫ−ＩＮ）の波形、出力ＰＦＥＴプルアップ・デバイス、出力ＮＦＥＴプルダウン・デバイスの状態、および反転出力クロックを示す図である。図４は、シングル・エンドの反転出力クロック・トポロジーを描くが、非反転クロック・トポロジーならびに差動クロック・トポロジーが、やはり本発明によりサポートされる。
【図５】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、例示的な反転差動適応パルス共振クロック・ドライバの概略ブロック図である。
【図６】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、例示的な反転差動適応パルス共振クロック・ドライバの概略ブロック図である。
【図７】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、例示的な非反転差動適応パルス共振クロック・ドライバの概略ブロック図である。
【図８】好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、例示的な非反転差動適応パルス共振クロック・ドライバの概略ブロック図である。
【図９】半導体設計、製造、または試験、あるいはその組合せで使用される設計プロセスの流れ図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態の以下の詳細な記載では、本発明を実施することができるようにするための例示的な実施形態を示す添付図面を参照する。他の実施形態を利用することができ、本発明の範囲から逸脱することなく、構造的な変更を行うことができることを理解されたい。
【００１７】
本明細書において使用する用語は、特定の実施形態を記載することのみを目的としており、本発明を限定することを意図していない。本明細書において使用するとき、文脈上の明確な別段の指示がない限り、単数形「ａ」「ａｎ」および「ｔｈｅ」は、複数形を同様に含むことを意図している。本明細書において使用するとき、「備える、含む（comprises）」または「備えている、含んでいる（comprising）」という用語あるいは両方の組合せは、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはこれらの組合せが存在することを明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそのグループあるいはこれらの組合せの存在または追加を排除しないことがさらに理解されよう。
【００１８】
本発明の特徴によれば、好ましい実施形態に従うパルス共振ドライバの最適化のために適応制御を実装するための方法および装置が提供される。
【００１９】
ここで、図１および図２の中の図を参照すると、好ましい実施形態に従って、パルス共振ドライバの最適化のために適応制御を実装するための、全体的に参照符号１００Ａにより指定される、例示的な反転シングル・エンド適応パルス共振クロック・ドライバ回路が示されている。
【００２０】
回路１００Ａは、反転クロック出力ＣＬＯＣＫ  ＯＵＴ−を提供する反転パルス・ドライバ１０２に印加されるクロック入力ＣＬＯＣＫ  ＩＮ＋、ならびに反転パルス・ドライバ１０２の出力とグランド・レールとの間に直列に接続される共振インダクタ１０４および大きいＤＣ阻止コンデンサＣ  ＤＣ１  １０６を含む。共振インダクタ１０４と直列に接続される大きいＤＣ阻止コンデンサＣ  ＤＣ１  １０６は、インダクタが、反転パルス・ドライバ出力を下側電力レールまたはグランドに非常に低い周波数で短絡するのを防止する。実効クロック負荷静電容量１０８は、回路および配線負荷から構成される。抵抗損失構成要素（図示せず）は、ほとんど全ての構成要素で、直列抵抗または並列な漏れ抵抗である可能性がある。一般的な支配的損失構成要素は、直列インダクタＲ、配線直列抵抗、および容量性負荷直列抵抗である。
【００２１】
回路１００Ａは、グランドと反転クロック出力ＣＬＯＣＫ  ＯＵＴ−との間に接続されるピーク検出器を含み、ピーク検出器は、アナログ比較および制御部１１２に印加される、検出された正のピーク値＋ＰＥＡＫ  ＶＡＬＵＥおよび検出された負のピーク値−ＰＥＡＫ  ＶＡＬＵＥを提供する。ピーク検出器１１０は、共振電圧波形のピークの正または高レベル振幅およびピークの負または低レベル振幅に対応するアナログ値を生成する。
【００２２】
アナログ比較および制御部１１２は、検出された正のピーク値＋ＰＥＡＫ  ＶＡＬＵＥを正のピーク基準値＋ＰＥＡＫ  ＶＲＥＦと比較し、検出された負のピーク値−ＰＥＡＫ  ＶＡＬＵＥを負のピーク基準値−ＰＥＡＫ  ＶＲＥＦと比較して、反転パルス・ドライバ中の関連する可変遅延を増加するか減少するかを決定する。アナログ比較および制御部１１２は、プルアップ・デバイス制御フィードバック、プルダウン・デバイス制御フィードバックという線で示され、反転パルス・ドライバ１０２に印加される、特定されたプルアップ・デバイス制御フィードバックおよびプルダウン・デバイス制御フィードバックを生成および印加する。
【００２３】
回路１００Ａは、低い減結合コンデンサ状態を緩和するため、他の場合に、グランドまたは下側レールに接続される単一の大きいＤＣ阻止コンデンサＣ  ＤＣ１  １０６に加えて、共振インダクタ１０４と、正または上側電力レール＋ＳＵＰＰＬＹ  ＲＡＩＬに対する、ＤＣ阻止コンデンサＣ  ＤＣ１  １０６の共通ノードとの間に接続される、任意選択の追加のＤＣ阻止コンデンサＣ  ＤＣ２  １１４を含む。
【００２４】
図２に示されるように、反転パルス・ドライバ１０２は、プルアップ・デバイス制御フィードバック信号を受け取る可変遅延部１２０に印加され、プルダウン・デバイス制御フィードバック信号を受け取る可変遅延部１２２に印加される、クロック入力ＣＬＯＣＫ  ＩＮ＋を受け取る。クロック入力ＣＬＯＣＫ  ＩＮ＋は、２入力ＯＲゲート１２４の入力に印加され、可変遅延部１２０の出力は、ＯＲゲート１２４の反転入力に印加される。クロック入力ＣＬＯＣＫ  ＩＮ＋は、２入力ＡＮＤゲート１２６の入力に印加され、可変遅延部１２２の出力は、ＡＮＤゲート１２６の反転入力に印加される。ＯＲゲート出力は、プルアップＰチャネル電界効果トランジスタ（ＰＦＥＴ１２８）のゲート端子を駆動する。ＡＮＤゲート出力は、プルダウンＮチャネル電界効果トランジスタ（ＮＦＥＴ１３０）のゲート端子を駆動する。
【００２５】
回路１００Ａの動作では、＋ＰＥＡＫ値が＋ＰＥＡＫ  ＶＲＥＦレベルの下であるとき、アナログ比較および制御部１１２は、プルアップＰＦＥＴ遅延の遅延を増加させ、これが、ＰＦＥＴのオン時間を長くする。同様に、＋ＰＥＡＫ値が＋ＰＥＡＫ  ＶＲＥＦレベルの上であるとき、アナログ比較および制御部１１２は、プルアップＰＦＥＴ遅延の遅延を減少させ、これが、ＰＦＥＴ１２８のオン時間を短くする。回路１００Ａの適応ループは、それによって、＋ＰＥＡＫ  ＶＲＥＦ電圧により設定されるように、＋ＰＥＡＫ振幅を決める。
【００２６】
同じように、−ＰＥＡＫ値が−ＰＥＡＫ  ＶＲＥＦレベルの上であるとき、アナログ比較および制御部１１２は、プルダウンＮＦＥＴ遅延の遅延を増加させ、これが、ＮＦＥＴ１３０のオン時間を長くする。同様に、−ＰＥＡＫ値が−ＰＥＡＫ  ＶＲＥＦレベルの下であるとき、アナログ比較および制御部１１２は、プルダウンＮＦＥＴ遅延の遅延を減少させ、これが、ＮＦＥＴ１３０のオン時間を短くする。回路１００Ａの適応ループは、それによって、−ＰＥＡＫ  ＶＲＥＦ電圧により設定されるように、−ＰＥＡＫ振幅を決める。
【００２７】
ジッタを起こさないように制御更新ループが単に遅くゆるやかな更新をするように、ピーク検出器１１０は、典型的には、検出されたピークの値を多くのサイクルにわたって平均化する平均化検出器と共に実装されることに留意されたい。回路１００Ａのプルアップ・ループとプルダウン・ループは独立して動作することができる。また、検出されたピーク検出器の検知されたピーク電圧は、正のレールの上または負のレールもしくはグランドの下の電圧が発生しないように、実際のピーク電圧に比例して、例えばピーク電圧の１／２であってよい。同様に、＋ＰＥＡＫ  ＶＲＥＦおよび−ＰＥＡＫ  ＶＲＥＦ基準電圧は、有利なことに、同じ理由で、ピーク電圧の同じ比率または割合である。ループが、適切に適応し、遅延ブロック中の電力を最小化するために、可変遅延部１２０、１２２は、通常、ゼロ遅延と遅延のクロックサイクルの１／２との間に制限される。
【００２８】
図３も参照すると、好ましい実施形態に従って、パルス共振ドライバの最適化のために適応制御を実装するための、グランドおよび電力レールの両方への対称的なインダクタ接続を有し、分割ＤＣ阻止コンデンサを有する、全体的に参照符号１００Ｂにより指定される、別の例示的な反転シングル・エンド適応パルス共振クロック・ドライバが示されている。回路１００Ｂでは、同様の、または同一の構成要素について、同じ参照番号が使用される。回路１００Ｂは、直列接続される共振インダクタ１０４とグランドに接続される大きいＤＣ阻止コンデンサＣ  ＤＣ１  １０６と一緒に、正の電圧レールに接続される大きいＤＣ阻止コンデンサＣ  ＤＣ２  １１４に直列に接続される追加の対称的なインダクタ１０５を含む。
【００２９】
図４も参照すると、好ましい実施形態に従って、パルス共振ドライバの最適化のために適応制御を実装する、入力クロック（ＣＬＫ−ＩＮ）、出力ＰＦＥＴ１２８および出力ＮＦＥＴ１３０の状態、ならびに反転出力クロックＣＬＯＣＫ  ＯＵＴ−またはＩＮＶＥＲＴＥＤ  ＣＬＯＣＫ  ＯＵＴの、全体的に参照符号２００により指定される波形を示す図が示されている。プルアップ遅延期間またはプルダウン遅延期間の最後において、ドライバは、クロックが再び切り替えを開始するまでＰＦＥＴおよびＮＦＥＴの両方がオフになることを意味する、３値状態になることに留意されたい。これが、望ましくない状態である場合、プルアップ遅延期間またはプルダウン遅延期間の最後において、望ましいように、クロック出力を静的なローまたはハイにするため、クロック制御信号から駆動される、追加のプルアップまたはプルダウン・デバイスを使用することができる。
【００３０】
図５および図６を参照すると、好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、全体的に参照符号３００により指定される、例示的な反転差動適応パルス共振クロック・ドライバが示されている。
【００３１】
回路３００は、反転クロック出力ＣＬＯＣＫ  ＯＵＴ−を提供する反転パルス・ドライバ３０２に印加されるクロック入力ＣＬＯＣＫ  ＩＮ＋、反転クロック出力ＣＬＯＣＫ  ＯＵＴ＋を提供する反転パルス・ドライバ３０４に印加されるクロック入力ＣＬＯＣＫ  ＩＮ−、第１の共振インダクタ３０５、大きいＤＣ阻止コンデンサＣ  ＤＣ３０６、および反転パルス・ドライバ３０２、３０４の出力間に直列に接続される第２の共振インダクタ３０８を含む。第１の共振インダクタ３０５、第２の共振インダクタ３０８と直列に接続される大きいＤＣ阻止コンデンサＣ  ＤＣ３０６は、インダクタが、反転パルス・ドライバ出力を下側電力レールまたはグランドに非常に低い周波数で短絡するのを防止する。実効クロック負荷静電容量３１０は、回路および配線負荷から構成される。抵抗損失構成要素（図示せず）は、ほとんど全ての構成要素で、直列抵抗または並列な漏れ抵抗である可能性がある。一般的な支配的損失構成要素は、直列インダクタＲ、配線直列抵抗、および容量性負荷直列抵抗である。
【００３２】
回路３００は、反転パルス・ドライバ３０２、３０４の反転クロック出力ＣＬＯＣＫ  ＯＵＴ−とＣＬＯＣＫ  ＯＵＴ＋との間に接続されるピーク検出器３１２を含み、ピーク検出器は、アナログ比較および制御部３１４に印加される、検出された正のピーク値＋ＰＥＡＫ  ＶＡＬＵＥおよび検出された負のピーク値−ＰＥＡＫ  ＶＡＬＵＥを提供する。ピーク検出器３１２は、共振電圧波形のピークの正または高レベル振幅およびピークの負または低レベル振幅に対応するアナログ値を生成する。
【００３３】
アナログ比較および制御部３１４は、検出された正の差分ピーク値＋ＰＥＡＫ  ＶＡＬＵＥを正のピーク基準値＋ＰＥＡＫ  ＶＲＥＦと比較し、検出された負の差分ピーク値−ＰＥＡＫ  ＶＡＬＵＥを負のピーク基準値−ＰＥＡＫ  ＶＲＥＦと比較して、反転パルス・ドライバ３０２、３０４中の関連する可変遅延を増加するか減少するかを決定する。アナログ比較および制御部３１４は、プルアップ・デバイス制御フィードバック、プルダウン・デバイス制御フィードバックという線で示され、反転パルス・ドライバ３０２、３０４に印加される、特定されたプルアップ・デバイス制御フィードバックおよびプルダウン・デバイス制御フィードバックを生成および印加する。差分正ピーク振幅を増加する制御は、反転パルス・ドライバ３０２プルアップ可変遅延を増加し、反転パルス・ドライバ３０４プルダウン可変遅延を増加することに留意されたい。同様に、差分負ピーク振幅を増加する制御は、反転パルス・ドライバ３０２プルダウン可変遅延を増加し、反転パルス・ドライバ３０４プルアップ可変遅延を増加する。
【００３４】
図６に示されるように、反転パルス・ドライバ３０２、３０４は、プルアップ・デバイス制御フィードバックＰＵＬＬ−ＵＰを受け取る可変遅延部３２０に印加され、プルダウン・デバイス制御フィードバックＰＵＬＬ−ＤＯＷＮを受け取る可変遅延部３２２に印加される、それぞれのクロック入力ＣＬＯＣＫ  ＩＮを受け取る。クロック入力ＣＬＯＣＫ  ＩＮは、２入力ＯＲゲート３２４の入力に印加され、可変遅延部３２０の出力は、ＯＲゲート３２４の反転入力に印加される。クロック入力ＣＬＯＣＫ  ＩＮは、２入力ＡＮＤゲート３２６の入力に印加され、可変遅延部３２２の出力は、ＡＮＤゲート３２６の反転入力に印加される。ＯＲゲート出力は、プルアップＰチャネル電界効果トランジスタ（ＰＦＥＴ３２８）への入力を提供する。ＡＮＤゲート出力は、プルダウンＮチャネル電界効果トランジスタ（ＮＦＥＴ３３０）への入力を提供する。
【００３５】
図７および図８を参照すると、好ましい実施形態に従う、パルス共振ドライバの最適化のために適応制御を実装するための、全体的に参照符号４００により指定される、例示的な非反転差動適応パルス共振クロック・ドライバが示されている。
【００３６】
回路４００は、非反転クロック出力ＣＬＯＣＫ  ＯＵＴ＋を提供する非反転パルス・ドライバ４０２に印加されるクロック入力ＣＬＯＣＫ  ＩＮ＋、非反転クロック出力ＣＬＯＣＫ  ＯＵＴ−を提供する非反転パルス・ドライバ４０４に印加されるクロック入力ＣＬＯＣＫ  ＩＮ−、第１の共振インダクタ４０５、大きいＤＣ阻止コンデンサＣ  ＤＣ４０６、および非反転パルス・ドライバ４０２、４０４の出力間に直列に接続される第２の共振インダクタ４０８を含む。第１の共振インダクタ４０５、第２の共振インダクタ４０８と直列に接続される大きいＤＣ阻止コンデンサＣ  ＤＣ４０６は、インダクタが、反転パルス・ドライバ出力を下側電力レールまたはグランドに非常に低い周波数で短絡するのを防止する。実効クロック負荷静電容量４１０は、回路および配線負荷から構成される。抵抗損失構成要素（図示せず）は、ほとんど全ての構成要素で、直列抵抗または並列な漏れ抵抗である可能性がある。一般的な支配的損失構成要素は、直列インダクタＲ、配線直列抵抗、および容量性負荷直列抵抗である。
【００３７】
回路４００は、非反転パルス・ドライバ４０２、４０４の非反転クロック出力ＣＬＯＣＫ  ＯＵＴ−とＣＬＯＣＫ  ＯＵＴ＋との間に接続されるピーク検出器４１２を含み、ピーク検出器は、アナログ比較および制御部４１４に印加される、検出された正のピーク値＋ＰＥＡＫ  ＶＡＬＵＥおよび検出された負のピーク値−ＰＥＡＫ  ＶＡＬＵＥを提供する。ピーク検出器４１２は、共振電圧波形のピークの正または高レベル振幅およびピークの負または低レベル振幅に対応するアナログ値を生成する。
【００３８】
アナログ比較および制御部４１４は、検出された正の差分ピーク値＋ＰＥＡＫ  ＶＡＬＵＥを正のピーク基準値＋ＰＥＡＫ  ＶＲＥＦと比較し、検出された負のピーク値−ＰＥＡＫ  ＶＡＬＵＥを負の差分ピーク基準値−ＰＥＡＫ  ＶＲＥＦと比較して、非反転パルス・ドライバ４０２、４０４中の関連する可変遅延を増加するか減少するかを決定する。アナログ比較および制御部４１４は、プルアップ・デバイス制御フィードバック、プルダウン・デバイス制御フィードバックという線で示され、非反転パルス・ドライバ４０２、４０４に印加される、特定されたプルアップ・デバイス制御フィードバックおよびプルダウン・デバイス制御フィードバックを生成および印加する。差分正ピーク振幅を増加する制御は、非反転パルス・ドライバ４０２プルアップ可変遅延を増加し、非反転パルス・ドライバ４０４プルダウン可変遅延を増加することに留意されたい。同様に、差分負ピーク振幅を増加する制御は、非反転パルス・ドライバ４０２プルダウン可変遅延を増加し、非反転パルス・ドライバ４０４プルアップ可変遅延を増加する。
【００３９】
図８に示されるように、非反転パルス・ドライバ４０２、４０４は、プルアップ・デバイス制御フィードバックＰＵＬＬ−ＵＰを受け取る可変遅延部４２０に印加され、プルダウン・デバイス制御フィードバックＰＵＬＬ−ＤＯＷＮを受け取る可変遅延部４２２に印加される、それぞれのクロック入力ＣＬＯＣＫ  ＩＮを受け取る。クロック入力ＣＬＯＣＫ  ＩＮは、２入力ＯＲゲート４２４の反転入力に印加され、可変遅延部４２０の出力は、ＯＲゲート４２４の第２の入力に印加される。クロック入力ＣＬＯＣＫ  ＩＮは、２入力ＡＮＤゲート４２６の反転入力に印加され、可変遅延部４２２の出力は、ＡＮＤゲート４２６の第２の入力に印加される。ＯＲゲート出力は、プルアップＰチャネル電界効果トランジスタ（ＰＦＥＴ４２８）への入力を提供する。ＡＮＤゲート出力は、プルダウンＮチャネル電界効果トランジスタ（ＮＦＥＴ４３０）への入力を提供する。
【００４０】
本発明の好ましい実施形態の特徴によれば、回路１００Ａ、１００Ｂ、３００、および４００で、最小の共振クロック信号スイング、すなわち降伏電圧制限を条件とする、オーバーシュートおよびアンダーシュートを含む最大のスイングを有する最も速い立上り時間で、最も低い電力損失が得られる。最も低いデューティ・サイクル歪は、通常、最小振幅と最大振幅との間にある。回路１００Ａ、１００Ｂ、３００、および４００にとって、最適な選択が何であれ、適応フィードバックループは、プロセス、電圧、温度、および負荷条件にわたる振幅変動を最小化する。
【００４１】
図９は、例示的な設計フロー５００のブロック図を示す。設計フロー５００は、設計されるＩＣのタイプに依存して変化してよい。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー５００は、標準構成要素を設計するための設計フロー５００と異なってよい。設計構造５０２は、設計プロセス５０４への入力であることが好ましく、ＩＰプロバイダ、コア・デベロッパ、もしくは他の設計会社からもたらされることができ、または、設計フローのオペレータによって、もしくは他の供給源から生成することができる。設計構造５０２は、概略図または例えばＶｅｒｉｌｏｇ、ＶＨＤＬ、ＣなどといったＨＤＬ、ハードウェア記述言語の形式で、回路１００Ａ、１００Ｂ、３００、および４００を備える。設計構造５０２は、１つまたは複数の機械可読媒体上に含むことができる。例えば、設計構造５０２は、回路１００Ａ、１００Ｂ、３００、および４００の、テキスト・ファイルまたは図式表現であってよい。設計プロセス５０４は、好ましくは、回路１００Ａ、１００Ｂ、３００、および４００をネットリスト５０６に合成または変換し、ネットリスト５０６は、例えば、集積回路設計において他の要素および回路への接続を記載する配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、機械可読媒体のうちの少なくとも１つに記録される。これは、回路についての設計仕様およびパラメータに応じて、ネットリスト５０６が１回または複数回再合成される、反復プロセスであってよい。
【００４２】
設計プロセス５０４は、様々な入力、例えば、１４ｎｍ、２２ｎｍ、３２ｎｍ、４５ｎｍ、９０ｎｍなどといった異なる技術ノードなどの所与の製作技術についての、モデル、レイアウト、および記号表現を含む、一般的に使用される要素、回路、およびデバイスの組を収容することができるライブラリ要素５０８からの入力を使用して、設計仕様５１０、特性データ５１２、検証データ５１４、設計ルール５１６、ならびにテストパターンおよび他の試験情報を含むことができる試験データ・ファイル５１８を含むことができる。設計プロセス５０４は、例えば、タイミング分析、検証、設計ルール・チェック、配置配線動作などの、標準的な回路設計プロセスをさらに含むことができる。集積回路設計の当業者は、本発明の範囲および思想から逸脱することなく、設計プロセス５０４で使用される可能な電子設計自動ツールおよびアプリケーションの範囲を了解することができる。本発明の設計構造は、何らかの特定の設計フローに限定されない。
【００４３】
設計プロセス５０４は、図１、図２、図３、図５、図６、図７、および図８に示されるような本発明の実施形態を、（該当する場合は）任意の追加の集積回路設計またはデータと一緒に、第２の設計構造５２０に変換するのが好ましい。第２の設計構造５２０は、集積回路のレイアウト・データの交換用に使用されるデータ・フォーマットで記憶媒体上に存在し、例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、またはそのような設計構造を記憶するための任意の他の好適なフォーマットで記憶される情報である。第２の設計構造５２０は、図１、図２、図３、図５、図６、図７、および図８に示されるような本発明の実施形態を作り出すため、例えば、試験データ・ファイル、設計内容ファイル、製作データ、レイアウト・パラメータ、配線、金属のレベル、バイア、形状、製作ラインを通して経路指定するためのデータ、および半導体製造業者により要求される任意の他のデータなどの情報を含むことができる。第２の設計構造５２０は、次いで、ステージ５２２に進むことができ、ここで、例えば、第２の設計構造５２０は、テープアウトに進む、製作へとリリースされる、マスク・ハウスにリリースされる、他のデザイン・ハウスに送付される、顧客に返信される、などとなる。
【００４４】
本発明は、図面に示される本発明の実施形態の詳細を参照して記載されてきたが、これらの詳細は、添付の特許請求の範囲で主張されるように、本発明の範囲を限定する意図はない。
【符号の説明】
【００４５】
１００Ａ  回路
１００Ｂ  回路
１０２  反転パルス・ドライバ
１０４  共振インダクタ
１０５  対称的なインダクタ
１０６  ＤＣ阻止コンデンサＣ  ＤＣ１
１０８  実効クロック負荷静電容量
１１０  ピーク検出器
１１２  アナログ比較および制御部
１１４  ＤＣ阻止コンデンサＣ  ＤＣ２
１２０  可変遅延部
１２２  可変遅延部
１２４  ＯＲゲート
１２６  ＡＮＤゲート
１２８  ＰＦＥＴ
１３０  ＮＦＥＴ
３００  回路
３０２  反転パルス・ドライバ
３０４  反転パルス・ドライバ
３０５  第１の共振インダクタ
３０６  ＤＣ阻止コンデンサＣ  ＤＣ
３０８  第２の共振インダクタ
３１０  実効クロック負荷静電容量
３１２  ピーク検出器
３１４  アナログ比較および制御部
３２０  可変遅延部
３２２  可変遅延部
３２４  ＯＲゲート
３２６  ＡＮＤゲート
３２８  ＰＦＥＴ
３３０  ＮＦＥＴ
４００  回路
４０２  非反転パルス・ドライバ
４０４  非反転パルス・ドライバ
４０５  第１の共振インダクタ
４０６  ＤＣ阻止コンデンサＣ  ＤＣ
４０８  第２の共振インダクタ
４１０  実効クロック負荷静電容量
４１２  ピーク検出器
４１４  アナログ比較および制御部
４２０  可変遅延部
４２２  可変遅延部
４２４  ＯＲゲート
４２６  ＡＮＤゲート
４２８  ＰＦＥＴ
４３０  ＮＦＥＴ
５００  設計フロー
５０２  設計構造
５０４  設計プロセス
５０６  ネットリスト
５０８  ライブラリ要素
５１０  設計仕様
５１２  特性データ
５１４  検証データ
５１６  設計ルール
５１８  試験データ・ファイル
５２０  第２の設計構造
５２２  ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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