(57)【特許請求の範囲】
【請求項１】
Ｎ−型ドリフト層（１）と、
前記Ｎ−型ドリフト層（１）の上面側の表層部に形成されたＰ型ウェル層（２）と、
前記Ｐ型ウェル層（２）の表層部に形成されたＮ型エミッタ層（３）と、
前記Ｎ−型ドリフト層（１）、前記Ｐ型ウェル層（２）および前記Ｎ型エミッタ層（３）が形成された半導体層の上面側に形成されたゲート電極（５ａ，５ｂ）と、
前記Ｎ−型ドリフト層（１）の下面側に形成されたＮ型バッファ層（６）と、
前記Ｎ型バッファ層（６）の下面側に形成されたＰ型コレクタ層（７）と、
前記Ｎ型バッファ層（６）内に部分的に形成され、不純物濃度が前記Ｎ型バッファ層（６）の不純物濃度よりも高く、且つ、前記Ｐ型コレクタ層（７）の不純物濃度以上の不純物濃度を有するＮ＋＋型層（８）と、
を備え、
前記Ｎ＋＋型層（８）は、前記Ｎ型エミッタ層（３）の真下の領域を避けるように配設されている、
ことを特徴とする半導体装置（１０）。
【請求項２】
Ｎ−型ドリフト層（１）と、
前記Ｎ−型ドリフト層（１）の上面側の表層部に形成されたＰ型ウェル層（２）と、
前記Ｐ型ウェル層（２）の表層部に形成されたＮ型エミッタ層（３）と、
前記Ｎ−型ドリフト層（１）、前記Ｐ型ウェル層（２）および前記Ｎ型エミッタ層（３）が形成された半導体層の上面側に形成されたゲート電極（５ａ，５ｂ）と、
前記Ｎ−型ドリフト層（１）の下面側に形成されたＮ型バッファ層（６）と、
前記Ｎ型バッファ層（６）の下面側に形成されたＰ型コレクタ層（７）と、
前記Ｎ型バッファ層（６）内に部分的に形成され、不純物濃度が前記Ｎ型バッファ層（６）の不純物濃度よりも高く、且つ、前記Ｐ型コレクタ層（７）の不純物濃度以上の不純物濃度を有するＮ＋＋型層（８）と、
を備え、
前記半導体装置（１０）は、
絶縁膜を介して前記ゲート電極（５ａ）に対向する前記Ｎ型エミッタ層（３）を有するセルと、
絶縁膜を介して前記ゲート電極（５ｂ）に対向する前記Ｎ型エミッタ層（３）を有しないダミーセルと、
を含み、
前記Ｎ＋＋型層（８）は、前記ダミーセル内のみに形成されている、
ことを特徴とする半導体装置（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ライトパンチスルー型の絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）に関するものである。
【背景技術】
【０００２】
インバータ等の電力変換装置に用いられる半導体装置として、ＩＧＢＴが広く用いられている。近年、電力変換装置の大容量化および高電流密度化の要求が高まっており、ＩＧＢＴの素子構造に改良が加えられている。例えば下記の特許文献１には、ＩＧＢＴのＰ型コレクタ層とＮ型バッファ層との境界部分に、Ｎ型バッファ層よりも不純物濃度の高いＮ＋＋型領域が形成された構造が開示されている。この構造により、ＩＧＢＴのスイッチング動作時における電力損失を低減することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−３０７１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、インバータの定格電流を拡大するために、複数のＩＧＢＴ素子を並列接続させることが行われている。その場合、各ＩＧＢＴ素子のオン電圧のばらつきがあると、各ＩＧＢＴ素子に流れる電流に偏りが生じ、特定のＩＧＢＴ素子に電流が集中し、当該ＩＧＢＴ素子が破壊されるおそれがある。そのため、並列接続する複数のＩＧＢＴ素子は、特性のばらつきが小さいことが必要とされる。【０００５】
特に、並列接続された複数のＩＧＢＴ素子が、温度の上昇につれてオン電圧が下がる特性を持つ（つまり、オン電圧が負の温度係数を持つ）場合には、各ＩＧＢＴ素子の温度にばらつきが生じたときに電流集中が起こりやすく、それがインバータの大容量化の障害となっていた。【０００６】
電流集中を抑制するために、ＩＧＢＴ素子のオン電圧に正の温度係数を持たせる場合、一般的に、Ｐ型コレクタ層の不純物濃度を低くし、下面側（コレクタ層側）からのホールの注入を抑制する必要がある。しかし、Ｐ型コレクタ層の不純物濃度を低くすると、短絡動作時に遮断可能電流値が低下するという問題が生じる。【０００７】
本発明は以上のような課題を解決するためになされたものであり、並列接続時に特定の素子への電流集中を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、Ｎ−型ドリフト層と、前記Ｎ−型ドリフト層の上面側の表層部に形成されたＰ型ウェル層と、前記Ｐ型ウェル層の表層部に形成されたＮ型エミッタ層と、前記Ｎ−型ドリフト層、前記Ｐ型ウェル層および前記Ｎ型エミッタ層が形成された半導体層の上面側に形成されたゲート電極と、前記Ｎ−型ドリフト層の下面側に形成されたＮ型バッファ層と、前記Ｎ型バッファ層の下面側に形成されたＰ型コレクタ層と、前記Ｎ型バッファ層内に部分的に形成され、不純物濃度が前記Ｎ型バッファ層の不純物濃度よりも高く、且つ、前記Ｐ型コレクタ層の不純物濃度以上の不純物濃度を有するＮ＋＋型層と、を備え、前記Ｎ＋＋型層（８）は、前記Ｎ型エミッタ層（３）の真下の領域を避けるように配設されているものである。
【発明の効果】
【０００９】
本発明によれば、Ｎ＋＋型層によって、半導体装置の下面側から注入されるホールの量が抑制され、それによりクロスポイント電流値が低くなる。よって、複数の半導体装置を並列接続した状態で、電流集中により特定の半導体装置が発熱しても、その半導体装置を流れる電流に負帰還がかかるため、電流集中による破壊を防止できる。また、Ｎ＋＋型層の不純物濃度を、Ｐ型コレクタ層の不純物濃度以上にすることで、Ｎ＋＋型層形成時の不純物の注入量にばらつきが生じても、半導体装置のオン電圧を安定させることができる。【００１０】
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】クロスポイント電流値の定義を説明するための図である。
【図３】実施の形態１に係る半導体装置における不純物濃度分布の一例を示す図である。
【図４】実施の形態１に係る半導体装置における不純物濃度分布の一例を示す図である。
【図５】半導体装置のクロスポイント電流値と、短絡動作時における半導体装置の裏面近傍の電界強度との関係を示す図である。
【図６】実施の形態２に係る半導体装置の構造を示す断面図である。
【図７】本発明をプレーナゲート型ＩＧＢＴに適用した場合の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置１０の構造を示す断面図である。当該半導体装置１０は、ライトパンチスルー型のトレンチゲート型ＩＧＢＴである。
【００１３】
半導体装置１０は、例えばシリコン基板などの半導体層から成るＮ−型ドリフト層１を有しており、Ｎ−型ドリフト層１の表層部には、Ｐ型ウェル層２が形成されている。Ｐ型ウェル層２の表層部には、部分的にＮ型エミッタ層３が形成されている。ここで、Ｎ−型ドリフト層１、Ｐ型ウェル層２およびＮ型エミッタ層３が形成された半導体層において、Ｐ型ウェル層２およびＮ型エミッタ層３が形成された側の面を「上面」、その反対側の面を「下面」あるいは「裏面」と定義する。
【００１４】
Ｎ−型ドリフト層１、Ｐ型ウェル層２およびＮ型エミッタ層３が形成された半導体層の上面側には、ゲート絶縁膜４を介してゲート電極５ａ，５ｂが形成されている。本実施の形態の半導体装置１０はトレンチゲート型ＩＧＢＴであるため、当該半導体層にはＰ型ウェル層２を貫通する複数のトレンチが形成されており、各トレンチ内に、ゲート絶縁膜４を介してゲート電極５ａまたは５ｂが形成されている。つまり、ゲート電極５ａ，５ｂは、Ｐ型ウェル層２の上面からＮ−型ドリフト層１に達する深さを有している。Ｎ−型ドリフト層１の下面側には、Ｎ型バッファ層６が形成されている。さらに、Ｎ型バッファ層６の下面側には、Ｐ型コレクタ層７が形成されている。
【００１５】
ゲート電極５ａは、Ｎ型エミッタ層３を貫通するトレンチ内に形成されている。つまり、ゲート電極５ａは、ゲート絶縁膜４を介して、Ｎ型エミッタ層３と、Ｎ型エミッタ層３の下のＰ型ウェル層２と、Ｐ型ウェル層２の下のＮ−型ドリフト層１とに跨がって対向するように延びている。ゲート電極５ａにしきい値電圧以上の電圧が印加されると、Ｎ型エミッタ層３の下のＰ型ウェル層２に、Ｎ型エミッタ層３とＮ−型ドリフト層１との間を導通させるチャネルが形成され、ＩＧＢＴセルがオン状態となる。
【００１６】
一方、ゲート電極５ｂは、Ｐ型ウェル層２のＮ型エミッタ層３が無い部分を貫通するトレンチ内に形成されている。つまり、ゲート電極５ｂは、ゲート絶縁膜４を介してＮ型エミッタ層３に対向していない。そのため、ゲート電極５ｂは配設されたセルは、ＩＧＢＴとして機能しない。以下、ゲート電極５ｂが配設されたセル（Ｎ型エミッタ層３を有しないセル）を「ダミーセル」と称し、ゲート電極５ｂを「ダミーゲート電極」と称す。
【００１７】
ここで、ＩＧＢＴ素子のオン電圧の温度係数の正負を定量的に評価するための指標として、「クロスポイント電流値」（ＩＣＰ）を定義する。クロスポイント電流値は、常温時（例えば２５℃）と高温時（例えば１５０℃）とでオン電圧が同一となる電流値として定義される。
【００１８】
図２に、常温時（２５℃）および高温時（１５０℃）における、ＩＧＢＴのオン電圧ＶＣＥ（コレクタ−エミッタ間電圧）とコレクタ電流ＩＣとの関係を示す。図２に示すように、コレクタ電流ＩＣがクロスポイント電流値ＩＣＰに等しいときは、オン電圧ＶＣＥは常温時と高温時とで等しい。コレクタ電流ＩＣがクロスポイント電流値ＩＣＰよりも大きいときは、オン電圧ＶＣＥは常温時よりも高温時の方が高くなり、コレクタ電流ＩＣがクロスポイント電流値ＩＣＰよりも小さいときは、オン電圧ＶＣＥは常温時よりも高温時の方が低くなる。
【００１９】
本実施の形態では、半導体装置１０のクロスポイント電流値を、定格電流よりも低い値に設定する。この場合、複数の半導体装置１０を並列接続した状態で、電流集中によって特定の半導体装置１０が発熱すると、その半導体装置１０を流れる電流に負帰還がかかるため、電流集中による破壊を防止できる。クロスポイント電流値は、半導体装置１０の下面側（Ｐ型コレクタ層７側）から注入されるホールを抑制することによって、低下させることができる。
【００２０】
次に、半導体装置１０の形成方法について説明する。まず、シリコン基板などから成るＮ−型ドリフト層１の上面側に、Ｐ型ウェル層２、Ｎ型エミッタ層３、ゲート絶縁膜４、ゲート電極５ａおよびダミーゲート電極５ｂ等を形成する。これらの形成手法は、公知の技術と同様でよいため、詳細な説明は省略する。
【００２１】
その後、Ｎ−型ドリフト層１の下面側に、例えばＰ（リン）をイオン注入することによって、Ｎ型バッファ層６を形成する。続いて、Ｎ型バッファ層６の下面側に、写真製版技術を用いた選択的なイオン注入によりＰを追加注入することで、Ｎ型バッファ層６の一部にＮ＋＋型層８を形成する。さらに、Ｎ−型ドリフト層１の下面側に、例えばＢ（ホウ素）をイオン注入することで、Ｐ型コレクタ層７を形成する。
【００２２】
Ｎ＋＋型層８を形成するＰのイオン注入における加速エネルギーは、Ｎ型バッファ層６を形成するＰのイオン注入における加速エネルギーよりも低く、且つ、Ｐ型コレクタ層７を形成するＢのイオン注入における加速エネルギーよりも高くする。それにより、Ｎ＋＋型層８は、Ｎ型バッファ層６とＰ型コレクタ層７との境界近傍に形成される。また、Ｎ＋＋型層８を形成するためのＰの注入量（ドーズ量）は、Ｐ型コレクタ層７を形成するためのＢの注入量と等しいかそれよりも多くする。つまり、Ｎ＋＋型層８の不純物濃度を、Ｐ型コレクタ層７の不純物濃度以上にする。
【００２３】
半導体装置１０の不純物濃度分布の一例を、図３および図４に示す。図３は、図１のＡ１−Ａ２線に沿った断面、すなわちＮ＋＋型層８が形成されていない領域におけるＮ−型ドリフト層１、Ｎ型バッファ層６およびＰ型コレクタ層７の断面の不純物濃度分布を示している。図４は、図１のＢ１−Ｂ２線に沿った断面、すなわちＮ＋＋型層８が形成された領域におけるＮ−型ドリフト層１、Ｎ型バッファ層６およびＰ型コレクタ層７の断面の不純物濃度分布を示している。この例では、図４のように、Ｎ＋＋型層８の不純物濃度を、Ｐ型コレクタ層７の不純物濃度よりも大きくしている。
【００２４】
Ｎ型バッファ層６、Ｐ型コレクタ層７、Ｎ＋＋型層８を形成した後、Ｎ−型ドリフト層１の下面側に、レーザーアニール等の活性化処理を施すことで、Ｎ型バッファ層６、Ｐ型コレクタ層７およびＮ＋＋型層８層を活性化させる。その結果、図１に示した半導体装置１０が得られる。
【００２５】
本実施の形態のように、Ｎ型バッファ層６内にＮ＋＋型層８を部分的に形成することで、半導体装置１０のオン動作時にＰ型コレクタ層７側から注入されるホールの量が抑制され、半導体装置１０のクロスポイント電流値を低くできる。半導体装置１０のクロスポイント電流値を定格電流よりも低くすることで、複数の半導体装置１０を並列接続したときに、電流集中によって特定の半導体装置１０が発熱したとしても、その半導体装置１０を流れる電流に負帰還がかかり、電流集中による破壊が防止される。また、半導体装置１０のチップ温度のアンバランスが抑制されるため、並列接続時のチップの温度がより安定する。また、Ｎ＋＋型層８の不純物濃度を、Ｐ型コレクタ層７の不純物濃度以上にすることで、Ｎ＋＋型層８を形成する際のＰの注入量にばらつきが生じても、半導体装置１０のオン電圧を安定させることができる。
【００２６】
図５は、半導体装置１０のクロスポイント電流値（常温を２５℃、高温を１５０℃と設定）と、常温での短絡動作時における半導体装置１０の裏面近傍（Ｎ型バッファ層６の近傍）の電界強度との関係を示すシミュレーション結果である。図５には、比較のため、従来構造（図１からＮ＋＋型層８を省略した構造）におけるシミュレーション結果も示している。半導体装置１０の裏面側の電界強度が増加すると、短絡電流を遮断できずにチップが破壊してしまう恐れがあるが、本実施の形態に係る半導体装置１０では、裏面側にＮ＋＋型層８を設けられていることで、従来構造よりも裏面側の電界強度の増加を抑制しながら、クロスポイント電流値を低くすることができる。
【００２７】
また、Ｎ＋＋型層８を形成するＰのイオン注入における加速エネルギーを、Ｐ型コレクタ層７を形成するＢのイオン注入における加速エネルギーよりも高くすることで、Ｐ型コレクタ層７は半導体装置１０の裏面全体に形成される。それにより、Ｐ型コレクタ層７と例えばＡｌ（アルミニウム）で形成される裏面電極（コレクタ電極）との間の接続を、低抵抗なオーミック接合とすることができ、オン電圧の増加を抑制できる。
【００２８】
＜実施の形態２＞
図６は、実施の形態２に係る半導体装置１０の構造を示す断面図である。図６においては、図１に示したものと同様の要素には、図１と同一の符号を付している。
【００２９】
図６に示すように、実施の形態２の半導体装置１０では、Ｎ＋＋型層８が、Ｎ型エミッタ層３を有するＩＧＢＴセルには形成されず、Ｎ型エミッタ層３を有しないダミーセル（ダミーゲート電極５ｂを有するセル）のみに形成される。それにより、Ｎ＋＋型層８は、Ｎ型エミッタ層３の真下の領域を避けるように配置される。
【００３０】
半導体装置１０のオン動作時には、Ｎ型エミッタ層３の真下の領域で電子電流が多くなるが、Ｎ型エミッタ層３の真下の領域を避けるようにＮ＋＋型層８を配置することで、半導体装置１０の短絡動作時における裏面近傍の電界強度は抑制される。それにより、半導体装置１０の短絡動作時の遮断可能電流が大きくなるという効果が得られる。
【００３１】
図６では、Ｎ＋＋型層８をダミーセル内にのみ形成したが、Ｎ＋＋型層８がＮ型エミッタ層３の真下の領域にまで達しない程度に、ダミーセルの外側にまでＮ＋＋型層８が延びていてもよい。
【００３２】
また、上の説明では、Ｎ−型ドリフト層１の材料の例としてシリコンを挙げたが、それに限定されるものではなく、例えば炭化珪素、窒化ガリウム系材料、ダイヤモンドなどのワイドバンドギャップ半導体をＮ−型ドリフト層１の材料としてもよい。
【００３３】
また、図１および図６では、本発明をトレンチゲート型ＩＧＢＴに適用した例を示したが、本発明はトレンチゲート型ＩＧＢＴへの適用に限定されるものではなく、プレーナゲート型ＩＧＢＴにも適用可能である。例えば、上記の実施の形態２をプレーナゲート型ＩＧＢＴに適用した場合の構成を、図７に示す。すなわち、図７では、Ｎ＋＋型層８を、Ｎ型エミッタ層３を有するＩＧＢＴセルには形成せず、Ｎ型エミッタ層３を有しないダミーセル（ダミーゲート電極５ｂを有するセル）のみに形成している。なお、図７においては、図６に示したものと同様の要素には、図６と同一の符号を付している。
【００３４】
図７において、ゲート電極５ａおよびダミーゲート電極５ｂは、Ｎ−型ドリフト層１、Ｐ型ウェル層２およびＮ型エミッタ層３が形成された半導体層の上面上に平面的に形成されている。そのうちのゲート電極５ａは、ゲート絶縁膜４を介して、Ｎ型エミッタ層３と、当該Ｎ型エミッタ層３に隣接するＰ型ウェル層２と、当該Ｐ型ウェル層２に隣接するＮ−型ドリフト層１とに跨がって対向するように延びている。一方、ダミーゲート電極５ｂは、Ｐ型ウェル層２のＮ型エミッタ層３が無い部分と、それに隣接するＮ−型ドリフト層１とに跨がって形成されている。つまり、ダミーゲート電極５ｂは、ゲート絶縁膜４を介してＮ型エミッタ層３に対向していない。
【００３５】
一般に、トレンチゲート型ＩＧＢＴは集積度が高く、高電流密度化が可能であるという利点があるが、例えば、半導体装置のパッケージサイズに余裕があり、高集積化よりもチップの放熱性を重要視する等の理由でブレーナゲート型ＩＧＢＴを使用する場合がある。本発明をブレーナゲート型ＩＧＢＴに適用した場合でも、トレンチゲート型ＩＧＢＴに適用した場合と同様の効果が得られる。
【００３６】
図７には、実施の形態２をプレーナゲート型ＩＧＢＴに適用した例を示したが、もちろん実施の形態１もプレーナゲート型ＩＧＢＴに適用可能である。すなわち、プレーナゲート型ＩＧＢＴに本発明をする場合、Ｎ＋＋型層８の一部を、Ｎ型エミッタ層３を有するＩＧＢＴセルに形成してもよい。
【００３７】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【００３８】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【符号の説明】
【００３９】
１０  半導体装置、１  Ｎ−型ドリフト層、２  Ｐ型ウェル層、３  Ｎ型エミッタ層、４  ゲート絶縁膜、５ａ  ゲート電極、５ｂ  ダミーゲート電極、６  Ｎ型バッファ層、７  Ｐ型コレクタ層、８  Ｎ＋＋型層。
【図１】
0006739659.tif 000002
【図２】
0006739659.tif 000003
【図３】
0006739659.tif 000004
【図４】
0006739659.tif 000005
【図５】
0006739659.tif 000006
【図６】
0006739659.tif 000007
【図７】
0006739659.tif 000008