(57)【特許請求の範囲】
【請求項１】
メモリダイオードであって、
前記メモリダイオードは、ボトム電極、隔離層、記憶層、及びトップ電極が下から上へ順次に積み重ねることで形成され、
前記記憶層は、酸化ゲルマニウム、酸化アルミニウム、及び酸化ハフニウムが下から上へ順次に積み重ねることで形成され、
前記ボトム電極の材料はゲルマニウムである、ことを特徴とするメモリダイオード。
【請求項２】
メモリダイオードは、動作状態で、そのボトム電極が接地しており、対応する電圧をそのトップ電極に印加することで、メモリダイオードのオフ状態とオン状態との間の変換が実現される、ことを特徴とする請求項１に記載のメモリダイオード。
【請求項３】
オフ状態にあるメモリダイオードは、負方向電圧が印加されると、抵抗が急に減少し、このプロセスをＳＥＴと称し、メモリダイオードはオフ状態からオン状態になり、ダイオード素子と見なされることができ、
オン状態にあるメモリダイオードは、正方向電圧が印加されると、抵抗が急に増大し、このプロセスをＲＥＳＥＴと称し、メモリダイオードはオン状態からオフ状態になり、高い抵抗値を有する抵抗と見なされることができる、ことを特徴とする請求項２に記載のメモリダイオード。
【請求項４】
メモリダイオードに基づく三値連想メモリであって、
当該三値連想メモリは、データ記憶、データ消去及びデータ比較の機能を兼ね備えるカーネルユニットを複数含み、
前記カーネルユニットは、アレイに配列され、行を単位とした全てのカーネルユニットは、同一のマッチラインに接続され、列を単位とした全てのカーネルユニットは、同一の１対の相補サーチ信号線に接続され、
前記カーネルユニットは、第１メモリダイオードと第２メモリダイオードとを含み、前記第１メモリダイオードと前記第２メモリダイオードは、いずれも請求項１に記載のメモリダイオードであり、
前記第１メモリダイオードのトップ電極と前記第２メモリダイオードのトップ電極は、それぞれ１対の相補サーチ信号線に接続され、前記第１メモリダイオードのボトム電極と前記第２メモリダイオードのボトム電極は、同一のマッチラインに接続されている、ことを特徴とするメモリダイオードに基づく三値連想メモリ。
【請求項５】
前記マッチラインの材料はゲルマニウムであり、前記サーチ信号線は、メモリダイオードのトップ電極に接続される金属線である、ことを特徴とする請求項４に記載のメモリダイオードに基づく三値連想メモリ。
【請求項６】
前記カーネルユニットにおける第１メモリダイオードと第２メモリダイオードとは、互いに連携することで、［０］、［１］及び［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］との３つの論理状態を記憶し、
第１メモリダイオードがオン状態にあり、第２メモリダイオードがオフ状態にあるとき、当該カーネルユニットはデータビット［０］を記憶し、
第１メモリダイオードがオフ状態にあり、第２メモリダイオードがオン状態にあるとき、当該カーネルユニットはデータビット［１］を記憶し、
第１メモリダイオードと第２メモリダイオードとがいずれもオフ状態にあるとき、当該カーネルユニットは［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］状態となる、ことを特徴とする請求項４に記載のメモリダイオードに基づく三値連想メモリ。
【請求項７】
カーネルユニットに記憶されたデータビットがサーチ信号と一致するとき、マッチ状態（ｍａｔｃｈ）となり、同一のマッチラインにおける全てのカーネルユニットがいずれもマッチ状態（ｍａｔｃｈ）であるとき、マッチラインは［０］を出力し、
カーネルユニットに記憶されたデータビットがサーチ信号と一致しないとき、ミスマッチ状態（ｍｉｓｍａｔｃｈ）となり、同一のマッチラインがミスマッチ状態（ｍｉｓｍａｔｃｈ）である１つ以上のカーネルユニットを有するとき、マッチラインは［１］を出力する、ことを特徴とする請求項６に記載のメモリダイオードに基づく三値連想メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体と集積回路の分野に関し、具体的に、メモリダイオードに基づく高密度かつ低電力消費の三値連想メモリに関する。
【背景技術】
【０００２】
三値連想メモリ（Ｔｅｒｎａｒｙ  Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  ｍｅｍｏｒｙ  、ＴＣＡＭ）は、並行で複数のデータを検索する機能を有し、応用範囲が広く、例えば、パラメータ曲線抽出（ｐａｒａｍｅｔｅｒ  ｃｕｒｖｅ  ｅｘｔｒａｃｔｉｏｎ）、ハフ変換（Ｈｏｕｇｈ  ｔｒａｎｓｆｏｒｍａｔｉｏｎ）、ハフマン符号化／復号化（Ｈｕｆｆｍａｎ  ｃｏｄｉｎｇ／ｄｅｃｏｄｉｎｇ）などが挙げられる。その主な商業用途は、ネットワークルータにおいてＩＰパケットを分類して転送することである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
現在、三値連想メモリについての設計では、最も注目されているのは、チップのサイズ及び電力消費の問題である。現在、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＭ）に基づく不揮発性コンテンツメモリセルが既に実装されているが、その構造が複雑であり、且つ、製造プロセスが標準ＣＭＯＳプロセスとは完全な互換性を持たない。
【課題を解決するための手段】
【０００４】
本発明は、従来の三値連想メモリの欠点を鑑みて、メモリダイオードに基づく三値連想メモリを提供し、チップのサイズを小さくし、電力消費を低減し、標準ＣＭＯＳプロセスと良好な互換性を持たせることを目的とする。
【０００５】
本発明の目的は、以下の技術案により実現される。メモリダイオードであって、当該メモリダイオードは、ボトム電極、隔離層、記憶層及びトップ電極が下から上へ順次に積み重ねることで形成され、前記記憶層は、酸化ゲルマニウム、酸化アルミニウム、及び酸化ハフニウムが下から上へ順次に積み重ねることで形成され、前記ボトム電極の材料はゲルマニウムである。前記隔離層の材料は酸化ケイ素を含むが、これに限定されない。前記トップ電極は、窒化チタン及び金属ニッケルが積み重ねることで形成されてもよい。
【０００６】
さらに、メモリダイオードは、動作状態で、そのボトム電極が接地しており、そのトップ電極に対応する電圧を印加することで、メモリダイオードのオフ状態とオン状態との間の変換が実現される。
【０００７】
さらに、オフ状態にあるメモリダイオードは、負方向電圧が印加されると、抵抗が急に減少し、このプロセスをＳＥＴと称し、メモリダイオードはオフ状態からオン状態になり、ダイオード素子と見なされることができ、オン状態にあるメモリダイオードは、正方向電圧が印加されると、抵抗が急に増大し、このプロセスをＲＥＳＥＴと称し、メモリダイオードはオン状態からオフ状態になり、高い抵抗値を有する抵抗と見なされることができる。
【０００８】
メモリダイオードに基づく三値連想メモリであって、当該三値連想メモリは、データ記憶、データ消去及びデータ比較の機能を兼ね備えるカーネルユニットを複数含む。
【０００９】
前記カーネルユニットは、アレイに配列され、行を単位とした全てのカーネルユニットは、同一のマッチラインに接続され、列を単位とした全てのカーネルユニットは、同一の１対の相補サーチ信号線に接続されている。
【００１０】
前記カーネルユニットは、第１メモリダイオードと第２メモリダイオードとを含み、前記第１メモリダイオードのトップ電極と前記第２メモリダイオードのトップ電極は、それぞれ１対の相補サーチ信号線に接続され、前記第１メモリダイオードのボトム電極と前記第２メモリダイオードのボトム電極は、同一のマッチラインに接続されている。
【００１１】
さらに、前記マッチラインは、材料がゲルマニウムであり、サーチ信号と記憶データが比較された後の電圧信号を生成するためのものであり、前記サーチ信号線は、ダイオードのトップ電極に接続される金属線であり、サーチ信号及びメモリダイオード内における記憶データを消去するための信号を入力するためのものである。
【００１２】
さらに、前記カーネルユニットにおける第１メモリダイオードと第２メモリダイオードとは、互いに連携することで、［０］、［１］及び［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］との３つの論理状態を記憶し、第１メモリダイオードがオン状態にあり、第２メモリダイオードがオフ状態にあるとき、当該カーネルユニットはデータビット［０］を記憶し、第１メモリダイオードがオフ状態にあり、第２メモリダイオードがオン状態にあるとき、当該カーネルユニットはデータビット［１］を記憶し、第１メモリダイオードと第２メモリダイオードとがいずれもオフ状態にあるとき、当該カーネルユニットは［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］状態となる。
【００１３】
さらに、カーネルユニットに記憶されたデータビットがサーチ信号と一致するとき、マッチ状態（ｍａｔｃｈ）となり、同一のマッチラインにおける全てのカーネルユニットがいずれもマッチ状態（ｍａｔｃｈ）であるとき、マッチラインは［０］を出力し、カーネルユニットに記憶されたデータビットがサーチ信号と一致しないとき、ミスマッチ状態（ｍｉｓｍａｔｃｈ）となり、同一のマッチラインがミスマッチ状態（ｍｉｓｍａｔｃｈ）である１つ及びそれ以上のカーネルユニットを有するとき、マッチラインは［１］を出力する。
【発明の効果】
【００１４】
本発明による有益な技術的効果は、以下の通りであり、即ち：１つ目として、本発明は、三値連想メモリチップのサイズを大幅に小さくすることができ、２つ目として、本発明は、電力消費を減少させることができ、３つ目として、本発明は、構成が簡単であり、製造プロセスを効果的に簡素化し、且つ、製造コストを低減させることができ、４つ目として、本発明は、標準ＣＭＯＳプロセスとの互換性が良く、迅速に発展している半導体集積回路に適している。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るメモリダイオードに基づく三値連想メモリの構成を示す模式図である。
【図２】本発明に係るメモリダイオードの構成を示す模式図である。
【図３】本発明に係るメモリダイオードの電流−電圧特性図である。
【図４】本発明に係るカーネルユニットの回路を示す模式図である。
【図５】本発明の実施形態に従って得られた４種のデータマッチング結果回路の模式図である。
【図６】本発明の実施形態に従って得られたマッチング結果である。
【発明を実施するための形態】
【００１６】
以下に説明するのは、本発明の複数の実施可能な実施形態のうちの一部であり、本発明に対する基本的な理解を提供することが意図されており、本発明の重要または決定的な要素を特定することや保護請求する範囲を限定することが意図されない。容易に理解できるように、本発明の技術案に基づき、本発明の実質的な主旨を変更することなく、当業者は相互に置換可能な他の実施形態を提供することができる。従って、下記の具体的な実施形態及び図面は、本発明の技術案を例示的に説明するためのものに過ぎず、制限的なものではないと考えられるべきである。
【００１７】
図１は、本発明に係るメモリダイオードに基づく三値連想メモリの構成を示す模式図である。当該三値連想メモリは、データ記憶、データ消去及びデータ比較の機能を兼ね備えるカーネルユニット（Ｃ）を複数含む。前記カーネルユニット（Ｃ）は、アレイに配列され、行を単位としたカーネルユニットの全ては、同一のマッチライン（ＭＬ）に接続され、列を単位としたカーネルユニットの全ては、同一の１対の相補サーチ信号線(
0006751478.tif 000002
)に接続され、同一のマッチライン（ＭＬ）には、合計でｍ個のビットが記憶されており、それぞれのサーチ信号には、ｍ個のビットが含まれている。ｎ本のマッチラインとは、この三値連想メモリには合計でｎ個のワード（ｗｏｒｄ）が記憶されていることを示す。
【００１８】
図２は、本発明に係るメモリダイオードの構成を示す模式図である。当該メモリダイオードは、ボトム電極、隔離層、記憶層、及びトップ電極が下から上へ順次に積み重ねることで形成される。前記記憶層は、酸化ゲルマニウム、酸化アルミニウム、及び酸化ハフニウムが下から上へ順次に積み重ねることで形成される。前記ボトム電極の材料はゲルマニウムである。前記隔離層の材料は酸化ケイ素を含むが、これに限定されない。前記トップ電極は、窒化チタン及び金属ニッケルが積み重ねることで形成されてもよい。以下、メモリダイオードの１種の製造方法を説明し、当該製造方法は、以下のステップを含む：
ａ）ゲルマニウム基板を用意し、前記ゲルマニウム基板の表面に隔離層を形成し、
ｂ）形成された隔離層において、フォトリソグラフィを行い、ゲルマニウム基板の上面まで化学的ウェットエッチング方法によりエッチングし、
ｃ）上述したエッチング後のゲルマニウム基板に記憶層の酸化ゲルマニウム／酸化アルミニウム／酸化ハフニウムの構造を形成し、
ｄ）上述した記憶層にトップ電極の窒化チタン／ニッケルの構造を形成する。
【００１９】
図３は、本発明に係るメモリダイオードによる電流−電圧特性図である。当該メモリダイオードは、動作状態で、そのボトム電極が接地しており、そのトップ電極に対応する電圧を印加することで、メモリダイオードのオフ状態（図において、Ｉ、ＩＶ状態）とオン状態（図において、ＩＩ、ＩＩＩ状態）との間の変換を行い、具体的に、以下の通りである。オフ状態にあるメモリダイオードは、負方向電圧が印加されると、抵抗が急に減少し、このプロセスをＳＥＴと称し、メモリダイオードはオフ状態からオン状態になり、ダイオード素子と見なされることができ、オン状態にあるメモリダイオードは、正方向電圧が印加されると、抵抗が急に増大し、このプロセスをＲＥＳＥＴと称し、メモリダイオードはオン状態からオフ状態になり、高い抵抗値を有する抵抗と見なされることができる。
【００２０】
オン状態にあるメモリダイオードに、振幅値が同じである読み出し電圧を印加するとき、ＩＩＩ状態の電流は、ＩＩ状態の電流よりも２倍以上大きく、オン状態にあるメモリダイオードとオフ状態にあるメモリダイオードにそれぞいれ同じ読み出し電圧を印加するとき、オン状態の電流は、オフ状態の電流よりも２倍以上大きい。
【００２１】
図４は、本発明に係るカーネルユニットの回路を示す模式図である。それぞれのカーネルユニットは、第１メモリダイオードと第２メモリダイオードとを含む。第１メモリダイオードのトップ電極と第２メモリダイオードのトップ電極は、それぞれ１対の相補サーチ信号線に接続され、第１メモリダイオードのボトム電極と第２メモリダイオードのボトム電極は、同一のマッチラインに接続されている。前記マッチラインの材料はゲルマニウムであり、前記サーチ信号線は、ダイオードのトップ電極に接続される金属線である。
【００２２】
図５は本発明の実施形態に従って得られた４種のデータマッチング結果回路の模式図である。カーネルユニットにおける第１メモリダイオードと第２メモリダイオードは、互いに連携することで、［０］、［１］及び［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］との３つの論理状態を記憶し、第１メモリダイオードがオン状態にあり、第２メモリダイオードがオフ状態にあるとき、当該カーネルユニットはデータビット［０］を記憶し、第１メモリダイオードがオフ状態にあり、第２メモリダイオードがオン状態にあるとき、当該カーネルユニットはデータビット［１］を記憶し、第１メモリダイオードと第２メモリダイオードとがいずれもオフ状態にあるとき、当該カーネルユニットは［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］状態となる。
【００２３】
カーネルユニットに記憶されたデータビットがサーチ信号と一致するとき、マッチ状態（ｍａｔｃｈ）となり、同一のマッチラインにおける全てのカーネルユニットがいずれもマッチ状態（ｍａｔｃｈ）であるとき、マッチラインは［０］を出力し、カーネルユニットデータに記憶されたデータビットがサーチ信号と一致しないとき、ミスマッチ状態（ｍｉｓｍａｔｃｈ）となり、同一のマッチラインが、ミスマッチ状態（ｍｉｓｍａｔｃｈ）にある１つ及びそれ以上のカーネルユニットを有するとき、マッチラインは［１］を出力する。
【００２４】
図５に示すように、カーネルユニット１０１がミスマッチ状態（ｍｉｓｍａｔｃｈ）にあり、カーネルユニットがデータビット［０］を記憶し、サーチ信号が［１］であり、電流がカーネルユニット内におけるオン状態にあるメモリダイオードを流れることによって、マッチライン（ＭＬ０）の電圧が高くなり、［１］が出力される。カーネルユニット１０２がマッチ状態（ｍａｔｃｈ）にあり、カーネルユニットがデータビット［０］を記憶し、サーチ信号が［０］であり、当該カーネルユニットにおけるオン状態にあるメモリダイオードがダイオードの特性を有するため、カーネルユニット１０１によるミスマッチ電流がこのオン状態にあるメモリダイオードを流れることができず、同じマッチライン（ＭＬ０）の電圧が維持される。カーネルユニット１０３がマッチ状態（ｍａｔｃｈ）にあり、カーネルユニットがデータビット［１］を記憶し、サーチ信号が［１］であり、マッチライン（ＭＬ１）の電圧を影響しない。カーネルユニット１０４がマッチ状態（ｍａｔｃｈ）にあり、カーネルユニットが［ドントケア（ｄｏｎ´ｔ  ｃａｒｅ）］を記憶し、サーチ信号が［１］であり、マッチライン（ＭＬ１）の電圧を影響せず、［０］が出力される。
【００２５】
図６は、本発明の実施形態に従って得られたマッチング結果である。この実施形態では、三値連想メモリには、合計で８個のワードが記憶されており、十六進法でそれぞれＦＦ、００、Ａ５、５Ａ、ＡＸ、Ｘ５、ＦＸ、Ｘ０と示される。サーチ信号は、十六進法でＦＦと示される。この表からわかるように、サーチ信号が記憶されたデータと互いにマッチするとき、対応するマッチラインに出力される電圧が非常に低く、サーチ信号が記憶されたデータとミスマッチするとき、対応するマッチラインに出力される電圧が相対的に高い。
【図１】
0006751478.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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