(57)【特許請求の範囲】
【請求項１】
抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセルで構成されるメモリセルアレイと、
前記メモリセルアレイから、複数のメモリセルからなるメモリグループの単位で、前記複数のメモリセルの各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を行う読み出し回路と、
前記読み出し回路による読み出し動作によって得られる前記複数のメモリセルの前記時間情報のそれぞれの昇順または降順における順位に基づいて、個体識別情報を生成するデータ生成回路とを備え、
前記メモリセルアレイは、任意のデータが記憶されるユーザデータ領域と、可逆的に遷移可能な２つの抵抗状態のうちの一方の抵抗状態が書き込まれたディジタルＩＤデータ領域とを有し、
前記読み出し回路及び前記データ生成回路は、前記ディジタルＩＤデータ領域に対して、それぞれ、前記読み出し動作、及び、前記個体識別情報の生成を行う、
不揮発性メモリ装置。 
【請求項２】
前記読み出し回路は、前記複数のメモリセルのうちの少なくとも２以上のメモリセルに対して、前記時間情報を同時に読み出す
請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記データ生成回路は、
前記メモリグループ内の前記複数のメモリセルのうち少なくとも一つを参照メモリセルとして設定し、前記複数のメモリセルのうちの前記参照メモリセルを除くデータ生成用メモリセルの時間情報の前記順位が前記参照メモリセルの時間情報の前記順位よりも小さい場合は前記データ生成用メモリセルに対して第１データを割り当て、前記データ生成用メモリセルの時間情報の前記順位が前記参照メモリセルの時間情報の前記順位よりも大きい場合は前記データ生成用メモリセルに対して第２データを割り当てるデータ変換を行うデータ変換回路を有し、
前記データ変換回路によるデータ変換後のデータに基づいて、前記個体識別情報を生成する、請求項１または２に記載の不揮発性メモリ装置。
【請求項４】
前記データ生成回路は、
前記メモリグループ内の前記複数のメモリセルのうち少なくとも一つを参照メモリセルとして設定し、前記複数のメモリセルのうちの前記参照メモリセルを除くデータ生成用メモリセルの時間情報と前記参照メモリセルの時間情報とを比較した際に、前記データ生成用メモリセルの時間情報が前記参照メモリセルの時間情報よりも小さい場合は前記データ生成用メモリセルに対して第１データを割り当て、前記データ生成用メモリセルの時間情報が前記参照メモリセルの時間情報よりも大きい場合は前記データ生成用メモリセルに対して第２データを割り当てるデータ変換を行うデータ変換回路を有し、
前記データ変換回路によるデータ変換後のデータに基づいて、前記個体識別情報を生成する、請求項１または２に記載の不揮発性メモリ装置。
【請求項５】
前記参照メモリセルは、前記メモリグループ内の前記複数のメモリセルの時間情報の中から上位Ｍ（Ｍは２以上）番目の時間情報に対応するメモリセルに割り当てられる、請求項３または４に記載の不揮発性メモリ装置。
【請求項６】
前記データ変換回路は、前記参照メモリセルに対して前記第１データを割り当てる、請求項３または４に記載の不揮発性メモリ装置。
【請求項７】
前記参照メモリセルは、前記メモリグループ内の前記複数のメモリセルのアドレスの中から上位Ｎ（Ｎは自然数）番目のアドレスに対応するメモリセルに割り当てられる、請求項３または４に記載の不揮発性メモリ装置。
【請求項８】
前記第１データおよび前記第２データの一方は偶数であり、他方は奇数であり、
前記データ生成回路は、
前記データ変換回路によって前記複数のメモリセルに割り当てられた第１データと第２データの合計を算出し、合計の数が奇数であれば第１データを出力し、偶数であれば第２データを出力するデータ処理を行うデータ処理回路を有し、
前記データ処理回路によるデータ処理後のデータに基づいて、前記個体識別情報を生成する、請求項３〜７のいずれか１項に記載の不揮発性メモリ装置。
【請求項９】
前記データ生成回路は、
前記データ変換回路によって前記複数のメモリセルに割り当てられた第１データの個数と第２データの個数とを算出し、前記第１データの個数が前記第２データの個数よりも多ければ第１データを出力し、前記第１データの個数が前記第２データの個数よりも少なければ前記第２データを出力するデータ処理を行うデータ処理回路を有し、
前記データ処理回路によるデータ処理後のデータに基づいて、前記個体識別情報を生成する、請求項３〜７のいずれか１項に記載の不揮発性メモリ装置。
【請求項１０】
前記データ変換回路は、変換信号に応じて前記データ変換の方法を選択し、
前記データ処理回路は、処理信号に応じて前記データ処理の方法を選択し、
前記データ生成回路は、前記個体識別情報の再生時には、前記変換信号および前記処理信号を含めたチャレンジ信号に基づき、前記データ変換回路および前記データ処理回路を用いて、前記個体識別情報を生成する、請求項８または９に記載の不揮発性メモリ装置。
【請求項１１】
前記データ変換回路は、変換信号に応じて前記データ変換の方法を選択し、
前記データ処理回路は、処理信号に応じて前記データ処理の方法を選択し、
前記データ生成回路は、前記個体識別情報の再生時には、予め定められた固定の前記変換信号および前記処理信号を、それぞれ、前記データ変換回路および前記データ処理回路に入力することで、前記個体識別情報を生成する、請求項８または９に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性メモリ装置に関し、特に、抵抗変化型の不揮発性メモリセルを複数有する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
ネットバンキングやネットショッピングなど、インターネットを介して行われる電子商取引サービスの市場は急速に拡大している。このときの決済方法として電子マネーが用いられ、その媒体として利用されるＩＣ（”Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ”、以下同じ。）カードやスマートフォン端末も同様に利用が拡大している。これらのサービスには、決済時の安全性のため、通信における相互認証や通信データの暗号化にあたって常により高いレベルのセキュリティ技術が求められる。
【０００３】
ソフトウェア技術に関しては、高度な暗号化アルゴリズムを中心としたプログラム処理の暗号化技術が蓄積されており、十分なセキュリティが達成されている。しかし、技術進歩により、回路内部の情報を外部から直接読み取られる懸念が急速に高まっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／０１４２９１号
【特許文献２】特表２０１３−５４５３４０号公報
【非特許文献】
【０００５】
【非特許文献１】“Ａ  ０．１９ｐＪ／ｂ  ＰＶＴ−Ｖａｒｉａｔｉｏｎ−Ｔｏｌｅｒａｎｔ  Ｈｙｂｒｉｄ  Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ  Ｃｉｒｃｕｉｔ  ｆｏｒ  １００％  Ｓｔａｂｌｅ  Ｓｅｃｕｒｅ  Ｋｅｙ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  ２２ｎｍ  ＣＭＯＳ”    Ｓａｎｕ  Ｋ．  Ｍａｔｈｅｗ，  ｅｔ  ａｌ．    ＩＳＳＣＣ２０１４
【非特許文献２】“耐タンパディペンダブルＶＬＳＩシステムの開発・評価”    Ｔａｋｅｓｈｉ  Ｆｕｊｉｎｏ，「ディペンダブルＶＬＳＩシステムの基盤技術」  ＣＲＥＳＴ２００９年採択テーマ２０１２年度実績報告資料
【非特許文献３】“Ｃｏｍｐｒｅｈｅｎｓｉｖｅ  Ａｓｓｅｓｓｍｅｎｔ  ｏｆ  ＲＲＡＭ（登録商標）−ｂａｓｅｄ  ＰＵＦ  ｆｏｒ  Ｈａｒｄｗａｒｅ  Ｓｅｃｕｒｉｔｙ  Ａｐｐｌｉｃａｔｉｏｎｓ”    Ａｎ  Ｃｈｅｎ，    ＩＥＤＭ２０１５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示は、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置を提供する。
【課題を解決するための手段】
【０００７】
本開示の一態様にかかる不揮発性メモリ装置は、抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセルで構成されるメモリセルアレイと、前記メモリセルアレイから、複数のメモリセルからなるメモリグループの単位で、前記複数のメモリセルの各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を行う読み出し回路と、前記読み出し回路による読み出し動作によって得られる前記複数のメモリセルの前記時間情報のそれぞれの昇順または降順における順位に基づいて、個体識別情報を生成するデータ生成回路とを備え、前記メモリセルアレイは、任意のデータが記憶されるユーザデータ領域と、可逆的に遷移可能な２つの抵抗状態のうちの一方の抵抗状態が書き込まれたディジタルＩＤデータ領域とを有し、前記読み出し回路及び前記データ生成回路は、前記ディジタルＩＤデータ領域に対して、それぞれ、前記読み出し動作、及び、前記個体識別情報の生成を行う。
【発明の効果】
【０００８】
本開示により、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】実施の形態にかかる抵抗変化型不揮発性メモリ装置の概略構成の一例を示すブロック図
【図２】実施の形態にかかる抵抗変化型不揮発性メモリ装置が備えるメモリセルの概略構成の一例を示す断面図
【図３】ディジタルＩＤのセット状態における規格化抵抗値情報とそのばらつきについての標準正規分布の偏差との関係をプロットした図
【図４】異なる２つのチップＸとチップＹの同一アドレスに対して書き込みを実行したときの各チップ間の同一アドレスの抵抗値の関係を示す図
【図５】抵抗変化素子における抵抗変化のメカニズムを説明する図
【図６】実施の形態の不揮発性メモリ装置の具体的な構成例を示すブロック図
【図７】不揮発性メモリ装置が備える読み出し回路とデータ生成回路の構成例を示す図
【図８】不揮発性メモリ装置が備えるセンスアンプ回路の構成例を示す回路図
【図９】選択されたメモリセルをセンスアンプ回路が放電方式にて読み出す場合のタイミングチャート
【図１０】ｋ個のセンスアンプ回路からの各Ｔｏｕｔの立ち上がりエッジを示すタイミングチャート
【図１１】実施の形態の不揮発性メモリ装置の動作例を示すフローチャート
【図１２】データ変換回路へ入力される変換信号とデータ変換回路で実行される各モードとの関係を示す図
【図１３】Ｔｏｕｔ出力モードにおけるデータ変換回路のデータ変換を説明するためのタイミングチャート
【図１４】ＳＡアドレスモードにおけるデータ変換回路のデータ変換を説明するためのタイミングチャート
【図１５】データ処理回路へ入力される処理信号とデータ処理回路で実行されるデータ処理の方法との関係についての説明図
【図１６】偶数／奇数方式におけるデータ処理回路のデータ処理を説明する図
【図１７】多数決方式におけるデータ処理回路のデータ処理を説明する図
【図１８】端末を市場に出荷する前におけるチャレンジレスポンス認証の動作例を示す図
【図１９】端末を市場に出荷した後におけるチャレンジレスポンス認証の動作例を示す図
【図２０】不揮発性メモリ装置の固有ＩＤデータ技術への応用例を示す図
【図２１】固有ＩＤデータ技術への応用例におけるデータ送受信の例を示す図
【図２２】実施の形態の第１変形例に係る不揮発性メモリ装置における複数のメモリセルからの読み出し動作を示す図
【図２３】実施の形態の第１変形例に係る不揮発性メモリ装置における時間情報の読み出しとデータ変換の順序を示すタイミングチャート
【図２４】実施の形態の第１変形例に係る不揮発性メモリ装置の動作例を示すフローチャート
【図２５Ａ】実施の形態の第２変形例に係る不揮発性メモリ装置が備える制御回路の詳細な構成を示すブロック図
【図２５Ｂ】図２５ＡにおけるＳＡ０制御回路〜ＳＡｋ制御回路の詳細な構成を示すブロック図
【図２６】実施の形態の第２変形例に係る不揮発性メモリ装置における読み出し回路の動作例を示すタイミングチャート
【発明を実施するための形態】
【００１０】
（本開示の基礎となる知見）
一般的にはセキュリティを強化したＩＣでは、内部に搭載する暗号回路を用いて機密情報を暗号化して利用しており、情報の漏洩を防止している。この場合、内部に保持している暗号鍵（「秘密鍵」ともいう。）の情報を外部に漏洩させないことが必須となる。
【００１１】
暗号回路の方式の代表的なものとしては３ＤＥＳ（Ｔｒｉｐｌｅ  Ｄａｔａ  Ｅｎｃｒｙｐｔｉｏｎ  Ｓｔａｎｄａｒｄ）やＡＥＳ（Ａｄｖａｎｃｅｄ  Ｅｎｃｒｙｐｔｉｏｎ
Ｓｔａｎｄａｒｄ）といったものが広く用いられている。これらの暗号化方式には、入出力となっている平文（暗号前データ）−暗号文のペアを入手し、最高速のコンピュータを駆使して解析しても、現実的な時間内では暗号鍵を特定できないような高度な暗号化アルゴリズムが採用されており、その安全性は確認されている。しかしながら、暗号化されたデータへのハッキングは安全であるとされていても、暗号鍵が直接ハッキングされる脆弱性が懸念されていた。
【００１２】
古典的な手法のＩＣでは、暗号鍵を内部のフューズＲＯＭや不揮発性メモリに保存していた。前者の構成には、Ｘ線投射などによってフューズ素子の状態を観察し、フューズ素子の導通・非導通を解析し、保存されている鍵情報をハッキングされる、という問題があった。また、後者の構成はＸ線投射では解析されないものの、不揮発性メモリのメモリ素子両端に直接プローブをあて電気的に素子の状態を読み取ることにより鍵情報をハッキングされる問題があった。そのため、セキュリティを強化したＩＣでは内部回路に直接プローブを当てられないように最先端の微細プロセスを用いて製造される。つまり、最新技術のプローブの先端径よりも細い配線ルールをもつ微細プロセスでＩＣを製造することで、プロービングによる解析の脅威を回避していた。
【００１３】
しかし、このような対策に対して、サイドチャネル攻撃という手法がとられ始め、脅威とされてきている。サイドチャネル攻撃とは、特許文献１に説明されるように、各信号処理回路の実行時の半導体デバイスの消費電力、および消費電力に依存する輻射電磁波などのサイドチャネル情報を用いて、暗号鍵を特定する手法である。この手法が脅威である理由は、攻撃者（ハッカー）がＩＣに物理的に損傷を与えず、実動作中に鍵情報をハッキングできることにある。
【００１４】
このようなサイドチャネル攻撃に分類される差分電力攻撃（ＤＰＡ：Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｏｗｅｒ  Ａｎａｌｙｓｉｓ）は、１９９９年にＰ．  Ｋｏｃｈｅｒによって発表された。このＤＰＡ手法は、ＩＣ動作時の信号値または信号遷移頻度と、消費電力との間に相関関係があることを利用している。具体的には、ＤＰＡ手法は、このような相関関係を多数回積分し、ノイズを除去しながら機械学習制御をおこなうことで固定パターンを導き出し、鍵情報を特定する。特許文献１の例では、暗号処理回路の動作から特定される例が示されている。不揮発性メモリに記憶された鍵情報は、暗号処理を実行することをトリガとしたタイミングで読み出される。ＤＰＡの原理に鑑みれば、そのタイミングと同じようなタイミングで読み出されたデータが特定され取得されれば、ＤＰＡによりデータ内容が解析される恐れがある。また、ＩＣの内部仕様書が漏洩するとＩＣの制御方法がハッカーに理解され、上述のように不揮発性メモリに保存されたデータ全てが、暗号鍵情報も含めてハードコピーされ、ＩＣの複製が作成されてしまう。
【００１５】
近年、これらの課題を解決するために、ＰＵＦ（物理的複製困難関数；Ｐｈｙｓｉｃａｌｌｙ  Ｕｎｃｌｏｎａｂｌｅ  Ｆｕｎｃｔｉｏｎ）技術が提案されている（特許文献２、非特許文献１、２、３）。
【００１６】
ＰＵＦ技術は、暗号や相互認証を安全に行う上でセキュリティを高める重要な技術である。
【００１７】
ＰＵＦ技術は、製造ばらつきを活用してＩＣごとに異なるユニークな個体識別情報を生成する技術である。以降、本明細書ではＰＵＦ技術により生成された個体識別情報を「ディジタルＩＤデータ」とも呼ぶ。ディジタルＩＤデータはＩＣの物理特性のばらつきに関連づけられた各デバイス固有の乱数データであると言える。ＩＣごとにその物理特性を人為的な制御することが不可能であるため、物理的な複製が不可能なデータを生成することができる。
【００１８】
なお、物理特性のばらつきの制御がある程度可能であったとしても、製造時に発生するランダムな工程ばらつきを利用する場合は、各ＩＣに固有でユニークなディジタルＩＤデータをＰＵＦ技術により作成するのは容易である。しかしながら、事前に決定した特定の個体識別情報を故意に作成することは、実際上は極めて困難である。半導体プロセスにおいて様々な物理特性に製造ばらつきが生じる。製造ばらつきとして、例えば、半導体プロセスにおけるドーピング量、酸化物厚さ、チャネル長、金属配線層の幅や厚さ、寄生抵抗や寄生容量などが挙げられる。
【００１９】
具体的な先行例として、特許文献２や非特許文献１のようなＳＲＡＭ−ＰＵＦが例示され得る。これらの例では、ＳＲＡＭにおける各メモリセルにおいて、主にトランジスタのＶｔばらつき（動作電圧のばらつき）により電源投入時の初期値のディジタルデータが１状態になりやすいか、０状態になりやすいかが異なる現象を用いている。これは、各ＩＣに搭載されたＳＲＡＭのセルごとに固有であり、異なっている。つまり、ＳＲＡＭに電源投入したときの初期値データがディジタルＩＤデータとして用いられる。
【００２０】
その他にも特許文献１や非特許文献２では、アービター（Ａｒｂｉｔｅｒ）ＰＵＦやグリッジＰＵＦと呼ばれるＰＵＦ技術が紹介されている。アービターＰＵＦやグリッジＰＵＦでは、ゲート遅延や配線遅延を用いて組み合わせ回路の出力が入力に対してランダムに変化することを用いている。製造ばらつきによって変化するゲート遅延や配線遅延は、各ＩＣにおける固有の遅延量となる。従って、ＩＣごとに異なるものの各ＩＣにおいては入力に対して、ほぼ等しい結果を出力するため、ディジタルＩＤデータを生成できる。
【００２１】
更に最近では、非特許文献３のような、不揮発性メモリであるＲｅＲＡＭの抵抗値ばらつきを用いたＰＵＦ技術も紹介されている。ＲｅＲＡＭ  ＰＵＦでは、隣接する２つセルを同一状態に書込み、書き込み後の抵抗値ばらつきによる大小関係を比較することで、固有のデータを生成する方式である。
【００２２】
このように、ＰＵＦ技術により、各ＩＣ固有の乱数となるディジタルＩＤデータが複製できないデータとして生成される。このディジタルＩＤデータは、前述した秘密鍵を暗号化するデバイス鍵として用いられる。デバイス鍵（つまり、ディジタルＩＤデータ）によって暗号化された秘密鍵は、暗号化された状態で不揮発性メモリに保存される。すなわち、不揮発性メモリに記録された暗号化秘密鍵はデバイス鍵でしか元の秘密鍵データに復号できない。よって、ハッキングにより不揮発性メモリ内のデータが全てハードコピーされたとしても、各ＩＣ固有のデバイス鍵（つまり、ディジタルＩＤデータ）が複製できないため暗号化秘密鍵が元に戻せず利用することができない。
【００２３】
このようにＰＵＦ技術は、暗号や相互認証を安全に行う上でセキュリティを高める重要な技術である。
【００２４】
しかしながら、ＰＵＦ技術は、セキュリティ性だけでなく、ＩＣカード、電子機器、車載ＥＣＵやセンサなど様々な小型のＩｏＴ製品に組み込むためには、低消費電力で省面積化されることが求められる。
【００２５】
本開示は、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置を提供する。
【００２６】
実施の形態について説明する前に、ＲｅＲＡＭの原理に紐付けながら、本願発明者らによる実験で見出された知見について説明する。なお、以下の説明は、本開示を理解する上でのデータの一例であり、本開示を限定するものではない。
【００２７】
不揮発性メモリ装置は、たとえば、個体識別情報を生成する機能を備えている。不揮発性メモリ装置では、生成した個体識別情報をもとに、データの暗号化・復号化が行われるとともに、相互間の認証も行われ得る。より具体的には、本開示にかかる不揮発性メモリ装置は、抵抗変化メモリ素子の内容を読み出し、少なくとも部分的にその内容からディジタル識別子を導出する個体識別情報用にチップごとにユニークな固有の乱数データを生成する機能を備えている。これにより、電気的、物理的な複製を妨げることが可能になる。
【００２８】
不揮発性メモリ装置は、たとえばモバイル型電子マネーで利用されるＩＣチップを搭載したカードに搭載され得る。ＩＣチップには、他に論理回路、揮発性メモリ装置、およびマイクロプロセッサーを具備する。これらを用いて暗号化機能やディジタル署名、ディジタル認証機能などの各種情報セキュリティ機能を実現する。これらの機能が実行されるときには秘密鍵によるデータ暗号が用いられる。ＩＣカード内においても前述したように秘密鍵を複製できないように安全に保管することが望ましい。
【００２９】
上述の秘密鍵の保管を実現するために前述のＰＵＦ技術が用いられる。ＰＵＦ技術で得られた個体識別情報である乱数のディジタルＩＤデータをデバイス暗号鍵として、秘密鍵を暗号化して不揮発性メモリに保存する。ディジタルＩＤデータは、各ＩＣで異なる乱数であるため、それを用いて暗号化されたデータも各ＩＣで固有のデータ列となる。暗号化された秘密鍵がハッキングなどにより別のＩＣにコピーされたとしても複製できないディジタルＩＤデータがコピーされないので、もとの秘密鍵を不正利用されることがない。
【００３０】
しかしながら、ＩＣカードのような超小型機器には、ＰＵＦ技術を具現化したディジタルＩＤデータ生成のための回路も高度に小型化することが要求される。更に、バッテリーが非搭載の一般的なＩＣカードでは、通信時に得られるワイヤレス給電による電力で短時間のうちに各種機能を実行する必要がある。つまり、ディジタルＩＤデータの生成においても超低消費電力化と生成速度の高速化が同時に求められる。そこで本願発明者らは、かかる要求に応えられるようなディジタルＩＤデータの生成器として、いくつかの先行技術を検討した。
【００３１】
非特許文献２では、先行例である各種ＰＵＦ技術のベンチマークがなされている。特にディジタルＩＤデータの誤り率に着目すると、ＳＲＡＭ−ＰＵＦやグリッジＰＵＦは環境変化も考慮すると最悪１５％のデータ誤り率まで悪化するとされている。製造上の歩留まりを考えると２０％以上のデータ誤りを許容する誤り訂正回路が必要であり回路規模がＩＣにとって足かせとなってしまう。また、ＳＲＡＭ−ＰＵＦの場合の最新の研究では非特許文献１のように極めて低誤りのセルが報告されているが、誤り軽減のために対策が施された専用メモリセルを用いているため、セルサイズは２２ｎｍプロセスを用いているにもかかわらず４．６６μｍ２と極めて大きい。さらに特別なＰＵＦ用のＳＲＡＭセルを設けた場合、素子の特定が容易で耐タンパ性の問題となる。
【００３２】
本願発明者らは、ＰＵＦ技術の特徴を以下のように整理した。ＰＵＦ技術の特徴は、主に次の２点にまとめられると考えられる。
【００３３】
特徴（１）：複製できない物理的な現象から固有のディジタルＩＤデータ（個体識別情報）を得る。
特徴（２）：物理的な現象は動的な回路制御によってのみ得られ、プローブによる直接的な読み取りといった静的な解析によっては必要とされる物理的な現象を得ることはできない。
【００３４】
さらに本願発明者らは、ＰＵＦ技術によって得られるディジタルＩＤデータに求められる主な性能を以下のようにまとめた。
【００３５】
性能（１）：ＰＵＦ技術によって得られるディジタルＩＤデータは高い乱数性がありＩＣごとにユニークな固有データとなる。
性能（２）：ＰＵＦ技術を採用するとしても、そのために付加すべき回路のオーバーヘッドが小さく、低コストで実現かつ、ディジタルＩＤデータを生成する際の消費電力が小さい。
性能（３）：各データビットを生成する生成回路の並列処理数を多くすることで、サイドチャネル攻撃への耐性がある。
性能（４）：データの誤り率が小さく、誤り訂正回路の回路規模を小さくできる。
性能（５）：ディジタルＩＤデータを生成するタイミングに制約が少なく生成速度が高速である。
【００３６】
上述の特徴及び性能に対し、従来例として知られているＳＲＡＭ−ＰＵＦでは、性能（５）に大きな制約がある。ＳＲＡＭ−ＰＵＦは原理上、電源の投入時にしか得られない。ＩＣ内部のＳＲＡＭは、データキャッシュとして利用するため、ＰＵＦによるＩＤデータ生成のときには一旦ＳＲＡＭ内のデータを退避するか、破棄しなければならずシステム動作上に大きな制約が発生する。また、この対策として任意のタイミングで生成するようにするためには非特許文献１のようにＰＵＦ専用のセルを別途設ける必要があり回路のオーバーヘッドが増加することから、上記性能（２）や（４）の要件を著しく低下させる。
【００３７】
本願発明者らは、以上のような課題を解決できる可能性のある新規なディジタルＩＤデータ生成方法を鋭意検討した。その結果、本願発明者らは、抵抗変化素子の書き込まれた抵抗値が正規分布にばらつく現象を見出し、抵抗値のばらつきから安定的なディジタルＩＤデータを生成することに想到した。
【００３８】
抵抗変化型のメモリ素子は、少なくとも第１の抵抗状態と、第１の抵抗状態よりも抵抗値の小さい第２の抵抗状態とを所定の電圧、極性および幅の電気的なパルス印加により変化する。通常は第１の抵抗状態と第２の抵抗状態とにディジタルデータ（たとえば「０」と「１」）を割り当て、情報として保存する。
【００３９】
ここで本願発明者らは、上述の第１の抵抗状態、第２の抵抗状態、更に後述する初期状態の何れか１つの状態に属するセル群に着目し、そのセル群に含まれる各セルをその抵抗値に応じて２つに分類した。つまり、そのセル群に含まれる各セルを２値化（ディジタルデータ化）した。各セルの抵抗値はばらついており、そのばらつきを利用して各セルをディジタルデータに変換することで、より安全で安定な暗号化技術等に応用可能な、従来にないディジタルＩＤデータの生成方法を提供することが可能となった。これが本願発明者らによって得られた知見の一つである。
【００４０】
また、ディジタルＩＤデータの生成を行う多くの回路要素を、通常の不揮発性メモリ装置として搭載される回路と共通化することが可能となる。そのため、ディジタルＩＤデータの生成のために増加する回路規模を大きく抑制することができ高度に小型化し得る。
【００４１】
さらに、不揮発性メモリ装置のデータ読み出しはメモリセルアレイの構造上、データを並列処理で複数読み出すため、ディジタルＩＤデータの生成スピードも飛躍的に高められる。同時に、サイドチャネル攻撃においても並列処理により輻射電磁波が並列数の総和で与えられるため攻撃に対する耐性を高められ得る。
【００４２】
本願発明者らによる知見に基づいて、本開示の一態様の概要は以下のとおりである。
【００４３】
本開示の一形態にかかる不揮発性メモリ装置は、抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセルで構成されるメモリセルアレイと、前記メモリセルアレイから、複数のメモリセルからなるメモリグループの単位で、前記複数のメモリセルの各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を行う読み出し回路と、前記読み出し回路による読み出し動作によって得られる前記複数のメモリセルの前記時間情報のそれぞれの昇順または降順における順位に基づいて、個体識別情報を生成するデータ生成回路とを備える。なお、時間情報の昇順または降順における順位とは、時間情報が示す値の昇順または降順における順番（複数のメモリセルにおいて何番目であるかという値）である。
【００４４】
これにより、読み出し回路によって読み出された抵抗変化型の複数のメモリセルの抵抗値に依存する時間情報の順位に基づいてデータ生成回路によって個体識別情報が生成される。よって、同じ抵抗状態にあるメモリセルにおける抵抗低ばらつきに基づくＰＵＦデータとしての個体識別情報が生成される。さらに、個体識別情報を生成する回路を、通常の不揮発性メモリ装置として搭載される回路と共通化することが可能となり、これにより、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置が実現される。
【００４５】
ここで、前記読み出し回路は、前記複数のメモリセルのうちの少なくとも２以上のメモリセルに対して、前記時間情報を同時に読み出してもよい。
【００４６】
これにより、メモリグループの単位で、同時に、複数のメモリセルから時間情報が読み出されるので、サイドチャネル攻撃に対する耐性が高く、かつ、高速に個体識別情報が生成される。
【００４７】
また、前記データ生成回路は、前記メモリグループ内の前記複数のメモリセルのうち少なくとも一つを参照メモリセルとして設定し、前記複数のメモリセルのうちの前記参照メモリセルを除くデータ生成用メモリセルの時間情報の前記順位が前記参照メモリセルの時間情報の前記順位よりも小さい場合は前記データ生成用メモリセルに対して第１データを割り当て、前記データ生成用メモリセルの時間情報の前記順位が前記参照メモリセルの時間情報の前記順位よりも大きい場合は前記データ生成用メモリセルに対して第２データを割り当てるデータ変換を行うデータ変換回路を有し、前記データ変換回路によるデータ変換後のデータに基づいて、前記個体識別情報を生成する。
【００４８】
これにより、メモリグループを構成する複数のメモリセルのうち少なくとも一つが参照メモリセルとして時間情報の順位の比較に用いられるので、参照メモリセルを固定的に設定する場合に比べ、生成される個体識別情報の乱数性が高められる。
【００４９】
また、前記データ生成回路は、前記メモリグループ内の前記複数のメモリセルのうち少なくとも一つを参照メモリセルとして設定し、前記複数のメモリセルのうちの前記参照メモリセルを除くデータ生成用メモリセルの時間情報と前記参照メモリセルの時間情報とを比較した際に、前記データ生成用メモリセルの時間情報が前記参照メモリセルの時間情報よりも小さい場合は前記データ生成用メモリセルに対して第１データを割り当て、前記データ生成用メモリセルの時間情報が前記参照メモリセルの時間情報よりも大きい場合は前記データ生成用メモリセルに対して第２データを割り当てるデータ変換を行うデータ変換回路を有し、前記データ変換回路によるデータ変換後のデータに基づいて、前記個体識別情報を生成してもよい。
【００５０】
具体的には、前記参照メモリセルは、前記メモリグループ内の前記複数のメモリセルの時間情報の中から上位Ｍ（Ｍは２以上）番目の時間情報に対応するメモリセルに割り当てられてもよい。また、前記参照メモリセルは、前記メモリグループ内の前記複数のメモリセルのアドレスの中から上位Ｎ（Ｎは自然数）番目のアドレスに対応するメモリセルに割り当てられてもよい。
【００５１】
これにより、メモリグループを構成する複数のメモリセルのうち少なくとも一つが参照メモリセルとして時間情報の比較に用いられるので、参照メモリセルを固定的に設定する場合に比べ、生成される個体識別情報の乱数性が高められる。
【００５２】
また、前記データ変換回路は、前記参照メモリセルに対して前記第１データを割り当ててもよい。
【００５３】
これにより、参照メモリセルに対してもデータを割り当てたうえで、個体識別情報が生成されるので、参照メモリセルに対してデータを割り当てない場合に比べ、個体識別情報の生成に用いられるメモリセルの個数が多くなり、生成される個体識別情報の乱数性が高められる。
【００５４】
また、前記第１データおよび前記第２データの一方は偶数であり、他方は奇数であり、前記データ生成回路は、前記データ変換回路によって前記複数のメモリセルに割り当てられた第１データと第２データの合計を算出し、合計の数が奇数であれば第１データを出力し、偶数であれば第２データを出力するデータ処理を行うデータ処理回路を有し、前記データ処理回路によるデータ処理後のデータに基づいて、前記個体識別情報を生成してもよい。
【００５５】
これにより、データ変換回路によるデータ変換後のディジタルデータに対して、データ処理回路において、偶数／奇数方式によるデータ処理が加えられたうえで、個体識別情報が生成されるので、データ処理が加えられない場合に比べ、生成される個体識別情報の乱数性が高められる。
【００５６】
また、前記データ生成回路は、前記データ変換回路によって前記複数のメモリセルに割り当てられた第１データの個数と第２データの個数とを算出し、前記第１データの個数が前記第２データの個数よりも多ければ第１データを出力し、前記第１データの個数が前記第２データの個数よりも少なければ前記第２データを出力するデータ処理を行うデータ処理回路を有し、前記データ処理回路によるデータ処理後のデータに基づいて、前記個体識別情報を生成してもよい。
【００５７】
これにより、データ変換回路によるデータ変換後のディジタルデータに対して、データ処理回路において、多数決方式によるデータ処理が加えられたうえで、個体識別情報が生成されるので、データ処理が加えられない場合に比べ、生成される個体識別情報の乱数性が高められる。
【００５８】
また、前記データ変換回路は、変換信号に応じて前記データ変換の方法を選択し、前記データ処理回路は、処理信号に応じて前記データ処理の方法を選択し、前記データ生成回路は、前記個体識別情報の再生時には、前記変換信号および前記処理信号を含めたチャレンジ信号に基づき、前記データ変換回路および前記データ処理回路を用いて、前記個体識別情報を生成してもよい。
【００５９】
これにより、外部から与えられる変換信号および処理信号を含めたチャレンジ信号に基づき、ＰＵＦデータである個体識別情報がレスポンスとして生成されるので、セキュリティ性の高いチャレンジレスポンス認証に適用できる不揮発性メモリ装置が実現される。
【００６０】
また、前記データ変換回路は、変換信号に応じて前記データ変換の方法を選択し、前記データ処理回路は、処理信号に応じて前記データ処理の方法を選択し、前記データ生成回路は、前記個体識別情報の再生時には、予め定められた固定の前記変換信号および前記処理信号を、それぞれ、前記データ変換回路および前記データ処理回路に入力することで、前記個体識別情報を生成してもよい。
【００６１】
これにより、予め定められた固定の変換信号および処理信号から、ＰＵＦデータである個体識別情報が生成されるので、セキュリティ性の高い固有ＩＤデータ方式に適用できる不揮発性メモリ装置が実現される。
【００６２】
以下、添付図面を参照しながら、これらの知見に基づく本開示の詳細を説明する。
【００６３】
以下で説明する実施の形態は、いずれも一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、あくまで一例であり、本開示を限定するものではない。以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状および寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。
【００６４】
（実施の形態）
（本開示で用いる抵抗変化型不揮発性メモリ装置の概要）
図１は、実施の形態にかかる抵抗変化型不揮発性メモリ装置１００の概略構成の一例を示すブロック図である。また、図２は、実施の形態にかかる抵抗変化型不揮発性メモリ装置１００が備えるメモリセル９１の概略構成の一例を示す断面図である。なお、本明細書では、抵抗変化型不揮発性メモリ装置を、単に不揮発性メモリ装置ともいう。
【００６５】
図１に示す例では、本実施の形態の抵抗変化型不揮発性メモリ装置１００は、少なくともメモリセルアレイ９０と、制御装置９３とを備えている。なお、制御装置９３は必ずしも抵抗変化型不揮発性メモリ装置１００の一部である必要はなく、抵抗変化型不揮発性メモリ装置１００外に接続された制御装置を用いて、以下に説明する動作が行われてもよい。
【００６６】
メモリセルアレイ９０は、抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセル９１で構成され、本実施の形態では、複数のメモリセル９１がアレイ状に配置された構成を有する。
【００６７】
制御装置９３は、抵抗値が同一の抵抗状態にあるメモリセル９１群から複数の抵抗値情報（具体的には、抵抗値に対応する時間情報）を取得し、時間情報のばらつきを検出する。検出された時間情報に基づき、メモリセル９１群から参照メモリセルを設定し、同一の抵抗状態にあるメモリセル群の各メモリセルと設定された参照メモリセルを比較することで、０または１のディジタルデータのいずれの値を割り当てるかを判定し、ディジタルＩＤデータを生成する。同一の抵抗状態とは、ディジタル情報の１状態を割り当てるために用いる１つの抵抗値範囲のことをいう。制御装置９３は、後述する読み出し回路と、データ生成回路とを含む回路である。読み出し回路は、メモリセルアレイ９０から、複数のメモリセル９１からなるメモリグループの単位で、複数のメモリセル９１の各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を同時に行う回路である。データ生成回路は、読み出し回路による読み出し動作によって得られる複数のメモリセル９１の時間情報を互いに比較することにより個体識別情報を生成する回路である。
【００６８】
一般に、不揮発性メモリ装置において、メモリセルがもつ物理量に、例えばディジタル量の最小単位である２値情報を割り当てるとき、その物理量が、所定の閾値以上のある範囲に属するか、または所定の閾値未満のある範囲に属するかによって、２値情報のいずれを割り当てるかを変える。近年の不揮発性メモリ装置には誤り訂正回路が具備される。誤り訂正回路の誤り訂正処理によれば、一部のメモリセルの物理量が２値情報を割り当てるために予め想定された範囲に入らない場合であっても、その物理量から得られる２値情報は正しく復元される。これは、ディジタルＩＤデータをなすメモリセル群のうちの一部が同一の抵抗値範囲になくても良いことを意味する。本明細書の定義として、ディジタルＩＤデータをなすメモリセル群の少なくとも半数より多いメモリセルが同一の抵抗状態にあれば、本開示における諸機能を達成できるものとする。
【００６９】
抵抗変化型不揮発性メモリ装置１００の個体識別情報として利用されるディジタルＩＤデータを生成する際には、各抵抗値が、上述した第１の抵抗状態と第２の抵抗状態、あるいは後述する初期状態の何れかの同一の抵抗値範囲に属している複数の不揮発性メモリセルを利用する。当該複数の不揮発性メモリセルにはユーザデータは書き込まれない。つまり、抵抗値の書換えは行われない。各不揮発性メモリセルの抵抗値は、予め定められた抵抗値範囲に固定化されている。各抵抗値は同一の抵抗値範囲内でばらついており、そのばらつきが、抵抗変化型不揮発性メモリ装置１００の固有の情報になる。
【００７０】
「抵抗値情報」とは、抵抗値と相関関係を有する情報であり、抵抗値そのものであってもよいし、抵抗値に応じて増減する値であってもよい。抵抗値に応じて増減する値としては、例えば後述するような、メモリセルに並列に接続されたコンデンサ（キャパシタ）に蓄積された電荷が選択されたメモリセルを介して放電される放電時間や、逆にディスチャージされたコンデンサに所定の定電流を流し所定のレベルまでチャージされる充電時間でもよい。該放電時間または充電時間は、メモリセルの抵抗値に依存する放電現象または充電現象に基づく時間情報の一例であり、具体的には、所定のクロック周期でカウントされたカウント値等であってもよい。なお、コンデンサは素子であることには限定されず、例えば配線などの寄生容量でもよい。
【００７１】
抵抗値情報は、所定の分解能のセンスアンプによって測定された値であってもよい。あるいは、抵抗値情報は、センスアンプによって測定された値が、閾値によって区分けされた複数の抵抗値範囲のいずれに該当するかを判定することによって得られた値であってもよい。その場合、複数の抵抗値範囲のそれぞれは、一部の抵抗値範囲が、さらに細かく区分けされたものであってもよい。
【００７２】
図２に示す例では、メモリセル９１が備える抵抗変化素子１２０が、下地層１２２（例えば、Ｔａ２Ｏ５）と、第１電極１２４（例えば、Ｉｒ）と、抵抗変化層１２６（例えば、ＴａＯｘ）と、第２電極１２８（例えば、ＴａＮ）とを備えている。それぞれのメモリセル９１には、特定のメモリセルを選択するためのトランジスタ１２９が接続されている。
【００７３】
メモリセル９１は、異なる複数の電気的信号が印加されることによって、抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する可変状態を取りうる性質を有する。
【００７４】
「初期状態」とは、抵抗値が可変抵抗値範囲と重複しない初期抵抗値範囲にある状態をいう。初期状態にあるメモリセルは、フォーミングが行われない限り可変状態とならない。「フォーミング」とは、所定の電気的ストレスをメモリセルに印加して、メモリセルの抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する状態へと、メモリセルを変化させることをいう。
【００７５】
フォーミングのために印加される電気的ストレス（フォーミングストレス）は、例えば、所定の電圧と時間幅を有する電気的パルスである場合もあるし、複数の電気的パルスを組み合わせたものである場合もある。フォーミングストレスは累積的なストレスであってもよい。その場合、ストレスの累積量が所定量を超えたときに、メモリセル９１（図２）は初期状態から可変状態に遷移する。
【００７６】
本実施の形態では、メモリセル９１は、製造後、フォーミングをしなければ抵抗値が複数の可変抵抗値範囲の間を可逆的に遷移する可変状態とならないような性質を有しているとする。つまり、半導体プロセス等により製造した後、フォーミングストレスが印加される前の抵抗変化素子は、初期状態にあるとして説明する。
【００７７】
しかしながら、この性質は一例であり必須ではない。メモリセル９１は、初期状態を取りうる素子でなくてもよく、たとえば、可変状態のみを有する、いわゆるフォーミングレスの素子であってもよい。
【００７８】
図３を参照しながら、ディジタルＩＤのセット状態（「０」または「１」を書き込んだ状態）におけるメモリセルの抵抗値ばらつきの特性を説明する。図３は、ディジタルＩＤのセット状態におけるメモリセルの規格化抵抗値情報と、その規格化抵抗値情報のばらつきについての標準正規分布の偏差との関係をプロット（三角印をプロット）した図である。この図に示すように、メモリセルの正規分布は抵抗値情報に対してほぼ直線に分布している。このことから、抵抗分布のばらつきは極めてランダムな現象であることが示される。
【００７９】
図４を参照しながら、本開示の不揮発性メモリ装置ではディジタルＩＤデータが複製できない（つまり、複製が極めて困難である）理由について説明する。図４には、異なる２つのチップＸとチップＹの同一アドレスに対し、書き込み条件Ａ（ｘ印のプロット）と条件Ｂ（丸印のプロット）の２条件でそれぞれ書き込みを実行し、横軸をチップＸの抵抗値、縦軸をチップＹの抵抗値としたときの、各チップ間の同一アドレスの抵抗値の関係を示している。図４からも明らかなように、同一条件かつアドレスとの抵抗値の関係性は全く見えていない。これは、書き込みの電圧やパルス幅を変更した、条件Ａと条件Ｂで比較しても同様である。つまり、同一の抵抗状態を持つメモリグループから更に２値のデータを生成する場合、任意のアドレスに対して任意のデータを書き分けることが不可能（つまり、極めて困難）であることがわかる。
【００８０】
次に、本実施の形態で利用した抵抗変化素子における抵抗変化のメカニズムに紐付けながら、ディジタルＩＤデータの複製が極めて困難である理由について説明する。図５に示すように、抵抗変化素子は高電圧を印加するフォーミングにより、初期の絶縁状態から絶縁破壊が引き起こされ、抵抗変化層にフィラメントと呼ばれる導電性パスが形成される。このフィラメントはフォーミングにより、抵抗変化層内に酸素欠損が発生し、その酸素欠損の連なりによって形成される。そして、この発生する酸素欠損の発生箇所と個数は素子ごとにランダムである。また、酸素欠損が相対的に多く発生した抵抗は低くなり、欠損が相対的に少ない素子の抵抗は高くなっており、ばらつきが生じている。このようなばらつきは制御不可（つまり、制御が極めて困難）であり、酸素欠損の形成が多く、フィラメントパスが形成されやすい場合は、その抵抗変化素子の抵抗値はより低くなる。一方、酸素欠損の密度が一部でも低いところがある場合はフィラメントパスが形成されにくいため、その抵抗変化素子の抵抗値はより高くなる。各素子の抵抗値はばらついており、このようなばらつきを人為的に制御することはできない（つまり、制御することは極めて困難である）。
【００８１】
（抵抗変化型不揮発性メモリ装置の構成と回路基本動作）
図６は、実施の形態の不揮発性メモリ装置１０の具体的な構成例を示すブロック図である。なお、図６はあくまで一例であり、実施の形態の不揮発性メモリ装置の具体的構成が図６に示される構成に限定されるものではない。
【００８２】
図６に示すように、実施の形態の不揮発性メモリ装置１０は、半導体基板上に、メモリ本体部２２を備えている。また不揮発性メモリ装置１０は、さらにデータ入出力回路６と、制御回路１５と、アドレス入力回路１６とを備えている。
【００８３】
メモリ本体部２２は、読み出し回路１１と、書き込み回路１４と、カラムデコーダ回路１７と、ロウデコーダ回路１８と、データ生成回路２５と、メモリセルアレイ２０とを備えている。
【００８４】
書き込み回路１４は、選択されたメモリセル２１へ各動作における所定の電圧を印加してデータを書き込む。
【００８５】
読み出し回路１１は、メモリセルアレイ２０から、複数のメモリセル２１からなるメモリグループの単位で、複数のメモリセル２１の各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を同時（並列的）に行う回路であり、本実施の形態では、ビット線に流れる電流の変化を、後述する読み出し方式（放電現象）により検知し、選択されたメモリセルの抵抗値情報を時間情報として出力する。
【００８６】
データ生成回路２５は、読み出し回路１１による読み出し動作によって得られる複数のメモリセル２１の時間情報を互いに比較することにより個体識別情報を生成する回路であり、本実施の形態では、２値のディジタルＩＤデータを生成するための基準となる参照メモリセルを設定し、各メモリセルの時間情報に基づき、２値のディジタルＩＤデータ（出力Ｄｏｕｔ）を生成する。
【００８７】
ロウデコーダ回路１８は、メモリセルアレイ２０に接続されている複数のｎ本のワード線ＷＬの中から１つのワード線ＷＬを選択する。
【００８８】
カラムデコーダ回路１７は、複数のｎ本のビット線ＢＬと複数のｎ本のソース線ＳＬの中から並列読み出し数（メモリグループを構成するメモリセル数）であるｋ本のビット線ＢＬと、それに対応するｋ本のソース線ＳＬとを選択し、書き込み回路１４および読み出し回路１１へ接続する。
【００８９】
これら（書き込み回路１４、読み出し回路１１、データ生成回路２５、ロウデコーダ回路１８およびカラムデコーダ回路１７）は並列的に読み出しおよび／または書き込みが行われる行および／または列の数に応じて動作する。
【００９０】
不揮発性メモリ装置１０の読み出し回路１１は時間情報として出力Ｔｏｕｔを有する。読み出し回路１１は、カラムデコーダ回路１７とロウデコーダ回路１８により選択されたｋ個のメモリセル（つまり、メモリグループ）がｋ本のビット線を介して、接続され、ｋ個のメモリセルの時間情報であるＴｏｕｔをデータ生成回路２５へ送信する。
【００９１】
また、データ生成回路２５は、外部から与えられる変換信号と処理信号とに基づいて、入力されたＴｏｕｔを２値のディジタルＩＤデータＤｏｕｔに変換する。つまり、データ生成回路２５は、読み出し回路１１から得られる時間情報（Ｔｏｕｔ）を利用し、２値のディジタルＩＤデータへ変換し、出力Ｄｏｕｔとしてデータ入出力回路６に送信する。
【００９２】
図６に示すように、メモリ本体部２２は、記憶領域として、ユーザデータ領域７とディジタルＩＤデータ領域８とを有する。ユーザデータ領域７にはユーザの任意のデータ（ユーザデータ）が記憶される。ユーザデータの書き込みおよび読み出しはユーザデータ領域７のアドレスが選択されて行われる。ディジタルＩＤデータ領域８では、ディジタルＩＤデータとして用いられる複製困難な個体識別情報を導き出すために、メモリセル群には同一の抵抗状態が書き込まれている。これにより、データ生成回路２５から、出力Ｄｏｕｔとして、ディジタルＩＤデータ（個体識別情報）が出力されることになる。
【００９３】
なお、ユーザデータ領域７とディジタルＩＤデータ領域８は図６のようにワード線単位に分けられる必要はなく、メモリセルアレイ２０上の任意の領域で区分けしても良い。物理的な領域区分の規則性を複雑にするほどハッキングなどの攻撃への耐性を高めることができる。
【００９４】
メモリセルアレイ２０は、ワード線単位で、ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−１をユーザデータ領域７と、ＷＬｍ、・・・ＷＬｎをディジタルＩＤデータ領域８として切り分けられ、（１）互いに平行に延びるように形成された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−ｋ−１、ＷＬｍ−ｋ、・・・ＷＬｍと、（２）複数のワード線と交差し、かつ互いに平行に延びるようにして形成された複数のビット線ＢＬ０、ＢＬ１、・・・ＢＬｎと、（３）複数のワード線と交差し、かつ互いに平行に、かつビット線と平行に延びるようにして形成されたソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎと、を備える。複数のワード線と複数のビット線の立体交差点には、それぞれメモリセル２１が配置されている。
【００９５】
それぞれのメモリセル２１は、図８に示されるように、抵抗変化素子２３とトランジスタ２４とを備える。ワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍ−ｋ−１、ＷＬｍ−ｋ、・・・ＷＬｍはそれぞれのトランジスタ２４のゲート端子に接続され、ビット線ＢＬ０、ＢＬ１、・・・ＢＬｎは、それぞれのメモリセル２１が備える抵抗変化素子２３の第２電極に接続され、抵抗変化素子の第１電極はトランジスタ２４の第２主端子に各々接続され、ソース線ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎは、トランジスタ２４の第１主端子にそれぞれ接続されている。
【００９６】
抵抗変化素子２３はメモリセル２１において不揮発性メモリ素子として動作する。不揮発性メモリ装置１０は、各メモリセル２１が１個のトランジスタ２４と１個の抵抗変化素子２３とから構成される、いわゆる１Ｔ１Ｒ型の抵抗変化型不揮発性メモリ装置である。メモリセルの選択素子は前述のトランジスタに限定されない。例えばダイオードなどの２端子素子を用いても良い。
【００９７】
制御回路１５はコントロール信号に基づき、カラムデコーダ回路１７に対し、ビット線あるいはソース線のいずれか一方を選択し、書き込み時は書き込み回路１４、読み出し時は読み出し回路１１に接続させる。その上で、書き込み回路１４あるいは読み出し回路１１を動作させる。
【００９８】
抵抗変化素子２３については、実施の形態において上述した抵抗変化素子１２０と同様の構成とすることができるので、詳細な説明を省略する。
【００９９】
なお、図６に示す例では、メモリセルアレイ２０の選択トランジスタとしてＮＭＯＳトランジスタが用いられているが、これに限定されず、ＰＭＯＳトランジスタを用いても良い。
【０１００】
図７は実施の形態にかかる不揮発性メモリ装置１０が備える読み出し回路１１とデータ生成回路２５の構成例を示す図である。読み出し回路１１は、ｋ個のメモリセルからなるメモリグループの単位で同時に時間情報を取得するために、ｋ個の放電方式によるセンスアンプ回路３０（ＳＡ０、ＳＡ１、ＳＡ２、・・・ＳＡｋ）を有している。カラムデコーダ回路１７より選択されたｋ本のビット線が、ｋ個の放電方式によるセンスアンプ回路３０に各々接続される。各センスアンプ回路３０では、各々の時間情報が出力され、データ生成回路２５へと送信される。これによって、メモリセルアレイ２０を構成する複数のメモリセル２１のうち、選択ワード線ＷＬおよびカラムデコーダ回路１７によって選択された複数のメモリセル２１からなるメモリグループに対して、複数のメモリセル２１の各々の抵抗値に依存する放電現象に基づいて時間情報を取得する読み出し動作が同時に行われる。
【０１０１】
データ生成回路２５は、読み出し回路１１による読み出し動作によって得られる複数のメモリセル２１の時間情報を互いに比較することによりディジタルＩＤデータ（個体識別情報）を生成する回路であり、データ変換回路２８とデータ処理回路２９で構成される。データ変換回路２８には変換信号が入力され、データ処理回路２９には処理信号が入力される。
【０１０２】
データ変換回路２８は、メモリグループ内の複数のメモリセル２１のうち少なくとも一つを参照メモリセルとして設定し、複数のメモリセル２１のうちの参照メモリセルを除くデータ生成用メモリセルの時間情報と参照メモリセルの時間情報とを比較した際に、データ生成用メモリセルの時間情報が参照メモリセルの時間情報よりも小さい場合はデータ生成用メモリセルに対して第１データを割り当て、データ生成用メモリセルの時間情報が参照メモリセルの時間情報よりも大きい場合はデータ生成用メモリセルに対して第２データを割り当てるデータ変換を行う。本実施の形態では、データ変換回路２８において、変換信号に基づき、参照メモリセルが設定され、読み出し回路１１からのＴｏｕｔから得られる各時間情報が０または１のデータとして２値化される。つまり、データ変換回路２８では、変換信号に応じてデータ変換の方法が選択される。
【０１０３】
データ処理回路２９は、処理信号に基づき、データ変換回路２８によって２値化されたデータを別データに変換するための処理を加える回路である。つまり、データ処理回路２９では、処理信号に応じてデータ処理の方法が選択される。
【０１０４】
なお、データ変換回路２８に入力される変換信号とその変換信号に基づくデータ変換回路２８における参照メモリセルの設定方法、および、データ処理回路２９に入力される処理信号とその処理信号に基づくデータ処理回路２９におけるデータ処理方法については、後述で詳細に述べる。
【０１０５】
図８は実施の形態にかかる不揮発性メモリ装置１０が備えるセンスアンプ回路３０の構成例を示す回路図である。なお、本図には、センスアンプ回路３０に接続されるメモリセル２１も併せて図示されている。当該センスアンプ回路３０は、読み出し回路１１を構成するｋ個のセンスアンプ回路３０の一つであり、コンパレータ３１と、プリチャージ用ＰＭＯＳトランジスタ３３と、ロード用ＰＭＯＳトランジスタ３４と、クランプ用ＮＭＯＳトランジスタ３６とを備えている。
【０１０６】
コンパレータ３１は、一方の入力端子にノードＳＥＮの電圧が入力され、他端には参照電圧となるＶＲＥＦが入力され、出力は時間情報Ｔｏｕｔとして、データ生成回路２５に接続される。
【０１０７】
プリチャージ用ＰＭＯＳトランジスタ３３は、ゲート端子にプリチャージ制御信号ＰＲＥが入力され、ソース端子に電源電圧ＶＤＤが入力され、ドレイン端子にノードＳＥＮが接続されている。
【０１０８】
ロード用ＰＭＯＳトランジスタ３４は、ゲート端子にロード制御信号ＬＯＡＤが入力され、ソース端子に電源電圧ＶＤＤが入力され、ドレイン端子にノードＳＥＮが接続されている。
【０１０９】
クランプ用ＮＭＯＳトランジスタ３６は、ゲートにクランプ制御信号ＣＬＭＰが入力され、ソース端子もしくはドレイン端子の何れか一方にノードＳＥＮが接続され、他端にはカラムデコーダ回路１７を介して選択されたメモリセル２１が接続されている。なお、図８ではカラムデコーダ回路１７の図示は省略している。
【０１１０】
またノードＳＥＮには、負荷容量として、キャパシタ１３６が接続されている。
【０１１１】
ここで、センスアンプ回路３０が時間情報であるカウント値（抵抗カウント値の一例）を出力する動作について、センスアンプ回路３０の構成図（図８）と図９のタイミングチャートを用いて、具体的に説明する。
【０１１２】
図９は、実施の形態において選択されたメモリセルをセンスアンプ回路３０が放電方式にて読み出す場合のタイミングチャートである。
【０１１３】
Ｔ１のプリチャージ期間では、プリチャージ制御信号ＰＲＥはロウレベルとなり、プリチャージ用ＰＭＯＳトランジスタ３３はオン状態になる一方で、ロード制御信号ＬＯＡＤはハイレベルとなり、ロード用ＰＭＯＳトランジスタ３４はオフ状態となる。選択ワード線ＷＬｓの電位はロウレベルでトランジスタ２４はオフ状態となっている。
【０１１４】
クランプ用ＮＭＯＳトランジスタ３６のゲート端子にＶＣＬＭＰの電圧が印加されることで、選択ビット線ＢＬｓの電位はＶＣＬＭＰからＶＴ（クランプ用ＮＭＯＳトランジスタ３６の閾値）を引いた電位までプリチャージされる。選択ソース線ＳＬｓはＧＮＤに固定される。ノードＳＥＮは電源電圧ＶＤＤまでプリチャージされる。
【０１１５】
Ｔ２のセンス期間では、プリチャージ制御信号ＰＲＥをハイレベルとすることで、プリチャージ用ＰＭＯＳトランジスタ３３がオフ状態となり、ロード制御信号ＬＯＡＤがロウレベルになることで、ロード用ＰＭＯＳトランジスタ３４はオン状態になる。また選択ワード線ＷＬｓの電位をハイレベルにすることで、ＮＭＯＳトランジスタ２４はオン状態となる。
【０１１６】
そして選択ビット線ＢＬｓから選択されたメモリセル２１を介して選択ソース線ＳＬｓへと電圧が印加され、放電が開始される。放電は予め定めらえたＴ２のセンス期間中まで実行される。放電時間中はノードＳＥＮの電位と参照電圧ＶＲＥＦの電圧とが比較され続け、ノードＳＥＮの電位が参照電圧ＶＲＥＦを上回る間は、ＴｏｕｔはＧＮＤレベルが出力されるが、ノードＳＥＮの電位が参照電圧ＶＲＥＦを下回ると同時にＴｏｕｔはＧＮＤから電源電圧ＶＤＤに反転する。この放電開始からＴｏｕｔの立ち上がり（立ち上がりエッジ）までの期間（放電時間）は、接続されたメモリセル２１の抵抗値に依存する。読み出し時の抵抗変化素子２３の抵抗値が高いほど放電時間は長くなる。この放電時間は、メモリセル２１の抵抗値に依存する放電現象または充電現象に基づく時間情報の一例である。
【０１１７】
Ｔ３のスタンバイ期間では、ノードＳＥＮがＧＮＤに固定され、プリチャージ制御信号ＰＲＥはロウレベルとなり、プリチャージ用ＰＭＯＳトランジスタ３３はオン状態になる一方で、ロード制御信号ＬＯＡＤはハイレベルとなり、ロード用ＰＭＯＳトランジスタ３４はオフ状態となる。選択ワード線ＷＬｓの電位はロウレベルでトランジスタ２４はオフ状態となる。
【０１１８】
なお、上述したキャパシタ１３６の容量を調整することで、放電時間を調整することも可能である。キャパシタ１３６の容量が大きければ、ノードＳＥＮの放電時間も長くなり、容量が小さければ、ノードＳＥＮの放電時間は短くなる。キャパシタ１３６は、例えば、放電時間が速い低抵抗レベルの検出精度を向上させたいとき、効果的である。しかし、低い抵抗値の場合、放電時間がカウント値の分解能を上回る可能性があるため、区別できなくなる場合がある。そこで、ノードＳＥＮに容量負荷を上乗せし、放電時間を延長させることで、意図的に分解能で検出できるレベルの放電特性に調整することが可能となる。しかしながら、原理上放電方式の場合は高抵抗になればなるほど放電時間が長くなり、それにともなって放電の傾斜が緩やかに変化するため、カウント値に対する時間情報の分解能が向上する。つまり放電方式の場合は高抵抗側が高精度な時間情報を得ることのできる方式である。
【０１１９】
また、図７に示されるように、読み出し回路１１は、本実施の形態の不揮発性メモリ装置１０において、ｋ個のセンスアンプ回路３０を有するため、最大ｋ個のセンスアンプ回路３０を同時に並列動作させることが可能となる。
【０１２０】
図１０は、ｋ個のセンスアンプ回路３０に同一の抵抗状態で構成されたディジタルＩＤデータ領域８内の各々異なるメモリセル２１を接続し、同タイミングで放電を開始した場合の各Ｔｏｕｔの立ち上がりエッジ（つまり、時間情報）を示すタイミングチャートを示している。なお、ノードＳＥＮもｋ本存在するが、図１０では説明のため、ノードＳＥＮを重ねた表示で示している。図１０に示すように、同一の抵抗状態においてもメモリセル毎に、僅かな抵抗値ばらつきをもつため、Ｔｏｕｔの立ち上がりエッジのタイミングが異なっていることが確認できる。すなわち、本実施の形態のセンスアンプ回路３０をｋ個同時に動作させることで、ｋ個のメモリセル群（つまり、メモリグループ）における各抵抗値のばらつき（抵抗値の順位）を高精度かつ高速に検出することが可能である。
【０１２１】
（抵抗変化型不揮発性メモリ装置のシステム動作）
図１１は、実施の形態の不揮発性メモリ装置１０の動作例を示すフローチャートである。以下、図１１を参照しつつ、不揮発性メモリ装置１０の動作を説明する。ここでは、読み出し回路１１、および、データ生成回路２５（データ変換回路２８およびデータ処理回路２９）によるディジタルＩＤデータ（個体識別情報）の生成処理が示されている。
【０１２２】
ステップＳ３１では、変換信号および処理信号をデータ生成回路２５に入力することにより、モード／処理が選択される。この各モードおよび処理に関しては、後で詳細に説明する。続いて、ステップＳ３２において、データ変換回路２８は、ステップＳ３１によって選択されたモード選択に基づき、並列動作のｋ個のメモリセル２１からなるメモリグループの中から、１ビットを参照メモリセルとして設定する。ステップＳ３３では、ｋ個のセンスアンプ回路３０は、同時に放電開始させ、各々Ｔｏｕｔが立ち上がりエッジを出力する。ステップＳ３４においては、データ変換回路２８は、メモリグループの中から、ステップＳ３２で設定された参照メモリセルのＴｏｕｔの立ち上がりエッジとその他のメモリセル（つまり、データ生成用メモリセル）のＴｏｕｔの立ち上がりエッジの比較を行い、参照メモリセルのＴｏｕｔの出力よりも早くＴｏｕｔが出力するビット（つまり、データ生成用メモリセル）に対してはステップＳ３５のように１データ（「１」）を割当て、参照メモリセルの出力よりも遅くＴｏｕｔが出力するビット（つまり、データ生成用メモリセル）に対しては、ステップＳ３６のように０データ（「０」）を割り当てる。つまり、データ変換回路２８は、メモリグループ内の複数のメモリセルのうち少なくとも一つを参照メモリセルとして設定し、複数のメモリセルのうちの参照メモリセルを除くデータ生成用メモリセルの時間情報と参照メモリセルの時間情報とを比較した際に、データ生成用メモリセルの時間情報が参照メモリセルの時間情報よりも小さい場合はデータ生成用メモリセルに対して第１データを割り当て、データ生成用メモリセルの時間情報が参照メモリセルの時間情報よりも大きい場合はデータ生成用メモリセルに対して第２データを割り当てるデータ変換を行う。
【０１２３】
ステップＳ３７では、データ変換回路２８は、メモリグループ内の参照メモリセル以外の全てのビットが参照メモリセルとの比較とデータ割当が完了したのかを判定し、完了していなければ、ステップＳ３８で次のアドレスに更新し、残りのメモリセルに対するデータ割当を実行する。ステップＳ３９では、データ処理回路２９は、ステップＳ３１で選択されたデータ処理方法に基づき、データ変換回路２８で割当られたディジタルデータに対して更にデータ処理を行う。ステップＳ４０では、データ生成回路２５は、ディジタルＩＤデータ領域８の全てのメモリグループに対して、データの割当の実行が完了しているかを判定し、最終のメモリグループであれば、処理が完了し、完了していなければステップＳ４１に示すように、次のメモリグループでＳ３１のモード選択とデータ処理方法の選択を行う。このようにして、最終のメモリグループについてデータ処理が完了することで、データ生成回路２５から、ディジタルＩＤデータ（個体識別情報）が生成される。
【０１２４】
次に実施の形態にかかる不揮発性メモリ装置１０のディジタルＩＤデータの生成処理における上述した図１１におけるステップＳ３１のモード／処理の選択および、処理後に反映されるステップＳ３２の参照メモリセル設定とステップＳ３７のデータ処理に関して、詳細に説明する。図１２は、データ変換回路２８へ入力される変換信号とデータ変換回路２８で実行される各モードとの関係を示している。ここでのモード選択は、ステップＳ３２のデータ変換回路２８によるデータ変換の方法、より詳しくは、データ変換回路２８による参照メモリセルの選択および設定方法のことを示している。具体的には、並列に読み出しが実行されるｋ個のメモリセルからなるメモリグループに対し、ディジタルＩＤを生成する際、変換信号には、モードを選択する変換信号である信号α（あるいは信号β）とモード実行時に必要なパラメータ値ｉがデータ変換回路２８へ入力されることで、２値化の基準となる参照メモリセルが確定する。具体的には、信号αが入力されるとＴｏｕｔ出力モードが選択され、信号βが入力されるとＳＡアドレスモードが選択される。なお、信号αまたは信号βと、パラメータ値ｉとを含めた信号が変換信号であってもよい。
【０１２５】
［Ｔｏｕｔ出力モード（信号α）を選択した場合］
データ変換回路２８にＴｏｕｔ出力モードである信号αとパラメータ値ｊが入力された場合のデータ変換回路２８でのデータ変換について、図１３のタイミングチャートを用いて説明する。ディジタルＩＤデータ領域８内の同一抵抗状態である、ｋ個のメモリセルからなるメモリグループが各々ｋ個のセンスアンプ回路３０に接続され、Ｔ２のセンス期間において同じタイミングで放電を開始する。各メモリセルは同一抵抗状態ではあるが、僅かな抵抗ばらつきが存在するため、放電特性（つまり、各センスアンプ回路３０から出力される時間情報）は各メモリセルに応じて異なる。すなわち、ノードＳＥＮの電位がＶＲＥＦを下回ったタイミングで出力される立ち上がりエッジも異なるため、ｋ個のメモリセルからなるメモリグループにおいて、抵抗値の大きさに順位付けが可能となる。このＴｏｕｔ出力モードにおいては、ｋ個のメモリグループの中から、パラメータ値ｊ番目に立ち上がりエッジを出力したメモリセルを参照メモリセルとして割り当てるモードとなる。図１３に示す例では、Ｔｏｕｔ＿１のメモリセルがｊ番目に立ち上がりエッジを出力している。そのため、２値のデータ出力においては、Ｔｏｕｔ＿１の立ち上がりエッジが基準となり、Ｔｏｕｔ＿１の立ち上がりエッジよりも早いタイミングで立ち上がったＴｏｕｔに対しては１データが割り当てられ、遅いタイミングで立ち上がったＴｏｕｔには０データが割り当てられることとなる。このように、Ｔｏｕｔ出力モードでは、参照メモリセルは、パラメータ値に依存して、メモリグループ内の複数のメモリセルの時間情報の中から上位Ｍ（Ｍは２以上）番目の時間情報に対応するメモリセルに割り当てられる。
【０１２６】
［ＳＡアドレスモード（信号β）を選択した場合］
データ変換回路２８にＳＡアドレスモードを示す変換信号である信号βとパラメータ値ｈとが入力された場合のデータ変換回路２８でのデータ変換について、図１４のタイミングチャートを用いて説明する。Ｔｏｕｔ出力モードと同様、ディジタルＩＤデータ領域８内の同一抵抗状態のメモリグループに対し、同じタイミングで動作させることで、各抵抗値の大きさに順位付けを行う。ＳＡアドレスモードで入力されたパラメータ値ｈは、Ｔｏｕｔ＿０〜Ｔｏｕｔ＿ｋ内のＴｏｕｔ＿ｈ番目のセンスアンプ回路３０に接続されたメモリセルが参照メモリセルとして割り当てられる。図１４に示すように、センス期間Ｔ２において、各々異なるタイミングでＴｏｕｔから立ち上がりエッジを出力する。図１４に示す例では、Ｔｏｕｔ＿ｈの立ち上がりエッジがメモリグループの５番目に出力されている。ＳＡアドレスモードにおいては、Ｔｏｕｔ＿ｈのメモリセルが参照メモリセルとして割り当てられるため、Ｔｏｕｔ＿ｈよりも早いタイミング（１〜４番目）に立ち上がったメモリセルに対しては１データが割当られ、遅いタイミング（６〜ｋ番目）のメモリセルに対しては、０データが割り当てられる。このように、ＳＡアドレスモードでは、参照メモリセルは、パラメータ値に依存して、メモリグループ内の複数のメモリセルのアドレスの中から上位Ｎ（Ｎは自然数）番目のアドレスに対応するメモリセルに割り当てられる。
【０１２７】
なお、本実施の形態での参照メモリセルのデータとしての取り扱いは、データとして取り扱わない例を示しているが、その限りではない。参照メモリセルとして割り当てられたメモリセルに対して、０データを割り当てても良いし、１データを割り当てても良い。つまり、データ変換回路２８は、参照メモリセルに対して第１データまたは第２データを割り当ててもよい。
【０１２８】
次に図１１におけるステップＳ３７で実行されるデータ処理回路２９によるデータ処理について説明する。図１５は、データ処理回路２９へ入力される処理信号とデータ処理回路２９で実行されるデータ処理の方法との関係についての説明図である。データ処理回路２９は、データ変換回路２８から出力された２値のディジタルデータに対して、処理信号Ａ（あるいは、ＢかＣ）に依存して、追加のデータ処理を加える。処理信号Ａは偶数／奇数方式を示し、処理信号Ｂは多数決方式を示し、処理信号Ｃは処理しないことを示す。
【０１２９】
［偶数／奇数方式（信号Ａ）を選択した場合］
処理信号として信号Ａがデータ処理回路２９に入力された場合は、データ処理回路２９は、偶数／奇数方式を実行する。偶数／奇数方式について、図１６の例を用いて説明する。図１６の一例では同時に並列読み出しを実行するメモリセル（つまり、メモリグループ）が４ビットとし、データ変換回路２８には、信号α（Ｔｏｕｔ出力モードを選択する信号）が入力され、パラメータ値３が入力されている。読み出し回路１１において、４ビットを同時に読み出すことが開始された後、Ｔｏｕｔの立ち上がりエッジが抵抗値のばらつきに応じて順に出力される。データ変換回路２８において、パラメータ値が３として設定されているため、３番目に立ち上がりエッジを出力したメモリセルが参照メモリセルとして割り当てられ、参照メモリセルに応じて、他のメモリセル（つまり、データ生成用メモリセル）の出力が１と０のディジタルデータに変換される。偶数／奇数方式においては、データ処理回路２９は、データ変換回路２８から出力されたメモリグループのディジタルデータの和を算出し、その算出した値が偶数か奇数かで、データ処理を行う。本実施の形態では、偶数の場合を０、奇数の場合を１としている。図１６の例においては、データ変換回路２８の和が偶数となるために、最終的なデータ処理回路２９の出力が０として出力される。
【０１３０】
このように、偶数／奇数方式では、データ処理回路２９は、データ変換回路２８によって複数のメモリセルに割り当てられた第１データと第２データの合計を算出し、合計の数が奇数であれば第１データを出力し、偶数であれば第２データを出力するデータ処理を行う。なお、第１データおよび第２データの一方は偶数であり、他方は奇数である。
【０１３１】
［多数決方式（信号Ｂ）を選択した場合］
処理信号として信号Ｂがデータ処理回路２９に入力された場合は、データ処理回路２９は、多数決方式を実行する。多数決方式について、図１７の例を用いて説明する。図１７のデータ処理回路２９までの前提条件（並列読み出しビット数、変換モードおよび、Ｔｏｕｔの立ち上がりエッジの出力順）の結果は全て図１６と同じとしている。多数決方式においては、データ処理回路２９は、データ変換回路２８より出力されたディジタルデータの１の個数と０の個数を算出し、個数差を比較する。そして、データ処理回路２９は、１の個数が多ければ、１を出力し、０の個数が多ければ、０を出力する。図１７で示した例においては、１の個数が２、０の個数が１となり、１の個数が０の個数を上回るため、最終的なデータ処理回路２９の出力が１として出力される。
【０１３２】
このように、多数決方式では、データ処理回路２９は、データ変換回路２８によって複数のメモリセルに割り当てられた第１データの個数と第２データの個数とを算出し、第１データの個数が第２データの個数よりも多ければ第１データを出力し、第１データの個数が第２データの個数よりも少なければ第２データを出力するデータ処理を行う。
【０１３３】
このように、データ処理方法の選び方に応じて、データ変換回路２８からの出力が同じでも異なるデータが出力される場合が存在する。データ処理回路２９を加えたことにより、データ変換回路２８からのデータ出力とデータ処理回路２９の出力データの予測が困難となりセキュリティ性が向上されることや、回路不具合の発生に対するディジタルＩＤデータの乱数性維持の効果が期待される。
【０１３４】
この回路不具合とは、例えば、製造後初期の時点でのセンスアンプ回路３０の不具合を示す。ｋ個のセンスアンプ回路３０の内、ｘ番目のセンスアンプ回路３０に不具合が発生し、メモリセルの抵抗状態に関係なく、立ち上がりエッジが常に最も遅れて出力されてしまう場合を想定する。このとき、ディジタルＩＤデータの再生において、アドレス順に各メモリグループのディジタルデータが生成されるが、センスアンプｘ番目の不具合により、ｘ番目のメモリセルは常に同じ値が出力されてしまうため、これがデータに周期性を持たせる結果となり、乱数性が低下する。本実施の形態で述べたデータ処理回路２９は、固定のデータを出力してしまうようなセンスアンプ回路３０の不具合が発生したとしても、並列動作する他のセンスアンプ回路３０が動作していれば、処理によってデータが濃縮され、最終的に出力されるデータが変化し得るため、乱数性を維持することができる。
【０１３５】
なお、図１５の信号Ｃが入力された場合には、データ処理回路２９において、未処理のままデータを出力してもよい。未処理の場合は、データ処理による濃縮が加わらないため、アクセスしたメモリセルのデータを一度の再生で出力でき、情報量が多い。データ出力速度の観点では、メリットがある。
【０１３６】
［本実施の形態の抵抗変化型不揮発性メモリ装置のシステム応用例］
本実施の形態で述べたディジタルＩＤデータの生成方式は、例えば、サーバなどのホスト側と端末のデバイス側とのチャレンジレスポンス認証技術への応用ができる。チャレンジレスポンス認証とは、ホスト側で予め登録されたチャレンジ（入力）を端末側に送信し、受信した端末側は、その入力に反応して、その端末固有のレスポンス（出力）をホスト側に返し、ホスト側は登録された期待値とレスポンス値とを比較することで、認証を行う方式である。本実施の形態での、チャレンジレスポンス認証方式の利用の一例を図１８、図１９を用いて説明する。図１８に示すように、市場に出荷する前に特定の端末（ＲｅＲＡＭデバイスＺ）側に対しサーバ側が複数のチャレンジ値を送信することで、それらに対する固有のレスポンス値を得た後、レスポンス値を登録する。本実施の形態で述べたディジタルＩＤデータの生成方式では、チャレンジ値が、端末（ＲｅＲＡＭデバイスＺ）が備えるデータ生成回路２５に入力される変換信号、パラメータ値、処理信号に相当する。また、レスポンス値が、端末（ＲｅＲＡＭデバイスＺ）が備えるデータ生成回路２５が出力したディジタルＩＤデータ（個体識別情報）に相当する。
【０１３７】
図１９に示すように、市場に出荷後の端末の認証においては、サーバ側が、出荷前に登録されたチャレンジ値の中から任意にチャレンジ値を選択し、端末側に送信し、受け取った端末は、チャレンジ値に応じたレスポンス値を返す。レスポンス値を受け取ったサーバは、予め登録されているレスポンス値との照合を行い、一致していれば認証が完了する。
【０１３８】
なお、本例では、１回のチャレンジ値とレスポンス値の照合で認証が完了しているが、セキュリティ性を高くする場合は、複数回のチャレンジ値とレスポンス値を繰り返すことで認証されることもあり得る。
【０１３９】
このように、不揮発性メモリ装置１０がチャレンジレスポンス認証に応用された場合には、データ生成回路２５は、ディジタルＩＤデータ（個体識別情報）の再生時には、少なくとも変換信号および処理信号を含めたチャレンジ信号に基づき、データ変換回路２８およびデータ処理回路２９を用いて、ディジタルＩＤデータ（個体識別情報）を生成する。
【０１４０】
また、本実施の形態で述べたディジタルＩＤデータの生成方式は、固有ＩＤデータ技術への応用も可能である。本実施の形態での固有ＩＤデータ技術への応用の一例を図２０、図２１を用いて説明する。図２０に示すように、実施の形態の不揮発性メモリ装置１０のユーザデータ領域７には予め定めた固定値が格納されている。ここでの固定値は、ディジタルＩＤデータの再生時に使用する、変換信号、パラメータ値、処理信号である。固有ＩＤデータでは、ＰＵＦ領域であるディジタルＩＤデータ領域８から読み出された抵抗値情報（具体的には、時間情報）をデータ生成回路２５が固定値を利用して再生するため、チャレンジレスポンス認証とは異なり、チャレンジのような外部入力が存在せず、再生時は、常に同じＩＤを出力することが特徴である。図２０では、説明の簡略化のため、読み出し回路１１の図示を省略している。この固有ＩＤデータは、共通秘密鍵データを暗号化用の鍵として利用する。固有ＩＤデータで暗号化された共通秘密鍵データは秘密暗号鍵データとしてユーザデータ領域７に格納される。
【０１４１】
次に本実施の形態のデータ送受信の例を図２１に示す。送信側のデバイスＡと受信側のデバイスＢは、いずれも本実施の形態の不揮発性メモリ装置１０を有し、各々が共通秘密鍵データを固有ＩＤデータで暗号化した秘密鍵暗号データとして、ユーザデータ領域７に格納している。メッセージを送信する場合、送信側のデバイスＡは、ユーザデータ領域７に格納された固定値と、ＰＵＦ領域であるディジタルＩＤデータ領域８から読み出し回路１１を介して得た時間情報とがデータ生成回路２５に入力されることで得る固有ＩＤデータＡを用いて秘密鍵暗号データを暗号回路１に入力し、共通秘密鍵データとして復号する。復号された共通秘密鍵データは平文メッセージを暗号回路２に入力し暗号メッセージとしてデバイスＢへ送信する。デバイスＢ側も、デバイスＡと同様に、データ生成回路２５より得られる固有ＩＤデータＢを、暗号回路１を介して共通秘密鍵データを復号する。受信した暗号メッセージは、共通秘密鍵を利用して、暗号回路２を介して平文メッセージに復号される。
【０１４２】
上述した固有ＩＤデータの利用方法により、共通秘密鍵をより強固に保護することが可能となる。例えば、ユーザデータ領域７の秘密暗号鍵データが盗難され、別デバイスに偽造コピーされたとしても、秘密暗号鍵データを復号するための固有ＩＤデータがデバイス毎で異なるために復号することができない。すなわち、データ流出後の偽造デバイスの拡散を防止することが可能となる。
【０１４３】
このように、不揮発性メモリ装置１０が固有ＩＤデータに応用された場合には、データ生成回路２５は、ディジタルＩＤデータ（個体識別情報）の再生時には、予め定められた固定の変換信号および処理信号を、それぞれ、データ変換回路２８およびデータ処理回路２９に入力することで、ディジタルＩＤデータ（個体識別情報）を生成する。
【０１４４】
以上のように、本実施の形態にかかる不揮発性メモリ装置１０は、抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセル２１で構成されるメモリセルアレイ２０と、メモリセルアレイ２０から、複数のメモリセル２１からなるメモリグループの単位で、複数のメモリセル２１の各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を同時に行う読み出し回路１１と、読み出し回路１１による読み出し動作によって得られる複数のメモリセル２１の時間情報を互いに比較することにより個体識別情報を生成するデータ生成回路２５とを備える。
【０１４５】
これにより、読み出し回路１１によって読み出された抵抗変化型の複数のメモリセルの抵抗値に依存する時間情報がデータ生成回路２５で相互に比較されて個体識別情報が生成される。よって、同じ抵抗状態にあるメモリセルにおける抵抗低ばらつきに基づくＰＵＦデータとしての個体識別情報が生成される。さらに、個体識別情報を生成する回路を、通常の不揮発性メモリ装置として搭載される回路と共通化することが可能となり、これにより、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置が実現される。
【０１４６】
なお、上記実施の形態では、読み出し回路１１は、複数のメモリセル２１について時間情報を取得する読み出し動作を同時に行ったが、必ずしも同時に読み出し動作を行う必要はない。
【０１４７】
図２２は、上記実施の形態の第１変形例に係る不揮発性メモリ装置における複数のメモリセルからの読み出し動作を示す図である。ここでは、３２ビットの複数のメモリセルからなるメモリグループの単位で時間情報の読み出しと個体識別情報の生成とが行われるが、必ずしも３２ビットの全てについて同時には読み出し動作が行われない例を図示している。
【０１４８】
図２２に示すように、この不揮発性メモリ装置では、メモリセルアレイ２０から３２ビットのメモリセル２１からなるメモリグループの単位で読み出し動作が行われるが、３２ビットのメモリセル２１の全てが同時に読み出されるのではなく、分割された８個の４ビット（サブグループ）の単位（分割０〜分割７）で順次、読み出し動作が行われる。なお、個々の４ビット（サブグループ）の単位では同時に読み出し動作が行われる。
【０１４９】
また、図２２に示す例では、分割１に属する一つのビットが参照メモリセル２１ａに設定されており、データ変換回路２８によって、参照メモリセル２１ａの時間情報（抵抗カウント値）よりも小さい時間情報に対して「１」が割り当てられ、参照メモリセル２１ａの時間情報よりも大きい時間情報に対して「０」が割り当てられている。
【０１５０】
図２３は、本変形例に係る不揮発性メモリ装置における時間情報の読み出しとデータ変換の順序を示すタイミングチャートである。３２ビットのメモリセル２１が分割された８個の４ビット（サブグループ）の単位で順次、読み出し動作が行われ、その後、データ変換回路２８によって３２ビットのデータに変換される。すなわち、データ変換回路２８は、３２ビットのデータについて、「０」または「１」を割り当てる処理（「０／１化」）を行う。
【０１５１】
図２４は、本変形例に係る不揮発性メモリ装置の動作例を示すフローチャートである。このフローチャートは、上記実施の形態の動作例を示す図１１のフローチャートにおける「ＰＵＦ領域  抵抗値読み出し（Ｓ３３）」が８個のステップ（「分割０  読み出し  抵抗値格納（Ｓ３３ａ）」〜「分割７  読み出し  抵抗値格納（Ｓ３３ｃ）」）に置き換えられたものに相当する。８個のステップ（「分割０  読み出し  抵抗値格納（Ｓ３３ａ）」〜「分割７  読み出し  抵抗値格納（Ｓ３３ｃ）」）は、図２３に示される８個の４ビット（サブグループ）の単位での順次の読み出し動作に相当する。
【０１５２】
以上のように、本変形例に示されるように、複数のメモリセル２１からなるメモリグループの単位で時間情報を読み出す動作は、全ての複数のメモリセル２１について同時に読み出される必要はない。全ての複数のメモリセル２１が異なるタイミングで読み出されてもよいし、複数のメモリセル２１からなるメモリグループを分割して得られるサブグループの単位で順次、読み出されてもよい。
【０１５３】
また、上記実施の形態では、データ生成回路２５は、読み出し回路１１による読み出し動作によって得られる複数のメモリセル２１の時間情報を互いに比較することにより個体識別情報を生成したが、必ずしも時間情報を互い比較する必要はなく、複数のメモリセル２１の時間情報のそれぞれの昇順または降順における順位に基づいて個体識別情報を生成してもよい。
【０１５４】
図２５Ａは、上記実施の形態の第２変形例に係る不揮発性メモリ装置が備える制御回路１５ａの詳細な構成を示すブロック図である。ここでは、複数のメモリセルの時間情報のそれぞれの昇順または降順における順位に基づいて個体識別情報を生成するのに適した制御回路１５ａの構成を示している。
【０１５５】
制御回路１５ａは、上記実施の形態における制御回路１５の機能に加えて、外部から入力されるコントロール信号（設定値信号Ｔ１及び信号Ｘ）に基づいて所定の制御を行うセンスアンプ制御回路４０を有する。センスアンプ制御回路４０は、読み出し回路１１を構成する各センスアンプ回路３０に対してセンス開始（放電開始タイミング）を同時に行うか、各センスアンプ回路３０について設定された時刻で行うかを選択する。
【０１５６】
信号Ｘは、読み出し回路１１を構成する各センスアンプ回路３０について、センス開始を同時に行うか（時間固定モード）、各センスアンプ回路３０について設定された時刻に行うか（時間調整モード）を切り替えるためのモード選択信号である。
【０１５７】
設定値信号Ｔ１は、時間調整モードにおける各センスアンプ回路３０についてのセンス開始の時刻を示す情報を示す信号である。
【０１５８】
センスアンプ制御回路４０は、タイマー回路４１と、ＳＡ０制御回路４２ａ〜ＳＡｋ制御回路４２ｄとを有する。
【０１５９】
タイマー回路４１は、ＳＡ０制御回路４２ａ〜ＳＡｋ制御回路４２ｄに対して共通の時間情報を供給する。
【０１６０】
ＳＡ０制御回路４２ａ〜ＳＡｋ制御回路４２ｄは、それぞれ、読み出し回路１１を構成する各センスアンプ回路３０に対応して設けられ、対応するセンスアンプ回路３０に対してセンス開始のタイミングを示す信号を出力する回路である。図２５Ｂは、ＳＡ０制御回路４２ａ〜ＳＡｋ制御回路４２ｄの詳細な構成を示すブロック図である。ＳＡ０制御回路４２ａ〜ＳＡｋ制御回路４２ｄは、それぞれ、設定値保持部４５及び信号シーケンサ４６を有する。
【０１６１】
設定値保持部４５は、設定値Ｔ１で示される情報のうち対応するセンスアンプ回路３０について指示された時刻の情報（設定値Ｔ１）を保持するメモリである。信号シーケンサ４６は、信号Ｘが時間固定モードを示す場合には、タイマー回路４１からの時間情報に従って全てのセンスアンプ回路３０に対して同じタイミングでセンス開始を示す信号を出力する。一方、信号シーケンサ４６は、信号Ｘが時間調整モードを示す場合には、タイマー回路４１からの時間情報が設定値保持部４５に保持された設定値Ｔ１に達したタイミングでセンス開始を示す信号を出力する。
【０１６２】
図２６は、本変形例に係る不揮発性メモリ装置における読み出し回路１１の動作例を示すタイミングチャートである。図２６の（ａ）は、時間固定モードにおける動作例を示し、図２６の（ｂ）は、時間調整モードにおける動作例を示す。図２６の（ａ）、（ｂ）においては、４つのセンスアンプ回路３０（ＳＡ０〜ＳＡ３）での放電のタイミング及びデータ変換回路２８で検知される「順位」が図示されている。
【０１６３】
図２６の（ａ）に示すように、信号Ｘが時間固定モードを示す場合には、センスアンプ制御回路４０による制御の下で、センスアンプ回路３０（ＳＡ０〜ＳＡ３）は、同時に放電を開始し、放電終了のタイミングＴ２を示す信号Ｔｏｕｔ＿０〜Ｔｏｕｔ＿３を出力する。よって、データ変換回路２８は、放電終了のタイミングＴ２の早い順（すなわち、放電に基づく時間情報の小さい順、つまり、昇順）に、順位が検知される。この例では、ＳＡ１、ＳＡ３、ＳＡ２、ＳＡ０の順で、順位１、２、３、４が検知される。
【０１６４】
一方、図２６の（ｂ）に示すように、信号Ｘが時間調整モードを示す場合には、センスアンプ制御回路４０による制御の下で、センスアンプ回路３０（ＳＡ０〜ＳＡ３）は、対応する設定値Ｔ１に対応する時刻に放電を開始し、放電終了のタイミングＴ２を示す信号Ｔｏｕｔ＿０〜Ｔｏｕｔ＿３を出力する。よって、データ変換回路２８では、放電終了のタイミングＴ２の早い順（すなわち、放電に基づく時間情報の小さい順、つまり、昇順）に、順位が検知される。この例では、ＳＡ２、ＳＡ０、ＳＡ１、ＳＡ３の順で、順位１、２、３、４が検知される。なお、本変形例では、時間情報の昇順に順位が付与されたが、時間情報の降順に順位が付与されてもよい。
【０１６５】
その後、データ変換回路２８は、上記実施の形態と同様に、参照メモリセル２１ａに対応する時間情報の順位よりも小さい順位の時間情報を出力したメモリセルに対して第１データ（例えば、「１」）を割り当て、参照メモリセル２１ａに対応する時間情報の順位よりも大きい順位の時間情報を出力したメモリセルに対して第２データ（例えば、「０」）を割り当てるデータ変換を行う。データ変換によって得られたデータは、上記実施の形態と同様に、データ処理回路２９においてデータ処理を受けた後、個体識別情報として、データ生成回路２５から出力される。
【０１６６】
以上のように、本変形例では、不揮発性メモリ装置は、抵抗値の変化を利用してデータを保持可能な抵抗変化型の複数のメモリセル２１で構成されるメモリセルアレイ２０と、メモリセルアレイ２０から、複数のメモリセル２１からなるメモリグループの単位で、複数のメモリセル２１の各々の抵抗値に依存する放電現象または充電現象に基づいて時間情報を取得する読み出し動作を行う読み出し回路１１と、読み出し回路１１による読み出し動作によって得られる複数のメモリセル２１の時間情報のそれぞれの昇順または降順における順位に基づいて、個体識別情報を生成するデータ生成回路２５とを備える。
【０１６７】
これにより、読み出し回路１１によって読み出された抵抗変化型の複数のメモリセル２１の抵抗値に依存する時間情報の順位に基づいてデータ生成回路２５によって個体識別情報が生成される。よって、同じ抵抗状態にあるメモリセルにおける抵抗低ばらつきに基づくＰＵＦデータとしての個体識別情報が生成される。さらに、個体識別情報を生成する回路を、通常の不揮発性メモリ装置として搭載される回路と共通化することが可能となり、これにより、低消費電力で省面積化を実現できるＰＵＦとしての機能を有する不揮発性メモリ装置が実現される。
【０１６８】
さらに、センスアンプ制御回路４０は、信号Ｘの信号に基づき、各センスアンプ回路３０について設定された時刻に動作開始を行うことができる。
【０１６９】
これにより、複数のメモリセル２１の各々の抵抗値と放電現象または充電現象に基づく時間情報の依存性をなくすことができるため、例えば、プロービングなどの物理攻撃に対する抵抗値取得からデータを推測することが困難となるため、セキュリティ性を向上させることができる。
【０１７０】
また、データ生成回路２５は、メモリグループ内の複数のメモリセル２１のうち少なくとも一つを参照メモリセル２１ａとして設定し、複数のメモリセル２１のうちの参照メモリセル２１ａを除くデータ生成用メモリセルの時間情報の順位が参照メモリセル２１ａの時間情報の順位よりも小さい場合はデータ生成用メモリセルに対して第１データを割り当て、データ生成用メモリセルの時間情報の順位が参照メモリセル２１ａの時間情報の順位よりも大きい場合はデータ生成用メモリセルに対して第２データを割り当てるデータ変換を行うデータ変換回路２８を有し、データ変換回路２８によるデータ変換後のデータに基づいて、個体識別情報を生成する。
【０１７１】
これにより、メモリグループを構成する複数のメモリセル２１のうち少なくとも一つが参照メモリセル２１ａとして時間情報の順位の比較に用いられるので、参照メモリセル２１ａを固定的に設定する場合に比べ、生成される個体識別情報の乱数性が高められる。
【０１７２】
なお、上記説明から、当業者にとっては、本開示の多くの改良や他の実施の形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本開示を具体化する最良の態様を当業者に教示する目的で提供されたものである。本開示の精神を逸脱することなく、その構造および／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１７３】
本開示にかかる不揮発性メモリ装置は、メモリ装置内部に含まれる抵抗変化型メモリ素子の抵抗値のばらつきから複製できない固有のディジタルＩＤデータを、安定かつ高セキュアに生成し、ディジタルＩＤデータを用いたデータ暗号及びホストコンピュータ及びサーバに認証を伴うアクセスを行うＩＣやＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）などへの搭載として有用である。
【符号の説明】
【０１７４】
６  データ入出力回路
７  ユーザデータ領域
８  ディジタルＩＤデータ領域
１０  不揮発性メモリ装置
１１  読み出し回路
１４  書き込み回路
１５、１５ａ  制御回路
１６  アドレス入力回路
１７  カラムデコーダ回路
１８  ロウデコーダ回路
２０  メモリセルアレイ
２１  メモリセル
２１ａ  参照メモリセル
２２  メモリ本体部
２３  抵抗変化素子
２４  トランジスタ
２５  データ生成回路
２８  データ変換回路
２９  データ処理回路
３０  センスアンプ回路
３１  コンパレータ
３３  プリチャージ用ＰＭＯＳトランジスタ
３４  ロード用ＰＭＯＳトランジスタ
３６  クランプ用ＮＭＯＳトランジスタ
４０  センスアンプ制御回路
４１  タイマー回路
４２ａ〜４２ｄ  ＳＡ０〜ＳＡｋ制御回路
４５  設定値保持部
４６  信号シーケンサ
９０  メモリセルアレイ
９１  メモリセル
９３  制御装置
１００  抵抗変化型不揮発性メモリ装置
１２０  抵抗変化素子
１２２  下地層
１２４  第１電極
１２６  抵抗変化層
１２８  第２電極
１２９  トランジスタ
１３６  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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