(57)【特許請求の範囲】
【請求項１】
縦型ＭＯＳＦＥＴであって、
表面側に第１導電型ウェルを有する第２導電型の半導体基板と、
前記第１導電型ウェルよりも前記表面側に設けられたソース電極と、
前記半導体基板の表面側に設けられたゲート電極と、
第２導電型の前記半導体基板と前記第１導電型ウェルとが形成する第１の寄生ダイオードとは逆向きである、追加ダイオードと
を備え、
前記半導体基板は、
前記ゲート電極の下方且つ前記半導体基板の表面に設けられた第２導電型のドリフト層と、
前記第１導電型ウェルに設けられ、少なくとも一部が前記ゲート電極の下方に設けられた第２導電型ソース領域と、
前記第１導電型ウェルに設けられ、前記第２導電型ソース領域に接して設けられ、前記第１導電型ウェルよりも不純物濃度が高い第１導電型コンタクト領域と、
を有し、
前記追加ダイオードは、前記第１導電型コンタクト領域と前記ソース電極との間に電気的に接続され、
前記第１導電型コンタクト領域の、前記半導体基板の上面からの深さが、前記第２導電型ソース領域の、前記半導体基板の上面からの深さよりも大きく、
前記半導体基板の上面視で、前記第１導電型コンタクト領域の一部と前記第２導電型ソース領域の一部とが重なる、
縦型ＭＯＳＦＥＴ。
【請求項２】
前記半導体基板の上面視で、前記第１導電型コンタクト領域の一部と前記ソース電極とが重なる、請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項３】
縦型ＭＯＳＦＥＴであって、
表面側に第１導電型ウェルを有する第２導電型の半導体基板と、
前記第１導電型ウェルよりも前記表面側に設けられたソース電極と、
前記半導体基板の表面側に設けられたゲート電極と、
第２導電型の前記半導体基板と前記第１導電型ウェルとが形成する第１の寄生ダイオードとは逆向きである、追加ダイオードと
を備え、
前記半導体基板は、
前記ゲート電極の下方且つ前記半導体基板の表面に設けられた第２導電型のドリフト層と、
前記第１導電型ウェルに設けられ、少なくとも一部が前記ゲート電極の下方に設けられた第２導電型ソース領域と、
前記第１導電型ウェルに設けられ、前記第２導電型ソース領域に接して設けられ、前記第１導電型ウェルよりも不純物濃度が高い第１導電型コンタクト領域と、
を有し、
前記追加ダイオードは、前記第１導電型コンタクト領域と前記ソース電極との間に電気的に接続され、
第２導電型の前記半導体基板の裏面側にドレイン電極と、
前記ドレイン電極にカソードが、前記ソース電極にアノードがそれぞれ電気的に接続された還流ダイオードと
をさらに備え、
前記追加ダイオードは、前記還流ダイオードの順電圧よりも大きい逆耐圧を有する、
縦型ＭＯＳＦＥＴ。
【請求項４】
前記追加ダイオードの前記逆耐圧は、５Ｖから１０Ｖの間の値である
請求項３に記載の縦型ＭＯＳＦＥＴ。
【請求項５】
前記ゲート電極の下方且つ前記半導体基板の表面において、前記第１導電型ウェルは前記ドリフト層と前記第２導電型ソース領域とに挟まれて設けられ、且つ、前記第２導電型ソース領域に接して設けられ、
前記ソース電極の下方且つ前記半導体基板の表面において、前記第１導電型ウェルが設けられない、
請求項１から４のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項６】
前記第２導電型ソース領域と前記第１導電型ウェルとにより形成される第２の寄生ダイオードの内蔵電位は、前記追加ダイオードの内蔵電位よりも大きい
請求項１から５のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項７】
前記追加ダイオードの内蔵電位は、２Ｖ以下である
請求項１から６のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項８】
前記半導体基板は、シリコンよりもエネルギーバンドギャップが大きな半導体で形成される
請求項１から７のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項９】
前記半導体基板は、三族窒化物を有する半導体で形成される
請求項１から８のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項１０】
前記半導体基板は、シリコンカーバイドおよび窒化ガリウムのいずれかで形成される
請求項１から８のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項１１】
前記追加ダイオードは、前記第１導電型コンタクト領域と前記ソース電極に電気的に接続する金属領域とのショットキーバリアダイオードである
請求項１から１０のいずれか一項に記載の縦型ＭＯＳＦＥＴ。
【請求項１２】
縦型ＭＯＳＦＥＴであって、
表面側に第１導電型ウェルを有する第２導電型の半導体基板と、
前記第１導電型ウェルよりも前記表面側に設けられたソース電極と、
前記半導体基板の表面側に設けられたゲート電極と、
第２導電型の前記半導体基板と前記第１導電型ウェルとが形成する第１の寄生ダイオードとは逆向きである、追加ダイオードと
を備え、
前記半導体基板は、
前記ゲート電極の下方且つ前記半導体基板の表面に設けられた第２導電型のドリフト層と、
前記第１導電型ウェルに設けられ、少なくとも一部が前記ゲート電極の下方に設けられた第２導電型ソース領域と、
前記第１導電型ウェルに設けられ、前記第２導電型ソース領域に接して設けられ、前記第１導電型ウェルよりも不純物濃度が高い第１導電型コンタクト領域と、
を有し、
前記追加ダイオードは、前記第１導電型コンタクト領域と前記ソース電極との間に電気的に接続され、
前記第１導電型コンタクト領域に接して設けられた第１導電型半導体領域であるバリア高制御層と、
前記バリア高制御層と、前記ソース電極に電気的に接続する金属領域との間に設けられたバリア金属層と
をさらに備える
縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳＦＥＴに関する。
【０００２】
従来、縦型ＭＯＳＦＥＴはソース電極とドレイン電極との間にショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ（以降ではＳＢＤと略記する。））を設けていた（例えば、特許文献１参照）。ただし、特許文献１では、ソース電極からドレイン電極に至る経路を１つのＳＢＤとすることを特徴としている。具体的には、ｐ型チャネルコンタクト領域を２００ｎｍ以下と薄くすることにより、ソース電極からドレイン電極に至る経路には１つのＳＢＤのみが存在して、ｐｎ接合ダイオードが存在しない（特許文献１の段落００３８および図１等）。また、ＭＯＳＦＥＴを設けた領域とＳＢＤを設けた領域とを異なる領域に作成していた（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２０１１−００９３８７号公報
［特許文献２］  特開２００９−１９４１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ｐ型ウェルを有する縦型ＭＯＳＦＥＴにおいては、当該ｐ型ウェルとｎ型ドリフト層との間にｐｎ接合の寄生ダイオードが存在する。このため、逆電圧印加時において、当該寄生ダイオードに順電流が流れて、バンドギャップエネルギー相当の光が発生する場合がある。この場合、チャネル領域の欠陥が拡張することによりオン抵抗が上昇する問題、発生した光によりゲート絶縁膜中に欠陥が発生する問題、および、深い準位にトラップされた電荷が励起されて放出されることにより閾値電圧が変化する問題がある。特に、直接遷移型のＧａＮ（窒化ガリウム）では発光効率が高いので、発光強度が強くなる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、縦型ＭＯＳＦＥＴであって、表面側に第１導電型ウェルを有する第２導電型の半導体基板と、第１導電型ウェルよりも表面側に設けられたソース電極と、第１導電型ウェルとソース電極との間に電気的に接続され、第２導電型の半導体基板と第１導電型ウェルとが形成する第１の寄生ダイオードとは逆向きである、追加ダイオードとを備える縦型ＭＯＳＦＥＴを提供する。
【０００５】
縦型ＭＯＳＦＥＴは、第１導電型ウェルにおいて第２導電型ソース領域をさらに備えてよい。第２導電型ソース領域と第１導電型ウェルとにより形成される第２の寄生ダイオードの内蔵電位は、追加ダイオードの内蔵電位よりも大きくてよい。追加ダイオードの内蔵電位は、２Ｖ以下であってよい。
【０００６】
半導体基板は、シリコンよりもエネルギーバンドギャップが大きな半導体で形成されてよい。半導体基板は、三族窒化物を有する半導体で形成されてよい。半導体基板は、シリコンカーバイドおよび窒化ガリウムのいずれかで形成されてもよい。
【０００７】
縦型ＭＯＳＦＥＴは、第２導電型の半導体基板の裏面側にドレイン電極と、ドレイン電極にカソードが、ソース電極にアノードがそれぞれ電気的に接続された還流ダイオードとをさらに備えてよい。追加ダイオードは、還流ダイオードの順電圧よりも大きい逆耐圧を有してよい。
【０００８】
追加ダイオードの逆耐圧は、５Ｖから１０Ｖの間の値であってよい。追加ダイオードは、第１導電型ウェル中に形成された第１導電型コンタクト領域とソース電極に電気的に接続する金属領域とのショットキーバリアダイオードであってよい。縦型ＭＯＳＦＥＴは、第１導電型コンタクト領域に接して設けられた第１導電型半導体領域であるバリア高制御層と、高バリア制御層と、ソース電極に電気的に接続する金属領域との間に設けられたバリア金属層とをさらに備えてよい。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】第１実施例における縦型ＭＯＳＦＥＴ１００の断面を示す図である。
【図２】図２（Ａ）は、縦型ＭＯＳＦＥＴ１００における寄生ＮＰＮトランジスタ７８を示す図である。図２（Ｂ）は、縦型ＭＯＳＦＥＴ１００において寄生ＮＰＮトランジスタ７８を明示した等価回路を示す図である。
【図３】図３（Ａ）は、寄生ＮＰＮトランジスタ７８がＳｉで形成されている場合を示す図である。図３（Ｂ）は、寄生ＮＰＮトランジスタ７８がＳｉＣまたはＧａＮ等で形成されている場合を示す図である。
【図４】第１実施例における縦型ＭＯＳＦＥＴ１００の等価回路を示す図である。
【図５】第２実施例における縦型ＭＯＳＦＥＴ１１０の断面を示す図である。
【図６】第３実施例における縦型ＭＯＳＦＥＴ１２０の断面を示す図である。
【図７】第３実施例における縦型ＭＯＳＦＥＴ１２０の等価回路を示す図である。
【図８】第４実施例における縦型ＭＯＳＦＥＴ１３０の断面を示す図である。
【図９】第５実施例における縦型ＭＯＳＦＥＴ１４０の断面を示す図である。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
本明細書において、ゲート電極２１が設けられる側の半導体基板１０の面を表面１２と称し、表面１２とは反対側の半導体基板１０の面を裏面１４と称する。また、裏面１４から表面１２に向かう方向を表面方向と称し、表面１２から裏面１４に向かう方向を裏面方向と称する。層または膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。なお、本明細書では、第１導電型はｐ型であり、第２導電型はｎ型である。ただし、第１導電型がｎ型であり、第２導電型がｐ型であってもよい。
【００１３】
図１は、第１実施例における縦型ＭＯＳＦＥＴ１００の断面を示す図である。縦型ＭＯＳＦＥＴ１００は、半導体基板１０に形成される。半導体基板１０は、シリコンよりもエネルギーバンドギャップが大きな半導体で形成される。本例の半導体基板１０はＧａＮである。ただし、半導体基板１０は、シリコンカーバイド（ＳｉＣ）および窒化ガリウム（ＧａＮ）のいずれかで形成されてよい。
【００１４】
また、他の例においては、半導体基板１０は、三族窒化物を有する半導体で形成されてよい。例えば、ＡｌｘＧａ１−ｘＮ（窒化アルミニウムガリウム）、ＩｎｙＧａ１−ｙＮ（窒化インジウムガリウム）、または、ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）Ｎ（窒化アルミニウムインジウムガリウム）であってよい。なお、ｘおよびｙはそれぞれ、１＜ｘ＜０、および、１＜ｙ＜０を満たす実数である。
【００１５】
縦型ＭＯＳＦＥＴ１００は、ドリフト層１６、ドレイン層１８、ゲート電極２１、ゲート絶縁膜２２、ソース電極３１、第１導電型コンタクト領域５２および第２導電型ソース領域５４を有する。ゲート電極２１、ソース電極３１およびドレイン電極４１は、それぞれゲート端子２０、ソース端子３０およびドレイン端子４０に接続される。
【００１６】
半導体基板１０は、第２導電型の半導体基板である。本例の半導体基板１０は、ｎ型ＧａＮの半導体基板である。ドリフト層１６は第２導電型の半導体層であり、本例ではｎ型ＧａＮ層である。ドレイン層１８は、第２導電型を有する。ドレイン層１８は、ドリフト層１６の裏面側に形成される。本例のドレイン層１８は、ｎ＋型ＧａＮ層である。ドレイン層１８は、ドリフト層１６よりもｎ型の不純物を単位体積当たり多く含む。
【００１７】
ＧａＮを用いる場合、ｎ型不純物はＳｉ（シリコン）、Ｏ（酸素）またはＧｅ（ゲルマニウム）であってよく、ｐ型不純物はＭｇ（マグネシウム）、Ｃａ（カルシウム）またはＢｅ（ベリリウム）であってよい。なお、半導体基板１０は第２導電型のＳｉＣとしてもよい。ＳｉＣを用いる場合、ｎ型不純物はＰ（リン）またはＮ（窒素）であってよく、ｐ型不純物はＡｌ（アルミニウム）またはＢ（ボロン）であってよい。
【００１８】
半導体基板１０は、表面側に複数の第１導電型ウェル５０を有する。第１導電型ウェル５０は、ドリフト層１６の表面側に形成されたｐ型ＧａＮの領域である。第１導電型コンタクト領域５２および第２導電型ソース領域５４も、ドリフト層１６の表面側に設けられる。第１導電型ウェル５０は、ドリフト層１６と第１導電型コンタクト領域５２および第２導電型ソース領域５４とを分離する。
【００１９】
半導体基板１０は、第１導電型ウェル５０において第１導電型コンタクト領域５２を有する。第１導電型コンタクト領域５２は、ｐ＋型ＧａＮの領域である。第１導電型コンタクト領域５２は、第１導電型ウェル５０よりもｐ型の不純物を単位体積当たり多く含む。
【００２０】
第１導電型ウェル５０の裏面方向の深さは２００ｎｍよりも大きい。また、第１導電型ウェル５０の深さは、４００ｎｍ以上または６００ｎｍ以上であってよい。本例の第１導電型ウェル５０の裏面方向の深さは１μｍである。
【００２１】
半導体基板１０のドリフト層１６と第１導電型ウェル５０とは第１の寄生ダイオード７２を形成する。第１の寄生ダイオード７２は、半導体基板１０をカソードとし、第１導電型ウェル５０をアノードとするｐｎ接合型のダイオードである。
【００２２】
半導体基板１０は、第１導電型ウェル５０において第２導電型ソース領域５４を備える。第２導電型ソース領域５４は、第１導電型コンタクト領域５２に接するｎ＋型ＧａＮの領域である。第１導電型ウェル５０は、第１導電型コンタクト領域５２および第２導電型ソース領域５４を囲んで設けられる。
【００２３】
第２導電型ソース領域５４と第１導電型ウェル５０とは、第２の寄生ダイオード７４を形成する。第２の寄生ダイオード７４は、第２導電型ソース領域５４をカソードとし、第１導電型ウェル５０をアノードとするｐｎ接合型のダイオードである。
【００２４】
ソース電極３１は、第１導電型ウェル５０よりも表面側に設けられる。より具体的には、ソース電極３１は、第２導電型ソース領域５４に接して、第２導電型ソース領域５４よりも表面側に設けられる。ソース電極３１は、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｔｉ‐Ａｌ（チタンアルミニウム）およびＮｉ（ニッケル）などであってよい。
【００２５】
第２導電型ソース領域５４とソース電極３１とは、追加ダイオード７０を構成する。追加ダイオード７０は、第１導電型ウェル５０とソース電極３１との間に電気的に接続され、第１の寄生ダイオード７２とは逆向きのダイオードである。
【００２６】
本例の追加ダイオード７０は、第１導電型コンタクト領域５２とソース電極３１に電気的に接続する金属領域とのＳＢＤである。金属領域は、本例ではソース電極３１であるが、他の例ではソース電極３１以外の金属も含んでよい。
【００２７】
追加ダイオード７０は、逆電圧印加時に第１の寄生ダイオード７２に順電流を流さない程度の逆耐圧を有する。一例において、追加ダイオード７０の逆耐圧は、５Ｖから１０Ｖの間の値であってよい。なお、ソース電極３１にドレイン電極４１よりも高い電圧が印加される場合を、逆電圧（逆バイアス）が印加されると称する。また、ドレイン電極４１にソース電極３１よりも高い電圧が印加される場合を、順バイアスが印加されると称する。
【００２８】
通常のＭＯＳＦＥＴにおいては、第１導電型コンタクト領域５２とソース電極３１とはオーミック接続される。これに対して、本例では、追加ダイオード７０が５Ｖから１０Ｖの逆耐圧を有する。それゆえ、逆電圧印加時に、第１の寄生ダイオード７２に順電流が流れることを防ぐことができる。よって、第１の寄生ダイオード７２に順電流が流れて、バンドギャップエネルギー相当の光が発生することを防ぐことができる。
【００２９】
追加ダイオード７０と第２の寄生ダイオード７４とは並列に接続される。カソードは共にソース電極３１に接続され、アノードは共に第１導電型ウェル５０に接続される。第２の寄生ダイオード７４の内蔵電位は、追加ダイオード７０の内蔵電位よりも大きい。本例では、第２の寄生ダイオード７４の内蔵電位は３．０〜３．４Ｖである。また、追加ダイオード７０の内蔵電位は、２Ｖ以下である。具体的には、追加ダイオード７０の内蔵電位は、１．０〜２．０Ｖである。それゆえ、順バイアスが印加されると、第２の寄生ダイオード７４ではなく追加ダイオード７０が電流を通す。本例では、半導体基板１０としてはシリコンを採用することはできず、半導体基板１０はシリコンよりもエネルギーバンドギャップが大きな半導体でなければならない。
【００３０】
ゲート電極２１は、ドリフト層１６よりも表面側に設けられる。ゲート絶縁膜２２は、ゲート電極２１とドリフト層１６との間に設けられる。ゲート電極２１に所定の電圧が印加されると、ゲート電極２１の直下における第１導電型ウェル５０にチャネルが形成され、第２導電型ソース領域５４とドリフト層１６とが導通する。
【００３１】
ドレイン電極４１は、第２導電型の半導体基板１０の裏面側に形成される。具体的には、ドレイン電極４１は、半導体基板１０のドレイン層１８の裏面側に形成される。ドレイン電極４１は、アルミニウムを、ドレイン層１８の裏面側に蒸着またはスパッタすることで形成されてよい。
【００３２】
図２Ａは、縦型ＭＯＳＦＥＴ１００における寄生ＮＰＮトランジスタ７８を示す図である。ドリフト層１６、第１導電型ウェル５０および第１導電型コンタクト領域５２、ならびに、第２導電型ソース領域５４は、寄生ＮＰＮトランジスタ７８を構成する。ドリフト層１６および第２導電型ソース領域５４は、寄生ＮＰＮトランジスタ７８のエミッタ（Ｅ）およびコレクタ（Ｃ）としてそれぞれ機能する。第１導電型ウェル５０および第１導電型コンタクト領域５２は、寄生ＮＰＮトランジスタ７８のベース（Ｂ）として機能する。
【００３３】
図２Ｂは、縦型ＭＯＳＦＥＴ１００において寄生ＮＰＮトランジスタ７８を明示した等価回路を示す図である。エミッタ（Ｅ）はソース端子３０に、コレクタ（Ｃ）はドレイン端子４０に、それぞれ電気的に接続する。ベース（Ｂ）は追加ダイオード７０のアノードに接続する。追加ダイオード７０のカソードは、エミッタ（Ｅ）に電気的に接続する。なお、コレクタ（Ｃ）およびベース（Ｂ）は第１の寄生ダイオード７２を構成し、エミッタ（Ｅ）およびベース（Ｂ）は第２の寄生ダイオード７４を構成する。
【００３４】
図３Ａは、寄生ＮＰＮトランジスタ７８がＳｉで形成されている場合を示す図である。図３Ｂは、寄生ＮＰＮトランジスタ７８がＳｉＣまたはＧａＮ等で形成されている場合を示す図である。なお、図３Ａおよび図３Ｂにおいては、ドレイン端子４０に正バイアスを印加し、ソース端子３０に負バイアスを印加した場合を示す。
【００３５】
ドレイン端子４０からソース端子３０には正バイアスが印加されていることに起因して、追加ダイオード７０にはリーク電流が流れる。リーク電流が流れるにつれて、ベース（Ｂ）の電位は１．０Ｖ程度まで高くなる。
【００３６】
半導体基板１０がシリコンである場合、第２の寄生ダイオード７４の内蔵電位は、０．８〜１．０Ｖ程度である。それゆえ、ベース（Ｂ）の電位は１．０Ｖ程度になると、寄生ＮＰＮトランジスタ７８を介してドレイン端子４０からソース端子３０に電流が流れてしまうために、耐圧が低下してしまう。これは別の見方をすると、ベースがオープンとなったＮＰＮトランジスタのオープンベース耐圧が、ベースショート耐圧よりも低下してしまう状態と同じ現象である。
【００３７】
半導体基板１０がＳｉＣまたはＧａＮ等である場合、第２の寄生ダイオード７４の内蔵電位は、３．０〜３．４Ｖ程度となる。それゆえ、ベース（Ｂ）の電位が１．０Ｖ程度になっても、寄生ＮＰＮトランジスタ７８は導通しない。これにより、実効的にベースはエミッタに短絡された状態を保つことができるので、半導体基板１０がＳｉＣまたはＧａＮ等である場合は耐圧の低下がない。前述と同じ見方をすると、寄生ＮＰＮトランジスタ７８は、ベースショートされたＮＰＮトランジスタであるので、耐圧の低下がないと理解することができる。
【００３８】
図４は、第１実施例における縦型ＭＯＳＦＥＴ１００の等価回路を示す図である。追加ダイオード７０と第２の寄生ダイオード７４とは並列に接続される。追加ダイオード７０および第２の寄生ダイオード７４のカソードはソース端子３０に接続され、アノードは第１の寄生ダイオード７２のアノードに接続される。第１の寄生ダイオード７２のカソードはドレイン端子４０に接続する。上述の様に、追加ダイオード７０は第１の寄生ダイオード７２に順電流が流れることを防ぐ。これにより、第１の寄生ダイオード７２にバンドギャップエネルギー相当の光が発生することを防ぐことができる。
【００３９】
図５は、第２実施例における縦型ＭＯＳＦＥＴ１１０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１１０は、バリア金属層３２、オーミック金属層３４およびバリア高制御層５６を備える。係る点で、第１実施例と異なる。他の点は第１実施例と同じである。
【００４０】
バリア高制御層５６は、第１導電型コンタクト領域５２に接して設けられた第１導電型半導体領域である。バリア高制御層５６は、バリア高制御層５６よりも表面側に設けられるバリア金属層３２とのショットキーバリアの高さを調整する層である。つまり、バリア高制御層５６は、第１導電型ウェル５０の仕事関数を調整する層である。バリア高制御層５６は、第１導電型コンタクト領域５２よりも低い濃度の第１導電型の不純物を有してよい。本例のバリア高制御層５６は、ｐ型ＧａＮの層である。
【００４１】
バリア金属層３２は、バリア高制御層５６と、ソース電極３１に電気的に接続する金属領域との間に設けられる。当該金属領域は、本例ではソース電極３１であるが、他の例ではソース電極３１以外の金属も含んでよい。バリア金属層３２は、金属領域のフェルミ準位とバリア高制御層５６の伝導体の底のエネルギー準位との差であるバリアハイトを調整する。
【００４２】
オーミック金属層３４は、ソース電極３１と第２導電型ソース領域５４とのオーミック接合する層である。オーミック金属層３４は、半導体基板１０がＧａＮの場合にはＴｉ、ＡｌまたはＴｉ‐Ａｌであってよく、半導体基板１０がＳｉＣの場合にはＮｉであってよい。オーミック金属層３４により、ソース電極３１と第２導電型ソース領域５４とのオーミック性を調整することができる。
【００４３】
なお、ソース電極３１、バリア金属層３２およびオーミック金属層３４は、ともに同一の金属であっておもよい。つまり、ソース電極３１、バリア金属層３２およびオーミック金属層３４は全て、Ｔｉ、ＡｌまたはＴｉ‐Ａｌであってよい。この場合、Ｔｉ、ＡｌまたはＴｉ‐Ａｌと第２導電型ソース領域５４との接触領域がオーミック金属層３４となり、Ｔｉ、ＡｌまたはＴｉ‐Ａｌとバリア高制御層５６との接触領域がバリア金属層３２となる。これにより、オーミック金属層３４およびバリア金属層３２を別途作成する場合と比較して、縦型ＭＯＳＦＥＴ１１０の製造が容易になる。
【００４４】
図６は、第３実施例における縦型ＭＯＳＦＥＴ１２０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１２０は、還流ダイオード８０を備える。本例において、追加ダイオード７０の逆耐圧は、還流ダイオード８０に応じて調整してよい。係る点で第１実施例と異なる。他の点は第１実施例と同じである。
【００４５】
還流ダイオード８０は、ＦＷＤ（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）とも称される。還流ダイオード８０のカソードはドレイン電極４１に、アノードはソース電極３１にそれぞれ電気的に接続される。還流ダイオード８０は、縦型ＭＯＳＦＥＴ１２０をターンオフした場合に、サージ電流を導通させる経路となる。これにより、ターンオフ時のサージ電流により縦型ＭＯＳＦＥＴ１２０が破壊されることを防ぐことができる。なお、ターンオフにより、ソース電極３１およびドレイン電極４１には、逆電圧（逆バイアス）が印加される。
【００４６】
追加ダイオード７０は、還流ダイオード８０の順電圧よりも大きい逆耐圧を有する。追加ダイオードの逆耐圧の下限値は、還流ダイオード８０の順電圧との関係で定められてよい。例えば、本例の追加ダイオード７０の逆耐圧は、還流ダイオード８０の順電圧よりも１Ｖだけ高い値である。これにより、ターンオフ時に電流を還流ダイオード８０に導通させ、第１の寄生ダイオード７２に順電流が流れることを防ぐことができる。
【００４７】
追加ダイオード７０の逆耐圧の上限値は、５Ｖから１０Ｖの間の値としてよい。追加ダイオード７０の逆耐圧が５Ｖから１０Ｖよりも高いと、逆耐圧印加時に第１導電型ウェル５０に電荷がチャージされて、第１導電型ウェル５０の電位が低下する。これにより、ドレイン側に正バイアスがかかった時、ＭＯＳＦＥＴのバックゲートバイアスが負に印加されたのと同じ状態となる。それゆえ、ＭＯＳＦＥＴのしきい値が増加し、結果としてゲート電極２１にはより高い電位を与えなければ縦型ＭＯＳＦＥＴ１２０はターンオンしないこととなる。
【００４８】
つまり、追加ダイオード７０の逆耐圧が５Ｖから１０Ｖよりも高いと、縦型ＭＯＳＦＥＴ１２０のゲートしきい値電圧が高くなりすぎる問題がある。本例では、追加ダイオード７０の逆耐圧を５Ｖから１０Ｖとするので、ゲートしきい値電圧が高くなりすぎることを防ぐことができる。
【００４９】
図７は、第３実施例における縦型ＭＯＳＦＥＴ１２０の等価回路を示す図である。本例は、第１実施例の図４に還流ダイオード８０を付加した。係る点で第１実施例と異なる。他の点は第１実施例と同じである。還流ダイオード８０のアノードはソース端子３０に接続され、カソードはドレイン端子４０に接続される。
【００５０】
図８は、第４実施例における縦型ＭＯＳＦＥＴ１３０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１３０は、いわゆるトレンチゲート構造を有する。つまり、ゲート電極２１をトレンチ型のゲート電極とした。これに伴い、ゲート絶縁膜２２の形状を変形し、第１導電型ウェル５０に代えて第１導電型層５８を設けた。係る点で第１実施例と異なる。他の点は第１実施例と同じである。
【００５１】
本例のゲート電極２１は、第１導電型層５８を貫通しドリフト層１６にまで達して設けられる。ゲート絶縁膜２２は、ゲート電極２１と第１導電型層５８との間、および、ゲート電極２１とドリフト層１６との間に設けられる。なお、ゲート電極２１に所定の電圧が印加されると、ゲート絶縁膜２２と第１導電型層５８との間にチャネルが形成され、第２導電型ソース領域５４とドリフト層１６とが導通する。
【００５２】
第１導電型層５８とドリフト層１６とは、第１の寄生ダイオード７２を形成する。また、第１導電型層５８と第２導電型ソース領域５４とは、第２の寄生ダイオード７４を形成する。本例においても、追加ダイオード７０を設けることにより、第１実施例と同様の効果を得ることができる。
【００５３】
図９は、第５実施例における縦型ＭＯＳＦＥＴ１４０の断面を示す図である。本例の縦型ＭＯＳＦＥＴ１４０は、いわゆるスーパージャンクション構造を有する。つまり、第１導電型ウェル５０に代えて、第１導電型カラム５９を設けた。係る点で第１実施例と異なる。他の点は第１実施例と同じである。
【００５４】
本例の第１導電型カラム５９および第２導電型のドリフト層１６は、第２導電型の半導体基板に第２導電型の不純物をドープして、その後エピタキシャル成長させることにより形成することができる。例えば、ｎ型ＧａＮの半導体基板にｐ型不純物としてのＭｇをドープしてエピタキシャル成長させる。ｐ型不純物ドープおよびエピタキシャル成長を繰り返すことにより、第１導電型カラム５９に相当するｐ型カラムとドリフト層１６に相当するｎ型ドリフト層とを形成することができる。
【００５５】
第１導電型カラム５９とドリフト層１６とは、第１の寄生ダイオード７２を形成する。また、第１導電型カラム５９と第２導電型ソース領域５４とは、第２の寄生ダイオード７４を形成する。本例においても、追加ダイオード７０を設けることにより、第１実施例と同様の効果を得ることができる。
【００５６】
第１から第５の実施例の縦型ＭＯＳＦＥＴ１００から１４０は、既知の手法を用いて作成することができる。既知の手法は、エピタキシャル成長、不純物ドーピング、アニーリング、フォトリソグラフィー、スパッタリングおよびＣＶＤ等を含んでよい。
【００５７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００５９】
１０・・半導体基板、１２・・表面、１４・・裏面、１６・・ドリフト層、１８・・ドレイン層、２０・・ゲート端子、２１・・ゲート電極、２２・・ゲート絶縁膜、３０・・ソース端子、３１・・ソース電極、３２・・バリア金属層、３４・・オーミック金属層、４０・・ドレイン端子、４１・・ドレイン電極、５０・・第１導電型ウェル、５２・・第１導電型コンタクト領域、５４・・第２導電型ソース領域、５６・・バリア高制御層、５８・・第１導電型層、５９・・第１導電型カラム、７０・・追加ダイオード、７２・・第１の寄生ダイオード、７４・・第２の寄生ダイオード、７８・・寄生ＮＰＮトランジスタ、８０・・還流ダイオード、１００・・縦型ＭＯＳＦＥＴ、１１０・・縦型ＭＯＳＦＥＴ、１２０・・縦型ＭＯＳＦＥＴ、１３０・・縦型ＭＯＳＦＥＴ、１４０・・縦型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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