(57)【特許請求の範囲】
【請求項１】
電源電圧ＶＤＤにプルアップ素子１００のドレインまたはソースが連結され、及び、ＧＮＤにプルダウン素子２００のドレインまたはソースが連結され、前記プルアップ素子１００のドレインまたはソースと前記プルダウン素子２００のドレインまたはソースが直列に連結され、並びに、前記プルアップ素子１００及び前記プルダウン素子２００のゲートに入力される入力電圧ＶＩＮ、及び、前記プルアップ素子１００のドレインまたはソース及び前記プルダウン素子２００のドレインまたはソースの接続部から出力される出力電圧ＶＯＵＴを含むが、
前記入力電圧ＶＩＮによっていずれもオフになった場合、前記プルアップ素子１００及び前記プルダウン素子２００がいずれも出力電圧ＶＯＵＴにだけ影響を受ける単純抵抗として動作し、電圧分配を介して、第３の進数（「１」状態）を形成し、前記プルアップ素子１００またはプルダウン素子２００の一方だけオンになって電流を流せば、ＶＤＤ（「２」状態）またはＧＮＤ（「０」状態）が出力電圧ＶＯＵＴとして出力され、
前記入力電圧ＶＩＮに影響を受けず、前記出力電圧ＶＯＵＴにだけ影響を受ける電流ＩＣＯＮ成分と、前記入力電圧ＶＩＮに影響を受け、前記出力電圧ＶＯＵＴに影響を受けない電流ＩＥＸＴ成分と、を有し、
前記出力電圧に影響を受ける電流ＩＣＯＮは、ゲート電圧に独立的な接合ＢＴＢＴ（Band-To-Band Tunneling）電流ＩＢＴＢＴであり、前記入力電圧に影響を受ける電流ＩＥＸＴは、電流Ｉｓｕｂであり、
２進インバータにおいて、チャネルのドーピング濃度を増加させて、ＢＴＢＴ電流ＩＢＴＢＴ特性と電流Ｉｓｕｂ特性とを得て、３進インバータ特性曲線により３進インバータで動作することを特徴とする３進数論理回路。
【請求項２】
前記出力電圧ＶＯＵＴに影響を受ける電流ＩＣＯＮは、前記出力電圧ＶＯＵＴが作動電圧ＶＤＤの二分の一（ＶＯＵＴ＝ＶＤＤ／２）であるとき、電流値ＩＣを有し、前記入力電圧ＶＩＮに影響を受ける電流ＩＥＸＴは、前記入力電圧ＶＩＮが作動電圧ＶＤＤの二分の一（ＶＩＮ＝ＶＤＤ／２）であるとき、電流値ＩＥを有し、前記入力電圧ＶＩＮと作動電圧ＶＤＤとが同一（ＶＩＮ＝ＶＤＤ）である地点において、最大電流ＩＭＡＸに指数的に増加することを特徴とする請求項１に記載の３進数論理回路。
【請求項３】
前記プルアップ素子１００及び前記プルダウン素子２００で出力される電流は、
［数１］
IOUT（VIN, VOUT）＝ICON（VOUT）＋IEXP（VIN）
＝IC exp［±α（VOUT=VDD／２）］＋IE exp［±β（VIN=VDD／２）］
と計算されるが、
前記数式において、αとβは、各電流メカニズムの指数係数であり、前記α及びβの前の「＋」符号と「−符号」は、それぞれ前記プルダウン素子２００と前記プルアップ素子１００とに適用される符号であることを特徴とする請求項２に記載の３進数論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３進数論理回路に係り、さらに詳細には、オフ状態でのjunction ＢＴＢＴの漏れ電流と臨界電流とのメカニズムを利用して、ＣＭＯＳ基盤の２進論理ゲートと同一な回路構成において、３進論理ゲートを作ることにより、bit densityを高めることができる３進数論理回路に関する。
【背景技術】
【０００２】
従来、２進数論理基盤のデジタルシステムは、多量のデータを早く処理するために、ＣＭＯＳ素子の小型化を介した情報の密度（bit density）を高めるのに力を注いだ。しかし、最近３０ｎｍ以下に集積されながら、量子的トンネリング効果による、漏れ電流と電力消費との増加により、bit densityを高めるのに制約を受けている。かようなbit densityの限界を克服するために、多重値論理（multi-valued logic）のうち一つである３進数論理素子及びその回路への関心が急激に高まっており、特に、３進数論理具現のための基本単位として、標準３進数インバータ（ＳＴＩ）の開発が活発に進められている。しかし、１つの電圧源に２つのＣＭＯＳを使用する既存の２進数インバータと異なり、ＳＴＩに係わる従来技術は、さらに多くの電圧源を必要としたり、複雑な回路構成が要求されたりするという問題点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】大韓民国実用新案公報第２０−１９９４−０００８２４９号（１９９４．１２．０５．）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述のような問題点を解決するために、本発明は、２進数の論理が直面したbit densityの限界を克服し、従来の３進数論理の複雑な回路から脱し、簡単な構成の低電力３進数論理回路を提案する。
【課題を解決するための手段】
【０００５】
本発明による３進数論理回路は、電源電圧ＶＤＤ及びＧＮＤ間に直列に連結されたプルアップ素子１００及びプルダウン素子２００、並びに入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを含むが、前記入力電圧ＶＩＮによっていずれもオフになった場合、前記プルアップ素子１００と前記プルダウン素子２００とがいずれも出力電圧ＶＯＵＴにだけ影響を受ける単純抵抗として動作し、電圧分配を介して、第３の進数（「１」状態）を形成し、前記プルアップ素子１００またはプルダウン素子２００の一方だけオンになって電流を流せば、ＶＤＤ（「２」状態）またはＧＮＤ（「０」状態）が出力電圧ＶＯＵＴとして出力されることを特徴とする。
【発明の効果】
【０００６】
本発明による３進数論理回路は、オフ状態でのjunction ＢＴＢＴの漏れ電流と臨界電流とのメカニズムを利用して、ＣＭＯＳ基盤の２進論理ゲートと同一回路構成において、３進論理ゲートを作ることにより、bit densityを確実に高めることができる。
【図面の簡単な説明】
【０００７】
【図１】プルアップ素子とプルダウン素子とから構成された本発明による３進数論理回路の構成図、及びプルアップ素子とプルダウン素子との出力電流−入力電圧特性グラフ図面である。
【図２】プルアップ素子とプルダウン素子との出力電流−出力電圧特性によるＳＴＩの作動原理を図示した図面である。
【図３】数学的な電圧伝達曲線を図示した図面である。
【図４】平面３２ｎｍ ｎＭＯＳ素子構造、並びに低チャネルドーピング及び高チャネルドーピングでのＢＴＢＴ発生の比率を示す図面である。
【図５】チャネルドーピングによる出力電流−入力電圧特性、及び電圧伝達曲線を示す図面である。
【図６】素子シミュレーション電流−電圧データ、及び［数式１］に基づいた電流−電圧モデリングの比較図面である。
【図７】ＳＮＭを表現して分析した図面である。
【図８】３進数インバータ、最小値、最大値の回路構成、及び真理表の図面である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照し、本発明の実施形態について、さらに詳細に説明する。それに先立ち、本明細書及び特許請求の範囲に使用された用語や単語は、一般的であったり辞書的であったりする意味に限定して解釈されるものではなく、発明者は、自身の発明を最も適した方法で説明するために、用語の概念を適切に定義することができるという原則に立脚し、本発明の技術的思想に符合する意味と概念とに解釈されるものである。
【０００９】
従って、本明細書に記載された実施形態と、図面に図示された構成は、本発明の最も望ましい一実施形態に過ぎず、本発明の技術的思想をいずれも代弁するものではないので、本出願時点において、それらを代替することができる多様な均等物及び変形例があるということを理解しなければならない。
【００１０】
図１は、プルアップ素子（pull-up device）とプルダウン素子（pull-down device）とから構成された本発明による３進数論理回路の構成図である。
【００１１】
図１（ａ）に図示されているように、本発明による３進数論理回路は、プルアップ素子１００とプルダウン素子２００とから構成される。
【００１２】
図１（ａ）及び図１（ｂ）に図示されているように、本発明による３進数論理回路の電流−電圧特性は、入力電圧に影響を受けず、出力電圧にだけ影響を受ける電流ＩＣＯＮ成分と、入力電圧に影響を受け、出力電圧に影響を受けない電流ＩＥＸＴ成分とを有する。
【００１３】
前記出力電圧に影響を受ける電流ＩＣＯＮは、出力電圧ＶＯＵＴが、作動電圧ＶＤＤの二分の一（ＶＯＵＴ＝ＶＤＤ／２）であるとき、電流値ＩＣを有し、前記入力電圧に影響を受ける電流ＩＥＸＴは、入力電圧ＶＩＮが作動電圧ＶＤＤの二分の一（ＶＩＮ＝ＶＤＤ／２）であるとき、電流値ＩＥを有し、入力電圧ＶＩＮと作動電圧ＶＤＤとが同一（ＶＩＮ＝ＶＤＤ）である地点において、最大電流ＩＭＡＸに指数的に増加する。
【００１４】
このとき、前記ＩＥ，ＩＣ及びＩＭＡＸの間には、「ＩＥ＜ＩＣ＜ＩＭＡＸ」のような等式が成立する。
【００１５】
本発明による３進数論理回路の作動のための補完的な電流−電圧特性は、下記数式１（数１）によって表現される。
【００１６】
【数１】
0006683729.tif 000002
【００１７】
前記数式１で、αとβは、各電流メカニズムの指数係数であり、前記α及びβの前の「＋」及び「−」の符号は、それぞれ前記プルダウン素子２００とプルアップ素子１００とに適用される。
【００１８】
ここで、前記ＩＭＡＸ＝ＩＥｅｘｐ［β（ＶＤＤ／２）］は、前記プルダウン素子２００及びプルアップ素子１００のいずれも同様である。
【００１９】
本発明による３進数論理回路の作動原理について、前記数式１及び図２を参照して説明する。
【００２０】
図２（ａ）ないし図２（ｃ）には、低い「０」、中間「１」、高い「２」の３種の状態電圧遷移過程が図示されているが、前記低い「０」、中間「１」及び高い「２」は、それぞれ前記プルアップ素子１００とプルダウン素子２００との出力電流ＩＯＵＴ−出力電圧ＶＯＵＴ曲線が交差する地点によって決定される。
【００２１】
前記低い「０」または高い「２」に遷移されるために、前記プルアップ素子１００または前記プルダウン素子２００は、ＶＩＮ＞ＶＩＬ（図２（ａ））またはＶＩＮ＜ＶＩＨ（図２（ｂ））の範囲内において、ＩＯＵＴあるいはＩＥＸＰとして、ＩＥＸＰの優勢電流を示し、それぞれＧＮＤ（ＶＯＬ）あるいは作動電圧ＶＤＤ・ＶＯＨに電流経路を作る。
【００２２】
出力電流ＶＯＵＴが、ＶＩＭＨ及びＶＩＭＬの周辺のＶＤＤ／２に遷移される間、前記プルアップ素子１００とプルダウン素子２００は、出力電流ＩＯＵＴが、定電流ＩＣＯＮと指数電流ＩＥＸＰとの和と類似しており、それは、遅い遷移過程を誘導する。
【００２３】
最後に、追加的な中間「１」状態（ＶＯＭ）は、ＶＩＭＨ＜ＶＩＮ＜ＶＩＭＬ範囲内のＶＯＵＴ＝ＶＤＤ／２において、１つの交差点によって得られ、ここで、前記プルアップ素子１００とプルダウン素子２００との出力電流ＩＯＵＴは、定電流ＩＣＯＮだけに支配される（図２（ｂ））。
【００２４】
ＩＭＡＸ＞ＩＣである対称素子を仮定するとき、中間入力電圧（ＶＩＭ＝ＶＩＭＬ−ＶＩＭＨ）と遷移電圧（ＶＴＲ＝ＶＩＭＨ−ＶＩＨ＝ＶＩＬ−ＶＩＭＬ）は、下の数式２（数２）と数式３（数３）とを誘導することができる。
【００２５】
【数２】
0006683729.tif 000003
【数３】
0006683729.tif 000004
【００２６】
ここで、ＶＩＬ、ＶＩＨ、ＶＩＭＬ及びＶＩＭＨは、前記プルアップ素子１００と前記プルダウン素子２００との電流方程式の組み合わせによって決定される。
【００２７】
例えば、ＶＩＭＬは、ＶＩＮ＞ＶＤＤ／２であるとき、｛ＩＥＸＰ＋ＩＣＯＮ｝ｐｕｌｌ−ｄｏｗｎ＝｛ＩＣＯＮ｝ｐｕｌｌ−ｕｐ関係から、ｄＶＯＵＴ／ｄＶＩＮ＝−１によって得られる。
【００２８】
標準３進数インバータ（ＳＴＩ）作動のために、ＶＩＬ＜ＶＤＤ、ＶＩＭＬ＞ＶＤＤ／２、ＶＩＭＨ＜ＶＤＤ／２及びＶＩＨ＞０（ＧＮＤ）条件を満足しなければならず、結果として、α及びβに係わる次の基準になる。
【００２９】
【数４】
0006683729.tif 000005
【００３０】
図２において、数学的例として、ＩＭＡＸ＝１０−５Ａ、ＩＣ＝１０−８Ａ、ｌｏｇ（ＩＭＡＸ／ＩＣ）／（ＶＤＤ／２）＝６、α’＝２、β’＝１０、ＶＤＤ＝１が使用された。
【００３１】
図３は、β’とα’との関数として、３つの出力状態（ＶＯＨ＝ＶＤＤ、ＶＯＭ＝ＶＤＤ／２、ＶＯＬ＝ＧＮＤ）を有する標準３進数インバータ（ＳＴＩ）の電圧伝達曲線を示し、結果として、数式２によるＶＩＭと数式３による遷移電圧との変更になる。
【００３２】
図３の挿入されたグラフから分かるように、数式４によって与えられたα’及びβ’の範囲下において、低い遷移電圧ＶＴＲと高いＶＩＭは、さらに大きいβ’、とさらに小さいα’とによって得られ、それは、理想的な標準３進数インバータ（ＳＴＩ）の電圧伝達曲線のために望ましい。
【００３３】
しかし、前記プルアップ素子１００及び前記プルダウン素子２００が、いずれも数式２と数式３とから、ｌｏｇ（β’／２α’）／β’項のため、特定飽和された値を有する。
【００３４】
β’項において、かような非線形ｌｏｇ（ｘ）／ｘ関数は、ただ前記プルアップ素子１００及び前記プルダウン素子２００の出力電流ＩＯＵＴが、定電流ＩＣＯＮと指数電流ＩＥＸＰとの合に類似するＶＤＤ／２近傍のＶＩＭＨとＶＩＭＬで誘導される。
【００３５】
遷移電圧ＶＴＲのみを考慮したとき、大きいβ’が望ましく見えるが、しかしノイズマージンを考慮すれば、合理的なＶＩＭのために最適条件があるように予想される。
【００３６】
標準３進数インバータ（ＳＴＩ）の中間「１」状態のための必須な電流メカニズムである入力電圧に独立的な定電流ＩＣＯＮは、ゲート電圧に独立的な接合ＢＴＢＴ電流ＩＢＴＢＴを介して実現することができる。
【００３７】
また、「０」状態及び「２」状態のための入力電圧に依存する指数電流ＩＥＸＰは、臨界電圧以下の電流Ｉｓｕｂによって作ることができる。
【００３８】
図４は、３２ｎｍ high−ｋ／メタル−ゲート平面ｎＭＯＳの断面、並びに低いチャネルドーピング（Ｎｃｈ＝２ｘ１０１８ｃｍ−３）、及び高いチャネルドーピング（Ｎｃｈ＝２ｘ１０１９ｃｍ−３）でのＢＴＢＴ発生の比率を示している。１ｎｍの酸化物厚、１ｘ１０２０ｃｍ−３の高ドレインドーピング（ＨＤＤ）、２．５ｘ１０１９ｃｍ−３の低いドレインドーピング（ＬＤＤ）など基本的な構造情報は、ＩＴＲＳで報告した３２ｎｍ低い静的パワーテクノロジーを基とした。素子シミュレーションは、ＢＴＢＴモデル及びバンドギャップ縮小モデルを共にSynopsys SentaurusＴＭで進めた。
【００３９】
チャネルドーピングを増加させることにより、最大ＢＴＢＴ発生領域が、ゲート下のＬＤＤ領域からＨＤＤとボディー接合とに移動し、それは、主オフ電流メカニズムがgateに独立的なＩＢＴＢＴになるようにした。
【００４０】
図５は、チャネルドーピングによる出力電流−入力電圧特性と電圧伝達曲線とを示している。単純チャネルドーピングの増加により、２進インバータ特性曲線から３進インバータ特性曲線に変わるということが分かる。
【００４１】
図６は、素子シミュレーション電流−電圧データと、数式１に基づいた電流−電圧モデリングと良好に合うということを示している。
【００４２】
図７は、ＳＮＭを表現して分析したものであり、代表デザインにおいて（Ｎｃｈ＝２ｘ１０１９ｃｍ−３）、ＳＮＭは、２００ｍＶを、理想的なＣＭＯＳにおいては、２３０ｍＶを有する。図７に挿入されたＳＮＭ等高線から、βが大きくなり、αが小さくなるほど、ＮＭが大きくなるということが分かる。
【００４３】
前述のような特性を有した本発明による３進数インバータ（ＳＴＩ）回路及び真理表、３進数インバータ（ＳＴＩ）回路が応用されたＭＩＮゲート回路及び真理表、並びにＭＡＸゲート回路及び真理表は、図８に図示した通りである。
【００４４】
プルアップ素子１００と前記プルダウン素子２００とが入力電圧に影響を受けない場合（いずれもオフになった場合）、２つの素子は、いずれも単純抵抗として動作し、電圧分配を介して、第３の進数（「１」状態）を形成する。一方、前記プルアップ素子１００またはプルダウン素子２００の一方だけオンになって電流を流せば、ＶＤＤ（「２」状態）またはＧＮＤ（「０」状態）が伝達される。
【００４５】
入力電圧に影響を受けない電流領域は、前述のように、ＣＭＯＳのgateに影響を受けないjunction band-to-band tunneling（ＢＴＢＴ）電流特性で具現可能であり、入力電圧に指数的に増加する電流領域は、ＣＭＯＳの臨界電流（subthreshold電流）特性を利用する。
【００４６】
以上のように、本発明は、たとえ限定された実施形態と図面とによって説明したにしても、本発明は、それらによって限定されるものではなく、本発明が属する技術分野において当業者によって、本発明の技術思想、及び特許請求の範囲の均等範囲内で多様な修正及び変形が可能であるということはいうまでもない。
【符号の説明】
【００４７】
１００  プルアップ素子
２００  プルダウン素子
【図１（ａ）】
0006683729.tif 000006
【図１（ｂ）】
0006683729.tif 000007
【図２】
0006683729.tif 000008
【図３】
0006683729.tif 000009
【図４】
0006683729.tif 000010
【図５】
0006683729.tif 000011
【図６】
0006683729.tif 000012
【図７】
0006683729.tif 000013
【図８（ａ）】
0006683729.tif 000014
【図８（ｂ）】
0006683729.tif 000015
【図８（ｃ）】
0006683729.tif 000016