(57)【特許請求の範囲】
【請求項１】
Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備え、
前記Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、前記Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、前記Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルまたは前記制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Ｂｏｕｔは、前記Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力し、
前記各前段バッファ部Ｂｍは、
前記入力信号Ｉｍを入力し、前記制御信号Ｃｍが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となる三状態バッファと、
前記三状態バッファの出力端と前記出力バッファ部Ｂｏｕｔの入力端との間に設けられ、前記制御信号Ｃｎが有意レベルであるときにオンとなり、前記制御信号Ｃｎが非有意レベルであるときにオフとなるスイッチと、を含み、
前記制御信号Ｃ１〜ＣＭが、Ｍユニットインターバルを１周期とする信号であって、２ユニットインターバルの有意レベルと（Ｍ−２）ユニットインターバルの非有意レベルとが繰り返され、前記制御信号Ｃｍが、前記制御信号Ｃ１に対して（ｍ−１）ユニットインターバル遅延する信号である、
信号多重化装置
（ただし、
Ｍは３以上の整数、
ｍは１以上Ｍ以下の各整数、
ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１）。
【請求項２】
前記三状態バッファは、
前記入力信号Ｉｍと前記制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、を含み、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記スイッチと接続されている、
請求項１に記載の信号多重化装置。
【請求項３】
Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備え、
前記Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、前記Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、前記Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルまたは前記制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Ｂｏｕｔは、前記Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力し、
前記各前段バッファ部Ｂｍは、
前記入力信号Ｉｍと前記制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチと、を含み、
前記第１スイッチおよび前記第２スイッチそれぞれは、前記制御信号Ｃｎが有意レベルであるときにオンとなり、前記制御信号Ｃｎが非有意レベルであるときにオフとなり、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記出力バッファ部Ｂｏｕｔの入力端と接続されており、
前記制御信号Ｃ１〜ＣＭが、Ｍユニットインターバルを１周期とする信号であって、２ユニットインターバルの有意レベルと（Ｍ−２）ユニットインターバルの非有意レベルとが繰り返され、前記制御信号Ｃｍが、前記制御信号Ｃ１に対して（ｍ−１）ユニットインターバル遅延する信号である、
信号多重化装置
（ただし、
Ｍは３以上の整数、
ｍは１以上Ｍ以下の各整数、
ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１）。
【請求項４】
Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備え、
前記Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、前記Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、前記Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルまたは前記制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Ｂｏｕｔは、前記Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力し、
前記各前段バッファ部Ｂｍは、
前記入力信号Ｉｍと前記制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタと、を含み、
前記第１スイッチおよび前記第２スイッチそれぞれは、前記制御信号Ｃｎが有意レベルであるときにオンとなり、前記制御信号Ｃｎが非有意レベルであるときにオフとなり、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記出力バッファ部Ｂｏｕｔの入力端と接続されており、
前記制御信号Ｃ１〜ＣＭが、Ｍユニットインターバルを１周期とする信号であって、２ユニットインターバルの有意レベルと（Ｍ−２）ユニットインターバルの非有意レベルとが繰り返され、前記制御信号Ｃｍが、前記制御信号Ｃ１に対して（ｍ−１）ユニットインターバル遅延する信号である、
信号多重化装置
（ただし、
Ｍは３以上の整数、
ｍは１以上Ｍ以下の各整数、
ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１）。
【請求項５】
前記各前段バッファ部Ｂｍは、
前記ＰＭＯＳトランジスタと並列的に設けられ、前記ＰＭＯＳトランジスタと前記第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、
前記ＮＭＯＳトランジスタと並列的に設けられ、前記ＮＭＯＳトランジスタと前記第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、を更に含む、
請求項４に記載の信号多重化装置。
【請求項６】
Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備え、
前記Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、前記Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、前記Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃｍが非有意レベルまたは前記制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Ｂｏｕｔは、前記Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力し、
前記各前段バッファ部Ｂｍは、
前記入力信号Ｉｍと前記制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第１ゲート回路と、
前記第１ゲート回路の出力信号と前記制御信号Ｃｎとの否定論理積を表す信号を出力する第２ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃｍとの否定論理積を表す信号を出力する第３ゲート回路と、
前記第３ゲート回路の出力信号と前記制御信号Ｃｎの論理反転信号との否定論理和を表す信号を出力する第４ゲート回路と、
直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、を含み、
前記ＰＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第４ゲート回路の出力端と接続されており、
前記制御信号Ｃ１〜ＣＭが、Ｍユニットインターバルを１周期とする信号であって、２ユニットインターバルの有意レベルと（Ｍ−２）ユニットインターバルの非有意レベルとが繰り返され、前記制御信号Ｃｍが、前記制御信号Ｃ１に対して（ｍ−１）ユニットインターバル遅延する信号である、
信号多重化装置。
（ただし、
Ｍは３以上の整数、
ｍは１以上Ｍ以下の各整数、
ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１）。
【請求項７】
前記制御信号Ｃ１〜ＣＭそれぞれを生成する生成部を更に備える、
請求項１〜６の何れか一項に記載の信号多重化装置。
【請求項８】
Ｍが６のときに、前記生成部は、第１〜第５ラッチ回路と、第５〜第８ゲート回路と、を含み、
前記第１ラッチ回路は、前記第７ゲート回路の出力信号を入力し、クロックの立上りおよび立下りのうちの何れか一方のタイミングで前記第７ゲート回路の出力信号の値をラッチして、そのラッチした値を出力し、
前記第５ゲート回路は、前記第１ラッチ回路の出力信号の論理反転信号を前記制御信号Ｃ３として出力し、
前記第２ラッチ回路は、前記制御信号Ｃ３を入力し、前記クロックの立上りおよび立下りのうちの何れか他方のタイミングで前記制御信号Ｃ３の値をラッチして、そのラッチした値を前記制御信号Ｃ４として出力し、
前記第３ラッチ回路は、前記第１ラッチ回路の出力信号を入力し、前記一方のタイミングで第１ラッチ回路の出力信号の値をラッチして、そのラッチした値を出力し、
前記第６ゲート回路は、前記第３ラッチ回路の出力信号の論理反転信号を前記制御信号Ｃ５として出力し、
前記第４ラッチ回路は、前記制御信号Ｃ５を入力し、前記他方のタイミングで前記制御信号Ｃ５の値をラッチして、そのラッチした値を前記制御信号Ｃ６として出力し、
前記第７ゲート回路は、前記第１ラッチ回路の出力信号と前記第３ラッチ回路の出力信号との否定論理積を表す信号を出力し、
前記第８ゲート回路は、前記第７ゲート回路の出力信号の論理反転信号を前記制御信号Ｃ１として出力し、
前記第５ラッチ回路は、前記制御信号Ｃ１を入力し、前記他方のタイミングで前記制御信号Ｃ１の値をラッチして、そのラッチした値を前記制御信号Ｃ２として出力する、
請求項７に記載の信号多重化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号多重化装置に関する。
【背景技術】
【０００２】
非特許文献１には、４つの入力信号を多重化して１つの出力信号とする信号多重化装置が記載されている。この信号多重化装置は、並列的に接続された４つのバッファ部を備えている。各バッファ部は、直列的に順に接続されたフリップフロップおよび２つのトランスファーゲートを有している。各トランスファーゲートは所定のタイミングでオンとなるように調整されている。これにより、この各バッファ部に入力された入力信号が、１つの出力信号として信号多重化装置から順に出力される。
【０００３】
非特許文献１に記載の信号多重化装置によれば、２つの入力信号を多重化して１つの出力信号とする場合と比べて、フリップフロップの遅延時間の許容範囲を広げることができるとともに、データレートの高速化に対応可能となる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Jihwan Kim et al.，"A 16-to-40Gb/s Quarter-Rate NRZ/PAM4 Dual-Model Transmitter in14nm CMOS"，2015 IEEE International Solid-StateCircuits Conference(ISSCC)，（米），2015年2月
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載の信号多重化装置では、２つのトランスファーゲートが直列的に接続されていることに起因して、寄生抵抗値および寄生容量値が高くなっている。このため、出力信号の波形が鈍り、周波数帯域が制限されてしまう。したがって、データレートの高速化に十分に対応することができない。
【０００６】
本発明は、データレートの高速化に十分に対応することができる信号多重化装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る信号多重化装置は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備える。Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。各前段バッファ部Ｂｍは入力信号Ｉｍを入力し、制御信号Ｃｍが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となる三状態バッファと、三状態バッファの出力端と出力バッファ部Ｂｏｕｔの入力端との間に設けられ、制御信号Ｃｎが有意レベルであるときにオンとなり、制御信号Ｃｎが非有意レベルであるときにオフとなるスイッチと、を含む。ただし、Ｍは３以上の整数、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。
【０００８】
三状態バッファは、入力信号Ｉｍと制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、を含み、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点がスイッチと接続されている構成とすることができる。
【０００９】
本発明に係る信号多重化装置は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備える。Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。各前段バッファ部Ｂｍは、入力信号Ｉｍと制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチと、を含む。第１スイッチおよび第２スイッチそれぞれは、制御信号Ｃｎが有意レベルであるときにオンとなる。制御信号Ｃｎが非有意レベルであるときにオフとなり、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点が出力バッファ部Ｂｏｕｔの入力端と接続されている。ただし、Ｍは３以上の整数、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。
【００１０】
本発明に係る信号多重化装置は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備える。Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。各前段バッファ部Ｂｍは、入力信号Ｉｍと制御信号Ｃｍとの否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第２ゲート回路と、直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタと、を含む。第１スイッチおよび第２スイッチそれぞれは、制御信号Ｃｎが有意レベルであるときにオンとなり、制御信号Ｃｎが非有意レベルであるときにオフとなり、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点が出力バッファ部Ｂｏｕｔの入力端と接続されている。ただし、Ｍは３以上の整数、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。
【００１１】
各前段バッファ部Ｂｍは、ＰＭＯＳトランジスタと並列的に設けられ、ＰＭＯＳトランジスタと第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、ＮＭＯＳトランジスタと並列的に設けられ、ＮＭＯＳトランジスタと第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、を更に含む構成とすることができる。
【００１２】
本発明に係る信号多重化装置は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、Ｍ個の前段バッファ部Ｂ１〜ＢＭと、これらＭ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続された出力バッファ部Ｂｏｕｔと、を備える。Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍを入力し、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。各前段バッファ部Ｂｍは、入力信号Ｉｍと制御信号Ｃｍの論理反転信号との否定論理和を表す信号を出力する第１ゲート回路と、第１ゲート回路の出力信号と制御信号Ｃｎとの否定論理積を表す信号を出力する第２ゲート回路と、入力信号Ｉｍと制御信号Ｃｍとの否定論理積を表す信号を出力する第３ゲート回路と、第３ゲート回路の出力信号と制御信号Ｃｎの論理反転信号との否定論理和を表す信号を出力する第４ゲート回路と、直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、を含む。ＰＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第４ゲート回路の出力端と接続されている。ただし、Ｍは３以上の整数、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。
【００１３】
本発明に係る信号多重化装置は、制御信号Ｃ１〜ＣＭそれぞれを生成する生成部を更に備える構成とすることができる。
【００１４】
Ｍが６のときに、生成部は、第１〜第５ラッチ回路と、第５〜第８ゲート回路と、を含み、第１ラッチ回路は、第７ゲート回路の出力信号を入力し、クロックの立上りおよび立下りのうちの何れか一方のタイミングで第７ゲート回路の出力信号の値をラッチして、そのラッチした値を出力し、第５ゲート回路は、第１ラッチ回路の出力信号の論理反転信号を制御信号Ｃ３として出力し、第２ラッチ回路は、制御信号Ｃ３を入力し、クロックの立上りおよび立下りのうちの何れか他方のタイミングで制御信号Ｃ３の値をラッチして、そのラッチした値を制御信号Ｃ４として出力し、第３ラッチ回路は、第１ラッチ回路の出力信号を入力し、一方のタイミングで第１ラッチ回路の出力信号の値をラッチして、そのラッチした値を出力し、第６ゲート回路は、第３ラッチ回路の出力信号の論理反転信号を制御信号Ｃ５として出力し、第４ラッチ回路は、制御信号Ｃ５を入力し、他方のタイミングで制御信号Ｃ５の値をラッチして、そのラッチした値を制御信号Ｃ６として出力し、第７ゲート回路は、第１ラッチ回路の出力信号と第３ラッチ回路の出力信号との否定論理積を表す信号を出力し、第８ゲート回路は、第７ゲート回路の出力信号の論理反転信号を制御信号Ｃ１として出力し、第５ラッチ回路は、制御信号Ｃ１を入力し、他方のタイミングで制御信号Ｃ１の値をラッチして、そのラッチした値を制御信号Ｃ２として出力する構成とすることができる。
【発明の効果】
【００１５】
本発明の信号多重化装置は、データレートの高速化に十分に対応することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本実施形態の信号多重化装置１の構成を示す図である。
【図２】図２は、本実施形態の信号多重化装置１における制御信号Ｃ１〜ＣＭそれぞれのレベル、前段バッファ部Ｂ１〜ＢＭそれぞれの出力信号、および出力バッファ部Ｂｏｕｔの出力信号の関係を纏めた表である。
【図３】図３は、制御信号Ｃ１〜ＣＭのタイミングチャートである。
【図４】図４は、Ｍが３のときの生成部２の構成例を示す図である。
【図５】図５は、Ｍが５のときの生成部２の構成例を示す図である。
【図６】図６は、Ｍが６のときの生成部２の構成例を示す図である。
【図７】図７は、前段バッファ部Ｂｍの第１構成例を示す図である。
【図８】図８は、前段バッファ部Ｂｍの第１構成例における三状態バッファ４の構成例を示す図である。
【図９】図９は、前段バッファ部Ｂｍの第２構成例を示す図である。
【図１０】図１０は、前段バッファ部Ｂｍの第３構成例を示す図である。
【図１１】図１１は、前段バッファ部Ｂｍの第４構成例を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１８】
図１は、本実施形態の信号多重化装置１の構成を示す図である。図１に示される信号多重化装置１は、Ｍ個の入力信号Ｉ１〜ＩＭを多重化して１つの出力信号とする装置である。ここで、Ｍは３以上の整数である。信号多重化装置１は、Ｍ個の制御信号Ｃ１〜ＣＭそれぞれのレベルに応じてＭ個の入力信号Ｉ１〜ＩＭのうちの何れかの入力信号に応じた信号を出力する。信号多重化装置１は、Ｍ個の前段バッファ部Ｂ１〜ＢＭと、出力バッファ部Ｂｏｕｔと、制御信号Ｃ１〜ＣＭそれぞれを生成する生成部２と、を備える。
【００１９】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、Ｍ個の入力信号Ｉ１〜ＩＭのうちの入力信号Ｉｍと、Ｍ個の制御信号Ｃ１〜ＣＭのうちの制御信号Ｃｍおよび制御信号Ｃｎと、を入力する。ここで、ｍは１以上Ｍ以下の各整数、ｍ＝Ｍのときｎ＝１、ｍ≠Ｍのときｎ＝ｍ＋１である。各前段バッファ部Ｂｍは、制御信号Ｃｍが有意レベルおよび制御信号Ｃｎが有意レベルであるときに入力信号Ｉｍに応じた信号を出力する。また、各前段バッファ部Ｂｍは、制御信号Ｃｍが非有意レベルまたは制御信号Ｃｎが非有意レベルであるときにハイインピーダンス出力状態となる。
【００２０】
出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭそれぞれの出力端と接続されている。すなわち、Ｍ個の前段バッファ部Ｂ１〜ＢＭは互いに並列的に接続されている。出力バッファ部Ｂｏｕｔは、Ｍ個の前段バッファ部Ｂ１〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。
【００２１】
図２は、本実施形態の信号多重化装置１における制御信号Ｃ１〜ＣＭそれぞれのレベル、前段バッファ部Ｂ１〜ＢＭそれぞれの出力信号、および出力バッファ部Ｂｏｕｔの出力信号の関係を纏めた表である。図２では、制御信号の有意レベルを「１」と表記し、制御信号の非有意レベルを「０」と表記し、前段バッファ部のハイインピーダンス出力状態を「Ｈｉ-Ｚ」と表記している。
【００２２】
図３は、制御信号Ｃ１〜ＣＭのタイミングチャートである。図３に示されるように、制御信号Ｃ１〜ＣＭは、ＭＵＩ（ユニットインターバル）を１周期とする信号である。制御信号Ｃ１〜ＣＭでは、２ＵＩの有意レベルと（Ｍ−２）ＵＩの非有意レベルとが繰り返される。制御信号Ｃｍは、制御信号Ｃ１に対して（ｍ−１）ＵＩ遅延する信号である。なお、ユニットインターバルとは、信号多重化装置１の出力信号の単位長さである。例えば、出力信号のデータレートが４０Ｇｂ／ｓの場合、１ＵＩは２５ｐｓである。
【００２３】
次に、生成部２の構成例について説明する。
【００２４】
図４は、Ｍが３のときの生成部２の構成例を示す図である。図４に示されるように、Ｍが３のときに生成部２は、ラッチ回路Ｌ１１と、ラッチ回路Ｌ１２と、ゲート回路Ｇ１１と、を含む。ラッチ回路Ｌ１１およびラッチ回路Ｌ１２は、例えばＤフリップフロップ回路により構成されている。
【００２５】
ラッチ回路Ｌ１１は、クロックＣＬＫ１とゲート回路Ｇ１１の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでゲート回路Ｇ１１の出力信号の値をラッチして、そのラッチした値を制御信号Ｃ１として出力する。ラッチ回路Ｌ１２は、クロックＣＬＫ１とラッチ回路Ｌ１１の出力信号である制御信号Ｃ１とを入力し、クロックＣＬＫ１の立上りのタイミングで制御信号Ｃ１の値をラッチして、そのラッチした値を制御信号Ｃ２として出力する。
【００２６】
ゲート回路Ｇ１１は、ラッチ回路Ｌ１１の出力信号である制御信号Ｃ１と、ラッチ回路Ｌ１２の出力信号である制御信号Ｃ２と、を入力し、これらの信号の否定論理積を表す信号を制御信号Ｃ３として出力する。すなわち、ラッチ回路Ｌ１１は、ゲート回路Ｇ１１の出力信号として制御信号Ｃ３を入力する。
【００２７】
このように構成された生成部２によれば、２ＵＩの有意レベルと１ＵＩの非有意レベルとが繰り返される制御信号Ｃ１〜Ｃ３それぞれを生成することができる。
【００２８】
Ｍが４のときの制御信号Ｃ１〜Ｃ４は、２ＵＩの有意レベルと２ＵＩの非有意レベルとが繰り返される信号であって、有意レベルとなる時間と非有意レベルとなる時間とが互いに等しい信号である。したがって、制御信号Ｃ１は、制御信号Ｃ３と論理が反転関係にあり、制御信号Ｃ２は、制御信号Ｃ４と論理が反転関係にある。このため、Ｍが４のときの生成部２は、例えばクロックを遅延させる遅延回路、および論理を反転させる論理反転回路を含むことにより、これらの制御信号Ｃ１〜Ｃ４それぞれを生成することができる。
【００２９】
図５は、Ｍが５のときの生成部２の構成例を示す図である。図５に示されるように、Ｍが５のときに生成部２は、ラッチ回路Ｌ２１〜Ｌ２３と、ゲート回路Ｇ２１〜Ｇ２７と、を含む。ラッチ回路Ｌ２１〜Ｌ２３は、例えばＤフリップフロップ回路により構成されている。
【００３０】
ラッチ回路Ｌ２１は、クロックＣＬＫ１とゲート回路Ｇ２６の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでゲート回路Ｇ２６の出力信号の値をラッチして、そのラッチした値を出力する。ゲート回路Ｇ２１は、ラッチ回路Ｌ２１の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ２として出力する。
【００３１】
ラッチ回路Ｌ２２は、クロックＣＬＫ１とラッチ回路Ｌ２１の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでラッチ回路Ｌ２１の出力信号の値をラッチして、そのラッチした値を出力する。ゲート回路Ｇ２２は、ラッチ回路Ｌ２２の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ３として出力する。
【００３２】
ラッチ回路Ｌ２３は、クロックＣＬＫ１とラッチ回路Ｌ２２の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでラッチ回路Ｌ２２の出力信号の値をラッチして、そのラッチした値を出力する。ゲート回路Ｇ２３は、ラッチ回路Ｌ２３の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ４として出力する。
【００３３】
ゲート回路Ｇ２４は、ラッチ回路Ｌ２１の出力信号とラッチ回路Ｌ２２の出力信号とを入力し、これらの信号の否定論理積を表す信号を出力する。ゲート回路Ｇ２５は、ゲート回路Ｇ２４の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ５として出力する。ゲート回路Ｇ２６は、ラッチ回路Ｌ２２の出力信号とラッチ回路Ｌ２３の出力信号とを入力し、これらの信号の否定論理積を表す信号を出力する。ゲート回路Ｇ２７は、ゲート回路Ｇ２６の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ１として出力する。
【００３４】
このように構成された生成部２によれば、２ＵＩの有意レベルと３ＵＩの非有意レベルとが繰り返される制御信号Ｃ１〜Ｃ５それぞれを生成することができる。
【００３５】
図６は、Ｍが６のときの生成部２の構成例を示す図である。図６に示されるように、Ｍが６のときに生成部２は、２分周回路３と、ラッチ回路Ｌ３１〜Ｌ３５と、ゲート回路Ｇ３１〜Ｇ３４と、を含む。２分周回路３は、ラッチ回路Ｌ３６とゲート回路Ｇ３５とを含む。ラッチ回路Ｌ３１〜Ｌ３６は、例えばＤフリップフロップ回路により構成されている。
【００３６】
ラッチ回路Ｌ３６は、クロックＣＬＫ１とゲート回路Ｇ３５の出力信号とを入力し、クロックＣＬＫ１の立上りのタイミングでゲート回路Ｇ３５の出力信号の値をラッチして、そのラッチした値をクロックＣＬＫ２として出力する。クロックＣＬＫ２は、クロックＣＬＫ１を２分周した２分周信号である。ゲート回路Ｇ３５は、ラッチ回路Ｌ３６の出力信号であるクロックＣＬＫ２を入力し、その信号の論理反転信号としてクロックＣＬＫ３を出力する。このように構成された２分周回路３によれば、クロックＣＬＫ１からクロックＣＬＫ２およびクロックＣＬＫ３が生成される。
【００３７】
ラッチ回路Ｌ３１は、クロックＣＬＫ２とゲート回路Ｇ３３の出力信号とを入力し、クロックＣＬＫ２の立上りのタイミングでゲート回路Ｇ３３の出力信号の値をラッチして、そのラッチした値を出力する。ゲート回路Ｇ３１は、ラッチ回路Ｌ３１の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ３として出力する。
【００３８】
ラッチ回路Ｌ３２は、クロックＣＬＫ３とゲート回路Ｇ３１の出力信号である制御信号Ｃ３とを入力し、クロックＣＬＫ３の立上りのタイミングで制御信号Ｃ３の値をラッチして、そのラッチした値を制御信号Ｃ４として出力する。ラッチ回路Ｌ３３は、クロックＣＬＫ２とラッチ回路Ｌ３１の出力信号とを入力し、クロックＣＬＫ２の立上りのタイミングでラッチ回路Ｌ３１の出力信号の値をラッチして、そのラッチした値を出力する。
【００３９】
ゲート回路Ｇ３２は、ラッチ回路Ｌ３３の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ５として出力する。ラッチ回路Ｌ３４は、クロックＣＬＫ３とゲート回路Ｇ３２の出力信号である制御信号Ｃ５とを入力し、クロックＣＬＫ３の立上りのタイミングで制御信号Ｃ５の値をラッチして、そのラッチした値を制御信号Ｃ６として出力する。ゲート回路Ｇ３３は、ラッチ回路Ｌ３１の出力信号とラッチ回路Ｌ３３の出力信号とを入力し、これらの信号の否定論理積を表す信号を出力する。
【００４０】
ゲート回路Ｇ３４は、ゲート回路Ｇ３３の出力信号を入力し、この信号の論理反転信号を制御信号Ｃ１として出力する。ラッチ回路Ｌ３５は、クロックＣＬＫ３とゲート回路Ｇ３４の出力信号である制御信号Ｃ１とを入力し、クロックＣＬＫ３の立上りのタイミングで制御信号Ｃ１の値をラッチして、そのラッチした値を制御信号Ｃ２として出力する。
【００４１】
このように構成された生成部２によれば、２ＵＩの有意レベルと４ＵＩの非有意レベルとが繰り返される制御信号Ｃ１〜Ｃ６それぞれを生成することができる。
【００４２】
なお、制御信号Ｃ１〜ＣＭはデューティ比が２／Ｍであって位相が２π／ＭずつシフトしているＭ相クロックと同等であるから、生成部２において制御信号Ｃ１〜ＣＭとして出力される信号のうちの何れを制御信号Ｃ１としてもよく、制御信号Ｃ２〜ＣＭは、制御信号Ｃ１に対して１ＵＩ〜（Ｍ−１）ＵＩ遅延する信号となるように選択されればよい。具体的には、例えば、図４に示される生成部２において、ラッチ回路Ｌ１１の出力信号を制御信号Ｃ１、ラッチ回路Ｌ１２の出力信号を制御信号Ｃ２、ゲート回路Ｇ１１の出力信号を制御信号Ｃ３として説明したが、これらの出力信号の何れを制御信号Ｃ１としてもよい。また、制御信号Ｃ２は、制御信号Ｃ１に対して１ＵＩ遅延する信号となり、制御信号Ｃ３は、制御信号Ｃ１に対して２ＵＩ遅延する信号となるように選択されればよい。
【００４３】
図６に示される生成部２において、クロックＣＬＫ２およびクロックＣＬＫ３は２相クロックであり、一方の立上りのタイミングと、他方の立下りのタイミングとが同じである。したがって、生成部２は、クロックＣＬＫ２またはクロックＣＬＫ３を２分周回路３により生成し、生成したクロックの立上りおよび立下りのタイミングで入力信号の値をラッチ回路Ｌ３１〜Ｌ３５によりラッチする構成としてもよい。具体的には、ラッチ回路Ｌ３１およびラッチ回路Ｌ３３が、そのクロックの立上りおよび立下りのうちの何れか一方のタイミングで入力信号の値をラッチし、ラッチ回路Ｌ３２、ラッチ回路Ｌ３４およびラッチ回路Ｌ３５が、他方のタイミングで入力信号の値をラッチする構成としてもよい。
【００４４】
また、図６に示される生成部２は、例えば、クロックＣＬＫ２およびクロックＣＬＫ３を外部から入力する構成としてもよい。また、生成部２は、クロックＣＬＫ２またはクロックＣＬＫ３を外部から入力するとともに、入力したクロックの論理反転信号を生成する構成としてもよい。また、生成部２は、クロックＣＬＫ２またはクロックＣＬＫ３を外部から入力し、入力したクロックの立上りおよび立下りのタイミングで入力信号の値をラッチする構成としてもよい。
【００４５】
次に、各前段バッファ部Ｂｍの構成例について、図７〜図１１を用いて説明する。
【００４６】
図７は、前段バッファ部Ｂｍの第１構成例を示す図である。第１構成例の前段バッファ部Ｂｍは、三状態バッファ４とスイッチＳ４１とを含む。三状態バッファ４は、入力信号Ｉｍと制御信号Ｃｍとを入力して、制御信号Ｃｍが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となる。スイッチＳ４１は、三状態バッファ４の出力端と出力バッファ部Ｂｏｕｔの入力端との間に設けられ、制御信号Ｃｎが有意レベルであるときにオンとなり、制御信号Ｃｎが非有意レベルであるときにオフとなる。
【００４７】
三状態バッファ４の構成は任意であるが、例えば図８に示されるような構成例が可能である。図８は、前段バッファ部Ｂｍの第１構成例における三状態バッファ４の構成例を示す図である。三状態バッファ４は、第１ゲート回路Ｇ４１と、第２ゲート回路Ｇ４２と、ＰＭＯＳトランジスタＴ４１と、ＮＭＯＳトランジスタＴ４２と、を含む。第１ゲート回路Ｇ４１は、入力信号Ｉｍと制御信号Ｃｍとを入力し、これらの信号の否定論理積を表す信号を出力する。第２ゲート回路Ｇ４２は、入力信号Ｉｍと制御信号Ｃｍの論理反転信号とを入力し、これらの信号の否定論理和を表す信号を出力する。
【００４８】
ＰＭＯＳトランジスタＴ４１およびＮＭＯＳトランジスタＴ４２は直列的に接続されている。ＰＭＯＳトランジスタＴ４１のゲートは、第１ゲート回路Ｇ４１の出力端と接続されている。ＮＭＯＳトランジスタＴ４２のゲートは、第２ゲート回路Ｇ４２の出力端と接続されている。ＰＭＯＳトランジスタＴ４１とＮＭＯＳトランジスタＴ４２との接続点は、スイッチＳ４１と接続されている。
【００４９】
図９は、前段バッファ部Ｂｍの第２構成例を示す図である。第２構成例の前段バッファ部Ｂｍは、第１ゲート回路Ｇ５１と、第２ゲート回路Ｇ５２と、ＰＭＯＳトランジスタＴ５１と、ＮＭＯＳトランジスタＴ５２と、第１スイッチＳ５１と、第２スイッチＳ５２と、を含む。第１ゲート回路Ｇ５１は、入力信号Ｉｍと制御信号Ｃｍとを入力し、これらの信号の否定論理積を表す信号を出力する。第２ゲート回路Ｇ５２は、入力信号Ｉｍと制御信号Ｃｍの論理反転信号とを入力し、これらの信号の否定論理和を表す信号を出力する。
【００５０】
第１スイッチＳ５１、ＰＭＯＳトランジスタＴ５１、ＮＭＯＳトランジスタＴ５２および第２スイッチＳ５２は、直列的に順に接続されている。第１スイッチＳ５１および第２スイッチＳ５２それぞれは、制御信号Ｃｎが有意レベルであるときにオンとなり、制御信号Ｃｎが非有意レベルであるときにオフとなる。ＰＭＯＳトランジスタＴ５１のゲートは、第１ゲート回路Ｇ５１の出力端と接続されている。ＮＭＯＳトランジスタＴ５２のゲートは、第２ゲート回路Ｇ５２の出力端と接続されている。ＰＭＯＳトランジスタＴ５１とＮＭＯＳトランジスタＴ５２との接続点は、出力バッファ部Ｂｏｕｔの入力端と接続されている。
【００５１】
図１０は、前段バッファ部Ｂｍの第３構成例を示す図である。第３構成例の前段バッファ部Ｂｍは、第１ゲート回路Ｇ６１と、第２ゲート回路Ｇ６２と、ＰＭＯＳトランジスタＴ６１と、ＮＭＯＳトランジスタＴ６２と、第１スイッチＳ６１と、第２スイッチＳ６２と、第１リフレッシュ回路Ｒ６１と、第２リフレッシュ回路Ｒ６２と、を含む。第１ゲート回路Ｇ６１は、入力信号Ｉｍと制御信号Ｃｍとを入力し、これらの信号の否定論理積を表す信号を出力する。第２ゲート回路Ｇ６２は、入力信号Ｉｍと制御信号Ｃｍの論理反転信号を入力し、これらの信号の否定論理和を表す信号を出力する。
【００５２】
ＰＭＯＳトランジスタＴ６１、第１スイッチＳ６１、第２スイッチＳ６２、およびＮＭＯＳトランジスタＴ６２は、直列的に順に接続されている。第１スイッチＳ６１および第２スイッチＳ６２それぞれは、制御信号Ｃｎが有意レベルであるときにオンとなり、制御信号Ｃｎが非有意レベルであるときにオフとなる。ＰＭＯＳトランジスタＴ６１のゲートは、第１ゲート回路Ｇ６１の出力端と接続されている。ＮＭＯＳトランジスタＴ６２のゲートは、第２ゲート回路Ｇ６２の出力端と接続されている。第１スイッチＳ６１と第２スイッチＳ６２との接続点は、出力バッファ部Ｂｏｕｔの入力端と接続されている。
【００５３】
第１リフレッシュ回路Ｒ６１は、ＰＭＯＳトランジスタＴ６１と並列的に設けられ、ＰＭＯＳトランジスタＴ６１と第１スイッチＳ６１との接続点の電位をリフレッシュする。第２リフレッシュ回路Ｒ６２は、ＮＭＯＳトランジスタＴ６２と並列的に設けられ、ＮＭＯＳトランジスタＴ６２と第２スイッチＳ６２との接続点の電位をリフレッシュする。
【００５４】
図１１は、前段バッファ部Ｂｍの第４構成例を示す図である。第４構成例の前段バッファ部Ｂｍは、第１〜第４ゲート回路Ｇ７１〜Ｇ７４と、ＰＭＯＳトランジスタＴ７１と、ＮＭＯＳトランジスタＴ７２と、を含む。第１ゲート回路Ｇ７１は、入力信号Ｉｍと制御信号Ｃｍの論理反転信号とを入力し、これらの信号の否定論理和を表す信号を出力する。第２ゲート回路Ｇ７２は、第１ゲート回路Ｇ７１の出力信号と制御信号Ｃｎとを入力し、これらの信号の否定論理積を表す信号を出力する。
【００５５】
第３ゲート回路Ｇ７３は、入力信号Ｉｍと制御信号Ｃｍとを入力し、これらの信号の否定論理積を表す信号を出力する。第４ゲート回路Ｇ７４は、第３ゲート回路Ｇ７３の出力信号と制御信号Ｃｎの論理反転信号とを入力し、これらの信号の否定論理和を表す信号を出力する。ＰＭＯＳトランジスタＴ７１のゲートは、第２ゲート回路Ｇ７２の出力端と接続されている。ＮＭＯＳトランジスタＴ７２のゲートは、第４ゲート回路Ｇ７４の出力端と接続されている。ＰＭＯＳトランジスタＴ７１とＮＭＯＳトランジスタＴ７２との接続点は、出力バッファ部Ｂｏｕｔの入力端と接続されている。
【００５６】
なお、上記の前段バッファ部Ｂｍの各構成例において、スイッチＳ４１、第１スイッチＳ５１、第２スイッチＳ５２、第１スイッチＳ６１、第２スイッチＳ６２、第１リフレッシュ回路Ｒ６１および第２リフレッシュ回路Ｒ６２それぞれは、単一のＭＯＳトランジスタにより構成することができ、また、トランスファーゲートにより構成することもできる。具体的には、例えば、図９に示される前段バッファ部Ｂｍの構成例において、第１スイッチＳ５１は、制御信号Ｃｎの論理反転信号を入力するＰＭＯＳトランジスタにより構成することができ、第２スイッチＳ５２は、制御信号Ｃｎを入力するＮＭＯＳトランジスタにより構成することができる。
【００５７】
また、上記の前段バッファ部Ｂｍの各構成例において、制御信号Ｃｍの論理反転信号は、制御信号Ｃｍと論理が反転関係にある信号であればよく、制御信号Ｃｎの論理反転信号は、制御信号Ｃｎと論理が反転関係にある信号であればよい。制御信号Ｃｍの論理反転信号および制御信号Ｃｎの論理反転信号の生成方法は限定されない。
【００５８】
上記の前段バッファ部Ｂｍの各構成例では、２つのスイッチが直列的に接続されている構成が存在しない。このため、スイッチに起因する寄生抵抗値および寄生容量値が小さくなり、出力信号の波形の鈍りを抑制することができる結果、周波数帯域を拡げることができる。したがって、本実施形態に係る信号多重化装置１によれば、データレートの高速化に十分に対応することができる。また、信号多重化装置１によれば、いわゆるチャージシェアリング（Charge Sharing）効果を緩和することができる。チャージシェアリング効果とは、ハイインピーダンス出力状態のバッファ部がオンとなるスイッチを含み、このスイッチを通じて寄生容量が充放電される結果、出力信号の波形が鈍る現象である。
【００５９】
前段バッファ部Ｂｍの第１〜第４構成例を比較すると、駆動されるゲート回路の数が、第１〜第３構成例では２つであり、第４構成例では４つであるため、第１〜第３構成例では、第４構成例よりも駆動負荷を低く抑えることができる。一方、第４構成例は、スイッチを含まないため、第１〜第３構成例よりも、データレートの更なる高速化に十分に対応することができる。また、第４構成例は、チャージシェアリング効果を緩和するに留まる第１〜第３構成例に対し、チャージシェアリング効果を解決することができる。
【００６０】
また、第３構成例では、仮に第１リフレッシュ回路Ｒ６１および第２リフレッシュ回路Ｒ６２を設けないとすると、ＰＭＯＳトランジスタＴ６１と第１スイッチＳ６１との接続点の電位、および、ＮＭＯＳトランジスタＴ６２と第２スイッチＳ６２との接続点の電位は、入力信号の前のレベルに依存することになり、不安定になる場合がある。したがって、第３構成例では第１リフレッシュ回路Ｒ６１および第２リフレッシュ回路Ｒ６２を設けるのが好ましい。第１構成例、第２構成例および第４構成例では、このような入力信号パターン依存性の問題はないので、リフレッシュ回路は不要である。
【００６１】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、前段バッファ部Ｂ１〜ＢＭおよび出力バッファ部Ｂｏｕｔそれぞれの回路構成は、上記の構成例に限られるものではなく、様々な構成が可能である。
【符号の説明】
【００６２】
１…信号多重化装置、２…生成部、４…三状態バッファ、Ｂ１〜ＢＭ，Ｂｍ，Ｂｎ…前段バッファ部、Ｂｏｕｔ…出力バッファ部、Ｃ１〜ＣＭ，Ｃｍ，Ｃｎ…制御信号、ＣＬＫ１…クロック、Ｇ３１〜Ｇ３４…ゲート回路、Ｇ４１，Ｇ５１，Ｇ６１，Ｇ７１…第１ゲート回路、Ｇ４２，Ｇ５２，Ｇ６２，Ｇ７２…第２ゲート回路、Ｇ７３…第３ゲート回路、Ｇ７４…第４ゲート回路、Ｉ１〜ＩＭ，Ｉｍ…入力信号、Ｌ３１〜Ｌ３５…ラッチ回路、Ｓ４１…スイッチ、Ｓ５１，Ｓ６１…第１スイッチ、Ｓ５２，Ｓ６２…第２スイッチ、Ｔ４１，Ｔ５１，Ｔ６１，Ｔ７１…ＰＭＯＳトランジスタ、Ｔ４２，Ｔ５２，Ｔ６２，Ｔ７２…ＮＭＯＳトランジスタ、Ｒ６１…第１リフレッシュ回路、Ｒ６２…第２リフレッシュ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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