(57)【特許請求の範囲】
【請求項１】
基板を処理する方法であって、
前記基板上に膜積層体を形成するステップであって、前記膜積層体は、２以上のオフセット層及び少なくとも１つの前記オフセット層により分離された２以上のアパーチャ層を含む、ステップと、
前記膜積層体に前記基板の一部を露出させる空洞を形成するステップと、
前記アパーチャ層が前記空洞内に突出するように、前記空洞内から前記オフセット層の部分を除去するステップであって、第１アパーチャ層と前記基板との間に配置された第２アパーチャ層よりも、より高い速度で第１アパーチャ層の部分を除去する、ステップと、
前記基板上に金属膜積層体を形成するステップであって、前記金属膜積層体は、前記空洞内に堆積され、前記膜積層体に取り囲まれ、少なくとも２種類の異なるタイプの金属を含む、ステップと、
前記膜積層体を前記基板上から完全に除去し、前記金属膜積層体を前記基板上に残すステップと、
を含む方法。
【請求項２】
前記基板上の前記金属膜積層体が前記膜積層体から物理的に分離されている、請求項１記載の方法。
【請求項３】
前記２以上のオフセット層はシリコン酸化物を含み、前記アパーチャ層はシリコン窒化物を含む、請求項１記載の方法。
【請求項４】
前記膜積層体は、
第１の誘電材料組成物と、該第１の誘電材料組成物と異なる第２の誘電材料組成物と、を含む、請求項１記載の方法。
【請求項５】
前記空洞は、前記膜積層体内に配置された２以上の空洞を備え、該２以上の空洞は前記基板の異なる部分を露出させる、請求項１記載の方法。
【請求項６】
前記オフセット層を除去するステップは、前記アパーチャ層より高い速度で前記オフセット層の部分を除去するステップを含む、請求項１記載の方法。
【請求項７】
前記金属膜積層体を形成するステップは、前記基板上に異なる金属組成物の２以上の金属層を堆積させるステップを含む、請求項１記載の方法。
【請求項８】
前記２以上の金属層は、以下の金属、Ｔａ、Ｒｕ、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｇのうちの少なくとも２つ、又は、これらの組み合わせを含む、
請求項１記載の方法。
【請求項９】
前記金属膜積層体は、
前記２以上の金属層の間に配置されたＭｇＯ層を含む、
請求項１記載の方法。
【請求項１０】
基板を処理する方法であって、
前記基板上に膜積層体を形成するステップであって、前記膜積層体は２以上のオフセット層及び少なくとも１つの前記オフセット層により分離された２以上のアパーチャ層を含む、ステップと、
前記膜積層体を貫通する環状リング空洞を形成するステップであって、前記環状リング空洞は前記基板の表面を露出させ、前記環状リング空洞は前記オフセット層に対する第１孔と、前記２以上のアパーチャ層のうちの第１アパーチャ層に対する第２孔と、前記２以上のアパーチャ層のうちの第２アパーチャ層に対する第３孔とを有し、前記第１孔の直径は前記第２孔の直径より大きく、前記第２孔の直径は前記第３孔の直径より大きい、ステップと、
前記基板上に金属膜積層体を形成するステップであって、前記金属膜積層体は、前記環状リング空洞内に堆積され、前記環状リング空洞の側壁から分離される、ステップと、
前記基板上から前記膜積層体を完全に除去し、前記金属膜積層体を前記基板上に残すステップと、
を含む、方法。
【請求項１１】
前記膜積層体は、３００ｎｍと１０００ｎｍとの間の厚さを備え、前記オフセット層は３０ｎｍと１０００ｎｍとの間の厚さを備え、前記アパーチャ層は５ｎｍと３０ｎｍとの間の厚さを備える、
請求項１０記載の方法。
【請求項１２】
前記膜積層体は、
５ｎｍと３０ｎｍとの間の厚さを有する第１アパーチャ層と、
該第１アパーチャ層と物理的に接触して配置された第１オフセット層であって、３００ｎｍと１０００ｎｍとの間の厚さを有する第１オフセット層と、
該第１オフセット層と物理的に接触して配置された第２アパーチャ層であって、５ｎｍと３０ｎｍとの間の厚さを有する第２アパーチャ層と、
該第２アパーチャ層と物理的に接触して配置された第２オフセット層であって、２０ｎｍと５０ｎｍとの間の厚さを有する第２オフセット層と、
を備える、請求項１０記載の方法。
【請求項１３】
前記膜積層体はさらに、
５ｎｍと３０ｎｍとの間の厚さ及び３０ｎｍと５０ｎｍとの間の貫通部直径を有する第３アパーチャ層と、
該第３アパーチャ層と物理的に接触して配置された第３オフセット層であって、３００ｎｍと１０００ｎｍとの間の厚さを有する第３オフセット層と、
を備える、請求項１２記載の方法。
【請求項１４】
前記第１孔の直径が３０ｎｍと５０ｎｍとの間にあり、前記第２孔の直径が４０ｎｍと１００ｎｍとの間にある、
請求項１０記載の方法。
【請求項１５】
前記膜積層体は、３０ｎｍと１０００ｎｍとの間の第１オフセット層厚さを有し、
前記アパーチャ層は、１０ｎｍ未満の厚さを有する、
請求項１０記載の方法。
【請求項１６】
前記膜積層体を除去するステップは、前記環状リング空洞内に充填層を塗布するステップであって、前記金属膜積層体をカバーする、ステップを含む。
請求項１０記載の方法。
【請求項１７】
前記膜積層体及び前記充填層を除去するステップは、前記基板を反応性のイオンエッチング処理、化学的・機械的研磨処理、湿式化学処理、又は、これらの組み合わせ、にさらすステップを含む
請求項１６の方法。
【請求項１８】
マイクロエレクトロニクスデバイスを製造するために用いられる基板であって、多層膜積層体を有する基板と、
前記多層膜積層体内に形成されたコリメータ構造と、
を備える装置であって、
前記コリメータ構造は、
前記基板を露出させる空洞と、
該空洞の側壁を形成するスペーサ部と、
前記空洞への第１開口を形成する第１アパーチャ部であって、前記空洞の前記側壁から前記空洞内へ突出し、前記第１開口の側壁は前記空洞の前記側壁を越えて延在する、第１アパーチャ部と、
前記空洞への第２開口を形成する第２アパーチャ部であって、前記第２アパーチャ部は前記第２開口を介する前記基板の露出を維持すると共に、前記空洞の前記側壁から前記空洞内に延在し、前記第２開口の側壁は前記空洞の前記側壁を越えて延在し、前記第２アパーチャ部は前記第１アパーチャ部と前記基板との間に配置され、前記第２開口は前記第１開口よりも小さいサイズを有し、前記第２開口を取り囲むように第２アパーチャ部上に金属膜積層体の一部が形成されていることにより、前記基板上に金属膜積層体が成形されている、第２アパーチャ部と、
前記基板上に形成された金属膜積層体であって、前記コリメータ構造内に配置され、前記多層膜積層体に取り囲まれ、前記コリメータ構造の前記第２アパーチャ部の下方に配置され、前記多層膜積層体から分離されている、金属膜積層体と、
を備える、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体処理技術に関し、より詳しくは、マイクロ電子基板上の不揮発性磁気抵抗性ランダムアクセスメモリ（ＭＲＡＭ）装置を製造するために用いられる、金属積層体を形成するための方法に関する。
【背景技術】
【０００２】
電子デバイスの電力消費を最小化することは、以前からエレクトロニクス産業において、望まれる目標であった。不揮発性メモリデバイスは、それらが電源を受けとらないときでも、保存した情報を保持できるため電力消費を最小化する。磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイスは、電力消費を最小化しながら長期間の永続的記憶を可能にする不揮発性メモリデバイスの１つのタイプである。ＭＲＡＭｓは、電子デバイス内に情報を記憶するために使用できるアドレス可能な読み出し／書き込み記憶セルを形成するために、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタを有する磁気記憶構造（例えば、磁気トンネル接合（ＭＴＪ）を組み込んでいる。
【０００３】
ＭＴＪｓは、情報が材料の容量特性よりもむしろ材料の磁気特性を使用して格納されることを可能にする。ＭＴＪは、典型的には、２つの強磁性体電極又は材料層の間に挟まれたトンネルバリア層、を備える。したがって、ＭＴＪは、非ＭＲＡＭメモリデバイスで使用されている誘電層ではなく、磁気状態を生成するための導電性金属層を含むことができる。
【０００４】
既存のＣＭＯＳ処理技術を用いてＭＴＪを製造することは、困難であった。特に、ＭＴＪ性能を制御し、維持するために、異なる金属の多層をエッチングすることは、困難であった。例えば、エッチング残留物は、ＭＴＪの多層にわたって意図せずに堆積し、ＭＴＪにわたる電気短絡を導くことがある。さらに、マイクロエレクトロニクス基板にわたるエッチング不均一性は、多すぎるＭＴＪ層を除去することによって、短絡欠陥を導くこともある。多層金属層の多段階エッチングは、ＭＴＪの記憶容量を低下させる虞のある、意図しない側壁変異を導くこともある。実際のところ、エッチングしづらい材料の複合多層積層体は、エレクトロニクス産業におけるＭＲＡＭデバイスの商業的拡大を制限する。したがって、金属エッチングプロセスステップの量を減らすＭＲＡＭ製造技術が望まれている。
【発明の概要】
【０００５】
ここでは、ＭＪＴ構造を形成するために予めパターン化されたテンプレートを介して材料層を堆積させ、下地基板上の異方性堆積を妨げるＰＶＤ金属フラックスをスキミングして除くこと（skimming away）で、非常に難しいエッチングステップを回避又は低減するＭＲＡＭデバイス（例えば、スピントルクトランスファ（ＳＴＴ）ＭＲＡＭ）を形成する方法が開示されている。
【０００６】
概して、現在のＭＲＡＭ製造スキームは、ＳＴＴ−ＭＲＡＭデバイスのＭＴＪを形成するために、堆積された金属層の一部を除去する減法的技術として分類できる。対照的に、本開示は、材料層間の短絡を防ぐために、ＭＴＪ側壁に沿った材料層の重なり合いが最小化されるように、異方性の方法で互いの上に材料層を堆積することによって、ＭＴＪセルを形成する加法的技術を示す。
加法的形成は、予めパターン化されたテンプレートと組み合わせられた既存の物理的気相成長法（ＰＶＤ）技術を用いた、高度に選択的な堆積プロセスによって、可能にされることができ、ＰＶＤプロセスの間、ＭＲＡＭ積層体（例えば、ＭＴＪ）の、自己コリメートされ自己配列された形成を可能にする。
【０００７】
要するに、加法的形成ストラテジは、コリメートされた層が基板上に形成されることを妨げる金属イオンをスキミングして除くことによって、異方性堆積結果を達成することで、ＰＶＤ技術の等方性特性を除去する。スキミング能力は、非異方性金属イオンが基板表面に達する前に、スキミングして除く又は集める、予めパターン化されたテンプレートを通して、金属を堆積させることで可能にされ得る。予めパターン化されたテンプレートは、一旦ＭＴＪが形成されたら、取り除かれることができる犠牲構造である。したがって、ＭＴＪセルは、減法的プロセス技術（例えば、プラズマエッチング）を用いることなく、形成されることができる。ここでは、自己コリメートされた及び／又は自己配列されたＭＲＡＭ積層体（例えばＭＴＪｓ）を形成するために使用される方法が開示されている。
【０００８】
一実施形態では、予めパターン化されたテンプレートは、基板上に堆積された多層膜積層体をパターン化することで形成されうる。膜積層体は、少なくとも１つのアパーチャ層を他のアパーチャ層から及び／又は基板から分離する２以上のオフセット層を含むことができる。複数のオフセット層及び（複数の）アパーチャ層は、異なるエッチング速度を呈する２つの異なる材料でありうる。したがって複数のオフセット層及び（複数の）アパーチャ層は、同じエッチング処理に曝されると、異なるエッチング速度でエッチングされることができる。例えば、オフセット層は、第１誘電材料（例えばシリコン酸化物など）を含むことができ、アパーチャ層は、第１の誘電材料と歯異なるエッチング特性を呈する第２の誘電材料（例えばシリコン窒化物など）を含むことができる。いくつかの実施形態では、膜積層体は、３００ｎｍと１５００ｎｍとの間の全体厚さを備え、３０ｎｍ〜１０００ｎｍの間の厚さであるオフセット層と、５ｎｍから３０ｎｍの間の厚さを有するアパーチャ層とを有する。
【０００９】
１つの特定の膜積層体の実施形態では、膜積層体は、３００ｎｍと１０００ｎｍとの間の厚さを有する第１オフセット層の上に堆積された、５ｎｍと３０ｎｍとの間の厚さを備える第１アパーチャ層を有する。第２アパーチャ層は、第１オフセット層と物理的に接触して配置され、５ｎｍと３０ｎｍとの間の厚さを有する。この膜積層体は、第１オフセット層と、基板に接触している第２オフセット層との間に配置されることができる第２アパーチャ層も含むことができる。第２アパーチャ層は、５ｎｍと３０ｎｍとの間の厚さを有し、第２オフセット層は２０ｎｍと５０ｎｍとの間の厚さを有する。別の実施形態では、ＭＴＪ構造の均一性又は形状を最適化するために、膜積層体は追加のオフセット層（例えば第３オフセット層など）及び追加のアパーチャ層（第３アパーチャ層など）を含むことができる。
【００１０】
膜積層体の堆積の後に、下地基板の部分を露出する空洞が膜積層体内に形成されうる。それにより空洞は、基板の周りの周辺条件と基板の露出面との間の流体連通を可能にする。空洞は、流体が膜積層体を通過し基板の露出部分に物理的に接触することを可能にする任意の種類の開口を含みうる。
【００１１】
一つの特定の実施形態では、空洞は、膜積層体の各層に共通の円形直径を含むことができる。しかしながら、空洞は、基板上に形成されるべき金属膜積層体の輪郭形状（ｐｒｏｆｉｌｅ）に応じて、正方形、長方形又は楕円形であってもよい。例えば、一実施形態では、膜積層体は、膜積層体を関数する環状リング空洞を形成するために処理されることができ、管状リング空洞は基板の一部を露出させる。この実施形態では、環状リング空洞は、（複数の）オフセット層に対して（複数の）第１孔直径及び複数のアパーチャ層に対して（複数の）第２孔直径を有することができ、（複数の）第１孔直径は（複数の）第２孔直径よりも大きい。一例を挙げると、第１の孔ホール直径は３０  ｎｍと５０  ｎｍとの間の直径を有することができ、第２の孔直径は４０  ｎｍと１００  ｎｍとの間の直径を有することができる。
【００１２】
他の実施態様において、膜積層体内で同時に、基板の異なる部分を露出させる各空洞を有する複数の空洞が形成されうる。このようにして、複数の空洞は、基板にわたって複数のＭＲＡＭセルの形成を可能にするように調整されることができる。しかしながら、いくつかの例では、均一な直径の空洞内での金属積層体の形成は、隣接するオフセット層と接触する金属積層体側壁による不所望な不均一効果を有することがある。この接触は、予めパターン化されたテンプレートの除去プロセスの間も、側壁を損傷させることがあり、問題となりうる。しかし、これらの欠点は、金属層の厚さ不均一性を減少させ、金属膜積層体側壁を膜積層体（例えば、オフセット層）から分離するように、予めパターン化されたテンプレートの空洞を修正することによって、改善できる。
【００１３】
例えば、空洞内の露出したオフセット層は、プルバックされてもよく、それによりアパーチャ層がオフセット層よりさらに空洞内へ延在する。プルバックプロセスは、アパーチャ層の空洞の実質的な量を除去することなくオフセット層を選択的に除去するプラズマエッチングプロセスによって、可能となり、予めパターン化されたテンプレートを介して堆積される金属イオンをスキミングするために、アパーチャ層及びオフセット層がより多くの露出表面積を有するようになる。空洞の表面積を増加させる他の方法は、他のアパーチャ層を膜積層体に加えることにより行われることができる。本実施例において、膜積層体は、前述の実施形態の２つのアパーチャ層の間に配置される中間アパーチャ層を含むことができる。前述の実施形態のように、オフセット層のプルバックはエッチング処理を使用して行われることができ、そのとき空洞は、空洞内へ側壁から突出する２つのアパーチャ層を含む。したがって、本実施形態において、予めパターン化されたテンプレートは、アパーチャ層の間に配置されるオフセット層のスキミング表面に加えて、アパーチャ層上に２つのスキミング面を提供する。
【００１４】
他の実施形態では、中間アパーチャ層は、中間アパーチャ層よりも基板からさらに離れて配置されるアパーチャ層よりも、小さい直径開口部又は壁穴開口部を有することができる。最上部アパーチャ層より著しく遅い速度で中間アパーチャ層の部分を取り除く化学処理によって、より大きな開口が可能となりうる。このようにして、アパーチャ層間の異なる開口は、予めパターン化されたテンプレートを通過する金属イオンフラックスの異方性の特徴を増加させる。そうすると、金属層の厚さ不均一は低くなり、金属膜積層体の側壁の輪郭形状が改善され得る。一例を挙げると、所望の側壁輪郭形状は金属膜積層体の上部から下部まで殆ど又は全くテーパ形状を有さないことができる。さらに、基板上の金属膜積層体は、膜積層体側壁と物理的に接触しておらず、金属膜積層体と空洞側壁との間に空隙が存在しうる。
【００１５】
一実施形態では、金属膜積層体は、Ｔａ、Ｒｕ、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｇ又はそれらの任意の組み合わせを含むことができるが、これらに限定されない、ＭＴＪ構造を形成するために使用されうる、少なくとも２つの異なる種類の金属を含むことができる。さらに、ＭＴＪ構造は、２つの金属層の間に配置されることができるバリア層（例えば、ＭｇＯ）を含むこともできる。金属堆積プロセスの後に、空洞は、予めパターン化されたテンプレートが基板から除去されるときにＭＴＪ構造を保護するために使用されうる誘電材料（例えば、窒化シリコン、酸化物など）で充填されるか、又は部分的に充填されうる。さらに、不均一な除去はＭＴＪ構造又は基板を損傷する可能性があるので、空洞を充填することにより、予めパターン化されたテンプレートの不均一な除去が防止されうる。予めパターン化されたテンプレートは、反応性イオンエッチング処理、化学的・機械的研磨処理、湿式化学処理又はそれらの任意の組み合わせを使用して取り除かれることができる。
【００１６】
この概要は、開示の概要を提供することを意図しており、請求項の範囲を上記の実施携帯に制限することを目的としない。概要に記載されている実施形態は、単例示的目的に過ぎない。例えば、予めパターン化されたテンプレートは、基板にわたる種々の領域で高い均一性度合を備えることが必要な非金属層を形成するために使用されることもできる。
【００１７】
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本発明の実施形態を示し、上記に与えられた発明の一般的な説明及び以下の詳細な説明と共に、本発明を説明する役割を果たす。さらに、参照符号の最も左の桁は、参照符号が最初に現れる図面を識別する。
【図面の簡単な説明】
【００１８】
【図１】図１は、少なくとも１つの実施形態による、ＭＲＡＭセルの概略を示す図及びＭＲＡＭセルの代表的ＭＴＪの断面を示す図である。
【図２】図２は、少なくとも１つの実施形態による、図１の代表的ＭＴＪのための材料層を形成するために用いられることが可能である予めパターン化されたテンプレート構造の断面３Ｄを示す図である。
【図３】図３は、少なくとも１つの実施形態による、均一な独立したのＭＴＪセルの形成を可能にするための、金属イオンを取り除く予めパターン化されたテンプレートの断面側面を示す図及び上面を示す図である。
【図４】図４は、少なくとも１つの実施形態による、基板上への複数のＭＴＪセルの形成を可能にするための、金属イオンの複数のスキミングの形成を可能にしうる、複数の金属スキミング導管を組み込んだ、予めパターン化されたテンプレートの断面側面を示す図である。
【図５】図５は、少なくとも１つの実施形態による、基板上へのＭＴＪセルの形成を可能にするスキミング導管の、別の実施形態を形成するために、追加層及び金属スキミング表面を組み込んだ、予めパターン化されたテンプレートの別の実施形態の断面側面を示す図である。
【図６】図６Ａ−６Ｂは、少なくとも１つの実施形態による、基板上へのＭＴＪセルの形成のために用いられうる予めパターン化されたテンプレートを生成するための方法のフローチャートであり、基板の方法の実施中の予めパターン化されたテンプレートの代表的な断面を示す図を含む図である。
【図７】図７Ａ−７Ｂは、基板上へのＭＴＪセルの形成のために用いられることが可能である予めパターン化されたテンプレートを生成するための別の方法フローチャートであり、基板の方法の実施中の予めパターン化されたテンプレートの代表的な断面を示す図を含む図である。
【発明を実施するための形態】
【詳細な説明】
【００１９】
以下の詳細な説明は、本開示と一致する例示的な実施形態を示すために、添付の図面を参照する。詳細な説明における「一実施形態」、「実施形態」、「例示的実施形態」などの記載は、説明された例示的実施形態が特定の特徴、構造又は特性を含むことができることを意味するが、しかしながら、すべての例示的実施形態が、その  特定の特徴、構造又は特性を含む必要はない。さらに、このような表現は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造又は特性が実施形態に関連して記載されるときに、明示的に記載されているか否かを問わず、他の例示的実施形態に関するこのような特徴、構造又は特性に影響を及ぼすことは関連技術の当業者の知識の範囲内である。
【００２０】
本明細書で使用される「基板」又は「マイクロエレクトロニクス基板」は、一般に、本明細書に記載の実施形態に従って処理される対象物を指す。マイクロエレクトロニクス基板は、デバイスの、特に半導体デバイス又は他のエレクトロニクスデバイスの、いかなる材料部分又は構造を含むことができ、例えば、半導体基板のようなベース基板構造であるか、又は、ベース基板構造上の若しくはベース基板構造を覆う膜のような層でありうる。したがって、基板は、パターン化された又はパターン化されていない、何かの特定のベース構造、下地層又はオーバーレイ層に限定することを意図しておらず、任意のそのような層又はベース構造、及び、層及び／又はベース構造の任意の組み合わせを含むことを意図する。以下の説明は、特定の種類の基板を参照できるが、これは例示の目的に過ぎず、限定するものではない。
【００２１】
本明細書に記載された例示的な実施形態は、説明目的のために提供され、限定するものではない。他の実施形態も可能であり、本開示の範囲内で例示的実施形態に変さらを加えることができる。したがって、詳細な説明は、本開示を制限するものでない。むしろ、本開示の範囲は、添付の特許請求の範囲及びそれらの均等物に基づいてのみ定義される。
【００２２】
例示的な実施形態の以下の詳細な説明は、他者が、関連分野の当業者の知識を適用することによって、過度の実験をすることなく、本開示の範囲を逸脱することなく、容易に変さらし及び／又は種々の用途に適用できる、本開示の概略的な性質を詳細に明らかにするであろう。本明細書の用語又は表現が本明細書の教示に鑑みて関連する分野の当業者により解釈されるように、本明細書の表現又は用語は限定ではなく説明のためのものであることを理解されたい。
【００２３】
本明細書では、ＭＲＡＭセル又はより具体的にはＳＴＴ−ＭＡＲＡＭセル内の金属トンネル接合（ＭＴＪ）のプラズマエッチングを含む従来の金属パターン化技術をバイパスする、新規なアプローチを用いたＳＴＴ−ＭＲＡＭの製造に関する装置及び方法が開示されている。
【００２４】
図１は、ＭＴＪ１０２を含む代表的なＭＲＡＭセル１００の概略を示す図、及び、ＭＲＡＭセル１００の代表的なＭＴＪ積層体１０４の断面を示す図である。ほとんどの適用において、ＳＴＴ−ＭＲＡＭメモリデバイス（図示せず）は、ＭＴＪ１０２を読み書きするためにトランジスタ１１０（例えばＰＭＯＳトランジスタ）を用いてビットライン１０６及びワードライン１０８上でアクセスされ得る情報を格納するように構成された数百万のＭＲＡＭセル１００を含む。ＭＲＡＭアレイのメモリーセルとしてのＭＴＪデバイスの使用は、米国特許第５，６４０，３４３号に記載されている。ＭＲ読取りヘッドとしてのＭＴＪ１０２の使用は、米国特許第５，３９０，０６１号、同第５，６５０，９５８号、同第５，７２９，４１０号及び同第５，７６４，５６７号に記載されている。
【００２５】
ＳＴＴ−ＭＲＡＭＳはマイクロエレクトロニクス分野で周知であり、ＭＴＪ積層体１０４は単にマイクロエレクトロニクスデバイスに組み込まれうるＭＴＪｓ１０２の一実施形態を例示するだけである。概して、ＭＴＪ積層体１０４は、固定層１１４部分と自由層１１６部分の間に配置されたトンネル又はバリア層１１２を含むことができる。固定層１１４部分及び自由層１１６部分は、各々が特定の磁気特性を呈する１種以上の強磁性体層を含むことができ、わずかな情報を格納するために用いられうる。ＭＴＪ１０２が、ＭＴＪ積層体１０４の各部分の磁気特性（例えば磁気モーメント）に少なくとも部分的に基づいて、２つの異なる状態（例えば、０又は１）の間で切り替えることができるように、ＭＴＪ積層体１０４の各部分の強磁性層が協働するように構成できる。磁気モーメントは、大きさと方向を有するベクトルとして表すことができ、各部分が外部から印加される磁場にどのように応答しうるかを示す。ＭＲＡＭ技術の当業者は、「オン」状態又は「オフ」状態の間で切り替えることができるスイッチを可能にするために、ＭＴＪ積層体１０４の磁気モーメントを最適化又は変更できる。
【００２６】
一実施例において、固定層１１４は、自由層１１６に対する比較の基準として作動できる。固定層の磁気メモリが、ＭＲＡＭデバイスに適用される磁場の存在によって、影響を受けないように、固定層は固定され、又は、ピンで止められうる。これは、高保磁力磁性材料（highly coercive magnetic material）を使用することによって、又は、反強磁性層への交換結合により行うことができる。対照的に、自由層１１６の磁気モーメントは印加磁界に応答することができ、自由層１１６の磁気モーメントが固定層１１４の磁気モーメントに対して平行（Ｐ）又は逆平行（ＡＰ）であり得る。例えば、ＭＴＪ１０２に印加される書込み電流は、固定層１１４の磁気モーメントを変化させることなく自由層１１６の磁気モーメントを変化させることができる磁場を生成できる。このようにして、電源がＭＲＡＭデバイスに印加されないときでも、ＭＴＪ１０２は、極めて永続的であるわずかな情報を格納できる。自由層１１６及び固定層１１４は、上述したそれぞれの磁気モーメント特性を得るように調整されうる一つ以上の種類の金属層を含むことができる。金属層は、Ｔａ、Ｒｕ、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｇ又はそれらの任意の組み合わせを含むことができるが、これに限定されるものではない。
【００２７】
固定層１１４と自由層１１６との間に配置されたトンネル層１１２は、電気抵抗の２つの状態の間でＭＴＪ１０２を切り替えることを可能にする電子のためのトンネルバリアとして働く絶縁材料を含むことができる。通常、トンネル層１１２は、例えばＭｇＯ、ＺｎＯ又はＡｌ２Ｏ３のような金属酸化物を含むことができる。
【００２８】
ＭＴＪ１０２デバイスは当業界ではよく知られているが、ＭＴＪ積層体１０４を製造する際の問題は、コストと性能の観点であり、他のメモリデバイス（例えば、ＦＬＡＳＨ、ＤＲＡＭなど）の誘電体セル設計を超えてＭＲＡＭの商品化を制限している。例えば、従来の堆積／エッチング方法は、実行するのが困難で、そして、ＭＲＡＭデバイス性能を低減させる意図しない欠陥を導くことがある。例えば、エッチング残留物は、ＭＴＪ積層体１０４の多層にわたって意図せずに堆積し、ＭＴＪ積層体１０４にわたる電気短絡に導くことがある。さらに、マイクロエレクトロニクス基板にわたるエッチング不均一性は、過大なＭＴＪ層の除去によって、固定層１１４及び自由層１１６からの金属層が重なり合うことで、短絡欠陥を導きうる。多層金属層の多段階エッチングは、記憶容量を低下させる虞のある、意図しない側壁変異を導くこともある。したがって、ＭＴＪ積層体１０４を依然として形成できるものの、典型的なＭＲＡＭエッチングプロセスを回避することが望ましいことがある。
【００２９】
実施形態において、金属層の堆積は予めパターン化されたテンプレート（図示せず）又は構造を介して行われることができ、金属堆積プロセスを等方性プロセスから異方性プロセスへとスキミング（skim）し又は移行させ、ＭＪＴ積層体１０４を所望の金属層厚の均一性及び側壁の輪郭形状で均一に堆積させる。理想的には、金属層厚の不均一性は、ＭＴＪ積層体１０４の縁近傍での金属層間の短絡を防止するために十分低い。要するに、予めパターン化されたテンプレートはその表面に沿って金属イオンをスキミングし、基板上への金属層の不均一な堆積を防ぐことができる。図２は、いくつかの金属層がＭＴＪ積層体１０４を形成するために堆積された、予めパターン化されたテンプレート構造の断面を三次元的に示す図を含む。
【００３０】
図２は、金属でカバーされた予めパターン化されたテンプレート２００の断面を示す図であり、予めパターン化されたテンプレート２００を介して既知の物理的気相成長法（ＰＶＤ）技術を用いて堆積された、いくつかの金属層を含む。図２の実施態様は、説明を簡単にする目的であって限定する目的ではなく、予めパターン化されたテンプレート２００の単一の部分を表す。予めパターン化されたテンプレート２００は、ＭＲＡＭアレイの設計に応じて、同様に又は異なってサイズ決定された他の部分を含むことができる。本実施例における、予めパターン化されたテンプレート２００は、金属積層体２０４と相互作用できるトランジスタを含みうる任意の半導体材料を含む基板２０２上に形成されることができる。
【００３１】
予めパターン化されたテンプレート２００は、金属化に先立って構造の形成を可能にするために、互いに対するエッチング選択性に少なくとも部分的に基づいて選択されるいくつかの異なるタイプの膜を含むことができる。例えば、各膜層を選択的にエッチングする能力は、当業者が、異なる膜の被覆堆積物から予めパターン化されたテンプレート２００を形成することを可能にする。本実施例において、オフセット層（例えば、第１オフセット層２０６、第２オフセット層２０８）及びアパーチャ層（例えば、第１アパーチャ層２１０、第２アパーチャ層２１２）は、被覆膜として互いの上に種々の厚さで堆積される。これは、残りの図の説明でより詳細に説明される。金属積層体２０４が配置されるべき基板の表面を露出させる空洞を形成するために、多層膜積層体はエッチングされうる。空洞は、膜積層体の上部と基板２０２の露出部との間の流体連通を可能にすることができる。一実施形態において、オフセット層はシリコン酸化物膜を含むことができ、アパーチャ層はシリコン窒化物膜を含むことができる。
【００３２】
次に、他のエッチングプロセスは、アパーチャ層（シリコン窒化物）の除去をごくわずかにしか又は全く伴わないで、空洞内で露出されているオフセット層（例えば酸化物）の側壁部の選択的エッチングに用いられることが可能である。このようにして、オフセット層は比較的大きな体積又は直径を有することができ、第１アパーチャ層２１０の開口を介して空洞内に入る金属イオンをスキミングするための表面積の量を増加させる。また、露出した基材表面の近くのより大きな空洞は、第２オフセット層２１０と金属積層体２０４との間の物理的接触を防止することもできる。理想的には、等方性金属イオンが基板２０２に到達する前に、金属積層体２０４の平行化された形成を可能にしない等方性金属イオンをスキミングして除くことにより、金属積層体２０４の異方性堆積が達成される。
【００３３】
本実施形態において、金属層（例えば、第１金属層２２０、第２金属層２２２、第３金属層２２４、第４金属層２２６）は、周知のＰＶＤ又はＣＶＤ技術を用いて堆積できる。通常、ＰＶＤ／ＣＶＤ堆積は極めて等方性であり、このような金属イオンはプロセスチャンバの中のいかなる方向でも方向づけることができる。理想的には、金属イオンがアパーチャ層２１０、２１２の開口を通過するにつれて、予めパターン化されたテンプレート２００は金属イオンにある程度の指向性をもたらす。例えば、第１アパーチャ層２１０の表面は、異方性堆積を可能にしそうにない金属イオンをスキミングして除く第１スキミング面となる。第１のアパーチャ層２１０の開口部を通過したにも関わらず、異方性堆積を可能にしそうにない、開口を通過する等方性金属イオンは、第１のオフセット層２０６側壁２１４によって、スキミングされてもよい。さらに、第２アパーチャ層２１２は、異方性堆積を可能にしそうにない、さらなる等方性金属イオンもスキミングすることができる。したがって、金属スキミング層２１６は、第２アパーチャ層２１２の開口周辺で、表面の上に形成されることができる。このようにして、基板２０２上の異方性堆積を最も可能にしそうな金属イオンが、アパーチャ層２１２の開口部を通過し、第２オフセット層２０８の側壁２１８との間の物理的接触なしに、露出した基板２０２上に堆積できる。
【００３４】
予めパターン化されたテンプレート２００の寸法は、目標とする所望の金属積層体２０４の均一性及び側壁の輪郭形状に対して最適化されることができる。オフセット層２０８，２１０、アパーチャ層２１２、２１４の厚さ及び／又はアパーチャ層２１０，２１２の形状は、金属積層体２０４の所望の均一性及び／又はＭＴＪ１０２の電気的特性を達成するために変化されることができる。例えば、いくつかの実施例においては、第１アパーチャ層の開口を、第２アパーチャ層の開口より大きくなるように広げるために、第２エッチングプロセスが用いられることが可能である。しかしながら、いくつかの実施形態においては、第１アパーチャ層２１０の開口のサイズを増加させるために、第３エッチングプロセスが用いられることが可能である。さらに、図５に示すように、追加のオフセット層及びアパーチャ層が、予めパターン化されたテンプレートに追加されることもできる。これらの実施態様は、残りの図の説明において、さらに詳細に記載されている。
【００３５】
ここで図３に戻ると、予めパターン化されたテンプレート２００の一実施形態の上面図３００が断面側面図３０２とともに示されており、ＭＲＡＭデバイスのための所望のＭＴＪ１０２性能を達成するために最適化された寸法が強調して示されている。予めパターン化されたテンプレート２００を通過する金属イオンフラックスは、基板２０２上への異方性の又は平行化された堆積を可能にするためにスキミングされることができる。しかしながら、堆積材料は、図１及び２に示される金属膜に限られない。予めパターン化されたテンプレート２００は、任意の材料の任意の平行化された又は異方性の堆積を可能にするために用いられることが可能である。
【００３６】
本実施例において、上面図３００は、膜積層体が基板２０２の表面３０４を露出しているときの、開口の配置を例示する。金属を堆積する間、図２に示すように、金属イオンの一部は、第１アパーチャ層開口３０６を通過することができ、第２アパーチャ層開口３０８を通過するか又は第１オフセット層側壁２１４上若しくは第２アパーチャ層２１２の露出された表面の面上に堆積できる。理想的には、異方性堆積を可能にしない金属イオンは、スキミングされるか又は予めパターン化されたテンプレート上２００に堆積され、第２アパーチャ層開口３０８を通過しない。開口及び空洞の寸法と組み合わされた多層膜積層体の組成及び寸法（例えば、厚さ）は、基板２０２上に堆積される材料の所望の均一性に応じて変化しうる。例えば、第２アパーチャ層開口３０８の直径は、第１アパーチャ層開口３０６よりわずかに小さく、非異方性金属イオンのより高い除去速度を可能にする。さらに、第２アパーチャ層２０８と基板２０２との間の距離と同様に、アパーチャ層２０６、２０８の間の距離は、変化できる。
【００３７】
図３の実施形態では、膜積層体組成物は、十分なエッチング選択性の相違を有する、２つの異なる材料の交互の層を含み、上面図３００に示されるように基板２０２を露出し、断面側面図３０２に示されるように第２アパーチャ層が空洞内へ突出するように、少なくとも第２アパーチャ層２１２を露出するために、オフセット層２０６，２０８の選択的除去を可能にするエッチングプロセスを当業者が使用することを可能にする。
【００３８】
一組の実施形態において、膜積層体の結合された厚さは３００ｎｍと１０００ｎｍとの間の範囲にあることができ、個別の層の厚さはその枠内で用途に応じて変化できる。しかしながら、いくつかの金属堆積実施形態において、金属積層体２０４は、第２アパーチャ層２１２が第１アパーチャ層２１０より基板２０２により近いときに、金属積層体２０４はより高い均一性及びより鋭い側壁輪郭形状を有することを示す。第２アパーチャ層２１２と基板２０２との間の距離が短いほど、金属イオンが基板２０２に到達する前の移動しなければならない距離を制限することにより、基板２０２上への異方性堆積の確率を増加させる。第２アパーチャ層２１２との間のより短い距離は、金属イオンを平行化された層に集中させる。対照的に、第１アパーチャ層２１０と第２アパーチャ層２１２との間のより大きい距離は、基板２０２上への異方性堆積に関与しない、金属イオンのスキミングに用いられる表面の量を増加させる。さらに、非理想の金属イオンは、第１オフセット層２０６側壁上に堆積し、又は、第２アパーチャ層２１２によって、スキミングして除かれる。したがって、当業者は、ＭＴＪ１０２又は複数の膜層からなる他の構造に対する所望の厚さ及び均一性を達成するために、予めパターン化されたテンプレート２００の寸法を最適化できる。
【００３９】
ほとんどの金属堆積の実施形態において、第２オフセット層厚さ３１０は、３０ｎｍ〜５０ｎｍの間の範囲でありえ、金属積層体２０４厚さに対しては１５ｎｍ〜３０ｎｍの間の範囲でありうる。対応する第１オフセット層厚さ３１２は、２００ｎｍ〜１０００ｎｍの間の範囲でありうる。第１アパーチャ層２１０及び第２アパーチャ層２１２は、用途に応じて１０ｎｍ〜３０ｎｍの間で変化できる。図３は、第１アパーチャ層２１０及び第２アパーチャ層２１２が同じ厚みを有することを示唆しているが、それは必須ではない。同様に、アパーチャ層２１０、２１２開口の直径又はサイズは、同じサイズであるが、それらが同一であることは必須ではない。環状空洞実施態様では、アパーチャ層２１０、２１２開口は、直径３０ｎｍと６０ｎｍとの間で変化できる。図３の実施例において、第１アパーチャ層開口３０６は約５０ｎｍでもよく、第２アパーチャ層開口３０８は約３０ｎｍでもよい。他の実施態様において、第１アパーチャ層開口３０６は４０ｎｍ〜６０ｎｍの間の範囲でありえ、第２アパーチャ層開口は最高２０ｎｍであり、第１アパーチャ層開口３０６より小さいサイズでありうる。
【００４０】
予めパターン化されたテンプレート２００の他の態様は、オフセット層とアパーチャ層との間の直径又は開口サイズの相違である。選択的エッチングプロセスは、アパーチャ層より多くのオフセット層を空洞から除去するために用いられることができ、そうすると、アパーチャ層が空洞内に突出し、オフセット層がプルバックエッチングプロセス後により高い表面積を有する。オフセット層のプルバック距離は、アパーチャ層開口の閉塞を防ぐために、予めパターン化されたテンプレート２００を通過する金属フラックスを捕捉又はスキミングするのに十分な表面積を保証するように最適化されることができる。
【００４１】
環状空洞の実施形態（例えば、図３）において、プルバック距離３１８は、オフセット層２０６、２０８空洞の側壁の間で、７０ｎｍと１００ｎｍとの間の範囲でありえる。しかしながら、この距離は、開口の形状に応じて変化できる。通常、第１オフセット層空洞２０６、２０８内の最も長いプルバック距離は、第１オフセット層２０６内の開口の最大サイズより４０％を超えて大きくなることはない。図３の実施形態は環状空洞設計を例示しているが、予めパターン化されたテンプレート２００は円形の空洞に限らず、実際には、空洞は、長方形、正方形、楕円形、又は、その他の任意の形状であることができ、任意のＭＲＡＭデバイスのためのＭＴＪ１０２を形成するのに用いられうる。また、ほとんどの実施形態で、図４に示すように、予めパターン化されたテンプレート２００は、基板２０２にわたるＭＴＪｓ１０２のアレイを可能にするためにパターン化されることができる。
【００４２】
図４は、基板２０２上にＭＴＪ１０２のアレイを形成するために使用されうる複数の金属スキミングチャネルを組み込んだアレイパターン化されたテンプレート４００の断面側面図を含む。アレイパターン化されたテンプレート４００は、必要に応じて各スキミングチャネル間の距離が変化することを除いて、予めパターン化されたテンプレート２００と同じ技術を使用して形成することができ、各スキミングチャネルが、それ自体及び堆積した膜を支持することを可能にする。
【００４３】
アレイパターン化されたテンプレート４００のための設計ルールは、キャップ層４０２、特にＰＶＤ金属フラックスに直接曝露され、初期スキミング層として作用する表面のサイズを含むが、これに限定されるものではない。同様に、キャップ層４０２の下にあるオフセット支持体４０４のサイズは、堆積中に又は基板２０２が生産プロセス中に移動されたときに、キャップ層を支持するために十分強くなければならない。
【００４４】
環状リング空洞の実施形態において、キャップ層４０２を横切る距離は、第１アパーチャ層開口３０６の最も大きい距離よりも小さくなることはない。例えば、一つの特定の実施形態で、第１アパーチャ層開口３０６が５０ｎｍであるときに、隣接するキャップ層４０６は、隣接する開口の最も近いフィーチャから少なくとも５０ｎｍ（例えば、キャップ長４０８）離れていなければならない。同様に、オフセット支持体４０４の最小長さ（例えば、支持体長さ４１０）は、キャップ層４０２の長さの４０％より小さくなるべきではない。
【００４５】
他の空洞実施形態は、長方形、正方形、楕円形、又は基板２０２上に金属積層体２０４を形成するために使用される任意の他のパターン化された形状を含むことができるが、これに限定されるものではない。これらの他の実施形態のためのアレイパターン化されたテンプレート４００の寸法は、基板２０２上に均一な層の形成を可能にするために、当業者によって、最適化されることができる。
【００４６】
他の実施形態では、予めパターン化されたテンプレート２００は、金属積層体２０４の均一性及び側壁輪郭形状を改善するために、ＰＶＤ金属フラックスから等方性金属イオンの除去を増加させる２以上のアパーチャ層２１０，２１２を含むことができる。
【００４７】
図５は、予めパターン化されたレンズ化テンプレート５００を形成するために、追加層及びスキミング面を組み込んでだ、予めパターン化されたテンプレート２００の他の実施形態を示す、断面側面図を含む。（複数の）追加アパーチャ層（例えば、第３アパーチャ層５０２）は、第１アパーチャ層２１０又は第１オフセット層２０６上に堆積されないであろう追加の等方性金属イオンをフィルタリングして除くために、ＰＶＤ金属フラックス内に延在する、他のスキミング面を提供する。理論的には、追加のスキミングは、基板２０２に到達する等方性金属イオンの量を減少させなければならない。
【００４８】
図５の実施形態において、第３アパーチャ層５０２及び下地の第３オフセット層５０４は、第１オフセット層２０６と第２アパーチャ層２１２との間に挿入されることができる。図３の説明で述べたように、第３アパーチャ層開口５１０は、第１アパーチャ層開口３０６又はアパーチャ層開口３０８と同じ輪郭形状寸法を有することができる。しかしながら、第３アパーチャ層開口５１０は、１アパーチャ層開口３０６より小さく、第２アパーチャ層開口３０８より大きくてもよい。したがって、第３のアパーチャ層開口５１０は、２０ｎｍと５０ｎｍとの間の範囲にある。本実施例において、第３アパーチャ層５０２の厚さは１０ｎｍと２０ｎｍとの間で変化することができ、第３オフセット層厚さ５０８は５０ｎｍと８００ｎｍとの間で変化できる。
【００４９】
一つの特定の環状空洞実施例において、第１アパーチャ開口３０６は約５０ｎｍの直径を有することができ、第２アパーチャ開口３０８は約３０ｎｍの直径を有することができるとき、第３アパーチャ開口５１０は約４０ｎｍの直径を有することができる。このようにして、アパーチャ層３０６，３０８，５１０は、ＭＴＪ１０２を形成するために用いられるＰＶＤ金属イオンフラックスに対して減少する有効径を有する環状リング空洞を形成できる。本実施形態において、オフセット層２０６、２０８、５０４は、基板２０２に近づくにつれてサイズが減少してもよい。例えば、第１オフセット層２０６は約２００ｎｍでもよく、第２オフセット層２０８は約５０ｎｍでもよく、第３オフセット層５０８は約１００ｎｍでもよい。しかしながら、予めパターン化されたレンズ化テンプレート５００の厚さ、長さ、幅及び開口寸法は、ＭＴＪ積層体１０４の所望の金属厚均一性を得るために変化させてもよい当業者であれば、ここに開示されていない寸法を使用することを含め、必要に応じて予めパターン化されたレンズ化テンプレート５００の寸法を変さらするために、ここに開示された実施形態を用いることができる。
【００５０】
また、図６Ａ〜６Ｂは、基板２０２上にＭＴＪ１０２セルを形成するために使用されうるプ予めパターン化されたテンプレート２００を生成する方法のフローチャート６００を含み、基板２０２上でその方法の実施中の予めパターン化されたテンプレートの代表的な断面図を含む。ここで開示される方法は、半導体プロセッシングの分野の当業者に知られている堆積及びパターン化技術を含む、半導体プロセス技術の組み合わせを使用して実行できるが、これに限定されるものではない。しかしながら、これらの技術の新規な組合せは、予めパターン化されたテンプレート２００を形成するために用られることが可能である。
【００５１】
一実施例において、予めパターン化されたテンプレート２００は、基板２０２上へ堆積された多層膜積層体をパターン化することにより形成されることができる。膜積層体は、少なくとも一つのアパーチャ層を他のアパーチャ層及び／又は基板２０２から切り離す２以上のオフセット層を含むことができる。複数のオフセット層及び（複数の）アパーチャ層は異なるエッチング速度特性を呈する２つの異なる材質でもよく、そうすると、同じエッチング処理に曝露されると、複数のオフセット層及び（複数の）アパーチャ層は異なる速度でエッチングされることができる。例えば、オフセット層は第１誘電材料（例えば、シリコン酸化物など）を含むことができ、アパーチャ層は第１誘電材料組成と異なる第２誘電材料（例えば、シリコン窒化物など）を含むことができる。
【００５２】
ブロック６０２では、予めパターン化されたテンプレート２００を形成するためにパターン化されエッチングされることができる２以上の被覆堆積層を含みうる膜積層体を基板２０２上に形成できる。膜積層体は、第１誘電材料組成物及び第１誘電材料組成物と異なる第２誘電材料組成物の交互層を含むが、これに限定されるものではない。誘電材料は、異なるプラズマ化学物質に曝露されたときに互いに選択的にエッチングされる能力に少なくとも部分的に基づいて選択できる。さらに、選択された材料は、基板２０２にわたって均一に堆積され、基板２０２上に堆積された後に互いに接触したままであるのに十分な付着性を有していなければならない。一つの特定の実施例において、第１誘電材料はシリコン酸化物あり、オフセット層を形成するために用いられることが可能である。第２誘電材料は窒化シリコンであり、アパーチャ層を形成するために用いられることが可能である。
【００５３】
オフセット層及びアパーチャ層は、半導体プロセッシングの当業者に知られているＣＶＤ技術を用いて堆積できる。図３の説明にて強調したように、オフセット層及びアパーチャ層は、予めパターン化されたテンプレート２００の設計に応じて３０ｎｍと最高１０００ｎｍとの間の範囲にあることができる膜積層体を形成するために、堆積されることができる。一実施形態では、シリコン酸化物は、高密度プラズマ（ＨＤＰ）及び電子サイクロトロン共鳴（ＥＣＲ）を含むことができる、酸化シリコンを堆積させるためにテトラエチルオルトシリケート（ＴＥＯＳ）前駆体を使用して比較的低い圧力で発生する、任意のプラズマ強化化学気相堆積（ＰＥＣＶＤ）技術を用いて堆積されてもよいが、これに限定されるものではない。シリコン窒化物は、ＰＥＣＶＤプロセスを用いて堆積させることができ、シリコン酸化物上にシリコン窒化物を堆積させるために二塩化シラン（ＤＣＳ）及びＮＨ３ケミストリを用いることができる。
【００５４】
ブロック６０４で、空洞が膜積層体内にエッチングされることができ、膜積層体の開口との間で空洞を通って基板２０２の表面へ流体連通が生じることができるように、下地基板２０２を露出させる。流体連通は、流体が膜積層体を通過することができ、基板２０２の表面に到達できることを意味する。これは、流体がオフセット層及びアパーチャ層の開口部を通って移動し、基板２０２に達するように流体経路が利用可能であることを意味することもでき、そのような金属イオンフラックス又は追加のエッチング成分が膜積層体内の空洞を通過して基板２０２に達することができる。
【００５５】
空洞は、空洞の所望の形状のためのマスクを形成するために、既知のフォトリソグラフィ技術を用いて形成されることができ、基板２０２が露出されるまで膜積層体部分を除去するためにエッチングされてもよい。一実施形態では、フルオロカーボン（例えば、ＣＦ４）又はヒドロフルオロカーボン（例えば、ＣＨＦ３）を含みうるプラズマケミストリを使用して、シリコン酸化物層及びシリコン窒化物層をエッチングすることができる。当業者は、図６のブロック６０４の右側に示されるように、シリコン酸化物及びシリコン窒化物層が空洞側壁に沿って相互に相対的に面一である、膜積層体に沿った比較的均一な側壁を生成するために、空洞エッチングプロセスを最適化できるであろう。
【００５６】
ブロック６０６で、図３に示すように、アパーチャ層（例えば、第１アパーチャ層２１０、第２アパーチャ層２１２）が空洞内に突出するように、空洞内からオフセット層（例えば、第１オフセット層２０６、第２オフセット層２０８）の部分を選択的に除去することによって、予めパターン化されたテンプレート３０２を形成できる。オフセット層の選択的除去は、アパーチャ層に対してオフセット層がより高いエッチング速度を有するプラズマプロセスによって、可能にされうる。当業者は、図３に示される、オフセット層プルバックを可能にするために、誘電エッチング技術を最適化できる。例えば、実施形態において、オフセット層の選択的除去はフルオロカーボンケミストリを含むプラズマケミストリを用いることによって、可能にされうる。
【００５７】
他の実施形態では、オフセット層を除去することは第２アパーチャ層２１２より高い速度で第１アパーチャ層２１０の部分を除去することを含むこともできる。そうすると、第１アパーチャ層２１０の開口が第２アパーチャ層２１２の開口より大きくなる。第１のアパーチャ層２１０のより高い除去速度は、オフセット層除去プロセスをより高い出力に移行させることによって、可能にすることができる。当業者であれば、第２のアパーチャ層２１２よりも速い速度で第１のアパーチャ層２１０の一部を除去するように出力を最適化できる。従って、第１アパーチャ層２１０は、第２アパーチャ層２１２より大きい開口又は直径を有することができる。
【００５８】
当業者は、フロー図６００の上述のプロセスを、予めパターン化されたテンプレート２００、アレイパターン化されたテンプレート４００又は予めパターン化されたレンズ化テンプレート５００を生成するために最適化することができ、ここで開示されたテンプレートのいずれかを介して金属及びバリア層を堆積させることにより所望のＭＴＪ１０４の形成が可能になる。
【００５９】
ブロック６０８において、基板２０２に向けて予めパターン化されたテンプレート２００を介して金属を堆積させることによって、基板２０２上にＭＴＪ積層体１０４を形成してもよい。通常、ＭＴＪ積層体１０４は、Ｔａ、Ｒｕ、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｇ又はそれらの任意の組み合わせを含む、少なくとも２種類の異なる金属を含むことができるが、これらに限定されるものではない。金属膜積層体は、金属積層体２０４内に配置されるバリア層１１２を含むこともできる。ＭＴＪ１０４はＭＲＡＭメモリデバイス内でＭＲＡＭセルとして作動できるように、金属層は自由層１１４及び固定層１１６を形成するように選択され、調整されることができる。当業者は、図１に示すような、ＭＲＡＭ動作を可能にするために必要とされる、金属層組成及び厚さを調整できる。
【００６０】
本実施形態において、予めパターン化されたテンプレート２００は、基板２０２に塗布される金属フラックスをスキミングでき、第２オフセット層２０８の側壁がＭＴＪ積層体１０４に接しないように、ＭＴＪ１０４金属層は２％以下の不均一性を有するように、ＭＴＪ積層体１０４が形成できるようになる。
【００６１】
ＭＴＪ１０４の形成の後、予めパターン化されたテンプレート２００は、基板２０２から除去されることができ、ＭＲＡＭセル１００の形成を完了させるためのその後のプロセッシングへと続く。理想的には、除去プロセスは、ＭＴＪ１０４及び基板２０２へのいかなる損傷も最小化しなければならない。一実施形態の下で、空洞を充填し、より均一な予めパターン化されたテンプレート２００の除去を可能にするために、充填層を用いることができる。充填層は、空洞をコンフォーマルに充填することができ、予めパターン化されたテンプレート２００に使用されている材料の１つ以上に類似したエッチング特性を有する任意の材料（例えば、シリコン酸化物）も含むことができる。一実施例において、充填層は、オフセット層材料と同一又は類似のシリコン酸化物でもよい。さらに、充填層を堆積させる前に、保護層もＭＴＪ１０４上に堆積されることができ、予めパターン化されたテンプレート２０２の除去によって、生じる損傷を防止することもできる。それにより、ＭＴＪ１０４に損傷を与えることなく、予めパターン化されたテンプレート２００のためのより強力な除去プロセスが可能になる。保護層は、オフセット層に対しては比較的低い選択度を有し、しかし、ＭＴＪ１０４層に対しては比較的高い選択度を有することができる。一つの特定実施形態において、保護層は、ＴＥＯＳ又はシリコン酸化物を含むが、これに限定されるものではない。予めパターン化されたテンプレート２００は、乾式エッチング、ウェットエッチング、機械式研磨又はそれらの任意の組み合わせを用いても除去されることができる。
【００６２】
また、図７Ａ〜図７Ｂは、基板２０２上にＭＴＪ１０４セルを形成するために用いられうる予めパターン化されたテンプレート２００を生成する別の方法の別のフローチャート７００を含む図７の実施形態では、予めパターン化されたテンプレート２００は、予めパターン化されたテンプレート２００を形成するために用いられる膜積層体の下にある基板２０２の部分を露出させる環状空洞を組み込む。この方法は、図７Ａ〜７Ｂで概説される方法に明示的には記載されていない複数のプロセスステップを組み込むことができる。これらのステップは様々な技術を用いて実施されることができ、特許請求の範囲は、本明細書に開示される技術に限定されることを意図しない。
【００６３】
ブロック７０２で、２以上の被覆堆積層を含みうる膜積層体が基板２０２上に形成されることができ、予めパターン化されたテンプレートを形成するためにパターン化され、エッチングされうる。膜積層体は、予めパターン化されたテンプレート２００によって、オフセット層及びアパーチャ層を形成するために用いられうる２以上の膜を含むことができるが、これに限定されるものではない。上述したように、図３〜図５に示すように、オフセット層及びアパーチャ層は、ＭＴＪ１０４の厚さ及び均一性要件に従って厚さが変化しうる。通常は、膜積層体は３００ｎｍと１０００ｎｍとの間の範囲でありえ、オフセット層は３０ｎｍと１０００ｎｍとの間の厚さを備え、アパーチャ層は５ｎｍと３０ｎｍとの間の厚さを備える。しかしながら、これらの厚さ実施態様は、単に例示のためだけを意図しており、請求項の範囲を制限することを意図するものではない。また、図３及び５に示すようにオフセット層及びアパーチャ層の数は、適用に応じて異なることもできる。
【００６４】
一つの特定の実施形態において、膜積層体は２つのオフセット層及び２つのアパーチャ層を含むことができる。膜積層体は、第１オフセット層２０６上に堆積された第１アパーチャ層２１０を含み、第１オフセット層２０６は、第２アパーチャ層２１２と物理的に接触しており、第２アパーチャ層２１２は基板２０２の上に堆積された第２オフセット層２０８の上に堆積されている。通常、第２アパーチャ層２１２は、第１オフセット層２０６が第２オフセット層２０８よりも厚くなるように、第１のアパーチャ層２１０よりも基板２０２に近い位置に配置される。この配置は、第１のアパーチャ層２１０を通過する等方性金属イオンを除去するのに利用可能な表面積を増加させる。また、第２のアパーチャ層２１２と基板２０２との間の距離が短いほど、非異方性金属イオンが利用可能な距離も減少し、基板２０２上への金属層の異方性堆積を防止できる。
【００６５】
本実施例において、第１オフセット層２０６は、３００ｎｍと約１０００ｎｍとの間の厚さを有することができるとともに、第２オフセット層２０８は２０ｎｍと５０ｎｍとの間の厚さ範囲を有することができる。対照的に、アパーチャ層は、ほとんどの実施形態では、オフセット層よりもはるかに薄くてもよいが、これはすべての実施形態に必須ではない。一例を挙げると、第１アパーチャ層２１０及び第２アパーチャ層２１２は、５ｎｍと３０ｎｍとの間の厚さを有することができる。しかしながら、他の実施例では、アパーチャ層は、同じ厚さを有することを必要とせず、適用に応じて異なることができる。
【００６６】
別の特定の実施形態では、膜積層体は、図５の予めパターン化されたレンズ化テンプレート５００に示されるように、３つのアパーチャ層を有する３つのオフセット層を含むことができる。オフセット層は、オフセット層が基板２０２から遠ざかるにつれて一般に大きくなる様々な距離でアパーチャ層を分離する。この例では、第３オフセット層５０４は、第１オフセット層２０６と第２オフセット層２０８の間に配置されていてもよい。第１オフセット層２０６は、約２００ｎｍの厚さを有することができて、第１アパーチャ層２１０と第３アパーチャ層５０２の間に直接配置されることができる。第３オフセット層５０４は、第３アパーチャ層５０２と第２アパーチャ層２１２の間に配置されていてもよい。第３オフセット層５０４は、約１００ｎｍの厚さを有することができ、５０ｎｍ未満の厚さを有することができる第２オフセット層２０８より厚い。
【００６７】
上述の実施形態においても、膜積層体は、異なるプラズマケミストリに曝露されたときに互いに関して選択的にエッチングされる能力に少なくとも部分的に基づいて選択されることができる誘電材料を含みうる。さらに、選択された材料は、基板２０２にわたって均一に堆積され、互いに接触したままであるのに十分な付着特性を有していなければならない。一つの特定の実施形態において、オフセット層はシリコン酸化物でありえ、アパーチャ層はシリコン窒化物でありえる。
【００６８】
ブロック７０４で、環状リング空洞（例えば上面図３００）は基板２０２の表面を露出するように膜積層体を貫通している。環状リング空洞は、オフセット層に対する第１孔直径及びアパーチャ層に対する第２孔直径を含むことができる。通常、第１孔直径は第２孔直径より大きい。環状リング空洞は、反復パターン化及びエッチングプロセスを用いて形成されることができ、各層内の孔又は開口を形成することにより、アパーチャ層が空洞側壁から突出できるようになる。一つの特定の実施形態において、図３に例示されるように、第１孔直径は３０ｎｍと５０ｎｍとの間の範囲でありえ、第２孔直径は、４０ｎｍと１００ｎｍとの間の範囲でありえる。
【００６９】
他の環状リング空洞の実施形態では、膜積層体内の開口部は、楕円形であってもよく、完全に円形である必要はない。そのため、ブロック７０４の説明に記載された寸法は、ＭＴＪ１０４の所望の任意の形状で近似されうる。さらに、図５に示すように、他の実施態様は、追加のオフセット層及びアパーチャ層を含むことができる。
【００７０】
他の特定の実施形態において、膜積層体は、図５の予めパターン化されたレンズ化テンプレート５００に示されているように、３つのアパーチャ層を有する３つのオフセット層を含むことができる。オフセット層は、オフセット層が基板２０２から遠ざかるにつれて一般に大きくなる様々な距離でアパーチャ層を分離する。例えば、第１のオフセット層２０６（例えば、２００ｎｍ）は、第２のオフセット層２０８（例えば、５０ｎｍ）及び第３のオフセット層５０４（例えば、１００ｎｍ）、よりも厚い。加えて、対応するアパーチャ層の開口は直径も変化することができ、第１アパーチャ層２１０（例えば、５０ｎｍ）は第２アパーチャ層２１２（例えば、３０ｎｍ）及び第３アパーチャ層５０４（例えば、４０ｎｍ）より大きくてもよい。しかしながら、他の実施例では、開口は、同一又は類似のサイズでもよい。例えば、第１アパーチャ層２１０及び第３アパーチャ層５０４が類似のサイズに設定された開口を有することができる一方で、第２アパーチャ層２１２が約１０ｎｍ〜３０ｎｍだけより小さくてもよい。他の実施形態では、第２アパーチャ層２１２及び第３アパーチャ層５０４が類似のサイズに設定された開口を有することができる一方で、第１アパーチャ層２１０が約１０ｎｍ〜３０ｎｍだけ、より大きくてもよい。
【００７１】
ブロック７０６で、金属膜層は、基板上のＭＴＪ１０４が環状リング空洞の側壁から物理的に分離されるように、予めパターン化されたテンプレート２００を介して堆積されうる。上述したように、予めパターン形成されたテンプレート２００は、基板２０２上に均一な金属層をもたらす可能性が最も低い金属イオンをスキミングする。図１の説明にて説明したように、金属膜層は、自由層１１６及び固定層１１４を形成するために使用されうる、Ｔａ、Ｒｕ、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｍｇ、又はこれらの任意の組合せを含むがこれらに限定されない、少なくとも２つの異なる種類を含むことができる。さらに、２つの金属層の間に配置され、固定層１１４と自由層１１６との間の電子の移動を制限する任意の誘電材料（例えば、ＭｇＯ）を含み得るバリア層１１２が存在してもよい。
【００７２】
ブロック７０８において、予めパターン化されたテンプレート２００は、半導体プロセッシングの分野の当業者に知られている、任意の反応性イオンエッチング処理、任意の化学・機械研磨処理、湿式化学処理又はそれらの任意の組合せを使用して基板２０２から除去されることができる。いくつかの実施形態では、充填層は予めパターン化されたテンプレート２００上に堆積され、予めパターン化テンプレート２００の除去の前に、環状リング空洞を満たすことができる。この例では、基板２０２上のＭＴＪ１０４との直接的な流体連通を防止することによって、充填層は、より均一な除去プロセスを可能にすることができる。このようにして、ＭＴＪ１０４へのいかなる損傷も最小化する一方で、より積極的な除去技術を予めパターン化されたテンプレート２００に適用できる。充填層は、オフセット層又はアパーチャ層材料と同一又は類似の任意の材料を含むことができるが、オフセット層、アパーチャ層、及び充填層の間の類似の材料は、すべての実施形態において、必要とされない。
【００７３】
要約部分ではなく、詳細な説明部分は、請求項を解釈するために使用されることが意図されていることを理解されたい。要約部分は、本開示の１つ以上の例示的な実施形態を示すが、これに限定されるものではなく、決して本開示及び添付の特許請求の範囲を限定するものではない。
【００７４】
本開示は、その１つ以上の実施形態の説明により例示されており、実施形態はかなり詳細に記載されているが、添付の特許請求の範囲をそのような詳細に限定又は制限することを意図するものではない。付加的な利点及び修正は、技術に熟練した人々に、直ちに現れる。したがって、より広範な態様における本発明は、具体的な詳細、代表的な装置及び方法、並びに図示及び説明される例に限定されない。従って、概略的な発明概念の範囲から逸脱することなく、上記の詳細から逸脱することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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