(57)【特許請求の範囲】
【請求項１】
電源回路の制御回路であって、
前記電源回路に流れる監視対象の電流がしきい値電流を超えないように制限する過電流保護回路を備え、
前記過電流保護回路は、
前記監視対象の電流に応じた電流検出信号を、前記しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成する第１コンパレータと、
前記電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成する第２コンパレータと、
前記電流しきい値信号を生成する電流しきい値生成回路であって、（i）前記比較信号が、前記電圧検出信号が前記電圧しきい値信号より低い第１状態を示すとき、前記電流しきい値信号を第１値にセットし、（ii）前記比較信号が、前記出力電圧が前記電圧しきい値信号より高い第２状態を示すとき、前記電流しきい値信号を前記第１値より高い第２値にセットする電流しきい値生成回路と、
を含み、前記第１状態から前記第２状態に遷移してから所定の遅延時間の経過後に、前記電流しきい値信号が前記第１値から前記第２値に変化することを特徴とする制御回路。
【請求項２】
前記電流しきい値生成回路は、前記第２状態から前記第１状態に遷移すると直ちに、前記電流しきい値信号を前記第２値から前記第１値に切りかえることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記電流しきい値生成回路は、
（i）前記比較信号のポジティブエッジとネガティブエッジのうち、前記第１状態から前記第２状態への遷移に対応する一方のエッジを遅延させる遅延回路と、
前記遅延回路の出力にもとづいて、前記第１値と前記第２値が選択される前記電流しきい値信号を生成する電圧源と、
を含むことを特徴とする請求項１または２に記載の制御回路。
【請求項４】
前記遅延回路は、
キャパシタと、
前記比較信号に応じて前記キャパシタを充電、放電する充放電回路と、
を含み、前記キャパシタの電圧と第３しきい値電圧の大小関係に応じた信号を出力し、前記充放電回路の充電速度と放電速度が異なることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記遅延回路は、
一端が接地されたキャパシタと、
前記キャパシタと並列に設けられ、前記比較信号が前記第１状態を示すときにオンとなるスイッチと、
前記キャパシタの他端と電源ラインの間に設けられた第１抵抗と、
前記キャパシタの電圧が、制御端子に入力された第１トランジスタと、
を含み、前記第１トランジスタのオン、オフに対応する信号を出力することを特徴とする請求項３に記載の制御回路。
【請求項６】
前記電圧源は、
前記第１値に対応する第１電流を生成する第１電流源と、
前記遅延回路の出力にもとづいてオン状態、オフ状態が切りかえ可能であり、前記オン状態において前記第２値と前記第１値の差分に対応する第２電流を生成する第２電流源と、
前記第１電流と前記第２電流の合成電流の経路に設けられた第２抵抗と、
を含み、前記第２抵抗の電圧降下が、前記電流しきい値信号であることを特徴とする請求項３から５のいずれかに記載の制御回路。
【請求項７】
電源回路であって、
前記電源回路に流れる監視対象の電流がしきい値電流を超えないように制限する過電流保護回路を備え、
前記過電流保護回路は、
前記監視対象の電流に応じた電流検出信号を、前記しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成する第１コンパレータと、
前記電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成する第２コンパレータと、
前記電流しきい値信号を生成する電流しきい値生成回路であって、（i）前記比較信号が、前記電圧検出信号が前記電圧しきい値信号より低い第１状態を示すとき、前記電流しきい値信号を第１値にセットし、（ii）前記比較信号が、前記出力電圧が前記電圧しきい値信号より高い第２状態を示すとき、前記電流しきい値信号を前記第１値より高い第２値にセットする電流しきい値生成回路と、
を含み、前記電流しきい値生成回路は、前記第１状態から前記第２状態に遷移すると、前記電流しきい値信号を前記第１値から前記第２値に向かって所定時間にわたり徐々に変化させることを特徴とする制御回路。
【請求項８】
前記電流しきい値生成回路は、前記第２状態から前記第１状態に遷移すると直ちに、前記電流しきい値信号を前記第２値から前記第１値に切りかえることを特徴とする請求項７に記載の制御回路。
【請求項９】
前記電流しきい値生成回路は、
（i）前記比較信号のポジティブエッジとネガティブエッジのうち、前記第１状態から前記第２状態への遷移をトリガーとして、時間とともに徐変する徐変信号を生成する徐変信号生成回路と、
前記徐変信号にもとづいて、前記第１値、前記第２値またはそれらの中間値をとる前記電流しきい値信号を生成する電圧源と、
を含むことを特徴とする請求項７または８に記載の制御回路。
【請求項１０】
前記徐変信号生成回路は、
キャパシタと、
前記過電流保護信号に応じて前記キャパシタを充電、放電する充放電回路と、
を含み、前記キャパシタの電圧が前記徐変信号であることを特徴とする請求項９に記載の制御回路。
【請求項１１】
前記徐変信号生成回路は、
一端が接地されたキャパシタと、
前記キャパシタと並列に設けられ、前記比較信号が前記第１状態を示すときにオンとなるスイッチと、
前記キャパシタの他端と電源ラインの間に設けられた第１抵抗と、
を含み、前記キャパシタの電圧が前記徐変信号であることを特徴とする請求項９に記載の制御回路。
【請求項１２】
前記電圧源は、
前記第１値に対応する第１電流を生成する第１電流源と、
前記徐変信号にもとづいて、ゼロから前記第２値と前記第１値の差分に対応する値の間を変化する第２電流を生成する第２電流源と、
前記第１電流と前記第２電流の合成電流の経路に設けられた第２抵抗と、
を含み、前記第２抵抗の電圧降下が、前記電流しきい値信号であることを特徴とする請求項９から１１のいずれかに記載の制御回路。
【請求項１３】
前記電源回路は、出力トランジスタを含むリニアレギュレータであり、
前記監視対象の電流は、前記出力トランジスタに流れる電流であることを特徴とする請求項１から１２のいずれかに記載の制御回路。
【請求項１４】
前記電源回路は、スイッチング電源であることを特徴とする請求項１から１２のいずれかに記載の制御回路。
【請求項１５】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１４のいずれかに記載の制御回路。
【請求項１６】
請求項１から１５のいずれかに記載の制御回路を備えることを特徴とする電源回路。
【請求項１７】
電池と、
負荷と、
前記電池の電圧を受け、前記負荷に電源電圧を供給する電源回路と、
を備え、前記電源回路は、請求項１から１５のいずれかに記載の制御回路を含むことを特徴とする電子機器。
【請求項１８】
電源回路の制御方法であって、
前記電源回路に流れる監視対象の電流に応じた電流検出信号を、しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成するステップと、
前記過電流保護信号に応じて、前記監視対象の電流がしきい値電流を超えないように制限するステップと、
前記電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成するステップと、
前記電流しきい値信号を生成するステップであって、（i）前記比較信号が、前記電圧検出信号が前記電圧しきい値信号より低い第１状態を示すとき、前記電流しきい値信号が第１値を有し、（ii）前記比較信号が、前記出力電圧が前記電圧しきい値信号より高い第２状態を示すとき、前記電流しきい値信号が前記第１値より高い第２値を有し、（iii）前記第１状態から前記第２状態に遷移してから所定の遅延時間の経過後に、前記電流しきい値信号が前記第１値から前記第２値に変化するステップと、
を備えることを特徴とする制御方法。
【請求項１９】
電源回路の制御方法であって、
前記電源回路に流れる監視対象の電流に応じた電流検出信号を、しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成するステップと、
前記過電流保護信号に応じて、前記監視対象の電流がしきい値電流を超えないように制限するステップと、
前記電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成するステップと、
前記電流しきい値信号を生成するステップであって、（i）前記比較信号が、前記電圧検出信号が前記電圧しきい値信号より低い第１状態を示すとき、前記電流しきい値信号が第１値を有し、（ii）前記比較信号が、前記出力電圧が前記電圧しきい値信号より高い第２状態を示すとき、前記電流しきい値信号が前記第１値より高い第２値に有し、（iii）前記第１状態から前記第２状態に遷移すると、前記電流しきい値信号が前記第１値から前記第２値に向かって所定時間にわたり徐々に変化するステップと、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
ある電圧を別の電圧レベルに変換して安定化するためにリニア電源（Linear power supply）やスイッチング電源（Switched-mode power supply）などの電源回路が利用される。電源回路の出力端子（出力ライン）には出力電圧を安定化するために、平滑用の大容量のキャパシタが接続される。キャパシタに突入電流が流れ込むと、回路素子の信頼性を損なうことから、電源回路には、起動時に突入電流を防止する機能が要求される。
【０００３】
図１は、本発明者が検討した電源回路の回路図である。この電源回路９００は、リニアレギュレータ（ＬＤＯ：Low Drop Outputとも称される）であり、入力ライン（あるいは端子）９０２に直流の入力電圧ＶＩＮを受け、出力ライン（あるいは端子）９０４に、安定化された直流の出力電圧ＶＯＵＴを発生する。出力トランジスタ（パワートランジスタ）Ｍ１は、入力ライン９０２と出力ライン９０４の間に設けられ、その両端間の電圧降下ＶＤＲＯＰが、出力電圧ＶＯＵＴがその目標値ＶＯＵＴ（ＲＥＦ）に近づくように調節される。出力ライン９０４には、平滑用の出力キャパシタＣ１が接続される。抵抗Ｒ１１，Ｒ１２は、出力電圧ＶＯＵＴを分圧し、エラーアンプ（オペアンプ）９１０にフィードバックする。エラーアンプ９１０は、フィードバックされた電圧ＶＦＢと所定の基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じた電圧を出力トランジスタＭ１の制御端子（ゲート）に出力する。エラーアンプ９１０によるフィードバック制御により、出力電圧ＶＯＵＴは、
ＶＯＵＴ（ＲＥＦ）＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２
を目標値として安定化される。
【０００４】
電源回路９００には、過電流保護回路９２０が設けられる。過電流保護回路９２０は、入力電流や出力電流などを監視し、監視対象の電流ＩＳが所定のしきい値電流ＩＯＣＰを超えると、出力トランジスタＭ１をオフし、あるいはオフに近づけて抵抗値を増大させる。たとえば過電流保護回路９２０は、コンパレータ９２２と、保護実行回路９２４を含む。コンパレータ９２２は、電流ＩＳをしきい値電流ＩＯＣＰと比較する。保護実行回路９２４は、過電流状態ＩＳ＞ＩＯＣＰが検出されると、出力トランジスタＭ１のゲート電圧ＶＧを上昇させ、ゲートソース間電圧ＶＧＳを小さくする。これにより出力トランジスタＭ１がオフまたは弱オン状態となり、電流ＩＳがしきい値電流ＩＯＣＰに制限される。
【０００５】
図２は、図１の電源回路９００における電流−電圧特性を示す図である。しきい値電流ＩＯＣＰは、２値（あるいは３値以上）で切りかえ可能であり、出力電圧ＯＵＴがしきい値電圧Ｖ１より低い領域では、低い値ＩＯＣＰ１にセットされ、出力電圧ＯＵＴがしきい値電圧Ｖ１より高い領域では、高い値ＩＯＣＰ２にセットされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３０５３８７号公報
【特許文献２】特開２００８−６１４５２号公報
【特許文献３】特開２００５−１３０６２２号公報
【特許文献４】特開２０１４−１２８０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２の電流−電圧特性を利用して、起動時の突入電流の防止が行われる場合がある。図３は、図１の電源回路９００における起動時の動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。時刻ｔ０より前は、出力電圧ＶＯＵＴはゼロである。時刻ｔ０に起動が指示されると、出力電圧ＶＯＵＴが上昇し始める。起動開始直後において、ＶＯＵＴ＜Ｖ１であるから、電流ＩＳ（すなわち出力キャパシタＣ１への充電電流ＩＯＵＴ）は、第１しきい値電流ＩＯＣＰ１に制限される。このとき出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＯＣＰ１／Ｃ１×ｔ
にしたがって時間ｔとともに増大する。Ｃ１は、出力キャパシタＣ１の容量値である。時刻ｔ１に出力電圧ＶＯＵＴがしきい値電圧Ｖ１を超えると、第２しきい値電流ＩＯＣＰ２が有効となる。このとき出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＯＣＰ２／Ｃ１×ｔ
にしたがって時間ｔとともに増大する。
【０００８】
出力電圧ＶＯＵＴのスルーレートは、ＩＯＣＰ２／Ｃ１[Ｖ／ｓｅｃ]で表され、出力キャパシタＣ１の容量値としきい値電流ＩＯＣＰ２に依存する。スルーレートが、電源回路９００のフィードバックループの応答速度を超えると、出力電圧ＶＯＵＴの変化にフィードバック制御が追従できなくなり、図３に示すように、時刻ｔ２以降、出力電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）を超えてオーバーシュートする。また出力電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）に安定化するまでの時間が長くなってしまう。
【０００９】
出力電圧ＶＯＵＴのオーバーシュートを抑制する第１のアプローチは、電源回路９００のフィードバックループの帯域を広く設計することであるが、容易でない場合もある。
【００１０】
第２のアプローチは、ソフトスタート回路の併用である。ソフトスタート回路は、フィードバックループの応答速度より遅い速度で緩やかに上昇するソフトスタート電圧ＶＳＳを生成する。エラーアンプ９１０は、ソフトスタート電圧ＶＳＳと基準電圧ＶＲＥＦのうち低い一方と、フィードバック電圧ＶＦＢの誤差を増幅する。これにより、出力電圧ＶＯＵＴをソフトスタート電圧ＶＳＳに追従して緩やかに上昇させることができる。ソフトスタート回路を併用することで、オーバーシュートを抑制できるが、回路規模が大きくなる。またソフトスタート回路は、起動時のみ有効であるため、出力ライン９０４の地絡後に、地絡状態から解放されたときにはソフトスタート回路は働かず、出力電圧ＶＯＵＴのオーバーシュートが生じうる。このような問題は、リニアレギュレータに限らず、スイッチング電源においても生じうる。
【００１１】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、過電流保護およびオーバーシュートの抑制が可能な電源回路の提供にある。
【課題を解決するための手段】
【００１２】
本発明のある態様は、電源回路の制御回路に関する。制御回路は、電源回路に流れる監視対象の電流がしきい値電流を超えないように制限する過電流保護回路を備える。過電流保護回路は、監視対象の電流に応じた電流検出信号を、しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成する第１コンパレータと、電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成する第２コンパレータと、電流しきい値信号を生成する電流しきい値生成回路と、を含む。電流しきい値生成回路は、（i）比較信号が、電圧検出信号が電圧しきい値信号より低い第１状態を示すとき、電流しきい値信号を第１値にセットし、（ii）比較信号が、出力電圧が電圧しきい値信号より高い第２状態を示すとき、電流しきい値信号を第１値より高い第２値にセットする電流しきい値生成回路と、を含む。第１状態から第２状態に遷移してから所定の遅延時間の経過後に、電流しきい値信号が第１値から第２値に変化する。
【００１３】
この態様によると、起動時において出力電圧が増大する際に、出力電圧が電圧しきい値信号に基づくしきい値電圧を超えた後、遅延時間の間は、過電流しきい値が第１値を維持し、電源回路の出力キャパシタの充電電流も第１値に制限される。これにより出力電圧のスルーレートが制限され、オーバーシュートを抑制できる。また、起動時のみでなく、出力ラインの地絡からの復帰においても、オーバーシュートを抑制できる。
【００１４】
電流しきい値生成回路は、第２状態から第１状態に遷移すると直ちに、電流しきい値信号を第２値から第１値に切りかえてもよい。これにより、地絡などに起因する出力電圧の低下後の突入電流に備えることができる。
【００１５】
電流しきい値生成回路は、比較信号のポジティブエッジとネガティブエッジのうち、第１状態から第２状態への遷移に対応する一方のエッジを遅延させる遅延回路と、遅延回路の出力にもとづいて、第１値と第２値が選択される電流しきい値信号を生成する電圧源と、を含んでもよい。遅延回路が一方のエッジに与える遅延量に応じて、遅延時間を設定することができる。
【００１６】
遅延回路は、キャパシタと、比較信号に応じてキャパシタを充電、放電する充放電回路と、を含み、キャパシタの電圧を二値化した信号を出力し、充放電回路の充電速度と放電速度が異なってもよい。
充電速度と放電速度にそれぞれに応じて、遅延回路が、ポジティブエッジ、ネガティブエッジそれぞれに与える遅延量を個別に設定できる。
【００１７】
遅延回路は、一端が接地されたキャパシタと、キャパシタと並列に設けられ、比較信号が第１状態を示すときにオンとなるスイッチと、キャパシタの他端と電源ラインの間に設けられた第１抵抗と、キャパシタの電圧が、制御端子に入力された第１トランジスタと、を含み、第１トランジスタのオン、オフに対応する信号を出力してもよい。第１抵抗の抵抗値とキャパシタの容量値で決まる時定数に応じて、遅延回路の遅延量を設定できる。
【００１８】
電圧源は、第１値に対応する第１電流を生成する第１電流源と、遅延回路の出力にもとづいてオン状態、オフ状態が切りかえ可能であり、オン状態において第２値と第１値の差分に対応する第２電流を生成する第２電流源と、第１電流と第２電流の合成電流の経路に設けられた第２抵抗と、を含み、第２抵抗の電圧降下が、電流しきい値信号であってもよい。
【００１９】
本発明の別の態様もまた、電源回路の制御回路である。この制御回路は、電源回路に流れる監視対象の電流がしきい値電流を超えないように制限する過電流保護回路を備える。過電流保護回路は、監視対象の電流に応じた電流検出信号を、しきい値電流に応じた電流しきい値信号と比較し、比較結果を示す過電流保護信号を生成する第１コンパレータと、電源回路の出力電圧に応じた電圧検出信号を電圧しきい値信号と比較し、比較結果を示す比較信号を生成する第２コンパレータと、電流しきい値信号を生成する電流しきい値生成回路と、を含む。電流しきい値生成回路は、（i）比較信号が、電圧検出信号が電圧しきい値信号より低い第１状態を示すとき、電流しきい値信号を第１値にセットし、（ii）比較信号が、出力電圧が電圧しきい値信号より高い第２状態を示すとき、電流しきい値信号を第１値より高い第２値にセットする電流しきい値生成回路と、を含む。電流しきい値生成回路は、第１状態から第２状態に遷移すると、電流しきい値信号を第１値から第２値に緩やかに切りかえる。
【００２０】
この態様によると、起動時において出力電圧が増大する際に、出力電圧が電圧しきい値信号に基づくしきい値電圧を超えた後、過電流しきい値が第１値から第２値に緩やかに増加することで、電源回路の出力キャパシタの充電電流も緩やかに増加していく。これにより、出力電圧のスルーレートが制限されつつ増大し、オーバーシュートを抑制できる。また起動時のみでなく、出力ラインの地絡からの復帰においても、オーバーシュートを抑制できる。
【００２１】
電流しきい値生成回路は、第２状態から第１状態に遷移すると直ちに、電流しきい値信号を第２値から第１値に切りかえてもよい。これにより、地絡などに起因する出力電圧の低下後の突入電流に備えることができる。
【００２２】
電流しきい値生成回路は、比較信号のポジティブエッジとネガティブエッジのうち、第１状態から第２状態への遷移をトリガーとして、時間とともに徐変する徐変信号を生成する徐変信号生成回路と、徐変信号にもとづいて、第１値、第２値またはそれらの中間値をとる電流しきい値信号を生成する電圧源と、を含んでもよい。徐変信号の波形や傾きに応じて、スルーレートを連続的に増加させることができる。
【００２３】
徐変信号生成回路は、キャパシタと、過電流保護信号に応じてキャパシタを充電、放電する充放電回路と、を含み、キャパシタの電圧が徐変信号であってもよい。
充電速度と放電速度にそれぞれに応じて、徐変信号の波形や傾き、言い換えればスルーレートの波形や傾きを設定できる。
【００２４】
徐変信号生成回路は、一端が接地されたキャパシタと、キャパシタと並列に設けられ、比較信号が第１状態を示すときにオンとなるスイッチと、キャパシタの他端と電源ラインの間に設けられた第１抵抗と、を含み、キャパシタの電圧が徐変信号であってもよい。第１抵抗の抵抗値とキャパシタの容量値で決まる時定数に応じて、徐変信号の傾きを設定できる。
【００２５】
電圧源は、第１値に対応する第１電流を生成する第１電流源と、徐変信号にもとづいて、ゼロから、第２値と第１値の差分に対応する値の間を変化する第２電流を生成する第２電流源と、第１電流と第２電流の合成電流の経路に設けられた第２抵抗と、を含み、第２抵抗の電圧降下が、電流しきい値信号であってもよい。
【００２６】
電源回路は、出力トランジスタを含むリニアレギュレータであり、監視対象の電流は、出力トランジスタに流れる電流であってもよい。電源回路は、スイッチング電源であってもよい。
【００２７】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２８】
本発明の別の態様は電源回路に関する。電源回路は、上述のいずれかの制御回路を含む。
【００２９】
本発明の別の態様は電子機器に関する。電子機器は、電池と、負荷と、電池の電圧を受け、負荷に電源電圧を供給する上述の電源回路と、を備える。
【００３０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３１】
本発明のある態様によれば、オーバーシュートの抑制および過電流保護が可能となる。
【図面の簡単な説明】
【００３２】
【図１】本発明者が検討した電源回路の回路図である。
【図２】図１の電源回路における電流−電圧特性を示す図である。
【図３】図１の電源回路における起動時の動作波形図である。
【図４】第１の実施の形態に係る電源回路の回路図である。
【図５】図４の電源回路の動作波形図である。
【図６】図６（ａ）、（ｂ）は、図４の電源回路の電流電圧特性を示す図である。
【図７】電流しきい値生成回路の構成例を示す回路図である。
【図８】図８（ａ）、（ｂ）は、図７の電流しきい値生成回路の構成例を示す回路図である。
【図９】図９（ａ）、（ｂ）は、図７の電圧源の構成例を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、主回路の構成例を示す回路図である。
【図１１】第２の実施の形態に係る電源回路の動作波形図である。
【図１２】第２の実施の形態に係る電源回路の電流電圧特性を示す図である。
【図１３】第２の実施の形態における電流しきい値生成回路の構成例を示す回路図である。
【図１４】電源回路を備える電子機器を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３５】
（第１の実施の形態）
図４は、第１の実施の形態に係る電源回路２００の回路図である。電源回路２００は、リニア電源あるいはスイッチング電源である主回路２１０に加えて、過電流保護（ＯＣＰ：Over Current Protection）回路３０を備える。電源回路２００は、一つの半導体基板に一体集積化された機能ＩＣである制御回路１００を含み、ＯＣＰ回路３０は制御回路１００に内蔵される。主回路２１０は、入力ライン２０２に直流の入力電圧ＶＩＮを受け、それを降圧あるいは昇圧し、出力ライン２０４に接続される負荷（不図示）に、電源信号を供給する。図４では主回路２１０が制御回路１００に集積化される場合を示すが、その一部の部品（たとえば出力キャパシタＣ１、そのほか、パワートランジスタ、抵抗検出用の抵抗、インダクタ、ダイオード）は、制御回路１００に外付けされてもよい。電源信号はたとえば、目標値に安定化された出力電圧ＶＯＵＴであってもよいし、目標値に安定化された負荷電流ＩＬＯＡＤであってもよい。本明細書では、主回路２１０は定電圧出力の電源とする。出力ライン２０４には、出力電圧ＶＯＵＴの平滑化のための出力キャパシタＣ１が接続される。出力キャパシタＣ１を主回路２１０の一部分と把握される。
【００３６】
ＯＣＰ回路３０は、電源回路２００の主回路２１０に流れる監視対象の電流ＩＳがしきい値電流ＩＯＣＰを超えないように制限する。監視対象の電流ＩＳは、主回路２１０の入力電流ＩＩＮであってもよいし、出力キャパシタＣ１への充電電流（出力電流）ＩＯＵＴであってもよいし、それらと相関を有する電流であってもよい。ＯＣＰ回路３０は、第１コンパレータ３２、第２コンパレータ３４、電流しきい値生成回路４０および保護実行回路３１を含む。
【００３７】
第１コンパレータ３２は、監視対象の電流ＩＳに応じた電流検出信号ＶＩＳを、しきい値電流ＩＯＣＰに応じた電流しきい値信号ＶＯＣＰと比較し、比較結果を示す過電流保護（ＯＣＰ）信号Ｓ１を生成する。保護実行回路３１は、ＯＣＰ信号Ｓ１が、ＶＩＳ＞ＶＯＣＰの状態、つまりＩＳ＞ＩＯＣＰの状態を示すとき（たとえばハイレベル、アサートともいう）、監視対象の電流ＩＳが減少するように、主回路２１０に作用する。たとえば主回路２１０がリニアレギュレータの場合、保護実行回路３１は、ＯＣＰ信号Ｓ１がアサートされると、出力トランジスタをオフあるいは弱オン状態としてもよい。主回路２１０がスイッチング電源の場合、保護実行回路３１は、ＯＣＰ信号Ｓ１がアサートされると、スイッチングトランジスタをターンオフし、あるいはスイッチングのデューティ比を制限し、あるいはスイッチングを停止してもよい。保護実行回路３１の構成や保護の方式は特に限定されず、公知技術を用いることができる。
【００３８】
第２コンパレータ３４は、電源回路２００の出力電圧ＶＯＵＴに応じた電圧検出信号ＶＳを電圧しきい値信号ＶＴＨと比較し、比較結果を示す比較信号Ｓ２を生成する。電圧検出信号ＶＳは、出力電圧ＶＯＵＴそのものであってもよいし、出力電圧ＶＯＵＴを抵抗Ｒ３１，Ｒ３２により分圧した信号であってもよく、後述するフィードバック信号ＶＦＢと同一であってもよい。たとえば比較信号Ｓ２は、ＶＳ＜ＶＴＨである第１状態のときローレベル、ＶＳ＞ＶＴＨのときハイレベルである。なお、ハイレベルとローレベルの割り当ては入れかえてもよい。また第２コンパレータ３４は、電圧コンパレータであってもよいし、ＭＯＳＦＥＴのゲートソース間のしきい値、あるいはバイポーラトランジスタのベースエミッタ間のしきい値を利用したコンパレータであってもよい。
【００３９】
電流しきい値生成回路４０は、比較信号Ｓ２にもとづいて電流しきい値信号ＶＯＣＰを生成する。電流しきい値生成回路４０は、（i）比較信号Ｓ２が第１状態（ＶＳ＜ＶＴＨ）を示すレベル（ローレベル）であるとき、電流しきい値信号ＶＯＣＰを第１値ＶＬにセットする。また電流しきい値生成回路４０は（ii）比較信号Ｓ２が第２状態（ＶＳ＞ＶＴＨ）を示すレベル（ハイレベル）であるとき、電流しきい値信号ＶＯＣＰを第１値ＶＬより高い第２値ＶＨにセットする。
【００４０】
電流しきい値生成回路４０は、第１状態（ＶＳ＜ＶＴＨ）から第２状態（ＶＳ＞ＶＴＨ）に遷移してから所定の遅延時間τの経過後に、電流しきい値信号ＶＯＣＰを第１値ＶＬから第２値ＶＨに切りかえる。また電流しきい値生成回路４０は、第２状（ＶＳ＞ＶＴＨ）態から第１状態（ＶＳ＜ＶＴＨ）に遷移すると直ちに、電流しきい値信号ＶＯＣＰを第２値ＶＨから第１値ＶＬに切りかえる。
【００４１】
しきい値電流ＩＯＣＰは、電流しきい値信号ＶＯＣＰの２値ＶＬおよびＶＨに対応する２つの値ＩＯＣＰ１およびＩＯＣＰ２の２値で切りかえられる。電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを跨いで増大すると、遅延時間τの経過後に、しきい値電流ＩＯＣＰは第１値ＩＯＣＰ１から第２値ＩＯＣＰ２に遷移する。反対に電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを跨いで低下すると、しきい値電流ＩＯＣＰは第２値ＩＯＣＰ２から第１値ＩＯＣＰ１へと直ちに遷移する。
【００４２】
以上が第１の実施の形態に係る電源回路２００の構成である。続いてその動作を説明する。図５は、図４の電源回路２００の動作波形図である。なお、比較のために図１の電源回路９００の動作を一点鎖線で示す。なお起動時において負荷電流ＩＬＯＡＤはゼロであるものとする。
【００４３】
時刻ｔ０より前は、出力電圧ＶＯＵＴはゼロである。時刻ｔ０に起動が指示されると、出力キャパシタＣ１が充電され、出力電圧ＶＯＵＴが上昇し始める。起動開始直後において、ＶＯＵＴ＜ＶＴＨであるから、電流しきい値信号ＶＯＣＰは第１値ＶＬであり、電流ＩＳ（すなわち出力キャパシタＣ１への充電電流ＩＯＵＴ）は、第１しきい値電流ＩＯＣＰ１に制限される。このとき出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＯＣＰ１／Ｃ１×ｔ
にしたがって時間ｔとともに増大する。Ｃ１は、出力キャパシタＣ１の容量値である。
【００４４】
時刻ｔ１に電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを超える。電流しきい値信号ＶＯＣＰは、直ちに第２値ＶＨに遷移せずに、遅延時間τの経過後に第２値ＶＨ２に遷移する。遅延時間τの間、電流ＩＳは第１しきい値電流ＩＯＣＰ１に制限され、したがって出力電圧ＶＯＵＴは、ＩＯＣＰ１／Ｃ１で表されるスルーレートＳＲにしたがって上昇する。スルーレートＳＲ（＝ＩＯＣＰ１／Ｃ１）を、主回路２１０のフィードバックの応答速度より遅く規定することにより、出力電圧ＶＯＵＴのオーバーシュートが抑制され、目標電圧ＶＯＵＴ（ＲＥＦ）に短時間で収束させることができる。
【００４５】
時刻ｔ１から遅延時間τ経過後の時刻ｔ２に、電流しきい値信号ＶＯＣＰは第２値ＶＨに遷移する。続く時刻ｔ３に出力ライン２０４が地絡したとする。そうすると、過電流保護がかかり、電流ＩＳ（ＩＯＵＴ）は第２値ＩＯＣＰ２に制限される。地絡により出力電圧ＶＯＵＴがゼロ付近まで低下する。時刻ｔ４にＶＳ＜ＶＴＨとなり、直ちに電流しきい値信号ＶＯＣＰが第１値ＶＬに遷移する。これにより、電流ＩＳは第１値ＩＯＣＰ１に制限される。
【００４６】
その後、時刻ｔ５に地絡の原因が解消すると、出力電圧ＶＯＵＴが上昇し始める。それ以降は、期間ｔ０〜ｔ２と同様にして、出力電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）に安定化される。
【００４７】
図６（ａ）、（ｂ）は、図４の電源回路２００の電流電圧特性を示す図である。図６（ａ）には、出力電圧ＶＯＵＴが増大する過程における過電流保護が示される。図６（ｂ）には、出力電圧ＶＯＵＴが低下する過程における過電流保護が示される。図中に示される時刻ｔは、図５の時刻に対応する。
【００４８】
以上が電源回路２００の動作である。この電源回路２００によれば、起動時において出力電圧ＶＯＵＴが増大する際に、電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを超えた後、遅延時間τの間は、過電流しきい値ＩＯＣＰが第１値ＩＯＣＰ１を維持し、電源回路２００の出力キャパシタＣ１の充電電流ＩＯＵＴも第１値ＩＯＣＰ１に制限される。これにより出力電圧ＶＯＵＴのスルーレートが制限され、オーバーシュートを抑制できる。
【００４９】
また起動時のみでなく、出力ライン２０４の地絡からの復帰に際しても、オーバーシュートを抑制できる。構成に着目すると、ソフトスタート回路が不要であるため、回路規模を小さくできるという利点もある。
【００５０】
本発明は、図４のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。
【００５１】
図７は、電流しきい値生成回路４０の構成例を示す回路図である。電流しきい値生成回路４０は、遅延回路４２および電圧源５０を含む。遅延回路４２は、比較信号Ｓ２のポジティブエッジとネガティブエッジのうち、第１状態（ローレベル）から第２状態（ハイレベル）への遷移に対応する一方のエッジ（ポジティブエッジ）を遅延させる。また遅延回路４２は、第２状態（ハイレベル）から第１状態（ローレベル）への遷移に対応する他方のエッジ（ネガティブエッジ）については、実質的にゼロ（たとえば数十〜数百ｎｓより小さいオーダー）の遅延を与える。電圧源５０は、遅延回路４２の遅延出力Ｓ３にもとづいて第１値ＶＬと第２値ＶＨが選択される電流しきい値信号ＶＯＣＰを生成する。この構成によれば、遅延回路４２が一方のエッジ（ポジティブエッジ）に与える遅延量に応じて、遅延時間τを設定することができる。
【００５２】
図８（ａ）、（ｂ）は、図７の電流しきい値生成回路４０の構成例を示す回路図である。図８（ａ）の遅延回路４２ａは、キャパシタＣ２１、充放電回路４４、二値化回路４５を含む。キャパシタＣ２１の一端は接地される。充放電回路４４は、比較信号Ｓ２に応じてキャパシタＣ２１を充電、放電する。二値化回路４５は、キャパシタＣ２１の電圧ＶＣ２１を二値化した遅延出力Ｓ３を生成する。充放電回路４４の充電速度（すなわち充電電流ＩＣＨＧ）と放電速度（すなわち放電電流ＩＤＩＳ）は異なっている。
【００５３】
比較信号Ｓ２のハイレベルを放電に、ローレベルを充電に割り当てた場合、充電速度を遅くすることにより、比較信号Ｓ２のネガティブエッジを遅延させることができる。反対に比較信号Ｓ２のハイレベルを充電に、ローレベルを放電に割り当てた場合、放電速度を遅くすることにより、比較信号Ｓ２のポジティブエッジを遅延させることができる。
【００５４】
図８（ｂ）を参照する。図８（ｂ）において比較信号Ｓ２の極性は図７と反対であり、第１状態においてハイレベル、第２状態においてローレベルであり、遅延回路４２ｂは、比較信号Ｓ２のネガティブエッジを遅延させる。
【００５５】
遅延回路４２ｂは、キャパシタＣ２１、スイッチ４６、第１抵抗Ｒ２１、第１トランジスタ４８を含む。キャパシタＣ２１の一端は接地される。スイッチ４６はキャパシタＣ２１と並列に設けられ、比較信号Ｓ２が第１状態を示すとき（すなわちハイレベル）にオンとなる。第１抵抗Ｒ２１は、キャパシタＣ２１の他端と電源ライン４７の間に設けられる。第１抵抗Ｒ２１およびスイッチ４６は、図８（ａ）の充放電回路４４に相当する。
【００５６】
第１トランジスタ４８は、図８（ａ）の二値化回路４５に対応する。第１トランジスタ４８はＰチャンネルＭＯＳＦＥＴであり、その制御端子（ゲート）には、キャパシタＣ２１の電圧ＶＣ２１が入力される。遅延回路４２ｂは、第１トランジスタ４８のオン、オフに対応する信号（ドレインの状態）Ｓ３を出力する。ＶＣ２１＞ＶＣＣ−ＶＧＳ（ＴＨ）のとき、第１トランジスタ４８はオフであり、ＶＣ２１＜ＶＣＣ−ＶＧＳ（ＴＨ）のとき、第１トランジスタ４８はオンとなる。ＶＧＳ（ＴＨ）はＭＯＳＦＥＴのゲートソース間しきい値である。この遅延回路４２ｂによれば、第１抵抗Ｒ２１の抵抗値とキャパシタＣ２１の容量値で決まる時定数に応じて、遅延量を設定できる。
【００５７】
なお遅延回路４２の構成は、図８（ａ）、（ｂ）のそれらには限定されず、公知の、あるいは将来利用可能なその他の構成を採用してもよい。
【００５８】
図９（ａ）、（ｂ）は、図７の電圧源５０の構成例を示す回路図である。図９（ａ）の電圧源５０ａは、第１電流源５２、第２電流源５４、第２抵抗Ｒ２２を含む。第１電流源５２は、電流しきい値信号ＶＯＣＰの第１値ＶＬを規定する第１電流ＩＣ１を生成する。第２電流源５４は、遅延回路４２の遅延出力Ｓ３にもとづいてオン状態、オフ状態が切りかえ可能である。第２電流源５４は、オン状態において第２値ＶＨと第１値ＶＬの差分（ＶＨ−ＶＬ）を規定する第２電流ＩＣ２を生成する。第２抵抗Ｒ２２は、第１電流ＩＣ１と第２電流ＩＣ２の合成電流（ＩＣ１＋ＩＣ２）の経路に設けられる。第２抵抗Ｒ２２の電圧降下ＶＲ２２が、電流しきい値信号ＶＯＣＰである。第２電流源５４がオフのとき、第２電流ＩＣ２は流れず、ＶＯＣＰ＝ＩＣ１×Ｒ２２＝ＶＬとなる。第２電流源５４がオンのとき、ＶＯＣＰ＝（ＩＣ１＋ＩＣ２）×Ｒ２２＝ＶＨとなる。
【００５９】
図９（ｂ）の電圧源５０ｂにおいて、第１電流源５２（第２電流源５４）は、定電流源ＣＳ１（ＣＳ２）およびカレントミラー回路ＣＭ１（ＣＳ２）を含む。第２電流源５４のカレントミラー回路ＣＭ２のゲートには、図８（ｂ）の遅延回路４２ｂの第１トランジスタ４８からの遅延出力Ｓ３が入力される。第１トランジスタ４８がオンすると、カレントミラー回路ＣＭ２はオフとなり、電流ＩＣ２は流れない。
【００６０】
電流ＩＳ’は、監視対象の電流ＩＳのレプリカ（コピー）であり、たとえば
ＩＳ’＝ＩＳ／ｎ
が成り立つ。ｎは整数である。抵抗Ｒ２３は、レプリカ電流ＩＳ’の経路上に設けられ、抵抗Ｒ２３の電圧降下ＶＲ２３が電流検出信号ＶＩＳである。
ＶＩＳ＝ＶＲ２３＝Ｒ２３×ＩＳ／ｎ
【００６１】
ＶＯＣＰ１＝ＩＣ１×Ｒ２２
ＶＯＣＰ２＝（ＩＣ１＋ＩＣ２）×Ｒ２２
ＶＩＳ＝ＩＳ／ｎ×Ｒ２３
これらの関係式から、以下の式を得る。
ＩＯＣＰ１＝ＩＣ１×ｎ×Ｒ２２／Ｒ２３
ＩＯＣＰ２＝（ＩＣ１＋ＩＣ２）×ｎ×Ｒ２２／Ｒ２３
第２抵抗Ｒ２２および抵抗Ｒ２３は、ペア性を有するように半導体基板上で近接して形成することが望ましい。この場合、Ｒ２２／Ｒ２３は、抵抗値のばらつきによらずに一定値となり、しきい値電流ＩＯＣＰのバラツキを低減できる。
【００６２】
図１０（ａ）、（ｂ）は、主回路２１０の構成例を示す回路図である。図１０（ａ）の主回路２１０ａは、リニアレギュレータである。出力トランジスタＭ１は、入力ライン２０２と出力ライン２０４の間に設けられる。フィードバック回路１４は、出力電圧ＶＯＵＴを分圧し、フィードバック信号ＶＦＢを生成する。エラーアンプ１２は、フィードバック信号ＶＦＢと、その目標値である基準電圧ＶＲＥＦとの誤差を増幅し、誤差に応じた出力信号ＶＥＲＲを出力トランジスタＭ１のゲートに出力する。出力トランジスタＭ１はＮチャンネルＭＯＳＦＥＴであってもよい。あるいはバイポーラトランジスタであってもよい。主回路２１０ａのうち少なくともエラーアンプ１２は、制御回路１００に内蔵することができる。保護実行回路３１は、出力トランジスタＭ１のゲートソース間に設けられた保護トランジスタＭ２を含んでもよい。ＯＣＰ信号Ｓ１に応じて保護トランジスタＭ２がオンすることにより、出力トランジスタＭ１のゲートソース間電圧が小さくなり、出力トランジスタＭ１がオフし、または弱オン状態となり、過電流保護がかかる。
【００６３】
なお、出力トランジスタＭ１に流れる電流ＩＳを検出する方法は特に限定されない。たとえば出力トランジスタＭ１とゲートおよびソースが共通接続される電流検出用のレプリカトランジスタを設け、このレプリカトランジスタに流れる電流ＩＳ’にもとづいて、出力トランジスタＭ１の電流ＩＳを監視してもよい。リニアレギュレータにおいて出力トランジスタＭ１に流れる電流ＩＳを検出する方法はさまざまであり、本発明において特に限定されない。
【００６４】
図１０（ｂ）の主回路２１０ｂはスイッチング電源である。ここでは降圧（Buck）コンバータを示す。主回路２１０ｂは、スイッチングトランジスタＭ３に加えて、整流ダイオードＤ１、インダクタＬ１、フィードバック回路１４、エラーアンプ１２、パルス変調器１６、ドライバ１８を含む。フィードバック回路１４およびエラーアンプ１２の動作は、図１０（ａ）と同様である。パルス変調器１６は、誤差信号ＶＥＲＲに応じたデューティ比を有するパルス変調信号Ｓ４を生成する。パルス変調器１６は、パルス幅変調器であってもよいし、パルス周波数変調器であってもよい。またパルス変調器１６は、電圧モード、ピーク電流モード、平均電流モードなどさまざまな方式を採用しうる。あるいは主回路２１０ｂは、エラーアンプ１２を用いないヒステリシス制御（Bang-Bang制御）やボトム検出・オン時間固定方式のスイッチング電源であってもよい。ドライバ１８は、パルス変調信号Ｓ４にもとづいてスイッチングトランジスタＭ３を駆動する。主回路２１０ｂのうち少なくともエラーアンプ１２、パルス変調器１６、ドライバ１８は、制御回路１００に内蔵することができる。
【００６５】
ＯＣＰ回路３０の保護実行回路３１は、ＯＣＰ信号Ｓ１に応じて、パルス変調信号Ｓ４を強制的にオフレベルに遷移させてスイッチングトランジスタをパルスバイパルス（サイクルバイサイクル）でターンオフしてもよい。あるいはパルス変調器１６に作用してパルス変調信号Ｓ４のデューティ比を制限してもよい。あるいは所定時間にわたりスイッチングトランジスタＭ３のスイッチングを停止してもよい。
【００６６】
主回路２１０ｂは、同期整流型であってもよい。また主回路２１０ｂは昇圧（Boost）コンバータであってもよいし、昇降圧コンバータであってもよい。またトランスを用いたスイッチング電源であってもよいし、チャージポンプ回路であってもよい。あるいはリニアレギュレータとスイッチング電源の直列接続回路あるいは並列接続回路であってもよい。
【００６７】
（第２の実施の形態）
第２の実施の形態にかかる電源回路の基本構成は、図４と同様であるため、図４を参照する。第２の実施の形態において、電流しきい値生成回路４０は、第１状態（ＶＳ＜ＶＴＨ）から第２状態（ＶＳ＞ＶＴＨ）に遷移すると、電流しきい値信号ＶＯＣＰを第１値ＶＬから第２値ＶＨに連続的に、あるいはステップ状に緩やかに切りかえる。また電流しきい値生成回路４０は、第２状態（ＶＳ＞ＶＴＨ）から第１状態（ＶＳ＜ＶＴＨ）に遷移すると直ちに電流しきい値信号ＶＯＣＰを第２値ＶＨから第１値ＶＬに切りかえる。
【００６８】
図１１は、第２の実施の形態に係る電源回路２００の動作波形図である。起動時において負荷電流ＩＬＯＡＤはゼロであるものとする。時刻ｔ０より前は、出力電圧ＶＯＵＴはゼロである。時刻ｔ０に起動が指示されると、出力電圧ＶＯＵＴが上昇し始める。起動開始直後において、ＶＯＵＴ＜ＶＴＨであるから、電流しきい値信号ＶＯＣＰは第１値ＶＬであり、電流ＩＳ（すなわち出力キャパシタＣ１への充電電流ＩＯＵＴ）は、第１しきい値電流ＩＯＣＰ１に制限される。このとき出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＩＯＣＰ１／Ｃ１×ｔ
にしたがって時間ｔとともに増大する。
【００６９】
時刻ｔ１に電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを超える。電流しきい値信号ＶＯＣＰは、直ちに第２値ＶＨに遷移せずに、ある時間τにわたり、緩やかに第２値ＶＨ２に遷移する。遅延時間τの間、電流ＩＳは、第１しきい値電流ＩＯＣＰ１から徐々に増大するしきい値電流ＩＯＣＰに制限され、したがって出力電圧ＶＯＵＴは、ＩＯＣＰ／Ｃ１で表されるスルーレートＳＲにしたがって上昇する。遅延時間τの間のスルーレートＳＲ（＝ＩＯＣＰ／Ｃ１）を、主回路２１０のフィードバックの応答速度より遅く規定することにより、出力電圧ＶＯＵＴのオーバーシュートが抑制され、目標電圧ＶＯＵＴ（ＲＥＦ）に短時間で収束させることができる。
【００７０】
時刻ｔ２に、電流しきい値信号ＶＯＣＰは第２値ＶＨに達する。その後、時刻ｔ３に出力ライン２０４が地絡したとする。そうすると過電流保護がかかり、電流ＩＳ（ＩＯＵＴ）は第２値ＩＯＣＰ２に制限される。地絡により出力電圧ＶＯＵＴがゼロ付近まで低下する。時刻ｔ４にＶＳ＜ＶＴＨとなり、直ちに電流しきい値信号ＶＯＣＰが第１値ＶＬに遷移する。これにより、電流ＩＳは第１値ＩＯＣＰ１に制限される。
【００７１】
その後、時刻ｔ５に地絡の原因が解消すると、出力電圧ＶＯＵＴが上昇し始める。それ以降は、期間ｔ０〜ｔ２と同様にして、出力電圧ＶＯＵＴが目標値ＶＯＵＴ（ＲＥＦ）に安定化される。
【００７２】
図１２は、第２の実施の形態に係る電源回路２００の電流電圧特性を示す図である。図１２には、出力電圧ＶＯＵＴが増大する過程における過電流保護が示される。図中に示される時刻ｔは、図１１の時刻に対応する。出力電圧ＶＯＵＴが低下する過程における過電流保護は、図６（ｂ）と同様である。
【００７３】
第２の実施の形態によれば電圧検出信号ＶＳが電圧しきい値信号ＶＴＨを超えた後、過電流しきい値ＩＯＣＰが第１値ＩＯＣＰ１から第２値ＩＯＣＰ２に緩やかに増加することで、電源回路の出力キャパシタＣ１の充電電流も緩やかに増加していく。これにより、出力電圧ＶＯＵＴのスルーレートが制限されつつ増大し、オーバーシュートを抑制できる。また起動時のみでなく、出力ラインの地絡からの復帰においても、オーバーシュートを抑制できる。
【００７４】
図１３は、第２の実施の形態における電流しきい値生成回路４０ａの構成例を示す回路図である。電流しきい値生成回路４０ａは、徐変信号生成回路６０および電圧源７０を含む。徐変信号生成回路６０は、（i）比較信号Ｓ２のポジティブエッジとネガティブエッジのうち、第１状態から第２状態への遷移をトリガーとして、時間とともに徐変する徐変信号Ｓ５を生成する。電圧源５０は、徐変信号Ｓ５に応じて第１値ＶＬから第２値ＶＨの間で変化する電流しきい値信号ＶＯＣＰを生成する。
【００７５】
徐変信号生成回路６０は、図８（ａ）、（ｂ）の遅延回路４２ａ、４２ｂの二値化回路４５を省略した構成６０ａ、６０ｂとすることができる。そしてキャパシタＣ２１の電圧ＶＣ２１を、徐変信号Ｓ５として用いればよい。
【００７６】
また電圧源７０は、図９（ａ）、（ｂ）の電圧源５０ａ、５０ｂと同様の構成６０ａ、６０ｂとすることができる。すなわち図９（ａ）の第２電流源５４が生成する電流ＩＣ２を、徐変信号Ｓ５に応じて緩やかに変化させればよい。図９（ｂ）においては、カレントミラー回路ＣＭ２のゲート信号を、徐変信号Ｓ５に応じて緩やかに変化させてもよい。
【００７７】
最後に電源回路２００の用途を説明する。図１４は、電源回路２００を備える電子機器５００を示す図である。電子機器５００は、スマートホン、ポータブルオーディオプレイヤ、タブレットＰＣ、ノート型ＰＣ、デスクトップＰＣ、デジタルカメラ、デジタルビデオカメラ、ポータブルオーディオ機器、ポータブルゲーム機器、据え置き型ゲームコンソール、テレビ、などである。電子機器５００は、バッテリ５０２と、バッテリ５０２の電圧ＶＢＡＴを入力電圧ＶＩＮとして受け、出力電圧ＶＯＵＴを生成する電源回路２００と、出力電圧ＶＯＵＴを電源電圧として動作する負荷５０４を備える。負荷５０４は、マイコンやＣＰＵ（Central Processing Unit）、液晶ドライバ、アプリケーションプロセッサなどであり得る。
【００７８】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７９】
１００…制御回路、２００…電源回路、２０２…入力ライン、２０４…出力ライン、１２…エラーアンプ、１４…フィードバック回路、１６…パルス変調器、１８…ドライバ、Ｍ１…出力トランジスタ、Ｍ２…保護トランジスタ、Ｒ１１，Ｒ１２…抵抗、Ｃ１…出力キャパシタ、３０…ＯＣＰ回路、３１…保護実行回路、３２…第１コンパレータ、３４…第２コンパレータ、４０…電流しきい値生成回路、４２…遅延回路、Ｃ２１…キャパシタ、４４…充放電回路、４５…二値化回路、４６…スイッチ、Ｒ２１…第１抵抗、４８…第１トランジスタ、５０…電圧源、５２…第１電流源、５４…第２電流源、Ｒ２２…第２抵抗、６０…徐変信号生成回路、７０…電圧源、Ｓ１…ＯＣＰ信号、Ｓ２…比較信号、Ｓ３…遅延出力、Ｓ４…パルス変調信号、Ｓ５…徐変信号、ＶＯＣＰ…電流しきい値信号、ＶＴＨ…電圧しきい値信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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