(57)【特許請求の範囲】
【請求項１】
出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記基準電圧よりも高い閾値電圧を上回っている間には前記出力トランジスタを強制的にオフさせる割込部と、
を有することを特徴とするスイッチング電源回路。
【請求項２】
前記閾値電圧は、前記基準電圧に基づいて設定されることを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプを含み、前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定することを特徴とする請求項１または請求項２に記載のスイッチング電源回路。
【請求項４】
前記割込部は、周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記閾値電圧を上回っている間には前記エラーアンプのゲインを通常値から引き下げることを特徴とする請求項３に記載のスイッチング電源回路。
【請求項５】
前記スイッチング制御部は、さらに、
所定周波数のクロック信号を生成するクロック信号生成部と、
前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、
前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、
前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
を含むことを特徴とする請求項３または請求項４に記載のスイッチング電源回路。
【請求項６】
前記スイッチング制御部は、さらに、前記エラーアンプの出力端に接続されて前記誤差電圧の位相補償を行う位相補償部を含むことを特徴とする請求項３〜請求項５のいずれか一項に記載のスイッチング電源回路。
【請求項７】
前記スイッチング制御部は、デジタルの基準電圧設定信号からアナログの前記基準電圧を生成するデジタル／アナログ変換部を含むことを特徴とする請求項１〜請求項６のいずれか一項に記載のスイッチング電源回路。
【請求項８】
前記割込部は、前記出力電圧または前記帰還電圧と前記閾値電圧とを比較して割込信号を生成し、前記割込信号を用いて前記出力トランジスタを強制的にオフさせることを特徴とする請求項１〜請求項７のいずれか一項に記載のスイッチング電源回路。
【請求項９】
出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、
前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、
周期的な負荷変動のタイミングに合わせて前記基準電圧を一時的に変化させる基準電圧設定部と、
を有することを特徴とするスイッチング電源回路。
【請求項１０】
前記基準電圧設定部は、周期的な負荷増大のタイミングに合わせて前記基準電圧を一時的に引き上げることを特徴とする請求項９に記載のスイッチング電源回路。
【請求項１１】
前記基準電圧設定部は、前周期における負荷変動のタイミングから現周期における前記基準電圧の変化タイミングを決定することを特徴とする請求項９または請求項１０に記載のスイッチング電源回路。
【請求項１２】
前記スイッチング制御部は、デジタルの基準電圧設定信号からアナログの前記基準電圧を生成するデジタル／アナログ変換部を含み、
前記基準電圧設定部は、周期的な負荷変動のタイミングに合わせて前記基準電圧設定信号のデータ値を一時的に変化させることを特徴とする請求項９〜請求項１１のいずれか一項に記載のスイッチング電源回路。
【請求項１３】
前記基準電圧設定部は、
周期的な負荷変動のタイミングに合わせてパルス信号を生成するパルス信号生成部と、
前記パルス信号に応じてデータ信号のデータ値を切り替えるデータ信号生成部と、
回路外部から入力される外部基準電圧設定信号に前記データ信号を足し合わせて前記基準電圧設定信号を生成する加算部と、
を含むことを特徴とする請求項１２に記載のスイッチング電源回路。
【請求項１４】
前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプを含み、前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定することを特徴とする請求項９〜請求項１３のいずれか一項に記載のスイッチング電源回路。
【請求項１５】
前記スイッチング制御部は、さらに、
所定周波数のクロック信号を生成するクロック信号生成部と、
前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、
前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、
前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、
前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、
を含むことを特徴とする請求項１４に記載のスイッチング電源回路。
【請求項１６】
前記スイッチング制御部は、さらに、前記エラーアンプの出力端に接続されて前記誤差電圧の位相補償を行う位相補償部を含むことを特徴とする請求項１４または請求項１５に記載のスイッチング電源回路。
【請求項１７】
装置各部への電力供給手段として、請求項１〜請求項１６のいずれか一項に記載のスイッチング電源回路を有することを特徴とする液晶駆動装置。
【請求項１８】
請求項１７に記載の液晶駆動装置と、
前記液晶駆動装置によって駆動される液晶表示パネルと、
を有することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源回路、液晶駆動装置、及び、液晶表示装置に関する。
【背景技術】
【０００２】
従来より、様々なアプリケーションの電源手段として、スイッチング電源回路が広く一般に利用されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−２１９６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のスイッチング電源回路では、周期的な負荷変動に対する応答性について、更なる改善の余地があった。
【０００６】
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、周期的な負荷変動に対する応答性の高いスイッチング電源回路、並びに、これを用いた液晶駆動装置及び液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書中に開示されているスイッチング電源回路は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記基準電圧よりも高い閾値電圧を上回っている間には前記出力トランジスタを強制的にオフさせる割込部と、を有する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成るスイッチング電源回路において、前記閾値電圧は、前記基準電圧に基づいて設定される構成（第２の構成）にするとよい。
【０００９】
また、上記第１または第２の構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプを含み、前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成るスイッチング電源回路において、前記割込部は、周期的な負荷変動に応じて前記出力電圧または前記帰還電圧が前記閾値電圧を上回っている間には前記エラーアンプのゲインを通常値から引き下げる構成（第４の構成）にするとよい。
【００１１】
また、上記第３または第４の構成から成るスイッチング電源回路において、前記スイッチング制御部は、さらに、所定周波数のクロック信号を生成するクロック信号生成部と、前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバとを含む構成（第５の構成）にするとよい。
【００１２】
また、上記第３〜第５いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、さらに、前記エラーアンプの出力端に接続されて前記誤差電圧の位相補償を行う位相補償部を含む構成（第６の構成）にするとよい。
【００１３】
また、上記第１〜第６いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、デジタルの基準電圧設定信号からアナログの前記基準電圧を生成するデジタル／アナログ変換部を含む構成（第７の構成）にするとよい。
【００１４】
また、上記第１〜第７いずれかの構成から成るスイッチング電源回路において、前記割込部は、前記出力電圧または前記帰還電圧と前記閾値電圧を比較して割込信号を生成し、前記割込信号を用いて前記出力トランジスタを強制的にオフさせる構成（第８の構成）にするとよい。
【００１５】
また、本明細書中に開示されているスイッチング電源回路は、出力トランジスタを用いて入力電圧から出力電圧を生成するスイッチング出力部と、前記出力電圧またはこれに応じた帰還電圧と所定の基準電圧とが一致するように前記出力トランジスタのオン／オフ制御を行うスイッチング制御部と、周期的な負荷変動のタイミングに合わせて前記基準電圧を一時的に変化させる基準電圧設定部と、を有する構成（第９の構成）とされている。
【００１６】
なお、第９の構成から成るスイッチング電源回路において、前記基準電圧設定部は、周期的な負荷増大のタイミングに合わせて前記基準電圧を一時的に引き上げる構成（第１０の構成）にするとよい。
【００１７】
また、第９または第１０の構成から成るスイッチング電源回路において、前記基準電圧設定部は、前周期における負荷変動のタイミングから現周期における前記基準電圧の変化タイミングを決定する構成（第１１の構成）にするとよい。
【００１８】
また、第９〜第１１いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、デジタルの基準電圧設定信号からアナログの前記基準電圧を生成するデジタル／アナログ変換部を含み、前記基準電圧設定部は、周期的な負荷変動のタイミングに合わせて、前記基準電圧設定信号のデータ値を一時的に変化させる構成（第１２の構成）にするとよい。
【００１９】
また、第１２の構成から成るスイッチング電源回路において、前記基準電圧設定部は、周期的な負荷変動のタイミングに合わせてパルス信号を生成するパルス信号生成部と、前記パルス信号に応じてデータ信号のデータ値を切り替えるデータ信号生成部と、回路外部から入力される外部基準電圧設定信号に前記データ信号を足し合わせて前記基準電圧設定信号を生成する加算部と、を含む構成（第１３の構成）にするとよい。
【００２０】
また、第９〜第１３いずれかの構成から成るスイッチング電源回路において、前記スイッチング制御部は、前記出力電圧または前記帰還電圧と前記基準電圧との差分値に応じた誤差電圧を生成するエラーアンプを含み、前記誤差電圧に応じて前記出力トランジスタのオンデューティを決定する構成（第１４の構成）にするとよい。
【００２１】
また、第１４の構成から成るスイッチング電源回路において、前記スイッチング制御部は、さらに、所定周波数のクロック信号を生成するクロック信号生成部と、前記出力トランジスタのオン／オフ制御に同期したスロープ電圧を生成するスロープ電圧生成部と、前記誤差電圧と前記スロープ電圧とを比較して比較信号を生成するコンパレータと、前記クロック信号と前記比較信号の入力を受け付けてパルス幅変調信号を出力するＲＳフリップフロップと、前記パルス幅変調信号の入力を受け付けて前記出力トランジスタのオン／オフ制御信号を出力するドライバと、を含む構成（第１５の構成）にするとよい。
【００２２】
また、第１４または第１５の構成から成るスイッチング電源回路において、前記スイッチング制御部は、さらに、前記エラーアンプの出力端に接続されて前記誤差電圧の位相補償を行う位相補償部を含む構成（第１６の構成）にするとよい。
【００２３】
また、本明細書中に開示されている液晶駆動装置は、装置各部への電力供給手段として第１〜第１６いずれかの構成から成るスイッチング電源回路を有する構成（第１７の構成）とされている。
【００２４】
また、本明細書中に開示されている液晶表示装置は、第１７の構成から成る液晶駆動装置と、前記液晶駆動装置によって駆動される液晶表示パネルと、を有する構成（第１８の構成）とされている。
【発明の効果】
【００２５】
本明細書中に開示されている発明によれば、周期的な負荷変動に対する応答性の高いスイッチング電源回路、並びに、これを用いた液晶駆動装置及び液晶表示装置を提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】液晶表示装置の一構成例を示すブロック図
【図２】スイッチング電源回路の第１実施形態を示す回路図
【図３】スロープ電圧生成部の一構成例を示す回路図
【図４】デューティ制御の一例を示すタイミングチャート
【図５】第１実施形態における負荷応答挙動の一例を示すタイミングチャート
【図６】スイッチング電源回路の第２実施形態を示す回路図
【図７】第２実施形態における負荷応答挙動の一例を示すタイミングチャート
【図８】スイッチング電源回路の第３実施形態を示す回路図
【図９】基準電圧設定部の一構成例を示すブロック図
【図１０】ブースト動作の第１例を示すタイミングチャート
【図１１】ブースト動作の第２例を示すタイミングチャート
【図１２】テレビの外観図
【発明を実施するための形態】
【００２７】
＜液晶表示装置＞
図１は、液晶表示装置の一構成例を示すブロック図である。本構成例の液晶表示装置１は、液晶駆動装置１０と液晶表示パネル２０を有する。液晶駆動装置１０は、不図示のホスト装置（マイコン等）から入力される映像信号Ｓｉｎや各種コマンドに基づいて液晶表示パネル２０の駆動制御を行う。液晶表示パネル２０は、液晶素子を画素として用いた映像出力手段である。
【００２８】
＜液晶駆動装置＞
引き続き、図１を参照しながら液晶駆動装置１０について詳述する。本構成例の液晶駆動装置１０は、システム電源部１１と、タイミング制御部１２と、レベルシフタ１３と、ゲートドライバ１４と、ソースドライバ１５と、ガンマ電圧生成部１６と、コモン電圧生成部１７と、を含む。
【００２９】
システム電源部１１は、入力電圧ＶＩＮ（例えば＋１２Ｖ）の供給を受けて動作し、アナログ系電源電圧ＡＶＤＤ（例えば＋１７Ｖ）、ロジック系電源電圧ＶＤＤ（例えば＋３．３Ｖ、＋１．８Ｖ、＋１．２Ｖ）、正電源電圧ＶＯＮ（例えば＋２８Ｖ）、及び、負電源電圧ＶＯＦＦ（例えば−１２Ｖ）をそれぞれ生成して装置各部に供給する。
【００３０】
タイミング制御部１２は、ロジック系電源電圧ＶＤＤの供給を受けて動作し、ホスト装置から入力されるコマンドやデータに基づいて、液晶駆動装置１０のタイミング制御（ゲートドライバ１４の垂直同期制御やソースドライバ１５の水平同期制御など）を行う。
【００３１】
レベルシフタ１３は、正電源電圧ＶＯＮと負電源電圧ＶＯＦＦの供給を受けて動作し、タイミング制御部１２から入力されるタイミング制御信号（垂直同期信号）をレベルシフトした上でゲートドライバ１４に伝達する。
【００３２】
ゲートドライバ１４は、レベルシフタ１３から入力される垂直同期信号に基づいて、液晶表示パネル２０のゲート信号Ｇ（１）〜Ｇ（ｙ）を生成し、これらを液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のゲート端子）に供給する。
【００３３】
ソースドライバ１５は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、不図示のホスト装置から入力されるデジタル（ｍビット）の映像信号Ｓｉｎをアナログのソース信号Ｓ（１）〜Ｓ（ｘ）に変換して、液晶ディスプレイパネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のソース端子）に供給する。
【００３４】
ガンマ電圧生成部１６は、アナログ系電源電圧ＡＶＤＤの供給を受けて動作し、２ｍ階調の階調電圧Ｖ（０）〜Ｖ（ｎ）（ただしｎ＝２ｍ−１）を生成してソースドライバ１５に供給する。なお、階調電圧Ｖ（０）〜Ｖ（ｎ）は、それぞれ、映像信号Ｓｉｎのデータ値「０」〜「ｎ」に一対一で対応している。
【００３５】
コモン電圧生成部１７は、所定のコモン電圧ＶＣを生成して液晶表示パネル２０の液晶素子（液晶表示パネル２０がアクティブマトリクス型である場合には、液晶素子にそれぞれ接続されたアクティブ素子のドレイン端子）に供給する。
【００３６】
＜スイッチング電源回路（第１実施形態）＞
図２は、システム電源部１１に内蔵されるスイッチング電源回路の第１実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、入力電圧ＶＩＮから所望のアナログ系電源電圧ＡＶＤＤ（出力電圧に相当）を生成する回路部であり、スイッチング出力部１１０と、スイッチング制御部１２０と、割込部１３０と、を含む。
【００３７】
スイッチング出力部１１０は、入力電圧ＶＩＮからアナログ系電源電圧ＡＶＤＤを生成する昇圧型スイッチング出力段であり、出力トランジスタＮ１（本図の例では、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）と、コイルＬ１と、ダイオードＤ１と、キャパシタＣ１と、を含む。
【００３８】
コイルＬ１の第１端は、入力電圧ＶＩＮの印加端に接続されている。コイルＬ１の第２端は、出力トランジスタＮ１のドレインとダイオードＤ１のアノードに接続されている。出力トランジスタＮ１のソースは、接地端に接続されている。出力トランジスタＮ１のゲートは、スイッチング制御部１２０の出力端（＝ゲート信号Ｓｄの出力端）に接続されている。ダイオードＤ１のカソードは、アナログ系電源電圧ＡＶＤＤの出力端とキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。
【００３９】
スイッチング制御部１２０は、アナログ系電源電圧ＡＶＤＤに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように出力トランジスタＮ１のオン／オフ制御を行う出力帰還回路部であり、クロック信号生成部１２１と、デジタル／アナログ変換部１２２と、帰還電圧生成部１２３と、エラーアンプ１２４と、位相補償部１２５と、スロープ電圧生成部１２６と、コンパレータ１２７と、ＲＳフリップフロップ１２８と、ドライバ１２９と、を含む。
【００４０】
クロック信号生成部１２１は、所定のスイッチング周波数ｆ（＝１／Ｔ）でクロック信号を生成し、これをセット信号ＳａとしてＲＳフリップフロップ１２８に出力する。
【００４１】
デジタル／アナログ変換部１２２は、デジタルの基準電圧設定信号ＲＥＦからアナログの基準電圧Ｖｒｅｆを生成する。
【００４２】
帰還電圧生成部１２３は、アナログ系電源電圧ＡＶＤＤの印加端と接地端の間に直列に接続された抵抗Ｒ１及びＲ２を含み、抵抗Ｒ１と抵抗Ｒ２との接続ノードからアナログ系電源電圧ＡＶＤＤを分圧した帰還電圧Ｖｆｂ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×ＡＶＤＤ）を出力する。ただし、アナログ系電源電圧ＡＶＤＤがスイッチング制御部１２０や割込部１３０の入力ダイナミックレンジに収まっている場合には、帰還電圧生成部１２３を省略し、帰還電圧Ｖｆｂとしてアナログ系電源電圧ＡＶＤＤを直接受け付けても構わない。
【００４３】
エラーアンプ１２４は、電流出力型のトランスコンダクタンスアンプ（いわゆるｇｍアンプ）である。エラーアンプ１２４は、反転入力端（−）に入力される帰還電圧Ｖｆｂと非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとの差分値に応じて、位相補償部１２５を形成するキャパシタＣ２の充放電を行うことにより、誤差電圧Ｖｅｒｒを生成する。なお、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときには、エラーアンプ１２４からキャパシタＣ２に向けて電流が流し込まれるので、誤差電圧Ｖｅｒｒが上昇する。逆に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときには、キャパシタＣ２からエラーアンプ１２４に向けて電流が引き抜かれるので、誤差電圧Ｖｅｒｒが低下する。
【００４４】
位相補償部１２５は、エラーアンプ１２４の出力端と接地端との間に直列接続された抵抗Ｒ３とキャパシタＣ２を含む時定数回路であり、誤差電圧Ｖｅｒｒの位相補償を行う。
【００４５】
スロープ電圧生成部１２６は、出力トランジスタＮ１のオン／オフ制御（本図の例では反転パルス幅変調信号ＳｃＢ）に同期したスロープ電圧Ｖｓｌｐを生成する。スロープ電圧Ｖｓｌｐは、出力トランジスタＮ１のオンタイミングで上昇を開始し、出力トランジスタＮ１のオフタイミングでゼロ値にリセットされる鋸波形状のアナログ電圧である。
【００４６】
コンパレータ１２７は、反転入力端（−）に入力される誤差電圧Ｖｅｒｒと非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較して比較信号ＣＭＰを生成する。比較信号ＣＭＰは、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも高いときにローレベルとなり、誤差電圧Ｖｅｒｒがスロープ電圧Ｖｓｌｐよりも低いときにハイレベルとなる。
【００４７】
ＲＳフリップフロップ１２８は、セット端（Ｓ）に入力されるセット信号Ｓａとリセット端（Ｒ）に入力されるリセット信号Ｓｂに応じて出力端（Ｑ）からパルス幅変調信号Ｓｃを出力する。パルス幅変調信号Ｓｃは、セット信号Ｓａの立上りエッジでハイレベルにセットされ、リセット信号Ｓｂの立上りエッジでローレベルにリセットされる。ただし、セット信号Ｓａとリセット信号Ｓｂが同時にハイレベルとなったときにはリセット信号Ｓｂが優先される。なお、ＲＳフリップフロップ１２８は、反転出力端（ＱＢ）から反転パルス幅変調信号ＳｃＢ（＝パルス幅変調信号Ｓｃの論理反転信号）も同時出力している。
【００４８】
ドライバ１２９は、パルス幅変調信号Ｓｃの入力を受け付け、その電流能力を増強することにより出力トランジスタＮ１のゲート信号Ｓｄ（出力トランジスタＮ１のオン／オフ制御信号に相当）を生成し、これを出力トランジスタＮ１のゲートに出力する。出力トランジスタＮ１は、ゲート信号Ｓｄがハイレベルであるときにオンし、ゲート信号Ｓｄがローレベルであるときにオフする。
【００４９】
割込部１３０は、周期的な負荷変動に応じて帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高い閾値電圧Ｖｔｈを上回っている間、出力トランジスタＮ１を強制的にオフさせるための割り込み制御を行う回路部であり、オフセット電圧生成部１３１と、加算部１３２と、コンパレータ１３３と、ＯＲゲート１３４と、を含む。
【００５０】
オフセット電圧生成部１３１は、所定のオフセット電圧Ｖｏｆｓを生成する。なお、オフセット電圧Ｖｏｆｓは、基準電圧Ｖｒｅｆの１％程度（＝Ｖｒｅｆ×０．０１）に設定するとよい。
【００５１】
加算部１３２は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｓを足し合わせて閾値電圧Ｖｔｈ（＝Ｖｒｅｆ＋Ｖｏｆｓ）を生成する。すなわち、閾値電圧Ｖｔｈは、基準電圧Ｖｒｅｆに基づいて可変的に設定される。
【００５２】
なお、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｓを足し合わせるのではなく、基準電圧Ｖｒｅｆに所定のオフセット係数α（例えば１．０１）を掛け合わせて閾値電圧Ｖｔｈを生成するようにしてもよい。
【００５３】
コンパレータ１３３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと反転入力端（−）に入力される閾値電圧Ｖｔｈとを比較して割込信号ＩＮＴを生成する。割込信号ＩＮＴは、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、逆に、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも低いときにローレベルとなる。
【００５４】
ＯＲゲート１３４は、比較信号ＣＭＰと割込信号ＩＮＴとの論理和演算を行い、その演算結果をリセット信号Ｓｂとして出力する。従って、割込信号ＩＮＴがローレベルであるときには、比較信号ＣＭＰがそのままリセット信号Ｓｂとして出力される。一方、割込信号ＩＮＴがハイレベルであるときには、比較信号ＣＭＰの論理レベルに依ることなく、リセット信号Ｓｂがハイレベルに固定される。
【００５５】
リセット信号Ｓｂがハイレベルに固定されている間は、セット信号Ｓａにパルスが生成されても、パルス幅変調信号Ｓｃがローレベルにリセットされたままとなり、延いては、出力トランジスタＮ１がオフされたままとなる。このように、割込部１３０は、割込信号ＩＮＴを用いて出力トランジスタＮ１を強制的にオフさせる割り込み機能を具備しているが、その技術的意義については後ほど詳述する。
【００５６】
＜基本動作（昇圧動作）＞
まず、スイッチング電源回路１００の基本動作（昇圧動作）について説明する。出力トランジスタＮ１がオンされると、コイルＬ１には出力トランジスタＮ１を介して接地端に向けたスイッチ電流が流れ、その電気エネルギが蓄えられる。このとき、ダイオードＤ１のアノードに現れるスイッチ電圧Ｖｓｗは、出力トランジスタＮ１を介してほぼ接地電圧まで低下する。従って、ダイオードＤ１が逆バイアス状態となり、キャパシタＣ１から出力トランジスタＮ１に向けて電流が流れ込むことはない。
【００５７】
一方、出力トランジスタＮ１がオフされると、コイルＬ１に生じた逆起電力により、そこに蓄積されていた電気エネルギが電流として放出される。このとき、ダイオードＤ１は順バイアス状態となるため、ダイオードＤ１を介して流れる電流は、出力電流Ｉｏｕｔとしてアナログ系電源電圧ＡＶＤＤの出力端から負荷（ソースドライバ１５やガンマ電圧生成部１６）に流れ込むとともに、キャパシタＣ１を介して接地端にも流れ込み、キャパシタＣ１を充電することになる。上記の動作が繰り返されることにより、負荷には、入力電圧ＶＩＮを昇圧したアナログ系電源電圧ＡＶＤＤが供給される。
【００５８】
＜スロープ電圧生成部＞
図３は、スロープ電圧生成部１２６の一構成例を示す回路図である。本構成例のスロープ電圧生成部１２６は、電流源１２６ｘと、キャパシタ１２６ｙと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２６ｚと、を含む。
【００５９】
電流源１２６ｘは、電源端とキャパシタ１２６ｙの第１端（＝スロープ電圧Ｖｓｌｐの出力端）との間に接続されており、所定の充電電流Ｉ１を生成する。
【００６０】
キャパシタ１２６ｙの第１端は、スロープ電圧Ｖｓｌｐの出力端に接続されている。キャパシタ１２６ｙの第２端は、接地端に接続されている。トランジスタ１２６ｚがオフされているときには、キャパシタ１２６ｙが充電電流Ｉ１によって充電されるので、キャパシタ１２６ｙの第１端に現れるスロープ電圧Ｖｓｌｐが上昇していく。一方、トランジスタ１２６ｚがオンされているときには、キャパシタ１２６ｙがトランジスタ１２６ｚを介して放電されるので、スロープ電圧Ｖｓｌｐがゼロ値にリセットされる。
【００６１】
トランジスタ１２６ｚは、出力トランジスタＮ１のオン／オフ制御に応じてキャパシタ１２６ｙの充放電を切り替える充放電スイッチである。トランジスタ１２６ｚのドレインは、キャパシタ１２６ｙの第１端に接続されている。トランジスタ１２６ｚのソースは、接地端に接続されている。トランジスタ１２６ｚのゲートは、反転パルス幅変調信号ＳｃＢの印加端に接続されている。従って、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢがハイレベルであるときにオンし、反転パルス幅変調信号ＳｃＢがローレベルであるときにオフする。
【００６２】
＜デューティ制御＞
図４は、誤差電圧Ｖｅｒｒに応じたデューティ制御の一例を示すタイミングチャートであり、上から順に、セット信号Ｓａ、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐ、比較信号ＣＭＰ（割込信号ＩＮＴのローレベル時にはリセット信号Ｓｂと等価）、パルス幅変調信号Ｓｃ、並びに、反転パルス幅変調信号ＳｃＢが描写されている。
【００６３】
セット信号Ｓａがハイレベルに立ち上がると、パルス幅変調信号Ｓｃがハイレベルにセットされるので、出力トランジスタＮ１がオンとなる。このとき、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢのローレベル遷移に伴ってオフとなるので、充電電流Ｉ１によるキャパシタ１２６ｙの充電が開始される。従って、スロープ電圧Ｖｓｌｐは、所定の傾きを持って上昇し始める。
【００６４】
その後、スロープ電圧Ｖｓｌｐが誤差電圧Ｖｅｒｒよりも高くなると、比較信号ＣＭＰがハイレベルに立ち上がり、パルス幅変調信号Ｓｃがローレベルにリセットされるので、出力トランジスタＮ１がオフとなる。このとき、トランジスタ１２６ｚは、反転パルス幅変調信号ＳｃＢのハイレベル遷移に伴ってオンとなる。その結果、キャパシタ１２６ｙがトランジスタ１２６ｚを介して速やかに放電され、スロープ電圧Ｖｓｌｐがゼロ値にリセットされる。
【００６５】
なお、誤差電圧Ｖｅｒｒが高いほどスロープ電圧Ｖｓｌｐとの交差タイミングが遅くなる。従って、パルス幅変調信号Ｓｃのハイレベル期間（＝出力トランジスタＮ１のオン期間Ｔｏｎ）が長くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合、Ｄｏｎ＝Ｔｏｎ／Ｔ）が大きくなる。
【００６６】
逆に、誤差電圧Ｖｅｒｒが低いほどスロープ電圧Ｖｓｌｐとの交差タイミングが早くなる。従って、パルス幅変調信号Ｓｃのハイレベル期間が短くなり、延いては、出力トランジスタＮ１のオンデューティＤｏｎが小さくなる。
【００６７】
このように、スイッチング電源回路１００では、誤差電圧Ｖｅｒｒに応じて出力トランジスタＮ１のオンデューティＤｏｎを決定することにより、入力電圧ＶＩＮから所望のアナログ系電源電圧ＡＶＤＤが生成される。
【００６８】
＜負荷応答挙動（第１実施形態）＞
図５は、第１実施形態における負荷応答挙動の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（延いてはアナログ系電源電圧ＡＶＤＤ）、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、並びに、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐが描写されている。
【００６９】
なお、帰還電圧Ｖｆｂと誤差電圧Ｖｅｒｒについて、それぞれの実線は割込部１３０を実装している場合の挙動（第１実施形態の負荷応答挙動）が描写されており、それぞれの破線は割込部１３０を実装していない場合の挙動（従来の負荷応答挙動）が比較参照のために描写されている。
【００７０】
スイッチング電源回路１００の負荷であるソースドライバ１５やガンマ電圧生成部１６では、液晶表示パネル２０が表示期間と非表示期間（いわゆるブランキング期間）を交互に繰り返すことに伴い、それぞれの消費電流が周期的に変動する。
【００７１】
すなわち、スイッチング電源回路１００の出力電流Ｉｏｕｔは、液晶表示パネル２０の駆動状態に応じて周期的に変動する。具体的に述べると、液晶表示パネル２０の表示期間には、所定の出力電流Ｉｏｕｔが流れる状態（重負荷状態）となる。一方、液晶表示パネル２０の非表示期間には、出力電流Ｉｏｕｔがほぼ流れない状態（軽負荷状態）となる。
【００７２】
液晶表示パネル２０が表示期間から非表示期間に移行し、出力電流Ｉｏｕｔが重負荷状態から軽負荷状態に急変すると、アナログ系電源電圧ＡＶＤＤが設定値から持ち上がり、延いては、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆから持ち上がる。
【００７３】
割込部１３０を実装していない場合には、このような状況下でも出力トランジスタＮ１のオン／オフ動作が停止されず、帰還電圧Ｖｆｂを基準電圧Ｖｒｅｆと一致させるように負帰還制御が掛かる。従って、誤差電圧Ｖｅｒｒは、その平衡値（＝帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆが一致しているときに得られる誤差電圧Ｖｅｒｒの電圧値）から大きく低下してしまう。
【００７４】
ここで、液晶表示パネル２０が非表示期間から再び表示期間に移行し、出力電流Ｉｏｕｔが軽負荷状態から再び重負荷状態に急変すると、大きく低下した誤差電圧Ｖｅｒｒを平衡値まで戻すのに長時間を要する。その結果、出力トランジスタＮ１のオンデューティＤｏｎを十分に高めることができないので、アナログ系電源電圧ＡＶＤＤが設定値から大きく低下してしまい、液晶表示パネル２０の表示動作に支障を来たすおそれがある。
【００７５】
一方、割込部１３０を実装している場合には、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈよりも高くなった時点で、出力トランジスタＮ１が強制的にオフされる。その結果、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈまでしか上昇しないので、誤差電圧Ｖｅｒｒが平衡値から大きく低下することはなくなる。
【００７６】
従って、液晶表示パネル２０が非表示期間から再び表示期間に移行し、出力電流Ｉｏｕｔが軽負荷状態から再び重負荷状態に急変しても、誤差電圧Ｖｅｒｒを遅滞なく平衡値まで戻すことができる。その結果、出力トランジスタＮ１のオンデューティＤｏｎを必要なレベルまで迅速に高めることができるので、アナログ系電源電圧ＡＶＤＤの低下を効果的に抑制し、液晶表示パネル２０の表示動作を支障なく実施することが可能となる。
【００７７】
＜スイッチング電源回路（第２実施形態）＞
図６は、スイッチング電源回路の第２実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）をベースとしつつ、さらに、割込信号ＩＮＴを用いたエラーアンプ１２４のゲイン制御を行う点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
【００７８】
本実施形態のスイッチング電源回路１００において、割込信号ＩＮＴは、ＯＲゲート１３４だけでなくエラーアンプ１２４にも入力されている。エラーアンプ１２４は、割込信号ＩＮＴがハイレベルであるときに、自身のゲイン（＝トランスコンダクタンスｇｍ）を通常値から引き下げる機能を備えている。
【００７９】
すなわち、割込部１３０は、周期的な負荷変動に応じて帰還電圧Ｖｆｂが閾値電圧Ｖｔｈを上回っている間、エラーアンプ１２４のゲインを通常値から引き下げるように動作する。以下では、その技術的意義について詳述する。
【００８０】
＜負荷応答挙動（第２実施形態）＞
図７は、第２実施形態における負荷応答挙動の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ（延いてはアナログ系電源電圧ＡＶＤＤ）、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、並びに、誤差電圧Ｖｅｒｒ及びスロープ電圧Ｖｓｌｐが描写されている。
【００８１】
なお、帰還電圧Ｖｆｂと誤差電圧Ｖｅｒｒについて、それぞれの実線はエラーアンプ１２４のゲイン引き下げ機能を導入している場合の挙動（第２実施形態の負荷応答挙動）が描写されており、それぞれの破線はエラーアンプ１２４のゲイン引き下げ機能を導入していない場合の挙動（第１実施形態の負荷応答挙動）が比較参照のために描写されている。
【００８２】
割込部１３０の導入により、液晶表示パネル２０の非表示期間には、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを僅かに上回っている状態で出力トランジスタＮ１が強制的にオフされるので、エラーアンプ１２４がキャパシタＣ２を放電し続ける状態となる。従って、液晶表示パネル２０の非表示期間が長くなるほど、誤差電圧Ｖｅｒｒが平衡値から徐々に低下していくので、負荷応答性の向上効果が薄れてしまう。
【００８３】
一方、第２実施形態のスイッチング電源回路１００では、割込信号ＩＮＴがハイレベルであるときにエラーアンプ１２４のゲインが通常値から引き下げられるので、液晶表示パネル２０の非表示期間における誤差電圧Ｖｅｒｒの低下速度が緩やかに抑えられる。従って、エラーアンプ１２４のゲインを固定していた第１実施形態と比べて、負荷応答性のさらなる向上を見込むことが可能となる。
【００８４】
なお、液晶表示パネル２０の非動作期間が長いほど、エラーアンプ１２４のゲイン引き下げによる負荷応答性の改善効果が大きくなることに鑑み、図７では、先出の図５と比べて、液晶表示パネル２０の非動作期間が長めに描写されている。もちろん、液晶表示パネル２０の非動作期間が短くても、エラーアンプ１２４のゲインを引き下げることにより、負荷応答性の向上が図られることについては、改めて言うまでもない。
【００８５】
＜スイッチング電源回路（第３実施形態）＞
図８は、スイッチング電源回路の第３実施形態を示す回路図である。本実施形態のスイッチング電源回路１００は、先の第１実施形態（図２）または第２実施形態（図６）から割込部１３０を省略し、基準電圧設定部１４０を含む点に特徴を有する。そこで、第１実施形態または第２実施形態と同様の構成要素については、図２または図６と同一の符号を付すことで重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。
【００８６】
コンパレータ１２７は、割込部１３０の省略に伴い、その比較信号をリセット信号ＳｂとしてＲＳフリップフロップ１２８に直接出力する。
【００８７】
基準電圧設定部１４０は、基準電圧設定信号ＲＥＦを生成してスイッチング制御部１２０（より具体的にはデジタル／アナログ変換部１２２）に出力する。なお、基準電圧設定部１４０は、周期的な負荷変動のタイミングに合わせて基準電圧Ｖｒｅｆを一時的に変化させる機能（＝基準電圧設定信号ＲＥＦのデータ値を一時的に変化させる機能）を備えている。当該機能については後ほど詳述する。
【００８８】
＜基準電圧設定部＞
図９は、基準電圧設定部１４０の一構成例を示すブロック図である。本構成例の基準電圧設定部１４０は、ブーストパルス信号生成部１４１と、ブーストデータ信号生成部１４２と、加算部１４３と、を含む。
【００８９】
ブーストパルス信号生成部１４１は、ストローブ信号ＳＴＶ（＝ゲートドライバ１４に対してフレームの先頭タイミングを通知するための垂直同期開始信号）を監視し、周期的な負荷変動のタイミングに合わせてブーストパルス信号ＢＰの論理レベルを切り替える。
【００９０】
より具体的に述べると、ブーストパルス信号生成部１４１は、液晶表示パネル２０のブランキング期間が終了して出力電流Ｉｏｕｔが増大し始める前にブーストパルス信号ＢＰをローレベルからハイレベルに立ち上げ、その後、所定のブースト期間Ｔｂｓｔが経過した時点でブーストパルス信号ＢＰをハイレベルからローレベルに立ち下げる。
【００９１】
なお、ストローブ信号ＳＴＶは、液晶表示パネル２０の表示期間にハイレベルとなり、液晶表示パネル２０の非表示期間にローレベルとなる論理信号である。従って、ブーストパルス信号生成部１４１では、ストローブ信号ＳＴＶの立上りエッジを監視することにより、周期的な負荷変動のタイミング（＝出力電流Ｉｏｕｔの増大タイミング）を知ることができる。ただし、ブーストパルス信号生成部１４１の監視対象は、ストローブ信号ＳＴＶに限定されるものではなく、周期的な負荷変動のタイミングを知ることができるのであれば、いかなる信号を監視対象としてもよい。
【００９２】
ブーストデータ信号生成部１４２は、ブーストパルス信号ＢＰの論理レベルに応じて、ブーストデータ信号ＢＤのデータ値を切り替える。より具体的に述べると、ブーストデータ信号生成部１４２は、ブーストパルス信号ＢＰのハイレベル時にブーストデータ信号ＢＤを所定のブースト値Ｄｂｓｔとし、ブーストパルス信号ＢＰのローレベル時にブーストデータ信号ＢＤをゼロ値とする。なお、ブースト値Ｄｂｓｔは、外部基準電圧設定信号ＲＥＦ０の１％程度（＝ＲＥＦ０×０．０１）に設定することが望ましい。
【００９３】
加算部１４３は、回路外部から入力される外部基準電圧設定信号ＲＥＦ０にブーストデータ信号ＢＤを足し合わせて基準電圧設定信号ＲＥＦを生成する。従って、基準電圧設定信号ＲＥＦのデータ値は、ブーストパルス信号ＢＰのハイレベル時に「ＲＥＦ０＋Ｄｂｓｔ」となり、ブーストパルス信号ＢＰのローレベル時に「ＲＥＦ０」となる。
【００９４】
なお、外部基準電圧設定信号ＲＥＦ０にブーストデータ信号ＢＤを足し合わせて基準電圧設定信号ＲＥＦを生成するのではなく、外部基準電圧設定信号ＲＥＦ０に所定のブースト係数α（例えば１．０１）を掛け合わせることにより基準電圧設定信号ＲＥＦを生成するようにしてもよい。
【００９５】
＜ブースト動作＞
図１０は、基準電圧設定部１４０によるブースト動作の第１例を示すタイミングチャートであり、上から順に、ストローブ信号ＳＴＶ、出力電流Ｉｏｕｔ、ブーストパルス信号ＢＰ、基準電圧設定信号ＲＥＦ、基準電圧Ｖｒｅｆ、及び、アナログ系電源電圧ＡＶＤＤが描写されている。
【００９６】
なお、アナログ系電源電圧ＡＶＤＤについて、実線は基準電圧設定部１４０を実装した場合の挙動（本構成例の負荷応答挙動）が描写されており、破線は基準電圧設定部１４０を実装しない場合の挙動（従来の負荷応答挙動）が比較参照のために描写されている。
【００９７】
先にも述べたように、スイッチング電源回路１００の負荷であるソースドライバ１５やガンマ電圧生成部１６では、液晶表示パネル２０が表示期間と非表示期間（いわゆるブランキング期間）を交互に繰り返すことに伴い、それぞれの消費電流が周期的に変動する。
【００９８】
すなわち、スイッチング電源回路１００の出力電流Ｉｏｕｔは、液晶表示パネル２０の駆動状態に応じて周期的に変動する。具体的に述べると、液晶表示パネル２０の表示期間には、所定の出力電流Ｉｏｕｔが流れる状態（重負荷状態）となる。一方、液晶表示パネル２０の非表示期間には、出力電流Ｉｏｕｔがほぼ流れない状態（軽負荷状態）となる。
【００９９】
本図の例では、時刻ｔ１１において、ストローブ信号ＳＴＶがハイレベルに立ち上げられた後、所定の第１遅延時間Ｔｄ１が経過した時刻ｔ１３において、出力電流Ｉｏｕｔの増大が生じている。
【０１００】
仮に、基準電圧設定部１４０が実装されておらず、基準電圧Ｖｒｅｆが固定値とされていた場合には、出力電流Ｉｏｕｔの増大に伴いアナログ系電源電圧ＡＶＤＤが設定値を下回ったことを受けて初めて出力トランジスタＮ１のオンデューティＤｏｎが高められる。そのため、オンデューティＤｏｎの上昇が遅れてアナログ系電源電圧ＡＶＤＤが設定値から大きく低下してしまい、液晶表示パネル２０の表示動作に支障を来たすおそれがある。
【０１０１】
一方、基準電圧設定部１４０が実装されている場合には、出力電流Ｉｏｕｔの増大に先立ち基準電圧Ｖｒｅｆを一時的に引き上げておくためのブーストパルス信号ＢＰがハイレベルに立ち上げられる。
【０１０２】
なお、ストローブ信号ＳＴＶがハイレベルに立ち上げられてから出力電流Ｉｏｕｔが増大するまでにμｓオーダーの遅延期間（＝第１遅延期間Ｔｄ１）がある場合には、現周期におけるストローブ信号ＳＴＶの立上りエッジに基づいて、同周期におけるブーストパルス信号ＢＰの立上りタイミングを設定することができる。
【０１０３】
より具体的に述べると、ブーストパルス信号ＢＰは、時刻ｔ１１から所定の第２遅延時間Ｔｄ２（ただしＴｄ２＜Ｔｄ１）が経過した時刻ｔ１２において、ローレベルからハイレベルに立ち上げられ、その後、所定のブースト期間Ｔｂｓｔが経過した時刻ｔ１４において、ハイレベルからローレベルに立ち下げられる。なお、ブースト期間Ｔｂｓｔの長さについては、スイッチング制御部１２０の応答時間を考慮して適宜設定すればよい。
【０１０４】
時刻ｔ１３を跨ぐように設定されたブースト期間Ｔｂｓｔには、基準電圧設定信号ＲＥＦのデータ値が「ＲＥＦ０」から「ＲＥＦ０＋Ｄｂｓｔ」に引き上げられる。すなわち、基準電圧Ｖｒｅｆが一時的に引き上げられた状態となるので、出力トランジスタＮ１のオンデューティＤｏｎが高くなり、アナログ系電源電圧ＡＶＤＤが本来の設定値よりも高い電圧値まで上昇する。
【０１０５】
このように、負荷変動の発生前からアナログ系電源電圧ＡＶＤＤを予め高めておくことにより、負荷変動に伴うアナログ系電源電圧ＡＶＤＤの低下分を相殺することができる。従って、アナログ系電源電圧ＡＶＤＤの低下を効果的に抑制し、液晶表示パネル２０の表示動作を支障なく実施することが可能となる。
【０１０６】
また、アナログ系電源電圧ＡＶＤＤが設定値よりも低下したことを受けて初めて出力トランジスタＮ１のオンデューティＤｏｎを高め始めるのではなく、アナログ系電源電圧ＡＶＤＤを本来の設定値から意図的に引き上げるように出力トランジスタＮ１のオンデューティＤｏｎを高める方が応答速度の面でも有利である。
【０１０７】
図１１は、基準電圧設定部１４０によるブースト動作の第２例を示すタイミングチャートであり、上から順に、ストローブ信号ＳＴＶ、出力電流Ｉｏｕｔ、ブーストパルス信号ＢＰ、基準電圧設定信号ＲＥＦ、基準電圧Ｖｒｅｆ、及び、アナログ系電源電圧ＡＶＤＤが描写されている。
【０１０８】
本図の例では、時刻ｔ２１において、ストローブ信号ＳＴＶがハイレベルに立ち上げられると、ほぼ同時に出力電流Ｉｏｕｔの増大が生じている。このように、ストローブ信号ＳＴＶがハイレベルに立ち上げられてから出力電流Ｉｏｕｔが増大するまでに殆ど遅延期間がない場合には、現周期におけるストローブ信号ＳＴＶの立上りエッジに基づいて、同周期におけるブーストパルス信号ＢＰの立上りタイミングを設定することができない。
【０１０９】
このような場合には、ストローブ信号ＳＴＶのパルス周期Ｔ１が常に一定であることに鑑み、前周期における負荷変動のタイミングから、現周期における基準電圧Ｖｒｅｆの変化タイミングを決定すればよい。
【０１１０】
例えば、時刻ｔ２１において、ストローブ信号ＳＴＶがハイレベルに立ち上がった場合には、そこからパルス周期Ｔ１が経過した時刻ｔ２３において、ストローブ信号ＳＴＶが再びハイレベルに立ち上がり、これとほぼ同時に出力電流Ｉｏｕｔの増大が生じると予見することができる。
【０１１１】
そこで、ブーストパルス信号ＢＰは、時刻ｔ２１から所定のインターバル時間Ｔ２（ただしＴ２＜Ｔ１）が経過した時刻ｔ２２において、ローレベルからハイレベルに立ち上げられ、その後、所定のブースト期間Ｔｂｓｔが経過した時刻ｔ２４において、ハイレベルからローレベルに立ち下げられる。なお、ブースト期間Ｔｂｓｔの長さについては、スイッチング制御部１２０の応答時間を考慮して適宜設定すればよい。
【０１１２】
時刻ｔ２３を跨ぐように設定されたブースト期間Ｔｂｓｔには、基準電圧設定信号ＲＥＦのデータ値が「ＲＥＦ０」から「ＲＥＦ０＋Ｄｂｓｔ」に引き上げられる。すなわち、基準電圧Ｖｒｅｆが一時的に引き上げられた状態となるので、出力トランジスタＮ１のオンデューティＤｏｎが高くなり、アナログ系電源電圧ＡＶＤＤが本来の設定値よりも高い電圧値まで上昇する。
【０１１３】
このように、負荷変動の発生前からアナログ系電源電圧ＡＶＤＤを予め高めておくことにより、負荷変動に伴うアナログ系電源電圧ＡＶＤＤの低下分が相殺される。従って、アナログ系電源電圧ＡＶＤＤの低下を効果的に抑制し、液晶表示パネル２０の表示動作を支障なく実施することが可能となる。この点については、先の第１動作例と同様である。
【０１１４】
＜テレビへの適用＞
図１２は、テレビの外観図である。テレビＸは、液晶表示装置１の一例であり、その電源手段として、先述のスイッチング電源回路１００を好適に用いることが可能である。
【０１１５】
＜その他の変形例＞
なお、上記では、スイッチング電源回路１００を液晶表示装置１（ないしは液晶駆動装置１０）に搭載した例を挙げて説明を行ったが、スイッチング電源回路１００は、周期的な負荷変動を生じるアプリケーションの電源手段として広く適用することが可能である。
【０１１６】
また、スイッチング出力部１１０の出力形式については、昇圧型に限らず、降圧型や昇降圧型に適宜変更することが可能である。
【０１１７】
また、スイッチング出力部１１０の整流方式についても、ダイオード整流方式に代えて同期整流方式を採用することが可能である。特に、軽負荷時の逆流遮断機能を備えた同期整流方式のスイッチング電源回路では、先述の割込機能（出力トランジスタの強制オフ機能やエラーアンプのゲイン引き下げ機能）を導入することにより、周期的な負荷変動に対して高い応答性を得ることが可能となる。
【０１１８】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１９】
本明細書中に開示されている発明は、スイッチング電源回路の負荷応答性を高めるために利用することが可能である。
【符号の説明】
【０１２０】
１    液晶表示装置
１０    液晶駆動装置
１１    システム電源部
１２    タイミング制御部
１３    レベルシフタ
１４    ゲートドライバ
１５    ソースドライバ
１６    ガンマ電圧生成部
１７    コモン電圧生成部
２０    液晶表示パネル
１００    スイッチング電源回路
１１０    スイッチング出力部
１２０    スイッチング制御部
１２１    クロック信号生成部
１２２    デジタル／アナログ変換部
１２３    帰還電圧生成部
１２４    エラーアンプ
１２５    位相補償部
１２６    スロープ電圧生成部
１２６ｘ    電流源
１２６ｙ    キャパシタ
１２６ｚ    Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２７    コンパレータ
１２８    ＲＳフリップフロップ
１２９    ドライバ
１３０    割込部
１３１    オフセット電圧生成部
１３２    加算部
１３３    コンパレータ
１３４    ＯＲゲート
１４０    基準電圧設定部
１４１    ブーストパルス信号生成部
１４２    ブーストデータ信号生成部
１４３    加算部
Ｎ１    出力トランジスタ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
Ｌ１    コイル
Ｄ１    ダイオード
Ｃ１、Ｃ２    キャパシタ
Ｒ１〜Ｒ３    抵抗
Ｘ    テレビ
【図１】
0006663281.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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