(57)【特許請求の範囲】
【請求項１】
メモリ領域とロジック領域とを備え、
前記メモリ領域は、
半導体基板の上方に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、
前記第１ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、
前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、
前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の下方の前記半導体基板内に設けられ、前記第２不純物領域に接し、前記第１チャネル領域よりも高濃度であって、前記第２不純物領域よりも低濃度の前記第２導電型の不純物を含む第３不純物領域と
を有し、前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶する第１トランジスタを含み、
前記ロジック領域は、
前記半導体基板の上方に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上方に設けられた第２ゲート電極と、
前記第２ゲート電極の側壁及び前記半導体基板の上方に設けられた第２サイドウォール絶縁膜と、
前記第２ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第２ソース領域及び第２ドレイン領域と
を有する第２トランジスタを含み、
前記第１サイドウォール絶縁膜の幅が、前記第２サイドウォール絶縁膜の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第２不純物領域は、
第１不純物と、前記第１不純物の拡散を抑制する第２不純物とを含み、
少なくともボロン、ゲルマニウム及び炭素を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタは、前記第１サイドウォール絶縁膜の下方の前記半導体基板内であって、前記第１ソース領域及び前記第１ドレイン領域よりも内側に設けられ、前記第１ソース領域及び前記第１ドレイン領域よりも低濃度の前記第１導電型の不純物を含む第１不純物領域を更に有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１不純物領域の不純物濃度は、５×１０１７ｃｍ−３以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２不純物領域は、前記第１不純物領域と接することを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第２不純物領域は、前記第１ソース領域及び前記第１ドレイン領域と接することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１ゲート絶縁膜の膜厚が、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第２ソース領域及び前記第２ドレイン領域は、前記第１導電型の不純物を含み、
前記第２トランジスタは、
前記第２ソース領域と前記第２ドレイン領域の間の前記半導体基板内に設けられた第２チャネル領域と、
前記第２チャネル領域の下方の前記半導体基板内に設けられ、前記第２チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第４不純物領域と
を更に有することを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第４不純物領域は、前記第２ソース領域及び前記第２ドレイン領域と接することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記半導体基板内の、前記第１ソース領域及び前記第１ドレイン領域に含まれる不純物の濃度分布は、前記第２ソース領域及び前記第２ドレイン領域に含まれる不純物の濃度分布よりも急峻であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
半導体基板の上方に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、
前記第１ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、
前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、
前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の下方の前記半導体基板内に設けられ、前記第２不純物領域に接し、前記第１チャネル領域よりも高濃度であって、前記第２不純物領域よりも低濃度の前記第２導電型の不純物を含む第３不純物領域と
を有し、前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶する第１トランジスタを含むことを特徴とする半導体装置。
【請求項１２】
前記第２不純物領域は、
第１不純物と、前記第１不純物の拡散を抑制する第２不純物とを含み、
少なくともボロン、ゲルマニウム及び炭素を含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１トランジスタは、前記第１サイドウォール絶縁膜の下方の前記半導体基板内であって、前記第１ソース領域及び前記第１ドレイン領域よりも内側に設けられ、前記第１ソース領域及び前記第１ドレイン領域よりも低濃度の前記第１導電型の不純物を含む第１不純物領域を更に有することを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記第１不純物領域の不純物濃度は、５×１０１７ｃｍ−３以下であることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２不純物領域は、前記第１不純物領域と接することを特徴とする請求項１３又は１４に記載の半導体装置。
【請求項１６】
ワード線群と、
ビット線群と、
接地線群と、
複数の前記第１トランジスタと
を備え、
複数の前記第１トランジスタはそれぞれ、
前記第１ゲート電極が前記ワード線群の一のワード線に接続され、
前記第１ソース領域及び前記第１ドレイン領域の一方が前記ビット線群の一のビット線に接続され、他方が前記接地線群の一の接地線に接続され、
複数の前記第１トランジスタのそれぞれが１つのメモリセルを構成することを特徴とする請求項１１乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記半導体基板内に設けられた前記第１トランジスタの活性領域と、
前記半導体基板の上方に設けられた第１導体層と、
前記第１導体層の上方に設けられた第２導体層と、
前記第１導体層に接続され、前記第１導体層を介して前記第２導体層に接続される前記接地線群の各々と、
前記第１導体層を介して前記第２導体層に接続される前記ビット線群の各々と、
前記ビット線群のうちの一のビット線である非反転ビット線と、
前記ビット線群のうちの他のビット線である反転ビット線と
を備え、
前記活性領域の第１線は、平面視で直線形状を有し、
前記ワード線の前記第１ゲート電極の第２線は、平面視で直線形状を有し、
前記接地線の前記第１導体層の第３線は、平面視で少なくとも直線形状部分を有し、
前記接地線の前記第２導体層の第４線と、前記非反転ビット線の前記第２導体層の第５線と、前記反転ビット線の前記第２導体層の第６線とは、それぞれ平面視で直線形状を有し、
前記第１線は、平面視で第１方向に延伸し、
前記第２線は、平面視で前記第１方向に垂直な第２方向に延伸し、
前記第３線の前記直線形状部分は、平面視で前記第２方向に延伸し、
前記第４線と前記第５線と前記第６線とは、平面視で前記第１方向に延伸することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記半導体基板内に設けられた前記第１トランジスタの活性領域と、
前記半導体基板の上方に設けられた第１導体層と、
前記第１導体層の上方に設けられた第２導体層と、
前記第１導体層に接続される前記接地線群の各々と、
前記第１導体層を介して前記第２導体層に接続される前記ビット線群の各々と、
前記ビット線群のうちの一のビット線である非反転ビット線と、
前記ビット線群のうちの他のビット線である反転ビット線と
を備え、
前記活性領域の第１線は、平面視で直線形状を有し、
前記ワード線の前記第１ゲート電極の第２線は、平面視で直線形状を有し、
前記接地線の前記第１導体層の第３線は、平面視で直線形状を有し、
前記非反転ビット線の前記第２導体層の第４線と、前記反転ビット線の前記第２導体層の第５線とは、それぞれ平面視で直線形状を有し、
前記第１線は、平面視で第１方向に延伸し、
前記第２線は、平面視で前記第１方向に垂直な第２方向に延伸し、
前記第３線は、平面視で前記第２方向に延伸し、
前記第４線と前記第５線とは、平面視で前記第１方向に延伸することを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記第１ソース領域及び前記第１ドレイン領域に含まれる前記第１導電型の不純物がリンであることを特徴とする請求項１１乃至１８のいずれかに記載の半導体装置。
【請求項２０】
前記第２不純物領域は、前記第１ソース領域及び前記第１ドレイン領域と接することを特徴とする請求項１１乃至１９のいずれかに記載の半導体装置。
【請求項２１】
メモリ領域とロジック領域とを備え、
前記メモリ領域は、前記第１トランジスタを含み、
前記ロジック領域は、
前記半導体基板の上方に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上方に設けられた第２ゲート電極と、
前記第２ゲート電極の側壁及び前記半導体基板の上方に設けられた第２サイドウォール絶縁膜と、
前記第２ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第２ソース領域及び第２ドレイン領域と、
前記第２ソース領域と前記第２ドレイン領域の間の前記半導体基板内に設けられた第２チャネル領域と
を有する第２トランジスタを含むことを特徴とする請求項１１乃至２０のいずれかに記載の半導体装置。
【請求項２２】
前記第２ソース領域及び前記第２ドレイン領域は、前記第１導電型の不純物を含み、
前記第２トランジスタは、前記第２チャネル領域の下方の前記半導体基板内に設けられ、前記第２チャネル領域よりも高濃度の前記第２導電型の不純物を含む第４不純物領域を更に有することを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記半導体基板内の、前記第１ソース領域及び前記第１ドレイン領域に含まれる不純物の濃度分布は、前記第２ソース領域及び前記第２ドレイン領域に含まれる不純物の濃度分布よりも急峻であることを特徴とする請求項２１又は２２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の１つに、不揮発性メモリがある。例えば、ゲート電極側壁のサイドウォール絶縁膜に電荷（ホットキャリア）を蓄積することによって情報を記憶するＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタをメモリトランジスタとして含む不揮発性メモリが知られている。
【０００３】
また、このような不揮発性メモリに関し、メモリトランジスタを含むメモリ部周辺の回路部に含まれるトランジスタのサイドウォール絶縁膜の厚みを大きくし、当該トランジスタのホットキャリアの注入効率を低下させる技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／００６２７４５号明細書
【特許文献２】特開２００８−２４４０９７号公報
【特許文献３】特開平９−２５２０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
サイドウォール絶縁膜にホットキャリアを蓄積することによって情報を記憶するメモリトランジスタ群を備えた不揮発性メモリでは、不揮発性メモリ全体のプログラムスピードが、個々のメモリトランジスタのプログラムスピードに依存してくる。個々のメモリトランジスタのプログラムスピードが十分でないと、不揮発性メモリの容量によっては、その不揮発性メモリを含むシステム上で許容される時間内に所定のプログラムが行えないといった不具合を招く恐れがある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、メモリ領域とロジック領域とを備え、前記メモリ領域は、半導体基板の上方に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、前記第１ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第２不純物領域と、前記第２不純物領域の下方の前記半導体基板内に設けられ、前記第２不純物領域に接し、前記第１チャネル領域よりも高濃度であって、前記第２不純物領域よりも低濃度の前記第２導電型の不純物を含む第３不純物領域とを有し、前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶する第１トランジスタを含み、前記ロジック領域は、前記半導体基板の上方に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上方に設けられた第２ゲート電極と、前記第２ゲート電極の側壁及び前記半導体基板の上方に設けられた第２サイドウォール絶縁膜と、前記第２ゲート電極の両側の前記半導体基板内にそれぞれ設けられた第２ソース領域及び第２ドレイン領域とを有する第２トランジスタを含み、前記第１サイドウォール絶縁膜の幅が、前記第２サイドウォール絶縁膜の幅よりも大きい半導体装置が提供される。
【０００７】
また、本発明の一観点によれば、半導体基板の上方に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上方に設けられた第１ゲート電極と、前記第１ゲート電極の側壁及び前記半導体基板の上方に設けられた第１サイドウォール絶縁膜と、前記第１ゲート電極の両側の前記半導体基板内にそれぞれ設けられ、第１導電型の不純物を含む第１ソース領域及び第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域の間の前記半導体基板内に設けられた第１チャネル領域と、前記第１チャネル領域の下方の前記半導体基板内に設けられ、前記第１チャネル領域よりも高濃度の前記第１導電型とは異なる第２導電型の不純物を含む第２不純物領域と、前記第２不純物領域の下方の前記半導体基板内に設けられ、前記第２不純物領域に接し、前記第１チャネル領域よりも高濃度であって、前記第２不純物領域よりも低濃度の前記第２導電型の不純物を含む第３不純物領域とを有し、前記第１サイドウォール絶縁膜に電荷を蓄積することによって情報を記憶する第１トランジスタを含む半導体装置が提供される。
【発明の効果】
【０００８】
開示の技術によれば、メモリトランジスタとして優れたプログラムスピードを示すトランジスタ、及びそのようなトランジスタを含む半導体装置を実現することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の一例を示す図である。
【図２】別形態に係る半導体装置の一例を示す図である。
【図３】メモリトランジスタのサイドウォール絶縁膜への電荷注入の説明図である。
【図４】第２の実施の形態に係る半導体装置の一例を示す図である。
【図５】第２の実施の形態に係るメモリトランジスタのプログラム特性を説明する図である。
【図６】比較例に係るメモリトランジスタのプログラム特性を説明する図である。
【図７】第２の実施の形態に係るメモリトランジスタのプログラム特性評価の説明図である。
【図８】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その１）である。
【図９】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その２）である。
【図１０】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その３）である。
【図１１】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その４）である。
【図１２】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その５）である。
【図１３】第３の実施の形態に係る半導体装置の製造方法の一例を示す図（その６）である。
【図１４】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その１）である。
【図１５】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その２）である。
【図１６】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その３）である。
【図１７】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その４）である。
【図１８】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その５）である。
【図１９】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その６）である。
【図２０】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その７）である。
【図２１】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その８）である。
【図２２】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その９）である。
【図２３】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その１０）である。
【図２４】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その１１）である。
【図２５】第４の実施の形態に係る半導体装置の製造方法の一例を示す図（その１２）である。
【図２６】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その１）である。
【図２７】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その２）である。
【図２８】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その３）である。
【図２９】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その４）である。
【図３０】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その５）である。
【図３１】第５の実施の形態に係る半導体装置の製造方法の一例を示す図（その６）である。
【図３２】第６の実施の形態に係る半導体装置の第１構成例を示す図である。
【図３３】第６の実施の形態に係る半導体装置の第２構成例を示す図である。
【図３４】第７の実施の形態に係る半導体装置の製造方法の一例を示す図（その１）である。
【図３５】第７の実施の形態に係る半導体装置の製造方法の一例を示す図（その２）である。
【図３６】第８の実施の形態に係る半導体装置の製造方法の一例を示す図（その１）である。
【図３７】第８の実施の形態に係る半導体装置の製造方法の一例を示す図（その２）である。
【図３８】第８の実施の形態に係る半導体装置の製造方法の一例を示す図（その３）である。
【図３９】第８の実施の形態に係る半導体装置の製造方法の一例を示す図（その４）である。
【図４０】比較例のメモリトランジスタを示す図である。
【図４１】ツインビットセル型不揮発性メモリの一例を示す図である。
【図４２】ツインビットセル型不揮発性メモリのプログラム動作の説明図である。
【図４３】ツインビットセル型不揮発性メモリのリード動作の説明図である。
【図４４】ツインビットセル型不揮発性メモリのイレーズ動作の説明図である。
【図４５】ツインビットセル型不揮発性メモリの面積の説明図である。
【図４６】実施の形態に係るメモリトランジスタの一例を示す図である。
【図４７】ＬＤＤ（Lightly Doped Drain）領域の不純物にリンを用いた場合の濃度プロファイルの一例を示す図である。
【図４８】ＬＤＤ領域の不純物にヒ素を用いた場合の濃度プロファイルの一例を示す図である。
【図４９】ＳＣＲ（スクリーン）層を有するメモリトランジスタのプログラム特性の一例を示す図である。
【図５０】ＳＣＲ層を有するメモリトランジスタのイレーズ特性の一例を示す図である。
【図５１】ＳＣＲ層を有するメモリトランジスタのプログラム特性のＬＤＤ領域濃度依存性を説明する図（その１）である。
【図５２】ＳＣＲ層を有するメモリトランジスタのプログラム特性のＬＤＤ領域濃度依存性を説明する図（その２）である。
【図５３】ＳＣＲ層を有するメモリトランジスタのプログラム特性のＬＤＤ領域濃度依存性を説明する図（その３）である。
【図５４】ＳＣＲ層を有するメモリトランジスタのプログラム特性のＳＣＲ層濃度依存性及びＳＤ領域不純物種依存性を説明する図（その１）である。
【図５５】ＳＣＲ層を有するメモリトランジスタのプログラム特性のＳＣＲ層濃度依存性及びＳＤ領域不純物種依存性を説明する図（その２）である。
【図５６】ＳＣＲ層を有するメモリトランジスタのプログラム特性の別例を示す図である。
【図５７】ＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリの一例を示す図である。
【図５８】ＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのプログラム動作の説明図である。
【図５９】ＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのリード動作の説明図である。
【図６０】ＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのイレーズ動作の説明図である。
【図６１】不揮発性メモリの製造方法の一例を示す図（その１）である。
【図６２】不揮発性メモリの製造方法の一例を示す図（その２）である。
【図６３】不揮発性メモリの製造方法の一例を示す図（その３）である。
【図６４】不揮発性メモリの製造方法の一例を示す図（その４）である。
【図６５】不揮発性メモリの製造方法の一例を示す図（その５）である。
【図６６】不揮発性メモリの製造方法の別例を示す図（その１）である。
【図６７】不揮発性メモリの製造方法の別例を示す図（その２）である。
【図６８】不揮発性メモリの製造方法の別例を示す図（その３）である。
【図６９】不揮発性メモリの製造方法の別例を示す図（その４）である。
【図７０】不揮発性メモリの製造方法の別例を示す図（その５）である。
【図７１】不揮発性メモリの製造方法の別例を示す図（その６）である。
【図７２】ＳＣＲ層を有するメモリトランジスタの説明図である。
【発明を実施するための形態】
【００１０】
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体装置の一例を示す図である。図１には第１の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００１１】
図１に示す半導体装置１Ａは、不揮発性メモリの一例であって、そのメモリ領域１０ａに設けられたトランジスタ（メモリトランジスタ）１０、及びロジック領域２０ａに設けられたトランジスタ（ロジックトランジスタ）２０を有する。メモリトランジスタ１０及びロジックトランジスタ２０は、ｐ型又はｎ型の共通の半導体基板２上に形成（混載）される。半導体基板２には、シリコン（Ｓｉ）基板、シリコンゲルマニウム（ＳｉＧｅ）等の各種半導体基板が用いられる。メモリトランジスタ１０が形成される領域（素子領域）、及びロジックトランジスタ２０が形成される領域（素子領域）は、ＳＴＩ（Shallow Trench Isolation）法、熱酸化法等を用いて半導体基板２に形成された素子分離領域３によって画定される。
【００１２】
尚、図１には１つのメモリトランジスタ１０を例示するが、半導体装置１Ａのメモリ領域１０ａには、複数のメモリトランジスタ１０、或いは少なくとも１つのメモリトランジスタ１０とその他のメモリトランジスタが含まれ得る。また、図１には１つのロジックトランジスタ２０を例示するが、半導体装置１Ａのロジック領域２０ａには、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。
【００１３】
図１に示すように、メモリトランジスタ１０は、半導体基板２の上方に設けられたゲート絶縁膜１１、ゲート絶縁膜１１の上方に設けられたゲート電極１２、ゲート電極１２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜１３を有する。メモリトランジスタ１０は更に、ゲート電極１２の両側（ゲート長方向の両側）の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域１４ａ及び不純物領域１４ｂを有する。メモリトランジスタ１０はまた、サイドウォール絶縁膜１３の下方の半導体基板２内で、ソース領域又はドレイン領域として機能する不純物領域１４ａ及び不純物領域１４ｂの内側に、ＬＤＤ（Lightly Doped Drain）領域１５ａ及びＬＤＤ領域１５ｂを有してよい。
【００１４】
ここで、ゲート絶縁膜１１には、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化ハフニウム（ＨｆＯ2）等、各種絶縁材料を用いることができる。ゲート絶縁膜１１の膜厚は、例えば、メモリトランジスタ１０について設定される閾値電圧に基づいて設定される。
【００１５】
ゲート電極１２には、ポリシリコンのほか、チタン（Ｔｉ）、タングステン（Ｗ）等の金属やその窒化物を用いることができる。
サイドウォール絶縁膜１３は、例えば、絶縁膜である酸化膜１３ａと窒化膜１３ｂが積層された構造を含む。酸化膜１３ａには、例えば、酸化シリコンが用いられる。窒化膜１３ｂには、例えば、窒化シリコンが用いられる。例えば、ゲート電極１２の側壁及び半導体基板２上に断面Ｌ字状に酸化膜１３ａが設けられ、この酸化膜１３ａ上に窒化膜１３ｂが設けられる。図１には、酸化膜１３ａと窒化膜１３ｂの２層構造のサイドウォール絶縁膜１３を例示するが、サイドウォール絶縁膜１３を、断面Ｌ字状とした酸化膜及び窒化膜の上に更に酸化膜を設けた３層構造としたり、４層以上の絶縁膜の積層構造としたりすることもできる。このほか、サイドウォール絶縁膜４３は、酸化膜や窒化膜の単層構造とすることも可能である。サイドウォール絶縁膜１３は、ゲート電極１２のゲート長方向（半導体基板２の平面方向）の幅（厚み）Ｗ１が、ロジックトランジスタ２０の後述するサイドウォール絶縁膜２３の幅（厚み）Ｗ２よりも大きくなるように、設けられる。
【００１６】
不純物領域１４ａ及び不純物領域１４ｂには、所定の導電型の不純物、即ち、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物、又はホウ素（Ｂ）等のｐ型の不純物が、所定の濃度で含まれる。
【００１７】
ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂには、不純物領域１４ａ及び不純物領域１４ｂに含まれる不純物と同じ導電型の不純物が、不純物領域１４ａ及び不純物領域１４ｂよりも低濃度で含まれる。
【００１８】
メモリトランジスタ１０では、ゲート電極１２の下方の、不純物領域１４ａと不純物領域１４ｂの間（或いはＬＤＤ領域１５ａとＬＤＤ領域１５ｂの間）の領域が、キャリア（電子又は正孔）が移動するチャネル領域１６として機能する。
【００１９】
メモリトランジスタ１０は、サイドウォール絶縁膜１３に電荷（電子又は正孔）を蓄積することによって情報を記憶する、不揮発性メモリトランジスタである。酸化膜１３ａと窒化膜１３ｂの積層構造を含むサイドウォール絶縁膜１３を備えたメモリトランジスタ１０では、主にその窒化膜１３ｂに電荷が蓄積される。窒化シリコンのような窒化膜１３ｂは、電荷をトラップする準位を有し、また、酸化シリコンのような酸化膜１３ａは、窒化膜１３ｂに蓄積された電荷の散逸を抑える。
【００２０】
ロジックトランジスタ２０は、図１に示すように、半導体基板２の上方に設けられたゲート絶縁膜２１、ゲート絶縁膜２１の上方に設けられたゲート電極２２、ゲート電極２２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜２３を有する。ロジックトランジスタ２０は更に、ゲート電極２２の両側（ゲート長方向の両側）の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域２４ａ及び不純物領域２４ｂを有する。ロジックトランジスタ２０はまた、サイドウォール絶縁膜２３の下方の半導体基板２内で、ソース領域又はドレイン領域として機能する不純物領域２４ａ及び不純物領域２４ｂの内側に、ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂを有してよい。
【００２１】
ここで、ゲート絶縁膜２１には、酸化シリコン、窒化シリコン、酸化ハフニウム等、各種絶縁材料を用いることができる。ゲート絶縁膜２１の膜厚は、例えば、ロジックトランジスタ２０について設定される閾値電圧に基づいて設定される。
【００２２】
ゲート電極２２には、ポリシリコンのほか、チタン等の金属やその窒化物を用いることができる。
サイドウォール絶縁膜２３は、酸化シリコン等の酸化膜、又は窒化シリコン等の窒化膜を含む。サイドウォール絶縁膜２３は、必ずしも酸化膜と窒化膜の積層構造を含むことを要せず、酸化膜や窒化膜といった絶縁膜の単層構造とすることができる。サイドウォール絶縁膜２３は、ゲート電極２２のゲート長方向（半導体基板２の平面方向）の幅Ｗ２が、メモリトランジスタ１０のサイドウォール絶縁膜１３の幅Ｗ１よりも小さくなるように、設けられる。
【００２３】
不純物領域２４ａ及び不純物領域２４ｂには、ｎ型又はｐ型の導電型の不純物が、所定の濃度で含まれる。
ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂには、不純物領域２４ａ及び不純物領域２４ｂに含まれる不純物と同じ導電型の不純物が、不純物領域２４ａ及び不純物領域２４ｂよりも低濃度で含まれる。
【００２４】
ロジックトランジスタ２０では、ゲート電極２２の下方の、不純物領域２４ａ及び不純物領域２４ｂの間（或いはＬＤＤ領域２５ａとＬＤＤ領域２５ｂの間）の領域が、キャリア（電子又は正孔）が移動するチャネル領域２６として機能する。
【００２５】
ロジック領域２０ａのロジックトランジスタ２０は、例えば、メモリ領域１０ａのメモリトランジスタ１０に対してプログラム（書き込み）、リード（読み出し）を行うために用いられる。
【００２６】
メモリトランジスタ１０のプログラム、リードの各動作は、次のようにして行われる。
まずプログラム動作は、ゲート電極１２、不純物領域１４ａ及び不純物領域１４ｂ並びに半導体基板２の各ノードを所定の電位にしてホットキャリアを生成させ、生成させたホットキャリアをサイドウォール絶縁膜１３に注入、蓄積（保持）させることで、行う。
【００２７】
今、メモリトランジスタ１０をｎチャネル型とし、半導体基板２（非動作時のチャネル領域１６）はｐ型、不純物領域１４ａ及び不純物領域１４ｂ（ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂ）はｎ型とする。
【００２８】
一方の不純物領域１４ｂ側のサイドウォール絶縁膜１３（１３ｄ）に電子を注入する場合であれば、例えば、不純物領域１４ａ（ソース）及び半導体基板２を接地し、ゲート電極１２及び不純物領域１４ｂ（ドレイン）に正電圧を印加する。半導体基板２には負電圧を印加するようにしてもよい。このように電位を調整すると、ｎチャネル型のメモリトランジスタ１０では、チャネル領域１６に反転層（図示せず）が形成され、チャネル領域１６を不純物領域１４ａから不純物領域１４ｂに向かって電子が流れる。チャネル領域１６を不純物領域１４ｂに向かって流れる電子は、不純物領域１４ｂの近傍で、不純物領域１４ｂに印加された正電圧による電界によって高エネルギー状態となり、これによりホットエレクトロンが生成される。不純物領域１４ｂの近傍で生成されたホットエレクトロンは、ゲート電極１２に印加された正電圧による電界によって、不純物領域１４ｂ側のサイドウォール絶縁膜１３ｄに注入、蓄積される。
【００２９】
ｎチャネル型のメモリトランジスタ１０でのリード動作は、例えば、不純物領域１４ｂ（ソース）及び半導体基板２を接地し、ゲート電極１２及び不純物領域１４ａ（ドレイン）に正電圧を印加することで行う。不純物領域１４ｂ側のサイドウォール絶縁膜１３ｄに電子が注入、蓄積されている場合には、そのサイドウォール絶縁膜１３の下方の領域、例えばＬＤＤ領域１５ｂに正電荷が誘起され、当該領域の抵抗が高くなる。そのため、不純物領域１４ａから不純物領域１４ｂに流れる電流が低下する。不純物領域１４ｂ側のサイドウォール絶縁膜１３ｄに電子が注入、蓄積されていない場合には、そのサイドウォール絶縁膜１３の下方の領域、例えばＬＤＤ領域１５ｂの抵抗が高くならず、不純物領域１４ａから不純物領域１４ｂに流れる電流も低下しない。このように不純物領域１４ａから不純物領域１４ｂに流れる電流によって、サイドウォール絶縁膜１３ｄの電子の有無（“０”又は“１”の情報）が読み出される。
【００３０】
もう一方の不純物領域１４ａ側のサイドウォール絶縁膜１３（１３ｃ）に電子を注入するプログラム動作を行う場合には、上記のプログラム動作時と不純物領域１４ａ及び不純物領域１４ｂに印加する電圧（ソースとドレインの電圧）を入れ替えればよい。また、そのサイドウォール絶縁膜１３ｃの電子の有無を読み出すリード動作を行う場合も同様に、上記のリード動作時と不純物領域１４ａ及び不純物領域１４ｂに印加する電圧（ソースとドレインの電圧）を入れ替えればよい。
【００３１】
メモリトランジスタ１０は、サイドウォール絶縁膜１３ｃ及びサイドウォール絶縁膜１３ｄの、各々の注入電子の有無によって、２ビットの情報を記憶するメモリセルとして用いられる。
【００３２】
また、メモリトランジスタ１０をｐチャネル型とする場合には、半導体基板２（非動作時のチャネル領域１６）はｎ型、不純物領域１４ａ及び不純物領域１４ｂ（ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂ）はｐ型とされる。
【００３３】
ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のプログラム動作時とは反対符号の電圧を印加することで、サイドウォール絶縁膜１３への正孔の注入、蓄積が行われる。また、ｐチャネル型のメモリトランジスタ１０では、例えば、各ノードに上記のリード動作時とは反対符号の電圧を印加することで、サイドウォール絶縁膜１３の正孔の有無が読み出される。
【００３４】
続いて、上記のようなメモリトランジスタ１０及びロジックトランジスタ２０の、サイドウォール絶縁膜１３及びサイドウォール絶縁膜２３について説明する。
まず比較のため、メモリトランジスタとロジックトランジスタの、互いのサイドウォール絶縁膜の幅を同等にした、別形態に係る半導体装置の一例を図２に示す。
【００３５】
図２に示す半導体装置１００は、ロジックトランジスタ２０のサイドウォール絶縁膜２３と同じ幅Ｗ２のサイドウォール絶縁膜１１３を設けたメモリトランジスタ１１０を有する点で、上記図１に示した第１の実施の形態に係る半導体装置１Ａと相違する。
【００３６】
ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂは、プログラム動作時のホットキャリアの生成、サイドウォール絶縁膜１３（１３ｃ，１３ｄ）への注入のばらつきを抑え、プログラムスピードのばらつきを抑える効果がある。図２に示す半導体装置１００でも、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂを設けることで、それらを設けない場合に比べて、プログラムスピードのばらつきを抑えることが可能になる。但し、このようなＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂを設けても、半導体装置１００に要求される十分なプログラムスピードが得られない場合がある。メモリトランジスタ１１０を複数含むメモリ領域１１０ａ（不揮発性メモリ）のメモリ容量が比較的小さい場合には、個々のメモリトランジスタ１１０（メモリセル）のプログラムスピードが比較的遅くても、全体としてのプログラム時間は許容できる程度に収まる。しかし、メモリ容量が比較的大きくなると、全体としてのプログラム時間が許容できる程度に収まらなくなる場合がある。
【００３７】
プログラムスピードを上げる手法の１つに、ホットキャリアの生成を多くする手法がある。そのためには、サイドウォール絶縁膜１３の下方の電場を大きくすればよく、チャネル領域１６の不純物濃度を高くすればよい。しかし、このようにチャネル領域１６の不純物濃度を高くすると、メモリトランジスタ１１０の閾値電圧が高くなってしまい、リード電流が減少してしまうという不都合が生じる。
【００３８】
一方、上記図１に示した半導体装置１Ａでは、メモリトランジスタ１０のサイドウォール絶縁膜１３の幅Ｗ１を、ロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２よりも大きくする。これにより、サイドウォール絶縁膜１３にホットキャリアが注入された場合の、サイドウォール絶縁膜１３の下方の領域における抵抗変動を生じ易くし、結果的にプログラムスピードの向上が図られるようになる。
【００３９】
図３はメモリトランジスタのサイドウォール絶縁膜への電荷注入の説明図である。図３（Ａ）には比較的幅狭のサイドウォール絶縁膜への電荷注入の一例を模式的に図示し、図３（Ｂ）には比較的幅広のサイドウォール絶縁膜への電荷注入の一例を模式的に図示している。即ち、図３（Ａ）は上記図２に示したメモリトランジスタ１１０のサイドウォール絶縁膜１１３への電荷注入の一例に相当する。図３（Ｂ）は上記図１に示したメモリトランジスタ１０のサイドウォール絶縁膜１３への電荷注入の一例に相当する。
【００４０】
図３（Ａ）において、高濃度ソースドレイン拡散層である不純物領域１４ａ，１４ｂ及び不純物領域２４ａ，２４ｂは、サイドウォール絶縁膜１１３及びサイドウォール絶縁膜２３の形成後の不純物イオン注入で形成される。その後の活性化アニールにより、不純物はサイドウォール絶縁膜１１３及びサイドウォール絶縁膜２３の下方にまで横方向に拡散する。ロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２は、不純物領域２４ａ，２４ｂが横方向に拡散してゲート電極２２の下方にまで達しない程度に設定される。サイドウォール絶縁膜２３の幅Ｗ２が必要以上に大きいと、寄生抵抗が大きくなり、性能が悪化してしまう。一方、メモリトランジスタ１１０のサイドウォール絶縁膜１１３をロジックトランジスタ２０のサイドウォール絶縁膜２３と同じ幅Ｗ２に設定すると、サイドウォール絶縁膜１１３の下方の不純物濃度は、不純物領域１４ａ，１４ｂの横方向拡散によって、必要以上に高濃度となってしまい、サイドウォール絶縁膜１１３に蓄積された電荷１３ｅによる影響を受け難くなってしまう。結果として、より多くの電荷１３ｅをサイドウォール絶縁膜１１３に注入する必要があり、プログラムに長時間を要してしまう。
【００４１】
これに対し、図３（Ｂ）においては、メモリトランジスタ１０のサイドウォール絶縁膜１３を、ロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２よりも大きい幅Ｗ１に設定する。これにより、サイドウォール絶縁膜１３の形成後にイオン注入して形成される不純物領域１４ａ，１４ｂの不純物の横方向拡散があっても、ＬＤＤ領域１５ａ，１５ｂがサイドウォール絶縁膜１３の下方に十分大きな幅で存在するようになる。結果として、サイドウォール絶縁膜１３に電荷１３ｅが注入された場合の抵抗変化が、同じ電荷量であっても大きくなり、プログラム時間が短縮される。
【００４２】
サイドウォール絶縁膜１１３、サイドウォール絶縁膜１３への電子の注入、正孔の注入について、いずれも同様のことが言える。
メモリトランジスタ１０のサイドウォール絶縁膜１３の幅Ｗ１は、半導体基板２にメモリトランジスタ１０と共に混載されるロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２よりも大きくする。
【００４３】
サイドウォール絶縁膜１３は、上記観点からは、幅広にするほどよいが、実質的には、ゲート電極１２の側壁から、不純物領域１４ａ及び不純物領域１４ｂに接続されるプラグ（図示せず）までの幅に制限される。尚、サイドウォール絶縁膜１３を幅広にした分、メモリトランジスタ１０の素子領域を広げ、不純物領域１４ａ及び不純物領域１４ｂをゲート電極１２から離れる方向にシフトすることも可能である。但し、この場合は、メモリトランジスタ１０群を含むメモリ領域１０ａのサイズの増大、メモリ領域１０ａを含む半導体装置１Ａの大型化に留意する。
【００４４】
メモリトランジスタ１０のプログラムスピード向上のために、そのサイドウォール絶縁膜１３の幅Ｗ１を、ロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２よりも大きくすることに加えて、酸化膜１３ａの膜厚を薄くしてもよい。このように主に電荷が注入される窒化膜１３ｂと半導体基板２との間に設けられる酸化膜１３ａの膜厚を薄くすることで、ホットキャリアの注入確率が大きくなるため、プログラムスピードの向上が図られる。但し、酸化膜１３ａの膜厚を薄くするほど、注入された電荷が消失し易くなり、データリテンション特性が低下する可能性がある点に留意する。
【００４５】
尚、ロジックトランジスタ２０側についてそのサイドウォール絶縁膜２３の幅Ｗ２を大きくすると、ロジックトランジスタ２０のサイドウォール絶縁膜２３へのホットキャリア注入確率が低減され得る。但し、サイドウォール絶縁膜２３の幅Ｗ２が大きくなることで、ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂが長くなり、寄生抵抗が増大するため、トランジスタ性能が悪化する。
【００４６】
次に、第２の実施の形態について説明する。
図４は第２の実施の形態に係る半導体装置の一例を示す図である。図４には、第２の実施の形態に係る半導体装置の一例の要部断面を模式的に図示している。
【００４７】
図４に示す半導体装置１Ｂは、不揮発性メモリの一例であって、そのメモリ領域４０ａに設けられたトランジスタ（メモリトランジスタ）４０を有する。メモリトランジスタ４０は、ｐ型又はｎ型の半導体基板２上に形成される。半導体基板２には、シリコン基板等の各種半導体基板が用いられる。メモリトランジスタ４０が形成される領域（素子領域）は、ＳＴＩ法等を用いて半導体基板２に形成された素子分離領域３によって画定される。
【００４８】
尚、図４には１つのメモリトランジスタ４０を例示するが、半導体装置１Ｂのメモリ領域４０ａには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。
【００４９】
図４に示すように、メモリトランジスタ４０は、半導体基板２の上方に設けられたゲート絶縁膜４１、ゲート絶縁膜４１の上方に設けられたゲート電極４２、ゲート電極４２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜４３を有する。メモリトランジスタ４０は更に、ゲート電極４２の両側（ゲート長方向の両側）の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂを有する。メモリトランジスタ４０は、サイドウォール絶縁膜４３の下方の半導体基板２内で、不純物領域４４ａ及び不純物領域４４ｂの内側に、ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂを有してよい。メモリトランジスタ４０は、ゲート電極４２の下方の、不純物領域４４ａと不純物領域４４ｂの間（或いはＬＤＤ領域４５ａとＬＤＤ領域４５ｂの間）の領域に設けられるチャネル領域４６と、その下方に設けられた不純物領域４７を更に有する。
【００５０】
ここで、ゲート絶縁膜４１には、酸化シリコン等の各種絶縁材料を用いることができる。ゲート絶縁膜４１の膜厚は、例えば、メモリトランジスタ４０について設定される閾値電圧、プログラム電圧及び消去電圧に基づいて設定される。
【００５１】
ゲート電極４２には、ポリシリコン等の各種導体材料を用いることができる。
サイドウォール絶縁膜４３は、酸化シリコン等の酸化膜４３ａと、窒化シリコン等の窒化膜４３ｂが積層された構造を含む。例えば、ゲート電極４２の側壁及び半導体基板２上に断面Ｌ字状に酸化膜４３ａが設けられ、この酸化膜４３ａ上に窒化膜４３ｂが設けられる。サイドウォール絶縁膜４３は、断面Ｌ字状とした酸化膜及び窒化膜の上に更に酸化膜を設けた３層構造としたり、４層以上の絶縁膜の積層構造としたりすることもできる。このほか、サイドウォール絶縁膜４３は、酸化膜や窒化膜の単層構造とすることも可能である。
【００５２】
不純物領域４４ａ及び不純物領域４４ｂには、ｎ型又はｐ型の導電型の不純物が、所定の濃度で含まれる。
ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂには、不純物領域４４ａ及び不純物領域４４ｂに含まれる不純物と同じ導電型の不純物が、不純物領域４４ａ及び不純物領域４４ｂよりも低濃度で含まれる。
【００５３】
チャネル領域４６は、不純物を意図的に添加していないノンドープの領域、或いは、含まれる不純物が極低濃度の領域である。チャネル領域４６の不純物濃度は、例えば、１×１０17ｃｍ-3以下とされる。
【００５４】
不純物領域４７は、チャネル領域４６の下方に設けられ、チャネル領域４６よりも高濃度の不純物を含む領域である。不純物領域４７は、スクリーン層とも称される。不純物領域４７には、ソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂに含まれる不純物とは異なる導電型の不純物が、所定の濃度で含まれる。この不純物領域４７の不純物濃度によって、メモリトランジスタ４０の閾値電圧が制御される。また、不純物領域４７により、ソース領域又はドレイン領域として機能する不純物領域４４ａと不純物領域４４ｂの間のパンチスルーが抑制される。不純物領域４７は、半導体基板２とゲート絶縁膜４１との界面からチャネル領域４６の厚さ分、半導体基板２の内部に埋め込まれた位置に設けられ、その不純物濃度で閾値電圧が調整されるため、例えば、１×１０19ｃｍ-3程度の比較的高い不純物濃度とされる。
【００５５】
メモリトランジスタ４０は、サイドウォール絶縁膜４３に電荷（電子又は正孔）を蓄積することによって情報を記憶する、不揮発性メモリトランジスタである。
メモリトランジスタ４０のプログラム、リードの各動作は、上記第１の実施の形態で述べたメモリトランジスタ１０と同様に行うことができる。即ち、ゲート電極４２、不純物領域４４ａ及び不純物領域４４ｂ並びに半導体基板２の各ノードを所定の電位にしてホットキャリアを生成させ、生成させたホットキャリアをサイドウォール絶縁膜４３に注入、蓄積させることで、行う。
【００５６】
メモリトランジスタ４０では、半導体基板２の内部に埋め込まれる不純物領域４７の不純物濃度によって閾値電圧が制御され、その上方のチャネル領域４６は低不純物濃度とされる。メモリトランジスタ４０では、チャネル領域４６の不純物濃度を高くせず、その下方の不純物領域４７の不純物濃度を高くすることで、プログラム動作時のホットキャリアの生成を増大させる。この不純物領域４７は、半導体基板２とゲート絶縁膜４１との界面から離間した位置にあるため、その不純物濃度を高くしても、メモリトランジスタ４０の閾値電圧が大幅に高くなることはない。
【００５７】
即ち、このような不純物領域４７を設けないメモリトランジスタでは、ホットキャリアの生成を増大させるためにそのチャネル領域の不純物濃度を高くすると、閾値電圧が高くなり、リード電流が減少するという不都合が生じ得る。これに対し、上記のようなチャネル領域４６の下方に比較的高濃度の不純物領域４７を設けたメモリトランジスタ４０では、このような不都合を生じさせることなく、ホットキャリアの生成の増大と、閾値電圧の制御が可能になる。
【００５８】
不純物領域４７は、ホットキャリアの生成の増大、閾値電圧の制御、パンチスルーの抑制等の機能を効果的に実現するために、ソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂと接するように設けられる。
【００５９】
メモリトランジスタ４０では、上記のような不純物領域４７を採用することで、プログラムスピードの向上が図られる。
図５は第２の実施の形態に係るメモリトランジスタのプログラム特性を説明する図である。図５（Ａ）には第２の実施の形態に係るメモリトランジスタの構成例を模式的に示し、図５（Ｂ）及び図５（Ｃ）にはそれぞれゲート電圧Ｖｇ［Ｖ］とリード電流（ドレイン電流）Ｉｄ［Ａ］の関係の一例を示している。また、図６は比較例に係るメモリトランジスタのプログラム特性を説明する図である。図６（Ａ）には比較例に係るメモリトランジスタの構成例を模式的に示し、図６（Ｂ）にはそれぞれゲート電圧Ｖｇ［Ｖ］とリード電流（ドレイン電流）Ｉｄ［Ａ］の関係の一例を示している。
【００６０】
図５（Ａ）に示すメモリトランジスタ４０では、ゲート絶縁膜４１の膜厚は７ｎｍ、ゲート電極４２のゲート長Ｌｇは０．１μｍ又は０．５μｍ、サイドウォール絶縁膜４３の幅は７４ｎｍとしている。ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂは、リンを加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2の条件で四方向から注入して形成し、不純物領域４４ａ及び不純物領域４４ｂは、これよりも十分高い濃度となるように形成している。チャネル領域４６はノンドープ層とし、チャネル領域４６の下方の半導体基板２内に設けられる不純物領域４７は、ホウ素を加速エネルギー２０ｋｅＶ、ドーズ量２．４×１０13ｃｍ-2の条件で注入して形成している。
【００６１】
メモリトランジスタ４０に対するプログラム動作は、不純物領域４４ａ（ソース）及び半導体基板２を共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂ（ドレイン）を共に４．５Ｖとした電圧条件で行っている。この電圧条件で、プログラム時間Ｔｐを１ｍｓ、１００μｓ、１０μｓとしてプログラム動作を行った後、不純物領域４４ｂ（ソース）及び半導体基板２を０Ｖとし、ゲート電極４２及び不純物領域４４ａ（ドレイン）に正電圧を印加してリード動作を行っている。不純物領域４４ａの電圧は例えば０．５Ｖとする。このリード動作時のゲート電圧Ｖｇと、ドレインからソースに流れるリード電流Ｉｄの関係を、図５（Ｂ）（ゲート長０．１μｍの場合）及び図５（Ｃ）（ゲート長０．５μｍの場合）に示している。図５（Ｂ）及び図５（Ｃ）には、プログラム前のリード電流Ｉｄ（initial）も併せて示している。
【００６２】
また、図６（Ａ）に示すメモリトランジスタ４０Ａは、ゲート電極４２のゲート長Ｌｇを０．３５μｍとし、半導体基板２の表面から一定の深さのチャネル領域（便宜上「フラットチャネル領域」と言う）４６Ａが設けられている。フラットチャネル領域４６Ａは、ホウ素をドーズ量３．２×１０12ｃｍ-2の比較的低ドーズ量の条件で注入して形成している。その他の構成は、図５（Ａ）のメモリトランジスタ４０と同じである。
【００６３】
このメモリトランジスタ４０Ａに対するプログラム動作も、図５（Ａ）のメモリトランジスタ４０のプログラム動作と同じ電圧条件、同じプログラム時間条件で行い、その後、リード動作を行っている。このリード動作時のゲート電圧Ｖｇと、ドレインからソースに流れるリード電流Ｉｄの関係を、図６（Ｂ）に示している。図６（Ｂ）には、プログラム前のリード電流（initial）も併せて示している。
【００６４】
チャネル領域４６の下方に比較的高濃度の不純物領域４７を設けた図５（Ａ）のメモリトランジスタ４０では、図５（Ｂ）及び図５（Ｃ）に示すように、プログラム時間Ｔｐが１ｍｓ、１００μｓ、１０μｓと１桁ずつ短くなってもプログラムが行われている。
【００６５】
一方、フラットチャネル領域４６Ａを設けた図６（Ａ）のメモリトランジスタ４０Ａでは、図６（Ｂ）に示すように、プログラム時間Ｔｐが１ｍｓでも全くＩＶ特性に変化が認められず、プログラムが行われない。図６（Ｂ）は、初期、１０μｓ、１００μｓ、１ｍｓ後の全てのＩＶが重なり合って変化していない、即ち、プログラムが全く行われていないことを示している。フラットチャネル領域４６Ａを設けたメモリトランジスタ４０Ａでは、プログラムを行うために更に高電圧を印加しなければならず、このように高電圧を印加しても、メモリトランジスタ４０に比べてプログラムスピードは遅い。
【００６６】
図７は第２の実施の形態に係るメモリトランジスタのプログラム特性評価の説明図である。図７の横軸は、プログラム電圧Ｖｐ［Ｖ］であり、図７の縦軸は、一定時間プログラム動作を行った後に検出されるリード電流の、プログラム前のリード電流に対する比率（電流比率）Ｒ［％］である。
【００６７】
図７より、不純物領域４７を設けるメモリトランジスタ４０（図５（Ａ））では、プログラム電圧Ｖｐ＝３．５Ｖでプログラム時間Ｔｐ＝１ｍｓの条件、Ｖｐ＝４．０ＶでＴｐ＝１００μｓの条件、Ｖｐ＝４．５ＶでＴｐ＝１０μｓの条件でそれぞれプログラム動作を行った後の電流比率Ｒが、３０％程度で概ね等しくなる。つまり、メモリトランジスタ４０では、プログラム電圧Ｖｐが０．５Ｖ高くなると、プログラムスピードが１桁速くなる。
【００６８】
このようにチャネル領域４６の下方に比較的高濃度の不純物領域４７を設けるメモリトランジスタ４０では、プログラムスピードの大幅な向上を図ることができる。
次に、第３の実施の形態について説明する。
【００６９】
ここでは、第３の実施の形態として、上記第１の実施の形態で述べたメモリトランジスタ１０及びロジックトランジスタ２０と、更にＩ／Ｏトランジスタとを有する半導体装置について説明する。
【００７０】
図８〜図１３は第３の実施の形態に係る半導体装置の製造方法の一例を示す図である。ここで、図８は第１製造工程の一例の要部断面模式図、図９は第２製造工程の一例の要部断面模式図、図１０は第３製造工程の一例の要部断面模式図、図１１は第４製造工程の一例の要部断面模式図、図１２は第５製造工程の一例の要部断面模式図、図１３は第６製造工程の一例の要部断面模式図である。以下、図８〜図１３を参照し、第３の実施の形態に係る半導体装置の製造工程の一例について、順に説明する。
【００７１】
まず、図８に示すように、半導体基板２に、ＳＴＩ法を用いて、メモリトランジスタ１０（図１３）の素子領域１０ｂ、ロジックトランジスタ２０（図１３）の素子領域２０ｂ、及びＩ／Ｏトランジスタ３０（図１３）の素子領域３０ｂを画定する素子分離領域３を形成する。半導体基板２には、素子分離領域３の形成前或いは形成後に、ウェル領域６を形成する。ウェル領域６は、例えばｐ型とされる。ウェル領域６及び素子分離領域３の形成後、メモリトランジスタ１０、ロジックトランジスタ２０及びＩ／Ｏトランジスタ３０の各閾値電圧を調整するための不純物注入（チャネル不純物注入）を行う。
【００７２】
その後、熱酸化法を用いて半導体基板２上に例えば膜厚７ｎｍで酸化膜を形成し、ロジックトランジスタ２０の素子領域２０ｂに形成された当該酸化膜を除去し、再度熱酸化法を用いて半導体基板２上に例えば膜厚１．８ｎｍで酸化膜を形成する。これにより、図８に示すように、メモリトランジスタ１０の素子領域１０ｂ、ロジックトランジスタ２０の素子領域２０ｂ、及びＩ／Ｏトランジスタ３０の素子領域３０ｂにそれぞれ、所定の膜厚のゲート絶縁膜１１、ゲート絶縁膜２１及びゲート絶縁膜３１を形成する。
【００７３】
ゲート絶縁膜１１、ゲート絶縁膜２１及びゲート絶縁膜３１の形成後は、図８に示すように、ゲート電極材料であるポリシリコン４を、例えば膜厚１００ｎｍで形成する。
次いで、図９に示すように、ポリシリコン４上にレジスト材料を形成し、露光及び現像を行って、メモリトランジスタ１０のゲート電極１２を形成する領域、並びに、素子領域２０ｂ及び素子領域３０ｂを覆うレジストパターン５ａを形成する。このレジストパターン５ａをマスクにしてポリシリコン４のエッチングを行い、メモリトランジスタ１０のゲート電極１２を形成する。
【００７４】
ゲート電極１２の形成後、レジストパターン５ａを除去し、半導体基板２上に残るゲート電極１２及びポリシリコン４をマスクにして、素子領域１０ｂの半導体基板２に対し、不純物注入を行う。この不純物注入により、図１０に示すように、ゲート電極１２の両側の半導体基板２内にＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂを形成する。ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂは、例えば、ｎ型の不純物であるヒ素を、加速エネルギーが１０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2の条件で注入することで、形成する。ＬＤＤ領域１５ａとＬＤＤ領域１５ｂの間に、メモリトランジスタ１０のチャネル領域１６が形成される。
【００７５】
ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの形成後は、まず、露出するゲート電極１２、ポリシリコン４、ゲート絶縁膜１１を覆うように酸化膜１３ａを形成し、その酸化膜１３ａ上に窒化膜１３ｂを形成する。例えば、酸化膜１３ａを膜厚１０ｎｍで形成し、その上に窒化膜１３ｂを膜厚１５０ｎｍで形成する。そして、形成した酸化膜１３ａ及び窒化膜１３ｂをエッチバックすることで、図１１に示すように、素子領域１０ｂのゲート電極１２の側壁と半導体基板２の上方に、所定の幅Ｗ１を有するメモリトランジスタ１０のサイドウォール絶縁膜１３を形成する。尚、ゲート電極１２以外のポリシリコン４の側壁と半導体基板２の上方（素子分離領域３上）にも同様に、サイドウォール絶縁膜１３が形成される。
【００７６】
サイドウォール絶縁膜１３の形成後は、全面にレジスト材料を形成し、露光及び現像を行う。これにより、図１２に示すように、素子領域１０ｂ、並びに、ロジックトランジスタ２０のゲート電極２２を形成する領域、及びＩ／Ｏトランジスタ３０のゲート電極３２を形成する領域を覆うレジストパターン５ｂを形成する。このレジストパターン５ｂをマスクにしてポリシリコン４のエッチングを行い、ロジックトランジスタ２０のゲート電極２２、及びＩ／Ｏトランジスタ３０のゲート電極３２を形成する。尚、図１２には、素子分離領域３上にもポリシリコン４の一部（縁部）を残した形態を図示している。
【００７７】
ゲート電極２２及びゲート電極３２の形成後は、レジストパターン５ｂを除去し、素子領域２０ｂ及び素子領域３０ｂの半導体基板２に対してそれぞれ、不純物注入を行う。これらの不純物注入によってそれぞれ、図１３に示すように、ゲート電極２２の両側の半導体基板２内にＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂを形成し、ゲート電極３２の両側の半導体基板２内にＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂを形成する。ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂは、例えば、ｎ型の不純物であるヒ素を、加速エネルギーが１．５ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で注入することで、形成する。ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂは、例えば、ｎ型の不純物であるリンを、加速エネルギーが３５ｋｅＶ、ドーズ量が１×１０13ｃｍ-2の条件で注入することで、形成する。ＬＤＤ領域２５ａとＬＤＤ領域２５ｂの間に、ロジックトランジスタ２０のチャネル領域２６が形成され、ＬＤＤ領域３５ａとＬＤＤ領域３５ｂの間に、Ｉ／Ｏトランジスタ３０のチャネル領域３６が形成される。
【００７８】
次いで、絶縁膜、例えば酸化シリコン膜を膜厚８０ｎｍで形成し、それをエッチバックする。これにより、図１３に示すように、素子領域２０ｂのゲート電極２２の側壁と半導体基板２の上方に、所定の幅Ｗ２を有するロジックトランジスタ２０のサイドウォール絶縁膜２３を形成する。同時に、素子領域３０ｂのゲート電極３２の側壁と半導体基板２の上方に、Ｉ／Ｏトランジスタ３０のサイドウォール絶縁膜３３を形成する。ロジックトランジスタ２０のサイドウォール絶縁膜２３、及びＩ／Ｏトランジスタ３０のサイドウォール絶縁膜３３は、メモリトランジスタ１０のサイドウォール絶縁膜１３の幅Ｗ１よりも小さい所定の幅Ｗ２となるように形成される。尚、素子分離領域３上に残るポリシリコン４の側壁にも同様に、サイドウォール絶縁膜２３（又は３３）が形成される。
【００７９】
その後、ゲート電極１２とその側壁のサイドウォール絶縁膜１３、ゲート電極２２とその側壁のサイドウォール絶縁膜２３、及びゲート電極３２とその側壁のサイドウォール絶縁膜３３をマスクにして、半導体基板２に対し、リン等のｎ型の不純物を注入する。これらの不純物注入は、素子領域１０ｂ、素子領域２０ｂ及び素子領域３０ｂについて一括で行ってもよいし、素子領域１０ｂ、素子領域２０ｂ及び素子領域３０ｂについてそれぞれ行ってもよい。
【００８０】
この時、素子領域１０ｂの半導体基板２に対する不純物注入は、ＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂよりも濃度が高く、深い領域まで不純物が注入されるような条件で、行う。同様に、素子領域２０ｂの半導体基板２に対する不純物注入は、ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂよりも濃度が高く、深い領域まで不純物が注入されるような条件で、行う。素子領域３０ｂの半導体基板２に対する不純物注入は、ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂよりも濃度が高く、深い領域まで不純物が注入されるような条件で、行う。例えば、リンを、加速エネルギーが８ｋｅＶ、ドーズ量が１×１０16ｃｍ-2の条件で注入する。これにより、素子領域１０ｂの半導体基板２内の、ｎ型のＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂの外側に、メモリトランジスタ１０のソース領域又はドレイン領域として機能するｎ型の不純物領域１４ａ及び不純物領域１４ｂを形成する。同様に、素子領域２０ｂの半導体基板２内の、ｎ型のＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂの外側に、ロジックトランジスタ２０のソース領域又はドレイン領域として機能するｎ型の不純物領域２４ａ及び不純物領域２４ｂを形成する。素子領域３０ｂの半導体基板２内の、ｎ型のＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂの外側に、Ｉ／Ｏトランジスタ３０のソース領域又はドレイン領域として機能するｎ型の不純物領域３４ａ及び不純物領域３４ｂを形成する。
【００８１】
以上の工程により、図１３に示すような、共通の半導体基板２上にメモリトランジスタ１０、ロジックトランジスタ２０及びＩ／Ｏトランジスタ３０が混載された半導体装置１Ｃ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【００８２】
第３の実施の形態に係る半導体装置１Ｃでは、メモリトランジスタ１０のサイドウォール絶縁膜１３の幅Ｗ１が、ロジックトランジスタ２０のサイドウォール絶縁膜２３（及びＩ／Ｏトランジスタ３０のサイドウォール絶縁膜３３）の幅Ｗ２よりも大きな幅とされる。これにより、上記第１の実施の形態で述べたように、メモリトランジスタ１０のプログラムスピードの向上が図られる。以上の工程により、優れたプログラムスピードを示すメモリトランジスタ１０を備えた半導体装置１Ｃの製造が可能になる。
【００８３】
尚、ここでは１つのメモリトランジスタ１０を例示したが、半導体装置１Ｃには、複数のメモリトランジスタ１０、或いは少なくとも１つのメモリトランジスタ１０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ２０を例示したが、半導体装置１Ｃには、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｃには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【００８４】
次に、第４の実施の形態について説明する。
ここでは、第４の実施の形態として、上記第２の実施の形態で述べたメモリトランジスタ４０と、更にロジックトランジスタ及びＩ／Ｏトランジスタとを有する半導体装置について説明する。
【００８５】
図１４〜図２５は第４の実施の形態に係る半導体装置の製造方法の一例を示す図である。ここで、図１４は第１製造工程の一例の要部断面模式図、図１５は第２製造工程の一例の要部断面模式図、図１６は第３製造工程の一例の要部断面模式図、図１７は第４製造工程の一例の要部断面模式図、図１８は第５製造工程の一例の要部断面模式図、図１９は第６製造工程の一例の要部断面模式図、図２０は第７製造工程の一例の要部断面模式図、図２１は第８製造工程の一例の要部断面模式図、図２２は第９製造工程の一例の要部断面模式図、図２３は第１０製造工程の一例の要部断面模式図、図２４は第１１製造工程の一例の要部断面模式図、図２５は第１２製造工程の一例の要部断面模式図である。以下、図１４〜図２５を参照し、第４の実施の形態に係る半導体装置の製造工程の一例について、順に説明する。
【００８６】
まず、図１４に示すように、半導体基板２上に、メモリトランジスタ４０（図２５）の素子領域４０ｂが開口され、ロジックトランジスタ２０（図２５）の素子領域２０ｂ、及びＩ／Ｏトランジスタ３０（図２５）の素子領域３０ｂが覆われたレジストパターン５ｃを形成する。このレジストパターン５ｃをマスクにして、素子領域４０ｂの半導体基板２に対し、所定の不純物注入を行う。この不純物注入により、素子領域４０ｂの半導体基板２内に、ウェル領域６ａ、及びメモリトランジスタ４０のチャネル領域４６（図２５）の下方に設ける比較的高濃度の不純物領域４７を形成する。ウェル領域６ａ及び不純物領域４７は、例えばｐ型とされる。
【００８７】
この不純物注入は、例えば、次のような条件で行われる。ホウ素を１３５ｋｅＶ又は１８５ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-2の条件で注入する。ゲルマニウム（Ｇｅ）を３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。炭素（Ｃ）を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量３×１０13ｃｍ-2の条件で注入する。これらの各不純物をそれぞれ所定の条件で注入することにより、素子領域４０ｂの半導体基板２内に、ｐ型のウェル領域６ａ及び不純物領域４７が形成される。尚、ゲルマニウム及び炭素を注入することで、不純物領域４７に含まれるｐ型の不純物の、下方や上方の領域への拡散が抑制される。
【００８８】
ウェル領域６ａ及び不純物領域４７の形成後は、レジストパターン５ｃを除去し、半導体基板２上に半導体材料をエピタキシャル成長させる。例えば、半導体基板２としてシリコン基板を用いる場合、その上に同種の半導体材料であるシリコンを、膜厚２５ｎｍで、エピタキシャル成長させる。半導体材料のエピタキシャル成長により、図１５に示すように、素子領域４０ｂの不純物領域４７上に、半導体層８（ノンドープ層）を形成する。この半導体層８に、メモリトランジスタ４０のチャネル領域４６が形成される。尚、エピタキシャル成長により、素子領域２０ｂ及び素子領域３０ｂにも、素子領域４０ｂの半導体層８と同様の半導体層が形成されるが、ここでは便宜上、半導体基板２と一体のものとして説明する。半導体層８の形成後、図１５に示すように、素子領域４０ｂ、素子領域３０ｂ及び素子領域２０ｂを画定する素子分離領域３を形成する。
【００８９】
次いで、図１６に示すように、素子領域４０ｂが覆われ、素子領域２０ｂ及び素子領域３０ｂが開口されたレジストパターン５ｄを形成する。このレジストパターン５ｄをマスクにして、素子領域２０ｂ及び素子領域３０ｂの半導体基板２に対し、所定の不純物注入を行う。この不純物注入により、図１６に示すように、素子領域２０ｂ及び素子領域３０ｂの半導体基板２内に、ウェル領域６ｂを形成する。ウェル領域６ｂは、例えばｐ型とされる。ウェル領域６ｂの形成は、例えば、ホウ素を１３５ｋｅＶ又は１８５ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-2の条件で注入し、フッ化ホウ素（ＢＦ，ＢＦ２）を１５ｋｅＶの加速エネルギーでドーズ量３×１０12ｃｍ-2の条件で注入して行う。
【００９０】
ウェル領域６ｂの形成後は、レジストパターン５ｄを除去し、図１７に示すように、素子領域３０ｂ及び素子領域４０ｂが覆われ、素子領域２０ｂが開口されたレジストパターン５ｅを新たに形成する。このレジストパターン５ｅをマスクにして、素子領域２０ｂの半導体基板２に対し、ロジックトランジスタ２０の閾値電圧を調整するための不純物注入を行う。この不純物注入は、例えば、フッ化ホウ素を１５ｋｅＶの加速エネルギーでドーズ量１×１０13ｃｍ-2の条件で注入して行う。これにより、図１７に示すように、ロジックトランジスタ２０のチャネル領域２６が形成される。
【００９１】
その後、レジストパターン５ｅを除去し、図１８に示すように、熱酸化法を用いて素子領域２０ｂ、素子領域３０ｂ及び素子領域４０ｂの半導体基板２上に例えば膜厚７ｎｍで酸化膜７を形成する。そして、素子領域２０ｂが開口されたレジストパターン５ｆを新たに形成し、素子領域２０ｂの半導体基板２上に形成された酸化膜７を除去する。
【００９２】
次いで、レジストパターン５ｆを除去し、再度熱酸化法を用いて半導体基板２上に例えば膜厚１．８ｎｍで酸化膜を形成する。これにより、図１９に示すように、ロジックトランジスタ２０の素子領域２０ｂ、Ｉ／Ｏトランジスタ３０の素子領域３０ｂ、及びメモリトランジスタ４０の素子領域４０ｂにそれぞれ、所定の膜厚のゲート絶縁膜２１、ゲート絶縁膜３１及びゲート絶縁膜４１を形成する。
【００９３】
ゲート絶縁膜２１、ゲート絶縁膜３１及びゲート絶縁膜４１の形成後は、図２０に示すように、ゲート電極材料であるポリシリコン４を、例えば膜厚１００ｎｍで形成し、そのパターニングを行う。これにより、ロジックトランジスタ２０のゲート電極２２、Ｉ／Ｏトランジスタ３０のゲート電極３２、及びメモリトランジスタ４０のゲート電極４２を形成する。
【００９４】
ゲート電極２２、ゲート電極３２及びゲート電極４２の形成後、図２１に示すように、素子領域４０ｂが開口されたレジストパターン５ｇを形成し、これをマスクにして素子領域４０ｂの半導体基板２に対し、不純物注入を行う。この不純物注入により、図２１に示すように、ゲート電極４２の両側の半導体基板２内にＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂを形成する。ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂは、例えば、ｎ型の不純物であるヒ素を、加速エネルギーが１０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2の条件で注入することで、形成する。先に形成した比較的高濃度の不純物領域４７の上方で、ＬＤＤ領域４５ａとＬＤＤ領域４５ｂの間に、メモリトランジスタ４０のチャネル領域４６が形成される。
【００９５】
同様にして、図２２に示すように、素子領域３０ｂが開口されたレジストパターン５ｈを形成し、これをマスクにして素子領域３０ｂの半導体基板２に対して不純物注入を行い、Ｉ／Ｏトランジスタ３０のＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂを形成する。また、図２３に示すように、素子領域２０ｂが開口されたレジストパターン５ｉを形成し、これをマスクにして素子領域２０ｂの半導体基板２に対して不純物注入を行い、ロジックトランジスタ２０のＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂを形成する。図２２に示すＩ／Ｏトランジスタ３０のＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂは、例えば、ｎ型の不純物であるリンを、加速エネルギーが３５ｋｅＶ、ドーズ量が３×１０13ｃｍ-2の条件で注入することで、形成する。図２３に示すロジックトランジスタ２０のＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂは、例えば、ｎ型の不純物であるヒ素を、加速エネルギーが１．５ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件で注入することで、形成する。ＬＤＤ領域３５ａとＬＤＤ領域３５ｂの間に、Ｉ／Ｏトランジスタ３０のチャネル領域３６が形成され、ＬＤＤ領域２５ａとＬＤＤ領域２５ｂの間に、ロジックトランジスタ２０のチャネル領域２６が形成される。
【００９６】
尚、図２１〜図２３に示す工程は、互いに順序を入れ替えて実施してもよい。
次いで、絶縁膜、例えば酸化シリコン膜若しくは窒化シリコン膜又はこれらの積層膜を膜厚８０ｎｍで形成し、それをエッチバックする。これにより、図２４に示すように、ゲート電極２２、ゲート電極３２及びゲート電極４２の各側壁に、サイドウォール絶縁膜２３、サイドウォール絶縁膜３３及びサイドウォール絶縁膜４３を形成する。
【００９７】
尚、サイドウォール絶縁膜４３のみを、酸化シリコン等の酸化膜と、窒化シリコン等の窒化膜との積層構造とする場合には、上記図１９のようにゲート絶縁膜２１、ゲート絶縁膜３１及びゲート絶縁膜４１を形成した後、次のような工程を実施すればよい。
【００９８】
即ち、上記図１９の工程後、まず、ゲート絶縁膜２１、ゲート絶縁膜３１及びゲート絶縁膜４１の上にポリシリコン４を形成する。次いで、第３の実施の形態で述べた上記図９の工程の例に従い、メモリトランジスタ４０の素子領域４０ｂにゲート電極４２（図９のゲート電極１２に相当する要素）を形成する。次いで、上記図１０（又は図２１）の工程の例に従い、メモリトランジスタ４０の素子領域４０ｂにＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂ（図１０のＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂに相当する要素）を形成する。次いで、上記図１１の工程の例に従い、所定の膜厚で酸化膜と窒化膜（図１１の酸化膜１３ａ及び窒化膜１３ｂに相当する要素）を積層して形成し、それらをエッチバックすることで、酸化膜と窒化膜の積層構造のサイドウォール絶縁膜４３（図１１のサイドウォール絶縁膜１３に相当する要素）を形成する。次いで、上記図１２の工程の例に従い、素子領域３０ｂ及び素子領域２０ｂのポリシリコン４をパターニングしてゲート電極３２及びゲート電極２２を形成する。
【００９９】
その後、この第４の実施の形態で述べた図２２及び図２３の工程の例に従い、素子領域３０ｂ並びに素子領域２０ｂにそれぞれ、ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂ並びにＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂを形成する。そして、絶縁膜として例えば単層の酸化シリコン膜を所定の膜厚で形成し、それをエッチバックすることで、素子領域３０ｂ及び素子領域２０ｂにそれぞれ単層構造のサイドウォール絶縁膜３３及びサイドウォール絶縁膜２３を形成する。
【０１００】
これにより、素子領域４０ｂのサイドウォール絶縁膜４３を酸化膜と窒化膜の積層構造とし、素子領域３０ｂのサイドウォール絶縁膜３３及び素子領域２０ｂのサイドウォール絶縁膜２３を単層構造として、図２４のような構造を得ることができる。これにより、サイドウォール絶縁膜４３に電荷を蓄積させ易くすると共に、サイドウォール絶縁膜３３及びサイドウォール絶縁膜２３への電荷の蓄積を抑制してＩ／Ｏトランジスタ３０及びロジックトランジスタ２０の性能劣化を抑制することが可能になる。
【０１０１】
このようにサイドウォール絶縁膜３３、サイドウォール絶縁膜４３、サイドウォール絶縁膜２３に採用する構造によって、適宜工程を変更してもよい。
上記のようにして図２４の工程まで行った後、図２５の工程に進む。ここではまず、ゲート電極２２とその側壁のサイドウォール絶縁膜２３、ゲート電極３２とその側壁のサイドウォール絶縁膜３３、及びゲート電極４２とその側壁のサイドウォール絶縁膜４３をマスクにして、半導体基板２に対し、リン等のｎ型の不純物を注入する。これらの不純物注入は、リンを、加速エネルギーが８ｋｅＶ、ドーズ量が１×１０16ｃｍ-2の条件で注入することで、行う。これにより、図２５に示すように、素子領域２０ｂの半導体基板２内の、ｎ型のＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂの外側に、ロジックトランジスタ２０のソース領域又はドレイン領域として機能するｎ型の不純物領域２４ａ及び不純物領域２４ｂを形成する。同様に、図２５に示すように、素子領域３０ｂの半導体基板２内の、ｎ型のＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂの外側に、Ｉ／Ｏトランジスタ３０のソース領域又はドレイン領域として機能するｎ型の不純物領域３４ａ及び不純物領域３４ｂを形成する。図２５に示すように、素子領域４０ｂの半導体基板２内の、ｎ型のＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂの外側に、メモリトランジスタ４０のソース領域又はドレイン領域として機能するｎ型の不純物領域４４ａ及び不純物領域４４ｂを形成する。
【０１０２】
以上の工程により、図２５に示すような、共通の半導体基板２上にロジックトランジスタ２０、Ｉ／Ｏトランジスタ３０及びメモリトランジスタ４０が混載された半導体装置１Ｄ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１０３】
第４の実施の形態に係る半導体装置１Ｄでは、メモリトランジスタ４０に不純物濃度の低いチャネル領域４６が設けられ、その下方に、比較的高濃度の不純物領域４７が設けられる。これにより、上記第２の実施の形態で述べたように、メモリトランジスタ４０のプログラムスピードの向上が図られる。以上の工程により、優れたプログラムスピードを示すメモリトランジスタ４０を備えた半導体装置１Ｄの製造が可能になる。
【０１０４】
尚、ここでは１つのメモリトランジスタ４０を例示したが、半導体装置１Ｄには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ２０を例示したが、半導体装置１Ｄには、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｄには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１０５】
次に、第５の実施の形態について説明する。
ここでは、第５の実施の形態として、上記のような低不純物濃度のチャネル領域の下方に高不純物濃度の領域を設けるチャネル構造を、メモリトランジスタ及びそれと混載されるロジックトランジスタの双方に採用した半導体装置について説明する。
【０１０６】
図２６〜図３１は第５の実施の形態に係る半導体装置の製造方法の一例を示す図である。ここで、図２６は第１製造工程の一例の要部断面模式図、図２７は第２製造工程の一例の要部断面模式図、図２８は第３製造工程の一例の要部断面模式図、図２９は第４製造工程の一例の要部断面模式図、図３０は第５製造工程の一例の要部断面模式図、図３１は第６製造工程の一例の要部断面模式図である。以下、図２６〜図３１を参照し、第５の実施の形態に係る半導体装置の製造工程の一例について、順に説明する。
【０１０７】
まず、図２６に示すように、半導体基板２上に、メモリトランジスタ４０（図３１）の素子領域４０ｂ、及びロジックトランジスタ５０（図３１）の素子領域５０ｂが開口され、Ｉ／Ｏトランジスタ３０（図３１）の素子領域３０ｂが覆われたレジストパターン５ｊを形成する。このレジストパターン５ｊをマスクにして、素子領域４０ｂ及び素子領域５０ｂの半導体基板２に対し、所定の不純物注入を行う。この不純物注入により、ウェル領域６ａ、並びに、メモリトランジスタ４０の比較的高濃度の不純物領域４７、及びロジックトランジスタ５０の比較的高濃度の不純物領域５７を形成する。ウェル領域６ａ、不純物領域４７及び不純物領域５７は、例えばｐ型とされる。
【０１０８】
この不純物注入は、例えば、次のような条件で行われる。ホウ素を１３５ｋｅＶ又は１８５ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-2の条件で注入する。ゲルマニウムを３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量５×１０12ｃｍ-2の条件で注入する。フッ化ホウ素を１０ｋｅＶの加速エネルギーでドーズ量１．５×１０12ｃｍ-2の条件で注入する。これらの各不純物をそれぞれ所定の条件で注入することにより、素子領域４０ｂの半導体基板２内にｐ型のウェル領域６ａ及び不純物領域４７が形成され、素子領域５０ｂの半導体基板２内にｐ型のウェル領域６ａ及び不純物領域５７が形成される。尚、ゲルマニウム及び炭素を注入することで、不純物領域４７及び不純物領域５７に含まれるｐ型の不純物の、下方や上方の領域への拡散が抑制される。
【０１０９】
形成するロジックトランジスタ５０を超低リークトランジスタとする場合には、ジャンクションリーク電流を十分小さく抑えるために、上記不純物領域５７の濃度が、メモリトランジスタ４０の不純物領域４７の最適濃度に比べて、低く設定される。
【０１１０】
そのため、ロジックトランジスタ５０を超低リークトランジスタとする場合は、図２６に示す工程で、そのロジックトランジスタ５０に最適な濃度の不純物領域５７が得られるような条件で、素子領域５０ｂの半導体基板２に対する不純物注入を行う。そうしたうえで、続く図２７に示すように、メモリトランジスタ４０の素子領域４０ｂの半導体基板２に対し、追加の不純物注入を行い、メモリトランジスタ４０に最適な濃度の不純物領域４７を得る。この追加の不純物注入は、図２７に示すように、素子領域４０ｂが開口されたレジストパターン５ｋをマスクにして、例えば、ホウ素を２０ｋｅＶの加速エネルギーでドーズ量２．５×１０13ｃｍ-2の条件で注入することで、行う。
【０１１１】
その後は、半導体基板２上に半導体材料をエピタキシャル成長させ、図２８に示すように、素子領域４０ｂの不純物領域４７上、及び素子領域５０ｂの不純物領域５７上に、半導体層８ａ（ノンドープ層）を形成する。この半導体層８ａに、メモリトランジスタ４０のチャネル領域４６、及びロジックトランジスタ５０のチャネル領域５６が形成される。尚、エピタキシャル成長により、素子領域３０ｂにも、素子領域４０ｂ及び素子領域５０ｂの半導体層８ａと同様の半導体層が形成されるが、ここでは便宜上、半導体基板２と一体のものとして説明する。半導体層８ａの形成後、図２８に示すように、素子領域４０ｂ、素子領域３０ｂ及び素子領域５０ｂを画定する素子分離領域３を形成する。
【０１１２】
次いで、図２９に示すように、素子領域３０ｂが開口されたレジストパターン５ｍをマスクにして不純物注入を行い、素子領域３０ｂの半導体基板２内にウェル領域６ｂを形成する。ウェル領域６ｂは、例えばｐ型とされる。その後、素子領域３０ｂの半導体基板２に対し、Ｉ／Ｏトランジスタ３０の閾値電圧を調整するための不純物注入を行ってもよい。
【０１１３】
以後は、上記第４の実施の形態で述べた図１８〜図２５と同様の工程を実施し、図３０、更に図３１に示すような構造を得る。
即ち、まず上記図１８及び図１９の工程の例に従い、熱酸化法により、素子領域３０ｂ、素子領域４０ｂ及び素子領域５０ｂにそれぞれ、所定の膜厚のゲート絶縁膜３１、ゲート絶縁膜４１及びゲート絶縁膜５１を形成する。次いで、上記図２０の工程の例に従い、ポリシリコンの形成とそのパターニングにより、ゲート電極３２、ゲート電極４２及びゲート電極５２を形成する。そして、上記図２１〜図２３の工程の例に従い、所定条件の不純物注入により、ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂ、ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂ、ＬＤＤ領域５５ａ及びＬＤＤ領域５５ｂを形成する。ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂ、ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂ、ＬＤＤ領域５５ａ及びＬＤＤ領域５５ｂは、例えばｎ型である。これにより、図３０のような構造を得る。ＬＤＤ領域３５ａとＬＤＤ領域３５ｂの間に、Ｉ／Ｏトランジスタ３０のチャネル領域３６が形成される。ＬＤＤ領域４５ａとＬＤＤ領域４５ｂの間に、メモリトランジスタ４０のチャネル領域４６が形成される。ＬＤＤ領域５５ａとＬＤＤ領域５５ｂの間に、ロジックトランジスタ５０のチャネル領域５６が形成される。
【０１１４】
更に、上記図２４の工程の例に従い、絶縁膜の形成とそのエッチバックにより、ゲート電極３２、ゲート電極４２及びゲート電極５２の各側壁に、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３及びサイドウォール絶縁膜５３を形成する。そして、上記図２５の工程の例に従い、所定条件の不純物注入により、Ｉ／Ｏトランジスタ３０、メモリトランジスタ４０及びロジックトランジスタ５０の、各々のソース領域又はドレイン領域として機能する不純物領域を形成する。即ち、素子領域３０ｂの半導体基板２内の、ｎ型のＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂの外側に、Ｉ／Ｏトランジスタ３０のソース領域又はドレイン領域として機能するｎ型の不純物領域３４ａ及び不純物領域３４ｂを形成する。同様に、素子領域４０ｂの半導体基板２内の、ｎ型のＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂの外側に、メモリトランジスタ４０のソース領域又はドレイン領域として機能するｎ型の不純物領域４４ａ及び不純物領域４４ｂを形成する。素子領域５０ｂの半導体基板２内の、ｎ型のＬＤＤ領域５５ａ及びＬＤＤ領域５５ｂの外側に、ロジックトランジスタ５０のソース領域又はドレイン領域として機能するｎ型の不純物領域５４ａ及び不純物領域５４ｂを形成する。これにより、図３１のような構造を得る。
【０１１５】
尚、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３、サイドウォール絶縁膜５３は、酸化膜若しくは窒化膜の単層構造、又は酸化膜と窒化膜の積層構造とすることができる。上記第４の実施の形態で述べたように、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３、サイドウォール絶縁膜５３に採用する構造によって、適宜工程を変更してもよい。
【０１１６】
以上の工程により、共通の半導体基板２上にＩ／Ｏトランジスタ３０、メモリトランジスタ４０及びロジックトランジスタ５０が混載された半導体装置１Ｅ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１１７】
第５の実施の形態に係る半導体装置１Ｅでは、メモリトランジスタ４０に不純物濃度の低いチャネル領域４６が設けられ、その下方に、比較的高濃度の不純物領域４７が設けられる。これにより、上記第２の実施の形態で述べたように、メモリトランジスタ４０のプログラムスピードの向上が図られる。更に、この第５の実施の形態に係る半導体装置１Ｅでは、ロジックトランジスタ５０にも同様に、不純物濃度の低いチャネル領域５６が設けられ、その下方に、比較的高濃度の不純物領域５７が設けられる。これにより、ロジックトランジスタ５０の閾値電圧のばらつき低減、消費電力の低減等が図られる。以上の工程により、優れたプログラムスピードを示すメモリトランジスタ４０、及び優れた動作性能を示すロジックトランジスタ５０を備えた半導体装置１Ｅの製造が可能になる。
【０１１８】
尚、ここでは超低リークのロジックトランジスタ５０を想定し、まずそれに最適な濃度の不純物領域５７を得る条件で不純物注入を行い（図２６）、追加の不純物注入を行ってメモリトランジスタ４０に最適な濃度の不純物領域４７を得る（図２７）場合を例示した。
【０１１９】
一方、半導体装置１Ｅ全体の消費電力の制約が緩和される場合は、ロジックトランジスタ５０のリーク電流に対する制約も緩和される。この場合は、ロジックトランジスタ５０の上記不純物領域５７を、より高不純物濃度としてもよい。この時の不純物注入の条件としては、次のようなものを採用できる。ホウ素を１３５ｋｅＶ又は１８５ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-2の条件で注入する。ゲルマニウムを３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量１．８×１０13ｃｍ-2の条件で注入する。フッ化ホウ素を２５ｋｅＶの加速エネルギーでドーズ量６×１０12ｃｍ-2の条件で注入する。フッ化ホウ素を１０ｋｅＶの加速エネルギーでドーズ量３．０×１０12ｃｍ-2の条件で注入する。図２６の工程において、各不純物をこのような条件で注入することにより、半導体基板２内にｐ型のウェル領域６ａ、不純物領域４７及び不純物領域５７を形成する。その後は、図２７の工程を経ずに、図２８以降の工程を実施すればよい。このような手法を用いる場合、メモリトランジスタ４０の閾値電圧は、追加の不純物注入を行って不純物領域４７を得る上記手法（図２６及び図２７）に比べて、若干高くなる。しかし、半導体装置１Ｅ全体の消費電力の制約が緩和されているので、メモリトランジスタ４０のリード電圧を高く設定することで対処できる。
【０１２０】
また、リーク電流に対する制約が緩和され、ロジックトランジスタ５０の上記不純物領域５７を、より高不純物濃度とすることができる場合には、次のような手法を用いてもよい。即ち、図２６の工程において、メモリトランジスタ４０に最適な濃度の不純物領域４７を得る条件で、素子領域４０ｂ及び素子領域５０ｂの半導体基板２に対して同時に不純物注入を行う。これにより、素子領域４０ｂの半導体基板２内に、メモリトランジスタ４０に最適な濃度の不純物領域４７を形成し、ロジックトランジスタ５０の素子領域５０ｂの半導体基板２内に、当該不純物領域４７と同等濃度の不純物領域５７を形成する。その後は、図２７の工程を経ずに、図２８以降の工程を実施すればよい。ロジックトランジスタ５０のリーク電流に対する制約が緩和されている場合には、このような手法を用いることもできる。
【０１２１】
また、リーク電流に対する制約が緩和され、ロジックトランジスタ５０の上記不純物領域５７を、より高不純物濃度とすることができる場合には、次のような手法を用いてもよい。即ち、図２６の工程において、超低リークのロジックトランジスタ５０に最適な濃度よりも高い濃度の不純物領域が得られ、且つ、メモリトランジスタ４０に最適な濃度よりも低い濃度の不純物領域が得られるような条件で、不純物注入を行う。このような条件で素子領域４０ｂ及び素子領域５０ｂの半導体基板２に対して同時に不純物注入を行い、上記手法（図２６及び図２７）に比べて低濃度の不純物領域４７と高濃度の不純物領域５７とを形成する。その後は、図２７の工程を経ずに、図２８以降の工程を実施すればよい。ロジックトランジスタ５０のリーク電流に対する制約が緩和されている場合には、このような手法を用いることもできる。
【０１２２】
不純物領域４７及び不純物領域５７に関して述べた上記のいずれの別法においても、図２７に示したような追加の不純物注入の工程を省略し、半導体装置１Ｅの製造工数の削減を図ることができる。
【０１２３】
尚、ここでは１つのメモリトランジスタ４０を例示したが、半導体装置１Ｅには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ５０を例示したが、半導体装置１Ｅには、複数のロジックトランジスタ５０、或いは少なくとも１つのロジックトランジスタ５０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｅには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１２４】
次に、第６の実施の形態について説明する。
図３２は第６の実施の形態に係る半導体装置の第１構成例を示す図である。図３２には半導体装置の第１構成例の要部断面を模式的に図示している。
【０１２５】
図３２に示す半導体装置１Ｆａは、ロジックトランジスタ２０のサイドウォール絶縁膜２３の幅Ｗ２よりも大きな幅Ｗ１のサイドウォール絶縁膜４３を有するメモリトランジスタ４０を備えている点で、上記第４の実施の形態で述べた半導体装置１Ｄ（図２５）と相違する。尚、図３２には、酸化膜４３ａと窒化膜４３ｂの積層構造を有するサイドウォール絶縁膜４３を例示している。
【０１２６】
図３２に示すような半導体装置１Ｆａは、例えば、上記第４の実施の形態で述べた図１４〜図１７の工程を実施した後、上記第３の実施の形態で述べた図８〜図１３の工程の例に従って各要素を形成することで、得ることができる。
【０１２７】
即ち、まず上記図１４〜図１７の工程を実施し、上記図１７のような、素子分離領域３で画定されたメモリトランジスタ４０の素子領域４０ｂ、Ｉ／Ｏトランジスタ３０の素子領域３０ｂ、及びロジックトランジスタ２０の素子領域２０ｂを含む半導体基板２を得る。メモリトランジスタ４０の素子領域４０ｂには、ウェル領域６ａ、不純物領域４７及びチャネル領域４６（半導体層８）が含まれる。Ｉ／Ｏトランジスタ３０の素子領域３０ｂには、ウェル領域６ｂが含まれる。ロジックトランジスタ２０の素子領域２０ｂには、ウェル領域６ｂ及びチャネル領域２６が含まれる。ウェル領域６ａ、ウェル領域６ｂ及び不純物領域４７は、例えばｐ型とされる。
【０１２８】
その後、素子領域４０ｂ、素子領域３０ｂ及び素子領域２０ｂにそれぞれ、上記図８の例に従い、所定の膜厚のゲート絶縁膜４１（図８のゲート絶縁膜１１に相当する要素）、ゲート絶縁膜３１及びゲート絶縁膜２１を形成し、これらの上にポリシリコン４を形成する。
【０１２９】
次いで、上記図９の例に従い、そのポリシリコン４をパターニングし、メモリトランジスタ４０のゲート電極４２（図９のゲート電極１２に相当する要素）を形成する。
次いで、上記図１０の例に従い、不純物注入によって、メモリトランジスタ４０のＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂ（図１０のＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂに相当する要素）を形成する。ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂは、例えばｎ型とされる。
【０１３０】
次いで、上記図１１の例に従い、酸化膜４３ａ及び窒化膜４３ｂ（図１１の酸化膜１３ａ及び窒化膜１３ｂに相当する要素）の形成とそのエッチバックを行う。これにより、所定の幅Ｗ１を有するメモリトランジスタ４０のサイドウォール絶縁膜４３（図１１のサイドウォール絶縁膜１３に相当する要素）を形成する。
【０１３１】
次いで、上記図１２の例に従い、素子領域３０ｂ及び素子領域２０ｂのポリシリコン４をパターニングし、Ｉ／Ｏトランジスタ３０のゲート電極３２、及びロジックトランジスタ２０のゲート電極２２を形成する。
【０１３２】
次いで、上記図１３の例に従い、素子領域３０ｂの半導体基板２内にＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂを形成し、素子領域２０ｂの半導体基板２内にＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂを形成する。ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂ、ＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂは、例えばｎ型とされる。更に、絶縁膜の形成とそのエッチバックによって、素子領域３０ｂのゲート電極３２の側壁及び素子領域２０ｂのゲート電極２２の側壁にそれぞれ、サイドウォール絶縁膜３３及びサイドウォール絶縁膜２３を形成する。そして、不純物注入によって、素子領域４０ｂにメモリトランジスタ４０のソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂ（図１３の不純物領域１４ａ及び不純物領域１４ｂに相当する要素）を形成する。同様に、不純物注入によって、素子領域３０ｂにＩ／Ｏトランジスタ３０のソース領域又はドレイン領域として機能する不純物領域３４ａ及び不純物領域３４ｂを形成し、素子領域２０ｂにロジックトランジスタ２０のソース領域又はドレイン領域として機能する不純物領域２４ａ及び不純物領域２４ｂを形成する。不純物領域４４ａ及び不純物領域４４ｂ、不純物領域３４ａ及び不純物領域３４ｂ、不純物領域２４ａ及び不純物領域２４ｂは、例えばｎ型とされる。
【０１３３】
このような工程により、図３２に示すような半導体装置１Ｆａ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１３４】
第６の実施の形態に係る第１構成例の半導体装置１Ｆａでは、メモリトランジスタ４０に不純物濃度の低いチャネル領域４６が設けられ、その下方に、比較的高濃度の不純物領域４７が設けられる。更に、メモリトランジスタ４０のサイドウォール絶縁膜４３の幅Ｗ１が、ロジックトランジスタ２０のサイドウォール絶縁膜２３（及びＩ／Ｏトランジスタ３０のサイドウォール絶縁膜３３）の幅Ｗ２よりも大きな幅とされる。これらの構成は、上記第１及び第２の実施の形態で述べたように、メモリトランジスタ４０のプログラムスピードの向上に寄与する。これらの構成を採用することにより、優れたプログラムスピードを示すメモリトランジスタ４０を備えた半導体装置１Ｆａが実現可能になる。
【０１３５】
尚、ここでは１つのメモリトランジスタ４０を例示したが、半導体装置１Ｆａには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ２０を例示したが、半導体装置１Ｆａには、複数のロジックトランジスタ２０、或いは少なくとも１つのロジックトランジスタ２０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｆａには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１３６】
図３３は第６の実施の形態に係る半導体装置の第２構成例を示す図である。図３３には半導体装置の第２構成例の要部断面を模式的に図示している。
図３３に示す半導体装置１Ｆｂは、ロジックトランジスタ５０のサイドウォール絶縁膜５３の幅Ｗ２よりも大きな幅Ｗ１のサイドウォール絶縁膜４３を有するメモリトランジスタ４０を備えている点で、上記第５の実施の形態で述べた半導体装置１Ｅ（図３１）と相違する。尚、図３３には、酸化膜４３ａと窒化膜４３ｂの積層構造を有するサイドウォール絶縁膜４３を例示している。
【０１３７】
図３３に示すような半導体装置１Ｆｂは、例えば、上記第５の実施の形態で述べた図２６〜図２９の工程を実施した後、上記第３の実施の形態で述べた図８〜図１３の工程の例に従って各要素を形成することで、得ることができる。
【０１３８】
即ち、まず上記図２６〜図２９の工程を実施し、上記図２９のような、素子分離領域３で画定されたメモリトランジスタ４０の素子領域４０ｂ、Ｉ／Ｏトランジスタ３０の素子領域３０ｂ、及びロジックトランジスタ５０の素子領域５０ｂを含む半導体基板２を得る。メモリトランジスタ４０の素子領域４０ｂには、ウェル領域６ａ、不純物領域４７及びチャネル領域４６（半導体層８ａ）が含まれる。Ｉ／Ｏトランジスタ３０の素子領域３０ｂには、ウェル領域６ｂが含まれる。ロジックトランジスタ２０の素子領域２０ｂには、ウェル領域６ａ、不純物領域５７及びチャネル領域５６（半導体層８ａ）が含まれる。ウェル領域６ａ、ウェル領域６ｂ、不純物領域４７及び不純物領域５７は、例えばｐ型とされる。
【０１３９】
その後、素子領域４０ｂ、素子領域３０ｂ及び素子領域５０ｂにそれぞれ、上記図８の例に従い、所定の膜厚のゲート絶縁膜４１（図８のゲート絶縁膜１１に相当する要素）、ゲート絶縁膜３１及びゲート絶縁膜５１（図８のゲート絶縁膜２１に相当する要素）を形成する。更に、これらの上にポリシリコン４を形成する。
【０１４０】
次いで、上記図９の例に従い、そのポリシリコン４をパターニングし、メモリトランジスタ４０のゲート電極４２（図９のゲート電極１２に相当する要素）を形成する。
次いで、上記図１０の例に従い、不純物注入によって、メモリトランジスタ４０のＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂ（図１０のＬＤＤ領域１５ａ及びＬＤＤ領域１５ｂに相当する要素）を形成する。ＬＤＤ領域４５ａ及びＬＤＤ領域４５ｂは、例えばｎ型とされる。
【０１４１】
次いで、上記図１１の例に従い、酸化膜４３ａ及び窒化膜４３ｂ（図１１の酸化膜１３ａ及び窒化膜１３ｂに相当する要素）の形成とそのエッチバックを行う。これにより、所定の幅Ｗ１を有するメモリトランジスタ４０のサイドウォール絶縁膜４３（図１１のサイドウォール絶縁膜１３に相当する要素）を形成する。
【０１４２】
次いで、上記図１２の例に従い、素子領域３０ｂ及び素子領域２０ｂのポリシリコン４をパターニングし、Ｉ／Ｏトランジスタ３０のゲート電極３２、及びロジックトランジスタ５０のゲート電極５２（図１２のゲート電極２２に相当する要素）を形成する。
【０１４３】
次いで、上記図１３の例に従い、素子領域３０ｂの半導体基板２内にＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂを形成し、素子領域５０ｂの半導体基板２内にＬＤＤ領域５５ａ及びＬＤＤ領域５５ｂ（図１３のＬＤＤ領域２５ａ及びＬＤＤ領域２５ｂに相当する要素）を形成する。ＬＤＤ領域３５ａ及びＬＤＤ領域３５ｂ、ＬＤＤ領域５５ａ及びＬＤＤ領域５５ｂは、例えばｎ型とされる。更に、絶縁膜の形成とそのエッチバックによって、素子領域３０ｂのゲート電極３２の側壁及び素子領域５０ｂのゲート電極５２の側壁にそれぞれ、サイドウォール絶縁膜３３及びサイドウォール絶縁膜５３（図１３のサイドウォール絶縁膜２３に相当する要素）を形成する。そして、不純物注入によって、素子領域４０ｂにメモリトランジスタ４０のソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂ（図１３の不純物領域１４ａ及び不純物領域１４ｂに相当する要素）を形成する。同様に、不純物注入によって、素子領域３０ｂにＩ／Ｏトランジスタ３０のソース領域又はドレイン領域として機能する不純物領域３４ａ及び不純物領域３４ｂを形成する。素子領域５０ｂにロジックトランジスタ５０のソース領域又はドレイン領域として機能する不純物領域５４ａ及び不純物領域５４ｂ（図１３の不純物領域２４ａ及び不純物領域２４ｂに相当する要素）を形成する。不純物領域４４ａ及び不純物領域４４ｂ、不純物領域３４ａ及び不純物領域３４ｂ、不純物領域５４ａ及び不純物領域５４ｂは、例えばｎ型とされる。
【０１４４】
このような工程により、図３３に示すような半導体装置１Ｆｂ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１４５】
第６の実施の形態に係る第２構成例の半導体装置１Ｆｂでは、メモリトランジスタ４０に不純物濃度の低いチャネル領域４６が設けられ、その下方に、比較的高濃度の不純物領域４７が設けられる。更に、メモリトランジスタ４０のサイドウォール絶縁膜４３の幅Ｗ１が、ロジックトランジスタ２０のサイドウォール絶縁膜２３（及びＩ／Ｏトランジスタ３０のサイドウォール絶縁膜３３）の幅Ｗ２よりも大きな幅とされる。これらの構成は、上記第１及び第２の実施の形態で述べたように、メモリトランジスタ４０のプログラムスピードの向上に寄与する。また、ロジックトランジスタ５０にもメモリトランジスタ４０と同様に、不純物濃度の低いチャネル領域５６が設けられ、その下方に、比較的高濃度の不純物領域５７が設けられ、これにより、閾値電圧のばらつき低減、消費電力の低減等が図られている。これらの構成を採用することにより、優れたプログラムスピードを示すメモリトランジスタ４０、及び優れた動作性能を示すロジックトランジスタ５０を備えた半導体装置１Ｆｂが実現可能になる。
【０１４６】
尚、ここでは１つのメモリトランジスタ４０を例示したが、半導体装置１Ｆｂには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ５０を例示したが、半導体装置１Ｆｂには、複数のロジックトランジスタ５０、或いは少なくとも１つのロジックトランジスタ５０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｆｂには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１４７】
次に、第７の実施の形態について説明する。
例えば、不純物濃度の低いチャネル領域４６の下方に比較的高濃度の不純物領域４７を設けるメモリトランジスタ４０において、ホットキャリアの生成を増大させるためには、次のような手法がある。即ち、メモリトランジスタ４０のソース領域又はドレイン領域として機能する不純物領域４４ａ及び不純物領域４４ｂの濃度分布を急峻にする手法である。メモリトランジスタ４０の不純物領域４４ａ及び不純物領域４４ｂの濃度分布を急峻にするためには、例えば、次の図３４及び図３５に示すような工程を実施する。
【０１４８】
図３４及び図３５は第７の実施の形態に係る半導体装置の製造方法の一例を示す図である。ここで、図３４は第１製造工程の一例の要部断面模式図、図３５は第２製造工程の一例の要部断面模式図である。以下、図３４及び図３５を参照し、第７の実施の形態に係る半導体装置の製造工程の一例について、順に説明する。
【０１４９】
ここでは、上記第６の実施の形態で第２構成例として挙げた半導体装置１Ｆｂ（図３３）について、そのメモリトランジスタ４０の不純物領域４４ａ及び不純物領域４４ｂの濃度分布を急峻にする場合を例にする。この場合は、メモリトランジスタ４０の素子領域４０ｂに対する不純物注入と、Ｉ／Ｏトランジスタ３０の素子領域３０ｂ及びロジックトランジスタ５０の素子領域５０ｂに対する不純物注入とを、同時（一括）ではなく、別々の工程で行う。
【０１５０】
例えば、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３及びサイドウォール絶縁膜５３の形成まで行った後、まず図３４に示すように、メモリトランジスタ４０の素子領域４０ｂを覆うレジストパターン５ｐを形成する。このレジストパターン５ｐをマスクにして不純物注入を行い、Ｉ／Ｏトランジスタ３０の不純物領域３４ａ及び不純物領域３４ｂ及び、ロジックトランジスタ５０の不純物領域５４ａ及び不純物領域５４ｂを形成する。この不純物注入は、例えば、リンを、加速エネルギーが８ｋｅＶ、ドーズ量が１×１０16ｃｍ-2の条件で注入することで、行う。
【０１５１】
次いで、レジストパターン５ｐを除去し、図３５に示すように、Ｉ／Ｏトランジスタ３０の素子領域３０ｂ及びロジックトランジスタ５０の素子領域５０ｂを覆うレジストパターン５ｑを形成する。このレジストパターン５ｑをマスクにして不純物注入を行い、メモリトランジスタ４０の不純物領域４４ａ及び不純物領域４４ｂを形成する。この不純物注入は、例えば、ヒ素を、加速エネルギーが５ｋｅＶ、ドーズ量が５×１０15ｃｍ-2の条件で注入することで行う。このような条件を用いることで、Ｉ／Ｏトランジスタ３０の不純物領域３４ａ及び不純物領域３４ｂやロジックトランジスタ５０の不純物領域５４ａ及び不純物領域５４ｂよりも急峻な濃度分布の不純物領域４４ａ及び不純物領域４４ｂを得ることが可能になる。不純物注入後、レジストパターン５ｑを除去する。
【０１５２】
このような工程を実施することで、急峻な濃度分布の不純物領域４４ａ及び不純物領域４４ｂを有し、ホットキャリアの生成を増大させることのできるメモリトランジスタ４０を備えた半導体装置（不揮発性メモリ）が実現可能になる。
【０１５３】
尚、ここでは１つのメモリトランジスタ４０を例示したが、上記半導体装置には、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ５０を例示したが、上記半導体装置には、複数のロジックトランジスタ５０、或いは少なくとも１つのロジックトランジスタ５０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、上記半導体装置には、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１５４】
ここでは、上記第６の実施の形態で第２構成例として挙げた半導体装置１Ｆｂ（図３３）について、そのメモリトランジスタ４０の不純物領域４４ａ及び不純物領域４４ｂの濃度分布を急峻にする場合を例にして説明した。このように不純物領域の濃度分布を急峻にする手法は、第３の実施の形態で述べたメモリトランジスタ１０、第４及び第５の実施の形態並びに第６の実施の形態の第１構成例で述べたメモリトランジスタ４０にも、同様に適用可能であり、上記同様の効果が得られる。
【０１５５】
次に、第８の実施の形態について説明する。
以上説明したようなメモリトランジスタのチャネル領域の下方、或いはチャネル領域の下方に設ける比較的高濃度の不純物領域の下方には、比較的高濃度の不純物を含む領域（高濃度埋め込み層）を更に設けてもよい。ここでは、第８の実施の形態として、このような高濃度埋め込み層を設けたメモリトランジスタを備える半導体装置について説明する。
【０１５６】
図３６〜図３９は第８の実施の形態に係る半導体装置の製造方法の一例を示す図である。ここで、図３６は第１製造工程の一例の要部断面模式図、図３７は第２製造工程の一例の要部断面模式図、図３８は第３製造工程の一例の要部断面模式図、図３９は第４製造工程の一例の要部断面模式図である。以下、図３６〜図３９を参照し、第８の実施の形態に係る半導体装置の製造工程の一例について、順に説明する。
【０１５７】
ここでは、上記第６の実施の形態で第２構成例として挙げた半導体装置１Ｆｂ（図３３）について、そのメモリトランジスタ４０の不純物領域４７の下方に高濃度埋め込み層を設ける場合を例にする。
【０１５８】
この場合は、まず、上記図２６に示したような工程を実施し、半導体基板２内に、ウェル領域６ａ、並びに、メモリトランジスタ４０の比較的高濃度の不純物領域４７、及びロジックトランジスタ５０の比較的高濃度の不純物領域５７を形成する。ウェル領域６ａ、不純物領域４７及び不純物領域５７は、例えばｐ型とされる。
【０１５９】
その後、図３６に示すように、半導体基板２上に、メモリトランジスタ４０の素子領域４０ｂが開口されたレジストパターン５ｒを形成する。このレジストパターン５ｒをマスクにして、素子領域４０ｂの半導体基板２に対し、所定の不純物注入を行う。この不純物注入では、不純物領域４７及びウェル領域６ａと同じ導電型の不純物、例えば不純物領域４７及びウェル領域６ａがｐ型であればｐ型の不純物を注入する。不純物注入は、例えば、ホウ素を２０ｋｅＶの加速エネルギーでドーズ量２．５×１０13ｃｍ-2の条件で注入し、２００ｋｅＶの加速エネルギーでドーズ量１×１０14ｃｍ-2の条件で注入して行う。この不純物注入により、不純物領域４７よりも下方に、高濃度埋め込み層４８を形成する。
【０１６０】
このようにして高濃度埋め込み層４８を形成した後は、半導体基板２上に半導体材料をエピタキシャル成長させ、図３７に示すように、素子領域４０ｂの不純物領域４７上、及び素子領域５０ｂの不純物領域５７上に、半導体層８ｂ（ノンドープ層）を形成する。この半導体層８ｂに、メモリトランジスタ４０のチャネル領域４６、及びロジックトランジスタ５０のチャネル領域５６が形成される。尚、エピタキシャル成長により、素子領域３０ｂにも、素子領域４０ｂ及び素子領域５０ｂの半導体層８ｂと同様の半導体層が形成されるが、ここでは便宜上、半導体基板２と一体のものとして説明する。半導体層８ｂの形成後、図３７に示すように、素子領域４０ｂ、素子領域３０ｂ及び素子領域５０ｂを画定する素子分離領域３を形成する。
【０１６１】
次いで、図３８に示すように、素子領域３０ｂが開口されたレジストパターン５ｕをマスクにして不純物注入を行い、素子領域３０ｂの半導体基板２内にウェル領域６ｂを形成する。ウェル領域６ｂは、例えばｐ型とされる。その後、素子領域３０ｂの半導体基板２に対し、Ｉ／Ｏトランジスタ３０の閾値電圧を調整するための不純物注入を行ってもよい。
【０１６２】
以後は、上記第６の実施の形態に係る第２構成例について説明したように、上記第３の実施の形態で述べた図８〜図１３の工程の例に従って各要素を形成することで、図３９に示すような半導体装置１Ｇ（不揮発性メモリ）が得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０１６３】
尚、ここでは１つのメモリトランジスタ４０を例示したが、半導体装置１Ｇには、複数のメモリトランジスタ４０、或いは少なくとも１つのメモリトランジスタ４０とその他のメモリトランジスタが含まれ得る。また、ここでは１つのロジックトランジスタ５０を例示したが、半導体装置１Ｇには、複数のロジックトランジスタ５０、或いは少なくとも１つのロジックトランジスタ５０とその他のロジックトランジスタが含まれ得る。更にまた、ここでは１つのＩ／Ｏトランジスタ３０を例示したが、半導体装置１Ｇには、複数のＩ／Ｏトランジスタ３０、或いは少なくとも１つのＩ／Ｏトランジスタ３０とその他のＩ／Ｏトランジスタが含まれ得る。
【０１６４】
第８の実施の形態に係る半導体装置１Ｇでは、メモリトランジスタ４０のチャネル領域４６の下方に設けられる比較的高濃度の不純物領域４７の更に下方に、高濃度埋め込み層４８が設けられる。半導体装置１Ｇでは、高濃度埋め込み層４８が設けられることで、半導体基板２にバイアス（基板バイアス）を印加する際の抵抗（ウェル抵抗）の低減を図ることができる。ウェル抵抗が低減されることで、例えば、印加する基板バイアスの低減を図ることが可能になる。
【０１６５】
また、ウェル抵抗が低減されることで、半導体装置１Ｇのメモリ領域の面積縮小化、半導体装置１Ｇの小型化を図ることが可能になる。これは、次のような理由による。
即ち、半導体装置１Ｇのメモリ領域では、半導体基板２上に、半導体基板２内のウェル領域に電気的に繋がるウェルタップ領域が設けられ、この半導体基板２上のウェルタップ領域から、半導体基板２内のウェル領域に対して、基板バイアスが印加される。メモリ領域には、通常、そのメモリ容量に応じた数のメモリトランジスタ４０群が含まれる。そして、一定数のメモリトランジスタ４０群でウェル領域を共用させ、１箇所のウェルタップ領域から、それら一定数のメモリトランジスタ４０群が共用するウェル領域に対して、基板バイアスが印加される。従って、半導体基板２上には、メモリ領域に含まれるメモリトランジスタ４０の総数に応じた数のウェルタップ領域が配置される。
【０１６６】
上記のように半導体基板２内にウェル領域６ａと高濃度埋め込み層４８を設け、ウェル抵抗を低減させると、１箇所のウェルタップ領域から、より広範囲のウェル領域６ａと高濃度埋め込み層４８に対して、一定の基板バイアスを印加することが可能になる。１箇所のウェルタップ領域から一定の基板バイアスが印加可能な範囲が広がれば、１箇所のウェルタップ領域から一定の基板バイアスが印加可能なメモリトランジスタ４０の数を増大させることができる。１箇所のウェルタップ領域から一定の基板バイアスが印加可能なメモリトランジスタ４０の数を増大させることができれば、半導体基板２上に配置するウェルタップ領域の総数を減らすことができる。ウェルタップ領域の総数を減らすことができれば、半導体基板２上のウェルタップ領域が占有する面積を減少させることが可能になり、それにより、メモリ領域の面積を減少させることが可能になる。更に、メモリ領域の面積を減少させることで、メモリ領域を備える半導体装置１Ｇの小型化も図ることが可能になる。
【０１６７】
ここでは、上記第６の実施の形態で第２構成例として挙げた半導体装置１Ｆｂ（図３３）について、そのメモリトランジスタ４０の不純物領域４７の下方に、高濃度埋め込み層４８を設ける場合を例にして説明した。高濃度埋め込み層４８を設ける手法は、第４及び第５の実施の形態、第６の実施の形態の第１構成例並びに第７の実施の形態で述べたメモリトランジスタ４０にも、同様に適用可能であり、上記同様の効果が得られる。また、高濃度埋め込み層を設ける手法は、上記のメモリトランジスタ１０、ロジックトランジスタ２０、ロジックトランジスタ５０、Ｉ／Ｏトランジスタ３０にも適用可能であり、それにより、半導体装置の小型化を図ることができる。
【０１６８】
ところで、不揮発性メモリのメモリトランジスタとして、上記のような不純物領域４７（スクリーン（ＳＣＲ）層）を設けないトランジスタを用いると、メモリセルアレイのレイアウトが制約を受ける場合がある。
【０１６９】
ここで、図４０は比較例のメモリトランジスタを示す図である。図４０にはメモリトランジスタの一例の要部断面を模式的に図示している。
図４０に示すメモリトランジスタ４０Ｂは、半導体基板２の上方に設けられたゲート絶縁膜４１、ゲート絶縁膜４１の上方に設けられたゲート電極４２、ゲート電極４２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜４３を有する。サイドウォール絶縁膜４３は、酸化シリコン等の酸化膜４３ａと、窒化シリコン等の窒化膜４３ｂが積層された構造を有する。メモリトランジスタ４０Ｂは更に、ゲート電極４２の両側の半導体基板２内にそれぞれ設けられ、ソース領域又はドレイン領域（ＳＤ領域）として機能する不純物領域４４ａ，４４ｂを有する。メモリトランジスタ４０Ｂはまた、サイドウォール絶縁膜４３の下方の半導体基板２内で、ＳＤ領域として機能する不純物領域４４ａ，４４ｂの内側に、ＬＤＤ領域４５ａ，４５ｂを有する。ＬＤＤ領域４５ａ，４５ｂ間の領域が、キャリアが移動するチャネル領域４６Ｂとなる。
【０１７０】
例えば、ｎチャネル型のメモリトランジスタ４０Ｂの場合、不純物領域４４ｂ（ドレイン領域）の近傍で生成されるホットエレクトロン（ホットキャリア４９）をサイドウォール絶縁膜４３に注入、蓄積させることで、情報を書き込む。また、サイドウォール絶縁膜４３に注入、蓄積された電子を、不純物領域４４ｂの近傍で生成されるホットホール（ホットキャリア４９）によって中和することで、情報を消去する。
【０１７１】
メモリトランジスタ４０Ｂでは、不純物領域４４ｂの近傍でホットキャリア４９を効率よく生成させるために、チャネル領域４６Ｂが形成される半導体基板２の表面にｐ型の不純物が注入される。サイドウォール絶縁膜４３の下方の半導体基板２内には、そのｐ型の不純物と共にｎ型の不純物が注入され、ｐ型の不純物が一部のｎ型の不純物で相殺されて、ｎ型の不純物領域４５ａ，４５ｂが形成される。サイドウォール絶縁膜４３の下方の半導体基板２内に、安定してｎ型の不純物領域４５ａ，４５ｂを形成するためには、ｎ型の不純物をｐ型の不純物に対して余裕を持った濃度とする必要があり、そのため、ｎ型の不純物はあまり低濃度にすることができない。その結果、情報を書き込んだメモリトランジスタ４０Ｂと、書き込んでいないメモリトランジスタ４０Ｂとでは、例えばそれらのオン電流比が１桁程度異なる程度の特性差しか得られない。このオン電流比を閾値電圧に換算すると０．１Ｖ程度と非常に小さい。
【０１７２】
また、メモリトランジスタ４０Ｂの閾値電圧のばらつき評価値ＡＶＴは、１０ｍＶμｍ程度以上である。尚、閾値電圧のばらつき評価値ＡＶＴは、Ｐｅｌｇｒｏｍプロット（ゲート面積（チャネル長Ｌ×チャネル幅Ｗ）の平方根の逆数［μｍ-1］に対して閾値電圧の標準偏差σ［ｍＶ］をプロットしたもの）の傾き［ｍＶμｍ］である。メモリトランジスタ４０ＢのＷ／Ｌ＝０．１μｍ／０．１μｍとすると、閾値電圧のばらつきは、１σで０．１Ｖであり、１Ｍビットのメモリセルアレイでは５σ＝０．５Ｖとなり、プログラム前後の閾値電圧シフトを大きく上回る。そのため、図４０に示すようなメモリトランジスタ４０Ｂを用いて不揮発性メモリを実現しようとした場合、そのメモリセルアレイにＮＯＲ型のレイアウトを採用することが難しい。
【０１７３】
メモリトランジスタ４０Ｂを用いたメモリセルアレイでも安定的に情報の読み出しが可能なレイアウトとして、次の図４１に示すようなツインビットセル型のレイアウトが考えられる。
【０１７４】
図４１はツインビットセル型不揮発性メモリの一例を示す図である。図４１にはツインビットセル型不揮発性メモリの一例の要部平面レイアウトを模式的に図示している。
図４１に示す不揮発性メモリ６０（半導体装置）は、素子領域（図４０の半導体基板２の素子領域）として、方向Ｓに延在され、方向Ｓと直交する方向Ｔに並設された複数（一例として４つ）のアクティブ領域６１ａ，６１ｂ，６１ｃ，６１ｄを有する。これらのアクティブ領域６１ａ，６１ｂ，６１ｃ，６１ｄを横切るように、方向Ｔに、図示しないゲート絶縁膜（図４０のゲート絶縁膜４１に相当）を介して、ワード線ＷＬ１，ＷＬ２（図４０のゲート電極４２に相当）が延在される。ワード線ＷＬ１，ＷＬ２の側壁には、サイドウォール絶縁膜６３（図４０のサイドウォール絶縁膜４３に相当）が形成される。各アクティブ領域６１ａ，６１ｂ，６１ｃ，６１ｄのワード線ＷＬ１，ＷＬ２の両側にそれぞれ、ＳＤ領域として機能する不純物領域６４（図４０の不純物領域４４ａ，４４ｂに相当）が形成される。サイドウォール絶縁膜６３の下方で、不純物領域６４の内側には、図示しないＬＤＤ領域（図４０の不純物領域４５ａ，４５ｂに相当）が形成され、ＬＤＤ領域間に、図示しないチャネル領域が形成される。不揮発性メモリ６０には、これらの要素によって形成された複数（一例として８つ）のメモリトランジスタ７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ，７０ｇ，７０ｈ（図４０のメモリトランジスタ４０Ｂに相当）が含まれる。
【０１７５】
各不純物領域６４上には、上層に向かって延びるプラグ７１（コンタクト）が形成される。各不純物領域６４は、プラグ７１を介して、第１層目の導体層に含まれる配線７２ａ，７２ｂ，７２ｃに接続される。
【０１７６】
配線７２ａは、方向Ｓに延在する部位７２ａａと、方向Ｔに延在する部位７２ａｂとを含む、平面十字形状を有する。部位７２ａａは、隣接するアクティブ領域６１ａ，６１ｂ間で方向Ｓに延在される。部位７２ａｂは、アクティブ領域６１ａのメモリトランジスタ７０ａ，７０ｂで共用される不純物領域６４と、アクティブ領域６１ｂのメモリトランジスタ７０ｃ，７０ｄで共用される不純物領域６４とを繋ぐように、方向Ｔに延在される。
【０１７７】
配線７２ｂは、方向Ｓに延在する部位７２ｂａと、方向Ｔに延在する部位７２ｂｂとを含む、平面十字形状を有する。部位７２ｂａは、隣接するアクティブ領域６１ｃ，６１ｄ間で方向Ｓに延在される。部位７２ｂｂは、アクティブ領域６１ｃのメモリトランジスタ７０ｅ，７０ｆで共用される不純物領域６４と、アクティブ領域６１ｄのメモリトランジスタ７０ｇ，７０ｈで共用される不純物領域６４とを繋ぐように、方向Ｔに延在される。
【０１７８】
配線７２ｃは、各メモリトランジスタ７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ，７０ｇ，７０ｈの、配線７２ａ，７２ｂと繋がる不純物領域６４とは反対側の不純物領域６４に、プラグ７１を介して接続される。
【０１７９】
各配線７２ａ，７２ｂ，７２ｃ上には、上層に向かって延びるビア７３が形成される。配線７２ａは、ビア７３を介して、方向Ｓに延在されるソース線ＳＬ１に接続される。配線７２ｂは、ビア７３を介して、方向Ｓに延在されるソース線ＳＬ２に接続される。アクティブ領域６１ａのトランジスタ７０ａ，７０ｂの不純物領域６４に繋がる配線７２ｃは、ビア７３を介して、方向Ｓに延在されるビット線ＢＬ１に接続される。アクティブ領域６１ｂのトランジスタ７０ｃ，７０ｄの不純物領域６４に繋がる配線７２ｃは、ビア７３を介して、方向Ｓに延在されるビット線／ＢＬ１に接続される。アクティブ領域６１ｃのトランジスタ７０ｅ，７０ｆの不純物領域６４に繋がる配線７２ｃは、ビア７３を介して、方向Ｓに延在されるビット線ＢＬ２に接続される。アクティブ領域６１ｄのトランジスタ７０ｇ，７０ｈの不純物領域６４に繋がる配線７２ｃは、ビア７３を介して、方向Ｓに延在されるビット線／ＢＬ２に接続される。ソース線ＳＬ１，ＳＬ２及びビット線ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２は、不揮発性メモリ６０の第２層目の導体層に含まれる。
【０１８０】
ツインビットセル型の不揮発性メモリ６０では、例えば図４１の枠７４で囲まれるような一対のメモリトランジスタ７０ａ，７０ｃが１つのメモリセルとして機能する。枠７４のメモリセルでは、ビット線ＢＬ１，／ＢＬ１に繋がるメモリトランジスタ７０ａ，７０ｃに互いに反対の情報を書き込み、メモリトランジスタ７０ａ，７０ｃを差動させて、１つのメモリセルの情報を読み出す。同様に、不揮発性メモリ６０では、一対のメモリトランジスタ７０ｂ，７０ｄ、一対のメモリトランジスタ７０ｅ，７０ｇ、及び一対のメモリトランジスタ７０ｆ，７０ｈが、それぞれ１つのメモリセルとして機能する。
【０１８１】
不揮発性メモリ６０における情報のプログラム（書き込み）、リード（読み出し）及びイレーズ（消去）の各動作の一例を、図４２、図４３及び図４４を参照して具体的に説明する。尚、ここでは、ｎチャネル型のメモリトランジスタ７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ，７０ｇ，７０ｈを備える不揮発性メモリ６０を例にする。
【０１８２】
図４２はツインビットセル型不揮発性メモリのプログラム動作の説明図である。
例えば、一対のメモリトランジスタ７０ａ，７０ｃを含むメモリセル（枠７４）に対するプログラム動作時には、ワード線ＷＬ１の電位がｈｉｇｈ、ビット線ＢＬ１の電位がｌｏｗ、ビット線／ＢＬ１の電位がｈｉｇｈ、ソース線ＳＬ１の電位がｈｉｇｈとされる。ワード線ＷＬ２の電位はｌｏｗ、ビット線ＢＬ２，／ＢＬ２の電位はｌｏｗ、ソース線ＳＬ２の電位はｌｏｗとされる。これにより、メモリトランジスタ７０ａのサイドウォール絶縁膜６３にホットエレクトロン（ホットキャリア４９、電荷４９ａ）が注入、蓄積され、情報のプログラムが行われる。
【０１８３】
図４３はツインビットセル型不揮発性メモリのリード動作の説明図である。
メモリトランジスタ７０ａ，７０ｃを含むメモリセル（枠７４）に対するリード動作時には、ワード線ＷＬ１の電位がｈｉｇｈ、ビット線ＢＬ１，／ＢＬ１の電位がｈｉｇｈ、ソース線ＳＬ１の電位がｌｏｗとされる。ワード線ＷＬ２の電位はｌｏｗ、ビット線ＢＬ２，／ＢＬ２の電位はｌｏｗ、ソース線ＳＬ２の電位はｌｏｗとされる。例えば上記図４２のようにしてプログラムが行われたメモリトランジスタ７０ａを含むメモリセルでは、このような電位とした時、メモリトランジスタ７０ａ，７０ｃにそれぞれ繋がるビット線ＢＬ１，／ＢＬ１を流れる電流が互いに異なってくる。その電流の差を検出することで、メモリトランジスタ７０ａの情報のリードが行われる。
【０１８４】
図４４はツインビットセル型不揮発性メモリのイレーズ動作の説明図である。
メモリトランジスタ７０ａ，７０ｃを含むメモリセル（枠７４）に対するイレーズ動作時には、まず、メモリトランジスタ７０ａ，７０ｃに対して上記のようなプログラム動作が行われる（図示せず）。このようにメモリセルのメモリトランジスタ７０ａ，７０ｃの双方がプログラム状態とされた後、ワード線ＷＬ１の電位が負（ｎｅｇａｔｉｖｅ）、ビット線ＢＬ１，／ＢＬ１の電位がｌｏｗ、ソース線ＳＬ１の電位がｈｉｇｈとされる。ワード線ＷＬ２の電位はｌｏｗ、ビット線ＢＬ２，／ＢＬ２の電位はｌｏｗ、ソース線ＳＬ２の電位はｌｏｗとされる。これにより、メモリセルのメモリトランジスタ７０ａ，７０ｃの双方にプログラムされた情報のイレーズが行われる。
【０１８５】
このようなツインビットセル型の不揮発性メモリ６０は、例えば、次の図４５に示すような面積とされる。
図４５はツインビットセル型不揮発性メモリの面積の説明図である。
【０１８６】
例えば、メモリトランジスタ７０ａ，７０ｃを含む１つのメモリセルに着目する。
このメモリセルの方向Ｓについて、ワード線ＷＬ１のサイズ（ゲート長Ｌｇ）が０．０６μｍ、プラグ７１に接続される配線７２ａ（部位７２ａｂ），７２ｃの半サイズが各々０．０４μｍ、ワード線ＷＬ１と配線７２ａ（部位７２ａｂ），７２ｃと間のサイズが各々０．０７μｍとする。この場合、メモリトランジスタ７０ａ，７０ｃを含むメモリセルの方向ＳのサイズＵは、０．２８μｍ（＝０．０６μｍ＋０．０４μｍ×２＋０．０７μｍ×２）となる。
【０１８７】
メモリセルの方向Ｔについては、配線７２ａ（部位７２ａａ），７２ｃの各々の幅とピッチがいずれも合計で０．１８μｍとする。この場合、メモリトランジスタ７０ａ，７０ｃを含むメモリセルの方向ＴのサイズＶは、０．５４μｍ（＝０．１８μｍ×３）となる。
【０１８８】
従って、不揮発性メモリ６０の、メモリトランジスタ７０ａ，７０ｃを含む１つのメモリセルの面積は、０．１５１２μｍ2（＝０．２８μｍ×０．５４μｍ）となる。他のメモリセルについても同じである。例えば、１Ｍビットの不揮発性メモリ６０の場合、メモリ領域の合計面積は１．２１ｍｍ2、メモリマクロ全体（メモリ領域のほかロジック領域やＩ／Ｏ領域等を含む）の面積は３ｍｍ2、メモリ領域の占有率は４０％となる。
【０１８９】
ＳＣＲ層を有しないメモリトランジスタと、それを用いたツインビットセル型の不揮発性メモリについて述べたが、これに対し、ＳＣＲ層を有するメモリトランジスタを用いると、以下に示すようなメリットがある。
【０１９０】
図４６は実施の形態に係るメモリトランジスタの一例を示す図である。図４６にはメモリトランジスタの一例の要部断面を模式的に図示している。
図４６に示すメモリトランジスタ４０Ｃは、半導体基板２の上方に設けられたゲート絶縁膜４１、ゲート絶縁膜４１の上方に設けられたゲート電極４２、ゲート電極４２の側壁及び半導体基板２の上方に設けられたサイドウォール絶縁膜４３を有する。サイドウォール絶縁膜４３は、酸化シリコン等の酸化膜４３ａと、窒化シリコン等の窒化膜４３ｂが積層された構造を有する。メモリトランジスタ４０Ｃは更に、ゲート電極４２の両側の半導体基板２内にそれぞれ設けられ、ＳＤ領域として機能する不純物領域４４ａ，４４ｂを有する。メモリトランジスタ４０Ｃはまた、サイドウォール絶縁膜４３の下方の半導体基板２内で、ＳＤ領域として機能する不純物領域４４ａ，４４ｂの内側に、ＬＤＤ領域４５ａ，４５ｂを有する。ＬＤＤ領域４５ａ，４５ｂ間が、キャリアが移動するチャネル領域４６となる。メモリトランジスタ４０Ｃは、このチャネル領域４６の下方に、ＳＣＲ層として不純物領域４７を有する。
【０１９１】
メモリトランジスタ４０Ｃのチャネル領域４６は、不純物を意図的に添加していないノンドープの領域、或いは、含まれる不純物が極低濃度の領域である。その下方の不純物領域４７は、ＬＤＤ領域４５ａ，４５ｂとは異なる導電型でチャネル領域４６よりも高濃度の不純物を含む領域、例えば高濃度のｐ型領域である。ＬＤＤ領域４５ａ，４５ｂの不純物注入時のドーズ量は、ＳＣＲ層である不純物領域４７の不純物注入時のドーズ量よりも、低い値に設定される。
【０１９２】
メモリトランジスタ４０Ｃでは、ノンドープ又は極低濃度のチャネル領域４６が、低い閾値電圧を実現すると共に、閾値電圧のばらつきも低減させる。メモリトランジスタ４０Ｃの閾値電圧のばらつき評価値ＡＶＴは、４ｍＶμｍ程度であり、１Ｍビットのメモリ領域全体では、閾値電圧のばらつきが５σ＝０．２Ｖ程度と、上記メモリトランジスタ４０Ｂ（図４０）を用いた場合に比べて極めて小さくなる。
【０１９３】
メモリトランジスタ４０Ｃでは、比較的高濃度の不純物領域４７が、効率良くホットキャリア４９を生成させる。サイドウォール絶縁膜４３の下方のＬＤＤ領域４５ａ，４５ｂは、ノンドープ又は極低濃度のチャネル領域４６が形成される半導体層に形成される（図６３及び図６４）。ノンドープ又は極低濃度のチャネル領域４６が形成される半導体層は、不純物領域４７からの不純物、例えばｐ型の不純物の拡散を抑制する。そのため、ＬＤＤ領域４５ａ，４５ｂの不純物注入、例えばｎ型の不純物の注入を低ドーズ量としても、必ずその不純物の導電型、例えばｎ型となり、オフセットにはならない。こうしてメモリトランジスタ４０Ｃでは、サイドウォール絶縁膜４３に電荷４９ａがトラップされていない状態で高いオン電流を安定して実現でき、且つ、サイドウォール絶縁膜４３に電荷４９ａがトラップされた状態で大きな閾値電圧の変化を生じさせることができる。
【０１９４】
ここで、ＬＤＤ領域の不純物にリンを用いた場合の濃度プロファイルの一例を図４７に示す。
図４７には、不純物注入によるＳＣＲ層の形成（図６１）、エピタキシャル成長による半導体層の形成（図６３）、及びゲート絶縁膜を介したゲート電極の形成（図６４）が行われた半導体基板に対し、ＬＤＤ領域としてリンを注入した場合のＴＣＡＤ（Technology Computer Aided Design）による濃度プロファイルを示している。
【０１９５】
ＳＣＲ層の形成には、次のような不純物注入条件が用いられる。ゲルマニウムを加速エネルギー３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を加速エネルギー５ｋｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を加速エネルギー２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2の条件で注入する。
【０１９６】
図４７（Ａ）は、加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2のリンの注入を、チルト角２８°で四方向から行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４７（Ｂ）は、加速エネルギー３５ｋｅＶ、ドーズ量１．０×１０12ｃｍ-2のリンの注入を、チルト角２８°で四方向から行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４７（Ｃ）は、加速エネルギー３５ｋｅＶ、ドーズ量５．０×１０11ｃｍ-2のリンの注入を、チルト角２８°で四方向から行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４７（Ｄ）は、ＬＤＤ領域の形成のために、加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０11ｃｍ-2のリンの注入を、チルト角２８°で四方向から行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。
【０１９７】
図４７（Ａ）〜図４７（Ｄ）において、横軸は半導体基板の表面からの深さ［μｍ］を表し、縦軸はｐ型及びｎ型の不純物の濃度［ｃｍ-3］を表している。尚、図４７（Ａ）〜図４７（Ｄ）には、ｐ型の不純物の濃度プロファイルを太鎖線で、ｎ型の不純物の濃度プロファイルを太実線で、ｐ型及びｎ型の不純物の相殺された濃度プロファイルを細点線で、それぞれ図示している。
【０１９８】
例えば、図４７（Ａ）に示すように、ＬＤＤ領域の形成のために注入されるｎ型の不純物（リン）は、ＳＣＲ層の形成のために注入されるｐ型の不純物（ホウ素）よりも半導体基板の表面側に存在する。図４７（Ａ）のようなｎ型の不純物の注入条件では、ｎ型のＬＤＤ領域が、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に、安定的に形成される。同様に、図４７（Ｂ）及び図４７（Ｃ）のようなｎ型の不純物の注入条件でも、ｎ型の不純物は、ｐ型の不純物よりも半導体基板の表面側に存在し、ｎ型のＬＤＤ領域が、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に、安定的に形成される。更に、図４７（Ｄ）のようなｎ型の不純物の注入条件でも、ｎ型のＬＤＤ領域が、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に形成される。図４７（Ａ）〜図４７（Ｄ）より、ｎ型のＬＤＤ領域は、極低濃度、例えば１×１０17ｃｍ-3以下といった極低濃度であっても、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に形成することができる。
【０１９９】
また、ＬＤＤ領域の不純物にヒ素を用いた場合の濃度プロファイルの一例を図４８に示す。
図４８には、不純物注入によるＳＣＲ層の形成（図６１）、エピタキシャル成長による半導体層の形成（図６３）、及びゲート絶縁膜を介したゲート電極の形成（図６４）が行われた半導体基板に対し、ＬＤＤ領域としてヒ素を注入した場合のＴＣＡＤによる濃度プロファイルを示している。
【０２００】
ＳＣＲ層の形成には、次のような不純物注入条件が用いられる。ゲルマニウムを加速エネルギー３０ｋｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を加速エネルギー５ｋｅＶ、ドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を加速エネルギー２０ｋｅＶ、ドーズ量４×１０13ｃｍ-2の条件で注入する。
【０２０１】
図４８（Ａ）は、加速エネルギー１０ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2のヒ素の注入を、チルト角０°で四回行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４８（Ｂ）は、加速エネルギー１０ｋｅＶ、ドーズ量１．０×１０12ｃｍ-2のヒ素の注入を、チルト角０°で四回行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４８（Ｃ）は、加速エネルギー１０ｋｅＶ、ドーズ量５．０×１０11ｃｍ-2のヒ素の注入を、チルト角０°で四回行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。図４８（Ｄ）は、加速エネルギー１０ｋｅＶ、ドーズ量２．５×１０11ｃｍ-2のヒ素の注入を、チルト角０°で四回行い、ＬＤＤ領域を形成する場合の濃度プロファイルである。
【０２０２】
図４８（Ａ）〜図４８（Ｄ）において、横軸は半導体基板の表面からの深さ［μｍ］を表し、縦軸はｐ型及びｎ型の不純物の濃度［ｃｍ-3］を表している。尚、図４８（Ａ）〜図４８（Ｄ）には、ｐ型の不純物の濃度プロファイルを太鎖線で、ｎ型の不純物の濃度プロファイルを太実線で、ｐ型及びｎ型の不純物の相殺された濃度プロファイルを細点線で、それぞれ図示している。
【０２０３】
例えば、図４８（Ａ）に示すように、ＬＤＤ領域の形成のために注入されるｎ型の不純物（ヒ素）は、ＳＣＲ層の形成のために注入されるｐ型の不純物（ホウ素）よりも半導体基板の表面側に存在する。図４８（Ａ）のようなｎ型の不純物の注入条件では、ｎ型のＬＤＤ領域が、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に、安定的に形成される。同様に、図４８（Ｂ）〜図４８（Ｄ）のようなｎ型の不純物の注入条件でも、ｎ型の不純物は、ｐ型の不純物よりも半導体基板の表面側に存在し、ｎ型のＬＤＤ領域が、内部にｐ型のＳＣＲ層を形成した半導体基板の表面近傍に、安定的に形成される。
【０２０４】
図４９はＳＣＲ層を有するメモリトランジスタのプログラム特性の一例を示す図である。
図４９には、ＳＣＲ層である不純物領域４７を有する、上記図４６に示したメモリトランジスタ４０Ｃの、プログラム前後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流（ドレイン電流）Ｉｄ［Ａ／μｍ］の関係を示している。
【０２０５】
メモリトランジスタ４０Ｃに対するプログラム動作は、不純物領域４４ａ及び半導体基板２が共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とした電圧条件で行われる。この電圧条件で、プログラム時間Ｔｐ＝１μｓのプログラム動作後、不純物領域４４ｂ及び半導体基板２を０Ｖとし、ゲート電極４２に所定の電圧、不純物領域４４ａに０．５Ｖ（ドレイン電圧Ｖｄ＝０．５Ｖ）を印加してリード動作が行われる。このリード動作時のゲート電圧Ｖｇとリード電流Ｉｄの関係を、図４９に示している。
【０２０６】
メモリトランジスタ４０Ｃの、プログラム前（initial）の閾値電圧は、０．５Ｖ程度である。図４９より、メモリトランジスタ４０Ｃでは、ゲート電圧Ｖｇ＝１．０Ｖでも、０．５μＡ以上の十分なオン電流が得られる。メモリトランジスタ４０Ｃに対し、上記のようなプログラム電圧Ｖｐ＝４Ｖ、プログラム時間Ｔｐ＝１μｓという、比較的低電圧で短時間のプログラム動作を行うと、プログラム後の閾値電圧は、１Ｖ程度、高Ｖｇ側にシフトする。プログラム前後のオン電流比は４桁程度と、ＳＣＲ層（不純物領域４７）を有しない上記メモリトランジスタ４０Ｂに比べて格段に大きい。メモリトランジスタ４０Ｃにおける、このプログラム前後の閾値電圧のシフトは、例えば１Ｍビットのメモリ領域の場合、そのメモリ領域全体の閾値電圧のばらつきよりも格段に大きくなる。従って、メモリトランジスタ４０Ｃであれば、必ずしもツインビットセル型の構成を採用することを要しない。
【０２０７】
メモリトランジスタ４０Ｃについて更に説明する。
図５０はＳＣＲ層を有するメモリトランジスタのイレーズ特性の一例を示す図である。
図５０には、ＳＣＲ層である不純物領域４７を有する、上記図４６に示したメモリトランジスタ４０Ｃの、プログラム前後及びイレーズ後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流Ｉｄ［Ａ／μｍ］の関係を示している。
【０２０８】
メモリトランジスタ４０Ｃに対するプログラム動作は、不純物領域４４ａ及び半導体基板２を共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とし、プログラム時間Ｔｐを１μｓとして行われる。プログラム動作後のイレーズ動作は、不純物領域４４ａ及び半導体基板２を共に０Ｖとし、ゲート電極４２を−５Ｖ、不純物領域４４ｂを５Ｖ（イレーズ電圧Ｖｅ＝５Ｖ）とし、イレーズ時間Ｔｅを１ｍｓ、１０ｍｓ、１００ｍｓ、１ｓとして行われる。プログラム前後及びイレーズ後のリード動作は、不純物領域４４ｂ及び半導体基板２を０Ｖとし、ゲート電極４２に所定の電圧、不純物領域４４ａに０．５Ｖ（ドレイン電圧Ｖｄ＝０．５Ｖ）を印加して行われる。このリード動作時のゲート電圧Ｖｇとリード電流Ｉｄの関係を、図５０に示している。
【０２０９】
上記図４９で述べたように、プログラム電圧Ｖｐ＝４Ｖ、プログラム時間Ｔｐ＝１μｓの条件でプログラム動作を行うと、プログラム後の閾値電圧は、プログラム前（initial）よりも、１Ｖ程度、高Ｖｇ側にシフトする。
【０２１０】
このプログラム後のメモリトランジスタ４０Ｃに対し、イレーズ電圧Ｖｅ＝５Ｖ、イレーズ時間１ｍｓの条件でイレーズ動作を行うと、図５０に示すように、イレーズ後の閾値電圧は、０．４Ｖ程度、低Ｖｇ側にシフトバックする。プログラム後のメモリトランジスタ４０Ｃに対し、より長いイレーズ時間１０ｍｓでイレーズ動作を行うと、イレーズ後の閾値電圧は、プログラム前（initial）の値まで戻る。メモリトランジスタ４０Ｃでは、プログラム後、イレーズ時間を更に長い１００ｍｓ、１ｓでイレーズ動作を行っても、図５０に示すように、イレーズ後の閾値電圧は殆どシフトせず、オーバーイレーズ（過消去）状態とはならない。このようにＳＣＲ層（不純物領域４７）を有するトランジスタ４０Ｃでは、イレーズ電圧Ｖｅ＝５Ｖ、イレーズ時間１０ｍｓ又は１０ｍｓ以上の条件で、良好なイレーズ動作が行える。
【０２１１】
図５１〜図５３はそれぞれ、ＳＣＲ層を有するメモリトランジスタのプログラム特性のＬＤＤ領域濃度依存性を説明する図である。
図５１（Ａ）には、ＳＣＲ層である不純物領域４７にホウ素を注入し、ＬＤＤ領域４５ａ，４５ｂにリンを注入し、ＳＤ領域である不純物領域４４ａ，４４ｂにヒ素を注入したメモリトランジスタ４０Ｃのプログラム特性を示している。ここで、ＳＣＲ層のホウ素は、加速エネルギー２０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件で注入される。ＬＤＤ領域４５ａ，４５ｂのリンは、加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2、チルト角２８°の条件で四方向から注入される。
【０２１２】
プログラム動作は、不純物領域４４ａ及び半導体基板２を共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とし、プログラム時間Ｔｐを１０μｓとして行われる。リード動作は、不純物領域４４ｂ及び半導体基板２を０Ｖとし、ゲート電極４２に所定のゲート電圧Ｖｇ、不純物領域４４ａにドレイン電圧Ｖｄ＝０．５Ｖを印加して行われる。図５１（Ａ）には、プログラム前後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流Ｉｄ［Ａ／μｍ］の関係を示している。図５１（Ｂ）には、図５１（Ａ）のＩｄ−Ｖｇ特性のメモリトランジスタ４０Ｃにおける不純物領域４７及びＬＤＤ領域４５ａ，４５ｂのｐ型及びｎ型の不純物の、ＴＣＡＤによる濃度プロファイルを示している。
【０２１３】
図５２（Ａ）には、ＳＣＲ層である不純物領域４７にホウ素を注入し、ＬＤＤ領域４５ａ，４５ｂにヒ素を注入し、ＳＤ領域である不純物領域４４ａ，４４ｂにヒ素を注入したメモリトランジスタ４０Ｃのプログラム特性を例示している。ここで、ＳＣＲ層のホウ素は、加速エネルギー２０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件で注入される。ＬＤＤ領域４５ａ，４５ｂのヒ素は、加速エネルギー１０ｋｅＶ、ドーズ量５×１０11ｃｍ-2、チルト角０°の条件で四回注入される。
【０２１４】
プログラム動作は、不純物領域４４ａ及び半導体基板２を共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とし、プログラム時間Ｔｐを１０μｓとして行われる。リード動作は、不純物領域４４ｂ及び半導体基板２を０Ｖとし、ゲート電極４２に所定のゲート電圧Ｖｇ、不純物領域４４ａにドレイン電圧Ｖｄ＝０．５Ｖを印加して行われる。図５２（Ａ）には、プログラム前後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流Ｉｄ［Ａ／μｍ］の関係を示している。図５２（Ｂ）には、図５２（Ａ）のＩｄ−Ｖｇ特性のメモリトランジスタ４０Ｃにおける不純物領域４７及びＬＤＤ領域４５ａ，４５ｂのｐ型及びｎ型の不純物の、ＴＣＡＤによる濃度プロファイルを示している。
【０２１５】
図５３（Ａ）には、ＳＣＲ層である不純物領域４７にホウ素を注入し、ＬＤＤ領域４５ａ，４５ｂにヒ素を注入し、ＳＤ領域である不純物領域４４ａ，４４ｂにヒ素を注入したメモリトランジスタ４０Ｃのプログラム特性を例示している。ここで、ＳＣＲ層のホウ素は、加速エネルギー２０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件で注入される。ＬＤＤ領域４５ａ，４５ｂのヒ素は、加速エネルギー１０ｋｅＶ、ドーズ量１×１０13ｃｍ-2、チルト角０°の条件で四回注入される。
【０２１６】
プログラム動作は、不純物領域４４ａ及び半導体基板２を共に０Ｖとし、ゲート電極４２及び不純物領域４４ｂを共に４Ｖ（プログラム電圧Ｖｐ＝４Ｖ）とし、プログラム時間Ｔｐを１０μｓとして行われる。リード動作は、不純物領域４４ｂ及び半導体基板２を０Ｖとし、ゲート電極４２に所定のゲート電圧Ｖｇ、不純物領域４４ａにドレイン電圧Ｖｄ＝０．５Ｖを印加して行われる。図５３（Ａ）には、プログラム前後のリード動作で得られるゲート電圧Ｖｇ［Ｖ］とリード電流Ｉｄ［Ａ／μｍ］の関係を示している。図５３（Ｂ）には、図５３（Ａ）のＩｄ−Ｖｇ特性のメモリトランジスタ４０Ｃにおける不純物領域４７及びＬＤＤ領域４５ａ，４５ｂのｐ型及びｎ型の不純物の、ＴＣＡＤによる濃度プロファイルを示している。
【０２１７】
図５１（Ａ）より、リンを上記条件で注入してＬＤＤ領域４５ａ，４５ｂを形成したメモリトランジスタ４０Ｃでは、Ｖｐ＝４Ｖ、Ｔｐ＝１０μｓのプログラム後（program）、閾値電圧がプログラム前（initial）の値から比較的大きくシフトする。また、図５２（Ａ）より、ヒ素を上記条件で注入してＬＤＤ領域４５ａ，４５ｂを形成したメモリトランジスタ４０Ｃでも、Ｖｐ＝４Ｖ、Ｔｐ＝１０μｓのプログラム後（program）、閾値電圧がプログラム前（initial）の値から比較的大きくシフトする。これに対し、図５３（Ａ）より、ヒ素を、図５２（Ａ）の場合よりも高濃度に注入してＬＤＤ領域４５ａ，４５ｂを形成した場合には、Ｖｐ＝４Ｖ、Ｔｐ＝１０μｓのプログラム後（program）、閾値電圧がプログラム前（initial）の値から殆どシフトしない。
【０２１８】
図５１（Ａ）及び図５２（Ａ）のように、閾値電圧が比較的大きくシフトするメモリトランジスタ４０Ｃでは、図５１（Ｂ）及び図５２（Ｂ）のように、内部にｐ型の不純物（ＳＣＲ層）が存在する半導体基板２の表面近傍に、比較的低濃度のｎ型の不純物（ＬＤＤ領域）が存在する。これに対し、図５３（Ａ）のように、閾値電圧が殆どシフトしないメモリトランジスタ４０Ｃでは、図５３（Ｂ）のように、内部にｐ型の不純物（ＳＣＲ層）が存在する半導体基板２の表面近傍に、比較的高濃度のｎ型の不純物（ＬＤＤ領域）が存在する。
【０２１９】
図５１〜図５３より、メモリトランジスタ４０Ｃでは、ＬＤＤ領域４５ａ，４５ｂが比較的低濃度であると比較的高いプログラムスピードが得られる一方、ＬＤＤ領域４５ａ，４５ｂが過剰に高濃度になるとプログラムスピードが低下する。プログラムスピードの大幅な低下を抑制する観点から、ＬＤＤ領域４５ａ，４５ｂの濃度は、５×１０18ｃｍ-3以下、好ましくは５×１０17ｃｍ-3以下、より好ましくは３×１０17ｃｍ-3以下、更には１×１０17ｃｍ-3以下に設定される。
【０２２０】
図５４及び図５５はそれぞれ、ＳＣＲ層を有するメモリトランジスタのプログラム特性のＳＣＲ層濃度依存性及びＳＤ領域不純物種依存性を説明する図である。
図５４には、上記図５１（Ａ）に示したプログラム前（initial）のＩｄ−Ｖｇ特性を実線Ｘ１ｉで、プログラム後（program）のＩｄ−Ｖｇ特性を鎖線Ｘ１ｐで、それぞれ示している。併せて図５４には、上記図５１（Ａ）の場合よりもＳＣＲ層の不純物領域４７を高濃度としたメモリトランジスタ４０Ｃの、プログラム前（initial）のＩｄ−Ｖｇ特性を太実線Ｘ２ｉで、プログラム後（program）のＩｄ−Ｖｇ特性を太鎖線Ｘ２ｐで、それぞれ示している。当該高濃度のＳＣＲ層には、ホウ素が、加速エネルギー２０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2の条件で注入される。図５４のＩｄ−Ｖｇ特性を示すメモリトランジスタ４０Ｃにおいて、そのＳＤ領域の不純物領域４４ａ，４４ｂには、ヒ素が注入される。尚、プログラム動作及びリード動作は、上記図５１（Ａ）の場合と同条件で行われる。
【０２２１】
図５５には、ＳＣＲ層の不純物領域４７及びＬＤＤ領域４５ａ，４５ｂの不純物注入条件（不純物濃度）は図５４の場合と同じで、ＳＤ領域の不純物領域４４ａ，４４ｂに、ヒ素ではなく、リンが注入されるメモリトランジスタ４０ＣのＩｄ−Ｖｇ特性を示している。
【０２２２】
即ち、第１のメモリトランジスタ４０Ｃは、比較的低濃度のＳＣＲ層を有するものであり、ＳＣＲ層には、ホウ素が加速エネルギー２０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2で注入される。この第１のメモリトランジスタ４０ＣのＬＤＤ領域４５ａ，４５ｂには、リンが加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2、チルト角２８°で四回注入され、ＳＤ領域には、リンが注入される。図５５には、この第１のメモリトランジスタ４０Ｃの、プログラム前（initial）のＩｄ−Ｖｇ特性を実線Ｙ１ｉで、プログラム後（program）のＩｄ−Ｖｇ特性を鎖線Ｙ１ｐで、それぞれ示している。尚、プログラム動作及びリード動作は、上記図５４の場合と同条件で行われる。
【０２２３】
また、第２のメモリトランジスタ４０Ｃは、比較的高濃度のＳＣＲ層を有するものであり、ＳＣＲ層には、ホウ素が加速エネルギー２０ｋｅＶ、ドーズ量４．０×１０13ｃｍ-2で注入される。この第２のメモリトランジスタ４０ＣのＬＤＤ領域４５ａ，４５ｂには、リンが加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2、チルト角２８°で四回注入され、ＳＤ領域には、リンが注入される。図５５には、この第２のメモリトランジスタ４０Ｃの、プログラム前（initial）のＩｄ−Ｖｇ特性を太実線Ｙ２ｉで、プログラム後（program）のＩｄ−Ｖｇ特性を太鎖線Ｙ２ｐで、それぞれ示している。尚、プログラム動作及びリード動作は、上記図５４の場合と同条件で行われる。
【０２２４】
図５４及び図５５より、ＳＤ領域に注入される不純物がヒ素、リンのいずれの場合にも、ＳＣＲ層のドーズ量を高め、不純物の濃度を高めた場合の方が、同条件でのプログラム前後の閾値電圧のシフトが大きくなる。また、図５４及び図５５より、ＳＤ領域に注入される不純物がリンの場合（図５５）には、ＳＤ領域に注入される不純物がヒ素の場合（図５４）よりも、ジャンクションリークを減らして、オフ電流Ｉｏｆｆを小さくすることができる。
【０２２５】
図５６はＳＣＲ層を有するメモリトランジスタのプログラム特性の別例を示す図である。
図５６には、上記図５５に実線Ｙ１ｉ及び鎖線Ｙ１ｐで示したＩｄ−Ｖｇ特性を示している。即ち、図５６には、上記図５５について述べた第１のメモリトランジスタ４０Ｃの、プログラム前後のＩｄ−Ｖｇ特性を、それぞれ実線Ｙ１ｉと鎖線Ｙ１ｐで示している。併せて図５６には、当該第１のメモリトランジスタ４０Ｃのプログラム動作時に、その半導体基板２に対して−３．０Ｖの基板バイアス（バックバイアス）Ｖｂｂを印加した場合のＩｄ−Ｖｇ特性を、太鎖線Ｚ１ｐで示している。尚、プログラム動作及びリード動作は、上記図５５の場合と同条件で行われる。
【０２２６】
図５６より、プログラム動作時に基板バイアスＶｂｂを印加する場合（太鎖線Ｚ１ｐ）には、基板バイアスＶｂｂを印加しない場合（鎖線Ｙ１ｐ）よりも、プログラム後の閾値電圧が、プログラム前の閾値電圧に対して大幅に高Ｖｇ側にシフトする。プログラム動作時に基板バイアスＶｂｂを印加することで、プログラムスピードの大幅な向上を図ることができる。
【０２２７】
以上述べたように、ＳＣＲ層として不純物領域４７を有するメモリトランジスタ４０Ｃでは、ＬＤＤ領域４５ａ，４５ｂに注入される不純物、例えばリンやヒ素のようなｎ型の不純物を、極低濃度とすることができる。更に、ＬＤＤ領域４５ａ，４５ｂ、不純物領域４７（ＳＣＲ層）及び不純物領域４４ａ，４４ｂ（ＳＤ領域）に注入される不純物の種類や濃度の調整、或いは更に基板バイアスＶｂｂの印加によって、メモリトランジスタ４０Ｃの特性向上が図られる。例えば、メモリトランジスタ４０Ｃの、プログラム前後の閾値電圧変化量の増大、即ちプログラムスピードの増大が図られる。また、メモリトランジスタ４０Ｃでは、オーバーイレーズが抑えられる。そのため、メモリトランジスタ４０Ｃを用いた不揮発性メモリでは、必ずしもイレーズ動作後にイレーズベリファイといった比較的複雑な処理動作を行うことを要しない。
【０２２８】
続いて、上記のようなＳＣＲ層を有するメモリトランジスタ４０Ｃを用いた不揮発性メモリについて説明する。
図５７はＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリの一例を示す図である。図５７にはＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリの一例の要部平面レイアウトを模式的に図示している。
【０２２９】
図５７に示す不揮発性メモリ８０（半導体装置）は、素子領域（図４６の半導体基板２の素子領域）として、方向Ｓに延在され、方向Ｓと直交する方向Ｔに並設された複数（一例として４つ）のアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを有する。これらのアクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄを横切るように、方向Ｔに、図示しないゲート絶縁膜（図４６のゲート絶縁膜４１に相当）を介して、ワード線ＷＬ１，ＷＬ２（図４６のゲート電極４２に相当）が延在される。ワード線ＷＬ１，ＷＬ２の側壁には、サイドウォール絶縁膜８３（図４６のサイドウォール絶縁膜４３に相当）が形成される。各アクティブ領域８１ａ，８１ｂ，８１ｃ，８１ｄのワード線ＷＬ１，ＷＬ２の両側にそれぞれ、ＳＤ領域として機能する不純物領域８４（図４６の不純物領域４４ａ，４４ｂに相当）が形成される。サイドウォール絶縁膜８３の下方で、不純物領域８４の内側には、図示しないＬＤＤ領域（図４６の不純物領域４５ａ，４５ｂに相当）が形成され、ＬＤＤ領域間に、図示しないチャネル領域が形成される。また、チャネル領域の下方に、ＳＣＲ層となる図示しない不純物領域が形成される。不揮発性メモリ８０には、これらの要素によって形成された複数（一例として８つ）のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈ（図４６のメモリトランジスタ４０Ｃに相当）が含まれる。
【０２３０】
各不純物領域８４上には、上層に向かって延びるプラグ９１（コンタクト）が形成される。各不純物領域８４は、プラグ９１を介して、第１層目の導体層に含まれる配線９２ａ，９２ｂに接続される。
【０２３１】
配線９２ａは、方向Ｔに延在される。配線９２ａは、アクティブ領域８１ａのメモリトランジスタ９０ａ，９０ｂで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｂのメモリトランジスタ９０ｃ，９０ｄで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｃのメモリトランジスタ９０ｅ，９０ｆで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、アクティブ領域８１ｄのメモリトランジスタ９０ｇ，９０ｈで共用される不純物領域８４に、プラグ９１を介して接続される。配線９２ａは、ソース線（ＳＬ１）として用いられる。
【０２３２】
配線９２ｂは、各メモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈの、ソース線ＳＬ１と繋がる不純物領域８４とは反対側の不純物領域８４に、プラグ９１を介して接続される。
【０２３３】
各配線９２ｂ上には、上層に向かって延びるビア９３が形成される。アクティブ領域８１ａのトランジスタ９０ａ，９０ｂの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ１に接続される。アクティブ領域８１ｂのトランジスタ９０ｃ，９０ｄの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ２に接続される。アクティブ領域８１ｃのトランジスタ９０ｅ，９０ｆの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ３に接続される。アクティブ領域８１ｄのトランジスタ９０ｇ，９０ｈの不純物領域８４に繋がる配線９２ｂは、ビア９３を介して、方向Ｓに延在されるビット線ＢＬ４に接続される。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、不揮発性メモリ８０の第２層目の導体層に含まれる。
【０２３４】
不揮発性メモリ８０では、個々のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈが、１つのメモリセルとして機能する。不揮発性メモリ８０における情報のプログラム、リード及びイレーズの各動作の一例を、図５８、図５９及び図６０を参照して具体的に説明する。尚、ここでは、ｎチャネル型のメモリトランジスタ９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈを備える不揮発性メモリ８０を例にする。
【０２３５】
図５８はＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのプログラム動作の説明図である。図５８（Ａ）にはプログラム動作時の当該不揮発性メモリの要部平面を模式的に図示し、図５８（Ｂ）にはプログラム動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図５８（Ｂ）は図５８（Ａ）のＬ１−Ｌ１断面模式図である。
【０２３６】
例えば、ＳＣＲ層となる不純物領域８７を有するメモリトランジスタ９０ａ（メモリセル）に対するプログラム動作時には、ゲート絶縁膜８１上のワード線ＷＬ１の電位がｈｉｇｈ（４Ｖ〜５Ｖ）、ビット線ＢＬ１の電位がｌｏｗ（０Ｖ）、ソース線ＳＬ１の電位がｈｉｇｈ（４Ｖ〜５Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２〜ＢＬ４の電位はｈｉｇｈ（４Ｖ〜５Ｖ）とされる。これにより、メモリトランジスタ９０ａの、ソース線ＳＬ１側のＬＤＤ領域８５上方のサイドウォール絶縁膜８３に、ホットエレクトロン（ホットキャリア４９、電荷４９ａ）が注入、蓄積され、情報のプログラムが行われる。
【０２３７】
メモリトランジスタ９０ａのＬＤＤ領域８５が極低濃度であるため、ＬＤＤ領域８５の電場は比較的小さい。一方、ＬＤＤ領域８５の外側に隣接するＳＤ領域である不純物領域８４は高濃度であるため、電場は不純物領域８４の端部で急激に大きくなる。結果として、ソース線ＳＬ１側の不純物領域８４（ドレイン）近傍でホットエレクトロンが効率的に生成され、生成されたホットエレクトロンがソース線ＳＬ１側のＬＤＤ領域８５上方のサイドウォール絶縁膜８３に効率良く注入される。
【０２３８】
図５９はＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのリード動作の説明図である。図５９（Ａ）にはリード動作時の当該不揮発性メモリの要部平面を模式的に図示し、図５９（Ｂ）にはリード動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図５９（Ｂ）は図５９（Ａ）のＬ２−Ｌ２断面模式図である。
【０２３９】
メモリトランジスタ９０ａに対するリード動作時には、ワード線ＷＬ１の電位がｈｉｇｈ（０．５Ｖ）、ビット線ＢＬ１の電位がｈｉｇｈ（０．５Ｖ）、ソース線ＳＬ１の電位がｌｏｗ（０Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）、非選択のビット線ＢＬ２〜ＢＬ４の電位はｌｏｗ（０Ｖ）とされる。尚、図５９には、サイドウォール絶縁膜８３に電荷４９ａが注入、蓄積されたメモリトランジスタ９０ａを例示している。このような電位とした時にビット線ＢＬ１側からソース線ＳＬ１側に流れる電流を検出することで、メモリトランジスタ９０ａの情報のリードが行われる。
【０２４０】
図６０はＳＣＲ層を有するメモリトランジスタを用いた不揮発性メモリのイレーズ動作の説明図である。図６０（Ａ）にはイレーズ動作時の当該不揮発性メモリの要部平面を模式的に図示し、図６０（Ｂ）にはイレーズ動作時の当該不揮発性メモリの要部断面を模式的に図示している。尚、図６０（Ｂ）は図６０（Ａ）のＬ３−Ｌ３断面模式図である。
【０２４１】
メモリトランジスタ９０ａに対するイレーズ動作時には、まず、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇに対して上記のようなプログラム動作が行われる（図示せず）。このようにメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇがプログラム状態とされた後、ワード線ＷＬ１の電位が負（ｎｅｇａｔｉｖｅ，−５Ｖ〜−６Ｖ）、ビット線ＢＬ１〜ＢＬ４の電位がｌｏｗ（０Ｖ）、ソース線ＳＬ１の電位がｈｉｇｈ（５Ｖ〜６Ｖ）とされる。非選択のワード線ＷＬ２の電位はｌｏｗ（０Ｖ）とされる。これにより、メモリトランジスタ９０ａを含む、ワード線ＷＬ１に繋がるメモリトランジスタ９０ａ，９０ｃ，９０ｅ，９０ｇにプログラムされた情報のイレーズが行われる。
【０２４２】
イレーズ動作時には、ソース線ＳＬ１側の不純物領域８４近傍でホットホール（ホットキャリア４９）が生成され、ソース線ＳＬ１側のＬＤＤ領域８５上方のサイドウォール絶縁膜８３に蓄積されていた電子（電荷４９ａ）が中和される。ホットホールは、ソース線ＳＬ１側の不純物領域８４近傍で生成されるため、当該不純物領域８４から離れた領域の閾値電圧への影響が抑えられる。従って、ワード線ＷＬ１のゲート長Ｌｇを過剰に小さくしなければ、全体としての閾値電圧は正、つまりメモリトランジスタ９０ａのオフ電流が初期の値を大きく超えることはない。
【０２４３】
尚、フローティングゲート型のメモリトランジスタでは、イレーズ時間を延ばすと閾値電圧が負となってしまうオーバーイレーズという問題が生じ得るが、上記のようなＳＣＲ層を有するメモリトランジスタでは、ゲート長Ｌｇを過剰に小さく設定しなければ、そのような問題を回避することができる。
【０２４４】
上記のようにしてプログラム、リード及びイレーズの各動作が行える不揮発性メモリ８０では、前述のツインビットセル型の不揮発性メモリ６０に比べて、メモリ領域の面積の縮小化を図ることができる。ここで、図５７に示した不揮発性メモリ８０において、１つのメモリセル、例えばメモリトランジスタ９０ａに着目する。
【０２４５】
メモリトランジスタ９０ａの方向Ｓについて、ワード線ＷＬ１のサイズ（ゲート長Ｌｇ）が０．０６μｍ、プラグ９１に接続されるソース線ＳＬ１及び配線９２ｂの半サイズが各々０．０４μｍ、ワード線ＷＬ１とソース線ＳＬ１及び配線９２ｂとの間のサイズが各々０．０７μｍとする。この場合、メモリトランジスタ９０ａの方向ＳのサイズＵは、０．２８μｍ（＝０．０６μｍ＋０．０４μｍ×２＋０．０７μｍ×２）となる。
【０２４６】
メモリトランジスタ９０ａの方向Ｔについては、配線９２ｂの幅とピッチが合計で０．１８μｍとすると、メモリトランジスタ９０ａの方向ＴのサイズＶは、０．１８μｍとなる。
【０２４７】
従って、不揮発性メモリ８０の１つのメモリセルの面積は、０．０５０４μｍ2（＝０．２８μｍ×０．１８μｍ）となる。他のメモリセルについても同じである。例えば、１Ｍビットの不揮発性メモリ８０の場合、メモリ領域の合計面積は０．４０２ｍｍ2、メモリマクロ全体（メモリ領域のほかロジック領域やＩ／Ｏ領域等を含む）の面積は１．３４ｍｍ2、メモリ領域の占有率は３０％となる。不揮発性メモリ８０では、ツインビットセル型の不揮発性メモリ６０に比べて、メモリ領域の面積を３分の１に縮小化することができる。
【０２４８】
メモリトランジスタ４０Ｃ（９０ａ等）を用いた不揮発性メモリの構成及び製造方法の一例を図６１〜図６５を参照して更に説明する。
図６１〜図６５は不揮発性メモリの製造方法の一例を示す図である。ここで、図６１は第１製造工程の一例の要部断面模式図、図６２は第２製造工程の一例の要部断面模式図、図６３は第３製造工程の一例の要部断面模式図、図６４は第４製造工程の一例の要部断面模式図、図６５は第５製造工程の一例の要部断面模式図である。以下、図６１〜図６５を参照し、不揮発性メモリの製造工程の一例について、順に説明する。
【０２４９】
まず、図６１に示すように、半導体基板２上に、メモリトランジスタ４０Ｃ（図６５）の素子領域４０ｂが開口され、ロジックトランジスタ５０（図６５）の素子領域５０ｂ、及びＩ／Ｏトランジスタ３０（図６５）の素子領域３０ｂが覆われたレジストパターン５ｖを形成する。このレジストパターン５ｖをマスクにして、素子領域４０ｂの半導体基板２に対し、所定の不純物注入を行う。例えば、ゲルマニウムを３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量４×１０13ｃｍ-2の条件で注入する。この不純物注入により、メモリトランジスタ４０Ｃの比較的高濃度の不純物領域４７（ＳＣＲ層）を形成する。
【０２５０】
次いで、図６２に示すように、半導体基板２上に、ロジックトランジスタ５０の素子領域５０ｂが開口され、メモリトランジスタ４０Ｃの素子領域４０ｂ、及びＩ／Ｏトランジスタ３０の素子領域３０ｂが覆われたレジストパターン５ｗを形成する。このレジストパターン５ｗをマスクにして、素子領域５０ｂの半導体基板２に対し、所定の不純物注入を行う。例えば、ゲルマニウムを３０ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。炭素を５ｋｅＶの加速エネルギーでドーズ量５×１０14ｃｍ-2の条件で注入する。ホウ素を２０ｋｅＶの加速エネルギーでドーズ量５×１０12ｃｍ-2の条件で注入する。フッ化ホウ素を１０ｋｅＶの加速エネルギーでドーズ量１．５×１０12ｃｍ-2の条件で注入する。この不純物注入により、ロジックトランジスタ５０の比較的高濃度の不純物領域５７（ＳＣＲ層）を形成する。
【０２５１】
次いで、図６３に示すように、半導体基板２上に半導体材料をエピタキシャル成長させ、素子領域４０ｂの不純物領域４７上、及び素子領域５０ｂの不純物領域５７上に、半導体層８ｃ（ノンドープ層）を形成する。この半導体層８ｃに、メモリトランジスタ４０Ｃのチャネル領域４６、及びロジックトランジスタ５０のチャネル領域５６が形成される。尚、エピタキシャル成長により、素子領域３０ｂにも、素子領域４０ｂ及び素子領域５０ｂの半導体層８ｃと同様の半導体層が形成されるが、ここでは便宜上、半導体基板２と一体のものとして説明する。半導体層８ｃの形成後、図６３に示すように、素子領域４０ｂ、素子領域３０ｂ及び素子領域５０ｂを画定する素子分離領域３を形成する。
【０２５２】
次いで、素子領域３０ｂ及び素子領域５０ｂの半導体基板２に対し、Ｉ／Ｏトランジスタ３０及びロジックトランジスタ５０の各閾値電圧を調整するための不純物注入を行う。その後、熱酸化法により、図６４に示すように、素子領域３０ｂ、素子領域４０ｂ及び素子領域５０ｂにそれぞれ、所定の膜厚のゲート絶縁膜３１、ゲート絶縁膜４１及びゲート絶縁膜５１を形成する。例えば、膜厚７ｎｍのゲート絶縁膜３１及びゲート絶縁膜４１、並びに膜厚１．５ｎｍのゲート絶縁膜５１を形成する。次いで、ポリシリコンの形成とそのパターニングにより、ゲート電極３２、ゲート電極４２及びゲート電極５２を形成する。
【０２５３】
次いで、所定条件の不純物注入により、図６４に示すように、ＬＤＤ領域４５ａ，４５ｂ、ＬＤＤ領域３５ａ，３５ｂ及びＬＤＤ領域５５ａ，５５ｂを形成する。例えば、リンを加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2、チルト角２８°で四方向から注入し、ＬＤＤ領域４５ａ，４５ｂ及びＬＤＤ領域３５ａ，３５ｂを形成する。ヒ素を加速エネルギー１．５ｋｅＶ、ドーズ量２．５×１０14ｃｍ-2、チルト角０°で二回注入し、ＬＤＤ領域５５ａ，５５ｂを形成する。これにより、図６４のような構造を得る。ＬＤＤ領域３５ａ，３５ｂ間にＩ／Ｏトランジスタ３０のチャネル領域３６が形成される。ＬＤＤ領域４５ａ，４５ｂ間にメモリトランジスタ４０Ｃのチャネル領域４６が形成される。ＬＤＤ領域５５ａ，５５ｂ間にロジックトランジスタ５０のチャネル領域５６が形成される。
【０２５４】
次いで、絶縁膜の形成とそのエッチバックにより、図６５に示すように、ゲート電極３２、ゲート電極４２及びゲート電極５２の各側壁に、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３及びサイドウォール絶縁膜５３を形成する。例えば、膜厚５ｎｍの酸化シリコン等の酸化膜１０１、膜厚７０ｎｍの窒化シリコン等の窒化膜１０２を順に形成し、それらをエッチバックすることで、サイドウォール絶縁膜３３、サイドウォール絶縁膜４３及びサイドウォール絶縁膜５３を形成する。尚、メモリトランジスタ４０Ｃのサイドウォール絶縁膜４３と、ロジックトランジスタ５０のサイドウォール絶縁膜５３には、異なる膜厚の酸化膜１０１を採用してもよい。例えば、メモリトランジスタ４０Ｃのサイドウォール絶縁膜４３の酸化膜１０１を、ロジックトランジスタ５０のサイドウォール絶縁膜５３の酸化膜１０１よりも薄くする。これにより、メモリトランジスタ４０Ｃにおいて、ホットキャリアの窒化膜１０２への注入効率が高まり、プログラムスピードが改善される。
【０２５５】
次いで、所定条件の不純物注入により、図６５に示すように、Ｉ／Ｏトランジスタ３０、メモリトランジスタ４０Ｃ及びロジックトランジスタ５０のＳＤ領域となる不純物領域３４ａ，３４ｂ、不純物領域４４ａ，４４ｂ及び不純物領域５４ａ，５４ｂを形成する。例えば、リンを加速エネルギー８ｋｅＶ、ドーズ量１．２×１０16ｃｍ-2の条件で注入し、不純物領域３４ａ，３４ｂ、不純物領域４４ａ，４４ｂ及び不純物領域５４ａ，５４ｂを形成する。
【０２５６】
以上の工程により、共通の半導体基板２上にＩ／Ｏトランジスタ３０、メモリトランジスタ４０Ｃ及びロジックトランジスタ５０が混載された不揮発性メモリ８０ａが得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０２５７】
メモリトランジスタ４０Ｃ（９０ａ等）を用いた不揮発性メモリの構成及び製造方法の別例を図６６〜図７１を参照して更に説明する。
図６６〜図７１は不揮発性メモリの製造方法の別例を示す図である。ここで、図６６は第１製造工程の一例の要部断面模式図、図６７は第２製造工程の一例の要部断面模式図、図６８は第３製造工程の一例の要部断面模式図、図６９は第４製造工程の一例の要部断面模式図、図７０は第５製造工程の一例の要部断面模式図、図７１は第６製造工程の一例の要部断面模式図である。以下、図６６〜図７１を参照し、不揮発性メモリの製造工程の一例について、順に説明する。
【０２５８】
この例では、上記図６１〜図６３の工程、及び上記図６４の工程で述べたゲート絶縁膜３１、ゲート絶縁膜４１及びゲート絶縁膜５１の形成まで行った後、まず図６６に示すように、ポリシリコン４を形成する。
【０２５９】
次いで、図６７に示すように、ポリシリコン４上に所定のレジストパターン５ｘを形成し、これをマスクにしてポリシリコン４のエッチングを行い、メモリトランジスタ４０Ｃのゲート電極４２を形成する。
【０２６０】
次いで、レジストパターン５ｘを除去し、半導体基板２上に残るゲート電極４２及びポリシリコン４をマスクにして、素子領域４０ｂの半導体基板２に対し、所定の不純物注入を行い、図６８に示すように、ＬＤＤ領域４５ａ，４５ｂを形成する。例えば、リンを加速エネルギー３５ｋｅＶ、ドーズ量２．５×１０12ｃｍ-2、チルト角２８°で四方向から注入し、ＬＤＤ領域４５ａ，４５ｂを形成する。ＬＤＤ領域４５ａ，４５ｂ間にメモリトランジスタ４０Ｃのチャネル領域４６が形成される。
【０２６１】
次いで、絶縁膜の形成とそのエッチバックにより、図６９に示すように、ゲート電極４２の側壁にサイドウォール絶縁膜４３を形成する。例えば、膜厚５ｎｍの酸化シリコン等の酸化膜１０１、膜厚７０ｎｍの窒化シリコン等の窒化膜１０２を順に形成し、それらをエッチバックすることで、サイドウォール絶縁膜４３を形成する。尚、ゲート電極４２以外のポリシリコン４の側壁と半導体基板２の上方（素子分離領域３上）にも同様に、サイドウォール絶縁膜４３が形成される。
【０２６２】
次いで、図７０に示すように、所定のレジストパターン５ｙを形成し、これをマスクにしてポリシリコン４のエッチングを行い、Ｉ／Ｏトランジスタ３０のゲート電極３２、及びロジックトランジスタ５０のゲート電極５２を形成する。尚、図７０には、素子分離領域３上にもポリシリコン４の一部（縁部）を残した形態を図示している。
【０２６３】
次いで、所定条件の不純物注入により、図７１に示すように、素子領域３０ｂにＬＤＤ領域３５ａ，３５ｂを形成し、素子領域５０ｂにＬＤＤ領域５５ａ，５５ｂを形成する。ＬＤＤ領域３５ａ，３５ｂ間にＩ／Ｏトランジスタ３０のチャネル領域３６が形成され、ＬＤＤ領域５５ａ，５５ｂ間にロジックトランジスタ５０のチャネル領域５６が形成される。
【０２６４】
次いで、絶縁膜の形成とそのエッチバックにより、図７１に示すように、ゲート電極３２及びゲート電極５２の各側壁に、サイドウォール絶縁膜３３及びサイドウォール絶縁膜５３を形成する。サイドウォール絶縁膜３３及びサイドウォール絶縁膜５３は、メモリトランジスタ４０Ｃのサイドウォール絶縁膜４３の幅よりも小さい幅となるように形成される。尚、素子分離領域３上に残るポリシリコン４の側壁にも同様に、サイドウォール絶縁膜５３（又は３３）が形成される。次いで、所定条件の不純物注入により、図７１に示すように、Ｉ／Ｏトランジスタ３０、メモリトランジスタ４０Ｃ及びロジックトランジスタ５０のＳＤ領域となる不純物領域３４ａ，３４ｂ、不純物領域４４ａ，４４ｂ及び不純物領域５４ａ，５４ｂを形成する。
【０２６５】
以上の工程により、共通の半導体基板２上にＩ／Ｏトランジスタ３０、メモリトランジスタ４０Ｃ及びロジックトランジスタ５０が混載された不揮発性メモリ８０ｂが得られる。以後は、層間絶縁膜の形成、プラグの形成、配線やビア等の導体部を含む上層の配線層の形成等が行われる。
【０２６６】
メモリトランジスタ４０Ｃのサイドウォール絶縁膜４３の幅は、前述の通り、そのトランジスタ特性に影響を及ぼす重要なパラメータである。図６６〜図７１に示す製造方法では、メモリトランジスタ４０Ｃのサイドウォール絶縁膜４３の幅を、ロジックトランジスタ５０のサイドウォール絶縁膜５３の幅とは独立に調整することができる。
【０２６７】
図７２はＳＣＲ層を有するメモリトランジスタの説明図である。
以上のようにメモリトランジスタ４０Ｃ（９０ａ等）では、サイドウォール絶縁膜４３下方のノンドープ又は極低濃度の層（エピタキシャル成長される半導体層８ｃ）への不純物注入によってＬＤＤ領域４５ａ，４５ｂが形成される。そのため、極低濃度のＬＤＤ領域４５ａ，４５ｂが安定的に形成される。例えば、ＬＤＤ領域４５ａ，４５ｂを５×１０17ｃｍ-3以下にすると、ＬＤＤ領域４５ａ，４５ｂはインパクトイオン化に殆ど寄与しない。そのため、例えばＬＤＤ領域４５ｂよりも高濃度の不純物領域４４ｂ（ＳＤ領域）の端部でホットキャリア４９が生成され、その上方のサイドウォール絶縁膜４３に注入されるようになる。サイドウォール絶縁膜４３に電荷４９ａが存在すると、その下方の極低濃度のＬＤＤ領域４５ｂは容易に変調され、メモリトランジスタ４０Ｃの閾値電圧が変化する。更に、ＬＤＤ領域４５ａ，４５ｂは、その導電型が確定されるため、メモリトランジスタ４０Ｃのオフセットも抑えられる。また、サイドウォール絶縁膜４３の構成（材料、幅、積層構造の各層の材料及び厚さ等）を調整することで、プログラム特性の向上が図られる。
【０２６８】
メモリトランジスタ４０Ｃは、ＳＯＮＯＳ（半導体基板２−酸化膜４３ａ−窒化膜４３ｂ−酸化膜４３ａ−ゲート電極４２）構造のトランジスタ４０Ｃｂが、本体のトランジスタ４０Ｃａの側面に付加された構成を有していると言える。
【符号の説明】
【０２６９】
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆａ，１Ｆｂ，１Ｇ，１００  半導体装置
２  半導体基板
３  素子分離領域
４  ポリシリコン
５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊ，５ｋ，５ｍ，５ｐ，５ｑ，５ｒ，５ｕ，５ｖ，５ｗ，５ｘ，５ｙ  レジストパターン
６，６ａ，６ｂ  ウェル領域
７，１３ａ，４３ａ，１０１  酸化膜
８，８ａ，８ｂ，８ｃ  半導体層
１０，４０，４０Ａ，４０Ｂ，４０Ｃ，７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ，７０ｇ，７０ｈ，９０ａ，９０ｂ，９０ｃ，９０ｄ，９０ｅ，９０ｆ，９０ｇ，９０ｈ，１１０  メモリトランジスタ
１０ａ，４０ａ，１１０ａ  メモリ領域
１０ｂ，２０ｂ，３０ｂ，４０ｂ，５０ｂ  素子領域
１１，２１，３１，４１，５１，８１  ゲート絶縁膜
１２，２２，３２，４２，５２  ゲート電極
１３，１３ｃ，１３ｄ，２３，３３，４３，５３，６３，８３，１１３  サイドウォール絶縁膜
１３ｂ，４３ｂ，１０２  窒化膜
１３ｅ，４９ａ  電荷
１４ａ，１４ｂ，２４ａ，２４ｂ，３４ａ，３４ｂ，４４ａ，４４ｂ，４７，５４ａ，５４ｂ，５７，６４，８４，８７  不純物領域
１５ａ，１５ｂ，２５ａ，２５ｂ，３５ａ，３５ｂ，４５ａ，４５ｂ，５５ａ，５５ｂ，８５  ＬＤＤ領域
１６，２６，３６，４６，４６Ｂ，５６  チャネル領域
２０，５０  ロジックトランジスタ
２０ａ  ロジック領域
３０  Ｉ／Ｏトランジスタ
４０Ｃａ，４０Ｃｂ  トランジスタ
４６Ａ  フラットチャネル領域
４８  高濃度埋め込み層
４９  ホットキャリア
６０，８０，８０ａ，８０ｂ  不揮発性メモリ
６１ａ，６１ｂ，６１ｃ，６１ｄ，８１ａ，８１ｂ，８１ｃ，８１ｄ  アクティブ領域
７１，９１  プラグ
７２ａ，７２ｂ，７２ｃ，９２ａ，９２ｂ  配線
７２ａａ，７２ａｂ，７２ｂａ，７２ｂｂ  部位
７３，９３  ビア
７４  枠
ＷＬ１，ＷＬ２  ワード線
ＳＬ１，ＳＬ２  ソース線
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２，ＢＬ３，ＢＬ４  ビット線
Ｓ，Ｔ  方向
Ｗ１，Ｗ２  幅
【図１】
0006630582.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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