(57)【特許請求の範囲】
【請求項１】
低電圧用のＣＭＯＳトランジスタと高電圧用のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置であって、
前記高電圧用のＣＭＯＳトランジスタのソース層が設けられた第１不純物領域、及び前記高電圧用のＣＭＯＳトランジスタのドレイン層が設けられた第２不純物領域の各々から離間し、かつ前記高電圧用のＣＭＯＳトランジスタの形成領域内に設けられ、半導体基板領域に少なくとも一部が接する電流遮断部を備える、
半導体装置。
【請求項２】
前記電流遮断部が、ゲート幅方向において前記高電圧用のＣＭＯＳトランジスタのチャネル領域を挟んで前記チャネル領域の両側に隣接して配置されている、請求項１に記載の半導体装置。
【請求項３】
前記電流遮断部が、前記チャネル領域と同じ極性で且つ前記チャネル領域より高濃度の不純物領域、または、絶縁領域である、請求項２に記載の半導体装置。
【請求項４】
低電圧用のＣＭＯＳトランジスタと高電圧用のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置を製造する半導体装置の製造方法であって、
前記高電圧用のＣＭＯＳトランジスタのソース及びドレイン構造を形成する第１の工程と、
前記低電圧用のＣＭＯＳトランジスタのソース及びドレイン構造を形成する第２の工程と、
前記低電圧用のＣＭＯＳトランジスタ形成領域と高電圧用のＣＭＯＳトランジスタ形成領域とを分離する第３の工程と、
前記低電圧用のＣＭＯＳトランジスタのゲート電極を形成すると共に、前記高電圧用のＣＭＯＳトランジスタのゲート電極を形成する第４の工程と、
を含み、
絶縁領域である電流遮断部を設ける場合は、前記第３の工程で、前記高電圧用のＣＭＯＳトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成し、
不純物領域である電流遮断部を設ける場合は、前記第１の工程または前記第２の工程で、前記高電圧用のＣＭＯＳトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成する、
半導体装置の製造方法。
【請求項５】
前記第２の工程において、
前記半導体基板の前記低電圧用のＣＭＯＳトランジスタ形成領域に不純物を導入してウェルを形成する際に、前記半導体基板の前記高電圧用のＣＭＯＳトランジスタの前記チャネル領域の両側に不純物を導入して電流遮断部を形成する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程において、
高電圧用のＰＭＯＳトランジスタ形成領域のｎ型ウェル内にｐ型の不純物を導入して低濃度不純物領域を形成する場合には、高電圧用のＮＭＯＳトランジスタの前記チャネル領域の両側にｐ型の不純物を導入して電流遮断部を形成し、
高電圧用のＮＭＯＳトランジスタ形成領域のｐ型ウェル内にｎ型の不純物を導入して低濃度不純物領域を形成する場合には、高電圧用のＰＭＯＳトランジスタの前記チャネル領域の両側にｎ型の不純物を導入して電流遮断部を形成する、
請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第３の工程において、
ＤＴＩ法により絶縁体からなる領域分離部を形成する際に、前記半導体基板の前記高電圧用のＣＭＯＳトランジスタの前記チャネル領域の両側にＤＴＩ法により絶縁体を配置して電流遮断部を形成する、
請求項４に記載の半導体装置の製造方法。
【請求項８】
前記電流遮断部を、前記高電圧用のＣＭＯＳトランジスタのチャネル領域を迂回して流れる電流の流路にだけ形成する、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、２．５Ｖ〜５Ｖ程度の低電圧仕様のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ（ＬＶ-ＣＭＯＳ）と、８０Ｖ程度の高電圧仕様のＣＭＯＳトランジスタ（ＨＶ-ＣＭＯＳ）と、を搭載した半導体装置が増加している（特許文献１）。例えば、ＨＶ-ＣＭＯＳとＬＶ-ＣＭＯＳとを搭載したＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣは、リチウムイオン電池の普及に伴い、電池の温度、電圧、電流を監視する電池監視ＩＣとして注目されている。
【０００３】
ここで、ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣにおけるＨＶ-ＮＭＯＳの製造方法について説明する。図９はＨＶ-ＮＭＯＳの製造工程の一例を示す工程図である。まず、図９（Ａ）に示すように、ｎ型エピタキシャル層を有するシリコン基板１０に、ｐ型不純物の濃度が高いｐ型ウェル（ＰＷＨ）１２を形成する。続いて、ｐ型ウェル１２内に、ｎ型不純物領域（ＮＮ）１４、１６を形成する。
【０００４】
次に、図９（Ｂ）に示すように、公知のＤＴＩ（Deep Trench Isolation）プロセスを用いて複数の領域分離部１８を形成して、ＨＶ-ＮＭＯＳの形成領域を他の領域から分離する。また、公知のＳＴＩ（Shallow Trench Isolation）プロセスを用いて複数の素子分離部２０、２２、２４を形成して、ＨＶ-ＮＭＯＳの各素子を互いに分離する。
【０００５】
次に、図９（Ｃ）に示すように、シリコン基板１０の表面上に、高電圧用のゲート酸化膜２６を形成する。次に、図９（Ｄ）に示すように、ゲート酸化膜２６上にゲート電極２８を形成する。また、素子分離部２２と２４との間にソース層３０とドレイン層３２とを形成する。同様に、素子分離部２０と２２との間にボディ層３４を形成する。最後に、図９（Ｅ）に示すように、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、基板電極Ｂを形成して、ＨＶ-ＮＭＯＳが完成する。
【０００６】
図１０（Ａ）〜（Ｄ）はＨＶ-ＮＭＯＳに寄生トランジスタが発生する様子を示す図であり、図１０（Ｅ）は寄生トランジスタによるＨＶ-ＮＭＯＳの電圧電流特性への影響を示すグラフである。上記の製造方法で作製されたＨＶ-ＮＭＯＳは、図１０（Ａ）に示すように、領域分離部１８で取り囲まれたＨＶ-ＮＭＯＳ形成領域に、ｐ型ウェル１２、ｎ型不純物領域１４、１６、素子分離部２０、２２、２４(図示せず）、ソース層３０、ドレイン層３２、及びボディ層３４(図示せず）が形成されている。素子分離部２２(図示せず）で取り囲まれたＨＶ-ＮＭＯＳ素子部が、チャネル電位用のアクティブ領域４０である。また、シリコン基板１０上には、ゲート酸化膜２６（図示せず）とゲート電極２８とが形成されている。
【０００７】
ここでは、ソース層３０とその直下の素子部をソースアクティブ領域３０Ａといい、ドレイン層３２とその直下の素子部をドレインアクティブ領域３２Ａいう。また、ソース層３０とドレイン層３２との間で且つゲート電極２８の直下の素子部をゲートアクティブ領域２８Ａという。主となるトランジスタでは、電流は、ドレインアクティブ領域３２Ａから、ゲートアクティブ領域２８Ａを通って、ソースアクティブ領域３０Ａに流れる。この電流の流路が「チャネル領域」である。ゲート電極２８は、チャネル領域を跨いで、ゲート幅方向に延びるように配置されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−０２６４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１０（Ａ）に示すＨＶ-ＮＭＯＳの構造では、寄生トランジスタが発生するという問題がある。ソース層３０とドレイン層３２との間の電流経路として、チャネル領域を通る経路Ａ以外に、寄生トランジスタを経由する経路Ｂ、経路Ｃが存在する。図１０（Ｂ）は経路Ａに沿ったＨＶ-ＮＭＯＳの部分断面図であり、図１０（Ｃ）は経路Ｂに沿ったＨＶ-ＮＭＯＳの部分断面図であり、図１０（Ｄ）は経路Ｃに沿ったＨＶ-ＮＭＯＳの部分断面図である。経路Ｂ、経路Ｃでは、電流はチャネル領域を迂回して流れる。極性を反転させたＨＶ-ＰＭＯＳでも、同様に寄生トランジスタが発生する。
【００１０】
主となるトランジスタが飽和領域にある場合は、寄生トランジスタによる影響は無視できるが、主となるトランジスタがサブスレッショルド領域（ゲート電圧＜閾値電圧）にある場合は、寄生トランジスタの影響により、電圧電流特性が不安定になる。例えば、図１０（Ｅ）に示すように、電圧電流特性を表すＩｄ−Ｖｇ曲線が特異点を持つ異常曲線になる。ここで、Ｉｄはドレイン電流であり、Ｖｇはゲート電圧である。更に、電圧電流特性は温度変化に対して不安定になる。ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣを電池監視ＩＣとして使用する場合、ＨＶ-ＣＭＯＳの電圧電流特性の変動は重大な問題となる。
【００１１】
本発明は上記事情に鑑みなされたものであり、本発明の目的は、低電圧仕様のＣＭＯＳトランジスタ（ＬＶ-ＣＭＯＳ）と高電圧仕様のＣＭＯＳトランジスタ（ＨＶ-ＣＭＯＳ）とが搭載された半導体装置について、少なくとも主となるトランジスタがサブスレッショルド領域にある場合にはＨＶ-ＣＭＯＳに寄生トランジスタが発生しない半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、低電圧用のＣＭＯＳトランジスタと高電圧用のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置であって、前記高電圧用のＣＭＯＳトランジスタのソース層が設けられた第１不純物領域、及び前記高電圧用のＣＭＯＳトランジスタのドレイン層が設けられた第２不純物領域の各々から離間し、かつ前記高電圧用のＣＭＯＳトランジスタの形成領域内に設けられ、半導体基板領域に少なくとも一部が接する電流遮断部を備える、半導体装置である。
【００１３】
本発明の半導体装置の製造方法は、低電圧用のＣＭＯＳトランジスタと高電圧用のＣＭＯＳトランジスタとが１つの半導体基板に形成された半導体装置を製造する半導体装置の製造方法であって、前記高電圧用のＣＭＯＳトランジスタのソース及びドレイン構造を形成する第１の工程と、前記低電圧用のＣＭＯＳトランジスタのソース及びドレイン構造を形成する第２の工程と、前記低電圧用のＣＭＯＳトランジスタ形成領域と高電圧用のＣＭＯＳトランジスタ形成領域とを分離する第３の工程と、前記低電圧用のＣＭＯＳトランジスタのゲート電極を形成すると共に、前記高電圧用のＣＭＯＳトランジスタのゲート電極を形成する第４の工程と、を含み、絶縁領域である電流遮断部を設ける場合は、前記第３の工程で、前記高電圧用のＣＭＯＳトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成し、不純物領域である電流遮断部を設ける場合は、前記第１の工程または前記第２の工程で、前記高電圧用のＣＭＯＳトランジスタのチャネル領域を迂回して流れる電流を遮断する電流遮断部を形成する、半導体装置の製造方法である。
【発明の効果】
【００１４】
本発明によれば、低電圧仕様のＣＭＯＳトランジスタ（ＬＶ-ＣＭＯＳ）と高電圧仕様のＣＭＯＳトランジスタ（ＨＶ-ＣＭＯＳ）とが搭載された半導体装置について、少なくとも主となるトランジスタがサブスレッショルド領域にある場合にはＨＶ-ＣＭＯＳに寄生トランジスタが発生しないという効果が得られる。これにより、ＨＶ-ＣＭＯＳの電圧電流特性が寄生トランジスタの影響を受けずに安定化し、電圧電流特性のばらつきが低減される。
【図面の簡単な説明】
【００１５】
【図１】（Ａ）〜（Ｅ）はＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の概略を示す断面図である。
【図２】（Ａ）〜（Ｃ）は第１の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。
【図３】第１の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。（Ａ）は上面図であり、（Ｂ）〜（Ｄ）は経路Ａ〜Ｃに沿った断面図である。
【図４】（Ａ）〜（Ｃ）は第２の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。
【図５】第２の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。（Ａ）は上面図であり、（Ｂ）〜（Ｄ）は経路Ａ〜Ｃに沿った断面図である。
【図６】（Ａ）〜（Ｃ）は第３の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。
【図７】第３の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。（Ａ）は上面図であり、（Ｂ）〜（Ｄ）は経路Ａ〜Ｃに沿った断面図である。
【図８】第４の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。（Ａ）は上面図であり、（Ｂ）〜（Ｄ）は経路Ａ〜Ｃに沿った断面図である。
【図９】（Ａ）〜（Ｅ）はＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣにおけるＨＶ-ＮＭＯＳの製造工程の一例を示す断面図である。
【図１０】（Ａ）〜（Ｄ）はＨＶ-ＮＭＯＳに寄生トランジスタが発生する様子を示す図であり、（Ｅ）は寄生トランジスタによるＨＶ-ＮＭＯＳの電圧電流特性への影響を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１７】
＜ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造方法＞
まず、上述したＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造方法を簡単に説明する。図１はＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一例を示す工程図である。ここでは、ＨＶ-ＮＭＯＳとＬＶ-ＮＭＯＳとが形成された部分を図示している。図示は省略するが、ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣには、ＨＶ-ＰＭＯＳとＬＶ-ＰＭＯＳも形成される。なお、ＨＶ-ＮＭＯＳの製造工程は、図９（Ａ）〜（Ｅ）に示す工程と同様であるため、同じ符号を付して説明する。
【００１８】
まず、図１（Ａ）に示すように、ｎ型エピタキシャル層を有するシリコン基板１０のＨＶ-ＮＭＯＳ形成領域に、イオン化したｐ型不純物を注入した後で熱処理することで、ｐ型不純物の濃度が高いｐ型ウェル（ＰＷＨ）１２を形成する。続いて、ｐ型ウェル１２内に、イオン化したｎ型不純物を注入した後で熱処理することで、ｎ型不純物領域（ＮＮ）１４、１６を形成する。
【００１９】
また、シリコン基板１０のＬＶ-ＮＭＯＳ形成領域に、イオン化したｐ型不純物を注入した後で熱処理することで、ｐ型不純物の濃度が高いｐ型ウェル（ＰＷＨ）５０を形成する。
【００２０】
次に、図１（Ｂ）に示すように、公知のＤＴＩプロセスを用いて、ＨＶ-ＮＭＯＳ形成領域及びＬＶ-ＮＭＯＳ形成領域の両方に、ディープ・トレンチに二酸化シリコン（ＳｉＯ２）等の絶縁体を埋め込んだ複数の領域分離部１８を形成する。領域分離部１８は、先端がシリコン基板１０に到達する深さで形成される。領域分離部１８を形成することで、ＨＶ-ＮＭＯＳ形成領域とＬＶ−ＮＭＯＳ形成領域とが分離される。
【００２１】
次に、公知のＳＴＩプロセスを用いて、ＨＶ-ＮＭＯＳ形成領域に、シャロウ・トレンチにＳｉＯ２等の絶縁体を埋め込んだ複数の素子分離部２０、２２、２４を形成する。素子分離部２０、２２、２４は、シリコン基板１０表面の浅い位置に形成される。シリコン基板１０とｐ型ウェル１２との界面を跨ぐ位置に素子分離部２０が形成され、ｐ型ウェル１２とｎ型不純物領域１４、１６との界面を跨ぐ位置に素子分離部２２が形成され、ｎ型不純物領域１４、１６内にも素子分離部２４が形成される。これらの素子分離部２０、２２、２４を形成することで、ＨＶ-ＮＭＯＳの各素子が互いに分離される。
【００２２】
また、公知のＳＴＩプロセスを用いて、ＬＶ-ＮＭＯＳ形成領域に、シャロウ・トレンチにＳｉＯ２等の絶縁体を埋め込んだ複数の素子分離部５２を形成する。素子分離部５２は、シリコン基板１０とｐ型ウェル５０との界面を跨ぐ位置に形成される。これらの素子分離部５２を形成することで、ＬＶ-ＮＭＯＳの各素子が互いに分離される。
【００２３】
次に、図１（Ｃ）に示すように、ＨＶ-ＮＭＯＳ形成領域のシリコン基板１０の表面上に、高電圧用のゲート酸化膜２６を形成する。ゲート酸化膜２６は、シリコンを熱酸化することにより形成してもよく、ＣＶＤ（化学気相成長法）によりＮＳＧ膜を堆積することにより形成してもよい。また、ＬＶ-ＮＭＯＳ形成領域のｐ型ウェル（ＰＷＨ）５０内に、イオン化したｐ型不純物を注入した後で熱処理することで、ＬＶ-ＮＭＯＳ用のｐ型ウェル（ＰＨＬ）５４を形成する。そして、ＬＶ-ＮＭＯＳ形成領域のシリコン基板１０の表面上に、低電圧用のゲート酸化膜５６を形成する。低電圧用のゲート酸化膜５６は、高電圧用のゲート酸化膜２６より膜厚を薄くする。
【００２４】
次に、図１（Ｄ）に示すように、ＨＶ-ＮＭＯＳ形成領域のゲート酸化膜２６とＬＶ-ＮＭＯＳ形成領域のゲート酸化膜５６とを覆うように、ＣＶＤによりポリシリコンを堆積してポリシリコン膜を形成し、ポリシリコン膜をパターニングして、ＨＶ-ＮＭＯＳのゲート電極２８とＬＶ-ＮＭＯＳのゲート電極５８とを形成する。
【００２５】
また、ＨＶ-ＮＭＯＳ形成領域の素子分離部２２と２４との間に、イオン化したｎ型不純物を高濃度で注入した後で熱処理することで、高濃度ｎ型のソース層３０と高濃度ｎ型のドレイン層３２とを形成する。
【００２６】
同様にして、ＨＶ-ＮＭＯＳ形成領域の素子分離部２０と２２との間にも高濃度ｎ型のボディ層３４を形成する。また、ＬＶ-ＮＭＯＳ形成領域の素子分離部５４とゲート酸化膜５６との間に、イオン化したｎ型不純物を高濃度で注入した後で熱処理することで、高濃度ｎ型のソース層６０と高濃度ｎ型のドレイン層６２とを形成する。
【００２７】
最後に、図１（Ｅ）に示すように、ＨＶ-ＮＭＯＳのゲート電極２８、ソース層３０、ドレイン層３２、及びボディ層３４の各々に端子を取り付けて、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄ、基板電極Ｂを形成して、ＨＶ-ＮＭＯＳが完成する。また、ＬＶ-ＮＭＯＳのゲート電極５８、ソース層６０、及びドレイン層６２の各々に端子を取り付けて、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄを形成して、ＬＶ-ＮＭＯＳが完成する。即ち、ＨＶ-ＮＭＯＳとＬＶ-ＮＭＯＳとを搭載したＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣが完成する。
【００２８】
＜第１の実施の形態＞
第１の実施の形態では、寄生トランジスタの電流経路にｐ型不純物領域を挿入する。ｐ型不純物領域は、ＬＶ-ＮＭＯＳ用のｐ型ウェルを形成する際に、ＬＶ-ＮＭＯＳ用のｐ型ウェルと同じ方法で形成する。
【００２９】
図２（Ａ）〜（Ｃ）は第１の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。これらの断面図は、ＨＶ-ＮＭＯＳ領域では、主となるトランジスタの電流経路Ａに沿った断面図であるが、図２（Ａ）には寄生トランジスタの電流経路Ｃに沿った断面図を併記する。なお、電流経路Ａ、電流経路Ｃは、図１０（Ａ）に図示した通りである。
【００３０】
本実施の形態では、図２（Ａ）に示すように、図１（Ｃ）に示す工程で実施するＬＶ-ＮＭＯＳ用のｐ型ウェル５４の形成を、図１（Ａ）に示す工程で実施するｐ型ウェル５０の形成に続いて実施する。そして、ＬＶ-ＮＭＯＳ用のｐ型ウェル５４を形成する際に、同じ方法で寄生トランジスタの電流経路にｐ型不純物領域７０を形成する。
【００３１】
詳しくは、シリコン基板１０のＨＶ-ＮＭＯＳ形成領域にｐ型ウェル１２を形成し、ＬＶ-ＮＭＯＳ形成領域にｐ型ウェル５０を形成する。次に、ＬＶ-ＮＭＯＳ形成領域のｐ型ウェル５０内には、イオン化したｐ型不純物を注入した後で熱処理することで、ＬＶ-ＮＭＯＳ用のｐ型ウェル（ＰＨＬ）５４を形成する。また、ＨＶ-ＮＭＯＳ形成領域のｐ型ウェル１２内には、ｎ型不純物領域１４、１６を形成すると共に、ＬＶ-ＮＭＯＳ用のｐ型ウェル５４と同様にイオン化したｐ型不純物を注入した後で熱処理することで、ｐ型不純物領域７０を形成する。
【００３２】
図２（Ｂ）に示す工程は、ｐ型不純物領域７０及びＬＶ-ＮＭＯＳ用のｐ型ウェル５４が形成されている以外は、図１（Ｂ）に示す工程と同様であるため説明を省略する。また、図２（Ｃ）に示す工程は、ｐ型不純物領域７０及びＬＶ-ＮＭＯＳ用のｐ型ウェル５４が形成されている以外は、図１（Ｃ）に示す工程と同様であるため説明を省略する。
【００３３】
図３は第１の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。図３（Ａ）は上面図、図３（Ｂ）は経路Ａに沿った断面図、図３（Ｃ）は経路Ｂに沿った断面図、図３（Ｄ）は経路Ｃに沿った断面図である。図３（Ａ）に示すように、ｐ型不純物領域７０は、ゲート幅方向においてゲートアクティブ領域２８Ａを挟んでゲートアクティブ領域２８Ａの両側に挿入されている。
【００３４】
ｐ型不純物領域７０は、ゲートアクティブ領域２８Ａ以外のアクティブ領域４０と交差するように、ゲートアクティブ領域２８Ａの端部からＨＶ-ＮＭＯＳのｐ型ウェル１２の端部までの範囲に形成される。図３（Ｂ）〜（Ｄ）に示すように、経路Ｂ、経路Ｃ等のチャネル領域を迂回する迂回経路と交差するようにｐ型不純物領域７０を形成することで、寄生トランジスタのチャネル濃度が高くなり、主となるトランジスタがサブスレッショルド領域にある場合でも寄生トランジスタが発生しない。
【００３５】
本実施の形態によれば、少なくとも主となるトランジスタがサブスレッショルド領域にある場合にはＨＶ-ＣＭＯＳに寄生トランジスタが発生しない。これにより、ＨＶ-ＣＭＯＳの電圧電流特性が寄生トランジスタの影響を受けずに安定化する。即ち、ｐ型不純物領域７０を形成しない場合に比べて、ＨＶ-ＣＭＯＳの電圧電流特性のばらつきが低減される。
【００３６】
また、本実施の形態では、ＬＶ-ＮＭＯＳ用のｐ型ウェル（ＰＨＬ）５４を形成する工程で、ＨＶ-ＮＭＯＳ形成領域のｐ型ウェル１２内にｐ型不純物領域７０を形成するので、形成順序は入れ替わるが、図１に示す製造工程に対して新たな工程を追加する必要がないという利点がある。
【００３７】
＜第２の実施の形態＞
第２の実施の形態では、第１の実施の形態と同様に、寄生トランジスタの電流経路にｐ型不純物領域を挿入する。ｐ型不純物領域は、ＨＶ-ＰＭＯＳ用のｎ型ウェル内にｐ型不純物領域（ＰＰ）を形成する際に、ｎ型ウェル内のｐ型不純物領域（ＰＰ）と同じ方法で形成する。
【００３８】
図４（Ａ）〜（Ｃ）は第２の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。これらの断面図は、ＨＶ-ＮＭＯＳ領域では、主となるトランジスタの電流経路Ａに沿った断面図であるが、図４（Ａ）には寄生トランジスタの電流経路Ｃに沿った断面図を併記する。上述した通り、図示は省略するが、ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣには、ＨＶ-ＰＭＯＳとＬＶ-ＰＭＯＳも形成される。なお、電流経路Ａ、電流経路Ｃは、図１０（Ａ）に図示した通りである。
【００３９】
本実施の形態では、図４（Ａ）に示すように、図１（Ａ）に示す工程で、図示しないＨＶ-ＰＭＯＳ形成領域のｎ型ウェル内にｐ型不純物領域を形成する。そして、ＨＶ-ＰＭＯＳのｐ型不純物領域を形成する際に、同じ方法でＨＶ-ＮＭＯＳ形成領域の寄生トランジスタの電流経路に高濃度のｐ型不純物領域７２を形成する。
【００４０】
詳しくは、シリコン基板１０のＨＶ-ＮＭＯＳ形成領域にｐ型ウェル１２を形成し、ＬＶ-ＮＭＯＳ形成領域にｐ型ウェル５０を形成する。次に、ＨＶ-ＮＭＯＳ形成領域のｐ型ウェル１２内に、ｎ型不純物領域１４、１６を形成すると共に、図示しないＨＶ-ＰＭＯＳ形成領域のｐ型不純物領域と同様にイオン化したｐ型不純物を注入した後で熱処理することで、ｐ型不純物領域７２を形成する。
【００４１】
なお、図４（Ｂ）に示す工程は、ｐ型不純物領域７２が形成されている以外は、図１（Ｂ）に示す工程と同様であるため説明を省略する。また、図４（Ｃ）に示す工程は、ｐ型不純物領域７２が形成されている以外は、図１（Ｃ）に示す工程と同様であるため説明を省略する。
【００４２】
図５（Ａ）〜（Ｄ）は第２の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。図５（Ａ）に示すように、ｐ型不純物領域７２は、ゲート幅方向においてゲートアクティブ領域２８Ａを挟んでゲートアクティブ領域２８Ａの両側に挿入されている。ｐ型不純物領域７２は、ゲートアクティブ領域２８Ａの端部からＨＶ-ＮＭＯＳのｐ型ウェル１２の端部までの範囲に形成される。
【００４３】
即ち、ｐ型不純物領域７２は、図５（Ｂ）〜（Ｄ）に示すように、経路Ｂ、経路Ｃ等のチャネル領域を迂回する迂回経路と交差する。これにより、寄生トランジスタのチャネル濃度が高くなり、主となるトランジスタがサブスレッショルド領域にある場合でも寄生トランジスタが発生しない。
【００４４】
本実施の形態によれば、第１の実施の形態と同様に、少なくとも主となるトランジスタがサブスレッショルド領域にある場合にはＨＶ-ＣＭＯＳに寄生トランジスタが発生しないので、ＨＶ-ＣＭＯＳの電圧電流特性が寄生トランジスタの影響を受けずに安定化する。即ち、ｐ型不純物領域７０を形成しない場合に比べて、ＨＶ-ＣＭＯＳの電圧電流特性のばらつきが低減される。
【００４５】
また、本実施の形態では、ＨＶ-ＰＭＯＳのｐ型不純物領域（ＰＰ）を形成する工程で、ＨＶ-ＮＭＯＳ形成領域のｐ型ウェル１２内にｐ型不純物領域７２を形成するので、図１に示す製造工程に対して新たな工程を追加する必要がないという利点がある。
【００４６】
＜第３の実施の形態＞
第３の実施の形態では、寄生トランジスタの電流経路に絶縁領域を挿入する。絶縁領域は、公知のＤＴＩプロセスを用いてＨＶ-ＮＭＯＳ形成領域とＬＶ−ＮＭＯＳ形成領域とを分離する領域分離部１８を形成する際に、領域分離部１８と同じ方法で形成される。
【００４７】
図６（Ａ）〜（Ｃ）は第３の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程の一部を示す断面図である。これらの断面図は、ＨＶ-ＮＭＯＳ領域では、主となるトランジスタの電流経路Ａに沿った断面図であるが、図６（Ｂ）には寄生トランジスタの電流経路Ｃに沿った断面図を併記する。なお、電流経路Ａ、電流経路Ｃは、図１０（Ａ
【００４８】
なお、図６（Ａ）に示す工程は、図１（Ａ）に示す工程と同様であるため説明を省略する。また、図６（Ｃ）に示す工程は、絶縁領域７４が形成されている以外は、図１（Ｃ）に示す工程と同様であるため説明を省略する。
【００４９】
本実施の形態では、図６（Ｂ）に示すように、公知のＤＴＩプロセスを用いて、ＨＶ-ＮＭＯＳ形成領域及びＬＶ-ＮＭＯＳ形成領域の両方に複数の領域分離部１８を形成する。そして、ＨＶ-ＮＭＯＳ形成領域に複数の領域分離部１８を形成する際に、同じ方法でＨＶ-ＮＭＯＳ形成領域に、ディープ・トレンチにＳｉＯ２等の絶縁体が埋め込まれた絶縁領域７４を形成する。
【００５０】
図７（Ａ）〜（Ｄ）は第３の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。図７（Ａ）に示すように、絶縁領域７４は、ゲート幅方向においてゲートアクティブ領域２８Ａを挟んでゲートアクティブ領域２８Ａの両側に挿入されている。絶縁領域７４は、ゲートアクティブ領域２８Ａの端部から領域分離部１８までの範囲に形成される。
【００５１】
即ち、絶縁領域７４は、図７（Ｂ）〜（Ｄ）に示すように、経路Ｂ、経路Ｃ等のチャネル領域を迂回する迂回経路と交差する。これにより、チャネル領域以外には電流が流れなくなり、主となるトランジスタがどの動作領域にある場合でも寄生トランジスタが発生しない。
【００５２】
本実施の形態によれば、主となるトランジスタがどの動作領域にある場合でも、ＨＶ-ＣＭＯＳに寄生トランジスタが発生しないので、ＨＶ-ＣＭＯＳの電圧電流特性が寄生トランジスタの影響を受けずに安定化する。即ち、絶縁領域７４を形成しない場合に比べて、ＨＶ-ＣＭＯＳの電圧電流特性のばらつきが低減される。
【００５３】
また、本実施の形態では、公知のＤＴＩプロセスを用いてＨＶ-ＮＭＯＳ形成領域とＬＶ−ＮＭＯＳ形成領域とを分離する領域分離部１８を形成する工程で、ＨＶ-ＮＭＯＳ形成領域に絶縁領域７４を形成するので、図１に示す製造工程に対して新たな工程を追加する必要がないという利点がある。
【００５４】
＜第４の実施の形態＞
第４の実施の形態は、公知のＤＴＩプロセスを用いて寄生トランジスタの電流経路に絶縁領域を挿入する点では、第３の実施の形態と同様である。第４の実施の形態では、絶縁領域を形成する領域が第３の実施の形態とは異なっている。
【００５５】
図８（Ａ）〜（Ｄ）は第４の実施の形態に係るＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの構造の一例を示す図である。図８（Ａ）に示すように、絶縁領域７４は、ゲート幅方向においてゲートアクティブ領域２８Ａを挟んでゲートアクティブ領域２８Ａの両側に挿入されている。絶縁領域７４は、ゲートアクティブ領域２８Ａの端部からチャネル電位用のアクティブ領域４０の端部までの範囲に形成される。
【００５６】
即ち、絶縁領域７４は、図８（Ｂ）〜（Ｄ）に示すように、チャネル領域を迂回する迂回経路と交差する最低限の範囲（迂回電流の流路）に形成される。これにより、チャネル領域以外には電流が流れなくなり、主となるトランジスタがどの動作領域にある場合でも寄生トランジスタが発生しない。
【００５７】
本実施の形態によれば、第３の実施の形態と同様に、主となるトランジスタがどの動作領域にある場合でも、ＨＶ-ＣＭＯＳに寄生トランジスタが発生しないので、ＨＶ-ＣＭＯＳの電圧電流特性が寄生トランジスタの影響を受けずに安定化する。即ち、絶縁領域７４を形成しない場合に比べて、ＨＶ-ＣＭＯＳの電圧電流特性のばらつきが低減される。
【００５８】
また、本実施の形態では、第３の実施形態と同様に、図１に示す製造工程に対して新たな工程を追加する必要がないという利点がある。
【００５９】
更に、第３の実施の形態では、ＨＶ-ＮＭＯＳのｐ型ウェル１２が絶縁領域７４により分断されるので、ｐ型ウェル１２用コンタクトとして、ソース側のボディ層３４とドレイン側のボディ層３４の各々に端子を取り付けて２つの基板電極Ｂを形成する必要がある。これに対して、本実施の形態では、ｐ型ウェル１２は分断されないので１つの基板電極Ｂを形成すればよい。
【００６０】
なお、上記実施の形態で説明した半導体装置及びその製造方法の構成は一例であり、本発明の主旨を逸脱しない範囲内においてその構成を変更してもよいことは言うまでもない。
【００６１】
例えば、上記実施の形態では、ＨＶ/ＬＶ混載ＣＭＯＳ型ＩＣの製造工程にＤＴＩプロセスを用いる例について説明したが、第１及び第２の実施の形態の製造方法では、ＤＴＩプロセス以外のプロセスを適用して領域分離を行ってもよい。
【００６２】
また、上記実施の形態では、不純物領域や絶縁領域などの電流遮断部をゲートアクティブ領域の両側に挿入する例について説明したが、電流遮断部を挿入する位置はこれには限定されない。チャネル領域を迂回する電流を遮断できればよく、電流遮断部は迂回電流の流路と交差するように配置される。
【符号の説明】
【００６３】
１０   シリコン基板
１２   ｐ型ウェル
１４   ｎ型不純物領域
１８   領域分離部
２０   素子分離部
２２   素子分離部
２４   素子分離部
２６   ゲート酸化膜
２８   ゲート電極
２８Ａ ゲートアクティブ領域
３０   ソース層
３０Ａ ソースアクティブ領域
３２   ドレイン層
３２Ａ ドレインアクティブ領域
３４   ボディ層
４０   アクティブ領域
５０   ｐ型ウェル
５２   素子分離部
５４   素子分離部
５４   ｐ型ウェル
５６   ゲート酸化膜
５８   ゲート電極
６０   ソース層
６２   ドレイン層
７０   ｐ型不純物領域
７２   ｐ型不純物領域
７４   絶縁領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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