(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）第１領域の前記半導体基板上に、第１絶縁膜を介して第１ゲート電極を複数形成し、第２領域の前記半導体基板上に、第２絶縁膜を介して第２ゲート電極を形成する工程、
（ｂ１）前記（ｂ）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極とを覆う第１酸化シリコン膜および第１窒化シリコン膜を前記半導体基板上に順に形成する工程、
（ｂ２）エッチバックにより前記第１窒化シリコン膜の一部を除去することで、前記第１酸化シリコン膜を露出させ、これにより、複数の前記第１ゲート電極と、前記第２ゲート電極とのそれぞれの側壁を覆う前記第１酸化シリコン膜および前記第１窒化シリコン膜を含む第１オフセットスペーサを形成する工程、
（ｃ）前記（ｂ２）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極とを覆う第３絶縁膜および第４絶縁膜を順に前記半導体基板上に形成する工程、
（ｄ）エッチバックにより前記第４絶縁膜の一部を除去することで前記第３絶縁膜の上面を前記第４絶縁膜から露出させ、複数の前記第１ゲート電極と、前記第２ゲート電極とのそれぞれの前記側壁を覆う前記第４絶縁膜を残す工程、
（ｅ）前記（ｄ）工程の後、複数の前記第１ゲート電極のそれぞれの前記側壁を覆う前記第４絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極と、前記第２領域の前記第４絶縁膜とを覆う第５絶縁膜を前記半導体基板上に形成する工程、
（ｇ）エッチバックにより前記第５絶縁膜および前記第３絶縁膜のそれぞれの一部を除去することで、前記第３絶縁膜から前記半導体基板を露出させ、これにより、前記第１領域の前記第３絶縁膜および前記第５絶縁膜を含む第１サイドウォールと、前記第２領域の前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜を含む第２サイドウォールとを形成する工程、
（ｈ）前記第１領域の前記半導体基板の主面に、前記第１サイドウォールをマスクとして用いてイオン注入を行うことで第１ソース・ドレイン領域を形成し、これにより前記第１ソース・ドレイン領域および前記第１ゲート電極を含む第１トランジスタを形成する工程、
（ｉ）前記第２領域の前記半導体基板の前記主面に、前記第２サイドウォールをマスクとして用いてイオン注入を行うことで第２ソース・ドレイン領域を形成し、これにより前記第２ソース・ドレイン領域および前記第２ゲート電極を含む第２トランジスタを形成する工程、
を有し、
前記第１トランジスタは、前記第２トランジスタよりも低い電圧で駆動し、
前記（ｂ）工程では、前記第１絶縁膜、前記第２絶縁膜、複数の前記第１ゲート電極および前記第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、電荷蓄積膜を含む第６絶縁膜を介して第３ゲート電極を形成し、
前記第２ゲート電極と前記第３ゲート電極とは、前記第６絶縁膜を介して隣接し、
前記（ｃ）工程では、前記第３ゲート電極を覆う前記第３絶縁膜および前記第４絶縁膜を形成し、
前記（ｄ）工程では、前記第４絶縁膜の一部を除去することで、複数の前記第１ゲート電極のそれぞれの前記側壁と、前記第２ゲート電極の一方の前記側壁とのそれぞれを覆う前記第４絶縁膜を残し、前記第２ゲート電極の他方の前記側壁を、前記第３ゲート電極を介して覆う前記第４絶縁膜を残し、
前記（ｆ）工程では、前記第３ゲート電極を覆う前記第５絶縁膜を形成し、
前記（ｉ）工程では、前記第２トランジスタと、前記第２ソース・ドレイン領域および前記第３ゲート電極を含む第３トランジスタとを形成し、
前記第２トランジスタおよび前記第３トランジスタは、メモリセルを構成する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
隣り合う前記第１ゲート電極同士の相互間の距離は、前記第３絶縁膜および前記第４絶縁膜の合計の膜厚の２倍よりも大きい、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う方向における前記第２サイドウォールの幅の大きさは、隣り合う前記第１ゲート電極同士の相互間の距離の半分以上である、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜であり、前記第４絶縁膜および前記第５絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜および前記第５絶縁膜は、窒化シリコン膜であり、前記第４絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコンより高い誘電率を有し、または、前記第１ゲート電極は、金属を含む、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第３絶縁膜および前記第５絶縁膜は、窒化シリコン膜であり、前記第４絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
（ｂ３）前記（ｂ）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極とを覆う第４窒化シリコン膜および第５窒化シリコン膜を前記半導体基板上に順に形成する工程、
（ｂ４）前記（ｃ）工程の前に、エッチバックにより前記第５窒化シリコン膜および前記第４窒化シリコン膜のそれぞれの一部を除去することで、前記半導体基板を前記第４窒化シリコン膜から露出させ、これにより、複数の前記第１ゲート電極と、前記第２ゲート電極とのそれぞれの前記側壁を覆う前記第４窒化シリコン膜および前記第５窒化シリコン膜を含む第４オフセットスペーサを形成する工程、
をさらに有する、半導体装置の製造方法。
【請求項９】
（ａ）半導体基板を用意する工程、
（ｂ）第１領域の前記半導体基板上に、第１絶縁膜を介してダミーゲート電極を複数形成し、第２領域の前記半導体基板上に、第２絶縁膜を介して第１ゲート電極を形成する工程、
（ｃ）複数の前記ダミーゲート電極と、前記第１ゲート電極とを覆う第３絶縁膜および第４絶縁膜を順に前記半導体基板上に形成する工程、
（ｄ）エッチバックにより前記第４絶縁膜の一部を除去することで前記第３絶縁膜の上面を前記第４絶縁膜から露出させ、複数の前記ダミーゲート電極と、前記第１ゲート電極とのそれぞれの側壁を覆う前記第４絶縁膜を残す工程、
（ｅ）前記（ｄ）工程の後、複数の前記ダミーゲート電極のそれぞれの前記側壁を覆う前記第４絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程の後、複数の前記ダミーゲート電極と、前記第１ゲート電極と、前記第２領域の前記第４絶縁膜とを覆う第５絶縁膜を前記半導体基板上に形成する工程、
（ｇ）エッチバックにより前記第５絶縁膜および前記第３絶縁膜のそれぞれの一部を除去することで、前記第３絶縁膜から前記半導体基板を露出させ、これにより、前記第１領域の前記第３絶縁膜および前記第５絶縁膜を含む第１サイドウォールと、前記第２領域の前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜を含む第２サイドウォールとを形成する工程、
（ｈ）前記第１領域の前記半導体基板の主面に、前記第１サイドウォールをマスクとして用いてイオン注入を行うことで第１ソース・ドレイン領域を形成する工程、
（ｉ）前記第２領域の前記半導体基板の前記主面に、前記第２サイドウォールをマスクとして用いてイオン注入を行うことで第２ソース・ドレイン領域を形成し、これにより前記第２ソース・ドレイン領域および前記第１ゲート電極を含む第１トランジスタを形成する工程、
（ｊ）前記（ｉ）工程の後、複数の前記ダミーゲート電極および前記第１ゲート電極を覆う層間絶縁膜を形成した後、前記層間絶縁膜の上面を研磨することで、前記ダミーゲート電極を露出させる工程、
（ｋ）前記（ｊ）工程の後、前記ダミーゲート電極を除去することで溝を形成する工程、
（ｌ）前記溝内に金属を含む第２ゲート電極を形成することで、前記第１ソース・ドレイン領域および前記第２ゲート電極を含む第２トランジスタを形成する工程、
を有し、
前記第２トランジスタは、前記第１トランジスタよりも低い電圧で駆動する、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
隣り合う前記ダミーゲート電極同士の相互間の距離は、前記第３絶縁膜および前記第４絶縁膜の合計の膜厚の２倍よりも大きい、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記半導体基板の前記主面に沿う方向における前記第２サイドウォールの幅の大きさは、隣り合う前記ダミーゲート電極同士の相互間の距離の半分以上である、半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記第１絶縁膜、前記第２絶縁膜、複数の前記ダミーゲート電極および前記第１ゲート電極を形成し、前記第２領域の前記半導体基板上に、電荷蓄積膜を含む第６絶縁膜を介して第３ゲート電極を形成し、
前記第１ゲート電極と前記第３ゲート電極とは、前記第６絶縁膜を介して隣接し、
前記（ｃ）工程では、前記第３ゲート電極を覆う前記第３絶縁膜および前記第４絶縁膜を形成し、
前記（ｄ）工程では、前記第４絶縁膜の一部を除去することで、複数の前記ダミーゲート電極のそれぞれの前記側壁と、前記第１ゲート電極の一方の前記側壁とのそれぞれを覆う前記第４絶縁膜を残し、前記第１ゲート電極の他方の前記側壁を、前記第３ゲート電極を介して覆う前記第４絶縁膜を残し、
前記（ｆ）工程では、前記第３ゲート電極を覆う前記第５絶縁膜を形成し、
前記（ｉ）工程では、前記第１トランジスタと、前記第２ソース・ドレイン領域および前記第３ゲート電極を含む第３トランジスタとを形成し、
前記第１トランジスタおよび前記第３トランジスタは、メモリセルを構成する、半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜であり、前記第４絶縁膜および前記第５絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記第３絶縁膜および前記第５絶縁膜は、窒化シリコン膜であり、前記第４絶縁膜は、酸化シリコン膜である、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法において、
（ｂ１）前記（ｂ）工程の後、複数の前記ダミーゲート電極と、前記第１ゲート電極とを覆う第１酸化シリコン膜および第１窒化シリコン膜を前記半導体基板上に順に形成する工程、
（ｂ２）前記（ｃ）工程の前に、エッチバックにより前記第１窒化シリコン膜の一部を除去することで、前記第１酸化シリコン膜を露出させ、これにより、複数の前記ダミーゲート電極と、前記第１ゲート電極とのそれぞれの前記側壁を覆う前記第１酸化シリコン膜および前記第１窒化シリコン膜を含む第１オフセットスペーサを形成する工程、
をさらに有する、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
（ｂ３）前記（ｂ）工程の後、複数の前記ダミーゲート電極と、前記第１ゲート電極とを覆う第２窒化シリコン膜および第３窒化シリコン膜を前記半導体基板上に順に形成する工程、
（ｂ４）前記（ｃ）工程の前に、エッチバックにより前記第３窒化シリコン膜および前記第２窒化シリコン膜のそれぞれの一部を除去することで、前記半導体基板を前記第２窒化シリコン膜から露出させ、これにより、複数の前記ダミーゲート電極と、前記第１ゲート電極とのそれぞれの前記側壁を覆う前記第２窒化シリコン膜および前記第３窒化シリコン膜を含む第２オフセットスペーサを形成する工程、
をさらに有する、半導体装置の製造方法。
【請求項１７】
半導体基板と、
第１領域の前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
第２領域の前記半導体基板上に第２絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板上に、電荷蓄積膜を含む第３絶縁膜を介して形成され、前記第２ゲート電極の一方の側壁に前記第３絶縁膜を介して隣接する第３ゲート電極と、
前記第１ゲート電極の側壁を覆う第１窒化シリコン膜を含む第１オフセットスペーサと、
前記第２ゲート電極、前記第３絶縁膜および前記第３ゲート電極を含むパターンの側壁を順に覆う酸化シリコン膜および第２窒化シリコン膜を含む第２オフセットスペーサと、
前記第１ゲート電極の側壁を、前記第１オフセットスペーサを介して覆う第３窒化シリコン膜を含む第１サイドウォールと、
前記パターンの側壁を、前記第２オフセットスペーサを介して覆う第４窒化シリコン膜を含む第２サイドウォールと、
前記第１領域の前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第２領域の前記半導体基板の主面に形成された第２ソース・ドレイン領域と、
を有し、
前記第１ゲート電極および前記第１ソース・ドレイン領域は、トランジスタを構成し、
前記第２ゲート電極、前記第３ゲート電極、前記第３絶縁膜および前記第２ソース・ドレイン領域は、メモリセルを構成し、
前記半導体基板の主面に沿う方向において、前記第１サイドウォールの幅は、前記第２サイドウォールの幅よりも小さく、
前記電荷蓄積膜の側壁は、前記酸化シリコン膜に接し、
前記第１絶縁膜は、窒化シリコンより高い誘電率を有し、または、前記第１ゲート電極は、金属を含む、半導体装置。
【請求項１８】
（ａ）半導体基板を用意する工程、
（ｂ）第１領域の前記半導体基板上に、第１絶縁膜を介して第１ゲート電極を複数形成し、第２領域の前記半導体基板上に、第２絶縁膜を介して第２ゲート電極を形成する工程、
（ｂ１）前記（ｂ）工程の後、複数の前記第１ゲート電極および前記第２ゲート電極のそれぞれの側壁を覆うサイドウォール状の第２酸化シリコン膜を形成する工程、
（ｂ２）複数の前記第１ゲート電極のそれぞれの前記側壁を覆う前記第２酸化シリコン膜を除去する工程、
（ｂ３）前記（ｂ２）工程の後、複数の前記第１ゲート電極、前記第２ゲート電極および前記第２酸化シリコン膜を覆う第２窒化シリコン膜および第３窒化シリコン膜を前記半導体基板上に順に形成する工程、
（ｂ４）エッチバックにより前記第３窒化シリコン膜および前記第２窒化シリコン膜のそれぞれの一部を除去することで、前記第２窒化シリコン膜から前記半導体基板を露出させ、これにより、複数の前記第１ゲート電極のそれぞれの前記側壁を覆う前記第２窒化シリコン膜および前記第３窒化シリコン膜を含む第２オフセットスペーサと、前記第２ゲート電極の前記側壁を覆う前記第２酸化シリコン膜、前記第２窒化シリコン膜および前記第３窒化シリコン膜を含む第３オフセットスペーサとを形成する工程、
（ｃ）前記（ｂ４）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極とを覆う第３絶縁膜および第４絶縁膜を順に前記半導体基板上に形成する工程、
（ｄ）エッチバックにより前記第４絶縁膜の一部を除去することで前記第３絶縁膜の上面を前記第４絶縁膜から露出させ、複数の前記第１ゲート電極と、前記第２ゲート電極とのそれぞれの前記側壁を覆う前記第４絶縁膜を残す工程、
（ｅ）前記（ｄ）工程の後、複数の前記第１ゲート電極のそれぞれの前記側壁を覆う前記第４絶縁膜を除去する工程、
（ｆ）前記（ｅ）工程の後、複数の前記第１ゲート電極と、前記第２ゲート電極と、前記第２領域の前記第４絶縁膜とを覆う第５絶縁膜を前記半導体基板上に形成する工程、
（ｇ）エッチバックにより前記第５絶縁膜および前記第３絶縁膜のそれぞれの一部を除去することで、前記第３絶縁膜から前記半導体基板を露出させ、これにより、前記第１領域の前記第３絶縁膜および前記第５絶縁膜を含む第１サイドウォールと、前記第２領域の前記第３絶縁膜、前記第４絶縁膜および前記第５絶縁膜を含む第２サイドウォールとを形成する工程、
（ｈ）前記第１領域の前記半導体基板の主面に、前記第１サイドウォールをマスクとして用いてイオン注入を行うことで第１ソース・ドレイン領域を形成し、これにより前記第１ソース・ドレイン領域および前記第１ゲート電極を含む第１トランジスタを形成する工程、
（ｉ）前記第２領域の前記半導体基板の前記主面に、前記第２サイドウォールをマスクとして用いてイオン注入を行うことで第２ソース・ドレイン領域を形成し、これにより前記第２ソース・ドレイン領域および前記第２ゲート電極を含む第２トランジスタを形成する工程、
を有し、
前記第１トランジスタは、前記第２トランジスタよりも低い電圧で駆動し、
前記（ｂ）工程では、前記第１絶縁膜、前記第２絶縁膜、複数の前記第１ゲート電極および前記第２ゲート電極を形成し、前記第２領域の前記半導体基板上に、電荷蓄積膜を含む第６絶縁膜を介して第３ゲート電極を形成し、
前記第２ゲート電極と前記第３ゲート電極とは、前記第６絶縁膜を介して隣接し、
前記（ｃ）工程では、前記第３ゲート電極を覆う前記第３絶縁膜および前記第４絶縁膜を形成し、
前記（ｄ）工程では、前記第４絶縁膜の一部を除去することで、複数の前記第１ゲート電極のそれぞれの前記側壁と、前記第２ゲート電極の一方の前記側壁とのそれぞれを覆う前記第４絶縁膜を残し、前記第２ゲート電極の他方の前記側壁を、前記第３ゲート電極を介して覆う前記第４絶縁膜を残し、
前記（ｆ）工程では、前記第３ゲート電極を覆う前記第５絶縁膜を形成し、
前記（ｉ）工程では、前記第２トランジスタと、前記第２ソース・ドレイン領域および前記第３ゲート電極を含む第３トランジスタとを形成し、
前記第２トランジスタおよび前記第３トランジスタは、メモリセルを構成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、低耐圧トランジスタおよび高耐圧トランジスタを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
スイッチング素子などとして用いられる半導体素子として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、ＭＩＳ型電界効果トランジスタ）が知られている。ＭＩＳＦＥＴには、ロジック回路などの周辺回路に用いられる低耐圧のＭＩＳＦＥＴと、メモリセルまたは電力の入出力に用いられる高耐圧のＭＩＳＦＥＴがあり、それらのＭＩＳＦＥＴは、１つの半導体チップに混載される場合がある。
【０００３】
特許文献１（特開２００４−３４９６８０号公報）および特許文献２（特開２０１４−０７５５５７号公報）には、トランジスタのゲート電極の側壁を覆い、相対的に幅の広いサイドウォールと、他のトランジスタのゲート電極の側壁を覆い、相対的に幅の狭いサイドウォールとを形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３４９６８０号公報
【特許文献２】特開２０１４−０７５５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板上に低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴとを形成する場合、それらのＭＩＳＦＥＴのゲート電極の側壁に比較的幅が大きいサイドウォールを形成した後、低耐圧ＭＩＳＦＥＴのゲート電極の側壁を覆うサイドウォールの幅をエッチングなどにより縮小し、比較的幅が小さいサイドウォールを形成することが考えられる。
【０００６】
しかし、半導体装置の微細化に伴い、ロジック回路などに用いられる複数の低耐圧ＭＩＳＦＥＴのゲート電極同士の間隔が縮小した場合、上記の比較的幅が大きいサイドウォールを形成した際に、それらのゲート電極同士の間が当該サイドウォールにより埋め込まれる虞がある。ゲート電極同士の間がサイドウォールにより埋め込まれた場合、その後に低耐圧ＭＩＳＦＥＴのゲート電極の側壁を覆うサイドウォールの幅をエッチングなどにより縮小することが困難となり、低耐圧のＭＩＳＦＥＴを正常に形成することができなくなる問題が生じる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置は、メタルゲート電極の側壁に接する絶縁膜を窒化シリコン膜により構成し、スプリットゲート型のＭＯＮＯＳメモリのメモリゲート電極の下の電荷蓄積膜の側壁に接する絶縁膜を酸化シリコン膜により構成するものである。
【００１０】
また、他の実施の形態である半導体装置の製造方法は、第１ゲート電極および第２ゲート電極のそれぞれ側壁を覆うように、窒化シリコン膜および第１酸化シリコン膜を順に形成した後、第１ゲート電極の側壁を覆う第１酸化シリコン膜を除去し、その後、第１ゲート電極および第２ゲート電極のそれぞれの側壁を覆う第２酸化シリコン膜を形成するものである。これにより、第１ゲート電極の側壁を覆う窒化シリコン膜および第２酸化シリコン膜からなる第１サイドウォールと、第２ゲート電極の側壁を覆う窒化シリコン膜、第１酸化シリコン膜および第２酸化シリコン膜からなる第２サイドウォールとを形成する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４の一部を拡大して示す断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】図２６に続く半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８の一部を拡大して示す断面図である。
【図３０】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３１】実施の形態１である半導体装置の変形例１の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】図３３に続く半導体装置の製造工程中の断面図である。
【図３５】図３４に続く半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【図４０】図３９に続く半導体装置の製造工程中の断面図である。
【図４１】図４０に続く半導体装置の製造工程中の断面図である。
【図４２】図４１に続く半導体装置の製造工程中の断面図である。
【図４３】図４２に続く半導体装置の製造工程中の断面図である。
【図４４】図４３の一部を拡大して示す断面図である。
【図４５】実施の形態１である半導体装置の変形例１の断面図である。
【図４６】実施の形態１である半導体装置の変形例２の製造工程中の断面図である。
【図４７】図４６に続く半導体装置の製造工程中の断面図である。
【図４８】図４７に続く半導体装置の製造工程中の断面図である。
【図４９】図４８に続く半導体装置の製造工程中の断面図である。
【図５０】図４９に続く半導体装置の製造工程中の断面図である。
【図５１】図５０に続く半導体装置の製造工程中の断面図である。
【図５２】図５１の一部を拡大して示す断面図である。
【図５３】実施の形態２である半導体装置の製造工程中の断面図である。
【図５４】図５３に続く半導体装置の製造工程中の断面図である。
【図５５】図５４に続く半導体装置の製造工程中の断面図である。
【図５６】図５５の一部を拡大して示す断面図である。
【図５７】実施の形態２である半導体装置の断面図である。
【図５８】実施の形態２である半導体装置の変形例１の製造工程中の断面図である。
【図５９】図５８の一部を拡大して示す断面図である。
【図６０】実施の形態２である半導体装置の変形例２の製造工程中の断面図である。
【図６１】図６０の一部を拡大して示す断面図である。
【図６２】比較例である半導体装置の製造工程中の断面図である。
【図６３】図６２に続く半導体装置の製造工程中の断面図である。
【図６４】図６３に続く半導体装置の製造工程中の断面図である。
【図６５】図６４に続く半導体装置の製造工程中の断面図である。
【図６６】図６５に続く半導体装置の製造工程中の断面図である。
【図６７】図６６に続く半導体装置の製造工程中の断面図である。
【図６８】比較例である半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
（実施の形態１）
本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルをもとに説明を行う。
【００１５】
また、本実施の形態および以下の実施の形態でのメモリセルの極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１６】
＜本実施の形態の半導体装置の製造工程について＞
以下では、本実施の形態の半導体装置の製造方法を、図１〜図２８を用いて説明する。図１〜図２８は、本実施の形態の半導体装置の製造工程中の断面図である。図１〜図４、図６〜図１９では、図の左側から右側に向かって、順にロジック回路領域ＬＰ、ロジック回路領域ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの断面図を示している。これらの領域は、図において破線で区切られており、各領域は互いに離間している。ロジック回路領域ＬＰ、ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭは、いずれも同じ半導体基板の主面に存在しており、当該主面に沿う方向において互いに並んでいる。図５は、図４の一部を拡大して示す断面図である。
【００１７】
ロジック回路領域ＬＰ、ＬＮおよびＩ／Ｏ領域ＨＶは、周辺回路領域を構成する領域である。周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路または電源回路などであり、メモリモジュール外では、ＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭ（Static Random Access Memory）メモリモジュール、または外部入出力回路などである。
【００１８】
ロジック回路領域ＬＰは、制御回路などを構成する低耐圧のｐチャネル型ＭＩＳＦＥＴを設ける領域である。ロジック回路領域ＬＮは、制御回路などを構成する低耐圧のｎチャネル型ＭＩＳＦＥＴを設ける領域である。Ｉ／Ｏ領域ＨＶは、半導体チップの外の装置との入出力を行う回路または電源回路などを構成する高耐圧のｐチャネル型ＭＩＳＦＥＴを設ける領域である。ここではＩ／Ｏ領域ＨＶにｐチャネル型ＭＩＳＦＥＴを形成することについて説明するが、Ｉ／Ｏ領域ＨＶにはｎチャネル型ＭＩＳＦＥＴを形成してもよい。
【００１９】
メモリセル領域ＨＭは、スプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリを形成する領域である。ＭＯＮＯＳメモリは、電気的に書込・消去が可能な不揮発性半導体記憶装置であり、ソース・ドレイン領域を互いに共有する２つのＭＩＳＦＥＴからなるメモリセルを有する。ＭＯＮＯＳメモリは、ＭＩＳＦＥＴのゲート電極下にトラップ性絶縁膜を有しており、トラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜（以下、電荷蓄積膜と呼ぶ）をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。
【００２０】
ロジック回路領域ＬＰ、ＬＮに形成するＭＩＳＦＥＴは、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭに形成されるＭＩＳＦＥＴよりも低い電圧で駆動する低耐圧ＭＩＳＦＥＴである。
【００２１】
例えばロジック回路領域ＬＰ、ＬＮのゲート電極の形成方法として、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極などに置換する、いわゆるゲートラストプロセスを用いる方法がある。これに対し、ここではダミーゲート電極を設けずに最初からメタルゲート電極を形成する、いわゆるゲートファーストプロセスを用いる場合について説明する。なお、ゲートラストプロセスについては本実施の形態の変形例１、２において説明する。また、ここでは、オフセットスペーサを形成する第１の方法について説明する。
【００２２】
本実施の形態の半導体装置の製造工程では、まず、図１に示すように、ロジック回路領域ＬＰ、ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭを有する半導体基板ＳＢを準備する。半導体基板ＳＢは、例えば単結晶シリコン基板である。続いて、ロジック回路領域ＬＰ、ロジック回路領域ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭのそれぞれを分離する素子分離領域ＥＩを形成する。素子分離領域ＥＩは、半導体基板ＳＢの主面に形成された溝内に埋め込まれた絶縁膜からなり、例えばＳＴＩ（Shallow Trench Isolation）構造またはＬＯＣＯＳ（Local Oxidation of Silicon）構造を有する。
【００２３】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、半導体基板ＳＢの主面にウェルＮＷ１、ＰＷ１、ＮＷ２およびＰＷ２を形成する。ウェルＮＷ１は、ロジック回路領域ＬＰの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。ウェルＰＷ１は、ロジック回路領域ＬＮの半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。ウェルＮＷ２は、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの主面にｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込むことで形成する。ウェルＰＷ２は、メモリセル領域ＨＭの半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成する。
【００２４】
次に、図２に示すように、ロジック回路領域ＬＰ、ＬＮおよびメモリセル領域ＨＭの半導体基板ＳＢの主面上に絶縁膜ＩＦ１を形成し、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの主面上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は絶縁膜ＩＦ１よりも膜厚が大きい。このように２種類の膜厚を有する絶縁膜を形成する場合には、例えば、以下の方法を用いる。すなわち、半導体基板ＳＢ上にＣＶＤ（Chemical Vapor Deposition）法を用いて酸化シリコン膜からなる厚い絶縁膜ＩＦ２を形成した後、フォトリソグラフィ技術およびエッチング法を用いたパターニングによりＩ／Ｏ領域ＨＶ以外の絶縁膜ＩＦ２を除去する。その後、例えば熱酸化法により、ロジック回路領域ＬＰ、ＬＮおよびメモリセル領域ＨＭの半導体基板ＳＢの主面上に酸化シリコン膜からなる絶縁膜ＩＦ１を形成する。
【００２５】
なお、ここではメモリセル領域ＨＭに、ロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ１と同じ膜厚の絶縁膜ＩＦ１を形成することについて説明したが、ロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ１とは異なる膜厚の絶縁膜をメモリセル領域ＨＭの半導体基板ＳＢの主面上に形成してもよい。
【００２６】
続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳ１および絶縁膜ＩＦ３を順に形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。
【００２７】
次に、図３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１、絶縁膜ＩＦ１およびＩＦ２をパターニングする。これにより、Ｉ／Ｏ領域ＨＶには、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＦ３と、その上のポリシリコン膜ＰＳ１からなるゲート電極Ｇ３とを形成し、メモリセル領域ＨＭには、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＦ４と、その上のポリシリコン膜ＰＳ１からなる制御ゲート電極ＣＧとを形成する。ゲート電極Ｇ３および制御ゲート電極ＣＧのそれぞれの上面は絶縁膜ＩＦ３に覆われている。ここでは、ロジック回路領域ＬＰ、ＬＮでのパターニングは行わない。
【００２８】
次に、図４に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いてＯＮＯ（Oxide Nitride Oxide）膜ＯＮおよびポリシリコン膜ＰＳ２を形成する。ＯＮＯ膜ＯＮは、図５に示すように、半導体基板ＳＢの主面側から順に積層された酸化シリコン膜（ボトム酸化膜）ＯＸ１、窒化シリコン膜（電荷蓄積膜）ＮＴ１および酸化シリコン膜（トップ酸化膜）ＯＸ２からなる。酸化シリコン膜ＯＸ１は例えば熱酸化法により形成され、窒化シリコン膜ＮＴ１および酸化シリコン膜ＯＸ２は例えばＣＶＤ法により形成される。図４および図６〜図２８では、ＯＮＯ膜ＯＮを１つの膜として図示するが、実際のＯＮＯ膜ＯＮは、図５に示すような積層構造を有している。
【００２９】
次に、図６に示すように、エッチバック（異方性エッチング）を行うことで、ポリシリコン膜ＰＳ２の一部を除去し、ＯＮＯ膜ＯＮの上面を露出させる。これにより、ゲート電極Ｇ３の両側の側壁、および制御ゲート電極ＣＧの両側の側壁のそれぞれを覆うように、ＯＮＯ膜ＯＮを介してポリシリコン膜ＰＳ２がサイドウォール状に残る。なお、制御ゲート電極ＣＧの一方の側壁を覆うポリシリコン膜ＰＳ２は、メモリゲート電極ＭＧを構成する。
【００３０】
次に、図７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、制御ゲート電極ＣＧの一方の側壁を覆うポリシリコン膜ＰＳ２、つまりメモリゲート電極ＭＧを残して、その他のポリシリコン膜ＰＳ２を除去する。続いて、メモリゲート電極ＭＧをマスクとしてエッチングを行うことで、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。これにより、半導体基板ＳＢの主面および絶縁膜ＩＦ３の表面が露出する。
【００３１】
次に、図８に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＬ１の上面を研磨し、これにより絶縁膜ＩＦ３の上面を露出させる。
【００３２】
次に、図９に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、ロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ４を除去する。このとき、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの層間絶縁膜ＩＬ１および絶縁膜ＩＦ３は絶縁膜ＩＦ４により覆われたままである。絶縁膜ＩＦ４は、キャップ絶縁膜である絶縁膜ＩＦ３と異なる材料からなり、例えば酸化シリコンからなる。
【００３３】
次に、図１０に示すように、絶縁膜ＩＦ４をマスクとしてエッチングを行うことで、ロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ３を除去し、その後、ロジック回路領域ＬＰ、ＬＮのポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を除去する。なお、当該絶縁膜ＩＦ１は除去せずに残してもよい。このようにしてロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を除去する際、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの絶縁膜ＩＦ３、ゲート電極Ｇ３、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧなどは、絶縁膜ＩＦ４により保護されているため除去されない。
【００３４】
次に、図１１に示すように、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの絶縁膜ＩＦ４を除去する。続いて、半導体基板ＳＢの主面上に、絶縁膜ＨＫ、金属膜ＭＦおよびポリシリコン膜ＰＳ３を順に形成する。なお、図１０を用いて説明した工程において絶縁膜ＩＦ１を除去した場合には、酸化法またはＣＶＤ法などにより半導体基板ＳＢ上に、例えば酸化シリコン膜からなる絶縁膜を形成してから、絶縁膜ＨＫ、金属膜ＭＦおよびポリシリコン膜ＰＳ３を順に形成してもよい。
【００３５】
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。ゲート絶縁膜として高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。絶縁膜ＨＫおよびポリシリコン膜ＰＳ３は、例えばＣＶＤにより形成することができる。
【００３６】
金属膜ＭＦとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜またはチタンアルミニウム（ＴｉＡｌ）膜などの、金属膜を用いることができる。なお、ここでいう金属膜とは、金属伝導を示す導電膜をいい、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。
【００３７】
金属膜ＭＦは、例えばスパッタリング法などを用いて形成することができる。金属膜ＭＦは、上記の各種の材料の金属膜のうち、異なる材料からなる複数の金属膜を積層した構成を有していてもよい。例えば、金属膜ＭＦは、窒化チタン膜上にチタン膜を積層した積層膜であってもよい。
【００３８】
金属膜ＭＦは、後に形成する低耐圧ＭＩＳＦＥＴのゲート電極を構成し、以下では金属膜ＭＦを含むゲート電極をメタルゲート電極と呼ぶ。メタルゲート電極を用いたＭＩＳＦＥＴでは、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能となる。
【００３９】
次に、図１２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてポリシリコン膜ＰＳ３、金属膜ＭＦおよび絶縁膜ＨＫをパターニングする。これにより、ロジック回路領域ＬＰには、絶縁膜ＨＫからなるゲート絶縁膜ＧＦ１と、その上のポリシリコン膜ＰＳ３および金属膜ＭＦからなるメタルゲート電極であるゲート電極Ｇ１とを形成し、ロジック回路領域ＬＮには、絶縁膜ＨＫからなるゲート絶縁膜ＧＦ２と、その上のポリシリコン膜ＰＳ３および金属膜ＭＦからなるメタルゲート電極であるゲート電極Ｇ２とを形成する。また、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭでは、ポリシリコン膜ＰＳ３、金属膜ＭＦおよび絶縁膜ＨＫが除去され、層間絶縁膜ＩＬ１および絶縁膜ＩＦ３のそれぞれの上面が露出する。
【００４０】
続いて、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭの層間絶縁膜ＩＬ１をウェットエッチング法により除去する。以上のようにして、ゲートファーストプロセスによるメタルゲート電極およびその他のポリシリコン膜からなるゲート電極を形成する。以下では、図１３〜図１９を用いて、オフセットスペーサを形成する第１の方法について説明する。
【００４１】
次に、図１３に示すように、半導体基板ＳＢの主面上にＩ／Ｏ領域ＨＶ以外を覆うフォトレジスト膜ＰＲ１を形成した後、フォトレジスト膜ＰＲ１および絶縁膜ＩＦ３をマスクとして用いてイオン注入を行うことで、Ｉ／Ｏ領域ＨＶの半導体基板ＳＢの主面に一対のエクステンション領域ＥＸ３を形成する。エクステンション領域ＥＸ３は、ゲート電極Ｇ３の横の両側の半導体基板ＳＢの主面に、ｐ型不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成されたｐ型半導体領域である。
【００４２】
次に、図１４に示すように、フォトレジスト膜ＰＲ１を除去した後、半導体基板ＳＢの主面上にメモリセル領域ＨＭ以外を覆うフォトレジスト膜ＰＲ２を形成した後、フォトレジスト膜ＰＲ２、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮおよび絶縁膜ＩＦ３をマスクとして用いてイオン注入を行うことで、メモリセル領域ＨＭの半導体基板ＳＢの主面に一対のエクステンション領域ＥＸ４を形成する。エクステンション領域ＥＸ４は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮからなる膜のパターンの両側の半導体基板ＳＢの主面に、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度で打ち込むことで形成されたｎ型半導体領域である。
【００４３】
次に、図１５に示すように、フォトレジスト膜ＰＲ２を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて酸化シリコン膜ＯＸ３を形成する。これにより、半導体基板ＳＢの主面と、ゲート電極Ｇ１〜Ｇ３の側壁および上面とは、酸化シリコン膜ＯＸ３により覆われる。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮからなるパターンの側壁および上面も、酸化シリコン膜ＯＸ３により覆われる。酸化シリコン膜ＯＸ３の膜厚は、例えば５ｎｍである。なお、本願でいう膜厚とは、成膜された膜の下地の面に対して垂直な方向における当該膜の長さを指す。したがって、例えば、ゲート電極Ｇ３の側壁は、半導体基板ＳＢの主面に対して垂直な方向に沿って形成されており、当該側壁を覆う酸化シリコン膜ＯＸ３の膜厚とは、当該側壁に対して垂直な方向における酸化シリコン膜ＯＸ３の長さを指す。
【００４４】
次に、図１６に示すように、ロジック回路領域ＬＮ以外を覆うフォトレジスト膜ＰＲ３を形成した後、フォトレジスト膜ＰＲ３およびポリシリコン膜ＰＳ３をマスクとして用いてイオン注入を行うことで、ロジック回路領域ＬＮの半導体基板ＳＢの主面に一対のエクステンション領域ＥＸ２を形成する。エクステンション領域ＥＸ２は、ゲート電極Ｇ２の横の両側の半導体基板ＳＢの主面に、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的低い濃度で打ち込むことで形成されたｎ型半導体領域である。当該イオン注入では、不純物イオンが酸化シリコン膜ＯＸ３を突き抜けて半導体基板ＳＢの主面に打ち込まれる。
【００４５】
次に、図１７に示すように、フォトレジスト膜ＰＲ３を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて窒化シリコン膜ＮＴ２を形成する。これにより、酸化シリコン膜ＯＸ３の表面は窒化シリコン膜ＮＴ２により覆われる。窒化シリコン膜ＮＴ２の膜厚は、例えば５ｎｍである。続いて、ドライエッチング法により選択的にエッチバックを行うことで、窒化シリコン膜ＮＴ２を一部除去し、これにより酸化シリコン膜ＯＸ３の一部の表面を露出させる。このとき、酸化シリコン膜ＯＸ３はエッチングストッパ膜として使用することができるため、精度の高いエッチングが可能である。
【００４６】
窒化シリコン膜ＮＴ２はゲート電極Ｇ１〜Ｇ３のそれぞれの側壁、制御ゲート電極ＣＧの一方の側壁、およびメモリゲート電極ＭＧの一方の側壁のそれぞれを覆うようにサイドウォール状に残る。これにより、酸化シリコン膜ＯＸ３および窒化シリコン膜ＮＴ２からなるオフセットスペーサＯＳ１を形成する。
【００４７】
次に、図１８に示すように、ロジック回路領域ＬＰ以外を覆うフォトレジスト膜ＰＲ４を形成した後、フォトレジスト膜ＰＲ４およびポリシリコン膜ＰＳ３をマスクとして用いてイオン注入を行うことで、ロジック回路領域ＬＰの半導体基板ＳＢの主面に一対のエクステンション領域ＥＸ１を形成する。エクステンション領域ＥＸ１は、ゲート電極Ｇ１の横の両側の半導体基板ＳＢの主面に、ｐ型不純物（例えばＢ（ホウ素））を比較的低い濃度で打ち込むことで形成されたｐ型半導体領域である。当該イオン注入では、不純物イオンが酸化シリコン膜ＯＸ３を突き抜けて半導体基板ＳＢの主面に打ち込まれる。
【００４８】
次に、図１９に示すように、フォトレジスト膜ＰＲ４を除去する。
【００４９】
以下では、図２０〜図２４を用いて、本実施の形態の主な特徴の１つであるサイドウォールの形成方法について説明する。図２０〜図２８およびその後の説明で用いる図２９では、各ゲート電極の上面および半導体基板ＳＢの主面に沿って形成された上記酸化シリコン膜ＯＸ３の図示を省略する。また、図２０〜図２８では、図を分かりやすくするため、オフセットスペーサＯＳ１を１つの膜として示す。つまり、オフセットスペーサＯＳ１を構成する酸化シリコン膜ＯＸ３と窒化シリコン膜ＮＴ２とを区別しない。
【００５０】
また、図２０〜図２９では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶでの製造工程の説明を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。ロジック回路領域ＬＰでの製造工程はロジック回路領域ＬＮと同様に行われ、Ｉ／Ｏ領域ＨＶでの製造工程はメモリセル領域ＨＭと同様に行われる。ただし、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶの製造工程では、ソース・ドレイン領域を構成する拡散層を形成するために行われるイオン注入工程において、ロジック回路領域ＬＮおよびメモリセル領域ＨＭと異なりｐ型不純物が注入される。また、図２０〜図２８では、ロジック回路領域ＬＮにＭＩＳＦＥＴを２つ並べて形成する場合の断面図を示す。
【００５１】
次に、図２０に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を順に形成する。ここで、ロジック回路領域ＬＮにおいて隣り合うゲート電極Ｇ２同士の間の距離は、オフセットスペーサＯＳ１の膜厚を無視する場合、例えば９０ｎｍである。オフセットスペーサＯＳ１の膜厚を考慮する場合、隣り合うゲート電極Ｇ２の対向する側壁のそれぞれを覆うオフセットスペーサＯＳ１同士の間の距離は９０ｎｍである。
【００５２】
これらの場合、後に行う窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４の除去工程において不良が生じることを防ぐため、隣り合うゲート電極Ｇ２同士の間が窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４に完全に埋め込まれることを防ぐ必要がある。すなわち、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４からなる積層膜の膜厚は、９０ｎｍの半分の値よりも小さくなければならない。ここでは、隣り合うゲート電極Ｇ２の相互間の距離は、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４の合計の膜厚の２倍より大きい。よって、窒化シリコン膜ＮＴ３の膜厚をａとし、酸化シリコン膜ＯＸ４の膜厚をｂとすると、ａ＋ｂ＜４５（ｎｍ）となる。言い換えれば、２ａ＋２ｂ＜９０（ｎｍ）である。
【００５３】
ここでは、窒化シリコン膜ＮＴ３の膜厚ａは例えば１５ｎｍであり、酸化シリコン膜ＯＸ４の膜厚ｂは例えば２０ｎｍである。窒化シリコン膜ＮＴ３の膜厚ａは、酸化シリコン膜ＯＸ４をサイドウォール状に加工するエッチバック工程（図２１参照）において半導体基板ＳＢの主面を露出しない程度の大きさを要するため、例えば１０ｎｍ以上の大きさが必要である。
【００５４】
なお、互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンはメモリセル領域ＨＭにおいて複数形成されているが、それらのパターン同士の間の距離は９０ｎｍよりも大きい。このため、ロジック回路領域ＬＮのゲート電極Ｇ２間が窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４により完全に埋まらない場合には、上記パターン同士の間も完全に埋まることはない。また、ここでいう完全に埋まるとは、２つのゲート電極の対向する側壁のそれぞれに沿って形成された膜同士が互いに接触することを指す。
【００５５】
次に、図２１に示すように、ドライエッチング法により選択的にエッチバックを行うことで酸化シリコン膜ＯＸ４の一部を除去し、これにより窒化シリコン膜ＮＴ３の上面を露出させる。このとき、窒化シリコン膜ＮＴ３はエッチングストッパ膜として機能する。当該エッチバック工程により、酸化シリコン膜ＯＸ４はサイドウォール状に残る。
【００５６】
次に、図２２に示すように、メモリセル領域ＨＭを覆い、ロジック回路領域ＬＮを露出するフォトレジスト膜ＰＲ５を形成した後、ウェットエッチングによりロジック回路領域ＬＮの酸化シリコン膜ＯＸ４を除去する。
【００５７】
次に、図２３に示すように、フォトレジスト膜ＰＲ５を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、酸化シリコン膜ＯＸ５を形成する。ここで、酸化シリコン膜ＯＸ５の膜厚をｃとする。酸化シリコン膜ＯＸ５の膜厚ｃは、例えば１１ｎｍである。したがって、ゲート電極Ｇ２同士の間が窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ５により完全に埋め込まれることはない。酸化シリコン膜ＯＸ５は、ロジック回路領域ＬＮにおいて、ゲート電極Ｇ２および窒化シリコン膜ＮＴ３を覆い、メモリセル領域ＨＭにおいて、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を覆っている。また、酸化シリコン膜ＯＸ５は半導体基板ＳＢの主面を覆っている。
【００５８】
次に、図２４に示すように、ドライエッチング法によりエッチバックを行うことで酸化シリコン膜ＯＸ５の一部を除去し、その後、酸化シリコン膜ＯＸ４、ＯＸ５から露出する部分の窒化シリコン膜ＮＴ３を除去する。これにより、ロジック回路領域ＬＮでは、ゲート電極Ｇ２の側壁にオフセットスペーサＯＳ１を介してサイドウォールＳＷ１が形成される。サイドウォールＳＷ１は、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ５からなる。また、メモリセル領域ＨＭでは、互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの側壁に、オフセットスペーサＯＳ１を介してサイドウォールＳＷ２が形成される。サイドウォールＳＷ２は、窒化シリコン膜ＮＴ３、酸化シリコン膜ＯＸ４およびＯＸ５からなる。
【００５９】
サイドウォールＳＷ１の膜厚、つまり、半導体基板ＳＢの主面に沿う方向における幅の大きさは、窒化シリコン膜ＮＴ３の膜厚ａおよび酸化シリコン膜ＯＸ５の膜厚ｃを足した２６ｎｍである。これに対し、サイドウォールＳＷ２の膜厚、つまり、半導体基板ＳＢの主面に沿う方向における幅の大きさは、窒化シリコン膜ＮＴ３の膜厚ａ、酸化シリコン膜ＯＸ４の膜厚ｂ、および酸化シリコン膜ＯＸ５の膜厚ｃを足した４６ｎｍである。
【００６０】
したがって、サイドウォールＳＷ２の幅（膜厚）は、サイドウォールＳＷ１の幅（膜厚）よりも大きい。本実施の形態の主な特徴の１つは、上記のようにして異なる膜厚を有する複数のサイドウォールＳＷ１、ＳＷ２を作り分けることにある。また、本実施の形態の主な特徴の他の１つは、サイドウォールＳＷ２の幅の大きさが、隣り合うゲート電極Ｇ２同士の間の距離の半分以上であることにある。なお、幅が４６ｎｍのサイドウォールＳＷ２を形成しても、メモリセル領域ＨＭの複数の上記パターン同士の間が完全に埋め込まれることはない。なお、本願でいう幅とは、いずれも半導体基板ＳＢの主面に沿う方向における長さを指す。
【００６１】
制御ゲート電極ＣＧの一方の側壁はサイドウォールＳＷ２により覆われており、制御ゲート電極ＣＧの他方の側壁は、メモリゲート電極ＭＧを介してサイドウォールＳＷ２により覆われている。また、メモリゲート電極ＭＧの一方の側壁はサイドウォールＳＷ２により覆われており、メモリゲート電極ＭＧの他方の側壁は、制御ゲート電極ＣＧを介してサイドウォールＳＷ２により覆われている。
【００６２】
次に、図２５に示すように、サイドウォールＳＷ１、ＳＷ２、オフセットスペーサＯＳ１、ゲート電極Ｇ２、絶縁膜ＩＦ３、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧをマスクとしてイオン注入を行うことで、ロジック回路領域ＬＮの半導体基板ＳＢの主面に拡散層ＤＦ２を形成し、メモリセル領域ＨＭの半導体基板ＳＢの主面に拡散層ＤＦ４を形成する。これにより、ロジック回路領域ＬＮには、ゲート電極Ｇ２と、エクステンション領域ＥＸ２および拡散層ＤＦ２からなるソース・ドレイン領域とを含むＭＩＳＦＥＴＱ２が形成される。また、メモリセル領域ＨＭには、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、ＯＮＯ膜ＯＮと、エクステンション領域ＥＸ４および拡散層ＤＦ４からなるソース・ドレイン領域とを含むメモリセルＭＣが形成される。
【００６３】
なお、ここでは一度のイオン注入により拡散層ＤＦ２、ＤＦ４を形成する場合について説明したが、拡散層ＤＦ２と拡散層ＤＦ４とを別々のイオン注入工程により形成し、それらの拡散層の不純物濃度などに差異を設けてもよい。また、メモリセル領域ＨＭに形成するソース領域側の拡散層ＤＦ４と、ドレイン領域側の拡散層ＤＦ４とを別々のイオン注入工程により形成し、それらの拡散層ＤＦ４の不純物濃度などに差異を設けてもよい。
【００６４】
メモリセル領域ＨＭにおいて、ソース・ドレイン領域と制御ゲート電極ＣＧとは制御トランジスタを構成し、当該ソース・ドレイン領域とメモリゲート電極ＭＧとはメモリトランジスタを構成する。メモリセルＭＣは、当該制御トランジスタおよび当該メモリトランジスタからなる。制御トランジスタおよびメモリトランジスタのそれぞれは、ＭＩＳＦＥＴＱ２よりも高い電圧で駆動するトランジスタである。つまり、ＭＩＳＦＥＴＱ２は低耐圧ＭＩＳＦＥＴであり、制御トランジスタおよびメモリトランジスタのそれぞれは高耐圧ＭＩＳＦＥＴである。なお、図示していないＩ／Ｏ領域ＨＶに形成されたゲート電極Ｇ３（図１９参照）を含むトランジスタは、ＭＩＳＦＥＴＱ２よりも高い電圧で駆動する高耐圧トランジスタである。
【００６５】
拡散層ＤＦ２は、ゲート電極Ｇ２の横の両側の半導体基板ＳＢの主面に、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度で打ち込むことで形成されたｎ型半導体領域である。拡散層ＤＦ４は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記パターンの横の両側の半導体基板ＳＢの主面に、ｎ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高い濃度で打ち込むことで形成されたｎ型半導体領域である。
【００６６】
拡散層ＤＦ２、ＤＦ４は、エクステンション領域ＥＸ２、ＥＸ４よりも高い不純物濃度を有する。つまり、エクステンション領域ＥＸ２および拡散層ＤＦ２からなるソース・ドレイン領域と、エクステンション領域ＥＸ４および拡散層ＤＦ４からなるソース・ドレイン領域とは、低濃度の半導体領域と高濃度の半導体領域とが隣接する構造、つまりＬＤＤ（Lightly Doped Drain）構造を有している。また、拡散層ＤＦ２、ＤＦ４は、エクステンション領域ＥＸ２、ＥＸ４よりも深く形成されている。エクステンション領域ＥＸ２は、拡散層ＤＦ２よりも、ゲート電極Ｇ２の直下の半導体基板ＳＢの主面、つまりチャネルが形成される領域の近くに形成されている。なお、拡散層ＤＦ２、ＤＦ４は、エクステンション領域ＥＸ２、ＥＸ４よりも浅く形成されていてもよい。
【００６７】
次に、図２６に示すように、周知のサリサイド技術を用いて、半導体基板ＳＢの主面上に露出するシリコンの表面にシリサイド層Ｓ１を形成する。つまり、半導体基板ＳＢの主面上に例えばスパッタリング法を用いて金属膜を堆積した後、熱処理により当該金属膜と上記シリコンとを反応させてシリサイド層Ｓ１を形成し、続いて未反応の当該金属膜をウェットエッチングにより除去する。これにより、拡散層ＤＦ２、ＤＦ４、ゲート電極Ｇ２およびメモリゲート電極ＭＧのそれぞれの上面を覆うシリサイド層Ｓ１が形成される。なお、図示していない制御ゲート電極ＣＧの給電部では、制御ゲート電極ＣＧ上の絶縁膜ＩＦ３が当該シリサイド層Ｓ１の形成前に除去されており、当該給電部において、制御ゲート電極ＣＧの上面を覆うシリサイド層Ｓ１が形成される。
【００６８】
シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層などからなる。上記金属膜は、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなる。
【００６９】
続いて、ＭＩＳＦＥＴＱ２およびメモリセルＭＣを覆うエッチングストッパ膜（図示しない）および層間絶縁膜ＩＬ２を、半導体基板ＳＢの主面上に例えばＣＶＤ法を用いて順に形成する。エッチングストッパ膜は、例えば窒化シリコン膜からなる。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、その膜厚は、ゲート絶縁膜ＧＦ４、制御ゲート電極ＣＧおよび絶縁膜ＩＦ３からなる積層膜の膜厚よりも大きい。その後、層間絶縁膜ＩＬ２の上面を、例えばＣＭＰ法を用いて平坦化する。
【００７０】
次に、図２７に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２の上面および下面の間を貫通する複数のコンタクトホールＣＨを形成する。コンタクトホールＣＨの底部には、各ゲート電極および各ソース・ドレイン領域のそれぞれの上面を覆うシリサイド層Ｓ１の上面が露出している。
【００７１】
次に、図２８に示すように、コンタクトホールＣＨの内部を埋め込むコンタクトプラグ（接続部）ＣＰを形成する。その後、図示は省略するが、コンタクトプラグＣＰ上に、コンタクトプラグＣＰに電気的に接続された配線を含む配線層を形成することで、本実施の形態の半導体装置が完成する。コンタクトプラグＣＰは例えば主にタングステン（Ｗ）膜からなる。
【００７２】
コンタクトプラグＣＰを形成する際には、まず、例えば半導体基板ＳＢの主面上に、例えばスパッタリング法によりバリア導体膜（図示しない）および主導体膜（タングステン膜）を順に形成することでコンタクトホールＣＨ内を完全に埋め込む。その後、層間絶縁膜ＩＬ２上の余分なバリア導体膜および主導体膜をＣＭＰ法などにより除去して層間絶縁膜ＩＬ２の上面を露出させることで、コンタクトホールＣＨ内に残ったバリア導体膜および主導体膜からなるコンタクトプラグＣＰを形成する。コンタクトプラグＣＰは、シリサイド層Ｓ１を介して、各ソース・ドレイン領域、ゲート電極Ｇ１（図示しない）、ゲート電極Ｇ２、ゲート電極Ｇ３（図示しない）、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに電気的に接続される。
【００７３】
上記の製造工程により形成したＭＩＳＦＥＴＱ２およびメモリセルＭＣを拡大した断面図を図２９に示す。つまり、図２９は図２８の一部を拡大して示す断面図である。図２９では、ＯＮＯ膜ＯＮの積層構造およびオフセットスペーサＯＳ１の積層構造を具体的に示している。また、図２９では、シリサイド層Ｓ１、層間絶縁膜ＩＬ２およびコンタクトプラグＣＰの図示を省略している。
【００７４】
図２９に示すように、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、オフセットスペーサＯＳ１を構成する酸化シリコン膜ＯＸ３が接している。また、隣り合う制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの相互間にはＯＮＯ膜ＯＮが介在しており、メモリゲート電極ＭＧと半導体基板ＳＢとの間にも当該ＯＮＯ膜ＯＮが介在している。つまり、ＯＮＯ膜ＯＮは、Ｌ字型の断面形状を有しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から、メモリゲート電極ＭＧと半導体基板ＳＢとの間に亘って連続的に形成されている。
【００７５】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３０を参照して説明する。
【００７６】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【００７７】
図３０は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３０の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２９に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板ＳＢの上面のウェルＰＷ２に印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【００７８】
なお、図２９に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。また、図３０の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ１への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００７９】
また、図３０の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００８０】
ＳＳＩ方式は、窒化シリコン膜ＮＴ１にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴ１にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴ１にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴ１にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００８１】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００８２】
ＳＳＩ方式の書込みでは、例えば図３０の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１中に電子を注入することで書込みを行う。
【００８３】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ１にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８４】
ＦＮ方式の書込みでは、例えば図３０の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００８５】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図３０の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００８６】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００８７】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１）に注入することにより消去を行う。例えば図３０の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００８８】
ＦＮ方式の消去では、例えば図３０の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００８９】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ１に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図３０の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００９０】
読出し時には、例えば図３０の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００９１】
＜本実施の形態の効果について＞
以下に、図６２〜図６８を用いて比較例の半導体装置の問題点を説明し、図２９などを用いて本実施の形態の半導体装置およびその製造方法の効果について説明する。図６２〜図６８は、比較例の半導体装置の製造工程中の断面図であり、図２０〜図２８と同様にロジック回路領域ＬＮおよびメモリセルＭＣを示す断面図である。
【００９２】
ロジック回路を構成するトランジスタは、Ｉ／Ｏ領域またはメモリセル領域に形成されるトランジスタに比べて低い電圧で駆動するため、高い耐圧性能を要求されない。このため、ロジック回路を構成する低耐圧ＭＩＳＦＥＴは、Ｉ／Ｏ領域またはメモリセル領域に形成される高耐圧トランジスタよりもソース・ドレイン領域間のパンチスルーが生じる虞が低く、ドレイン領域とゲート電極との間におけるリーク電流も発生しにくい。よって、低耐圧ＭＩＳＦＥＴにおいては、ソース・ドレイン領域間の間隔を縮小することで、素子の集積度の向上、低消費電力化、および、高速動作化を比較的容易に実現できる。
【００９３】
このような低耐圧ＭＩＳＦＥＴを形成するためにソース・ドレイン領域間の距離を小さくするためには、ソース・ドレイン領域を構成する拡散層を形成する際にイオン注入のマスクとして用いるサイドウォールの幅を小さくする方法がある。しかし、メモリセルなどの高耐圧ＭＩＳＦＥＴは低耐圧ＭＩＳＦＥＴに比べて高い耐圧が要求されるため、ソース・ドレイン領域の間隔を大きく確保する必要があるため、ゲート電極（例えば、制御ゲート電極等）に隣接するサイドウォールの幅を大きくする必要がある。つまり、高耐圧ＭＩＳＦＥＴの十分な耐圧性能を実現し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域の間隔を狭めるためには、半導体基板上に異なる幅を有する複数種類のサイドウォールを形成する必要がある。そのようなサイドウォールを形成する比較例の半導体装置の製造方法を以下に説明する。
【００９４】
まず、図６２に示すように、図１〜図１２を用いて説明した工程と同様の工程を行って各種のゲート電極を形成した後、各種のゲート電極の側壁を覆うオフセットスペーサ（図示しない）と、半導体基板ＳＢの主面のエクステンション領域ＥＸ２およびＥＸ４とを形成する。続いて、ＣＶＤ法などを用いて半導体基板ＳＢ上に窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡを順に形成する。ここで、ロジック回路領域ＬＮのゲート電極Ｇ２同士の間の距離は、例えば１０８〜１２８ｎｍである。また、窒化シリコン膜ＮＴＡの膜厚は２０ｎｍであり、酸化シリコン膜ＯＸＡの膜厚は２６ｎｍである。したがって、窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡを形成することで、ゲート電極Ｇ２同士の間が完全に埋め込まれることはない。
【００９５】
次に、図６３に示すように、エッチバックを行って酸化シリコン膜ＯＸＡをサイドウォール状に加工し、窒化シリコン膜ＮＴＡの上面を露出させる。次に、図６４に示すように、フォトレジスト膜ＰＲＡによりメモリセル領域ＨＭを覆い、ロジック回路領域ＬＮの酸化シリコン膜ＯＸＡを除去する。次に、図６５に示すように、フォトレジスト膜ＰＲＡを除去した後、選択的にエッチバックを行うことで、酸化シリコン膜ＯＸＡから露出する窒化シリコン膜ＮＴＡを除去し、これにより半導体基板ＳＢの主面を露出させる。
【００９６】
これにより、ゲート電極Ｇ２の側壁には、窒化シリコン膜ＮＴＡからなるサイドウォールＳＷＡが形成され、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮを含むパターンの側壁には、窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡからなるサイドウォールＳＷＢが形成される。サイドウォールＳＷＡの幅は、窒化シリコン膜ＮＴＡの幅である２６ｎｍであり、サイドウォールＳＷＢの幅は、窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡのそれぞれの膜厚を足した４６ｎｍである。
【００９７】
このようにして、２種類の異なる幅を有するサイドウォールＳＷＡ、ＳＷＢを形成することができる。図示は省略するが、その後、サイドウォールＳＷＡ、ＳＷＢなどをマスクとしてイオン注入を行い、拡散層を形成することで、ゲート電極Ｇ２を有する低耐圧ＭＩＳＦＥＴと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有するメモリセルとを形成する。
【００９８】
ここで、半導体装置の微細化の要請などにより、ロジック回路を構成する複数の低耐圧ＭＩＳＦＥＴのゲート電極同士の間隔は、Ｉ／Ｏ領域またはメモリセル領域に形成される複数の高耐圧トランジスタのゲート電極同士の間隔よりも縮小される傾向にある。このように高い集積度が要求される低耐圧ＭＩＳＦＥＴのゲート電極同士の間隔は、半導体装置の微細化に伴い、より小さくなる。図６２〜図６５では、ロジック回路領域のゲート電極同士の間隔が比較的大きい場合について説明したが、以下では比較例の半導体装置の製造方法として、ロジック回路領域のゲート電極同士の間隔がより小さい場合に生じる問題点について説明する。ここでは、ロジック回路領域のゲート電極間の距離は９０ｎｍである。
【００９９】
この場合、図６６に示すように、図６２を用いて説明した工程を行うことで、ゲート電極Ｇ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆う窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡを形成すると、ロジック回路領域ＬＮのゲート電極Ｇ２同士の間が窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡにより完全に埋め込まれる。すなわち、窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡの合計の膜厚が４６ｎｍであり、ゲート電極Ｇ２間の距離が９０ｎｍであるため、対向するゲート電極Ｇ２の側壁のそれぞれに沿って形成された酸化シリコン膜ＯＸＡ同士が接触する。
【０１００】
次に、図６７に示すように、図６３を用いて説明した工程と同様の工程を行うことで、酸化シリコン膜ＯＸＡをエッチバックする。続いて、メモリセル領域ＨＭをフォトレジスト膜ＰＲＡにより覆う。
【０１０１】
次に、図６８に示すように、図６４を用いて説明した工程と同様の工程を行うことで、フォトレジスト膜ＰＲＡをマスクとしてエッチングを行い、ロジック回路領域ＬＮの酸化シリコン膜ＯＸＡを除去する。しかし、ゲート電極Ｇ２間を埋め込む酸化シリコン膜ＯＸＡは、ゲート電極Ｇ２間を埋め込んでいないサイドウォール状の酸化シリコン膜ＯＸＡを除去する程度のエッチング量では除去することができず、ゲート電極Ｇ２同士の間に残る虞がある。
【０１０２】
この場合、その後に、図６５を用いて説明した窒化シリコン膜ＮＴＡの除去工程を行っても、ゲート電極Ｇ２間に残った酸化シリコン膜ＯＸＡの下の窒化シリコン膜ＮＴＡを除去できず、その後のイオン注入工程では、ゲート電極Ｇ２間の半導体基板ＳＢの主面に所望の拡散層を形成することができない。したがって、半導体装置の信頼性が低下する問題が生じる。
【０１０３】
また、図６８に示すゲート電極Ｇ２間の酸化シリコン膜ＯＸＡをエッチングにより完全に除去するためにエッチング量を増やすと、ゲート電極Ｇ２間を埋め込んでいない酸化シリコン膜ＯＸＡが覆っていた窒化シリコン膜ＮＴＡが当該エッチングにより過度にエッチングされ、ゲート電極Ｇ２の側壁の一部の窒化シリコン膜ＮＴＡの膜厚が小さくなる。したがって、ゲート電極Ｇ２の両側のそれぞれに形成されるサイドウォールの幅にばらつきが生じ、半導体装置の信頼性が低下する問題が生じる。
【０１０４】
また、図６８に示すゲート電極Ｇ２間の酸化シリコン膜ＯＸＡをエッチングにより完全に除去するためにエッチング量を増やすと、ゲート電極Ｇ２間を埋め込んでいない酸化シリコン膜ＯＸＡが覆っていた窒化シリコン膜ＮＴＡが当該エッチングにより過度にエッチングされ、半導体基板ＳＢの主面が露出する場合がある。この後、図６５を用いて説明した窒化シリコン膜ＮＴＡの除去工程を行うと、露出している半導体基板ＳＢの主面が後退し、また、当該主面がダメージ受ける。半導体基板ＳＢの主面が後退すると、ソース・ドレイン領域間のパンチスルーが起きやすくなり、ＭＩＳＦＥＴの耐圧が低下する問題が生じる。
【０１０５】
このような問題は、図６２を用いて説明した工程において形成した窒化シリコン膜ＮＴＡおよび酸化シリコン膜ＯＸＡのみにより高耐圧ＭＩＳＦＥＴのサイドウォールＳＷＢ（図６５参照）を形成しているために生じる。なお、オフセットスペーサ（図示しない）の膜厚（幅）は、上記のゲート電極Ｇ２間が埋め込まれる問題において、無視できる程度に小さい。
【０１０６】
そこで本実施の形態では、図２０を用いて説明した工程において窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成した後、ロジック回路領域ＬＮの酸化シリコン膜ＯＸ４を除去し、その後に形成する酸化シリコン膜ＯＸ５（図２３参照）と酸化シリコン膜ＯＸ４と窒化シリコン膜ＮＴ３とを含むサイドウォールＳＷ２（図２４参照）を形成している。このため、隣り合うゲート電極Ｇ２同士の間において、酸化シリコン膜ＯＸ４、ＯＸ５および窒化シリコン膜ＮＴ３が同時に形成されることはない。つまり、合計の膜厚（ａ＋ｂ＋ｃ）が４６ｎｍとなる絶縁膜が、ゲート電極Ｇ２間の幅９０ｎｍの領域に一時期に形成されることはない。よって、図６８に示す比較例のように、ゲート電極Ｇ２同士の間の絶縁膜が適切に除去できなくなる問題が生じることを防ぐことができる。
【０１０７】
すなわち、本実施の形態では、サイドウォールＳＷ１、ＳＷ２の形成工程において最初に形成する窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４（図２０参照）のみにより高耐圧ＭＩＳＦＥＴのサイドウォールＳＷ２を形成せず、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４の成膜後に、ロジック回路領域ＬＮの酸化シリコン膜ＯＸ４を除去している。そして、その後に酸化シリコン膜ＯＸ５を形成し、酸化シリコン膜ＯＸ４、ＯＸ５および窒化シリコン膜ＮＴ３の３つの膜の合計の膜厚により、サイドウォールＳＷ２の必要な幅を確保している。
【０１０８】
このため、サイドウォールＳＷ１、ＳＷ２の形成工程において最初に形成する窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４の合計の膜厚が、サイドウォールＳＷ２の当該幅を満たしている必要がない。したがって、ＳＷ２の形成工程の最初に窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成した際に、ゲート電極Ｇ２同士の間が埋め込まれることを防ぐことができる。
【０１０９】
したがって、図６８の比較例を用いて説明したような絶縁膜の除去不良は生じないため、図２４を用いて説明した工程の後に行うイオン注入工程では、ロジック回路領域ＬＮにおいて所望の拡散層を形成することができる。また、ゲート電極Ｇ２の横のサイドウォールＳＷ１の幅にばらつきが生じることを防ぐことができる。また、酸化シリコン膜ＯＸ４の除去工程（図２２参照）において窒化シリコン膜ＮＴ３の一部が過度に除去され、窒化シリコン膜ＮＴ３の除去工程（図２４参照）において半導体基板ＳＢの主面が後退することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１１０】
また、異なる幅を有するサイドウォールＳＷ１、ＳＷ２を形成することで、高耐圧ＭＩＳＦＥＴの耐圧を確保し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域同士の間隔を狭めることができるため、低耐圧ＭＩＳＦＥＴの集積度の向上、低消費電力化および高速動作化を実現することができる。
【０１１１】
また、本実施の形態の他の効果を以下に説明する。
【０１１２】
本実施の形態では、図２９に示すサイドウォールＳＷ２の外側の側壁、つまり、サイドウォールＳＷ２の側壁であって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターン側の側壁の反対側の側壁が、酸化シリコンにより構成されている。つまり、サイドウォールＳＷ２内において、サイドウォールＳＷ２の外側の側壁側には酸化シリコン膜ＯＸ４、ＯＸ５が形成されている。また、サイドウォールＳＷ１の外側の側壁には、酸化シリコン膜ＯＸ５が形成されている。
【０１１３】
酸化シリコン膜は窒化シリコン膜に比べ、サイドウォールＳＷ２の形成工程後の各種の工程において削られやすい。つまり、酸化シリコン膜ＯＸ５、ＯＸ４は、例えば、シリサイド層Ｓ１（図２６参照）を形成した後に行う未反応の金属膜を除去するウェットエッチング工程、または、洗浄工程などの工程により削られる。特に、図２５を用いて説明したイオン注入工程でダメージを受けた酸化シリコン膜ＯＸ５、ＯＸ４は、上記ウェットエッチング工程または洗浄工程などにより削られやすくなる。
【０１１４】
よって、当該イオン注入工程の後、酸化シリコン膜ＯＸ５、ＯＸ４が削れられるために、サイドウォールＳＷ１、ＳＷ２のそれぞれの幅は小さくなる。この場合、ソース・ドレイン領域の上面上にコンタクトホールＣＨおよびコンタクトプラグＣＰ（図２８参照）を形成する領域が広くなる。したがって、ロジック回路領域ＬＮのゲート電極Ｇ２同士の間、および、メモリセル領域ＨＭの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターン同士の間のそれぞれの間隔を小さくしても、コンタクトホール形成時の非開口などによるコンタクトプラグＣＰの接続不良の発生を防ぐことができる。よって、半導体装置を微細化することができる。
【０１１５】
また、本実施の形態では、図２１を用いて説明した酸化シリコン膜ＯＸ４のエッチバック工程において、膜種が酸化シリコン膜ＯＸ４と異なる窒化シリコン膜ＮＴ３をエッチングストッパ膜として使用することができるため、精度の高いエッチングが可能である。また、図２４を用いて説明した酸化シリコン膜ＯＸ５のエッチバック工程において、窒化シリコン膜ＮＴ３をエッチングストッパ膜として使用することができるため、精度の高いエッチングが可能である。また、図２４を用いて説明した窒化シリコン膜ＮＴ３のエッチバック工程において、酸化シリコン膜ＯＸ３の一部（図２９参照）をエッチングストッパ膜として使用することができるため、精度の高いエッチングが可能である。
【０１１６】
つまり、過度のエッチングにより半導体基板ＳＢの主面がエッチングに晒され、半導体基板ＳＢの主面が後退することを防ぐことができる。つまり、ＭＩＳＦＥＴの耐圧の低下を防ぐことができる。
【０１１７】
また、例えば、オフセットスペーサの一部がＯＮＯ膜と同一材料の窒化シリコン膜により構成される場合には、メモリゲート電極の下のＯＮＯ膜中の窒化シリコン膜の側壁がオフセットスペーサを構成する当該窒化シリコン膜に接触することが考えられる。この場合、当該窒化シリコン膜は電荷蓄積機能があることから、書込み動作時に発生したホットエレクトロンが、メモリゲート電極の端部近傍において、窒化シリコン膜からなるオフセットスペーサに捕獲される可能性がある。そして、書込み動作を繰り返すうちに、オフセットスペーサに電子がさらに蓄積され、メモリゲート電極の端部近傍のしきい値電圧が上昇することが懸念される。このようなしきい値電圧の上昇は、ゲート電圧の変化に対するドレイン電流の変化分の比である相互コンダクタンスの劣化および読み出し電流の減少を招くことになる。
【０１１８】
これに対し、図２９に示すＭＯＮＯＳ型メモリのメモリセルＭＣを構成するメモリゲート電極ＭＧの下のＯＮＯ膜ＯＮの側壁は、窒化シリコン膜ではなく、オフセットスペーサＯＳ１を構成する酸化シリコン膜ＯＸ３に接している。したがって、メモリセルＭＣの書込み動作時にオフセットスペーサＯＳ１内に電荷が蓄積されることに起因して、メモリセルＭＣを構成するＭＩＳＦＥＴのしきい値電圧が異常に上昇することを防ぐことができる。
【０１１９】
＜変形例１＞
以下に、本実施の形態の変形例１の半導体装置の製造工程について、図３１〜図４３を用いて説明する。図３１〜図４３は、本変形例の半導体装置の製造工程中の断面図である。図３１〜図３７は、図１と同様にロジック回路領域ＬＰ、ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭを示す断面図である。図３８〜図４３は、図２０と同様にロジック回路領域ＬＮおよびメモリセル領域ＨＭを示す断面図である。
【０１２０】
ここでは、ゲートラストプロセスを用いてメタルゲート電極を形成する場合について説明する。また、ここでは、図３４〜図３７を用いて、オフセットスペーサを形成する第２の方法について説明する。オフセットスペーサを形成した後の工程の説明に用いる図３８〜図４３では、図を分かりやすくするため、実際には積層構造を有するオフセットスペーサＯＳ２（図３７参照）を１つの膜として示す。
【０１２１】
また、図３８〜図４３では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶでの製造工程の説明を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。ロジック回路領域ＬＰでの製造工程はロジック回路領域ＬＮと同様に行われ、Ｉ／Ｏ領域ＨＶでの製造工程はメモリセル領域ＨＭと同様に行われる。ただし、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶの製造工程では、ソース・ドレイン領域を構成する拡散層を形成するために行われるイオン注入工程において、ロジック回路領域ＬＮおよびメモリセル領域ＨＭと異なりｐ型不純物が注入される。また、図３８〜図４３では、ロジック回路領域ＬＮにＭＩＳＦＥＴを２つ並べて形成する場合の断面図を示す。
【０１２２】
なお、図３８〜図４３に示すロジック回路領域ＬＮにおいて隣り合うダミーゲート電極ＤＧ２同士の間の距離は、オフセットスペーサＯＳ２の膜厚を無視する場合、例えば９０ｎｍである。オフセットスペーサＯＳ２の膜厚を考慮する場合、隣り合うダミーゲート電極ＤＧ２の対向する側壁のそれぞれを覆うオフセットスペーサＯＳ２同士の間の距離は９０ｎｍである。
【０１２３】
まず、図３１に示すように、図１〜図３を用いて説明した工程を行った後、図４および図５を用いて説明した工程と同様の工程を行うことで、図４および図５に示す構造と同じ構造を得る。次に、図３２に示すように、図６および図７を用いて説明した工程と同様の工程を行うことで、図７に示す構造と同じ構造を得る。
【０１２４】
次に、図３３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ロジック回路領域ＬＰ、ＬＮの絶縁膜ＩＦ３、ポリシリコン膜ＰＳ１および絶縁膜ＩＦ１をパターニングすることで、ロジック回路領域ＬＰのポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ１と、ロジック回路領域ＬＮのポリシリコン膜ＰＳ１からなるダミーゲート電極ＤＧ２とを形成する。ダミーゲート電極ＤＧ１、ＤＧ２は、後の工程で除去されてメタルゲート電極に置換される擬似的なゲート電極である。
【０１２５】
次に、図３４に示すように、図１３および図１４を用いて説明した工程と同様の工程を行い、続いて、フォトレジスト膜ＰＲ２を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、窒化シリコン膜ＮＴ４を形成する。窒化シリコン膜ＮＴ４の膜厚は、例えば５ｎｍである。
【０１２６】
次に、図３５に示すように、図１６を用いて説明した工程と同様の工程を行った後、窒化シリコン膜ＮＴ４上に、例えばＣＶＤ法を用いて窒化シリコン膜ＮＴ５を形成する。つまり、半導体基板ＳＢの主面上に順に形成された窒化シリコン膜ＮＴ４、ＮＴ５により、半導体基板ＳＢの主面は覆われる。窒化シリコン膜ＮＴ５の膜厚は、例えば５ｎｍである。
【０１２７】
次に、図３６に示すように、エッチバックを行うことで、窒化シリコン膜ＮＴ４、ＮＴ５からなる積層膜の一部を除去し、これにより半導体基板ＳＢの主面および絶縁膜ＩＦ３の上面を露出させる。これにより、ダミーゲート電極ＤＧ１、ＤＧ２と、ゲート電極Ｇ３と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンとのそれぞれの側壁にサイドウォール状に残った当該積層膜は、オフセットスペーサＯＳ２を構成する。
【０１２８】
次に、図３７に示すように、図１８および図１９を用いて説明した工程と同様の工程を行うことで、エクステンション領域ＥＸ１を形成する。
【０１２９】
次に、図３８に示すように、図２０〜図２６を用いて説明した工程と同様の工程を行うことで、ソース・ドレイン領域を形成する。ただし、ロジック回路領域ＬＰ、ＬＮには擬似的なダミーゲート電極ＤＧ１（図示しない）、ＤＧ２が形成されているため、まだＭＩＳＦＥＴは形成されていない。続いて、例えばＣＭＰ法を用いて層間絶縁膜ＩＬ２、シリサイド層Ｓ１および絶縁膜ＩＦ３を研磨することで、ダミーゲート電極ＤＧ１、ＤＧ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面を露出させる。
【０１３０】
次に、図３９に示すように、Ｉ／Ｏ領域ＨＶのゲート電極Ｇ３（図示しない）並びにメモリセル領域ＨＭの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を保護する絶縁膜（図示しない）を形成した後、例えばウェットエッチングを行うことで、ダミーゲート電極ＤＧ１（図示しない）、ＤＧ２および絶縁膜ＩＦ１を除去する。ダミーゲート電極ＤＧ１、ＤＧ２を除去した領域のそれぞれには、溝が形成される。ここでは、絶縁膜ＩＦ１を除去することについて説明するが、絶縁膜ＩＦ１は残しておいてもよい。
【０１３１】
次に、図４０に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて絶縁膜ＨＫを形成した後、例えばスパッタリングを用いて金属膜ＭＦを形成する。絶縁膜ＨＫおよび金属膜ＭＦは、例えば図１１を用いて説明した材料と同じ材料からなる。この成膜工程により、上記溝は絶縁膜ＨＫおよび金属膜ＭＦにより完全に埋め込まれる。
【０１３２】
次に、図４１に示すように、例えばＣＭＰ法を用いて、層間絶縁膜ＩＬ２上の余分な絶縁膜ＨＫおよび金属膜ＭＦを除去し、層間絶縁膜ＩＬ２の上面を露出させる。これにより、上記溝内に残った絶縁膜ＨＫからなるゲート絶縁膜ＧＦ２が形成され、上記溝内に残った金属膜ＭＦからなるメタルゲート電極であるゲート電極Ｇ２が形成される。続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜などからなる絶縁膜ＩＦ５を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、Ｉ／Ｏ領域ＨＶ（図示しない）とメモリセル領域ＨＭの絶縁膜ＩＦ５を除去する。このとき、ゲート電極Ｇ２の上面は絶縁膜ＩＦ５により覆われている。
【０１３３】
次に、図４２に示すように、周知のサリサイドプロセスにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上にシリサイド層Ｓ２を形成する。シリサイド層Ｓ２の形成方法は、図２６を用いて説明した方法と同じである。当該サリサイドプロセスでは、未反応の金属膜をウェットエッチングにより除去する工程を行うが、その際、ゲート電極Ｇ１（図示しない）、Ｇ２は絶縁膜ＩＦ５により保護されているため除去されない。
【０１３４】
次に、図４３に示すように、層間絶縁膜ＩＬ２上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成する。その後、層間絶縁膜ＩＬ３の上面をＣＭＰ法などにより平坦化する。続いて、図２７および図２８を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ２、ＩＬ３を貫通する複数のコンタクトホールＣＨと、それらのコンタクトホールＣＨを埋め込むコンタクトプラグＣＰとを形成する。
【０１３５】
以上により、本変形例の半導体装置が完成する。ゲートラストプロセスを用いてメタルゲートを形成する場合、図８〜図１２を用いて説明した工程を省略することができ、半導体装置の製造工程を簡略化することができる。
【０１３６】
ここで、図４４に、ロジック回路領域ＬＮのＭＩＳＦＥＴＱ２と、メモリセル領域ＨＭのメモリセルＭＣとを拡大して示す。つまり、図４４は図４３の一部を拡大して示す断面図である。図４４では、ＯＮＯ膜ＯＮの積層構造およびオフセットスペーサＯＳ２の積層構造を具体的に示している。また、図４４では、シリサイド層Ｓ１、Ｓ２、層間絶縁膜ＩＬ２、ＩＬ３、コンタクトホールＣＨおよびコンタクトプラグＣＰの図示を省略している。図４４に示すように、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、オフセットスペーサＯＳ２を構成する窒化シリコン膜ＮＴ４が接している。
【０１３７】
以下に、本変形例の効果について説明する。本変形例では、図２０〜図２４を用いて説明した本実施の形態のサイドウォールＳＷ１、ＳＷ２の形成工程を行っている。このため、サイドウォールＳＷ１、ＳＷ２の形成工程において、隣り合うゲート電極Ｇ２同士の間がサイドウォールＳＷ１の形成用の絶縁膜により完全に埋め込まれることはない。
【０１３８】
このため、ロジック回路領域ＬＮにおいて所望の拡散層を形成することができる。また、ゲート電極Ｇ２の横のサイドウォールＳＷ１の幅にばらつきが生じることを防ぐことができる。また、酸化シリコン膜ＯＸ４の除去工程（図２２参照）において窒化シリコン膜ＮＴ３の一部が過度に除去され、窒化シリコン膜ＮＴ３の除去工程（図２４参照）において半導体基板ＳＢの主面が後退することを防ぐことができる。よって半導体装置の信頼性を向上させることができる。また、異なる幅を有するサイドウォールＳＷ１、ＳＷ２を形成することで、高耐圧ＭＩＳＦＥＴの耐圧を確保し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域同士の間隔を狭めることができるため、低耐圧ＭＩＳＦＥＴの集積度の向上、低消費電力化および高速動作化を実現することができる。
【０１３９】
また、ここでは、図４４に示すサイドウォールＳＷ１の外側の側壁が酸化シリコン膜ＯＸ５により構成され、サイドウォールＳＷ２の外側の側壁が酸化シリコン膜ＯＸ５、ＯＸ４により構成されている。
【０１４０】
よって、当該イオン注入工程の後、酸化シリコン膜ＯＸ５、ＯＸ４が削れられるために、サイドウォールＳＷ１、ＳＷ２のそれぞれの幅は小さくなる。この場合、ソース・ドレイン領域の上面上にコンタクトホールＣＨおよびコンタクトプラグＣＰ（図２８参照）を形成する領域が大きくなる。したがって、ロジック回路領域ＬＮのゲート電極Ｇ２同士の間、および、メモリセル領域ＨＭの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターン同士の間のそれぞれの間隔を小さくしても、コンタクトホール形成時の非開口などによるコンタクトプラグＣＰの接続不良の発生を防ぐことができる。よって、半導体装置を微細化することができる。
【０１４１】
また、図４５に、ＭＯＮＯＳメモリを形成しない場合の本変形例の半導体装置の断面図を示す。すなわち、この場合、図３０〜図３７を用いて説明した工程を、メモリセル領域ＨＭを設けずに行う。図４５では、ロジック回路領域ＬＮのＭＩＳＦＥＴＱ２と、図３１〜図４３を用いて説明した工程において、メモリセル領域ＨＭに対して行った工程を、Ｉ／Ｏ領域ＨＶに対して行うことで形成した高耐圧のＭＩＳＦＥＴＱ３とを示す。
【０１４２】
図４５に示すように、Ｉ／Ｏ領域ＨＶのＭＩＳＦＥＴＱ３は、ｎ型の半導体領域であるエクステンション領域ＥＸ３および拡散層ＤＦ３と、ゲート絶縁膜ＧＦ３上のゲート電極Ｇ３とを有している。また、ゲート電極Ｇ３の側壁には、図４４に示す制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの側壁を覆う膜と同様に、オフセットスペーサＯＳ２を介してサイドウォールＳＷ２が形成されている。
【０１４３】
図４５に示す構造の場合、ＭＯＮＯＳ型のメモリセルが存在しないため、ＯＮＯ膜を構成する電荷蓄積膜である窒化シリコン膜が、オフセットスペーサＯＳ２を構成する窒化シリコン膜ＮＴ４に接することがない。このため、半導体装置の書込み動作時にオフセットスペーサＯＳ２内に電荷が蓄積される事態は生じない。すなわち、窒化シリコン膜ＮＴ４、ＮＴ５のみからなるオフセットスペーサＯＳ２を形成する本変形例は、ＭＯＮＯＳ型のメモリセルを形成しない半導体装置に適用した場合に、半導体装置の誤動作を防ぐことができる利点が得られる。
【０１４４】
なお、本変形例では、ダミーゲート電極をメタルゲート電極に置き換えるゲートラストプロセスのうち、ダミーゲート電極を除去した後にｈｉｇｈ−ｋ膜である絶縁膜ＨＫ（図４０参照）を形成する方法を用いる。ただし、ダミーゲート電極を構成するポリシリコン膜ＰＳ１（図３１参照）の形成前に絶縁膜ＨＫをロジック回路領域に形成し、当該絶縁膜ＨＫを、図４３に示すゲート絶縁膜ＧＦ１（図示しない）、ＧＦ２の一部として残してもよい。その場合は、例えば、図２を用いて説明した工程の後に半導体基板ＳＢの主面上に絶縁膜ＨＫを形成し、続いて、ロジック回路領域ＬＰ、ＬＮ以外の領域の絶縁膜ＨＫを除去する方法が考えられる。これは、下記の本実施の形態の変形例２、並びに、後述する実施の形態２および実施の形態２の変形例１においても同様である。
【０１４５】
＜変形例２＞
以下に、本実施の形態の変形例２の半導体装置の製造工程について、図４６〜図５１を用いて説明する。図４６〜図５１は、本変形例の半導体装置の製造工程中の断面図である。図４６〜図５０は、図１と同様にロジック回路領域ＬＰ、ＬＮ、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭを示す断面図である。図５１は、図２０と同様にロジック回路領域ＬＮおよびメモリセル領域ＨＭを示す断面図である。
【０１４６】
ここでは、ゲートラストプロセスを用いてメタルゲート電極を形成する場合について説明する。また、ここでは、図４６〜図５０を用いて、オフセットスペーサを形成する第３の方法について説明する。オフセットスペーサを形成した後の工程の説明に用いる図５１では、図を分かりやすくするため、実際には積層構造を有するオフセットスペーサＯＳ３、ＯＳ４（図５０参照）のそれぞれを１つの膜として示す。
【０１４７】
また、図５１では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶでの製造工程の説明を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。ロジック回路領域ＬＰでの製造工程はロジック回路領域ＬＮと同様に行われ、Ｉ／Ｏ領域ＨＶでの製造工程はメモリセル領域ＨＭと同様に行われる。ただし、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶの製造工程では、ソース・ドレイン領域を構成する拡散層を形成するために行われるイオン注入工程において、ロジック回路領域ＬＮおよびメモリセル領域ＨＭと異なりｐ型不純物が注入される。また、図５１では、ロジック回路領域ＬＮにＭＩＳＦＥＴを２つ並べて形成する場合の断面図を示す。
【０１４８】
なお、図５１に示すロジック回路領域ＬＮにおいて隣り合うゲート電極Ｇ２同士の間の距離は、オフセットスペーサＯＳ３の膜厚を無視する場合、例えば９０ｎｍである。オフセットスペーサＯＳ３の膜厚を考慮する場合、隣り合うゲート電極Ｇ２の対向する側壁のそれぞれを覆うオフセットスペーサＯＳ３同士の間の距離は９０ｎｍである。
【０１４９】
まず、図４６に示すように、図１〜図３および図３１〜図３３を用いて説明した工程を行った後、図１３および図１４を用いて説明した工程と同様の工程を行い、続いて、ダミーゲート電極ＤＧ１、ＤＧ２と、ゲート電極Ｇ３と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンとのそれぞれの両側の側壁に、サイドウォール状の酸化シリコン膜ＯＸ６を形成する。すなわち、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜ＯＸ６を形成した後、エッチバックを行うことで酸化シリコン膜ＯＸ６の一部を除去し、これにより半導体基板ＳＢの主面および絶縁膜ＩＦ３の上面を露出させる。この工程により、酸化シリコン膜ＯＸ６をサイドウォール状に加工する。酸化シリコン膜ＯＸ６の膜厚は、例えば５ｎｍである。
【０１５０】
次に、図４７に示すように、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭを覆うフォトレジスト膜ＰＲ６を形成した後、ウェットエッチングを行うことで、フォトレジスト膜ＰＲ６から露出するロジック回路領域ＬＰ、ＬＮの酸化シリコン膜ＯＸ６を除去する。
【０１５１】
次に、図４８に示すように、フォトレジスト膜ＰＲ６を除去した後、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて窒化シリコン膜ＮＴ６を形成する。これにより、半導体基板ＳＢの主面と、ダミーゲート電極ＤＧ１、ＤＧ２と、ゲート電極Ｇ３と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンとは、窒化シリコン膜ＮＴ６に覆われる。窒化シリコン膜ＮＴ６の膜厚は、例えば５ｎｍである。
【０１５２】
次に、図４９に示すように、図１６を用いて説明したエクステンション領域ＥＸ２の形成工程を行った後、フォトレジスト膜ＰＲ３（図１６参照）を除去し、続いて、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて窒化シリコン膜ＮＴ７を形成する。これにより、窒化シリコン膜ＮＴ６は、窒化シリコン膜ＮＴ７に覆われる。窒化シリコン膜ＮＴ７の膜厚は、例えば５ｎｍである。
【０１５３】
次に、図５０に示すように、窒化シリコン膜ＮＴ６、ＮＴ７からなる積層膜をエッチバックすることで、半導体基板ＳＢの主面および絶縁膜ＩＦ３の上面を露出させる。これにより、当該積層膜からなるオフセットスペーサＯＳ３と、当該積層膜および酸化シリコン膜ＯＸ６を含むオフセットスペーサＯＳ４とを形成する。
【０１５４】
すなわち、ロジック回路領域ＬＰ、ＬＮのダミーゲート電極ＤＧ１、ＤＧ２のそれぞれの側壁には、窒化シリコン膜ＮＴ６、ＮＴ７からなるオフセットスペーサＯＳ３が形成される。また、Ｉ／Ｏ領域ＨＶおよびメモリセル領域ＨＭにおいて、ゲート電極Ｇ３の側壁と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの側壁とのそれぞれに、酸化シリコン膜ＯＸ６、窒化シリコン膜ＮＴ６およびＮＴ７からなるオフセットスペーサＯＳ４が形成される。オフセットスペーサＯＳ３は、酸化シリコン膜ＯＸ６を含んでいないため、オフセットスペーサＯＳ４よりも幅が小さい。
【０１５５】
続いて、図１８を用いて説明したエクステンション領域ＥＸ１の形成工程を行った後、図１９を用いて説明したようにフォトレジスト膜ＰＲ４（図１８参照）を除去する。これにより、図５０に示す構造を得る。
【０１５６】
次に、図５１に示すように、図２０〜図２６および図３８〜図４３を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が完成する。すなわち、ゲートラストプロセスにより、ダミーゲート電極ＤＧ１、ＤＧ２をメタルゲート電極に置き換え、メタルゲート電極を含むＭＩＳＦＥＴＱ２と、高耐圧ＭＩＳＦＥＴを含むメモリセルＭＣとを形成する。
【０１５７】
ここで、図５２に、図５１のＭＩＳＦＥＴＱ２およびメモリセルＭＣを拡大して示す。つまり、図５２は図５１の一部を拡大して示す断面図である。図５２では、ＯＮＯ膜ＯＮの積層構造、オフセットスペーサＯＳ３およびＯＳ４の積層構造を具体的に示している。また、図５２では、シリサイド層Ｓ１、Ｓ２、層間絶縁膜ＩＬ２、ＩＬ３、コンタクトホールＣＨおよびコンタクトプラグＣＰの図示を省略している。
【０１５８】
図５２に示すように、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、オフセットスペーサＯＳ４を構成する酸化シリコン膜ＯＸ６が接しており、窒化シリコン膜は接していない。また、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの側壁は、順にオフセットスペーサＯＳ４およびサイドウォールＳＷ２が形成されている。言い換えれば、当該パターンの側壁には、オフセットスペーサＯＳ４を介してサイドウォールＳＷ２が形成されている。
【０１５９】
本変形例では、図３１〜図４４を用いて説明した変形例１と同様の効果を得ることができる。加えて、窒化シリコン膜がＯＮＯ膜に接しないことによる効果を得ることができる。すなわち、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、当該側壁を覆う酸化シリコン膜ＯＸ６のみが接しているため、メモリセルＭＣの書込み動作時に、ＯＮＯ膜ＯＮの近傍のオフセットスペーサＯＳ４内に電荷が蓄積されることに起因して、メモリセルＭＣを構成するＭＩＳＦＥＴのしきい値電圧が異常に上昇することを防ぐことができる。
【０１６０】
（実施の形態２）
以下に、本実施の形態２の半導体装置の製造方法について、図５３〜図５５を用いて説明する。ここでは、図３４〜図３７を用いて上述したオフセットスペーサを形成する第２の方法を用いる場合において、サイドウォールの一部である外側の部分を窒化シリコン膜により形成することについて説明する。図５３〜図５５では、図を分かりやすくするため、オフセットスペーサＯＳ２を１つの膜として示す。本実施の形態と、前記実施の形態１の変形例１との主な違いは、酸化シリコン膜ＯＸ５（図２３参照）の代わりに窒化シリコン膜を形成している点にある。
【０１６１】
図５３〜図５５では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶでの製造工程の説明を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。ロジック回路領域ＬＰでの製造工程はロジック回路領域ＬＮと同様に行われ、Ｉ／Ｏ領域ＨＶでの製造工程はメモリセル領域ＨＭと同様に行われる。ただし、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶの製造工程では、ソース・ドレイン領域を構成する拡散層を形成するために行われるイオン注入工程において、ロジック回路領域ＬＮおよびメモリセル領域ＨＭと異なりｐ型不純物が注入される。また、図５３〜図５５では、ロジック回路領域ＬＮにＭＩＳＦＥＴを２つ並べて形成する場合の断面図を示す。
【０１６２】
なお、ロジック回路領域ＬＮにおいて隣り合うダミーゲート電極ＤＧ２同士の間の距離は、オフセットスペーサＯＳ２の膜厚を無視する場合、例えば９０ｎｍである。オフセットスペーサＯＳ２の膜厚を考慮する場合、隣り合うダミーゲート電極ＤＧ２の対向する側壁のそれぞれを覆うオフセットスペーサＯＳ２同士の間の距離は９０ｎｍである。
【０１６３】
本変形例では、まず図５３に示すように、図１〜図３および図３１〜図３７を用いて説明した工程と同様の工程を行うことで、ダミーゲート電極ＤＧ１、ＤＧ２、ゲート電極Ｇ３、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、オフセットスペーサＯＳ２とを形成する。その後、図２０〜図２２を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜ＮＴ３とサイドウォール状の酸化シリコン膜ＯＸ４とを形成する。その後、フォトレジスト膜ＰＲ５（図２２参照）を除去した後、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、窒化シリコン膜ＮＴ８を形成する。これにより、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４は、窒化シリコン膜ＮＴ８により覆われる。
【０１６４】
ここで、窒化シリコン膜ＮＴ３の膜厚ａは例えば１０ｎｍであり、酸化シリコン膜ＯＸ４の膜厚ｂは例えば２０ｎｍであり、窒化シリコン膜ＮＴ８の膜厚ｃは例えば１６ｎｍである。したがって、図２０を用いて説明した工程において窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成した際、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４の合計の膜厚は３０ｎｍであるから、隣り合うダミーゲート電極ＤＧ２同士の間の９０ｎｍの幅を有する領域が完全に埋め込まれることはない。
【０１６５】
次に、図５４に示すように、エッチバックを行うことで、窒化シリコン膜ＮＴ８、ＮＴ３のそれぞれの一部を除去する。これにより、半導体基板ＳＢの主面と、絶縁膜ＩＦ３の上面とを露出する。当該エッチバックにより、ロジック回路領域ＬＮには、ダミーゲート電極ＤＧ２の側壁を覆う窒化シリコン膜ＮＴ３、ＮＴ８からなるサイドウォールＳＷ３が形成される。また、当該エッチバックにより、メモリセル領域ＨＭには、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含むパターンの側壁を覆う窒化シリコン膜ＮＴ３、酸化シリコン膜ＯＸ４および窒化シリコン膜ＮＴ８からなるサイドウォールＳＷ４が形成される。
【０１６６】
サイドウォールＳＷ３の幅は、窒化シリコン膜ＮＴ３、ＮＴ８の合計の膜厚と同じ大きさ、つまり２６ｎｍである。サイドウォールＳＷ４の幅は、窒化シリコン膜ＮＴ３、酸化シリコン膜ＯＸ４および窒化シリコン膜ＮＴ８の合計の膜厚と同じ大きさ、つまり４６ｎｍである。このようにして、２種類の異なる幅を有するサイドウォールＳＷ３、ＳＷ４を形成することができる。
【０１６７】
次に、図５５に示すように、図２５、図２６および図３８〜図４３を用いて説明した工程を行うことで、本実施の形態の半導体装置が完成する。本実施の形態では、図２２を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成する際、ダミーゲート電極ＤＧ２同士の間が完全に埋め込まれることを防ぐことができる。よって、図６８の比較例を用いて説明したような絶縁膜の除去不良は生じないため、図５４を用いて説明した工程の後に行うイオン注入工程では、ロジック回路領域ＬＮにおいて所望の拡散層を形成することができる。
【０１６８】
また、ゲート電極Ｇ２の横のサイドウォールＳＷ３の幅にばらつきが生じることを防ぐことができる。また、酸化シリコン膜ＯＸ４の除去工程（図２２参照）において窒化シリコン膜ＮＴ３の一部が過度に除去され、窒化シリコン膜ＮＴ３の除去工程（図５４参照）において半導体基板ＳＢの主面が後退することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１６９】
また、異なる幅を有するサイドウォールＳＷ３、ＳＷ４を形成することで、高耐圧ＭＩＳＦＥＴの耐圧を確保し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域同士の間隔を狭めることができるため、低耐圧ＭＩＳＦＥＴの集積度の向上、低消費電力化および高速動作化を実現することができる。
【０１７０】
ここで、上記の製造工程により形成したＭＩＳＦＥＴＱ２およびメモリセルＭＣを拡大した断面図を図５６に示す。つまり、図５６は図５５の一部を拡大して示す断面図である。図５６では、ＯＮＯ膜ＯＮの積層構造およびオフセットスペーサＯＳ２の積層構造を具体的に示している。また、図５６では、シリサイド層Ｓ１、Ｓ２、層間絶縁膜ＩＬ２、ＩＬ３およびコンタクトプラグＣＰの図示を省略している。図５６に示すように、ロジック回路領域ＬＮにおいて、絶縁膜ＨＫおよび金属膜ＭＦを含む積層膜の側壁には、窒化シリコン膜ＮＴ４、ＮＴ５からなるオフセットスペーサＯＳ２を介して、窒化シリコン膜ＮＴ３、ＮＴ８からなるサイドウォールＳＷ３が形成されている。
【０１７１】
例えば、ロジック回路領域に形成される低耐圧のＭＩＳＦＥＴのゲート絶縁膜がｈｉｇｈ−ｋ膜を含む場合、または、当該ＭＩＳＦＥＴのゲート電極がメタルゲート電極である場合には、以下のような問題が起こる。すなわち、ｈｉｇｈ−ｋ膜およびメタルゲート電極は、近傍に酸化シリコン膜を含むオフセットスペーサまたはサイドウォールが形成されている場合、当該酸化シリコン膜内の酸素がｈｉｇｈ−ｋ膜またはメタルゲート電極に移動し、ｈｉｇｈ−ｋ膜またはメタルゲート電極の材料と反応することで、当該ＭＩＳＦＥＴの特性が変動し、素子の信頼性が低下する問題が起きる。
【０１７２】
これに対し、本実施の形態では、図５６に示すように、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫと、メタルゲート電極を構成する金属膜ＭＦとに隣接するオフセットスペーサＯＳ２は、窒化シリコン膜ＮＴ４、ＮＴ５のみからなる。また、絶縁膜ＨＫおよび金属膜ＭＦからなる積層膜の側壁を覆うサイドウォールＳＷ３は、窒化シリコン膜ＮＴ３、ＮＴ８のみからなる。つまり、オフセットスペーサＯＳ２およびサイドウォールＳＷ３には、酸化シリコン膜が含まれていない。このため、絶縁膜ＨＫおよび金属膜ＭＦに対し、オフセットスペーサＯＳ２およびサイドウォールＳＷ３から酸素が浸入することを防ぐことができるため、酸素と絶縁膜ＨＫまたは金属膜ＭＦとが反応することに起因して、素子の特性が変動することを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
【０１７３】
また、図５７に、ＭＯＮＯＳメモリを形成しない場合の本実施の形態の半導体装置の断面図を示す。すなわち、この場合、図５３〜図５５を用いて説明した工程を、メモリセル領域ＨＭを設けずに行う。図５７では、ロジック回路領域ＬＮのＭＩＳＦＥＴＱ２と、図５３〜図５５を用いて説明した工程において、メモリセル領域ＨＭに対して行った工程を、Ｉ／Ｏ領域ＨＶに対して行うことで形成した高耐圧のＭＩＳＦＥＴＱ３とを示す。図５７に示すゲート電極Ｇ３の側壁には、図５６に示す制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンの側壁を覆う膜と同様に、オフセットスペーサＯＳ２を介してサイドウォールＳＷ４が形成されている。
【０１７４】
この場合、図４５を用いて説明した構造と同様に、ＭＯＮＯＳ型のメモリセルが存在しないため、窒化シリコン膜ＮＴ４、ＮＴ５のみからなるオフセットスペーサＯＳ２を形成することに起因して、半導体装置の誤動作を防ぐことができる利点が得られる。
【０１７５】
＜変形例１＞
以下に、本実施の形態の変形例１の半導体装置の製造工程について、図５８を用いて説明する。図５８は、本変形例の半導体装置の製造工程中の断面図である。図５８は、図２０と同様にロジック回路領域ＬＮおよびメモリセル領域ＨＭを示す断面図である。
【０１７６】
ここでは、ゲートラストプロセスを用いてメタルゲート電極を形成する場合について説明する。また、ここでは、図４６〜図５０を用いて上述したオフセットスペーサを形成する第３の方法と、図５３および図５４を用いて説明した、外側の部分が窒化シリコン膜からなるサイドウォールを形成する方法とを組み合わせた場合について説明する。オフセットスペーサを形成した後の工程の説明に用いる図５８では、図を分かりやすくするため、実際には積層構造を有するオフセットスペーサＯＳ３、ＯＳ４（図５０参照）をそれぞれ１つの膜として示す。
【０１７７】
また、図５１では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶ（図１参照）での製造工程の説明を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。
【０１７８】
本変形例では、図５８に示すように、図１〜図３、図３１〜図３３を用いて説明した工程と同様の工程を行うことで、各種のゲート電極を形成した後、図４６〜図５０を用いて説明した工程と同様の工程を行うことで、オフセットスペーサＯＳ３、ＯＳ４を形成する。その後、図２０〜図２２を用いて説明した工程と同様の工程を行った後、図５３〜図５５を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が完成する。
【０１７９】
本変形例では、図２２を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成する際、ダミーゲート電極ＤＧ２同士の間が完全に埋め込まれることを防ぐことができる。よって、図６８の比較例を用いて説明したような絶縁膜の除去不良は生じないため、図５４を用いて説明した工程の後に行うイオン注入工程では、ロジック回路領域ＬＮにおいて所望の拡散層を形成することができる。
【０１８０】
また、ゲート電極Ｇ２の横のサイドウォールＳＷ３の幅にばらつきが生じることを防ぐことができる。また、酸化シリコン膜ＯＸ４の除去工程（図２２参照）において窒化シリコン膜ＮＴ３の一部が過度に除去され、窒化シリコン膜ＮＴ３の除去工程（図５４参照）において半導体基板ＳＢの主面が後退することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１８１】
また、異なる幅を有するサイドウォールＳＷ３、ＳＷ４を形成することで、高耐圧ＭＩＳＦＥＴの耐圧を確保し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域同士の間隔を狭めることができるため、低耐圧ＭＩＳＦＥＴの集積度の向上、低消費電力化および高速動作化を実現することができる。
【０１８２】
ここで、上記の製造工程により形成したＭＩＳＦＥＴＱ２およびメモリセルＭＣを拡大した断面図を図５９に示す。つまり、図５９は図５８の一部を拡大して示す断面図である。図５９では、ＯＮＯ膜ＯＮの積層構造およびオフセットスペーサＯＳ３、ＯＳ４の積層構造を具体的に示している。また、図５９では、シリサイド層Ｓ１、Ｓ２、層間絶縁膜ＩＬ２、ＩＬ３およびコンタクトプラグＣＰの図示を省略している。図５９に示すように、ロジック回路領域ＬＮにおいて、絶縁膜ＨＫおよび金属膜ＭＦを含む積層膜の側壁には、窒化シリコン膜ＮＴ６、ＮＴ７からなるオフセットスペーサＯＳ３を介して、窒化シリコン膜ＮＴ３、ＮＴ８からなるサイドウォールＳＷ３が形成されている。
【０１８３】
すなわち、ｈｉｇｈ−ｋ膜である絶縁膜ＨＫと、メタルゲート電極を構成する金属膜ＭＦとに隣接するオフセットスペーサＯＳ３は、窒化シリコン膜ＮＴ６、ＮＴ７のみからなる。また、絶縁膜ＨＫおよび金属膜ＭＦからなる積層膜の側壁を覆うサイドウォールＳＷ３は、窒化シリコン膜ＮＴ３、ＮＴ８のみからなる。つまり、オフセットスペーサＯＳ３およびサイドウォールＳＷ３には、酸化シリコン膜が含まれていない。このため、絶縁膜ＨＫおよび金属膜ＭＦに対し、オフセットスペーサＯＳ３およびサイドウォールＳＷ３から酸素が浸入することを防ぐことができるため、酸素と絶縁膜ＨＫまたは金属膜ＭＦとが反応することに起因して、素子の特性が変動することを防ぐことができる。したがって、半導体装置の信頼性を向上させることができる。
【０１８４】
また、図５９に示すように、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、オフセットスペーサＯＳ４を構成する酸化シリコン膜ＯＸ６が接しており、窒化シリコン膜は接していない。よって、窒化シリコン膜がＯＮＯ膜に接しないことによる効果を得ることができる。すなわち、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、当該側壁を覆う酸化シリコン膜ＯＸ６のみが接しているため、メモリセルＭＣの書込み動作時に、ＯＮＯ膜ＯＮの近傍のオフセットスペーサＯＳ４内に電荷が蓄積されることに起因して、メモリセルＭＣを構成するＭＩＳＦＥＴのしきい値電圧が異常に上昇することを防ぐことができる。
【０１８５】
＜変形例２＞
以下に、本実施の形態の変形例２の半導体装置の製造工程について、図６０を用いて説明する。図６０は、本変形例の半導体装置の製造工程中の断面図である。図６０は、図２０と同様にロジック回路領域ＬＮおよびメモリセル領域ＨＭを示す断面図である。
【０１８６】
ここでは、ゲートファーストプロセスを用いてメタルゲート電極を形成する場合について説明する。また、ここでは、図１３〜図１９を用いて上述したオフセットスペーサを形成する第１の方法と、図５３および図５４を用いて説明した、外側の部分が窒化シリコン膜からなるサイドウォールを形成する方法とを組み合わせた場合について説明する。
【０１８７】
オフセットスペーサを形成した後の工程の説明に用いる図６０では、図を分かりやすくするため、実際には積層構造を有するオフセットスペーサＯＳ１（図１９参照）を１つの膜として示す。また、図６０では、ロジック回路領域ＬＰおよびＩ／Ｏ領域ＨＶ（図１参照）での製造工程の図示を省略し、ロジック回路領域ＬＮおよびメモリセル領域ＨＭのみを図示する。
【０１８８】
本変形例では、図６０に示すように、図１〜図１９を用いて説明した工程と同様の工程を行うことで、各種のゲート電極およびオフセットスペーサＯＳ１を形成した後、図２０〜図２２、図５３および図５４を用いて説明した工程と同様の工程を行うことで、サイドウォールＳＷ３、ＳＷ４を形成する。続いて、図２５〜図２８を用いて説明した工程を行うことで、図６０に示す本変形例の半導体装置が完成する。
【０１８９】
本変形例では、図２２を用いて説明した工程と同様の工程を行うことで、窒化シリコン膜ＮＴ３および酸化シリコン膜ＯＸ４を形成する際、ダミーゲート電極ＤＧ２同士の間が完全に埋め込まれることを防ぐことができる。よって、図６８の比較例を用いて説明したような絶縁膜の除去不良は生じないため、図５４を用いて説明した工程の後に行うイオン注入工程では、ロジック回路領域ＬＮにおいて所望の拡散層を形成することができる。
【０１９０】
また、ゲート電極Ｇ２の横のサイドウォールＳＷ３の幅にばらつきが生じることを防ぐことができる。また、酸化シリコン膜ＯＸ４の除去工程（図２２参照）において窒化シリコン膜ＮＴ３の一部が過度に除去され、窒化シリコン膜ＮＴ３の除去工程（図５４参照）において半導体基板ＳＢの主面が後退することを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１９１】
また、異なる幅を有するサイドウォールＳＷ３、ＳＷ４を形成することで、高耐圧ＭＩＳＦＥＴの耐圧を確保し、かつ、低耐圧ＭＩＳＦＥＴのソース・ドレイン領域同士の間隔を狭めることができるため、低耐圧ＭＩＳＦＥＴの集積度の向上、低消費電力化および高速動作化を実現することができる。
【０１９２】
ここで、上記の製造工程により形成したＭＩＳＦＥＴＱ２およびメモリセルＭＣを拡大した断面図を図６１に示す。つまり、図６１は図６０の一部を拡大して示す断面図である。図６１では、ＯＮＯ膜ＯＮの積層構造およびオフセットスペーサＯＳ１の積層構造を具体的に示している。また、図６１では、シリサイド層Ｓ１、層間絶縁膜ＩＬ２およびコンタクトプラグＣＰの図示を省略している。
【０１９３】
ここでは、窒化シリコン膜がＯＮＯ膜に接しないことによる効果を得ることができる。すなわち、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ１の側壁には、当該側壁を覆う酸化シリコン膜ＯＸ３のみが接しているため、メモリセルＭＣの書込み動作時に、ＯＮＯ膜ＯＮの近傍のオフセットスペーサＯＳ１内に電荷が蓄積されることに起因して、メモリセルＭＣを構成するＭＩＳＦＥＴのしきい値電圧が異常に上昇することを防ぐことができる。
【０１９４】
また、図５４を用いて説明した窒化シリコン膜ＮＴ３のエッチバック工程において、膜種が窒化シリコン膜ＮＴ３と異なる酸化シリコン膜ＯＸ３の一部（図６１参照）をエッチングストッパ膜として使用することができるため、精度の高いエッチングが可能である。
【０１９５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９６】
例えば、前記実施の形態１、２のロジック回路領域には、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜とメタルゲートとを形成することについて説明したが、ゲート絶縁膜はｈｉｇｈ−ｋ膜を含んでいなくてもよく、ゲート電極はポリシリコンのみにより形成されていてもよい。ただし、その場合、前記実施の形態２において図５６を用いて説明した構造において、ｈｉｇｈ−ｋ膜およびメタルゲート電極への酸素の浸入を防ぐ効果は得られない。
【０１９７】
ｈｉｇｈ−ｋ膜を含まないゲート絶縁膜と、ポリシリコンゲート電極とは、例えば、図３１〜図３３を用いて説明したダミーゲート電極の形成方法により形成することができる。その後、図１３〜図２８を用いて説明した工程を行うことで半導体装置が完成する。
【符号の説明】
【０１９８】
ＣＧ    制御ゲート電極
ＤＦ１〜ＤＦ４    拡散層
ＥＸ１〜ＥＸ４    エクステンション領域
Ｇ１〜Ｇ３    ゲート電極
ＧＦ１〜ＧＦ４    ゲート絶縁膜
ＨＭ    メモリセル領域
ＬＮ、ＬＰ    ロジック回路領域
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＮＴ１〜ＮＴ８、ＮＴＡ    窒化シリコン膜
ＯＮ    ＯＮＯ膜
ＯＸ１〜ＯＸ６、ＯＸＡ    酸化シリコン膜
ＯＳ１〜ＯＳ４    オフセットスペーサ
Ｑ２、Ｑ３    ＭＩＳＦＥＴ
ＳＢ    半導体基板
ＳＷ１〜ＳＷ４、ＳＷＡ、ＳＷＢ    サイドウォール
【図１】
0006683488.tif 000002
【図２】
0006683488.tif 000003
【図３】
0006683488.tif 000004
【図４】
0006683488.tif 000005
【図５】
0006683488.tif 000006
【図６】
0006683488.tif 000007
【図７】
0006683488.tif 000008
【図８】
0006683488.tif 000009
【図９】
0006683488.tif 000010
【図１０】
0006683488.tif 000011
【図１１】
0006683488.tif 000012
【図１２】
0006683488.tif 000013
【図１３】
0006683488.tif 000014
【図１４】
0006683488.tif 000015
【図１５】
0006683488.tif 000016
【図１６】
0006683488.tif 000017
【図１７】
0006683488.tif 000018
【図１８】
0006683488.tif 000019
【図１９】
0006683488.tif 000020
【図２０】
0006683488.tif 000021
【図２１】
0006683488.tif 000022
【図２２】
0006683488.tif 000023
【図２３】
0006683488.tif 000024
【図２４】
0006683488.tif 000025
【図２５】
0006683488.tif 000026
【図２６】
0006683488.tif 000027
【図２７】
0006683488.tif 000028
【図２８】
0006683488.tif 000029
【図２９】
0006683488.tif 000030
【図３０】
0006683488.tif 000031
【図３１】
0006683488.tif 000032
【図３２】
0006683488.tif 000033
【図３３】
0006683488.tif 000034
【図３４】
0006683488.tif 000035
【図３５】
0006683488.tif 000036
【図３６】
0006683488.tif 000037
【図３７】
0006683488.tif 000038
【図３８】
0006683488.tif 000039
【図３９】
0006683488.tif 000040
【図４０】
0006683488.tif 000041
【図４１】
0006683488.tif 000042
【図４２】
0006683488.tif 000043
【図４３】
0006683488.tif 000044
【図４４】
0006683488.tif 000045
【図４５】
0006683488.tif 000046
【図４６】
0006683488.tif 000047
【図４７】
0006683488.tif 000048
【図４８】
0006683488.tif 000049
【図４９】
0006683488.tif 000050
【図５０】
0006683488.tif 000051
【図５１】
0006683488.tif 000052
【図５２】
0006683488.tif 000053
【図５３】
0006683488.tif 000054
【図５４】
0006683488.tif 000055
【図５５】
0006683488.tif 000056
【図５６】
0006683488.tif 000057
【図５７】
0006683488.tif 000058
【図５８】
0006683488.tif 000059
【図５９】
0006683488.tif 000060
【図６０】
0006683488.tif 000061
【図６１】
0006683488.tif 000062
【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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