(57)【特許請求の範囲】
【請求項１】
第１の領域および第２の領域を有する半導体基板と、
前記第１の領域に形成され、第１素子分離部に囲まれ、前記第１素子分離部の上面から突出する前記半導体基板の一部分からなる複数の第１突出部と、
前記第２の領域に形成され、第２素子分離部に囲まれ、前記第２素子分離部の上面から突出する前記半導体基板の一部分からなる複数の第２突出部と、
前記第１突出部に、前記第１突出部が延在する方向に互いに隣接して形成された第１トランジスタおよび第２トランジスタと、
前記第２突出部に形成された第３トランジスタと、
を備え、
前記第１トランジスタは、
前記第１突出部の上面に形成された第１厚さの第１絶縁膜と、
前記第１突出部の側壁に形成された前記第１厚さよりも薄い第２厚さの第２絶縁膜と、
前記第１突出部の上面および側壁に前記第１絶縁膜および前記第２絶縁膜をそれぞれ介して形成された第１ゲート電極と、
を有し、
前記第２トランジスタは、
前記第１突出部の上面に形成された、電荷蓄積膜を含む第３厚さの第３絶縁膜と、
前記第１突出部の側壁に形成された、前記電荷蓄積膜を含む前記第３厚さよりも薄い第４厚さの第４絶縁膜と、
前記第１突出部の上面および側壁に前記第３絶縁膜および前記第４絶縁膜をそれぞれ介して形成された第２ゲート電極と、
を有し、
前記第３トランジスタは、
前記第２突出部の上面および側壁に形成された第５厚さの第５絶縁膜と、
前記第２突出部の上面および側壁に前記第５絶縁膜を介して形成された第３ゲート電極と、
を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１絶縁膜は、第１酸化シリコン膜および第１窒化シリコン膜を前記第１突出部の上面に順次積層した第１積層膜からなり、
前記第３絶縁膜は、第２酸化シリコン膜および第２窒化シリコン膜を前記第１突出部の上面に順次積層した第２積層膜と、第３酸化シリコン膜、前記電荷蓄積膜および第４酸化シリコン膜を前記第２積層膜上に順次積層した第３積層膜と、を重ねた膜からなる、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２絶縁膜は、第５酸化シリコン膜からなり、
前記第４絶縁膜は、前記第３積層膜からなる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１絶縁膜は、第６酸化シリコン膜および第３窒化シリコン膜を前記第１突出部の上面に順次積層した第４積層膜からなり、
前記第３絶縁膜は、第７酸化シリコン膜、前記電荷蓄積膜および第８酸化シリコン膜を前記第１突出部の上面に順次積層した第５積層膜からなる、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２絶縁膜は、第９酸化シリコン膜からなり、
前記第４絶縁膜は、第１０酸化シリコン膜、前記電荷蓄積膜および前記第８酸化シリコン膜を前記第１突出部の側壁に順次積層した第６積層膜からなり、
前記第１０酸化シリコン膜の厚さが、前記第７酸化シリコン膜の厚さよりも薄い、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１絶縁膜は、第１１酸化シリコン膜からなり、
前記第３絶縁膜は、第１２酸化シリコン膜、前記電荷蓄積膜および第１３酸化シリコン膜を前記第１突出部の上面に順次積層した第７積層膜からなる、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２絶縁膜は、第１４酸化シリコン膜からなり、
前記第４絶縁膜は、第１５酸化シリコン膜、前記電荷蓄積膜および前記第１３酸化シリコン膜を前記第１突出部の側壁に順次積層した第８積層膜からなり、
前記第１５酸化シリコン膜の厚さが、前記第１２酸化シリコン膜の厚さよりも薄い、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２絶縁膜は、前記第１トランジスタの第１ゲート絶縁膜として機能し、
前記第４絶縁膜は、前記第２トランジスタの第２ゲート絶縁膜として機能し、
前記第５絶縁膜は、前記第３トランジスタの第３ゲート絶縁膜として機能する、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第４絶縁膜を介して、前記第１ゲート電極と前記第２ゲート電極とが配置されている、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１トランジスタおよび前記第２トランジスタは、不揮発性メモリセルを構成する、半導体装置。
【請求項１１】
半導体基板の主面の第１の領域の第１トランジスタ領域に形成された第１トランジスタと、前記第１トランジスタ領域に隣接する前記第１の領域の第２トランジスタ領域に形成された第２トランジスタとを備える不揮発性メモリセル、および前記半導体基板の主面の第２の領域に形成された第３トランジスタを有する半導体装置の製造方法であって、
（ａ）前記第１の領域の前記半導体基板の主面上に、第１酸化膜、第１窒化膜、第２酸化膜および第２窒化膜を順次形成し、前記第２の領域の前記半導体基板の主面上に、前記第１酸化膜、前記第１窒化膜および前記第２窒化膜を順次形成する工程、
（ｂ）前記第１の領域の前記第１酸化膜、前記第１窒化膜、前記第２酸化膜および前記第２窒化膜を加工し、さらに、前記半導体基板の上面の一部を加工して、前記第１の領域に前記半導体基板の一部分からなる複数の第１突出部を形成し、前記第２の領域の前記第１酸化膜、前記第１窒化膜および前記第２窒化膜を加工し、さらに、前記半導体基板の上面の一部を加工して、前記第２の領域に前記半導体基板の一部分からなる複数の第２突出部を形成する工程、
（ｃ）互いに隣り合う前記第１突出部の間および互いに隣り合う前記第２突出部の間を第１絶縁膜で埋め込む工程、
（ｄ）前記第１の領域の前記第２酸化膜および前記第２窒化膜を除去して、前記第１酸化膜および前記第１窒化膜を残し、前記第２の領域の前記第１酸化膜、前記第１窒化膜および前記第２窒化膜を除去する工程、
（ｅ）前記第１絶縁膜の上面を後退させて、前記第１突出部の上部の側壁および前記第２突出部の上部の側壁を露出させる工程、
（ｆ）前記半導体基板に対して、熱酸化処理を行い、前記第１突出部の露出した側壁に第３酸化膜を形成し、前記第２突出部の露出した上面および側壁に第４酸化膜を形成する工程、
（ｇ）前記半導体基板の主面上に第１導電体膜を堆積する工程、
（ｈ）前記第１導電体膜を加工して、前記第１トランジスタ領域の前記第１突出部を跨ぐ、前記第１導電体膜からなる前記第１トランジスタの第１ゲート電極を形成し、前記第２トランジスタ領域の前記第１導電体膜および前記第３酸化膜を除去する工程、
（ｉ）前記半導体基板の主面上に電荷蓄積膜を含む第２絶縁膜を形成する工程、
（ｊ）前記第２絶縁膜上に第２導電体膜を堆積する工程、
（ｋ）前記第２導電体膜を加工して、前記第２トランジスタ領域の前記第１突出部を跨ぐ、前記第２導電体膜からなる前記第２トランジスタの第２ゲート電極を形成し、前記第１トランジスタ領域および前記第２の領域の前記第２導電体膜および前記第２絶縁膜を除去する工程、
（ｌ）前記第１導電体膜を加工して、前記第２の領域の前記第２突出部を跨ぐ、前記第１導電体膜からなる前記第３トランジスタの第３ゲート電極を形成する工程、
を含み、
前記第１トランジスタ領域の前記第１突出部の側壁と前記第１ゲート電極との間に前記第３酸化膜が形成され、
前記第２トランジスタ領域の前記第１突出部の側壁と前記第２ゲート電極との間に前記第２絶縁膜が形成され、
前記第２の領域の前記第２突出部の上面および側壁と前記第３ゲート電極との間に前記第４酸化膜が形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記半導体基板に対して熱酸化処理を行い、前記第２トランジスタ領域の前記第１突出部の側壁および前記第１窒化膜の表面に第５酸化膜を形成する工程、
（ｉ２）前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
（ｉ３）前記電荷蓄積膜上に第６酸化膜を形成し、前記第５酸化膜、前記電荷蓄積膜および前記第６酸化膜からなる前記第２絶縁膜を形成する工程、
をさらに含み、
前記第１トランジスタ領域の前記第１突出部の上面と前記第１ゲート電極との間に、前記第１酸化膜および前記第１窒化膜が形成され、
前記第２トランジスタ領域の前記第１突出部の上面と前記第２ゲート電極との間に、前記第１酸化膜、前記第１窒化膜および前記第２絶縁膜が形成される、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ４）前記半導体基板に対して熱酸化処理を行い、前記第２トランジスタ領域の前記第１突出部の側壁に第７酸化膜を形成し、前記第１窒化膜を全て酸化して第８酸化膜を形成する工程、
（ｉ５）前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
（ｉ６）前記電荷蓄積膜上に第９酸化膜を形成し、前記第７酸化膜、前記電荷蓄積膜および前記第９酸化膜からなる前記第２絶縁膜を形成する工程、
をさらに含み、
前記第１トランジスタ領域の前記第１突出部の上面と前記第１ゲート電極との間に、前記第１酸化膜および前記第１窒化膜が形成され、
前記第２トランジスタ領域の前記第１突出部の上面と前記第２ゲート電極との間に、前記第１酸化膜、前記第８酸化膜、前記電荷蓄積膜および前記第９酸化膜が形成される、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記半導体基板に対して熱酸化処理を行い、前記第１突出部の露出した側壁に前記第３酸化膜を形成し、前記第２突出部の露出した上面および側壁に前記第４酸化膜を形成し、さらに、前記第１窒化膜を全て酸化して第１０酸化膜を形成する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ７）前記半導体基板に対して熱酸化処理を行い、前記第２トランジスタ領域の前記第１突出部の側壁に第１１酸化膜を形成する工程、
（ｉ８）前記半導体基板の上面上に前記電荷蓄積膜を形成する工程、
（ｉ９）前記電荷蓄積膜上に第１２酸化膜を形成し、前記第１１酸化膜、前記電荷蓄積膜および前記第１２酸化膜からなる前記第２絶縁膜を形成する工程、
をさらに含み、
前記第１トランジスタ領域の前記第１突出部の上面と前記第１ゲート電極との間に、前記第１酸化膜および前記第１０酸化膜が形成され、
前記第２トランジスタ領域の前記第１突出部の上面と前記第２ゲート電極との間に、前記第１酸化膜、前記第１０酸化膜、前記電荷蓄積膜および前記第１２酸化膜が形成される、半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、
前記第１トランジスタ領域の前記第１突出部の側壁と前記第１ゲート電極との間に形成された前記第３酸化膜は、前記第１トランジスタのゲート絶縁膜として機能し、
前記第２トランジスタ領域の前記第１突出部の側壁と前記第２ゲート電極との間に形成された前記第２絶縁膜は、前記第２トランジスタのゲート絶縁膜として機能し、
前記第２の領域の前記第２突出部の上面および側壁と前記第３ゲート電極との間に形成された前記第４酸化膜は、前記第３トランジスタのゲート絶縁膜として機能する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、例えばフィン（Ｆｉｎ）状の半導体部により構成されるフィン型トランジスタを有する半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
スプリットゲート構造の不揮発性半導体記憶装置において、メモリゲートが凸型基板上に形成され、その側面をチャネルとして用いるメモリセルが特開２００６−４１３５４号公報（特許文献１）に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フィン型トランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、フィン状の半導体部を形成し、このフィン状の半導体部を跨ぐようにゲート電極を形成することにより、スケーリングされたレイアウトでも、実効的なチャネル幅を大きくすることができて、高い電流駆動力を得ることができる。しかし、電荷蓄積膜にＯＮＯ（Oxide Nitride Oxide）膜を用いた場合、フィン状の半導体部の先端部分における電界集中が懸念され、この電界集中により、ＯＮＯ膜の信頼性が劣化する恐れがある。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、メモリセル領域に形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域に形成されるトランジスタをトリプルゲート構造とするものである。すなわち、制御用トランジスタでは、制御ゲート電極とフィンの側壁との間にゲート絶縁膜を形成し、制御ゲート電極とフィンの上面との間に、ゲート絶縁膜よりも厚い、酸化膜および窒化膜からなる積層膜を形成する。同様に、メモリ用トランジスタでは、メモリゲート電極とフィンの側壁との間にＯＮＯ膜からなるゲート絶縁膜を形成し、メモリゲート電極とフィンの上面との間に、ＯＮＯ膜よりも厚い、上記積層膜とＯＮＯ膜との重ね膜を形成する。
【０００７】
一実施の形態による半導体装置の製造方法は、まず、メモリセル領域および周辺回路領域にそれぞれ複数のフィンを形成する。この際、メモリセル領域のフィンの上面のみに酸化膜および窒化膜を順次積層した積層膜を形成する。その後、メモリセル領域の制御用トランジスタ領域において、フィンの側壁に酸化膜を形成した後、フィンを跨ぐように制御用トランジスタの制御ゲート電極を形成する。さらに、制御用トランジスタ領域に隣接するメモリセル領域のメモリ用トランジスタ領域において、フィンの上面の上記積層膜および側壁を覆うＯＮＯ膜を形成した後、フィンを跨ぐようにメモリ用トランジスタのメモリゲート電極を形成する。一方、周辺回路領域において、フィンの上面および側壁に酸化膜を形成した後、フィンを跨ぐようにトランジスタのゲート電極を形成する。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態による半導体装置の要部断面図である。
【図２】図１のＡ線、Ｂ線およびＣ線における断面図である。
【図３】図１のＤ線における平面図である。
【図４】実施の形態による半導体装置の製造工程を説明する断面図である。
【図５】図４のＡ線、Ｂ線およびＣ線における断面図並びに図４のＤ線における平面図である。
【図６】図４に続く、半導体装置の製造工程を説明する断面図である。
【図７】図６のＡ線、Ｂ線およびＣ線における断面図並びに図６のＤ線における平面図である。
【図８】図６に続く、半導体装置の製造工程を説明する断面図である。
【図９】図８のＡ線、Ｂ線およびＣ線における断面図並びに図８のＤ線における平面図である。
【図１０】図８に続く、半導体装置の製造工程を説明する断面図である。
【図１１】図１０のＡ線、Ｂ線およびＣ線における断面図並びに図１０のＤ線における平面図である。
【図１２】図１０に続く、半導体装置の製造工程を説明する断面図である。
【図１３】図１２のＡ線、Ｂ線およびＣ線における断面図並びに図１２のＤ線における平面図である。
【図１４】図１２に続く、半導体装置の製造工程を説明する断面図である。
【図１５】図１４のＡ線、Ｂ線およびＣ線における断面図並びに図１４のＤ線における平面図である。
【図１６】図１４に続く、半導体装置の製造工程を説明する断面図である。
【図１７】図１６のＡ線、Ｂ線およびＣ線における断面図並びに図１６のＤ線における平面図である。
【図１８】図１６に続く、半導体装置の製造工程を説明する断面図である。
【図１９】図１８のＡ線、Ｂ線およびＣ線における断面図並びに図１８のＤ線における平面図である。
【図２０】図１８に続く、半導体装置の製造工程を説明する断面図である。
【図２１】図２０のＡ線、Ｂ線およびＣ線における断面図並びに図２０のＤ線における平面図である。
【図２２】図２０に続く、半導体装置の製造工程を説明する断面図である。
【図２３】図２２のＡ線、Ｂ線およびＣ線における断面図並びに図２２のＤ線における平面図である。
【図２４】図２２に続く、半導体装置の製造工程を説明する断面図である。
【図２５】図２４のＡ線、Ｂ線およびＣ線における断面図並びに図２４のＤ線における平面図である。
【図２６】図２４に続く、半導体装置の製造工程を説明する断面図である。
【図２７】図２６のＡ線、Ｂ線およびＣ線における断面図並びに図２６のＤ線における平面図である。
【図２８】図２６に続く、半導体装置の製造工程を説明する断面図である。
【図２９】図２８のＡ線、Ｂ線およびＣ線における断面図並びに図２８のＤ線における平面図である。
【図３０】図２８に続く、半導体装置の製造工程を説明する断面図である。
【図３１】図３０のＡ線、Ｂ線およびＣ線における断面図並びに図３０のＤ線における平面図である。
【図３２】図３０に続く、半導体装置の製造工程を説明する断面図である。
【図３３】図３２のＡ線、Ｂ線およびＣ線における断面図並びに図３２のＤ線における平面図である。
【図３４】（ａ）比較例によるフィンの形状を示す断面図、（ｂ）実施の形態によるフィンの形状を示す断面図である。
【図３５】実施の形態の第１変形例によるメモリセル領域に形成されたフィンの形状を示す断面図である。
【図３６】実施の形態の第２変形例によるメモリセル領域に形成されたフィンの形状を示す断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
以下、本実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態）
《半導体装置の構造》
本実施の形態による半導体装置の構造を図１〜図３を用いて説明する。図１は、本実施の形態による半導体装置の要部断面図である。図２は、図１のＡ線、Ｂ線およびＣ線における断面図である。図３は、図１のＤ線における平面図である。
【００１７】
本実施の形態による半導体装置は、同一半導体チップ上に、２つのＦＩＮＦＥＴ（制御用トランジスタおよびメモリ用トランジスタ）からなるスプリットゲート型のメモリセル（不揮発性メモリセル）ＭＣと、例えば低耐圧のｎチャネル型のＦＩＮＦＥＴであるトランジスタＱ１と、を搭載したものである。図１〜図３に示すように、メモリセルＭＣはメモリセル領域１Ａに配置され、低耐圧のトランジスタＱ１は周辺回路領域１Ｂに配置されている。メモリセル領域１Ａおよび周辺回路領域１Ｂは、半導体基板ＳＢの主面に沿う方向に並ぶ領域である。
【００１８】
図１〜図３のメモリセル領域１Ａに示すように、メモリセルＭＣは、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＡの上部に形成されている。また、図１および図２の周辺回路領域１Ｂに示すように、低耐圧のトランジスタＱ１は、半導体基板ＳＢの一部であって、半導体基板ＳＢの上部に形成された板状のフィンＦＢの上部に形成されている。フィンＦＡ，ＦＢのそれぞれは、半導体基板ＳＢの主面に沿うｘ方向に沿って延在する半導体層のパターンであって、ｘ方向に対して直交し、半導体基板ＳＢの主面に沿うｙ方向におけるフィンＦＡ，ＦＢのそれぞれの幅は、ｘ方向のＦＡ，ＦＢのそれぞれの幅に比べて著しく小さい。半導体基板ＳＢは、例えば単結晶シリコンからなる。
【００１９】
フィンＦＡのそれぞれは、ｙ方向に複数並んで配置されている。フィンＦＢについても同様である。また、図示はしていないが、メモリセル領域１Ａでは、ｘ方向においても複数のフィンＦＡが並んで配置されていてもよいし、長さ、幅および高さを有する突出部であれば、その形状は問わない。例えば平面視において蛇行するパターンも含まれる。また、フィンＦＡの並び方も問わない。周辺回路領域１Ｂにおける複数のフィンＦＢ、トランジスタＱ１の配置も同様である。
【００２０】
複数のフィンＦＡ同士の間には、半導体基板ＳＢの上面に形成された溝ＤＡが形成されている。複数のフィンＦＢ同士の間には、半導体基板ＳＢの上面に形成された溝ＤＢが形成されている。
【００２１】
フィンＦＡの側壁は、溝ＤＡの側壁を構成している。また、フィンＦＢの側壁は、溝ＤＢの側壁を構成している。
【００２２】
図１および図２に示すように、素子分離領域は、溝ＤＡ，ＤＢを有するＳＴＩ（Shallow Trench Isolation）であり、溝ＤＡ，ＤＢの内部は絶縁膜ＥＩによって埋め込まれている。ただし、絶縁膜ＥＩは溝ＤＡ，ＤＢを完全に埋め込んではおらず、絶縁膜ＥＩの上面より上には、フィンＦＡ，ＦＢのそれぞれの一部が突出している。絶縁膜ＥＩは、例えば酸化シリコン膜からなる。
【００２３】
すなわち、フィンＦＡ，ＦＢとは、半導体基板ＳＢの上面において半導体基板ＳＢの上方へ突出する半導体パターンであり、例えば図１のｘ方向に延在する突出部である。フィンＦＡ，ＦＢのそれぞれの上面には、ｐ型不純物（例えばホウ素（Ｂ））が導入されたＰ型ウェルＰＷ１，ＰＷ２が、後述するソース・ドレイン領域に比べて深く形成されている。
【００２４】
図２および図３に示すように、ｙ方向に並ぶ複数のフィンＦＡの直上には、それらのフィンＦＡを跨ぐように、ｙ方向に延在する制御用トランジスタ（第１トランジスタ）の制御ゲート電極ＣＧおよびｙ方向に延在するメモリ用トランジスタ（第２トランジスタ）のメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えば多結晶シリコン膜からなる。制御ゲート電極ＣＧ上は絶縁膜ＳＮ３により覆われている。絶縁膜ＳＮ３は、例えば窒化シリコン膜からなる。
【００２５】
図２および図３に示すように、制御ゲート電極ＣＧは、フィンＦＡの上面との間に、酸化膜ＰＡＤおよび絶縁膜ＳＮ１を順次積層した２層構造の積層膜（絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜と記す場合もある。）を介し、フィンＦＡの側壁との間に酸化膜ＳＯ２からなるゲート絶縁膜ＧＡを介して形成されている。すなわち、フィンＦＡの上面には、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成され、絶縁膜ＥＩの上面より上のフィンＦＡの側壁には、酸化膜ＳＯ２からなるゲート絶縁膜ＧＡが形成されている。
【００２６】
フィンＦＡの上面に形成された酸化膜ＰＡＤは、例えば酸化シリコン膜からなり、絶縁膜ＳＮ１は、例えば窒化シリコン膜からなり、絶縁膜ＳＮ１の厚さは、例えば５ｎｍ〜１５ｎｍ程度である。一方、フィンＦＡの側壁に形成された酸化膜ＳＯ２は、例えば酸化シリコン膜からなり、その厚さは、例えば５ｎｍ〜１０ｎｍ程度である。
【００２７】
絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜の厚さは、酸化膜ＳＯ２の厚さよりも大きいことから、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜は制御用トランジスタのゲート絶縁膜ＧＡとしては機能しない。従って、制御ゲート電極ＣＧは、フィンＦＡの両側の側壁に形成された酸化膜ＳＯ２をゲート絶縁膜ＧＡとする、ダブルゲート構造となる。
【００２８】
さらに、制御ゲート電極ＣＧとフィンＦＡの上面との間には、酸化膜ＳＯ２の厚さよりも大きい厚さの絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成されていることから、フィンＦＡの先端部分における電界集中を緩和することができる。
【００２９】
図１および図３に示すように、ｘ方向における制御ゲート電極ＣＧの一方の側面はオフセットスペーサＯＳおよびサイドウォールＳＷにより覆われ、他方の側面には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。
【００３０】
オフセットスペーサＯＳは、例えば酸化シリコン膜からなり、サイドウォールＳＷは、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次積層した３層構造の積層膜からなる。ＯＮＯ膜ＯＮは、半導体基板ＳＢ側および制御ゲート電極ＣＧ側から順に酸化シリコン膜（ボトム酸化膜）Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜（トップ酸化膜）Ｘ２を順次積層した積層膜である。窒化シリコン膜Ｎ１はトラップ性絶縁膜（電荷蓄積膜、電荷保持膜）であり、メモリセルＭＣの動作により窒化シリコン膜Ｎ１の電荷蓄積状態を変化させることでメモリセルＭＣのしきい値電圧を変化させることができる。
【００３１】
図２および図３に示すように、メモリゲート電極ＭＧは、フィンＦＡの上面との間に、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜およびＯＮＯ膜ＯＮを介し、フィンＦＡの側壁との間にＯＮＯ膜ＯＮからなるゲート絶縁膜ＧＢを介して形成されている。すなわち、フィンＦＡの上面には、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜が形成され、絶縁膜ＥＩの上面より上のフィンＦＡの側壁には、ＯＮＯ膜ＯＮからなるゲート絶縁膜ＧＢが形成されている。
【００３２】
また、ＯＮＯ膜ＯＮは、フィンＦＡの上面と、制御ゲート電極ＣＧの側面とに沿って連続的に形成されたＬ字型の断面を有する。メモリゲート電極ＭＧは、ＯＮＯ膜ＯＮにより制御ゲート電極ＣＧおよびフィンＦＡから絶縁されている。
【００３３】
絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜の厚さは、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜の厚さよりも大きいことから、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜はメモリ用トランジスタのゲート絶縁膜ＧＢとしては機能しない。従って、メモリゲート電極ＭＧは、フィンＦＡの両側の側壁に形成されたＯＮＯ膜ＯＮをゲート絶縁膜ＧＢとする、ダブルゲート構造となる。
【００３４】
さらに、メモリゲート電極ＭＧとフィンＦＡの上面との間には、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜が形成されていることから、フィンＦＡの先端部分における電界集中を緩和することができる。
【００３５】
図１および図３に示すように、ｘ方向におけるメモリゲート電極ＭＧの側面であって、ＯＮＯ膜ＯＮと接していない方の側面は、オフセットスペーサＯＳおよびサイドウォールＳＷにより覆われている。
【００３６】
なお、制御ゲート電極ＣＧの上面に、絶縁膜ＳＮ３を除去して、シリサイド層を形成してもよい。また、メモリゲート電極ＭＧの上面に、シリサイド層を形成してもよい。シリサイド層は、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ）からなる。シリサイド層を設けることにより、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面のそれぞれに対し接続されるコンタクトプラグ（図示しない）と、制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの接続抵抗を低減することができる。
【００３７】
図１に示すように、メモリセル領域１ＡのフィンＦＡの直上には、ＯＮＯ膜ＯＮを介して互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むパターンがｘ方向に並んで一対形成されている。一対のパターンは互いに離間しており、一対のパターンを構成する２つの制御ゲート電極ＣＧ同士の対向する面には、メモリゲート電極ＭＧが隣接している。
【００３８】
ｘ方向における当該パターンの横の両側のフィンＦＡの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。エクステンション領域ＥＸは、拡散層ＤＦよりもｎ型不純物の濃度が低い領域である。ここでは、拡散層ＤＦはエクステンション領域ＥＸよりも深く形成されている。また、エクステンション領域ＥＸは、隣接する拡散層ＤＦよりも、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面に近い位置に配置されている。このように、ソース・ドレイン領域は、不純物濃度が低いエクステンション領域ＥＸと、不純物濃度が高い拡散層ＤＦとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００３９】
制御ゲート電極ＣＧと、制御ゲート電極ＣＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造の制御用トランジスタを構成している。また、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの両側のフィンＦＡの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造のメモリ用トランジスタを構成している。１つのメモリセルＭＣは、互いにソース・ドレイン領域を共有する制御用トランジスタとメモリ用トランジスタとにより構成されている。すなわち、メモリセルＭＣは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧの近傍のドレイン領域およびメモリゲート電極ＭＧの近傍のソース領域を有している。
【００４０】
１つのフィンＦＡ上には、２つのメモリセルＭＣが形成されている。２つのメモリセルＭＣは、互いのソース領域を共有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下のフィンＦＡの上面は、メモリセルＭＣの動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。メモリセルＭＣは、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリセルである。
【００４１】
また、図１および図２に示すように、周辺回路領域１Ｂにおいて、ｙ方向に並ぶ複数のフィンＦＢの直上には、それらのフィンＦＢを跨ぐように、ｙ方向に延在するゲート電極ＥＧが形成されている。ゲート電極ＥＧは、フィンＦＢの上面および側壁との間に、酸化膜ＳＯ２からなるゲート絶縁膜ＧＩを介して形成されている。すなわち、酸化膜ＳＯ２からなるゲート絶縁膜ＧＩは、絶縁膜ＥＩから露出するフィンＦＢの上面および側壁を覆っている。従って、ゲート電極ＥＧは、フィンＦＢの上面および両側の側壁に形成された酸化膜ＳＯ２をゲート絶縁膜ＧＩとする、トリプルゲート構造となる。
【００４２】
酸化膜ＳＯ２は、例えば酸化シリコン膜からなり、ゲート電極ＥＧは、例えば多結晶シリコン膜からなる。
【００４３】
図１および図２に示すように、ゲート電極ＥＧ上は絶縁膜ＳＮ３により覆われており、ｘ方向におけるゲート電極ＥＧの両側の側面のそれぞれは、オフセットスペーサＯＳおよびサイドウォールＳＷにより覆われている。
【００４４】
なお、ゲート電極ＥＧの上面に、絶縁膜ＳＮ３を除去して、シリサイド層を形成してもよい。シリサイド層を設けることにより、ゲート電極ＥＧの上面に対し接続されるコンタクトプラグ（図示しない）と、ゲート電極ＥＧとの接続抵抗を低減することができる。
【００４５】
周辺回路領域１ＢのフィンＦＢの直上には、ゲート電極ＥＧがｘ方向に並んで一対形成されている。一対のゲート電極ＥＧは互いに離間している。
【００４６】
ｘ方向におけるゲート電極ＥＧの横の両側のフィンＦＢの上面には、一対のソース・ドレイン領域が形成されている。ソース・ドレイン領域のそれぞれは、メモリセル領域１Ａのソース・ドレイン領域と同様に、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））が導入された２つのｎ型半導体領域、つまりエクステンション領域ＥＸおよび拡散層ＤＦにより構成されている。なお、メモリセル領域１Ａのソース・ドレイン領域は、周辺回路領域１Ｂのソース・ドレイン領域よりも、不純物濃度が大きい。
【００４７】
ゲート電極ＥＧと、ゲート電極ＥＧの両側のフィンＦＢの上面に形成された一対のソース・ドレイン領域とは、ＭＩＳＦＥＴ構造を有する低耐圧のトランジスタ（第３トランジスタ）Ｑ１を構成している。
【００４８】
１つのフィンＦＢ上には、２つのトランジスタＱ１が形成されている。ゲート電極ＥＧの直下のフィンＦＢの上面は、トランジスタＱ１の動作時にチャネルが形成されるチャネル領域を含んでいる。当該チャネルは、フィン型チャネルである。２つのトランジスタＱ１は、互いが有する一対のソース・ドレイン領域のうちの一方を共有している。
【００４９】
本実施の形態では、フィンＦＡ，ＦＢの一部をチャネル領域として有し、フィンＦＡの上部に形成された制御用トランジスタおよびメモリ用トランジスタ並びにフィンＦＢの上部に形成されたトランジスタＱ１を、ＦＩＮＦＥＴと呼ぶ。メモリセルＭＣを構成する制御用トランジスタおよびメモリ用トランジスタは、周辺回路を構成する低耐圧のトランジスタＱ１に比べ、高い電圧で駆動するトランジスタであるため、トランジスタＱ１に比べて高い耐圧性能が求められる。
【００５０】
また、図１に示すように、メモリセル領域１Ａと周辺回路領域１Ｂとの境界である境界領域１Ｃは、素子分離領域であり、絶縁膜ＥＩ上にダミートランジスタＱ２が形成されている。ダミートランジスタＱ２は、ダミーゲート電極ＤＧと、ダミーゲート電極ＤＧ上を覆う絶縁膜ＳＮ３とを有する。さらに、ダミーゲート電極ＤＧの両側の側面のそれぞれは、オフセットスペーサＯＳおよびサイドウォールＳＷにより覆われている。
【００５１】
境界領域１Ｃにダミーゲート電極ＤＧを形成することにより、メモリセル領域１Ａおよび周辺回路領域１Ｂを覆う層間絶縁膜の平坦性を向上することができる。
【００５２】
図示はしていないが、メモリセル領域１ＡのメモリセルＭＣ、周辺回路領域１ＢのトランジスタＱ１および境界領域１ＣのダミートランジスタＱ２は、層間絶縁膜により覆われている。層間絶縁膜は、例えば酸化シリコン膜からなる。なお、層間絶縁膜と、メモリセルＭＣ、トランジスタＱ１およびダミートランジスタＱ２との間には、薄い絶縁膜が形成されており、当該絶縁膜は、例えば窒化シリコン膜からなる。層間絶縁膜の上面は、略同一の平面において平坦化されている。
【００５３】
また、層間絶縁膜を貫通する複数のコンタクトプラグが形成されており、コンタクトプラグは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＥＧおよび各ソース・ドレイン領域などに電気的に接続されている。また、コンタクトプラグ上には配線が形成されている。
【００５４】
本実施の形態による半導体装置の主な特徴は、前述したように、メモリセル領域１Ａに形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域１Ｂに形成されるトランジスタＱ１をトリプルゲート構造とすることである。
【００５５】
すなわち、制御用トランジスタでは、制御ゲート電極ＣＧとフィンＦＡの側壁との間に酸化膜ＳＯ２からなるゲート絶縁膜ＧＡを形成し、制御ゲート電極ＣＧとフィンＦＡの上面との間に、酸化膜ＳＯ２よりも厚い絶縁膜（絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜）を形成する。これにより、フィンＦＡの先端部分における電界集中を緩和することができる。同様に、メモリ用トランジスタでは、メモリゲート電極ＭＧとフィンＦＡの側壁との間にＯＮＯ膜ＯＮからなるゲート絶縁膜ＧＢを形成し、メモリゲート電極ＭＧとフィンＦＡの上面との間に、ＯＮＯ膜ＯＮよりも厚い絶縁膜（絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜）を形成する。これにより、フィンＦＡの先端部分における電界集中を緩和することができて、ＯＮＯ膜ＯＮの信頼性劣化を防止することができる。
【００５６】
一方、トランジスタＱ１では、ゲート電極ＥＧとフィンＦＢの上面および側壁との間に酸化膜ＳＯ２からなるゲート絶縁膜ＧＩが形成されていることから、トランジスタＱ１の駆動特性の劣化はない。
【００５７】
《半導体装置の製造方法》
本実施の形態による半導体装置の製造方法を図４〜図３３を用いて工程順に説明する。図４〜図３３は、本実施の形態による半導体装置の製造工程を説明する断面図および平面図である。図中、１Ａはメモリセル領域、１Ｂは周辺回路領域、１Ｃはメモリセル領域と周辺回路領域との間の境界領域である。周辺回路領域には、ＦＩＮＦＥＴ、容量素子および抵抗素子などの種々の半導体素子が形成されるが、ここでは、ｎチャネル型のＦＩＮＦＥＴのみを記載する。
【００５８】
まず、図４および図５に示すように、半導体基板ＳＢを用意し、半導体基板ＳＢの上面上に、例えば熱酸化法を用いて酸化膜ＰＡＤを形成する。酸化膜ＰＡＤは、例えば酸化シリコン膜である。続いて、酸化膜ＰＡＤ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜ＳＮ１を形成する。絶縁膜ＳＮ１は、例えば窒化シリコン膜からなり、その膜厚は、例えば５ｎｍ〜１５ｎｍ程度である。続いて、絶縁膜ＳＮ１上に、例えばＣＶＤ法を用いて酸化膜ＳＯ１を形成する。酸化膜ＳＯ１は、例えば酸化シリコン膜からなり、その膜厚は、例えば５ｎｍ〜１０ｎｍ程度である。
【００５９】
次に、図６および図７に示すように、周辺回路領域１Ｂを開口するレジストパターンＲＰ１を形成する。続いて、レジストパターンＲＰ１をマスクとしたドライエッチングにより、周辺回路領域１Ｂの酸化膜ＳＯ１を除去する。
【００６０】
次に、図８および図９に示すように、レジストパターンＲＰ１を除去した後、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて絶縁膜ＳＮ２を形成する。絶縁膜ＳＮ２は、例えば窒化シリコン膜からなり、その膜厚は、例えば７５ｎｍ〜８５ｎｍ程度である。
【００６１】
この段階で、メモリセル領域１Ａには、酸化膜ＰＡＤ上に、絶縁膜ＳＮ１、酸化膜ＳＯ１および絶縁膜ＳＮ２を順次積層した３層構造の積層膜（絶縁膜ＳＮ２／酸化膜ＳＯ１／絶縁膜ＳＮ１の積層膜と記す場合がある。）が存在し、周辺回路領域１Ｂには、酸化膜ＰＡＤ上に、絶縁膜ＳＮ１および絶縁膜ＳＮ２を順次積層した２層構造の積層膜（絶縁膜ＳＮ２／絶縁膜ＳＮ１の積層膜と記す場合がある。）が存在する。ここで、周辺回路領域１Ｂに形成された絶縁膜ＳＮ２／絶縁膜ＳＮ１の積層膜の厚さが、半導体基板ＳＢにＳＴＩの溝部を形成する際に必要となる絶縁膜の厚さと同じとなるように、絶縁膜ＳＮ１，ＳＮ２のそれぞれの膜厚は調整される。
【００６２】
次に、絶縁膜ＳＮ２上に、下層材ＬＭを形成した後、下層材ＬＭ上に、ＳＴＩの溝部を形成する領域を開口するレジストパターンＲＰ２を形成する。なお、メモリセル領域１Ａと周辺回路領域１Ｂとの間の境界領域１Ｃでは、酸化膜ＳＯ１の終端部が、レジストパターンＲＰ２の開口領域に位置している。これは、後に絶縁膜ＳＮ１，ＳＮ２を除去する工程において懸念される発塵を防止するためである。
【００６３】
次に、図１０および図１１に示すように、レジストパターンＲＰ２をマスクとしたドライエッチングにより下層材ＬＭを加工する。続いて、レジストパターンＲＰ２を除去した後、パターニングされた下層材ＬＭをマスクとしたドライエッチングにより、絶縁膜ＳＮ２、酸化膜ＳＯ１、絶縁膜ＳＮ１および酸化膜ＰＡＤを加工し、さらに、半導体基板ＳＢの上面の一部を加工する。その後、下層材ＬＭを除去する。
【００６４】
これにより、メモリセル領域１Ａでは、半導体基板ＳＢの上面を含む一部からなり、半導体基板ＳＢの上面において上方に突出するフィンＦＡと、フィンＦＡの周囲の溝ＤＡとを形成する。同様に、周辺回路領域１Ｂでは、半導体基板ＳＢの上面を含む一部からなり、半導体基板ＳＢの上面において上方に突出するフィンＦＢと、フィンＦＢの周囲の溝ＤＢとを形成する。
【００６５】
次に、図１２および図１３に示すように、溝ＤＡ，ＤＢの内部を埋め込むように、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて絶縁膜ＥＩを形成する。絶縁膜ＥＩは、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜からなる。その後、絶縁膜ＳＮ２の上面が露出するまで、絶縁膜ＥＩの上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、溝ＤＡ，ＤＢの内部に絶縁膜ＥＩを埋め込む。溝ＤＡ，ＤＢに埋め込まれた絶縁膜ＥＩによって、素子分離領域であるＳＴＩが構成される。
【００６６】
次に、図１４および図１５に示すように、メモリセル領域１Ａでは、絶縁膜ＳＮ２を除去し、周辺回路領域１Ｂでは、絶縁膜ＳＮ１，ＳＮ２を除去する。周辺回路領域１Ｂにおいて絶縁膜ＳＮ１，ＳＮ２を除去する際、メモリセル領域１Ａでは酸化膜ＳＯ１がストッパーとなり、絶縁膜ＳＮ１は残る。
【００６７】
次に、メモリセル領域１Ａの酸化膜ＳＯ１を除去し、周辺回路領域１Ｂの酸化膜ＰＡＤを除去した後、周辺回路領域１Ｂの半導体基板ＳＢの露出面に、犠牲酸化膜ＳＡ１を形成する。続いて、メモリセル領域１Ａでは、絶縁膜ＳＮ１および酸化膜ＰＡＤを介して、ｐ型不純物をイオン注入して、Ｐ型ウェル領域ＰＷ１を形成する。また、周辺回路領域１Ｂでは、犠牲酸化膜ＳＡ１を介して、ｎ型不純物またはｐ型不純物をイオン注入して、Ｎ型ウェル領域（図示しない）またはＰ型ウェル領域ＰＷ２を形成する。イオン注入における注入エネルギーおよびドーズ量などは、適宜調整される。
【００６８】
次に、図１６および図１７に示すように、溝ＤＡ，ＤＢの内部に埋め込まれた絶縁膜ＥＩの上面をエッチバックにより後退させることで、フィンＦＡ，ＦＢのそれぞれの側壁を露出させる。当該エッチバックは、ドライエッチングまたはウエットエッチングのいずれを用いてもよい。この際、周辺回路領域１Ｂの犠牲酸化膜ＳＡ１は除去されて、フィンＦＢの上面および側壁は露出する。
【００６９】
なお、絶縁膜ＥＩの上面に対する当該エッチバックは、メモリセル領域１Ａおよび周辺回路領域１Ｂのそれぞれに対して別々に行ってもよい。この場合は、エッチバックを行わない方の領域をレジストパターンで覆った状態でエッチバックを行う。このようにして、絶縁膜ＥＩから露出する部分のフィンＦＡの厚さと、絶縁膜ＥＩから露出する部分のフィンＦＢの厚さとの間に差を設けてもよい。
【００７０】
これにより、メモリセル領域１Ａでは、フィンＦＡの上面に、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成され、フィンＦＡの側壁は露出する。一方、周辺回路領域１Ｂでは、フィンＦＢの上面および側壁は露出する。
【００７１】
次に、図１８および図１９に示すように、メモリセル領域１Ａでは、フィンＦＡの露出した側壁、周辺回路領域１Ｂでは、フィンＦＢの露出した上面および側壁に酸化膜ＳＯ２を形成する。酸化膜ＳＯ２は、例えば熱酸化法により形成することができ、例えば酸化シリコン膜からなり、その厚さは、例えば５ｎｍ〜１０ｎｍ程度である。
【００７２】
次に、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて導電体膜ＳＬ１を形成した後、導電体膜ＳＬ１の上面を、例えばＣＭＰ法により研磨して、平坦化する。導電体膜ＳＬ１は、例えば多結晶シリコン膜からなる。続いて、導電体膜ＳＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＳＮ３を形成する。絶縁膜ＳＮ３は、例えば窒化シリコン膜からなる。
【００７３】
次に、図２０および図２１に示すように、周辺回路領域１Ｂを覆い、メモリセル領域１Ａの一部および境界領域１Ｃの一部を露出するレジストパターン（図示しない）を形成する。続いて、当該レジストパターンをマスクとしたドライエッチングにより、メモリセル領域１Ａの一部および境界領域１Ｃの一部の絶縁膜ＳＮ３および導電体膜ＳＬ１を加工し、さらに、露出した酸化膜ＳＯ２を除去する。
【００７４】
これにより、メモリセル領域１Ａに、導電体膜ＳＬ１からなる制御用トランジスタの制御ゲート電極ＣＧを形成し、フィンＦＡの側壁に形成された酸化膜ＳＯ２からなる制御用トランジスタのゲート絶縁膜ＧＡを形成する。その後、レジストパターンを除去する。
【００７５】
ところで、制御ゲート電極ＣＧは、ｙ方向に延在し、複数のフィンＦＡ上を跨ぐように配置されている。しかし、制御ゲート電極ＣＧとフィンＦＡの上面との間には、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成されており、この積層膜は制御用トランジスタのゲート絶縁膜ＧＡとしては機能しない。従って、制御ゲート電極ＣＧは、フィンＦＡの両側の側壁に形成された酸化膜ＳＯ２をゲート絶縁膜ＧＡとする、ダブルゲート構造となる。
【００７６】
さらに、制御ゲート電極ＣＧとフィンＦＡの上面との間には、制御ゲート電極ＣＧとフィンＦＡの側壁との間に形成された酸化膜ＳＯ２の厚さよりも大きい厚さの絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成されていることから、フィンＦＡの先端部分における電界集中を緩和することができる。
【００７７】
メモリセル領域１Ａでは、制御ゲート電極ＣＧが形成された箇所以外の領域においては、フィンＦＡの上面の絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜および絶縁膜ＥＩの上面が露出している。さらに、上記エッチングにより、フィンＦＡの側壁に形成された酸化膜ＳＯ２が除去されて、フィンＦＡの側壁が露出している。
【００７８】
次に、図示はしていないが、露出したフィンＦＡの表面に犠牲酸化膜を形成した後、メモリ用トランジスタのしきい値調整用の不純物をフィンＦＡにイオン注入する。
【００７９】
次に、図２２および図２３に示すように、例えばフッ酸水溶液を用いた洗浄を行い、上記犠牲酸化膜などを除去した後、例えば熱酸化法を用いて、フィンＦＡの露出した側壁および制御ゲート電極ＣＧの露出した側面を酸化する。これにより、フィンＦＡの側壁および制御ゲート電極ＣＧの側面を覆う酸化シリコン膜Ｘ１を形成する。フィンＦＡの上面には絶縁膜ＳＮ１が形成され、制御ゲート電極ＣＧ上には絶縁膜ＳＮ３が形成されているが、上記熱酸化法により、絶縁膜ＳＮ１，ＳＮ３の露出した表面も酸化されて、絶縁膜ＳＮ１，ＳＮ３の露出した表面に酸化シリコン膜Ｘ１は形成される。ただし、絶縁膜ＳＮ１，ＳＮ３の露出した表面に形成される酸化シリコン膜Ｘ１の厚さは、フィンＦＡの側壁に形成される酸化シリコン膜Ｘ１の厚さよりも薄い。
【００８０】
続いて、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いて窒化シリコン膜Ｎ１を形成する。窒化シリコン膜Ｎ１は、後に形成するメモリセルにおいて電荷を蓄積するためのトラップ絶縁膜として機能する。なお、ここでは、電荷蓄積膜として窒化シリコン膜Ｎ１を形成することについて説明したが、電荷蓄積膜の材料としては窒化シリコン膜に限らず、例えばハフニウムシリケート（ＨｆＳｉＯ）からなる絶縁膜を形成してもよい。続いて、窒化シリコン膜Ｎ１上に、例えばＣＶＤ法を用いて酸化シリコン膜Ｘ２を形成する。
【００８１】
半導体基板ＳＢの上面上に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した３層構造の積層膜（酸化シリコン膜Ｘ２／窒化シリコン膜Ｎ１／酸化シリコン膜Ｘ１の積層膜と記す場合がある。）は、ＯＮＯ膜ＯＮを構成する。制御ゲート電極ＣＧの側面に接するＯＮＯ膜ＯＮは、制御ゲート電極ＣＧ側から順にｘ方向に形成された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなる。ここでは、ＯＮＯ膜ＯＮの最上層のトップ酸化膜は、酸化シリコン膜に限らず、例えばアルミナ（Ａｌ２Ｏ３）膜であってもよい。
【００８２】
次に、図２４および図２５に示すように、ＯＮＯ膜ＯＮ上に、導電体膜ＳＬ２を形成する。導電体膜ＳＬ２は、例えば多結晶シリコン膜からなる。導電体膜ＳＬ２の厚さは、制御ゲート電極ＣＧと制御ゲート電極ＣＧ上の絶縁膜ＳＮ３とからなる積層膜の厚さ以上の大きさを有する。
【００８３】
次に、異方性ドライエッチングにより、導電体膜ＳＬ２を加工することにより、制御ゲート電極ＣＧの横の両側に、ＯＮＯ膜ＯＮを介して導電体膜ＳＬ２からなるメモリ用トランジスタのメモリゲート電極ＭＧを形成する。
【００８４】
次に、レジストパターンをマスクとした等方性エッチングにより、制御ゲート電極ＣＧの一方の側面に隣接するメモリゲート電極ＭＧを除去する。これにより、制御ゲート電極ＣＧの他方の側面に隣接するメモリゲート電極ＭＧが残る。その後、レジストパターンを除去する。続いて、メモリゲート電極ＭＧから露出するＯＮＯ膜ＯＮを除去する。
【００８５】
すなわち、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧとフィンＦＡとの間、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のみに残る。従って、メモリセル領域１Ａでは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧから露出する領域において、フィンＦＡの上面の絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜、フィンＦＡの側壁および絶縁膜ＥＩの上面が露出する。
【００８６】
また、フィンＦＡの上面、つまり半導体基板ＳＢに沿って延在するＯＮＯ膜ＯＮと、制御ゲート電極ＣＧの側面に沿って延在するＯＮＯ膜ＯＮとは連続的に形成されており、Ｌ字型の断面を有している。フィンＦＡ上には、制御ゲート電極ＣＧ、および制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧを有するパターンが一対形成されており、一対のメモリゲート電極ＭＧ同士の間において、一対の制御ゲート電極ＣＧ同士が対向している。
【００８７】
ところで、メモリゲート電極ＭＧは、ｙ方向に延在し、複数のフィンＦＡ上を跨ぐように配置されている。しかし、メモリゲート電極ＭＧとフィンＦＡの上面との間には、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成されており、この積層膜はメモリ用トランジスタのゲート絶縁膜ＧＢとしては機能しない。従って、メモリゲート電極ＭＧは、フィンＦＡの両側の側壁に形成されたＯＮＯ膜ＯＮをゲート絶縁膜ＧＢとする、ダブルゲート構造となる。
【００８８】
さらに、メモリゲート電極ＭＧとフィンＦＡの上面との間には、メモリゲート電極ＭＧとフィンＦＡの側壁との間に形成されたＯＮＯ膜ＯＮの厚さよりも大きい厚さの絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜とＯＮＯ膜ＯＮとの重ね膜が形成されていることから、フィンＦＡの先端部分における電界集中を緩和することができる。
【００８９】
次に、図２６および図２７に示すように、メモリセル領域１Ａを覆い、周辺回路領域１Ｂの一部および境界領域１Ｃの一部を露出するレジストパターン（図示しない）を形成する。続いて、当該レジストパターンをマスクとしたドライエッチングにより、周辺回路領域１Ｂの一部および境界領域１Ｃの一部の絶縁膜ＳＮ３を加工し、続いて、導電体膜ＳＬ１を加工する。
【００９０】
これにより、周辺回路領域１Ｂに、導電体膜ＳＬ１からなるトランジスタのゲート電極ＥＧを形成し、フィンＦＢの上面および側壁に形成された酸化膜ＳＯ２からなるトランジスタのゲート絶縁膜ＧＩを形成する。同様に、境界領域１Ｃに、導電体膜ＳＬ１からなるダミーゲート電極ＤＧを形成する。その後、レジストパターンを除去する。
【００９１】
周辺回路領域１Ｂでは、ゲート電極ＥＧは、フィンＦＢ上を跨ぐように配置されている。しかし、前述した制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとは異なり、ゲート電極ＥＧとフィンＦＢの上面および側壁との間には、酸化膜ＳＯ２からなるゲート絶縁膜ＧＩが形成されている。従って、ゲート電極ＥＧは、フィンＦＢの上面および両側の側壁に形成された絶縁膜ＳＯ２をゲート絶縁膜ＧＩとする、トリプルゲート構造となる。
【００９２】
周辺回路領域１ＢのフィンＦＢの上面には、ゲート電極ＥＧとゲート電極ＥＧ上の絶縁膜ＳＮ３とからなる積層膜が、ｘ方向に並んでフィンＦＢの直上に一対形成される。ゲート電極ＥＧが形成された箇所以外の領域において、フィンＦＢの上面および側壁が露出している。
【００９３】
境界領域１Ｃでは、ダミーゲート電極ＤＧとダミーゲート電極ＤＧ上の絶縁膜ＳＮ３とからなる積層膜が形成されており、この積層膜により、後の工程で形成される層間絶縁膜の平坦性などを向上させることができる。
【００９４】
次に、図２８および図２９に示すように、半導体基板ＳＢの上面上に、例えばＣＶＤ法を用いてオフセットスペーサＯＳを形成する。続いて、メモリセル領域１Ａでは、絶縁膜ＳＮ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびＯＮＯ膜ＯＮをマスクとして、周辺回路領域１Ｂでは、絶縁膜ＳＮ３およびゲート電極ＥＧをマスクとして、フィンＦＡ，ＦＢの上面にｎ型不純物（例えばリン（Ｐ）または砒素（Ａｓ））をそれぞれイオン注入する。
【００９５】
これにより、比較的不純物濃度が低いｎ型半導体領域であるエクステンション領域ＥＸを複数形成する。メモリセル領域１Ａのエクステンション領域ＥＸは、制御ゲート電極ＣＧと、制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。また、周辺回路領域１Ｂのエクステンション領域ＥＸは、ゲート電極ＥＧの横のフィンＦＢの上面に形成される。ここでは、必要に応じて、フィンＦＡ，ＦＢに対してハロー注入としてｐ型不純物（例えばホウ素（Ｂ））のイオン注入を行ってもよい。
【００９６】
次に、図３０および図３１に示すように、半導体基板ＳＢの主面上に、例えばＣＶＤ法を用いて、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次形成し、これらを異方性ドライエッチングにより加工する。これにより、例えばメモリセル領域１Ａでは、制御ゲート電極ＣＧの側面およびメモリゲート電極ＭＧの側面、周辺回路領域１Ｂでは、ゲート電極ＥＧの両側の側面、境界領域１Ｃでは、ダミーゲート電極ＤＧの両側の側面に、オフセットスペーサＯＳを介してサイドウォールＳＷを形成する。
【００９７】
続いて、サイドウォールＳＷから露出するオフセットスペーサＯＳを除去し、さらに、フィンＦＡの上面に露出している絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜を除去する。
【００９８】
続いて、メモリセル領域１Ａでは、絶縁膜ＳＮ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＮおよびサイドウォールＳＷをマスクとして、周辺回路領域１Ｂでは、絶縁膜ＳＮ３、ゲート電極ＥＧおよびサイドウォールＳＷをマスクとして、フィンＦＡ，ＦＢの上面にｎ型不純物（例えばリン（Ｐ）または砒素（Ａｓ））をそれぞれイオン注入する。
【００９９】
これにより、比較的不純物濃度が高いｎ型半導体領域である拡散層ＤＦを複数形成する。メモリセル領域１Ａの拡散層ＤＦは、制御ゲート電極ＣＧと、制御ゲート電極ＣＧにＯＮＯ膜ＯＮを介して隣接するメモリゲート電極ＭＧとを有するパターンの横のフィンＦＡの上面に形成される。また、周辺回路領域１Ｂの拡散層ＤＦは、ゲート電極ＥＧの横のフィンＦＢの上面に形成される。
【０１００】
拡散層ＤＦは、拡散層ＤＦに接するエクステンション領域ＥＸに比べ、ｘ方向において制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極ＥＧよりも離れた位置に形成される。拡散層ＤＦは、エクステンション領域ＥＸよりも形成深さが深く、ｎ型不純物濃度が高い。互いに接するエクステンション領域ＥＸおよび拡散層ＤＦは、トランジスタのソース・ドレイン領域を構成する。この後、エクステンション領域ＥＸ内および拡散層ＤＦ内の不純物を活性化させるため、必要に応じて熱処理を行う。
【０１０１】
なお、ここでは、メモリセル領域１Ａおよび周辺回路領域１Ｂのそれぞれのソース・ドレイン領域を同一工程で形成することについて説明したが、周辺回路領域１Ｂに形成するトランジスタに比べて高耐圧なメモリセルを形成するメモリセル領域１Ａでは、ソース・ドレイン領域の不純物濃度を周辺回路領域のソース・ドレイン領域の不純物濃度よりも大きくすることが考えられる。よって、メモリセル領域１Ａのエクステンション領域ＥＸ、拡散層ＤＦの形成工程と、周辺回路領域１Ｂのエクステンション領域ＥＸ、拡散層ＤＦの形成工程とを別々に行ってもよい。
【０１０２】
次に、図３２および図３３に示すように、半導体基板ＳＢの主面上に層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。なお、図示はしていないが、層間絶縁膜ＩＬの下層には、薄い絶縁膜、例えば窒化シリコン膜が形成されている。
【０１０３】
次に、層間絶縁膜ＩＬの所望する位置にコンタクトホールＣＮを形成した後、コンタクトホールＣＮの内部にコンタクトプラグＰＬを形成する。コンタクトプラグＰＬは、例えば相対的に薄いバリア膜と、そのバリア膜に包まれるように形成された相対的に厚い導電体膜とを有している。バリア膜は、例えばチタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜などからなり、導電体膜は、例えばタングステン（Ｗ）膜またはアルミニウム（Ａｌ）膜などからなる。
【０１０４】
その後、層間絶縁膜ＩＬ上に、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）などを主成分とする第１層目の配線Ｍ１を形成し、さらに上層の配線を形成することにより、半導体装置が略完成する。
【０１０５】
《半導体装置の特徴および効果》
前述したように、本実施の形態による半導体装置の主な特徴は、メモリセル領域１Ａに形成される制御用トランジスタおよびメモリ用トランジスタをダブルゲート構造とし、周辺回路領域１Ｂに形成されるトランジスタをトリプルゲート構造とすることである。
【０１０６】
これにより、フィンＦＡの先端部分における電界集中を緩和することができて、特に、ＯＮＯ膜ＯＮの信頼性劣化を防止することができる。
【０１０７】
さらに、上記した効果に加えて、以下に説明するように、メモリセルの動作特性のばらつきを抑制できるという他の効果を有する。
【０１０８】
本実施の形態による半導体装置の他の効果について、比較例を示した図３４を用いて説明する。図３４（ａ）は、比較例によるフィンの形状を示す断面図、図３４（ｂ）は、本実施の形態によるフィンの形状を示す断面図である。
【０１０９】
図３４（ａ）に示すように、比較例による半導体装置では、メモリセル領域に形成されるフィンＦＣの上面には絶縁膜、例えば本実施の形態において形成した絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜は形成されない。従って、フィンＦＣを形成した直後（図１６および図１７で説明した工程の直後）に、フィンＦＣの上面および側壁は露出する。さらに、制御ゲート電極を形成した直後（図２０および図２１で説明した工程の直後）に、メモリゲート電極を形成するフィンＦＣの上面および側壁は露出する。
【０１１０】
このため、洗浄工程、熱酸化工程および制御ゲート電極を加工するエッチング工程などにおいて、フィンＦＣの上面および側壁はプロセスばらつきの影響を受けて、フィンＦＣの先端部分が丸くなりやすく、また、寸法がばらついて、複数のフィンＦＣにおいて所望する形状が得られない恐れがある。このため、メモリセルの動作特性にばらつきが生じる可能性がある。
【０１１１】
これに対して、図３４（ｂ）に示すように、本実施の形態による半導体装置では、メモリセル領域に形成されるフィンＦＡの上面には絶縁膜ＩＳ、例えば絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜が形成されている。これにより、洗浄工程、熱酸化工程および制御ゲート電極を加工するエッチング工程などにおいて、プロセスばらつきの影響を受けるのは、フィンＦＡの側壁のみになるので、フィンＦＡの先端部分の形状がばらつきにくくなり、メモリセルの動作特性のばらつきを抑制することができる。
【０１１２】
《変形例》
前述したメモリセル領域では、制御用トランジスタとメモリ用トランジスタは共に、フィンＦＡの先端部分の電界集中を緩和するため、フィンＦＡの上面に絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜を形成し、ダブルゲート構造とした。しかし、フィンＦＡの上面に形成される絶縁膜は、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜に限定されるものではない。以下に本実施の形態の変形例について説明する。
【０１１３】
１．第１変形例
本実施の形態の第１変形例について、図３５を用いて説明する。図３５は、メモリセル領域に形成されたフィンの形状を示す断面図であり、図１のＡ線およびＢ線における断面図である。
【０１１４】
図３５に示すように、制御用トランジスタでは、フィンＦＡの上面に絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜を形成し、フィンＦＡの側壁に酸化膜ＳＯ２を形成する。
【０１１５】
そして、絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜の厚さは、酸化膜ＳＯ２の厚さよりも大きいことから、フィンＦＡの上面に形成された絶縁膜ＳＮ１／酸化膜ＰＡＤの積層膜は制御用トランジスタのゲート絶縁膜ＧＡとしては機能しない。従って、制御ゲート電極は、フィンＦＡの両側の側壁に形成された酸化膜ＳＯ２をゲート絶縁膜ＧＡとする、ダブルゲート構造となる。
【０１１６】
一方、メモリ用トランジスタでは、フィンＦＡの上面に酸化膜ＰＡＤ、酸化シリコン膜Ｘ３、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した４層構造の積層膜（酸化シリコン膜Ｘ２／窒化シリコン膜Ｎ１／酸化シリコン膜Ｘ３／酸化膜ＰＡＤの積層膜と記す場合がある。）を形成し、フィンＦＡの側壁に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した３層構造のＯＮＯ膜ＯＮを形成する。
【０１１７】
そして、酸化シリコン膜Ｘ３の厚さは、ＯＮＯ膜ＯＮを構成する酸化シリコン膜Ｘ１の厚さよりも大きいことから、フィンＦＡの上面に形成された積層膜はメモリ用トランジスタのゲート絶縁膜ＧＢとしては機能しない。従って、メモリゲート電極は、フィンＦＡの両側の側壁に形成されたＯＮＯ膜ＯＮをゲート絶縁膜ＧＢとする、ダブルゲート構造となる。
【０１１８】
メモリ用トランジスタを形成するフィンＦＡの上面の酸化シリコン膜Ｘ２／窒化シリコン膜Ｎ１／酸化シリコン膜Ｘ３／酸化膜ＰＡＤの積層膜は、例えば以下に説明する製造方法により形成することができる。
【０１１９】
図２０および図２１を用いて説明した工程の後、例えば熱酸化法を用いて、フィンＦＡの露出した側壁を酸化する。これにより、フィンＦＡの側壁を覆う酸化シリコン膜Ｘ１を形成する。
【０１２０】
この際、メモリ用トランジスタを形成するフィンＦＡの上面には、すでに絶縁膜ＳＮ１が形成されているが、事前に絶縁膜ＳＮ１の厚さを調整しておくことにより、上記熱酸化法を用いて絶縁膜ＳＮ１を全て酸化して、酸化シリコン膜Ｘ１の厚さよりも大きい厚さを有する酸化シリコン膜Ｘ３を形成する。これにより、メモリ用トランジスタを形成するフィンＦＡの上面に、酸化膜ＰＡＤ、絶縁膜ＳＮ１を全て酸化して形成された酸化シリコン膜Ｘ３、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した積層膜が形成される。
【０１２１】
前述したように、これに対して、メモリゲート電極ＭＧとフィンＦＡの側壁との間には、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層したＯＮＯ膜ＯＮが形成されている。
【０１２２】
２．第２変形例
本実施の形態の第２変形例について、図３６を用いて説明する。図３６は、メモリセル領域に形成されたフィンの形状を示す断面図であり、図１のＡ線およびＢ線における断面図である。
【０１２３】
図３６に示すように、制御用トランジスタでは、フィンＦＡの上面に酸化膜ＰＡＤおよび酸化シリコン膜Ｘ４からなる２層構造の積層膜（酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜と記す場合がある。）を形成し、フィンＦＡの側壁に酸化膜ＳＯ２を形成する。
【０１２４】
そして、酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜の厚さは、酸化膜ＳＯ２の厚さよりも大きいことから、フィンＦＡの上面に形成された酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜は制御用トランジスタのゲート絶縁膜ＧＡとしては機能しない。従って、制御ゲート電極は、フィンＦＡの両側の側壁に形成された酸化膜ＳＯ２をゲート絶縁膜ＧＡとする、ダブルゲート構造となる。
【０１２５】
一方、メモリ用トランジスタでは、フィンＦＡの上面に酸化膜ＰＡＤ、酸化シリコン膜Ｘ４、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した４層構造の積層膜（酸化シリコン膜Ｘ２／窒化シリコン膜Ｎ１／酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜と記す場合がある。）を形成し、フィンＦＡの側壁に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した３層構造のＯＮＯ膜ＯＮを形成する。
【０１２６】
そして、酸化シリコン膜Ｘ４の厚さは、ＯＮＯ膜ＯＮを構成する酸化シリコン膜Ｘ１の厚さよりも大きいことから、フィンＦＡの上面に形成された積層膜はメモリ用トランジスタのゲート絶縁膜ＧＢとしては機能しない。従って、メモリゲート電極は、フィンＦＡの両側の側壁に形成されたＯＮＯ膜ＯＮをゲート絶縁膜ＧＢとする、ダブルゲート構造となる。
【０１２７】
制御用トランジスタを形成するフィンＦＡの上面の酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜、およびメモリ用トランジスタを形成するフィンＦＡの酸化シリコン膜Ｘ２／窒化シリコン膜Ｎ１／酸化シリコン膜Ｘ４／酸化膜ＰＡＤの積層膜は、例えば以下に説明する製造方法により形成することができる。
【０１２８】
図１６および図１７を用いて説明した工程の後、例えば熱酸化法を用いて、フィンＦＡの露出した側壁に酸化膜ＳＯ２を形成する。
【０１２９】
この際、フィンＦＡの上面には、すでに絶縁膜ＳＮ１が形成されているが、事前に絶縁膜ＳＮ１の厚さを調整しておくことにより、上記熱酸化法を用いて絶縁膜ＳＮ１を全て酸化して、酸化膜ＳＯ２の厚さよりも大きい厚さを有する酸化シリコン膜Ｘ４を形成する。これにより、フィンＦＡの上面には、酸化シリコン膜Ｘ４が形成され、フィンＦＡの側壁には、酸化膜ＳＯ２が形成される。
【０１３０】
その後、図２２および図２３を用いて説明した工程とほぼ同様にして、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順次積層した３層構造の積層膜を形成する。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３２】
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
１Ｃ  境界領域
ＣＧ  制御ゲート電極
ＣＮ  コンタクトホール
ＤＡ，ＤＢ  溝
ＤＦ  拡散層
ＤＧ  ダミーゲート電極
ＥＧ  ゲート電極
ＥＩ  絶縁膜
ＥＸ  エクステンション領域
ＦＡ，ＦＢ，ＦＣ  フィン
ＧＡ，ＧＢ，ＧＩ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＳ  絶縁膜
ＬＭ  下層材
Ｍ１  配線
ＭＣ  メモリセル
ＭＧ  メモリゲート電極
Ｎ１  窒化シリコン膜
ＯＮ  ＯＮＯ膜
ＯＳ  オフセットスペーサ
ＰＡＤ  酸化膜
ＰＬ  コンタクトプラグ
ＰＷ１，ＰＷ２  Ｐ型ウェル
Ｑ１  トランジスタ
Ｑ２  ダミートランジスタ
ＲＰ１，ＲＰ２  レジストパターン
ＳＡ１，ＳＡ２  犠牲酸化膜
ＳＢ  半導体基板
ＳＬ１，ＳＬ２  導電体膜
ＳＮ１，ＳＮ２，ＳＮ３  絶縁膜
ＳＯ１，ＳＯ２  酸化膜
ＳＷ  サイドウォール
Ｘ１  酸化シリコン膜（ボトム酸化膜）
Ｘ２  酸化シリコン膜（トップ酸化膜）
Ｘ３，Ｘ４  酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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