(57)【特許請求の範囲】
【請求項１】
複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び前記複数本のゲート線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルに接続され、前記複数本のゲート線の各々に対応する複数の映像データの系列からなる映像データ信号が供給され、前記複数の映像データの各々に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、
前記映像データ信号に基づいて、前記画素部の各々に対する前記階調電圧信号の書き込み期間を示すデータ期間の長さが前記データドライバから前記画素部の各々までの距離に応じた長さとなるように変化する変調データ信号を生成する変調データ信号生成部と、
前記複数の映像データの各々のデータ期間に応じたタイミングで前記映像データをメモリに書き込み、前記変調データ信号に基づく読み出しタイミングで前記映像データを前記メモリから読み出すタイミング制御部と、
前記メモリから読み出された前記映像データを前記階調電圧信号に変換して前記データ線に出力する出力部と、
前記表示パネルに接続されたゲートドライバに対し、前記画素スイッチをオンにするタイミングが前記階調電圧信号の前記データ線への出力のタイミングに対応するタイミングとなるように、前記ゲートドライバから前記画素スイッチへのゲート信号の供給のタイミングを制御するゲート制御信号を出力するゲート制御信号出力部と、
を有し、
前記タイミング制御部は、前記変調データ信号のデータ期間である第１期間の長さの平均値と、前記複数の映像データのデータ期間の長さの平均値と、の差分に基づいて前記第１期間の長さを補正することにより得られたデータ期間である第２期間を読み出し期間として前記映像データを前記メモリから読み出すことを特徴とするデータドライバ。
【請求項２】
前記タイミング制御部は、前記変調データ信号のデータ期間の長さの平均値から前記複数の映像データのデータ期間の長さの平均値を減算した値を前記変調データ信号のデータ期間の各々から減算した期間に基づいて、前記メモリからの前記映像データの読み出しのタイミングを制御することを特徴とする請求項１に記載のデータドライバ。
【請求項３】
前記画素部は、前記複数本のゲート線が水平走査ラインの各々に対応するようにマトリクス状に配置され、
前記タイミング制御部は、前記複数の映像データのデータ期間に応じた水平走査期間を含み前記映像データ信号の前記メモリへの書き込みのタイミングを示す書込信号と、前記変調データ信号のデータ期間に応じた水平走査期間を含み前記メモリからの前記映像データの読み出しのタイミングを示す読出信号と、を生成することを特徴とする請求項１又は２に記載のデータドライバ。
【請求項４】
前記タイミング制御部は、
前記読出信号の水平走査期間の各々の長さを取得する読出水平走査期間取得部と、
前記変調データ信号のデータ期間の長さの平均値を算出する変調期間平均算出部と、
前記書込信号を生成する書込アドレス生成部と、
前記書込信号の水平走査期間の長さの平均値を算出する書込水平走査期間平均算出部と、
前記変調データ信号のデータ期間の長さの平均値と前記書込信号の水平走査期間の長さの平均値との差分を算出する差分算出部と、
算出された前記差分に基づいて前記読出信号の水平走査期間を補正する補正部と、
を有することを特徴とする請求項３に記載のデータドライバ。
【請求項５】
前記変調データ信号のデータ期間の変化を示す変調カーブの情報を記憶する記憶部を有し、
前記変調期間平均算出部は、前記変調カーブの情報に基づいて、前記変調データ信号のデータ期間の長さの平均値を算出することを特徴とする請求項４記載のデータドライバ。
【請求項６】
前記タイミング制御回路は、前記書込信号の１フレーム分の水平走査期間の期間の長さと前記読出信号の１フレーム分の走査期間の期間の長さとが一致するように、前記読出信号の水平走査期間を補正することを特徴とする請求項３至５のいずれか１に記載のデータドライバ。
【請求項７】
前記出力部は、
前記メモリから読み出された前記映像データ信号を前記階調電圧信号に変換するデジタルアナログ変換回路と、
前記階調電圧信号を増幅して前記データ線に出力する増幅回路と、
を有することを特徴とする請求項１至６のいずれか１に記載のデータドライバ。
【請求項８】
複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び複数本のゲート線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、
前記複数本のデータ線のうちの所定数のデータ線毎に一定周期でシリアル化された映像データ信号を生成する表示コントローラと、
前記映像データ信号による１画面の書き換え時間に対応する１フレーム期間内において、前記画素スイッチをオンに制御する選択期間に対応するパルス幅であって、周期が変化するゲートタイミング信号の周期に応じたパルス幅を有するゲート信号を、前記１フレーム期間内の所定の順番で前記複数本のゲート線に供給するゲートドライバと、
前記所定数のデータ線毎に設けられ、前記表示コントローラからシリアル化された前記映像データ信号の供給を受け、前記１フレーム期間内においてデータ期間が変化する変調データ信号を生成し、前記変調データ信号に基づいて、シリアル化された前記映像データ信号をパラレル変換した映像データの各々に対応した階調電圧信号を、前記変調データ信号のデータ期間毎に前記所定数のデータ線にそれぞれ供給する複数のデータドライバと、
を備え、
前記複数のデータドライバの各々は、
前記表示コントローラから供給された前記映像データ信号を一時的に記憶するメモリと、
前記映像データ信号に基づいて、前記画素部の各々に対する前記階調電圧信号の書き込みを示すデータ期間の長さが前記データドライバから前記画素部の各々までの距離に応じた長さとなるように変化する変調データ信号を生成する変調データ信号生成部と、
前記映像データ信号のデータ期間に応じたタイミングで前記映像データ信号を前記メモリに書き込み、前記変調データ信号に基づく読み出しタイミングで前記映像データ信号を前記メモリから読み出すタイミング制御部と、
前記メモリから読み出された前記映像データ信号を前記階調電圧信号に変換して前記データ線に出力する出力部と、
前記画素スイッチをオンにするタイミングが前記階調電圧信号の前記データ線への出力のタイミングに対応するタイミングとなるように前記ゲート信号の供給のタイミングを制御するゲート制御信号を、前記ゲートドライバに出力するゲート制御信号出力部と、
を有し、
前記タイミング制御部は、前記変調データ信号のデータ期間である第１期間の長さの平均値と、前記複数の映像データのデータ期間の長さの平均値と、の差分に基づいて前記第１期間を補正することにより得られたデータ期間である第２期間を読み出し期間として前記映像データを前記メモリから読み出すことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データドライバ及び表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（Electro Luminescence）等の表示デバイスの駆動方式として、アクティブマトリクス駆動方式が採用されている。アクティブマトリクス駆動方式の表示装置では、表示パネルは画素部及び画素スイッチをマトリクス状に配置した半導体基板から構成されている。ゲート信号により画素スイッチのオンオフを制御し、画素スイッチがオンになるときに映像データ信号に対応した階調電圧信号を画素部に供給して、各画素部の輝度を制御することにより、表示が行われる。ゲート信号はゲートドライバによりゲート線に供給され、データ信号の供給はデータドライバによりデータ線を介して行われる。
【０００３】
ＴＶやモニタに用いる表示装置として、４Ｋパネル（画素列：３８４０×ＲＧＢ、画素行：２１６０）や８Ｋパネル（４Ｋパネルの画素列２倍、画素行２倍）等の高解像度で且つ大画面の表示装置の需要が高まっている。例えば、４Ｋパネルの標準サイズは対角６５インチであって、８Ｋパネルの標準サイズは対角８０インチである。このような表示パネルの大画面化及び高解像度化、つまり、映像データ量の増大に伴い、ゲートドライバから出力されるゲート信号の選択期間（ゲート信号のパルス幅）は短くなる。一方、データドライバが駆動しなければならない表示パネルのデータ線の負荷容量が増加し、データドライバが駆動する１画素あたりの駆動期間（データ線に階調電圧信号を供給するデータ期間）もゲート信号の選択期間に対応して短くなる。また、表示コントローラから各データドライバへ供給する映像データ信号の伝送路も距離が拡大している。
【０００４】
データ線の負荷容量が大きく且つ駆動期間（データ期間）が短くなると、データドライバから供給される階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に近いデータ線上の位置（以下、データ線近端と称する）では、信号波形の立ち上がりの鈍りがほぼない信号である。一方、階調電圧信号は、複数のデータ線上の位置のうち、データドライバとの間の１方向（例えば、縦方向）の距離が相対的に遠いデータ線上の位置（以下、データ線遠端と称する）に向かって鈍りが増大し、その結果、画素電極の充電率が低下する。このためデータ線方向の画素列では、同一階調に対する輝度差が発生し輝度むら等の画質劣化を生じる。
【０００５】
画素電極の充電率の低下を解消するため、ゲート信号のパルス幅や階調電圧信号の駆動期間（データ期間）を変調して画素充電率を平均化する表示装置が提案されている（例えば、特許文献１）。この表示装置では、制御回路が、データドライバからの距離に応じて駆動期間（データ期間）を変調する映像データ信号をデータドライバに供給する。また、制御回路は、駆動期間（データ期間）の変調に応じてゲート信号のパルス幅を変調するゲート信号をゲートドライバに供給する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１２２３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
大画面の表示装置では、制御回路（例えば、表示コントローラ）と各ドライバ間の距離が長いため、制御回路から各ドライバへの伝送路の数に応じて、映像データ信号を高速シリアル信号にして送る場合がある。特許文献１のように、制御回路が各ドライバに変調信号を送る場合、１画面分のデータ書換えを行う１フレーム期間内で、データ線遠端における１データ期間を拡大するためには、データ線近端における１データ期間を短縮する必要がある。例えばデータ線近端の１データ期間を２分の１に短縮するためには、映像データ信号の伝送周波数を２倍に増加させなければならない。映像データ信号の伝送周波数の増加率が大きい場合、伝送路の部品を高い周波数に対応するように性能を上げる、つまり、高価な部品へ変更するために、システム全体のコストが上昇する。また、制御回路自体においても周波数の増加に対応した回路構成の変更が生じることになる。４Ｋパネルや８Ｋパネルの映像データ信号の伝送周波数は既にギガＨｚオーダーの高い周波数であり、更に映像データ信号の伝送周波数を上げることは容易ではない。
【０００８】
そこで、制御回路と各ドライバとの間における伝送周波数の増加を抑えるため、制御回路からデータドライバに向けては一定周期でシリアル化された映像データ信号ＶＤＳを送信し、データドライバの側でデータ線遠端における１データ期間を拡大し、データ線近端における１データ期間を短縮するようにデータタイミングの変調を行うことが考えられる。しかし、このようにデータドライバにおいてデータタイミングの変調を行う場合、制御回路から供給されたデータをデータドライバの内部のメモリに書き込む際の１フレーム分の書き込み期間の長さと、変調されたデータタイミングに基づいてメモリからのデータを読み出す際の１フレーム分の読み出し期間の長さとに差異が生じるため、円滑なデータの書き込み及び読み出しを行うことができない恐れがあるという問題があった。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、表示コントローラからデータドライバへの映像データ信号の伝送における伝送周波数を増加させることなく階調電圧信号の供給時における画素充電率の低下による画質の劣化を抑制し、且つデータドライバ内のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能なデータドライバを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るデータドライバは、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び前記複数本のゲート線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルに接続され、前記複数本のゲート線の各々に対応する複数の映像データの系列からなる映像データ信号が供給され、前記複数の映像データの各々に対応する階調電圧信号を前記複数本のデータ線に供給するデータドライバであって、前記映像データ信号に基づいて、前記画素部の各々に対する前記階調電圧信号の書き込み期間を示すデータ期間の長さが前記データドライバから前記画素部の各々までの距離に応じた長さとなるように変化する変調データ信号を生成する変調データ信号生成部と、前記複数の映像データの各々のデータ期間に応じたタイミングで前記映像データをメモリに書き込み、前記変調データ信号に基づく読み出しタイミングで前記映像データを前記メモリから読み出すタイミング制御部と、前記メモリから読み出された前記映像データを前記階調電圧信号に変換して前記データ線に出力する出力部と、前記表示パネルに接続されたゲートドライバに対し、前記画素スイッチをオンにするタイミングが前記階調電圧信号の前記データ線への出力のタイミングに対応するタイミングとなるように、前記ゲートドライバから前記画素スイッチへのゲート信号の供給のタイミングを制御するゲート制御信号を出力するゲート制御信号出力部と、を有し、前記タイミング制御部は、前記変調データ信号のデータ期間である第１期間の長さの平均値と、前記複数の映像データのデータ期間の長さの平均値と、の差分に基づいて前記第１期間の長さを補正することにより得られたデータ期間である第２期間を読み出し期間として前記映像データを前記メモリから読み出すことを特徴とする。
【００１１】
本発明に係る表示装置は、複数本のデータ線及び複数本のゲート線と、前記複数本のデータ線及び複数本のゲート線の交差部の各々に設けられた画素スイッチ及び画素部と、を有する表示パネルと、前記複数本のデータ線のうちの所定数のデータ線毎に一定周期でシリアル化された映像データ信号を生成する表示コントローラと、前記映像データ信号による１画面の書き換え時間に対応する１フレーム期間内において、前記画素スイッチをオンに制御する選択期間に対応するパルス幅であって、周期が変化するゲートタイミング信号の周期に応じたパルス幅を有するゲート信号を、前記１フレーム期間内の所定の順番で前記複数本のゲート線に供給するゲートドライバと、前記所定数のデータ線毎に設けられ、前記表示コントローラからシリアル化された前記映像データ信号の供給を受け、前記１フレーム期間内においてデータ期間が変化する変調データ信号を生成し、前記変調データ信号に基づいて、シリアル化された前記映像データ信号をパラレル変換した映像データの各々に対応した階調電圧信号を、前記変調データ信号のデータ期間毎に前記所定数のデータ線にそれぞれ供給する複数のデータドライバと、を備え、前記複数のデータドライバの各々は、前記表示コントローラから供給された前記映像データ信号を一時的に記憶するメモリと、前記映像データ信号に基づいて、前記画素部の各々に対する前記階調電圧信号の書き込みを示すデータ期間の長さが前記データドライバから前記画素部の各々までの距離に応じた長さとなるように変化する変調データ信号を生成する変調データ信号生成部と、前記映像データ信号のデータ期間に応じたタイミングで前記映像データ信号を前記メモリに書き込み、前記変調データ信号に基づく読み出しタイミングで前記映像データ信号を前記メモリから読み出すタイミング制御部と、前記メモリから読み出された前記映像データ信号を前記階調電圧信号に変換して前記データ線に出力する出力部と、前記画素スイッチをオンにするタイミングが前記階調電圧信号の前記データ線への出力のタイミングに対応するタイミングとなるように前記ゲート信号の供給のタイミングを制御するゲート制御信号を、前記ゲートドライバに出力するゲート制御信号出力部と、を有し、前記タイミング制御部は、前記変調データ信号のデータ期間である第１期間の長さの平均値と、前記複数の映像データのデータ期間の長さの平均値と、の差分に基づいて前記第１期間を補正することにより得られたデータ期間である第２期間を読み出し期間として前記映像データを前記メモリから読み出すことを特徴とする。
【発明の効果】
【００１２】
本発明に係る表示装置によれば、伝送周波数の増加及び画質の劣化を抑制しつつ、データドライバ内部のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施例１の表示装置の構成を示すブロック図である。
【図２】複数のデータドライバのうちの特定ドライバの主要ブロックの構成を示すブロック図である。
【図３】設定情報記憶部が記憶する変調カーブを模式的に示す図である。
【図４】タイミングジェネレータの機能ブロックの構成を示すブロック図である。
【図５】タイミングジェネレータによる読出アドレス信号の調整を模式的に示す図である。
【図６Ａ】データ線ＤＬｘに対応した映像データ信号及びメモリへの映像データの書き込みタイミングを示すタイムチャートである。
【図６Ｂ】読み出しクロック信号及びラッチクロック信号のクロックタイミング、第２ゲートタイミング信号を示すタイムチャートである。
【図７】各ゲート線へ供給されるゲート信号、及び、データ線ＤＬｘへ供給される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。
【図８】１データ期間と、データドライバからそれぞれ離れた各ゲート線の位置との対応関係を示す図である。
【図９】メモリがドライバＩＣの外部に設けられた変形例における特定ドライバの主要ブロックの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下に本発明の好適な実施例を詳細に説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
【００１５】
図１は、本実施例の表示装置１００の構成を示すブロック図である。表示装置１００は、例えばアクティブマトリクス駆動方式の液晶表示装置であり、表示パネル１１、表示コントローラ１２、ゲートドライバ１３Ａ及び１３Ｂ、及びデータドライバ１４−１〜１４−ｐを含む。
【００１６】
表示パネル１１は、複数の画素部Ｐ11〜Ｐnm及び画素スイッチＭ11〜Ｍnm（ｎ，ｍは、２以上の自然数）がマトリクス状に配置された半導体基板から構成されている。表示パネル１１は、ｎ本のゲート線ＧＬ１〜ＧＬｎと、これに交差するように配されたｍ本のデータ線ＤＬ１〜ＤＬｍと、を有する。なお、以下の説明では、ｎ本のゲート線ＧＬ１〜ＧＬｎのうち、任意の１つのゲート線をゲート線ＧＬｋとして、ｍ本のデータ線ＤＬ１〜ＤＬｍのうち、任意の１つのデータ線をデータ線ＤＬｘとして記載する場合がある。画素部Ｐ11〜Ｐnm及び画素スイッチＭ11〜Ｍnmは、ゲート線ＧＬ１〜ＧＬｎ及びデータ線ＤＬ１〜ＤＬｍの交差部に設けられている。
【００１７】
画素スイッチＭ11〜Ｍnmは、ゲートドライバ１３から供給されるゲート信号Ｖｇ１〜Ｖｇｎに応じてオン又はオフに制御される。
【００１８】
画素部Ｐ11〜Ｐnmは、データドライバ１４−１〜１４−ｐから映像データに対応した階調電圧信号Ｖｄ１〜Ｖｄｍの供給を受ける。画素スイッチＭ11〜Ｍnmがそれぞれオンのときに、階調電圧信号Ｖｄ１〜Ｖｄｍが画素部Ｐ11〜Ｐnmの各画素電極に供給され、各画素電極が充電される。画素部Ｐ11〜Ｐnmの各画素電極における階調電圧信号Ｖｄ１〜Ｖｄｍに応じて画素部Ｐ11〜Ｐnmの輝度が制御され、表示が行われる。なお、以下の説明では、階調電圧信号Ｖｄ１〜Ｖｄｍのうち、任意の１つの階調電圧信号をＶｄｘとして記載する
場合がある。
【００１９】
表示装置１００が液晶表示装置である場合、画素部Ｐ11〜Ｐnmの各々は、画素スイッチを介してデータ線と接続される透明電極と、半導体基板と対向して設けられ且つ面全体に１つの透明な電極が形成された対向基板との間に封入された液晶と、を含む。表示装置内部のバックライトに対して、画素部Ｐ11〜Ｐnmに供給された階調電圧信号Ｖｄ１〜Ｖｄｍと対向基板電圧との電位差に応じて液晶の透過率が変化することにより、表示が行われる。
【００２０】
表示コントローラ１２は、クロックパルスの周期（以下、クロック周期と称する）が一定のクロック信号ＣＬＫ を生成する。そして、表示コントローラ１２は、クロック信号ＣＬＫのクロックタイミングに応じて、映像データ信号ＶＤＳをデータドライバ１４−１〜１４−ｐに供給する。映像データ信号ＶＤＳは、所定数のデータ線毎に伝送路の数に応じてシリアル化された映像データとして構成されている。
【００２１】
また、表示コントローラ１２は、各種の設定を含む制御信号ＣＳを映像データ信号ＶＤＳに追加する。クロック信号ＣＬＫは、例えば埋め込みクロック方式で形成され、映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫを一体化したシリアル信号として各データドライバ１４−１〜１４−ｐに供給し、各映像データＶＤの表示制御を行う。
【００２２】
また、表示コントローラ１２は、データドライバ１４−１〜１４−ｐのうちゲートドライバ１３Ａ及び１３Ｂに近い位置に設けられた両端のデータドライバ１４−１及び１４−ｐに対し、ゲートタイミング信号ＧＳ１を供給する。ゲートタイミング信号ＧＳ１は、一定周期のタイミング信号である。
【００２３】
ゲートドライバ１３Ａ及び１３Ｂは、データドライバ１４−１及び１４−ｐから変調周期を有するゲートタイミング信号ＧＳ２の供給を受け、これに応じてゲート信号のパルス幅、つまりゲート信号の選択期間を変調したゲート信号Ｖｇ１〜Ｖｇｎをゲート線ＧＬ１〜ＧＬｎに供給する。ゲート信号Ｖｇ１〜Ｖｇｎの供給により、画素行毎に画素部Ｐ11〜Ｐnmが選択される。そして、選択された画素部に対して、データドライバ１４−１〜１４−ｐからデータ信号Ｖｄ１〜Ｖｄｍが供給されることにより、画素電極へのデータ信号Ｖｄ１〜Ｖｄｍの書き込みが行われる。
【００２４】
データドライバ１４−１〜１４−ｐは、データ線ＤＬ１〜ＤＬｍを分割した所定数のデータ線毎に設けられている。例えば、データドライバ１個あたり９６０出力を有し、表示パネルが１画素列あたりデータ線１本を備えている場合、４Ｋパネルは１２個、８Ｋパネルは２４個のデータドライバでデータ線が駆動される。データドライバ１４−１〜１４−ｐは、表示コントローラ１２から、それぞれ別々の伝送路で、制御信号ＣＳ、クロック信号ＣＬＫ及び映像データ信号ＶＤＳが一体化されたシリアル信号の供給を受ける。表示コントローラ１２と各データドライバ間の伝送路が１ペア（２本）の場合、１データ期間に、データドライバの出力数分の映像データＶＤ及び制御信号ＣＳがシリアル化された差動信号として供給される。
【００２５】
データドライバ１４−１〜１４−ｐは、それぞれシリアル化された映像データ信号ＶＤＳをパラレル展開した映像データＶＤを生成し、１画面の書き換え時間に対応する１フレーム期間内において周期が変化する変調データ信号を生成する。例えば、変調データ信号の周期は、１フレーム期間内において段階的に変化する。その変調データ信号のデータタイミング（データ期間）に基づいて、映像データＶＤの各々に対応した階調電圧信号Ｖｄ１〜Ｖｄｍを、データ線ＤＬ１〜ＤＬｍを介して画素部Ｐ11〜Ｐnmに供給する。上記変調データ信号は、各データドライバから書き込み先である画素部までのデータ線上の距離に応じて異なるタイミング（データ期間）となるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へ階調電圧信号を供給する１データ期間は短く、データドライバから遠いデータ線遠端の画素部へ階調電圧信号を供給する１データ期間は長く設定される。
【００２６】
ここで、本明細書において、データ線近端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に近いデータ線上の位置に設けられた画素部に相当する。
【００２７】
また、データ線遠端の画素部とは、ゲート線及びデータ線の交差部に設けられた画素部であって、複数のデータ線上の位置のうち、データドライバとの間の１方向（図１の例では、縦方向）の距離が相対的に遠いデータ線上の位置に設けられた画素部に相当する。
【００２８】
また、データドライバ１４−１〜１４−ｐのうち左端部に位置するデータドライバ１４−１は、信号ラインを介してゲートドライバ１３Ａに接続されている。また、右端部に位置するデータドライバ１４−ｐは、信号ラインを介してゲートドライバ１３Ｂに接続されている。データドライバ１４−１及び１４−ｐは、表示コントローラ１２から一定周期のゲートタイミング信号ＧＳ１の供給受け、ゲートタイミング信号ＧＳ１に基づいて、変調データ信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＧＳ２を生成し、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給する。上記ゲートタイミング信号ＧＳ２は、ゲートドライバ１３Ａ及び１３Ｂが各ゲート線に供給するゲート信号の選択タイミングが、データドライバ１４−１及び１４−ｐからのデータ線上の距離に応じて異なるタイミングとなるように設定される。具体的には、１フレーム期間内において、データドライバに近いデータ線近端の画素部へのゲート信号の選択期間は短く、データドライバから遠いデータ線遠端の画素部へのゲート信号の選択期間は長く設定される。上記変調データ信号と上記ゲートタイミング信号ＧＳ２のそれぞれの変調周期は、独立に設定されているのではなく、互いに相関を保ったタイミング設定がなされている。以下の説明では、データドライバ１４−１及び１４−ｐを総称して特定ドライバとも称する。
【００２９】
なお、図１において、データドライバ１４−１〜１４−ｐ間のタイミング調整のための制御信号を、例えば特定ドライバ１４−１及び１４−ｐから特定ドライバ以外のデータドライバへ供給するようにしてもよい（図示せず）。
【００３０】
また、図１において、表示コントローラ１２から供給されるゲートタイミング信号ＧＳ１を、ゲートタイミング信号ＧＳ１の設定情報に置き換え、当該設定情報を映像データ信号ＶＤＳ、制御信号ＣＳ、クロック信号ＣＬＫとともに一体化したシリアル信号として、データドライバ１４−１〜１４−ｐのうちの少なくとも特定データドライバ１４−１及び１４−ｐへ伝送する構成としてもよい。
【００３１】
また、図１において、特定ドライバ１４−１及び１４−ｐで生成するゲートタイミング信号ＧＳ２は複数のゲートタイミング信号群で構成され、ゲートドライバ１３Ａ及び１３Ｂにそれぞれ供給されてもよい。そして、ゲートドライバ１３Ａ及び１３Ｂは、供給された複数のゲートタイミング信号群のタイミング合成により、各ゲート線に供給するゲート信号の選択タイミングが生成されるように構成されてもよい。
【００３２】
また、図１において、表示コントローラ１２は、映像データ信号ＶＤＳを含む所定周期のシリアル信号及び所定周期のゲートタイミング信号ＧＳ１を出力する構成で、所定周期の信号供給を行う既存の表示コントローラを流用することができる。図１の表示装置は、データドライバ１４−１〜１４−ｐの各々において、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調を行う構成とされ、特定ドライバ１４−１、１４−ｐにおいて、データ線出力信号（階調電圧信号）のパルス幅（データ期間）の変調及びゲート信号のパルス幅（選択期間）の変調を行う構成とされている。
【００３３】
図１の構成では、表示パネル１１とゲートドライバ１３Ａ及び１３Ｂとの距離が近い特定ドライバ１４−１及び１４−ｐにおいて、所定のタイミング相関を保つ変調データ信号とゲートタイミング信号ＧＳ２が生成されるため、表示パネル１１のゲート線及びデータ線に供給されるゲート信号及びデータ線出力信号（階調電圧信号）に対する信号伝送路の影響によるタイミングずれが生じにくく、高品質表示が実現できる。
【００３４】
図２は、特定ドライバであるデータドライバ１４−１及び１４−ｐを構成するドライバＩＣ１４Ａで、所定数の出力端よりそれぞれ出力される映像データＶＤに対応した階調電圧信号Ｖｄの出力タイミング（データ期間）及びゲートタイミング信号ＧＳ２によるゲート信号の出力タイミングやパルス幅の制御に関わる主要ブロックの構成を示すブロック図である。
【００３５】
ドライバＩＣ１４Ａは、レシーバ２０、ピクセル制御部２１、設定情報記憶部２２、ＰＬＬ（Phase Locked Loop）２３、タイミングジェネレータ２４、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ（Digital to Analog Converter）２７、アンプ２８及びバッファ２９を含む。ＰＬＬ２３、タイミングジェネレータ２４及びメモリ２５は、タイミング制御部３０を構成している。表示コントローラ１２から出力されたシリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ、クロック信号ＣＬＫ）及びゲートタイミング信号ＧＳ１がドライバＩＣ１４Ａに入力される。
【００３６】
レシーバ２０は、表示コントローラ１２から出力された高速シリアル信号（制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫ）を受信する受信装置である。高速シリアル伝送された制御信号ＣＳ、映像データ信号ＶＤＳ及びクロック信号ＣＬＫはレシーバ２０を介してピクセル制御部２１でパラレル展開され、個別信号毎に分離される。
【００３７】
ピクセル制御部２１は、埋め込みクロック信号ＣＬＫから一定周波数のクロック信号ＣＬＫＡを取り出し、ＰＬＬ２３及びタイミングジェネレータ２４に供給する。また、ピクセル制御部２１は、シリアル化された制御信号ＣＳから制御信号ＣＳＡを取り出し、設定情報記憶部２２に供給する。制御信号ＣＳＡは、ＰＬＬ２３及びタイミングジェネレータ２４の設定情報を含む。また、ピクセル制御部２１は、シリアルデータとして供給された映像データ信号ＶＤＳをパラレルデータである映像データＶＤに変換し、タイミングジェネレータ２４に供給する。
【００３８】
設定情報記憶部２２は、ＰＬＬ２３及びタイミングジェネレータ２４の動作を制御するための設定情報を記憶する。なお、設定情報記憶部２２が記憶する設定値は、外部からの調整に応じて適宜変更可能である。設定情報記憶部２２は、例えば一定周波数のクロック信号ＣＬＫＡから周波数が周期的に変化する変調クロック信号Ｍ−ＣＬＫを生成するための変調カーブを記憶する。
【００３９】
図３は、設定情報記憶部２２が記憶する変調カーブを模式的に示す図である。本実施例の表示装置１００では、データドライバ１４−１〜１４−ｐからの距離が遠い位置の画素に供給される映像データＶＤはデータ期間が長く、データドライバ１４−１〜１４−ｐからの距離が近い位置の画素に供給される映像データＶＤはデータ期間が短くなるようにデータタイミングの変調が行われる。このため、例えばゲート線の本数ｎ＝４３２０であるとすると、変調カーブの波形は、データドライバ１４−１〜１４−ｐからの距離が最も遠いゲート線ＧＬ４３２０の周辺のゲート線に供給されるデータのデータ期間が長く、データドライバ１４−１〜１４−ｐからゲート線までの距離が近くなるにつれてデータ期間が短くなるような波形となる。
【００４０】
再び図２を参照すると、ＰＬＬ２３は、設定情報記憶部２２に記憶されている変調カーブに基づいてクロック信号ＣＬＫＡを周波数変調し、変調クロック信号Ｍ−ＣＬＫを生成する。ＰＬＬ２３は、生成した変調クロック信号Ｍ−ＣＬＫをタイミングジェネレータ２４に供給する。
【００４１】
タイミングジェネレータ２４は、ＰＬＬ２３から変調クロック信号Ｍ−ＣＬＫを受ける。タイミングジェネレータ２４は、変調クロック信号Ｍ−ＣＬＫに基づき、１フレーム期間内において周期が変化する変調データ信号を生成する。タイミングジェネレータ２４は、生成した変調データ信号のデータタイミング（データ期間）に基づいて、メモリ２５からデータを読み出すためのタイミングを示す読み出しクロック信号を生成する。また、タイミングジェネレータ２４は、変調データ信号のデータタイミングに基づいてラッチクロック信号Ｌ−ＣＬＫを生成し、ラッチ＆レベルシフト回路２６に供給する。
【００４２】
また、タイミングジェネレータ２４は、ピクセル制御部２１から供給された映像データＶＤ及び一定周波数のクロック信号ＣＬＫＡに基づいて、メモリ２５へのデータの書き込みを指示する書込アドレス信号ＷＡＳをメモリ２５に供給する。書込アドレス信号ＷＡＳは、ゲート線毎の映像データＶＤと、データ書き込みのタイミングを示す書き込みクロックの情報とを含む。
【００４３】
また、タイミングジェネレータ２４は、ゲートタイミング信号ＧＳ１を受け、ゲートタイミング信号ＧＳ１に基づいて、変調データ信号のデータタイミングに対応した周期（タイミング及びパルス間隔）を有するゲートタイミング信号ＴＳを生成し出力する。ゲートタイミング信号ＴＳは、バッファ２９で増幅され、ゲートタイミング信号ＧＳ２としてドライバＩＣ１４Ａから出力される。
【００４４】
メモリ２５は、１フレーム分の映像データＶＤを記憶する記憶領域を有する１フレームメモリである。タイミングジェネレータ２４からのメモリ２５への書込アドレス信号ＷＡＳの供給に応じて、映像データＶＤのメモリ２５への書き込みが行われる。また、タイミングジェネレータ２４からメモリ２５への読出アドレス信号ＲＡＳの供給に応じて、映像データＶＤのメモリ２５からの読み出しが行われる。メモリ２５から読み出された映像データＶＤは、読み出しデータＲ−Ｄａｔａとしてラッチ＆レベルシフト回路２６に供給される。
【００４５】
なお、本実施例では、同一の映像データＶＤに対し、メモリ２５への書込みにおける１水平同期期間（以下、書込１Ｈ期間と称する）と、メモリ２５からの読み出しにおける１水平走査期間（以下、読出１Ｈ期間と称する）とが異なる。ここで、データ書き込みの１フレーム期間の長さとデータ読み出しの１フレーム期間の長さとが異なる場合、円滑にデータの書き込み及び読み出しを行うことができず、メモリの破綻が生じる虞がある。このため、本実施例のタイミングジェネレータ２４は、メモリ２５へのデータ書き込みの１フレーム分の期間とメモリ２５からのデータ読み出しの１フレーム分の期間との差を縮小させるため、読出アドレス信号ＲＡＳの補正を行っている。これについて、図３〜図５を参照して説明する。
【００４６】
図４は、タイミングジェネレータ２４の機能ブロックの構成を示すブロック図である。タイミングジェネレータ２４は、読出１Ｈ期間取得部３１、変調カーブ平均算出部３２、書込１Ｈ期間平均算出部３３、書込アドレス生成部３４、差分算出部３５、補正部３６及び読出アドレス生成部３７を含む。
【００４７】
読出１Ｈ期間取得部３１は、ＰＬＬ２３から供給された変調クロック信号Ｍ−ＣＬＫに基づいて、メモリ２５からの映像データＶＤの読み出しに対応する水平同期信号の１水平走査期間（すなわち、読出１Ｈ期間）を取得する。この読出１Ｈ期間は、変調データ信号の各々のデータ期間に対応する期間である。
【００４８】
変調カーブ平均算出部３２は、設定情報記憶部２２に記憶されている変調カーブに基づいて、当該変調カーブに示される１ラインずつのデータ期間の長さの平均値を算出する。
【００４９】
書込１Ｈ期間平均算出部３３は、ピクセル制御部２１から供給された映像データＶＤに基づいて書込１Ｈ期間のサンプリングを行い、書込１Ｈ期間の平均値を算出する。
【００５０】
書込アドレス生成部３４は、ピクセル制御部２１から供給された映像データＶＤ及びＰＬＬ２３から供給された変調クロック信号Ｍ−ＣＬＫに基づいて、書込アドレス信号ＷＡＳを生成する。
【００５１】
差分算出部３５は、変調カーブ平均算出部３２によって算出されたデータ期間の長さの平均値と、書込１Ｈ期間平均算出部３３によって算出された書込１Ｈ期間の平均値との差分を算出する。
【００５２】
補正部３６は、差分算出部３５により算出された差分に基づいて、読出１Ｈ期間取得部３１により生成された読出１Ｈ期間を補正し、補正結果を読出アドレス生成部３７に供給する。
【００５３】
読出アドレス生成部３７は、補正部３６により補正された読出１Ｈ期間に基づいて、読出アドレス信号ＲＡＳを生成する。
【００５４】
書込アドレス信号ＷＡＳは、書込アドレス生成部３４からメモリ２５に供給される。これにより、書込アドレス信号ＷＡＳに示される書込１Ｈ期間毎の映像データＶＤがメモリ２５に順次書き込まれる。また、読出アドレス信号ＲＡＳは、読出アドレス生成部３７からメモリ２５に供給される。これにより、読出アドレス信号ＲＡＳに示される読出１Ｈ期間毎の映像データＶＤがメモリ２５から読み出される。
【００５５】
タイミングジェネレータ２４は、上記各部の動作により、データ書き込みの１フレーム期間の長さとデータ読み出しの１フレーム期間の長さとの差を縮小するように、読出アドレス信号ＲＡＳの水平走査期間の補正を行う。
【００５６】
図５は、タイミングジェネレータ２４による読出アドレス信号ＲＡＳの調整を模式的に示す図である。ここでは、ゲート線ＧＬの数ｎ＝４３２０とし、１水平走査期間毎の映像データをそれぞれの供給先に対応するゲート線ＧＬの番号（すなわち、データドライバ１４−１〜１４−ｐからの距離が近いものから順に１、２、・・・、４３２０）を用いて示している。
【００５７】
例えば、書込アドレス信号ＷＡＳに含まれる書込１Ｈ期間は一定（例えば、１．７０μｓ）であり、１フレーム分の書込１Ｈ期間の長さは、図５の上段に示す長さＬ１となる。
【００５８】
これに対し、補正前の読出１Ｈ期間は、データドライバ１４−１〜１４−ｐから遠いゲート線に対応する期間では長く、データドライバ１４−１〜１４−ｐからゲート線までの距離が近くなるにつれて短くなる。例えば、データドライバ１４−１〜１４−ｐからの距離が遠いゲート線であるＧＬ４３２０及びＧＬ４３１９に対応する読出１Ｈ期間は２．０７μｓ、データドライバ１４−１〜１４−ｐからの距離が中程度のゲート線であるＧＬ８７８、ＧＬ８７７及びＧ８７６に対応する読出１Ｈ期間は１．６５μｓ、データドライバ１４−１〜１４−ｐからの距離が近いゲート線であるＧＬ６〜ＧＬ１に対応する読出１Ｈ期間は１．１μｓとなる。これらを合計した１フレーム分の読出１Ｈ期間の長さは、図５の中段に示す長さＬ２となる。
【００５９】
上記の通り、タイミングジェネレータ２４は、書込１Ｈ期間の平均値（すなわち、１．７０μｓ）と各々の読出１Ｈ期間の長さとの差分を算出し、算出した差分に基づいて読出１Ｈ期間の長さを補正する。例えば、補正前の読出１Ｈ期間の長さから０．１５μｓを減算した長さを補正後の読出１Ｈ期間の長さとする。データドライバ１４−１〜１４−ｐからの距離が遠いゲート線であるＧＬ４３２０及びＧＬ４３１９に対応する読出１Ｈ期間は１．９２μｓ、データドライバ１４−１〜１４−ｐからの距離が中程度のゲート線であるＧＬ８７８、ＧＬ８７７及びＧ８７６に対応する読出１Ｈ期間は１．５μｓ、データドライバ１４−１〜１４−ｐからの距離が近いゲート線であるＧＬ６〜ＧＬ１に対応する読出１Ｈ期間は０．９５μｓとなる。その結果、図５の下段に示すように、１フレーム分のトータルの読出１Ｈ期間の長さが、１フレーム分の書込１Ｈ期間の長さＬ１と同じ長さとなる。
【００６０】
これにより、１フレーム分の書き込み期間の長さと読み出し期間の長さとの差が縮小し、各々の期間の長さが一致するため、データドライバ内のメモリを用いて円滑にデータの書き込み及び読み出しを行うことが可能となる。
【００６１】
再び図２を参照すると、ラッチ＆レベルシフト回路２６は、階調電圧信号のドライバＩＣ１４Ａからの出力タイミングを決めるラッチクロック信号Ｌ−ＣＬＫに応じて、映像データＲ−Ｄａｔａをラッチし、出力電源電圧に応じた高電圧ビット信号（２値の高電圧デジタル信号）にレベル変換し、高電圧ビット信号ＨＢＳを出力する。
【００６２】
ＤＡＣ２７は、高電圧ビット信号ＨＢＳの入力を受け、高電圧ビット信号ＨＢＳに対応する階調レベル電圧を選択（デジタルアナログ変換）して、アナログの階調電圧信号としてアンプ２８へ供給する。
【００６３】
アンプ２８は、ＤＡＣ２７で選択された階調電圧信号を増幅してデータ線へ出力する。なお、図２において、メモリ２５、ラッチ＆レベルシフト回路２６、ＤＡＣ２７、アンプ２８の各ブロックは、ドライバＩＣ１４Ａの出力数に対応した回路群として構成される。
【００６４】
なお、ドライバＩＣ１４Ａの内部に設けられた設定情報記憶部２２が変調カーブを含む設定情報を記憶している例について説明したが、これとは異なり、データドライバの外部から各種設定情報を適宜供給する構成としてもよい。例えば、ドライバＩＣ１４Ａの外部に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等からなる設定記憶装置を設け、ゲートタイミング信号ＧＳ２のパルス幅の変調及び階調電圧信号Ｖｄのデータ期間の変調の設定を変更する変更設定情報を記憶させておいてもよい。
【００６５】
また、図２を特定ドライバ１４−１及び１４−ｐの構成として説明したが、特定ドライバ１４−１、１４−ｐ以外のデータドライバも図２と同様の構成としてもよい。その場合、特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１が入力されず、ゲートタイミング信号ＧＳ２を出力しない設定とする。例えば、図２の構成のデータドライバにおいて、表示コントローラ１２から送られる制御信号ＣＳＡ又は外部からの設定情報に基づき、タイミングジェネレータ２４内のゲートタイミングを調整する回路（図示せず）及びバッファ回路２９の動作を停止する設定を備えてもよい。これにより、ドライバＩＣ１４Ａは、供給する設定情報により特定ドライバとその他のデータドライバとを切り替えることができ、データドライバの汎用性を高めることができる。
【００６６】
また、特定ドライバ１４−１及び１４−ｐから特定ドライバ以外のデータドライバへタイミング調整の制御信号を供給する場合、特定ドライバ１４−１及び１４−ｐはバッファ２９から当該制御信号を出力する構成としてもよい。制御信号を受ける特定ドライバ以外のデータドライバは、ゲートタイミング信号ＧＳ１の代わりに制御信号を受ける構成としてもよい。
【００６７】
図６Ａは、データドライバ１４−１〜１４−ｐのうちの１つのデータドライバ１４におけるデータ線ＤＬｘへの出力に対応する映像データＶＤ及び内部信号の１フレーム期間のタイミングチャートを示している。図６Ａの上段は、シリアル化された映像データ信号ＶＤＳにおけるゲート線ＧＬｎ及びデータ線ＤＬｘに対応する映像データＶＤを表している。図６Ａの中段は、シリアル化された映像データ信号ＶＤＳがパラレル展開された各映像データＶＤのデータ期間を示している。ゲート線ＧＬｎ、ＧＬ（ｎ−１）、・・・、ＧＬ１の順（すなわち、データドライバから遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤが順次伝送されている。図６Ａの下段は、パラレル展開された映像データＶＤをメモリ２５へ書き込むタイミングを制御する書き込みクロック信号Ｗ−ＣＬＫを示している。なお、以下の説明では、データドライバ１４−１〜１４−ｐのうちの一つを指して、単にデータドライバ１４と称する。
【００６８】
図６Ａの上段に示すように、各映像データＶＤは、スタートパルスやコンフィグデータ等を含むオーバーヘッドＯＨと、データドライバ１４の出力数に対応した実データであるＲＧＢデータと、ダミーデータＤＤと、から構成されている。映像データ信号ＶＤＳは、データドライバ１４の出力数に応じた多数の映像データＶＤがシリアル化されている。例えば、映像データ信号ＶＤＳが、１ペア（２本）の伝送路の差動信号で伝送される場合、映像データ信号ＶＤＳは、図６Ａの中段に示す１データ期間に、データドライバ１４の出力数個の映像データＶＤを含んで構成され、映像データ信号ＶＤＳの周期は、１データ期間の出力数分の１とされる。したがって、映像データ信号ＶＤＳに埋め込まれたクロック信号ＣＬＫも、非常に高い周波数となっている。
【００６９】
図６Ａの中段に示すように、映像データ信号ＶＤＳの先頭及び末尾にはブランク期間（Ｖ−ｂｌａｎｋ、ｂｌａｎｋとして示す）が設けられている。ブランク期間には、各種設定情報を含む制御信号ＣＳが盛り込まれ、映像データ信号ＶＤＳと一体化された一連のシリアル信号として表示コントローラ１２からデータドライバ１４へ供給される。
【００７０】
タイミングジェネレータ２４は、周期一定の書き込みクロック信号Ｗ−ＣＬＫを含む書込アドレス信号ＷＡＳに基づいて、データドライバ１４の出力数に応じてパラレル展開された各映像データＶＤをメモリ２５に順次書き込む。
【００７１】
図６Ｂは、図６Ａと同様、データドライバ１４−１〜１４−ｐのうちの１つのデータドライバ１４におけるデータ線ＤＬｘへの出力に対応する映像データＶＤと内部信号の１フレーム期間のタイミングチャートを示している。ここでは、各映像データＶＤのデータ期間、映像データＶＤをメモリ２５から読み出すタイミングを制御する読み出しクロック信号Ｒ−ＣＬＫ、及びラッチクロック信号Ｌ−ＣＬＫのクロックタイミングを示している。また、図６Ｂでは、ラッチクロック信号Ｌ−ＣＬＫに基づき、データドライバ１４から出力される階調電圧信号Ｖｄｘと、各ゲート線に順次出力されるゲート信号の各タイミングを示すゲートＣＬＫも併せて示している。
【００７２】
図６Ｂに示すように、メモリ２５から読み出される各映像データＶＤは、読み出しクロック信号Ｒ−ＣＬＫに基づいて、メモリ２５への書込順と同じ順番で読み出される。すなわち、ゲート線ＧＬｎ、ＧＬ（ｎ−１）、・・・、ＧＬ１の順（データドライバ１４から遠い側から近い側に向かう順）に、各ゲート線の選択期間に対応する映像データＶＤがメモリ２５から順次読み出される。ここで、読み出しクロック信号Ｒ−ＣＬＫにおいては、データドライバ１４から遠い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ−ＣＬＫよりデータ期間が長く、データドライバ１４から近い画素行に書き込む映像データＶＤについては書込みクロック信号Ｗ−ＣＬＫよりデータ期間が短くなるように、クロックタイミングが変調されている。なお、上記の通り、タイミングジェネレータ２４が実行する読出アドレス信号ＲＡＳの水平走査期間の補正処理によって、１フレーム分のデータ書き込みのデータ期間とデータ読み出しのデータ期間とが一致するように調整がなされている。
【００７３】
データドライバ１４からデータ線へ出力するタイミング（１データ期間）を決めるラッチクロック信号Ｌ−ＣＬＫは、例えば、読み出しクロック信号Ｒ−ＣＬＫを１データ期間遅らせたクロック信号とされている。ラッチクロック信号Ｌ−ＣＬＫに基づいて、デジタルアナログ変換された階調電圧信号Ｖｄｘがデータドライバ１４からデータ線ＤＬｘへ出力される。図６Ｂにおいて、階調電圧信号Ｖｄｘが出力される各データ期間は、ラッチクロック信号Ｌ−ＣＬＫの立上りエッジから次の立上りエッジまでのタイミング（Ｔｈｎ、Ｔｈ（ｎ−１）、・・・、Ｔｈ１）で生成される。すなわち、データドライバ１４に近い側（データ線近端）の画素に供給されるデータ信号Ｖｄｘの１データ期間は短く、データドライバ１４から遠い側（データ線遠端）の画素に供給される階調電圧信号Ｖｄｘの１データ期間は長くなるように設定される。なお、図６Ｂの階調電圧信号Ｖｄｘの出力波形は、図示の便宜のために、最大階調電圧と最小階調電圧を交互に出力した波形例を示している。
【００７４】
ゲートＣＬＫ（図２のゲートタイミング信号ＴＳ）は、タイミングジェネレータ２４において、ゲートタイミング信号ＧＳ１と変調データ信号に基づき生成される。ゲートＣＬＫは、ラッチクロック信号Ｌ−ＣＬＫの立上りエッジ（１データ期間のタイミング）から所定の期間（ｄｈ（ｎ＋１）、ｄｈｎ、ｄｈ（ｎ−１）、・・・、ｄｈ１）ずれたタイミングに生成される。このゲートＣＬＫのタイミングに基づき、ゲート線ＧＬｎ、・・・ＧＬｋ・・・、ＧＬ１に対応したゲート信号Ｖｇｎ、・・・Ｖｇｋ・・・、Ｖｇ１の選択期間（すなわち、パルス幅）が設定される。ゲートＣＬＫのタイミングに基づき、バッファ２９において、ゲートドライバ１３Ａ及び１３Ｂの駆動回路に応じたゲートタイミング信号ＧＳ２が生成される。
【００７５】
なお、大画面の表示装置では、階調電圧信号の画素電極への充電率を高めるため、ゲート信号のプリチャージが行われる場合がある。ゲート信号のプリチャージを行う場合、画素電極へ充電する階調電圧信号を選択するゲート信号において、当該階調電圧のデータ期間に対応したゲート信号の選択期間に対し、複数個前の選択期間からゲート信号の選択期間を開始する。すなわち、複数の選択期間にわたるゲート信号のパルス幅に設定する。例えば、図６ＢのゲートＣＬＫで設定するゲート信号Ｖｇｋの選択期間Ｔｈｋに対し、複数個前の選択期間から選択期間Ｔｈｋまでパルス幅を拡張したゲート信号となるようにゲートタイミング信号ＧＳ２を生成するようにしてもよい。
【００７６】
図７は、本実施例のゲートドライバ１３Ａ又は１３Ｂから各ゲート線に出力されるゲート信号Ｖｇ１、・・・Ｖｇｋ・・・、Ｖｇｎと、データドライバ１４からデータ線ＤＬｘに出力される階調電圧信号Ｖｄｘの１フレーム期間における信号波形を示す図である。なお、階調電圧信号Ｖｄｘは、信号遅延に関する説明の便宜上、ゲート信号の選択期間（Ｔｈ１、Ｔｈｋ、Ｔｈｎ）に対応する１データ期間において低電位の階調電圧から高電位の階調電圧へ変化する信号波形を示す。
【００７７】
ここでは、階調電圧信号Ｖｄｘの供給に対して、データ線遠端の１データ期間をＴｈｎ、データ線近端の１データ期間をＴｈ１として示している。階調電圧信号Ｖｄｘに対する１データ期間は、データ線近端では１データ期間が短く、データ線遠端側に向かって１データ期間が長くなるように各データ期間が設定される。
【００７８】
データ線近端ではデータ線のインピーダンスの影響が小さいため、信号波形の立ち上がりの鈍りが小さい。従って、１データ期間Ｔｈ１が短くなっても、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルをそのままデータ線近端の画素電極に書き込むことができる。
【００７９】
これに対し、データ線遠端では、データ線インピーダンスの影響を大きく受けて信号波形の立ち上がりが大きく鈍る。しかしながら、１データ期間Ｔｈｎが長いため、データドライバ１４から出力された階調電圧信号Ｖｄｘの電圧レベルに到達することができ、当該電圧レベルをデータ線遠端の画素電極に書き込むことができる。これにより同一階調の全画面表示において、データ線インピーダンスに依存したデータ線方向の画素充電率を均一にすることができる。
【００８０】
一方、ゲート信号Ｖｇ１、・・・Ｖｇｎは、階調電圧信号Ｖｄｘの１データ期間に応じて、データ線近端から遠端に向かってパルス幅（選択期間）が広くなるように設定される。すなわち、データ線近端の画素を選択するゲート信号Ｖｇ１はパルス幅が短く、データドライバ遠端の画素を選択するゲート信号Ｖｇｎのパルス幅は長い。これによりデータ線方向の画素に対する同一の階調電圧信号の画素充電率を均一化することができる。なお、図７では、ゲート信号のパルス幅を１データ期間と同等に設定した例を示している。ここで、前述したように、ゲート信号のプリチャージを行うため、ゲート信号のパルス幅を拡幅してもよい。
【００８１】
また、ゲート信号Ｖｇ１〜Ｖｇｎは、データ線遠端からデータ線近端に向かう順、すなわちＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順に、ゲートドライバ１３Ａ及び１３Ｂから順次出力される。ゲート信号Ｖｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１でそれぞれ選択された階調電圧信号Ｖｄｘが、データ線ＤＬｘに順次出力される。
【００８２】
なお、ゲート信号Ｖｇ１〜Ｖｇｎの出力順を、図７とは逆にデータドライバ近端からデータドライバ遠端に向かう順、すなわちＶｇ１、・・・、Ｖｇｋ、・・・、Ｖｇｎの順とすることも可能である。ただし、この場合、映像データＶＤのメモリ２５からの読み出しは、当該映像データＶＤのメモリ２５への書込みより常に後になるため、メモリ２５から最初の映像データＶＤを読み出す読み出しクロック信号Ｒ−ＣＬＫのタイミングは、最初の映像データＶＤをメモリ２５に取り込む書き込みクロック信号Ｗ−ＣＬＫのタイミングより所定期間遅らせる必要がある。この場合、タイミングジェネレータ２４は、図３に示す変調カーブとは逆のカーブを用いて読出アドレス信号ＲＡＳの水平走査期間の補正を行うことにより、１フレーム分のデータ書き込み期間とデータ読み出し期間とを一致させることが可能である。
【００８３】
一方、図７に示すようにＶｇｎ、・・・、Ｖｇｋ、・・・、Ｖｇ１の順にゲート信号を出力する場合、映像データＶＤを読み出す読み出しクロック信号Ｒ−ＣＬＫのクロックタイミングの周期は、当該映像データＶＤをメモリ２５に書込む書き込みクロック信号Ｗ−ＣＬＫの一定のクロックタイミングの周期と比べて、読み出し開始直後は周期が長く、徐々に周期が短くなる。このため、最初の映像データＶＤの読み出しを、最初の映像データＶＤの書き込みから少しだけ遅れたタイミングから開始することができる。
【００８４】
また、本実施例では、データ信号Ｖｄｘとゲート信号Ｖｇ１〜Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを、ゲートドライバ１３Ａ又は１３Ｂからの距離に応じて調整する。例えば、ゲート線遠端では、ゲート信号Ｖｇｎがオフする（ハイレベルからローレベルへ変化する）タイミングが遅いため、次のゲート信号Ｖｇ（ｎ−１）で選択すべき階調電圧信号までゲート信号Ｖｇｎで選択して画素電極に誤充電が生じないように、タイミング差ｄｈｎを大きく設定する必要がある。なお、データドライバ１４からのデータ線上の距離に応じてもタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎを可変にするように構成してもよい。
【００８５】
なお、図７では、データ信号Ｖｄｘとゲート信号Ｖｇ１〜Ｖｇｎとのタイミング差ｄｈ１、・・・ｄｈｋ・・・ｄｈｎのタイミング差は、それぞれのゲート信号の選択期間の終了タイミングと、データ信号Ｖｄｘの各データ期間の終了タイミングとのタイミング差で設定されている。
【００８６】
図８は、映像データＶＤに対応した階調電圧信号Ｖｄｘを書き込む際の１データ期間と、データドライバ１４からの各ゲート線ＧＬ１、…、ＧＬｎの位置との対応関係を示す図である。
【００８７】
本実施例の表示装置１００とは異なり、データドライバからのゲート線の位置に関わらず階調電圧信号Ｖｄｘの書き込み期間を一定とした場合、破線Ａとして示すように、１データ期間の長さは一定（図８に示す一定値Ｔｏ）となる。
【００８８】
これに対し、本実施例の表示装置１００では、実線Ｂとして示すように、データドライバ１４に近いゲート線ＧＬ１側の１データ期間及びゲート選択期間は短く、データドライバ１４から遠いゲート線ＧＬｎ側の１データ期間及びゲート選択期間は長く設定される。なお、実線Ｂの特性曲線は、データドライバ１４からのゲート線位置に対応するデータ線のインピーダンス（配線抵抗と配線容量の積）に依存した曲線となる。
【００８９】
そして、本実施例の表示装置１００は、１データ期間を最小値Ｔｈから最大値Ｔｍまで変化させるとともに、１フレーム期間内のその平均値がＴｏの近傍となるように設定する。例えば、本実施例のタイミングジェネレータ２４は、上記の通り読出アドレス信号ＲＡＳの水平走査期間の補正を行い、読み出しクロック信号Ｒ−ＣＬＫの周期の平均値が、周期一定の書込みクロック信号Ｗ−ＣＬＫの周期の平均値と同等となるように調整する。これにより、メモリ２５に書込む書き込みデータＷ−Ｄａｔａと読み出しデータＲ−Ｄａｔａとの差分が極小化され、メモリ２５の容量を抑えることができる。また、上記のような読み出しクロック信号Ｒ−ＣＬＫの制御によれば、図６Ａ及び図６Ｂに示すように、書込みのトータル時間と読み出しのトータル時間とが、どちらもそれぞれ１フレーム期間内に納まるように制御される。
【００９０】
以上のように、本実施例の表示装置１００では、データドライバ１４−１〜１４−ｐから映像データＶＤの書き込み対象である画素までの距離に応じて、データ線近端では１データ期間が短く、データ線遠端では１データ期間が長い階調電圧信号Ｖｄ１〜Ｖｄｍを生成し、データ線ＤＬ１〜ＤＬｍに印加する。また、特定ドライバであるデータドライバ１４−１及び１４−ｐは、階調電圧信号の１データ期間に合わせて、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲートタイミング信号ＧＳ２を生成する。ゲートタイミング信号ＧＳ２を受けるゲートドライバは、映像データの書き込み対象である画素までのデータドライバからの距離に応じてゲート線の選択期間が変化するゲート線信号Ｖｇ１〜Ｖｇｎを生成し、ゲート線ＧＬ１〜ＧＬｎに印加する。
【００９１】
かかる構成によれば、表示コントローラ１２は、データドライバ１４−１〜１４−ｐに向けて、一定周期でシリアル化されて一体化された映像データ信号ＶＤＳ、クロック信号ＣＬＫ、制御信号ＣＳ、及び一定周期のゲートタイミング信号ＧＳ１を送信する。このため、表示コントローラ１２とデータドライバ１４−１〜１４−ｐとの間の信号伝送では、変調信号を伝送することによる伝送周波数の大幅な増加が生じない。また、伝送周波数の増加に応じて、伝送経路の部品においてその性能を上げるために変更する必要がない。
【００９２】
また、本実施例の表示装置１００では、データ信号Ｖｄｘの生成及び出力だけでなく、ゲートタイミング信号ＧＳ２の生成をデータドライバ１４−１及び１４−ｐが行う。従って、表示コントローラ１２（ＴＣＯＮ−ＩＣ３１）の構成の変更は不要であり、データドライバ１４−１〜１４−ｐの構成の変更に集約することができる。
【００９３】
従って、本発明に係る表示装置によれば、装置規模の増大を抑えつつ、画質の劣化を抑制することが可能となる。
【００９４】
また、本実施例の表示装置１００では、データドライバ内のメモリ２５へのデータ書き込みの１水平期間の平均とデータ読み出しの１水平期間の平均とが一致するように、タイミングジェネレータ２４が読出アドレス信号ＲＡＳの水平走査期間の補正を行う。これにより、１フレーム分のデータ書き込みの期間の長さとデータ読み出しの期間の長さとが一致するように調整がなされるため、円滑にメモリ２５へのデータの書き込み及びメモリ２５からのデータの読み出しを行うことができる。また、データ書き込みのタイミングとデータ読み出しのタイミングとの違いに応じた大容量のメモリが必要となることもないため、チップサイズを抑えることが可能となる。
【００９５】
従って、本発明に係る表示装置によれば、チップサイズの増大を抑えつつ、データドライバ内のメモリに対するデータの書き込み及び読み出しを円滑に行うことが可能となる。
【００９６】
なお、上記実施例とは異なり、メモリがドライバＩＣの内部ではなく、外部に設けられていてもよい。図９は、かかるドライバＩＣ１４Ｂの主要ブロックの構成を示すブロック図である。
【００９７】
ドライバＩＣ１４Ｂは、デコーダ４１、エンコーダ４２を有する。ＰＬＬ２３、タイミングジェネレータ２４、デコーダ４１及びエンコーダ４２は、タイミング制御部４０を構成している。
【００９８】
メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている。なお、メモリ４３は、ドライバＩＣ１４Ｂの外部に設けられている点以外については、図２に示すメモリ２５と同様の機能を有する。
【００９９】
デコーダ４１は、タイミングジェネレータ２４とメモリ４３との間に設けられている。デコーダ４１は、タイミングジェネレータ２４から出力された書込アドレス信号ＷＡＳ及び読出アドレス信号ＲＡＳを、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ書き込みデータバス数及び伝送周波数に応じた信号にデコードして、メモリ４３に送出する。
【０１００】
エンコーダ４２は、メモリ４３とラッチ＆レベルシフト回路２６との間に設けられている。エンコーダ４２は、読出アドレス信号ＲＡＳに応じてメモリ４３から読み出されたデータを、メモリ４３とドライバＩＣ１４Ｂとの間をつなぐ読み出しデータバス数及び伝送周波数に応じた信号に基づいてエンコードし、読み出しデータＲ−Ｄａｔａとしてラッチ＆レベルシフト回路２６に送出する。
【０１０１】
なお、デコーダ４１及びエンコーダ４２以外の機能ブロックの構成及び動作は、上記実施例の各機能ブロックと同様である。
【０１０２】
このように、メモリ４３がドライバＩＣ１４Ｂと別個に設けられている場合であっても、上記実施例と同様の効果を得ることができる。
【０１０３】
また、かかる構成によれば、メモリ４３をドライバＩＣ１４Ｂよりも微細なプロセスで実現することが可能である。従って、メモリ容量が比較的大きい場合には、上記実施例のようにドライバＩＣにメモリを内蔵する場合よりもシステムコストを抑えることが可能となる。
【０１０４】
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、表示装置１００が液晶表示装置である場合について説明したが、これとは異なり、有機ＥＬ（Electro Luminescence）表示装置であってもよい。表示装置１００が有機ＥＬ表示装置である場合、画素部Ｐ11〜Ｐnmの各々は、有機ＥＬ素子と、有機ＥＬ素子に流す電流を制御する薄膜トランジスタと、を備える。画素部Ｐ11〜Ｐnmに供給された階調電圧信号Ｖｄ１〜Ｖｄｍに応じて薄膜トランジスタが有機ＥＬ素子に流す電流を制御し、その電流に応じて有機ＥＬ素子の発光輝度が変化することにより、表示が行われる。有機ＥＬ表示装置においても、本発明を適用することにより、輝度むらを抑えた表示を行うことが可能となる。
【０１０５】
また、表示パネル１１は、カラーＦＨＤ（Full High Definition）パネルであっても良く、４Ｋパネルや８Ｋパネルであってもよい。
【０１０６】
また、上記実施例では、１フレーム分のデータ読み出し期間の長さが１フレーム分のデータ書き込み期間の長さよりも長い場合を例として、タイミングジェネレータ２４が読出アドレス信号ＲＡＳを補正する構成について説明した。しかし、本発明は、１フレーム分のデータ読み出し期間の長さが１フレーム分のデータ書き込み期間の長さよりも短い場合にも適用が可能である。このような場合であっても、変調カーブに示されるデータ期間の長さの平均値から書き込みアドレス信号ＷＡＳの水平走査期間の長さの平均値を減算した値を読出アドレス信号ＲＡＳの水平走査期間の長さから減算して読出アドレス信号ＲＡＳの水平走査期の補正を行う事により、１フレーム分のデータ読み出し期間の長さと１フレーム分のデータ書き込み期間の長さとを一致させることが可能である。
【０１０７】
また、上記実施例では、メモリ２５へのデータ書き込みの１フレーム分の期間とメモリ２５からのデータ読み出しの１フレーム分の期間とが一致するように、タイミングジェネレータ２４が読出１Ｈ期間を補正する例について説明した。しかし、必ずしもデータ書き込みの期間とデータ読み出しの期間とを厳密に一致させる必要はなく、少なくともこれらの期間の長さの差が縮小するように補正を行うように構成されていればよい。
【符号の説明】
【０１０８】
１００  表示装置
１１  表示パネル
１２  表示コントローラ
１３Ａ，１３Ｂ  ゲートドライバ
１４−１〜１４−ｐ  データドライバ
１５  設定記憶装置
２０  レシーバ
２１  ピクセル制御部２１
２２  設定情報記憶部
２３  ＰＬＬ
２４  タイミングジェネレータ
２５  メモリ
２６  ラッチ＆レベルシフト
２７  ＤＡＣ
２８  アンプ
２９  バッファ
３１  読出１Ｈ期間取得部
３２  変調カーブ平均算出部
３３  書込１Ｈ期間平均算出部
３４  書込アドレス生成部
３５  差分算出部
３６  補正部
３７  読出アドレス生成部
４０  タイミング制御部
４１  デコーダ
４２  エンコーダ
４３  メモリ
【要約】      （修正有）【課題】装置規模の増大及び画質の劣化を抑制し、ドライバ内のメモリに対する書き込み及び読み出しを円滑に行うデータドライバを提供する。【解決手段】データドライバは、マトリクス状に設けられた画素部に接続され、複数本のゲート線を示す水平走査ラインの各々に対応する映像データ信号の供給を受け、階調電圧信号の書き込みデータ期間の長さがデータドライバから画素部の各々までの距離に応じた長さとなる変調データ信号を生成する変調データ信号生成部と、映像データ信号のデータ期間に応じたタイミングでメモリに書き込み、変調データ信号のデータ期間を映像データ信号のデータ期間の長さの平均値と変調データ信号のデータ期間の長さの平均値との差分に基づいて補正したタイミングで読み出すタイミング制御部と、読み出された映像データ信号を階調電圧信号に変換するデジタルアナログ変換回路と、階調電圧信号を出力する増幅回路と、を有する。【選択図】図４【図１】
0006744456.tif 000002
【図２】
0006744456.tif 000003
【図３】
0006744456.tif 000004
【図４】
0006744456.tif 000005
【図５】
0006744456.tif 000006
【図６Ａ】
0006744456.tif 000007
【図６Ｂ】
0006744456.tif 000008
【図７】
0006744456.tif 000009
【図８】
0006744456.tif 000010
【図９】
0006744456.tif 000011