(57)【特許請求の範囲】
【請求項１】
レーザダイオードに駆動電流を供給する電源回路と、
前記レーザダイオードに対して並列的に接続されて入力された変調信号に応じて前記駆動電流をバイパスさせるドライバ回路とを備え、
前記ドライバ回路は、カスコード接続された複数のＮＭＯＳトランジスタであり、
前記ＮＭＯＳトランジスタのうちの最下段に位置する最下段トランジスタは、ゲート端子に対して前記変調信号が印加されており、
前記ＮＭＯＳトランジスタのうちの最下段より上段に位置する上段トランジスタは、ゲート端子に対して、前記上段トランジスタの直下段に位置するトランジスタの最小ゲート−ソース間電圧と最大ドレイン−ソース間電圧との和からなる上段用バイアス電位が印加されている
ことを特徴とする直接変調レーザ駆動回路。
【請求項２】
請求項１に記載の直接変調レーザ駆動回路において、
前記電源回路は、定電圧源と前記レーザダイオードの間に接続された定電流源であることを特徴とする直接変調レーザ駆動回路。
【請求項３】
請求項１に記載の直接変調レーザ駆動回路において、
前記電源回路は、定電圧源と前記レーザダイオードの間に接続された高周波チョークコイルを含むことを特徴とする直接変調レーザ駆動回路。
【請求項４】
請求項１に記載の直接変調レーザ駆動回路において、
前記電源回路は、定電圧源と前記レーザダイオードとの間に接続されて、電流制御用バイアス電位に基づいて前記駆動電流を一定に制御するＰＭＯＳの電流制御トランジスタを含むことを特徴とする直接変調レーザ駆動回路。
【請求項５】
請求項４に記載の直接変調レーザ駆動回路において、
前記上段用バイアス電位と前記上段トランジスタのゲート端子の間に接続されて、高周波ノイズ成分を除去するＲＣローパスフィルタを含む上段用デカップリング回路と、
前記電流制御用バイアス電位と前記ＰＭＯＳの電流制御トランジスタのゲート端子との間に接続されて、高周波ノイズ成分を除去するＲＣローパスフィルタを含む電源用デカップリング回路と、
前記ＰＭＯＳの電流制御トランジスタのソース端子と接地電位との間に接続されたデカップリングキャパシタと
をさらに備えることを特徴とする直接変調レーザ駆動回路。
【請求項６】
請求項４に記載の直接変調レーザ駆動回路において、
前記最下段トランジスタのソース端子と接地電位の間に接続された、抵抗素子およびインダクタの直列回路と、
前記最下段トランジスタのソース端子と前記接地電位の間に接続されたキャパシタと、
一端に電流制御用バイアス電位が印加され、他端が前記電流制御トランジスタのゲート端子に接続された入力抵抗素子、前記電流制御トランジスタのゲート端子と前記最下段トランジスタのゲート端子の間に接続された容量素子、および前記最下段トランジスタのゲート端子と前記接地電位の間に接続された、抵抗素子およびインダクタの直列回路とを含むハイパスフィルタと
をさらに備えることを特徴とする直接変調レーザ駆動回路。
【請求項７】
請求項６に記載の直接変調レーザ駆動回路において、
前記上段用バイアス電位と前記上段トランジスタのゲート端子の間に接続されて、高周波ノイズ成分を除去するＲＣローパスフィルタを含む上段用デカップリング回路と、
前記電流制御用バイアス電位と前記入力抵抗素子の一端との間に接続されて、高周波ノイズ成分を除去するＲＣローパスフィルタを含む電源用デカップリング回路と
をさらに備えることを特徴とする直接変調レーザ駆動回路。
【請求項８】
請求項４に記載の直接変調レーザ駆動回路において、
前記最下段トランジスタのソース端子と接地電位の間に接続された、抵抗素子およびインダクタの直列回路と、
前記最下段トランジスタのソース端子と前記接地電位の間に接続されたキャパシタと、
一端に前記変調信号の同相信号が印加され、他端が前記電流制御トランジスタのゲート端子に接続された入力容量素子、前記容量素子の一端と前記接地電位の間に接続された抵抗素子およびインダクタの直列回路、および前記電流制御用バイアス電位と前記容量素子の他端の間に接続された抵抗素子を含むハイパスフィルタと
をさらに備えることを特徴とする直接変調レーザ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤ（Laser Diode）の光強度を直接変調するＤＭＬ（Directly Modulated Laser：直接変調レーザ）を駆動する際に用いられるシャント型ＬＤ駆動技術に関する。
【背景技術】
【０００２】
近年、通信トラヒックの増大に伴い、光ファイバを利用した光通信ネットワークの大容量化が求められている。特に、通信ネットワークの主要な規格要素であるＥｔｈｅｒｎｅｔ（登録商標）の大容量化が進みつつある。このような大容量化に伴って、Ｅｔｈｅｒｎｅｔの標準規格は、１０ＧｂＥおよび４０ＧｂＥの標準化が完了しており、さらなる大容量化を目指した１００ＧｂＥの標準化が完了しつつある。【０００３】
１００ＧＢａｓｅ−ＬＲ４／ＥＲ４光伝送システムの構成例では、図１８に示すように、破線で囲まれた送信フロントエンドにおいて、低消費電力で高速動作可能なＬＤドライバとして、シャント型回路構成を用いたＬＤドライバが報告されている。【０００４】
また、シャント型ＬＤドライバを用いた送信フロントエンドの構成例では、図１９に示すように、破線で囲まれた部分がシャント型ＬＤドライバ部である。ＬＤに対して並列にシャント型ＬＤドライバ部を付加することでＬＤドライバ部のスイッチをＯＮ／ＯＦＦさせて図２０Ａ，図２０Ｂ，図２０Ｃ，図２０Ｄのように情報を載せることが可能である（非特許文献１：Ｆｉｇ．４）。また、シャント型ＬＤドライバは出力抵抗が高いため、ＬＤとモノリシックに集積されるか、もしくはＬＤと同一のパッケージ内に実装される。そのため、インピーダンス整合を取る必要がなく、低消費電力で高速動作可能である。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】A. Moto, T. Ikagawa, S. Sato, Y. Yamasaki, Y. Onishi, and K. Tanaka，"A low power quad 25.78-Gbit/s 2.5 V laser diode driver using shunt-driving in 0.18 mm SiGe-BiCMOS"，Compound Semiconductor Integrated Circuit Symposium，2013
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図２１に示すような、ＬＤのアノードにドライバ部をＤＣ結合で直接負荷された構成において、ドライバにＣＭＯＳプロセスを用いた場合、ＬＤのアノードにかかる電圧とトランジスタのドレインにかかる電圧が共通になる。【０００７】
しかしながら、近年のＣＭＯＳプロセスの微細化に伴いトランジスタの耐圧が低下する傾向にあるため、図２１に示すような関連するシャント型ＬＤドライバでは、トランジスタのドレイン−ソース間にかかる電圧が耐圧を超えて破壊されてしまうという問題点があった。また、ＬＤの緩和振動周波数ｆrにおいてＥＯ  ｒｅｓｐｏｎｓｅに共振状のピークがあり、この共振状のピークにより、光波形にオーバーシュートや歪みが生じてしまうという問題点もあった。【０００８】
本発明はこのような課題を解決するためのものであり、トランジスタの破壊を回避できるＤＭＬ駆動技術を提供することを目的としている。
【課題を解決するための手段】
【０００９】
このような目的を達成するために、本発明にかかるＤＭＬ駆動回路は、レーザダイオードに駆動電流を供給する電源回路と、前記レーザダイオードに対して並列的に接続されて入力された変調信号に応じて前記駆動電流をバイパスさせるドライバ回路とを備えるＤＭＬ駆動回路であって、前記ドライバ回路は、カスコード接続された複数のＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのうちの最下段に位置する最下段トランジスタは、ゲート端子に対して前記変調信号が印加されており、前記ＮＭＯＳトランジスタのうちの最下段より上段に位置する上段トランジスタは、ゲート端子に対して、前記上段トランジスタの直下段に位置するトランジスタの最小ゲート−ソース間電圧と最大ドレイン−ソース間電圧との和からなる上段用バイアス電位が印加されている。
【発明の効果】
【００１０】
本発明によれば、ドライブ回路のトランジスタがＯＦＦした際のドレイン−ソース間電圧ＶDSが最大電圧ＶDSmaxを超えないよう抑制されるため、ＶDSが耐圧を超えた際に発生する、トランジスタの破壊を回避することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態にかかるＤＭＬ駆動回路の構成を示す回路図である。
【図２】図２は、第１の実施の形態にかかるカスコード構成用トランジスタのＩ−Ｖ特性を示すグラフである。
【図３】図３は、図１のＤＭＬ駆動回路の派生回路構成例である。
【図４】図４は、第２の実施の形態にかかるＤＭＬ駆動回路の構成を示す回路図である。
【図５】図５は、第２の実施の形態にかかる電流制御トランジスタのＩ−Ｖ特性を示すグラフである。
【図６】図６は、図４のＤＭＬ駆動回路の派生回路構成例である。
【図７】図７は、図４のＤＭＬ駆動回路の他の派生回路構成例である。
【図８】図８は、第３の実施の形態にかかるＤＭＬ駆動回路の構成を示す回路図である。
【図９】図９は、図８によるＬＤのＥＯ  ｒｅｓｐｏｎｓｅを示すグラフである。
【図１０Ａ】図１０Ａは、共振状ピークの光波形への影響（ＩLD波形）を示すグラフである。
【図１０Ｂ】図１０Ｂは、共振状ピークの光波形への影響（光波形）を示すグラフである。
【図１１】図１１は、ＥＯ  ｒｅｓｐｏｎｓｅの補償動作を示すグラフである。
【図１２】図１２は、第４の実施の形態にかかるＤＭＬ駆動回路の構成を示す回路図である。
【図１３】図１３は、第４の実施の形態にかかる駆動電流の周波数特性を示すグラフである。
【図１４】図１４は、図１２のＤＭＬ駆動回路の派生回路構成例である。
【図１５】図１５は、図１２のＤＭＬ駆動回路の他の派生回路構成例である。
【図１６】図１６は、図１５によるＬＤのＥＯ  ｒｅｓｐｏｎｓｅを示すグラフである。
【図１７Ａ】図１７は、緩和振動周波数における大信号光波形例（ＬＤ単体での駆動の場合）である。
【図１７Ｂ】図１７は、緩和振動周波数における大信号光波形例（図１５のＤＭＬ駆動回路１０によるＬＤ駆動の場合）である。
【図１８】図１８は、１００ＧＢａｓｅ−ＬＲ４／ＥＲ４光伝送システムの構成例である。
【図１９】図１９は、シャント型ＬＤドライバを用いた送信フロントエンドの構成例である。
【図２０Ａ】図２０Ａは、図１９の送信フロントエンドの回路例（ＳＷ＝ＯＦＦ）である。
【図２０Ｂ】図２０Ｂは、図１９の送信フロントエンドの動作例（ＳＷ＝ＯＦＦ）である。
【図２０Ｃ】図２０Ｃは、図１９の送信フロントエンドの回路例（ＳＷ＝ＯＮ）である。
【図２０Ｄ】図２０Ｄは、図１９の送信フロントエンドの動作例（ＳＷ＝ＯＮ）である。
【図２１】図２１は、関連するシャント型ＬＤドライバを用いた送信フロントエンドの構成例である。
【発明を実施するための形態】
【００１２】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかるＤＭＬ駆動回路１０について説明する。
【００１３】
本実施の形態にかかるＤＭＬ駆動回路１０は、光伝送システムの送信フロントエンドにおいて、ＬＤ（Laser Diode）の光強度を直接変調するＤＭＬ（Directly Modulated Laser：直接変調レーザ）を駆動する際に用いられるシャント型ＬＤ駆動回路である。本実施の形態では、電流源負荷型の構成例について説明する。
【００１４】
本実施の形態にかかるＤＭＬ駆動回路１０は、図１に示すように、ＬＤに駆動電流を供給する電源回路１２と、ＬＤに対して並列的に接続されて入力された変調信号に応じて駆動電流をバイパスさせるドライバ回路１１とから構成されており、このドライバ回路１１のトランジスタがカスコード接続された２つのトランジスタから構成されていることを特徴とする。
【００１５】
ドライバ回路１１は、カスコード接続のうち下段に配置されて、ゲート端子に変調信号ＶGN1が印加され、ソース端子が接地電位ＧＮＤに接続されているＮＭＯＳの最下段トランジスタＴN1と、カスコード接続のうち上段に配置されて、ゲート端子に上段用バイアス電位ＶGN2が印加され、ソース端子がＴN1のドレイン端子に接続され、ドレイン端子がＬＤのアノード端子に接続されているＮＭＯＳの上段トランジスタＴN2とから構成されている。
【００１６】
一方、電源回路１２は、定電圧源ＶCVとＬＤの間に接続された定電流源ＩSから構成されており、ＬＤは、アノード端子が定電流源ＩSに接続されており、カソード端子がＧＮＤに接続されている。
【００１７】
すなわち、この送信フロントエンド１は、ドライバ回路１１を構成するＴN2のドレイン端子をＬＤのアノード端子に直接負荷する構成である。ＴN1に印加されるＶGN1の最大値および最小値をそれぞれＶGN1maxおよびＶGN1minとすると、ＶGN1がＶGN1minとなる時、ＬＤのアノード−カソード間電圧ＶLDが最大値ＶLDmaxとなる。
【００１８】
この際、ＴN1およびＴN2のドレイン−ソース間電圧ＶDS1およびＶDS2が、それぞれＶDS1max、ＶDS2maxであるものとし、これらがＶDS1max＝ＶDS2max＝ＶLDmax／２を満たすように分圧されるためには、ＴN1およびＴN2のトランジスタサイズが等しいことが望ましく、またＴN2のゲート電圧ＶGN2が次の式（１）を満たす必要がある。ＶGN2が式（１）を満たすことで、ＴN1およびＴN2がそれぞれＯＦＦする際のゲート−ソース間電圧が等しくなり、ＶDS1max＝ＶDS2max＝ＶLDmax／２となる。
【００１９】
【数１】
0006683825.tif 000002
【００２０】
なお、ＴN1のゲート端子とＧＮＤとの間に接続された抵抗素子Ｒmは入力整合用の抵抗であり、５０Ω系の入力伝送線路である場合、Ｒmは５０Ωとなる。また、ＩSから供給される定電流をＩCCとし、ＤＭＬ駆動回路１０へ流れるバイパス（引き抜き）電流をＩDNとし、ＬＤへ流れる駆動電流をＩLDとした場合、ＩCC＝ＩDN＋ＩLDとなる。
【００２１】
図２において、ＶGSmax、ＶGSbias、ＶGSminがそれぞれトランジスタのゲート−ソース間電圧ＶGSの最大値、バイアス値、最小値であり、ＩDNmax、ＩDNbias、ＩDNminがそれぞれＩDNの最大電流、バイアス電流、最小電流である。また、ＶDSmaxはトランジスタのドレイン−ソース間電圧の耐圧値を示している。
【００２２】
図２に示すように、第１の実施の形態にかかるカスコード構成用トランジスタのＩ−Ｖ特性では、ＩDNがＩDNmaxの時、ＩLDは最小電流値（＝ＩLDmin）となり、ＩDNがＩDNminの時、ＩLDは最大電流値（＝ＩLDmax）となる。図２のうち点線がカスコード接続をせずに下段トランジスタのみでドライバが構成された際のトランジスタのＩ−Ｖ特性である。下段トランジスタのみで構成されている際は、トランジスタがＯＦＦした際のＶDSがＶDSmaxを超えてしまうが、カスコード構成を用いることで、下段のトランジスタにかかる電圧を分圧し、破線で示したＩ−Ｖ特性となる。
【００２３】
このように、トランジスタがＯＦＦした際のＶDSがＶDSmaxを超えないよう抑制されるため、ドレイン−ソース間にかかる電圧が耐圧を超えた際に発生する、トランジスタの破壊を回避することが可能となる。
【００２４】
図１のＤＭＬ駆動回路の派生回路構成例として、図３に示すような、上段トランジスタに関する多段接続例がある。上段トランジスタＴN2を、多段接続された複数のトランジスタＴN2〜ＴNnでカスコード構成にすることで、ＴN1にかかる電圧を２段の構成に比べて減少させることが可能である。例えば、ｎ段のカスコード構成にすることで各段のトランジスタにかかる電圧はＬＤのアノード−カソード間電圧の１／ｎまで低減することができる。
【００２５】
［第２の実施の形態］
次に、図４を参照して、本発明の第２の実施の形態にかかるＤＭＬ駆動回路１０について説明する。本実施の形態では、ＰＭＯＳ負荷型の構成例について説明する。
【００２６】
本実施の形態にかかるＤＭＬ駆動回路１０は、図１と比較して、電源回路１２の定電流源ＩSを、定電圧源ＶSSとＬＤの間に接続されたＰＭＯＳの電流制御トランジスタＴP1に置換したものである。
図４に示すように、ＴP1のゲート端子には、電流制御用のバイアス電位ＶGP1が印加されており、ソース端子が定電圧源Ｖssに接続され、ドレイン端子がＬＤのアノード端子に接続されている。ＴP1に流れる電流をＩDP1とすると、ＩDP1＝ＩDN＋ＩLDとなる。
【００２７】
図５に示すように、第２の実施の形態にかかる電流制御トランジスタのＩ−Ｖ特性において、ＶGP1、ＶSSが直流電圧であるためＴP1のゲート−ソース間電圧はＶGP1−ＶSSとなり、ＶGP1Sで示す曲線となる。ＩDP1max、ＩDP1minがそれぞれ最大電流値、最小電流値である。また、ＩDP1maxにおける｜ＶDS｜はＶDSP1maxで、ＩDP1minにおける｜ＶDS｜はＶDSP1minである。ＶDSP1maxの時、ＬＤはＯＦＦ状態で、ＶDSP1minの時、ＬＤはＯＮ状態となる。ＬＤのＯＮ／ＯＦＦ状態におけるＩDP1、ＩDN、ＩLDは、次の式（２）および式（３）の関係式を満たす。
【００２８】
【数２】
0006683825.tif 000003
【数３】
0006683825.tif 000004
【００２９】
図４のＤＭＬ駆動回路の派生回路構成例として、図６に示すような、電流制御トランジスタＴP1に関する多段接続例がある。ＰＭＯＳトランジスタにおいても、微細化プロセスに伴って、耐圧の低下が進行している。そこで、図６に示すように、ＴP1を、多段接続された複数のＰＭＯＳトランジスタＴP1〜ＴPnでカスコード構成にすることで、ＴP1にかかる電圧を分圧して、耐圧を超えた動作による破壊を防ぐことが可能である。この際、図３に示した上段トランジスタの多段接続例を適用してもよく、前述と同様な効果を得ることができる。
【００３０】
図４のＤＭＬ駆動回路の他の派生回路構成例として、図７に示すような、電源共振の抑制構成例がある。この構成例では、図４と比較して、上段用バイアス電位ＶGN2と上段トランジスタＴN2のゲート端子の間に、高周波ノイズ成分を除去する上段用デカップリング回路（上段用デカップラ）１３が接続されている。また、電流制御用バイアス電位ＶGP1と電流制御トランジスタＴP1のゲート端子との間に、高周波ノイズ成分を除去する電源用デカップリング回路（電源用デカップラ）１４が接続されている。
【００３１】
これら上段用デカップリング回路１３および電源用デカップリング回路１４は、抵抗素子Ｒdecと容量素子ＣdecのＲＣローパスフィルタからなる。また、ＴP1のソース端子とＧＮＤとの間にデカップリングキャパシタＣdecが接続されている。なお、帯域が劣化するため、ＴP1のソース端子に抵抗素子は付加していない。
【００３２】
これら上段用デカップリング回路１３および電源用デカップリング回路１４は、次の式（４）に示すような、カットオフ周波数ｆCからなるローパスフィルタの周波数特性を持っている。これにより、ＶGN2やＶGP1とに重畳する高周波成分が、上段用デカップリング回路１３および電源用デカップリング回路１４により低減されて、高周波成分による電源共振を抑制することが可能である。
【００３３】
【数４】
0006683825.tif 000005
【００３４】
［第３の実施の形態］
次に、図８を参照して、本発明の第３の実施の形態にかかるＤＭＬ駆動回路１０について説明する。本実施の形態では、高周波チョークコイル負荷型の構成例について説明する。
【００３５】
本実施の形態にかかるＤＭＬ駆動回路１０は、図１と比較して、電源回路１２の定電流源ＩSを、定電圧源ＶSSと高周波チョークコイルＬCとに置換したものである。
図８に示すように、ＬCの一端がＶSSに接続され、他端がＬＤのアノード端子に接続されている。
【００３６】
ＬCは、ＤＣバイアス印加時において短絡とみなすことができ、高周波信号印加時にはオープンとみなすことができる。ＶSSからのＤＣバイアスがドライバ回路１１とＬＤに印加される。また、ＶGN1に印加される電圧振幅に対応してバイパス（引き抜き）ＩDNは変調電流ＩAMPだけ変調される。ＩLDの変調電流はＩAMPと等しくなる。ＤＣバイアス印加時からＮＭＯＳトランジスタＴN1がＯＮする方向へ、変調信号ＶGN1の電圧が変化した時、ＩLDはＩLD_biasから減少する。逆にＤＣバイアス印加時からＴN1がＯＦＦする方向へＶGN1に変調信号ＶGN1の電圧が変化した時、ＩLDはＩLD_biasから増加する。
【００３７】
図８によるＬＤのＥＯ  ｒｅｓｐｏｎｓｅは、図９に示すように、緩和振動周波数ｆrにおいてＥＯ  ｒｅｓｐｏｎｓｅに共振状のピークがあり、共振状のピークはＬＤへのバイアス電流ＩLD_biasが小さくなるにつれて大きくなる。この共振状のピークにより、光波形にオーバーシュートや歪みが生じる。
【００３８】
共振状ピークの光波形への影響は、図１０ＡのＩLD波形および図１０Ｂの光波形に示すように、ＩLDがパルス状の電流波形である場合、光波形の立ち上がり時間は早くなり、オーバーシュートと歪みのある光波形となる。また、立下り時間に関しては、遅くなる。このように共振状ピークが大きい、低バイアス電流の条件で大信号振幅のパルス電流がＬＤに注入された際、光波形は立ち上がり時間が急峻で立下り時間が遅い、オーバーシュートおよび歪みを伴った波形となる。
【００３９】
本実施の形態では、図１１に示すように、ＬＤ単体のＥＯ  ｒｅｓｐｏｎｓｅ  が持つ共振状のピークに対して打ち消し合うようなＩLD特性に基づいて、ドライバ回路１１によりＬＤを駆動することにより、緩和振動周波数での共振状ピークによる光波形への影響を低減させている。図１１のうち、点線がＬＤ単体のＥＯ  ｒｅｓｐｏｎｓｅを示し、実線がＬＤ単体のＥＯ  ｒｅｓｐｏｎｓｅを補償する本実施の形態のドライバでＬＤを駆動した際のＩLDの周波数特性である。そして、太線が補償後のＥＯ  ｒｅｓｐｏｎｓｅである。
【００４０】
また、本実施の形態のドライバ回路１１によるＩLDの周波数特性に関して、補償後のＥＯ  ｒｅｓｐｏｎｓｅの帯域がＬＤ単体のＥＯ  ｒｅｓｐｏｎｓｅよりも劣化しないために、高周波領域で帯域補償を行う。
【００４１】
［第４の実施の形態］
次に、図１２を参照して、本発明の第４の実施の形態にかかるＤＭＬ駆動回路１０について説明する。本実施の形態では、ＤＭＬ駆動回路１０において、共振状ピークによる光波形歪みを補償する構成例について説明する。
【００４２】
図１２のＤＭＬ駆動回路１０には、図４と比較して、最下段ＮＭＯＳトランジスタＴN1のソース端子と接地電位ＧＮＤの間に、抵抗素子ＲEおよびインダクタＬEの直列回路１５が追加されており、この直列回路１５と並列的にキャパシタＣEが追加されている。また、ＴN1のゲート端子および電流制御トランジスタＴP1のゲート端子にハイパスフィルタ１６が追加されている。
【００４３】
ハイパスフィルタ１６は、一端に電流制御用バイアス電位ＶGP1が印加され、他端がＴP1のゲート端子に接続された入力抵抗素子Ｒ1、ＴP1のゲート端子とＴN1のゲート端子の間に接続された容量素子Ｃ1、およびＴN1のゲート端子とＧＮＤの間に接続された、抵抗素子ＲinおよびインダクタＬinの直列回路とを有している。
【００４４】
直列回路１５は、ＲEおよびＬEの直列接続からなるため、そのインピーダンスＺRLは、次の式（５）で表される。
【数５】
0006683825.tif 000006
図１３に示すように、直列回路１５のインピーダンスは、周波数の増加につれて高くなるため、効果Ａに示すようにＩLDの利得が低下する。直列回路１５と並列してＣEを付加することで、効果Ｂに示すように高周波領域において直列回路１５のインピーダンスを低下でき、利得を増加させることができる。直列回路１５とＣEの構成を合わせたインピーダンスＺRLCは以下の（６）式で表される。
【００４５】
【数６】
0006683825.tif 000007
【００４６】
このように、直列回路１５とＣEの両方の構成を適用した場合、任意の周波数までは、直列回路１５の効果が支配的になり、ＩLD  ｒｅｓｐｏｎｓｅの利得が下がるが、任意の周波数を超えるとＣEの効果が支配的になり、利得が増加する。
また、ハイパスフィルタ１６については、ＶGN1側からＶGP1側を見た場合、Ｃ1とＲ1の構成によりハイパスフィルタと見なすことができ、このハイパスフィルタ１６の伝達特性は、次の式（７）および式（８）で表される。
【００４７】
【数７】
0006683825.tif 000008
【数８】
0006683825.tif 000009
【００４８】
これら式（７）および式（８）に示すように、ＩLDの利得に関して、周波数ｆCがカットオフ周波数となり、図１３の効果Ｂで示したように、ハイパスフィルタ１６により高周波領域で利得が増加する。また、Ｃ1とＲ1を付加することでＶGN1の入力インピーダンスにおいて終端抵抗のみでは、高周波領域で入力インピーダンスの値が変化してしまう。
そこで、本実施の形態では、入力終端抵抗Ｒinに対して直列にインダクタンスＬinを付加することで、所望の周波数範囲で入力インピーダンスが整合されるように調整している。次の式（９）が、ＶGN1から見た入力インピーダンスＺinである。例えば、入力線路が５０Ω系である場合、Ｚinが所望の周波数範囲で５０ΩとなるようにＬinを設定する必要がある。
【００４９】
【数９】
0006683825.tif 000010
【００５０】
図１２のＤＭＬ駆動回路の派生回路構成例として、図１４に示すような、ハイパスフィルタ１６に代えてハイパスフィルタ１７を用いた光波形補償例がある。
ハイパスフィルタ１７は、一端に変調信号ＶGN1の同相信号ＶGP1が印加され、他端が電流制御トランジスタＴP1のゲート端子に接続された入力容量素子Ｃ1、容量素子Ｃ1の一端と接地電位ＧＮＤの間に接続された抵抗素子Ｒin1およびインダクタＬin1の直列回路、および電流制御用バイアス電位ＶGP1DCと入力容量素子Ｃ1の他端の間に接続された抵抗素子Ｒ1から構成されている。
【００５１】
図１２と比較して、ＶGP1はＶGN1と同相のＲＦ入力信号であり、ＴP1へのＤＣ印加電圧がＶGP1であったのに対し、ＶGP1DCから与えられている。図１２と同様に、ハイパスフィルタ１７の伝達特性とカットオフ周波数は、次の式（１０）および式（１１）で表される。
【００５２】
【数１０】
0006683825.tif 000011
【数１１】
0006683825.tif 000012
【００５３】
また、図１２と同様、Ｃ1とＲ1を付加することでＶGP1の入力インピーダンスにおいて終端抵抗Ｒin1のみでは、高周波領域で入力インピーダンスの値が変化してしまう。
そこで、図１４では、入力終端抵抗Ｒin1に対して直列にインダクタンスＬin1を付加することで所望の周波数範囲で入力インピーダンスが整合されるように調整している。次の式（９）が、ＶGP1から見た入力インピーダンスＺinである。例えば、入力線路が５０Ω系である場合、Ｚinが所望の周波数範囲で５０ΩとなるようにＬin1を設定する必要がある。
【００５４】
【数１２】
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【００５５】
図１２のＤＭＬ駆動回路の他の派生回路構成例として、図１５に示すような構成例がある。図１２に比較して、図７の上段用デカップリング回路１３、電源用デカップリング回路１４、およびデカップリングキャパシタＣdecが追加されている。
すなわち、直流電圧が印加されているＶGN2，ＶGP1とＴN2，ＴP1のゲート端子間に、それぞれ電源共振を抑制するための上段用デカップリング回路１３および電源用デカップリング回路１４が接続されている。また、ＴP1のソース端子には同様な抑制を施すためにデカップリングキャパシタＣdecが接続されている。
【００５６】
入力インピーダンスＺinに関して、新たに付加されたデカップリング機能部のキャパシタＣdecは非常に大きい値であるため、入力インピーダンスＺinは前述した式（９）で表される。
【００５７】
ＬＤへのバイアス電流値が同じになるように、図１５のＤＭＬ駆動回路１０を駆動した場合、図１５によるＬＤのＥＯ  ｒｅｓｐｏｎｓｅは、図１６に示すグラフとなる。このように、図１５のＤＭＬ駆動回路１０によれば、緩和振動周波数における共振状のピークが低減されることが分かる。
緩和振動周波数における大信号光波形例について、図１７ＡがＬＤ単体での駆動の場合の光波形シミュレーション結果を示し、図１７Ｂが図１５のＤＭＬ駆動回路１０によるＬＤ駆動の場合の光波形シミュレーション劣化を示している。図１７Ａおよび図１７Ｂに示すように、図１５のＤＭＬ駆動回路１０で駆動することで、光波形のオーバーシュートが低減され、アイ開口が明瞭になることが分かる。
【００５８】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【００５９】
１０…ＤＭＬ駆動回路、１１…ドライバ回路、１２…電源回路、１３…上段用デカップリング回路、１４…電源用デカップリング回路、１５…直列回路、１６，１７…ハイパスフィルタ、ＬＤ…レーザダイオード、ＴN1…最下段トランジスタ、ＴN2〜ＴNn…上段トランジスタ、ＩS…定電流源、ＴP1〜ＴPn…電流制御トランジスタ、ＬC…高周波チョークコイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１】
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