(57)【特許請求の範囲】
【請求項１】
パワー半導体素子を６アームで構成する３相インバータを、１つのモジュールもしくはパッケージ内に収めた、又は１枚の回路基板上に搭載したパワー半導体装置において、
第１相ブロック、第２相ブロック、第１相ブロックと同一構成の第３相ブロックをこの順に並べて配置し、外側の第１相ブロックおよび第３相ブロックは互いに同じ方向に向けて配置し、第１相ブロックと第３相ブロックとの間にある第２相ブロックは、第１相ブロックおよび第３相ブロックのいずれに対してもそれぞれ互いに概略線対称になるように反転配置し、
直流端子として２つの正側直流端子と２つの負側直流端子とを設け、第１相ブロックに第１の正側直流端子および第１の負側直流端子を割り当て、第２相ブロックに第１の負側直流端子および第２の正側直流端子を割り当て、第３相ブロックに第２の正側直流端子および第２の負側直流端子を割り当て、
第１の正側直流端子、第１の負側直流端子、第２の正側直流端子および第２の負側直流端子がこの順で近接配置されていることを特徴とするパワー半導体装置。
【請求項２】
第１の正側直流端子、第１の負側直流端子、第２の正側直流端子および第２の負側直流端子をモジュールもしくはパッケージ又は回路基板の１辺をなす縁部に沿って並べて配置したことを特徴とする請求項１記載のパワー半導体装置。
【請求項３】
モジュール内の各相ブロックが、それぞれ正電位パターンと負電位パターンと相電位パターンとを含み、第１相ブロックの正電位パターンが第１の正側直流端子に接続され、第１相ブロックの負電位パターンと第２相ブロックの負電位パターンとが第１の負側直流端子に接続され、第２相ブロックの正電位パターンと第３相ブロックの正電位パターンとが第２の正側直流端子に接続され、第３相ブロックの負電位パターンが第２の負側直流端子に接続され、各相の相電位パターンが該当相の交流端子に接続されていることを特徴とする請求項１又は２記載のパワー半導体装置。
【請求項４】
第１相ブロックの負電位パターンと第２相ブロックの負電位パターンとが１つの共通な負電位パターンに一体形成され、第２相ブロックの正電位パターンと第３相ブロックの正電位パターンとが１つの共通な正電位パターンに一体形成されていることを特徴とする請求項３記載のパワー半導体装置。
【請求項５】
モジュール内の各相ブロックにおいてそれぞれ上アームおよび下アームをなすパワー半導体チッブのうち、一方のパワー半導体チップが該当する相ブロック内の正電位パターン又は負電位パターン上に搭載され、他方のパワー半導体チップが該当する相ブロック内の相電位パターン上に搭載され、パワー半導体チップと各電位パターンとの間の必要な配線がワイヤ配線によって行われていることを特徴とする請求項３又は４記載のパワー半導体装置。
【請求項６】
パワー半導体チップがＩＧＢＴチップとダイオードチップとからなることを特徴とする請求項３乃至５の１つに記載のパワー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴなどのパワー半導体素子を６アームで構成する３相インバータを、１つのモジュール又はパッケージ内に収めた、又は１枚の回路基板上に搭載したパワー半導体装置に関する。
【背景技術】
【０００２】
図６に、ＩＧＢＴなどのパワー半導体素子を用いた一般的な３相インバータシステムの主回路図を示す。１はバッテリなどの直流電源回路である。直流電源回路１は、これを交流電源から構成する場合、図示されていない整流器と大容量のコンデンサで実現できる。２は直流を交流に変換するＩＧＢＴおよびダイオードより構成された３相インバータ回路である。３は直流電源回路１とインバータ回路２との間の配線インダクタンスＬｓ、４はモータなどの負荷である。３相インバータ回路２はブリッジ接続された６個のアームから成り、各相は直流電源回路１の正側直流端子（Ｐ）および負側直流端子（Ｎ）と当該相の交流端子（Ｕ，Ｖ，Ｗ）との間に接続された上アームおよび下アームを有する。各アームは、１つの相（例えばＵ相）についてのみ代表的に符号を付しているように、ＩＧＢＴ５と、これに逆並列に接続されたダイオード６と、ＩＧＢＴ５のゲート駆動回路７（実際には各ＩＧＢＴ素子に接続されている）とから構成されている。図示されていない制御回路からのＩＧＢＴのオンオフ指令信号８を各ゲート駆動回路７に入力することで、ＩＧＢＴ５がオンオフされ、交流端子９（Ｕ，Ｖ，Ｗ）に所望の電圧および周波数を出力することができる。
【０００３】
図７−１は、図６の３相インバータ回路を１つのパッケージ内に収めたパワー半導体装置の第１の従来例を示す回路図である（ゲート信号線の図示は省略されており、このことは以下に説明する他の図の例においても同様である）。この回路構造によれば、１つのパッケージもしくはモジュール１０内に３つの交流端子Ｕ，Ｖ，Ｗと、１対の直流端子Ｐ，Ｎが設置されている。この構造の特徴は、パッケージ１０の内部において、３相各相に対してＰ電位配線およびＮ電位配線が共通化されている点にある。この種の特徴点を有するパワー半導体装置として種々のモジュールが知られており（例えば特許文献１、特許文献２、特許文献３参照）、図８−１にそのモジュール例を平面図で示す。これによれば、モジュール１０の第１辺をなす縁部に交流端子Ｕ，Ｖ，Ｗが配置され、それに隣接する第２辺をなす縁部に直流端子Ｐ，Ｎが配置されている（ブレーキ端子であるＢ端子も図示されているが、本発明に直接関係がないので、このＢ端子はないものとして説明する）。
【０００４】
図７−２は、図６の３相インバータ回路を１つのパッケージ内に収めたパワー半導体装置の第２の従来例を示す回路図である。この回路構造によれば、１つのパッケージ１０内に３つの交流端子Ｕ，Ｖ，Ｗと、２対の直流端子Ｐ１，Ｎ１およびＰ２，Ｎ２が設置されている。この種のモジュールは公知であり（例えば、非特許文献１、特許文献４、特許文献５、特許文献６参照）、図８−２に実際のモジュール例を平面図で示す。これによれば、モジュールの第１辺をなす縁部に交流端子Ｕ，Ｖ，Ｗが配置され、その第１辺に隣接する２つの辺をなす縁部に直流端子Ｐ１，Ｎ１およびＰ２，Ｎ２が対向配置されている（ここでも、ブレーキ端子であるＢ端子も図示されているが、本発明に直接関係がないので、このＢ端子はないものとして説明する）。
【０００５】
図９は、図６の３相インバータ回路を１つのモジュール内に収めたパワー半導体装置の第３の従来例を示す回路図である。その模式図を図１０に、実際のモジュール例の平面図を図１１に示す。このように、モジュール内の回路を各相に分割し、構造上も１つのパッケージ１０を３つの相ブロック２１，２２，２３に分け、各相ブロックそれぞれに、上下アーム１相分のＩＧＢＴおよびダイオードのほかに１対の直流端子を設けた構成は公知である（例えば、特許文献７、特許文献８、非特許文献１参照）。直流端子として、各相ブロックそれぞれに１つの正側直流端子と１つの負側直流端子が設けられている。すなわち、Ｕ相ブロックにＰ１，Ｎ１、Ｖ相ブロックにＰ２，Ｎ２、Ｗ相ブロックにＰ３，Ｎ３の如く、計６端子が設けられている。交流端子として、Ｕ相にＵ１，Ｕ２、Ｖ相にＶ１，Ｖ２、Ｗ相にＷ１，Ｗ２が設けられている。各相の２つの交流端子は、図１０の模式図から分るように、モジュール内部で短絡されている。従って、交流端子を各相２端子とすることは必ずしも必要でない。交流端子Ｕ１，Ｕ２，Ｖ１，Ｖ２，Ｗ１，Ｗ２はモジュール１０の第１辺をなす縁部に配置され、その第１辺に対向する第２辺をなす縁部には６個の直流端子Ｐ１，Ｎ１，Ｐ２，Ｎ２，Ｐ３，Ｎ３が配置されている。
【０００６】
図１２は、図８による従来のパワー半導体装置についてモジュール内部の実際の部品、部材の配置例を示す。モジュール１０は、図示平面において縦方向に、全く同一構成のＵ相ブロック２１，Ｖ相ブロック２２およびＷ相ブロック２３が、この順で隣接して並べられている。各相ブロックは、Ｕ相を代表として符号を付して示しているように、上アームＩＧＢＴチップ３４、上アームダイオードチップ３５、下アームＩＧＢＴチップ３６、下アームダイオードチップ３７、各ＤＣＢパターン（正側電位パターン３１、負側電位パターン３２、相電位パターン３３）、各チップと各ＤＣＢパターンとの間を配線するワイヤ配線などで構成されている。各相ブロック２１，２２，２３において、正側電位パターン３１は、それぞれ当該相に属する正側直流端子Ｐ１，Ｐ２もしくはＰ３に接続され、負側電位パターン３１は、それぞれ当該相に属する負側直流端子Ｎ１，Ｎ２もしくはＮ３に接続され、相電位パターン３３は、それぞれ当該相に属する交流端子Ｕ（Ｕ１，Ｕ２），Ｖ（Ｖ１，Ｖ２）もしくはＷ（Ｗ１，Ｗ２）に接続されている。
【０００７】
図１３は、ＩＧＢＴが電流遮断（ターンオフ）する際のＩＧＢＴのコレクタ・エミッタ間電圧波形ＶＣＥとコレクタ電流波形ｉＣを時間ｔに対する経過として例示する。配線インダクタＬｓと遮断時の電流変化率ｄｉ/ｄｔによって、直流電圧Ｅｄに対して、
ΔＶＣＥ＝Ｌｓ・ｄｉＣ／ｄｔ  ・・・（１）
分のサージ電圧が発生する。システムの設計上，ＩＧＢＴが必要とする耐圧は、上記サージ電圧値を考慮して、Ｅｄ＋ΔＶＣＥの最高到達値以上のものとする必要がある。つまり、要求されるＩＧＢＴの耐圧を必要以上に上げないためには、配線インダクタンスＬｓを小さくする必要がある。
【０００８】
このような課題に対し、図７−１、図８−１のように直流端子が１対のシステムでは、モジュール内で正側電位と負側電位用の配線長が延びてしまうため、配線インダクタンスＬｓが大きくなるという問題点があり、遮断時のｄｉ／ｄｔが大きい大電流システムには不向きとなる。また、直流部の配線が１対しかないため、他相のスイッチングが自相に影響を及ぼす共通インピーダンス構造となる問題点もある。
【０００９】
上記課題に対し、図７−２、図８−２のような構成とすれば、上記問題点がある程度解消するが、２対の直流端子は、モジュールの両側に配置されているため、直流コンデンサとの配線が複雑になるといった課題がある。
【００１０】
また、図７−１又は図７−２においては、図１６に点線で示す領域２５などのように，モジュール内部（基板内）の配線が交差する箇所が発生するため、必然的にこの箇所はモジュール内部の配線構造によって（基板構成の場合は多層基板構成によって）立体交差を行う必要がある。
【００１１】
一方、図９〜図１２のように直流配線を相ごとに個別に行うシステムでは、上記問題点は大幅に解消される。図１４は、モジュール１０から各相に付設された外部の直流大容量コンデンサ４１，４２，４３まで、相ごとにそれぞれ１対の配線導体４４，４５、４６，４７もしくは４８，４９を介して個別に配線した例を示す。この構造の場合、各相の正側直流配線と負側直流配線とが近接されるため、相互インダクタンス発生により低インダクタンス化が図れる。また、図１５のように、各相共通の１つの正側直流配線板４４１と各相共通の１つの負側直流配線板４４２とをラミネート化することで、さらに低インダクタンス化を図ることができる。また、モジュール内部（または基板内）で配線が交差することなく構成することが可能である。しかしながら、この構成の場合、端子数が多いことによるコストアップや、外部配線数が多くなる、あるいは複雑になるなどの課題がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２３７３６９号公報
【特許文献２】特開２００５−１９１２３３号公報
【特許文献３】特開２００５−３４７５６１号公報
【特許文献４】特開２００１−１４４２５１号公報
【特許文献５】特開平７−１１１３１０号公報
【特許文献６】特開２００８−１６６４２１号公報
【特許文献７】特開２００９−２１９２７３号公報
【特許文献８】特開２００３−３１７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の課題は、配線インダクタンスの低減および立体交差配線の回避を実現すると共に、装置の小形化、低コスト化を可能にするパワー半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
この課題は、本発明によれば、パワー半導体素子を６アームで構成する３相インバータを、１つのモジュールもしくはパッケージ内に収めた、又は１枚の回路基板上に搭載したパワー半導体装置において、第１相ブロック、第２相ブロック、第３相ブロックをこの順に並べて配置し、外側の第１相ブロックおよび第３相ブロックは互いに同じ方向に向けて配置し、第１相ブロックと第３相ブロックとの間にある第２相ブロックは、第１相ブロックおよび第３相ブロックのいずれに対しても互いに概略線対称になるように反転配置したことを特徴とするパワー半導体装置によって解決される。
【００１５】
本発明は、第１相ブロック、第２相ブロック、第３相ブロックをこの順に互いに同じ方向に向けて並べて配置する従来の直流６端子構造から出発して、第２相ブロックのみが逆向きになるよう配置を変更するならば、つまり第２相ブロックが第１相ブロックおよび第３相ブロックのいずれに対しても互いに線対称になるように第２相ブロックを反転配置するならば、配線インダクタンスの低減および立体交差配線の回避という従来の直流６端子構成の利点を損なうことなく、直流端子数の低減を図ることができるという発想に基づいている。
【００１６】
この発想を具体的に説明すると、従来の直流６端子構成の場合には、６つの直流端子の順当な並びは、例えば、第１相正側端子→第１相負側端子→第２相正側端子→第２相負側端子→第３相正側端子→第３相負側端子となるのに対して、本発明の場合には、第１相正側端子→第１相負側端子→第２相負側端子→第２相正側端子→第３相正側端子→第３相負側端子となる。これから分かるように、第１相負側端子と第２相負側端子とは互いに隣接しており、しかも同じ負電位にあるので、難なく共通な１つの負側直流端子に統合することができる。同様に、第２相正側端子と第３相正側端子とは互いに隣接しており、しかも同じ正電位にあるので、難なく共通な１つの正側直流端子に統合することができる。この統合により、配線インダクタンスの低減および立体交差配線の回避という従来の直流６端子構成の利点を損なうことなく、直流端子数を４に低減することができる。
【００１７】
それゆえ、本発明によるパワー半導体装置の実施形態によれば、直流端子として２つの正側直流端子と２つの負側直流端子とを設け、第１相ブロックに第１の正側直流端子および第１の負側直流端子を割り当て、第２相ブロックに第１の負側直流端子および第２の正側直流端子を割り当て、第３相ブロックに第２の正側直流端子および第２の負側直流端子を割り当てることによって、有利に直流４端子構成を実現することができる。
【００１８】
さらに、本発明によるパワー半導体装置の実施形態によれば、第１の正側直流端子と第１の負側直流端子、第１の負側直流端子と第２の正側直流端子、ならびに第２の正側直流端子と第２の負側直流端子をそれぞれ互いに近接させて配置し、かつ前記４端子をモジュールもしくはパッケージ又は回路基板の１辺をなす縁部に沿って並べて配置することによって、配線インダクタンスの低減および立体交差配線の回避という利点を有利に実現することができる。
【００１９】
本発明の他の有利な実施形態によれば、モジュール内の各相ブロックが、それぞれ正電位パターンと、負電位パターンと相電位パターンとを含み、第１相ブロックの正電位パターンが第１の正側直流端子に接続され、第１相ブロックの負電位パターンと第２相ブロックの負電位パターンとが共通に第１の負側直流端子に接続され、第２相ブロックの正電位パターンと第３相ブロックの正電位パターンとが共通に第２の正側直流端子に接続され、第３相ブロックの負電位パターンが第２の負側直流端子に接続されている。それにより、有利に装置の小形化、低コスト化を図ることができる。この場合に、第１相ブロックの負電位パターンと第２相ブロックの負電位パターンとが１つの共通な負電位パターンに一体形成され、第２相ブロックの正電位パターンと第３相ブロックの正電位パターンとが１つの共通な正電位パターンに一体形成されていると格別に有利である。
【００２０】
さらに、モジュール内の各相ブロックにおいてそれぞれ上アームおよび下アームをなすパワー半導体チッブのうち、一方のパワー半導体チップが該当する相ブロック内の正電位パターン又は負電位パターン上に搭載され、他方のパワー半導体チップが該当する相ブロック内の相電位パターン上に搭載され、パワー半導体チップと各電位パターンとの間の必要な配線がワイヤ配線によって行われているとよい。この場合にパワー半導体チップがＩＧＢＴチップとダイオードチップとからなるとよい。
【発明の効果】
【００２１】
本発明によれば、第１相ブロック、第２相ブロック、第３相ブロックをこの順に並べて配置し、外側の第１相ブロックおよび第３相ブロックは互いに同じ方向に向けて配置し、第１相ブロックと第３相ブロックとの間にある第２相ブロックは、第１相ブロックおよび第３相ブロックに対してそれぞれ互いに概略線対称になるように反転配置することによって、配線インダクタンス低減および立体交差配線回避という直流６端子構成の利点を損なうことなく、装置の小形化、低コスト化にとって有利な４端子構成とすることができる。また、直流端子を正側および負側それぞれ１端子又は２端子とする従来の構成と比べて、配線インダクタンス低減や、立体交差配線回避等の配線構造の容易化を図ることができ、システムとして小型化や低コスト化が可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明によるパワー半導体装置の第１の実施例を示す模式図
【図２】本発明によるパワー半導体装置の第２の実施例を示す模式図
【図３】本発明によるパワー半導体装置と直流コンデンサ間の配線例を示す模式図
【図４】本発明によるパワー半導体装置のモジュール内部の部品、部材の第１の配置例を示す配置図
【図５】本発明によるパワー半導体装置のモジュール内部の部品、部材の第２の配置例を示す配置図
【図６】パワー半導体素子を用いた一般的な３相インバータを示す回路図
【図７−１】３相インバータを含むパワー半導体装置の第１の従来例を示す回路図
【図７−２】３相インバータを含むパワー半導体装置の第２の従来例を示す回路図
【図８−１】図７−１によるパワー半導体装置の実際のモジュール例を示す平面図
【図８−２】図７−２によるパワー半導体装置の実際のモジュール例を示す平面図
【図９】３相インバータを含むパワー半導体装置の第３の従来例を示す回路図
【図１０】図９によるパワー半導体装置の模式図
【図１１】図９によるパワー半導体装置の実際のモジュール例を示す平面図
【図１２】図９によるパワー半導体装置のモジュール内部の部品、部材の配置図
【図１３】ＩＧＢＴターンオフ時の電圧、電流波形図
【図１４】図１０に示すモジュールと直流コンデンサ間の配線例を示す模式図
【図１５】図１０に示すモジュールと直流コンデンサ間の他の配線例を示す模式図
【図１６】図１６は従来技術における問題点の１つを説明するための回路図
【発明を実施するための形態】
【００２３】
図１および図２は本発明によって構成された電力変換回路を有する半導体装置の互いに異なる実施例を示す模式図である。図１がモジュールで構成した第１の実施例を示し、図２が基板で構成した第２の実施例である。
【００２４】
図１のモジュール１０もしくは図２の回路基板１０内のインバータ回路は、全体として６アームからなる３相ブリッジ回路として構成され、各相Ｕ，Ｖ，Ｗに付属した相ブロックに区分されている。各相ブロックは正（Ｐ）側の上アームと負（Ｎ）側の下アームとの直列接続回路からなり、個々のアームをなすパワー半導体は、例えばＩＧＢＴとフリーホイールダイオードとの並列回路として構成されている。なお、バワー半導体としては、ＭＯＳＦＥＴでも可能である。
【００２５】
図１および図２に示されたパワー半導体装置では、ここに示された図平面において縦方向に少なくともほぼ同間隔にて、第１相ブロック（ここではＵ相ブロック）２１、第２相ブロック（ここではＶ相ブロック）２２、第３相ブロック（ここではＷ相ブロック）２３が、この順に並べて配置されている。外側にある２つの相ブロック、すなわちＵ相ブロック２１およびＷ相ブロック２３は、構造的に互いに同方向に向けられている。これに対して、Ｕ相ブロック２１とＷ相ブロック２３との間にあるＶ相ブロック２２は、Ｕ相ブロック２１およびＷ相ブロック２３に対して構造的に逆方向に向けられている。すなわち、Ｖ相ブロック２３は、Ｕ相ブロック２１およびＶ相ブロック２３のいずれに対しても線対称になるように反転配置されている。
【００２６】
モジュール内のインバータ回路を外部要素と接続するために、モジュールもしくは基板１０の第１辺をなす図示の左側縁部には、各相１対の交流端子Ｕ１，Ｕ２、Ｖ１，Ｖ２、Ｗ１，Ｗ２（図１）、又は各相１つの交流端子Ｕ，Ｖ，Ｗ（図２）が設けられている。図１の実施例の場合に、各相２つの交流端子は、モジュール内部で互いに短絡されており、従って各相２端子とすることは必ずしも必要でない。各相の交流端子は、各相ブロック２１，２２，２３内において上下アームの共通接続部、すなわちＵ相電位部、Ｖ相電位部、Ｗ相電位部に接続されている。
【００２７】
さらに、モジュールもしくは基板１０の第１辺に対向する第２辺をなす図示の右側縁部に、全ての直流端子が然るべき順序で近接配置されている。すなわち、第１の正側直流端子（Ｐ１端子）、第１の負側直流端子（Ｎ１２端子）、第２の正側直流端子（Ｐ２３端子）、第２の負側直流端子（Ｎ３端子）がこの順で近接配置されている。すなわち、第１の正側直流端子Ｐ１と第１の負側直流端子Ｎ１２とが近接配置され、第１の負側直流端子Ｎ１２と第２の正側直流端子Ｐ２３とが近接配置され、第２の正側直流端子Ｐ２３と第２の負側直流端子Ｎ３が近接配置されている。Ｐ１端子はＵ相ブロック２１の正側電位部に、Ｎ１２端子はＵ相ブロック２１とＶ相ブロック２２の負側電位部に、Ｐ２３端子はＶ相ブロック２２とＷ相ブロック２３の正側電位部に、そしてＮ３端子はＷ相ブロック２３の負側電位部に接続されている。従って、Ｎ１２端子はＵ相ブロック２１とＶ相ブロック２２とに共用され、Ｐ２３端子はＶ相ブロック２２とＷ相ブロック２３とに共用される。かくして、隣接する相ブロック同士の線対称配置のおかげで、正側と負側を交互に並べて近接配置した４端子構成が可能となる。これによって、配線インダクタンスの低減および内部の立体交差接続の回避という６端子構成の利点を損なうことなく、直流端子数を６端子（図１０参照）から、４端子に低減することができる。
【００２８】
直流端子のこのような配置により外部の直流コンデンサとの配線を行う場合に配線導体は図３に示すように４本ですむ。すなわち、第１のコンデンサ５１の正極が配線導体５３を介してＰ１端子に接続され、第１のコンデンサ５１の負極が配線導体５４を介してＮ１２端子に接続され、第２のコンデンサ５２の正極が配線導体５５を介してＰ２３端子に接続され、第２のコンデンサ５２の負極が配線導体５６を介してＮ３端子に接続される。Ｐ１配線導体とＮ１２配線導体とを、Ｎ１２配線導体とＰ２３配線導体とを、Ｐ２３配線導体とＮ３配線導体とをそれぞれ近接させることができるので、どの相がスイッチングされても低インダクタンススイッチングとなり、低サージ電圧化を図ることができる（図３は近接した配線導体同士の磁気結合によるインダクタンス低減作用を象徴的に描写している）。
【００２９】
図４および図５は、Ｖ相ブロックがＵ相ブロックおよびＷ相ブロックのいずれに対してもそれぞれ線対称に反転配置されている本発明によるパワー半導体素装置に関して、モジュール内部の実際の部品および部材の配置例を示す。モジュール１０内では、図１２で説明した従来技術と同様に、モジュール１０の各相ブロックは、図示平面において縦方向に、全く同一構成のＵ相ブロック２１，Ｖ相ブロック２２およびＷ相ブロック２３が、この順で隣接して並べられている。また、図１２で説明した従来技術と同様に、各相ブロックは、Ｕ相を代表として符号を付して示しているように、上アームＩＧＢＴチップ３４、上アームダイオードチップ３５、下アームＩＧＢＴチップ３６、下アームダイオードチップ３７、各ＤＣＢパターン（正側電位パターン３１、負側電位パターン３２、相電位パターン３３）、各チップと各ＤＣＢパターンとの間を配線するワイヤ配線などで構成されている。しかし、図１２で説明した従来技術とは違って、Ｖ相ブロック２２だけが他の２つの相ブロック２１，２３に対して逆向きに向けられている。すなわち、Ｖ相ブロック２２がＵ相ブロック２１およびＷ相ブロック２３のいずれに対しても少なくともほぼ線対称になるように反転配置されている。
【００３０】
図４においては、相ブロックＵ，Ｖ，Ｗごとに１対の直流端子Ｐ１，Ｎ１、Ｐ２，Ｎ２、Ｐ３，Ｎ３が設けられて、６端子の構成となっている。従来技術による６端子構成（図１２参照）では、直流端子が、Ｐ１（正側電位）→Ｎ１（負側電位）→Ｐ２（正側電位）→Ｎ２（負側電位）→Ｐ３（正側電位）→Ｎ３（負側電位）の順に並んでいるのに対して、本発明によれば、Ｖ相ブロック２２をＵ相ブロック２１およびＷ相ブロック２３に対して線対称になるように反転配置したことによって、図４に示されているように、直流端子が、Ｐ１（正側電位）→Ｎ１（負側電位）→Ｎ２（負側電位）→Ｐ２（正側電位）→Ｐ３（正側電位）→Ｎ３（負側電位）の順に並んでいる。
【００３１】
従って、隣接する直流端子Ｎ１およびＮ２は、同じ負側電位ゆえに、図５に示すように１つの共用端子Ｎ１２に統合することができ、これに応じてＵ相ブロック２１の負電位パターン３２およびＶ相ブロック２２の負電位パターン３２も１つの共通な負電位パターン３２’に一体化することができる。また、隣接する直流端子Ｐ２およびＰ３も、同じ正側電位ゆえに、図５に示すように１つの共用端子Ｐ２３に統合することができ、これに応じてＶ相ブロック２２の正電位パターン３１およびＷ相ブロック２３の正電位パターン３１も１つの共通な負電位パターン３１’に一体化することができる。それによって、パワー半導体装置の更なる小形化、低コスト化が可能となる。
【００３２】
以上のように、本発明によれば、パワー半導体素子（５，６，３４，３５）を６アームで構成する３相インバータ（２）を、１つのモジュールもしくはパッケージ（１０）内に収めた、又は１枚の回路基板（１０）上に搭載したパワー半導体装置において、第１相ブロック（２１）、第２相ブロック（２２）、第３相ブロック（２３）をこの順に並べて配置し、外側の第１相ブロック（２１）および第３相ブロック（２３）は互いに同じ方向に向けて配置し、第１相ブロック（２１）と第３相ブロック（２３）との間にある第２相ブロック（２２）は、第１相ブロック（２１）および第３相ブロック（２３）に対してそれぞれ互いに概略線対称になるように反転配置することによって、配線インダクタンス低減および立体交差配線回避という直流６端子構成の利点を損なうことなく、直流端子数を、６端子から、装置の小形化、低コスト化にとって有利な４端子に低減することができる。
【符号の説明】
【００３３】
１              直流電源回路
２              ３相インバータ回路
３              配線インダクタンス
４              負荷
５              ＩＧＢＴ
６              ダイオード
７              ゲート駆動回路
８              オンオフ指令信号
９              交流出力端子
１０            モジュールもしくはパッケージ、又は回路基板
２１            第１相ブロック（Ｕ相ブロック）
２２            第２相ブロック（Ｖ相ブロック）
２３            第３相ブロック（Ｗ相ブロック）
３１            Ｐ電位パターン
３２            Ｎ電位パターン
３３            相電位パターン
３４            上アームＩＧＢＴチップ
３５            上アームダイオードチップ
３６            下アームＩＧＢＴチップ
３７            下アームダイオードチップ
５１，５２      外部接続の直流コンデンサ
５３〜５６      接続用導体片
Ｐ１〜Ｐ３，Ｐ２３  正側直流端子
Ｎ１〜Ｎ３，Ｎ１２  負側直流端子
Ｕ，Ｕ１，Ｕ２    Ｕ相交流端子
Ｖ，Ｖ１，Ｖ２    Ｖ相交流端子
Ｗ，Ｗ１，Ｗ２    Ｗ相交流端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図８−１】
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【図８−２】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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