(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）であって：
基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のＦＥＴセル；
当該ＦＥＴセルの各々の前記ゲート電極に接続され、前記基板の底部表面上に配置された1個のゲートコンタクト；
前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；
前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；並びに
前記基板の底部表面上に配置されたストリップ導電体、及び前記基板を貫通する１個のゲートビアを通じて前記ゲート電極に接続される一端を有するフィードライン；
を備え、
前記ソースコンタクト又は前記ドレインコンタクトの１つが前記基板の底部表面上に配置された導電体であり、前記基板を貫通する複数の導電ビアのうち対応する１つを通じて前記ＦＥＴセルの各々の前記ソースパッド又は前記ドレインパッドの対応する１つに接続されており、
前記フィードラインが、前記導電体から離れており、
前記複数個のＦＥＴセルがループの形状に配列されている、電界効果トランジスタ（ＦＥＴ）。
【請求項２】
請求項１に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記複数個のゲート電極に接続され、前記基板の上方表面上に配置されたゲートパッドを含み、
前記ゲートビアが前記基板を貫通して前記ゲートコンタクトを前記ゲートパッドに電気的に接続する、電界効果トランジスタ（ＦＥＴ）。
【請求項３】
請求項２に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記ゲートパッドが前記ループの内方領域に配置される、電界効果トランジスタ（ＦＥＴ）。
【請求項４】
請求項１に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記ループの形状が円である、電界効果トランジスタ（ＦＥＴ）。
【請求項５】
請求項４に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記基板の上方表面上に配置されたゲートパッド；
を備え、
前記ゲートビアが前記基板を貫通して前記ゲートコンタクトを前記ゲートパッドに電気的に接続する、電界効果トランジスタ（ＦＥＴ）。
【請求項６】
請求項４に記載された電界効果トランジスタ（ＦＥＴ）であって：
ゲートパッドが前記円の中心に配置されている、電界効果トランジスタ（ＦＥＴ）。
【請求項７】
請求項５に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記ゲートパッドが前記円の中心に配置されている、電界効果トランジスタ（ＦＥＴ）。
【請求項８】
請求項３又は７に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記ゲート電極が前記ゲートパッドから外方に突出している、電界効果トランジスタ（ＦＥＴ）。
【請求項９】
電界効果トランジスタ（ＦＥＴ）であって：
基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のＦＥＴセル；
当該ＦＥＴセルの各々の前記ゲート電極に接続され、前記基板の底部表面上に配置された1個のゲートコンタクト；
前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；
前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；並びに
前記基板の底部表面上に配置されたストリップ導電体、及び前記基板を貫通する１個のゲートビアを通じて前記ゲート電極に接続される一端を有するフィードライン；
を備え、
前記ソースコンタクト又は前記ドレインコンタクトの１つが前記基板の底部表面上に配置された導電体であり、前記基板を貫通する複数の導電ビアのうち対応する１つを通じて前記ＦＥＴセルの各々の前記ソースパッド又は前記ドレインパッドの対応する１つに接続されており、
前記フィードラインが、前記導電体から離れており、
前記複数個のＦＥＴセルの各々の前記ゲート電極が、前記ＦＥＴの中心から径方向外方に突出している、電界効果トランジスタ（ＦＥＴ）。
【請求項１０】
請求項９に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記複数のビアの各々が前記ゲート電極の対の間に配置されている、電界効果トランジスタ（ＦＥＴ）。
【請求項１１】
請求項１又は９に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記基板の底部表面上に配置された前記ストリップ導電体及び前記導電体が共平面導波路伝送ラインをもたらす、電界効果トランジスタ（ＦＥＴ）。
【請求項１２】
請求項１１に記載された電界効果トランジスタ（ＦＥＴ）であって：
前記ゲートビア及び前記複数のビアが擬似同軸伝送ラインをもたらす、電界効果トランジスタ（ＦＥＴ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して電界効果トランジスタ（ＦＥＴ）に関し、より詳細には、そのようなＦＥＴのための改良した配列に関する。
【０００２】
当技術分野で知られているように、複数のＦＥＴセルの直線的アレイを有する電界効果トランジスタ（ＦＥＴ）が、多くの用途で使用されている。ＦＥＴセルの各々は、ソース及びドレインを有し、ソースとドレインとの間のチャネルに沿ったキャリアの流れを制御するために、ソースとドレインとの間にゲートとを有する。また、任意の電気回路の用途において、ソース及びドレインが逆にされてもよいことも理解すべきである。どちらの回路用途においても、ゲートはソースとドレインとの間のキャリアの流れを制御する。
【０００３】
当該技術分野でも知られているように、いくつかのＦＥＴにおいて、ゲートは、基板の上面上の共通のゲートコンタクトに相互接続された平行フィンガー状ゲートである。同様に、共通のドレインコンタクト電極に接続された個々のドレイン及びソースは、エアブリッジ（air  bridges）を使用して共通ソースコンタクトに接続される。エアブリッジは、ゲートフィンガー上、及びドレイン上又はソース上のいずれかに接続される。エアブリッジは、両端部で共通ドレイン、ソースに接続され、また、エアブリッジ両端と基板の底部表面との間で基板を垂直に貫通する導電ビアによって、基板の底部表面上のコンタクト（図示せず）に接続される。ドレイン上のエアブリッジを有するこのようなＦＥＴの1つを図1に示す。一般に、これらのＦＥＴの多くは、図2Ａに示すように、パワーアンプモノリシックマイクロ波集積回路（MMIC）の出力段において、ＦＥＴセルが直線アレイで一緒に積み重ねられている。これらのＦＥＴセルの直線積み重ねは、MMICの直線次元サイズを決定する。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示にしたがって提供される電界効果トランジスタ（ＦＥＴ）は：基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々がソースパッドの1個とドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のＦＥＴセル；当該ＦＥＴセルの各々のゲート電極に接続された1個のゲートコンタクト；ＦＥＴセルの各々のドレインパッドに接続されたドレインコンタクト；及びＦＥＴセルの各々のソースパッドに接続されたソースコンタクト；を備える。複数個のセルがループ形状に配列される。
【０００５】
一実施形態において、ＦＥＴのゲートコンタクトが基板の底部表面上に配置され、導電性ゲートビアが基板を貫通してゲートコンタクトをゲートパッドに電気的に接続する。
【０００６】
一実施形態において、ゲートパッドがループの内方領域に配置される。
【０００７】
一実施形態において、ゲート電極が前記ゲートパッドから外方に突出している。
【０００８】
一実施形態において、ソースコンタクト又はドレインコンタクトの１つが基板の底部表面上に配置されている。
【０００９】
一実施形態において、ソースコンタクト又はドレインコンタクトの１つが基板の底部表面上に配置され、基板を貫通する複数の導電ビアのうち対応する１つを通じてＦＥＴセルの各々のソースパッド又はドレインパッドの対応する１つに接続されている。
【００１０】
一実施形態において、ストリップ導電体が基板の底部表面上に配置され；フィードラインが基板を貫通する１個のゲートビアを通じてゲートに接続される一端を有し；フィードラインが基板の底部表面上に配置された導電体から離れている。
【００１１】
一実施形態において、基板の底部表面上に配置されたストリップ導電体及び導電体が共平面導波路伝送ラインをもたらす。
【００１２】
一実施形態において、ゲートビア及び複数のビアが擬似同軸伝送ラインをもたらす。
【００１３】
一実施形態において、ループ形状が円である。
【００１４】
本開示の1つ又は複数の実施形態の詳細を、添付の図面及び以下の説明に記載する。本開示の他の特徴、目的及び利点は、明細書及び図面から、また特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】従来技術に従った複数の相互接続されたＦＥＴセルを有する電界効果トランジスタ（ＦＥＴ）の上面図である。
【図２】本開示に従った複数の相互接続されたＦＥＴセルを有する電界効果トランジスタ（ＦＥＴ）の透視斜視図である。
【図３Ａ】図２のＦＥＴの平面図である。
【図３Ｂ】図３ＡのＦＥＴの平面図であり、図２のＦＥＴで用いたエアブリッジを除去して、エアブリッジで覆われていた要素をより明瞭に示した図である。
【図３Ｃ】図２のＦＥＴの一部の断面図であり、図３Ａの線分３Ｃ−３Ｃに沿って切り取った断面図である。
【図３Ｄ】図２のＦＥＴの一部の断面図であり、図３Ａの曲線３Ａ−３Ａに沿って切り取った断面図である。
【図４】図２のＦＥＴの分解斜視図である。
【図５】本開示の他の実施形態に従った複数の相互接続されたＦＥＴセルを有するＦＥＴの透視斜視図である。
【図５Ａ】図５のＦＥＴの平面図である。
【図５Ｂ】図５のＦＥＴの一部の断面図であり、図５Ａの線分５Ｂ−５Ｂに沿って切り取った断面図である。入力インピーダンス整合ネットワーク（ＩＭＮ）及びＦＥＴに結合された出力インピーダンス整合ネットワーク（ＯＭＮ）を有するプリント回路ボードにＦＥＴが搭載されている。  種々の図における同様な参照符号は、同様な部材を示す。
【発明を実施するための形態】
【００１６】
図２，３Ａ、３Ｂ，３Ｃ、３Ｄ及び図４を参照すると、フォトリソグラフィー化学エッチング処理を用いて形成された電界効果トランジスタ（ＦＥＴ）１０が示されている。より詳細には、ＦＥＴ１０は、複数個の本実施形態では８個のＦＥＴセル121乃至12８（図３Ａ）を含む。８個のＦＥＴセル121乃至12８は、４個のエアブリッジ１１１乃至１１４により相互接続され、８個のゲートＧ１乃至Ｇ８のうちの対応するゲートにより制御される（図２及び図３Ａ）。図３Ｂは、エアブリッジ１１１乃至１１４を除去してセル１２１乃至１２８をより明瞭に示したＦＥＴ１０を図示している。ＦＥＴセル１２１乃至１２８の各々は、半導体基板１５、例えばガリウムヒ素（ＧａＮ）を有する基板の上方の平坦表面１３と、図２に示すように半導体基板１５の表面１３にショットキー接触している８個のゲートＧ１乃至Ｇ８のうち対応するゲートをそれぞれ有する。８個のゲートＧ１乃至Ｇ８の各々は、後述するような方式でソース（Ｓ）とドレイン（Ｄ）との間に配置されており、ＦＥＴセル１２１乃至１２８の各々のソースパッド（Ｓ）とドレインパッド（Ｄ）との間のチャネルに沿ったキャリアの流れを制御する。
上述したところから理解されるように、ゲートＧ１乃至Ｇ８の各々は、本実施形態では、細長いフィンガー状ゲートであり、図示のように中央の円形のゲートパッド１７から径方向外側に伸びている。ゲートパッド１７は、図４により明瞭に示されるように半導体基板17の底面19上に配置されたゲートコンタクト２３に電気的に接続されている。ゲートパッド１７は、ゲートパッド17の中央に配置された導電性のゲートビア21を介してゲートコンタクト２３に接続される。ゲートパッド17の中央に配置された導電性のゲートビア21は、ゲートパッド17とゲートコンタクト２３との間で基板15を垂直に貫通する（図３Ｃ及び図４）。細長いフィンガー状ゲートＧ１乃至Ｇ８は、共通のゲートパッド17の外周の周りに規則的に離間している。より詳細には、フィンガー状ゲート電極Ｇ１乃至Ｇ８は、共通の円形のゲートパッド17の外周端に沿って連なる等間隔の点Ｐ（図３Ｂ）に電気的に相互接続される。こうして、本実施形態では８本の細長いフィンガー状ゲートＧ１乃至Ｇ８は、４５度ずつ互いに分離されている。
【００１７】
ＦＥＴ１０はまた、基板１５の上方表面１３上に配置され、円形リング状構造体１８（図４）で終端するドレインコンタクト１６を含む。円形リング状構造体１８は、複数個の、本実施形態では４個の径方向内側に伸びる突部２０１乃至２０４を有する。突部２０１乃至２０４は、円形リング状構造体１８の外方円周リムに沿って規則的に間隔をおいている。突部２０１乃至２０４の各々は、半導体基板１５の表面１３とオーミック接触しているドレインパッドである。突部２０１乃至２０４の各々は、後述するような方式で、隣接する一対のＦＥＴセル１２１乃至１２８のためのドレイン（Ｄ）を提供する。円形リング状構造体１８の中央軸線及び円形の共通パッド１７の中心は同軸であり、共通な垂直Ｚ軸に沿って位置される。そのようなＺ軸は、Ｘ−Ｙ平坦表面１３（図３Ｂ）に垂直である。こうして、本実施形態では、表面１３はＸ−Ｙ平面内にあり、共通な垂直軸はＺ軸に沿っている。こうして、本実施形態では、突部２０１乃至２０４は互いに９０度だけ間隔を置いている。突部２０１乃至２０４は、共通ゲートパッド１７（図３Ｂ）の外周から所定の距離のところで終端していることに留意すべきである。突部２０１乃至２０４の各々は、図３Ｂにより明瞭に示されるように、隣接する１対のフィンガー状ゲート電極Ｇ１乃至Ｇ８の間に１つおきに配置されていることにも留意すべきである。こうして、突部２０１乃至２０４の各々は、ＦＥＴ１０のための２個のドレイン（Ｄ）をもたらす。突部２０１乃至２０４のうちの１個の一方の径方向の側部が８個のＦＥＴセル１２１乃至１２８のうちの１個のセルのためのドレインをもたらし、他方の径方向の側部が８個のＦＥＴセル１２１乃至１２８のうちの隣接する１個のセルのためのドレインをもたらす。こうして、本実施形態では、突部２０１はゲートＧ２とＧ３との間に配置され、突部２０２はゲートＧ４とＧ５との間に配置され、突部２０３はゲートＧ６とＧ７との間に配置され、突部２０４はゲートＧ８とＧ１との間に配置される。より詳細には、ＦＥＴ１０を垂直下方に見下ろして時計回りに進んでいくと、突部２０１の一方の側部はＦＥＴセル１２２のためのドレインをもたらし、突部２０１の他方の側部はＦＥＴセル１２３のためのドレインをもたらす。突部２０２の一方の側部はＦＥＴセル１２４のためのドレインをもたらし、突部２０２の他方の側部はＦＥＴセル１２５のためのドレインをもたらす。突部２０３の一方の側部はＦＥＴセル１２６のためのドレインをもたらし、突部２０３の他方の側部はＦＥＴセル１２７のためのドレインをもたらす。突部２０４の一方の側部はＦＥＴセル１２８のためのドレインをもたらし、突部２０４の他方の側部はＦＥＴセル１２１のためのドレインをもたらす。
【００１８】
ゲートパッド１７及び円形リング状構造体１８と（Ｚ軸に沿って）中心同軸である環状構造体３０（図４）は、環状構造体３０の周囲に間隔をおいて配置される４個のソースパッド２２１乃至２２４（図２，３Ａ及び３Ｂ）を有する。ソースパッド２２１乃至２２４は互いに９０度だけ間隔をおき、上方表面１３上（図２、３Ａ及び３Ｂ）に配置される。ソースパッド２２１乃至２２４の各々は、半導体基板１５の表面１３にオーミック接触している。ソースパッド２２１乃至２２４（図４）は、エアブリッジ１１１乃至１１４により電気的に相互接続されている（図２，３Ａ及び４）。エアブリッジ１１１乃至１１４は図３Ｂには示されていない。こうして、エアブリッジ１１１乃至１１４の各々は表面１３から上昇されており、より詳細には、エアブリッジ１１１乃至１１４の各々は、突部２０１乃至２０４のうち対応する突部から上昇されており、対応する突部の両側にある隣接する１対のゲートＧ１乃至Ｇ８の上方にある。突部２０１乃至２０４のどちらの側部上にも１個のゲートフィンガーがある。こうして、図２及び３Ｂに示すように、エアブリッジ１１１は突部２０１及びゲートフィンガーＧ２及びＧ３の上方にあり、エアブリッジ１１２は突部２０２及びゲートフィンガーＧ４及びＧ５の上方にあり、エアブリッジ１１３は突部２０３及びゲートフィンガーＧ６及びＧ７の上方にあり、エアブリッジ１１４は突部２０４及びゲートフィンガーＧ８及びＧ１の上方にある。４個のソースパッド２２１乃至２２４の各々は、フィンガー状ゲートＧ１乃至Ｇ８の隣接する対の間に配置されることに留意すべきである。こうして、図３Ｂに示すように、ソースパッド２２１はフィンガー状ゲートＧ１とＧ２との間に配置され、ソースパッド２２２はフィンガー状ゲートＧ３とＧ４との間に配置され、ソースパッド２２３はフィンガー状ゲートＧ５とＧ６との間に配置され、ソースパッド２２４はフィンガー状ゲートＧ７とＧ８との間に配置される。こうして、ソースパッド２２１乃至２２４の各々は、ＦＥＴ１０のための２個のソース（Ｓ）をもたらす。ソースパッド２２１乃至２２４の一方側の径方向の側部領域が８個のＦＥＴセル１２１乃至１２８のうちの１個のセルのためのソース（Ｓ）をもたらし、反対側の径方向の側部領域が８個のＦＥＴセル１２１乃至１２８のうちの隣接する１個のセルのためのソース（Ｓ）をもたらす。こうして、ゲートフィンガーＧ１乃至Ｇ８の各々は、ソース（Ｓ）とドレイン（Ｄ）との間に配置される。ゲートフィンガーＧ１乃至Ｇ８の各１個は、ソース（Ｓ）の１個の一方側及びドレイン（Ｄ）の一方側に隣接し、ゲートフィンガーＧ１乃至Ｇ８の隣接する１個は、同じドレイン（Ｄ）の他方側及びソース（Ｓ）の１個に隣接する。これを繰り返して、各ゲートフィンガー（Ｇ）は、突部又はドレインパッド２０１乃至２０４の１個によりもたらされるドレイン（Ｄ）と、ソースパッド２２１乃至２２８の隣接する１個によりもたらされるソース（Ｓ）を共有する。
【００１９】
再び図４を参照すると、本実施形態において基板１５の底部表面１９上の導電体２５によりもたらされるソースコンタクト２５が、４個のビア２７（図２、３Ａ及び４）を介してＦＥＴセル１２１乃至１２８のソースパッド２２１乃至２２４に電気的に接続される。４個のビア２７は、導電体２５と４個のソースパッド２２１乃至２２４との間で基板１５を垂直に貫通する。ゲートパッド１７のための導電フィード３２（図４）が、基板１５の底部表面１９にさらに形成されている。ゲートコンタクト２３が、ゲートビア２１によりゲートパッド１７に接続されている。ゲートビア２１は、ビア２７の円形配列内に配置され、擬似同軸伝送ラインを形成していることに留意すべきである。導電体２５（図４）及び導電フィード３２は、図示のように、フィード３２と導電体２５との間の空間にある基板１９の部分により、互いに電気的に絶縁されていることに留意すべきである。こうして、基板１５の底部上の導電体２５は、図示のように、フィードライン３４から所定の距離だけ離れており、フィード３２のための共平面導波路（coplanar  waveguide  （CPW））伝送ラインをもたらす。こうして、擬似同軸アプローチ内の背面側を通じてＲＦ入力がＦＥＴ１０に供給される。
【００２０】
したがって、ＦＥＴセル１２１乃至１２８が、閉ループ形状内のＸ−Ｙ平面内に、本実施形態では、基板１５の上方表面１３上のＸ−Ｙ平面内（図３Ａ及び３Ｂ）の円形形状内に配置される。このＦＥＴ１０は、プリント回路ボードに搭載するフリップチップに適している。
【００２１】
図５を参照すると、ソースパッド２２１乃至２２４の各々が、ビア２７により基板１５の底部の接地導電体２５に接続されるため、ＦＥＴ１０’がエアブリッジ１１１乃至１１４を除去している。ゲートＧ１乃至Ｇ８がパッド１７から径方向外側に伸びており、ソースパッド２２１乃至２２４が三角形状であり、パッド１７の中心から外方へ広がっていて、三角形の底部に向かってビア２７を位置づけるための十分な空間があり、エアブリッジの必要性を排除していることに留意すべきである。別な言い方をすれば、ＦＥＴの中心から離れるにつれてゲート・ゲート間隔が広がり、ＦＥＴの寸法を拡大させずに各ソースのためのビア２７が可能になる。
【００２２】
したがって、本実施形態では、ＦＥＴ１０が、複数のＦＥＴセル、本実施形態では８個のＦＥＴセル１２１乃至１２８を含む。しかしながら、これらのＦＥＴセルは、ビア２７を通じて導電体２５により相互接続されている。より詳細には、上述し、図３Ｂにより明瞭に示されるように、突部２０１の一方側がＦＥＴセル１２２のためのドレインをもたらし、突部２０１の他方側がＦＥＴセル１２３のためのドレインをもたらす。突部２０２の一方側がＦＥＴセル１２４のためのドレインをもたらし、突部２０２の他方側がＦＥＴセル１２５のためのドレインをもたらす。突部２０３の一方側がＦＥＴセル１２６のためのドレインをもたらし、突部２０３の他方側がＦＥＴセル１２７のためのドレインをもたらす。突部２０４の一方側がＦＥＴセル１２８のためのドレインをもたらし、突部２０４の他方側がＦＥＴセル１２１のためのドレインをもたらす。
【００２３】
図５Ａに示すように、ドレイン／ＲＦ出力は、この円形ＦＥＴの上部側からボンディングすることができる。図５Ｂを参照すると、プリント回路ボード３０に搭載されたＦＥＴ１０’が示されており、プリント回路ボード３０は、入力インピーダンス整合ネットワーク（ＩＭＮ）とＦＥＴ１０’に結合された出力インピーダンス整合ネットワーク（ＯＭＮ）とを有する。より詳細には、接地平面導体３８から分離されているストリップ導体３６を有するマイクロストリップ伝送線路を通じて、ＩＭＮがゲートコンタクト２３に結合される。より詳細には、ストリップ導体３６はストリップ導体３４（図４）に接続される。接地平面導体３８の下層部分から分離されたマイクロストリップ伝送ラインのストリップ導体４０に接続する導体３８を通じて、ＯＭＮがドレインコンタクト１６に結合される。
【００２４】
本開示の多くの実施形態を記載してきた。それにもかかわらず、本開示の精神及び範囲から逸脱することなく、様々な変更がなされ得ることが理解されるであろう。例えば、楕円、正方形、長方形、三角形その他の多角形状などの他のループ形状を用いることができる。さらに、ソース及びドレインは、任意の電気回路の用途において逆にされてもよい。どちらの回路用途においても、ゲートはソースとドレインとの間のキャリアの流れを制御する。
【００２５】
本開示に従った電界効果トランジスタ（ＦＥＴ）は、以下の構成を含むことを評価すべきである。すなわち、基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のＦＥＴセル；当該ＦＥＴセルの各々の前記ゲート電極に接続された1個のゲートコンタクト；前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；及び前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；を備える。前記複数個のＦＥＴセルがループ形状に配列されている、電界効果トランジスタ（ＦＥＴ）。当該ＦＥＴは、以下の１つ又は複数の特徴を独立に或いは他の特徴と組み合わせて含むことができる。すなわち、前記複数個のゲート電極に接続され、前記基板の上方表面上に配置されたゲートパッドを含み、前記ゲートコンタクトが前記基板の底部表面上に配置され、導電性ゲートビアが前記基板を貫通して前記ゲートコンタクトを前記ゲートパッドに電気的に接続するという特徴；前記ゲートパッドが前記ループの内方領域に配置されるという特徴；前記ゲート電極が前記ゲートパッドから外方に突出しているという特徴；前記ソースコンタクト又は前記ドレインコンタクトの１つが前記基板の底部表面上に配置されているという特徴；前記ソースコンタクト又は前記ドレインコンタクトの１つが前記基板の底部表面上に配置され、前記基板を貫通する複数の導電ビアのうち対応する１つを通じて前記ＦＥＴセルの各々の前記ソースパッド又は前記ドレインパッドの対応する１つに接続されているという特徴；前記基板の底部表面上に配置されたストリップ導電体；前記基板を貫通する１個のゲートビアを通じて前記ゲートに接続される一端を有するフィードライン；を備え、前記フィードラインが、前記基板の底部表面上に配置された導電体から離れているという特徴；前記基板の底部表面上に配置された前記ストリップ導電体及び前記導電体が共平面導波路伝送ラインをもたらすという特徴；前記ゲートビア及び前記複数のビアが擬似同軸伝送ラインをもたらすという特徴；前記ループ形状が円であるという特徴；基板；及び前記基板の上方表面上に配置されたゲートパッド；を備え、前記ゲートコンタクトが、前記基板の底部表面上に配置され；かつ導電性ゲートビアが前記基板を貫通して前記ゲートコンタクトを前記ゲートパッドに電気的に接続するという特徴；前記ゲートパッドが前記円の中心に配置されているという特徴；前記基板の底部表面上に配置されたストリップ導電体；前記基板を貫通する１個のゲートビアを通じて前記ゲートに接続される一端を有するフィードライン；を備え、前記フィードラインが、前記基板の底部表面上に配置された導電体から離れているという特徴；前記基板の底部表面上に配置された前記ストリップ導電体及び前記導電体が共平面導波路伝送ラインをもたらすという特徴；前記ゲートビア及び前記複数のビアが擬似同軸伝送ラインをもたらすという特徴；基板を備え；前記複数のＦＥＴセルの各ＦＥＴセルのための前記ソースパッ��又は前記ドレインパッドのうちの１つが、前記基板の底部表面上にある対応するソースコンタクト又はドレインコンタクトに接続されるという特徴である。
【００２６】
本開示に従った電界効果トランジスタ（ＦＥＴ）は、以下の構成を含むことを評価すべきである。すなわち、基板の表面上に配置された複数個のソースパッドと、複数個のドレインパッドと、複数個のゲート電極とを有する複数個のＦＥＴセルであり、当該ＦＥＴセルの各々が前記ソースパッドの1個と前記ドレインパッドの1個との間に配置された対応する1個のゲート電極を有する、複数個のＦＥＴセル；当該ＦＥＴセルの各々の前記ゲート電極に接続された1個のゲートコンタクト；前記ＦＥＴセルの各々の前記ドレインパッドに接続されたドレインコンタクト；前記ＦＥＴセルの各々の前記ソースパッドに接続されたソースコンタクト；を備える。前記複数個のＦＥＴセルの各々の前記ゲート電極が、前記ＦＥＴの中心から径方向外方に突出している。当該ＦＥＴは、以下の１つ又は複数の特徴を独立に或いは他の特徴と組み合わせて含むことができる。すなわち、前記複数のＦＥＴセルの各ＦＥＴセルの前記ソースパッド又は前記ドレインパッドの１つが、前記基板を貫通する複数のビアのうちの対応する１個を通じて、前記基板の底部表面上にあるコンタクトに接続され；前記複数のビアの各々が前記ゲートの対の間に配置されているという特徴；前記基板の底部表面上に配置されたストリップ導電体；前記基板を貫通する１個のゲートビアを通じて前記ゲートに接続される一端を有するフィードライン；を備え、前記フィードラインが、前記基板の底部表面上に配置された導電体から離れているという特徴；前記基板の底部表面上に配置された前記ストリップ導電体及び前記導電体が共平面導波路伝送ラインをもたらすという特徴；前記ゲートビア及び前記複数のビアが擬似同軸伝送ラインをもたらすという特徴；である。
【００２７】
したがって、他の実施形態は、添付の特許請求の範囲の範囲内である。
【図１】
0006640330.tif 000002
【図２】
0006640330.tif 000003
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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