(57)【特許請求の範囲】
【請求項１】
第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記第２の酸化物半導体膜と接する領域を有するソース電極と、
前記第２の酸化物半導体膜と接する領域を有するドレイン電極と、
前記第２の酸化物半導体膜上、前記ソース電極上および前記ドレイン電極上の金属酸化物膜と、
前記金属酸化物膜上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、を有し、
前記金属酸化物膜は、前記ソース電極と前記ドレイン電極との間の領域において、前記第２の酸化物半導体膜と接する領域を有し、
前記金属酸化物膜は、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とＺｎを含み、
前記金属酸化物膜は、ＭとＺｎの原子数比をＭ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、０．６７より大きく０．９９以下であり、
前記第２の酸化物半導体膜の電子親和力は、前記第１の酸化物半導体膜の電子親和力よりも大きいことを特徴とする半導体装置。
【請求項２】
第１の酸化物半導体膜と、
前記第１の酸化物半導体膜上の第２の酸化物半導体膜と、
前記第２の酸化物半導体膜と接する領域を有するソース電極と、
前記第２の酸化物半導体膜と接する領域を有するドレイン電極と、
前記第２の酸化物半導体膜上、前記ソース電極上および前記ドレイン電極上の金属酸化物膜と、
前記金属酸化物膜上のゲート絶縁膜と、
前記ゲート絶縁膜上に接し、前記第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、
前記金属酸化物膜は、前記ソース電極と前記ドレイン電極との間の領域において、前記第２の酸化物半導体膜と接する領域を有し、
前記金属酸化物膜は、Ｍ（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とＺｎを含み、
前記金属酸化物膜は、ＭとＺｎの原子数比をＭ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、０．６７より大きく０．９９以下であり、
前記第２の酸化物半導体膜の電子親和力は、前記第１の酸化物半導体膜の電子親和力よりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記Ｍは、Ｇａであることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第２の酸化物半導体膜は、複数の結晶部を有し、
前記複数の結晶部は、ｃ軸配向性を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
チャネル長が５ｎｍ以上２００ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記金属酸化物膜は、前記第２の酸化物半導体膜の側面と接する領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置およびその作製方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
回路の高集積化に伴い、トランジスタのサイズも微細化している。トランジスタを微細化すると、オン電流、オフ電流、しきい値電圧、Ｓ値（サブスレッショルドスイング値）などのトランジスタの電気特性が悪化する場合がある。一般に、チャネル長を縮小すると、オフ電流の増大、しきい値電圧の変動の増大、Ｓ値の増大が起こる。また、チャネル幅を縮小すると、オン電流が小さくなる。
【０００９】
本発明の一態様は、半導体装置に良好な電気特性を付与することを課題の一つとする。または、オン電流の高い半導体装置を提供することを目的の一つとする。または、微細化に適した半導体装置を提供することを課題の一つとする。または、集積度の高い半導体装置を提供することを目的の一つとする。または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、電源が遮断されてもデータが保持される半導体装置を提供することを目的の一つとする。または、新規な半導体装置を提供することを目的の一つとする。
【００１０】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１１】
本発明の一態様は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜と接するソース電極と、第２の酸化物半導体膜と接するドレイン電極と、第２の酸化物半導体膜上、ソース電極上およびドレイン電極上の金属酸化物膜と、金属酸化物膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、金属酸化物膜は、Ｍ（Ｍは、Ａｌ、Ｍｎ、Ｍｇ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とＺｎを含み、金属酸化物膜は、ターゲットが有するＭとＺｎの原子数比をＭ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、０．６７より大きく０．９９以下である部分を有することを特徴とする半導体装置である。
【００１２】
また、本発明の他の一態様は、第１の酸化物半導体膜と、第１の酸化物半導体膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜と接するソース電極と、第２の酸化物半導体膜と接するドレイン電極と、第２の酸化物半導体膜上、ソース電極上およびドレイン電極上の金属酸化物膜と、金属酸化物膜上のゲート絶縁膜と、ゲート絶縁膜上で接し、第２の酸化物半導体膜の上面および側面に面するゲート電極と、を有し、金属酸化物膜は、Ｍ（Ｍは、Ａｌ、Ｍｎ、Ｍｇ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とＺｎを含み、金属酸化物膜は、ターゲットが有するＭとＺｎの原子数比をＭ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、０．６７より大きく０．９９以下である部分を有することを特徴とする半導体装置である。
【００１３】
また、上記構成において、元素Ｍとして、Ｇａを含むことが好ましい。
【００１４】
また、上記構成において、第２の酸化物半導体膜は、複数の結晶部を有し、複数の結晶部において、ｃ軸配向性を有し、かつｃ軸が第２の酸化物半導体膜の上面の法線ベクトルに平行な方向を向いていると好ましい。
【００１５】
また、上記構成において、チャネル長が５ｎｍ以上２００ｎｍ以下であってもよい。
【００１６】
また、上記構成において、第２の酸化物半導体膜の電子親和力は、第１の酸化物半導体膜の電子親和力よりも大きいと好ましい。
【００１７】
また、上記構成の半導体装置を含むことを特徴とする電子機器である。
【発明の効果】
【００１８】
本発明の一態様を用いることにより、半導体装置に良好な電気特性を付与することができる。または、微細化に適した半導体装置を提供することができる。または、オン電流の高い半導体装置を提供することができる。または、集積度の高い半導体装置を提供することができる。または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、電源が遮断されてもデータが保持される半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】トランジスタの上面図および断面図を説明する図。
【図２】トランジスタの作製方法を説明する図。
【図３】トランジスタの作製方法を説明する図。
【図４】トランジスタの上面図および断面図を説明する図。
【図５】トランジスタの上面図および断面図を説明する図。
【図６】トランジスタの上面図および断面図を説明する図。
【図７】トランジスタの断面図を説明する図。
【図８】トランジスタの断面図を説明する図。
【図９】トランジスタの断面図を説明する図。
【図１０】トランジスタの上面図および断面図を説明する図。
【図１１】トランジスタのバンド構造を説明する図。
【図１２】半導体装置の断面図および回路図。
【図１３】記憶装置の回路図および断面図。
【図１４】ＲＦタグの構成例を説明する図。
【図１５】ＣＰＵの構成例を説明する図。
【図１６】記憶素子の回路図。
【図１７】表示装置の構成例を説明する図および画素の回路図。
【図１８】表示モジュールを説明する図。
【図１９】電子機器を説明する図。
【図２０】ＲＦデバイスの使用例を説明する図。
【図２１】ＸＲＤ測定結果を説明する図。
【図２２】トランジスタの電気特性を説明する図。
【図２３】トランジスタの電気特性を説明する図。
【図２４】トランジスタの電気特性を説明する図。
【図２５】トランジスタの電気特性を説明する図。
【図２６】トランジスタの電気特性を説明する図。
【図２７】トランジスタの電気特性を説明する図。
【図２８】トランジスタのリーク電流の測定結果を説明する図。
【図２９】ＸＲＤ測定結果を説明する図。
【図３０】ＳＩＭＳによる評価結果を説明する図。
【図３１】ＳＩＭＳによる評価結果を説明する図。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２２】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２３】
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００２５】
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
【００２６】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、およびその作製方法について図面を参照して説明する。半導体装置の一例としてトランジスタを用いて説明する。
【００２８】
本発明の一態様のトランジスタは、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体、または酸化物半導体などをチャネル形成領域に用いることができる。特に、シリコンよりもバンドギャップの大きい酸化物半導体を含んでチャネル形成領域を形成することが好ましい。
【００２９】
例えば、上記酸化物半導体として、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、ＮｄまたはＨｆ等の金属）で表記される酸化物を含む構成とする。
【００３０】
以下では、特に断りのない限り、一例として、チャネル形成領域に酸化物半導体を含むトランジスタについて説明する。
【００３１】
図１（Ａ）乃至図１（Ｃ）に、半導体装置が有するトランジスタ１５０の上面図および断面図を示す。図１（Ａ）はトランジスタ１５０の上面図であり、図１（Ｂ）は、図１（Ａ）の一点鎖線Ａ１−Ａ２間の断面図、図１（Ｃ）は、図１（Ａ）の一点鎖線Ｂ１−Ｂ２間の断面図である。また、図１（Ａ）乃至図１（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ１−Ａ２方向をチャネル長方向、一点鎖線Ｂ１−Ｂ２方向をチャネル幅方向と呼称する場合がある。
【００３２】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３３】
また、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３４】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３５】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３６】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００３７】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００３８】
なお、トランジスタのチャネル長は、５ｎｍ以上２００ｎｍ以下が好ましく、１０ｎｍ以上１００ｎｍ以下がより好ましく、２０ｎｍ以上４０ｎｍ以下がさらに好ましい。また、チャネル幅は、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましく、２０ｎｍ以下がさらに好ましい。
【００３９】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１５０は、基板１００上の下地絶縁膜１０２と、下地絶縁膜１０２上の酸化物半導体膜１０１ａと、酸化物半導体膜１０１ａ上の酸化物半導体膜１０１ｂと、下地絶縁膜１０２および酸化物半導体膜１０１ｂに接するソース電極１０３ａ、ドレイン電極１０３ｂと、ソース電極１０３ａ、ドレイン電極１０３ｂ上の金属酸化物膜１１１と、金属酸化物膜１１１上のゲート絶縁膜１０４と、ゲート絶縁膜１０４を介して、酸化物半導体膜１０１ｂと互いに重なるゲート電極１０５と、を有する。また、ゲート絶縁膜１０４およびゲート電極１０５上に絶縁膜１０７が設けられている。
【００４０】
なお、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）に設けられている。
【００４１】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）と、接触している。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の少なくとも一部（または全部）と、接触している。
【００４２】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）と、電気的に接続されている。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の一部（または全部）と、電気的に接続されている。
【００４３】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）に、近接して配置されている。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の一部（または全部）に、近接して配置されている。
【００４４】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の横側に配置されている。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の一部（または全部）の横側に配置されている。
【００４５】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の斜め上側に配置されている。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の一部（または全部）の斜め上側に配置されている。
【００４６】
または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の、表面、側面、および／または、下面の少なくとも一部（または全部）の上側に配置されている。または、ソース電極１０３ａ（および／または、ドレイン電極１０３ｂ）の、少なくとも一部（または全部）は、酸化物半導体膜１０１ａ（および／または、酸化物半導体膜１０１ｂ）などの半導体膜の一部（または全部）の上側に配置されている。
【００４７】
金属酸化物膜１１１にはＭ（Ｍは、Ａｌ、Ｍｎ、Ｍｇ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）とＺｎとを含む金属酸化物を用いることができる。ただし金属酸化物膜１１１がチャネル形成領域の一部として機能することを防止するため、導電率が十分に低い材料を用いるものとする。または、金属酸化物膜１１１には、電子親和力（真空準位と伝導帯下端のエネルギー差）が酸化物半導体膜１０１ｂよりも小さく、伝導帯下端のエネルギーが酸化物半導体膜１０１ｂの伝導帯下端エネルギーと差分（バンドオフセット）を有する材料を用いるものとする。
【００４８】
また、金属酸化物膜１１１を成膜するために用いるスパッタターゲットの金属元素の原子数比をＭ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）を、０．６７より大きく０．９９以下、好ましくは０．７５より大きく０．９５以下、さらに好ましくは０．８３以上０．９１以下とするとよい。たとえば、上記のような金属酸化物を成膜するために用いるスパッタターゲットの金属元素の原子数比として、Ｍ：Ｚｎ＝１０：１などが好ましい。ただし、金属酸化物膜１１１は、主成分であるＭ、Ｚｎおよび酸素以外の元素が不純物として混入していてもよい。その際の不純物の割合は、０．１％以下であることが好ましい。また、成膜された金属酸化物膜１１１が有するＭとＺｎの原子数比をＭ：Ｚｎ＝ａ：ｂとしたとき、ａ／（ａ＋ｂ）が、０．７７より大きく０．９７以下であると好ましく、０．８９以上０．９４以下であるとより好ましい。
【００４９】
なお、トランジスタ１５０において、チャネルが形成される酸化物半導体膜１０１ｂは、側面においてソース電極１０３ａおよびドレイン電極１０３ｂと接し、当該接する領域においてソース領域およびドレイン領域が形成される。そのため、金属酸化物膜１１１は、絶縁性を有していてもよい。
【００５０】
以下に、トランジスタ１５０の他の構成の詳細について説明する。
【００５１】
また、本実施の形態において、酸化物半導体膜１０１ｂと近接する膜、代表的には、下地絶縁膜１０２やゲート絶縁膜１０４が、酸化物絶縁膜であり、該酸化物絶縁膜は、窒素を含み、且つ欠陥量の少ないことが好ましい。
【００５２】
窒素を含み、且つ欠陥量の少ない酸化物絶縁膜の代表例としては、酸化窒化シリコン膜、酸化窒化アルミニウム膜等がある。なお、酸化窒化シリコン膜、酸化窒化アルミニウムなどの「酸化窒化膜」とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜、窒化酸化アルミニウムなどの「窒化酸化膜」とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【００５３】
欠陥の少ない酸化物絶縁膜は、１００Ｋ以下のＥＳＲで測定して得られたスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルが観測される。なお、本実施の形態では、「シグナルが観測される」とは、規定のｇ値において４．７×１０１５ｓｐｉｎｓ／ｃｍ３以上のスピン密度を有することを示す。なお、第１のシグナルおよび第２のシグナルの間隔、並びに第２のシグナルおよび第３のシグナルの間隔は、ＸバンドのＥＳＲ測定において約５ｍＴである。また、第１のシグナル乃至第３のシグナルのスピンの密度の合計が４×１０１８ｓｐｉｎｓ／ｃｍ３未満であり、代表的には２．４×１０１８ｓｐｉｎｓ／ｃｍ３以上４×１０１８ｓｐｉｎｓ／ｃｍ３未満である。
【００５４】
なお、１００Ｋ以下のＥＳＲスペクトルにおいて、ｇ値が２．０３７以上２．０３９以下の第１シグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下の第３のシグナルは、窒素酸化物（ＮＯｘ、ｘは０より大きく２以下、好ましくは１以上２以下）起因のシグナルに相当する。窒素酸化物の代表例としては、一酸化窒素、二酸化窒素等がある。即ち、ｇ値が２．０３７以上２．０３９以下の第１のシグナル、ｇ値が２．００１以上２．００３以下の第２のシグナル、およびｇ値が１．９６４以上１．９６６以下である第３のシグナルのスピンの密度の合計が小さいほど、酸化物絶縁膜に含まれる窒素酸化物の含有量が少ないといえる。
【００５５】
また、窒素を含み、且つ欠陥量の少ない酸化物絶縁膜は、成膜時の温度が高いほど窒素濃度および水素濃度が低減する。上記酸化物絶縁膜の代表的な成膜温度は、５００℃以上、好ましくは５００℃以上５５０℃以下である。窒素濃度を低減した後に酸素を添加することで窒素酸化物の発生を抑制することができ、かつ酸化物絶縁膜に酸素を添加することができるため、その酸素を酸化物半導体膜１０１ｂに供給することが可能になる。
【００５６】
酸化物半導体膜１０１ｂに近接する下地絶縁膜１０２やゲート絶縁膜１０４が、上記のように、窒素酸化物の含有量が少ないと、下地絶縁膜１０２またはゲート絶縁膜１０４と、酸化物半導体膜との界面におけるキャリアのトラップを低減することが可能である。この結果、半導体装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【００５７】
また、下地絶縁膜１０２およびゲート絶縁膜１０４は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される窒素濃度が１×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することが好ましい。この結果、下地絶縁膜１０２やゲート絶縁膜１０４において、窒素酸化物が生成されにくくなり、下地絶縁膜１０２またはゲート絶縁膜１０４と、酸化物半導体膜との界面におけるキャリアのトラップを低減することが可能である。また、半導体装置に含まれるトランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【００５８】
また、下地絶縁膜１０２やゲート絶縁膜１０４は、ＳＩＭＳで測定される水素濃度が５×１０２０ａｔｏｍｓ／ｃｍ３未満である部分を有することが好ましい。下地絶縁膜１０２およびゲート絶縁膜１０４の水素濃度を低減することで、酸化物半導体膜への水素の混入を抑制することができる。
【００５９】
基板１００の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１００として用いてもよい。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００６０】
また、基板１００として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１５０を形成してもよい。または、基板１００とトランジスタ１５０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１００より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ１５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
【００６１】
下地絶縁膜１０２としては、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化ガリウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜等がある。なお、下地絶縁膜として、上記の材料を用いることで、基板１００側から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜への拡散を抑制することができる。
【００６２】
下地絶縁膜１０２が窒素を含み、且つ欠陥量の少ない酸化物絶縁膜で形成される場合、ゲート絶縁膜１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。なお、酸化物半導体膜との界面特性を向上させるため、ゲート絶縁膜１０４において少なくとも酸化物半導体膜と近接する領域は酸化物絶縁膜で形成することが好ましい。
【００６３】
また、ゲート絶縁膜１０４として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜からの酸素の外部への拡散と、外部から酸化物半導体膜への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。
【００６４】
また、ゲート絶縁膜１０４として、ハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【００６５】
酸化物半導体膜（酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｂ）は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍｇ酸化物、Ｚｎ−Ｍｇ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｍｇ、ＮｄまたはＨｆ）等で形成される。
【００６６】
なお、酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
【００６７】
酸化物半導体膜は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることでトランジスタ１５０のオフ電流を低減することができる。
【００６８】
酸化物半導体膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【００６９】
酸化物半導体膜がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｍｇ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３が好ましい。なお、成膜される酸化物半導体膜の原子数比はそれぞれ、誤差として上記のスパッタターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【００７０】
酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
【００７１】
このため、酸化物半導体膜は、酸素欠損と共に、水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜において、ＳＩＭＳにより得られる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有する。この結果、トランジスタ１５０は、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう）を有する。
【００７２】
また、酸化物半導体膜において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）が、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下である部分を有する。この結果、トランジスタ１５０は、ノーマリーオフ特性を有する。
【００７３】
また、酸化物半導体膜において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有する。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタ１５０は、ノーマリーオフ特性を有する。
【００７４】
また、酸化物半導体膜に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下である部分を有することが好ましい。
【００７５】
酸化物半導体膜の不純物を低減することで、酸化物半導体膜のキャリア密度を低減することができる。このため、酸化物半導体膜は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下である部分を有することが好ましい。
【００７６】
酸化物半導体膜として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、ノーマリーオフ特性になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
【００７７】
また、酸化物半導体膜は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
【００７８】
なお、酸化物半導体膜が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の単層構造を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
【００７９】
ここで、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの間には、酸化物半導体膜１０１ａと酸化物半導体膜１０１ｂとの混合領域を有する場合がある。また、酸化物半導体膜１０１ｂと金属酸化物膜１１１との間には、酸化物半導体膜１０１ｂと金属酸化物膜１１１との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび金属酸化物膜１１１の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【００８０】
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため下地絶縁膜１０２、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１、およびゲート絶縁膜１０４の伝導帯下端のエネルギー（Ｅｃ）を示す。
【００８１】
図１１（Ａ）、図１１（Ｂ）に示すように、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１において、伝導帯下端のエネルギーが連続的に変化する。酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１を構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１は組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
【００８２】
主成分を共通として積層された酸化物半導体膜（または金属酸化物膜）は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面に酸化物半導体にとってトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【００８３】
なお、図１１（Ａ）では、酸化物半導体膜１０１ａと金属酸化物膜１１１のＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、酸化物半導体膜１０１ａよりも金属酸化物膜１１１のＥｃが高いエネルギーを有する場合、バンド構造の一部は、図１１（Ｂ）のように示される。
【００８４】
図１１（Ａ）、図１１（Ｂ）より、酸化物半導体膜１０１ｂがウェル（井戸）となり、トランジスタ１５０において、チャネルが酸化物半導体膜１０１ｂに形成されることがわかる。なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【００８５】
なお、酸化物半導体膜１０１ａおよび金属酸化物膜１１１と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体膜１０１ａおよび金属酸化物膜１１１があることにより、酸化物半導体膜１０１ｂと当該トラップ準位とを遠ざけることができる。ただし、酸化物半導体膜１０１ａまたは金属酸化物膜１１１のＥｃと、酸化物半導体膜１０１ｂのＥｃとのエネルギー差が小さい場合、酸化物半導体膜１０１ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【００８６】
したがって、トランジスタのしきい値電圧の変動を低減するには、酸化物半導体膜１０１ａおよび金属酸化物膜１１１のＥｃと、酸化物半導体膜１０１ｂとの間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
【００８７】
なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１には、結晶部が含まれることが好ましい。特に、ｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
【００８８】
酸化物半導体膜１０１ｂは、酸化物半導体膜１０１ａおよび金属酸化物膜１１１よりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０１ｂとして、酸化物半導体膜１０１ａおよび金属酸化物膜１１１よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【００８９】
たとえば、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂとしてＩｎ−Ｇａ−Ｚｎ酸化物を用いる場合、Ｉｎ、Ｇａ、Ｚｎの原子数比としては、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：４：３、Ｉｎ：Ｇａ：Ｚｎ＝１：５：４、Ｉｎ：Ｇａ：Ｚｎ＝１：６：６、Ｉｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６、Ｉｎ：Ｇａ：Ｚｎ＝１：１：４、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１のいずれかの材料を用い、酸化物半導体膜１０１ａの電子親和力が酸化物半導体膜１０１ｂよりも小さくなるようにすればよい。
【００９０】
また、このとき、ゲート電極に電界を印加すると、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂ、金属酸化物膜１１１のうち、電子親和力の大きい酸化物半導体膜１０１ｂにチャネルが形成される。
【００９１】
ソース電極１０３ａおよびドレイン電極１０３ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００９２】
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００９３】
また、ゲート電極１０５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物、酸化マグネシウムを含む酸化インジウム化合物、酸化ガリウムを含む酸化亜鉛、酸化アルミニウムを含む酸化亜鉛、酸化マグネシウムを含む酸化亜鉛、フッ素を含む酸化スズ等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００９４】
絶縁膜１０７はバリア膜として機能し、酸素、水素、水などをブロックする。したがって、絶縁膜１０７を設けることによって、水素や水が外部から酸化物半導体膜１０１ｂに混入すること、および酸化物半導体膜１０１ｂ中の酸素が外部へ放出されることを防ぐことができる。なお、絶縁膜１０７は水素や水などを出来る限り低減させておくことが好ましい、または、水素や水などの放出を出来る限り低減させておくことが好ましい。
【００９５】
また、絶縁膜１０７に、酸素、水素、水等のブロッキング効果を有する絶縁膜を適用することで酸化物半導体膜からの酸素の外部への拡散と、外部から酸化物半導体膜への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニウム膜、酸化窒化ハフニウム膜等がある。
【００９６】
絶縁膜１０７の厚さは、１５０ｎｍ以上４００ｎｍ以下とするとよい。
【００９７】
次に、図１に示すトランジスタ１５０の作製方法について、図２および図３を用いて説明する。なお、図２および図３において、図１（Ａ）の一点破線Ａ１−Ａ２に示すチャネル長方向の断面図、および一点破線Ｂ１−Ｂ２に示すチャネル幅方向の断面図を用いて、トランジスタ１５０の作製方法を説明する。
【００９８】
トランジスタ１５０を構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタ法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタ法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学堆積（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や原子層成膜（ＡＬＤ）法を使ってもよい。
【００９９】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１００】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
【０１０１】
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
【０１０２】
まず、基板１００上に下地絶縁膜１０２を形成する（図２（Ａ）参照）。
【０１０３】
基板１００には、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることも可能であり、これらの基板上に半導体素子が設けられたものを用いてもよい。
【０１０４】
下地絶縁膜１０２は、プラズマＣＶＤ法またはスパッタ法等により、酸化アルミニウム膜、酸化マグネシウム膜、酸化シリコン膜、酸化窒化シリコン膜、酸化ガリウム膜、酸化ゲルマニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化ネオジム膜、酸化ハフニウム膜および酸化タンタル膜などの酸化物絶縁膜、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの窒化物絶縁膜、またはこれらの混合材料を用いて形成することができる。また、上記材料の積層であってもよく、少なくとも酸化物半導体膜と接する上層は、加熱処理などにより酸化物半導体膜への酸素の供給源となりえる過剰な酸素を含む材料で形成することが好ましい。
【０１０５】
また、下地絶縁膜１０２にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸素を添加することによって、下地絶縁膜１０２から酸化物半導体膜への酸素の供給をさらに容易にすることができる。また、酸化物半導体膜１０１ａなどに直接イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。
【０１０６】
下地絶縁膜１０２として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１０７】
また、下地絶縁膜１０２として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ法を用いて形成することができる。
【０１０８】
また、下地絶縁膜１０２として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
【０１０９】
また、下地絶縁膜１０２として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０１１０】
また、下地絶縁膜１０２として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０１１１】
ここでは、下地絶縁膜１０２として、ＰＥＣＶＤ法により酸化窒化シリコン膜を形成する。
【０１１２】
なお、基板１００の表面が絶縁体であり、後に設ける酸化物半導体膜への不純物拡散の影響が無い場合は、下地絶縁膜１０２を設けない構成とすることができる。
【０１１３】
次に、下地絶縁膜１０２上に酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂをスパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成する（図２（Ｂ）参照）。このとき、図示するように下地絶縁膜１０２を若干過度にエッチングしてもよい。下地絶縁膜１０２を過度にエッチングすることで、後に形成するゲート電極１０５で酸化物半導体膜１０１ｂを覆いやすくすることができる。
【０１１４】
なお、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂを島状に形成する際に、まず、酸化物半導体膜１０１ｂ上にハードマスクとなる膜（たとえばタングステン膜）およびレジストマスクを設け、ハードマスクとなる膜をエッチングしてハードマスクを形成し、その後、レジストマスクを除去し、ハードマスクをマスクとして酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂをエッチングする。その後、ハードマスクを除去する。この時、エッチングするにつれて徐々にハードマスクが縮小していくため、自然にハードマスクの端部が丸みを帯び、曲面を有する場合がある。これに伴い、酸化物半導体膜１０１ｂの形状も端部が丸みを帯び、曲面を有する場合がある。このような構成になることで、酸化物半導体膜１０１ｂ上に形成される、金属酸化物膜１１１、ゲート絶縁膜１０４、ゲート電極１０５、絶縁膜１０７の被覆性が向上し、段切れ等の形状不良の発生を防ぐことができる。
【０１１５】
また、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂの積層、および後の工程で形成する金属酸化物膜１１１を含めた積層において連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（例えばスパッタ装置）を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタ装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべく、クライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）できること、かつ、成膜される基板を１００℃以上、好ましくは５００℃以上に加熱できることが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に炭素成分や水分等を含む気体が逆流しないようにしておくことが好ましい。
【０１１６】
高純度真性の酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１１７】
高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１１８】
酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂは、上述した材料を用いることができる。例えば、酸化物半導体膜１０１ａにＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、酸化物半導体膜１０１ｂにＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。
【０１１９】
また、酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂとして用いることのできる酸化物は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０１２０】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１２１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１２２】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０１２３】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１２４】
また、酸化物半導体膜１０１ａは、酸化物半導体膜１０１ｂよりも電子親和力が小さくなるように材料を選択する。
【０１２５】
なお、酸化物半導体膜の成膜には、スパッタ法を用いることが好ましい。スパッタ法としては、ＲＦスパッタ法、ＤＣスパッタ法、ＡＣスパッタ法等を用いることができる。特に、成膜時に発生するゴミを低減でき、かつ膜厚分布も均一とすることからＤＣスパッタ法を用いることが好ましい。
【０１２６】
スパッタガスは、希ガス（代表的にはアルゴン）、酸素、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
【０１２７】
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
【０１２８】
なお、酸化物半導体膜を形成する際に、例えば、スパッタ法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
【０１２９】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１３０】
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１３１】
また、スパッタガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。スパッタガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１３２】
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０１３３】
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気および酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分乃至２４時間とする。
【０１３４】
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
【０１３５】
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃度を２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である部分を有することができる。
【０１３６】
ＡＬＤ法を利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
【０１３７】
ここでは、スパッタ法により酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする。次に、マスクを除去した後、窒素および酸素を含む混合ガス雰囲気で加熱処理を行うことで、酸化物半導体膜を形成する。
【０１３８】
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、ＣＡＡＣ化率が、６０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。なお、ＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合があり、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合をＣＡＡＣ化率と定義する。
【０１３９】
次に、酸化物半導体膜１０１ｂに接するソース電極１０３ａおよびドレイン電極１０３ｂを形成する（図２（Ｃ）参照）。
【０１４０】
次に、酸化物半導体膜１０１ｂ、ソース電極１０３ａおよびドレイン電極１０３ｂ上に金属酸化物膜１１１を形成し、金属酸化物膜１１１上にゲート絶縁膜１０４を形成する（図３（Ａ）参照）。
【０１４１】
金属酸化物膜１１１は、スパッタ法、ＡＬＤ法、ＭＯＣＶＤ法などを用いて形成する。
【０１４２】
なお、金属酸化物膜１１１を成膜後に加熱処理を行ってもよい。該加熱処理により、金属酸化物膜１１１から水素や水などの不純物を除去することができる。また、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｂから、さらに水素や水などの不純物を除去することができる。
【０１４３】
次に、ゲート絶縁膜１０４を介して、酸化物半導体膜１０１ｂと互いに重なるゲート電極１０５を形成する（図３（Ｂ）参照）。
【０１４４】
次に、ゲート絶縁膜１０４およびゲート電極１０５上に絶縁膜１０７を形成する（図３（Ｃ）参照）。
【０１４５】
絶縁膜１０７は、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法で成膜した膜は被覆性が良好であるため、段差の大きい箇所（たとえば、ゲート電極１０５とゲート絶縁膜１０４でできる段差など）においても良好に被覆することができ、トランジスタ１５０の特性を安定化させることができる。
【０１４６】
以上の工程により、トランジスタ１５０を作製することができる。
【０１４７】
＜変形例１＞
実施の形態１に示すトランジスタ１５０は、酸化物半導体膜が２層であったが、これに限られず、酸化物半導体膜が単層、３層以上であってもよい。図４に酸化物半導体膜が単層の場合、図５に酸化物半導体膜が３層の場合について図示する。
【０１４８】
図４（Ａ）乃至図４（Ｃ）に、半導体装置が有するトランジスタ１５０ａの上面図および断面図を示す。図４（Ａ）はトランジスタ１５０ａの上面図であり、図４（Ｂ）は、図４（Ａ）の一点鎖線Ａ１−Ａ２間の断面図であり、図４（Ｃ）は、図４（Ａ）の一点鎖線Ｂ１−Ｂ２間の断面図である。また、図４（Ａ）乃至図４（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０１４９】
また、図５（Ａ）乃至図５（Ｃ）に、半導体装置が有するトランジスタ１５０ｂの上面図および断面図を示す。図５（Ａ）はトランジスタ１５０ｂの上面図であり、図５（Ｂ）は、図５（Ａ）の一点鎖線Ａ１−Ａ２間の断面図であり、図５（Ｃ）は、図５（Ａ）の一点鎖線Ｂ１−Ｂ２間の断面図である。また、図５（Ａ）乃至図５（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０１５０】
なお、酸化物半導体膜１０１ｃの材料等は、酸化物半導体膜１０１ａの説明を援用することができる。
【０１５１】
＜変形例２＞
図６（Ａ）乃至図６（Ｃ）に、半導体装置が有するトランジスタ１５０ｃの上面図および断面図を示す。図６（Ａ）はトランジスタ１５０ｃの上面図であり、図６（Ｂ）は、図６（Ａ）の一点鎖線Ａ１−Ａ２間の断面図であり、図６（Ｃ）は、図６（Ａ）の一点鎖線Ｂ１−Ｂ２間の断面図である。また、図６（Ａ）乃至図６（Ｃ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。図６（Ｂ）に示すように酸化物半導体膜１０１ｂの側面は、層１１３ａおよび層１１３ｂと接する構造とすることができる。
【０１５２】
層１１３ａおよび層１１３ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。層１１３ａおよび層１１３ｂは、例えば、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０１５３】
層１１３ａおよび層１１３ｂは、可視光線を透過する性質を有しても構わない。または、層１１３ａおよび層１１３ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１５４】
また、層１１３ａおよび層１１３ｂは、酸化物半導体膜１０１ｂなどとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０１５５】
なお、層１１３ａおよび層１１３ｂは、ソース電極１０３ａおよびドレイン電極１０３ｂよりも高抵抗の層を用いると好ましい場合がある。また、層１１３ａおよび層１１３ｂは、トランジスタのチャネルよりも低抵抗の層を用いると好ましい場合がある。例えば、層１１３ａおよび層１１３ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層１１３ａおよび層１１３ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層１１３ａまたは層１１３ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１５６】
＜変形例３＞
また、上記構成において、図７（Ａ）乃至図７（Ｃ）に示すようにオフセット領域を低抵抗化したセルフアライン構造とすることができる。
【０１５７】
ｎ型の低抵抗領域１４１、低抵抗領域１４２は、ゲート電極１０５をマスクとして不純物を添加することで形成することができる。当該不純物の添加方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０１５８】
酸化物半導体膜１０１ａ、酸化物半導体膜１０１ｂおよび酸化物半導体膜１０１ｃの導電率を高める不純物としては、例えば、水素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、ホウ素、窒素、リン、または砒素がある。
【０１５９】
なお、図８（Ａ）のようなセルフアライン構造としてもよい。この構造の場合、ｎ型の低抵抗領域１４１、低抵抗領域１４２は、ソース領域およびドレイン領域となる。なお、低抵抗領域１４１、低抵抗領域１４２は、絶縁膜１０８を介して配線１１０ａおよび配線１１０ｂと電気的に接続している。
【０１６０】
絶縁膜１０８は、層間膜として機能を有し、乾式法や湿式法で形成される無機絶縁膜、有機絶縁膜を用いることができる。例えば、ＣＶＤ法やスパッタリング法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。また、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンケイ酸ガラス）、ＢＰＳＧ（ボロンリンケイ酸ガラス）等を用いることができる。
【０１６１】
配線１１０ａおよび配線１１０ｂは、ソース電極１０３ａおよびドレイン電極１０３ｂの材料等の説明を援用することができる。
【０１６２】
しかし、図８（Ａ）の構成では、ｎ型の低抵抗領域１４１、低抵抗領域１４２に下地絶縁膜１０２から酸素が供給されると抵抗が上がってしまうことがある。そのため、図８（Ｂ）に示すように下地絶縁膜１０２と低抵抗領域１４１、低抵抗領域１４２との間にバリア膜となる絶縁膜１０９ａおよび絶縁膜１０９ｂを設けると好ましい。
【０１６３】
絶縁膜１０９ａおよび絶縁膜１０９ｂは、少なくとも加熱処理などにより酸化物半導体膜へ酸素を供給しない膜である。絶縁膜１０９ａおよび絶縁膜１０９ｂは、絶縁膜１０７と同様にバリア膜として機能し、酸素、水素、水などをブロックする。
【０１６４】
絶縁膜１０９ａおよび絶縁膜１０９ｂを設けることにより、下地絶縁膜１０２から低抵抗領域１４１および低抵抗領域１４２へ酸素が供給されることを抑制することができ、低抵抗領域１４１および低抵抗領域１４２の抵抗が上昇することを抑制することができる。
【０１６５】
絶縁膜１０９ａおよび絶縁膜１０９ｂは、絶縁膜１０７の材料等の説明を援用することができる。また、絶縁膜１０９ａおよび絶縁膜１０９ｂはＡＬＤ法を用いて成膜することが好ましい。
【０１６６】
なお、ゲート電極１０５をマスクとして不純物を添加することは、必ずしも行わなくてもよい。その場合の例を、図９（Ａ）、図９（Ｂ）、図９（Ｃ）に示す。なお、図９では、ゲート電極１０５の端部とソース電極１０３ａおよびドレイン電極１０３ｂの端部とは、そろっていないが、本発明の一態様はこれに限定されない。ゲート電極１０５の端部と、ソース電極１０３ａおよびドレイン電極１０３ｂの端部とを揃えて配置してもよい。
【０１６７】
＜変形例４＞
また、図１０（Ａ）乃至図１０（Ｃ）に示すトランジスタ１５０ｄのように、ソース電極１０３ａおよびドレイン電極１０３ｂを酸化物半導体膜１０１ｂ上のみで接する構成にしてもよい。
【０１６８】
なお、ソース電極１０３ａおよびドレイン電極１０３ｂは、酸化物半導体膜１０１ａおよび酸化物半導体膜１０１ｂをエッチングする際に用いるハードマスクとなる膜を加工して形成してもよい。
【０１６９】
配線１１５ａは絶縁膜１０８に設けられた開口を介してソース電極１０３ａと電気的に接続される。また、配線１１５ｂは絶縁膜１０８に設けられた開口を介してドレイン電極１０３ｂと電気的に接続される。なお、配線１１５ａおよび配線１１５ｂの材料は、ソース電極１０３ａおよびドレイン電極１０３ｂの説明を援用することができる。
【０１７０】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０１７１】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタにおいて、酸化物半導体膜に適用可能な一態様について説明する。
【０１７２】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１７３】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１７４】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１７５】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７６】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１７７】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１７８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１７９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８０】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１８１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１８２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１８３】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１８４】
次に、微結晶酸化物半導体膜について説明する。
【０１８５】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１８６】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１８７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１８８】
次に、非晶質酸化物半導体膜について説明する。
【０１８９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１９０】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１９１】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１９２】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１９３】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１９４】
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１９５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１９６】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０１９７】
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
【０１９８】
［断面構造］
図１２（Ａ）に本発明の一態様の半導体装置の断面図を示す。図１２（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。トランジスタ２１００には先の実施の形態で説明したトランジスタを用いることができ、図１２（Ａ）ではトランジスタ２１００として、トランジスタ１５０を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
【０１９９】
なお、トランジスタ２１００はバックゲートを設けた構成であってもよい。
【０２００】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０２０１】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２０２】
図１２（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
【０２０３】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０２０４】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０２０５】
絶縁膜２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２０６】
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８（トランジスタ１５０では絶縁膜１０７に相当）を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
【０２０７】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図１２（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。なお、本実施の形態では、ゲート電極２２１３は２層構造であるがこれに限られず、単層でも３層以上でもよい。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
【０２０８】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２０９】
〔ＣＭＯＳ回路〕
図１２（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０２１０】
〔アナログスイッチ〕
また、図１２（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２１１】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１３に示す。
【０２１２】
図１３（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
【０２１３】
図１３（Ｂ）に図１３（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示している。
【０２１４】
トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２１５】
図１３（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の第１の端子と電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子と電気的に接続されている。
【０２１６】
図１３（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２１７】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
【０２１８】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
【０２１９】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２２０】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２２１】
図１３（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１３（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
【０２２２】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２２３】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２４】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２５】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２２６】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２２７】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２２８】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２２９】
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦタグについて、図１４を参照して説明する。
【０２３０】
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０２３１】
ＲＦタグの構成について図１４を用いて説明する。図１４は、ＲＦタグの構成例を示すブロック図である。
【０２３２】
図１４に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
【０２３３】
次に、各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２３４】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２３５】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
【０２３６】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２３７】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０２３８】
ここで、先の実施の形態で説明した記憶装置を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２３９】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２４０】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２４１】
（実施の形態５）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２４２】
図１５は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２４３】
図１５に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１５に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２４４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２４５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２４６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２４７】
図１５に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２４８】
図１５に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２４９】
図１６は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２５０】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９の第１のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１のゲート（第１のゲート電極）が抵抗等の負荷を介して接地される構成とする。
【０２５１】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０２５２】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２５３】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２５４】
トランジスタ１２０９の第１のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２５５】
なお、図１６におけるトランジスタ１２０９では第２のゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１のゲートには制御信号ＷＥを入力し、第２のゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のゲート電圧が０Ｖの時のドレイン電流をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２のゲートを有さないトランジスタを用いることもできる。
【０２５６】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１６では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２５７】
なお、図１６では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２５８】
また、図１６において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２５９】
図１６における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２６０】
本発明の一態様における半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２６１】
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２６２】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２６３】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２６４】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２６５】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
【０２６６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２６７】
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
【０２６８】
［構成例］
図１７（Ａ）は、本発明の一態様の表示装置の上面図であり、図１７（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１７（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０２６９】
画素部に配置するトランジスタは、先の実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２７０】
アクティブマトリクス型表示装置の上面図の一例を図１７（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお、走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２７１】
図１７（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。
【０２７２】
〔液晶表示装置〕
また、画素の回路構成の一例を図１７（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
【０２７３】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を独立して制御できる。
【０２７４】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
【０２７５】
また、トランジスタ７１６には、第１の画素電極層が電気的に接続され、トランジスタ７１７には、第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層とは、分離されている。なお、第１の画素電極層および第２の画素電極層の形状としては、特に限定はない。例えば、第１の画素電極層は、Ｖ字状とすればよい。
【０２７６】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０２７７】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２７８】
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
【０２７９】
なお、図１７（Ｂ）に示す画素回路は、これに限定されない。例えば、図１７（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
【０２８０】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１７（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０２８１】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２８２】
図１７（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０２８３】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０２８４】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２８５】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
【０２８６】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０２８７】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。
【０２８８】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２８９】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２９０】
なお、画素回路の構成は、図１７（Ｃ）に示す画素構成に限定されない。例えば、図１７（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
【０２９１】
図１７で例示した回路に先の実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０２９２】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２９３】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２９４】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図１８を用いて説明を行う。
【０２９５】
図１８に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０２９６】
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
【０２９７】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２９８】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネル機能を付加することも可能である。また、表示パネル８００６に位置入力装置としての機能が付加された表示モジュールを用いるようにしても良い。なお、位置入力装置としての機能は、表示パネル８００６にタッチパネル８００４を設けることで付加することができる。
【０２９９】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０３００】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。また、フレーム８００９は、放熱板としての機能を有していてもよい。
【０３０１】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
【０３０２】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０３０３】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０３０４】
（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
【０３０５】
図１９（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３０６】
図１９（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３０７】
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３０８】
図１９（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
【０３０９】
図１９（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３１０】
図１９（Ｆ）は自動車の一例であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３１１】
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
【０３１２】
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図２０を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２０（Ｂ）参照）、乗り物類（自転車等、図２０（Ｃ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等、図２０（Ｅ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２０（Ｅ）、図２０（Ｆ）参照）等に設けて使用することができる。
【０３１３】
本発明の一態様に係るＲＦデバイス４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３１４】
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３１５】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【実施例１】
【０３１６】
本実施例では、金属酸化物膜の結晶状態についてＸ線回折（ＸＲＤ；Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
【０３１７】
まず、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
【０３１８】
次に、酸化シリコン膜上に金属酸化物膜を成膜した。金属酸化物膜として、Ｇａ−Ｚｎ酸化物（ＧＺＯとも表記する）膜を１００ｎｍ成膜した。当該ＧＺＯ膜は、スパッタリングターゲットとして、原子数比がＧａ：Ｚｎ＝２：１のターゲット（ＧＺＯ（２：１）とも表記する）を用い、アルゴンおよび酸素（アルゴン：酸素＝２０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、高周波（ＲＦ）電力０．４ｋＷを印加し、ターゲットと基板の間の距離を１３０ｍｍ、基板温度２００℃として成膜した。以上の工程で試料を作製した。また、スパッタリングターゲットを原子数比がＧａ：Ｚｎ＝１０：１のターゲット（ＧＺＯ（１０：１）とも表記する）、Ｇａ：Ｚｎ＝２０：１のターゲット（ＧＺＯ（２０：１）とも表記する）についても同様の条件で成膜して試料を作製した。
【０３１９】
なお、ターゲットが有するＧａとＺｎの原子数比をＧａ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、ＧＺＯ（２：１）は０．６７、ＧＺＯ（１０：１）は０．９１、ＧＺＯ（２０：１）は０．９５となる。
【０３２０】
また、成膜した各金属酸化膜の組成を誘導結合プラズマ質量分析法（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＩＣＰ−ＭＳ分析法）により測定した。ＧＺＯ（２：１）を用いて成膜した金属酸化膜の組成は、原子数比でＧａ：Ｚｎ＝２：０．６であった。ＧＺＯ（１０：１）を用いて成膜した金属酸化膜の組成は、原子数比でＧａ：Ｚｎ＝１０：０．６であった。ＧＺＯ（２０：１）を用いて成膜した金属酸化膜の組成は、原子数比でＧａ：Ｚｎ＝２０：０．７であった。なお、成膜された金属酸化物膜が有するＭとＺｎの原子数比をＭ：Ｚｎ＝ａ：ｂとしたとき、ａ／（ａ＋ｂ）は、ＧＺＯ（２：１）を用いて成膜した金属酸化膜は、０．７７、ＧＺＯ（１０：１）を用いて成膜した金属酸化膜は、０．９４、ＧＺＯ（２０：１）を用いて成膜した金属酸化膜は、０．９７となる。
【０３２１】
また、比較例として、ＧＺＯ膜の代わりにＩｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用いて成膜したＩＧＺＯ（ＩＧＺＯ（１３２）とも表記する）膜または酸化ガリウム（ＧａＯｘとも表記する）膜を１００ｎｍ成膜した試料も作製した。ＩＧＺＯ（１３２）膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のターゲットを用い、アルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として成膜した。また、ＧａＯｘ膜は、スパッタリングターゲットをＧａ２Ｏ３のターゲットを用い、アルゴンおよび酸素（アルゴン：酸素＝２０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、高周波（ＲＦ）電力０．４ｋＷを印加し、ターゲットと基板の間の距離を１３０ｍｍ、基板温度２００℃として成膜した。
【０３２２】
次に、作製した各試料について、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図２１に示す。図２１において、縦軸はｘ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用いた。
【０３２３】
ＩＧＺＯ（１３２）膜はスピネル構造であるＺｎＧａ２Ｏ４に帰属するピークが確認できた。ＧａＯｘ膜はγ−Ｇａ２Ｏ３に帰属するピークが確認できた。
【実施例２】
【０３２４】
本実施例では、金属酸化物膜の結晶状態についてＸ線回折（ＸＲＤ；Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）測定を行った。
【０３２５】
まず、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとした。次に、熱酸化膜上にスパッタリング法を用いて酸化シリコン膜を３００ｎｍ成膜した。酸化シリコン膜は、スパッタリングターゲットとして、酸化シリコンを用い、スパッタリングガスとして、５０ｓｃｃｍの酸素とをスパッタリング装置の処理室内に供給し、処理室内の圧力を０．４Ｐａに制御して、１．５ｋＷのＲＦ電源を供給して成膜した。なお、酸化シリコン膜を成膜する際の基板温度は、１００℃とした。
【０３２６】
次に、酸化シリコン膜上に金属酸化物膜を成膜した。金属酸化物膜として、Ｇａ−Ｚｎ酸化物（ＧＺＯとも表記する）膜を１００ｎｍ成膜した。当該ＧＺＯ膜は、スパッタリングターゲットとして、原子数比がＧａ：Ｚｎ＝３：１のターゲット（ＧＺＯ（３：１）とも表記する）を用い、アルゴンおよび酸素（アルゴン：酸素＝２０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、高周波（ＲＦ）電力０．４ｋＷを印加し、ターゲットと基板の間の距離を１３０ｍｍ、基板温度２００℃として成膜した。以上の工程で試料を作製した。また、スパッタリングターゲットを原子数比がＧａ：Ｚｎ＝５：１のターゲット（ＧＺＯ（５：１）とも表記する）についても同様の条件で成膜して試料を作製した。
【０３２７】
なお、ターゲットが有するＧａとＺｎの原子数比をＧａ：Ｚｎ＝ｘ：ｙとしたとき、ｘ／（ｘ＋ｙ）は、ＧＺＯ（３：１）は０．７５、ＧＺＯ（５：１）は０．８３となる。
【０３２８】
また、成膜した各金属酸化膜の組成をＩＣＰ−ＭＳ分析法により測定した。ＧＺＯ（３：１）を用いて成膜した金属酸化膜の組成は、原子数比でＧａ：Ｚｎ＝３：０．６であった。ＧＺＯ（５：１）を用いて成膜した金属酸化膜の組成は、原子数比でＧａ：Ｚｎ＝５：０．６であった。なお、成膜された金属酸化物膜が有するＭとＺｎの原子数比をＭ：Ｚｎ＝ａ：ｂとしたとき、ａ／（ａ＋ｂ）は、ＧＺＯ（３：１）を用いて成膜した金属酸化膜は、０．８３、ＧＺＯ（５：１）を用いて成膜した金属酸化膜は、０．８９となる。
【０３２９】
次に、作製した各試料について、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を図２９に示す。図２９において、縦軸はｘ線回折強度（任意単位）であり、横軸は回折角２θ（ｄｅｇ．）である。なお、ＸＲＤスペクトルの測定は、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用いた。
【０３３０】
ＧＺＯ（３：１）膜はＧＺＯ（５：１）膜よりピークの強度が大きいことが分かった。また、実施例１および本実施例より、金属酸化物膜中のガリウムの比率が大きいほどピークの強度が大きくなることが分かった。
【実施例３】
【０３３１】
本実施例では、トランジスタについて作製し、作製したトランジスタの電気特性を評価した。
【０３３２】
はじめに、実施例試料の作製方法について示す。
【０３３３】
まず、シリコンウェハを熱酸化し、シリコンウェハ表面に１００ｎｍの熱酸化膜を形成した。熱酸化の条件は９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。
【０３３４】
次に、熱酸化膜上に、ＰＥＣＶＤ法によって３００ｎｍの酸化窒化シリコン膜を形成した。成膜ガスとして、流量２．３ｓｃｃｍのシランおよび流量８００ｓｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を４０Ｐａとし、基板温度を４００℃、５０Ｗの高周波（ＲＦ）電力を印加することで成膜した。
【０３３５】
次に、酸化窒化シリコン膜を研磨処理後、加熱処理を行った。加熱処理は真空で、４５０℃で１時間行った。
【０３３６】
次に、酸化窒化シリコン膜へイオン注入法を用いて酸素イオン（１６Ｏ＋）を注入した。酸素イオンの注入条件は、加速電圧を６０ｋＶ、ドーズ量を２．０×１０１６ｉｏｎｓ／ｃｍ２、チルト角を７°、ツイスト角を７２°とした。
【０３３７】
次に、酸化窒化シリコン膜上にスパッタ法によって１０ｎｍの第１の酸化物半導体膜と４０ｎｍの第２の酸化物半導体膜を積層して成膜した。成膜条件は、第１の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲット（ＩＧＺＯ（１３４）とも表記する）を用い、アルゴンおよび酸素（アルゴン：酸素＝４０ｓｃｃｍ：５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度２００℃として成膜し、第２の酸化物半導体膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のターゲット（ＩＧＺＯ（１１１））を用い、アルゴンおよび酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、電源電力（ＤＣ）０．５ｋＷを印加し、ターゲットと基板の間の距離を６０ｍｍ、基板温度３００℃として成膜した。
【０３３８】
次に、加熱処理を行った。ここでは４５０℃の窒素雰囲気で１時間加熱処理を行った後、４５０℃の酸素雰囲気で１時間の加熱処理を行った。
【０３３９】
次に、第２の酸化物半導体膜上に、タングステンターゲットを用い、成膜ガスとして流量８０ｓｃｃｍのアルゴン（Ａｒ）雰囲気下において、圧力０．８Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、電源電力（ＤＣ）１．０ｋＷ印加する条件を用いたスパッタ法により、タングステン膜を１５０ｎｍ成膜した。
【０３４０】
次に、タングステン膜上にレジストマスクを形成し、ＩＣＰエッチング法により、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（Ｏ２）および流量４５ｓｃｃｍの塩素（Ｃｌ２）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃において第１のエッチングをしたのち、ＩＣＰエッチング法により、流量１００ｓｃｃｍの酸素（Ｏ２）雰囲気下、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３．０Ｐａ、基板温度４０℃において第２のエッチングをし、さらに、ＩＣＰエッチング法により、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）、および流量５５ｓｃｃｍの酸素（Ｏ２）および流量４５ｓｃｃｍの塩素（Ｃｌ２）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃において第３のエッチングをしてタングステン膜を加工し、ソース電極およびドレイン電極を形成した。
【０３４１】
次に、第１の酸化物半導体膜および第２の酸化物半導体膜を、ＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．２Ｐａ、基板温度７０℃においてエッチングをして島状の第１の酸化物半導体膜および第２の酸化物半導体膜に加工した。
【０３４２】
次に、第２の酸化物半導体膜、ソース電極およびドレイン電極上に金属酸化物膜を５ｎｍ成膜した。金属酸化物膜には、ＧＺＯ膜またはＧａＯｘ膜を用いた。
【０３４３】
ＧＺＯ膜の成膜条件は、スパッタリングターゲットとして、ＧａとＺｎとを含むターゲットを用い、アルゴンおよび酸素（アルゴン：酸素＝２０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、高周波（ＲＦ）電力０．４ｋＷを印加し、ターゲットと基板の間の距離を１３０ｍｍ、基板温度２００℃として成膜した。
【０３４４】
用いたＧａとＺｎとを含むターゲットは、原子数比がＧａ：Ｚｎ＝２：１のターゲット（ＧＺＯ（２：１）とも表記する）、原子数比がＧａ：Ｚｎ＝１０：１のターゲット（ＧＺＯ（１０：１）とも表記する）、原子数比がＧａ：Ｚｎ＝２０：１のターゲット（ＧＺＯ（２０：１）とも表記する）である。
【０３４５】
また、ＧａＯｘ膜の成膜条件は、スパッタリングターゲットをＧａ２Ｏ３のターゲットを用い、アルゴンおよび酸素（アルゴン：酸素＝２０ｓｃｃｍ：１０ｓｃｃｍ）混合雰囲気下において、圧力０．４Ｐａ、高周波（ＲＦ）電力０．４ｋＷを印加し、ターゲットと基板の間の距離を１３０ｍｍ、基板温度２００℃として成膜した。
【０３４６】
次に、金属酸化物膜上に流量１ｓｃｃｍのシラン（ＳｉＨ４）および流量８００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃、６０ＭＨｚの高周波電源を用いて１５０Ｗの高周波（ＲＦ）電力を平行平板電極に供給したＰＥＣＶＤ法により、ゲート絶縁膜となる酸化窒化シリコン膜を２０ｎｍ成膜した。
【０３４７】
次に、酸化窒化シリコン膜上に、窒化タンタルターゲットを用い、成膜ガスとして流量５０ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量１０ｓｃｃｍの窒素（Ｎ２）ガスを用いて、圧力を０．６Ｐａ、基板温度を室温、ターゲットと基板の間の距離を５０ｍｍ、電源電力（ＤＣ）１ｋＷ印加する条件を用いたスパッタ法により、窒化タンタル膜を３０ｎｍ成膜し、その上に、タングステンターゲットを用い、成膜ガスとして流量１００ｓｃｃｍのアルゴン（Ａｒ）ガスを用いて、圧力を２．０Ｐａ、基板温度を２３０℃、ターゲットと基板の間の距離を６０ｍｍ、電源電力（ＤＣ）４．０ｋＷ印加する条件を用いたスパッタ法により、タングステン膜を１３５ｎｍ成膜した。
【０３４８】
次に、窒化タンタル膜およびタングステン膜をＩＣＰエッチング法により、流量５５ｓｃｃｍの四フッ化炭素（ＣＦ４）ガス、流量４５ｓｃｃｍの塩素（Ｃｌ２）ガスおよび流量５５ｓｃｃｍの酸素（Ｏ２）混合雰囲気下、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａにて第１のエッチングを行い、さらにＩＣＰエッチング法により、流量１００ｓｃｃｍの塩素（Ｃｌ２）雰囲気下、電源電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａにて第２のエッチングを行い、ゲート電極を形成した。
【０３４９】
次に、ゲート電極をマスクとして、ゲート絶縁膜および金属酸化物膜をＩＣＰエッチング法により、流量８０ｓｃｃｍの三塩化ホウ素（ＢＣｌ３）雰囲気下、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．２Ｐａ、基板温度７０℃においてエッチングをして島状のゲート絶縁膜および金属酸化物膜に加工した。
【０３５０】
次に、ゲート電極、ソース電極およびドレイン電極上に、酸化アルミニウムターゲットを用い、成膜ガスとして流量２５ｓｃｃｍのアルゴン（Ａｒ）ガスおよび流量２５ｓｃｃｍの酸素（Ｏ２）ガスを用いて、圧力を０．４Ｐａ、基板温度を２５０℃、ターゲットと基板の間の距離を６０ｍｍ、ＲＦ電力を２．５ｋＷ印加する条件を用いたスパッタ法により、酸化アルミニウム膜を７０ｎｍ成膜した。
【０３５１】
次に、酸化アルミニウム膜上に流量５ｓｃｃｍのシラン（ＳｉＨ４）および流量１０００ｓｃｃｍの一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、反応室の圧力を１３３Ｐａ、基板温度を３２５℃、１３．５６ＭＨｚの高周波電源を用いて３５Ｗの高周波電力を平行平板電極に供給したＰＥＣＶＤ法により、酸化窒化シリコン膜を３００ｎｍ成膜した。
【０３５２】
以上の工程を経て、トランジスタを作製した。なお、トランジスタのサイズは３種類用意した。１つ目はチャネル長Ｌが０．４８μｍ、チャネル幅が０．８μｍのトランジスタ、２つ目はチャネル長Ｌが０．８３μｍ、チャネル幅が０．８μｍのトランジスタ、３つ目はチャネル長Ｌが０．８３μｍ、チャネル幅が５０μｍのトランジスタである。
【０３５３】
作製したトランジスタにおいて、ドレイン電圧（Ｖｄ：［Ｖ］）が０．１Ｖまたは１．８Ｖとし、ゲート電圧（Ｖｇ：［Ｖ］）を−３Ｖから３Ｖまで掃引した際の、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。また、Ｖｄ＝０．１Ｖのときの電界効果移動度（μＦＥ：［ｃｍ２／Ｖｓ］）の測定を行った。各測定結果を図２２乃至図２４に示す。
【０３５４】
図２２は、チャネル長Ｌが０．４８μｍ、チャネル幅が０．８μｍのトランジスタの測定結果、図２３は、チャネル長Ｌが０．８３μｍ、チャネル幅が０．８μｍのトランジスタの測定結果、図２４は、チャネル長Ｌが０．８３μｍ、チャネル幅が５０μｍのトランジスタの測定結果を示し、図２２（Ａ）、図２３（Ａ）および図２４（Ａ）はＧａＯｘ膜を用いたトランジスタの測定結果を示し、図２２（Ｂ）、図２３（Ｂ）および図２４（Ｂ）はＧＺＯ（２：１）膜を用いたトランジスタの測定結果を示し、図２２（Ｃ）、図２３（Ｃ）および図２４（Ｃ）はＧＺＯ（１０：１）膜を用いたトランジスタの測定結果を示し、図２２（Ｄ）、図２３（Ｄ）および図２４（Ｄ）はＧＺＯ（２０：１）膜を用いたトランジスタの測定結果を示す。
【０３５５】
図２２乃至図２４より、Ｚｎを増やしすぎることでドレイン電圧が０．１Ｖと１．８Ｖの時で立ち上がりの位置が大きくずれているが、ＧＺＯ（２０：１）膜やＧＺＯ（１０：１）膜などのＺｎが微量であれば、ＧａＯｘ膜とほとんど変化しないことが分かった。
【０３５６】
次に、上記で作製したチャネル長Ｌが０．８３μｍ、チャネル幅Ｗが０．８μｍのトランジスタにおいてストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧を３．３Ｖ印加（以降、＋ＧＢＴ試験ともいう）とし、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図２５に示す。図２５において、Ｖｄ＝１．８Ｖのときの測定結果であり、横軸はゲート電圧（ＶＧ：［Ｖ］）、縦軸はドレイン電流（ＩＤ：［Ａ］）を示す。また、Ｖｄ＝０．１Ｖのときの電界効果移動度（μＦＥ：［ｃｍ２／Ｖｓ］）を示す。図２５（Ａ）はＧａＯｘ膜を用いたトランジスタ、図２５（Ｂ）はＧＺＯ（２：１）膜を用いたトランジスタ、図２５（Ｃ）はＧＺＯ（１０：１）膜を用いたトランジスタ、図２５（Ｄ）はＧＺＯ（２０：１）膜を用いたトランジスタの測定結果を示す。
【０３５７】
また、上記で作製したチャネル長Ｌが０．８３μｍ、チャネル幅Ｗが０．８μｍのトランジスタにおいてストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびドレイン電圧（Ｖｄ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ゲート電圧を−３．３Ｖ印加（以降、−ＧＢＴ試験ともいう）とし、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図２６に示す。図２６において、Ｖｄ＝１．８Ｖのときの測定結果であり、横軸はゲート電圧（ＶＧ：［Ｖ］）、縦軸はドレイン電流（ＩＤ：［Ａ］）を示す。また、Ｖｄ＝０．１Ｖのときの電界効果移動度（μＦＥ：［ｃｍ２／Ｖｓ］）を示す。図２６（Ａ）はＧａＯｘ膜を用いたトランジスタ、図２６（Ｂ）はＧＺＯ（２：１）膜を用いたトランジスタ、図２６（Ｃ）はＧＺＯ（１０：１）膜を用いたトランジスタ、図２６（Ｄ）はＧＺＯ（２０：１）膜を用いたトランジスタの測定結果を示す。
【０３５８】
また、上記で作製したチャネル長Ｌが０．８３μｍ、チャネル幅Ｗが０．８μｍのトランジスタにおいてストレス試験の条件としてソース電圧（Ｖｓ：［Ｖ］）およびゲート電圧（Ｖｇ：［Ｖ］）を０Ｖとし、１５０℃で１時間、ドレイン電圧を１．８Ｖ印加（以降、＋ＤＢＴ試験ともいう）とし、ドレイン電流（Ｉｄ：［Ａ］）の測定を行った。測定結果を図２７に示す。図２７において、Ｖｄ＝１．８Ｖのときの測定結果であり、横軸はゲート電圧（ＶＧ：［Ｖ］）、縦軸はドレイン電流（ＩＤ：［Ａ］）を示す。また、Ｖｄ＝０．１Ｖのときの電界効果移動度（μＦＥ：［ｃｍ２／Ｖｓ］）を示す。図２７（Ａ）はＧａＯｘ膜を用いたトランジスタ、図２７（Ｂ）はＧＺＯ（２：１）膜を用いたトランジスタ、図２７（Ｃ）はＧＺＯ（１０：１）膜を用いたトランジスタ、図２７（Ｄ）はＧＺＯ（２０：１）膜を用いたトランジスタの測定結果を示す。
【０３５９】
なお、図２５乃至図２７中の矢印は、ストレス試験前からストレス試験後の電気特性の変化を示している。図２５乃至図２７より、ＧａＯｘ膜は−ＧＢＴ試験に対してしきい値電圧がプラスシフトしているが、ＧＺＯ（１０：１）膜は−ＧＢＴ試験に対して変動が小さいことが確認できた。また、ＧＺＯ（１０：１）膜は＋ＤＢＴ試験に対しても変動が小さいことが確認できた。
【実施例４】
【０３６０】
本実施例では、実施例３で作製した、チャネル長Ｌが０．８３μｍ、チャネル幅Ｗが０．８μｍ、金属酸化物膜にＧＺＯ（１０：１）膜を用いたトランジスタのリーク電流を測定した。
【０３６１】
測定は、１２５℃、１０時間で評価した。さらに、８５℃、７２時間で評価した。
【０３６２】
図２８に、測定時の基板温度（絶対温度）の逆数とリーク電流との関係を示す。ここでは、理解を容易にするため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）［１／Ｋ］を横軸としている。
【０３６３】
図２８より、８５℃、７２時間の条件では、リーク電流は９ｙＡ／μｍであることが確認できた。
【実施例５】
【０３６４】
本実施例では、実施例１および実施例２で作製した各試料（ＧＺＯ（２：１）膜、ＧＺＯ（３：１）膜、ＧＺＯ（５：１）膜、ＧＺＯ（１０：１）膜およびＧＺＯ（２０：１）膜）のＳＩＭＳによる評価結果について説明する。
【０３６５】
図３０にＧＺＯ（２：１）膜、ＧＺＯ（３：１）膜およびＧＺＯ（５：１）膜の水素（Ｈ）濃度のプロファイルを示し、図３１にＧＺＯ（１０：１）膜およびＧＺＯ（２０：１）膜の水素（Ｈ）濃度のプロファイルを示す。なお、各図中の実線は各試料を４５０℃の窒素雰囲気で１時間加熱処理を行い、さらに４５０℃の酸素雰囲気で１時間の加熱処理を行った後で測定した結果であり、破線は各試料において加熱処理を行う前に測定した結果である。また、各図中のＢ．Ｇ．は、測定下限を示している。
【０３６６】
図３０および図３１より、金属酸化物膜中のガリウムの比率がＧＺＯ（５：１）膜より大きいと、加熱処理を行っても膜中の水素濃度は低減しにくいことが分かった。
【０３６７】
また、先の実施例および本実施例より、金属酸化物膜中のガリウムの比率がＧＺＯ（５：１）膜からＧＺＯ（１０：１）膜の範囲内であることが最も好ましいことが分かった。
【符号の説明】
【０３６８】
１００    基板
１０１ａ    酸化物半導体膜
１０１ｂ    酸化物半導体膜
１０１ｃ    酸化物半導体膜
１０２    下地絶縁膜
１０３ａ    ソース電極
１０３ｂ    ドレイン電極
１０４    ゲート絶縁膜
１０５    ゲート電極
１０７    絶縁膜
１０８    絶縁膜
１０９ａ    絶縁膜
１０９ｂ    絶縁膜
１１０ａ    配線
１１０ｂ    配線
１１１    金属酸化物膜
１１３ａ    層
１１３ｂ    層
１１５ａ    配線
１１５ｂ    配線
１４１    低抵抗領域
１４２    低抵抗領域
１５０    トランジスタ
１５０ａ    トランジスタ
１５０ｂ    トランジスタ
１５０ｃ    トランジスタ
１５０ｄ    トランジスタ
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    データ線
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    表示部
９３３    リストバンド
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    プラグ
２２０４    絶縁膜
２２０５    配線
２２０６    配線
２２０７    絶縁膜
２２０８    ブロック膜
２２１１    半導体基板
２２１２    絶縁膜
２２１３    ゲート電極
２２１４    ゲート絶縁膜
２２１５    ソース領域およびドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦデバイス
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
0006630497.tif 000002
【図２】
0006630497.tif 000003
【図３】
0006630497.tif 000004
【図４】
0006630497.tif 000005
【図５】
0006630497.tif 000006
【図６】
0006630497.tif 000007
【図７】
0006630497.tif 000008
【図８】
0006630497.tif 000009
【図９】
0006630497.tif 000010
【図１０】
0006630497.tif 000011
【図１１】
0006630497.tif 000012
【図１２】
0006630497.tif 000013
【図１３】
0006630497.tif 000014
【図１４】
0006630497.tif 000015
【図１５】
0006630497.tif 000016
【図１６】
0006630497.tif 000017
【図１７】
0006630497.tif 000018
【図１８】
0006630497.tif 000019
【図１９】
0006630497.tif 000020
【図２０】
0006630497.tif 000021
【図２１】
0006630497.tif 000022
【図２２】
0006630497.tif 000023
【図２３】
0006630497.tif 000024
【図２４】
0006630497.tif 000025
【図２５】
0006630497.tif 000026
【図２６】
0006630497.tif 000027
【図２７】
0006630497.tif 000028
【図２８】
0006630497.tif 000029
【図２９】
0006630497.tif 000030
【図３０】
0006630497.tif 000031
【図３１】
0006630497.tif 000032