(57)【特許請求の範囲】
【請求項１】
パワーデバイスと、
温度検出ダイオードと、を備え、
前記パワーデバイスのパワーラインと前記温度検出ダイオードとの絶縁性を確保するデバイス構造を有し、
前記デバイス構造は、前記パワーデバイスのパワーラインと前記温度検出ダイオードとの間にリング構造を有し、
前記温度検出ダイオードは、第１の導電型の層に接する酸化膜上に形成される、
半導体デバイス。
【請求項２】
前記第１の導電型の層は、前記パワーラインを構成し、
前記デバイス構造は、
前記酸化膜を、当該酸化膜にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとしたものである、
請求項１に記載の半導体デバイス。
【請求項３】
前記温度検出ダイオードは、シリコン内部に形成される、請求項１に記載の半導体デバイス。
【請求項４】
パワーデバイスと、
温度検出ダイオードと、を備え、
前記パワーデバイスのパワーラインと前記温度検出ダイオードとの絶縁性を確保するデバイス構造を有し、
前記デバイス構造は、前記パワーデバイスのパワーラインを構成する金属電極と前記温度検出ダイオードのカソード電極との間に、抵抗を有し、
前記抵抗は、リーク電流が１０μＡ以下になる抵抗値である、
半導体デバイス。
【請求項５】
前記抵抗は、ポリシリコンにより形成されたものである、請求項４に記載の半導体デバイス。
【請求項６】
前記温度検出ダイオードは、第１の導電型の層に接する酸化膜上に形成される、請求項４に記載の半導体デバイス。
【請求項７】
パワーデバイスと、
温度検出ダイオードと、を備え、
前記パワーデバイスのパワーラインと前記温度検出ダイオードとの絶縁性を確保するデバイス構造を有し、
前記デバイス構造は、前記パワーデバイスのパワーラインを構成する金属電極と前記温度検出ダイオードのカソード電極との間に、抵抗を有し、
前記温度検出ダイオードは、シリコン内部に形成される、
半導体デバイス。
【請求項８】
前記温度検出ダイオードは、半導体チップの端に配置される、請求項１に記載の半導体デバイス。
【請求項９】
前記温度検出ダイオードは、半導体チップの中央に配置される、請求項１に記載の半導体デバイス。
【請求項１０】
前記パワーデバイスは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ダイオード、又はサイリスタである、請求項１に記載の半導体デバイス。
【請求項１１】
半導体デバイスと、ハイサイド制御回路と、ロウサイド制御回路と、ハイサイド温度検出回路と、ロウサイド温度検出回路と、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、を備える半導体装置であって、
前記半導体デバイスは、
パワーデバイスと、
温度検出ダイオードと、を備え、
前記パワーデバイスのパワーラインと前記温度検出ダイオードとの絶縁性を確保するデバイス構造を有し、
前記デバイス構造は、前記パワーデバイスのパワーラインと前記温度検出ダイオードとの間にリング構造を有し、
前記温度検出ダイオードは、第１の導電型の層に接する酸化膜上に形成される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及び半導体装置に関し、例えば、インバータ等におけるハイサイド回路に用いられる半導体デバイス、及びそれを用いた半導体装置に関する。
【背景技術】
【０００２】
本件出願人の別出願である特願２０１５−２４９３０２には、図２７の回路構成が記載されている。図２７に示す半導体装置は、三相（ｕ相、ｖ相、ｗ相）のハイサイドスイッチＨＳＷｕ，ＨＳＷｖ，ＨＳＷｗ及びロウサイドスイッチＬＳＷｕ，ＬＳＷｖ，ＬＳＷｗを含むインバータＩＶＵと、当該インバータＩＶＵに対する各種制御回路とを備える。インバータＩＶＵは、基準電源電圧ＧＮＤを基準として入力電源電圧ＶＩＮが供給される。インバータＩＶＵは、例えばＰＷＭ（Pulse Width Modulation）制御によって、３相の負荷駆動端子ＰＮ＿ＯＵＴｕ，ＰＮ＿ＯＵＴｖ，ＰＮ＿ＯＵＴｗに三相の交流電圧（フローティング電圧）ＶＳｕ，ＶＳｖ，ＶＳｗを生成することでモータ等の負荷ＬＤに電力を供給する。
【０００３】
各種制御回路の中には、三相のハイサイドスイッチＨＳＷｕ，ＨＳＷｖ，ＨＳＷｗの制御・保護等を行うハイサイド制御回路ＨＣＴｕ，ＨＣＴｖ，ＨＣＴｗと、三相のロウサイドスイッチＬＳＷｕ，ＬＳＷｖ，ＬＳＷｗの制御・保護等を行うロウサイド制御回路ＬＣＴｕ，ＬＣＴｖ，ＬＣＴｗとが含まれる。さらに、各種制御回路の中には、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、三相のハイサイドの温度検出回路ＴＣｈｕ，ＴＣｈｖ，ＴＣｈｗと、三相のロウサイドの温度検出回路ＴＣｌｕ，ＴＣｌｖ，ＴＣｌｗとが含まれる。
【０００４】
温度検出回路ＴＣｈｕは、２個のダイオードＤＤ１ａ，ＤＤ１ｂと、２個の電流源ＩＳ１ａ，ＩＳ１ｂと、差動増幅回路ＡＭＰ１とを備える。ダイオードＤＤ１ａのカソードは、温度検出ダイオードＴＤｈｕのアノードに結合され、ダイオードＤＤ１ｂのカソードは、温度検出ダイオードＴＤｈｕのカソードに結合される。また、温度検出ダイオードＴＤｈｕのカソードは、負荷駆動端子ＰＮ＿ＯＵＴｕ（フローティング電圧ＶＳｕ）にも結合される。
【０００５】
電流源ＩＳ１ａは、電源電圧ＶＤＤとダイオードＤＤ１ａのアノードとの間に結合され、ダイオードＤＤ１ａを介して温度検出ダイオードＴＤｈｕに順方向の電流を流す。電流源ＩＳ１ｂは、電源電圧ＶＤＤとダイオードＤＤ１ｂのアノードとの間に結合され、ダイオードＤＤ１ｂに順方向の電流を流す。差動増幅回路ＡＭＰ１は、ダイオードＤＤ１ａのアノードとダイオードＤＤ１ｂのアノードとの差電圧を検出し、当該検出結果をコントローラＣＴＬＵのアナログディジタル変換器ＡＤＣ１へ送信する。図示は省略するが、温度検出回路ＴＣｈｖ，ＴＣｈｗの詳細に関しては、温度検出回路ＴＣｈｕと同様である。
【０００６】
温度検出回路ＴＣｌｕは、電流源ＩＳ２と、差動増幅回路ＡＭＰ２とを備える。電流源ＩＳ２は、電源電圧ＶＤＤと温度検出ダイオードＴＤｌｕのアノードとの間に結合され、温度検出ダイオードＴＤｌｕに順方向の電流を流す。温度検出ダイオードＴＤｌｕのカソードは、基準電源端子ＰＮ＿ＧＮＤ（基準電源電圧ＧＮＤ）に結合される。差動増幅回路ＡＭＰ２は、温度検出ダイオードＴＤｌｕのアノードとカソードの差電圧を検出し、当該検出結果をコントローラＣＴＬＵのアナログディジタル変換器ＡＤＣ２へ送信する。図示は省略するが、温度検出回路ＴＣｌｖ，ＴＣｌｗの詳細に関しては、温度検出回路ＴＣｌｕと同様である。
【０００７】
図２７に示す半導体装置の動作例を図２８に示す。なお、横軸は時間の経過を示し、縦軸は、電圧レベル、あるいはハイ／ロウレベルを示している。また、図２８は、ｕ相の動作を示すものであるが、ｖ相及びｗ相に関しても同様である。
【０００８】
期間Ｔ１では、ロウサイドトランジスタＴＲｌｕのゲート入力となるロウサイドスイッチ信号ＬＯｕは、‘Ｈ’レベルであり、ハイサイドトランジスタＴＲｈｕのゲート入力となるハイサイドスイッチ信号ＨＯｕは、‘Ｌ’レベルである。期間Ｔ１では、電流源ＩＳ１ａからの電流が順バイアスのダイオードＤＤ１ａを介して温度検出ダイオードＴＤｈｕに流れ、電流源ＩＳ１ｂからの電流が順バイアスのダイオードＤＤ１ｂを流れる。
【０００９】
この際に、温度検出ダイオードＴＤｈｕでは、温度に依存する（具体的には、負の温度特性を持つ）順方向電圧が生じ、温度検出ダイオードＴＤｈｕのアノードには、フローティング電圧ＶＳｕを基準として当該順方向電圧に応じた温度電圧信号ＴＯＨｕが生成される。電流源ＩＳ１ａ，ＩＳ１ｂからの電流値は、同じ値であり、特に限定はされないが、例えば、１ｍＡよりも小さい値である。差動増幅回路ＡＭＰ１は、当該ロウサイド期間で、ダイオードＤＤ１ａ，ＤＤ１ｂを介して温度検出ダイオードＴＤｈｕの順方向電圧を検出する。期間Ｔ３、Ｔ５及びＴ７についても同様である。
【００１０】
期間Ｔ２では、ロウサイドスイッチ信号ＬＯｕは、‘Ｌ’レベルであり、ハイサイドスイッチ信号ＨＯｕは、‘Ｈ’レベルである。期間Ｔ２では、ダイオードＤＤ１ａ及びＤＤ１ｂは逆バイアスとなるため、差動増幅回路ＡＭＰ１の出力信号ＴＩＨｕは、‘Ｌ’レベルである。すなわち、温度検出ダイオードＴＤｈｕによる温度検出は行われない。期間Ｔ４及びＴ６についても同様である。
【００１１】
また、下記特許文献１には、ハイサイドの温度検出ダイオードのカソードが、グランドに接続された構成が開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１３３４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述したように、図２７の回路構成では、信号検出及び転送タイミングは、ロウサイドトランジスタがオンしている時のみである。このため、ハイサイドトランジスタがオンしている時には温度検出が不可能であるという問題があった。また、ダイオードＤＤ１ａ及びダイオードＤＤ１ｂは高耐圧ダイオードであり高価であるため、図２７の回路構成では、低コストでの実現が困難である。
【００１４】
また、特許文献１には、詳細な回路構成、デバイス構造及び動作例が開示されていない。このため、特許文献１の回路構成にて、ハイサイドトランジスタがオンしている時、及びロウサイドトランジスタがオンしている時の両方において、温度が検出可能であるか否かが不明である。また、特許文献１の回路構成において、図２７におけるダイオードＤＤ１ａ及びダイオードＤＤ１ｂに対応する高耐圧ダイオードが不要であるか否かが不明である。
【００１５】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、半導体デバイスは、パワーデバイスと、温度検出ダイオードとを備え、パワーデバイスのパワーラインと温度検出ダイオードとの絶縁性を確保するデバイス構造を有するものである。
【発明の効果】
【００１７】
前記一実施の形態によれば、温度検出のための差動増幅回路の前段に高耐圧ダイオードを用いずに、ハイサイドトランジスタがオンしている時にも温度検出を行うことができる半導体デバイスを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態にかかる半導体装置の回路構成を示す図である。
【図２】図１における半導体デバイスの回路構成を示す図である。
【図３】図１の半導体装置における主要部の動作例を示す波形図である。
【図４】図２の半導体デバイスの半導体チップ構成を示す図である。
【図５】図４の半導体チップの概略的な配置構成を示す平面図の一例である。
【図６】図４の半導体チップの概略的な配置構成を示す平面図の他の例である。
【図７】実施の形態にかかる半導体デバイスの断面構造の一例を示す図である。
【図８】実施の形態１にかかる半導体デバイスの断面構造の一例を示す図である。
【図９】図８における温度検出ダイオード部分の拡大図である。
【図１０】酸化膜厚と電界強度係数βとの関係を示すグラフである。
【図１１】ＴＤＤＢ試算結果を示すグラフである。
【図１２】実施の形態１にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図１３】実施の形態１にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図１４】実施の形態２にかかる半導体デバイスの断面構造の一例を示す図である。
【図１５】実施の形態２にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図１６】実施の形態２にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図１７】実施の形態２の変形例にかかる半導体デバイスの断面構造の一例を示す図である。
【図１８】実施の形態２の変形例にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図１９】実施の形態２の変形例にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図２０】実施の形態３にかかる半導体デバイスの断面構造の一例を示す図である。
【図２１】図２０のエミッタ電極とカソード電極と抵抗の平面イメージ図である。
【図２２】実施の形態３にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図２３】実施の形態３にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図２４】実施の形態３の変形例にかかる半導体デバイスの断面構造の一例を示す図である。
【図２５】実施の形態３の変形例にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図２６】実施の形態３の変形例にかかる半導体デバイスのプロセスフローの一例を示す図である。
【図２７】本件出願人の別出願における半導体装置の回路構成を示す図である。
【図２８】図２７の半導体装置における主要部の動作例を示す波形図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
実施の形態の概要
実施の形態の説明に先立って、実施の形態の概要について説明する。図１は、実施の形態にかかる半導体装置１０００の回路構成を示す図である。実施の形態にかかる半導体装置１０００は、半導体デバイス１００と、ハイサイド制御回路２００と、ロウサイド制御回路３００と、ハイサイド温度検出回路４００と、ロウサイド温度検出回路５００と、ＭＣＵ６００と、を備えている。なお、図１の例では、ハイサイドスイッチのみならず、ロウサイドスイッチにも半導体デバイス１００を用いているが、ロウサイドスイッチには半導体デバイス１００を用いなくてもよい。ロウサイドスイッチとして、例えば図２７のロウサイドスイッチＬＳＷｕ，ＬＳＷｖ，ＬＳＷｗを用いてもよい。なお、ハイサイド制御回路２００と、ロウサイド制御回路３００と、ロウサイド温度検出回路５００と、ＭＣＵ６００は、図２７の回路構成と同様であり、説明を省略する。
【００２２】
図２は、図１における半導体デバイスの回路構成を示す図である。半導体デバイス１００は、パワーデバイス１１と、温度検出ダイオード１２と、還流ダイオードＦＤｈと、を備えている。
【００２３】
パワーデバイス１１は、例えば、数百〜数千ボルトの高電圧の電源電位が供給され動作するデバイスである。図２では、パワーデバイス１１として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用いる例について示しているが、パワーデバイス１１は、ＩＧＢＴに限らない。パワーデバイス１１として、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ダイオード、サイリスタ等を用いてもよい。これにより、半導体デバイス１００は、様々なアプリケーションに対応することができる。
【００２４】
また、実施の形態にかかる半導体デバイス１００では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
【００２５】
温度検出ダイオード１２は、半導体デバイス１００における温度を検出するダイオードである。
【００２６】
還流ダイオードＦＤｈは、パワーデバイス１１に並列接続されるダイオードである。還流ダイオードＦＤｈは、例えば、ＦＲＤ（Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）である。
【００２７】
図１に戻り説明を続ける。ハイサイド温度検出回路４００は、電流源ＩＳ１ａと、差動増幅回路ＡＭＰ１と、を備えている。なお、電流源ＩＳ１ａ及び差動増幅回路ＡＭＰ１は、図２７の回路構成と同様であり、説明を省略する。
【００２８】
図１では、ハイサイド温度検出回路４００において、図２７の回路構成にて必要であったダイオードＤＤ１ａ及びダイオードＤＤ１ｂが不要となり、削除されている。ここで、その理由を説明する。
【００２９】
図１では、温度検出ダイオードＴＤｈｕのカソードは、ハイサイドトランジスタＴＲｈｕのエミッタから切り離され、グランドに接続されている。すなわち、半導体デバイス１００では、温度検出ダイオード１２が、パワーデバイス１１のパワーラインから切り離されている。このため、図１では、図２７の回路構成におけるダイオードＤＤ１ａ及びダイオードＤＤ１ｂがなくても、ハイサイドトランジスタＴＲｈｕのスイッチングによって差動増幅回路ＡＭＰ１の入力に高電圧はかからない。
【００３０】
したがって、図１では、ハイサイド温度検出回路４００において、図２７の回路構成にて必要であったダイオードＤＤ１ａ及びダイオードＤＤ１ｂが不要となり、削除されている。なお、図示は省略するが、図１にて、ＴＣｈｖ及びＴＣｈｗで示すハイサイド温度検出回路４００は、ＴＣｈｕで示すハイサイド温度検出回路４００と同様である。また、図１にて、ＴＣｌｖ及びＴＣｌｗで示すロウサイド温度検出回路５００は、ＴＣｌｕで示すロウサイド温度検出回路５００と同様である。
【００３１】
図１に示す半導体装置１０００の動作例を図３に示す。なお、横軸は時間の経過を示し、縦軸は、電圧レベル、あるいはハイ／ロウレベルを示している。また、図３は、ｕ相の動作を示すものであるが、ｖ相及びｗ相に関しても同様である。
【００３２】
期間Ｔ１では、ロウサイドトランジスタＴＲｌｕのゲート入力となるロウサイドスイッチ信号ＬＯｕは、‘Ｈ’レベルであり、ハイサイドトランジスタＴＲｈｕのゲート入力となるハイサイドスイッチ信号ＨＯｕは、‘Ｌ’レベルである。期間Ｔ１では、電流源ＩＳ１ａからの電流が温度検出ダイオードＴＤｈｕに流れる。
【００３３】
この際に、温度検出ダイオードＴＤｈｕでは、温度に依存する（具体的には、負の温度特性を持つ）順方向電圧が生じ、温度検出ダイオードＴＤｈｕのアノードには、グランド電位を基準として当該順方向電圧に応じた温度電圧信号ＴＯＨｕが生成される。電流源ＩＳ１ａからの電流値は、特に限定はされないが、例えば、１ｍＡよりも小さい値である。差動増幅回路ＡＭＰ１は、当該ロウサイド期間で、温度検出ダイオードＴＤｈｕの順方向電圧を検出する。期間Ｔ３、Ｔ５及びＴ７についても同様である。
【００３４】
期間Ｔ２では、ロウサイドスイッチ信号ＬＯｕは、‘Ｌ’レベルであり、ハイサイドスイッチ信号ＨＯｕは、‘Ｈ’レベルである。期間Ｔ２においても、電流源ＩＳ１ａからの電流が温度検出ダイオードＴＤｈｕに流れる。
【００３５】
図１では、温度検出ダイオードＴＤｈｕのカソードは、ハイサイドトランジスタＴＲｈｕのエミッタから切り離され、グランドに接続されている。このため、期間Ｔ２においても、期間Ｔ１と同様に、温度検出ダイオードＴＤｈｕのアノードには、グランド電位を基準として当該順方向電圧に応じた温度電圧信号ＴＯＨｕが生成される。そして、差動増幅回路ＡＭＰ１は、当該ハイサイド期間で、温度検出ダイオードＴＤｈｕの順方向電圧を検出する。期間Ｔ４及びＴ６についても同様である。
【００３６】
すなわち、ハイサイド期間においても、ロウサイド期間と同様に、温度検出ダイオードＴＤｈｕによる温度検出を行うことができる。
【００３７】
続いて、図４〜図６を用いて、図２の半導体デバイスの概略的な配置構成例について説明する。
【００３８】
まず、図４を用いて、図２の半導体デバイスの半導体チップ構成について説明する。図４において、半導体デバイス１００は、半導体チップ１０及び半導体チップ７０で構成される。半導体チップ１０には、パワーデバイス１１と、温度検出ダイオード１２とが形成される。半導体チップ７０には、還流ダイオードＦＤｈが形成される。なお、図４の例では、半導体デバイス１００は、半導体チップ１０及び半導体チップ７０の２つのチップで構成されているが、当該２つのチップを１チップ化した２ｉｎ１の構成としてもよい。また、図４のパワーデバイス１１の回路記号は、ＩＧＢＴを示しており、これ以降はＩＧＢＴを例として説明する。
【００３９】
次に、図５を用いて、図４の半導体チップ１０の概略的な配置構成を示す平面図の一例について説明する。図５の例では、半導体チップ１０の主面に、パワーデバイス１１のゲート電極１３及びエミッタ電極１４が形成される。また、半導体チップ１０の裏面（図示せず）に、パワーデバイス１１のコレクタ電極１５が形成される。温度検出ダイオード１２は、半導体チップ１０の主面側のパワーデバイス１１と近接する領域に、例えば、ｐｎ接合の拡散層等を形成すること等で構成される。また、半導体チップ１０の主面には、温度検出ダイオード１２のアノード電極１６及びカソード電極１７が形成される。図５では、温度検出ダイオード１２を、半導体チップ１０の端付近に配置している。このような配置にすることにより、アクティブエリアを広くとることができる。
【００４０】
次に、図６を用いて、図４の半導体チップ１０の概略的な配置構成を示す平面図の他の例について説明する。図６では、温度検出ダイオード１２を、半導体チップ１０の端付近ではなく、中央付近に配置している。このような配置にすることにより、温度検出ダイオード１２が、発熱源であるエミッタ電極１４により近い構成となるため、パワーデバイス１１の温度をより正確に測ることができる。
【００４１】
続いて、図７を用いて、実施の形態にかかる半導体デバイス１００の断面構造の一例について説明する。
【００４２】
図７の例では、図５の半導体チップ１０について示している。半導体チップ１０の主面には、ゲート電極１３（図示せず）、エミッタ電極１４、アノード電極１６、カソード電極１７が形成される。また、半導体チップ１０の裏面には、コレクタ電極１５が形成されている。
【００４３】
また、半導体チップ１０には、パシベーション層２０、表面絶縁膜２１、Ｐ層２２、Ｎ層２３、Ｐ層２４、Ｎ型領域２５、Ｐ型領域２６、トレンチ２７、Ｐ型領域２８が形成されている。また、トレンチ２７の壁面には、ゲート絶縁膜が形成され、トレンチ２７内には、ゲート領域が形成されている。なお、トレンチ２７内のゲート領域は、ゲート電極１３に接続されている。
【００４４】
Ｐ層２２は、パワーデバイス１１のエミッタ領域である。Ｎ層２３は、ドリフト領域である。Ｐ層２４は、パワーデバイス１１のコレクタ領域である。
【００４５】
Ｐ型領域２６は、半導体チップ１０の基板の表面に臨む範囲に形成されるボディコンタクト領域である。Ｐ型領域２６のＰ型不純物濃度は、Ｐ型領域２８のＰ型不純物濃度よりも高い。
【００４６】
なお、Ｎ型領域２５、Ｐ型領域２６、トレンチ２７、Ｐ型領域２８については、デバイス構造１８を説明する際に必要ではないため、説明を省略する。
【００４７】
図１のハイサイドの半導体デバイス１００におけるパワーデバイス１１のエミッタ電極１４は、グランドに近い電位からオンすることで電源電圧に近い電位となる。なお、電源電圧は、例えば数百〜数千ボルトである。このとき、Ｐ層２２は、パワーデバイス１１のエミッタ電位と接続されているため、電源電圧に近い電位となる。
【００４８】
一方、カソード電極１７はグランド電位であるため、温度検出ダイオード１２とパワーデバイス１１のエミッタの間には、回路動作上最大の電圧が印加されることになる。
【００４９】
温度検出ダイオード１２とパワーデバイス１１のエミッタの間におけるこのような電圧の印加を防ぐために、半導体デバイス１００は、パワーデバイス１１のパワーラインと温度検出ダイオード１２との絶縁性を確保するデバイス構造１８を有するようにしている。デバイス構造１８の詳細については、実施の形態１〜３にて説明する。
【００５０】
以上、説明したように、実施の形態にかかる半導体デバイス１００は、パワーデバイス１１と、温度検出ダイオード１２とを備え、パワーデバイス１１のパワーラインと温度検出ダイオード１２との絶縁性を確保するデバイス構造１８を有するものである。したがって、半導体デバイス１００を用いることにより、温度検出のための差動増幅回路の前段に高耐圧ダイオードを用いずに、ハイサイドトランジスタがオンしている時にも温度検出を行うことができる。
【００５１】
実施の形態１
図８は、実施の形態１にかかる半導体デバイス１００Ａの断面構造の一例を示す図である。実施の形態１にかかる半導体デバイス１００Ａは、パワーデバイス１１のパワーラインと温度検出ダイオード１２との絶縁性を確保するデバイス構造１８Ａを備えている。その他の点については、実施の形態の概要にて説明した半導体デバイス１００と同様であるため、説明を省略する。
【００５２】
温度検出ダイオード１２は、パワーデバイス１１のエミッタ領域であるＰ層２２上の酸化膜３０上に形成されている。デバイス構造１８Ａは、酸化膜３０を、酸化膜３０にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとしたものである。なお、酸化膜３０は、シリコン酸化膜（ＳｉＯ２膜）である。
【００５３】
図９は、図８における温度検出ダイオード部分の拡大図である。温度検出ダイオード部分は、アノード電極１６と、カソード電極１７と、アノード電極１６に接続されるＰｏｌｙＳｉ（ポリシリコン）Ｐ層３１と、カソード電極１７に接続されるＰｏｌｙＳｉ Ｎ層３２とを有する。酸化膜３０は、ＰｏｌｙＳｉ Ｐ層３１及びＰｏｌｙＳｉ Ｎ層３２とパワーデバイス１１のエミッタ領域であるＰ層２２との間の酸化膜である。
【００５４】
続いて、図１０及び図１１を用いて、酸化膜３０を、酸化膜３０にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとした場合のＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試算について説明する。
【００５５】
図１０は、酸化膜厚と電界強度係数βとの関係を示すグラフである。なお、図１０のグラフは、論文Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ ｏｆ Ｔｈｉｎ Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ ＳｉＯ２ Ｆｉｌｍｓ ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，Ｖｏｌ．ＥＤ−３２，Ｎｏ．２，Ｆｅｂｒｕａｒｙ １９８５より抜粋したものである。
【００５６】
図１０によると、電界強度係数βは、４．２ｌｏｇ ＴＯＸ（Å）−６．９５±０．６５により求めることができる。ここで、ＴＯＸ（Å）は、ゲート酸化膜厚である。このため、ゲート酸化膜厚が１μｍ時の電界強度係数βは、９．２となる。
【００５７】
図１１は、ＴＤＤＢ試算結果を示すグラフである。なお、図１１の試算結果は、膜厚７３ｎｍのゲート酸化膜に対するＴＤＤＢ試験結果を用いて、膜厚１μｍのゲート酸化膜に対するＴＤＤＢの試算を行った結果である。
【００５８】
図１１における試算の仮定は次の通りである。βは、上述した論文の外挿により９．２とする。また、落ちこぼれの比率や実効絶縁破壊電界強度は膜厚の違いによらないとする。また、Ｔｊ＝１７５℃にて電界強度６ＭＶ／ｃｍを印加し続ける。
【００５９】
図１１の試算結果によれば、２０年で０．１％未満の故障率となる高品質水準を達成することが期待される。すなわち、酸化膜３０を、酸化膜３０にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとすれば、当該高品質水準の達成が期待できる。これにより、６００Ｖ系デバイスでは、膜厚１μｍ以上あれば十分であると言える。同様に、１２００Ｖ系デバイスでは、膜厚２μｍ以上あれば十分であると言える。
【００６０】
続いて、図１２及び図１３を用いて、半導体デバイス１００Ａのプロセスフローの一例について説明する。
【００６１】
まず、酸化膜デポ及びエッチングを行う（ステップＳ１）。次に、Ｐインプラを行い、Ｐ層２２を形成する（ステップＳ２）。次に、Ｓｉ（シリコン）エッチングを行う（ステップＳ３）。次に、ゲート酸化膜の形成、Ｎ ＰｏｌｙＳｉデポ、及びＮ ＰｏｌｙＳｉエッチングを行う（ステップＳ４）。次に、酸化膜デポを行い、酸化膜３０を形成する。また、ＰｏｌｙＳｉデポ、ＰｏｌｙＳｉエッチング、及び酸化膜エッチングを行う（ステップＳ５）。ここで、酸化膜デポは、６００Ｖ系デバイスでは、膜厚１μｍ以上となるようにし、１２００Ｖ系デバイスでは、膜厚２μｍ以上となるようにする。
【００６２】
次に、チャネル部のＰインプラ及びＮインプラを行い、Ｎ型領域２５、トレンチ２７、及びＰ型領域２８を形成する。また、温度検出ダイオード１２のＰインプラ及びＮインプラを行い、ＰｏｌｙＳｉ Ｐ層３１及びＰｏｌｙＳｉ Ｎ層３２を形成する（ステップＳ６）。ここで、Ｎインプラは、Ｓｉ部と温度検出ダイオードに同時に打ち込むことができる。
【００６３】
次に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）／ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）デポ及び酸化膜エッチングを行い、表面絶縁膜２１を形成する。また、Ｐインプラを行い、Ｐ型領域２６を形成する（ステップＳ７）。
【００６４】
次に、ＴｉＷ（窒化タングステン）スパッタ及びＡｌ（アルミニウム）スパッタを行い、エミッタ電極１４、アノード電極１６及びカソード電極１７を形成する（ステップＳ８）。次に、パシベーションを塗布し、パシベーション層２０を形成する（ステップＳ９）。次に、裏面研削、裏面Ｎインプラ、Ｐインプラ、及びバックメタル形成を行い、Ｎ層２９、Ｐ層２４、コレクタ電極１５を形成する（ステップＳ１０）。
【００６５】
以上、説明したように、実施の形態１にかかる半導体デバイス１００Ａでは、温度検出ダイオード１２が、パワーデバイス１１のエミッタ領域であるＰ層２２上の酸化膜３０上に形成されている。また、酸化膜３０を、酸化膜３０にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとしている。これにより、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。
【００６６】
なお、実施の形態１にかかる半導体デバイス１００Ａでは、パワーデバイス１１として、ＩＧＢＴを用いる例について示しているが、実施の形態の概要にて述べたように、パワーデバイス１１は、ＩＧＢＴに限らない。パワーデバイス１１として、パワーＭＯＳＦＥＴ、ダイオード、サイリスタ等を用いてもよい。
【００６７】
また、実施の形態の概要にて述べたように、導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。
【００６８】
すなわち、実施の形態１にかかる半導体デバイス１００Ａでは、温度検出ダイオード１２が、パワーデバイス１１のエミッタ領域であるＰ層２２上の酸化膜３０上に形成された構成に限らない。温度検出ダイオード１２が、パワーデバイス１１のパワーラインを構成する第１の導電型の層に接する酸化膜上に形成された構成でもよい。この場合でも、酸化膜を、当該酸化膜にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さとすることにより、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。
【００６９】
実施の形態２
図１４は、実施の形態２にかかる半導体デバイス１００Ｂの断面構造の一例を示す図である。実施の形態２にかかる半導体デバイス１００Ｂは、パワーデバイス１１のパワーラインと温度検出ダイオード１２との絶縁性を確保するデバイス構造１８Ｂを備えている。その他の点については、実施の形態の概要にて説明した半導体デバイス１００と同様であるため、説明を省略する。
【００７０】
デバイス構造１８Ｂでは、パワーデバイス１１のエミッタ領域であるＰ層２２Ａと、温度検出ダイオード１２が形成されている酸化膜３５の下のＰ層２２Ｂとを分離している。なお、酸化膜３５の厚さは、酸化膜３５にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さである必要はない。また、Ｐ層２２Ｂには、Ｐ型領域４５が形成されている。
【００７１】
また、デバイス構造１８Ｂは、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間にリング構造４０を有するものである。リング構造４０は、メタル部４１と、Ｐ型領域４２と、Ｐ層２３Ｃとを備えている。これは、パワーデバイスの周辺構造に用いられることがあるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）と同一の構造である。
【００７２】
リング構造４０は、Ｐ層２２ＡとＮ層２３の界面から発生してＰ層２２Ｂ側に伸びていく空乏層に、均等に電界がかかるようにすることで、耐圧を高くするものである。すなわち、デバイス構造１８Ｂでは、リング構造４０により、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保する。
【００７３】
なお、図１４の例では、リング構造４０を５つ有しているが、リング構造４０の数は５つに限らない。パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で必要な絶縁耐圧に応じて、リング構造４０の数を決定するようにしてもよい。また、リング構造４０間の間隔についても同様に決定するようにしてもよい。
【００７４】
続いて、図１５及び図１６を用いて、半導体デバイス１００Ｂのプロセスフローの一例について説明する。
【００７５】
まず、酸化膜デポ及びエッチングを行う（ステップＳ１１）。次に、Ｐインプラを行い、Ｐ層２２Ａ、Ｐ層２２Ｂ、及びＰ層２２Ｃを形成する（ステップＳ１２）。次に、Ｓｉエッチングを行う（ステップＳ１３）。次に、ゲート酸化膜の形成、Ｎ ＰｏｌｙＳｉデポ、及びＮ ＰｏｌｙＳｉエッチングを行う（ステップＳ１４）。
【００７６】
次に、酸化膜デポ、ＰｏｌｙＳｉデポ、ＰｏｌｙＳｉエッチング、及び酸化膜エッチングを行う。また、チャネル部のＰインプラ及びＮインプラを行い、Ｎ型領域２５、トレンチ２７、及びＰ型領域２８を形成する。また、温度検出ダイオード１２のＰインプラ及びＮインプラを行い、ＰｏｌｙＳｉ Ｐ層３１及びＰｏｌｙＳｉ Ｎ層３２を形成する（ステップＳ１５）。ここで、Ｎインプラは、Ｓｉ部と温度検出ダイオードに同時に打ち込むことができる。
【００７７】
次に、ＳＯＧ／ＰＳＧデポ及び酸化膜エッチングを行い、表面絶縁膜２１を形成する。また、Ｐインプラを行い、Ｐ型領域２６、Ｐ型領域４２、及びＰ型領域４５を形成する（ステップＳ１６）。
【００７８】
次に、ＴｉＷスパッタ及びＡｌスパッタを行い、エミッタ電極１４、アノード電極１６、カソード電極１７、及びメタル部４１を形成する（ステップＳ１７）。次に、パシベーションを塗布し、パシベーション層２０を形成する（ステップＳ１８）。次に、裏面研削、裏面Ｎインプラ、Ｐインプラ、及びバックメタル形成を行い、Ｎ層２９、Ｐ層２４、コレクタ電極１５を形成する（ステップＳ１９）。
【００７９】
以上、説明したように、実施の形態２にかかる半導体デバイス１００Ｂは、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間にリング構造４０を有するものである。これにより、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。また、半導体デバイス１００Ｂでは、リング構造４０を有するため、アクティブエリアの損失は大きいものの、従来と同様のプロセスを用いて構成可能なためプロセスコストの増加はないという利点がある。
【００８０】
実施の形態２の変形例
図１４の半導体デバイス１００Ｂでは、温度検出ダイオード１２が酸化膜３５上に形成される例を示しているが、これに限らない。図１７の半導体デバイス１００Ｃように、Ｐ層２２Ｂ内部、すなわちシリコン内部に温度検出ダイオードを形成しても同様の効果を得ることができる。なお、図１７の例では、Ｐ層２２Ｂに、Ｐ型領域４６及びＮ型領域４７が形成されている。
【００８１】
続いて、図１８及び図１９を用いて、半導体デバイス１００Ｃのプロセスフローの一例について説明する。
【００８２】
まず、酸化膜デポ及びエッチングを行う（ステップＳ２１）。次に、Ｐインプラを行い、Ｐ層２２Ａ、Ｐ層２２Ｂ、及びＰ層２２Ｃを形成する（ステップＳ２２）。次に、Ｓｉエッチングを行う（ステップＳ２３）。次に、ゲート酸化膜の形成、Ｎ ＰｏｌｙＳｉデポ、及びＮ ＰｏｌｙＳｉエッチングを行う（ステップＳ２４）。
【００８３】
次に、チャネル部のＰインプラ及びＮインプラを行い、Ｎ型領域２５、トレンチ２７、及びＰ型領域２８を形成する（ステップＳ２５）。
【００８４】
次に、ＳＯＧ／ＰＳＧデポ及び酸化膜エッチングを行い、表面絶縁膜２１を形成する。また、Ｐインプラ及びＮインプラを行い、Ｐ型領域２６、Ｐ型領域４２、Ｐ型領域４６及びＮ型領域４７を形成する（ステップＳ２６）。
【００８５】
次に、ＴｉＷスパッタ及びＡｌスパッタを行い、エミッタ電極１４、アノード電極１６、カソード電極１７、及びメタル部４１を形成する（ステップＳ２７）。次に、パシベーションを塗布し、パシベーション層２０を形成する（ステップＳ２８）。次に、裏面研削、裏面Ｎインプラ、Ｐインプラ、及びバックメタル形成を行い、Ｎ層２９、Ｐ層２４、コレクタ電極１５を形成する（ステップＳ２９）。
【００８６】
以上、説明したように、実施の形態２の変形例にかかる半導体デバイス１００Ｃは、実施の形態２にかかる半導体デバイス１００Ｂと同様に、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間にリング構造４０を有するものである。これにより、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。
【００８７】
実施の形態３
図２０は、実施の形態３にかかる半導体デバイス１００Ｄの断面構造の一例を示す図である。実施の形態３にかかる半導体デバイス１００Ｄは、パワーデバイス１１のパワーラインと温度検出ダイオード１２との絶縁性を確保するデバイス構造１８Ｃを備えている。その他の点については、実施の形態の概要にて説明した半導体デバイス１００と同様であるため、説明を省略する。
【００８８】
デバイス構造１８Ｃでは、パワーデバイス１１のエミッタ領域であるＰ層２２Ａと、温度検出ダイオード１２が形成されている酸化膜３５の下のＰ層２２Ｂとを分離している。なお、酸化膜３５の厚さは、酸化膜３５にかかる電界強度が６ＭＶ／ｃｍ以下となる厚さである必要はない。また、Ｐ層２２Ｂには、Ｐ型領域４５が形成されている。
【００８９】
また、デバイス構造１８Ｃは、パワーデバイス１１のエミッタ電極１４と温度検出ダイオード１２のカソード電極１７との間に、抵抗５０を有するものである。すなわち、パワーデバイス１１のパワーラインを構成する第１の導電型の電極と温度検出ダイオード１２のカソード電極１７との間に、抵抗５０を有するものである。抵抗５０は、Ｐ型領域５１と、ポリシリコン部５２とを備えている。
【００９０】
デバイス構造１８Ｃでは、抵抗５０により、パワーデバイス１１のパワーラインを構成する第１の導電型の電極の電圧が、温度検出ダイオード１２のカソード電極１７にかからないようにしている。具体的には、抵抗５０の抵抗値を、リーク電流が１０μＡ以下になる値としている。すなわち、抵抗５０の抵抗値を、６００Ｖ系デバイスでは６０ＭΩとし、１２００Ｖ系デバイスでは１２０ＭΩとする。したがって、デバイス構造１８Ｃでは、抵抗５０により、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保する。
【００９１】
図２１は、図２０におけるエミッタ電極１４とカソード電極１７と抵抗５０の平面イメージ図である。エミッタ電極１４とカソード電極１７とは、Ｐ型領域５１、ポリシリコン部５２、及びＰ型領域５１を介して接続されている。
【００９２】
続いて、図２２及び図２３を用いて、半導体デバイス１００Ｄのプロセスフローの一例について説明する。
【００９３】
まず、酸化膜デポ及びエッチングを行う（ステップＳ３１）。次に、Ｐインプラを行い、Ｐ層５５を形成する（ステップＳ３２）。なお、Ｐインプラは、耐圧向上のためにはあった方がよいが、必要スペックによっては省略してもよい。なお、図２０の例は、Ｐ層５５を形成していない例である。
【００９４】
次に、Ｐインプラを行い、Ｐ層２２Ａ及びＰ層２２Ｂを形成する（ステップＳ３３）。次に、Ｓｉエッチングを行う（ステップＳ３４）。次に、ゲート酸化膜の形成、Ｎ ＰｏｌｙＳｉデポ、及びＮ ＰｏｌｙＳｉエッチングを行う（ステップＳ３５）。
【００９５】
次に、酸化膜デポ、ＰｏｌｙＳｉデポ、ＰｏｌｙＳｉエッチング、及び酸化膜エッチングを行う（ステップＳ３６）。ステップＳ３６により、ポリシリコン部５２が形成される。
【００９６】
次に、チャネル部のＰインプラ及びＮインプラを行い、Ｎ型領域２５、トレンチ２７、及びＰ型領域２８を形成する。また、温度検出ダイオード１２のＰインプラ及びＮインプラを行い、ＰｏｌｙＳｉ Ｐ層３１及びＰｏｌｙＳｉ Ｎ層３２を形成する（ステップＳ３７）。ここで、Ｎインプラは、Ｓｉ部と温度検出ダイオードに同時に打ち込むことができる。
【００９７】
次に、ＳＯＧ／ＰＳＧデポ及び酸化膜エッチングを行い、表面絶縁膜２１を形成する。また、Ｐインプラを行い、Ｐ型領域２６、Ｐ型領域４５、及びＰ型領域５１を形成する（ステップＳ３８）。
【００９８】
次に、ＴｉＷスパッタ及びＡｌスパッタを行い、エミッタ電極１４、アノード電極１６、及びカソード電極１７を形成する（ステップＳ３９）。次に、パシベーションを塗布し、パシベーション層２０を形成する（ステップＳ４０）。次に、裏面研削、裏面Ｎインプラ、Ｐインプラ、及びバックメタル形成を行い、Ｎ層２９、Ｐ層２４、コレクタ電極１５を形成する（ステップＳ４１）。
【００９９】
以上、説明したように、実施の形態３にかかる半導体デバイス１００Ｄは、パワーデバイス１１のパワーラインを構成する第１の導電型の電極と温度検出ダイオード１２のカソード電極１７との間に、抵抗５０を有するものである。そして、抵抗５０により、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。また、半導体デバイス１００Ｄでは、抵抗５０を有するため、アクティブエリアの損失は大きいものの、従来と同様のプロセスを用いて構成可能なためプロセスコストの増加はないという利点がある。なお、半導体デバイス１００Ｄにおけるアクティブエリアの損失は、実施の形態２の半導体デバイス１００Ｂの損失よりも少なくすることができる。
【０１００】
実施の形態３の変形例
図２０の半導体デバイス１００Ｄでは、温度検出ダイオード１２が酸化膜３５上に形成される例を示しているが、これに限らない。図２４の半導体デバイス１００Ｅように、Ｐ層２２Ｂ内部、すなわちシリコン内部に温度検出ダイオードを形成しても同様の効果を得ることができる。なお、図２４の例では、Ｐ層２２Ｂに、Ｐ型領域４６及びＮ型領域４７が形成されている。
【０１０１】
続いて、図２５及び図２６を用いて、半導体デバイス１００Ｅのプロセスフローの一例について説明する。
【０１０２】
まず、酸化膜デポ及びエッチングを行う（ステップＳ５１）。次に、Ｐインプラを行い、Ｐ層５５を形成する（ステップＳ５２）。なお、Ｐインプラは、耐圧向上のためにはあった方がよいが、必要スペックによっては省略してもよい。なお、図２４の例は、Ｐ層５５を形成していない例である。
【０１０３】
次に、Ｐインプラを行い、Ｐ層２２Ａ及びＰ層２２Ｂを形成する（ステップＳ５３）。次に、Ｓｉエッチングを行う（ステップＳ５４）。次に、ゲート酸化膜の形成、Ｎ ＰｏｌｙＳｉデポ、及びＮ ＰｏｌｙＳｉエッチングを行う（ステップＳ５５）。
【０１０４】
次に、酸化膜デポ及びＰｏｌｙＳｉデポを行う（ステップＳ５６）。ステップＳ５６により、ポリシリコン部５２が形成される。
【０１０５】
次に、チャネル部のＰインプラ及びＮインプラを行い、Ｎ型領域２５、トレンチ２７、及びＰ型領域２８を形成する（ステップＳ５７）。
【０１０６】
次に、ＳＯＧ／ＰＳＧデポ及び酸化膜エッチングを行い、表面絶縁膜２１を形成する。また、Ｐインプラ及びＮインプラを行い、Ｐ型領域２６、Ｐ型領域４６、Ｎ型領域４７、及びＰ型領域５１を形成する（ステップＳ５８）。
【０１０７】
次に、ＴｉＷスパッタ及びＡｌスパッタを行い、エミッタ電極１４、アノード電極１６、及びカソード電極１７を形成する（ステップＳ５９）。次に、パシベーションを塗布し、パシベーション層２０を形成する（ステップＳ６０）。次に、裏面研削、裏面Ｎインプラ、Ｐインプラ、及びバックメタル形成を行い、Ｎ層２９、Ｐ層２４、コレクタ電極１５を形成する（ステップＳ６１）。
【０１０８】
以上、説明したように、実施の形態３の変形例にかかる半導体デバイス１００Ｅは、実施の形態３にかかる半導体デバイス１００Ｄと同様に、パワーデバイス１１のパワーラインを構成する第１の導電型の電極と温度検出ダイオード１２のカソード電極１７との間に、抵抗５０を有するものである。そして、抵抗５０により、パワーデバイス１１のパワーラインと温度検出ダイオード１２との間で、十分な絶縁耐圧を確保することができる。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１１０】
１０    半導体チップ
１１    パワーデバイス
１２    温度検出ダイオード
１４    エミッタ電極
１７    カソード電極
１８、１８Ａ、１８Ｂ、１８Ｃ    デバイス構造
２２、２２Ａ、２２Ｂ    Ｐ層
３０、３５    酸化膜
４０    リング構造
５０    抵抗
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ    半導体デバイス
２００    ハイサイド制御回路
３００    ロウサイド制御回路
４００    ハイサイド温度検出回路
５００    ロウサイド温度検出回路
６００    ＭＣＵ
１０００    半導体装置
【図１】
0006640639.tif 000002
【図２】
0006640639.tif 000003
【図３】
0006640639.tif 000004
【図４】
0006640639.tif 000005
【図５】
0006640639.tif 000006
【図６】
0006640639.tif 000007
【図７】
0006640639.tif 000008
【図８】
0006640639.tif 000009
【図９】
0006640639.tif 000010
【図１０】
0006640639.tif 000011
【図１１】
0006640639.tif 000012
【図１２】
0006640639.tif 000013
【図１３】
0006640639.tif 000014
【図１４】
0006640639.tif 000015
【図１５】
0006640639.tif 000016
【図１６】
0006640639.tif 000017
【図１７】
0006640639.tif 000018
【図１８】
0006640639.tif 000019
【図１９】
0006640639.tif 000020
【図２０】
0006640639.tif 000021
【図２１】
0006640639.tif 000022
【図２２】
0006640639.tif 000023
【図２３】
0006640639.tif 000024
【図２４】
0006640639.tif 000025
【図２５】
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【図２６】
0006640639.tif 000027
【図２７】
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【図２８】
0006640639.tif 000029