(57)【特許請求の範囲】
【請求項１】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルのメモリセル構成であって、
１つ又は複数のＳＲＡＭセル・グループを含み、
前記１つ又は複数のＳＲＡＭセル・グループの各々は、少なくとも１つの共通ローカル・ビット線によりローカル読み出し増幅器の入力に接続される２つ又はそれより多いＳＲＡＭセルを含み、
前記ローカル読み出し増幅器の出力は共有グローバル・ビット線に接続され、前記共有グローバル・ビット線は、データを読み出す前にプログラマブル・プリチャージ電圧で前記共有グローバル・ビット線をプリチャージするように適合されたプリチャージ回路に接続され、前記プリチャージ回路は、
前記プログラマブル・プリチャージ電圧で前記共有グローバル・ビット線をプリチャージするために前記共有グローバル・ビット線に接続されるプリチャージ調整回路と、
前記共有グローバル・ビット線の電圧レベルを変えることなく、前記共有グローバル・ビット線の漏れ電流を補償するために、前記プリチャージ調整回路及び前記共有グローバル・ビット線に接続される評価及び変換回路と、
を含むリミッタ回路を含む、メモリセル構成。
【請求項２】
前記プログラマブル・プリチャージ電圧は、電源電圧の値の半分を下回る、請求項１に記載のメモリセル構成。
【請求項３】
前記プリチャージ調整回路は、
そのソースが電源電圧に接続され、そのドレインがプリチャージ・スイッチの第１の端子に接続される第１のｐ−ＦＥＴであって、前記プリチャージ・スイッチはその第２の端子が前記共有グローバル・ビット線に接続される、第１のｐ−ＦＥＴと、
そのソースが前記プリチャージ・スイッチの前記第１の端子に接続される第１のｎ−ＦＥＴであって、前記第１のｎ−ＦＥＴのドレインは、前記第１のｐ−ＦＥＴのゲート、並びに、第１のプログラマブル抵抗器の第１の端子に接続され、第１のプログラマブル抵抗器は、その第２の端子が前記電源電圧に接続される、第１のｎ−ＦＥＴと、
を含み、
前記第１のｎ−ＦＥＴのゲートは基準電圧（Ｖｒｅｆ）信号に接続される、請求項１に記載のメモリセル構成。
【請求項４】
前記評価及び変換回路は、
そのソースが前記共有グローバル・ビット線に接続され、そのドレインが第２のプログラマブル抵抗器の第１の端子に接続される第２のｎ−ＦＥＴであって、前記第２のプログラマブル抵抗器は、その第２の端子が前記電源電圧に接続される、第２のｎ−ＦＥＴを含み、
前記第２のｎ−ＦＥＴのゲートは前記Ｖｒｅｆ信号に接続され、
グローバル・ビット線ｏｕｔ端子は、前記第２のｎ−ＦＥＴの前記ドレインに接続される、請求項３に記載のメモリセル構成。
【請求項５】
前記Ｖｒｅｆ信号は、前記共有グローバル・ビット線のプリチャージ・レベルを制御するように適合される、請求項３に記載のメモリセル構成。
【請求項６】
前記プリチャージ調整回路は、
そのドレインが前記共有グローバル・ビット線に接続され、そのソースが電源電圧に接続される第２のｐ−ＦＥＴであって、前記第２のｐ−ＦＥＴのゲートは第３のｐ−ＦＥＴのドレインに接続され、前記第３のｐ−ＦＥＴのソースは前記電源電圧に接続される、第２のｐ−ＦＥＴと、
そのドレインが前記第２のｐ−ＦＥＴの前記ゲートに接続され、そのソースが前記電源電圧に接続される、第４のｐ−ＦＥＴと、
そのドレインが前記第２のｐ−ＦＥＴの前記ゲートに接続され、そのソースが第４のｎ−ＦＥＴのドレインに接続される第３のｎ−ＦＥＴであって、前記第４のｎ−ＦＥＴは、そのソースが前記共有グローバル・ビット線に接続され、前記第４のｎ−ＦＥＴのゲート及び前記第３のｐ−ＦＥＴのゲートはグローバル・ビット線プリチャージ線に一緒に接続され、前記第３のｎ−ＦＥＴのゲートはＶｒｅｆ信号に接続され、前記第４のｐ−ＦＥＴのゲートはｐ−バイアス電圧（Ｖｂｉａｓ−ｐ）信号に接続される、第３のｎ−ＦＥＴと、
を含む、請求項１に記載のメモリセル構成。
【請求項７】
第５のｎ−ＦＥＴのドレインは前記共有グローバル・ビット線に接続され、前記第５のｎ−ＦＥＴのソースは接地に接続され、前記第５のｎ−ＦＥＴのゲートは、前記プリチャージ調整回路及び前記評価及び変換回路を安定した作動状態に保持するように適合されたｎ−バイアス電圧（Ｖｂｉａｓ−ｎ）信号に接続される、請求項６に記載のメモリセル構成。
【請求項８】
前記評価及び変換回路は、
そのソースが前記共有グローバル・ビット線に接続され、そのドレインがグローバル・ビット線ｏｕｔ端子に接続される第６のｎ−ＦＥＴと、
そのドレインが前記グローバル・ビット線ｏｕｔ端子に接続され、そのソースが電源電圧に接続される第５のｐ−ＦＥＴと、
そのソースが前記電源電圧に接続され、そのドレインが第７のｐ−ＦＥＴのソースに接続される第６のｐ−ＦＥＴであって、前記第７のｐ−ＦＥＴは、そのドレインが前記グローバル・ビット線ｏｕｔ端子に接続される、第６のｐ−ＦＥＴと、
を含み、
前記第７のｐ−ＦＥＴのゲートは、第８のｐ−ＦＥＴのドレインに接続され、前記第８のｐ−ＦＥＴは、そのソースが前記電源電圧に接続され、
前記第７のｐ−ＦＥＴの前記ゲートは、第７のｎ−ＦＥＴのドレインにも接続され、前記第７のｎ−ＦＥＴは、そのソースが接地に接続され、
Ｖｒｅｆ信号は、前記第６のｎ−ＦＥＴのゲートに接続され、
Ｖｂｉａｓ−ｐ信号は、前記第６のｐ−ＦＥＴのゲートに接続され、
グローバル・ビット線プリチャージ信号の反転信号は、前記第５のｐ−ＦＥＴのゲートに接続される、請求項１に記載のメモリセル構成。
【請求項９】
前記評価及び変換回路は、
そのソースが前記共有グローバル・ビット線に接続され、そのドレインが第９のｎ−ＦＥＴのソースに接続される第８のｎ−ＦＥＴであって、前記第９のｎ−ＦＥＴは、そのドレインが第９のｐ−ＦＥＴのドレインに接続され、前記第９のｐ−ＦＥＴは、そのソースが電源電圧に接続される、第８のｎ−ＦＥＴと、
そのソースが前記電源電圧に接続され、そのドレインが前記第９のｐ−ＦＥＴの前記ドレインに接続される、第１０のｐ−ＦＥＴと、
そのソースが前記電源電圧に接続され、そのゲートが前記第９のｎ−ＦＥＴの前記ドレインに接続される、第１１のｐ−ＦＥＴと、
を含み、
前記第１１のｐ−ＦＥＴのドレインは、グローバル・ビット線ｏｕｔ端子に接続され、
第１０のｎ−ＦＥＴのドレイン及び第１１のｎ−ＦＥＴのドレインは、前記グローバル・ビット線ｏｕｔ端子に接続され、
前記第１０のｎ−ＦＥＴのソース及び前記第１１のｎ−ＦＥＴのソースは接地に接続され、
Ｖｒｅｆ信号は、前記第９のｎ−ＦＥＴのゲートに接続され、
Ｖｂｉａｓ−ｐ信号は、前記第９のｐ−ＦＥＴのゲートに接続され、
グローバル・ビット線プリチャージ信号の反転信号は、前記第１０のｐ−ＦＥＴのゲートに接続され、
前記グローバル・ビット線プリチャージ信号は、前記第１０のｎ−ＦＥＴのゲートに接続され、
Ｖｂｉａｓ−ｎ信号は、前記第１１のｎ−ＦＥＴのゲートに接続される、請求項１に記載のメモリセル構成。
【請求項１０】
前記評価及び変換回路は、
そのソースが前記共有グローバル・ビット線に接続され、そのドレインが第１３のｎ−ＦＥＴのソースに接続される第１２のｎ−ＦＥＴであって、前記第１３のｎ−ＦＥＴは、そのドレインが第１２のｐ−ＦＥＴのドレインに接続され、前記第１２のｐ−ＦＥＴは、そのソースが電源電圧に接続される第１２のｎ−ＦＥＴと、
そのソースが前記電源電圧に接続され、そのドレインが前記第１２のｐ−ＦＥＴの前記ドレインに接続される、第１３のｐ−ＦＥＴと、
そのソースが前記電源電圧に接続され、そのゲートが前記第１３のｎ−ＦＥＴの前記ドレインに接続される第１４のｐ−ＦＥＴと、
そのドレインが前記第１４のｐ−ＦＥＴのドレインに接続され、そのソースが第１５のｎ−ＦＥＴのドレインに接続される第１４のｎ−ＦＥＴであって、前記第１５のｎ−ＦＥＴは、そのソースが接地に接続される第１４のｎ−ＦＥＴと、
そのドレインが前記第１４のｐ−ＦＥＴの前記ドレインに接続され、そのソースが接地に接続される第１６のｎ−ＦＥＴと、
その入力が前記第１４のｐ−ＦＥＴの前記ドレインに接続され、その出力がグローバル・ビット線ｏｕｔ端子に接続されるインバータと、
そのソースが前記電源電圧に接続され、そのドレインが前記第１４のｐ−ＦＥＴの前記ドレインに接続され、かつ、そのゲートが前記グローバル・ビット線ｏｕｔ端子に接続される第１５のｐ−ＦＥＴと、
を含み、
前記第１４のｎ−ＦＥＴのゲートは前記グローバル・ビット線ｏｕｔ端子に接続され、
Ｖｒｅｆ信号は前記第１３のｎ−ＦＥＴのゲートに接続され、
Ｖｂｉａｓ−ｐ信号は、前記第１２のｐ−ＦＥＴのゲートに接続され、
グローバル・ビット線プリチャージ信号の反転信号は、前記第１３のｐ−ＦＥＴのゲートに接続され、
前記グローバル・ビット線プリチャージ信号は、前記第１６のｎ−ＦＥＴのゲートに接続され、
Ｖｂｉａｓ−ｎ信号は、前記第１５のｎ−ＦＥＴのゲートに接続される、請求項１に記載のメモリセル構成。
【請求項１１】
前記Ｖｒｅｆ信号、前記Ｖｂｉａｓ−ｎ信号、又は前記Ｖｂｉａｓ−ｐ信号を含むグループからの少なくとも１つは、プロセス・電圧・温度回路により制御される、請求項９に記載のメモリセル構成。
【請求項１２】
集積回路を設計、製造、又は試験するための機械可読ストレージ媒体内に有形に具体化された設計構造体であって、
１つ又は複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル・グループを含み、
前記１つ又は複数のＳＲＡＭセル・グループの各々は、少なくとも１つの共通ローカル・ビット線によりローカル読み出し増幅器の入力に接続される２つ又はそれより多いＳＲＡＭセルを含み、
前記ローカル読み出し増幅器の出力は共有グローバル・ビット線に接続され、前記共有グローバル・ビット線は、データを読み出す前にプログラマブル・プリチャージ電圧で前記共有グローバル・ビット線をプリチャージするように適合されたプリチャージ回路に接続され、前記プリチャージ回路は、
前記プログラマブル・プリチャージ電圧で前記共有グローバル・ビット線をプリチャージするために前記共有グローバル・ビット線に接続されるプリチャージ調整回路と、
前記共有グローバル・ビット線の電圧レベルを変えることなく、前記共有グローバル・ビット線の漏れ電流を補償するために、前記プリチャージ調整回路及び前記共有グローバル・ビット線に接続される評価及び変換回路と、
を含むリミッタ回路を含む、設計構造体。
【請求項１３】
前記設計構造体は、ＳＲＡＭセル・グループのメモリセル構成を記述するネットリストをさらに含む、請求項１２に記載の設計構造体。
【請求項１４】
前記設計構造体は、試験データ、特性データ、検証データ、又は設計仕様の少なくとも１つのセットを含む、請求項１２に記載の設計構造体。
【請求項１５】
前記設計構造体は、集積回路のレイアウト・データの交換に用いられるデータ形式としてストレージ媒体上に存在する、請求項１２に記載の設計構造体。
【請求項１６】
前記設計構造体は、プログラマブル・ゲートアレイ内に存在する、請求項１２に記載の設計構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ＳＲＡＭセルの読み出しプリチャージ・レベルに関し、より具体的には、ＳＲＡＭセル・グループのメモリセル構成に関する。本発明はさらに、関連した設計構造体に関する。
【背景技術】
【０００２】
ＳＲＡＭセルは、２つ又はそれより多いＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルがローカル・ビット線に並列に接続されるドミノ論理構造で配置されることが多い。ローカル・ビット線と共有グローバル・ビット線との間の増幅器は、ローカル・ビット線をグローバル・ビット線と分離するのを助ける。一般的に、読み出し動作の前に、ローカル・ビット線及びグローバル・ビット線の両方を高（high）にプリチャージすることができ、読み出し動作中、放電すること又は接地にプルダウンすることができる。このことは、グローバル・ビット線の状態を直接検出するよりも高い読み出し速度を可能にすることができる。セルのワード線を活性化することにより、読み出しのために特定のセルを選択することができる。放電されたローカル・ビット線が、グローバル・ビット線に結合されたものである場合、ローカル・ビット線の放電は、グローバル・ビット線を放電する論理を活性化することができる。
【０００３】
ＳＲＡＭセルの状態を検出するためのこの機構を用いて、ローカル・ビット線及び／又はグローバル・ビット線を全量のＶｄｄ（電源電圧としても知られる）にプリチャージする必要はない。言い換えれば、フルスイング・プリチャージを必要としない。
【０００４】
他の文献がこの領域を扱っている。例えば、特許文献１は、複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）ビットセルと、ワード線信号をビットセルに与えるように結合されたワード線ドライバとを含むメモリ・デバイスを開示する。ワード線ドライバは、ワード線信号がアサートされ、その後デアサートされる間アクティブなままのグローバル・ワード線信号を受け取る。
【０００５】
特許文献２は、一対のビット線に接続され、第１の電源から電源電圧を供給されるメモリセルと、ビット線の対と接続されるプリチャージ回路と、プリチャージ回路と第１の電源との間に接続される電圧低下回路とを含むスタティック・ランダム・アクセス・メモリを開示する。
【０００６】
しかしながら、グローバル・ビット線に関連した問題が残されている。グローバル・ビット線は、固有キャパシタを構築する。複数の上述した増幅器をグローバル・ビット線に接続することができるので、グローバル・ビット線は、ＳＲＡＭセルの読み出し動作中、多くのプリチャージ電力を必要とする。ＳＲＡＭセルは、ＳＲＡＭセルのコンテンツに応じて、読み出し動作の第１段階においてプリチャージし、評価段階において放電することができるので、どのメモリ・サイクル中も、グローバル・ビット線の約５０％が充電及び／又は放電される。動作周波数×グローバル・ビット線の有効キャパシタ×電源電圧（Ｖｄｄ）×プリチャージ電圧と同等の電力が必要とされることがある。これは、ＳＲＡＭアレイの電力消費に大きく寄与することがある。ＳＲＡＭは、プロセッサ内のレベル１又はレベル２キャッシュとして用いられることが多いので、これらのＳＲＡＭアレイの電力消費は、プロセッサの電力消費に大きく関係する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第８，９４７，９７０  Ｂ２号明細書
【特許文献２】米国特許出願公開第２０１０/０２９６３５４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、読み出し動作の第１段階においてグローバル・ビット線をプリチャージするのに必要な電力量の低減に対する必要性がある。
【課題を解決するための手段】
【０００９】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル・グループのメモリセル構成、及び独立請求項による設計構造体により、この必要性に対処することができる。
【００１０】
本発明の一態様によると、ＳＲＡＭセル・グループのメモリセル構成を提供することができる。グループの各々において、複数のＳＲＡＭセルを、少なくとも１つの共通ローカル・ビット線によりローカル読み出し増幅器（local read amplifier）の入力に接続することができる。増幅器の出力は、共有グローバル・ビット線に接続することができ、共有グローバル・ビット線は、プリチャージ回路に接続することができる。プリチャージ回路は、データを読み出す前に、プログラマブル・プリチャージ電圧で共有グローバル・ビット線をプリチャージするように適合することができる。プリチャージ回路は、リミッタ回路を含むことができる。リミッタ回路は、プログラマブル・プリチャージ電圧でグローバル・ビット線をプリチャージするために共有グローバル・ビット線に接続されるプリチャージ調整回路（pre-charge regulator circuit）を含むことができる。評価及び変換回路は、その電圧レベルを変えることなく、グローバル・ビット線の漏れ電流を補償するために、プリチャージ調整回路及びグローバル・ビット線に接続することができる。
【００１１】
本発明の別の態様によると、設計構造体を提供することができる。設計構造体は、ＳＲＡＭセル・グループのメモリセル構成の設計プロセスにおいて用いられる機械可読ストレージ媒体内で有形に具体化することができる。設計構造体は、半導体製造施設において処理されるとき、グループ複数ＳＲＡＭセル（group multiple SRAM cell）の各々を少なくとも１つの共通ローカル・ビット線によりローカル読み出し増幅器の入力に接続することができ、かつ、増幅器の出力は共有グローバル・ビット線に接続される、ＳＲＡＭセル・グループのメモリセル構成を生成することができる。共有グローバル・ビット線は、プリチャージ回路に接続することができ、プリチャージ回路は、データを読み出す前にプログラマブル・プリチャージ電圧で共有グローバル・ビット線をプリチャージするように適合することができる。プリチャージ回路は、プログラマブル・プリチャージ電圧で共有グローバル・ビット線をプリチャージするために共有グローバル・ビット線に接続することができるプリチャージ調整回路と、その電圧レベルを変えることなく、グローバル・ビット線の漏れ電流を補償するためにプリチャージ調整回路及びグローバル・ビット線に接続される評価及び変換回路とを含むことができるリミッタ回路を備えることができる。
【００１２】
ＳＲＡＭセル・グループの提案されるメモリセル構成は、幾つかの利点及び技術的効果を提供することができる。
【００１３】
ＳＲＡＭセル・グループの提案されるメモリセル構成は、いずれの特定のＳＲＡＭセル設計にも依存しない。例えば、６−トランジスタ・１ビットＳＲＡＭセルを、８−トランジスタ・１ビットＳＲＡＭセルと同様に用いることができる。一般的には、電界効果トランジスタ（ＦＥＴ）を使用することができる。これらは、ｐ型ＦＥＴ又はｎ型ＦＥＴ、又はこれら両方の組み合わせとすることができる。本発明の概念は、バイポーラ・ベースのＳＲＡＭセルに適用することもできる。共有グローバル・ビット線のプリチャージ・レベルは、ＣＭＯＳインバータのいずれのスイッチング閾値にも依存することはなく、従って、一定ではないが、例えば、電源電圧、チップの温度、又は動作周波数などの環境パラメータに応じてプログラム可能であり得る。従って、電源電圧が変化することがあっても、プリチャージ・レベルは一定であり得る。従って、共有グローバル・ビット線のプリチャージ・レベルは、基準電圧Ｖｒｅｆのみに依存し、これは、電源電圧が増大することがあっても、より低いプリチャージ・レベルを可能にする。このことは、さらに大きい節電をもたらすことができる。
【００１４】
付加的に、評価及び変換回路の共有グローバル・ビット線のキーパ部分はプリチャージ・レベルを維持するので、履歴効果に対処する必要はない。さらに、プリチャージ・レベルは、各々の共有グローバル・ビット線について独立して制御することができる。グローバル・ビット線は、シングル・エンド型（single-ended）グローバル・ビット線とすることができる。
【００１５】
プリチャージ回路及びＳＲＡＭセルのデカップリングのため、ＳＲＡＭセル特性への依存性はない。
【００１６】
グローバル・ビット線のプリチャージ・レベルは、電源電圧から、例えばＣＭＯＳインバータの閾値を引いたものを下回ること、特にＶｄｄの半分を下回ることがあることにも留意されたい。周知の技術と比べた場合、動作中、より多くの電力を節約できることが、明らかな効果である。
【００１７】
以下に、ＳＲＡＭセル・グループのメモリセル構成の付加的な実施形態が説明される。
【００１８】
ＳＲＡＭセル・グループのメモリセル構成の１つの好ましい実施形態によると、プログラマブル・プリチャージ電圧は、電源電圧Ｖｄｄの値の半分を下回る。これは、共有グローバル・ビット線のプリチャージ・レベルをＶｄｄの半分に減らすことができる技術と比べて、節電効果がより大きいという利点を有する。安定した動作でのグローバル・ビット線のプリチャージ・レベルが低くなるほど、より多くの電力を節約することができる。当業者であれば、節約された電力は、ミリワット増すごとに、ＳＲＡＭチップにおいて又はプロセッサの一部としてＳＲＡＭセルをより効率的にするのに役立つことを認識するであろう。
【００１９】
ＳＲＡＭセル・グループのメモリセル構成の別の好ましい実施形態によると、プリチャージ調整回路は、そのソースが電源電圧Ｖｄｄに接続され、そのドレインがプリチャージ・スイッチの第１の端子に接続される第１のｐ−ＦＥＴを含むことができる。このプリチャージ・スイッチは、その第２の端子が共有グローバル・ビット線に接続することができる。第１のｎ−ＦＥＴは、そのソースがプリチャージ・スイッチの第１の端子に接続することができ、第１のｎ−ＦＥＴのドレインは、第１のｐ−ＦＥＴのゲート、並びに、第１のプログラマブル抵抗器の第１の端子に接続することができ、第１のプログラマブル抵抗器は、その第２の端子が電源電圧Ｖｄｄに接続される。第１のｎ−ＦＥＴのゲートは、電圧Ｖｒｅｆ信号に接続することができる。
【００２０】
第１の抵抗器は、そのゲートにプリセット電圧が接続されたトランジスタ又はＦＥＴのための等価回路図と解釈できることに留意されたい。従って、これは、プログラマブル抵抗器と考えることができる。
【００２１】
電圧Ｖｒｅｆは、例えば関連したワード線により活性化されたＳＲＡＭセルの読み出しサイクルの第２の部分の前に、どのレベルまで共有グローバル・ビット線をプリチャージできるかを定め得ることにも留意されたい。
【００２２】
ＳＲＡＭセル・グループのメモリセル構成の別の好ましい実施形態によると、評価及び変換回路は、そのソースが共有グローバル・ビット線に接続し、そのドレインが第２のプログラマブル抵抗器に接続することができる第２のｎ−ＦＥＴを含むことができ、第２のプログラマブル抵抗器は、その第２の端子が電源電圧Ｖｄｄに接続することができる。第２のｎ−ＦＥＴのゲートはＶｒｅｆ信号に接続することができ、グローバル・ビット線ｏｕｔ端子は、第２のｎ−ＦＥＴのドレインに接続することができる。
【００２３】
第１の抵抗器と同様に、第２の抵抗器は、そのゲートにプリセット電圧が接続されたトランジスタ又はＦＥＴのための等価回路図と考えることができる。従って、これも、プログラマブル抵抗器と考えることができる。
【００２４】
ＳＲＡＭセル・グループのメモリセル構成の付加的な好ましい実施形態によると、Ｖｒｅｆ信号は、共有グローバル・ビット線のプリチャージ・レベルを制御するように適合することができる。従って、プリチャージ・レベルは、電源電圧と独立して制御可能である。共有グローバル・ビット線のプリチャージ・レベルは独立して制御できるので、可能な限り低いプリチャージ・レベルを用いることができ、そのことは、ＳＲＡＭセルの読み出し動作の安定した動作を保証する。
【００２５】
ＳＲＡＭセル・グループのメモリセル構成の有利な実施形態によると、プリチャージ調整回路は、そのドレインが共有グローバル・ビット線に接続し、そのソースが電源電圧Ｖｄｄに接続される第２のｐ−ＦＥＴを含むことができる。第２のｐ−ＦＥＴのゲートは、第３のｐ−ＦＥＴトランジスタのドレインに接続することができ、第３のｐ−ＦＥＴトランジスタのソースは、電源電圧Ｖｄｄに接続することができる。第４のｐ−ＦＥＴのドレインも第２のｐ−ＦＥＴのゲートに接続することができ、第２のｐ−ＦＥＴのソースは、電源電圧Ｖｄｄに接続することができる。第３のｎ−ＦＥＴもそのドレインが第２のｐ−ＦＥＴのゲートに接続することができ、そのソースが第４のｎ−ＦＥＴのドレインに接続することができ、第４のｎ−ＦＥＴのソースは、共有グローバル・ビット線に接続することができる。
【００２６】
第４のｎ−ＦＥＴのゲート及び第３のｐ−ＦＥＴのゲートは、一緒にグローバル・ビット線プリチャージ線ＧＰＣＨＧに接続することができる。第３のｎ−ＦＥＴのゲートはＶｒｅｆ線に接続することができ、第４のｐ−ＦＥＴのゲートはＶｂｉａｓ−ｐ線に接続される。
【００２７】
これにより、プリチャージ調整回路は、ＧＰＣＨＧの「高」段階の間アクティブであり、「低（low）」段階の間非アクティブである。プリチャージ調整回路がアクティブである場合、第６のｐ−ＦＥＴは、グローバル・ビット線の電圧レベルが基準電圧Ｖｒｅｆにより設定プリチャージ・レベルからより多く離れるほど、第６のｐ−ＦＥＴがより多くの電流をグローバル・ビット線に供給するように制御される。プログラムされたプリチャージ・レベルに達すると、第６のｐ−ＦＥＴの電流駆動能力が大きく減少する。この状態において、第６のｐ−ＦＥＴは、プリチャージ・レベルを一定に保持するために共有グローバル・ビット線を補償するだけである。プリチャージ調整回路が非アクティブである場合、第６のｐ−ＦＥＴはオフにされる。
【００２８】
ＳＲＡＭセルのメモリセル構成の１つの許容可能な実施形態によると、第５のｎ−ＦＥＴのドレインを共有グローバル・ビット線に接続することができ、そのソースは接地に接続することができる。第５のｎ−ＦＥＴのゲートは、プリチャージ調整回路及び評価及び変換回路を安定した動作状態に保持するように適合された電圧Ｖｂｉａｓ−ｎ信号に接続することができる。この回路は、漏れ電流が存在しない場合又は弱い漏れ電流しか存在しない場合でも共有グローバル・ビット線の安定したチャージ・レベルを保証することができる。
【００２９】
ＳＲＡＭセル・グループのメモリセル構成の１つの付加的な実施形態によると、評価及び変換回路は、そのソースが共有グローバル・ビット線に接続され、そのドレインがグローバル・ビット線ｏｕｔ端子に接続される第６のｎ−ＦＥＴを含むことができる。第５のｐ−ＦＥＴは、そのドレインがグローバル・ビット線ｏｕｔ端子に接続し、そのソースが電源電圧Ｖｄｄに接続することができる。第６のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのドレインが第７のｐ−ＦＥＴのソースに接続することができ、第７のｐ−ＦＥＴは、そのドレインがグローバル・ビット線ｏｕｔ端子に接続される。
【００３０】
さらに、第７のｐ−ＦＥＴのゲートは、第８のｐ−ＦＥＴのドレインに接続することができ、第８のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続することができる。また、第７のｐ−ＦＥＴのゲートは、第７のｎ−ＦＥＴのドレインにも接続することができ、第７のｎ−ＦＥＴは、そのソースが接地に接続することができる。
【００３１】
この実施形態において、Ｖｒｅｆ信号は、第６のｎ−ＦＥＴのゲートに接続することができ、Ｖｂｉａｓ−ｐ信号は、第６のｐ−ＦＥＴのゲートに接続することができ、グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは、第５のｐ−ＦＥＴのゲートに接続することができる。
【００３２】
この実施形態は、評価及び変換回路の第１の実装と考えることができる。第６のｎ−ＦＥＴは、大容量を有する共有グローバル・ビット線と、共有グローバル・ビット線と比べて低容量を有するグローバル・ビット線ｏｕｔ端子を分離することができる。
【００３３】
第７のｐ−ＦＥＴ、第８のｐ−ＦＥＴ及び第７のｎ−ＦＥＴは、Ｖｄｄから第６及び第７のｐ−ＦＥＴを通りグローバル・ビット線ｏｕｔ（端子）への経路を遮断するフィードバック回路と考えることができ、読み出し増幅器が共有グローバル・ビット線の放電、従って、節電及び評価段階の加速を試みるとき、Ｖｄｄからプルダウン装置への横流を防止する。
【００３４】
そのソースが共有グローバル・ビット線に接続され、そのドレインがグローバル・ビット線ｏｕｔ端子に接続される第６のｎ−ＦＥＴの場合、共有グローバル・ビット線とグローバル・ビット線ｏｕｔ端子との間の分離を達成することができる。このように、共有グローバル・ビット線は、グローバル・ビット線ｏｕｔ端子において検知できるよりもずっと低いプリチャージ・レベルを可能にする。評価及び変換回路は、プリチャージ・レベルの変換を可能にすることができる。
【００３５】
ＳＲＡＭセル・グループのメモリセル構成の別の実施形態によると、評価及び変換回路は、そのソースが共有グローバル・ビット線に接続し、そのドレインが第９のｎ−ＦＥＴのソースに接続することができる第８のｎ−ＦＥＴを含むことができ、第９のｎ−ＦＥＴはそのドレインが第９のｐ−ＦＥＴに接続することができ、第９のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続することができる。第１０のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのドレインが第９のｐ−ＦＥＴのドレインに接続することができる。第１１のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのゲートが第９のｎ−ＦＥＴのドレインに接続することができる。
【００３６】
第１１のｐ−ＦＥＴのドレインはグローバル・ビット線ｏｕｔ端子に接続することができ、第１０のｎ−ＦＥＴのドレイン及び第１１のｎ−ＦＥＴのドレインはグローバル・ビット線ｏｕｔ端子に接続することができ、第１０のｎ−ＦＥＴのソース及び第１１のｎ−ＦＥＴのソースは接地Ｖｓｓに接続することができる。
【００３７】
Ｖｒｅｆ信号は第９のｎ−ＦＥＴのゲートに接続することができ、Ｖｂｉａｓ−ｐ信号は第９のｐ−ＦＥＴのゲートに接続することができ、グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは第１０のｐ−ＦＥＴのゲートに接続することができ、グローバル・ビット線プリチャージ信号ＧＰＣＨＧは第１０のｎ−ＦＥＴのゲートに接続することができ、Ｖｂｉａｓ−ｎ信号は第１１のｎ−ＦＥＴのゲートに接続することができる。
【００３８】
この実施形態は、評価及び変換回路の第２の代替的な実装を表すことができる。これは、評価及び変換回路（上述のような）の第１の実施形態より迅速であり得る。第１の実施形態は、より多くの節電を行うことができ、あまり複雑でないものであり得る。
【００３９】
ＳＲＡＭセル・グループのメモリセル構成の別の実施形態によると、評価及び変換回路は、そのソースが共有グローバル・ビット線に接続し、そのドレインが第１３のｎ−ＦＥＴのソースに接続することができる第１２のｎ−ＦＥＴを含むことができ、この第１３のｎ−ＦＥＴは、そのドレインが第１２のｐ−ＦＥＴに接続することができ、第１２のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続することができる。
【００４０】
第１３のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのドレインが第１２のｐ−ＦＥＴのドレインに接続することができる。第１４のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのゲートが第１３のｎ−ＦＥＴのドレインに接続することができる。第１４のｎ−ＦＥＴは、そのドレインが第１４のｐ−ＦＥＴのドレインに接続し、そのソースが第１５のｎ−ＦＥＴのドレインに接続することができ、第１５のｎ−ＦＥＴは、そのソースが接地に接続することができる。第１６のｎ−ＦＥＴは、そのドレインが第１４のｐ−ＦＥＴのドレインに接続し、そのソースが接地に接続することができる。
【００４１】
その入力が第１４のｐ−ＦＥＴのドレインに接続し、その出力がグローバル・ビット線ｏｕｔ端子に接続することができるインバータも、この実施形態の一部とすることができる。また、第１５のｐ−ＦＥＴは、そのソースが電源電圧Ｖｄｄに接続し、そのドレインが第１４のｐ−ＦＥＴのドレインに接続することができ、第１５のｐ−ＦＥＴは、そのゲートがグローバル・ビット線ｏｕｔ端子に接続される。第１４のｎ−ＦＥＴのゲートも、グローバル・ビット線ｏｕｔ端子に接続することができる。
【００４２】
Ｖｒｅｆ信号は第１３のｎ−ＦＥＴのゲートに接続することができ、Ｖｂｉａｓ−ｐ信号は第１２のｐ−ＦＥＴのゲートに接続することができ、グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは第１３のｐ−ＦＥＴのゲートに接続することができ、グローバル・ビット線プリチャージ信号ＧＰＣＨＧは第１６のｎ−ＦＥＴのゲートに接続することができ、Ｖｂｉａｓ−ｎ信号は第１５のｎ−ＦＥＴのゲートに接続することができる。
【００４３】
この実施形態は、評価及び変換回路の第３の代替的な実装を表すことができる。上述のように、その動作速度は、評価及び変換回路の第１の実装と第２の実装との中間にすることができるので、この実施形態は、第１の実装と第２の実装との間の良好な妥協案を表すことができる。他方、この実施形態は、評価及び変換回路の第２の実装の実施形態よりも多く節電を行うことができる。従って、設計者は、同じ基本原理の、すなわち所定の環境においてできる限り共有グローバル・ビット線のプリチャージ・レベルを減少させる異なる選択肢間で選択を行うことができる。
【００４４】
ＳＲＡＭセル・グループのメモリセル構成の更に別の随意的な実施形態によると、基準電圧Ｖｒｅｆ、Ｖｂｉａｓ−ｎ信号、又はＶｂｉａｓ−ｐ信号を含むグループからの少なくとも１つを、実際の動作パラメータを反映させるように、プロセス・電圧・温度回路により制御することができる。これには、実際の動作パラメータを用いて、所定の低電力消費動作点でＳＲＡＭセルのメモリセル構成を動作させ得るという利点がある。
【００４５】
設計構造体の１つの許容可能な実施形態によると、設計構造体は、ＳＲＡＭセル・グループのメモリセル構成を記述できるネットリストを含むことができる。このネットリストは、ＳＲＡＭセルのメモリセル構成についての自動製造システムのために必要とされることがある。
【００４６】
また、設計構造体の別の許容可能な実施形態によると、設計構造体は、試験データ、特性データ、検証データ、又は設計仕様の少なくとも１つのセットを含むことができる。
【００４７】
本開示に含まれる図面は、明細書に組み入れられ、その一部を形成する。これらは、本開示の実施形態を例証するものであり、その記述と共に、本開示の原理を説明する役割を果たす。図面は、典型的な実施形態の単なる例証であり、本開示を限定するものではない。
【図面の簡単な説明】
【００４８】
【図１】本開示の実施形態による、共有グローバル・ビット線に接続されるＳＲＡＭセルの１つの例を示す。
【図２】本開示の実施形態による、ＳＲＡＭセル・グループの本発明のメモリセル構成の主設計を示す。
【図３】本開示の実施形態による、本発明のプリチャージ調整器の１つの実施形態を示す。
【図４】本開示の実施形態による、図２の評価及び変換回路の一般的なレイアウトの評価及び変換回路の第１の実装を示す。
【図５】本開示の実施形態による、図２の評価及び変換回路の一般的なレイアウトの評価及び変換回路の第２の実装を示す。
【図６】本開示の実施形態による、図２の評価及び変換回路の一般的なレイアウトの評価及び変換回路の第３の実装を示す。
【図７】本開示の実施形態による、半導体設計、製造、及び／又は試験に用いられる設計プロセスのフロー図を示す。
【発明を実施するための形態】
【００４９】
本明細書で説明される実施形態は、種々の修正及び代替的形態に従うが、それらのうちの特定のものを例として図面に示し、かつ詳細に説明する。しかしながら、説明される特定の実施形態は、限定の意味で解釈されるべきでないことを理解されたい。反対に、その意図は、本発明の趣旨及び範囲内に入る全ての修正、均等物、及び代替物を網羅することである。
【００５０】
この説明の文脈において、以下の規則、用語、及び／又は表現を用いることができる。
用語「グループ複数ＳＲＡＭセル」は、共通の出力線、別名ローカル・ビット線に接続される複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを指すことができる。ローカル・ビット線は、複数のＳＲＡＭセルにより共有することができ、ローカル・ビット線増幅器の入力に接続することができる。
【００５１】
用語「ローカル読み出し増幅器」は、共通ローカル・ビット線とグローバル・ビット線との間に配置することができる上述のローカル・ビット線増幅器を指すことができる。
【００５２】
用語「ローカル・ビット線」は、複数のＳＲＡＭセルをローカル読み出し増幅器に接続する、複数のＳＲＡＭセル用の共通の出力線を示すことができる。
【００５３】
用語「グローバル・ビット線」又は同じく「共有グローバル・ビット線」は、複数の読み出し増幅器又はローカル読み出し増幅器に接続される線を示すことができる。グローバル・ビット線の特徴は、そのサイズ及びそれに接続される同等の多数のローカル読み出し増幅器に起因する比較的大きい寄生静電容量である。
【００５４】
用語「プリチャージ回路」は、グローバル・ビット線に直接又は間接的に接続されるＳＲＡＭの読み出しサイクルの前にあらゆる種類のビット線をプリチャージするための、複数の電子コンポーネントを含む回路を示すことができる。読み出しサイクルの第１の段階において、ＳＲＡＭセルから読み出されるビットの論理レベルに応じて、読み出しサイクルの第２の段階中、グローバル・ビット線をプリチャージし、潜在的に放電することができる。さらなる詳細は、図１を参照して説明される。
【００５５】
用語「プリチャージ調整回路」は、読み出し動作の第１段階の前又は第１段階中、グローバル・ビット線のプリチャージを保証するように、互いに配置及び接続される複数の電子コンポーネントを含む回路を指すことができる。
【００５６】
用語「評価及び変換回路」は、プリチャージがフルスイング・プリチャージ・レベルを下回ったとしても選択されたＳＲＡＭセルにおける格納されたビットの検出を保証するように、互いに配置及び接続される複数の電子コンポーネントを示すことができる。評価及び変換回路の付加的なタスクは、比較的低いチャージ・レベルのグローバル・ビット線を安定した検出可能なレベル及び下流の電子コンポーネントのための信号に変換することでもあり得る。
【００５７】
用語「プログラマブル・プリチャージ電圧」は、特定の事前定義可能な及び／又は自動調節可能なレベルに調整可能な電圧を示すことができる。例えば、グローバル・ビット線は、プログラマブル・プリチャージ電圧で読み出す前にプリチャージすることができる。用語「ネットリスト」は、電子設計の接続性を示すことができる。例えば、単一のネットリストは、回路が働くように互いに電気的に接続されるべき全てのコンポーネント端子のリストとすることができる。ネットリストは通常、接続性情報を伝達し、例に過ぎないが、ネット及び恐らく何らかの属性を与える。
【００５８】
以下に、図の詳細な説明が与えられる。図内の全ての指示は概略的なものである。最初に、ローカル・ビット線及びグローバル・ビット線に接続されるＳＲＡＭセルのグループの図が示される。その後、ＳＲＡＭセル・グループの本発明のメモリセル構成の幾つかの代替的実施形態が説明される。
【００５９】
図１は、共有グローバル・ビット線に接続されるＳＲＡＭセルの１つの例を示す。各ＳＲＡＭセル１０６は、共通ローカル・ビット線ＬＢＬ１０８にグループで接続され得る。ローカル・ビット線１０８は各々、それぞれのローカル読み出し増幅器１０４に接続され得る。ローカル読み出し増幅器１０４の出力は、共有グローバル・ビット線１０２に接続され得る。当業者であれば、特により多数のローカル読み出し増幅器１０４が共有グローバル・ビット線に接続される場合、シングル・エンド型グローバル・ビット線１０２の寄生静電容量１１６を過少評価すべきでないことを理解するであろう。
【００６０】
付加的なｐ−ＦＥＴ  Ｐ０は、キーパ／漏れ補償回路１１８と共にプリチャージ回路として働くことができる。付加的なｐ−ＦＥＴ  Ｐ０は、電源電圧Ｖｄｄ１１０に接続することができる。特に「１」から「０」への遷移１１２ａを有する反転したグローバル・ビット線プリチャージ信号ＧＰＣＨＧＮ１１２がＰ０のゲートに接続される場合、グローバル・ビット線電圧は、読み出し「０」が行われる場合には遷移１１４、及び、読み出し「１」が行われる場合には遷移１１７が示され得る。図１に示されるような複数のこうした事例の同時スイッチングは、非常に大きい一時的な電流ピークをもたらし、比較的大きい平均ＡＣ電力を必要し得ることは明らかである。
【００６１】
図２は、本開示の種々の実施形態による、ＳＲＡＭセル・グル―プの本発明のメモリセル構成の設計を示す。図１の文脈において既述のように、ローカル読み出し増幅器１０４は、その出力信号を、寄生又は固有容量１１６を有する共有グローバル・ビット線１０２に伝達する。ローカル読み出し増幅器１０４の入力は、ローカル・ビット線１０８に接続され、このローカル・ビット線１０８は、１ビットＳＲＡＭセル（図示せず）に再び接続される。付加的に、プリチャージ調整回路２０２及び評価及び変換回路２０４が示される。
【００６２】
プリチャージ調整回路２０２は、そのソースが電源電圧Ｖｄｄ１１０に接続され、そのドレインが、等価回路として示され、グローバル・ビット線プリチャージ信号ＧＰＣＨＧ２１４、２１４ａを受け取るスイッチ２０６の第１の端子に接続される第１のｐ−ＦＥＴ  Ｐ１を含む。スイッチ２０６の第２の端子は、共有グローバル・ビット線１０２に接続される。他方、第１のｎ−ＦＥＴ  Ｎ１のソースは、スイッチ２０６の第１の端子に接続される。第１のｎ−ＦＥＴのドレインは、第１のｐ−ＦＥＴ  Ｐ１のゲート、並びに、抵抗器２０８の第１の端子に接続される。抵抗器２０８の第２の端子は、電源線１１０に接続される。抵抗器２０８の詳細は、後の図に説明される。
【００６３】
プリチャージ調整回路２０２に加えて、評価及び変換回路２０４が示される。評価及び変換回路２０４は、そのソースが共有グローバル・ビット線１０２に接続され、そのドレインが、第２の抵抗器２１０に接続される第２のｎ−ＦＥＴ  Ｎ２を含み、この第２の抵抗器２１０は、後の図で詳細に説明される等価回路を表すことができる。第２の抵抗器２１０はまた、電源電圧Ｖｄｄ１１０にも接続することができる。グローバル・ビット線出力信号ＧＢＬｏｕｔ２１２は、第２のｎ−ＦＥＴ  Ｎ２のドレインにおいて使用可能である。第１のｎ−ＦＥＴ  Ｎ１のゲート及び第２のｎ−ＦＥＴ  Ｎ２のゲートは、電圧Ｖｒｅｆに一緒に接続され、この電圧Ｖｒｅｆは、共有グローバル・ビット線１０２のプリチャージ・レベルを設定するための助けになる。
【００６４】
当業者であれば、第２のｎ−ＦＥＴ  Ｎ２は、共有グローバル・ビット線１０２とグローバル・ビット線出力信号ＧＢＬｏｕｔ２１２との間に接続されることを理解するであろう。評価及び変換回路のタスクの１つは、共有グローバル・ビット線１０２の比較的低い電圧を、通常の「０」及び「１」レベルに変換又は変形することであり、それは、後の回路から論理「０」及び論理「１」と解釈され得る。これらの回路２０２及び２０４において、図２に示されるような共有グローバル・ビット線１０２上のプリチャージ・レベルは、既存の技術を用いて達成可能なよりもずっと低いものであり得る。プリチャージ・レベルは、評価及び変換回路２０４により安定化させることができ、評価及び変換回路２０４は、基本的にプリチャージ調整回路２０２の複製と見なすことができる。評価及び変換回路２０４はまた、ビット線レベルを変えることなく、ビット線漏れ電流も補償する。付加的に、評価及び変換回路２０４は、論理レベル（Ｖｄｄ／Ｖｓｓ）を下流側論理（上記を参照）へ提供する。随意的なブリーダ装置（bleeder device）（以下に説明される）を用いてビット線レベルをさらに安定化させることができる。
【００６５】
図３は、本開示の種々の実施形態による、本発明のプリチャージ調整回路２０２の１つの実施形態を示す。プリチャージ調整回路２０２は、評価及び変換回路２０４に接続することができる。ｐ−ＦＥＴ  Ｐ２は、そのドレインが共有グローバル・ビット線１０２に接続され、そのソースが電源電圧Ｖｄｄ１１０に接続される。共有グローバル・ビット線１０２は、寄生又は固有静電容量１１６を有することができる。ｐ−ＦＥＴ  Ｐ２のゲートはｐ−ＦＥＴ  Ｐ３のドレインに接続される。ｐ−ＦＥＴ  Ｐ３のソースは電源電圧Ｖｄｄ１１０に接続することができる。図３はｐ−ＦＥＴ  Ｐ４も示し、ｐ−ＦＥＴ  Ｐ４は、ｐ−ＦＥＴ  Ｐ２のゲートに接続されるドレインと、電源電圧Ｖｄｄ１１０に接続されるソースとを有する。接続３０４は、グローバル・ビット線プリチャージＧＰＣＨＧ制御線と解釈することができる。ｎ−ＦＥＴ  Ｎ３もまた、そのドレインがｐ−ＦＥＴ  Ｐ２のゲートに接続され、そのソースがｎ−ＦＥＴ  Ｎ４のドレインに接続される。ｎ−ＦＥＴ  Ｎ４のソースは、共有グローバル・ビット線１０２に接続される。さらに、ｎ−ＦＥＴ  Ｎ４のゲート及びｐ−ＦＥＴ  Ｐ３のゲートは、グローバル・ビット線プリチャージ線ＧＰＣＨＧに一緒に接続され、ｎ−ＦＥＴ  Ｎ３のゲートは基準電圧Ｖｒｅｆ線に接続され、ｐ−ＦＥＴ  Ｐ４のゲートはＶｂｉａｓ−ｐ線に接続される。ｐ−ＦＥＴ  Ｐ４は、図２の第１の抵抗器２０８と同等であると考えることができる。
【００６６】
付加的に、共有グローバル・ビット線レベルを安定化させるために、ｎ−ＦＥＴ  Ｎ５は、そのドレインが共有グローバル・ビット線１０２に接続し、そのソースが接地Ｖｓｓ３０２に接続することができる。ｎ−ＦＥＴ  Ｎ５のゲートは、共有グローバル・ビット線への安定化効果を制御し、かつ、プリチャージ調整回路及び評価及び変換回路を安定した作動状態に保持するために、バイアス電圧Ｖｂｉａｓ−ｎを受け取ることができる。
【００６７】
図４は、リミッタ回路の一部として評価及び変換回路２０４の第１の実施形態を示す。評価及び変換回路２０４は、プリチャージ調整回路２０２に接続することができる。ｎ−ＦＥＴ  Ｎ６は、そのソースが共有グローバル・ビット線に接続され、そのドレインがグローバル・ビット線ｏｕｔ端子２１２に接続される。従って、共有グローバル・ビット線１０２及びグローバル・ビット線ｏｕｔ端子２１２における信号を互いに分離することができる。グローバル・ビット線１０２及びグローバル・ビット線ｏｕｔ端子２１２は、論理「０」又は論理「１」についての異なる電圧レベルを示すことができる。グローバル・ビット線１０２は、寄生静電容量１１６を有することができる。
【００６８】
図４に見られるように、ｐ−ＦＥＴ  Ｐ５は、そのドレインがグローバル・ビット線ｏｕｔ端子２１２に接続され、そのソースが電源電圧Ｖｄｄ１１０に接続される。ｐ−ＦＥＴ  Ｐ６は、そのソースが電源電圧Ｖｄｄ１１０に接続され、そのドレインがｐ−ＦＥＴ  Ｐ７のソースに接続され、ｐ−ＦＥＴ  Ｐ７は、そのドレインがグローバル・ビット線ｏｕｔ端子２１２に接続される。ｐ−ＦＥＴ  Ｐ７のゲートは、ｐ−ＦＥＴ  Ｐ８のドレインに接続され、ｐ−ＦＥＴ  Ｐ８は、そのソースが電源電圧Ｖｄｄ１１０に接続される。ｐ−ＦＥＴ  Ｐ７のゲートはまた、ｎ−ＦＥＴ  Ｎ７のドレインにも接続され、ｎ−ＦＥＴ  Ｎ７は、そのソースが接地Ｖｓｓ３０２に接続される。さらに、基準電圧Ｖｒｅｆ信号が、ｎ−ＦＥＴ  Ｎ６のゲートに接続され、Ｖｂｉａｓ−ｐ信号は、ｐ−ＦＥＴ  Ｐ６のゲートに接続され、グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは、ｐ−ＦＥＴ  Ｐ５のゲートに接続される。
【００６９】
この設定を用いて、ｐ−ＦＥＴ  Ｐ７及びＰ８、並びにｎ−ＦＥＴ  Ｎ７は、評価及び変換回路２０４のキーパ部分の一部として一種のフィードバック・ループ４０２を構築する。これは、Ｖｄｄからｐ−ＦＥＴ  Ｐ６及びｐ−ＦＥＴ  Ｐ７を通りグローバル・ビット線ｏｕｔ２１２への経路を遮断し、読み出し増幅器が共有グローバル・ビット線の放電を試みるとき、Ｖｄｄからプルダウン装置への横流を防止し、従って、節電し、評価段階を加速する。
【００７０】
同様に、ｐ−ＦＥＴ  Ｐ６は、図２の第２の抵抗器２１０と同等であると考えることができる。図３のプリチャージ調整回路２０２と図４の評価及び変換回路２０４の組み合わせは、本発明の概念の迅速かつ省電力の実装を可能にする。
【００７１】
基準電圧Ｖｒｅｆは、ＳＲＡＭセル構成の現在の状態を反映することができる、いわゆるＰＶＴ回路（プロセス・電圧・温度）により制御できることにも留意される。例えば、電源電圧Ｖｄｄ１１０が共有グローバル・ビット線１０２の予想されるプリチャージ・レベルより高い場合、共有グローバル・ビット線１０２のプリチャージ・レベルも同様に高くする必要はない。プリチャージ・レベルは、基準電圧Ｖｒｅｆにより定められるような低レベルに留まることができる。従来の技術においては、プリチャージ・レベルは、電源電圧Ｖｄｄ１１０の増大と共に高くなり得る。比較可能な概念は、Ｖｂｉａｓ−ｐ及びＶｂｉａｓ−ｎ信号レベルにも適用できる。
【００７２】
図５は、評価及び変換回路２０４の第２の実施形態を示す。評価及び変換回路２０４は、プリチャージ調整回路２０２に接続することができる。このために、図５は、評価及び変換回路２０４がｎ−ＦＥＴ  Ｎ８を含み、ｎ−ＦＥＴ  Ｎ８は、そのソースがグローバル・ビット線１０２に接続され、そのドレインがｎ−ＦＥＴ  Ｎ９に接続され、ｎ−ＦＥＴ  Ｎ９は、そのドレインがｐ−ＦＥＴ  Ｐ９に接続され、ｐ−ＦＥＴ  Ｐ９は、そのソースが電源電圧Ｖｄｄ１１０に接続されることを示す。ｐ−ＦＥＴ  Ｐ１０は、そのソースが電源電圧Ｖｄｄ１１０に接続され、そのドレインがｐ−ＦＥＴ  Ｐ９のドレインに接続される。ｐ−ＦＥＴ  Ｐ１１は、そのソースが電源電圧Ｖｄｄ１１０に接続され、そのゲートがｎ−ＦＥＴ  Ｎ９のドレインに接続される。ｐ−ＦＥＴ  Ｐ１１のゲートとｎ−ＦＥＴ  Ｎ９のドレインとの間の接続は、「Ｅｖａｌ」線５０２を作成する。
【００７３】
ｐ−ＦＥＴ  Ｐ１１のドレインは、グローバル・ビット線ｏｕｔ端子２１２に接続される。ｎ−ＦＥＴ  Ｎ１０のドレイン及びｎ−ＦＥＴ  Ｎ１１のドレインは、グローバル・ビット線ｏｕｔ端子２１２に接続される。ｎ−ＦＥＴ  Ｎ１０のソース及びｎ−ＦＥＴ  Ｎ１１のソースは、接地Ｖｓｓ３０２に接続される。
【００７４】
基準電圧Ｖｒｅｆ信号は、ｎ−ＦＥＴ  Ｎ９のゲートに接続される。バイアス電圧Ｖｂｉａｓ−ｐ信号は、ｐ−ＦＥＴ  Ｐ９のゲートに接続される。グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは、第１０のｐ−ＦＥＴトランジスタのゲートに接続され、グローバル・ビット線プリチャージ信号ＧＰＣＨＧは、ｎ−ＦＥＴ  Ｎ１０のゲートに接続される。バイアス電圧Ｖｂｉａｓ−ｎ信号は、ｎ−ＦＥＴ  Ｎ１１のゲートに接続される。
【００７５】
評価及び変換回路２０４のこの実施形態は、評価及び変換回路２０４の第１の実施形態より速い場合があるが、第１の実施形態よりも節約する電力が少ない。ここでも、共有グローバル・ビット線１０２は、グローバル・ビット線ｏｕｔ端子２１２から分離される。同様に、ｐ−ＦＥＴ  Ｐ９は、図２の第２の抵抗器２１０と同等であると考えることができる。
【００７６】
図６は、図２による評価及び変換回路２０４の一般的なレイアウトの評価及び変換回路２０４の第３の実装を示す。評価及び変換回路２０４は、プリチャージ調整回路２０２に接続することができる。評価及び変換回路２０４は、ここではｎ−ＦＥＴ  Ｎ１２を含み、ｎ−ＦＥＴ  Ｎ１２は、そのソースがグローバル・ビット線１０２に接続され、そのドレインがｎ−ＦＥＴ  Ｎ１３のソースに接続される。ｎ−ＦＥＴ  Ｎ１３は、そのドレイがｐ−ＦＥＴ  Ｐ１２のドレインに接続することができ、ｐ−ＦＥＴ  Ｐ１２は、そのソースを通じて電源電圧Ｖｄｄ１１０に接続される。
【００７７】
ｐ−ＦＥＴ  Ｐ１３は、そのソースが電源電圧Ｖｄｄ１１０に接続され、そのドレインがｐ−ＦＥＴ  Ｐ１２のドレインに接続される。ｐ−ＦＥＴ  Ｐ１４は、そのソースを通じて電源電圧Ｖｄｄに接続され、そのゲートを通じてｎ−ＦＥＴ  Ｎ１３に接続され、「Ｅｖａｌ」線６０２を作成する。ｎ−ＦＥＴ  Ｎ１４は、そのドレインがｐ−ＦＥＴ  Ｐ１４のドレインに接続され、そのソースがｎ−ＦＥＴ  Ｎ１５のドレインに接続され、ｎ−ＦＥＴ  Ｎ１５は、そのソースが接地Ｖｓｓ３０２に接続される。
【００７８】
ｎ−ＦＥＴ  Ｎ１６は、そのドレインがｐ−ＦＥＴ  Ｐ１４のドレインに接続され、そのソースが接地Ｖｓｓ３０２に接続される。インバータ７０２は、その入力がｐ−ＦＥＴ  Ｐ１４のドレインに接続され、その出力がグローバル・ビット線ｏｕｔ端子２１２に接続される。ｐ−ＦＥＴ  Ｐ１５は、そのソースを通じて電源電圧Ｖｄｄ１１０に接続され、そのドレインを通じてｐ−ＦＥＴ  Ｐ１４のドレインに接続される。ｐ−ＦＥＴ  Ｐ１５は、そのゲートを通じてグローバル・ビット線ｏｕｔ端子２１２に接続することができる。ｎ−ＦＥＴ  Ｎ１４のゲートも、グローバル・ビット線ｏｕｔ端子２１２に接続される。
【００７９】
基準電圧Ｖｒｅｆ信号は、ｎ−ＦＥＴ  Ｎ１３のゲートに接続され、Ｖｂｉａｓ−ｐ信号の反転信号は、ｐ−ＦＥＴ  Ｐ１２のゲートに接続され、グローバル・ビット線プリチャージ信号の反転信号ＧＰＣＨＧＮは、ｐ−ＦＥＴ  Ｐ１３のゲートに接続され、グローバル・ビット線プリチャージ信号ＧＰＣＨＧは、ｎ−ＦＥＴ  Ｎ１６のゲートに接続される。最後に、Ｖｂｉａｓ−ｎ信号は、ｎ−ＦＥＴ  Ｎ１５のゲートに接続される。
【００８０】
この評価及び変換回路２０４の速度は、図４による評価及び変換回路２０４の第１の実施形態と図５による評価及び変換回路２０４の第２の実施形態との中間であることに留意されたい。しかしながら、図５による第２の評価及び変換回路の実施形態と比較した場合、節電の強化がより大きくなり得る。
【００８１】
図７は、例えば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー７００のブロック図を示す。設計フロー７００は、上述され、図１乃至図６に示される設計構造体及び／又はデバイスの論理的に又は他の方法で機能的に等価な表現を生成するように設計構造体又はデバイスを処理するためのプロセス、機械、及び／又は機構を含む。設計フロー７００によって処理及び／又は生成される設計構造体は、データ処理システム上で実行又は他の方法で処理されたときに、ハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、機械的、又は他の方法で機能的に等価な表現を生成するデータ及び／又は命令を含むように、機械可読伝送又はストレージ媒体上でコード化することができる。機械は、これらに限定されるものではないが、回路、コンポーネント、デバイス、又はシステムを設計、製造又はシミュレートするといった、ＩＣ設計プロセスに用いられるどのようなマシンも含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械及び／又は機器（例えば、ｅビーム・ライタ）、設計構造体をシミュレートするためのコンピュータ又は機器、製造又は試験プロセスに用いられるいずれかの装置、又は設計構造体の機能的に等価な表現をいずれかの媒体にプログラミングするためのいずれかの機械（例えば、プログラマブル・ゲートアレイをプログラミングするための機械）を含むことができる。
【００８２】
設計フロー７００は、設計される表現のタイプに応じて変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー７００は、標準的なコンポーネントを設計するための設計フロー７００、又はプログラマブル・アレイ、例えば、Ａｌｔｅｒａ（登録商標）Ｉｎｃ．又はＸｉｌｉｎｘ（登録商標）Ｉｎｃ．により提供されるプログラマブル・ゲートアレイ（ＰＧＡ）又はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）に設計をインスタンス化するための設計フロー７００とは異なることがある。
【００８３】
図７は、好ましくは設計プロセス７１０によって処理される入力設計構造体７２０を含む、複数のこうした設計構造体を示す。設計構造体７２０は、設計プロセス７１０によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能表現を生じる、論理的シミュレーション設計構造体とすることができる。設計構造体７２０はさらに、又は代替的に、設計プロセス７１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むこともできる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体７２０は、コア開発者／設計者によって実施されるような、電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲート・アレイ、又はストレージ媒体上でコード化された場合、設計構造体７２０を設計プロセス７１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによってアクセス及び処理して、図１乃至図６に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレートするか、又は他の方法で機能的に表現することができる。そのため、設計構造体７２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレートするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又は、Ｃ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又はそれと互換性のある他のデータ構造体を含むことができる。
【００８４】
設計プロセス７１０は、設計構造体７２０のような設計構造体を含むことができるネットリスト７８０を生成するために、図１乃至図６に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、変換又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込むことが好ましい。ネットリスト７８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト７８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト７８０は、デバイスの設計仕様及びパラメータに応じて、１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト７８０を機械可読データ・ストレージ媒体上に記録し、又はプロブラマブル・ゲートアレイにプログラムすることができる。媒体は、磁気又は光ディスク・ドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲートアレイ、コンパクト・フラッシュ、又は他のフラッシュメモリとすることができる。それに加えて、又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータ・パケットを伝送し、中間的に格納することができる、システム又はキャッシュ・メモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００８５】
設計プロセス７１０は、ネットリスト７８０を含む様々な入力データ構造体のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造体のタイプは、例えば、ライブラリ要素７３０内に常駐し、所与の製造技術（例えば、異なる技術ノード３２ｎｍ、４５ｎｍ、９０ｎｍ等）についての、モデル、レイアウト及び記号表示を含む、一般的に用いられる要素、回路及びデバイスのセットを含むことができる。データ構造体のタイプは、設計仕様７４０と、特性データ７５０と、検証データ７６０と、設計規則７７０と、入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル７８５とをさらに含むことができる。設計プロセス７１０は、例えば、応力分析、熱分析、機械イベント・シミュレーション、鋳造、成形、ダイ・プレス形成等のような動作のためのプロセス・シミュレーションのような標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲及び趣旨から逸脱することなく、設計プロセス７１０に用いられる可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス７１０はまた、タイミング分析、検証、設計規則照合、場所及びルート動作等のような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００８６】
設計プロセス７１０は、第２の設計構造体７９０を作成するために、ＨＤＬコンパイラ及びシミュレーション・モデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体７２０を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（該当する場合）と併せて処理する。設計構造体７９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ、又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他のいずれかの形式で格納される情報）でストレージ媒体又はプログラマブル・ゲートアレイ上に存在する。設計構造体７２０と同様に、設計構造体７９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータ・コード化データ若しくは命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、かつ、ＥＣＡＤシステムによって処理されるときに、図１乃至図６に示される本発明の実施形態の１つ又は複数の論理的又はその他の方式で機能的に等価な形態を生成する。一実施形態において、設計構造体７９０は、図１乃至図６に示されるデバイスを機能的にシミュレートする、コンパイルされた実行可能なＨＤＬシミュレーション・モデルを含むことができる。
【００８７】
設計構造体７９０はまた、集積回路のレイアウト・データの交換に用いられるデータ形式、及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）を使用することもできる。データ構造体７９０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路指定のためのデータ、並びに、上記に説明され、図１乃至図６に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者により要求される他のいずれかのデータといった情報を含むことができる。次に、設計構造体７９０はステージ７９５に進むことができ、そこで、例えば、設計構造体７９０は、テープに読み出されたり、製造のためにリリースされたり、マスク会社にリリースされたり、別の設計会社に送られたり、顧客に返送されたりする。
【００８８】
本発明の種々の実施形態の説明が例示の目的のために提示されたが、これらは、網羅的であること、又は開示された実施形態に制限することを意図するものではない。当業者には、説明される実施形態の範囲の趣旨及び範囲から逸脱することなく、多くの修正及び変形が明らかであろう。本明細書で用いられる用語は、実施形態の原理、実際の適用、又は市場に見られる技術に優る技術的改善を最もよく説明するため、又は、当業者が、本明細書に開示される実施形態を理解するのを可能にするために選択された。
【００８９】
本明細書で用いられる用語は、特定の実施形態を説明することのみを目的とし、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈が明確に他の場合を指示していない限り、複数形も含む。用語「含む（comprise）」及び／又は「含んでいる（comprising）」は、本明細書で用いられるとき、記述された特徴、整数、ステップ、操作、要素、及び／又はコンポーネントの存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、コンポーネント、及び／又はその群の存在又は付加を除外するものではないことが、さらに理解されるであろう。
【００９０】
以下の特許請求の範囲における「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、動作及び均等物は、具体的に特許請求された他の請求要素と共に機能を実行するための任意の構造、材料、又は行為を含むことを意図したものである。本発明の説明は、例証及び説明のためだけに提示されたものであり、網羅的であること又は本発明を開示した形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱しない多くの修正及び変形が明らかとなるであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明するため、及び、当業者が、企図した特定の用途に適するように種々の修正を有する種々の実施形態に関して本発明を理解することができるように、選択され記述された。
【符号の説明】
【００９１】
１０２：共有グローバル・ビット線
１０４：ローカル読み出し増幅器
１０６：スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル
１０８：共通ローカル・ビット線
１１０：電源電圧Ｖｄｄ
１１６：寄生又は固有静電容量
１１８：キーパ／漏れ補償回路
２０２：プリチャージ調整回路
２０４：評価及び変換回路
２０６：スイッチ
２０８：第１の抵抗器
２１０：第２の抵抗器
２１２：グローバル・ビット線出力信号
２１４、２１４ａ：グローバル・ビット線プリチャージ信号
３０２：接地Ｖｓｓ
５０２、６０２：Ｅｖａｌ線
７００：設計フロー
７０２：インバータ
７１０：設計プロセス
７２０、７９０：設計構造体
７３０：ライブラリ要素
７４０：設計仕様
７５０：特性データ
７６０：検証データ
７７０：設計規則
７８０：ネットリスト
７８５：試験データ・ファイル
７９５：ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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