(57)【特許請求の範囲】
【請求項１】
集積回路であって、
Ｒ−２Ｒ抵抗器ラダーを通じて複数の周辺デバイスに結合可能な前記集積回路の信号端子において受け取られた電圧を、前記複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化するように構成されるアナログデジタルコンバータを備え、ここにおいて、各割り込みビットが、対応する周辺デバイスの割り込み状態を示すバイナリ値を有する点を特徴とし、
前記周辺デバイスのうちの少なくとも１つが前記割り込み状態にあるかどうかを識別するために、前記複数の割り込みビットを処理するように構成される論理回路と、
前記割り込み状態にある前記少なくとも１つの周辺デバイスのアイデンティフィケーションに応答して、プロセッサに割り込むように構成される割り込みインタフェースと、
前記Ｒ−２Ｒ抵抗器ラダーの接地端部の接地端部電圧をモニタするように構成された接地端子と、
内部ノードの電圧を基準電圧と比較するように構成される差動増幅器と、
前記内部ノードの前記電圧が前記基準電圧に等しいデフォルト状態の間、前記接地端子を前記内部ノードに結合するように構成される３端子スイッチと、
前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記接地端子を接地に結合させるように前記３端子スイッチを駆動するように構成されるコントローラと、
によって特徴付けられる、集積回路。
【請求項２】
前記プロセッサが前記集積回路内に統合された、請求項１に記載の集積回路。
【請求項３】
前記プロセッサが前記集積回路の外部にあり、
電力管理集積回路をさらに備える、請求項１に記載の集積回路。
【請求項４】
前記複数の割り込みビットを記憶するように構成されたレジスタをさらに備える、請求項１に記載の集積回路。
【請求項５】
前記論理回路がＡＮＤゲートを備える、請求項１に記載の集積回路。
【請求項６】
前記コントローラが、前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記アナログデジタルコンバータをイネーブルするようにさらに構成される、請求項１に記載の集積回路。
【請求項７】
前記基準電圧が電源電圧である、請求項１に記載の集積回路。
【請求項８】
信号端子と、
前記電圧を提供するために、前記信号端子において受け取られる各周辺デバイスからのデジタル寄与を合計するように構成される加算増幅器と、
をさらに備える、請求項１に記載の集積回路。
【請求項９】
前記加算増幅器が、可変フィードバック抵抗を有する可変フィードバック抵抗器を含み、ここにおいて、前記コントローラは前記可変フィードバック抵抗を変えるようにさらに構成される、請求項８に記載の集積回路。
【請求項１０】
方法であって、
請求項１に記載の集積回路において、Ｒ−２Ｒ抵抗器ラダーを通して複数の周辺デバイスに結合された信号端子において、電圧信号を受け取ることと、ここにおいて、前記電圧信号は、各周辺デバイスが割り込みする状態であるかまたはデフォルト状態にあるかに応じたバイナリの重み付けされたデジタル値を有する、
前記受け取られた電圧信号を前記デジタル値に比例するアナログ電圧信号に変換することと、
前記アナログ電圧信号を前記複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化することと、
前記周辺デバイスのうちの少なくとも１つが前記割り込みする状態にあるかどうかを識別するために、前記割り込みビットを処理することと、
接地端部電圧が基準電圧より小さいかどうかを決定するために、前記Ｒ−２Ｒ抵抗器ラダーの接地端部の前記接地端部電圧をモニタすることと、
前記接地端部電圧が前記基準電圧より小さいという決定に応答して、前記Ｒ−２Ｒ抵抗器ラダーの前記接地端部を接地することと、
を備える、方法。
【請求項１１】
前記少なくとも１つの割り込みしている周辺デバイスのアイデンティティを用いてプロセッサに割り込みすること
をさらに備える、請求項１０に記載の方法。
【請求項１２】
前記受け取られた電圧信号をアナログ電圧信号に変換することは、加算増幅器において前記受け取られた電圧信号を増幅することを備える、請求項１０に記載の方法。
【請求項１３】
前記接地端部電圧をモニタすることは、差動増幅器を通して前記接地端部電圧をモニタすることを備える、請求項１０に記載の方法。
【請求項１４】
前記割り込みビットを処理することは、論理ＡＮＤ演算を備える、請求項１０に記載の方法。
【請求項１５】
前記プロセッサに割り込みすることは、前記集積回路内の前記プロセッサに割り込みすることを備える、または、
前記プロセッサに割り込みすることは、前記集積回路の外部にある前記プロセッサに割り込みすることを備える、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
[0001]  本願は、２０１５年１２月１０日に出願された米国特許出願第１４／９６５，５１１号の出願日に対して優先権を主張し、それは参照によってここに全体が組み込まれる。
［技術分野］
[0002]  本出願は、集積回路シグナリングに関し、より具体的には、周辺デバイスからの割り込み（interrupts）のデジタルアグリゲーション（digital aggregation）に関する。
【背景技術】
【０００２】
[0003]  システムオンチップ（ＳｏＣ）のようなホスト集積回路は、典型的に、各々がＳｏＣのプロセッサへの割り込みをトリガすることができる複数の周辺デバイスと統合される。割り込み処理を提供するために、ＳｏＣが周辺デバイスの割り込み信号ごとに固有の（unique）ＧＰＩＯピンを含む、汎用入力／出力（ＧＰＩＯ：general purpose input/output）アーキテクチャが使用され得る。ＳｏＣは次に、対応するＧＰＩＯピンのアイデンティティを通して、割り込みする周辺機器のアイデンティティを即座に決定する。これにより割り込み処理のレイテンシが減少されるが、そうするとＳｏＣは周辺デバイスごとに専用のＧＰＩＯピンを有さなければならないので、直接的なＧＰＩＯ実施形態は、結果的にピンのカウントが増加してしまうという問題がある。
【０００３】
[0004]  複数の周辺デバイスからの割り込みがＳｏＣへの共通のピン上にすべてアグリゲートされるホスト集積回路のための従来のオープンドレインの実施形態においては、レイテンシを増加させるという代償を払って、ＳｏＣピンのカウントは減少され得る。共通のピンのデフォルト状態は典型的には、弱プルアップデバイスを通じるなどして論理ｈｉｇｈである。周辺デバイスが共通のピンを通して割り込みをトリガすることを望む場合、周辺デバイスは、共通のピンの電圧を接地へ放電するために弱いプルアップデバイスを克服（overcomes）する。よってオープンドレインのインプリメンテーションにおいては単一の共通のピンだけで複数の周辺機器にサービス提供することができるが、すると、ＳｏＣはどのデバイスが割り込みを生じさせたものであるかを決定するために複数の周辺デバイスをポーリングしなければならず、それが割り込み処理のレイテンシを増加させる。
【０００４】
[0005]  割り込みのレイテンシを減少させるために、周辺デバイスが行と列のワイヤまたは信号リードのマトリックスについて配列される、行−列マトリックスアプローチ（a row-column matrix approach）が使用され得る。各周辺デバイスは、対応する行および列のリードの間に結合する。例えば、３行および３列へと形成されるリードのマトリックスは、９つの周辺デバイスに結合し得る。第１の周辺デバイスは、第１の行と第１の列との交点に結合し、第２の周辺デバイスは、第１の行と第２の列との交点に結合し、そして、９番目の周辺デバイスが第３の行と第３の列との交点に結合するように続きも同様である。各行は、ホストデバイス上の対応するＧＰＩＯピンに結合する。同様に、各列は、ホストデバイス上の対応するＧＰＩＯピンに結合する。ｍ列およびｎ行を有するマトリックスでは、よってホストデバイスは、マトリックスに結合するために合計（ｍ＋ｎ）個のＧＰＩＯピンを捧げる（devote）必要があるであろう。必要なＧＰＩＯピンの数は直接のＧＰＩＯアーキテクチャに比べて減少されるが、行−列マトリックスアーキテクチャは依然として相当な数のＧＰＩＯピンを消費する。また、他の周辺デバイスからの追加的な割り込みは、行−列マトリックスアプローチでは一意的に（uniquely）識別されることができないので、２つの周辺デバイスのみが任意の所与の時間において割り込みをトリガし得る。最後に、ホストデバイスにおける行と列のＧＰＩＯ信号の処理は複雑であり、相当な電力を消費する。
【０００５】
[0006]  したがって、当技術分野においては、減少されたレイテンシ、また減少されたピンのカウントで、複数の周辺デバイスからの割り込みの処理に順応するデジタル入力アグリゲーションアーキテクチャが必要とされる。
【発明の概要】
【０００６】
[0007]  割り込みアグリゲータが、複数の周辺デバイスからの任意の割り込みをアグリゲートするためにホスト集積回路に提供される。割り込みアグリゲータは、ホスト集積回路の信号端子を通してＲ−２Ｒ抵抗器ラダー（resistor ladder）の信号端部（signal end）に結合する。同様に、割り込みアグリゲータは、ホスト集積回路の接地端子を通してＲ−２Ｒ抵抗器ラダーの接地端部（ground end）に結合する。Ｒ−２Ｒ抵抗器ラダーは、複数の周辺デバイスに対応する複数のラング（rungs）を有する。各周辺デバイスは、それの対応するラングを通してＲ−２Ｒ抵抗器ラダーに結合する。デフォルト状態では、各周辺デバイスは、Ｒ−２Ｒラダーのそれのラングを基準電圧に充電する。周辺デバイスがプロセッサへの割り込みをトリガする必要がある場合、周辺デバイスはそれのラングを接地する。よって各周辺デバイスは、周辺デバイスがデフォルト状態にあるかまたは割り込みする状態（interrupting state）にあるかに依存するゼロまたは１のバイナリ値を有する対応する割り込みビットで表され得る。よって複数の周辺デバイスに対応する複数の割り込みビットが存在する。
【０００７】
[0008]  割り込みアグリゲータは、各周辺デバイスがデフォルト状態にあるかまたは割り込みする状態にあるかに応答して割り込みビットを回復させるために、信号端子の電圧から導出（derived from）される割り込み信号をデジタル化するように構成される、アナログデジタルコンバータを含む。割り込みアグリゲータは、周辺デバイスのうちの少なくとも１つが割り込みする状態にあるかどうかを識別するために、割り込みビットを処理するように構成される。アイデンティフィケーションが肯定的な結果（positive）である場合、割り込みアグリゲータは、割り込みする状態にある少なくとも１つの周辺デバイスのアイデンティティを用いてプロセッサに割り込むように構成される。
【図面の簡単な説明】
【０００８】
【図１Ａ】[0009]  図１Ａは、本開示の一態様による、単一の抵抗器ラダーを有する例示的な統合された割り込みアグリゲーションシステムを例示する。
【図１Ｂ】[0010]  図１Ｂは、本開示の一態様による１組の抵抗器ラダーを有する例示的な統合された割り込みアグリゲーションシステムを例示する。
【図２】[0011]  図２は、本開示の一態様による例示的な分配された割り込みアグリゲーションシステムを例示する。
【図３】[0012]  図３は、本開示の一態様による割り込みアグリゲーションの例示的な方法についてのフローチャートである。
【０００９】
[0013]  本開示の実施形態およびそれらの利点は、続く詳細な説明を参照することによって、最良に理解される。同様の参照符号は、複数の図のうちの１つまたは複数に例示される同様の要素を識別するために使用されることが理解されるべきである。
【詳細な説明】
【００１０】
[0014]  ピンのカウントおよび割り込み処理のレイテンシを減少させるために、外部のＲ−２Ｒラダーネットワークを通してホスト集積回路の信号端子上に複数の周辺デバイスからの１つまたは複数の割り込みをアグリゲートするホスト集積回路が提供される。割り込みをアグリゲートした後、ホスト集積回路は次にプロセッサへの割り込みをトリガし、およびプロセッサに周辺デバイスのうちの割り込みしているもの（複数を含む）のアイデンティティを提供する。割り込みされるプロセッサは、システムオンチップ（ＳｏＣ）上などのホスト集積回路内に統合され得る。そのような実施形態はここで、統合された割り込みアグリゲーションシステムと指定される。代替的に、プロセッサは、分配された割り込みアグリゲーションシステムとここで表示されるものにおいて、ホスト集積回路とは別々に配置され得る。例えば、ホスト集積回路は、周辺デバイスからの意図された割り込みをアグリゲートし、およびＳｏＣ上のプロセッサへの割り込みをトリガし、また周辺デバイスのうちのプロセッサに対して割り込みしているもの（複数を含む）を識別する、電力管理集積回路（ＰＭＩＣ）であり得る。
【００１１】
[0015]  各周辺デバイスは、対応するラングまたは端子を通してＲ−２Ｒ抵抗器ラダーに結合する。よって周辺デバイスごとにＲ−２Ｒ抵抗器ラダー上に固有のラングが存在する。各周辺デバイスは、周辺デバイスがプロセッサへの割り込みをトリガすることを意図しないデフォルト状態を有する。デフォルト状態にある間、各周辺デバイスは、すべての周辺デバイスについて事実上同じである電源電圧のような基準電圧にＲ−２Ｒ抵抗器ラダーのそれのラングを充電するように構成される。逆に、各周辺デバイスは、周辺デバイスがプロセッサへの割り込みをトリガすることを意図する割り込み状態（interrupt state）を有する。割り込み状態にある間、各周辺デバイスは、Ｒ−２Ｒ抵抗器ラダーのそれのラングを接地するように構成される。例えば、周辺デバイスは、プロセッサが割り込みによって通知を受ける必要がある条件を検知したセンサを含み得る。対応する周辺デバイスはすると、Ｒ−２Ｒ抵抗器ラダーのそれのラングを充電するというそれのデフォルト状態からそれのラングを接地することに変化するであろう。有利なことに、ここで説明される割り込みアグリゲーションは、いくつの周辺デバイスが任意の所与の時間においてデフォルト状態にあるかまたは割り込みする状態へと遷移したかに関わらず、各そのような割り込みしている周辺デバイスを一意的に識別することができる。また、すべての割り込みしている周辺デバイスのこのアイデンティフィケーションは、Ｒ−２Ｒ抵抗器ラダーの２つの端部に結合するためにホスト集積回路において２つのピンまたは端子のみを必要とする。
【００１２】
[0016]  Ｒ−２Ｒ抵抗器ラダーのこれら端部については、信号端部と接地端部とが存在する。ホスト集積回路は、Ｒ−２Ｒ抵抗器ネットワークの信号端部に結合するための信号端子と、Ｒ−２Ｒ抵抗器ネットワークの接地端部に結合するための接地端子とを含む。すべての周辺デバイスがデフォルト状態にあるとき、Ｒ−２Ｒ抵抗器ラダーの接地端部と信号端部との両方が、基準電圧に充電される。周辺デバイスが割り込みする状態へと遷移する場合、それは次にＲ−２Ｒ抵抗器ラダーのそれのラングを接地する。この接地することは、基準電圧からＲ−２Ｒ抵抗器ラダーの信号端部および接地端部の電圧を減少させる。ホスト集積回路は、この電圧変化を検出するために、それの接地端子の電圧をモニタするように構成される。ホスト集積回路が、それの接地端子が基準電圧よりも低く低下したことを検出する場合、それは次に、Ｒ−２Ｒ抵抗器ラダーの接地端部を接地するために、それの接地端子を接地する。すべての周辺デバイスがデフォルト状態にある場合、ホスト集積回路は、周辺デバイスの、割り込みする状態への任意の後続の遷移について、接地端子の電圧をモニタするために、それの接地端子を差動増幅器の高インピーダンス入力に結合する。
【００１３】
[0017]  複数の周辺デバイスは、正の整数ｎ個のそのような周辺デバイスを含み得、ｎは正の整数である。よってＲ−２Ｒ抵抗器ラダーは、ｎ個の周辺デバイスに結合するためにｎ個のラングを有する。加えて、各周辺デバイスの割り込みまたはデフォルト状態は、対応する割り込みビットで表され得る。例えば、割り込みビットの値は、対応する周辺デバイスがデフォルト状態にある場合バイナリ１に等しく、対応する周辺デバイスが割り込みする状態にある場合バイナリゼロに等しいと見なされ得る。このバイナリ表現を所与とすると、Ｒ−２Ｒ抵抗器ラダーの信号端部における電圧は、周辺デバイスからの割り込みビットのバイナリで重み付けされた合計（binary-weighted sum）に等しい。例えば、周辺デバイスは、ゼロ番目の周辺デバイスから（ｎ−１）番目の周辺デバイスへと配置されると見なされ得る。周辺デバイスからの対応する割り込みビットはよって、ビットＤ０から、ビットＤ１、ビットＤ２、そして以降も同様に最後のビットＤｎ−１までおよぶと見なされ得る。ホスト集積回路は、Ｒ−２Ｒラダーの信号端部において受け取られる電圧への周辺デバイスからのすべての対応するデジタル寄与（digital contributions）を合計するための、それの信号端子に結合された加算増幅器を含み得る。加算増幅器は、Ｒｆの抵抗を有するフィードバック抵抗器Ｒｆを通して結合された負の入力、および出力を有する加算増幅器を含む。Ｒ−２Ｒ抵抗器ラダーの出力インピーダンスは、いくつの周辺デバイスが割り込みする状態またはデフォルト状態にあるかに関わらず、常にＲであることに留意されたい。よって加算増幅器からの合計されたアナログ電圧Ｖｏｕｔは、以下の式１で表され得ることが示され得る。
【００１４】
Ｖｏｕｔ＝（Ｒｆ／Ｒ）＊（Ｄ０／２＋Ｄ１／４＋…＋Ｄｎ−１／２ｎ）      式１
[0018]  式１から導出されることができるように、ｉ番目の周辺デバイスからのデジタル電圧の寄与は、比率Ｄｉ／２ｉ＋１に比例する。このｉ番目の割り込みビットは、対応する周辺デバイスが割り込みする状態にある場合バイナリ０であり、対応する周辺デバイスがデフォルト（割り込みしていない）状態の場合バイナリ１である。ホスト集積回路はまた、割り込みビットＤ０〜Ｄｎ−１を回復させるためにアナログ電圧をデジタル化するアナログデジタルコンバータ（ＡＤＣ）を含み得る。よって割り込みしている周辺デバイスのアイデンティティが、アナログデジタルコンバータからの対応する割り込みビットのバイナリ値を通して即座に与えられる。ホスト集積回路はＲ−２Ｒ抵抗器ラダーに結合するために２つのピンまたは端子しか必要としないが、それでもホスト集積回路における結果的な加算（summing）およびデジタル化によりレイテンシおよび電力消費が比較的少ないので、これは非常に有利である。するとホスト集積回路は次にプロセッサへの割り込みを生成し得、またプロセッサに対する対応する割り込みしている１つまたは複数の周辺デバイスデバイスのアイデンティティを提供し得る。いくつかの実施形態では、プロセッサに割り込みしている周辺デバイスのアイデンティティと割り込みとの両方を提供するために、ｎビット幅の単一の割り込みコマンドが使用され得る。代替的に、ホスト集積回路は、プロセッサに割り込みすることと、割り込みしている周辺デバイスのアイデンティティを提供することとを、別々に行い得る。今度は図面に移って、例示的な統合された割り込みアグリゲーションシステムが、その後に例示的な分配された割り込みアグリゲーションシステムの説明を伴って、説明されることになる。
統合された割り込みアグリゲーションシステム
[0019]  例示的な統合された割り込みアグリゲーションシステム１００が図１Ａに示される。前に説明したように、統合された割り込み処理システムは、ホスト集積回路１０１が、割り込みがそれのためにアグリゲートされることになるプロセッサ１６０をも含むものである。Ｒ−２Ｒ抵抗器ラダー１０２はホスト集積回路１０１上の信号端子Ａに結合する信号端部１０３を有する。同様に、Ｒ−２Ｒ抵抗器ラダー１０２は、ホスト集積回路１０１上の接地端子Ｂに結合する接地端部１０４を有する。Ｒ−２Ｒ抵抗器ラダーの技術において知られているように、Ｒ−２Ｒラダー１０２は、複数の抵抗器Ｒおよび複数の抵抗器２Ｒを有する。各抵抗器ＲはＲオームの抵抗を有し、それに対して２Ｒ抵抗器についての抵抗は２Ｒオームである。例えば、各抵抗器Ｒが１０ＫΩの抵抗を有する場合、すると各抵抗器２Ｒは２０ＫΩの抵抗を有する。
【００１５】
[0020]  例示された例では、ゼロ番目の周辺デバイス１６５は、Ｒ−２Ｒ抵抗器ラダー１０２のゼロ番目のラング１６６に結合する。同様に、第１の周辺デバイス１７０は、Ｒ−２Ｒ抵抗器ラダー１０２の第１のラング１７１に結合する。第２の周辺デバイス１７５は、Ｒ−２Ｒ抵抗器ラダー１０２の第２のラング１７６に結合する。最後に、第３かつ最後の周辺デバイス１８０は、抵抗器ラダー１０２の第３かつ最後のラング１８１に結合する。各ラングは、対応する周辺デバイス内にまたは回路基板上へと統合され得る２Ｒ抵抗器を含む。Ｒ−２Ｒ抵抗器ラダーの技術において知られているように、Ｒ−２Ｒ抵抗器ラダー１０２は、接地端部１０４において最後の抵抗器２Ｒに結合する、信号端部１０３からの複数の抵抗器Ｒの直列の組合せを含む。システム１００は、複数ｎ＝４個の周辺デバイスを含むので、信号端部１０３に結合された３つの直列に配置された抵抗器Ｒが存在する。一般に、ｎ個の周辺デバイスを有する実施形態については、ｎ−１個のそのような抵抗器Ｒが存在する。代替的な実施形態についての対応する周辺デバイスおよびラングの実際の数は、システム１００で使用される４つの例より多いまたは少ない可能性があることは認識されることになる。
【００１６】
[0021]  前に説明したように、システム１００における各周辺デバイスは、周辺デバイスが割り込みする状態にあるかまたはデフォルト状態にあるかに依存するバイナリ状態を有する。デフォルト状態がバイナリ１によって表される（この場合割り込みする状態はバイナリゼロによって表される）のか、またはデフォルト状態がバイナリゼロによって表される（この場合割り込みする状態はバイナリ１によって表される）のかは、同じ規定（convention）が各周辺デバイスについて使用されている限り、恣意的である。よって各周辺デバイスについてデフォルト状態を表すためにバイナリ１に等しい割り込みビットを使用するという規定は、普遍性を失うことなくシステム１００で使用されることは認識されることとなる。各周辺デバイスは、対応する割り込みビットによって制御される３端子スイッチ１１０を含み得る。各３端子スイッチ１１０は、Ｒ−２Ｒラダー１０２の対応するラングを、基準電圧（ＶＲｅｆ）を供給するノードまたは接地のいずれかに結合するように構成される。一実施形態では、基準電圧は電源電圧に等しい可能性がある。代替的に、基準電圧は、例えばバンドギャップ回路から導出され得る。対応する周辺デバイスについてのデフォルト状態では、各３端子スイッチ１１０は、対応するラングを接地に結合する。システム１００では、周辺デバイス１６５、１７０、および１８０は、すべてバイナリ値１によって表されるデフォルト状態にある。
【００１７】
[0022]  先に説明したように、ゼロ番目の周辺デバイスがデフォルト状態にあるかまたは割り込みする状態にあるかを識別するゼロ番目の周辺デバイス１６５についてのバイナリ状態は、割り込みビットＤ０によって表され、それは対応する３端子スイッチ１１０を制御する。システム１００では、よって割り込みビットＤ０はバイナリ１に等しい。同様に、第１の周辺デバイス１７０についてのバイナリ値は、第１の周辺デバイス１７０はデフォルト状態にあるので、これまたバイナリ１に等しい割り込みビットＤ１によって表される。また、第３の周辺デバイス１８０についてのバイナリ値は、第３の周辺デバイス１８０もまたデフォルト（割り込みしていない）状態にあるので、バイナリ１に等しい割り込みビットＤ３によって表される。
【００１８】
[0023]  周辺デバイス１７５に関しては、プロセッサ１６０への割り込みをトリガするために周辺デバイス１７５を割り込みする状態へ遷移させるために適したイベントまたはトリガ条件が発生した。例えば、周辺デバイス１７５は、プロセッサ１６０がそれに応答しなければならないメッセージを受信したＷｉＦｉデバイスを含み得る。代替的に、周辺デバイス１７５は、割り込みを通して最初にトリガされた際にプロセッサ１６０がそれに応答しなければならない通知条件を検知したセンサを含み得る。特定のトリガ条件に関わらず、周辺デバイス１７５は、それの対応する割り込みビットＤ２がバイナリゼロに等しいような割り込みする状態にある。よって割り込みビットＤ２は、周辺デバイス１７５における３端子スイッチ１１０に、対応するラング１７６を接地することを行わせる。
【００１９】
[0024]  いずれの周辺デバイスが割り込みする状態にあるかを識別するために、ホスト集積回路１０１は、信号端子Ａのためのおよび接地端子Ｂのための電圧を処理する割り込みアグリゲータ１０５を含む。周辺デバイス１７５に関して説明されたもののようないかなるトリガ条件にも先立って、すべての周辺デバイスは、各周辺デバイスがそれの対応するラングを基準電圧に充電したようなデフォルト状態にあったことに留意されたい。信号端子Ａと接地端子Ｂとの両方がその時に高入力インピーダンスを有する場合、するとこれらの端子の両方は基準電圧に充電される。割り込みアグリゲータ１０５は、端子Ａに結合された負の入力を有する加算増幅器１３５を含む。加算増幅器の技術において知られているように、加算増幅器１３５は、すべての周辺デバイスがデフォルト状態にあるとき、端子Ａが基準電圧に容易に充電されるように、比較的高い入力インピーダンスを有する演算増幅器または他の好適な増幅器を備え得る。
【００２０】
[0025]  接地端子Ｂに関して、割り込みアグリゲータ１０５は、接地端子Ｂを、接地に、または差動増幅器１１５の入力（例えば、負の入力）に、のいずれかに結合し得る３端子スイッチ１８５を含み得る。割り込みアグリゲータ１０５は、制御信号１８４を通して３端子スイッチ１８５のスイッチング状態を制御するように構成されるコントローラ１２５を含む。コントローラ１２５についてデフォルト状態の間に、制御信号１８４は、接地端子Ｂを差動増幅器１１５の負の入力に結合させるように３端子スイッチ１８５に命令する。差動増幅器１１５は、すべての周辺デバイスがそれらのデフォルト状態にあるとき、接地端子Ｂに比較的高い入力インピーダンスを提供する演算増幅器または他の好適な増幅器を備え得る。基準電圧ソース１２０は、すべての周辺デバイスがそれらのデフォルト状態にある間、差動増幅器１１５からの割り込み検出出力信号１１６が接地に対してｌｏｗにアサートされる（asserted low to ground）ように、差動増幅器１１５の正の入力（a positive input）に基準電圧を提供する。
【００２１】
[0026]  トリガ条件に応答して、対応する周辺デバイスは、接地端子Ｂの電圧を、基準電圧よりも低く低下させるために、Ｒ−２Ｒラダー１０２のそれのラングを接地し得る。先に説明したように、周辺デバイス１７５は、トリガ条件に応答し、よってそれのラング１７６を接地した。割り込み検出出力信号１１６はすると、例えば電源電圧などへ、ｈｉｇｈにアサートされることになる。コントローラ１２５は、３端子スイッチ１８５が接地端子Ｂを接地するように制御信号１８４を駆動することによって、このアサーション（assertion）に応答するように構成される。割り込みアグリゲータ１０５はすると、次に例えば周辺デバイス１７５から等の、割り込みする状態にある任意の周辺デバイスからの意図された割り込みをアグリゲートし得る。
【００２２】
[0027]  このアグリゲーションを実施するために、加算増幅器１３５は、式１に関して説明したのと同様に、各周辺デバイスからのデジタル寄与を合計する。抵抗器１３１は、式１に関して説明されたフィードバック抵抗Ｒｆを提供する。コントローラ１２５は、ＡＤＣイネーブル信号１９０を通してアナログデジタルコンバータ（ＡＤＣ）１３０をイネーブルすることによって、割り込み検出信号１１６のアサーションに応答する。ＡＤＣ１３０は、加算増幅器１３５からの合計された電圧を、対応する周辺デバイスがデフォルト状態にあるかまたは割り込みする状態にあるかを識別する割り込みビットＤ０、Ｄ１、Ｄ２、およびＤ３にデジタル化するように構成される。システム１００において、割り込みビットＤ２がバイナリゼロであることを除いて、すべてのこれらの割り込みビットはバイナリ１である。コントローラ１２５は、割り込みビットを記憶するための割り込みレジスタ１４５を含み得る。コントローラ１２５は、任意の割り込みビットがバイナリゼロに等しいかどうかを決定するために割り込みビットを処理するためのＡＮＤゲート１５０のような論理ゲートをさらに含み得る。すべての周辺デバイスがデフォルト状態にあるとき、ＡＮＤゲート１５０の出力信号１５１はバイナリ１に等しい。しかしながら、周辺デバイス１７５が割り込みする状態にあるので、出力信号１５１は、バイナリゼロである。一実施形態では、ＡＮＤゲート１５０は、周辺デバイスのうちの少なくとも１つが割り込み状態にあるかどうかを識別するために、割り込みビットを処理するための手段を形成する。割り込み制御インタフェース１５５は、内部のバス１９５を介してプロセッサ１６０の割り込みをトリガすることによって、バイナリゼロに等しい出力信号１５１に応答する。コントローラ１２５はまた、プロセッサ１６０が割り込みをトリガした周辺デバイス（複数を含む）のアイデンティティを知らされ得るように、プロセッサ１６０へと内部のバス１９５を介して割り込みレジスタ１４５のコンテンツを駆動し得る。プロセッサ１６０が割り込みに応答した後、コントローラ１２５は次いで、接地端子Ｂが差動増幅器１１５の入力に結合されたそれのデフォルト状態へと戻るように３端子スイッチ１８５を駆動する。
【００２３】
[0028]  ＡＤＣ１３０の要求される分解能は、それがデジタル化しなければならない割り込みビットの数の関数である。システム１００には、要求される分解能が比較的和らげられる（relaxed）ように、４つの割り込みビットのみが存在する。周辺デバイスの数が増加すると、ＡＤＣ１３０に対する分解能要求（resolution demands）は、コントローラ１２５からの乗数利得制御信号（a multiplier gain control signal）１３２によって制御される可変フィードバック抵抗器としてフィードバック抵抗器１３１をインプリメントすることによって、緩和され得る。再度式１を参照すると、フィードバック抵抗は合計された電圧の乗数（multiplier）であることに留意されたい。割り込みビットは、最下位のゼロ番目のビット（the least significant zeroth bit）Ｄ０から最上位ビットＤｎ−１にわたる。より上位の割り込みビット（The more significant interrupt bits）は、ＡＤＣ１３０が十分な分解能を有さない場合、これらのビットをより良く区別するために、フィードバック抵抗が増加し得るように、式１において漸進的により高い除算になる（subject to progressively higher division）。このようにして、比較的低い分解能ＡＤＣ１３０を使用することによって、コストが低減され得るが、それでもすべての割り込みビットが区別され得る。
【００２４】
[0029]  代替的な実施形態について、周辺デバイスの数が増加すると、ＡＤＣ１３０の分解能はそれに応じて増加しなければならない。例えば、ＡＤＣ１３０は、３２個の周辺デバイスを有する実施形態については５ビットの分解能を必要とすることになる。しかしアナログデジタル変換の分解能を増加させることは、製造コストを増加させる。分解能を低く保つために、システム１０６について図１Ｂに示されるような複数のＲ−２Ｒ抵抗器ラダーが使用され得る。ホスト集積回路１０７は、図１Ａのシステム１００に関して説明したように機能する割り込みアグリゲータ１０５を含む。システム１００とは対照的に、システム１０６における割り込みアグリゲータ１０５は、１組のマルチプレクサ１８６および１８７を通して第１のＲ−２Ｒラダー１９６および第２のＲ−２Ｒラダー１９７に結合する。第１のおよび第２のＲ−２Ｒラダー１９６および１９７についての周辺デバイスおよび抵抗器は、例示の明瞭さのために図１Ｂには示されていない。マルチプレクサ１８６および１８７は、同じＲ−２Ｒラダーについて選択するように制御される。複数のＲ−２Ｒラダーにわたって複数の周辺デバイスを分割することは、ＡＤＣ１３０についての分解能要件を和らげる。例えば、第１のおよび第２のＲ−２Ｒラダー１９６および１９７が各々８つの周辺デバイスを含むと仮定する。すると合計で１６個の周辺デバイスがあることになるが、割り込みアグリゲータ１０５は所与の時間においてＲ−２Ｒラダー１９６および１９７のうちの１つのみをモニタすることになるので、ＡＤＣ１３０は、依然として３ビットの分解能のみを有し得る。割り込みアグリゲータ１０５はよって、Ｒ−２Ｒラダー１９６および１９７が連続的に（serially）分析され得るように、マルチプレクサ１８６および１８７を周期的に駆動し得る。このようにして、入力アグリゲータ１０５は、ＡＤＣ１３０の分解能において対応する増加を要求することなく、モニタされる周辺デバイスの数を有利に増加させ得る。
【００２５】
[0030]  例示的な分配された割り込みアグリゲーションシステムがこれより説明される。
例示的な分配された割り込みアグリゲーションシステム
[0031]  割り込みがそのためにアグリゲートされることになるプロセッサ１６０をホスト集積回路２０５が含まない、例示的な分配された割り込みアグリゲーションシステム２００が、図２に示される。例えば、ホスト集積回路２０５は、信号端子Ａおよび接地端子Ｂに結合するための、図１Ａおよび図１Ｂに関して説明したような割り込みアグリゲータ１０５を含む電力管理集積回路（ＰＭＩＣ）を含み得る。対応するＲ−２Ｒ抵抗器ラダーおよび周辺デバイスは、例示の明瞭さのために図２には示されていない。ホスト集積回路２０５は、直列インタフェース２１０および割り込みアグリゲータ１０５を制御するためのプロセッサまたは有限状態ステートマシン２１５を含む。直列インタフェース２１０は、プロセッサ１６０および割り込み制御インタフェース１５５を含むＳｏＣ２２５内の直列インタフェース２２０に結合する。直列インタフェース２１０および２２０は、直列周辺機器インタフェース（ＳＰＩ：serial peripheral interface）またはユニバーサル非同期受信機／送信機（ＵＡＲＴ：universal asynchronous receiver/transmitter）インタフェースのような任意の好適なインタフェースであり得る。このようにして、インタフェース２２０および２１０は、割り込みアグリゲーションシグナリングに加えてホスト集積回路２０５とＳｏＣ２２５との間の他のシグナリングに順応し得る。周辺デバイスが割り込みする状態に遷移する場合、直列インタフェース２１０は、割り込み制御インタフェース１５５を通してプロセッサ１６０への割り込みをトリガする、および割り込みしている周辺デバイスを識別する、直列インタフェース２２０への１つの直列フレームまたは複数の直列フレームを送信する。割り込み制御インタフェース１５５はすると、それに応じて次にプロセッサ１６０に割り込みし得る。割り込みアグリゲーションの例示的な方法がこれより説明される。
割り込みアグリゲーションの方法
[0032]  割り込みアグリゲータ１０５によって実施されるもののような割り込みアグリゲーションの方法についてのフローチャートが図３に示される。方法は、ホスト集積回路において実施され、Ｒ−２Ｒ抵抗器ラダーを通して複数の周辺デバイスに結合された信号端子において、電圧信号を受け取ることを含み、ここにおいて、電圧信号が、各周辺デバイスが割り込みする状態にあるかまたはデフォルト状態にあるかに応じたバイナリの重み付けされたデジタル値（a binary-weighted digital value）を有する、アクト３００を含む。図１Ａでの、信号端子ＡにおけるＲ−２Ｒラダー１０２からの信号端部電圧の受け取りは、アクト３００の例である。方法はまた、受け取られた電圧信号をデジタル値に比例するアナログ電圧信号に変換するというアクト３０５を含む。図１Ａの加算増幅器１３５において合計することは、アクト３０５の例である。さらに、方法は、アナログ電圧信号を複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化するというアクト３１０を含む。図１ＡのＡＤＣ１３０における加算増幅器の出力電圧のデジタル化は、アクト３１０の例である。最後に、方法は、周辺デバイスのうちの少なくとも１つが割り込みする状態にあるかどうかを識別するために、割り込みビットを処理するというアクト３１５を含む。図１ＡのＡＮＤゲート１５０を通して割り込みビットを処理することは、アクト３１５の例である。
【００２６】
[0033]  これより当業者が認識することになるように、そして間近の特定の用途に応じて、多くの修正、置換え、およびバリエーションが、本開示のデバイスの素材、装置、構成、および使用方法において、およびそれらに対して、その範囲から逸脱することなく、成されることができる。この点から、ここに例示および説明された特定の実施形態は本開示の単なるいくつかの例であるので、本開示の範囲はそれらの範囲に限定されるべきではなく、むしろ、以下に添付される特許請求の範囲およびそれらの機能的な同等物の適用範囲（the scope）全体に相応するべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  集積回路であって、
電圧信号を、複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化するように構成されるアナログデジタルコンバータと、ここにおいて、各割り込みビットは、対応する周辺デバイスの割り込み状態を示すバイナリ値を有する、
前記周辺デバイスのうちの少なくとも１つが前記割り込み状態にあるかどうかを識別するために、前記複数の割り込みビットを処理するように構成される論理回路と、
前記割り込み状態にある前記少なくとも１つの周辺デバイスのアイデンティフィケーションに応答して、プロセッサに割り込むように構成される割り込みインタフェースと、
を備える、集積回路。
[Ｃ２]  前記プロセッサが前記集積回路内に統合された、Ｃ１に記載の集積回路。
[Ｃ３]  前記プロセッサが前記集積回路の外部にある、Ｃ１に記載の集積回路。
[Ｃ４]  電力管理集積回路をさらに備える、Ｃ３に記載の集積回路。
[Ｃ５]  前記複数の割り込みビットを記憶するように構成されたレジスタをさらに備える、Ｃ１に記載の集積回路。
[Ｃ６]  前記論理回路がＡＮＤゲートを備える、Ｃ１に記載の集積回路。
[Ｃ７]  接地端子と、
内部ノードの電圧を基準電圧と比較するように構成される差動増幅器と、
前記内部ノードの前記電圧が前記基準電圧に等しいデフォルト状態の間、前記接地端子を前記内部ノードに結合するように構成される３端子スイッチと、
前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記接地端子を接地に結合させるように前記３端子スイッチを駆動するように構成されるコントローラと、
をさらに備える、Ｃ１に記載の集積回路。
[Ｃ８]  前記コントローラが、前記内部ノードの前記電圧が前記基準電圧より小さいことに応答して、前記アナログデジタルコンバータをイネーブルするようにさらに構成される、Ｃ７に記載の集積回路。
[Ｃ９]  前記基準電圧が電源電圧である、Ｃ７に記載の集積回路。
[Ｃ１０]  信号端子と、
前記電圧信号を提供するために、前記信号端子において受け取られる各周辺デバイスからのデジタル寄与を合計するように構成される加算増幅器と、
をさらに備える、Ｃ７に記載の集積回路。
[Ｃ１１]  前記加算増幅器が、可変フィードバック抵抗を有する可変フィードバック抵抗器を含み、ここにおいて、前記コントローラは前記可変フィードバック抵抗を変えるようにさらに構成される、Ｃ１０に記載の集積回路。
[Ｃ１２]  方法であって、
ホスト集積回路において、Ｒ−２Ｒ抵抗器ラダーを通して複数の周辺デバイスに結合された信号端子において、電圧信号を受け取ることと、ここにおいて、前記電圧信号は、各周辺デバイスが割り込みする状態にあるかまたはデフォルト状態にあるかに応じたバイナリの重み付けされたデジタル値を有する、
前記受け取られた電圧信号を前記デジタル値に比例するアナログ電圧信号に変換することと、
前記アナログ電圧信号を前記複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化することと、
前記周辺デバイスのうちの少なくとも１つが前記割り込みする状態にあるかどうかを識別するために、前記割り込みビットを処理することと、
を備える、方法。
[Ｃ１３]  前記少なくとも１つの割り込みしている周辺デバイスのアイデンティティを用いてプロセッサに割り込みすること
をさらに備える、Ｃ１２に記載の方法。
[Ｃ１４]  前記受け取られた電圧信号をアナログ電圧信号に変換することは、加算増幅器において前記受け取られた電圧信号を増幅することを備える、Ｃ１２に記載の方法。
[Ｃ１５]  接地端部電圧が基準電圧より小さいかどうかを決定するために、前記Ｒ−２Ｒラダーの接地端部の前記接地端部電圧をモニタすることと、
前記接地端部電圧が前記基準電圧より小さいという決定に応答して、前記Ｒ−２Ｒラダーの前記接地端部を接地することと、
をさらに備える、Ｃ１２に記載の方法。
[Ｃ１６]  前記接地端部電圧をモニタすることは、差動増幅器を通して前記接地端部電圧をモニタすることを備える、Ｃ１５に記載の方法。
[Ｃ１７]  前記割り込みビットを処理することは、論理ＡＮＤ演算を備える、Ｃ１５に記載の方法。
[Ｃ１８]  前記プロセッサに割り込みすることは、前記ホスト集積回路内の前記プロセッサに割り込みすることを備える、Ｃ１３に記載の方法。
[Ｃ１９]  前記プロセッサに割り込みすることは、前記ホスト集積回路の外部にある前記プロセッサに割り込みすることを備える、Ｃ１３に記載の方法。
[Ｃ２０]  集積回路であって、
電圧信号を、複数の周辺デバイスに対応する複数の割り込みビットへとデジタル化するように構成されるアナログデジタルコンバータと、ここにおいて、各割り込みビットは、対応する周辺デバイスの割り込み状態に応じたバイナリ値を有する、
前記周辺デバイスのうちの少なくとも１つが前記割り込み状態にあるかどうかを識別するために、前記割り込みビットを処理するための手段と、
プロセッサと、
前記割り込み状態にある前記少なくとも１つの周辺デバイスの前記アイデンティフィケーションに応答して、前記プロセッサに割り込むように構成される割り込みインタフェースと、
を備える、集積回路。
[Ｃ２１]  前記集積回路がシステムオンチップを備える、Ｃ２０に記載の集積回路。
[Ｃ２２]  前記集積回路がシステムに含まれ、前記システムが、
複数のラングを有するＲ−２Ｒ抵抗器ラダーと、
前記複数のラングに対応する複数の周辺デバイスと、ここにおいて、各周辺デバイスは対応するラングを通して前記Ｒ−２Ｒ抵抗器ラダーに結合する、
を備える、Ｃ２０に記載の集積回路。
[Ｃ２３]  各周辺デバイスが、前記周辺デバイスが前記割り込み状態にあることに応答して、前記Ｒ−２Ｒ抵抗器ラダーのそれの対応するラングを接地するように構成される、Ｃ２２に記載の集積回路。
[Ｃ２４]  前記周辺デバイスが前記プロセッサへの割り込みをトリガすることを意図しないデフォルト状態に前記周辺デバイスがあることに応答して、各周辺デバイスが、前記Ｒ−２Ｒラダーのそれの対応するラングを基準電圧へと充電するように構成される、Ｃ２３に記載の集積回路。
[Ｃ２５]  前記Ｒ−２Ｒラダーは、複数のＲ−２Ｒラダーを備える、Ｃ２２に記載の集積回路。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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