(57)【特許請求の範囲】
【請求項１】
所定の外部装置に対し、論理遷移を伴う所定のパターンに基づく信号を出力する信号生成装置であって、
前記論理遷移の頻度の異なる少なくとも２つのテストパターンに基づく各信号を、前記所定の外部装置に対してそれぞれ出力する出力ドライバと、
前記出力ドライバに電源供給するレギュレータと、
補償電流を生成する電流補償回路と、
を備え、
前記テストパターンごとに、前記レギュレータの出力電圧を測定し、該測定した出力電圧間の差分値が判定基準値以下となるように、前記補償電流の値を調整する、
信号生成装置。
【請求項２】
前記差分値に基づいて電流コードの値を決定する制御回路をさらに備え、
前記電流補償回路は、前記テストパターンごとに電流制御信号を生成し、該電流制御信号を前記電流コードの値に応じて変更することで前記補償電流の値を調整する、
請求項１に記載の信号生成装置。
【請求項３】
前記出力ドライバが、前記テストパターン毎に、それに基づく信号を出力している期間にわたる前記レギュレータの出力電圧の平均値を求めるローパスフィルタと、
２つの前記平均値の差分を求めることで前記差分値を算出し、該差分値と前記判定基準値とを比較する比較回路と、
をさらに備え、
前記制御回路は、前記比較回路にて、前記差分値が前記判定基準値を上回る場合に、前記電流コードの値を変更する、請求項２に記載の信号生成装置。
【請求項４】
前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、
前記電流補償回路は、前記テストパターンと前記遅延テストパターンとに基づき前記電流制御信号を生成し、
前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対して出力する信号を生成する、請求項２又は３に記載の信号生成装置。
【請求項５】
前記電流補償回路は、前記テストパターンと前記遅延テストパターンとの排他的論理和の否定を求めることで前記電流制御信号を生成する、請求項４に記載の信号生成装置。
【請求項６】
前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、
前記遅延回路は、遅延クロック数が異なる複数の前記遅延テストパターンを生成し、
前記電流補償回路は、前記テストパターンと複数の前記遅延テストパターンとに基づき前記電流制御信号を生成し、
前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対し出力する信号を生成する、請求項２又は３に記載の信号生成装置。
【請求項７】
前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、
前記電流補償回路は、前記テストパターン、前記遅延テストパターン、及び任意に論理遷移が行われる任意パターンに基づき前記電流制御信号を生成し、
前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対し出力する信号を生成する、請求項２又は３に記載の信号生成装置。
【請求項８】
前記出力ドライバ及び前記電流補償回路がそれぞれ受け取る前記テストパターン及び前記遅延テストパターンの遅延量を調整する遅延調整回路、
をさらに備え、
前記遅延調整回路は、前記出力ドライバ及び前記電流補償回路の内部処理速度の違いを補正するように、前記テストパターン及び前記遅延テストパターンの遅延量を調整する請求項４〜７のいずれか１項に記載の信号生成装置。
【請求項９】
所定の外部装置に対し、論理遷移を伴う所定のパターンに基づく信号を出力ドライバから出力する信号生成装置において、前記出力ドライバに電源供給するレギュレータの出力電圧の変動抑制方法であって、
前記論理遷移の頻度の異なる少なくとも２つのテストパターンに基づく各信号を、前記出力ドライバから前記所定の外部装置に対しそれぞれ出力し、前記テストパターンごとに、前記レギュレータの出力電圧を測定する測定ステップと、
前記測定ステップにて測定した出力電圧間の差分値が判定基準値以下となるように、電流補償回路にて生成する補償電流の値を調整する調整ステップと、
を含む変動抑制方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号生成装置及びレギュレータの出力電圧の変動抑制方法に関する。
【背景技術】
【０００２】
近年、高周波（例えばＧＨｚ）帯のデータ転送レートを有するような高速通信が行われるようになってきている。このような高速通信を実現する送信機等では、通信品質の低下を避けるために、ジッタを抑制する必要がある。
【０００３】
ジッタは、典型的には、送信機等に信号を出力する信号生成装置で使用されるレギュレータの出力電圧の変動により生じ得る。そのため、信号生成装置では、使用するレギュレータの出力電圧の変動を抑える必要がある。
【０００４】
電圧の変動を抑える技術として、例えば、下記特許文献１は、電流源に対して補償型電流セルを設ける構成を開示する。かかる補償型電流セルは、それぞれ第１及び第２の入力信号に基づいて第１及び第２の出力の間で入力電流をスイッチングするように構成された第１及び第２のスイッチングトランジスタと、前記第２の出力に接続された第１の補償型電流を提供するために前記第１の入力信号に接続された第１の補償型トランジスタと、前記第１の出力に接続された第２の補償型電流を提供するために、前記第２の入力信号に接続された第２の補償型トランジスタとを備え、前記第１及び第２の補償型トランジスタが、互いに接続されたソース端子を有するとされている。
【０００５】
また、例えば、下記特許文献２は、直列に接続した奇数個のアナログ式の反転増幅回路の出力電圧誤差を小さくするために、前記反転増幅回路のリフレッシュ時において前記アナログ式の反転増幅回路の出力に生じるリフレッシュ電圧と同じ電圧の補償電圧を生成する補償電圧生成回路と、一の前記反転増幅回路アンプ回路の出力を、前記補償電圧を用いて補償する補償手段を備える構成を開示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−５１３９０８号公報
【特許文献２】特開平１１−３５５１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した信号生成装置においては、送信機等へ出力する信号の論理遷移の頻度に応じて、使用するレギュレータの負荷が時間と共に変化し、該レギュレータの出力電圧の変動が生じる。すなわち、かかる信号生成装置では、レギュレータの出力電圧の変動量が、時間と共に変化する。
【０００８】
一方、特許文献１及び２に開示される構成は、上述のような時間と共に変動量が変化する電圧を補償していない。したがって、特許文献１及び２に開示される構成は、信号生成装置で使用されるレギュレータの出力電圧の変動を抑制できない。
【０００９】
そこで、本発明は、使用するレギュレータの出力電圧の変動を抑制できる信号生成装置及びレギュレータの出力電圧の変動抑制方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。
【００１１】
すなわち、ある観点に従う発明は、所定の外部装置に対し、論理遷移を伴う所定のパターンに基づく信号を出力する信号生成装置である。かかる信号生成装置は、前記論理遷移の頻度の異なる少なくとも２つのテストパターンに基づく各信号を、前記所定の外部装置に対してそれぞれ出力する出力ドライバと、前記出力ドライバに電源供給するレギュレータと、補償電流を生成する電流補償回路と、備え、前記テストパターンごとに、前記レギュレータの出力電圧を測定し、該測定した出力電圧間の差分値が判定基準値以下となるように、前記補償電流の値を調整する。
【００１２】
ここで、前記差分値に基づいて電流コードの値を決定する制御回路をさらに備え、前記電流補償回路は、前記テストパターンごとに電流制御信号を生成し、該電流制御信号を前記電流コードの値に応じて変更することで前記補償電流の値を調整し得る。
【００１３】
また、前記出力ドライバが、前記テストパターン毎に、それに基づく信号を出力している期間にわたる前記レギュレータの出力電圧の平均値を求めるローパスフィルタと、２つの前記平均値の差分を求めることで前記差分値を算出し、該差分値と前記判定基準値とを比較する比較回路と、をさらに備え、前記制御回路は、前記比較回路にて、前記差分値が前記判定基準値を上回る場合に、前記電流コードの値を変更し得る。
【００１４】
また、前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、前記電流補償回路は、前記テストパターンと前記遅延テストパターンとに基づき前記電流制御信号を生成し、前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対して出力する信号を生成し得る。
【００１５】
また、前記電流補償回路は、前記テストパターンと前記遅延テストパターンとの排他的論理和の否定を求めることで前記電流制御信号を生成し得る。
【００１６】
また、前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、前記遅延回路は、遅延クロック数が異なる複数の前記遅延テストパターンを生成し、前記電流補償回路は、前記テストパターンと複数の前記遅延テストパターンとに基づき前記電流制御信号を生成し、前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対し出力する信号を生成し得る。
【００１７】
また、前記テストパターンを所定クロック分遅延させて遅延テストパターンを生成する遅延回路をさらに備え、前記電流補償回路は、前記テストパターン、前記遅延テストパターン、及び任意に論理遷移が行われる任意パターンに基づき前記電流制御信号を生成し、前記出力ドライバは、前記テストパターンと前記遅延テストパターンとに基づき前記所定の外部装置に対し出力する信号を生成し得る。
【００１８】
また、前記出力ドライバ及び前記電流補償回路がそれぞれ受け取る前記テストパターン及び前記遅延テストパターンの遅延量を調整する遅延調整回路、をさらに備え、前記遅延調整回路は、前記出力ドライバ及び前記電流補償回路の内部処理速度の違いを補正するように、前記テストパターン及び前記遅延テストパターンの遅延量を調整し得る。
【００１９】
また、ある観点に従う発明は、所定の外部装置に対し、論理遷移を伴う所定のパターンに基づく信号を出力する信号生成装置である。かかる信号生成装置は、テストパターンに基づく信号を、前記所定の外部装置に対して出力する出力ドライバと、前記出力ドライバに電源供給するレギュレータと、補償電流を生成する電流補償回路と、を備え、前記レギュレータの出力電圧を測定し、該測定した出力電圧の値と所定の参照電圧の値との差分値が判定基準以下となるように、前記補償電流の値を調整する。
【００２０】
また、ある観点に従う発明は、所定の外部装置に対し、論理遷移を伴う所定のパターンに基づく信号を出力ドライバから出力する信号生成装置において、前記出力ドライバに電源供給するレギュレータの出力電圧の変動抑制方法である。かかる変動抑制方法は、前記論理遷移の頻度の異なる少なくとも２つのテストパターンに基づく各信号を、前記出力ドライバから前記所定の外部装置に対しそれぞれ出力し、前記テストパターンごとに、前記レギュレータの出力電圧を測定する測定ステップと、前記測定ステップにて測定した出力電圧間の差分値が判定基準値以下となるように、電流補償回路にて生成する補償電流の値を調整する調整ステップと、を含む。
【発明の効果】
【００２１】
本発明によれば、信号生成装置、及びレギュレータの出力電圧の変動抑制方法は、レギュレータの出力電圧の変動を抑制できる。
【００２２】
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。
【図２】本発明の一実施形態に係る信号生成装置の電流補償回路を説明するためのブロックダイアグラムである。
【図３Ａ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。
【図３Ｂ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路の動作を説明するタイミングチャートである。
【図４】本発明の一実施形態に係る信号生成装置のテストパターンと電流制御信号の関係について説明するタイミングチャートである。
【図５】本発明の一実施形態に係るレギュレータの出力電圧の変動抑制方法を説明するフローチャートである。
【図６】本発明の一実施形態に係る信号生成装置におけるキャリブレーションの効果を確認するため行ったシミュレーション結果を示す図である。
【図７】本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。
【図８】本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。
【図９Ａ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。
【図９Ｂ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路の動作を説明するタイミングチャートである。
【図１０Ａ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。
【図１０Ｂ】本発明の一実施形態に係る信号生成装置の電流制御信号生成回路の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形（例えば各実施形態を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
【００２５】
［第１の実施形態］
図１は、本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。同図に示すように、信号生成装置１は、例えば、制御回路１０と、パターン保持回路１１と、セレクタ１２と、遅延回路１３と、レギュレータ１４と、出力ドライバ１５と、電流補償回路１６と、ローパスフィルタ１７と、比較回路１８とを含み構成される。信号生成装置１は、複数の内部回路１００［１］，・・・，１００［ｎ］を接続し、これらに対して電流を供給し得る。
【００２６】
制御回路１０は、例えば、図示しないマイクロプロセッサ、メモリ等を含み構成され、信号生成装置１全体の制御を行う。具体的には、制御回路１０は、第１制御信号ＣＳ１及び第２制御信号ＣＳ２を出力すると共に、第３制御信号ＣＳ３、第４制御信号ＣＳ４、及び第５制御信号ＣＳ５を受け取る。また、電流コードＣＣを生成して、これを電流補償回路１６に出力する。
【００２７】
第１制御信号ＣＳ１は、信号生成装置１が通常動作モード又はキャリブレーションモードのいずれかのモードで動作するように制御するための信号であり、制御回路１０からセレクタ１２及び比較回路１８に出力される。第２制御信号ＣＳ２は、所定のテストパターンＴＰを選択するための信号であり、制御回路１０からパターン保持回路１１に出力される。第３制御信号ＣＳ３、第４制御信号ＣＳ４及び第５制御信号ＣＳ５は、比較回路１８から制御回路１０に所定の通知を行うための信号である。なお、電流コードＣＣの詳細は後述する。
【００２８】
パターン保持回路１１は、複数の異なるテストパターンＴＰを保持しており、制御回路１０からの第２制御信号ＣＳ２に基づき、一のテストパターンＴＰをセレクタ１２に出力する。本例では、パターン保持回路１１は、テストパターンＴＰ（ａ）及びＴＰ（ｂ）を保持している。パターン保持回路１１は、任意のテストパターンＴＰを保持できるように構成されており、例えば、クロックパターン、固定論理パターン、及び擬似ランダムパターン等をテストパターンＴＰとして保持できる。
【００２９】
セレクタ１２は、制御回路１０からの第１制御信号ＣＳ１に基づいて、パターン保持回路１１から受け取る所定のテストパターンＴＰ及び外部から受け取るランダムパターンＲＰのいずれか一方を選択し、遅延回路１３に出力する。
【００３０】
遅延回路１３は、セレクタ１２から受け取った所定のテストパターンＴＰ又はランダムパターンＲＰを、Ｎ（Ｎは、任意の整数）クロック分遅延させたデータを生成し、出力する。具体的には、遅延回路１３は、セレクタ１２から受け取った所定のテストパターンＴＰ又はランダムパターンＲＰを、パラレルデータからシリアルデータＳＤに変換した後、該シリアルデータＳＤを、Ｎ（Ｎは、任意の整数）クロック分遅延させた遅延シリアルデータＳＤ（Ｎ）を生成する。遅延回路１３は、シリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）を、出力ドライバ１５及び電流補償回路１６に出力する。なお、遅延回路１３は、遅延クロック数の異なる複数の遅延シリアルデータＳＤ（Ｎ）を生成し、出力するように構成し得る。
【００３１】
レギュレータ１４は、受け取った参照電圧Ｖｒｅｆに基づく電圧を生成し、該生成した電圧を出力ドライバ１５、内部回路１００及び電流補償回路１６に供給する。また、レギュレータ１４はローパスフィルタ１７に対して、生成した電圧を出力する。
【００３２】
出力ドライバ１５は、レギュレータ１４から供給される電圧に基づいて駆動し、遅延回路１３から受け取ったシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に基づき、エンファシス処理されたシリアルデータを生成し、図示しない外部装置に出力する。出力ドライバ１５は、遅延回路１３から受け取ったシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に応じて、レギュレータ１４から引き込むドライバ電流Ｉｄが変化する電圧モードのドライバであり得る。
【００３３】
電流補償回路１６は、レギュレータ１４からの電源供給により駆動し、遅延回路１３から受け取ったシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）と制御回路１０から受け取った電流コードＣＣとに基づき、補償電流Ｉｃを生成する。なお、電流補償回路１６の詳細は後述する。
【００３４】
ローパスフィルタ１７は、例えば、図示しないコンデンサを含み構成されて、レギュレータ１４の出力電圧を積分して、平均化した値を比較回路１８に出力する。
【００３５】
比較回路１８は、ローパスフィルタ１７から、第１の期間にわたるレギュレータ１４の出力電圧の平均値と第２の期間にわたるレギュレータ１４の出力電圧の平均値とを受け取り、比較する。例えば、第１の期間は、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ａ）に基づく処理を行うための期間であり、第２の期間は、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ｂ）に基づく処理を行うための期間である。
【００３６】
具体的には、まず、比較回路１８は、キャリブレーションモードを選択する第１制御信号ＣＳ１を受け取った後、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ａ）に基づく処理を行っている期間にわたるレギュレータ１４の出力電圧の平均値を、ローパスフィルタ１７から受け取り、デジタル化して第１電圧コードとして、保存部１８ａに保存する。比較回路１８は、第１電圧コードの保存完了後、第３制御信号ＣＳ３を生成して制御回路１０に出力する。これにより、制御回路１０は、テストパターンＴＰ（ｂ）を選択する第２制御信号ＣＳ２を生成し、パターン保持回路１１に出力する。
【００３７】
次に、比較回路１８は、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ｂ）に基づく処理を行っている期間にわたるレギュレータ１４の出力電圧の平均値を、ローパスフィルタ１７から受け取り、デジタル化して第２電圧コードとする。そして、比較回路１８は、第１電圧コードと第２電圧コードの差分値αを求め、該差分値αを判定基準値ｅと比較する。比較回路１８は、差分値αが判定基準値ｅ以上である場合、第４制御信号ＣＳ４を生成して制御回路１０に出力する。判定基準値ｅは、通常動作モードにおいて、レギュレータ１４の出力電圧の変動を抑制できる差分値αの上限値である。これにより、制御回路１０は、電流コードＣＣを変更し、電流補償回路１６に出力する。一方、比較回路１８は、差分値αが判定基準値ｅ未満である場合、第５制御信号ＣＳ５を生成し制御回路１０に出力する。これにより、制御回路１０は、通常動作モードを選択する第１制御信号ＣＳ１を生成し、セレクタ１２及び比較回路１８に出力する。
【００３８】
図２は、本発明の一実施形態に係る信号生成装置の電流補償回路を説明するためのブロックダイアグラムである。同図に示すように、電流補償回路１６は、例えば、電流制御信号生成回路１６１と、複数のトランジスタ１６２と、複数のスイッチ１６３とを含み構成される。
【００３９】
電流制御信号生成回路１６１は、遅延回路１３からのシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に基づき、電流制御信号ＣＣＳを生成する。なお、電流制御信号生成回路１６１の詳細は後述する。
【００４０】
複数のトランジスタ１６２は、例えばＮＭＯＳＦＥＴであり、電流制御信号生成回路１６１との間で多段式の負荷電流調整のための並列可変抵抗を構成する。すなわち、複数のトランジスタ１６２は、動作する個数に応じて、電流制御信号生成回路１６１で生成した電流制御信号ＣＣＳに従い、レギュレータ１４からトランジスタ１６２に引き込むように流れる補償電流Ｉｃを生成する。
【００４１】
各スイッチ１６３は、電流制御信号生成回路１６１と、各トランジスタ１６２のゲート端子との間に配置され、制御回路１０からの電流コードＣＣによりオン／オフ制御される。
【００４２】
電流コードＣＣは、その値に応じて、上述のように各スイッチ１６３を個別にオン／オフ制御する。すなわち、電流コードＣＣは、その値に応じて、動作するトランジスタ１６２の個数を定めるコードである。
【００４３】
図３Ａは、本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。同図に示すように、電流制御信号生成回路１６１は、例えば、論理回路１６１ａを含み構成される。また、遅延シリアルデータＳＤ（Ｎ）は、Ｎ＝１とし、１クロック分遅延したデータとする。
【００４４】
論理回路１６１ａは、例えば、シリアルデータＳＤと遅延シリアルデータＳＤ（１）とを受け取り、それらの排他的論理和の否定を演算し、その演算結果を電流制御信号ＣＣＳとして出力する。例えば、図３Ｂに示すように、シリアルデータＳＤ及び遅延シリアルデータＳＤ（１）の論理遷移が行われる場合、論理回路１６１ａは、同図に示すような電流制御信号ＣＣＳを出力する。
【００４５】
図４は、本発明の一実施形態に係る信号生成装置のテストパターンと電流制御信号の関係について説明するタイミングチャートである。同図においては、テストパターンＴＰ（ａ）及び（ｂ）のそれぞれについて、遅延回路１３で生成されるシリアルデータＳＤ及び遅延シリアルデータＳＤ（１）、並びに電流制御信号生成回路１６１で生成される電流制御信号ＣＣＳを示している。
【００４６】
同図に示すように、テストパターンＴＰ（ａ）に基づく、シリアルデータＳＤ及び遅延シリアルデータＳＤ（１）は、１クロック毎に論理遷移が行われる。そして、電流制御信号ＣＣＳは、常に“Ｌ”を示す信号となる。
【００４７】
一方、テストパターンＴＰ（ｂ）に基づく、シリアルデータＳＤ及び遅延シリアルデータＳＤ（１）は、４クロック毎に論理遷移が行われる。そして、電流制御信号ＣＣＳは、４クロック毎に“Ｌ”を示し、それ以外は“Ｈ”を示す信号となる。
【００４８】
なお、テストパターンＴＰ（ａ）は論理遷移が多い場合のレギュレータ１４の出力電圧変動をテストするためのパターンであり、テストパターンＴＰ（ｂ）は論理遷移が少ない場合のレギュレータ１４の出力電圧変動をテストするパターンである。
【００４９】
図５は、本発明の一実施形態に係るレギュレータの出力電圧の変動抑制方法を説明するフローチャートである。かかるレギュレータの出力電圧の変動抑制方法は、信号生成装置１のキャリブレーションにおいて実行される。
【００５０】
同図に示すように、制御回路１０は、信号生成装置１の起動後、キャリブレーションモードを選択する第１制御信号ＣＳ１をセレクタ１２及び比較回路１８に出力すると共に、初期値に設定した電流コードＣＣを電流補償回路１６に出力する（Ｓ５０１）。これにより、セレクタ１２は、パターン保持回路１１から出力されるテストパターンＴＰ（ａ）又はＴＰ（ｂ）を選択して、遅延回路１３に出力することが可能となる。比較回路１８は、レギュレータ１４の平均化された出力電圧の値を、ローパスフィルタ１７から受け取ることが可能となる。電流補償回路１６は、初期値である電流コードＣＣに対応して、動作するトランジスタ１６２の個数を設定される。
【００５１】
続いて、制御回路１０は、テストパターンＴＰ（ａ）を選択する第２制御信号ＣＳ２を生成し、パターン保持回路１１に出力する（Ｓ５０２）。これにより、パターン保持回路１１はテストパターンＴＰ（ａ）を出力する。遅延回路１３は、セレクタ１２を介して受け取ったテストパターンＴＰ（ａ）をパラレルデータからシリアルデータに変換することで生成したシリアルデータＳＤと、該シリアルデータＳＤをＮクロック分遅延させることで生成した遅延シリアルデータＳＤ（Ｎ）とを、出力ドライバ１５及び電流補償回路１６に出力する。出力ドライバ１５は、シリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に基づき信号を生成して図示しない外部装置に出力する。一方、電流補償回路１６は、シリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に基づき電流制御信号ＣＣＳを生成し、該電流制御信号ＣＣＳに従い、電流コードＣＣに従って接続しているトランジスタ１６２の個数に応じて、補償電流Ｉｃを生成する。なお、テストパターンＴＰ（ａ）に基づく電流制御信号ＣＣＳは、図４を用いて説明したように、常に“Ｌ”となり得る。この場合、電流制御信号ＣＣＳの値が０となるので、補償電流Ｉｃの値は０となり得る。
【００５２】
続いて、比較回路１８は、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ａ）に基づく処理を行っている期間にわたるレギュレータ１４の出力電圧の平均値を、ローパスフィルタ１７から受け取り、デジタル化して第１電圧コードとして、保存部１８ａに保存する（Ｓ５０３）。比較回路１８は、第１電圧コードの保存完了後、第３制御信号ＣＳ３を生成して制御回路１０に出力する（Ｓ５０４）。
【００５３】
制御回路１０は、第３制御信号ＣＳ３を受け取ることで、テストパターンＴＰ（ｂ）を選択する第２制御信号ＣＳ２を生成し、パターン保持回路１１に出力する（Ｓ５０５）。これにより、パターン保持回路１１はテストパターンＴＰ（ｂ）を出力するので、遅延回路１３、出力ドライバ１５、及び電流補償回路１６は、上述と同様の処理をテストパターンＴＰ（ｂ）に基づき行う。
【００５４】
続いて、比較回路１８は、出力ドライバ１５及び電流補償回路１６がテストパターンＴＰ（ｂ）に基づく処理を行っている期間にわたるレギュレータ１４の出力電圧の平均値を、ローパスフィルタ１７から受け取り、デジタル化して第２電圧コードとする（Ｓ５０６）。そして、比較回路１８は、第１電圧コードと第２電圧コードとの差分値αを求める（Ｓ５０７）。
【００５５】
続いて、比較回路１８は、差分値αが、判定基準値ｅより小さいか否かを判断する（Ｓ５０８）。差分値αが判定基準値ｅ以上である場合（Ｓ５０８でＮｏ）、比較回路１８は、第４制御信号ＣＳ４を生成して制御回路１０に出力する（Ｓ５０９）。制御回路１０は、第４制御信号ＣＳ４を受け取ることで、制御回路１０は電流コードＣＣの値を変更する（Ｓ５１０）。これにより、動作するトランジスタ１６２の個数が変更されるので、テストパターンＴＰ（ｂ）に基づき電流補償回路１６が生成する補償電流Ｉｃの値は変更される。
【００５６】
一方、Ｓ５０７で求めた差分値αが、判定基準値ｅ未満である場合（Ｓ５０８でＹｅｓ）、比較回路１８は、第５制御信号ＣＳ５を生成して制御回路１０に出力する（Ｓ５１１）。制御回路１０は、第５制御信号ＣＳ５を受け取ることで、現時点の電流コードＣＣの値を保存する（Ｓ５１２）。以上で、信号生成装置１のキャリブレーションが終了する。その後、制御回路１０は、通常動作モードを選択する第１制御信号ＣＳ１をセレクタ１２及び比較回路１８に出力すると共に、Ｓ５１２で保存した値の電流コードＣＣを電流補償回路１６に出力する。これにより、信号生成装置１は、レギュレータ１４で生じる出力電圧の変動を抑制された状態で、通常動作モードで動作する。
【００５７】
図６は、本発明の一実施形態に係る信号生成装置におけるキャリブレーションの効果を確認するため行ったシミュレーションの結果を示す図である。具体的には、信号生成装置１を通常動作モードにて動作させた際のレギュレータ１４の出力電力の変動を評価するものである。同図において、実線６１は、事前に信号生成装置１のキャリブレーションを実行した場合のシミュレーション結果を示し、実線６２は、事前に信号生成装置１のキャリブレーションを実行しなかった場合のシミュレーション結果を示す。
【００５８】
同図から明らかであるように、レギュレータ１４の出力電圧の変動は、事前に信号生成装置１のキャリブレーションを実行することにより大幅に抑制される。
【００５９】
［第２の実施形態］
図７は、本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。同図に示すように、信号生成装置２は、上述した信号生成装置１と異なり、比較回路１８が、テストパターンＴＰ（ａ）に基づくレギュレータ１４の出力電圧の平均値を受け取ることに換えて、参照電圧Ｖｒｅｆを受け取る。比較回路１８は、該参照電圧Ｖｒｅｆの値をデジタル化して第１電圧コードとし、第２電圧コードとの比較を行う。
【００６０】
信号生成装置２は、保存部１８ａが不要となると共に、テストパターンＴＰ（ａ）を使用する必要がなくなるので、キャリブレーションに係る構成及びその動作を簡素化できるメリットがある。
【００６１】
なお、信号生成装置２は、比較回路１８が、参照電圧Ｖｒｅｆに換えて、所定の値を有する電圧を受け取るように構成し得る。
【００６２】
［第３の実施形態］
図８は、本発明の一実施形態に係る信号生成装置を説明するためのブロックダイアグラムである。同図に示すように、信号生成装置３は、上述した信号生成装置１に対し、遅延調整回路３１ａ、及び遅延調整回路３１ｂが追加される。
【００６３】
遅延調整回路３１ａは、遅延回路１３からシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）を受け取り、それらを所定クロック分遅らせ、出力ドライバ１５に出力する。遅延調整回路３１ｂは、遅延回路１３からシリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）を受け取り、それらを所定クロック分遅らせ、電流補償回路１６に出力する。
【００６４】
信号生成装置３では、遅延調整回路３１ａ及び３１ｂを用いることで、出力ドライバ１５と電流補償回路１６との間での内部処理速度の違いを補正する。具体的には、信号生成装置３では、出力ドライバ１５と電流補償回路１６との間での内部処理速度の違いに応じて、遅延調整回路３１ａ及び３１ｂが、シリアルデータＳＤ及び遅延シリアルデータＳＤ（Ｎ）に付加する遅延量を調整する。これにより、信号生成装置３は、補償電流Ｉｃをより適切なタイミングで生成できるので、レギュレータ１４の出力電圧の変動をより確実に抑制できる。
【００６５】
［第４の実施形態］
図９Ａは、本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。同図に示すように電流制御信号生成回路９６１は、例えば、論理回路９６１ａ，９６１ｂ，９６１ｃ，及び９６１ｄにより構成され、図２に示す電流制御信号生成回路１６１に換わり使用される。
【００６６】
論理回路９６１ａ，９６１ｂ，及び９６１ｃは、受け取った２つのデータの排他的論理和の否定を演算し、論理回路９６１ｄへ出力する。具体的な例として、各々、１、２，３クロック遅延したデータで説明する。論理回路９６１ａは、シリアルデータＳＤと遅延シリアルデータＳＤ（１）とを受け取り、論理回路９６１ｂは、遅延シリアルデータＳＤ（１）と遅延シリアルデータＳＤ（２）とを受け取り、論理回路９６１ｃは、遅延シリアルデータＳＤ（２）と遅延シリアルデータＳＤ（３）とを受け取る。
【００６７】
論理回路９６１ｄは、論理回路９６１ａ，９６１ｂ，及び９６１ｃから受け取ったデータの論理積を演算する。論理回路９６１ｄは、該演算の結果を電流制御信号ＣＣＳとして出力する。
【００６８】
例えば、図９Ｂに示すようなシリアルデータＳＤ、遅延シリアルデータＳＤ（１），ＳＤ（２），及びＳＤ（３）の論理遷移が行われる場合、論理回路９６１ａ，９６１ｂ，９６１ｃ、及び９６１ｄの出力は、同図に示すようになる。
【００６９】
電流制御信号生成回路９６１は、上述の構成を有することで、通常動作モードで動作する信号生成装置１において、論理遷移がない状態が続くランダムパターンＲＰに基づき図示しない外部装置に信号を出力する際、補償電流Ｉｃの生成タイミングや平均電流をより適正化できる。したがって、電流制御信号生成回路９６１を使用する信号生成装置１は、レギュレータ１４の出力の変動をより高精度に抑制できる。
【００７０】
なお、電流制御信号生成回路９６１は、受け取った２つのデータの排他的論理和の否定を演算する論理回路をより多数備え、それらから出力されるデータの論理積を論理回路９６１ｄにて演算するように構成し得る。例えば、電流制御信号生成回路９６１が、受け取った２つのデータの排他的論理和の否定を演算する論理回路をｎ個備える場合において、１個目の論理回路はシリアルデータＳＤと遅延シリアルデータＳＤ（１）とを受け取り、２個目の論理回路は遅延シリアルデータＳＤ（１）と遅延シリアルデータＳＤ（２）とを受け取るように構成される。以降も同様であり、ｎ個目の論理回路は、遅延シリアルデータＳＤ（ｎ−１）と遅延シリアルデータＳＤ（ｎ）とを受け取るように構成される。
【００７１】
［第５の実施形態］
図１０Ａは、本発明の一実施形態に係る信号生成装置の電流制御信号生成回路を説明するためのブロックダイアグラムである。同図に示すように電流制御信号生成回路１０６１は、例えば、論理回路１０６１ａと、セレクタ１０６１ｂとにより構成され、図２に示す電流制御信号生成回路１６１に換わり使用される。
【００７２】
論理回路１０６１ａは、シリアルデータＳＤと、遅延シリアルデータＳＤ（１）とを受け取り、それらの排他的論理和の否定を演算し、セレクタ１０６１ｂに出力する。
【００７３】
セレクタ１０６１ｂは、一方の入力端子から任意パターンＰを受け取り、他方の入力端子を接地される。セレクタ１０６１ｂは、論理回路１０６１ａからの出力に基づき、それらのいずれかを選択して、電流制御信号ＣＣＳとして出力する。
【００７４】
例えば、図１０Ｂに示すようなシリアルデータＳＤ、遅延シリアルデータＳＤ（１）の論理遷移が行われており、かつ、セレクタ１０６１ｂの一方の入力端子に同図に示すような1クロック毎に論理が遷移する任意パターンＰが入力されている場合、論理回路１０６１ａ及びセレクタ１０６１ｂの出力は、同図に示すようになる。
【００７５】
電流制御信号生成回路１０６１は、上述の構成を有することで、任意パターンＰに応じて、電流制御信号ＣＣＳを変化させる。このため、電流制御信号生成回路１０６１は、通常動作モードの信号生成装置１におけるランダムパターンＲＰに対応した任意パターンＰを設定することで、補償電流Ｉｃの精度を向上できる。したがって、電流制御信号生成回路１０６１を使用する信号生成装置１では、レギュレータ１４の出力の変動をより高精度に抑制できる。
【００７６】
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
【００７７】
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。
【００７８】
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。
【産業上の利用可能性】
【００７９】
本発明は、信号生成装置を備える電子デバイスの分野に広く利用することができる。
【符号の説明】
【００８０】
１…信号生成装置
２…信号生成装置
３…信号生成装置
１０…制御回路
１１…パターン保持回路
１２…セレクタ
１３…遅延回路
１４…レギュレータ
１５…出力ドライバ
１６…電流補償回路
１６１…電流制御信号生成回路
９６１…電流制御信号生成回路
１０６１…電流制御信号生成回路
１６１ａ…論理回路
９６１ａ…論理回路
９６１ｂ…論理回路
９６１ｃ…論理回路
９６１ｄ…論理回路
１０６１ａ…論理回路
１０６１ｂ…セレクタ
１６２…トランジスタ
１６３…スイッチ
１７…ローパスフィルタ
１８…比較回路
１８ａ…保存部
３１ａ…遅延調整回路
３１ｂ…遅延調整回路
１００…内部回路
【図１】
0006683515.tif 000002
【図２】
0006683515.tif 000003
【図３Ａ】
0006683515.tif 000004
【図３Ｂ】
0006683515.tif 000005
【図４】
0006683515.tif 000006
【図５】
0006683515.tif 000007
【図６】
0006683515.tif 000008
【図７】
0006683515.tif 000009
【図８】
0006683515.tif 000010
【図９Ａ】
0006683515.tif 000011
【図９Ｂ】
0006683515.tif 000012
【図１０Ａ】
0006683515.tif 000013
【図１０Ｂ】
0006683515.tif 000014