(57)【特許請求の範囲】
【請求項１】
出力端子に接続される負荷装置を駆動する出力回路であって、
入力信号と動作モードとに基づいて第１制御信号と第２制御信号とを生成する駆動制御部と、
高電位側外部端子と出力端子との間に接続され、前記第１制御信号に基づいてオンオフする第１出力トランジスタと、低電位側外部端子と前記出力端子との間に接続され、前記第２制御信号に基づいてオンオフする第２出力トランジスタと、を含む出力部と、を含み、
前記高電位側外部端子と前記低電位側外部端子の間には、前記負荷装置を動作させるための外部電源が接続され、
前記駆動制御部は、前記動作モードとしてオープン出力モード、プッシュプル出力モードが設定され、前記オープン出力モードに基づいて前記第１出力トランジスタと前記第２出力トランジスタのいずれか一方を常時オフし、いずれか他方を前記入力信号に応じてオンオフ制御し、前記プッシュプル出力モードに基づいて、前記入力信号に応じて前記第１出力トランジスタと前記第２出力トランジスタを相補的にオンオフ制御すること、を特徴とする出力回路。
【請求項２】
前記駆動制御部には、正論理モードまたは負論理モードが設定され、
前記駆動制御部は、前記入力信号に基づいて、前記出力端子の論理値を設定された前記正論理モードまたは前記負論理モードに応じた論理値とするように前記第１出力トランジスタと前記第２出力トランジスタをオンオフ制御すること、
を特徴とする請求項１に記載の出力回路。
【請求項３】
複数の出力端子にそれぞれ接続された複数の出力部を有し、
前記駆動制御部には、前記出力端子に対する前記入力信号の割り付けを示す割付情報が設定され、
前記駆動制御部は、前記割付情報に基づいて、前記入力信号に対応する前記出力端子に接続された前記第１出力トランジスタと前記第２出力トランジスタを前記動作モードに応じて制御すること、
を特徴とする請求項１または２に記載の出力回路。
【請求項４】
前記外部電源により供給される外部電圧を降圧して前記駆動制御部の動作電圧を生成する電源回路を有し、
前記駆動制御部は、前記入力信号に基づいて前記動作電圧のレベルの内部信号を生成し、前記内部信号をレベルシフトして前記外部電圧に応じたレベルの前記第１制御信号を生成すること、
を特徴とする請求項１〜３のいずれか一項に記載の出力回路。
【請求項５】
前記電源回路は、
前記外部電圧を降圧する第１降圧回路と、
前記電源回路は、前記外部電圧と電圧しきい値とを比較し、比較結果に基づいて前記外部電圧が供給されるスイッチをオンオフし、前記電圧しきい値より低い前記外部電圧を出力する電圧検知回路と、
前記第１降圧回路の出力電圧または前記電圧検知回路の出力電圧を内部電圧とし、前記内部電圧を降圧して前記動作電圧を生成する第２降圧回路と、
を有することを特徴とする請求項４に記載の出力回路。
【請求項６】
前記駆動制御部は、
前記第２出力トランジスタの制御端子に一端が接続され、他端に前記内部電圧が供給される第３抵抗と、
前記第２出力トランジスタの制御端子に第４抵抗を介して出力端子が接続され、前記動作電圧に基づいて動作し、前記入力信号に応じた信号を出力するＣＭＯＳ論理回路と、を有することを特徴とする請求項５に記載の出力回路。
【請求項７】
前記駆動制御部は、
前記第１出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第１抵抗と、
第１端子が第２抵抗を介して前記第１出力トランジスタの制御端子に接続され、第２端子が前記低電位側外部端子に接続され、制御端子に内部信号が供給される第１トランジスタと、
第１端子が前記第１出力トランジスタの制御端子に接続され、制御端子に前記内部信号が供給される第２トランジスタと、
電圧しきい値が設定され、前記電圧しきい値に基づいて前記外部電圧を検知し、前記外部電圧に応じて前記第２トランジスタの第２端子を前記低電位側外部端子に対して接離する電圧検知回路と、を有することを特徴とする請求項４〜６のいずれか一項に記載の出力回路。
【請求項８】
前記駆動制御部は、
前記第１出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第１抵抗と、
第１端子が第２抵抗を介して前記第１出力トランジスタの制御端子に接続され、第２端子が前記低電位側外部端子に接続され、制御端子に内部信号が供給される第１トランジスタと、
前記高電位側外部端子と前記第１出力トランジスタの制御端子との間に接続された第２トランジスタと、
前記高電位側外部端子と前記第２トランジスタの制御端子との間に接続された第３抵抗と、
前記第２トランジスタの制御端子と前記第１トランジスタの制御端子との間に接続された第４抵抗と、
前記第２トランジスタの制御端子と前記第１トランジスタの制御端子との間に接続されたコンデンサと、を有することを特徴とする請求項１〜５のいずれか一項に記載の出力回路。
【請求項９】
負荷装置を駆動する出力ユニットであって、
前記負荷装置を駆動するための外部電源が接続される高電位側外部端子及び低電位側外部端子と、
前記負荷装置が接続される出力端子と、
前記出力端子に接続された請求項１〜８のいずれか一項に記載の出力回路と、
を有すること、
を特徴とする出力ユニット。
【請求項１０】
請求項９に記載の出力ユニットと、
前記出力ユニットを制御する制御ユニットと、
を有するプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路、出力ユニット、プログラマブルコントローラに関する。
【背景技術】
【０００２】
プログラマブルコントローラは、たとえば工場などにおいて、製造装置などの外部機器をシーケンス制御する。このようなプログラマブルコントローラは、外部機器が接続される端子を有し、端子に接続される外部機器を制御する（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１５４００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ユニットに接続される外部機器は、種類に応じて駆動方法が異なる。このため、接続する外部機器の機器に応じた出力回路を有するユニットを用意しなければならない。また、種類に応じた外部機器をユニットに接続しなければならず、ユニットの選択や接続制御が複雑となる、煩雑になるという問題がある。
【０００５】
本発明は上記問題点を解決するためになされたものであって、その目的は、種々の外部機器の制御を可能とした出力回路、出力ユニット、プログラマブルコントローラを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決する出力回路は、出力端子に接続される負荷装置を駆動する出力回路であって、入力信号と動作モードとに基づいて第１制御信号と第２制御信号とを生成する駆動制御部と、高電位側外部端子と出力端子との間に接続され、前記第１制御信号に基づいてオンオフする第１出力トランジスタと、低電位側外部端子と前記出力端子との間に接続され、前記第２制御信号に基づいてオンオフする第２出力トランジスタと、を含む出力部と、を含み、前記高電位側外部端子と前記低電位側外部端子の間には、前記負荷装置を動作させるための外部電源が接続され、前記駆動制御部は、前記動作モードとしてオープン出力モードまたはプッシュプル出力モードが設定され、前記オープン出力モードに基づいて前記第１出力トランジスタと前記第２出力トランジスタのいずれか一方を常時オフし、いずれか他方を前記入力信号に応じてオンオフ制御し、前記プッシュプル出力モードに基づいて、前記入力信号に応じて前記第１出力トランジスタと前記第２出力トランジスタを相補的にオンオフ制御する。
【０００７】
この構成によれば、出力部は、出力端子と高電位側外部端子との間に接続された第１出力トランジスタと、出力端子と低電位側外部端子との間に接続された第２出力トランジスタとを有している。駆動制御部は、動作モードと入力信号とに基づいて、第１出力トランジスタと第２出力トランジスタとをオンオフ制御する。このように、動作モードの設定に応じて第１出力トランジスタと第２出力トランジスタとを制御することで、出力端子に接続される種々の外部装置を駆動することができる。
【０００８】
上記の出力回路において、前記駆動制御部には、正論理モードまたは負論理モードが設定され、前記駆動制御部は、前記入力信号に基づいて、前記出力端子の論理値を設定された前記正論理モードまたは前記負論理モードに応じた論理値とするように前記第１出力トランジスタと前記第２出力トランジスタをオンオフ制御することが好ましい。
【０００９】
この構成によれば、入力信号に対して正論理モードまたは負論理モードに応じた論理値にて出力端子を設定することで、出力端子に接続された種々の外部装置を外部装置に応じた形態にて制御することができる。
【００１０】
上記の出力回路は、複数の出力端子にそれぞれ接続された複数の出力部を有し、前記駆動制御部には、前記出力端子に対する前記入力信号の割り付けを示す割付情報が設定され、前記駆動制御部は、前記割付情報に基づいて、前記入力信号に対応する前記出力端子に接続された前記第１出力トランジスタと前記第２出力トランジスタを前記動作モードに応じて制御することが好ましい。
【００１１】
この構成によれば、複数の出力端子にそれぞれ接続された外部装置を、複数の出力部にそれぞれ含まれる第１出力トランジスタと第２出力トランジスタとを動作モードに応じて制御することで、異なる出力状態にて各外部装置を制御することができる。
【００１２】
上記の出力回路は、前記外部電源により供給される外部電圧を降圧して前記駆動制御部の動作電圧を生成する電源回路を有し、前記駆動制御部は、前記入力信号に基づいて前記動作電圧のレベルの内部信号を生成し、前記内部信号をレベルシフトして前記外部電圧に応じたレベルの前記第１制御信号を生成することが好ましい。
【００１３】
この構成によれば、出力端子に接続された外部装置に応じて外部電源により供給される外部電圧に基づいて生成した動作電圧により駆動制御部を動作させることができる。
上記の出力回路において、前記電源回路は、前記外部電圧を降圧する第１降圧回路と、前記電源回路は、前記外部電圧と電圧しきい値とを比較し、比較結果に基づいて前記外部電圧が供給されるスイッチをオンオフし、前記電圧しきい値より低い前記外部電圧を出力する電圧検知回路と、前記第１降圧回路の出力電圧または前記電圧検知回路の出力電圧を内部電圧とし、前記内部電圧を降圧して前記動作電圧を生成する第２降圧回路と、を有することが好ましい。
【００１４】
この構成によれば、高い外部電圧に応じて第１降圧回路にて生成した内部電圧により、第２降圧回路にて動作電圧を生成する。そして、低い外部電圧に応じてその外部電圧を内部電圧とすることで、第２降圧回路における動作電圧を生成することができる。
【００１５】
上記の出力回路において、前記駆動制御部は、前記第２出力トランジスタの制御端子に一端が接続され、他端に前記内部電圧が供給される第３抵抗と、前記第２出力トランジスタの制御端子に第４抵抗を介して出力端子が接続され、前記動作電圧に基づいて動作し、前記入力信号に応じた信号を出力するＣＭＯＳ論理回路と、を有することが好ましい。
【００１６】
この構成によれば、第２出力トランジスタのゲート電圧は、ＣＭＯＳ論理回路により動作電圧まで速やかに上昇した後、第３抵抗と第４抵抗とにより内部電圧まで引き上げられる。このため、入力信号の変化に対してゲート電圧が速やかに変化し、第２出力トランジスタが制御される。
【００１７】
上記の出力回路において、前記駆動制御部は、前記第１出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第１抵抗と、第１端子が第２抵抗を介して前記第１出力トランジスタの制御端子に接続され、第２端子が前記低電位側外部端子に接続され、制御端子に前記内部信号が供給される第１トランジスタと、第１端子が前記第１出力トランジスタの制御端子に接続され、制御端子に前記内部信号が供給される第２トランジスタと、電圧しきい値が設定され、前記電圧しきい値に基づいて前記外部電圧を検知し、前記外部電圧に応じて前記第２トランジスタの第２端子を前記低電位側外部端子に対して接離する電圧検知回路と、を有することが好ましい。
【００１８】
この構成によれば、電圧検知回路は、外部電圧に応じて第２トランジスタの第２端子を低電位側外部端子に対して接離する。高い外部電圧に基づいて第２トランジスタの第２端子が低電位側外部端子から切り離され、第１トランジスタにより第１出力トランジスタがオンオフ制御される。低い外部電圧に基づいて第２トランジスタの第２端子が低電位側外部端子に接続され、その第２トランジスタにより第１出力トランジスタがオンオフ制御される。したがって、低い外部電圧に応じて第１出力トランジスタをオンオフ制御することができる。
【００１９】
上記の出力回路において、前記駆動制御部は、前記第１出力トランジスタの制御端子と前記高電位側外部端子との間に接続された第１抵抗と、第１端子が第２抵抗を介して前記第１出力トランジスタの制御端子に接続され、第２端子が前記低電位側外部端子に接続され、制御端子に前記内部信号が供給される第１トランジスタと、前記高電位側外部端子と前記第１出力トランジスタの制御端子との間に接続された第２トランジスタと、前記高電位側外部端子と前記第２トランジスタの制御端子との間に接続された第３抵抗と、前記第２トランジスタの制御端子と前記第１トランジスタの制御端子との間に接続された第４抵抗と、前記第２トランジスタの制御端子と前記第１トランジスタの制御端子との間に接続されたコンデンサと、を有することが好ましい。
【００２０】
この構成によれば、低電位レベルの内部信号に応じて第１トランジスタがオフする。そして、コンデンサは、低電位レベルの内部信号に応じて第２トランジスタのゲート電圧を低電位レベルに一時的に引き下げ、第２トランジスタがオンする。第１出力トランジスタのゲート電圧は、オンした第２トランジスタにより高電位レベルに引き上げられる。このため、内部信号の変化に対して第１出力トランジスタのゲート電圧が高電位レベルへと速やかに引き上がれ、第１出力トランジスタが制御される。
【００２１】
上記課題を解決する出力ユニットは、負荷装置を駆動する出力ユニットであって、前記負荷装置を駆動するための外部電源が接続される高電位側外部端子及び低電位側外部端子と、前記負荷装置が接続される出力端子と、前記出力端子に接続された出力回路と、を有する。
【００２２】
この構成によれば、種々の外部機器の制御を可能とした出力ユニットを提供することができる。
上記課題を解決するプログラマブルコントローラは、上記の出力ユニットと、前記出力ユニットを制御する制御ユニットとを有する。
【００２３】
この構成によれば、種々の外部機器の制御を可能とした出力ユニットを有するプログラマブルコントローラを提供することができる。
【発明の効果】
【００２４】
本発明の出力回路、出力ユニット、プログラマブルコントローラによれば、種々の外部機器の制御を可能とすることができる。
【図面の簡単な説明】
【００２５】
【図１】プログラマブルコントローラの概略構成図。
【図２】Ｉ／Ｏユニットのブロック回路図。
【図３】出力回路に係るＩ／Ｏユニットのブロック回路図。
【図４】第一実施形態の出力回路の一部回路図。
【図５】電源回路のブロック回路図。
【図６】（ａ）（ｂ）はオープン動作モードの説明図。
【図７】（ａ）はプッシュプル動作モードの説明図、（ｂ）は動作を示す波形図。
【図８】（ａ）はプッシュプル動作モードの説明図、（ｂ）は動作を示す波形図。
【図９】（ａ）（ｂ）は出力端子の割付情報の説明図。
【図１０】割付情報に基づく出力回路の動作説明図。
【図１１】別の出力端子の割付情報の説明図。
【図１２】第二実施形態の出力回路の一部回路図。
【図１３】第二実施形態の電源回路の回路図。
【図１４】（ａ）は第三実施形態の出力回路の一部回路図、（ｂ）は動作を示す波形図。
【発明を実施するための形態】
【００２６】
以下、各実施形態を説明する。
［プログラマブルコントローラの概要］
図１に示すように、プログラマブルコントローラ１０は、ＣＰＵユニット（制御ユニット）１１と、複数（図では３個）のＩ／Ｏユニット（周辺ユニット）１２と、エンドユニット（終端ユニット）１３とを備えている。これらのユニットは、ＣＰＵユニット１１から順に図において右側に向かって、複数のＩ／Ｏユニット１２、エンドユニット１３の順番で直列状に連結されている。ＣＰＵユニット１１とＩ／Ｏユニット１２は側面にスタッキング接続用コネクタを有している。そして、ＣＰＵユニット１１、Ｉ／Ｏユニット１２、エンドユニット１３は、それぞれ隣接するユニットのスタッキング接続用コネクタを挿入可能に形成されている。スタッキング接続用コネクタにより、ＣＰＵユニット１１とＩ／Ｏユニット１２は電気的に接続される。
【００２７】
ＣＰＵユニット１１は、プログラマブルコントローラの全体を制御する制御装置（ＣＰＵ）を有する。Ｉ／Ｏユニット１２には、図示しない外部装置が接続される。外部装置は、スイッチやエンコーダなどの入力機器、モータなどの出力機器を含む。Ｉ／Ｏユニット１２は、信号の入力，出力，入出力を行うユニットである。信号は、スイッチやエンコーダ等のパルス信号、シリアル通信などの差動信号である。Ｉ／Ｏユニット１２は、スイッチなどの外部装置を接続する、つまりスイッチなどによる信号の入出力のためのコネクタを備えている。なお、図１では、１種類のＩ／Ｏユニット１２が示されているが、種類が異なる、つまり機能が異なるユニットを連結することが可能である。
【００２８】
［Ｉ／Ｏユニットの概要］
図２に示すように、Ｉ／Ｏユニット１２は、制御回路２１、入力回路２２、出力回路２３、表示部２４、アイソレータ２５，２６を有している。
【００２９】
制御回路２１は、制御バス（上記のスタッキング用コネクタ）を介してＣＰＵユニット１１と接続されている。制御回路２１は、通信機能により、ＣＰＵユニット１１と所定の処理手順によりデータ通信する。また、制御回路２１は、自ユニットのアドレスを設定する。
【００３０】
制御回路２１は、アイソレータ２５を介して入力回路２２と接続されている。入力回路２２は、複数の入力端子ＰＩ（図２では１つの入力端子を示す）に接続されている。入力回路２２は、複数の入力端子に接続された入力部を含む。入力端子ＰＩには、外部装置が接続される。外部装置は、スイッチやエンコーダなどの入力機器である。
【００３１】
制御回路２１のメモリ２１ｍには、入力端子ＰＩに接続される外部装置（入力機器）に応じた設定情報が記憶される。設定情報は、たとえばＣＰＵユニット１１により設定される。制御回路２１は、メモリ２１ｍに記憶された設定情報に応じた制御信号ＳＩＣを出力する。入力回路２２は、制御信号ＳＩＣに基づいて、後述する動作状態を変更する。入力回路２２は、入力端子ＰＩにおける信号レベルに応じた入力信号Ｓｉｎを出力する。制御回路２１は、入力信号Ｓｉｎに応じたデータをデータメモリに記憶する。そして、制御回路２１は、ＣＰＵユニット１１からの要求に応じてデータをＣＰＵユニット１１に送信する。
【００３２】
制御回路２１は、アイソレータ２６を介して出力回路２３と接続されている。出力回路２３は、複数の出力端子（図２では１つの出力端子を示す）ＰＯに接続されている。出力回路２３は、複数の出力端子に接続された出力部を含む。出力端子ＰＯには外部装置が接続される。外部装置は、モータなどの出力機器である。
【００３３】
制御回路２１のメモリ２１ｍには、出力端子ＰＯに接続される外部装置（出力装置）に応じた設定情報が記憶される。設定情報は、たとえば、図１に示すＣＰＵユニット１１により設定される。制御回路２１は、メモリ２１ｍに記憶された設定情報に応じた制御信号ＳＯＣを出力する。出力回路２３には、制御信号ＳＯＣに基づく動作モード（出力モード）が設定される。また、制御回路２１は、ＣＰＵユニット１１から供給されるデータに基づいて、出力回路２３に出力信号Ｓｏｕｔを出力する。出力回路２３は、設定された動作モードに基づいて、出力信号Ｓｏｕｔに応じた信号を出力端子ＰＯに出力する。
【００３４】
表示部２４は、たとえば図１に示すＩ／Ｏユニット１２の前パネルの上部分のように、外部から視認可能な位置に配置されている。表示部２４は、複数の発光素子（たとえばＬＥＤ）を有している。制御回路２１は、入力信号のレベル、出力信号のレベルに応じて表示部２４に含まれ、信号に対応する発光素子を点灯・消灯する。
【００３５】
図３に示すように、制御回路２１は、１６ビットの出力信号Ｓｏｕｔ（Ｓ０〜Ｓ１５）を出力する。また、制御回路２１は、メモリ２１ｍに記憶した設定情報に応じた制御信号ＳＯＣを出力する。制御信号ＳＯＣは、１または複数の信号を含む。
【００３６】
アイソレータ２６はたとえばデジタルアイソレータである。アイソレータ２６は、各出力信号Ｓ０〜Ｓ１５に対応するアイソレータ２６ａと、制御信号ＳＯＣに対応するアイソレータ２６ｂを含む。なお、制御信号ＳＯＣが複数の信号を含む場合、アイソレータ２６ｂは信号に対応する複数のアイソレータを含む。なお、アイソレータの出力信号は入力信号と実質的に同じであるため、以下の説明においてアイソレータの出力側における信号名と符号を入力側と同じ信号名及び符号を用いる。
【００３７】
出力回路２３は、複数（図では１６個）の出力端子Ｙ０〜Ｙ１５と、高電位側外部端子ＹＨと低電位側外部端子ＹＬとに接続されている。高電位側外部端子ＹＨと低電位側外部端子ＹＬの間には、外部機器を駆動するための外部電源が接続される。出力回路２３は、高電位側外部端子ＹＨと低電位側外部端子ＹＬとを介して外部電源から供給される外部電圧（駆動電圧）に基づいて動作する。そして、出力回路２３は、複数（図では１６個）の出力端子Ｙ０〜Ｙ１５に接続される外部機器を、動作モードに応じて駆動する。
【００３８】
出力回路２３は、駆動制御部３１と、複数（図では１６個）の出力端子Ｙ０〜Ｙ１５に接続された出力部３２０〜３２Ｆと、電源回路３３を有している。
出力部３２０は、２つの出力トランジスタＴ０ｐ，Ｔ０ｎと、２つのダイオードＤ０ｐ，Ｄ０ｎを有している。出力トランジスタＴ０ｐはたとえばＰチャネルＭＯＳトランジスタであり、出力トランジスタＴ０ｎはたとえばＮチャネルＭＯＳトランジスタである。つまり、本実施形態の出力部３２０は、互いに導電型の異なる一対の出力トランジスタを含むコンプリメンタリ回路（相補型回路）である。
【００３９】
出力トランジスタＴ０ｐは、出力端子Ｙ０と高電位側外部端子ＹＨとの間に接続されている。詳しくは、出力トランジスタＴ０ｐのソース端子は高電位側外部端子ＹＨに接続され、ドレイン端子は出力端子Ｙ０に接続されている。出力トランジスタＴ０ｐのゲート端子（制御端子）には、駆動制御部３１から駆動信号Ｋ０ｐが供給される。出力トランジスタＴ０ｐは、駆動信号Ｋ０ｐに応答してオンオフする。
【００４０】
出力トランジスタＴ０ｎは出力端子Ｙ０と低電位側外部端子ＹＬとの間に接続されている。詳しくは、出力トランジスタＴ０ｎのソース端子は高電位側外部端子ＹＨに接続され、ドレイン端子は出力端子Ｙ０に接続されている。出力トランジスタＴ０ｎのゲート端子（制御端子）には、駆動制御部３１から駆動信号Ｋ０ｎが供給される。出力トランジスタＴ０ｎは、駆動信号Ｋ０ｎに応答してオンオフする。
【００４１】
ダイオードＤ０ｐ，Ｄ０ｎは、たとえばツェナーダイオードである。ダイオードＤ０ｐのアノードは出力端子Ｙ０に接続され、カソードは高電位側外部端子ＹＨに接続されている。ダイオードＤ０ｎのアノードは低電位側外部端子ＹＬに接続され、カソードは出力端子Ｙ０に接続されている。ダイオードＤ０ｐ，Ｄ０ｎは、出力トランジスタＴ０ｐ，Ｔ０ｎに並列に接続された素子、または出力トランジスタＴ０ｐ，Ｔ０ｎに含まれる寄生素子である。なお、以下の説明及び図面では、ダイオードＤ０ｐ，Ｄ０ｎを省略している。
【００４２】
出力部３２１〜３２Ｆは、出力部３２０と同様に接続された２つの出力トランジスタ及びダイオードをそれぞれ有し、各出力トランジスタはそれぞれ、駆動制御部３１から供給される駆動信号に応答してオンオフする。
【００４３】
高電位側外部端子ＹＨは高電位側の配線（以下、高電位配線）に接続されている。低電位側外部端子ＹＬは、低電位側の配線（たとえば、グランドＧＮＤ）に接続されている。
電源回路３３は、高電位配線に供給される外部電圧（駆動電圧ＶＥＸ）に基づいて、内部電圧ＶＩＨ，ＶＩＬを生成する。内部電圧ＶＩＨはたとえば５ボルト（Ｖ）であり、内部電圧ＶＩＬはたとえば３．３ボルト（Ｖ）である。駆動制御部３１は、内部電圧ＶＩＨ，ＶＩＬに基づいて動作する。なお、図示しないが、制御回路２１の駆動電圧は、Ｉ／Ｏユニット１２に含まれる電源回路などにより供給される。
【００４４】
駆動制御部３１はメモリ３１ｍを有している。メモリ３１ｍには、出力端子Ｙ０〜Ｙ１５に対する設定情報が記憶される。設定情報は、出力端子Ｙ０〜Ｙ１５に対する動作モードを含む。動作モードとして、たとえば、オープン出力モード、プッシュプル出力モードが設定される。駆動制御部３１は、メモリ３１ｍに設定された動作モード、設定情報に基づいて出力端子Ｙ０〜Ｙ１５に接続された出力部３２０〜３２Ｆを制御する。
【００４５】
次に、出力回路の各形態を説明する。
（第一実施形態）
図４は、出力端子Ｙ０に接続された出力部３２０に対する出力回路の一部を示している。
【００４６】
出力回路２３は、バッファ回路４１，４２、トランジスタＴ１１、抵抗Ｒ１１〜Ｒ１５を含む。
バッファ回路４１，４２の入力端子には制御信号Ｓ０ｐ，Ｓ０ｎが供給される。出力回路２３は、図３に示す出力信号Ｓ０と動作モードに基づいて、制御信号Ｓ０ｐ，Ｓ０ｎを生成する。バッファ回路４１，４２の高電位電源端子は、内部電圧ＶＩＬが供給される配線（以下、電源配線ＶＩＬと呼ぶ）に接続され、低電位電源端子はグランドＧＮＤに接続されている。
【００４７】
バッファ回路４１の出力端子はトランジスタＴ１１の制御端子に接続されている。トランジスタＴ１１は、たとえばＮチャネルＭＯＳトランジスタである。トランジスタＴ１１のソース端子はグランドに接続されている。トランジスタＴ１１のソース端子とゲート端子との間には抵抗Ｒ１３が接続されている。
【００４８】
トランジスタＴ１１のドレイン端子は抵抗Ｒ１２を介して出力トランジスタＴ０ｐのゲート端子（制御端子）に接続されている。また、出力トランジスタＴ０ｐの制御端子と外部電圧ＶＥＸが供給される配線（以下、高電位配線ＶＥＸと呼ぶ）との間には抵抗Ｒ１１が接続されている。
【００４９】
バッファ回路４２の出力端子は抵抗Ｒ１４を介して出力トランジスタＴ０ｎのゲート端子（制御端子）に接続されている。出力トランジスタＴ０ｎのゲート端子と内部電圧ＶＩＨが供給される配線（以下、内部配線ＶＩＨと呼ぶ）との間に抵抗Ｒ１５が接続されている。
【００５０】
図５に示すように、電源回路３３は、第１降圧回路５１と第２降圧回路５２を含む。第１降圧回路５１はたとえばスイッチング・レギュレータであり、外部電圧ＶＥＸに基づいて、内部電圧ＶＩＨを生成する。第２降圧回路はたとえば低損失型のリニア・レギュレータ（ＬＤＯ:Low DropOut）であり、内部電圧ＶＩＨに基づいて、それより低い内部電圧ＶＩＬを生成する。
【００５１】
外部電圧ＶＥＸは、外部機器に応じて供給される。たとえば、外部装置としてリレーを駆動する場合、そのリレーの動作電圧として２４ボルト（Ｖ）の外部電圧ＶＥＸが供給される。図４に示す出力トランジスタＴ０ｐ，Ｔ０ｎは、このような外部電圧ＶＥＸに対応する電気的特性（耐圧、しきい値電圧）を有している。
【００５２】
図４に示すように、バッファ回路４１は、制御信号Ｓ０ｐに基づいて、動作電圧に応じた内部電圧ＶＩＬレベルまたはグランドＧＮＤレベルの信号ＳＳ０ｐを出力する。
たとえば、バッファ回路４１は、グランドＧＮＤレベルの信号ＳＳ０ｐを出力し、トランジスタＴ１１はその信号ＳＳ０ｐに基づいてオフする。出力トランジスタＴ０ｐのゲート端子は、抵抗Ｒ１１を介して高電位配線ＶＥＸに接続されている。したがって、トランジスタＴ１１がオフすると、出力トランジスタＴ０ｐのゲート電圧は外部電圧ＶＥＸとなり、出力トランジスタＴ０ｐはオフする。
【００５３】
一方、バッファ回路４１は、内部電圧ＶＩＬレベルの信号ＳＳ０ｐを出力し、トランジスタＴ１１はその信号ＳＳ０ｐに基づいてオンする。すると、出力トランジスタＴ０ｐのゲート端子は抵抗Ｒ１２を介してグランドＧＮＤに接続される。したがって、出力トランジスタＴ０ｐのゲート電圧は、抵抗Ｒ１１，Ｒ１２の抵抗値の比により、外部電圧ＶＥＸを分圧した電圧となる。抵抗Ｒ１１，Ｒ１２の抵抗値は、出力トランジスタＴ０ｐのしきい値電圧に基づいて、出力トランジスタＴ０ｐがオンするように設定されている。たとえば、抵抗Ｒ１１，Ｒ１２の抵抗値は、出力トランジスタＴ０ｐの電気的特性に応じて、ゲート−ソース間電圧Ｖｇｓを−４．５ボルト（Ｖ）〜−２０（Ｖ）の範囲とするように設定されている。
【００５４】
このように、出力回路２３は、内部電圧ＶＩＬレベルまたはグランドＧＮＤレベルの信号ＳＳ０ｐに基づいて、外部電圧ＶＥＸが供給される出力トランジスタＴ０ｐをオンオフ制御するように、論理反転及びレベルシフトを行う。つまり、出力回路２３は、信号ＳＳ０ｐを論理反転及びレベルシフトして外部電圧ＶＥＸレベルの駆動信号Ｋ０ｐを生成する。出力トランジスタＴ０ｐは、その駆動信号Ｋ０ｐによりオンオフする。
【００５５】
図４に示すように、バッファ回路４２は、制御信号Ｓ０ｎに基づいて、動作電圧に応じた内部電圧ＶＩＬレベルまたはグランドＧＮＤレベルの信号ＳＳ０ｎを出力する。
たとえば、バッファ回路４２は、グランドＧＮＤレベルの信号ＳＳ０ｎを出力する。出力トランジスタＴ０ｎのしきい値電圧はたとえば４．５ボルト（Ｖ）である。出力トランジスタＴ０ｎは、グランドＧＮＤレベルの信号ＳＳ０ｎ（駆動信号Ｋ０ｎ）に基づいてオフする。
【００５６】
一方、バッファ回路４２は、内部電圧ＶＩＬレベルの信号ＳＳ０ｎを出力する。すると、出力トランジスタＴ０ｎのゲート電圧は、その信号ＳＳ０ｎに基づいて、内部電圧ＶＩＬレベルまで上昇する。出力トランジスタＴ０ｎのゲート端子は、抵抗Ｒ１５により内部電圧ＶＩＨにプルアップされている。したがって、出力トランジスタＴ０ｎのゲート電圧は、信号ＳＳ０ｎのレベル（内部電圧ＶＩＬレベル）と内部電圧ＶＩＨの電位差と、抵抗Ｒ１５，Ｒ１４の抵抗値に応じて上昇する。そして、ゲート電圧がしきい値電圧を超えると、出力トランジスタＴ０ｎがオンする。このように、バッファ回路４２により出力トランジスタＴ０ｎのゲート電圧をグランドＧＮＤレベルから内部電圧ＶＩＬレベルまで速やかに上昇させた後、抵抗Ｒ１５，Ｒ１４により上昇させることにより、速やかに出力トランジスタＴ０ｎをオンする。
【００５７】
出力回路２３における動作モードを説明する。
上記したように、出力回路２３には、動作モードとして、オープン出力モード、プッシュプル出力モードが設定される。
【００５８】
［オープン出力モード］
オープン出力モードにおいて、駆動制御部３１は、端子情報に応じて、２つの出力トランジスタのうち、一方の出力トランジスタをオフし、他方の出力トランジスタをオンオフ制御する。端子情報として、「ソース」または「シンク」が設定される。
【００５９】
端子情報として「シンク」が設定された出力端子において、その出力端子に接続される出力部に含まれる２つの出力トランジスタのうち、高電位側外部端子ＹＨに接続された出力トランジスタをオフする。そして、低電位側外部端子ＹＬに接続された出力トランジスタをオンオフ制御する。
【００６０】
図６（ａ）は、出力端子Ｙ０に対して「シンク」が設定された出力部３２０の動作状態を示す。この場合、図３に示す出力トランジスタＴ０ｐは、オフされている。したがって、図６（ａ）に示すように、出力部３２０は、出力端子Ｙ０と低電位側外部端子ＹＬの間に接続された出力トランジスタＴ０ｎを有するオープンドレイン回路として働く。
【００６１】
高電位側外部端子ＹＨと低電位側外部端子ＹＬの間には外部電源ＥＶが接続される。その外部電源ＥＶのプラス側端子と出力端子Ｙ０の間に駆動対象の負荷１００が接続される。
【００６２】
駆動制御部３１は、駆動信号Ｋ０ｎを出力する。出力トランジスタＴ０ｎがオンすると、出力端子Ｙ０に接続された負荷１００から出力トランジスタＴ０ｎを介してシンク電流Ｉ０ｎを流し、負荷１００を駆動する。
【００６３】
一方、端子情報として「ソース」が設定された出力端子において、その出力端子に接続される出力部に含まれる２つの出力トランジスタのうち、低電位側外部端子ＹＬに接続された出力トランジスタをオフする。そして、高電位側外部端子ＹＨに接続された出力トランジスタをオンオフ制御する。
【００６４】
図６（ｂ）は、出力端子Ｙ０に対して「ソース」が設定された出力部３２０の動作状態を示す。この場合、図３に示す出力トランジスタＴ０ｎは、オフされている。したがって、図６（ｂ）に示すように、出力部３２０は、高電位側外部端子ＹＨと出力端子Ｙ０の間に接続された出力トランジスタＴ０ｐを有するオープンドレイン回路として働く。
【００６５】
高電位側外部端子ＹＨと低電位側外部端子ＹＬの間には外部電源ＥＶが接続される。出力端子Ｙ０と外部電源ＥＶのマイナス側端子の間に駆動対象の負荷１００が接続される。
駆動制御部３１は、駆動信号Ｋ０ｐを出力する。出力トランジスタＴ０ｐがオンすると、出力トランジスタＴ０ｐを介して出力端子Ｙ０に接続された負荷１００にソース電流Ｉ０ｐを供給し、負荷１００を駆動する。
【００６６】
［プッシュプル出力モード］
プッシュプル出力モードにおいて、駆動制御部３１は、端子情報に応じて、２つの出力トランジスタを相補的にオンオフ制御する。端子情報として、論理情報（「正論理モード」または「負論理モード」）が設定される。論理情報は、出力信号の論理値に対する出力端子の論理値を示す。駆動制御部３１は、論理情報に基づいて、出力信号に対する出力端子の論理値を論理情報に対応するように出力トランジスタを制御する。詳しくは、駆動制御部３１は、「正論理モード」の端子情報に基づいて、出力端子の論理値を出力信号の論理値と等しくするように、出力トランジスタを制御する。また、駆動制御部３１は、「負論理モード」の端子情報に基づいて、出力端子の倫理値を出力信号の論理値に対して反転するように、出力トランジスタを制御する。
【００６７】
「正論理モード」が設定された場合。
図７（ａ）に示すように、高電位側外部端子ＹＨと低電位側外部端子ＹＬの間には外部電源ＥＶが接続される。出力端子Ｙ０と外部電源ＥＶのマイナス側端子の間に駆動対象の負荷１００が接続される。
【００６８】
図７（ｂ）に示すように、駆動制御部３１は、論理値「０」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオフし、出力トランジスタＴ０ｎをオンする。これにより、出力端子Ｙ０は、グランドＧＮＤレベル、つまり論理値「０」（Ｌレベル）となる。つぎに、駆動制御部３１は、論理値「１」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオンし、出力トランジスタＴ０ｎをオフする。これにより、出力端子Ｙ０は、外部電圧ＶＥＸレベル、つまり論理値「１」（Ｈレベル）となる。このとき、図７（ａ）に示すように、出力端子Ｙ０から負荷１００に対して電流Ｉ０ｐを流し、負荷１００を駆動する。
【００６９】
次に、図７（ｂ）に示すように、駆動制御部３１は、論理値「０」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオフし、出力トランジスタＴ０ｎをオンする。このとき、図７（ａ）に破線にて示すように、負荷１００から出力トランジスタＴ０ｎを介して電流Ｉ０ｎが流れる。この電流Ｉ０ｎにより、出力端子Ｙ０に接続された負荷１００の端子における電位が短時間でグランドＧＮＤレベルに低下する。
【００７０】
たとえば、論理値「０」の出力信号Ｓ０に基づいて出力端子Ｙ０をオープン状態とする場合、出力端子Ｙ０の電位は、図７（ｂ）に示すように、リーク等によって徐々に低下する。その電位の低下によって図７（ａ）に示す負荷１００が停止する。したがって、動作モードをプッシュプル出力モードとすることにより、出力信号Ｓ０に対して、正論理にて接続された負荷１００が速やかに停止（オフ）する。
【００７１】
「負論理モード」が設定された場合。
図８（ａ）に示すように、高電位側外部端子ＹＨと低電位側外部端子ＹＬの間には外部電源ＥＶが接続される。出力端子Ｙ０と外部電源ＥＶのプラス側端子の間に駆動対象の負荷１００が接続される。
【００７２】
図８（ｂ）に示すように、駆動制御部３１は、論理値「０」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオンし、出力トランジスタＴ０ｎをオフする。これにより、出力端子Ｙ０は、外部電圧ＶＥＸレベル、つまり論理値「１」（Ｈレベル）となる。つぎに、駆動制御部３１は、論理値「１」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオフし、出力トランジスタＴ０ｎをオンする。これにより、出力端子Ｙ０は、グランドＧＮＤレベル、つまり論理値「０」（Ｌレベル）となる。このとき、図８（ａ）に示すように負荷１００から出力トランジスタＴ０ｎを介して電流Ｉ０ｎを流し、負荷１００を駆動する。
【００７３】
次に、図８（ｂ）に示すように、駆動制御部３１は、論理値「０」の出力信号Ｓ０に基づいて、出力トランジスタＴ０ｐをオンし、出力トランジスタＴ０ｎをオフする。このとき、図８（ａ）に破線にて示すように、出力トランジスタＴ０ｐを介して負荷１００に対して電流Ｉ０ｐが流れる。この電流Ｉ０ｐにより、出力端子Ｙ０に接続された負荷１００の端子における電位が短時間で外部電圧ＶＥＸレベルに上昇する。
【００７４】
たとえば、論理値「０」の出力信号Ｓ０に基づいて出力端子Ｙ０をオープン状態とする場合、出力端子Ｙ０の電位は、図８（ｂ）に示すように、リーク等によって徐々に上昇する。その電位の低下によって図８（ａ）に示す負荷１００が停止する。したがって、動作モードをプッシュプル出力モードとすることにより、出力信号Ｓ０に対して、負論理にて接続された負荷１００が速やかに停止（オフ）する。
【００７５】
図３に示す駆動制御部３１のメモリ３１ｍには、端子情報として、出力信号に対応させる出力端子を示す割付情報が設定される。割付情報は、出力端子に対する出力信号の割り付けを示す情報である。駆動制御部３１は、割付情報に基づいて、出力信号に対応付けられた出力端子に接続された出力部を、上記の動作モードに応じて制御する。
【００７６】
図９（ａ）は、メモリ３１ｍに設定された端子情報（割付情報を含む）の一例であり、割付情報に基づく入力信号と出力端子の割り付け状態と、出力端子に対する出力モードの一例を示す。なお、入力信号は駆動制御部３１における入力を示すものであり、これらは図３に示す制御回路２１から出力される出力信号である。以下の説明において、駆動制御部３１の動作を示すため、入力信号を用いる場合がある。
【００７７】
たとえば、出力信号Ｓ０に対して、出力端子Ｙ０が割り付けられ、その出力端子Ｙ０に対して、「シンク」の出力モード、つまりオープン出力モードであって「シンク」が設定されている。駆動制御部３１は、出力端子Ｙ０に接続された出力部３２０（図３参照）を、出力信号Ｓ０に基づいて「シンク」にて制御する。つまり、図３において、駆動制御部３１は、出力部３２０の出力トランジスタＴ０ｐをオフし、出力トランジスタＴ０ｎを出力信号Ｓ０に応じてオンオフする。
【００７８】
図９（ａ）に示すように、入力信号Ｓ８に対して、出力端子Ｙ８が割り付けられ、その出力端子Ｙ８に対して、「プッシュプル（＋）」の出力モード、つまりプッシュプル出力モードであって「正論理モード」が設定されている。図３において、駆動制御部３１は、入力信号Ｓ８に基づいて、出力端子Ｙ８に接続された出力部３２８を「プッシュプル出力モード」かつ「正論理モード」にて制御する。なお、図９（ａ）において、「プッシュプル（−）」は、プッシュプル出力モードであって「負論理モード」が設定されていることを示す。
【００７９】
また、図９（ｂ）は、メモリ３１ｍに設定された端子情報（割付情報を含む）の別の例であり、割付情報に基づく入力信号と出力端子の割り付け状態と、出力端子に対する出力モードの別の例を示す。この例では、１つの入力信号に対して２つの出力端子が割り付けられている。
【００８０】
たとえば、入力信号Ｓ８に対して、２つの出力端子Ｙ８，Ｙ１２が割り付けられている。出力端子Ｙ８に対して、「プッシュプル（＋）」の出力モード、つまりプッシュプル出力モードであって「正論理モード」が設定されている。一方、出力端子Ｙ１２に対して、「プッシュプル（−）」の出力モード、つまりプッシュプル出力モードであって「負論理モード」が設定されている。
【００８１】
図３において、駆動制御部３１は、入力信号Ｓ８に基づいて、出力端子Ｙ８に接続された出力部３２８を「プッシュプル出力モード」かつ「正論理モード」にて制御するとともに、出力端子Ｙ１２に接続された出力部３２Ｃを「プッシュプル出力モード」かつ「正論理モード」にて制御する。
【００８２】
図１０は、図９（ｂ）に示す割付情報に基づく出力回路に対する外部機器の接続例を示す。
出力端子Ｙ８と出力端子Ｙ１２の間に外部機器の入力素子１０１が接続されている。入力素子１０１は、たとえばフォトカプラであり、発光素子１０１ａ（たとえばフォトダイオード）と受光素子（フォトトランジスタ）（図示略）を含む。図１０において、出力端子Ｙ８と出力端子Ｙ１２の間に入力素子１０１の発光ダイオードが接続されている。
【００８３】
出力部３２８は、出力トランジスタＴ８ｐ，Ｔ８ｎを含む。出力部３２Ｃは、出力トランジスタＴＣｐ，ＴＣｎを含む。駆動制御部３１は、出力部３２８の出力トランジスタＴ８ｐ，Ｔ８ｎを入力信号Ｓ８と同相にて制御するとともに、出力部３２Ｃの出力トランジスタＴＣｐ，ＴＣｎを入力信号Ｓ８と逆相にて制御する。詳述すると、駆動制御部３１は、論理値「１」の出力信号Ｓ８に基づいて、出力部３２８の出力トランジスタＴ８ｐをオンし、出力トランジスタＴ８ｎをオフするとともに、出力部３２Ｃの出力トランジスタＴＣｐをオフし、出力トランジスタＴＣｎをオンする。すると、出力部３２８の出力トランジスタＴ８ｐを介して入力素子１０１に対してソース電流が流れ、出力部３２Ｃの出力トランジスタＴＣｎを介して入力素子１０１からシンク電流が流れる。これにより、入力素子１０１の発光素子に電流が流れ、入力素子１０１がオンする。
【００８４】
一方、駆動制御部３１は、論理値「０」の出力信号Ｓ８に基づいて、出力部３２８の出力トランジスタＴ８ｐをオフし、出力トランジスタＴ８ｎをオンするとともに、出力部３２Ｃの出力トランジスタＴＣｐをオンし、出力トランジスタＴＣｎをオフする。すると、出力部３２８の出力トランジスタＴ８ｎを介して入力素子１０１からシンク電流が流れ、出力部３２Ｃの出力トランジスタＴＣｐを介して入力素子１０１にソース電流が流れる。これらの電流により、入力素子１０１がオフする。
【００８５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）出力回路２３は駆動制御部３１と出力部３２０を有している。出力部３２０は、出力端子Ｙ０と高電位側外部端子ＹＨとの間に接続された出力トランジスタＴ０ｐと、出力端子Ｙ０と低電位側外部端子ＹＬとの間に接続された出力トランジスタＴ０ｎとを有している。駆動制御部３１は、動作モードと出力信号Ｓ０とに基づいて、出力トランジスタＴ０ｐと出力トランジスタＴ０ｎとをオンオフ制御する。このように、動作モードの設定に応じて出力トランジスタＴ０ｐと出力トランジスタＴ０ｎとを制御することで、出力端子Ｙ０に接続される種々の外部装置を駆動することができる。
【００８６】
（１−２）出力トランジスタＴ０ｎのゲート電圧は、バッファ回路４２により内部電圧ＶＩＬまで速やかに上昇した後、抵抗Ｒ１４，Ｒ１５により内部電圧ＶＩＨまで引き上げられる。このため、出力信号Ｓ０の変化に対してゲート電圧が速やかに変化し、出力トランジスタＴ０ｎをオン制御することができる。
【００８７】
（１−３）出力回路２３は、複数の出力端子Ｙ０〜Ｙ１５にそれぞれ接続された出力部３２０〜３２Ｆを有している。各出力部３２０〜３２Ｆは、出力端子Ｙ０と高電位側外部端子ＹＨの間に接続された出力トランジスタと、出力端子Ｙ０と低電位側外部端子ＹＬの間に接続された出力トランジスタを有している。駆動制御部３１は、各出力部３２０〜３２Ｆの出力トランジスタを動作モードに応じて制御する。このように、複数の出力端子Ｙ０〜Ｙ１５に接続された外部機器を動作モードに応じて容易に制御することができる。
【００８８】
（１−４）駆動制御部３１には、正論理モードまたは負論理モードが設定される。駆動制御部３１は、出力信号Ｓ０に出力端子Ｙ０が正論理モード又は負論理モードに応じた論理値となるように出力トランジスタＴ０ｐ，Ｔ０ｎを制御する。このように、出力端子Ｙ０に接続された外部装置に応じて正論理モードまたは負論理モードを設定することで、外部装置に応じた形態にて出力端子Ｙ０の論理値を制御することができる。
【００８９】
尚、上記第一実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、駆動制御部３１に対する割付情報を適宜変更してもよい。
図１１に示すように、出力信号Ｓ０〜Ｓ３に対して出力端子Ｙ４〜Ｙ７を割り付け、入力信号Ｓ４〜Ｓ７に対して出力端子Ｙ０〜Ｙ３を割り付けるようにしてもよい。つまり、この例では、出力端子Ｙ０〜Ｙ３と出力端子Ｙ４〜Ｙ７を入れ替える（スワップ）して割り付けている。
【００９０】
・・上記実施形態に対し、１つの入力信号を２つ以上の出力端子に対して割り付けするようにしてもよい。なお、複数の出力端子に対して互いに同じ論理値とするように正論理モードまたは負論理モードを設定してもよい。
【００９１】
・上記実施形態では、４つの出力端子に対して同一の動作モード等を設定したが、動作モード等を設定する出力端子の数を適宜変更してもよい。たとえば、出力端子毎に動作モードを設定してもよい。また、８つの出力端子に対して同一の動作モードを設定してもよい。
【００９２】
（第二実施形態）
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
【００９３】
図１２は、本実施形態の出力回路２３ａの一部であり、出力トランジスタＴ０ｐの制御に係る回路部分を示す。
駆動制御部３１ａにおいて、バッファ回路４１の出力端子はトランジスタＴ１２の制御端子（ゲート端子）に接続されている。トランジスタＴ１２はたとえばＮチャネルＭＯＳトランジスタである。トランジスタＴ１２のドレイン端子は出力トランジスタＴ０ｐのゲート端子に接続され、トランジスタＴ１２のソース端子はダイオードＤ１０のアノードに接続されている。ダイオードＤ１０のカソードは電圧検知回路３４に接続されている。トランジスタＴ１２のソース端子とゲート端子の間に抵抗Ｒ１６が接続されている。
【００９４】
図１２において、ダイオードＤ１０，Ｄ１１，Ｄ１２のカソードは互いに接続され、電圧検知回路３４に接続されている。ダイオードＤ１１，Ｄ１２のアノードは、他の出力部の出力トランジスタのゲート端子に接続されたトランジスタ（上記のトランジスタＴ１２）のソース端子に接続される。なお、本実施形態の出力回路２３ａは、第一実施形態の出力回路２３と同様に、出力端子Ｙ０〜Ｙ１５に接続された出力部３２０〜３２Ｆ（図３参照）を有している。したがって、出力回路２３ａは、出力部３２０〜３２Ｆに対応するダイオードを有しているが、図１２において３つのダイオードＤ１０〜Ｄ１２を示し、他のダイオードを省略している。
【００９５】
電圧検知回路３４は、トランジスタＴ２１，Ｔ２２、抵抗Ｒ２１〜Ｒ２３、コンデンサＣ２１を含む。トランジスタＴ２１，Ｔ２２は、たとえばＮＰＮトランジスタである。
抵抗Ｒ２１の一端は高電位配線ＶＥＸに接続され、抵抗Ｒ２１の他端は抵抗Ｒ２２を介してグランドＧＮＤに接続されている。抵抗Ｒ２２には並列にコンデンサＣ２１が接続されている。抵抗Ｒ２１と抵抗Ｒ２２の間の接続点はトランジスタＴ２１のベース端子に接続されている。トランジスタＴ２１のコレクタ端子はトランジスタＴ２２のベース端子に接続され、トランジスタＴ２１のエミッタ端子はグランドＧＮＤに接続されている。また、トランジスタＴ２２のベース端子は抵抗Ｒ２３を介して高電位配線ＶＥＸに接続されている。トランジスタＴ２２のコレクタ端子はダイオードＤ１０のカソードに接続され、トランジスタＴ２２のエミッタ端子はグランドＧＮＤに接続されている。
【００９６】
電圧検知回路３４は、外部電圧ＶＥＸに基づいて、ダイオードＤ１０のカソード、つまりトランジスタＴ１２のソース端子をグランドＧＮＤに対して接離する。
外部電圧ＶＥＸは、出力端子Ｙ０に接続される外部機器に応じて高電位側外部端子ＹＨと低電位側外部端子ＹＬに接続される外部電源により供給される。外部電圧ＶＥＸは、たとえば５ボルト（Ｖ），１２Ｖ，２４Ｖである。
【００９７】
上記の出力回路２３ａの作用を説明する。
抵抗Ｒ２１，Ｒ２２の抵抗値は、外部電圧ＶＥＸに応じてトランジスタＴ２１をオンオフするように設定されている。たとえば、抵抗Ｒ２１，Ｒ２２の抵抗値は、低い外部電圧ＶＥＸ（５Ｖ）のとき、トランジスタＴ２１のベース電圧がトランジスタＴ２１のしきい値電圧より低くなるように設定される。ベース電圧がしきい値電圧より低いとき、トランジスタＴ２１はオフする。トランジスタＴ２１のコレクタ端子はトランジスタＴ２２のベース端子に接続され、トランジスタＴ２２のベース端子は抵抗Ｒ２３により外部電圧ＶＥＸにプルアップされている。したがって、トランジスタＴ２１がオフすると、トランジスタＴ２２はオンする。このトランジスタＴ２２のオンにより、ダイオードＤ１０のカソード、つまりトランジスタＴ１２のソース端子はグランドＧＮＤに接続される。
【００９８】
高い外部電圧ＶＥＸ（１２Ｖ、２４Ｖ）が供給されるとき、トランジスタＴ２１のベース電圧はしきい値電圧より高くなり、トランジスタＴ２１はオンする。すると、トランジスタＴ２２のベース電圧はグランドＧＮＤレベルとなり、トランジスタＴ２２はオフする。このトランジスタＴ２２のオフにより、トランジスタＴ１２のソース端子はグランドＧＮＤから切り離される。
【００９９】
上記バッファ回路４１の出力端子は、トランジスタＴ１１のゲート端子に接続され、そのトランジスタＴ１１のドレイン端子は抵抗Ｒ１２を介して出力トランジスタＴ０ｐのゲート端子に接続されている。低い外部電圧ＶＥＸ（５Ｖ）が供給される場合、トランジスタＴ１１をオンしても、出力トランジスタＴ０ｐのゲート−ソース間電圧Ｖｇｓをしきい値電圧（たとえば−４．５Ｖ）以下にすることができない。つまり、出力トランジスタＴ０ｐをオンすることができない。
【０１００】
本実施形態において、トランジスタＴ１２のドレイン端子は出力トランジスタＴ０ｐのゲート端子に直接接続されている。そして、電圧検知回路３４は、低い外部電圧ＶＥＸに応じてトランジスタＴ１２のソース端子をグランドＧＮＤに接続する。したがって、トランジスタＴ１２をオンすることにより、出力トランジスタＴ０ｐのゲート−ソース間電圧Ｖｇｓがしきい値電圧以下となり、出力トランジスタＴ０ｐがオンする。
【０１０１】
なお、高い外部電圧ＶＥＸ（２４Ｖ）が供給されるとき、電圧検知回路３４は、トランジスタＴ１２のソース端子をグランドＧＮＤから切り離す。そして、出力トランジスタＴ０ｐは、ゲート端子に抵抗Ｒ１２を介して接続されたトランジスタＴ１１によりオンオフする。トランジスタＴ１２のソース端子をフローティングとすることで、出力トランジスタＴ０ｐのゲート−ソース間電圧Ｖｇｓが低くなりすぎるのを防ぐ。
【０１０２】
図１３は、出力回路２３ａに含まれる電源回路３３ａを示す。
電源回路３３ａは、第１降圧回路５１、第２降圧回路５２、電圧検知回路５３を有している。第１降圧回路５１は、たとえばスイッチング・レギュレータであり、外部電圧ＶＥＸに基づいて内部電圧ＶＩＨを生成する。第２降圧回路５２はたとえば低損失型のリニア・レギュレータ（ＬＤＯ:Low DropOut）であり、内部電圧ＶＩＨに基づいて内部電圧ＶＩＬを生成する。
【０１０３】
電圧検知回路５３は、トランジスタＴ３１〜Ｔ３３、抵抗Ｒ３１〜Ｒ３５を有している。トランジスタＴ３１，Ｔ３２はたとえばＮＰＮトランジスタであり、トランジスタＴ３３はたとえばＰＮＰトランジスタである。外部電圧ＶＥＸは抵抗Ｒ３１の一端に供給され、抵抗Ｒ３１の他端は抵抗Ｒ３２を介してグランドＧＮＤに接続されている。抵抗Ｒ３１と抵抗Ｒ３２の間の接続点はトランジスタＴ３１のベース端子に接続されている。トランジスタＴ３１のコレクタ端子はトランジスタＴ３２のベース端子に接続され、トランジスタＴ３１のエミッタ端子はグランドＧＮＤに接続されている。トランジスタＴ３２のベース端子は抵抗Ｒ３３により外部電圧ＶＥＸにプルアップされている。トランジスタＴ３２のコレクタ端子は抵抗Ｒ３４を介してトランジスタＴ３３のベース端子に接続され、トランジスタＴ３２のエミッタ端子はグランドＧＮＤに接続されている。トランジスタＴ３３のベース端子は抵抗Ｒ３４を介してトランジスタＴ３３のエミッタ端子に接続されている。そして、トランジスタＴ３３のエミッタ端子には外部電圧ＶＥＸが供給される。トランジスタＴ３３のコレクタ端子は第２降圧回路５２の入力端子（ＶＩＮ）に接続されている。
【０１０４】
この電源回路３３ａの作用を説明する。
抵抗Ｒ３１，Ｒ３２の抵抗値は、外部電圧ＶＥＸに応じてトランジスタＴ３１をオンオフするように設定されている。たとえば、抵抗Ｒ３１，Ｒ３２の抵抗値は、低い外部電圧ＶＥＸ（５Ｖ）のとき、トランジスタＴ３１のベース電圧がトランジスタＴ３１のしきい値電圧より低くなるように設定される。ベース電圧がしきい値電圧より低いとき、トランジスタＴ３１はオフする。トランジスタＴ３１のコレクタ端子はトランジスタＴ３２のベース端子に接続され、トランジスタＴ３２のベース端子は抵抗Ｒ３３により外部電圧ＶＥＸにプルアップされている。したがって、トランジスタＴ３１がオフすると、トランジスタＴ３２はオンする。このトランジスタＴ３２のオンにより、トランジスタＴ３３のベース電圧が低くなり、トランジスタＴ３３がオンする。このオンしたトランジスタＴ３３により外部電圧ＶＥＸが内部電圧ＶＩＨとして生成される。
【０１０５】
図４に示すように、内部電圧ＶＩＨは出力トランジスタＴ０ｎをオンするために必要な電圧であり、出力トランジスタＴ０ｎのしきい値電圧より高い電圧（たとえば５Ｖ）である。したがって、低い外部電圧ＶＥＸ（５Ｖ）が供給されるとき、第１降圧回路５１は所定の内部電圧ＶＩＨを生成することができない。そして、第２降圧回路５２により生成される内部電圧ＶＩＬは、図３に示す駆動制御部３１に必要な電圧（たとえば３．３Ｖ）より低くなる。
【０１０６】
本実施形態の電源回路３３ａは、低い外部電圧ＶＥＸに基づいてトランジスタＴ３３をオンする。これにより外部電圧ＶＥＸ（５Ｖ）が内部電圧ＶＩＨとして第２降圧回路５２に供給される。したがって、第２降圧回路５２は、所定の内部電圧ＶＩＬ（３．３Ｖ）を生成する。
【０１０７】
以上記述したように、本実施形態によれば、上記実施形態の効果に加え、以下の効果を奏する。
（２−１）駆動制御部３１ａは、出力トランジスタＴ０ｐのゲート端子に抵抗Ｒ１２を介して接続されたトランジスタＴ１１と、出力トランジスタのゲート端子に直接接続されたトランジスタＴ１２を有している。電圧検知回路３４は、外部電圧ＶＥＸに応じて、トランジスタＴ１２のソース端子をグランドＧＮＤに対して接離する。高い外部電圧ＶＥＸが供給されるとき、トランジスタＴ１１のオンオフによって出力トランジスタＴ０ｐのゲート電圧が制御され、出力トランジスタＴ０ｐがオンオフする。低い外部電圧ＶＥＸが供給されるとき、トランジスタＴ１１では出力トランジスタＴ０ｐをオンさせることができない場合がある。この点、トランジスタＴ１２は出力トランジスタＴ０ｐのゲート端子に直接的に接続されているため、出力トランジスタＴ０ｐのゲート電圧をグランドＧＮＤレベルまで引き下げる。これにより、低い外部電圧ＶＥＸに応じて出力トランジスタＴ０ｐをオンオフ制御することができる。
【０１０８】
（２−２）電源回路３３ａは、第１降圧回路５１、第２降圧回路５２、電圧検知回路５３を有している。電圧検知回路５３は、高い外部電圧ＶＥＸに応じてトランジスタＴ３３をオフする。これによって、第２降圧回路５２は、第１降圧回路５１により供給される内部電圧ＶＩＨに基づいて内部電圧ＶＩＬを生成する。低い外部電圧ＶＥＸが供給されるとき、第１降圧回路５１な所定の内部電圧ＶＩＨを生成することが出来ない場合がある。電圧検知回路５３は、低い外部電圧ＶＥＸに応じてトランジスタＴ３３をオンする。これにより、外部電圧ＶＥＸが内部電圧ＶＩＨとして第２降圧回路５２に供給され、第２降圧回路５２から所定の内部電圧ＶＩＬを生成することができる。
【０１０９】
（第三実施形態）
なお、この実施形態において、上記実施形態と同じ構成部材については同じ符号を付してその説明を省略する。
【０１１０】
図１４（ａ）は本実施形態の出力回路２３ｂの一部であり、出力トランジスタＴ０ｐの制御に係る回路部分を示す。
駆動制御部３１ｂは、第一実施形態の部材に加え、トランジスタＴ１３、抵抗Ｒ１７，Ｒ１８、コンデンサＣ１１を有している。トランジスタＴ１３は、たとえばＰチャネルＭＯＳトランジスタである。
【０１１１】
バッファ回路４１の出力端子は、コンデンサＣ１１を介してトランジスタＴ１３のゲート端子に接続されている。コンデンサＣ１１には抵抗Ｒ１８が並列に接続されている。トランジスタＴ１３のゲート端子は抵抗Ｒ１７により外部電圧ＶＥＸにプルアップされている。トランジスタＴ１３のソース端子には外部電圧ＶＥＸが供給され、トランジスタＴ１３のドレイン端子は出力トランジスタＴ０ｐのゲート端子に接続されている。
【０１１２】
この出力回路２３ｂの作用を説明する。
図１４（ｂ）に示すように、トランジスタＴ１１のゲート電圧Ｖ１１は、図１４（ａ）に示すバッファ回路４１の出力信号に基づいてＨレベルであり、トランジスタＴ１１はオンしている。このとき、トランジスタＴ１３のゲート端子は抵抗Ｒ１７により外部電圧ＶＥＸにプルアップされているため、ゲート電圧Ｖ１３は外部電圧ＶＥＸレベルとなり、トランジスタＴ１３はオフしている。図１４（ａ）に示す出力トランジスタＴ０ｐのゲート電圧は、オンしたトランジスタＴ１１によりしきい値電圧より低くなり、出力トランジスタＴ０ｐはオンしている。
【０１１３】
バッファ回路４１からＬレベルの信号が出力されると、図１４（ｂ）に示すように、トランジスタＴ１１のゲート電圧Ｖ１１はＬレベルとなり、トランジスタＴ１１がオフする。このとき、トランジスタＴ１３のゲート電圧Ｖ１３は、コンデンサＣ１１により引き下げられてＬレベルとなり、トランジスタＴ１３がオンする。このオンしたトランジスタＴ１３により、図１４（ａ）に示す出力トランジスタＴ０ｐのゲート端子に外部電圧ＶＥＸが供給され、出力トランジスタＴ０ｐがオフする。
【０１１４】
トランジスタＴ１３が無い場合、つまりトランジスタＴ１１をオープンドレインにて使用する場合、出力トランジスタＴ０ｐのゲート電圧は、ゲート端子を外部電圧ＶＥＸにプルアップする抵抗Ｒ１１により上昇する。出力トランジスタＴ０ｐは、ゲート端子とソース端子との間に寄生容量を含み、その寄生容量と抵抗Ｒ１１の抵抗値に応じてゲート電圧が徐々に上昇する。このため、バッファ回路４１に供給される制御信号Ｓ０ｐの変化に対して、出力トランジスタＴ０ｐのオフするタイミングに遅れが生じる。
【０１１５】
これに対し、本実施形態では、トランジスタＴ１３により出力トランジスタＴ０ｐのソース端子とゲート端子の間を短絡する。したがって、出力トランジスタＴ０ｐのゲート電圧は速やかに上昇し、出力トランジスタＴ０ｐがオフする。
【０１１６】
そして、トランジスタＴ１３のゲート端子は抵抗Ｒ１７により外部電圧ＶＥＸにプルアップされている。したがって、トランジスタＴ１３のゲート電圧Ｖ１３は、抵抗Ｒ１７に流れる電流によって外部電圧ＶＥＸまで上昇し、トランジスタＴ１３がオフする。
【０１１７】
つまり、このトランジスタＴ１３は、制御信号Ｓ０ｐの変化に応じて一定期間オンし、出力トランジスタＴ０ｐをオフする。
なお、図１４（ｂ）において、トランジスタＴ１３のゲート電圧Ｖ１３は、図１４（ａ）に示すバッファ回路４１の出力信号ＳＳ０ｐがＬレベルからＨレベル（内部電圧ＶＩＬレベル）へと変化するとき、その信号に基づいて一定期間、外部電圧ＶＥＸより高くなる。しかし、このゲート電圧Ｖ１３の変化は、出力トランジスタＴ０ｐの動作に影響しないため、図１４（ｂ）では省略している。
【０１１８】
以上記述したように、本実施形態によれば、上記実施形態の効果に加え、以下の効果を奏する。
（３−１）駆動制御部３１ｂは、出力トランジスタＴ０ｐのゲート端子と高電位側外部端子ＹＨの間に接続されたトランジスタＴ１３を有している。トランジスタＴ１３のゲート端子にはコンデンサＣ１１の一端が接続され、コンデンサＣ１１の他端には、バッファ回路４１から出力される信号ＳＳ０ｐが供給される。バッファ回路４１からＨレベルの信号ＳＳ０ｐが出力されるとき、出力トランジスタＴ０ｐのゲート端子に抵抗Ｒ１２を介して接続されたトランジスタＴ１１がオンし、出力トランジスタＴ０ｐをオンする。そして、バッファ回路４１からＬレベルの信号ＳＳ０ｐが出力されると、トランジスタＴ１１はオフする。このとき、トランジスタＴ１２のゲート電圧はコンデンサＣ１１により一時的に引き下げられ、トランジスタＴ１２がオンする。トランジスタＴ１２は出力トランジスタＴ０ｐのソース端子とゲート端子との間を短絡する。これにより出力トランジスタＴ０ｐのゲート電圧が速やかに外部電圧ＶＥＸレベルとなり、出力トランジスタＴ０ｐがオフする。このように、出力トランジスタＴ０ｐを速やかにオフする、つまり制御の高速化を図ることができる。
【０１１９】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、制御回路２１は、１６ビットの出力信号Ｓｏｕｔ（Ｓ０〜Ｓ１５）を出力する。これを、時分割、たとえば１６ビットの出力信号を８ビット毎に２回に分けて、クロック信号に同期して出力するようにしてもよい。この場合、出力回路２３は、クロック信号に同期して２サイクルにて入力した出力信号に基づいて、出力端子Ｙ０〜Ｙ１５の出力部３２０〜３２Ｆを駆動する。このように、時分割にて出力信号を制御回路２１から駆動制御部３１（３１ａ，３１ｂ）に供給することで、アイソレータの数を少なくし、出力回路が占める面積を低減することができる。
【０１２０】
・上記各実施形態において、出力信号Ｓｏｕｔのビット数、出力端子ＰＯ（Ｙ０〜Ｙ１５）の数、等は一例であり、適宜変更してもよい。
・上記各実施形態では、出力回路２３と入力回路２２を含むＩ／Ｏユニット１２（図２参照）としたが、入力回路を含まない出力ユニットとしてもよい。
【符号の説明】
【０１２１】
１０…プログラマブルコントローラ、１１…ＣＰＵユニット（制御ユニット）、１２…Ｉ／Ｏユニット（出力ユニット）、２３…出力回路、３１…駆動制御部、３２０〜３２Ｆ…出力部、３３…電源回路、Ｋ０ｐ，Ｋ０ｎ…駆動信号、Ｓ０〜Ｓ１５…入力信号（出力信号）、Ｔ０ｐ…出力トランジスタ（第１出力トランジスタ）、Ｔ０ｎ…出力トランジスタ（第２出力トランジスタ）、Ｙ０〜Ｙ１６…出力端子、ＹＨ…高電位側外部端子、ＹＬ…低電位側外部端子。
【図１】
0006630538.tif 000002
【図２】
0006630538.tif 000003
【図３】
0006630538.tif 000004
【図４】
0006630538.tif 000005
【図５】
0006630538.tif 000006
【図６】
0006630538.tif 000007
【図７】
0006630538.tif 000008
【図８】
0006630538.tif 000009
【図９】
0006630538.tif 000010
【図１０】
0006630538.tif 000011
【図１１】
0006630538.tif 000012
【図１２】
0006630538.tif 000013
【図１３】
0006630538.tif 000014
【図１４】
0006630538.tif 000015