(57)【特許請求の範囲】
【請求項１】
ピクセルアレイを備える集積回路イメージセンサであって、前記ピクセルアレイは、
基板内に形成される第１の光検出器と、
前記基板内に形成されるフローティング拡散と、
前記第１の光検出器と前記フローティング拡散との間で前記基板の第１の電荷移動領域にわたり互いに隣接して配置される第１及び第２のゲート要素であって、それぞれが前記第１の電荷移動領域の第１及び第２のシリアル部を制御する、第１及び第２のゲート要素と、
前記ピクセルアレイ内で行方向に延出しかつ前記第１のゲート要素に結合される第１の行線と、
前記ピクセルアレイ内で列方向に延出しかつ前記第２のゲート要素に結合される第１の列線と、
前記第１の光検出器内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を超えるかどうかに応じて前記第１の列線上に制御パルスを条件付きでアサートする回路と、
を有する、集積回路イメージセンサ。
【請求項２】
前記ピクセルアレイは、
前記基板内に形成される第２の光検出器と、
前記第２の光検出器と前記フローティング拡散との間で前記基板の第２の電荷移動領域にわたり互いに隣接して配置される第３及び第４のゲート要素であって、それぞれが前記第２の電荷移動領域の第３及び第４のシリアル部を制御し、前記第３のゲート要素は前記第１の行線に結合される、第３及び第４のゲート要素と、
前記ピクセルアレイ内の列方向に延出しかつ前記第４のゲート要素に結合される第２の列線と、
を更に備える、請求項１に記載の集積回路イメージセンサ。
【請求項３】
前記第１及び第３のゲート要素は、連続的導電フィーチャによって形成される、請求項２に記載の集積回路イメージセンサ。
【請求項４】
前記第１の光検出器及び第２の光検出器は、ピクセルの第１の行内の各ピクセルの構成要素である、請求項２に記載の集積回路イメージセンサ。
【請求項５】
前記ピクセルアレイは、
前記基板内に形成される第３の光検出器と、
前記第３の光検出器と前記フローティング拡散との間で前記基板の第３の電荷移動領域にわたり互いに隣接して配置される第５及び第６のゲート要素であって、それぞれが前記第３の電荷移動領域の第５及び第６のシリアル部を制御し、前記第６のゲート要素は前記第１の列線に結合される、第５及び第６のゲート要素と、
前記ピクセルアレイ内の行方向に延出しかつ前記第５のゲート要素に結合される第２の行線と、
を更に備える、請求項４に記載の集積回路イメージセンサ。
【請求項６】
前記第２及び第６のゲート要素は、連続的導電フィーチャによって形成される、請求項５に記載の集積回路イメージセンサ。
【請求項７】
前記第１の光検出器及び第３の光検出器は、ピクセルの第１の列内の各ピクセルの構成要素である、請求項５に記載の集積回路イメージセンサ。
【請求項８】
前記第１のゲート要素は、前記第２のゲート要素よりも前記第１の光検出器の近くで前記第１の電荷移動領域にわたって配置され、及び前記第２のゲート要素は、前記第１のゲート要素よりも前記フローティング拡散の近くで前記第１の電荷移動領域にわたって配置される、請求項１に記載の集積回路イメージセンサ。
【請求項９】
前記第１のゲート要素と前記第２のゲート要素との間隔は、前記集積回路イメージセンサの製造に利用される製造プロセス下で、隣接するトランジスタのゲート端子間にソース／ドレインインプラントを実装するために指定される最小距離よりも小さい、請求項１に記載の集積回路イメージセンサ。
【請求項１０】
前記第１及び第２のゲート要素は、行制御信号及び列制御信号が、前記第１の行線及び前記第１の列線のそれぞれでアサートされる場合、オーバーラッピング静電界が前記第１の電荷移動領域内に形成されるように、電界効果ゲート要素を構成し、前記オーバーラッピング静電界は、前記第１の電荷移動領域内の電荷伝導チャネルの形成を実施する、請求項１に記載の集積回路イメージセンサ。
【請求項１１】
前記第１の行線での前記行制御信号の少なくとも部分として、第１の時間において部分移動パルスをアサートし、且つ第２の時間において完全移動パルスをアサートする行回路を更に備え、前記部分移動パルスは、前記第１の光検出器内に蓄積される電荷が閾値レベルを超える場合、前記第１の光検出器から前記フローティング拡散への電荷の部分移動をイネーブルし、及び前記完全移動パルスは、前記第１の光検出器から前記フローティング拡散への電荷の全移動を条件付きでイネーブルし、前記電荷の全移動は前記光検出器のリセットを実施する、請求項１０に記載の集積回路イメージセンサ。
【請求項１２】
前記部分移動パルス及び前記完全移動パルスは、振幅又は持続時間のうちの少なくとも一方に関して、互いに異なる、請求項１１に記載の集積回路イメージセンサ。
【請求項１３】
集積回路イメージセンサであって、
基板と、
複数の行制御信号線及び複数の列制御信号線と、
前記基板内に配置され、入射光に応答して電荷を蓄積する複数の感光素子と、
前記基板内に配置され、前記感光素子のそれぞれの読み出しをイネーブルする共有フローティング拡散と、
前記感光素子のそれぞれ１つと前記共有フローティング拡散との間の前記基板の領域にわたってそれぞれ配置される複数の二重制御移動ゲートであって、前記二重制御移動ゲートのそれぞれは、前記行制御信号線のうちの１本と前記列制御信号線のうちの１本との一意の各組合せによって制御される第１及び第２のゲート要素を含む、複数の二重制御移動ゲートと、
を備え、
前記感光素子内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を超えるかどうかに応じて前記列制御信号線上に制御パルスを条件付きでアサートするように構成された、集積回路イメージセンサ。
【請求項１４】
集積回路イメージセンサであって、
基板と、
複数の行制御信号線及び複数の列制御信号線と、
前記基板内に配置され、入射光に応答して電荷を蓄積する複数の感光素子と、
前記基板内に配置され、前記感光素子のそれぞれの読み出しをイネーブルする共有フローティング拡散と、
前記感光素子のそれぞれ１つと前記共有フローティング拡散との間の前記基板の領域にわたってそれぞれ配置される複数の二重制御移動ゲートであって、前記二重制御移動ゲートのそれぞれは、前記行制御信号線のうちの１本と前記列制御信号線のうちの１本との一意の各組合せによって制御される第１及び第２のゲート要素を含む、複数の二重制御移動ゲートと、
を備え、
前記第１及び第２のゲート要素は、第１及び第２の制御信号が前記制御信号線の一意の各組合せで同時にアサートされる場合、オーバーラッピング静電界が、前記感光素子のそれぞれ１つと前記フローティング拡散との間の前記基板の前記領域内に形成されるように、電界効果ゲート要素を構成し、前記オーバーラッピング静電界は、前記感光素子の前記それぞれ１つと前記フローティング拡散との間の前記基板の前記領域内に電荷伝導チャネルの形成を生じさせ、前記電荷伝導チャネルは、前記感光素子の前記１つ内に蓄積された電荷を前記共有フローティング拡散に移動させることをイネーブルする、集積回路イメージセンサ。
【請求項１５】
集積回路イメージセンサであって、
基板と、
複数の行制御信号線及び複数の列制御信号線と、
前記基板内に配置され、入射光に応答して電荷を蓄積する複数の感光素子と、
前記基板内に配置され、前記感光素子のそれぞれの読み出しをイネーブルする共有フローティング拡散と、
前記感光素子のそれぞれ１つと前記共有フローティング拡散との間の前記基板の領域にわたってそれぞれ配置される複数の二重制御移動ゲートであって、前記二重制御移動ゲートのそれぞれは、前記行制御信号線のうちの１本と前記列制御信号線のうちの１本との一意の各組合せによって制御される第１及び第２のゲート要素を含む、複数の二重制御移動ゲートと、
を備え、
第１の間隔中に制御信号線の一意の各組合せで制御信号を同時にアサートして、集積間隔中に前記感光素子の前記１つ内に蓄積された電荷が第１の閾値を超えるか否かの判断をイネーブルする制御回路を更に備える、集積回路イメージセンサ。
【請求項１６】
前記第１の閾値を超えると判断される場合、第２の間隔中、前記制御信号線の一意の各組合せで制御信号を同時にアサートする回路を更に備える前記制御回路、前記第２の間隔中の前記制御信号線での制御信号の同時アサートにより、前記集積間隔中、前記感光素子の前記１つ内に蓄積された電荷のレベルに対応する読み出し信号の生成をイネーブルする、請求項１５に記載の集積回路イメージセンサ。
【請求項１７】
前記読み出し信号の生成をイネーブルすることに加えて、前記制御信号線の一意の各組合せでの制御信号の同時アサートは、前記感光素子の前記１つ内の続く電荷集積の準備として、前記感光素子の前記１つを初期状態にリセットし、前記第１の閾値を超えないと判断される場合、続く電荷集積は、前記集積間隔中の前記感光素子の前記１つ内に蓄積される前記電荷に関しての蓄積である、請求項１５に記載の集積回路イメージセンサ。
【請求項１８】
集積回路イメージセンサであって、
基板と、
複数の行制御信号線及び複数の列制御信号線と、
前記基板内に配置され、入射光に応答して電荷を蓄積する複数の感光素子と、
前記基板内に配置され、前記感光素子のそれぞれの読み出しをイネーブルする共有フローティング拡散と、
前記感光素子のそれぞれ１つと前記共有フローティング拡散との間の前記基板の領域にわたってそれぞれ配置される複数の二重制御移動ゲートであって、前記二重制御移動ゲートのそれぞれは、前記行制御信号線のうちの１本と前記列制御信号線のうちの１本との一意の各組合せによって制御される第１及び第２のゲート要素を含む、複数の二重制御移動ゲートと、
を備え、
前記第１のゲート要素と前記第２のゲート要素との間隔は、前記集積回路イメージセンサの製造に利用される製造プロセス下で隣接するトランジスタのゲート端子間にソース／ドレインインプラントを実装するために指定される最小距離よりも小さい、集積回路イメージセンサ。
【請求項１９】
感光素子と、基板内に配置されるフローティング拡散とを有するピクセルアレイ内の動作方法であって、
入射光に応答して、前記感光素子内に電荷を蓄積することと、
前記感光素子と前記フローティング拡散との間の前記基板の電荷移動領域にわたってシリアルに配置される各ゲート要素で、行制御信号及び列制御信号を同時にアサートすることであって、それにより、前記感光素子から前記フローティング拡散に前記基板の前記電荷移動領域を通して電荷キャリアを伝導させることができ、前記行制御信号は、前記ピクセルアレイ内の行方向に延出する行線で伝達され、及び前記列制御信号は、前記ピクセルアレイ内の列方向に延出する列線で伝達される、同時にアサートすることと、
を含み、
前記行制御信号及び前記列制御信号を同時にアサートすることは、前記感光素子内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を越えるかどうかに応じて
前記列線上に前記列制御信号を条件付きでアサートすることを含む、方法。
【請求項２０】
前記行制御信号及び前記列制御信号を同時にアサートすることは、
前記電荷が前記感光素子内に蓄積される露光間隔後、第１の間隔中、前記行制御信号及び前記列制御信号を同時にアサートすること、及び、
前記第１の間隔中に前記基板の前記電荷移動領域を通して伝導される前記電荷キャリアの数量が、前記感光素子内に蓄積された電荷が第１の閾値を超えることを示す場合、第２の間隔中、前記行制御信号及び前記列制御信号を同時にアサートすることであって、それにより、更なる電荷キャリアを前記基板の前記電荷移動領域を通して伝導できるようにするとともに、前記露光間隔中、前記感光素子の前記１つ内に蓄積される電荷のレベルに対応する読み出し信号の生成をイネーブルする、同時にアサートすること、
を含む、請求項１９に記載の方法。
【請求項２１】
前記第１の間隔中、前記行制御信号及び前記列制御信号を同時にアサートすることは、前記行制御信号及び前記列制御信号のうちの少なくとも一方を、前記行制御信号及び前記列制御信号のうちの前記少なくとも一方が前記第２の間隔中にアサートされる完全電位よりも低い部分電位でアサートすることを含む、請求項２０に記載の方法。
【請求項２２】
前記第１の間隔中、前記行制御信号及び前記列制御信号を同時にアサートすることは、前記行制御信号及び前記列制御信号のうちの少なくとも一方を、前記行制御信号及び前記列制御信号のうちの前記少なくとも一方が前記第２の間隔中にアサートされる全持続時間よりも短い部分持続時間にわたり、アサートすることを含む、請求項２０に記載の方法。
【請求項２３】
前記回路が、第１の露光間隔の間、前記第１の光検出器内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を超えた場合、前記第１の露光間隔の終わりに前記第１の列線上に制御パルスをアサートし、前記光電荷の前記レベルが前記閾値を超えない場合、前記第１の露光間隔の終わりに前記第１の列線上に制御パルスをアサートすることを控えるように構成された、請求項１に記載の集積回路イメージセンサ。
【請求項２４】
第１の露光間隔の間、前記感光素子内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を超えた場合、前記第１の露光間隔の終わりに前記列制御信号線上の制御信号をアサートし、前記光電荷の前記レベルが前記閾値を超えない場合、前記第１の露光間隔の終わりに前記列制御信号線上の制御信号をアサートすることを控えるように構成された、請求項１３に記載の集積回路イメージセンサ。
【請求項２５】
第１の露光間隔の間、前記感光素子内に集積された光電荷のレベルを検出し、光電荷の前記レベルが閾値を超えた場合、前記第１の露光間隔の終わりに前記列線上に前記列制御信号をアサートし、前記光電荷の前記レベルが前記閾値を超えない場合、前記第１の露光間隔の終わりに前記列線上に前記列制御信号をアサートすることを控える、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示は、電子イメージセンサの分野に関し、より詳細には、そのようなイメージセンサで使用されるサンプリングアーキテクチャに関する。
【背景技術】
【０００２】
背景
ＣＭＯＳ又はＣＣＤセンサ等のデジタルイメージセンサは、それぞれが、フォトセンサに入射する光子（「捕捉光」）を電荷に変換するように構成される複数の感光素子（「フォトセンサ」）を含む。次に、電荷は、各フォトセンサによって捕捉された光を表すイメージデータに変換することができる。イメージデータは、捕捉光のデジタル表現を含み、操作又は処理されて、閲覧装置に表示可能なデジタルイメージを生成し得る。イメージセンサは、光を電気信号（電荷、電圧、電流等）に変換するように構成される複数のピクセル領域（例えば、１つ又は複数のフォトセンサ及び付随する制御回路）に分割し得る物理的表面を有する集積回路（「ＩＣ」）で実施される。便宜上、イメージセンサ内のピクセル領域は、イメージピクセル（「ＩＰ」）と呼ぶこともでき、ピクセル領域又はイメージピクセルの集まりは、イメージセンサ領域と呼ばれる。イメージセンサＩＣは通常、イメージセンサ領域外のエリア、例えば、特定のタイプの制御回路、サンプリング回路、又はインタフェース回路も含む。大半のＣＭＯＳイメージセンサは、ピクセル電気信号をデジタルイメージデータに変換するＡ／Ｄ（アナログ／デジタル）回路を含む。Ａ／Ｄ回路は、イメージセンサ領域内又は周辺に配置される１つ又は複数のＡＤＣ（アナログ／デジタル変換器）であることができる。
【０００３】
図面の簡単な説明
本明細書に開示される様々な実施形態は、添付図面の図に限定ではなく例として示され、同様の参照符号は同様の要素を指す。
【図面の簡単な説明】
【０００４】
【図１】一実施形態によるイメージセンサの一部の断面を示す。
【図２】例えば、図１のレイアウトで有用な一実施形態による、複数のピクセル信号閾値を有するアナログピクセルイメージセンサの部分アレイ回路を示す。
【図３】例えば、図１及び図２の実施形態との併用に有用な一実施形態による、ピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサ読み出し回路の一例を示す。
【図４】例えば、図１の断面並びに図２及び図３を使用する一実施形態による、マルチビットアーキテクチャを有するイメージセンサシステムの回路ブロック図実施形態の一例を示す。
【図５】例えば、図１の断面並びに図２及び図３の回路を使用する一実施形態による、ＩＰアレイの周辺に配置される読み出し回路アレイを有するイメージセンサシステムアーキテクチャの回路ブロック図の別の例を示す。
【図６ａ】例えば、図２のアレイ回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。
【図６ｂ】例えば、図３の読み出し回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのプリプロセッサＩＣの上面図を示す。
【図６ｃ】一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの部分断面を示す。
【図７】一実施形態による、図３の読み出し回路等のイメージセンサ読み出し回路の動作を示す。
【図８】本明細書に記載されるシステムとの併用に有用な一実施形態によるイメージ捕捉システムでのデータフローを示す。
【図９】一実施形態による、図３の読み出し回路等のイメージセンサ読み出し回路により使用される様々な時間サンプリングポリシーを示す。
【図１０】相関二重サンプリングを併せて、非破壊的閾値超え検出動作が実行されて、条件付きリセット動作を可能にする変更４トランジスタピクセルの一実施形態を示す。
【図１１】図１０のプログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。
【図１２】対応する概略断面図が下にある図１０のフォトダイオード、移動ゲート、及びフローティング拡散の例示的な静電電位図を示す。
【図１３】対応する概略断面図が下にある図１０のフォトダイオード、移動ゲート、及びフローティング拡散の例示的な静電電位図を示す。
【図１４】プログレッシブ読み出しピクセルアレイを有するイメージセンサ３００の一実施形態を示す。
【図１５Ａ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルと組み合わせて利用し得る代替の列読み出し回路実施形態を示す。
【図１５Ｂ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルと組み合わせて利用し得る代替の列読み出し回路実施形態を示す。
【図１５Ｃ】図１０〜図１４を参照して説明したプログレッシブ読み出しピクセルと組み合わせて利用し得る代替の列読み出し回路実施形態を示す。
【図１６】図１０〜図１４の実施形態において開示される行及び列移動ゲート制御線が、追加のアレイを横切る制御線を必要とせずに、複数のデシメーションモードを可能にするように適用し得る、クワッドピクセル共有フローティング拡散イメージセンサアーキテクチャを示す。
【図１７】図１６に示されるクワッドピクセルアーキテクチャの例示的な物理的レイアウトを示す。
【図１８Ａ】図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得るカラーフィルタアレイ（ＣＦＡ）パターンを示す。
【図１８Ｂ】図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得るカラーフィルタアレイ（ＣＦＡ）パターンを示す。
【図１９】図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内の全解像度（非ビニング）モードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。
【図２０】図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内のビニングモードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。
【図２１】カラーフィルタアレイと併せた４×１クワッドピクセルブロックの集まりに関して実行し得る代替のビニング戦略を示す。
【図２２】４×１クワッドピクセルブロックの選択された列から読み出されたアナログ信号の電圧ビニングを可能にするために適用し得る列相互接続アーキテクチャを示す。
【図２３】図２１及び図２２の４×１クワッドピクセルアーキテクチャ内のビニングモード読み出し動作の例示的なタイミング図を示す。
【図２４】図２１〜図２３を参照して説明されたデシメーション（ビニング）モードで動作可能な４×１クワッドピクセルブロックのアレイを有するイメージセンサのより詳細な実施形態を示す。
【図２５Ａ】ピクセル列内の高利得部分読み出し及び略１利得全読み出しを行うために使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２５Ｂ】ピクセル列内の高利得部分読み出し及び略１利得全読み出しを行うために使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２５Ｃ】ピクセル列内の高利得部分読み出し及び略１利得全読み出しを行うために使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。
【図２６】図２５Ａのマルチ利得アーキテクチャ内のハードリセット、集積、部分読み出し、及び（条件付き）全読み出し動作中に共通ソース利得構成及びソース−フォロワ利得構成を交互に適用することを示す例示的なタイミング図を提示する。
【図２７】ピクセル列内で高利得部分読み出し及び略１利得全読み出しを行うために使用し得る利得選択可能（又はマルチ利得）読み出し回路の代替の実施形態を示す。
【図２８】上部読み出し回路と下部読み出し回路との間に配置されるピクセルアレイを有するイメージセンサの一実施形態を示す。
【図２９】イメージプロセッサ、メモリ、及びディスプレイと一緒に条件付きリセットイメージセンサを有するイメージングシステムの一実施形態を示す。
【図３０】イメージ処理動作と組み合わせた図２９のイメージングシステム内で実行し得る例示的な動作シーケンスを示す。
【図３１】図１０の条件付きリセットピクセルの実施形態と「スプリットゲート」ピクセルの実施形態とを対比する。
【図３２】図３１のスプリットゲートピクセル内の例示的なピクセルサイクル（リセット／電荷集積／読み出し）を示すタイミング図である。
【図３３】各事例での静電電位図を示し、光検出器、二重制御移動ゲート、及びフローティング拡散の概略断面図が下にある、図３１のスプリットゲートピクセルの例示的な低光及び高光動作を示す。
【図３４】図３１のスプリットゲートピクセル内の代替の閾値超え検出動作を示す。
【図３５】図３１に示される二重制御ゲートの例示的な一実装形態を示す。
【図３６】図３１の二重制御ゲート構造を実施する代替の方法を示す。
【図３７】行及び列移動ゲート制御線対が、４つのスプリットゲートピクセルのそれぞれ内の二重ゲート構造体に結合される、クワッドピクセル共有フローティング拡散イメージセンサアーキテクチャを示す。
【図３８】各二重制御ゲート構造体を介して中央に配置されたフローティング拡散の周囲に切り替え可能に結合される４つのフォトダイオードを示す、図３７のクワッドピクセルの例示的な物理的レイアウトを示す。
【図３９】各二重制御ゲート構造体を介して中央に配置されたフローティング拡散の周囲に切り替え可能に結合される４つのフォトダイオードを示す、図３７のクワッドピクセルの例示的な物理的レイアウトを示す。
【図４０】専用行移動ゲート（ＴＧｒ）線を有さない代替の実施形態によるスプリットゲートピクセルアーキテクチャを示す。
【図４１】専用行移動ゲート（ＴＧｒ）線を有さない代替の実施形態によるスプリットゲートピクセルアーキテクチャに対応するタイミング図を示す。
【図４２Ａ】二重制御ゲートのゲート要素がダイオードのｐドープ領域及びｎドープ領域のそれぞれによって形成される代替の二重制御ゲート構成を示す。
【図４２Ｂ】二重制御ゲートのゲート要素が、共有ｎドープ領域を有する背向ダイオードの各ｐドープ領域によって形成される別の代替の二重制御ゲート構成を示す。
【図４３】例えば、図２１を参照して上述したようなビニングモード又は独立ピクセルモードで動作し得るスプリットピクセルの４×１ブロック（クワッド、スプリットピクセルブロック）を示す。
【発明を実施するための形態】
【０００５】
詳細な説明
幾つかのイメージセンサでは、光子応答を表す電気情報及びピクセル領域に光が入射することから生じる電気情報（本明細書では「ピクセル信号」と呼ばれる）は、読み出し回路によってデジタルイメージデータ値に変換される。読み出し回路は、イメージセンサ内にあってもよく、又はイメージセンサ外部に配置されてもよい。幾つかの手法では、読み出し回路は、読み出し回路に隣接するか、又は近傍の１つ又は複数のピクセル領域によって使用されるために、イメージセンサ内に配置することができる。イメージセンサ外部に配置される読み出し回路では、読み出し回路に関連付けられた１つ又は複数のピクセル領域のピクセル信号は、ピクセル領域から読み出し回路に転送することができる。
【０００６】
各読み出し回路は、ピクセル領域をサンプリングし、サンプリングされたピクセル領域からピクセル信号を受信し、ピクセル信号をピクセル信号のマルチビットデジタル値表現に変換する。ピクセル信号又はピクセル信号のデジタル値表現がサンプリング閾値を超える場合、そのピクセル信号に関連付けられたピクセル領域に記憶されたピクセル信号は、リセットされる（例えば、ピクセル領域に関連付けられた感光素子をリセットすることにより）。ピクセル信号又はデジタル値がサンプリング閾値を超えない場合、そのピクセル領域に記憶されたピクセル信号はリセットされない。ピクセル領域のサンプリング及びピクセル信号がサンプリング閾値を超える場合のみのピクセル領域でのピクセル信号のリセットは、本明細書では、「条件付きリセットを用いた非破壊的サンプリング」と呼ばれる。
【０００７】
イメージセンサ概説
図１は、一実施形態において有用なイメージセンサ２５の部分断面を示す。イメージセンサ２５では、マイクロレンズアレイ１０及びカラーフィルタアレイ１２（カラーイメージングに有用）を透過した光は、イメージセンサのシリコン部２０に入射する。マイクロレンズ（又は他の集光光学系）及びカラーフィルタの使用は、任意選択的であり、ここでは、単に例示を目的として示されている。シリコン２０は、シリコンによって吸収された光子によって生成される電荷を収集するフォトダイオード（図示せず）と、フォトダイオードを動作させるアクセストランジスタ（これも図示せず）とを含む。ピクセルアレイＩＣ配線１４は、アレイ内の信号及び供給電圧のルーティングに使用される接続を提供する。示されるように、イメージセンサ２５は、光が配線層及び一次能動回路形成とは逆の集積回路の側からシリコンに入るであるため、背面照射型（ＢＳＩ）センサである。任意選択的に、ピクセルアレイＩＣ配線１４は、前面照射（ＦＳＩ）の場合、カラーフィルタアレイ１２とシリコン２０（一次能動回路形成は図１において向けられるようにシリコンの「上」内にある状態で）との間に構成することができる。
【０００８】
イメージセンサ２５は、複数のＩＰ（「イメージピクセル」）を含み、ＩＰ１〜ＩＰ３が示され、ＩＰに、マイクレンズアレイ１０のレンズによって収集された光がそれぞれ入射する。各ＩＰは、シリコン２０内に埋め込まれた１つ又は複数のフォトダイオードを含む。シリコン２０に入った少なくとも幾つかの光子は、シリコン内で電子−正孔対に変換され、結果として生じる電子（又は代替の実施形態では正孔）がＩＰによって収集される。本明細書での説明は、簡潔にするために、このプロセスを、ＩＰによるイメージデータへの光の変換と呼ぶ。イメージセンサの各ＩＰは、イメージセンサの表面エリアの一部を表し、イメージセンサのＩＰは、列及び行の様々なアレイに編成し得る。ＣＭＯＳ又はＣＣＤイメージピクセル技術では、各ＩＰ（例えば、各フォトセンサ）は、ＩＰに入射した光を電荷に変換し、電荷を電圧又は電流に変換するように較正される読み出し回路を含む。一実施形態では、イメージセンサの各ＩＰによって捕捉された光は、関連付けられたデジタルイメージのイメージデータの１ピクセルを表すが、他の実施形態では、複数のＩＰからのイメージデータが結合されて、より少数（１つ又は複数）のピクセルを表す（ダウンスケーリング）。
【０００９】
イメージセンサ２５は、ＩＰアレイ外部に構成要素を含み得る。同様に、ＩＰアレイの部分は、光を電荷に変換しない構成要素を含み得る。全体としてＩＰによって定義される領域はイメージセンサ領域と呼ばれる。本明細書に記載されるように、イメージセンサは、増幅器、アナログ／デジタル変換器（「ＡＤＣ」）、コンパレータ、コントローラ、カウンタ、蓄積器、レジスタ、トランジスタ、フォトダイオード等を含み得る。異なるアーキテクチャでは、これらの構成要素の幾つかは、イメージセンサ領域内又は外に配置し得、幾つかの構成要素は、付随する集積回路に配置し得る。これらの実施形態では、レンズ（マイクロレンズアレイ１０のレンズ等）は、例えば、増幅器、コンパレータ、コントローラ、及び他の構成要素ではなくＩＰ内の実際の感光素子に光を向けるように構成し得る。
【００１０】
上述したように、イメージセンサは、複数のＩＰのアレイを含み得る。各ＩＰは、光（例えば、１つ又は複数の光子）に応答して、対応する電荷を捕捉して蓄える。一実施形態では、ＩＰをサンプリングするに当たり、ＩＰに蓄えられた電荷のピクセル信号表現がサンプリング閾値を超える場合、ピクセル信号は、ピクセル信号を表すデジタル値に変換され、ＩＰに蓄えられた電荷はリセットされる。代替的には、ＩＰをサンプリングするに当たり、ＩＰに蓄えられた電荷のピクセル信号表現は、ピクセル信号のデジタル値表現に変換され、デジタル値がサンプリング閾値を超える場合、ＩＰに蓄えられた電荷はリセットされる。他の実施形態では、アナログ／デジタル変換が開始され、閾値を超えるか否かを判断するのに十分な変換が完了した場合、変換を続けるか否かが判断される。例えば、連続近似レジスタ（「ＳＡＲ」）ＡＤＣでは、閾値が最上位ビットパターンに等しい場合、パターンが分解されるとすぐに、変換を続け、ピクセルのリセットを実行するか、それとも変換を止めるかを判断することができる。ピクセル信号又はピクセル信号のデジタル値表現がサンプリング閾値を超えるか否かの判断は、ピクセル信号又はデジタル値をサンプリング閾値と比較するように構成されるコンパレータの使用を通して行うことができる。
【００１１】
図２は、一実施形態による、複数のピクセル信号閾値を有するアナログピクセルイメージセンサを示す。図２のイメージセンサはＣＭＯＳセンサであり、ＩＰアレイ４０を含む。ＩＰアレイは、任意の数の列及び行を含むことができ、列及び行毎に任意の数のＩＰがある。ＩＰアレイ内の完全又は部分ＩＰ列の列表現であるＩＰ列５０が、図２において強調表示されている。ＩＰ列５０は、列線５５を介して通信可能に結合される複数のＩＰを含む。ＩＰアレイ内のＩＰのＩＰ表現であるＩＰ６０が、図２において強調表示されている。
【００１２】
ＩＰ６０は、フォトダイオードを露光への準備としてプレチャージし、露光後にサンプリングできるようにする制御要素と共にフォトダイオード６５を含む。動作に際して、トランジスタ７０はオンに切り換えられて、フォトダイオードの陰極を電圧源に結合し、したがって、フォトダイオードの陰極をプレチャージ電圧に「プレチャージ」する。トランジスタ７０は、露光間隔の開始時又は露光間隔の開始前にオフに切り換えられる。トランジスタ７０がオフになった状態で、陰極電圧は、光子の衝突に応答して増分的に放電し、検出される光の量に比例してフォトダイオード電位ＶＤＥＴを下げる。露光間隔の終わりで、アクセストランジスタ７２はオンに切り換えられて、フォロワ−トランジスタ７４を介してフォトダイオード電位の信号表現をピクセル信号８０として列線５５に増幅／駆動できるようにする。
【００１３】
ＡＤＣ８５は、列線５５を介してＩＰ列５０に通信可能に結合される。図２の実施形態では、ＡＤＣはピクセルアレイ４０の縁部に配置され、ＩＰアレイが配置されるイメージセンサ内又は外に配置し得る。ＡＤＣは、ピクセル信号８０（アナログフォトダイオード電位の表現）をＩＰ６０から受信する。ＡＤＣは、ピクセル信号をデジタル化して、ピクセル信号の３ビットデジタル値（「Ｐｉｘ［２：０］」）表現を生成する。ＡＤＣは７つのピクセル閾値、閾値１〜閾値７（本明細書では、「ＶＴ１〜ＶＴ７」と呼ばれる）を含む。ピクセル信号の大きさがＶｐｒｅ未満であるが、ＶＴ１よりも大きい場合、ＡＤＣはピクセル信号をデジタル値「０００」に変換する。ＶＴ１未満であるが、ＶＴ２よりも大きいピクセル信号はデジタル値「００１」に変換され、ＶＴ２とＶＴ３との間のピクセル信号は「０１０」に変換され、「１１１」に変換されるＶＴ７未満のピクセル信号まで以下同様である。
【００１４】
図２の実施形態では、連続ピクセル閾値間の電位差は概ね同じ（例えば、ＶＴ３−ＶＴ４≒ＶＴ５−ＶＴ６）である。換言すれば、ピクセル閾値は、ＶＴ１とＶＴ７との間で線形分布する。更に、図２の実施形態では、ＶｐｒｅとＶＴ１との間の電位差は、連続ピクセル閾値間の電位差よりも大きい（例えば、Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４）が、他の実施形態では、全てのステップは等しい。Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４であるようなＶＴ１の選択は、ＩＰをサンプリングする際、例えば、暗騒音の影響を低減する。図２の実施形態でのＶＴ７とＶｆｌｏｏｒとの間の電位差も、連続ピクセル閾値間の電位差よりも大きくすることができる（例えば、ＶＴ７−Ｖｆｌｏｏｒ＞ＶＴ３−ＶＴ４）。最後に、線形閾値間隔の代わりに、所与の実施形態は、閾値を指数的に離間することができ、例えば、各閾値間隔は１つ下の閾値間隔の２倍である。複数のＡＤＣサンプルを蓄積して、イメージを形成するシステムでは、指数的間隔は、蓄積前に線形値に変換される。
【００１５】
Ｖｆｌｏｏｒは、フォトダイオード６５の陰極電圧が、光子衝突に応答してもはや線形に放電しないピクセル飽和閾値を表す。線形感度領域９０内のピクセル信号の場合、デジタル値へのピクセル信号の変換はグラフ９５に示される。検出可能な光子衝突の最大数（すなわち、ピクセル飽和点）が、フォトダイオードのキャパシタンス、ひいてはその物理的サイズに比例することに留意されたい。その結果、従来のセンサ設計では、フォトダイオードフットプリントは、所与の用途で必要とされるダイナミックレンジによって決まり、プロセスジオメトリの縮小に伴ってあまり小さくならない。
【００１６】
イメージの捕捉中、一実施形態では、ＩＰアレイ４０内のＩＰ列５０及び他の各列内の所与の１つ又は複数の行のＩＰが連続してサンプリングされ、それぞれに関連付けられたピクセル信号は、各列に関連付けられた１つ又は複数のＡＤＣを使用してデジタル値に変換される。ＡＤＣによって出力されるデジタル値は、蓄積され（幾つかの実施形態では、後述するように条件付きで）、イメージ捕捉期間中に蓄えられる。図２に示される以外のタイプ及び構成のＩＰをイメージセンサシステムで使用することも可能である。例えば、トランジスタ７０、７２、及び７４とは異なる構成のトランジスタが使用可能である。更に、１つのＡＤＣ８５が、ＩＰ列５０と併せて図２に示されているが、他の実施形態では、２つ以上のＡＤＣをＩＰ列毎に使用することができ、異なるＡＤＣグループが、ＡＤＣ列のアレイ行の異なる部分にサービングする。ＡＤＣ（読み出し回路の形態）及びＩＰの追加の組合せが、更に詳細に後述される。最後に、ＡＤＣの出力（例えば、図２の実施形態ではＰｉｘ［２：０］）は、任意のマルチビット長であることができ、ＶｐｒｅとＶｆｌｏｏｒとの間で任意の方法で分布する任意の数の閾値に関連付けることができる。
【００１７】
マルチビットサンプリング及び条件付きリセットを用いるイメージセンサシステム
図３は、一実施形態による、ピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサ読み出し回路の一例を示す。図３の実施形態は、ＩＰ１００と、ＩＰメモリ１１６と、ＡＤＣ／コンパレータ回路１１２（以下、「ＡＤＣ／コンパレータ」）及び加算器１１４を含む読み出し回路１１０とを示す。他の実施形態では、図３のモジュールは追加、より少数、及び／又は異なる構成要素を含むことができることに留意されたい。例えば、ＡＤＣ／コンパレータは、別個の構成要素として実施することができ、加算器は読み出し回路の外部に配置することができる。
【００１８】
ＩＰ１００は、イメージセンサ内のＩＰを表し、例えば、図２のＩＰ６０であることができる。ＩＰ１００は、例えば、外部制御論理からの１つ又は複数の制御信号を受信する。制御信号は、例えば、ＩＰをＶｐｒｅにリセットし、ＩＰの感光素子の露光をイネーブルし、Ｖｐｒｅに相対して電荷を蓄えさせることにより、ＩＰがイメージ捕捉を開始できるようにすることができる。同様に、制御信号は、例えば、イメージ捕捉期間が過ぎた後、ＩＰの感光素子の露光をディセーブルすることにより、ＩＰがイメージ捕捉を終えられるようにすることができる。制御信号は、ＩＰによるピクセル信号の出力及び読み出し回路によるピクセル信号のデジタル値表現へのピクセル信号の続く変換（本明細書では、「ＩＰのサンプリング」又は「ピクセル信号のサンプリング」と呼ばれる）をイネーブルすることもできる。上述したように、ピクセル信号は、集積電荷の表現（例えば、ソースフォロワ電圧、増幅電圧、又は集積電荷に比例する成分を有する電流）であることができる。
【００１９】
ＩＰ１００は、例えば、外部制御論理からリセット信号を受信する。リセット信号は、例えば、イメージ捕捉期間の開始時にＩＰによって蓄えられた電荷をＶｐｒｅにリセットする。ＩＰは、ＡＤＣ／コンパレータ１１２から条件付きリセット信号も受信する（幾つかの回路では、条件付きリセット及び初期リセットは、共通の回路を使用して供給される）。条件付きリセット信号は、例えば、ＩＰがサンプリングされたときにピクセル信号がサンプリング閾値を超えることに応答して、イメージ捕捉期間中にＩＰによって蓄えられた電荷をリセットする。他の実施形態では、条件付きリセット信号が異なるエンティティから受信されることに留意されたい。一実装形態では、ＡＤＣ／コンパレータは、ピクセル信号がサンプリング閾値を超えると判断し得、外部制御論理が条件付きリセット信号をＩＰに出力できるようにし得、そのような実施形態では、リセット信号（行単位信号）及び条件付きリセット信号（列単位信号）は、ＩＰによって論理積がとられ、全てのリセットを開始することができる。簡潔にするために、残りの説明は、ＡＤＣ／コンパレータが条件付きリセット信号をＩＰに提供する実施形態に限定する。
【００２０】
読み出し回路１１０は、例えば、外部制御論理から、閾値信号、サンプル信号（又は「サンプルイネーブル信号」）、比較信号（又は「比較イネーブル信号」）、残余信号（又は「残余イネーブル信号」）、及びリセット信号を受信し、ＩＰ１００からピクセル信号を受信する。ＩＰ１００に対応するＩＰメモリ要素１１６は、加算器１１４による読み出し／書き込み及び外部読み出しにＩＰメモリ要素１１６を選ぶ読み出し信号を受信する。ＡＤＣ／コンパレータ１１２は、１つ又は複数のサンプル信号の受信に応答して、ＩＰ１００をサンプリングする。イメージ捕捉中、ＡＤＣ／コンパレータは、例えば、周期的、又は予め定義されるサンプリング間隔パターン（本明細書では「サンプリングポリシー」と呼ぶ）に従って、様々なサンプリング間隔でサンプル信号を受信する。代替的には、ＡＤＣ／コンパレータによって受信されるサンプル信号は、サンプリングポリシーを含むことができ、ＡＤＣ／コンパレータは、サンプリングポリシーに基づいてＩＰをサンプリングするように構成することができる。他の実施形態では、ＩＰは、１つ又は複数のサンプル信号を受信し、受信したサンプリング信号に基づいてピクセル信号を出力する。更に他の実施形態では、受信するサンプル信号から独立して、ＩＰは定期的に若しくはサンプリングポリシーに従ってピクセル信号を出力するか、又はＡＤＣ／コンパレータは、定期的に又はサンプリングポリシーに従ってピクセル信号をサンプリングする。ＡＤＣ／コンパレータは、ＩＰからピクセル信号をサンプリングする前に、ＩＰからピクセル信号を要求することができる。
【００２１】
ＩＰのサンプリング中、ＡＤＣ／コンパレータ１１２は、ＩＰからピクセル信号を受信し、ピクセル信号をピクセル信号のマルチビットデジタル値表現に変換する（任意選択的に、幾つかの実施形態では、ピクセル信号がサンプリング閾値を超えることに基づいて）。ピクセル信号がサンプリング閾値を超える場合、ＡＤＣ／コンパレータは、条件付きリセット信号を出力して、ＩＰに蓄えられている電荷をリセットする。ピクセル信号がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ＩＰに蓄えられた電荷をリセットする条件付きリセット信号を出力しない。サンプリング閾値は、イメージ捕捉中に変更することができ、閾値信号を介して受信することができるか、又は所与のイメージ捕捉中、予め決定されるか、若しくはプリセットすることができる。１つのサンプリング閾値を複数のイメージ捕捉中に使用することもでき、異なるサンプリング閾値を異なるイメージ捕捉に使用することもでき、複数のサンプリング閾値を単一のイメージ捕捉中に使用することもできる。一実施形態では、サンプリング閾値は、変化する光状況の検出に応答して変更される（例えば、サンプリング閾値は、低光状況に応答して低減し、高光状況に応答して増大することができる）。
【００２２】
一実施形態では、サンプリング閾値はアナログ信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、アナログコンパレータを含み、ピクセル信号をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。ピクセル信号が、ＩＰ１００によって蓄えられた電荷の電圧表現を含む場合、ピクセル信号がサンプリング閾値を下回るとき、サンプリング閾値を超える。図２の実施形態を一例として使用すると、ＡＤＣ／コンパレータのサンプリング閾値が閾値４である場合、ピクセル信号が閾値４に関連付けられた電圧を下回る電圧を含むときのみ、ピクセル信号はサンプリング閾値を超えることになる。
【００２３】
一実施形態では、サンプリング閾値はデジタル信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、デジタルコンパレータを含み、まず、ピクセル信号をピクセル信号のデジタル値表現に変換する。次に、ＡＤＣ／コンパレータは、デジタル値をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。図２の実施形態を一例として使用して、サンプリング閾値が「１０１」の場合、ＡＤＣ／コンパレータがピクセル信号をデジタル値「００１」（ピクセル信号が閾値１と閾値２との間にあることを示す）に変換するとき、ピクセル信号はサンプリング閾値を超えず、条件付きリセット信号は出力されない。しかし、ＡＤＣ／コンパレータがピクセル信号をデジタル値「１１０」（ピクセル信号が閾値６と閾値７との間にあることを示す）に変換する場合、ピクセル信号はサンプリング閾値を超え、条件付きリセット信号は出力される。
【００２４】
別の実施形態では、サンプリング閾値は、ピクセル信号の完全なデジタル変換前に評価することができるデジタル信号閾値である。これは、幾つかの実施形態又は使用事例で有利であることができ、不要なＡＤＣ動作を回避することにより、ピクセルのより高速の条件付きリセットが可能であり、且つ／又は電力を節減することが可能である。例えば、連続近似レジスタＡＤＣを用いる場合、複数のクロックサイクルを使用して、ピクセル信号のデジタル表現を解決する。第１のクロックサイクルは最上位ビットを解決し、第２のクロックサイクルは次の最上位ビットを解決し、全てのビット位置が解決されるまで同様である。図２の実施形態を一例として使用して、サンプリング閾値が「１００」である場合、閾値が満たされるか否かの判断は、最初のＳＡＲ  ＡＤＣクロックサイクル後に解決することができる。サンプリング閾値が「１１０」である場合、閾値が満たされるか否かの判断は、第２のＳＡＲ  ＡＤＣクロックサイクル後に解決することができる。ビット深度が、例えば、６ビット又は８ビットである実施形態では、１つ又は２つの変換サイクル後にリセット判断を行うことにより、時間／電力の大きな節減を生み出すことができ、これは、０である１つ又は複数のＬＳＢを有するサンプリング閾値を選択することによって実現することができる。
【００２５】
一実施形態では、行単位比較信号が、各ＡＤＣ／コンパレータ「比較」信号入力に供給され、ＡＤＣ／コンパレータに比較の実行に適切なクロックサイクルを通知する。比較信号がアサートされる場合、比較は、アナログ／デジタル変換の現在状態に基づいて実行される。閾値がＡＤＣ／コンパレータ１１２の比較によって満たされる場合、条件付きリセット信号はＩＰ１００及び加算器１１４に対してアサートされ、ＳＡＲ  ＡＤＣはピクセル信号を引き続き変換する。閾値が満たされない場合、条件付きリセット信号はアサートされず、比較信号と併せて使用して、ＳＡＲ  ＡＤＣのクロック信号をゲーティングして、変換を終了させることができる。
【００２６】
ＡＤＣ／コンパレータ１１２は、ＡＤＣ／コンパレータによって受信されたピクセル信号のデジタル値表現（本明細書では「デジタル変換」と呼ぶ）を加算器１１４に出力する。ＡＤＣ／コンパレータ１１２は、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えることに応答して、デジタル変換を出力することができる。条件付きリセット信号は、デジタル変換をロードし、ＩＰ１００に対応するＩＰメモリ１１６のロケーション（この実施形態では、読み出し線のアドレス選択により複数のそのようなロケーションから選択される）に追加することを加算器１１４に通知することのイネーブルとして使用することができる。他の実施形態では、ＡＤＣ／コンパレータは、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＩＰ１００の各サンプリング中にデジタル変換を出力する。これらの実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換を蓄積し、サンプリング閾値を超えないピクセル信号に関連付けられたデジタル変換を無視するように構成することができる。代替的には、閾値が、例えば、図２における「００１」に設定される場合、加算器は、ＩＰ１００が読み出される都度、デジタル変換をＩＰメモリ１１６に無条件で加算することができ、それでもなお正確な結果を生成する。
【００２７】
一実施形態では、ＡＤＣ／コンパレータ１１２は、残余信号アサートの受信（比較信号がアサートされていない状態で）に応答してもデジタル変換を出力する。残余信号アサートは、イメージ捕捉の終了に関連付けられ、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータが全デジタル変換を加算器１１４に出力できるようにし、条件付きリセットをアサートする。残余信号は、ＩＰ１００によって受信されるが、捕捉期間の終了時に閾値を超えない光に関連付けられたイメージ情報の損失を回避することができる。受け取ったそのような光のピクセル信号表現がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ピクセル信号に関連付けられたデジタル変換を出力しなくてもよく、ＩＰによって蓄えられた電荷は条件付きリセット信号によってリセットされない（条件付きリセット信号は、残余信号のアサートによってもトリガーされる）。デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータがデジタル変換を加算器に出力する実施形態では、加算器は、残余信号を受信することができ、信号の受信に応答して、捕捉期間の終了時に受信したピクセル信号に関連付けられたデジタル変換を蓄積するように構成することができる。
【００２８】
加算器１１４は、捕捉期間中に受信されるデジタル変換を蓄積するように構成される。上述したように、ＡＤＣ／コンパレータ１１２が、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超える場合のみデジタル変換を出力する実施形態では、加算器は、受信した全てのデジタル変換（残余信号の受信に応答して、ＡＤＣ／コンパレータによって出力される追加のデジタル変換を含む）をＩＰメモリ１１６に蓄積する。ＡＤＣ／コンパレータが受信した各ピクセル信号に関連付けられたデジタル変換を出力する実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換に、残余信号の受信に応答してＡＤＣ／コンパレータによって出力されるデジタル変換を加えたもののみをＩＰメモリ１１６に蓄積し、そのような実施形態は、ピクセル信号がサンプリング閾値を超える場合及び残余信号が受信される場合を加算器が認識する必要があり、簡潔にするために本明細書ではこれ以上考察しない。
【００２９】
加算器１１４は、例えば、外部制御論理からリセット／加算制御シグナリングを受信する。リセット信号の受信（例えば、イメージ捕捉期間の開始時）に応答して、蓄積器は、全てのゼロを選択されたＩＰメモリロケーション１１６に記憶し、受信したデジタル変換の蓄積をイメージデータとして記憶する。加算器はリセット信号も受信し、受信したデジタル変換の蓄積をリセットする。
【００３０】
代替の実施形態では、加算器は、読み出し回路１１０の外部に配置される。例えば、ＡＤＣ／コンパレータは、変換ストリームを、蓄積機能を供給する別個の回路へのデジタルチャネル（例えば、他のＡＤＣからの他の変換と多重化される）に出力することができる。そのような場合、ＡＤＣ／コンパレータは、０であることができる「変換なし」のシンボルも出力しなければならない。１つの可能性は、デジタルチャネルインタフェース内の回路（例えば、図４のＰＨＹ１３４）がデジタル変換を符号化して、帯域幅を低減することである。一実施形態での「変換なし」は、「００」として出力され、上限超えのＡＤＣ変換は「０１」として出力され、他の全てのＡＤＣ変換は「１ｘｘｘｘｘｘ」として出力され、ここで、ｘはＡＤＣ変換の解決ビットの１を表し、ｘ位置の数はＡＤＣのビット深度に等しい。
【００３１】
一実施形態では、ＩＰは、同じ線上でピクセル信号を出力し、条件付きリセットを受信するように構成される。この実施形態では、ＩＰ及びＡＤＣ／コンパレータ１１２は代替的に、共有線上でピクセル信号及び条件付きリセットを駆動する。例えば、ＩＰは、サンプル期間の第１の期間中、共有線上にピクセル信号を出力することができ、サンプル期間の第２の部分中、供給線上で条件付きリセットを受信することができる。最後に、ＡＤＣ／コンパレータは、閾値信号、サンプル信号、及び残余信号を共有線上で受信することができる。例えば、ＡＤＣ／コンパレータは、イメージ捕捉の開始時に閾値信号を受信し、イメージ捕捉期間全体を通してサンプル信号を受信し、イメージ捕捉期間の終了時に残余信号を受信することができる。ＩＰによって受信される残余信号が、蓄積器１１４によって受信されるものと同じリセット信号であることができ、共有線上で受信することができることにも留意されない。
【００３２】
図４は、一実施形態によるマルチビットアーキテクチャを有するイメージセンサシステムの一実施形態例を示す。図４のイメージセンサシステム１２０は、イメージセンサ領域１２５と、読み出し回路アレイ１３０と、制御論理１３２と、物理的シグナリングインタフェース１３４とを含む。他の実施形態では、イメージセンサシステムは、図４の実施形態に示されるよりも少数、追加、又は異なる構成要素を含み得る（例えば、回路は、集積されたメモリ１１６を有し得る）。図４に示されるイメージセンサシステムは、単一のＩＣとして実施されてもよく、又は複数のＩＣとして実施されてもよい（例えば、イメージセンサ領域及び読み出し回路アレイは別個のＩＣに配置することができる）。更に、様々な構成要素（読み出し回路アレイ、制御論理、及び物理的シグナリングインタフェース等）は、イメージセンサ領域１２５内に集積することができる。
【００３３】
例のために、イメージセンサシステム１２０及びイメージセンサシステムに通信可能に結合されるホストＩＣ（図４に示されず）は、カメラ（例えば、モバイル装置内の静止画像又はビデオカメラ、コンパクトカメラ、デジタルＳＬＲカメラ、スタンドアロン又はプラットフォーム集積ウェブカム、高精細ビデオカメラ、セキュリティカメラ、自動車カメラ等）内に一次イメージ取得構成要素を形成すると仮定される。イメージセンサＩＣ及びホストＩＣは、より一般的には単独で、又は計測機器、医療機器、ゲームシステム、又は他の消費者電子装置、軍用及び商用イメージングシステム、輸送関連システム、スペースベースのイメージングシステム等を含むが、これらに限定されない略あらゆるイメージングシステム又は装置内の同様若しくは異なるイメージング構成要素と共に配備することができる。イメージセンサシステムの動作は一般に、ＩＰの露光、露光の結果として蓄えられた電荷のイメージデータへの変換、及びイメージデータの記憶媒体への出力を通してのイメージ又はフレームの捕捉を含む。
【００３４】
イメージセンサ領域１２５は、Ｎ行（０〜Ｎ−１とインデックス付けられる）及びＭ列（０〜Ｍ−１とインデックス付けられる）を含むＩＰアレイ１２７を含む。物理的シグナリングインタフェース１３４は、ホストＩＣ（例えば、汎用又は専用プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はイメージセンサＩＣを制御するように構成される任意の他の制御構成要素）からコマンド及び構成情報を受信するように構成されるとともに、受信したコマンド及び構成情報を制御論理１３２に提供するように構成される。物理的シグナリングインタフェースは、読み出し回路アレイ１３０からイメージデータを受信し、受信したイメージデータをホストＩＣに出力するようにも構成される。
【００３５】
制御論理１３２は、物理的シグナリングインタフェース１３４からコマンド及び構成情報を受信するように構成されるとともに、イメージセンサシステム１２０の動作及び機能を操作するように構成される信号を送信するように構成される。例えば、イメージ又はフレームを捕捉するコマンドの受信に応答して、制御論理は、一連の露光信号（ＩＰをリセットさせるように構成される）及びサンプル信号（読み出し回路アレイ１３０内の読み出し回路にＩＰアレイ１２７内のＩＰからピクセル信号をサンプリングさせるように構成される）を出力し得、イメージセンサシステムによるイメージ又はフレームの捕捉をイネーブルする。同様に、イメージセンサシステムを初期化又はリセットするコマンドの受信に応答して、制御論理は、ＩＰアレイ内の各ＩＰをリセットするように構成されるリセット信号を出力し得、各ＩＰに蓄積された任意の電荷を無視させる。制御論理によって生成される制御信号は、サンプリングするＩＰアレイ内の特定のＩＰを識別し、ＩＰに関連付けられた読み出し回路の機能を制御し得、又はイメージセンサシステムに関連付けられた任意の他の機能を制御し得る。制御論理は、イメージセンサ領域１２５の外部にあるものとして図４に示されているが、上述したように、制御論理の全て又は部分は、イメージセンサ領域内でローカルに実施し得る。
【００３６】
制御論理１３２は、イメージセンサ領域１２５内の各ＩＰに制御信号及びリセット信号を出力する。図４の実施形態に示されるように、イメージピクセル内の各ＩＰであるＩＰ［Ｘ］［Ｙ］は、行パラレルＣｎｔｒｌ［Ｘ］信号（各ＩＰの「行」選択制御信号に対応する）及び行パラレルＲｅｓｅｔ［Ｘ］信号を制御論理から受信して、ＩＰをリセットし、ここで、「Ｘ」及び「Ｙ」は、イメージセンサ領域内のＩＰの座標を指す。任意の所与のＩＰで受信される制御信号及びリセット信号はそれぞれ、図４の実施形態でインデックス付けられるように１ビットのみであるが、インデックス付けが単に簡潔を目的として行われ、これらの信号が、実際には任意の幅又は次元であり得ることを理解されたい。
【００３７】
読み出し回路アレイ１３０はＭ個の読み出し回路を含み、各読み出し回路は、ピクセル信号をＩＰアレイ１２７内のＩＰの列から受信するように構成される。他の実施形態では、読み出し回路アレイは、図５ａ、図５ｂ、及び図５ｃにおいて考察されるように、ピクセル信号を各ＩＰ列から受信するように構成される複数の読み出し回路を含むことができることに留意されたい。ピクセル信号バスは、ＩＰアレイ内の各ＩＰ列内のＩＰを、読み出し回路アレイ内のＩＰ列に関連付けられた読み出し回路に結合する。各ＩＰは、ＩＰによって生成されるピクセル信号をピクセル信号バスに出力するように構成され、各読み出し回路は、読み出し回路に関連付けられたＩＰ列内のＩＰからピクセル信号をサンプリングするように構成される。例えば、読み出し回路０は、ピクセル信号バス０からピクセル信号をサンプリングするように構成され、以下同様である。読み出し回路アレイ内の各読み出し回路は、読み出し回路に関連付けられたＩＰ列内のＩＰから繰り返しピクセル信号をサンプリングすることができ（例えば、複数のパスにわたり連続したＩＰから順序通りにピクセル信号をサンプリングすることにより）、又は所定の非順次順に従ってピクセル信号をサンプリングすることができる。一実施形態では、読み出し回路は、複数のピクセル信号を同時にサンプリングすることができる。図３及び図４の実施形態に示されていないが、読み出し回路は、蓄積された値をイメージデータとして出力する前に、蓄積されたデジタル値を記憶するように構成されるメモリを更に含むことができる。
【００３８】
条件付きリセットバスは、ＩＰアレイ１２７内の各ＩＰ列内のＩＰを各ＩＰ列に関連付けられた読み出し回路に結合する。ＩＰ列内のＩＰからピクセル信号をサンプリングした後、ＩＰ列に関連付けられた読み出し回路は、サンプリングされたピクセル信号がサンプリング閾値を超える場合、条件付きリセット信号を生成する。例えば、ＩＰ列内のＩＰが、ＩＰを読み出し回路に結合するピクセル信号バスを介して、ＩＰ列に関連付けられた読み出し回路にピクセル信号を出力する場合、且つ読み出し回路が、ピクセル信号がサンプリング閾値を超えると判断する場合、読み出し回路は、読み出し回路をＩＰに結合する条件付きリセットバスを介して条件付きリセット信号をＩＰに出力し、ＩＰは、ＩＰに蓄えられた電荷をリセットする。上述したように、ピクセル信号バス及び条件付きリセットバスは、共有バスで実施することができ、Ｃｎｔｒｌ［Ｘ］は、ピクセル信号を行Ｘから共有バスに出力できるようにし、Ｒｅｓｅｔ［Ｘ］は、共有バスから行Ｘ内のピクセルの条件付きリセットを可能にするが、そのような実施形態については、簡潔にするために本明細書においてこれ以上説明しない。
【００３９】
制御論理１３２は、読み出し回路アレイ１３０内の読み出し回路の読み出し制御信号を生成する。読み出し制御信号は、読み出し回路によるＩＰアレイ１２７内のＩＰからのピクセル信号のサンプリング、サンプリングされたピクセル信号のデジタル値への変換、デジタル値の蓄積、蓄積されたデジタル値の出力、及び加算器のリセットを制御することができる。読み出し制御信号は、図３に記載されるような読み出し回路アレイ内の各読み出し回路の閾値信号、サンプル信号、比較信号、残余信号、読み出し信号、及び／又はリセット／加算信号を含むことができる。
【００４０】
制御論理１３２は、イメージ捕捉期間にわたるイメージの捕捉をイネーブルする、読み出し回路アレイ１３０の読み出し制御信号を生成するように構成される。イメージ捕捉期間前又はイメージ捕捉期間中、特定のＩＰメモリロケーションの初回使用時、制御論理は、各読み出し回路１１０の蓄積器にＩＰメモリロケーションをリセットさせるリセットを生成することができる。イメージ捕捉期間の開始時、制御論理は、読み出し回路のそれぞれの閾値信号を生成することができ、上述したように、閾値信号は、各読み出し回路によって使用されて、閾値を決定し、この閾値は、ピクセル信号が、ピクセル値に関連付けられたＩＰを条件付きでリセットし、ピクセル信号に関連付けられたデジタル値を蓄積するために比較される。イメージ捕捉期間中、制御論理は、読み出し回路が、読み出し回路に関連付けられたＩＰからピクセル信号をサンプリングできるようにするように構成される一連のサンプル信号を生成することができる。一実施形態では、制御論理は、１つ又は複数のサンプリングポリシーに従ってサンプル信号を生成する。サンプリングポリシーについては更に詳細に後述する。イメージ捕捉期間の終了時、被制御論理は、ピクセル信号がサンプリング閾値を超えるか否かに関係なく、各読み出し回路がピクセル信号のデジタル値表現を蓄積できるようにするように構成される残余信号を生成する。イメージ捕捉期間後、制御論理は、各読み出し回路が、関連付けられたサンプリング閾値を超えるサンプリングピクセル信号の蓄積デジタル値をイメージデータとして出力できるようにするように構成される読み出し信号を生成する。制御論理は、各イメージ捕捉期間後、各読み出し回路内に蓄積されたデジタル値をリセットするリセット信号を生成することもできる。
【００４１】
制御論理は、ＩＰ及び読み出し回路がイメージ捕捉を一時停止させ再開させるように構成される一時停止信号及び再開信号を生成するとともに、読み出し回路アレイ内のＩＰ及び読み出し回路の機能を制御するために必要な任意の他の信号を生成するように構成することもできる。各読み出し回路で、読み出し回路によって出力されるイメージデータは、読み出し回路に関連付けられたＩＰ列内の各ＩＰによって捕捉された光のデジタル表現である。イメージデータは、物理的シグナリングインタフェースによって受信され、続けてホストＩＣに出力される。
【００４２】
図５は、一実施形態による、ＩＰアレイの周辺に配置される読み出し回路アレイを有するイメージセンサシステムアーキテクチャの一例を示す。図５のアーキテクチャでは、６つの読み出し回路アレイ（１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、及び１４０ｆ）が、ＩＰアレイを含むイメージセンサ領域１４５の周囲に配置される。１つの読み出し回路アレイ１３０がイメージセンサ領域１２５の１サイドに配置される図４の実施形態とは異なり、図５の読み出し回路アレイ１４０は、イメージセンサ領域１４５の全てのサイドに配置される。読み出し回路アレイは、これもまたイメージセンサ領域を含むＩＣ内に配置することもでき、又は１つ若しくは複数の別個のＩＣに配置することもできる。例えば、各読み出し回路アレイは、イメージセンサＩＣの周辺に配置することもでき、又はイメージセンサＩＣに隣接して配置される専用読み出し回路アレイＩＣに配置することもできる。
【００４３】
前の図４の実施形態では、読み出し回路アレイ１３０内の各読み出し回路は、ＩＰアレイ１２７内のＩＰ列に結合される。図５の実施形態では、各読み出し回路アレイ１４０ｘは、イメージセンサ領域１４５の部分行及び部分列からの１組６個のＩＰに結合される。例えば、読み出し回路アレイ１４０ａはＩＰ１、ＩＰ２、ＩＰ３、ＩＰ７、ＩＰ８、及びＩＰ９に結合される。各読み出し回路アレイ１４０ｘは１つ又は複数の読み出し回路を含む。一実施形態では、各読み出し回路アレイは、６つの読み出し回路を含み、読み出し回路アレイ内の各読み出し回路は１つのＩＰに結合される。そのような実施形態では、各読み出し回路は、結合されたＩＰのみをサンプリングする。より典型的には、各読み出し回路は、多数の行及び１つ又は複数の列を構成するＩＰのブロックによって共有される。制御論理は図５の実施形態に示されていないが、各読み出し回路アレイをユニバーサル制御論理に結合してもよく、又はそれぞれを専用制御論理に結合してもよい。更に、物理的シグナリングインタフェースは図５の実施形態に示されてないが、各読み出し回路アレイは、共通の物理的シグナリングインタフェースへの共通バスを介してイメージデータを出力し得、又は各読み出し回路アレイに結合された専用物理的シグナリングインタフェースへの専用バスを介してイメージデータを出力し得る。
【００４４】
図６ａは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。図６ａのピクセルアレイＩＣは、ＩＰアレイを囲む周辺回路１６２を含む。ＩＰアレイは、行制御回路１６４と、４つのＩＰ行グループ（ＩＰ行グループ０〜３）とを含む。各ＩＰ行グループは、アレイの幅であり、アレイ内の行の１／４を含み、行制御回路は、ＩＰの動作に必要な制御信号及びリセット信号を提供する（例えば、ＩＰをリセットにイネーブルさせ、読み出しに選択させるように構成される信号及び本明細書に考察される任意の他の信号）。
【００４５】
図６ｂは、一実施形態による２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。図６ｂのプリプロセッサＩＣは、読み出し回路アレイを囲む周辺回路１７２を含む。読み出し回路アレイは、物理的シグナリングインタフェース１７５（代替的に、ピクセルアレイＩＣ１６０上にあってもよい）と、読み出し制御回路１７６と、４つの読み出し回路アレイ（読み出し回路アレイ０〜３）と、付随するメモリグループ０Ａ／Ｂ、１Ａ／Ｂ、２Ａ／Ｂ、及び３Ａ／Ｂとを含む。各読み取り回路アレイは、関連付けられたメモリグループ内の対応する行に接続される１つ又は複数の読み出し回路（各ＩＰ列のＡＤＣ、加算器、及びリセット論理を含む）を含む。特定のＩＰ行が、ピクセルアレイＩＣのＩＰ行グループ内で選択される場合、対応するメモリグループ内の対応する行は、プリプロセッサＩＣ上で選択される。
【００４６】
図６ｃは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの断面を示す。図６ｃの実施形態では、ピクセルアレイＩＣ１６０は、ピクセルアレイＩＣの底面がプリプロセッサＩＣの上面に結合されるように、プリプロセッサＩＣ１７０の上に配置される。マイクロレンズアレイ１８０及びカラーフィルタアレイ１８２は、ピクセルアレイＩＣの上に配置される。ピクセルアレイＩＣ及びプロセッサＩＣは、ピクセルアレイＩＣ配線１８４及びプリプロセッサＩＣ配線１８６を介して結合される。ピクセルアレイＩＣをプリプロセッサＩＣの上に配置することにより、ダイサイズ及び光を捕捉することができるイメージセンサシステム内の表面積の割合は増大する。例えば、ＩＰアレイと、１つ又は複数の読み出し回路アレイとを含む単層ＩＣアーキテクチャでは、１つ又は複数の読み出し回路アレイを含む単層ＩＣの部分は、光を捕捉することができず、そのような実施形態は、単層ＩＣに入射する光の捕捉に使用されるシリコンダイの割合を低減する。これは、カメラモジュールフットプリントをレンズ及びイメージングアレイよりも大きくする必要があり、カメラモジュールのコスト及びサイズを上げる。それとは対照的に、図６ｃの実施形態の上層は、読み出し回路アレイを含まず、したがって、上部単層ＩＣのダイサイズを概ねＩＰアレイのサイズに低減する。上層に入射した光はマイクロレンズアレイ及びカラーフィルタを透過し、ＩＰアレイ内のＩＰによって捕捉され、捕捉された光を示す信号が、ピクセルアレイＩＣ配線及びプリプロセッサＩＣ配線を介して読み出し回路アレイによってサンプリングされる。
【００４７】
図７は、一実施形態による、図３の読み出し回路等のイメージセンサ読み出し回路の動作を示す。図７の実施形態例では、イメージは、１６のサンプリング間隔の過程にわたって捕捉される。図７の実施形態例のＡＤＣは、ピクセル信号を５ビットデジタル値に変換し、蓄積器は、イメージ捕捉期間中、５ビットデジタル値を９ビットデジタル値に蓄積する。更に、図７の実施形態では、ＡＤＣは、ＩＰによって検出された追加の各光子が、デジタル値を１だけ増大させるように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換する。例えば、ＩＰが、リセット後に５つの光子を検出する場合、ＩＰによって生成されるピクセル信号は、ＡＤＣによって値「００１０１」に変換される。他の実施形態では、ＡＤＣが、ＩＰによって検出される複数の追加の光子が、デジタル値を１だけ増大させるように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換することが強調されるべきである。図７の実施形態では、ピクセル信号はアナログ電圧であり、したがって、簡潔にするために、図７には示されていない。
【００４８】
イメージ捕捉期間（サンプリング間隔０）の開始時、読み出し回路のＩＰをリセットさせ、露光を開始するように構成するよう構成される制御信号が受信される。図７の実施形態では、「露光開始」制御信号は、ＩＰに対応するメモリ要素に記憶された値もゼロにリセットする。更に、閾値信号が受信されて、読み出し回路のサンプリング閾値を２０光子に等しいピクセル信号に設定する。
【００４９】
第１のサンプリング間隔中、４個の光子がＩＰによって検出される。次に、ＩＰは、４個の光子の検出に応答して、ＩＰと同等のもの内の感光素子によって収集された電荷を表すピクセル信号を生成し、ＡＤＣは、このピクセル信号をデジタル値「００１００」に変換する。４個の検出光子は２０光子のサンプリング間隔（「１０１００」）をトリガーしないため、蓄積器はデジタル値「００１００」を蓄積せず、ＩＰによって蓄えられた電荷は消散しない（ＩＰはリセットされない）。なお、列「光子（検出−蓄積）」は、第１に、特定のサンプリング間隔中、ＩＰによって検出された光子の数を示し、第２に、ＩＰの最後の条件付きリセットから蓄積された光子の数を示す。
【００５０】
サンプリング間隔２中、７個の追加の光子がＩＰによって検出される。ＩＰによって蓄えられた電荷は、サンプリング間隔１中に４個の光子の検出に応答して生成された電荷から、１１個の蓄積光子（サンプリング間隔１中の４個の光子及びサンプリング間隔２中の７個の光子）の検出に応答して生成される電荷に増大する。蓄えられた電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１０１１」に変換される。合計で１１個の光子は、２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１０１１」を蓄積せず、ＩＰはリセットされない。同様に、サンプリング間隔３中、２個の追加の光子がＩＰによって検出され、ＩＰによって蓄えられる電荷は、１３個の蓄積光子（サンプリング間隔１中の４個の光子、サンプリング間隔２中の７個、及びサンプリング間隔３中の２個）の検出に応答して生成される電荷に増大する。この貯蔵電荷の増大に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１１０１」に変換される。蓄積された１３個の光子は、２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１１０１」を蓄積せず、ＩＰはリセットされない。
【００５１】
サンプリング間隔４中、１１個の追加の光子がＩＰによって検出される。ＩＰによって蓄えられた電荷は、２４個の蓄積光子（サンプリング間隔１中の４個の光子、サンプリング間隔２中の７個、サンプリング間隔３中の２個、及びサンプリング間隔４中の１１個）の検出に等しい電荷に増大される。貯蔵電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「１１０００」に変換される。蓄積された２４個の光子は、２０光子というサンプリング閾値を超えるため、加算器はデジタル値「１１０００」をＩＰのメモリ要素に蓄積し、ＩＰはリセットされる。
【００５２】
サンプリング間隔５中に検出される１４個の光子は、２０というサンプリング間隔を超えないため、ＡＤＣによって生成されるデジタル値「０１１１０」は蓄積されず、ＩＰはリセットされない。サンプリング間隔６中に検出される８個の光子により、ＩＰによって２２個の光子（サンプリング間隔５中の１４個及びサンプリング間隔６中の８個）が蓄積検出されることになり、加算器はデジタル値を蓄積し（その結果、合計蓄積値は「０００１０１１１０」になる）、ＩＰはリセットされる。
【００５３】
このプロセスは、１６のサンプリング間隔のそれぞれに対して繰り返される。サンプリング間隔１０、１４、及び１５中にＡＤＣによって生成されるデジタル値は全て、２０光子というサンプリング間隔を、ＩＰによって検出される蓄積光子数が超えることに応答して、蓄積される。したがって、ＩＰは、これらの間隔（サンプリング間隔１１、１５、及び１６）に続くサンプリング間隔でリセットされる。サンプリング間隔１６中、１９個の光子がＩＰによって検出され、これは、２０光子というサンプリング閾値を超えない。更に、サンプリング間隔１６中、蓄積器にＡＤＣによって生成されたデジタル値（残余値１９０「１００１１」）を蓄積するように命令するように構成される残余信号が受信される。したがって、加算器は、値「１００１１」を、メモリ要素に保持されている蓄精値「００１１１１０１１」に蓄積して、イメージデータ１９５「０１０００１１１０」を生成する。最後に、リセット信号が、サンプリング間隔１６中に受信され、それにより、読み出し回路はイメージデータを出力することができ、イメージデータの出力に続き、ＡＤＣによって出力され、蓄積器に記憶された値がゼロにリセットされる。
【００５４】
図８は、一実施形態によるイメージ捕捉システムでのピクセル情報フローを示す。イメージ捕捉期間の過程中、ＩＰ２００は、光子を検出し、ピクセル信号２０２を読み出し回路に出力する。これに応答して、読み出し回路２０４は、受信したピクセル信号を受信ピクセル信号を示すデジタル値に変換し、サンプリング閾値を超えるピクセル信号に関連付けられた各デジタル値について、デジタル値を蓄積し、ＩＰをリセットする。イメージ捕捉期間後、蓄積されたデジタル値はイメージデータ２０６として出力される。
【００５５】
事後処理モジュール２０８は、イメージデータ２０６を受信し、１つ又は複数の処理動作をイメージデータに対して実行して、処理済みデータ２１０を生成する。一実施形態では、応答関数を使用して、所望の応答に従ってイメージデータ２０６を変換することができる。例えば、イメージデータは、ＩＰによって検出される光の強度に基づいて、線形関数又は対数関数を用いて変換することができる。次に、処理済みデータは、続く検索及び処理のためにメモリ２１２に記憶される。ＩＰ２００は、読み出し回路２０４、事後処理モジュール、及びメモリは、ＩＣ内に配置することもでき、又は別個の結合されたＩＣ内に配置することもできる。
【００５６】
図９は、一実施形態による、図３の読み出し回路等のイメージセンサ読み出し回路によって使用される様々な時間サンプリングポリシーを示す。図９の実施形態では、イメージは、１６時間ユニットに等しいイメージ捕捉期間２２０にわたって捕捉される。示される３つのサンプリングポリシーのそれぞれで、「ｘ」は読み出し回路による所与のＩＰのサンプリングを示す。
【００５７】
サンプリングポリシー１では、読み出し回路は、各１６時間単位後にＩＰをサンプリングする。サンプリングポリシー２では、読み出し回路は、各４時間単位後にＩＰをサンプリングする。サンプリングポリシー２内の読み出し回路は、サンプリングポリシー１内の読み出し回路よりも低頻度でＩＰをサンプリングするため、サンプリングポリシー２内のＩＰは、サンプリングポリシー１内のＩＰよりも飽和する可能性が高い。しかし、サンプリングポリシー２（合計で４サンプル）の実施に必要なリソース（処理、帯域幅、及び電力）は、サンプリングポリシー１（合計で１６サンプル）の実施に必要なリソースよりも低くし得、その理由は、サンプリングポリシー２内の読み出し回路が、サンプリングポリシー１内の読み出し回路の頻度のわずか２５％でＩＰをサンプリングするためである。
【００５８】
サンプリングポリシー３では、読み出し回路は、時間単位１、２、４、８、及び１６後にＩＰをサンプリングする。サンプリングポリシー３のサンプリングの指数的間隔は、短いサンプル間隔（例えば、時間単位０〜時間単位１のサンプル間隔）及び長いサンプル間隔（例えば、時間単位８〜時間単位１６のサンプル間隔）を提供する。短いサンプリング間隔及び長いサンプリング間隔の両方が可能なことにより、サンプリングポリシー２と略同程度の少数のサンプリングを用いて（サンプリングポリシー３での５サンプリング対サンプリングポリシー２での４サンプリング）サンプリングポリシー１のダイナミックレンジが保たれる。図９に示されていない他のサンプリングポリシーも、本明細書に記載されるイメージセンサシステム内の読み出し回路によって実施することもできる。指数間隔の全体長又は他のシーン若しくはユーザ依存要因に応じて、所望の電力、ＳＮＲ、ダイナミックレンジ、又は他の性能パラメータを満たすように、異なるサンプリングポリシーを選択することができる。
【００５９】
非破壊的閾値監視を用いる高ＳＮＲイメージセンサ
図２に示される３トランジスタ（３Ｔ）ピクセルアーキテクチャは、多くの用途に適するが、フォトダイオードとソースフォロワとの間（すなわち、感光素子６５のノード「ＶＤＥＴ」と要素７４との間）に配置される「移動ゲート」を有する４トランジスタ（４Ｔ）設計は、幾つかの利点を提供する。まず、フォトダイオードの電荷状態を妨げずに、ソースフォロワのゲートでのこの時点では分離されたフローティング拡散をリセットし得（例えば、ＶＤＤに結合する）、それにより、相関付けられた二重サンプリング（ＣＤＳ）動作を可能にし、この動作では、フローティング拡散のノイズフロアは、電荷集積前にサンプリングされ、次に、フォトダイオード電位の続くサンプリングから減算され、ノイズを相殺し、ＳＮＲを大幅に改善する。別の利点は、直観に反して、フォトダイオードとソースフォロワとの間の切り換え接続（すなわち、移動ゲートを介する）により、ソースフォロワ、リセットトランジスタ、及びアクセストランジスタを複数のフォトダイオードで共有することができるため、よりコンパクトなピクセル設計である。例えば、共有ソースフォロワ、リセットトランジスタ、及びアクセストランジスタ（すなわち、４移動ゲートに、３つの共有トランジスタを足したもの）を有する４つ１組の「４Ｔ」ピクセルの実施に必要なのは、７つのトランジスタのみであり、したがって、ピクセル毎に平均で１．７５トランジスタ（１．７５Ｔ）がもたらされる。
【００６０】
ピクセル読み出しに関して、３Ｔピクセルでのフォトダイオードとソースフォロワとの間の直接接続により、進行中の光電荷集積を妨げずに、フォトダイオードの電荷状態を読み出すことができる。この「非破壊的読み出し」能力は、上述した条件付きリセット動作の状況で特に有利であり、その理由は、集積間隔に続き３Ｔピクセルをサンプリングし得、次に、サンプリング動作により、電荷レベルが所定の閾値を下回るままであることが示される場合、引き続き電荷集積を条件付きで許す（すなわち、リセットされない）ためである。これとは対照的に、４Ｔピクセル読み出しの一環としてフォトダイオードとフローティング拡散との間での電荷移動は、フォトダイオードの状態を妨げず、条件付きリセット動作に問題を呈する。
【００６１】
図１０〜図１４に関連して後述する幾つかの実施形態では、変更された４Ｔピクセルアーキテクチャは、リセット閾値をピクセルサンプル生成と切り離して、非破壊的（それもなおＣＤＳ）閾値超え判断を可能にするように動作する。すなわち、フォトダイオード内に蓄積された正味レベルの電荷を読み出し（すなわち、ピクセルサンプリング動作）、その読み出しに基づいてフォトダイオードを条件付きでリセットする（すなわち、３Ｔピクセルサンプリング動作でのように）代わりに、予備閾値超えサンプリング動作が実行されて、フォトダイオード内の閾値超え状態の検出を可能にし、完全フォトダイオード読み出し（すなわち、ピクセルサンプル生成）は、予備閾値超え検出結果に従って条件付きで実行される。実際には、完全フォトダイオード読み出しから得られるピクセル値に従ってフォトダイオードを条件付きでリセットする代わりに、完全フォトダイオード読み出しは、閾値を超えたか否かの予備の非破壊的判断の結果で条件付けられ、手法は、少なくとも一実施形態では、条件付きリセット閾値をピクセル値生成から切り離すことによって可能になる。
【００６２】
図１０は、本明細書では「プログレッシブ読み出しピクセル」と呼ばれる変更４Ｔピクセル２５０の一実施形態を示し、ここでは、非破壊的閾値超え検出動作が実行されて、相関二重サンプリングと併せた条件付きリセット動作を可能にする。より完全に後述するように、閾値超え検出は、フォトダイオード状態の制限付き読み出しを含み、制限付き読み出しでは、閾値超え状況が示されると判断される場合、フォトダイオード状態のより完全な読み出しをトリガーする。すなわち、ピクセル２５０は、制限付き閾値超え検出読み出しから完全な読み出し（完全な読み出しは、閾値超え検出結果に従って条件付きである）にプログレッシブに読み出される。
【００６３】
なお図１０を参照すると、プログレッシブ読み出しピクセル２５０は、フォトダイオード２６０（又は任意の他の実施可能な感光素子）とフローティング拡散ノード２６２との間に配置される移動ゲート２５１と、移動ゲート行線（ＴＧｒ）と移動ゲート２５１との間に結合される移動イネーブルトランジスタ２５３とを含む移動イネーブルトランジスタ２５３のゲートは、移動ゲート列線（ＴＧｃ）に結合され、したがって、ＴＧｃがアクティブであるとき、ＴＧｒ上の電位は、移動イネーブルトランジスタ２５３を介して移動ゲート２５１のゲートに印加され（任意のトランジスタ閾値を差し引いて）、したがって、フォトダイオード２６０内に蓄積された電荷をフローティング拡散２６２に移動させ、ピクセル読み出し回路によって検知できるようにする。より詳細には、フローティング拡散２６２は、ソースフォロア２５５（増幅及び／又は電荷／電圧変換要素）のゲートに結合され、ソースフォロア２５５はそれ自体、供給レール（この例ではＶＤＤ）と読み出し線Ｖｏｕｔとの間に結合されて、フローティング拡散電位を表す信号をピクセル外の読み出し論理に出力できるようにする。
【００６４】
示されるように、行選択トランジスタ２５７は、ソースフォロアと読み出し線との間に結合されて、各ピクセル行による読み出し線への多重化アクセスを可能にする。すなわち、行選択線（「ＲＳ」）は、各ピクセル行内の行選択トランジスタ２５７の制御入力に結合され、ワンホットベースで動作して、検知／読み出し動作のために一度に１つのピクセル行を選択する。リセットトランジスタ２５９もプログレッシブ読み出しピクセル内に提供されて、フローティング拡散を供給レールに切り替え可能に結合し、ひいてはリセットできるようにする（すなわち、リセットゲート線（ＲＧ）がアクティブであるとき）。フォトダイオード自体は、移動ゲート２５１（例えば、ＴＧｒがハイである間にＴＧｃをアサートすることにより）及びリセットトランジスタ２５９を同時にオンに完全に切り換えることにより、又は単にフォトダイオードをリセット状態フローティング拡散に接続することにより、フローティング拡散と共にリセットし得る。
【００６５】
図１１は、図１０のプログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。示されるように、ピクセルサイクルは、実行される別個の動作に対応する５つの間隔又はフェーズに分割され、最後の２つのフェーズでの最終的なプログレッシブ読み出しをもたらす。第１のフェーズ（フェーズ１）では、リセット動作が、ＴＧｒ線、ＴＧｃ線、及びＲＧ線上で論理ハイ信号を同時にアサートして、移動イネーブルトランジスタ２５３、移動ゲート２５１、及びリセットトランジスタ２５９をオンに切り換え、それにより、移動ゲート２５１、フローティング拡散２６２、及びリセットトランジスタ２５９を介してフォトダイオード２６０を供給レールに切り替え可能に結合することにより（示されるシーケンスは、無条件リセット（例えば、フレームの開始時に）で開始することができ、前の条件付き読み出し／リセット動作から開始することもできる）、フォトダイオード及びフローティング拡散内で実行される。リセット動作を行うために、ＴＧｒ信号及びＲＧ信号（すなわち、同様の名称の信号線に適用される信号）はローになり、それにより、移動ゲート２５１（及びリセットトランジスタ２５９）をオフに切り換え、それにより、フォトダイオードは、次の（フェーズ２）において、入射光に応答して電荷を蓄積（又は集積）できるようになる。最後に、図１１に示されるリセット動作中、行選択信号はハイになるが、これは単に、所与の行アドレスが行固有動作に関連して復号化されるときは常に行選択信号をハイにする（例えば、所与の行に向けられたリセット中、ＴＧｒ信号及びＲＧ信号をハイにする）実施固有の行デコーダの結果にすぎない。代替の実施形態では、行デコーダは、図１１において破線のＲＳパルスで示されるように、リセット中、行選択信号のアサートを抑制する論理を含み得る。
【００６６】
集積フェーズの終わりに、フローティング拡散はリセットされ（すなわち、ＲＧ信号をパルスして、フローティング拡散を供給レールに結合することにより）、次に、列読み出し回路内のサンプルホールド要素によってサンプリングされる。リセット及びサンプル動作（図１１においてフェーズ３として示される）は、実際には、フローティング拡散のノイズレベルをサンプリングし、リセット状態サンプルホールド信号（ＳＨＲ）をパルスして、読み出し線Ｖｏｕｔを介してフローティング拡散の状態を列読み出し回路内のサンプルホールド要素（例えば、スイッチアクセス容量要素）に伝達しながら、関心のあるピクセル行の行選択信号をアサートすることにより、示される実施形態において実行される。
【００６７】
フェーズ３においてノイズサンプルを取得した後、閾値超え検出動作が、移動イネーブルトランジスタ２５３（すなわち、論理ハイＴＧｃ信号をアサートすることにより、しかし、この実施形態では、ＴＧｃは既にオンである）をオンに切り換えるのと同時に、ＴＧｒ線を部分オン「閾値超え検出」電位ＶＴＧｐａｒｔｉａｌに上げることにより、フェーズ４において実行される。図１２及び図１３にグラフで示されるこの動作により、ＶＴＧｐａｒｔｉａｌは移動ゲート２５１に適用され、移動ゲートを「部分オン」状態（「ＴＧ部分オン」）に切り換える。図１２及び図１３を参照すると、フォトダイオード２６０（この例では埋込みフォトダイオード）、移動ゲート２５１、及びフローティング拡散２６２の静電電位図は、対応する概略断面図の下に示される。なお、静電電位の図示のレベルは、実際又はシミュレートされる装置で生成されるレベルの正確な表現であることは意図されず、むしろ、ピクセル読み出しフェーズの動作を示すための一般的な（又は概念的な）表現であることが意図される。ＶＴＧｐａｒｔｉａｌを移動ゲート２５１に印加すると、比較的浅いチャネル電位２７１が、フォトダイオード２６０とフローティング拡散２６２との間に形成される。図１２の例では、閾値超え検出動作（フェーズ４）時にフォトダイオード内に蓄積される電荷のレベルは、部分オン移動ゲートの浅いチャネル電位を介してフローティング拡散に溢れる（すなわち、移動する）ために必要な閾値レベルまで上がらない。したがって、蓄積電荷レベルは、移動ゲート２５１の制御ノードへのＶＴＧｐａｒｔｉａｌの印加によって確立される溢れ閾値を超えないため、フォトダイオードからフローティング拡散への溢れはなく、代わりに、蓄積電荷はフォトダイオード内でそのままである。これとは対照的に、図１３の例では、より高いレベルの蓄積電荷は溢れ閾値を超え、したがって、蓄積電荷の一部（すなわち、移動ゲート部分オン静電電位を上回る電荷キャリアのサブセット）はフローティング拡散ノード２６２に溢れ、残留蓄積電荷は、２７２に示されるように、フォトダイオード内に残ったままである。
【００６８】
図１１、図１２、及び図１３をなお参照すると、閾値超え検出フェーズ４の終了前に、フローティング拡散の電荷レベルはサンプリングされ（すなわち、信号ＳＨＳのアサートに応答して）、信号状態サンプルホールド要素内に保持され、条件付きリセット閾値に関して評価される閾値テストサンプル  −−  信号状態サンプルと、前に取得したリセット状態サンプルとの差  −−  を生成する。一実施形態では、条件付きリセット閾値は、サンプリングノイズフロアの上であるが、浅い移動ゲートチャネルを介して極めて小さな電荷溢れの検出を可能にするのに十分に低く設定されるか、又は設定にプログラムされるアナログ閾値（例えば、比較／変換ストローブ信号のアサートに応答して、センスアンプにおいて閾値テストサンプルと比較される）である。代替的には、閾値テストサンプルは、比較／変換信号のアサートに応答してデジタル化し得（例えば、最終化されたピクセルサンプル値の生成にも使用されるアナログ／デジタル変換器内）、次に、ここでも、ノイズフロアの上であるが、僅かな電荷溢れの検出を可能にするのに十分に低く設定（又は設定にプログラム）されるデジタル条件付きリセット閾値と比較し得る。何れの場合でも、閾値テストサンプルにより、検出可能な溢れが発生していない（すなわち、閾値サンプル値が条件付きリセット溢れ閾値未満である）ことが示される場合、フォトダイオードは、図１２に示される閾値未満状態であると見なされ、ＴＧｃ線は、次の条件付き読み出しフェーズ（フェーズ５、最後のフェーズ）でローに保持されて、プログレッシブ読み出し動作の残りの部分で移動ゲート２５１をディセーブルする  −  実際には、フォトダイオードからのそれ以上の読み出しをディセーブルし、ひいては、少なくとも別のサンプリング間隔にわたり、妨げなくフォトダイオードが電荷を引き続き集積できるようにする。これとは対照的に、閾値テストサンプルが溢れ事象（すなわち、条件付きリセット／溢れ閾値よりも大きい閾値テストサンプル）を示す場合、条件付き読み出し位相中、ＴＧｃ線は、完全オン「残り移動」電位ＶＴＧｆｕｌｌのＴＧｒ線への印加と同時にパルスされ、それにより、完全深度移動ゲートチャネル（２７３）を介してフォトダイオード２６０内の電荷の残り（すなわち、図１３に示されるような電荷２７２）をフローティング拡散２６２に移動できるようにし、したがって、フェーズ４での閾値超え移動とフェーズ５での残りの移動との間で、フェーズ１でのハードリセット以来、フォトダイオード内に蓄積された電荷は完全にフローティング拡散に移動し、フローティング拡散において、ピクセル読み出し動作で検知し得る。示される実施形態では、ピクセル読み出し動作は、条件付き読み出しフェーズ５中、ＳＨＳ信号及び比較／変換ストローブを順にパルスすることによって行われるが、それらのパルスの何れか一方又は両方は任意選択的に、閾値超えが検出されない場合、抑制し得る。なお、フォトダイオードの条件付き読み出し（すなわち、ＴＧｒへのＶＴＧｆｕｌｌの印加と併せて、ＴＧｃをパルスすることによって行われる）は効果的に、フォトダイオードをリセットし（すなわち、全ての電荷をフローティング拡散に引き出す）、その間、条件付き読み出しの抑制により、フォトダイオードの集積状態は妨げられない状態を保つ。したがって、フェーズ５での条件付き読み出し動作の実行は、続くサンプリング間隔（サブフレーム）での新しい集積の準備としてフォトダイオードを条件付きでリセットするか、又はフォトダイオードのリセットを控えて、続くサンプリング間隔での累積集積を可能にする。したがって、何れの場合でも、新しい集積フェーズがフェーズ５に続き、フェーズ２〜５は、フレーム（又は露光）全体の各サブフレームに対して繰り返され、それから、新しいフレームでハードリセットを繰り返す。フレーム境界を超えての累積集積が許される他の実施形態では、ハードリセット動作を実行して、イメージセンサを初期化し、その後の中間時間期間を省き得る。
【００６９】
図１４は、イメージセンサ３００の一実施形態を示し、イメージセンサ３００は、プログレッシブ読み出しピクセルアレイ３０１と、シーケンシング論理３０３と、行デコーダ／ドライバ３０５と、列読み出し回路３０７とを有する。ピクセルアレイ３０１は、共有要素ピクセルの４行及び２列を含むものとして示されるが、他の実施形態は、はるかに多数の行及び列を含んで、例えば、マルチメガピクセル又はギガピクセルイメージセンサを実施し得る。列読み出し回路３０７（読み出し回路の２列が示される）及び行デコーダ／ドライバ３０５も同様に、ピクセルアレイ内のピクセル数に合うようにスケーリングし得る。
【００７０】
示される実施形態では、ピクセルアレイの各列は、共有要素ピクセルで埋められ、共有要素ピクセルでは、４つ毎のピクセルがクワッドピクセルセル３１０を形成し、フォトダイオード２６０（ＰＤ１〜ＰＤ４）、移動ゲート２５１、及び移動イネーブルトランジスタ２５３のそれぞれを含むが、フローティング拡散ノード３１２、リセットトランジスタ２５９、ソースフォロワ２５５、及び行選択トランジスタ２５７を共有する。この構成により、ピクセル毎の平均トランジスタカウントは２．７５であり（すなわち、１１トランジスタ／４ピクセル）、したがって、比較的効率的な２．７５Ｔピクセルイメージセンサをもたらす。
【００７１】
示されるように、行デコーダ／ドライバ３０５は、共有行選択信号（ＲＳ）及びリセットゲート信号（ＲＧ）をクワッドピクセルセル３１０の各行に出力し、独立行移動ゲート制御信号（ＴＧｒ１〜ＴＧｒ４）を各移動イネーブルトランジスタ２５３のドレイン端子に出力する。行デコーダ／ドライバ３０５がアレイの行を通して増分的に順序付けられる（例えば、１行が順次読み出されるように、ピクセルアレイ３０１の行に関してリセット動作、集積動作、及びプログレッシブ読み出し動作をパイプライン化する）一実施形態では、行デコーダ／ドライバは、各行で適切な時間にＲＧ信号、ＲＳ信号、及びＴＧｒ信号をアサートする（例えば、シーケンシング論理３０３からの行クロックに関してそれらの信号を合成する）論理を含み得る。代替的には、行デコーダ／ドライバ３０５は、ＲＧ信号、ＲＳ信号、及びＴＧｒ信号の各信号又は任意の信号に対応する個々のタイミング信号を受信し得、任意の個々のイネーブルパルスを、適切な時間に選択された行の対応するＲＧ線、ＲＳ線、又はＴＧｒ線上に多重化する。一実施形態では、行デコーダ／ドライバは、オンチップ又はオフチッププログラマブル電圧源３０９から、図１１、図１２、及び図１３に示されるオフ状態、部分オン状態、及び完全オン状態に対応する移動ゲート制御電圧（すなわち、ＶＴＧｏｆｆ、ＶＴＧｐａｒｔｉａｌ、ＶＴＧｆｕｌｌ）を受信し、決定論的な時間に、例えば図１１に示されるように、異なる制御電圧のそれぞれを所与の移動ゲート行線に切り換え可能に結合する。代替の実施形態では、２つ以上の電圧源３０９をイメージセンサ３００内に提供して、移動ゲート制御電圧をローカルに較正し、ひいては、ピクセルアレイにわたる制御電圧及び／又は性能のばらつき（すなわち、非均一性）を補償することが可能になる。
【００７２】
図１４の実施形態をなお参照すると、列読み出し回路３０７は、読み出し回路３１５のバンクを含み、各読み出し回路３１５は、デジタル閾値コンパレータ及び比較的低いビット深度のアナログ／デジタル変換器（例えば、４〜１０ビットＡＤＣであるが、より低い又はより高いビット深度のＡＤＣを利用することも可能）を実施して、図１１〜図１３に関連して考察した閾値超え検出及び条件付きサンプリング動作をそれぞれ実行する。一実装形態では、閾値コンパレータ及びＡＤＣは、別個の回路によって実施され、したがって、ピクセルサンプル値は、閾値超え判断で適用される条件付きリセット閾値を無視して生成し得る。この手法を通して、条件付きリセット閾値は、ＡＤＣ変換で使用される参照信号（「ＡＤＣ  Ｖｒｅｆ」）から切り離され、センサ動作中に動的に、又はセンサ動作前に、条件付きリセット閾値及びＡＤＣ参照電圧を独立して自在に調整できるようにし（例えば、閾値参照生成器の再プログラミングを通して）、変化する動作状況又は最適未満イメージング結果での較正及び／又は補償を達成する。代替の実施形態では、閾値コンパレータは、ＡＤＣの一環として実施し得（例えば、条件付きリセット閾値として、デジタルサンプル値を解決することに関連して適用される参照を使用して）、よりコンパクトな回路設計を通して列読み出し論理のフットプリントを潜在的に低減する。
【００７３】
示される実施形態では、シーケンシング論理は、列クロック、サンプルホールドストローブ（ＡＤＣ／閾値コンパレータのフロントエンドでサンプルホールド要素内への信号記憶をイネーブルように適用されるＳＨＲ、ＳＨＳ）、及び比較／変換ストローブを列読み出し論理に送り、例えば、図１１に示される動作タイミングを可能にする。すなわち、閾値超え検出フェーズ（すなわち、フェーズ３）中、所与のピクセル列の読み出し回路は、ＴＧｃ線をアサートし（又はアサートを維持し）（例えば、シーケンシング論理３０３及び論理ＯＲゲート３１６からのＴＧｃＥｎ信号のアサートに応答して）、したがって、行デコーダ／ドライバが、所与のピクセル行のＴＧｒ線を部分オン電位（例えば、ピクセル行の移動ゲートに印加されるＶＴＧｐａｒｔｉａｌ）に切り換える場合、上述した閾値超え検出動作の実行はイネーブルされる。したがって、各読み出し回路内の閾値コンパレータは、閾値テストサンプル（所与のフォトダイオードの移動ゲートへのＶＴＧｐａｒｔｉａｌの印加に続き、共有フローティング拡散３１２の状態に従って生成される）の状態を、条件付きリセット閾値に関して評価し、バイナリ閾値超え結果を生成する。閾値超え状況が検出される場合、読み出し回路は、短い時間後に再びＴＧｃ信号をハイにし（すなわち、完全オンＴＧｒ電位（ＶＴＧｆｕｌｌ）と併せて、条件付き読み出し動作を行い、フォトダイオード状態のＶｏｕｔへの完全読み出しをイネーブルし、フォトダイオードをリセットする）、比較／変換ストローブのアサートに応答して、アナログ／デジタル変換動作を実行して、デジタル化ピクセルサンプルを生成する。
【００７４】
読み出し回路
図１５Ａ〜図１５Ｃは、上述した例示的なプログレッシブ読み出しピクセルに関連して利用し得る代替の列読み出し回路実施形態を示す。図１５Ａは、例えば、サンプルホールドバンク３５１と、アナログ／デジタル変換器（ＡＤＣ）３５３と、センスアンプ３５５と、ＡＤＣイネーブルゲート３５７とによって形成される列読み出し回路３５０を示す。サンプルホールド（Ｓ／Ｈ）バンク３５１は、スイッチ要素及びアナログ記憶要素（例えば、容量要素）を含み、選択されたピクセルのリセット状態及び信号状態（列「Ｖｏｕｔ」線を介して送られる）を、リセット状態制御信号及び信号状態制御信号のアサートに応答して、サンプリングして保持できるようにする。一実施形態では、ピクセルリセット状態信号及び信号状態信号は、Ｓ／Ｈバンク３５１から別様に出力され（例えば、信号状態−リセット状態）、したがって、センスアンプ３５５及びＡＤＣ３５３が、可変（すなわち、ノイズの多い）リセットレベルよりも低いフローティング拡散の状態を反映する測定信号を受信できるようにする。示される実施形態では、センスアンプ３５５及びＡＤＣ３５３は、閾値超え検出及びＡＤＣ動作にそれぞれ適用される別個の参照信号（「ＳＡ参照」及び「ＡＤＣ参照」）を受信する。より詳細には、比較ストローブ信号（「比較」）がパルスされる場合、閾値比較が、センスアンプ３５３内でトリガーされ、Ｓ／Ｈ信号出力（ひいてはノイズ補正ピクセル信号状態）がセンスアンプ参照信号（すなわち、上述したような溢れ閾値又は条件付きリセット閾値）を超えるか否かに従って、論理ハイ又はロー比較結果を生成する。比較結果は、上述した条件付きリセット信号としてピクセル列にフィードバックされるとともに、論理ゲート３５７に供給されて、ＡＤＣ３５３内のアナログ／デジタル変換動作を選択的にイネーブルする。すなわち、センスアンプ３５５が、閾値超え状況を通知する（この例では、論理「１」比較結果）場合、次の変換ストローブパルス（「変換」）がイネーブルされて、論理ＡＮＤゲート３５７を通過して（すなわち、高センスアンプ出力により）ＡＤＣ３５３の変換イネーブル入力に到達し、それにより、ＡＤＣ動作をトリガーする。一実施形態では、バッファ３５９が提供されて、結果として生成されるＮビットＡＤＣ値（例えば、幾つかの実施形態では８ビット〜１２ビット値であるが、全ての場合で、より高い又はより低い分解能も適用可能である）を記憶するとともに、センスアンプ３５５からの比較結果を記憶し、比較結果は有効性ビット「Ｖ」を形成し、このビットは、有効データ又は非有効データを含むものとしてバッファ３５９内のＡＤＣ内容を見なす。したがって、検出可能な溢れが、読み出し中のピクセル内で発生しなかった場合、論理ロー比較結果は、ＡＤＣ動作を抑制する（電力節減）のみならず、読み出しバッファの内容を定性化もさせ、それにより、出力データストリームの比較を可能にする。この結果は、破線のＡＤＣデータ送信によって３６０でのタイミング波形で示される  −−  ピクセル測値が溢れ閾値（Ｖ＝１）を超える場合のみのＡＤＣデータの生成及び送信を示す。
【００７５】
図１５Ｂは、センスアンプを有さず、代わりに、ＡＤＣ回路３５３を適用して、閾値比較及び必要な場合には、完全ピクセル読み出しに対応するＡＤＣデータの生成を実行する代替の読み出し回路実施形態３６５を示す。前と同様に、Ｓ／Ｈバンク３５１は、溢れ（部分読み出し）中及び完全読み出し動作中の信号状態とリセット状態との差を反映する測定信号を出力する。比較ストローブ（「比較」）は、アサートされる場合、論理ＯＲゲート３６８を介してＡＤＣのイネーブル変換入力に適用され、部分読み出し動作中に取得される測定信号に関してＡＤＣ動作をイネーブルする（すなわち、上述した選択ピクセルの移動ゲートへのＶＴＧＰａｒｔｉａｌの印加）。ＡＤＣ出力がデジタル閾値（すなわち、マルチビットデジタル値又はデジタル数）を超える場合、コンパレータ３６７は、条件付きリセット閾値超え信号をアサートし（例えば、示される例では、論理「１」状態に）、それにより、次の変換ストローブパルス（「変換」）をイネーブルして、論理ＡＮＤゲート３６９（及び論理ＯＲゲート３６８）に通して、今回は、完全読み出し動作中に取得される測定信号に関して、別のＡＤＣ動作をトリガーする。図１５Ａの実施形態と同様に、条件付きリセット信号は、ピクセル列に再び駆動されて、対象ピクセル内での完全読み出し（及びピクセルリセット）をイネーブルするとともに、読み出しバッファ３５９にも出力されて、有効性ビットとして記憶され、そのバッファの対応するＡＤＣデータ内容を定性化する。図１５Ｂの実施形態での（すなわち、３７０で示される）比較ストローブ波形、変換ストローブ波形、及び送信データ波形は、図１５Ａの波形と一致するものとして示されるが、幾らかより大きな遅延を比較ストロープパルスと変換ストローブパルスとの間に課して、Ｓ／Ｈ部分読み出し測定値をデジタル化するためにＡＤＣ内で必要な追加の時間を説明し得る。両事例で、比較ストローブパルスと変換ストローブパルスとの間の間隔は、例えば、読み出しタイミング動作を上述したピクセル動作（例えば、図１１に示されるように）と位置合わせするために、示される間隔と異なり得る。
【００７６】
図１５Ｃは、図１５Ｂの読み出し回路実施形態の変形（３７５）を示す。一般に、読み出し動作のシーケンスは、図１５Ｂを参照して考察したようなシーケンスであるが、部分読み出しＡＤＣ出力は、読み出しバッファ３７７内でラッチされ、閾値未満（すなわち、条件付きリセットがなく、したがって、続く完全読み出しＡＤＣ出力もない）の場合、デジタル化された部分読み出し測定値は、閾値超え状況が検出されたか否かを示す閾値超えビット（ＯＴ）と一緒にチップ外に送信される。部分読み出しＡＤＣ出力が溢れ閾値を超える場合、完全読み出し測定値は、第２のＡＤＣ動作においてデジタル化され、読み出しバッファ内に記憶され、部分読み出しＡＤＣ値を上書きする。この動作により、部分読み出し（ＯＴ＝０）又は完全読み出し（ＯＴ＝１）を反映した有効ピクセル読み出し値は、溢れ閾値を超えるか否かに関係なく、外部宛先に送信され、したがって、部分読み出し値シーケンスを最後のピクセル値内に蓄積（集積）させる。なお、ＯＴビットの記憶及び送信は、特に、完全又は部分読み出し動作で取得が発生したか否かに関係なく、ＡＤＣ測定が集計されるか、又は他の方法で結合される実施形態では、省くことができる。
【００７７】
イメージデシメーション及びピクセルビニング
本明細書に記載される幾つかの条件付きリセットイメージセンサ実施形態は、最大イメージ解像度未満をもたらすデシメーションモードで動作可能である。例えば、一実施形態では、静止画像モードで８ＭＰ（８メガピクセル）出力を生成可能なイメージセンサは、デシメーション高精細（ＨＤ）ビデオモードでは２ＭＰ出力、４：１デシメーション比をもたらす（より高い又はより低い解像度を各モードで適用することもでき、代替の実施形態では、他のデシメーションモード及び比を達成し得、また、静止フレーム及びビデオフレームのアスペクト比が異なる場合、センサの幾つかのエリアは、一方又は他方のモードで全く使用されないことがある）。
【００７８】
事後デジタル化論理が、完全解像度データのデシメーションに提供し得る（例えば、ＡＤＣバンクの出力におけるオンチップ論理又はオフチップ処理論理）が、幾つかの実施形態では、サンプルホールド記憶要素内のピクセルアレイ及び／又は電圧ビニング内のピクセル電荷集計又は「ビニング」が適用されて、デジタル化前（すなわち、ＡＤＣ前、したがってアナログの）デシメーションを行い、ダイを消費するとともに、電力を消費するデジタルビニング論理をなくし、多くの場合、デシメーション出力での信号対雑音比の改善をもたらす。
【００７９】
図１６は、クワッドピクセル共有フローティング拡散イメージセンサアーキテクチャを示し、このアーキテクチャでは、上記実施形態で開示された行及び列移動ゲート制御線（ＴＧｒ及びＴＧｃ）は、アレイを横切る追加の制御線を必要とせずに、複数のデシメーションモードを可能にするように適用される。より詳細には、共有フローティング拡散４０１を４個のピクセル（それぞれ、各フォトダイオードＰＤ１〜ＰＤ４と、移動イネーブルトランジスタ４０３．１〜４０３．４と、移動ゲート４０４．１〜４０４．４とを含む）間の中央に配置し、列移動ゲート制御線ＴＧｃを別個の奇数及び偶数列イネーブル線（ＴＧｃ１及びＴＧｃ２、それぞれ各論理ＯＲ列線ドライバ４２１、４２３に結合される）に分割することにより、デシメーションモードでピクセルの全て又は任意のサブセットを電荷ビニングするとともに、各ピクセルを非デシメーション（完全解像度）モード個々に動作させ読み出すことも可能になる。
【００８０】
示される特定の実施形態では、共有フローティング拡散４０１（描画を簡潔にするために、２つの相互接続された部分で示される）は、各移動ゲート４０４．１〜４０４．４を通して４個のピクセルのフォトダイオードＰＤ１〜ＰＤ４に切り換え可能に結合され、各移動ゲートは、制御信号マトリックス内のＴＧｒ信号及びＴＧｃ信号の異なる対によって制御される。すなわち、移動ゲート４０４．１は、制御信号ＴＧｒ１／ＴＧｃ１を介して移動イネーブルトランジスタ４０３．１によって制御され、移動ゲート４０４．２は、制御信号ＴＧｒ２／ＴＧｃ１を介して移動イネーブルトランジスタ４０３．２によって制御され、移動ゲート４０４．３は、制御信号ＴＧｒ１／ＴＧｃ２を介して移動イネーブルトランジスタ４０３．３によって制御され、移動ゲート４０４．４は、制御信号ＴＧｒ２／ＴＧｃ２を介して移動イネーブルトランジスタ４０３．４によって制御される。上述した共有要素ピクセル構成と同様に、共有フローティング拡散４０１は、共有ソースフォロワ４０５、行選択トランジスタ４０７、及びリセットトランジスタ４０９に結合され、したがって、よりコンパクトなクワッドピクセルレイアウトを可能にする。更に、図１７の例示的な物理的レイアウト図に示されるように、４つの移動ゲート（「ＴＧ」）は、中央に配置されたフローティング拡散（ＦＤ）の隅に物理的に配置し得、移動イネーブルトランジスタ、リセットゲート、ソースフォロワ、及び行選択トランジスタは、クワッドピクセルレイアウトの周辺に形成され、したがって、マルチメガピクセルアレイにわたり行及び列次元で繰り返し得るかなりコンパクトなクワッドピクセルフットプリントをもたらす。
【００８１】
図１８Ａ及び図１８Ｂはカラーフィルタアレイ（ＣＦＡ）パターンを示し、ＣＦＡパターンは、図１６及び図１７のクワッドピクセルアーキテクチャに関して利用し得、実際のデシメーションモードを決め得る。図１８ＡのＣＦＡパターンでは、例えば、フォトダイオードＰＤ１及びＰＤ４を含む緑色コーナーピクセル（Ｇ）（すなわち、ＰＤ１及びＰＤ４は緑色フィルタ要素の下に配置される）は、４：３電荷ビニングデシメーションモードでビニングし得、一方、白色、緑色、赤色、及び青色カラーフィルタを含む図１８ＢのＣＦＡパターンでは、各クワッドピクセル内の両対のコーナーピクセル（すなわち、フォトダイオードＰＤ１及びＰＤ４ピクセル並びにフォトダイオードＰＤ２及びＰＤ３を含むピクセル）は、４：２デシメーションモードで電荷ビニングし得る。他のＣＦＡパターン及び／又は白黒（又はグレースケール）イメージングに関して、他の電荷ビニング構成を利用することも可能である。
【００８２】
図１９及び図２０は、それぞれ図１６に示される２×２クワッドピクセル構成を含むイメージセンサ内の完全解像度（非ビニング）及びビニングモードピクセル読み出し動作の例示的なフェーズを示すタイミング図を提示する。例を目的として、異なる読み出し利得構成が、各タイミング図内の部分読み出し動作（閾値テスト）及び完全読み出し動作中にとられ、別個の組のサンプルホールド要素が適用されて、それらの読み出し動作中にリセット状態サンプル及び信号状態サンプルを捕捉する。異なる利得構成回路及びそれらの利点の例について、図２５Ａ〜図２５Ｃ、図２６、及び図２７を参照して以下に説明する。
【００８３】
まず、図１９の完全解像度読み出しを参照すると、フェーズ１において、リセット動作が、奇数及び偶数移動ゲート列信号（ＴＧｃ１、ＴＧｃ２）と一緒に、読み出し中の行（ＴＧｒｉ）について４２０で示されるように移動ゲート行信号を完全にアサートし、それにより、選択行内の偶数列及び奇数列で完全読み出し電位を移動ゲートに印加し、対応するフォトダイオードから共有フローティング拡散への電荷移動を可能にする（すなわち、電荷集積への準備として、フォトダイオードを初期状態にリセットする）ことにより、実行される。ＴＧｒｉ信号をローにした後、リセットイネーブル信号（ＲＧ）は、４２２においてパルスされて、リセットトランジスタをオンに切り換え、したがって、フローティング拡散をリセットする。集積フェーズ２中（持続時間は一定の縮尺で示されていない）、電荷は、入力光の強度に従ってフォトダイオード内に集積／蓄積される。奇数列閾値テストフェーズ３ａ中、ＲＧ信号は、４２４において、２回目のパルスが行われて、フローティング拡散をリセットし、リセット状態サンプルホールド信号ＳＨＲｓａ及びＳＨＲａｄｃは、４２６及び４２８においてパルスされ、その間、行選択線ＲＳｉはハイであり、フローティング拡散のリセット状態をセンサアンプ及びＡＤＣのそれぞれのサンプルホールド要素内でサンプリングできるようにする。フローティング拡散のリセット状態がサンプリングされた後、偶数列移動ゲート信号（ＴＧｃ２）はローになり（その間、ＴＧｃ１はハイに維持される）、ＴＧｒｉはＶＴＧｐａｒｔｉａｌに上げられて、奇数列ピクセルに関する閾値テスト読み出しをイネーブルする。４３０において、信号状態サンプルホールド信号ＳＨＳｓａはハイになり、フローティング拡散状態のサンプル（すなわち、内部の任意の溢れ電荷）をセンスアンプのサンプルホールド要素内に捕捉できるようにし、４３２において、比較ストローブ信号（「比較」）はパルスされて、読み出し回路のセンスアンプ構成要素が、フローティング拡散信号状態（リセット状態未満）と条件付きリセット（溢れ）閾値との比較結果を生成できるようにする。
【００８４】
奇数列移動ゲート信号（ＴＧｃ１）は、奇数ピクセル条件付き読み出しフェーズ４ａにおいて、４３２でのフローティング拡散信号状態の捕捉に続き、且つ行移動ゲート信号を完全オン（ＶＴＧｆｕｌｌ）電位に上げる前、ローになる。より詳細には、比較結果が閾値未満状況を示す場合、ＴＧｃ１線はローに保持され、一方、ＴＧｒｉはＶＴＧｆｕｌｌ電位に上げられ、それにより、完全ピクセル読み出しを抑制し、集積フェーズ２中のフォトダイオード内に電荷を集積させ、続く集積間隔中、妨げられないままであり、初期状態として機能する（すなわち、集積を続ける）。これとは対照的に、センスアンプ比較結果が閾値超え状況を示す（すなわち、集積フェーズ２中に蓄積される電荷が条件付きリセット閾値を超える）場合、ＴＧｃ１線は、ＴＧｒｉへのＶＴＧｆｕｌｌ電位の印加と同時に、４３４において破線パルスで示されるようにハイになり、それにより、ＶＴＧｆｕｌｌを奇数ピクセル移動ゲートに適用して、完全ピクセル読み出し動作をイネーブルする。その後程なくして、奇数ピクセル条件付き読み出しが終わる直前、信号状態サンプルホールド信号ＳＨＳａｄｃはパルスされ（４３６に示されるように）、ＡＤＣの信号状態サンプルホールド要素内の奇数ピクセル読み出し信号のサンプルを捕捉する。４３８において、ＡＤＣサンプルホールド要素内の奇数ピクセル読み出し信号を捕捉した後、変換ストローブがパルスされて、リセット状態サンプルと、ＡＤＣサンプルホールド要素内で捕捉された信号状態サンプルとの差に関して、ＡＤＣ動作をトリガーする。
【００８５】
奇数ピクセル条件付き読み出し（すなわち、フェーズ４ａ）の終了時、行移動ゲート信号はローになり、それにより、次の偶数ピクセル閾値テストフェーズ３ｂにおいて、４４０での奇数ピクセル列移動ゲート信号ＴＧｃ１のアサートが、奇数ピクセル移動ゲートをローに駆動し（フォトダイオードとフローティング拡散との分離を保証する）、したがって、奇数列ピクセル状態を妨げずに、４４２においてフローティング拡散をＲＧパルスによってリセットできるようにする。なおフェーズ３ｂにおいて、偶数列移動ゲート信号は、４４６において、４４８におけるＳＨＲｓａパルスのアサートと同時にハイになり、フローティング拡散のリセット状態サンプルを取得する。奇数ピクセル閾値テストと同様に、行移動ゲート信号ＴＧｒｉは、４５０において、部分オン電位（ＶＴＧｐａｒｔｉａｌ）に上げられ（その間、ＴＧｃ２はハイのままである）、それにより、閾値超え状況がフォトダイオード内に存在する場合、偶数ピクセルフォトダイオードからフローティング拡散に電荷を溢れさせることができる。４５２において、ＳＨＳｓａはパルスされて、偶数ピクセル信号状態をサンプリングし、比較ストローブは、４５４においてパルスされて、読み出しセンスアンプ内での偶数ピクセル閾値超え判断（フローティング拡散リセット状態未満の偶数ピクセル信号状態）をイネーブルする。奇数ピクセルと同様に、センスアンプからの比較結果が閾値超え状況を示す場合、偶数ピクセル列移動ゲート信号は、４５６において、完全オンレベル（ＶＴＧｆｕｌｌ）へのＴＧｒｉ電位の上昇と同時にアサートされ、したがって、偶数ピクセル信号状態の完全読み出しをイネーブルし、その後、ＳＨＳａｄｃ及び変換ストローブ信号のアサートが続き（それぞれ４５８及び４６０において）、偶数ピクセルＡＤＣ結果を生成する。センスアンプからの比較結果が閾値未満状況を示す場合、４５６でのＴＧｃ２パルスは抑制されて、偶数ピクセルフォトダイオードの状態の妨げを回避し、したがって、集積を続けるために、フォトダイオード上の電荷をそのまま残す。
【００８６】
なお図１９を参照すると、データ移動フェーズ５において、偶数ピクセル及び奇数ピクセルの行ｉＡＤＣ値は順次、オンチップ又はオフチップイメージ処理宛先に送信される（例えば、オフチップイメージ処理宛先）。上述したように、所与のピクセルに関する閾値未満状況の場合、そのピクセルに関するアナログ／デジタル変換は抑制し得、且つ／又は出力データストリームからＡＤＣ出力を省き得る。何れの場合でも、選択されたピクセル行に関するデータ送信は、例えば、行ｉピクセルに関する読み出し動作のフェーズと同時の行ｉ−１データの送信により、示されるように後続行内のピクセル読み出し動作とパイプライン化し得る。
【００８７】
図２０のビニングモード読み出しタイミング図では、閾値テストフェーズ３の開始時に、ハードリセット及び集積動作（フェーズ１及び２）は、フローティング拡散リセットと同様に、図１９を参照して上述したように実行される（すなわち、ＴＧｃ１及びＴＧｃ２がハイである間、ＲＧをアサートし、ＳＨＲｓａ及びＳＨＲａｄｃ信号のアサートに応答してリセット状態をサンプリングする）。その後、４７６において、ＴＧｃ１のアサート及びＴＧｃ２のデアサートと同時に、ＴＧｒ１を部分オン状態に駆動し、次に、４７８において、ＴＧｃ２のアサート及びＴＧｃ１のデアサートと同時に、ＴＧｒ２を部分オン状態に駆動することにより、部分読み出し動作がコーナーピクセル（すなわち、示される例では、フォトダイオードＰＤ１及びＰＤ４を含む）に関して順次実行される。この動作により、フォトダイオードＰＤ１及びＰＤ４からの任意の溢れ電荷は、フローティング拡散において集計され、したがって、４８０において、ＳＨＳｓａがアサートされる場合、センスアンプサンプルホールド要素内に捕捉される。したがって、４８２での比較ストローブ信号のアサートにより、ＰＤ１及びＰＤ４からの溢れ電荷の集計（フローティング拡散のリセット状態未満）と、条件付きリセット／条件付き読み出し閾値との比較が可能になる。比較結果が閾値超え状況を示す場合、ＴＧｃ１及びＴＧｃ２は、４８４及び４８６において順次パルスされ（それぞれ対応する行線ＴＧｒ１及びＴＧｒ２のそれぞれでのＶＴＧｆｕｌｌ電位のアサートと同時に）、コーナーフォトダイオード（ＰＤ１及びＰＤ４）内に蓄積された電荷の残りをフローティング拡散に移動することができ、ピクセル集積結果を電荷ビニングし、次の電荷集積間隔への準備として各ピクセルをリセットする。したがって、４８８において、ＳＨＳａｄｃ信号がパルスされる場合、フローティング拡散内でビニング（又は集計）されたフォトダイオード電荷は、ＡＤＣの信号状態サンプルホールド要素内に捕捉され、したがって、変換ストローブが４９０においてパルスされる場合、コーナーピクセルからの結合電荷（フローティング拡散リセット状態未満）に関してＡＤＣ動作を可能にする。行ｉの結果として生成されるデジタル化ピクセル値（すなわち、ＡＤＣ出力）は、続くピクセル行対の読み出し中、オフチップ又はオンチップ処理論理に送信し得る。
【００８８】
なお図２０を参照すると、読み出しセンスアンプによって出力される比較結果が閾値未満状況を示す場合、４８４及び４８６に示されるＴＧｃ１信号及びＴＧｃ２信号のアサートは抑制されて、対象フォトダイオードの内容を妨げることが回避され、それにより、続くサブフレーム間隔中に集積を続けることができる。示されるタイミングシーケンスは、フォトダイオードＰＤ１及びＰＤ４を含むコーナーピクセル（すなわち、図１６及び図１８に示されるレイアウトでの北東隅及び南東隅）からのビニング結果出力を生成し、信号線ＴＧｃ１及びＴＧｃ２への波形出力を交換して、フォトダイオードＰＤ２及びＰＤ３を含むコーナーピクセルからのビニング結果を生成し得る。更に、４つ全てのフォトダイオード内の集計（ビニング）電荷の読み出しは、フェーズ３での追加の部分読み出し動作を実行し（すなわち、ＴＧｒ１、ＴＧｒ２部分オンパルスを繰り返すが、列移動ゲート信号ＴＧｃ１及びＴＧｃ２のアサート順を逆にして、フォトダイオードＰＤ２及びＰＤ３の部分読み出しを行う）、次に、閾値超え結果が検出される場合、フェーズ４で追加の完全読み出し動作を実行する（すなわち、ＴＧｒ１及びＴＧｒ２完全オンパルスを繰り返すが、列移動ゲート信号ＴＧｃ１及びＴＧｃ２のアサートシーケンスを逆にする）ことによって行い得る。
【００８９】
図２１は、４×１クワッドピクセルブロック３１０及び５００に示されるカラーフィルタアレイ（ＣＦＡ）の集まりに関して実行し得る代替のビニング戦略を示す。示される実施形態では、各クワッドピクセルブロック３１０（ＣＦＡフラグメントに関して３１０．１〜３１０−４に示される）は、一般に図１４を参照して説明されるように実施され、図１４及び図１５Ａ〜図１５Ｃを参照して説明される任意の読み出し技法に従って読み出し得る。示されるように、ＣＦＡフラグメント５００（すなわち、ＣＦＡパターンを示すために十分なセンサ幅ＣＦＡの部分）は、各３×３ピクセルグループのコーナーピクセルでの同様の色のフィルタ要素の集まりを含む。したがって、緑色フィルタ要素は陰影付きピクセル「Ｇ」上に配置され、青色フィルタ要素は斜線付きピクセル「Ｂ」上に配置され、赤色フィルタ要素はハッシュ付きピクセル「Ｒ」上に配置される。したがって、この構成では、同じクワッドピクセルブロックに配置される同様のフィルタリング済みピクセルの各対（すなわち、同色フィルタ要素Ｒ、Ｇ、又はＢによってフィルタリングされた光を受ける）は、後述するように、共有フローティング拡散内での電荷ビニングを可能にする。更に、図２２を参照すると、各列内のピクセル対と、同じ行線に結合される同様にフィルタリングされたピクセル対との間に列オフセットを固定するとともに（すなわち、示される例での２列の間隔に固定される）、ピクセルアレイ５５１の列読み出し点に切り換え要素（すなわち、サンプルホールド回路５５３内の切り換え要素５６１及び５６２）を提供することにより、サンプルホールド回路５５３内の２つの電荷ビニングピクセル対の結果を「電圧ビニング」し、したがって、ＳＡ／ＡＤＣブロック５５５のＡＤＣ要素内でのデジタル化前に、各３×３ピクセルグループ内の４つのコーナーピクセルを結合（すなわち、集計、ビニング）することが可能になる。
【００９０】
図２３は、図２１及び図２２の４×１クワッドピクセルアーキテクチャ内のビニングモード読み出し動作の例示的なタイミング図を示す。示される例では、ピクセル行ｉ及びｉ＋２の行線はロックステップで動作して、所与のクワッドピクセルブロックの共有フローティング拡散内で２：１電荷ビニングを達成する。より詳細には、４×１クワッドピクセルブロックのピクセル行１及び３（又はそのようなクワッドピクセルブロックの行）の行信号は、一斉にアサートされ、その後、ピクセル行２及び４の行信号のロックステップアサートが続き、それから、４×１クワッドピクセルブロックの次の行の行信号のアサートに進む。サンプルホールドスイッチ要素内で、横断接続が確立され（例えば、図２２に示されるように、サンプルホールドブロック５５３の５６１及び５６２において）、２：１電圧ビニングを達成し、したがって、全体的に４：１アナログ信号合算及び付随するイメージデシメーションを達成する。
【００９１】
図２３をより具体的に参照すると、行選択信号（ＲＳ）、リセットゲート信号（ＲＧ）、及び行移動ゲート信号（ＴＧｒ１、ＴＧｒ３、又は「ＴＧｒ１，３」）は、ロックステップで動作して、ハードリセットフェーズ１中、選択されたピクセル行のフォトダイオード及び共有フローティング拡散をリセットし、集積フェーズ２中の電荷集積を可能にし、４つのピクセルの列インタリーブされた各集まり（すなわち、図２１及び図２２を参照して説明された３×３コーナーピクセル）内の電荷ビニングされ且つ電圧ビニングされた電荷蓄積結果が、閾値テストフェーズ３において、条件付きリセット閾値を超えるか否かを判断し、閾値超え状況が検出される場合、条件付き読み出しフェーズ４において、対象となるピクセルの集まり内の完全に電荷ビニングされ電圧ビニングされた蓄積電荷を条件付きで読み出してデジタル化し、それから、出力フェーズ５において、デジタル化されたピクセル値を下流の（オンチップ又はオフチップ）処理論理に送信する。フェーズを１つずつ検討すると、ハードリセットフェーズ１中、行移動ゲート信号ＴＧｒ１及びＴＧｒ３はＶＴＧｆｕｌｌにパルスされ（５７０に示されるように）、それと同時に、列移動ゲート信号ＴＧｃをハイにし、したがって、蓄積された電荷をフォトダイオードＰＤ１及びＰＤ３から共有フローティング拡散ノードに移動する。フォトダイオードからフローティング拡散への電荷の移動後、リセット信号ＲＧは、５７２においてパルスされ、フェーズ２での次の電荷集積への準備として、フローティング拡散から電荷をクリアする。閾値テストフェーズ３の開始時、リセット信号が再びパルスされ（５７４）、フローティング拡散をリセットし、次に、信号ＳＨＲｓａ及びＳＨＲａｄｃは、５７６及び５７８においてパルスされ（ＲＳｉがアサートされている間）、センスアンプ及びＡＤＣのサンプルホールド要素内のフローティング拡散のリセット状態のサンプルを捕捉する。５８０において、ＴＧｒ１及びＴＧｒ３は部分オン移動電位ＶＴＧｐａｒｔｉａｌに上げられて、閾値超え状況が対象ピクセルのフォトダイオードに存在する場合、共有フローティング拡散に電荷を溢れさせることができる。次に、ＳＨＳｓａ信号が、５８２においてパルスされ、その間、横断相互接続スイッチ要素（例えば、トランジスタ）は、サンプルホールドバンク内で導通状態に切り換えられて、共有サンプルホールド要素内の関連する列（すなわち、示される実施形態では列ｊ及び列ｊ＋２）内のフローティング拡散ノードの信号状態を捕捉し、次に、２つの電荷ビニング溢れサンプルを電圧ビニングする。閾値テストフェーズは、ＴＧｃ信号をローにし、比較ストローブをアサート（５８４）して、センスアンプ内に閾値比較をトリガーし、４つの電荷／電圧ビニングピクセルからの集計溢れ電荷を条件付きリセット閾値と比較することによって行われる。比較結果が閾値超え状況を示す場合、ＶＴＧｆｕｌｌをＴＧｒ１及びＴＧｒ３線に印加する（したがって、対応するクワッドピクセルブロック内の共有フローティング拡散へのフォトダイオードＰＤ１及びＰＤ３の完全読み出しを可能にする）間、ＴＧｃ信号は５８６においてパルスされ、次に、ＳＨＳａｄｃ信号は、５���８においてハイになり、ＡＤＣの信号状態サンプルホールド要素内のスイッチ相互接続ピクセル列のフローティング拡散ノードの信号状態を捕捉する（すなわち、電荷ビニングフローティング拡散内容を電圧ビニングする）。その後、変換ストローブは５９０においてパルスされ、サンプルホールド回路内に捕捉された電圧／電荷ビニング信号状態（もしあれば）に関してＡＤＣ動作をトリガーし、その後、フェーズ５でのＡＤＣ出力の送信が続く。上述したように、閾値テストフェーズ４において、閾値超え状況が検出されない場合、ＡＤＣ動作及びデータ送信動作は抑制されて、電力を節減し、シグナリング帯域幅を低減し得る。
【００９２】
図２４は、イメージセンサ６００のより詳細な実施形態を示し、イメージセンサ６００は、図２１〜図２３を参照して説明したデシメーション（ビニング）モードで動作可能な４×１クワッドピクセルブロック６０１のアレイを有する。図１４の実施形態と同様に、行デコーダ／ドライバ６０５は、移動ゲート電圧（例えば、ＶＴＧｐａｒｔｉａｌ、ＶＴＧｆｕｌｌ、及びＶＴＧｏｆｆ）をオンチップ又はオフチップ電圧源３０９から受信し、行アドレス値及び行クロック（行信号タイミングの制御に使用される）をシーケンシング論理６０３から受信し、それに応答して、行制御信号ＲＧ、ＲＳ、及びＴＧｒ１〜ＴＧｒ４を出力する。シーケンシング論理は更に、１組の読み出し制御信号を列読み出し回路６０７に出力し、１組の読み出し制御信号は、列クロック信号（列読み出し回路６０７とのセンスアンプ、ＡＤＣ、メモリバッファ等内のタイミング動作のための複数のタイミング／制御信号で構成し得る）と、上述した比較ストローブ信号及び変換ストローブ信号と、列移動ゲートイネーブル信号（ＴＧｃＥｎ）、ＳＨＲ、及びＳＨＳ信号（センスアンプ及びＡＤＣサンプルホールド要素に別個の信号を含み得る）とを含む。シーケンシング論理は、デシメーションモード信号（「Ｄｅｃ  Ｍｏｄｅ」）も列読み出し回路６０７及び行デコーダ／ドライバ６０５の両方に出力して、上述した電荷及び電圧ビニング動作をイネーブル／ディセーブルする。例えば、一実施形態では、デシメーションモード信号は、ピクセル行及び列が個々に動作して、完全解像度イメージ読み出しを可能にするビニングディセーブル状態と、行デコーダ／ドライバが行信号対（例えば、ＴＧｒ１／ＴＧｒ３、次にＴＧｒ２／ＴＧｒ４）をロックステップでアサートして、共有フローティング拡散内で電荷ビニングを達成し、偶数及び奇数列対の列読み出し線（Ｖｏｕｔ）が横断して結合されて（例えば、図２２に示されるように）、サンプルホールド要素内の電圧ビニングを可能にするビニングイネーブル状態とを含む少なくとも２つの可能な状態の１つ（例えば、プログラマブル構成レジスタ６０４内のデシメーションモード設定に従って）で構成可能である。
【００９３】
なお図２４の実施形態を参照すると、列読み出し回路６０７は、センスアンプ６１７及びＴＧｃ論理ゲート６１９（一般に上述したように動作する）に加えて、１組の列エクリプス検出回路６１５を含み、１組の列エクリプス検出回路６１５はそれぞれ、サンプルホールドブロック６０９からピクセルリセット信号を受信するように結合され、フォトダイオード測定値（ビニングされているか、又は観世解像度であるかに関係なく）が飽和閾値を超えるか否かを判断する回路を有する。所与のエクリプス検出器６１５（例えば、閾値コンパレータによって実施される）が飽和状況（すなわち、飽和閾値超え）を検出する場合、エクリプス検出器は、ＡＤＣ回路６１１の二次イネーブル入力においてエクリプス信号をハイにして、そこでのＡＤＣ動作をディセーブルする。エクリプス信号がラインメモリ要素６２１にも出力されて、ＡＤＣ出力を定性化し、飽和状況が検出されなかった（したがって、ＡＤＣ出力が無効であり、実際に、最大読み出し値で表すべきであることを示す）場合、論理「１」エクリプスビットとして内部に記録され、その他の場合、論理「０」エクリプスビットとして内部に記録される。この動作により、各ピクセル列に記録されるエクリプスビット及び閾値未満ビットは一緒になって、以下（「Ｘ」は無関係ステータスを示す）のように対応するＡＤＣ出力を定性化するように機能する。
【００９４】
【表１】
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【００９５】
なお図２４を参照すると、ビニングモードが、列対間（例えば、電圧ビニングされた偶数列と電圧ビニングされた奇数列との間）での電圧ビニングをイネーブルするように設定される場合、各ビニング列対での１列内のセンスアンプ及びＡＤＣをディセーブルして、電力を節減し得、送信されるデータストリームは、ビニングモードに従ってデシメーションされる。
【００９６】
動的利得ピクセル読み出し
図１９及び図２０に関連して手短に述べたように、部分読み出し動作中及び完全読み出し動作中に異なる利得を適用し得る。すなわち、部分読み出し中の溢れ電荷は、非常に小さいことがある（すなわち、電荷集積レベルが条件付きリセット閾値をわずかに超える）ため、部分読み出し中、より高い利得を適用することが有利であり得る。これとは対照的に、完全読み出しは、最小電荷集積レベル〜最大電荷集積レベルの範囲であり得、はるかに低い利得を適用して、これらの電荷レベルを最小及び最大ＡＤＣ出力値に正規化し得る。したがって、本明細書での幾つかの実施形態（図１９〜図２４を参照して上述した実施形態を含む）では、部分読み出し動作中及び完全読み出し動作中、異なる利得が列読み出し回路によって適用される。
【００９７】
図２５Ａは、高利得部分読み出し及び略１利得完全読み出しをピクセル列内で行うために使用し得る利得選択可能（又はマルチ利得）読み出し回路の一実施形態を示す。より詳細には、示される実装形態では、マルチプレクサ６５１及び６５３は、マルチプレクサ制御信号ＣＳ及びＳＦの状態に従って、共通ソースアンプ構成（利得＝トランジスタＭ１の相互コンダクタンス＊負荷抵抗ＲＬ、式中、「＊」は乗算を示す）又はソースフォロワ構成（１利得又は略１利得）の何れかを確立するために使用される。共通ソースアンプ構成では（ＣＳ＝１、ＳＦ＝０）、乗算器６５３は、負荷抵抗ＲＬ（６５５）を介して列線Ｃｏｌ２を電圧供給レールＶｄｄに結合し、一方、乗算器６５１は、列線Ｃｏｌ１を接地に結合する。示されるように、Ｃｏｌ２は、行選択トランジスタ６８３のドレイン端子に結合され、それにより、Ｖｏｕｔ１は、印加ゲート電圧（フローティング拡散電荷レベル）及びそのトランジスタの相互インダクタンスの関数である、トランジスタＭ１を通る電流の流れに従って変化する。より詳細には、図２５Ｂ（共通ソース利得構成を示す）から理解することができるように、Ｖｏｕｔ１は、Ｖｄｄ−ＩＭ１＊ＲＬによって与えられ、したがって、Ｖｏｕｔ１／ＶＦＤは概ねｇｍ＊ＲＬであり、ここで、ｇｍはトランジスタＭ１の相互コンダクタンスを表す。したがって、Ｍ１及び／又はＲＬを適宜サイジングすることにより、１よりもはるかに大きな共通ソース利得を達成し得、したがって、部分読み出し動作中にフローティング拡散に溢れ得る比較的小さなレベルの電荷への感度を増大させる。なお、リセットトランジスタ６８５はＣｏｌ２線にも結合され、したがって、共通ソース利得構成である間、ＲＧ信号アサートに応答して、フローティング拡散をＣＳモードＶｏｕｔにプルアップ（すなわち、リセット）できるようにする。
【００９８】
ソースフォロワ構成（ＳＦ＝１、ＣＳ＝０）では、乗算器６５３は、電流源６５７をＣｏｌ２線に結合し、乗算器６５１は列線Ｃｏｌ１をＶｄｄに結合し、したがって、図２５Ｃに示されるように、Ｍ１をソースフォロワアンプとして確立する（すなわち、Ｍ１ソースにおいて電圧を出力し、したがって、Ｖｏｕｔ２は、Ｍ１のゲートにおいて印加されるフローティング拡散電圧を辿る）。より詳細には、Ｃｏｌ２線を通る略一定の電流を維持するために、一定電流源を維持するフィードバックループは、トランジスタＭ１内の任意のコンダクタンス電荷を相殺するために必要なように、Ｖｏｕｔ２に電位を上げる。したがって、Ｍ１内の略線形の相互コンダクタンスを仮定すると、電流源は、フローティング拡散電位の増減に略線形に対応してＶｏｕｔ２を上げ下げし、したがって、Ｖｏｕｔ２とＶＦＤとの間で略一定の比例性を達成する。示される実施形態では、ソースフォロワ構成において、比例性の一定性は、１よりもわずかに低い（例えば、示される特定の例では０．８５であるが、代替の実施形態又は他のプログラムされた構成では、１を含む他の比例性定数を達成し得る）。
【００９９】
なお図２５Ａを参照すると、別個の組のサンプルホールド要素（例えば、容量要素及びスイッチ要素）６６９及び６７１は、Ｖｏｕｔ１及びＶｏｕｔ２にそれぞれ結合されて、部分読み出し動作及び完全読み出し動作中に適用される異なる利得構成に対応し、それに対応して、別個の組のリセット状態及び信号状態サンプルイネーブル信号が２つのサンプルホールド回路に適用される。示される例では、部分読み出しサンプルホールド回路６６９（すなわち、共通ソース利得構成において信号ＳＲｃｓ及びＳＳｃｓによって制御される）は、差動出力（すなわち、リセット状態サンプル未満の信号状態サンプル）をセンスアンプ回路６７５に提供し、一方、完全読み出しサンプルホールド回路６７１（ソースフォロワ利得構成において信号ＳＲｓｆ及びＳＳｓｆによって制御される）は、差動出力をＡＤＣ６７７に提供する。センスアンプ及びＡＤＣの両方を有する全ての実施形態と同様に、センスアンプは省くことができ、ＡＤＣは、図１５Ｂ及び図１５Ｃを参照して考察したように、部分及び完全読み出しの両動作中に適用し得る。そのようなＡＤＣのみの実装形態では、サンプルホールド回路６６９及び６７１の出力は、ＣＳ信号及びＳＦ信号の状態に従ってＡＤＣ６７７の入力に多重化し得る。ＣＳ信号及びＳＦ信号が常に相補的な状態を有する実施形態では、代替的には、単一の信号を使用して、共通ソース利得構成とソースフォロワ利得構成とで切り換え得る。
【０１００】
図２６は、図２５Ａのマルチ利得構成内でハードリセット、集積、部分読み出し、及び（条件付き）完全読み出し動作中に共通ソース及びソースフォロワ利得構成の交互の適用を示す例示的なタイミング図を提示する。示されるように、共通ソースイネーブル信号（ＣＳ）は、ハードリセットＲＧパルスと同時に６８６においてアサートされる（すなわち、電荷集積の準備としてアサートされる）と共に、６８８においてアサートされる（リセット状態サンプリングの準備としてのフローティング拡散リセット）。電荷集積間隔の少なくとも一部中、信号利得は全体的にディセーブルされて、電力を節減し得る（すなわち、示されるようにＳＦ制御信号及びＣＳ制御信号の両方をローにする）が、実際には、その間隔中、一方又は両方の利得モードを適用して、他のピクセル行での動作を可能にし得る。リセット状態サンプリング中、共通ソース及びソースフォロワ利得構成は、６９０及び６９２に示されるように順次イネーブルされ（すなわち、まずＣＳをハイに保持し、その間、ＳＦをローにし、次に、その構成を逆にする）、共通ソース及びソースフォロワ利得構成のそれぞれである間、リセット状態サンプリング信号ＳＲｃｓ及びＳＲｓｆは、６９４及び６９６においてパルスされて、２つの利得構成に提供される異なるサンプルホールド回路内のリセット状態サンプルを捕捉する。その後、６９８において、ＣＳはハイになり（ＳＦはローになり）、部分読み出し動作中、共通ソース利得構成を適用し（７００においてＴＧｒを部分オン状態に上げ、一方、ＴＧｃをハイに保持し、ＳＳｃｓ及び比較ストローブ信号のアサートで終わることによって実施される）、次に、７０２において、ＳＦはハイになり（且つＣＳがローになり）、次の条件付き完全読み出し動作中、ソースフォロワ利得構成を適用する（ＴＧｃ信号の条件付きパルスと同時に、７０４においてＴＧｒを完全読み出し電位に上げ、ＳＳｓｆ及び変換ストローブ信号のアサートで終わることによって実施される）。
【０１０１】
図２５Ａ〜図２５Ｃ及び図２６を参照して説明されるマルチ利得アーキテクチャに反映して、他の利得構成又は利得構成の組合せを代替の実施形態において使用し得ることに留意されたい。例えば、図２７に示されるように、マルチプレクサ７０１を介して異なるプルアップ抵抗（ＲＬ１及びＲＬ２）をｃｏｌ２線に結合し、その後、一般に図２６を参照して説明されるように一方の利得又は他方の利得を選択する（すなわち、制御信号ＣＳ１及びＣＳ２の適宜アサートを通して）ことにより、２つの異なる共通ソース利得構成を実施し得る。別の実施形態では、プログラマブル利得アンプをＣｏｌ２線及び／又はＣｏｌ１線に結合し、プログラムされた設定間で切り換えて、異なる部分読み出し利得及び完全読み出し利得を実施し得る。より一般的には、代替の実施形態において、部分読み出し動作中及び完全読み出し動作中に適用される利得の調整を可能にする任意の実施可能な構成又はアーキテクチャを利用し得る。
【０１０２】
イメージセンサアーキテクチャ、システムアーキテクチャ
図２８は、上部読み出し回路７３２．１と下部読み出し回路７３２．２との間に配置されるピクセルアレイ７３１を有するイメージセンサの一実施形態を示す。読み出し回路は、アレイ内のピクセル行の各半分に結合され、パラレル動作可能であり、それにより、ピクセルアレイの行を通して走査するために必要な時間を半分にする。一実施形態では、ピクセル行は、ピクセル行が存在するピクセルアレイの物理的な半分により、上部読み出し回路と下部読み出し回路との間に割り振られる。例えば、全ての上部ピクセル行（すなわち、物理的中点の上）は、上部読み出し回路に結合し得、全ての下部ピクセル行は、下部読み出し回路に結合し得、それにより、全体列線長を低減する（各Ｖｏｕｔ及びリセットフィードバック（ＴＧｃ）線に関するキャパシタンス、ノイズ、所要駆動電力等を低減する）。他の実施形態では、上部及び下部読み出し回路へのピクセル行相互接続は、ピクセルアレイの行にわたってインタリーブし得、接続は、ピクセルブロックの各連続行の上部読み出し回路と下部読み出し回路との間で交互になる（例えば、ピクセルアレイ内の４つ毎の行は、図２１に示される４×１クワッドピクセルブロックによって埋められるか、又はピクセルアレイ内の２つ毎の行は、図１６及び図１７に示される２×２クワッドピクセルブロックによって埋められるか、又はピクセルアレイ内の１つ置きの行は、専用Ｖｏｕｔ相互接続を有するピクセルによって埋められる）。示される実施形態では、各読み出し回路（７３２．１及び７３２．２）は、サンプルホールドバンク７３３（例えば、上述したように列毎容量性記憶要素及び切り換え要素を含む）と、列毎センスアンプ回路（又はラッチ）及びリセットフィードバック論理を含むセンスアンプバンク７３５と、列毎ＡＤＣバンク７３７と、デジタル線メモリ７３９とを含む。列毎ＡＤＣを適用して、部分読み出しサンプルをデジタル化する実施形態では、センスアンプバンク７３５は省くことができ、列毎ＡＤＣバンクは、リセットフィードバック信号（すなわち、条件付きリセット信号ＴＧｃ）を生成するデジタルコンパレータを備え得る。また、センスホールドバンクは、図２２を参照して説明した横断切り換え要素を含み、電圧ビニング動作をサポートし得る。より一般的には、上部及び下部読み出し回路の様々な回路ブロックは、様々なデシメーションモード及び読み出し選択肢をサポートするように、上述したように動作し、且つ／又は構成し得る。特に示されていないが、上部及び下部デジタルラインメモリ７３９は、例えば、ピクセルアレイの左又は右に配置される共有物理的出力ドライバ（ＰＨＹ）に供給し得、デジタルラインメモリのそれぞれからパラレルにデータを受信するように結合し得る。代替的には、別個のＰＨＹを２つのデジタルラインメモリに関して提供し得、ＰＨＹは、例えば、イメージセンサＩＣの対向する縁部に配置される。更に、上部及び下部読み出し回路は、ピクセルアレイ７３１と同じ物理的ダイ上に実施し得る（例えば、ダイの周縁（ピクセルアレイを挟む）又はピクセルアレイの各半分間のダイの中心が、読み出し回路は代替的に、別のダイに配置してもよい（例えば、他のイメージング関連ダイを更に含み得る積��構成でピクセルアレイダイに結合される）。
【０１０３】
図２９は、イメージセンサ８０１と、イメージプロセッサ８０３と、メモリ８０５と、ディスプレイ８０７とを有するイメージングシステム８００の一実施形態を示す。イメージセンサ８０１は、本明細書に開示される任意の実施形態により時間的に過剰サンプリングされた条件付きリセットピクセルによって構成されるピクセルアレイ８１１を含むとともに、行論理８１５と、列論理８１７と、ラインメモリ８１９と、ＰＨＹ８２１とを含む上述したピクセル制御及び読み出し回路も含む。イメージプロセッサ８０３（システムオンチップ等として実施し得る）は、１つ又は複数の相互接続バス又はリンク８３６を介して互いに結合されるイメージ信号プロセッサ（ＩＳＰ）８３１及びアプリケーションプロセッサ８３３を含む。示されるように、ＩＳＰ８３１は、ＰＨＹ８２７（及びシグナリングリンク８２２、これは例えば、モバイル業界プロセッサインタフェース（「ＭＩＰＩ」バス）又は任意の他の実施可能なシグナリングインタフェースによって実施し得る）を介してピクセルアレイからイメージングデータを受信するように結合され、ＩＳＰ及びアプリケーションプロセッサは、相互接続８３６を介してメモリ制御インタフェース８３５及びユーザインタフェースポート８３７に結合される。更に、後述するように、相互接続８３６は、サイドチャネル８３８を介してＩＳＰ８３１（すなわち、ＰＨＹ８２７へのＩＳＰインタフェース）にも結合し得、それにより、イメージセンサをエミュレートするように、アプリケーションプロセッサはＩＳＰにデータを送ることができる。
【０１０４】
なお図２９を参照すると、イメージシステム８００は、イメージプロセッサ８０３のメモリ制御インタフェース８３５に結合された１つ又は複数のメモリ構成要素８０５を更に含む。示される例及び以下の考察では、メモリ構成要素は、イメージサブフレームデータのバッファとして、且つ／又は他の機能用のフレームバッファとして機能し得るダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含むと仮定される。メモリ構成要素は、処理済みイメージの長期記憶用の１つ又は複数の不揮発性メモリを更に含み得る。
【０１０５】
ユーザインタフェースポート８３７はユーザディスプレイ８０７に結合され、ユーザディスプレイ８０７はそれ自体、フレームメモリ（又はフレームバッファ）を含み、ユーザに表示されるイメージ（例えば、静止イメージフレーム又はビデオフレーム）を記憶し得る。示されていないが、ユーザインタフェースポート８３７は、キーパッド、タッチスクリーン、又はイメージセンサ８０１内のデシメーションモードの構成に使用し得る動作モード情報を含む情報を、ユーザ入力に対応するイメージプロセッサ８０３に提供することが可能な他のユーザ入力回路に結合することもできる。これもまた示されていないが、イメージプロセッサ８０３は、サイドバンドチャネル又は他の制御インタフェースを通してイメージセンサ８０１に結合し得、それにより、動作モード、構成情報、動作トリガー命令（イメージ捕捉命令、構成プログラミング命令等を含む）等をイメージセンサに送信できるようにする。
【０１０６】
図３０は、イメージ処理動作に関連して図２９のイメージングシステム内で実行し得る例示的な動作シーケンスを示す。８５１において開始し、アプリケーションプロセッサは、メモリ制御インタフェース８３５、ひいてはメモリＩＣ８０５に関してＤＭＡ（直接メモリアクセス）動作用にＩＳＰ８３１を構成する。この構成により、ＩＳＰは、イメージセンサ８０１とメモリＩＣ８０５との間でＤＭＡコントローラとして動作するようにイネーブルされ、サブフレームデータをイメージセンサ８０１から行毎に受信し（８５３に示されるように）、サブフレームデータをメモリＩＣに移動させる。したがって、イメージセンサ８０１内の時間的過剰サンプリングによって生成されるサブフレームデータは、実際には、ＩＳＰを通してメモリＩＣ（例えば、ＤＲＡＭ）に直接パイプ化され、メモリＩＣにおいて、アプリケーションプロセッサによってアクセスし得る。なお、示される実施形態では、サブフレームは、最後のサブフレームが受信され記憶されるまで、メモリに順次ロードされる（すなわち、フレーム毎の記憶ループであり、その最終的な終了は判断ブロック８５５において反映される）。このプロセスは、代替の実施形態では、メモリＩＣ８０５内の最後のサブフレームの記憶を省き、代わりに、最後のサブフレームデータをアプリケーションプロセッサ８３３に直接送ることによって最適化し得る。すなわち、８５７に示されるように、アプリケーションプロセッサは、記憶されたサブフレームを検索して結合（例えば、合算）して、統合（集積）イメージフレームを生成し、それにより、最後のサブフレームをメモリに記憶し、次に、それを再び読み出す代わりに、最後のサブフレームは、アプリケーションプロセッサに直接送られ、サブフレームデータ統合の開始点として機能し得る。何れの場合でも、８５９において、アプリケーションプロセッサは、イメージ処理モードで動作するようにＩＳＰ８３１を構成し、８６１において、イメージフレームデータ（すなわち、時間的に過剰サンプリングされたイメージセンサデータの統合）をＩＳＰのイメージセンサインタフェースに（すなわち、チャネル８３８を介してＩＳＰのフロントエンドに）出力し、それにより、ＩＳＰ８３１の完全イメージフレームのイメージセンサ送達をエミュレートする。８６３において、ＩＳＰは、アプリケーションプロセッサによって送られるイメージフレームを処理して、最終化されたイメージフレームを生成し、完成（処理）されたイメージフレームを、例えば、ＤＲＡＭ又は不揮発性メモリ（すなわち、１つ又は両方のメモリＩＣ８０５）に書き込み、且つ／又はディスプレイ８０７内のフレームバッファに直接書き込み、イメージをシステムユーザに表示できるようにする。
【０１０７】
スプリットゲートアーキテクチャ
図３１は、図１０の条件付きリセット信号２５０の実施形態と、本明細書では「スプリットゲート」条件付きリセットピクセル又はスプリットゲートピクセルと呼ばれる改変ピクセルアーキテクチャ８７０の実施形態とを対比する。示される実施形態では、スプリットゲートピクセル８７０は、ピクセル２５０と同じフローティング拡散２６２、リセットトランジスタ２５９、ソースフォロワ２５５、及び読み出し選択トランジスタ２５７と一緒に、フォトダイオード２６０を含むが、スプリット二重制御移動ゲート８７１を優先して移動イネーブルトランジスタ２５３及び単一制御移動ゲート２５１を省く。詳細図８８０を参照すると、二重制御移動ゲート（又は「二重ゲート」）は、光検出器２６０（ＰＤ）とフローティング拡散２６２（ＦＤ）との間の基板領域にわたり互いに隣接して配置される異なる（別個の）行及び列移動ゲート要素８８１及び８８３を含む。行及び列移動ゲート要素（８８１及び８８３）は、行及び列制御線にそれぞれ結合されて、行及び列制御信号ＴＧｒ及びＴＧｃを受信し、したがって、独立して（別個に）制御される。更に詳細に後述するように、シリアル結合トランジスタ間（ひいては隣接するゲート端子間）に通常は必要とされるソース／ドレインインプラントを省くことにより、行及び列移動ゲート要素は、ＴＧｒ及びＴＧｃがデアサートされたとき、チャネルを中断する（信号レベルにおいて、電荷移動を阻止する）能力を維持しながら、ＴＧｒ及びＴＧｃの両方がアサートされる場合、結果として生成されるオーバーラッピング静電場が連続強化チャネル８８５を形成する（信号レベルにおいて、電荷移動を提供する）のに互いに十分に近くに配置し得る。したがって、ピクセル２５０での移動ゲート２５１と移動イネーブルトランジスタ２５３との結合動作によって実施される論理ＡＮＤ関数は、はるかにコンパクトな二重制御ゲート８７１内で達成し得、トランジスタによるピクセルフットプリント（すなわち、ダイ面積消費）又はピクセル２５０に対するトランジスタの大部分を低減する。クワッドピクセルレイアウトの場合、例えば、二重ゲート構成は、二重ゲート実装に応じて、ピクセル当たりのトランジスタカウントを２．７５Ｔ（すなわち、ピクセル２５０が利用される場合）から約１．７５Ｔ〜２Ｔに下げる。ピクセルフットプリントの低減に加えて、二重ゲート設計では、電荷集積（光蓄積）間隔中、負電位を１つ又は複数の移動ゲートに印加することができ、ＰＤからＦＤへの漏出電流及び移動ゲート暗電流を低減し、この機能は、負のＴＧｒ電圧が移動イネーブルトランジスタ２５３内の基板ダイオードへのソース／ドレインを破壊的に順方向バイアスするおそれがあるため、実施形態２５０では容易には利用可能ではない。更に、ＴＧｃがローになるときは常にピクセル２５０の移動ゲート２５１において生じるフローティング電位とは対照的に、行移動ゲート要素８８１及び列移動ゲート要素８８３は、信号駆動ソースに連続して結合され、したがって、ドライバ出力電圧に連続して駆動され（すなわち、フローティングせず）、ピクセル読み出し動作でのノイズを潜在的に低減する。
【０１０８】
図３２は、図３１のスプリットゲートピクセル内の例示的なピクセルサイクル（リセット／電荷集積／読み出し）を示すタイミング図である。上述した実施形態と同様に、ピクセルサイクルは、実行される別個の動作に対応する５つの間隔又はフェーズに分割され、最後の２つのフェーズでの最終的なプログレッシブ読み出しをもたらす（ピクセルは、フェーズ４をスキップする無条件読み出しシーケンスを提供することも可能である）。図３２及び図３１のスプリットゲートピクセル８７０の両方を参照すると、リセット動作は、フェーズ１において、ＴＧｒ信号及びＴＧｃ信号を同時にハイにして、フォトダイオード２６０とフローティング拡散２６２との間に導通チャネルを確立する（すなわち、図３１の８８５に示されるように）ことにより、フォトダイオード及びフローティング拡散内で実行され、それにより、フォトダイオード内の残留電荷又は蓄積電荷をフローティング拡散に移動できるようにすることにより、フォトダイオードをリセットする。電荷移動動作後（又は同時に）、リセットゲート信号（ＲＧ）がパルスされて、リセットトランジスタ２５９をオンに切り換え、したがって、フローティング拡散をＶｄｄ又は他の供給電圧レールに切り換え可能に結合することにより、フローティング拡散から電荷を出す／空にする。示される実施形態では、ＴＧｒは、フォトダイオードリセット動作に続き（例えば、ＴＧｃの同時アサート直後又はリセットフェーズの終了時）、負電位に駆動され、それにより、光検出器とフローティング拡散との間に低漏出分離を確立し、ＴＧｒ下の領域からの暗電流を低減する。また、行及び列制御信号はまとめて隣接する移動ゲート要素に適用されるため、ＴＧｃは、移動ゲートでの望ましくないフローティングなしで、光検出器リセット動作に続き、次の集積フェーズ（フェーズ２）中、必要に応じてハイ又はローにし得る。したがって、ＴＧｃは、ピクセルリセット後にローになり、次の集積フェーズ及びノイズサンプリングフェーズ（フェーズ２及び３）全体を通してローのまま維持されて示されるが、他のピクセル行でのリセット及び読み出し動作をサポートするために、それらのフェーズ中、ハイ状態とロー状態との間でトグルされる。
【０１０９】
フェーズ３内のノイズ又はリセットサンプリング動作、フェーズ４内の閾値超え検出、及びフェーズ５内の条件付き読み出し（又は条件付き移動）は一般に、図１１を参照して考察したように実行されるが、ＴＧｃは、部分移動動作及び条件付き移動動作中、ＴＧｒパルスと併せてのみハイに（すなわち、ＶＴＧｐａｒｔｉａｌ及びＶＴＧｆｕｌｌ）する必要がある。示される実施形態では、クワッド電位ＴＧｒドライバが、行デコーダ／ドライバ内（例えば、図１４の要素３０５内）に提供されて、集積フェーズ全体を通してＴＧｒを負電位に維持し、次に、ノイズサンプリングフェーズの開始時、ＴＧｒを読み出し前電位（示される例では０ボルト）まで上げ、それからＴＧｒをＶＴＧｐａｒｔｉａｌまで更に上げ、最後に、閾値超え検出及び条件付き読み出し動作のそれぞれでＶＴＧｆｕｌｌまで上げられる。代替の実施形態では、３電位ドライバを使用して、ＶＴＧｐａｒｔｉａｌ又はＶＴＧｆｕｌｌ（すなわち、読み出し前電位なし）にパルスされるとき以外、ＴＧｒを負電位に維持し得る。
【０１１０】
図３３は、図３１のスプリットゲートピクセルの例示的な低光動作及び高光動作を示し、各事例での静電電位図の下に、光検出器（この例では、フォトダイオード２６０）、行及び列移動ゲート要素８８１及び８８３（すなわち、二重制御移動ゲートを形成する）、並びにフローティング拡散２６２の概略断面図を示す。前の例と同様に、静電電位の図示のレベルは、実際又はシミュレートされる装置で生成されるレベルの正確な表現であることは意図されず、むしろ、ピクセル読み出しフェーズの動作を示すための一般的な（又は概念的な）表現であることが意図される。低光例から始めると、比較的低いレベルの電荷が、集積フェーズ（フェーズ２）中、フォトダイオード内に蓄積され、したがって、閾値超え検出フェーズ４中（すなわち、フェーズ３でのノイズサンプリング取得後）、ＴＧｃがアサートされ、ＴＧｒが部分オン電位（ＶＴＧｐａｒｔｉａｌ）に上げられる場合、電荷レベルは、電荷レベルがフォロダイオード２６０とフローティング拡散２６２との間に形成される比較的浅いチャネルを介して移動するには不十分である。蓄積電荷レベルは、ＴＧｒ線へのゲート要素結合に印加されるＶＴＧｐａｒｔｉａｌによって確立される溢れ閾値を超えないため、フォトダイオードからフローティング拡散への溢れはなく、代わりに、蓄積電荷はそのままフォトダイオード内に残る。閾値超えフェーズ中、溢れは検出されないため、条件付き移動（条件付き読み出し）フェーズ５中、ＴＧｃはデアサートされる。幾らかの電荷は、ＴＧｒアサート中、行ゲート下のウェルに移動するが、ＴＧｒがデアサートされるとき、その電荷はフォトダイオードウェルに戻り、したがって、続く集積間隔での更なる電荷蓄積のために、フォトダイオード内の電荷レベルを開始点に維持する。これとは対照的に、高光例では、閾値超え検出フェーズ４中、より高いレベルの蓄積電荷が溢れ閾値を超え、それにより、蓄積電荷の一部（すなわち、移動ゲート部分オン静電電位を上回る電荷キャリアのサブセット）はフローティング拡散ノード２６２に溢れ、残留蓄積電荷は、９１８に示されるように、フォトダイオード内に残ったままである。したがって、閾値超えフェーズ５中、ＴＧｒは、ＴＧｃのアサートと同時にＶＴＧｆｕｌｌ電位に上げられ、したがって、二重ゲート構造体によって形成される茶園ルを通して完全導通路を確立して、蓄積電荷全体をフォトダイオード２６０からフローティング拡散２６２に移動する。
【０１１１】
図３４は、図３１のスプリットゲートピクセル内の代替の閾値超え検出動作を示す。示されるように、ＴＧｒ線を部分電位（すなわち、ＶＴＧｐａｒｔｉａｌ）に駆動する代わりに、部分（すなわち、幅低減）ＴＧｒパルス９２０が、ＴＧｃパルス（これも部分パルス幅を有し得る）と併せて適用され、したがって、光検出器とフローティング拡散との間での電荷移動に利用できる時間を制限する。一実施形態では、例えば、部分パルス９２０は、二重制御移動ゲートに印加される電圧によって定義される閾値を超える全ての電荷の移動に必要な時間よりも短い時間定数を有する短持続時間パルスであり、したがって、その電荷の全てを移動するのに十分に長い完全幅パルスとは対照的に、部分的にのみ電荷を移動する。したがって、光検出器−拡散電荷移動の時間定数及び閾値下特性に起因して、光検出器内の閾値未満電荷集積は、部分パルス間隔中に電荷移動を殆ど又は全く生じさせず、一方、閾値超え電荷集積は、実際に、完全パルス間隔中のＶＴＧｐａｒｔｉａｌの印加と同様に、検出可能な電荷移動を生じさせる。パルス幅制御は、特にノイズの多い（例えば、切り換えノイズがＴＧｒ線に結合し得る）環境において、又はプログラマブル閾値トリミング若しくは較正が必要であり得る環境において、再現性及び／又は閾値精度に関して、優れた性能を提供し得る（すなわち、電圧レベル制御と比較して）。特にＴＧｃ信号が光検出器に最も近いゲート要素の制御に使用される場合、９２１に示されるように、部分読み出し制御は代替（又は追加）的に、パルス幅制御されるか、それとも電圧レベル制御されるかに関係なく、ＴＧｃ線に適用し得る。また、パルス幅制御及び電圧制御は、例えば、低減された電圧を有する部分パルスをＴＧｃ線又はＴＧｒ線に駆動することにより、結合し得る。更に、条件付き読み出し動作中（及び／又はリセット動作中）にＴＧｒ線及び／又はＴＧｃ線に適用される完全パルスは、９２２に示されるように、部分パルスのバーストで置換し得、したがって、適用される各パルスに均一な（部分）共にを確立する。一実施形態では、条件付き読み出しフェーズ５中の完全パルス幅は、約２００ナノ秒（ｎＳ）〜１０００ｎＳであり、一方、部分パルス幅は約２ｎＳ〜２００ｎＳであるが、代替の実施形態では、他の部分パルス幅及び／又は完全パルス幅を適用し得る。スプリットゲート実施形態で動作可能なものとして示されるが、同様の部分パルス方法は、例えば、図１４又は図１６の実施形態の動作にも適用可能である。
【０１１２】
図３５は、図３１に示される二重制御ゲート８７１の例示的な実装形態を示す。示される実装形態では、２つの別個のポリシリコン特徴９２５及び９２７が、フォトダイオード２６０とフローティング拡散２６２との間の基板領域にわたって互いのすぐ近傍に形成され、分離距離（「ｄｓｅｐ」）は、ドレイン−ソース結合トランジスタのポリシリコン線に指定される最小ポリ間距離よりも短いが、２つのポリシリコン特徴間の電気絶縁を保証するのに十分に長い（すなわち、特徴が互いに短絡するのを回避するのに十分な隔たり）。一製造技法では、２つのポリシリコン特徴は別個に形成されて、最小リソグラフィ特徴サイズ未満の距離ｄｓｅｐを可能にする。代替の実施形態では、単一のポリシリコン特徴が形成され、次に、エッチングされるか、又は他の方法で２つの別個のポリシリコン特徴にスプリット／分割される（例えば、ｄｓｅｐは、最小リソグラフィ特徴サイズ以下に設定される）。示される実装形態では、側壁スペーサ９２９、９３１は各ポリシリコン線に関して形成され、スペーサ構造体は、９３３に示されるように、分離領域マージン内に形成され（すなわち、狭いｄｓｅｐ寸法に起因して）、それにより、ソース／ドレインインプラント構造体を形成するための後続するドープは、分離領域内にブロックされ、したがって、そのようなキャリア捕捉構造体が、フォトダイオード２６０とフローティング拡散２６２との間の本来なら連続した基板領域内に形成されるのを回避し、上述した二重ゲート制御をもたらす。ポリシリコン特徴９２５（ポリ１）は、ＴＧｒに結合されたゲート要素として示され、ポリシリコン特徴９２７（ポリ１’）はＴＧｃに結合されたゲート要素として示され、その相互接続構成は、代替の実施形態では逆にし得る。
【０１１３】
図３６は、図３１に示される二重制御ゲート８７１を実施する代替の方法を示す。この実施形態では、第１のポリシリコン特徴９４１が形成され（例えば、リソグラフィプリント及びエッチング）、絶縁材料９４５の層で覆われ、次に、第２のポリシリコン特徴９４３が第１の層上に形成される。第２のポリシリコン特徴（図示せず）の一部はエッチングされて除去され、分離領域（すなわち、「ｄｓｅｐ」で記される領域）に残る（絶縁）材料９４５を除去せずに、初期ポリシリコン特徴９４１への金属層接点を露出させ可能にする。この動作により、ｄｓｅｐは任意に小さくし得（すなわち、分離領域内の絶縁材料の完全性、ひいては２つのポリシリコン特徴間の電気絶縁を維持しながら、可能な限り小さく）、二重制御ゲートの全体フットプリントは、単一制御ゲートと同様である。他の実施形態では、フォトダイオード２６０とフローティング拡散２６２との間に二重ゲート構造体を形成するために、様々な代替及び／又は補足的製造技法を利用し得る。
【０１１４】
図３７は、クワッドピクセル共有フローティング拡散イメージセンサアーキテクチャを示し、このアーキテクチャでは、行及び列移動ゲート制御線対（ＴＧｒ１／ＴＧｒ２及びＴＧｃ１／ＴＧｃ２）は、上述したように、４つのスプリットゲートピクセルのそれぞれ内の二重ゲート構造体（９５７．１〜９５７．４）に結合される。より詳細には、共有フローティング拡散９５５を４つのピクセル（それぞれ、共有リセットゲートトランジスタ４０９、ソースフォロワ４０５、及び読み出し選択トランジスタ４０７と一緒に、フォトダイオードＰＤ１〜ＰＤ４のそれぞれ１つ及び二重制御移動ゲート９５７．１〜９５７．４の１つも含む）の中央に配置し、列移動ゲート制御線ＴＧｃを別個の奇数及び偶数列イネーブル線に分ける（それぞれ、各列線ドライバに結合されるＴＧｃ１及びＴＧｃ２）ことにより、高度にコンパクトなピクセルレイアウトを達成し得る。図３８及び図３９は、各二重制御ゲート構造体を介して中央に配置されたフローティング拡散（「ＦＤ」）の周囲に切り替え可能に結合される４つのフォトダイオードを示す、図３７のクワッドピクセルの例示的な物理的レイアウトを示す。図３８の実施形態では、行線（ＴＧｒ１、ＴＧｒ２）は、フォトダイオードに最も近い各ゲート要素９６１に結合され、列線は、フローティング拡散に最も近いゲート要素９６２（すなわち、集合的に二重ゲートを形成するゲート要素９６１及び９６２）に結合され、一方、その相互接続順は、図３９の実施形態では逆になり、行線は、フローティング拡散に最も近いゲート要素９７２に結合され、列線は、フォトダイオードの最も近いゲート要素９７１に結合される。両レイアウトで、各行線は、単一の金属−ポリ接触を介して同じ行内のフォトダイオード（例えば、示される例ではＰＤ１／ＰＤ３又はＰＤ２／ＰＤ４）のゲート要素に結合し得、各列線も同様に、単一の接点を介して同じ列内のフォトダイオード（例えば、ＰＤ１／ＰＤ２又はＰＤ３／ＰＤ４）のゲート要素に結合し得、したがって、クワッドピクセル毎の信号線毎に２つの相互接続を必要とする実装形態と比較して、接点面積を半分にする。また、図３８及び図３９の両方の実施形態では、共有リセットゲートトランジスタ、読み出し選択トランジスタ、及びソースフォロワトランジスタは、図３８の９６４、９６５、及び９６６並びに図３９の９７４、９７５、及び９７６に示されるように、フォトダイオードセルの周辺に配置される（各トランジスタは、拡散領域上のポリシリコン線として示され、相互接続線を省略して、図面の他の特徴を曖昧にするのを回避する）。両レイアウトにおいて、トランジスタは、示される位置／ロケーション以外の位置／ロケーションに配置し得る。例えば、３つ全ての共有トランジスタは、所与のピクセルの同じ縁部に配置し得るか、又はトランジスタの全て、１つ、又は複数は、フォトダイオードの行間又は列間のクワッドピクセルの中央領域に配置し得る。また、統合拡散領域が示されるが、拡散領域は、代替的には、２つ以上の相互接続拡散領域に分割し得る。示される構造体では、クワッドグループを有するピクセルの個々の且つ選択的な電荷ビニング読み出しが可能である。
【０１１５】
図４０及び図４１は、専用行移動ゲート（ＴＧｒ）線を有さない代替の実施形態によるスプリットゲートピクセルアーキテクチャ及び対応するタイミング図を示す。より詳細には、読み出し選択及び行移動ゲート制御機能は、示されるように、行ゲート要素８８１及び読み出し選択トランジスタ２５７に結合される単一の読み出し選択（又は行選択）信号内に併合され、したがって、ピクセル行当たりの行信号線の数を３本から２本に低減する（列移動ゲート要素８８３及び残りの共有トランジスタ（２５５、２５９）は、上述したように接続される）。この行線低減は、前面照射実装形態において特に有利であり得、その理由は、３３％の行金属低減により、ピクセルアレイの全体の曲線因子が増大するためである。背面照明実施形態であってさえも、行線低減は、セル当たりの信号線相互接続を簡易化し得、必要な金属層の数を低減し得るか、又は他の方法で製造の複雑性及びコストを低減し得る。なお、前面又は背面照射は、本明細書に開示される任意の実施形態に関して利用し得る。
【０１１６】
図４１を参照すると、リセット動作、集積動作、ノイズサンプリング動作、閾値超え検出動作、及び条件付き読み出し動作は、一般に図３２を参照して説明されたように実行されるが、行移動ゲート要素９８１は、読み出し選択信号（ＲＳ）のアサート及びデアサートを通して導通状態と非導通状態とに切り換えられ、閾値超え及び条件付き読み出し動作は、列制御線（ＴＧｃ）での部分電位（及び／又はパルス幅）及び完全電位（及び／又は完全パルスシーケンス）のアサートによって管理される。したがって、フォトダイオードリセットは、読み出し選択信号のアサートと同時にＴＧｃをアサートすることによって実施され、閾値超え検出は、読み出し選択信号のアサートと同時に、ＴＧｃをＶＴＧｐａｒｔｉａｌ電位に上げる（及び／又は幅低減ＴＧｃパルスを適用する）ことによって実行され、条件付き読み出しは、示されるように、ＴＧｃをＶＴＧｆｕｌｌ電位に条件付きで（選択的に）上げることによって実行される。図４０の実施形態では、行ゲート要素９８１はフローティング拡散の最も近くに配置され、列ゲート要素９８３はフォトダイオードの最も近くに配置される。代替の実施形態では、この配置は逆にし得る。
【０１１７】
図４２Ａは、代替の二重制御ゲート構成を示し、この構成では、二重制御ゲートのゲート要素は、移動ゲートダイオード９８７のｐドープ領域及びｎドープ領域のそれぞれによって形成される。ドープは、低濃度又は真性ドープされたポリシリコンを堆積させ、ピンインプラント及びＦＤインプラントを使用して、ＴＧのＰＤ側及びＦＤ側をそれぞれドープすることによって達成される。代替の方法を利用することも可能である。この構造体を用いる場合、ＴＧｒ信号は、第１の接点（図示せず）を介してダイオード９８７のｐ型側に接続され、ＴＧｃ信号は、別個の第２の接点（これも図示せず）を介してダイオード９８７のｎ型側に接続される。２つのゲート制御信号の電気絶縁は、ダイオード分離によって達成され、２つの物理的に別個のポリシリコン構造体を必要としない。その結果、二重制御ゲートはより小さい。
【０１１８】
図４２Ｂは、別の代替の二重制御ゲート構成を示し、この構成では、二重制御移動ゲート９９０のゲート要素は、共有ｎドープ領域９９１を有する背向ダイオードの各ｐドープ領域によって形成される。ドープは、低濃度又は真性ドープポリシリコンを堆積させ、ピンインプリント、ＦＤインプラント、及び／又は特定の移動ゲートドープインプラントを使用して、二重制御移動ゲートのＰＤ側、ＦＤ側、及び中央ｎ型領域（９９１）をドープすることによって達成される。本明細書に開示される全ての実施形態と同様に、代替の製造法を利用することも可能である。この構造体を使用する場合、ＴＧｒ信号は、別個の接点（図示せず）を介してＰＤに隣接するダイオードのｐ型側に接続され、ＴＧｃ信号は、別個の接点（図示せず）を介してＦＤに隣接するダイオード９９０のｐ型側に接続される。２つのゲート制御信号の電気絶縁は、ダイオード分離（介在するｎ型領域９９１）により達成され、２つの物理的に別個のポリシリコン構造体を必要としない。
【０１１９】
図４３は、例えば、図２１を参照して上述したようなビニング又は独立ピクセルモードで動作し得るスプリットピクセル（クワッド、スプリットピクセルブロック）の４×１ブロックを示す。示されるように、上部及び下部ピクセル対のそれぞれのフローティング拡散領域ＦＤ１２及びＦＤ３４は、導体９９２を介して相互接続され（又は代替的には、単一のフローティング拡散領域によって形成される）、したがって、例えば、フォトダイオードＰＤ１及びＰＤ３又はフォトダイオードＰＤ２及びＰＤ４の状態を併せて読み出せるようにする（すなわち、同時読み出し又は１つとして）。４×１ピクセルブロック内の各フォトダイオードは、二重制御ゲートを介してフローティング拡散ノードに切り替え可能に結合され、行ゲート要素９９３は４本の行線のそれぞれ１つ（すなわち、フォトダイオードＰＤ１〜ＰＤ４それぞれのＴＧｒ１〜ＴＧｒ４）に結合され、列ゲート要素９９４はブロック毎の列線に結合される。示される実装形態では、共有列線接点が、所与のフローティング拡散に隣接する２つの列ゲート要素のそれぞれに結合され、したがって、必要な列線相互接続数を半分にする。共有トランジスタ９９５、９９６、及び９９７（すなわち、リセットゲートトランジスタ、ソースフォロワトランジスタ、及び読み出し選択トランジスタ）は、フォトダイオードＰＤ１〜ＰＤ４間の領域に配置されるが、それらのトランジスタの任意又は全てのトランジスタは、他の位置に配置することも可能である。また、行線は、フォトダイオードに最も近い二重制御ゲート要素に結合されるが、列線は、フローティング拡散に最も近いゲート要素に結合され、代替の実装形態では、その構成は逆にし得る。
【０１２０】
１つ又は複数のコンピュータ可読媒体を介してコンピュータシステム内で受信される場合、上述した回路のそのようなデータ及び／又は命令ベースの表現は、ネットリスト生成プログラム、配置配線プログラム等を含むが、これらに限定されない１つ又は複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つ又は複数のプロセッサ）によって処理して、そのような回路の物理的な発現の表現又はイメージを生成することができる。その後、そのような表現又はイメージは、例えば、デバイス製造プロセスにおいて回路の様々な構成要素の形成に使用される１つ又は複数のマスクの生成を可能にすることにより、デバイス製造に使用することができる。
【０１２１】
上記説明及び添付図面では、特定の用語及び図面シンボルが、開示される実施形態の完全な理解を提供するために記載されている。場合によっては、用語及びシンボルは、それらの実施形態の実施に必要ではない特定の詳細を暗示し得る。例えば、任意の特定数のビット、信号路幅、シグナリング又は動作周波数、構成要素回路又はデバイス等は、代替の実施形態では、上述したものと異なることができる。更に、集積回路デバイス又は内部回路要素又はブロック間のリンク又は他の相互接続は、バスとして、又は単一信号線として示すことができる。各バスは代替的には、単一信号線であることができ、各単一信号線は代替的には、バスであることができる。しかし、示されるか、又は記載される信号及びシグナリングリンクは、シングルエンド又は差動であることができる。信号駆動回路は、信号駆動回路が信号駆動回路と信号受信回路との間に結合される信号線上で信号をアサート（又は明示的に述べられるか、若しくは文脈により示される場合、デアサート）する場合、信号を信号受信回路に「出力」すると言える。「結合される」という用語は、本明細書では、直接接続及び１つ又は複数の介在する回路又は構造体を通しての接続を表現するために使用される。集積回路デバイスの「プログラミング」は、限定ではなく例として、ホスト命令に応答して、又はワンタイムプログラミング動作を通して（例えば、デバイス製造中に構成回路内のヒューズを飛ばす）、集積回路デバイス内のレジスタ又は他の記憶回路に制御値をロードする（ひいては、デバイスの動作態様を制御し、且つ／又はデバイス構成を確立する）こと、及び／又はデバイスの１つ又は複数の選択されたピン又は他の接点構造体を参照電圧線（ストラッピングとも呼ばれる）に接続して、特定のデバイス構成又はデバイスの動作態様を確立することを含むことができる。「光」という用語は、放射に適用するために使用される場合、可視光に限定されず、センサ機能の説明に使用される場合、特定のピクセル構築（任意の対応するフィルタを含む）が感度を有する１つ又は複数の波長帯に適用されることが意図される。「例示的」及び「実施形態」という用語は、優先又は要件ではなく、例を表すために使用される。また、「し得る」及び「できる」という用語は同義で使用されて、任意選択的な（許容される）主題を示す。何れの用語もないことは、所与の特徴又は技法が必要とされることを意味するものとして解釈されるべきではない。
【０１２２】
上記詳細な説明でのセクションの見出しは、参照の便宜のみのために提供されており、本明細書に提示される実施形態の対応するセクション又は任意の実施形態の範囲又は広がりを決して定義、限定、解釈、又は記述するために提供されているものではない。また、本開示のより広い趣旨及び範囲から逸脱せずに、本明細書に提示される実施形態に対する様々な変形形態及び変更形態をなすことができる。例えば、任意の実施形態の特徴又は態様は、少なくとも実施可能な場合、任意の他の実施形態と組み合わせて、又は対応する特徴若しくは態様の代わりに適用することが可能である。したがって、本明細書及び図面は、限定の意味ではなく例示の意味で見なされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２Ａ】
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【図４２Ｂ】
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【図４３】
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