(57)【特許請求の範囲】
【請求項１】
試料を分析するように構成された顕微鏡探針であって、
該顕微鏡探針は、支持層の上面に取り付けられた金属の層を有する可動探針チップを備え、該可動探針チップは更に探針末端部を有し、該探針末端部における金属の層の少なくとも一部は該支持層を越えて固定基板の上面と平行な面に延びており、
該支持層の底面の少なくとも一部が、スペーサに取り付けられ、該スペーサは該固定基板の上面に取り付けられ、
該支持層の少なくとも一部が、該固定基板を超えて延び、また、
該可動探針チップが、該固定基板の上面と平行な面において移動可能であるように構成されるとともに、該固定基板の上面と垂直な面において移動可能であるように構成可能である、
顕微鏡探針。
【請求項２】
さらに、
第１の軸線に沿って前記可動探針チップを移動させるように構成された第１のアクチュエータと、
印加信号に応答して前記可動探針チップの動きを検出するように構成された検出要素と、
を備える、請求項１に記載の顕微鏡探針。
【請求項３】
前記金属が、白金、金、タングステン又はニッケルである、請求項１に記載の顕微鏡探針。 
【請求項４】
前記支持層が、シリコン、二酸化シリコン又は窒化シリコンである、請求項１に記載の顕微鏡探針。
【請求項５】
前記顕微鏡探針が、探針末端部をそれぞれ備えた複数の探針チップを備え、該複数の探針チップがそれぞれ、さらに、支持層に取り付けられた金属の層を備え、前記探針末端部における前記金属の層の少なくとも一部が前記支持層を越えて延びる、請求項１に記載の顕微鏡探針。
【請求項６】
さらに、前記複数の探針チップのそれぞれの間に配置された絶縁インターディジット型構造体を備える、請求項５に記載の顕微鏡探針。
【請求項７】
試料を分析するように構成された顕微鏡探針において、
複数の探針チップと、
前記複数の探針チップのそれぞれの間に配置されたモノリシック集積型の絶縁インターディジット型構造体と、
を備える前記顕微鏡探針。
【請求項８】
さらに、第１の軸線に沿って前記複数の探針チップのうちの少なくとも１つを移動させるように構成された第１のアクチュエータと、印加信号に応答して前記複数の探針チップのうちの少なくとも１つの動きを検出するように構成された検出要素と、を備える、請求項７に記載の顕微鏡探針。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１５年２月２６日に出願され「ナノ電気機械システム探針を製造するシステム及び方法」という名称の米国仮特許出願第６２／１２１，２０８号の優先権を主張し、その全開示内容は、参照により本明細書に援用される。
【０００２】
本開示は、概して、走査型プローブ顕微鏡の集積型マルチチップ探針を製造するシステム及び方法を対象とする。
【背景技術】
【０００３】
低消費電力の高性能エレクトロニクスを実現するために、超大規模集積（ＶＬＳＩ）回路のビルディングブロックを形成するトランジスタのサイズは劇的に減少している。しかしながら、工具の解像度及び感度は、半導体素子の故障分離及び解析において大きな課題となり続けている。トランジスタが１０ｎｍ以上のノードまでスケールダウンし続けるにつれて、波長制限により、周知の光学顕微鏡法はもはや機能しなくなる。例えば、従来の故障解析方法は、集束イオンビーム（ＦＩＢ）堆積パッド又は走査型電子顕微鏡（ＳＥＭ）の使用を伴う。しかしながら、ＦＩＢ及びＳＥＭからの微小な充電電流は、測定結果に悪影響を及ぼす。ＦＩＢ及びＳＥＭから誘導される電荷は、超薄型トランジスタトンネルゲート酸化物層を破壊する可能性さえある。これに加えて、パッシブ電圧コントラスト（ＰＶＣ）法では、欠陥のあるビア及びコンタクトを識別する感度が欠けている。
【０００４】
シングルチップ走査型プローブ顕微鏡(Single-tip Scanning Probe Microscopy)、例えば、原子間力プロービング(Atomic Force Probing)（ＡＦＰ）及び原子間力顕微鏡（ＡＦＭ）は、１０ｎｍ以下のノード領域までの拡張を含む、ＩＣチップの故障の根本原因を非破壊的に判断する強力な工具である。しかしながら、ＡＦＥの有効性は、そのシングルチップの構造によって厳しく制限される。その結果、薄膜材料及び素子に存在する、一連の基本的な現象は得難い。ほんの一例ではあるが、ナノスケールにおける相互コンダクタンス（２つのチップ間の伝導）測定を行う能力に決定的な相違があるため、薄膜における転位及び粒界の影響を特徴付けることはできない。相互コンダクタンスにより、局所状態密度、チップ‐試料結合、輸送メカニズム、散乱位相シフト、及び電子の非弾性的自由平均行程に洞察を提供して、電子がどのように輸送され、その周囲と相互作用するかについて更に深く理解することができる。
【０００５】
シングルチップＳＰＭに固有の制限を克服する方法として、マルチチップＳＰＭが提案されている。しかしながら、適切なマルチチップＳＰＭの設計には、大きな課題があった。マルチチップＳＰＭへの先の手法は、独立して巨視的に製造された探針に依存していた。これらのプラットフォームは複雑であり、作動が困難であり、スケールダウンが制限されている。また、これらのプラットフォームは、製造コストが途方もなく高い。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、高い費用効果とともに、製造が容易であり、そして、利用される特定の調査に機能化されたマルチチップＳＰＭについては、当技術分野において引き続き必要性が存在する。また、集積型マルチチップ探針の効率的でかつ費用効果の高い製造方法も必要とされている。
【課題を解決するための手段】
【０００７】
本開示は、走査型プローブ顕微鏡の集積型マルチチップ（ＭｉＴ）探針を製造するシステム及び方法を対象とする。ＭｉＴ探針は、機械的機能性及び電気的機能性を、モノリシックに製造され特定の調査に合わせて機能化されたナノ構造体に組み込むナノ電気機械システム（ＮＥＭＳ）である。ＭｉＴ走査型プローブ顕微鏡は、信号を増幅するようにモノリシックに集積されたトランジスタを用いて相互にナノメートル以内に配置することができる、２つ以上のモノリシックに集積されたカンチレバーチップを備える。その結果、ＭｉＴ ＳＰＭは、レーザチップの位置合わせを必要とせずに、原子間力顕微鏡を実行することができる。さらに、ＭｉＴ ＳＰＭは、集積型チップの少なくとも２つが試料と直接接しているか又は試料に近接している面をナノプロービングすることが可能である。
【０００８】
態様によれば、試料を分析するように構成された顕微鏡探針である。顕微鏡探針には、探針末端部を備えた可動探針チップが含まれ、可動探針チップが、支持層に取り付けられた金属層を備え、探針末端部における金属層の少なくとも一部が支持層を越えて延びる。
【０００９】
実施形態によれば、顕微鏡探針には、第１の軸線に沿って可動探針チップを移動させるように構成された第１のアクチュエータと、印加信号に応答して可動探針チップの動きを検出するように構成された検出要素と、が含まれる。
【００１０】
実施形態によれば、金属は、白金、金、タングステン又はニッケルである。
【００１１】
実施形態によれば、支持層は、シリコン、二酸化シリコン又は窒化シリコンである。
【００１２】
実施形態によれば、顕微鏡探針には、探針末端部をそれぞれ備えた複数の探針チップが含まれ、複数の探針チップがそれぞれ、さらに、支持層に取り付けられた金属層を備え、探針末端部における金属層の少なくとも一部が支持層を越えて延びる。
【００１３】
実施形態によれば、探針には、さらに、複数の探針チップのそれぞれの間に配置された絶縁インターディジット型構造体(insulated interdigitated structure)が含まれる。
【００１４】
態様によれば、試料を分析するように構成された顕微鏡探針である。顕微鏡探針には、複数の探針チップと、複数の探針チップのそれぞれの間に配置された絶縁インターディジット型構造体と、が含まれる。
【００１５】
実施形態によれば、探針には、第１の軸線に沿って複数の探針チップのうちの少なくとも１つを移動させるように構成された第１のアクチュエータと、印加信号に応答して複数の探針チップのうちの少なくとも１つの動きを検出するように構成された検出要素と、が含まれる。
【００１６】
態様によれば、試料を分析するように構成された顕微鏡探針である。顕微鏡探針には、（ｉ）第１の探針チップと、（ｉｉ）第１の探針チップから第１の距離に配置され、第１の探針チップの下に垂直方向に配置された第２の探針チップと、が含まれる。
【００１７】
実施形態によれば、探針には、第１の軸線に沿って第１の探針チップ及び第２の探針チップのうちの少なくとも１つを移動させるように構成された第１のアクチュエータと、印加信号に応答して第１の探針チップ及び第２の探針チップのうちの少なくとも１つの動きを検出するように構成された検出要素と、が含まれる。
【００１８】
実施形態によれば、第１の探針チップ及び第２の探針チップは、金属を含む。実施形態によれば、第１の探針チップと第２の探針チップは、同じ金属を含む。実施形態によれば、第１の探針チップ及び第２の探針チップはそれぞれ、異なる金属を含む。
【００１９】
別の態様によれば、試料を分析するように構成された顕微鏡探針である。顕微鏡探針には、（ｉ）基板に支持された可動探針チップと、（ｉｉ）第１の軸線に沿って可動探針チップを移動させるように構成された第１のアクチュエータと、（ｉｉｉ）印加信号に応答して可動探針チップの動きを検出するように構成された検出要素と、（ｉｖ）探針が振動モードにあるときに振動するように構成された共振器と、（ｖ）基板に取り付けられたコンデンサと、が含まれる。
【００２０】
別の態様によれば、顕微鏡探針を用いて試料を分析する方法であり、この方法は、（ｉ）基板に支持された可動探針チップ、（ｉｉ）探針が振動モードにあるときに振動するように構成された共振器、及び、（ｉｉｉ）基板に取り付けられたコンデンサを備えた顕微鏡探針を供することと、コンデンサから電流を受け入れることと、共振器から電流を受け入れることと、コンデンサからの電流と共振器からの電流とを電気的に結合することと、電気的に結合された電流を用いて、試料分析の信号対雑音比を向上させること、とを含む。
【００２１】
態様によれば、トランジスタを実装する方法である。この方法には、試料を供することと、複数の探針チップを備えた顕微鏡探針を供することと、トランジスタのソース端子として機能するように構成された複数の探針チップのうちの第１の外側探針チップを、試料に接触させることと、トランジスタのドレイン端子として機能するように構成された複数の探針チップのうちの第２の外側探針チップを、試料に接触させることと、複数の探針チップのうちの第３の内側探針チップを、トランジスタのゲート端子として用いることと、複数の探針チップによって試料を特徴付けることと、が含まれる。
【００２２】
実施形態によれば、内側探針チップは誘電体被膜を備え、さらに、誘電体被膜は表面と接している。
【００２３】
態様によれば、可変抵抗器を実装する方法である。この方法には、試料を供することと、複数の探針チップを備えた顕微鏡探針を供することと、複数の探針チップのうちの第１の外側探針チップを試料に接触させることと、複数の探針チップのうちの第２の外側探針チップを試料に接触させることと、複数の探針チップのうちの第３の内側探針チップを試料に接触させることと、第１の外側探針チップ及び第２の外側探針チップのいずれかに電圧を印加し、内側探針チップを第１の外側探針チップ又は第２の外側探針チップのいずれかの方へたわませることと、内側探針チップのたわみに基づいて試料を特徴付けることと、が含まれる。
【００２４】
本発明のこれらの態様及び他の態様は、以下に説明する実施形態から明らかになる。
【００２５】
本発明は、添付図面と合わせて次の詳細な説明を読み取ることによって、更に十分に理解及び認識される。
【図面の簡単な説明】
【００２６】
【図１】実施形態に係る、ＮＥＭＳ共振器のButterworth-Van Dyke等価回路の概略図である。
【００２７】
【図２】実施形態に係る、寄生フィードスルー自己キャンセル(parasitic feedthrough self-cancelation)をもたらす、補償コンデンサ（静的）と共振器との並列接続を描いた回路の概略図である。
【００２８】
【図３】実施形態に係る、共振器と同様に構成された補償素子を有するＭｉＴ探針の概略図である。
【００２９】
【図４】実施形態に係る、モノリシックに集積された静的構造体及び共振構造体を用いるオンチップフィードスルーキャンセル(on-chip feedthrough cancellation)を有したＭｉＴ探針の概略図である。
【００３０】
【図５】実施形態に係る、金探針チップを有するＭｉＴ探針のＳＥＭ走査型電子顕微鏡（ＳＥＭ）の像である。
【００３１】
【図６】実施形態に係る、ＭｏＳｉ２探針チップを有するＭｉＴ探針のＳＥＭ像である。
【００３２】
【図７】実施形態に係るＭｉＴ探針の概略図である。
【００３３】
【図８】実施形態に係る、シリコン支持構造体上に載置された白金金属層を有するＭｉＴ探針のＳＥＭ像である。
【００３４】
【図９】実施形態に係るＭｉＴ探針の概略図である。
【００３５】
【図１０】実施形態に係るＭｉＴ探針の概略図である。
【００３６】
【図１１】実施形態に係るＭｉＴ探針の概略図である。
【００３７】
【図１２】実施形態に係る、３自由度のＭｉＴ探針の概略上面図である。
【００３８】
【図１３】実施形態に係るＭｉＴ探針の概略図である。
【００３９】
【図１４】実施形態に係る、３自由度のＭｉＴ探針の概略上面図である。
【００４０】
【図１５】実施形態に係るＭｉＴ探針の概略図である。
【００４１】
【図１６】実施形態に係るＭｉＴ探針の概略図である。
【００４２】
【図１７】実施形態に係るＭｉＴ探針の概略図である。
【００４３】
【図１８】実施形態に係るＭｉＴ探針の概略図である。
【００４４】
【図１９】実施形態に係るＭｉＴ探針の概略図である。
【００４５】
【図２０】実施形態に係るＭｉＴ探針の概略図である。
【００４６】
【図２１】実施形態に係るＭｉＴ探針の概略図である。
【００４７】
【図２２】実施形態に係るＭｉＴ探針の概略図であり、中央探針チップがゲートを表し、側方探針チップがトランジスタのソース端子及びドレイン端子である。
【００４８】
【図２３】実施形態に係るＭｉＴ探針の概略上面図である。
【００４９】
【図２４】実施形態に係る、中央探針チップが側方探針チップよりも短いＭｉＴ探針の探針チップの概略図である。
【００５０】
【図２５】実施形態に係る、中央探針チップが側方チップよりも短いＭｉＴ探針の探針チップの概略図である。
【００５１】
【図２６】実施形態に係る、高ｋ又は低ｋ誘電体が中央探針チップの頂点に堆積するＭｉＴ探針の探針チップの概略図である。
【００５２】
【図２７】実施形態に係る、ＭｉＴ探針によって実装することができる抵抗器の概略図である。
【００５３】
【図２８】実施形態に係る、ＭｉＴ探針によって実装することができる可変抵抗器の概略図である。
【００５４】
【図２９】実施形態に係る、ＭｉＴ探針によって実装することができる共通ソース増幅器の概略図である。
【発明を実施するための形態】
【００５５】
本開示には、走査型プローブ顕微鏡（ＳＰＭ）システムとともに用いる集積型マルチチップ（ＭｉＴ）探針を製造するシステム及び方法の種々の実施形態が含まれる。ＭｉＴ‐ＳＰＭによって、他の多くの態様のうち、ナノスケールの原子像、相互コンダクタンスの電気プロービング(electrical probing)、及びトランジスタのパラメトリック解析が可能になる。
【００５６】
容量結合及び低い信号対雑音比によって、概してより低い性能を有するパッシブナノ電気機械システム（ＮＥＭＳ）デバイスがもたらされる。図１は、ＮＥＭＳ共振器構造体の小信号電気等価回路を示している。共振器は、一般的なButterworth-Van Dyke等価回路としてモデル化することができ、Lx、Cx及びRxはそれぞれ、運動インダクタンス、容量及び抵抗を表す。C0は共振器の寄生ＤＣ容量であり、Cpはワイヤボンド、回路基板及びパッケージから導入される総寄生容量を表す。C0及びCpが大きければ、これらは、共振器の運動電流(motional current)を不明瞭にする大量の電流を発生させる。ＮＥＭＳ共振器の入力(Vin)から出力への電流には、次式のように、３つの主な経路がある。
【数１】
0006757748.tif 000002
【００５７】
ＮＥＭＳ共振器のアドミタンスは、次式によって示される。
【数２】
0006757748.tif 000003
【００５８】
式２から、帰還コンデンサC0及び寄生コンデンサCpが増加すると、これらの実効インピーダンスが減少し、入力電流の大部分をシンクし、このようにして、関心対象のパラメータである運動電流Ixがマスキングされる。C0及びCpの影響を最小にするように、オンボード又はオフボード補償コンデンサのいずれかを並列に追加して、その影響を取り消すことができる。図２は、補償コンデンサ（静的）と共振器との並列接続を示している。補償コンデンサは基板に固定されているため、運動電流は発生しない。静的構造体からの電流(Ico + Icp)は、Icompに反転される。Icompは、共振器Ifからの電流と電気的に結合される。ITotalは、オフボード相互インピーダンス増幅器に供給される。
【数３】
0006757748.tif 000004
【数４】
0006757748.tif 000005
【００５９】
補償素子は、図３に示されているように、構造上共振器と同一である。図３の静的要素１１２を形成する櫛型駆動器は、共振器要素１１４を形成するものとして基板から完全に解放され、振動することが可能な場所に取り付けられる。ＡＣ電圧とＤＣ電圧の両方が電極Ａ２に印加される。静的要素による寄生電流(Ico + Icp)は、オンボードインバータによってIcompに反転され、そして、Icompは共振器電流Ifと結合される。結合された電流は、相互インピーダンス増幅器に供給される。図３に描かれている探針チップ素子は、静的要素１１２と共振要素１１４の両方を有している。静的構造体は基板上に固定されるのに対し、共振構造体は機械的に自由に移動し、振動モードで励起することができる。
【００６０】
探針チップは、ＡＦＭモードと走査型トンネル顕微鏡（ＳＴＭ）モードの両方により表面を画像化するのに用いることができる。接触モードのＡＦＭでは、チップは、試料の表面にわたってドラッグされる。チップが表面の異なる粗さに遭遇すると、チップはばねに支持されるため、上下に動く。チップのこのような上下運動は、差動可変コンデンサＢ１及びＢ２によって検知することができる。図４に示されているように、素子にはバイアスがかけられ、Ｂ１及びＢ２にＡＣ電圧が印加され、探針チップにはＤＣ電圧が印加される。また、バイアスがかけられた探針チップによって、ＳＴＭ像を取得することもできる。
【００６１】
探針チップの移動に伴ってVSENSEが変化し、その値を用いて、表面の３次元トポグラフィー像を作成することができる。小さな探針チップの移動については、次式が利用される。
【数５】
0006757748.tif 000006
式中、ｙは、表面と接触している探針チップによって生じるわずかな変位であり、ｙ０は、Ｂ１又はＢ２上のいずれかの指と探針チップの指との間のデフォルトの最小間隙である。
【実施例】
【００６２】
実施例１‐差動検出コンデンサ(Differential Sensing Capacitors)と帰還キャンセル構造体を有する全金属探針チップの製造。
【００６３】
探針チップと試料との間に良好なオーム性(ohmics)が存在することを保証するように、探針チップ及び試料の仕事関数を厳密に一致させる必要がある。ほとんどの半導体テクノロジーノードでは、トランジスタの、ソース、ドレイン及びゲート領域に金属を接続するのにタングステンプラグが用いられる。これらのプラグをプロービングするように、硬度及び高い導電性により、通常、タングステン探針チップが用いられる。しかし、タングステン探針は酸化されやすく、実際、電気プロービングには絶縁性であり非理想的である。探針チップ上の酸化物を除去するのに、化学的方法と機械的方法がともに用いられる。
【００６４】
種々の仕事関数を有する他の構造体には、種々の導電性探針チップ材料が必要である。白金及び金は、高い導電性及び非酸化傾向により、ナノプロービングにとって関心の高い金属である。金は非常に柔らかく、表面に張り付き得る。このような目的を達成するため、図５及び図６のＳＥＭ像に示されているとおりに、種々の導電性材料又は金属を有する探針チップ素子が製造されている。実施形態によれば、表１は、全金属集積型探針チップ素子のナノ加工方法を提供する。図７を参照すると、表１の方法によって完成した探針素子の画像がある。
【００６５】
【表１】
0006757748.tif 000007
【００６６】
実施例２‐金属オーバーハング、寄生フィードスルー自己キャンセル及び差動検出コンデンサを有する探針チップ素子の製造。
【００６７】
金属膜の応力勾配によって、探針チップが上方又は下方のいずれかに曲がることがある。応力勾配の影響を緩和するために、金属を支持材料に機械的に取り付けることができる。
【００６８】
実施形態によれば、例えば、図８、９及び１０は、シリコン支持層８２上に載置されるか、当該シリコン支持層に支持されるか、又は当該シリコン支持層に取り付けられる探針チップの金属探針末端部８０を示している。金属探針チップ８０は、シリコン支持層８２を越えて延び、ＡＦＭ／ＳＴＭ画像化及びナノプロービング時に、金属探針チップ８０のみが試料と接触する。選択金属は白金に限定されず、金及び他の導電性材料も利用することができる。また、構造支持層には、二酸化シリコン、窒化シリコンなどの種々の材料を用いることもできる。白金チップは、ＡＦＭ／ＳＴＭ画像化とナノプロービングの両方に用いることができる。金属オーバーハング探針チップのナノ加工方法の実施形態は、表２に概説されている。
【００６９】
【表２】
0006757748.tif 000008
【００７０】
金属のための支持層はシリコンに限定されず、他の材料、特に、例えば、二酸化シリコン、窒化シリコン及びＭｏＳｉ２である。２つ以上の個々の探針チップを同期させて同時に用い、試料のＡＦＭ又はＳＴＭ画像化を行うことができる。取得した像を用いて、個々のチップを試料上の特定の点にナビゲートすることができる。例えば、集積回路（ＩＣ）内のプラグは、素子を用いてナノプロービングをしてもよく、この素子は、４つの個々の探針チップすべてを同時に走査してＳＴＭ又はＡＦＭ像を取得し、その後、ナノプロービング用の特定のプラグにナビゲートされる。そして、３Ｄ画像は、試料上の特定の点におけるそれぞれのチップの位置決めのフィードバックとして用いることができる。
【００７１】
上の表２に概説されている製造工程を用いる実施形態によれば、湾曲した探針チップは、図１０に示されているとおりに、実現することができる。これらのチップは、共振して探針チップを作動させ検知することができる集積型偏向電極とともに、探針チップ素子の動きを検知する集積型差動容量センサを有し得る。これらの湾曲したチップのうちの２つ以上を同期させて用い、素子の原子間力プロービングを行うことができる。
【００７２】
表２に概説されている製造工程を用いる実施形態によれば、金属オーバーハングが拡張しあらかじめ画定された成形シングルチップを実現することができる。これらの探針チップは、製造された状態で用いられるか、又は金属シャンクにはんだ付けされ、マニピュレータに挿入され得る。ＳＯＩ素子層が厚い場合、埋込み酸化物層を十分にエッチング除去し(etched away)、探針チップを解放することができる。
【００７３】
実施例３‐２つ以上の探針チップ間にインターディジット型構造体を有するモノリシック集積型探針チップの製造。
【００７４】
自由に解放され、懸架された集積型マルチチップは、解放工程後又はナノプロービング時に互いに引き込む傾向がある。この引き込み効果を緩和するために、探針間にインターディジット型構造体をモノリシックに挿入することができる。下の表３は、実施形態に係る、インターディジット型構造体をモノリシックに実装する製造工程を示している。図１１を参照すると、表３の方法によって完成した探針素子の画像がある。例えば、図１１において、探針には、探針チップ９４の外側の間及び当該外側に配置されたインターディジット型構造体９２を有する構造体９０が含まれる。
【００７５】
【表３】
0006757748.tif 000009
【００７６】
４チップＭｉＴ探針は、位相がずれた２つの信号を信号探針上に導入し、グランド探針(Ground probes)によって遮蔽することが可能なグランド‐信号‐グランド信号(Ground-Signal-Ground Signal)（ＧＳＧＳ）探針素子と考えることができる。また、それぞれの探針チップの下方へのたわみを制御するように、それぞれの探針チップの下方に下部電極を配置することもできる。チップは、従来の４点プロービングに用いることができる。また、４つの探針を試料表面にわたって走査することができ、２つのチップのいずれかの間の電流を表面の画像化に用いることもできる。
【００７７】
実施例４‐下部作動電極を有するモノリシック集積型探針チップの製造。
【００７８】
特定のＳＴＭ／ＡＦＭ画像化及びナノプロービングには、探針チップが３自由度（ＤＯＦ）を示す必要がある。図１２は、３−ＤＯＦのモノリシック集積型チップ素子の上面図である。電極Ａ２に印加された電圧は、中央探針チップを面内に移動させるのに対して、電極Ｃ１又はＣ２に印加された電圧は、中央探針チップを横方向にたわませる。電極Ｅ３は中央探針チップの下を通り、Ｅ３に印加された電圧は、中央探針チップを基板の方へ下に曲げる。また、側方探針チップも、作動時にチップを下方に曲げる電極Ｅ１及びＥ２を有している。表４は、下部電極（Ｅ１、Ｅ２及びＥ３）が、探針チップを面外にたわませるのに用いられる、３−ＤＯＦのＭｉＴ探針の製造を示している。図１３を参照すると、表４の方法によって完成した探針素子の画像がある。
【００７９】
【表４】
0006757748.tif 000010
【００８０】
下部電極は、探針を面外にたわませるのに用いられる。作動電極（第１の金属層）と探針チップ（第２の金属層）の金属の選択は、同じであっても異なっていてもよい。３チップＭｉＴ探針構成によって、これらの探針を、マイクロ波及びＲＦ回路を試験するグランド‐信号‐グランド（ＧＳＧ）ＲＦ／マイクロ波探針として用いることができる。また、３チップＭｉＴ探針は、ＡＦＰにも用いることができる。上の表４に概説されている製造工程を用いて、５点探針素子を実現することができる。中央探針チップをＡＦＭ／ＳＴＭ画像化に用い、その後、これを後退させ、残りの４つの探針チップを従来の４点探針測定に用いる。
【００８１】
実施例５‐下部及び側方作動電極を有するモノリシック集積型探針チップの製造。
【００８２】
実施形態によれば、側方チップが横方向にたわみ、下部及び側方作動電極を有するモノリシック集積型探針チップの製造がある。側方探針チップは、図１４に示されているように、電極Ｅ１及びＥ２（下部電極）、並びに電極Ｆ１及びＦ２（側方電極）に電圧を印加することによって、独立して制御することができる。下の表５には、下部電極（Ｅ１、Ｅ２及びＥ３）を用いて探針チップを面外にたわませる３−ＤＯＦのＭｉＴ探針の製造が示されている。Ｆ１及びＦ２は、側方チップを横方向にたわませるのに独立して用いられる。図１５を参照すると、表５の方法によって完成した探針素子の画像がある。
【００８３】
【表５】
0006757748.tif 000011
【００８４】
実施例６‐上部及び下部作動電極を有するモノリシック集積型探針チップの製造。
【００８５】
特定の用途において、中央探針チップには、下方に（基板の方に）及び上方に（基板から離れるように）たわむ必要があることがある。表６は、このような素子を実現する際の製造工程のステップを示している。作動電極（第１の金属）と探針チップ（第２の金属）の金属の選択は、同じであっても異なっていてもよい。図１６を参照すると、表６の方法によって完成した探針素子の画像があり、中央探針チップが基板に対して上方及び下方にたわみ得る。
【００８６】
【表６】
0006757748.tif 000012
【００８７】
実施例７‐モノリシック集積型自己整合スタック探針素子(Monolithically Integrated Self-Aligned Stacked Probe Devices)の製造。
【００８８】
複数のＭｉＴ探針を垂直方向にモノリシックに集積し、ウエハ上の探針構造体をプロービングするのに用いることが可能な複数の探針チップを提供することができる。表７は、垂直方向に積み重ねられたＭｉＴ探針の製造工程を示している。ＭｉＴ探針スタックにおいて用いられる金属の選択は、同じである（第１の金属が第２の金属と同じである）か、又は異なる（第１の金属が第２の金属とは異なる）ものとすることができる。ＭｉＴ探針スタックは２つの層に限定されず、複数の層は、概説されている製造工程フローを用いて実施することもできる。また、当該積み重ねられたＭｉＴ探針は、種々の金属層を探針チップとして用いることが可能な標準ＣＭＯＳ工程でも実現され得る。図１７を参照すると、表７の方法によって完成した探針素子の画像がある。完成した探針は、第１の探針集合９６と第２の探針集合９８とを備え、第１の探針集合は、第２の探針集合に対して垂直方向に積み重ねられている。
【００８９】
【表７】
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【００９０】
実施例８‐後処理された探針チップ構成を有するモノリシック集積型自己整合スタック探針素子のモノリシック集積化製造。自己整合スタック探針素子
【００９１】
上の表７に示されている垂直方向スタックモノリシック集積型探針チップ素子を構成するＭｉＴ探針はそれぞれ、同じ数の探針チップを有している。特定の用途では、探針チップ構成の変更が必要なことがある。このような状況下では、表８に示されているように、ＦＩＢを用いて不要な探針チップを除去することができる。不要な探針チップの除去は、ＦＩＢの使用に限定されず、イオンミリング及び反応性イオンエッチングなどの他の手段も可能である。ＭｉＴ探針スタックにおいて用いられる金属の選択は、同じである（第１の金属が第２の金属と同じである）か、又は異なる（第１の金属が第２の金属とは異なる）ものとすることができる。ＭｉＴ探針スタックは２つの層に限定されず、複数の層は、概説されている製造工程フローを用いて実施することもできる。図１８を参照すると、表８の方法によって完成した探針素子の画像がある。
【００９２】
【表８】
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【００９３】
実施例９‐モノリシック集積型面外探針チップ素子の製造。
【００９４】
ＳＲＡＭ、ＤＲＡＭ及びフラッシュメモリは、通常、配列され、ソース、ドレイン及びゲートのプラグ間隔は固定される。これらのプラグは、これらの特定のプラグレイアウトに直接対処するようにあらかじめ規定されたチップ構成を有するＭｉＴ探針と比較的容易に接近し得る。ＭｉＴ探針は、特定のテクノロジーノード及び半導体ファウンドリ向けに特別に設計することができる。ＭｉＴ探針の探針チップに用いられる金属の選択は、表９に示されているように、同じである（第１の金属が第２の金属と同じである）か、又は異なる（第１の金属が第２の金属とは異なる）ものとすることができる。図１９を参照すると、表９の方法によって完成した探針素子の画像がある。
【００９５】
【表９】
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【００９６】
実施例１０‐モノリシック集積型自由懸架面外探針チップ素子(Monolithically Integrated Freely Suspended Out-of-Plane Probe Tip Device)の製造。
【００９７】
上の表９に示されている面外ＭｉＴ探針は、中央探針チップがＳｉＯ２支持層に固定されている。下の表１０は、完全懸架可動面外中央探針チップ素子(fully suspended and movable out-of-plane middle probe tip device)の製造を詳述している。図２０を参照すると、表１０の方法によって完成した探針の画像がある。
【００９８】
【表１０】
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【００９９】
実施形態によれば、種々の探針構成（シングルチップ、２、３及び／又は４チップＭｉＴ探針）の種々の組合せを、走査とナノプロービングに同時に用いることができる。一例によれば、３チップＭｉＴ探針を利用して、トランジスタの、ソース、ドレイン、ゲートプラグに接近し、そして、独立したシングルチップ素子において、トランジスタのバルク（本体）をプロービングさせることができる。
【０１００】
下部及び側方作動電極を有するモノリシック集積型自由懸架面外探針チップ素子の製造。
【０１０１】
下部電極は、基板に対して探針チップを上方及び下方にたわませるのに用いられる。しかし、特定の用途では、側方探針チップを横方向にたわませる必要があることがある。例えば、２つのトランジスタのゲート長が変化する場合、ソース及びドレインプラグに接近するように、側方チップを横方向にたわませる必要がある。下の表１１は、側方作動電極を有したＭｉＴ探針を製造する製造工程の流れを示している。図２１を参照すると、表１１の方法によって完成した探針素子の画像がある。
【０１０２】
【表１１】
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【０１０３】
実施形態によれば、側方探針チップの横方向作動電極は、上述したすべてのＭｉＴ探針構造に対して実装することができる。
【０１０４】
集積型マルチチップ素子を有する可動回路の実装。
【０１０５】
ＭｉＴ探針は、基板上に種々のアクティブ回路部品及びパッシブ回路部品（トランジスタ、抵抗器、ダイオード及びコンデンサ）を実装するのに用いることできる。ＭｉＴ探針は、基板の種々の領域を電気的にマッピングすることが可能であるため、それぞれのスポットにおいて、基板上にアクティブ部品又はパッシブ部品を実装することができる。このため、これらの部品は、リソグラフィによって基板に取り付けられず、可動性である。例えば、３チップＭｉＴ探針を用いて、基板上にトランジスタを実装してもよい。中央探針チップはゲートに相当し、側方探針チップは、図２２に示されているように、ソース端子及びドレイン端子である。側方チップは、基板と柔軟に接しているのに対して、中央探針チップは、柔軟に接している（チップが誘電体被膜を有する）か、又は近接している（エアギャップがゲート誘電体として機能する）かのいずれかであり得る。基板上のあらゆる場所にトランジスタを形成することができる。このようにして、トランジスタの出力と伝達曲線をともに、基板表面上のそれぞれの点にマッピングすることができる。基板は、グラフェン、二硫化モリブデン、シリコン基板、ＧａＮウエハ基板などの２Ｄ材料であり得る。
【０１０６】
図２３を参照すると、種々の作動電極を示す３チップＭｉＴ探針の構造がある。図２４及び図２５はそれぞれ、３チップＭｉＴ探針のチップ構造、及び中央探針チップと基板との間のゲート容量を示している。中央チップは、側方探針のチップよりも短く設計されている。ゲート容量は、中央探針チップを後退させるか又は延ばす電極Ａ２にＤＣ電圧を印加することによって、変化させることができる。このようにして、トランジスタの性能に対するゲート容量の効果を測定及び調査することができる。一方、図２６は、中央探針チップの頂点に堆積する数ナノメートルの高ｋ又は低ｋ誘電体を有した３チップＭｉＴ探針を示している。誘電体層はゲート酸化物として機能し、中央探針チップは側方探針チップと位置合わせされる。
【０１０７】
他方では、可変抵抗器は、中央探針チップといずれかの側方チップとの間の間隔を変化させることによって、実装することができる。Ｃ１又はＣ２に印加される電圧によって、中央探針チップが横方向にたわむ。チップの間隔を変化させて基板に接触させることによって、図２７及び２８に示されているように、種々の基板抵抗値を実現することができる。
【０１０８】
２つ以上のＭｉＴ探針によって実装された２つ以上のアクティブ回路部品又はパッシブ回路部品をカスケード接続して、共通ソース増幅器、共通ゲート増幅器、ソースフォロワなどの種々の回路を形成することができる。図２９は、共通ソース増幅器の一般的な回路構成を示している。この回路は、少なくとも３チップＭｉＴ探針、及び２、３又は４チップＭｉＴ探針のいずれかによって、実装することができる。例としては、ＭｉＴ探針のうちの一方がトランジスタを実装し、他方が抵抗器を実装する、２つの３チップＭｉＴ探針がある。または、トランジスタ用の３チップＭｉＴ探針、及び抵抗器用の２チップ若しくは４チップＭｉＴ探針がある。
【０１０９】
種々の実施形態を本明細書に説明し示してきたが、当業者であれば、本明細書に記載されている機能を実行し、及び／又は結果及び／又は１つ以上の利点を得るための種々の他の手段及び／又は構造を容易に予想し、このような変形及び／又は変更はそれぞれ、本明細書に記載されている実施形態の範囲内にあるとみなされる。更に一般には、当業者であれば、本明細書に記載されているすべてのパラメータ、寸法、材料及び構成が例示を意味し、また、実際のパラメータ、寸法、材料及び／又は構成が、教示内容が用いられる特定の用途によって異なることを容易に認識する。当業者であれば、ルーチン試験のみを用いて、本明細書に記載されている特定の実施形態の多くの均等物を認識するか又は確認することができる。したがって、前述の実施形態は、例示として示されているにすぎず、添付されている特許請求の範囲とその均等物の範囲内で、実施形態は、具体的に記載され特許請求の範囲に記載されている以外の方法によって実施されてもよいことが理解される必要がある。本開示の実施形態は、本明細書に記載されている個々の特徴、システム、物品、材料、キット及び／又は方法を対象とする。加えて、このような特徴、システム、物品、材料、キット及び／又は方法が相互に矛盾しない場合、このような特徴、システム、物品、材料、キット及び／又は方法のうちの２つ以上の組合せは、本開示の範囲内に含まれる。
【０１１０】
記載されている主題の上述した実施形態は、多くの方法のうちのいずれかの方法により実施することができる。例えば、一部の実施形態は、ハードウェア、ソフトウェア又はこれらの組合せを用いて実施することができる。実施形態のあらゆる態様がソフトウェアの少なくとも一部に実装される場合、ソフトウェアコードは、単一のデバイス若しくはコンピュータに提供されるか、又は複数のデバイス／コンピュータ間に分布するかを問わず、適切なプロセッサ又はプロセッサ集合上で実行され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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