(57)【特許請求の範囲】
【請求項１】
２次元状に設けられ、各々が強誘電体容量及びトランジスタを含む複数のメモリセルと、
第１の方向に隣接する複数のメモリセルを電気的に分離するための絶縁膜と、
前記複数のメモリセルの間の半導体領域の上に、絶縁膜を介して形成され、前記第１の方向に直交する第２の方向に隣接する複数のメモリセルを電気的に分離する分離用ゲートとを有し、
前記複数のメモリセルは、それぞれ、前記トランジスタのゲートを構成する複数のワード線を有し、
前記分離用ゲートは、前記第１の方向に延びる複数の分離用ゲートを有し、
前記複数のワード線は、前記第２の方向に延び、
前記分離用ゲートには、前記複数のメモリセルを電気的に分離するための固定電位が印加されることを特徴とする強誘電体メモリ装置。
【請求項２】
前記トランジスタのソース及びドレインは、半導体基板上に形成されたシリコン膜の拡散領域であることを特徴とする請求項１記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。
【背景技術】
【０００２】
主表面を有する半導体基板と、半導体基板の主表面に形成された素子形成領域と、素子形成領域に形成された所定の複数の素子とを有する半導体装置が知られている（特許文献１参照）。複数の分離領域は、半導体基板の主表面に形成され、所定の複数の素子を電気的に分離する。複数の分離領域のぞれぞれは、素子形成領域内に島状に配設される。
【０００３】
また、アレイ状に配列した複数個の半導体メモリセル及び行方向で隣り合う半導体メモリセル同士を素子分離し列方向に延びる素子分離用シールド電極を備えたメモリセル領域を有する半導体記憶装置が知られている（特許文献２参照）。周辺回路領域には、素子分離絶縁膜を有し半導体メモリセルとのデータの授受を行う周辺回路が設けられる。メモリセル領域と周辺回路領域との境界において素子分離用シールド電極が素子分離絶縁膜上まで延びている。
【０００４】
また、半導体基板に形成された第１の素子分離構造と第２の素子分離構造とを有する半導体装置が知られている（特許文献３参照）。半導体基板は、第１の素子分離構造により画定される第１の素子活性領域と第２の素子分離構造により画定される第２の素子活性領域を有する。第１の素子分離構造は、半導体基板に形成された第１の溝部から構成されており、第１の溝部内に形成された第１の空洞領域を備える。第２の素子分離構造は、絶縁膜からなる素子分離構造、電極を備えたフィールドシールド素子分離構造の何れか一方の素子分離構造で構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９４９１９号公報
【特許文献２】特開２００１−２１０７２９号公報
【特許文献３】特開平１１−１２６８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
強誘電体メモリ装置は、各々が強誘電体容量及びトランジスタを含む複数のメモリセルを有する。複数のメモリセルの間の半導体基板に溝を掘り、シリコン酸化膜を埋めことにより、複数のメモリセルを電気的に分離することができる。しかし、強誘電体メモリ装置の微細化が進み、設計ルールが小さくなると、半導体基板とシリコン酸化膜の熱膨張係数の違いにより結晶欠陥が生じ、メモリセルの電流リークが発生する。
【０００７】
１つの側面では、本発明の目的は、結晶欠陥によるメモリセルの電流リークを防止することができる強誘電体メモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
強誘電体メモリ装置は、２次元状に設けられ、各々が強誘電体容量及びトランジスタを含む複数のメモリセルと、第１の方向に隣接する複数のメモリセルを電気的に分離するための絶縁膜と、前記複数のメモリセルの間の半導体領域の上に、絶縁膜を介して形成され、前記第１の方向に直交する第２の方向に隣接する複数のメモリセルを電気的に分離する分離用ゲートとを有し、前記複数のメモリセルは、それぞれ、前記トランジスタのゲートを構成する複数のワード線を有し、前記分離用ゲートは、前記第１の方向に延びる複数の分離用ゲートを有し、前記複数のワード線は、前記第２の方向に延び、前記分離用ゲートには、前記複数のメモリセルを電気的に分離するための固定電位が印加される。
【発明の効果】
【０００９】
１つの側面では、結晶欠陥によるメモリセルの電流リークを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（Ａ）〜（Ｃ）は、第１の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。
【図２】図２（Ａ）〜（Ｃ）は、ワード線、ビット線及び強誘電体容量のパターン例を示すレイアウト図である。
【図３】図３（Ａ）及び（Ｂ）は、強誘電体メモリ装置の構成例を示す断面図である。
【図４】図４は、メモリセルの構成例を示す回路図である。
【図５】図５は、強誘電体容量のヒステリシス特性を示す図である。
【図６】図６（Ａ）及び（Ｂ）は、ＳＴＩ技術によりメモリセル間を分離する強誘電体メモリ装置の構成例を示すレイアウト図である。
【図７】図７（Ａ）及び（Ｂ）は、強誘電体メモリ装置の構成例を示す断面図である。
【図８】図８（Ａ）〜（Ｃ）は、第２の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。
【図９】図９（Ａ）及び（Ｂ）は、強誘電体メモリ装置の構成例を示す断面図である。
【図１０】図１０（Ａ）〜（Ｃ）は、第３の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。
【図１１】図１１（Ａ）及び（Ｂ）は、強誘電体容量のパターン例を示すレイアウト図である。
【図１２】図１２（Ａ）及び（Ｂ）は、強誘電体メモリ装置の構成例を示す断面図である。
【図１３】図１３は、第４の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。
【図１４】図１４（Ａ）及び（Ｂ）は、強誘電体メモリ装置の構成例を示す断面図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１（Ａ）は、第１の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図１（Ｂ）は、半導体基板（シリコン基板）の拡散領域ＦＬ及び素子分離のためのシリコン酸化膜４ａを示すレイアウト図である。図１（Ｃ）は、メモリセル間を分離すためのポリシリコン層の分離用ゲート４ｂを示すレイアウト図である。図２（Ａ）は、ポリシリコン層のワード線ＷＬ１〜ＷＬ６を示すレイアウト図である。図２（Ｂ）は、ビット線ＢＬ１〜ＢＬ４を示すレイアウト図である。図２（Ｃ）は、強誘電体容量の下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉを示すレイアウト図である。図３（Ａ）は、図１（Ａ）のＡ−Ａ線に沿った断面図である。図３（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。図４は、メモリセルの構成例を示す回路図である。
【００１２】
強誘電体メモリ装置は、電源を切断しても情報を保持することができる不揮発性メモリであり、フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）よりも書き込み可能回数が１０万倍以上多く、なおかつ書き込み時の高速性と低消費電力性を有する。図３（Ａ）及び（Ｂ）に示すように、ワード線ＷＬ１〜ＷＬ６の上に、立体的にビット線ＢＬ１〜ＢＬ４並びに強誘電体容量の下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉを設けることにより、大容量の強誘電体メモリ装置を実現することができる。強誘電体メモリ装置は、ＣＯＢ（Cell Over Bit line）と呼ばれるスタック型メモリセルを有する。
【００１３】
ストレージコンタクトＳＣは、二重丸で示す。ビット線コンタクトＢＬＣは、一重丸で示す。強誘電体メモリ装置は、２次元状の複数のメモリセルを有する。図４に示すように、例えば、１個のメモリセルは、強誘電体容量Ｃ１及び電界効果トランジスタＴｒ１を有する。ワード線ＷＬ１は、電界効果トランジスタＴｒ１のゲートを構成する。ビット線ＢＬ１は、ビット線コンタクトＢＬＣを介して、電界効果トランジスタＴｒ１のドレイン４ｃに接続される。強誘電体容量Ｃ１は、図３（Ａ）及び（Ｂ）の下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉを有し、電界効果トランジスタＴｒ１のソース４ｃ及びプレート線ＣＰ１間に接続される。同様に、複数のメモリセルは、ワード線ＷＬ１〜ＷＬ６とビット線ＢＬ１〜ＢＬ４の交差部に設けられる。複数のメモリセルの各々は、強誘電体容量Ｃ１等及び電界効果トランジスタＴｒ１等を有する。
【００１４】
図５は、強誘電体容量Ｃ１のヒステリシス特性を示す図である。横軸は、プレート線ＣＰ１の電位からビット線ＢＬ１の電位を減算した電位差Ｖを示す。縦軸は、強誘電体容量Ｃ１から放出される分極量Ｑを示す。
【００１５】
ワード線ＷＬ１が０Ｖ、ビット線ＢＬ１が０Ｖ、プレート線ＣＰ１が０Ｖの状態をスタンバイ状態とする。この時、強誘電体容量Ｃ１は、状態５０１又は５０５である。状態５０１は、残留分極 −Ｐｒを有し、“１”のデータの記憶状態である。状態５０５は、残留分極 ＋Ｐｒを有し、“０”のデータの記憶状態である。状態５０２及び５０６は、分極量Ｑが実効的に０になる状態である。状態５０２の強誘電体容量Ｃ１の両端の電位差Ｖは、抗電圧＋Ｖｃである。状態５０６の強誘電体容量Ｃ１の両端の電位差Ｖは、抗電圧−Ｖｃである。状態５０３及び５０７は、強誘電体容量Ｃ１が分極反転するのに十分な電圧を与えられた時の状態である。状態５０１→５０２→５０３の変化及び状態５０５→５０６→５０７の変化は、分極状態が反転しているのでスイッチング領域と呼ぶ。また、状態５０３と５０５の間の変化及び状態５０７と５０１の間の変化は、分極方向が変わらずに分極量のみが増減するのでリニア領域と呼ぶ。
【００１６】
次に、強誘電体メモリ装置の読み出し動作について説明する。強誘電体メモリ装置は、読み出し動作では、外部より入力されたアドレス信号に従って、ワード線とプレート線を選択する。ここでは、ワード線ＷＬ１及びプレート線ＣＰ１が選択される例を説明する。ワード線ＷＬ１が選択により高電位となり、電界効果トランジスタＴｒ１が導通状態になると、強誘電体容量Ｃ１がビット線ＢＬ１に接続される。この状態で、プレート線ＣＰ１が高電位になると、強誘電体容量Ｃ１は、“１”の記憶状態５０１の場合には、状態５０１から状態５０２を経由して状態５０３に至る。この際に、強誘電体容量Ｃ１は、分極反転することにより、ビット線ＢＬ１に“１”の多量の読み出し電荷５１１を放出する。これに対し、強誘電体容量Ｃ１は、“０”の記憶状態５０５である場合には、状態５０５から状態５０３に至る。この際には、強誘電体容量Ｃ１は、分極反転が起こらないので、ビット線ＢＬ１に“０”の少量の読み出し電荷５１２を放出する。プレート線ＣＰ１に分極反転以上の電圧を印加しても、状態５０３からリニア領域の状態５０４に移動するだけであり、メモリセルから読み出される電荷５１１と電荷５１２の差は変わらない。強誘電体メモリ装置は、“１”の電荷５１１と“０”の電荷５１２の差電圧をセンスアンプにより増幅し、メモリセルの記憶データを外部に出力する。
【００１７】
次に、強誘電体メモリ装置の再書き込み動作について説明する。上記の読み出し動作は、破壊読み出しであり、メモリセルの記憶状態が消去されてしまう。そこで、再書き込み動作が必要になる。センスアンプが増幅した上記の差電圧は、ビット線ＢＬ１を介して強誘電体容量Ｃ１へ再書き込みされる。“１”のデータを読み出した場合、ビット線ＢＬ１は高電圧になり、“０”のデータを読み出した場合、ビット線ＢＬ１は低電圧になる。例えば、“１”のデータに対応する高電圧は、外部からの電源電位又は外部電源の電位を降圧回路により所望の電位まで降圧した降圧電位である。また、“０”のデータに対応する低電圧は、基準電位ＶＳＳである。メモリセルにおいて、読み出し時に十分な差電圧を得るには、強誘電体容量Ｃ１への再書き込みにある程度の電位を必要とする。例えば、１８０ｎｍの設計ルールで設計されたメモリセルの場合、１．８Ｖ程度の書き込み電圧が必要であり、メモリセルに１．８Ｖの電界効果トランジスタＴｒ１を用いて、ビット線ＢＬ１とプレート線ＣＰ１を1.８Ｖでドライブしている。また、ワード線ＷＬ１には、強誘電体容量Ｃ１の両端に十分な電圧を与えるために、電界効果トランジスタＴｒ１の閾値電圧Ｖｔｈをオーバードライブできるだけの昇圧電位として、例えば３Ｖ程度の電圧が印加される。
【００１８】
次に、説明を図５のヒステリシス特性に戻す。強誘電体容量Ｃ１は、“１”のデータ読み出し時には状態５０３である。強誘電体容量Ｃ１は、ビット線ＢＬ１が高電位に増幅されると、ビット線ＢＬ１がプレート線ＣＰ１と同電位になるため、状態５０３から状態５０５に移動する。その後に、プレート線ＣＰ１を高電位から低電位に下げると、強誘電体容量Ｃ１は、状態５０５から状態５０６を介して状態５０７へ移動する。再書き込み動作が終わり、スタンバイ状態に戻る際には、ビット線ＢＬ１は高電位から低電位に下がり、強誘電体容量Ｃ１は、“１”のデータ記憶状態５０１へ戻る。その後に、ワード線ＷＬ１が低電位となり、スタンバイ状態へ移行する。
【００１９】
また、強誘電体容量Ｃ１は、“０”のデータ読み出し時には状態５０３である。強誘電体容量Ｃ１は、ビット線ＢＬ１が低電位に増幅されても、ビット線ＢＬ１とプレート線ＣＰ１間の電位差が殆ど変らないため、状態５０３のままである。その後に、プレート線ＣＰ１を高電位から低電位に下げると、強誘電体容量Ｃ１は、状態５０３から“０”のデータ記録状態５０５へ移動する。再書き込み動作が終わり、スタンバイ状態に戻る際にも、ビット線ＢＬ１は低電位のままであるため、強誘電体容量Ｃ１は、状態５０５のままである。その後に、ワード線ＷＬ１が低電位となり、スタンバイ状態へ移行する。
【００２０】
メモリセルの記憶データを“１”から“０”へ変化させる書き込みの場合には、ライトアンプは、ビット線ＢＬ１を高電位から低電位に変化させる。また、メモリセルの記憶データを“０”から“１”へ変化させる書き込みの場合には、ライトアンプは、ビット線ＢＬ１を低電位から高電位に変化させる。これにより、上記で説明した“０”及び“１”のデータ書き込み状態となり、“０”のデータ記憶状態５０５と“１”のデータ状態５０１が書き込まれた状態で、ワード線ＷＬ１が低電位となり、スタンバイ状態へ移行する。このようにして、強誘電体メモリ装置は、“０”と“１”のデータの読み出し及び書き込みを行う。
【００２１】
図１（Ａ）に示すように、設計ルールをｆ［μｍ］とすると、メモリセルのサイズは、ビット線ＢＬ１〜ＢＬ４の方向が４ｆであり、ワード線ＷＬ１〜ＷＬ６の方向が２ｆである。次に、ＣＯＢスタック型メモリセルを有する強誘電体メモリ装置の製造方法を説明する。
【００２２】
まず、図１（Ｂ）に示すように、シリコン基板上に、シリコン酸化膜４ａ及び不純物の拡散領域ＦＬを形成する。拡散領域ＦＬは、活性化領域である。シリコン酸化膜４ａは、ＳＴＩ（Shallow Trench Isolation）技術により形成される分離領域である。まず、シリコン基板上に溝（Trench）を掘り、その上にシリコン酸化膜を成長させる。このシリコン酸化膜をＣＭＰ（化学機械研磨：Chemical Mechanical Polishing）により研磨することにより、上記の溝にシリコン酸化膜４ａを埋め込む。これにより、上記のシリコン酸化膜成長時にできるバーズビークを防止し、より微細なレイアウトを実現できる。
【００２３】
次に、分離用ゲート４ｂの電界効果トランジスタの特性を調整するために、メモリセルアレイ部にのみｐ型不純物を打ち込む。これにより、電界効果トランジスタの閾値電圧や電流駆動能力を調整することができる。次に、拡散領域ＦＬの上にシリコン酸化膜（ゲート酸化膜）を形成し、その上に、図１（Ｃ）のポリシリコンの分離用ゲート４ｂを形成する。分離用ゲート４ｂは、各メモリセル間を分離するためのゲートであり、同一層に設けられる１個のパターンである。
【００２４】
次に、メモリセル内の電界効果トランジスタＴｒ１等の特性の調整のために、シリコン基板に、電界効果トランジスタＴｒ１等がｎチャネル電界効果トランジスタである場合にはｐ型不純物を打ち込み、電界効果トランジスタＴｒ１等がｐチャネル電界効果トランジスタである場合にはｎ型不純物を打ち込む。これにより、電界効果トランジスタＴｒ１等の閾値電圧や電流駆動能力を調整することができる。
【００２５】
次に、シリコン基板上にシリコン酸化膜（ゲート酸化膜）を形成し、その上に図２（Ａ）のポリシリコンのワード線ＷＬ１〜ＷＬ６を形成する。次に、メモリセルアレイ部において、分離用ゲート４ｂとワード線ＷＬ１〜ＷＬ６によってマスクされた部分へｎ型不純物の打ち込みにより、拡散領域４ｃを形成する。拡散領域４ｃは、電界効果トランジスタＴｒ１等のソース及びドレインである。この際、シリコン酸化膜４ａの外側の周辺回路のトランジスタの拡散領域も形成される。
【００２６】
分離用ゲート４ｂとワード線ＷＬ１〜ＷＬ６の間は、シリコン酸化膜によって絶縁されている。また、分離用ゲート４ｂと拡散領域ＦＬの間には、電界効果トランジスタＴｒ１等のゲート酸化膜と近い種類と厚さのシリコン酸化膜が形成されている。これにより、分離用ゲート４ｂは、メモリセルを分離すためのトランジスタのゲートとして機能する。
【００２７】
また、分離用ゲート４ｂを形成した後、分離用ゲート４ｂの両側にシリコン酸化膜によるサイドウォールを設けることにより、ワード線ＷＬ１〜ＷＬ６の形成時に段差が緩やかになり、ワード線ＷＬ１〜ＷＬ６の形成が容易になる。
【００２８】
次に、シリコン酸化膜を形成し、ビット線コンタクトＢＬＣのためのコンタクトホールを拡散領域（ドレイン）４ｃの上に形成し、ストレージコンタクトＳＣ１のためのコンタクトホールを拡散領域（ソース）４ｃの上に形成する。ストレージコンタクトＳＣ１は、ストレージコンタクトＳＣの一部であり、ストレージコンタクトＳＣ１のコンタクトホールをビット線コンタクトＢＬＣのコンタクトホールと同時に形成することにより、ストレージコンタクトＳＣ１のコンタクトホールのアスペクト比が小さくなり、ストレージコンタクトＳＣのコンタクトホールを形成するのが容易になる。次に、そのコンタクトホール中に、カバレージをよくするために、タングステン等の金属材料のプラグ層をビット線コンタクトＢＬＣ及びストレージコンタクトＳＣ１として埋め込む。
【００２９】
次に、図２（Ｂ）のビット線ＢＬ１〜ＢＬ４を低抵抗の配線で形成し、ビット線コンタクトＢＬＣを介してビット線ＢＬ１〜ＢＬ４を拡散領域（ドレイン）４ｃに接続する。次に、シリコン酸化膜を形成し、ストレージコンタクトＳＣ２のためのコンタクトホールをストレージコンタクトＳＣ１の上に形成する。次に、そのコンタクトホール中に、タングステン等の金属材料のプラグ層をストレージコンタクトＳＣ２として埋め込む。ストレージコンタクトＳＣ２は、ストレージコンタクトＳＣの一部である。ストレージコンタクトＳＣ１及びＳＣ２は、ストレージコンタクトＳＣに対応する。
【００３０】
次に、ストレージコンタクトＳＣに接続される下部電極４ｇを形成する。次に、下部電極４ｇの上に強誘電体膜４ｈを形成する。次に、強誘電体膜４ｈの上に上部電極４ｉを形成する。下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉは、各メモリセルの強誘電体容量Ｃ１等に対応する。
【００３１】
本実施形態では、分離用ゲート４ｂは、複数のメモリセルの間の半導体領域の上に、シリコン酸化膜（絶縁膜）を介して形成される。分離用ゲート４ｂ及び拡散領域（ドレイン及びソース）は、分離用トランジスタを構成する。分離用ゲート４ｂには、複数のメモリセルを電気的に分離するための固定電位０Ｖが印加される。これにより、分離用トランジスタは常時オフ状態になり、複数のメモリセルは、相互に電気的に分離される。例えば、分離用ゲート４ｂは、図１（Ａ）の水平方向（第１の方向）に隣接するワード線ＷＬ１の電界効果トランジスタを含むメモリセルとワード線ＷＬ３の電界効果トランジスタを含むメモリセルを電気的に分離する。また、分離用ゲート４ｂは、図１（Ａ）の水平方向（第１の方向）に直交する図１（Ａ）の垂直方向（第２の方向）に隣接するビット線ＢＬ１の電界効果トランジスタを含むメモリセルとビット線ＢＬ２の電界効果トランジスタを含むメモリセルを電気的に分離する。分離用ゲート４ｂは、図１（Ｃ）に示すように、同一層に設けられる１個のパターンであり、複数のメモリセルの電界効果トランジスタの領域以外のシリコン基板領域を覆うように形成される。
【００３２】
次に、本実施形態が分離用ゲート４ｂを設ける効果を説明するために、図６（Ａ），（Ｂ）及び図７（Ａ），（Ｂ）を参照しながら、分離用ゲート４ｂを設けずにＳＴＩ技術によりメモリセル間を分離する強誘電体メモリ装置の課題について説明する。
【００３３】
図６（Ａ）は、ＳＴＩ技術によりメモリセル間を分離する強誘電体メモリ装置の構成例を示すレイアウト図である。図６（Ｂ）は、半導体基板（シリコン基板）の拡散領域ＦＬ及び素子分離のためのシリコン酸化膜４ａを示すレイアウト図である。図７（Ａ）は、図６（Ａ）のＡ−Ａ線に沿った断面図である。図７（Ｂ）は、図６（Ａ）のＢ−Ｂ線に沿った断面図である。ワード線ＷＬ１〜ＷＬ６のパターンは、図２（Ａ）のものと同じである。ビット線ＢＬ１〜ＢＬ４のパターンは、図２（Ｂ）のものと同じである。強誘電体容量の下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉのパターンは、図２（Ｃ）のものと同じである。以下、図６（Ａ），（Ｂ）及び図７（Ａ），（Ｂ）の強誘電体メモリ装置が図１（Ａ）〜（Ｃ）、図２（Ａ）〜（Ｃ）及び図３（Ａ），（Ｂ）の強誘電体メモリ装置と異なる点を説明する。
【００３４】
まず、図６（Ｂ）に示すように、拡散領域ＦＬ及びシリコン酸化膜４ａを形成する。拡散領域ＦＬは、メモリセルの電界効果トランジスタの領域である。シリコン酸化膜４ａは、ＳＴＩ技術により、拡散領域ＦＬ以外の領域に設けられる。すなわち、シリコン基板上に溝（Trench）を掘り、その上にシリコン酸化膜を成長させ、ＣＭＰによりシリコン酸化膜４ａを形成する。これにより、シリコン酸化膜成長時にできるバーズビークを防止し、より微細なレイアウトを実現できる。その後、図１（Ａ）の強誘電体メモリ装置と同様の工程を行う。シリコン酸化膜４ａは、絶縁膜であり、複数のメモリセル間を電気的に分離する。
【００３５】
上記のメモリセル形成工程において、熱処理が行われると、ＳＴＩ技術によるシリコン酸化膜４ａとシリコン基板との間では、熱膨張係数が異なるため、応力が発生する。具体的には、シリコン酸化膜４ａよりも、シリコン基板の不純物濃度の高い部分が膨らみ、シリコン基板にストレスを与える。例えば、電界効果トランジスタＴｒ１等の閾値電圧や耐圧等の特性を制御するために、シリコン基板中の不純物濃度を濃くする程、シリコン基板中の原子が増えて熱膨張が起こりやすくなる。特に、図６（Ａ）及び図７（Ａ）に示すように、拡散領域ＦＬのうちの３方向がシリコン酸化膜４ａに囲まれた領域６０１は、３方向にストレスが伝わり、シリコン基板に欠陥を与える危険性が高くなる。シリコン基板中の欠陥がメモリセルの拡散領域４ｃにまで及んだ場合、結晶欠陥部分からシリコン基板への電流リークが発生、又は結晶欠陥を経由して他のノード例えばビット線コンタクトＢＬＣの拡散領域４ｃへの電流リークが発生する。これらのリーク電流の存在は、メモリセルから得られる上記の差電圧を減少させる。とりわけ、ストレージコンタクトＳＣの拡散領域４ｃとビット線コンタクトＢＬＣの拡散領域４ｃの電流がリークした場合、ビット線ＢＬ１〜ＢＬ４の電源電位までの振幅によりメモリセルのデータの破壊が起こる危険性が増加する。これにより、強誘電体メモリ装置の微細化が阻害される。特に、近年、強誘電体メモリ装置の微細化が進み、メモリセルの拡散領域４ｃとシリコン酸化膜４ａの設計ルールが小さくなってくると、上記の課題が顕著になる。
【００３６】
本実施形態では、上記の課題を解決するため、図３（Ａ）及び（Ｂ）に示すように、分離用ゲート４ｂが複数のメモリセルを電気的に分離するので、図６（Ａ）及び図７（Ａ）の領域６０１に働く応力を防止し、結晶欠陥による電流リークを防止し、強誘電体メモリ装置の製造歩留まりを向上させることができる。
【００３７】
メモリセルの電位は、非昇圧電圧であり、周辺回路に比較して低い電位である。また、強誘電体メモリ装置の活性化／非活性化の状態にかかわらず、分離用ゲート４ｂの分離用トランジスタは、常時オフの状態を維持すればよいので、分離用トランジスタの分離能力は、シリコン酸化膜４ａの外の周辺回路に用いられているトランジスタに比べて低いものでもよい。このため、分離用トランジスタは、メモリセルや周辺回路に用いられているトランジスタの様に高速なスイッチングや高耐圧を必要とはせず、常時オフとなる単純なポリシリコンのトランジスタ構造で、自由なゲート酸化膜厚での形成が可能である。
【００３８】
分離用ゲート４ｂは、ワード線ＷＬ１〜ＷＬ６とは別のゲート層で制御される。分離用ゲート４ｂの分離用トランジスタは、メモリセルのトランジスタＴｒ１等とは独立したものであるため、トランジスタの特性を自由に設定することができる。また、分離用ゲート４ｂは、周辺回路や出力回路部に用いられるトランジスタのゲートと同じ工程で形成することができる。
【００３９】
各メモリセルは、分離用ゲート４ｂにより分離され、ＳＴＩ技術のシリコン酸化膜により分離されないので、結晶欠陥の発生確率が激減する。なお、メモリセルアレイ部の外周部の拡散領域ＦＬは、メモリセルパターンの連続性を維持するためのダミーパターンであるので、シリコン酸化膜４ａに囲まれても、実際に使用しているメモリセルに影響を及ぼす危険性は少ない。
【００４０】
（第２の実施形態）
図８（Ａ）は、第２の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図８（Ｂ）は、半導体基板（シリコン基板）の拡散領域ＦＬ及び素子分離のためのシリコン酸化膜４ａを示すレイアウト図である。図８（Ｃ）は、メモリセル間を分離すためのポリシリコン層の分離用ゲート５ｂを示すレイアウト図である。図９（Ａ）は、図８（Ａ）のＡ−Ａ線に沿った断面図である。図９（Ｂ）は、図８（Ａ）のＢ−Ｂ線に沿った断面図である。ワード線ＷＬ１〜ＷＬ６のパターンは、図２（Ａ）のものと同じである。ビット線ＢＬ１〜ＢＬ４のパターンは、図２（Ｂ）のものと同じである。強誘電体容量の下部電極４ｇ、強誘電体膜４ｈ及び上部電極４ｉのパターンは、図２（Ｃ）のものと同じである。以下、第２の実施形態が第１の実施形態と異なる点を説明する。
【００４１】
本実施形態による強誘電体メモリ装置の製造方法を説明する。まず、図８（Ｂ）に示すように、拡散領域ＦＬ及びシリコン酸化膜４ａを形成する。拡散領域ＦＬは、メモリセルの電界効果トランジスタの領域である。シリコン酸化膜４ａは、ＳＴＩ技術により、拡散領域ＦＬ以外の領域に設けられる。
【００４２】
次に、分離用ゲート５ｂの分離用トランジスタの特性を調整するために、メモリセルアレイ部にのみｐ型不純物を打ち込む。次に、拡散領域ＦＬの上にシリコン酸化膜（ゲート酸化膜）を形成し、その上に、図８（Ｃ）のポリシリコンの分離用ゲート５ｂを形成する。分離用ゲート５ｂは、複数のメモリセルを図８（Ａ）の垂直方向に分離するためのゲートである。
【００４３】
次に、メモリセル内の電界効果トランジスタＴｒ１等の特性の調整のために、シリコン基板に、電界効果トランジスタＴｒ１等がｎチャネル電界効果トランジスタである場合にはｐ型不純物を打ち込み、電界効果トランジスタＴｒ１等がｐチャネル電界効果トランジスタである場合にはｎ型不純物を打ち込む。
【００４４】
次に、シリコン基板上にシリコン酸化膜（ゲート酸化膜）を形成し、その上に図２（Ａ）のポリシリコンのワード線ＷＬ１〜ＷＬ６を形成する。次に、メモリセルアレイ部において、分離用ゲート５ｂとワード線ＷＬ１〜ＷＬ６によってマスクされた部分へｎ型不純物の打ち込みにより、拡散領域４ｃを形成する。拡散領域４ｃは、電界効果トランジスタＴｒ１等のソース及びドレインである。この際、シリコン酸化膜４ａの外側の周辺回路のトランジスタの拡散領域も形成される。
【００４５】
分離用ゲート５ｂとワード線ＷＬ１〜ＷＬ６の間は、シリコン酸化膜によって絶縁されている。また、分離用ゲート５ｂと拡散領域ＦＬの間には、電界効果トランジスタＴｒ１等のゲート酸化膜と近い種類と厚さのシリコン酸化膜が形成されている。これにより、分離用ゲート５ｂは、メモリセルを分離すためのトランジスタのゲートとして機能する。
【００４６】
また、分離用ゲート５ｂを形成した後、分離用ゲート５ｂの両側にシリコン酸化膜によるサイドウォールを設けることにより、ワード線ＷＬ１〜ＷＬ６の形成時に段差が緩やかになり、ワード線ＷＬ１〜ＷＬ６の形成が容易になる。
【００４７】
次に、シリコン酸化膜を形成し、ビット線コンタクトＢＬＣのためのコンタクトホールを拡散領域（ドレイン）４ｃの上に形成し、ストレージコンタクトＳＣ１のためのコンタクトホールを拡散領域（ソース）４ｃの上に形成する。次に、そのコンタクトホール中に、カバレージをよくするために、タングステン等の金属材料のプラグ層をビット線コンタクトＢＬＣ及びストレージコンタクトＳＣ１として埋め込む。次に、図２（Ｂ）のビット線ＢＬ１〜ＢＬ４を低抵抗の配線で形成し、ビット線コンタクトＢＬＣを介してビット線ＢＬ１〜ＢＬ４を拡散領域（ドレイン）４ｃに接続する。その後の工程は、第１の実施形態の工程と同様である。
【００４８】
図９（Ａ）に示すように、シリコン酸化膜４ａは、絶縁膜であり、図８（Ａ）の水平方向に隣接する複数のメモリセルを電気的に分離する。また、図９（Ｂ）に示すように、シリコン酸化膜４ａは、図８（Ａ）の垂直方向に隣接する複数のメモリセルを電気的に分離する。また、分離用ゲート５ｂは、図８（Ａ）の垂直方向に隣接する複数のメモリセルを電気的に分離する。複数の分離用ゲート５ｂは、図８（Ａ）の水平方向に延びる。複数のワード線ＷＬ１〜ＷＬ６は、図８（Ａ）の垂直方向に延びる。
【００４９】
本実施形態では、分離用ゲート５ｂ及びシリコン酸化膜４ａにより各メモリセル間を電気的に分離する。分離用ゲート５ｂには、複数のメモリセルを電気的に分離するための固定電位０Ｖが印加される。分離用ゲート５ｂの分離用トランジスタは、常時オフ状態になり、複数のメモリセルを図８（Ａ）の垂直方向に電気的に分離する。これにより、図８（Ｂ）に示すように、３方向がシリコン酸化膜４ａに囲まれた拡散領域ＦＬがなくなるので、結晶欠陥による電流リークを防止することができる。なお、図８（Ｂ）のメモリセルアレイ部の外周部の拡散領域ＦＬは、メモリセルパターンの連続性を維持するためのダミーパターンであるので、シリコン酸化膜４ａに囲まれても、実際に使用しているメモリセルに影響を及ぼす危険性は少ない。
【００５０】
第１の実施形態では、図１（Ｂ）に示す大面積の拡散領域ＦＬが形成され、上記のように、ＣＭＰによりシリコン酸化膜を形成する際に、メモリセルアレイ部の拡散領域ＦＬの部分を余計に研磨しすぎることが起こり得る。この現象をDishingという。これに対し、本実施形態では、図８（Ｂ）に示す拡散領域ＦＬが小面積であるため、このDishingの発生を防止することができる。なおかつ、メモリセルアレイ内のメモリセル使用領域に３方向がシリコン酸化膜４ａに囲まれる拡散領域ＦＬが存在しないことから、第１の実施形態と同様に、結晶欠陥による電流リークを防止する効果が得られる。
【００５１】
（第３の実施形態）
図１０（Ａ）は、第３の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図１０（Ｂ）は、半導体基板（シリコン基板）の拡散領域ＦＬ及び素子分離のためのシリコン酸化膜４ａを示すレイアウト図である。図１０（Ｃ）は、メモリセルのトランジスタのシリコン膜（Ｆｉｎ膜）６ｃ及びシリコン酸化膜（絶縁膜）６ｄを示すレイアウト図である。図１１（Ａ）は強誘電体容量の下部電極６ｇを示すレイアウト図であり、図１１（Ｂ）は強誘電体容量の強誘電体膜６ｈ及び上部電極６ｉを示すレイアウト図である。図１２（Ａ）は、図１０（Ａ）のＡ−Ａ線に沿った断面図である。図１２（Ｂ）は、図１０（Ａ）のＢ−Ｂ線に沿った断面図である。分離用ゲート５ｂのパターンは、図８（Ｃ）のものと同じである。ワード線ＷＬ１〜ＷＬ６のパターンは、図２（Ａ）のものと同じである。ビット線ＢＬ１〜ＢＬ４のパターンは、図２（Ｂ）のものと同じである。以下、第３の実施形態が第２の実施形態と異なる点を説明する。
【００５２】
本実施形態では、Ｆｉｎ型トランジスタを用いた強誘電体メモリ装置を説明する。強誘電体メモリ装置の製造方法を説明する。まず、図１０（Ｂ）に示すように、シリコン基板上に、シリコン酸化膜４ａ及び不純物の拡散領域ＦＬを形成する。拡散領域ＦＬは、活性化領域である。シリコン酸化膜４ａは、ＳＴＩ技術により形成される分離領域である。なお、拡散領域ＦＬの内側の領域６ａ（図１２（Ａ）、（Ｂ））の全てにＳＴＩによりシリコン酸化膜４ａを形成してもよい。この場合には、メモリセルアレイ部は、シリコン酸化膜４ａ上のＳＯＩ（Silicon On Isolation）構造となる。
【００５３】
次に、シリコンをエピタキシャル成長させ、そのシリコンをエッチングすることにより、図１０（Ｃ）に示すシリコン膜（半導体膜）６ｃを形成する。次に、分離用ゲート５ｂの分離用トランジスタの特性を調整するために、シリコン膜６ｃにｐ型不純物を打ち込む。次に、シリコン膜６ｃの上にシリコン酸化膜（ゲート酸化膜）を形成し、その上に、図８（Ｃ）のポリシリコンの分離用ゲート５ｂを形成する。分離用ゲート５ｂは、複数のメモリセルを図１０（Ａ）の垂直方向に分離するためのゲートである。
【００５４】
次に、メモリセル内の電界効果トランジスタＴｒ１等の特性の調整のために、シリコン膜６ｃに、電界効果トランジスタＴｒ１等がｎチャネル電界効果トランジスタである場合にはｐ型不純物を打ち込み、電界効果トランジスタＴｒ１等がｐチャネル電界効果トランジスタである場合にはｎ型不純物を打ち込む。
【００５５】
次に、シリコン酸化膜（ゲート酸化膜）を形成し、その上に図２（Ａ）のポリシリコンのワード線ＷＬ１〜ＷＬ６を形成する。次に、メモリセルアレイ部において、分離用ゲート５ｂとワード線ＷＬ１〜ＷＬ６によってマスクされたシリコン膜６ｃの部分へｎ型不純物の打ち込みにより、拡散領域を形成する。そのシリコン膜６ｃの拡散領域は、電界効果トランジスタＴｒ１等のソース及びドレインである。
【００５６】
分離用ゲート５ｂとワード線ＷＬ１〜ＷＬ６の間は、シリコン酸化膜によって絶縁されている。また、分離用ゲート５ｂとシリコン膜６ｃの間には、電界効果トランジスタＴｒ１等のゲート酸化膜と近い種類と厚さのシリコン酸化膜が形成されている。これにより、分離用ゲート５ｂは、メモリセルを分離すためのトランジスタのゲートとして機能する。
【００５７】
また、分離用ゲート５ｂを形成した後、分離用ゲート５ｂの両側にシリコン酸化膜によるサイドウォールを設けることにより、ワード線ＷＬ１〜ＷＬ６の形成時に段差が緩やかになり、ワード線ＷＬ１〜ＷＬ６の形成が容易になる。
【００５８】
次に、シリコン酸化膜を形成し、ビット線コンタクトＢＬＣのためのコンタクトホールをシリコン膜６ｃの拡散領域（ドレイン）の上に形成し、ストレージコンタクトＳＣのためのコンタクトホールをシリコン膜６ｃの拡散領域（ソース）の上に形成する。次に、そのコンタクトホール中に、カバレージをよくするために、タングステン等の金属材料のプラグ層をビット線コンタクトＢＬＣ及びストレージコンタクトＳＣとして埋め込む。次に、図２（Ｂ）のビット線ＢＬ１〜ＢＬ４を低抵抗の配線で形成し、ビット線コンタクトＢＬＣを介してビット線ＢＬ１〜ＢＬ４をシリコン膜６ｃの拡散領域（ドレイン）に接続する。
【００５９】
次に、ストレージコンタクトＳＣに接続される図１１（Ａ）の下部電極６ｇを形成する。次に、下部電極６ｇの上に図１１（Ｂ）の強誘電体膜６ｈを形成する。次に、強誘電体膜６ｈの上に上部電極６ｉを形成する。下部電極６ｇ、強誘電体膜６ｈ及び上部電極６ｉは、各メモリセルの強誘電体容量Ｃ１等に対応する。下部電極６ｇは、２段のストレージコンタクトＳＣ１及びＳＣ２（図３（Ａ）、（Ｂ））を介さずに、１段のストレージコンタクトＳＣを介して、シリコン膜６ｃの拡散領域（ソース）に接続される。本実施形態は、第２の実施形態に比べ、大幅な設計ルールの縮小、例えば１８０ｎｍを９０ｎｍ以下に縮小することが可能である。強誘電体膜６ｈは、薄膜化可能なＨｆＯ2等を用いることができ、３次元型の強誘電体容量Ｃ１等を形成することができる。
【００６０】
上記では、下部電極６ｇの外周に強誘電体膜６ｈを成長させるピラー型の強誘電体容量を示したが、下部電極も薄膜化して下部電極の内周に強誘電体膜を成長させるシリンダ型の強誘電体容量でもよい。また、下部電極の外周と内周に強誘電体容量を成長させる王冠型の強誘電体容量でもよい。
【００６１】
以上のように、メモリセルのトランジスタのソース及びドレインは、半導体基板上に形成されたシリコン膜６ｃの拡散領域である。シリコン酸化膜（絶縁膜）６ｄは、複数のシリコン膜６ｃ間に設けられ、図１０（Ａ）の水平方向に隣接する複数のメモリセルを電気的に分離する。図１２（Ｂ）の分離用ゲート５ｂは、図１０（Ａ）の垂直方向に隣接する複数のメモリセルを電気的に分離する。複数の分離用ゲート５ｂは、図１０（Ａ）の水平方向に延びる。複数のワード線ＷＬ１〜ＷＬ６は、図１０（Ａ）の垂直方向に延びる。
【００６２】
本実施形態では、分離用ゲート５ｂ及びシリコン酸化膜６ｄにより各メモリセル間を電気的に分離する。分離用ゲート５ｂには、複数のメモリセルを電気的に分離するための固定電位０Ｖが印加される。分離用ゲート５ｂの分離用トランジスタは、常時オフ状態になり、複数のメモリセルを図１０（Ａ）の垂直方向に電気的に分離する。これにより、図１０（Ｃ）に示すように、３方向がシリコン酸化膜に囲まれたシリコン膜６ｃがないので、電流リークを防止することができる。なお、図１０（Ｃ）のメモリセルアレイ部の外周部のシリコン膜６ｃは、メモリセルパターンの連続性を維持するためのダミーパターンであるので、シリコン酸化膜に囲まれても、実際に使用しているメモリセルに影響を及ぼす危険性は少ない。
【００６３】
（第４の実施形態）
図１３は、第４の実施形態による強誘電体メモリ装置の構成例を示すレイアウト図である。図１４（Ａ）は、図１３のＡ−Ａ線に沿った断面図である。図１４（Ｂ）は、図１３のＢ−Ｂ線に沿った断面図である。以下、第４の実施形態が第３の実施形態と異なる点を説明する。
【００６４】
複数のシリコン膜６ｃは、図１３の水平方向に延び、素子分離のためのシリコン酸化膜７ａ上に設けられる。メモリセルのトランジスタＴｒ１等のソース及びドレインは、半導体基板上に形成されたシリコン膜６ｃの拡散領域である。図１４（Ａ）の分離用ゲート５ｂは、図１３の水平方向に隣接する複数のメモリセルを電気的に分離する。図１４（Ｂ）のシリコン酸化膜６ｅは、複数のシリコン膜６ｃ間に設けられ、図１３の垂直方向に隣接する複数のメモリセルを電気的に分離する。複数のワード線ＷＬ１〜ＷＬ４は、図１３の垂直方向に延びる。複数の分離用ゲート５ｂは、図１３の垂直方向に延びる。分離用ゲート５ｂは、ワード線ＷＬ１〜ＷＬ４と交差しなくなるので、ワード線ＷＬ１〜ＷＬ４と同じ工程で形成してもよい。また、分離用ゲート５ｂは、周辺回路や出力回路部のトランジスタのゲートと同じ工程で形成してもよい。
【００６５】
本実施形態の強誘電体メモリ装置は、メモリセルの最密配置を可能にするため、ＣＴＯＢ（Cell and Transistor Over Bitline）型の強誘電体メモリ装置である。ビットラインＢＬ１〜ＢＬ８は、シリコン膜６ｃの下に設けられ、ビット線コンタクトＢＬＣを介してシリコン膜６ｃの拡散領域（ドレイン）に接続される。
【００６６】
第１〜第４の実施形態によれば、分離用ゲート４ｂ，５ｂを設けることにより、結晶欠陥による不良メモリセルの発生を防止することができる。また、分離用ゲート４ｂ，５ｂの分離用トランジスタの特性は、メモリセルのトランジスタの特性とは独立に設定できるため、強誘電体メモリ装置の微細化を向上させることができる。
【００６７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６８】
４ａ  シリコン酸化膜
４ｂ  分離用ゲート
４ｃ  拡散領域
４ｇ  下部電極
４ｈ  強誘電体膜
４ｉ  上部電極
ＦＬ  拡散領域
ＷＬ１〜ＷＬ６  ワード線
ＢＬ１〜ＢＬ４  ビット線
【図１】
0006718115.tif 000002
【図２】
0006718115.tif 000003
【図３】
0006718115.tif 000004
【図４】
0006718115.tif 000005
【図５】
0006718115.tif 000006
【図６】
0006718115.tif 000007
【図７】
0006718115.tif 000008
【図８】
0006718115.tif 000009
【図９】
0006718115.tif 000010
【図１０】
0006718115.tif 000011
【図１１】
0006718115.tif 000012
【図１２】
0006718115.tif 000013
【図１３】
0006718115.tif 000014
【図１４】
0006718115.tif 000015