(57)【特許請求の範囲】
【請求項１】
半導体基板上に行列状に並ぶ複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
前記半導体基板の一部であって、前記半導体基板の上面から突出し、前記半導体基板の主面に沿う第１方向に延在する突出部と、
前記突出部の上面上に第１絶縁膜を介して形成され、前記第１方向に直交する第２方向に延在する第１ゲート電極と、
前記第１ゲート電極の側壁に、電荷蓄積部を含む第２絶縁膜を介して隣接し、前記突出部の前記上面上に前記第２絶縁膜を介して形成され、前記第２方向に延在する第２ゲート電極と、
前記第１ゲート電極と隣接する前記突出部の前記上面に形成されたドレイン領域と、
前記第２ゲート電極と隣接する前記突出部の前記上面に形成されたソース領域と、
を備え、
消去動作を行う際、前記複数のメモリセルのうち、消去を行わない第１メモリセルでは、前記ドレイン領域および前記ソース領域に電圧を印加せず、前記第２ゲート電極に正電圧を印加し、
前記消去動作を行う際、前記第１メモリセルの前記第２ゲート電極の直下の前記突出部の前記上面には、前記第２ゲート電極に印加された前記正電圧により誘起電圧領域が生じる、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記消去動作を行う際、前記複数のメモリセルのうち、消去を行う第２メモリセルでは、前記ドレイン領域に０Ｖの電圧を印加し、前記第２ゲート電極に前記正電圧を印加する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１メモリセルおよび前記第２メモリセルのそれぞれの前記第２ゲート電極は、第１配線に接続され、前記第１メモリセルの前記ドレイン領域は、第２配線に接続され、前記第２メモリセルの前記ドレイン領域は、第３配線に接続されている、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２ゲート電極は、前記突出部の前記上面を覆い、前記突出部の前記第２方向における両側の側壁を覆っている、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記消去動作を行う際、前記第１メモリセルおよび前記第２メモリセルのそれぞれの直下の前記半導体基板には、同じ電圧が印加される、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記消去動作を行う際、前記第１メモリセルの前記第２ゲート電極と、前記第１メモリセルの前記第２ゲート電極の直下の前記突出部の前記上面との間の第１電位差は、前記第２メモリセルの前記第２ゲート電極と、前記第２メモリセルの前記第２ゲート電極の直下の前記突出部の前記上面との間の第２電位差よりも小さい、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記消去動作を行う際、前記複数のメモリセルのうち、消去を行う第２メモリセルでは、前記第２ゲート電極中から前記電荷蓄積部に正孔を注入することで消去を行う、半導体装置。
【請求項８】
半導体基板、前記半導体基板上に設けられた第１絶縁膜、および、前記半導体基板上に前記第１絶縁膜を介して形成された半導体層を含む基板上に行列状に並ぶ複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
前記半導体層の上面上に第２絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に、電荷蓄積部を含む第３絶縁膜を介して隣接し、前記半導体層の前記上面上に前記第３絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極と隣接する前記半導体層の前記上面に形成されたドレイン領域と、
前記第２ゲート電極と隣接する前記半導体層の前記上面に形成されたソース領域と、
を備え、
消去動作を行う際、前記複数のメモリセルのうち、消去を行わない第１メモリセルでは、前記ドレイン領域および前記ソース領域に電圧を印加せず、前記第２ゲート電極に正電圧を印加し、
前記消去動作を行う際、前記第１メモリセルの前記第２ゲート電極の直下の前記半導体層の前記上面には、前記第２ゲート電極に印加された前記正電圧により誘起電圧領域が生じる、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記消去動作を行う際、前記複数のメモリセルのうち、消去を行う第２メモリセルでは、前記ドレイン領域に０Ｖの電圧を印加し、前記第２ゲート電極に前記正電圧を印加する、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１メモリセルおよび前記第２メモリセルのそれぞれの前記第２ゲート電極は、第１配線に接続され、前記第１メモリセルの前記ドレイン領域は、第２配線に接続され、前記第２メモリセルの前記ドレイン領域は、第３配線に接続されている、半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記消去動作を行う際、前記半導体層の前記上面から前記半導体層の下面に達する空乏層が生じる、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記消去動作を行う際、前記第１メモリセルの前記第２ゲート電極と、前記第１メモリセルの前記第２ゲート電極の直下の前記半導体層の前記上面との間の第１電位差は、前記第２メモリセルの前記第２ゲート電極と、前記第２メモリセルの前記第２ゲート電極の直下の前記半導体層の前記上面との間の第２電位差よりも小さい、半導体装置。
【請求項１３】
請求項８記載の半導体装置において、
前記消去動作を行う際、前記複数のメモリセルのうち、消去を行う第２メモリセルでは、前記第２ゲート電極中から前記電荷蓄積部に正孔を注入することで消去を行う、半導体装置。
【請求項１４】
請求項８記載の半導体装置において、
前記半導体基板と前記半導体層とは、互いに絶縁されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フィン型トランジスタを備えたメモリセルまたはＳＯＩ上のメモリセルを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜を言い、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００３】
また、動作速度が速く、リーク電流および消費電力の低減および微細化が可能な電界効果トランジスタとして、フィン型のトランジスタが知られている。フィン型のトランジスタ（ＦＩＮＦＥＴ：Fin Field Effect Transistor）は、例えば、基板上に形成された半導体層のパターンをチャネル層として有し、当該パターン上を跨ぐように形成されたゲート電極を有する半導体素子である。
【０００４】
また、短チャネル特性の抑制および、素子ばらつきの抑制が可能な半導体装置として、現在、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉを主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。
【０００５】
特許文献１（特開２００５−３３２５０２号公報）には、ＥＥＰＲＯＭのメモリアレイ（メモリセルアレイ）構造が記載されている。
【０００６】
特許文献２（特開２００６−０４１３５４号公報）には、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリのメモリアレイ構造が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３３２５０２号公報
【特許文献２】特開２００６−０４１３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＥＥＰＲＯＭではメモリセルを個別に選択して消去動作を行うことができる。しかし、ＥＥＰＲＯＭでは、メモリセル毎にウェルの電位を制御することで、このようなビット単位の消去を実現しているため、個々のウェルの分離のために大きな面積を要する。
【０００９】
これに対し、メモリセル毎にウェルの電位を制御しないスプリットゲート型のＭＯＮＯＳメモリにおいてビット単位の消去動作を行うことができれば、装置面積の縮小が実現できる。しかし、ソース線とメモリゲート線が並行に設けられていることなどが原因で、例えばソース線と平行に複数並ぶ１行のメモリセルの全てに対して一括で消去動作を行う必要があり、消去動作時に個々のメモリセルを選択することができない問題がある。
【００１０】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置は、フィン上に形成されたスプリットゲート型のＭＯＮＯＳメモリのメモリセルを有し、ＦＮ方式によるデータの消去動作を行う際、消去を行わない非選択のメモリセルにおいて、ドレイン電極の印加電圧を開放状態とし、メモリゲート電極に正電圧を印加することで、チャネル領域に誘起電圧領域を発生させるものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。ＥＥＰＲＯＭのメモリアレイ（メモリセルアレイ）構造をもつ半導体装置の記憶容量の増大および微細化などを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置を構成するメモリアレイを示す等価回路図である
【図２】本発明の実施の形態１である半導体装置を示す斜視図である。
【図３】本発明の実施の形態１である半導体装置を示す断面図である。
【図４】本発明の実施の形態１である半導体装置を示す断面図である。
【図５】本発明の実施の形態１である半導体装置を構成するメモリアレイを示す等価回路図である。
【図６】本発明の実施の形態１である半導体装置の一部を破断して示す斜視図である。
【図７】本発明の実施の形態１である半導体装置を示す断面図である。
【図８】本発明の実施の形態１である半導体装置の一部を破断して示す斜視図である。
【図９】本発明の実施の形態１である半導体装置を示す断面図である。
【図１０】本発明の実施の形態２である半導体装置を示す断面図である。
【図１１】本発明の実施の形態２である半導体装置を示す断面図である。
【図１２】比較例である半導体装置を示す断面図である。
【図１３】比較例である半導体装置を示す断面図である。
【図１４】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１６】
（実施の形態１）
＜半導体装置の構造について＞
以下に、図１〜図９を用いて、本実施の形態の半導体装置の構造を説明する。本実施の形態の半導体装置は、フィン型トランジスタからなるスプリットゲート型のＭＯＮＯＳメモリにおいて、ビット毎に情報の消去を行うことを可能とし、これによりＥＥＰＲＯＭのメモリアレイ（メモリセルアレイ）構造をもつ半導体装置の記憶容量の増大および微細化などを実現するものである。
【００１７】
図１および図５は、本実施の形態の半導体装置である不揮発性メモリを構成するメモリアレイを示す等価回路図である。図２、図６および図８は、本実施の形態の半導体装置を構成するメモリセルを示す斜視図である。図３、図４、図７および図９は、本実施の形態の半導体装置を構成するメモリセルを示す断面図である。なお、図１および図５では、個々のメモリセル（ビット）を破線で囲んでいる。図２〜図４および図６〜図９では、メモリセル上に形成された層間絶縁膜、コンタクトプラグ、シリサイド層および配線層などの図示を省略している。また、図６および図８に示す斜視図では、メモリセルおよびフィンの一部を破断して示している。
【００１８】
まず、本実施の形態の複数のメモリセルを備えたメモリアレイの等価回路を図１に示す。ここでは、アレイ状に並ぶ１６ビットのメモリセルを示している。すなわち、図１には１６のメモリセルＭＣ１〜ＭＣ１６を示している。このようにメモリセルの配置を繰り返すことで、メモリアレイが構成される。当該メモリアレイでは、メモリセル（ＭＣ１、ＭＣ２等）が１６個配置され、列方向に延在するビット線（ドレイン線）ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３が配置されている。また、当該メモリアレイでは、ビット線ＢＬ０〜ＢＬ３に対して交差する方向（行方向）に延在する制御ゲート線ＣＧＬ０、ＣＧＬ１、ＣＧＬ２、ＣＧＬ３、メモリゲート線ＭＧＬ０、ＭＧＬ１、ＭＧＬ２、ＭＧＬ３、ソース線ＳＬ０およびＳＬ１が配置されている。
【００１９】
ビット線ＢＬ０〜ＢＬ３、メモリゲート線ＭＧＬ０〜ＭＧＬ３、ソース線ＳＬ０、ＳＬ１および制御ゲート線ＣＧＬ０〜ＣＧＬ３は、それぞれメモリセルＭＣ１〜ＭＣ１６の上に形成された金属配線（信号線）からなる。
【００２０】
なお、本願でいう行方向とは、メモリアレイ内において行列状に並ぶ複数のメモリセルのうち、１行に並ぶメモリセル（例えばメモリセルＭＣ１〜ＭＣ４）の並ぶ方向を指す。また、本願でいう列方向とは、行方向に対して直交する方向であって、メモリアレイ内において行列状に並ぶ複数のメモリセルのうち、１列に並ぶメモリセル（例えばメモリセルＭＣ１、ＭＣ５、ＭＣ９およびＭＣ１３）の並ぶ方向を指す。
【００２１】
図１において破線に囲まれた１つのメモリセルは、図２および図３に示す構造を有している。図３は、図２に示す破線に沿う箇所の断面図である。つまり、図３は図２示すフィンＦＩの延在方向（ｘ方向）に沿い、当該フィンＦＩを含む断面図である。
【００２２】
図２に示すように、半導体基板ＳＢの上面には複数の溝が形成されており、隣り合う溝同士の間には、半導体基板ＳＢの一部であるフィンＦＩが形成されている。半導体基板ＳＢは、例えば単結晶シリコンからなる。フィンＦＩは、上記溝の底面から上方に突出する板状（壁状）のパターン（突出部）であり、半導体基板ＳＢの主面に沿うｘ方向に延在している。ここで、半導体基板の主面に沿う方向であって、ｘ方向に対して直交するｙ方向におけるフィンＦＩの厚さは、例えば２０ｎｍであり、ｘ方向におけるフィンＦＩの幅に比べて非常に小さい。
【００２３】
上記複数の溝内には、それらの溝の底面からフィンＦＩの側壁の途中の高さまでを埋め込む素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、例えば酸化シリコン膜からなり、フィンＦＩの側壁のうち、下方の一部を覆っている。つまり、フィンＦＩの上面を含むフィンＦＩの一部は、素子分離領域ＥＩ上において、素子分離領域ＥＩから露出している。言い換えれば、フィンＦＩの一部であるフィンＦＩの上部は、素子分離領域ＥＩの上面よりも上方に突出している。素子分離領域ＥＩの上面とフィンＦＩの上面との高さの差は、例えばフィンＦＩのｙ方向における上記厚さの２倍程度である。例えば、素子分離領域ＥＩの上面とフィンＦＩの上面との高さの差は４０ｎｍである。
【００２４】
素子分離領域ＥＩ上およびフィンＦＩ上には、ゲート絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧは、ｙ方向に延在する導体膜からなり、ゲート絶縁膜ＧＦを介して、素子分離領域ＥＩの上面並びにフィンＦＩの側壁および上面を覆っている。また、制御ゲート電極ＣＧのｘ方向における一方の側壁には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。すなわち、素子分離領域ＥＩ上およびフィンＦＩ上には、ＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、ｙ方向に延在する導体膜からなり、ＯＮＯ膜ＯＮを介して、素子分離領域ＥＩの上面並びにフィンＦＩの側壁および上面を覆っている。つまり、メモリゲート電極ＭＧは、ｙ方向においてフィンＦＩを挟んでいる。
【００２５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面は平坦化されている。ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの間の領域から、メモリゲート電極ＭＧおよびフィンＦＩの間の領域に亘って、連続的に形成されている。よって、図３に示すように、ＯＮＯ膜ＯＮはＬ字型の断面形状を有している。
【００２６】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばポリシリコン膜からなる。また、ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなる。ＯＮＯ膜ＯＮは、半導体基板の主面（フィンＦＩの上面）側、フィンＦＩの側壁側、制御ゲート電極ＣＧの側壁側および素子分離領域ＥＩの上面側から順に積層された酸化シリコン膜（ボトム酸化膜）ＯＸ１、窒化シリコン膜（電荷蓄積膜）ＮＴおよび酸化シリコン膜（トップ酸化膜）ＯＸ２を含む積層膜である。ｘ方向において制御ゲート電極ＣＧおよびメモリゲート電極ＭＧはＯＮＯ膜ＯＮを介して隣接して並んでいる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧからなるパターンは素子分離領域ＥＩの上面上のフィンＦＩの一部に跨がっており、フィンＦＩの他の一部は、当該パターンのｘ方向における横の領域に露出している。
【００２７】
図２では図示を省略しているが、図３に示すように、ｘ方向における上記パターンの横のフィンＦＩの上面には、ソース・ドレイン領域が形成されている。すなわち、上記パターンの横の領域であって、メモリゲート電極ＭＧ側のフィンＦＩの上面には、ソース領域ＳＲが形成されている。また、上記パターンの横の領域であって、制御ゲート電極ＣＧ側のフィンＦＩの上面には、ドレイン領域ＤＲが形成されている。また、図２では図示を省略しているが、図３に示すように、フィンＦＩの上面には、ソース領域ＳＲおよびドレイン領域ＤＲよりも形成深さが深いウェルＷＬが形成されている。
【００２８】
当該ウェルＷＬはｐ型の半導体領域であり、ソース領域ＳＲおよびドレイン領域ＤＲは、ｎ型の半導体領域である。ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれは、ｎ型不純物の濃度が小さいエクステンション領域と、ｎ型不純物の濃度がエクステンション領域よりも高い拡散領域とを有しているが、ここではそれらの領域を図において区別せず、１つの半導体領域として示す。なお、エクステンション領域は形成されていなくてもよい。ｐ型のウェルＷＬに導入されているｐ型不純物は例えばＢ（ホウ素）であり、ソース領域ＳＲおよびドレイン領域ＤＲのそれぞれに導入されているｎ型不純物は例えばＰ（リン）またはＡｓ（ヒ素）である。
【００２９】
ここで、ソース領域ＳＲ、ドレイン領域ＤＲおよび制御ゲート電極ＣＧは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を有する制御トランジスタを構成している。また、ソース領域ＳＲ、ドレイン領域ＤＲおよびメモリゲート電極ＭＧは、ＭＩＳＦＥＴ構造を有するメモリトランジスタを構成している。すなわち、フィンＦＩの上面のうち、ソース領域ＳＲおよびドレイン領域ＤＲに挟まれた領域は、制御トランジスタおよびメモリトランジスタが動作する際にチャネルが形成されるチャネル領域である。また、制御トランジスタおよびメモリトランジスタは、ソース領域ＳＲおよびドレイン領域ＤＲを共有している。制御トランジスタおよびメモリトランジスタは、フィンＦＩ上に形成されたフィン型の電界効果トランジスタ（ＦＩＮＦＥＴ）である。
【００３０】
制御トランジスタおよびメモリトランジスタにより、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣが構成されている。メモリセルＭＣは、ソース領域ＳＲ、ドレイン領域ＤＲ、ＯＮＯ膜ＯＮ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有している。図１に示すメモリセルＭＣ１〜ＭＣ１６は、図２および図３に示すメモリセルＭＣと同様の構造を有する。すなわち、図１に示すメモリセルＭＣ１〜ＭＣ１６のそれぞれは、制御トランジスタＣＧＴおよびメモリトランジスタＭＧＴを備えている。
【００３１】
図１および図３に示すように、制御ゲート電極ＣＧには、制御ゲート線ＣＧＬ０、ＣＧＬ１、ＣＧＬ２またはＣＧＬ３が接続されている。メモリゲート電極ＭＧには、メモリゲート線ＭＧＬ０、ＭＧＬ１、ＭＧＬ２またはＭＧＬ３が接続されている。ドレイン領域ＤＲには、ビット線（ドレイン線）ＢＬ０、ＢＬ１、ＢＬ２またはＢＬ３が接続されている。ソース領域ＳＲには、ソース線ＳＬ０またはＳＬ１が接続されている。また、図３に示すウェルＷＬにも電位が供給される。
【００３２】
＜メモリセルの書込み動作について＞
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート絶縁膜内の電荷蓄積膜（トラップ性絶縁膜）での電荷蓄積状態を記憶情報とし、それをトランジスタのしきい値として読出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。本願では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴへの電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。
【００３３】
以下に、図４を用いて、本実施の形態のメモリセルの書込み動作について説明する。図４は、図３と同じ位置におけるメモリセルの断面図である。ここでいう選択メモリセルとは、「書込み」、「消去」または「読出し」を行う対象として選択されたメモリセルをいう。
【００３４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれる、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。本願では、ＳＳＩ方式による書込みを行う場合について説明するが、書込み方式はＦＮ方式を用いてもよい。
【００３５】
ここでは、制御ゲート線ＣＧＬ０、ＣＧＬ１、ＣＧＬ２またはＣＧＬ３（図１参照）を通じて制御ゲート電極ＣＧに印加される電圧をＶｃｇとする。また、メモリゲート線ＭＧＬ０、ＭＧＬ１、ＭＧＬ２またはＭＧＬ３（図１参照）を通じてメモリゲート電極ＭＧに印加される電圧をＶｍｇとする。また、ビット線ＢＬ０、ＢＬ１、ＢＬ２またはＢＬ３（図１参照）を通じてドレイン領域ＤＲに印加される電圧をＶｄとする。また、ソース線ＳＬ０またはＳＬ１（図１参照）を通じてソース領域ＳＲに印加される電圧をＶｓとする。また、ウェルＷＬ（半導体基板ＳＢ）に印加される電圧をＶｂとする。
【００３６】
ＳＳＩ方式の書込み動作において、情報（データ）の書込みを行う選択メモリセルの各部位に対して印加する電圧は、例えば図４に示すように、Ｖｍｇ＝９Ｖ、Ｖｓ＝４．５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．２Ｖ、Ｖｂ＝０Ｖとする。これにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの間の下のチャネル領域でホットエレクトロンが発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００３７】
これに対し、情報（データ）の書込みを行わない非選択メモリセルの各部位に対して印加する電圧は、例えば、Ｖｍｇ＝９Ｖ、Ｖｓ＝４．５Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝１．３Ｖ、Ｖｂ＝０Ｖとする。つまり、書込みを行うために選択されたトランジスタとは、制御ゲート電極ＣＧおよびドレイン領域ＤＲに印加する電圧が異なる。当該書込み動作では、電圧Ｖｃｇが１Ｖであって、かつ、電圧Ｖｄが０．２ＶのメモリセルＭＣでのみ書込みが行われ、電圧Ｖｃｇが０Ｖであるか、または電圧Ｖｄが１．３ＶであるメモリセルＭＣでは書込みが行われない。
【００３８】
このとき、電圧Ｖｃｇを供給する制御ゲート線ＣＧＬ０〜ＣＧＬ３と、電圧Ｖｄを供給するビット線ＢＬ０〜ＢＬ３とは、互いに交差するため、メモリセルアレイのうちの特定のメモリセルを選択して書込みを行うことができる。つまり、ビット単位での書込みが可能である。
【００３９】
＜メモリセルの消去動作について＞
次に、図５〜図９を用いて、本実施の形態のメモリセルの消去動作について説明する。消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。本実施の形態ではＢＴＢＴ方式を用いず、ＦＮ方式により消去を行う。
【００４０】
なお、消去動作において選択メモリセルの各部位に印加する電圧は１通りのパターンしかないが、非選択メモリセルの各部位に印加する電圧のパターンは３通りある。すなわち、非選択メモリセルの電圧印加パターンは、消去を行う選択メモリセルと同じ行に配置された非選択メモリセルと、選択メモリセルと同じ列に配置された非選択メモリセルと、選択メモリセルと異なる行に配置され、かつ、選択メモリセルと異なる列に配置された非選択メモリセルとで異なる。
【００４１】
図５は、半導体装置である不揮発性メモリを構成するメモリアレイを示す等価回路図である。図５に示す等価回路図の構成は図１に示すものと同一であり、図５では、消去動作時に各信号線に印加される電圧の例を示している。なお、図に示すＯｐｅｎとは、素子の所定の部位（端子）にいずれの電位も印加されておらず、開放（フローティング）状態にあることを意味する。例えば、ビット線などの信号線と、当該信号線に電圧を供給する装置との間にトランジスタが直列に接続されている場合に、当該トランジスタがオフ状態であれば、当該信号線は電圧が印加されていない開放状態となる。
【００４２】
図７は、図６のメモリゲート電極ＭＧを含み、ｙ方向およびｚ方向に沿う断面であって、フィンＦＩと、フィンＦＩを囲むメモリゲート電極ＭＧとを主に含む断面を示す図である。図９は、図８のメモリゲート電極ＭＧを含み、ｙ方向およびｚ方向に沿う断面であって、フィンＦＩと、フィンＦＩを囲むメモリゲート電極ＭＧとを主に含む断面を示す図である。
【００４３】
図６および図８の斜視図では、ｙ方向のフィンＦＩの厚さの中心部分におけるフィンＦＩの断面を示している。図６および図８ではソース・ドレイン領域の図示を省略し、一部の素子分離領域ＥＩの図示を省略している。図６および図９では、ウェルの図示を省略している。図６および図７では、当該断面において、ドレイン領域ＤＲに印加された電位の拡がりを電圧印加領域ＶＡとして示し、図８および図９では、当該断面において、誘起により生じた電位の拡がりを誘起電圧領域ＩＶとして示す。
【００４４】
図６では、選択メモリセルであるメモリセルＭＣ１を示し、図８では、非選択メモリセルであるメモリセルＭＣ２を示す。なお、図８に示すメモリセルＭＣ２は、選択されたメモリセルＭＣ１と同じ制御ゲート線ＣＧＬ０、メモリゲート線ＭＧＬ０およびソース線ＳＬ０に接続された非選択メモリセルである。つまり、図８に示すメモリセルＭＣ２は、選択されたメモリセルＭＣ１と同じ行において並ぶ非選択メモリセルである。なお、選択メモリセルとは異なる行に位置する非選択メモリセル、つまり、選択メモリセルと異なる制御ゲート線およびメモリゲート線に接続された非選択メモリセルの斜視図および断面図およびは示さない。
【００４５】
情報（データ）の消去を行う選択メモリセルの各部位に対して印加する電圧は、例えば図５、図６および図７に示すように、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝１．２Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖとする。つまり、メモリゲート電極ＭＧに例えば１０〜１６Ｖ程度の電圧（ここでは例えば１４Ｖとする）を印加し、ドレイン領域ＤＲには０Ｖを印加し、ソース領域ＳＲは電圧を印加しない開放状態とする。
【００４６】
この場合、ドレイン領域ＤＲに０Ｖが印加されることで、フィンＦＩ中のドレイン領域ＤＲ（図７に図示しない）の近傍には、０Ｖの電圧印加領域ＶＡが拡がる。つまり電圧印加領域ＶＡは電位が０Ｖの領域である。電圧印加領域ＶＡは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに印加された正電圧に引き込まれ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下まで延伸する。つまり、メモリゲート電極ＭＧの直下のチャネル領域の電位は０Ｖである。また、図７に示すように、フィンＦＩの上面のみならず、メモリゲート電極ＭＧにより覆われたフィンＦＩの側壁にも電圧印加領域ＶＡが拡がり、フィンＦＩの側壁の電位は０Ｖとなる。
【００４７】
これにより、メモリゲート電極ＭＧとフィンＦＩの表面（チャネル領域）との間の電位差は１０〜１６Ｖ（例えば１４Ｖ）という大きな値となる。この電位差により、選択メモリセルにおいて、メモリゲート電極ＭＧ中からホールをトンネリングさせ、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに当該ホールを注入し、これにより消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ中のトラップ準位に捕獲される。その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００４８】
また、情報（データ）の消去を行わない非選択メモリセルであって、上記選択メモリセルと同じ制御ゲート線、メモリゲート線およびソース線に接続された非選択メモリセルの各部位に対して印加する電圧は、図５、図８および図９に示すように、例えば、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝１．２Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖとする。つまり、選択メモリセルとの違いは、ドレイン領域ＤＲに０Ｖを印加せず、電圧を印加しない開放状態とする点のみにある。
【００４９】
当該非選択メモリセルは、ドレイン領域ＤＲに電圧が印加されないため、フィンＦＩのドレイン領域側に電圧印加領域ＶＡ（図６参照）は形成されない。したがって、０Ｖの電圧印加領域ＶＡが制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの電位に引き込まれてメモリゲート電極ＭＧの直下のフィンＦＩ内に拡がることはない。このため、図８および図９に示すように、ＯＮＯ膜ＯＮを介してフィンＦＩと隣接するメモリゲート電極ＭＧの電圧により、フィンＦＩ中に電圧が誘起され、誘起電圧領域ＩＶが形成される。つまり、メモリゲート電極ＭＧとのカップリングにより誘起電圧領域ＩＶが生じ、フィンＦＩ中において、誘起電圧領域ＩＶではチャネルポテンシャルが浮いた状態となる。
【００５０】
誘起電圧領域ＩＶは、メモリゲート電極ＭＧにＯＮＯ膜ＯＮを介して近接するフィンＦＩ中に形成され、その電位はメモリゲート電極ＭＧに印加された電圧の半分程度となる。つまり、誘起電圧領域ＩＶの電位は例えば５〜８Ｖ程度であり、ここでは、誘起電圧領域ＩＶの電位は例えば７Ｖである。図９に示すように、メモリゲート電極ＭＧはフィンＦＩの上面のみならずｙ方向における両側の側壁も覆っているため、当該上面のみならず、当該側壁にも誘起電圧領域ＩＶが形成される。
【００５１】
このような誘起電圧領域ＩＶが生じる理由は、ｙ方向における幅が小さいフィンＦＩをメモリゲート電極ＭＧが囲み、メモリゲート電極ＭＧの高電圧に誘起されてフィンＦＩ中の上部の領域に電圧が誘起されること、および、そのような領域にはウェルＷＬに印加された電圧Ｖｂ（０Ｖ）は誘起電圧領域ＩＶに届きにくいことにある。
【００５２】
このとき、フィンＦＩとメモリゲート電極ＭＧとの間の電位差は７Ｖ程度であり、図６および図７を用いて説明した選択メモリセルにおけるフィンＦＩとメモリゲート電極ＭＧとの間の電位差（例えば１４Ｖ）に比べ、半分程度の大きさしかない。この場合、メモリゲート電極ＭＧに印加される電圧（例えば１４Ｖ）と、チャネル領域の電圧（例えば７Ｖ）との間の電位差が小さいため、トラップ絶縁膜である窒化シリコン膜ＮＴには十分な電界がかからず、メモリゲート電極ＭＧ中のホールはＯＮＯ膜ＯＮ中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜ＯＮ中にトラップされた電荷（データ）は維持される。
【００５３】
また、選択メモリセルとは異なる行に位置し、選択メモリセルと同じ列に位置する非選択メモリセル、つまり、選択メモリセルと異なる制御ゲート線およびメモリゲート線に接続され、選択メモリセルと同じビット線に接続された非選択メモリセル（例えば図５に示すメモリセルＭＣ５、ＭＣ９およびＭＣ１３）の各部位に対して印加する電圧は、次の通りである。つまり、当該非選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖとする。
【００５４】
この場合、メモリゲート電極に印加される電圧（Ｖｍｇ＝０Ｖ）と、チャネル領域の電圧（例えば０Ｖ）との間の電位差は殆どないため、メモリゲート電極中のホールはＯＮＯ膜中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜中にトラップされた電荷（情報）は維持される。
【００５５】
また、選択メモリセルとは異なる行に位置し、選択メモリセルと異なる列に位置する非選択メモリセル、つまり、選択メモリセルと異なる制御ゲート線、メモリゲート線およびビット線に接続された非選択メモリセル（例えば、図５に示すメモリセルＭＣ６〜ＭＣ８、ＭＣ１０〜ＭＣ１２およびＭＣ１４〜ＭＣ１６）の各部位に対して印加する電圧は、次の通りである。つまり、当該非選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝０Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖとする。
【００５６】
この場合、メモリゲート電極に印加される電圧（Ｖｍｇ＝０Ｖ）と、チャネル領域の電圧（例えば０Ｖ）との間の電位差は殆どないため、メモリゲート電極中のホールはＯＮＯ膜中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜中にトラップされた電荷（情報）は維持される。
【００５７】
＜メモリセルの読出し動作について＞
読出し時において、読出しを行う選択メモリセルの各部位に対して印加する電圧は、例えば、Ｖｍｇ＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝１．５Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖとする。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００５８】
以上に説明した書込み動作、消去動作および読出し動作では、選択メモリセルおよび非選択メモリセルのそれぞれのウェルＷＬに同じ電圧（Ｖｂ＝０Ｖ）を印加しており、メモリセル毎に異なる電圧をウェルＷＬに印加する必要はない。
【００５９】
＜半導体装置の効果について＞
以下に、本実施の形態の半導体装置の効果について、比較例の半導体装置を示す図１２〜図１４を用いて説明する。図１２〜図１４は、比較例の半導体装置を示す断面図であって、バルクシリコン基板上に形成されたメモリセルを含む断面図である。なお、ここでいうバルクシリコン基板とは、上述したフィンを有する基板ではなく、かつ、後述するＳＯＩ構造を有する基板でもない、平坦なシリコン基板を指す。バルクシリコン基板上のＭＩＳＦＥＴは、平坦な基板主面にソース・ドレイン領域およびチャネル領域を有し、当該チャネル領域上に絶縁膜を介してゲート電極を有する素子である。また、図１２および図１３では、メモリゲート電極を制御ゲート電極の側壁に隣接するサイドウォール状に形成した場合の構造を示す。
【００６０】
スプリットゲート型のＭＯＮＯＳメモリを用いた不揮発性メモリでは、アレイ状に並べたメモリセルの１つ１つにおいて個別に書込み、消去動作を行うことができれば、データの最小単位（ビット）の記憶処理に必要な素子面積を低減することができる。つまり、メモリの記憶容量の増大および半導体チップの微細化を実現することができる。
【００６１】
ここで、比較例として、バルクシリコン基板上に形成されたスプリットゲート型のＭＯＮＯＳメモリにおいて、ＢＴＢＴ方式を用いて消去動作を行う場合について、図１２を用いて説明する。図１２に示すように、バルクシリコン基板である半導体基板ＳＢの主面上に形成されたメモリセルＭＣＢ１は、図１２に示す断面において、フィン上に形成されていない点を除き、図３に示すメモリセルＭＣと同様の構造を有している。また、当該メモリセルＭＣＢ１を複数有するメモリアレイは、図１に示すアレイと同様の回路構成を有している。
【００６２】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。ＢＴＢＴ方式により消去を行う選択メモリセルの各部位に対して印加する電圧は、次の通りである。つまり、当該選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝−７Ｖ、Ｖｓ＝７Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝１．５Ｖ、Ｖｂ＝０Ｖとする。このような電圧の印加を行うことで、ＢＴＢＴ現象によりホールを発生させ、ホールを電界加速することで、選択メモリセルのＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ中にホールを注入する。これにより、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００６３】
ここで、ＢＴＢＴ方式により消去を行う際に所定のメモリセルを消去の対象として選択するか否かは、ソース領域ＳＲに接続されたソース線に印加する電圧により決まる。なお、ソース線に電圧Ｖｓ＝７Ｖを印加したとしても、メモリゲート電極ＭＧに接続されたメモリゲート線に印加する電圧Ｖｍｇが例えば−７Ｖではなく例えば０Ｖであれば、当該メモリゲート線に接続されたメモリセルは選択されない。しかし、メモリゲート線およびソースゲート線は、互いに並行に配置された信号線であるため、消去動作を行う場合、所定のメモリゲート線およびソース線に接続された、１行に並ぶ複数のメモリセルの全てを選択しなければならない。
【００６４】
つまり、例えば図１のメモリセルＭＣ１に記憶されたデータを消去しようとする際は、メモリセルＭＣ１と、メモリセルＭＣ１と同じくメモリゲート線ＭＧＬ０およびソース線ＳＬ０に接続されたメモリセルＭＣ２〜ＭＣ４とが選択され、それらの選択メモリセルのデータが消去される。したがって、メモリセル毎にデータを消去することはできない。
【００６５】
続いて、比較例として、バルクシリコン基板上に形成されたスプリットゲート型のＭＯＮＯＳメモリにおいて、ＦＮ方式を用いて消去動作を行う場合について、図１３を用いて説明する。図１３に示すように、バルクシリコン基板である半導体基板ＳＢの主面上に形成されたメモリセルＭＣＢ２は、図１３に示す断面において、フィン上に形成されていない点を除き、図３に示すメモリセルＭＣと同様の構造を有している。また、当該メモリセルＭＣＢ２を複数有するメモリアレイは、図１に示すアレイと同様の回路構成を有している。
【００６６】
ＦＮ方式により消去を行う選択メモリセルの各部位に対して印加する電圧は、次の通りである。つまり、当該選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝１．２Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖとする。このような電圧の印加を行った場合、ビット線およびソース線からは電圧が印加されないが、ウェルＷＬの電位（Ｖｂ＝０Ｖ）がチャネル領域まで拡がるため、メモリゲート電極ＭＧとチャネル領域との電位差は１４Ｖ程度になる。したがって、このような大きい電位差により、メモリゲート電極ＭＧ中のホールは窒化シリコン膜ＮＴ中に注入される。これにより、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。また、上記選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝０Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖであってもよい。
【００６７】
なお、図１３に示す比較例の選択メモリセルにおける電圧の印加条件では、制御ゲート電極ＣＧに０Ｖを印加しているのに対し、図６を用いて説明した本実施の形態の消去動作では、選択メモリセルの制御ゲート電極ＣＧに１．２Ｖを印加している点で異なる。しかし、制御ゲート電極ＣＧに印加する電圧が０Ｖであるか１．２Ｖであるかはメモリセルが選択されるか否かに影響を与えるものではなく、図６および図１３に示す選択メモリセルにおいて、制御ゲート電極ＣＧに印加する電圧は０Ｖでも１．２Ｖでもどちらでもよい。
【００６８】
したがって、図１３に示す比較例の選択メモリセルにおける電圧の印加条件は、図６に示す比較例の選択メモリセルにおける電圧の印加条件とほぼ同様である。ここで、比較例において、ＦＮ方式により消去を行う際に所定のメモリセルを消去の対象として選択するか否かは、メモリゲート電極ＭＧに接続されたメモリゲート線に印加する電圧により決まる。
【００６９】
すなわち、メモリゲート線の信号と、メモリゲート線に交差する信号線の信号との組み合わせにより、消去を行うメモリセルを個別に選択することはできない。したがって、消去動作を行う場合、所定のメモリゲート線に接続された、１行に並ぶ複数のメモリセルの全てを選択しなければならない。
【００７０】
つまり、例えば図１のメモリセルＭＣ１に記憶されたデータを消去しようとする際は、メモリセルＭＣ１と、メモリセルＭＣ１と同じくメモリゲート線ＭＧＬ０に接続されたメモリセルＭＣ２〜ＭＣ４とが選択され、それらの選択メモリセルのデータが消去される。したがって、メモリセル毎にデータを消去することはできない。
【００７１】
なお、図１３に示す比較例では、選択メモリセルと同じメモリゲート線に接続された他のメモリセルを非選択とすることを目的として、当該他のメモリセルにおいて、ドレイン領域ＤＲに高電圧を印加し、これによりメモリゲート電極ＭＧとチャネル領域との間の電界を小さくすることが考えられる。しかし、この方法では制御ゲート電極ＣＧとドレイン領域ＤＲとの間の耐圧を高める必要があり、当該方法の実現は困難である。
【００７２】
上記のように、バルクシリコン基板上のメモリセルにおいてＢＴＢＴ方式またはＦＮ方式で消去動作を行う場合、メモリセル単位でデータを消去することができず、例えば特定のソース線に沿って１行に並ぶ複数のメモリセルをデータの最小単位（ビット）として使用しなければならない。または、メモリアレイ内において、行方向に延在するソース線またはメモリゲート線などを複数の箇所で区切ることも考えられる。つまり、ソース線などの信号線を行方向において複数並べて配置し、それらのソース線を別々に制御することも可能である。すなわち、メモリアレイ内に設けられたブロックまたはセクターのそれぞれに含まれる複数のメモリセルの全てに対し一括で消去を行うことが考えられる。
【００７３】
しかし、その場合にも、１行に並ぶメモリセルまたは行列状に並ぶ複数のメモリセルをデータの最小単位（ビット）として使用する必要がある。このため、ＥＥＰＲＯＭのメモリセルとして利用するためには、アレイを分割することで、１行に並ぶメモリセルの数を少なくするしかない。その場合、信号線が増大し、回路が複雑化するため、半導体装置の面積が増大する。したがって、上記比較例では、ＥＥＰＲＯＭのメモリアレイ（メモリセルアレイ）構造を構成するための半導体装置の面積当たりの記憶容量の増大および半導体チップの微細化が困難であるという問題がある。
【００７４】
続いて、比較例として、バルクシリコン基板上に形成されたＥＥＰＲＯＭのメモリセルにおいて消去動作を行う場合について、図１４を用いて説明する。図１４に示すように、バルクシリコン基板である半導体基板ＳＢの主面上に形成されたメモリセルＭＣＢ３は、半導体基板ＳＢ上にＯＮＯ膜ＯＮを介して形成されたメモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの主面に形成されたソース領域ＳＲおよびドレイン領域ＤＲとを有している。また、当該メモリセルＭＣＢ３を複数有するメモリアレイは、制御ゲート線および制御トランジスタを有しない点と、ビット線と同じく列方向に延在する信号線であって、各メモリセルのウェル電位の制御用信号線が配置されている点とを除いて、図１に示すアレイと同様の回路構成を有している。なお、以下では図１４に示すメモリゲート電極ＭＧに印加する電圧をＶｍｇとして説明する。
【００７５】
ＥＥＰＲＯＭのメモリセルＭＣＢ３において消去を行う際、選択メモリセルの各部位に対して印加する電圧は、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｄ＝１６Ｖ、Ｖｂ＝１６Ｖとする。このような電圧の印加を行った場合、ウェルＷＬの電位（Ｖｂ＝１６Ｖ）がチャネル領域まで拡がるため、メモリゲート電極ＭＧとチャネル領域との電位差は１６Ｖ程度になる。したがって、チャネル領域側からホールがＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入され、これにより消去動作が行われる。
【００７６】
対して、消去動作を行わないＥＥＰＲＯＭの非選択メモリセルに印加する電圧は、以下のように３通りある。
【００７７】
第１に、選択メモリセルと同じメモリゲート線に接続された非選択メモリセル、つまり、選択メモリセルと同じ行に位置する非選択メモリセルに印加される電圧は、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｄ＝１６Ｖ、Ｖｂ＝０Ｖである。この場合、メモリゲート電極ＭＧと、ウェルＷＬの電圧の影響を受けるチャネル領域の電圧とは共に０Ｖとなるため、メモリゲート電極ＭＧおよびチャネル領域の相互間の電位差はない。したがって、ホールの注入は行われず、ＯＮＯ膜ＯＮ中の電荷は保持されるため、データの消去は行われない。
【００７８】
第２に、選択メモリセルと同じウェル電位の制御用信号線に接続された非選択メモリセル、つまり、選択メモリセルと同じ列に位置する非選択メモリセルに印加される電圧は、Ｖｍｇ＝１６Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｄ＝１６Ｖ、Ｖｂ＝１６Ｖである。この場合、メモリゲート電極ＭＧと、ウェルＷＬの電圧の影響を受けるチャネル領域の電圧とは共に１６Ｖとなるため、メモリゲート電極ＭＧおよびチャネル領域の相互間の電位差はない。したがって、ホールの注入は行われず、ＯＮＯ膜ＯＮ中の電荷は保持されるため、データの消去は行われない。
【００７９】
第３に、選択メモリセルに接続されたメモリゲート線およびウェル電位の制御用信号線のいずれにも接続されていない非選択メモリセル、つまり、選択メモリセルと同じ行にも同じ列にも位置しない非選択メモリセルに印加される電圧は、Ｖｍｇ＝１６Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｄ＝１６Ｖ、Ｖｂ＝０Ｖである。この場合、ドレイン領域ＤＲに印加された電圧（Ｖｍｇ＝１６Ｖ）は、メモリゲート電極ＭＧの正電圧に引き込まれるため、メモリゲート電極ＭＧの直下のチャネル領域の電位は１６Ｖとなる。これにより、メモリゲート電極ＭＧと、ウェルＷＬの電圧の影響を受けるチャネル領域の電圧とは共に１６Ｖとなるため、メモリゲート電極ＭＧおよびチャネル領域の相互間の電位差はない。したがって、ホールの注入は行われず、ＯＮＯ膜ＯＮ中の電荷は保持されるため、データの消去は行われない。
【００８０】
上記のように、ＥＥＰＲＯＭでは、行方向に延在するメモリゲート線と、列方向に延在するウェル電位の制御用信号線とのそれぞれに印加する電圧の組み合わせにより、消去を行うメモリセルを選択することができる。このため、メモリアレイ内のメモリセルを個々に選択して消去を行うことができる。しかし、上記の電圧印加方法で消去動作を行うＥＥＰＲＯＭは、隣り合う列の別々のメモリセルのウェルの電位を別々に制御する必要がある。この場合、行方向に隣り合うメモリセル動作のウェルの電位を分離するため、メモリセル同士の間の素子分離領域を広い幅で形成する必要がある。したがって、メモリアレイの面積が増大し、半導体チップの微細化および容量の増加が困難となる問題がある。
【００８１】
なお、ここではＯＮＯ膜ＯＮに電荷を蓄積するＥＥＰＲＯＭのメモリセルについて説明したが、当該メモリセルの電荷蓄積膜は窒化シリコン膜に限らず、ポリシリコン膜からなるフローティングゲートであってもよい。
【００８２】
続いて、比較例として、図示は省略するが、バルクシリコン基板上に形成されたフラッシュメモリのメモリセルにおいて消去動作を行う場合について説明する。フラッシュメモリのメモリセルは、例えば、図１４に示すＥＥＰＲＯＭと同様の構造を有している。ただし、フラッシュメモリのメモリセルは、隣り合うメモリセルの相互のウェル電位を別々に制御するものではなく、この点で図１４を用いて説明したＥＥＰＲＯＭと構造が異なる。
【００８３】
フラッシュメモリのメモリセルにおいて消去を行う際、選択メモリセルの各部位に対して印加する電圧は、Ｖｍｇ＝−１６Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖとする。このような電圧の印加を行った場合、ウェルの電位（Ｖｂ＝０Ｖ）がチャネル領域まで拡がるため、メモリゲート電極とチャネル領域との電位差は１６Ｖ程度になる。したがって、チャネル領域側からホールがＯＮＯ膜中の窒化シリコン膜に注入され、これにより消去動作が行われる。
【００８４】
フラッシュメモリのメモリセルでは、消去を行う際に所定のメモリセルを消去の対象として選択するか否かは、メモリゲート電極に接続されたメモリゲート線に印加する電圧によってのみ決まる。すなわち、メモリセルアレイ内においてメモリゲート線に接続された１行のメモリセルが全て選択され、データが消去される。したがって、ＥＥＰＲＯＭのメモリセルとして利用するためには、アレイを分割することで、１行に並ぶメモリセルを少なくする必要があるため、半導体装置の面積当たりの記憶容量の増大および半導体チップの微細化が困難であるという問題がある。
【００８５】
そこで、本実施の形態の半導体装置では、バルクシリコン基板ではなく、フィンを有する基板を準備し、当該フィン上にスプリットゲート型のＭＯＮＯＳメモリを設け、ＦＮ方式による消去動作を行うことで、消去を行うメモリセルを個別に選択することを可能としている。
【００８６】
本実施の形態の半導体装置のＭＯＮＯＳメモリの構成および印加電圧は、図１３を用いて説明したＦＮ方式により消去を行う比較例と似ている。しかし、図１３を用いて説明したバルクシリコン基板上のメモリセルＭＣＢ２におけるＦＮ方式での消去では、図８を用いて説明したように、ドレイン領域ＤＲに電圧を印加せず、ビット線を開放状態とした場合であっても、チャネル領域がメモリゲート電極ＭＧにより覆われていないため、チャネル領域には誘起電圧が生じない。よって、メモリゲート電極ＭＧの直下のチャネル領域の電位は、ウェルＷＬに印加された電圧に影響を受けて０Ｖとなる。
【００８７】
これに対し、本実施の形態の消去動作において、選択メモリセルでは、図６および図７を用いて説明したように、チャネル領域に延伸する電圧印加領域ＶＡとメモリゲート電極ＭＧとの間に大きい電位差が生じることにより消去が行われる。その一方で、図８および図９を用いて説明したように、選択メモリセルと同じメモリゲート線に接続された他のメモリセルＭＣでは、ウェルＷＬに印加された電圧Ｖｂが０Ｖであっても、フィンＦＩの上面および側壁が高耐圧のメモリゲート電極ＭＧに囲まれていることにより、メモリゲート電極ＭＧと隣接するフィンＦＩ中に誘起電圧領域ＩＶが生じる。よって、誘起電圧領域ＩＶを有するチャネル領域とメモリゲート電極ＭＧとの相互間の電位差が小さいため、非選択の当該メモリセルＭＣにおいて消去は行われない。
【００８８】
つまり、当該メモリセルＭＣは消去動作の対象として選択されず、複数並ぶ１行のメモリセルＭＣのうち、特定のメモリセルＭＣのみを選択してそのデータを消去することができる。また、選択メモリセルと異なる行のメモリセルＭＣについては、メモリゲート電極ＭＧに印加する電圧を小さくすることで、非選択とすることができる。すなわち、本実施の形態では、ビット線に所定の電圧を印加し、当該ビット線に対して直交する方向に延在するメモリゲート線に所定の電圧を印加することで、当該ビット線および当該メモリゲート線のクロスポイントに位置するメモリセルに対し、選択的に消去を行うことができる。この場合、図１に示すメモリゲート線ＭＧＬ０〜ＭＧＬ３はワード線として働く。
【００８９】
したがって、行列状に並ぶ複数のメモリセルを備えたメモリセルアレイ内において、メモリセル毎に書込み動作、消去動作および読出し動作を行うことができる。このため、データの最小単位（ビット）の記憶処理に必要な素子面積を低減することができる。また、図１４を用いて説明したＥＥＰＲＯＭと異なり、本実施の形態の半導体装置において書込み動作、消去動作および読出し動作を行う際、メモリアレイ内の全てのメモリセルＭＣのウェルＷＬに対し同じ電位を供給するため、メモリセルＭＣ同士の間の素子分離領域の幅を大きく確保する必要がない。したがって、メモリの記憶容量の増大および半導体チップの微細化を実現することができる。よって、半導体装置の性能を向上させることができる。
【００９０】
（実施の形態２）
以下では、ＳＯＩ基板上に設けられたスプリットゲート型のＭＯＮＯＳメモリの消去動作時において、前記実施の形態１と同様に、チャネル領域に誘起電圧領域を形成することでメモリセルを非選択とし、これによりメモリセル毎に消去を行うことについて説明する。
【００９１】
＜半導体装置の構造について＞
ここでは、図１０および図１１を用いて本実施の形態の半導体装置について説明する。図１０および図１１は、本実施の形態の半導体装置を構成するメモリセルを示す断面図である。
【００９２】
本実施の形態の半導体装置は、ＳＯＩ基板を有し、フィンを備えておらず、これらの点で前記実施の形態１の半導体装置とは異なる。図１０および図１１に示す断面において、メモリセルＭＣの構造は図３に示す前記実施の形態１と同様である。すなわち、図１０および図１１に示すように、本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成された埋込み酸化膜ＢＸと、埋込み酸化膜ＢＸ上に形成された半導体層（シリコン層、ＳＯＩ層）ＳＬとの積層構造を有するＳＯＩ基板を備えており、ＳＯＩ基板上には、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣが形成されている。
【００９３】
メモリセルＭＣは、図３を用いて説明したメモリセルＭＣと同様に、ソース領域ＳＲ、ドレイン領域ＤＲ、ゲート絶縁膜ＧＦ上の制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを有している。ただし、ウェル（図示しない）、ソース領域ＳＲおよびドレイン領域ＤＲは半導体層ＳＬ中に形成されており、半導体基板ＳＢ中には形成されていない。つまり、メモリセルＭＣのチャネル（チャネル領域）は、半導体層ＳＬ中において、ソース領域ＳＲおよびドレイン領域ＤＲの間に形成される。
【００９４】
ＭＩＳＦＥＴでは、特にオフ状態のときに、ソース領域およびドレイン領域との間に空乏層が生じる。ここで、ＳＯＩ基板上のＭＩＳＦＥＴである制御トランジスタおよびメモリトランジスタにおいて、半導体層ＳＬ中に空乏層が生じた際、当該空乏層は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下において、半導体層ＳＬの上面から下面に亘って形成される。つまり、ソース領域ＳＲおよびドレイン領域ＤＲの間の領域は完全空乏化する。これは、半導体層ＳＬの膜厚が小さく、かつ、半導体基板に印加された電圧が半導体層ＳＬに拡がらないためである。
【００９５】
このように、ＳＯＩ基板上に形成された素子では、チャネル領域に不純物を導入することなく短チャネル特性の抑制が可能である。その結果、チャネル領域での電子の移動度を向上し、また、不純物ゆらぎによる素子ばらつきを改善することが可能になる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、並びに、ばらつき低減による動作マージンの向上が期待できる。
【００９６】
本実施の形態の、ＳＯＩ基板上に設けられたＭＯＮＯＳメモリのメモリセルＭＣを複数配置したメモリアレイの構成は、前記実施の形態１において図１および図５を用いて説明した構成と同じである。
【００９７】
＜メモリセルの書込み、消去、読出しの各動作について＞
ここで、本実施の形態のメモリセルの動作について説明する。書込み、消去、読出しの各動作における各部位への電圧の印加条件は、例えば、前記実施の形態１と同じである。つまり、書込み動作はＳＳＩ方式により行い、消去動作はＦＮ方式で行う。ただし、以下に記載する電圧Ｖｂは、半導体基板ＳＢに印加する電圧であり、半導体層ＳＬに印加する電圧ではない。
【００９８】
すなわち、ＳＳＩ方式の書込み動作において、情報（データ）の書込みを行う選択メモリセルの各部位に対して印加する電圧は、Ｖｍｇ＝９Ｖ、Ｖｓ＝４．５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．２Ｖ、Ｖｂ＝０Ｖとする。また、情報（データ）の書込みを行わない非選択メモリセルの各部位に対して印加する電圧は、例えば、Ｖｍｇ＝９Ｖ、Ｖｓ＝４．５Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝１．３Ｖ、Ｖｂ＝０Ｖとする。これにより、書込み動作では、メモリセル毎に書込みを行うことができる。
【００９９】
また、情報（データ）の消去を行う選択メモリセルの各部位に対して印加する電圧は、例えば図１０に示すように、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝１．２Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖとする。つまり、メモリゲート電極ＭＧに例えば１０〜１６Ｖ程度の電圧（ここでは例えば１４Ｖとする）を印加し、ドレイン領域ＤＲには０Ｖを印加し、ソース領域ＳＲは電圧を印加しない開放状態とする。ここでは、半導体基板ＳＢと半導体層ＳＬとは埋込み酸化膜ＢＸにより絶縁されているため、半導体基板ＳＢに印加した電圧（Ｖｂ＝０Ｖ）は、半導体層ＳＬには印加されない。
【０１００】
この場合、ドレイン領域ＤＲに０Ｖが印加されることで、半導体層ＳＬ中のドレイン領域ＤＲの近傍には、０Ｖの電圧印加領域ＶＡが拡がる。電圧印加領域ＶＡは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに印加された正電圧に引き込まれ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下まで延伸する。つまり、メモリゲート電極ＭＧの直下の半導体層ＳＬ中のチャネル領域の電位は０Ｖである。
【０１０１】
これにより、メモリゲート電極ＭＧと半導体層ＳＬの表面（チャネル領域）との間の電位差は１０〜１６Ｖ（例えば１４Ｖ）という大きな値となる。この電位差により、選択メモリセルにおいて、メモリゲート電極ＭＧ中からホールをトンネリングさせ、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに当該ホールを注入し、これにより消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮを構成する窒化シリコン膜ＮＴ中のトラップ準位に捕獲される。その結果、メモリトランジスタのしきい値電圧が低下するため、メモリトランジスタは消去状態となる。
【０１０２】
また、情報（データ）の消去を行わない非選択メモリセルであって、上記選択メモリセルと同じ制御ゲート線、メモリゲート線およびソース線に接続された非選択メモリセルの各部位に対して印加する電圧は、図１１に示すように、例えば、Ｖｍｇ＝１４Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝１．２Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖとする。つまり、選択メモリセルとの違いは、ドレイン領域ＤＲに０Ｖを印加せず、電圧を印加しない開放状態とする点のみにある。
【０１０３】
当該非選択メモリセルは、ドレイン領域ＤＲに電圧が印加されないため、半導体層ＳＬ中のドレイン領域ＤＲ側に電圧印加領域ＶＡ（図１０参照）は形成されない。したがって、０Ｖの電圧印加領域ＶＡが制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの電位に引き込まれてメモリゲート電極ＭＧの直下の半導体層ＳＬ内に拡がることはない。また、半導体基板ＳＢに印加された電圧Ｖｂ（０Ｖ）は、埋込み酸化膜ＢＸに遮られるため、半導体層ＳＬに届かない。
【０１０４】
このため、ドレイン領域ＤＲが開放状態である当該非選択メモリセルでは、チャネル領域を含む半導体層ＳＬが完全に空乏化する。よって、ＯＮＯ膜ＯＮを介して半導体層ＳＬと隣接するメモリゲート電極ＭＧの電圧により、半導体層ＳＬ中に電圧が誘起され、誘起電圧領域ＩＶが形成される。つまり、半導体層ＳＬ中において、誘起電圧領域ＩＶではチャネルポテンシャルが浮いた状態となる。
【０１０５】
誘起電圧領域ＩＶは、メモリゲート電極ＭＧにＯＮＯ膜ＯＮを介して近接する半導体層ＳＬ中に形成され、その電位はメモリゲート電極ＭＧに印加された電圧の半分程度となる。つまり、誘起電圧領域ＩＶの電位は例えば５〜８Ｖ程度であり、ここでは、誘起電圧領域ＩＶの電位は、例えば７Ｖである。
【０１０６】
このとき、半導体層ＳＬとメモリゲート電極ＭＧとの間の電位差は７Ｖ程度であり、図１０を用いて説明した選択メモリセルにおける半導体層ＳＬとメモリゲート電極ＭＧとの間の電位差（例えば１４Ｖ）に比べ、半分程度の大きさしかない。この場合、メモリゲート電極ＭＧに印加される電圧（例えば１４Ｖ）と、チャネル領域の電圧（例えば７Ｖ）との間の電位差が小さいため、トラップ絶縁膜である窒化シリコン膜ＮＴには十分な電界がかからず、メモリゲート電極ＭＧ中のホールはＯＮＯ膜ＯＮ中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜ＯＮ中にトラップされた電荷（データ）は維持される。
【０１０７】
また、選択メモリセルとは異なる行に位置し、選択メモリセルと同じ列に位置する非選択メモリセル、つまり、選択メモリセルと異なる制御ゲート線およびメモリゲート線に接続され、選択メモリセルと同じビット線に接続された非選択メモリセル（例えば図５に示すメモリセルＭＣ５、ＭＣ９およびＭＣ１３）の各部位に対して印加する電圧は、次の通りである。つまり、当該非選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖとする。
【０１０８】
この場合、メモリゲート電極に印加される電圧（Ｖｍｇ＝０Ｖ）と、チャネル領域の電圧（例えば０Ｖ）との間の電位差は殆どないため、メモリゲート電極中のホールはＯＮＯ膜中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜中にトラップされた電荷（情報）は維持される。
【０１０９】
また、選択メモリセルとは異なる行に位置し、選択メモリセルと異なる列に位置する非選択メモリセル、つまり、選択メモリセルと異なる制御ゲート線、メモリゲート線およびビット線に接続された非選択メモリセル（例えば、図５に示すメモリセルＭＣ６〜ＭＣ８、ＭＣ１０〜ＭＣ１２およびＭＣ１４〜ＭＣ１６）の各部位に対して印加する電圧は、次の通りである。つまり、当該非選択メモリセルの各部位に印加する電圧は、例えば、Ｖｍｇ＝０Ｖ、Ｖｓ＝Ｏｐｅｎ、Ｖｃｇ＝０Ｖ、Ｖｄ＝Ｏｐｅｎ、Ｖｂ＝０Ｖとする。
【０１１０】
この場合、メモリゲート電極に印加される電圧（Ｖｍｇ＝０Ｖ）と、チャネル領域の電圧（例えば０Ｖ）との間の電位差は殆どないため、メモリゲート電極中のホールはＯＮＯ膜中に注入されない。つまり、当該非選択メモリセルでは消去は行われず、ＯＮＯ膜中にトラップされた電荷（情報）は維持される。
【０１１１】
なお、読出し動作は、前記実施の形態１と同様に行うことができる。
【０１１２】
＜半導体装置の効果について＞
以下に、本実施の形態の半導体装置の効果について、説明する。
【０１１３】
本実施の形態の半導体装置では、バルクシリコン基板ではなく、ＳＯＩ基板上にスプリットゲート型のＭＯＮＯＳメモリを設け、ＦＮ方式による消去動作を行うことで、消去を行うメモリセルを個別に選択することを可能としている。
【０１１４】
本実施の形態の消去動作において、選択メモリセルでは、図１０を用いて説明したように、チャネル領域に延伸する電圧印加領域ＶＡとメモリゲート電極ＭＧとの間に大きい電位差が生じることにより消去が行われる。その一方で、図１１を用いて説明したように、選択メモリセルと同じメモリゲート線に接続された他のメモリセルＭＣでは、半導体基板ＳＢに印加された電圧Ｖｂが０Ｖであっても、半導体層ＳＬが半導体基板ＳＢに対して絶縁されていることにより、メモリゲート電極ＭＧと隣接する半導体層ＳＬ中に誘起電圧領域ＩＶが生じる。よって、誘起電圧領域ＩＶを有するチャネル領域とメモリゲート電極ＭＧとの相互間の電位差が小さいため、非選択の当該メモリセルＭＣにおいて消去は行われない。
【０１１５】
すなわち、メモリゲート電極ＭＧの直下の半導体領域が完全空乏化する素子では、メモリゲート電極ＭＧに正の電圧を印加することで、誘起電圧領域ＩＶが生じるため、前記実施の形態１と同様の効果を得ることができる。
【０１１６】
つまり、当該メモリセルＭＣは消去動作の対象として選択されず、複数並ぶ１行のメモリセルＭＣのうち、特定のメモリセルＭＣのみを選択してそのデータを消去することができる。また、選択メモリセルと異なる行のメモリセルＭＣについては、メモリゲート電極ＭＧに印加する電圧を小さくすることで、非選択とすることができる。よって、本実施の形態では、ビット線に所定の電圧を印加し、当該ビット線に対して直交する方向に延在するメモリゲート線に所定の電圧を印加することで、当該ビット線および当該メモリゲート線のクロスポイントに位置するメモリセルに対し、選択的に消去を行うことができる。
【０１１７】
したがって、行列状に並ぶ複数のメモリセルを備えたメモリセルアレイ内において、メモリセル毎に書込み動作、消去動作および読出し動作を行うことができる。このため、データの最小単位（ビット）の記憶処理に必要な素子面積を低減することができる。また、図１４を用いて説明したＥＥＰＲＯＭのように、半導体装置において書込み動作、消去動作および読出し動作を行う際、メモリアレイ内の隣り合うメモリセルのそれぞれのウェルに対し異なる電位を供給する必要がないため、メモリセルＭＣ同士の間の素子分離領域の幅を大きく確保する必要がない。したがって、メモリの記憶容量の増大および半導体チップの微細化を実現することができるため、半導体装置の性能を向上させることができる。
【０１１８】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１９】
ＢＸ    埋込み酸化膜
ＣＧ    制御ゲート電極
ＤＲ    ドレイン領域
ＥＩ    素子分離領域
ＦＩ    フィン
ＧＦ    ゲート絶縁膜
ＩＶ    誘起電圧領域
ＭＣ、ＭＣ１〜ＭＣ１６    メモリセル
ＭＧ    メモリゲート電極
ＮＴ    窒化シリコン膜
ＯＮ    ＯＮＯ膜
ＯＸ１、ＯＸ２    酸化シリコン膜
ＳＢ    半導体基板
ＳＬ    半導体層
ＳＲ    ソース領域
ＶＡ    電圧印加領域
Ｖｂ、Ｖｃｇ、Ｖｄ、Ｖｍｇ、Ｖｓ    電圧
ＷＬ    ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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