(57)【特許請求の範囲】
【請求項１】
基板上に提供され、第１方向に延長するゲート構造体、前記ゲート構造体を介して離隔されたソース／ドレーン領域、前記ソース／ドレーン領域を連結するチャンネル領域を各々含み、互に異なる閾値電圧を有する第１乃至第３トランジスタを含み、
前記第２及び第３トランジスタのチャンネル領域の各々は、前記基板と垂直になる方向に相互離隔され、前記ソース／ドレーン領域を各々連結する複数のチャンネル部分を含み、前記第１トランジスタのチャンネル領域は前記基板に連結された単一のチャンネル部分を含み、
前記第１乃至第３トランジスタのゲート構造体は、それぞれ第１ゲート電極、第２ゲート電極、及び第３ゲート電極を含み、
前記第２ゲート電極は、前記第２トランジスタのチャネル領域の前記複数のチャネル部分の間に延長され、
前記第３ゲート電極は、前記第３トランジスタのチャネル領域の前記複数のチャネル部分の間に延長され、
前記第１方向の前記第３トランジスタのチャンネル部分の各々の幅は、前記第２トランジスタのチャンネル部分の各々の幅よりも大きく、
前記基板の上面に垂直な第３方向の前記第３トランジスタのチャネル部分の各々の厚さは、前記第２トランジスタのチャネル部分の各々の厚さと同一であり、
前記第３トランジスタのチャネル部分の各々及び前記第２トランジスタのチャネル部分の各々は、前記厚さよりも幅が大きいことを特徴とする半導体素子。
【請求項２】
前記第２トランジスタの閾値電圧は、前記第３トランジスタの閾値電圧よりも大きいことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１トランジスタの閾値電圧は、前記第２トランジスタの閾値電圧よりも大きいことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１トランジスタのチャンネル領域は、前記基板の上面から突出したフィン形状を有することを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記第１トランジスタの閾値電圧は、前記第３トランジスタの閾値電圧よりも小さいことを特徴とする請求項２に記載の半導体素子。
【請求項６】
前記第１乃至第３ゲート電極の仕事関数は、同一であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第３トランジスタのチャネル部分の各々は、前記第２トランジスタのチャネル部分の各々と同一レベルに配置されることを特徴とする請求項１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体に係り、より詳しくは、電界効果トランジスタを含む半導体素子に関する。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業において重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分される。電子産業が高度に発展することによって、半導体素子の特性に対する要求が段々増加している。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対する要求が段々増加している。このような要求特性を充足させるために半導体素子内の構造は段々複雑になっており、また、半導体素子は段々高集積化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，３３０，１４３号公報
【特許文献２】米国特許第８，８０２，５２２号公報
【特許文献３】米国特許第８，４７２，２３９号公報
【特許文献４】米国特許第７，５４４，５７２号公報
【特許文献５】米国特許第９，２１９，１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は電気的特性がより向上した電界効果トランジスタを含む半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の概念による半導体素子は、基板上に提供され、第１方向に延長するゲート構造体、前記ゲート構造体を介して離隔されたソース／ドレーン領域、前記ソース／ドレーン領域を連結するチャンネル領域を各々含み、互に異なる閾値電圧を有する第１乃至第３トランジスタを含み、前記第２及び第３トランジスタのチャンネル領域の各々は、前記基板と垂直になる方向に相互離隔され、前記ソース／ドレーン領域を各々連結する複数のチャンネル部分を含み、前記第１トランジスタのチャンネル領域は前記基板に連結された単一のチャンネル部分を含み、前記第１乃至第３トランジスタのゲート構造体は、それぞれ第１ゲート電極、第２ゲート電極、及び第３ゲート電極を含み、前記第２ゲート電極は、前記第２トランジスタのチャネル領域の前記複数のチャネル部分の間に延長され、前記第３ゲート電極は、前記第３トランジスタのチャネル領域の前記複数のチャネル部分の間に延長され、前記第１方向の前記第３トランジスタのチャンネル部分の各々の幅は、前記第２トランジスタのチャンネル部分の各々の幅よりも大きく、前記基板の上面に垂直な第３方向の前記第３トランジスタのチャネル部分の各々の厚さは、前記第２トランジスタのチャネル部分の各々の厚さと同一であり、前記第３トランジスタのチャネル部分の各々及び前記第２トランジスタのチャネル部分の各々は、前記厚さよりも幅が大きい。
【０００６】
前記第２トランジスタの閾値電圧は前記第３トランジスタの閾値電圧より大きい。前記第１トランジスタのチャンネル領域は前記基板と垂直になる方向に相互離隔され、前記ソース／ドレーン領域を各々連結する複数のチャンネル部分を含み、前記第１方向の前記第２トランジスタのチャンネル部分の各々の幅は前記第１トランジスタのチャンネル部分の各々の幅より大きい。
【０００７】
前記第１トランジスタの閾値電圧は前記第２トランジスタの閾値電圧より大きい。前記第１トランジスタのチャンネル領域は前記基板の上面から突出したフィン形状を有すること。前記第１トランジスタの閾値電圧は前記第３トランジスタの閾値電圧より小さい。前記第１乃至第３トランジスタは互いに同一の導電形のトランジスタであってもよい。
【０００８】
前記第１方向と交差する第２方向の前記第３トランジスタの前記チャンネル部分の各々の長さは前記第２トランジスタの前記チャンネル部分の各々の長さと同一である。前記第２トランジスタのチャンネル部分の各々の厚さは互いに同一である。前記第２トランジスタのチャンネル部分の各々の厚さと前記第３トランジスタのチャンネル部分の各々の厚さは同一である。前記第２トランジスタのチャンネル部分の個数は第３トランジスタのチャンネル部分の個数と同一である。前記第１乃至第３トランジスタの前記ゲート構造体は各々第１乃至第３ゲート電極を含み、前記第１乃至第３ゲート電極の仕事関数は同一である。
【０００９】
基板上に提供され、第１方向に延長するゲート構造体、前記ゲート構造体を介して離隔されたソース／ドレーン領域、前記ソース／ドレーン領域を連結するチャンネル領域を各々含み、互に異なる閾値電圧を有する第１乃至第３トランジスタを含み、前記第１トランジスタのチャンネル領域は前記基板の上面から突出したフィン形状を有し、前記第２及び第３トランジスタのチャンネル領域の各々は前記基板と垂直になる方向に相互離隔され、前記ソース／ドレーン領域を各々連結する複数のチャンネル部分を含むことができる。
【００１０】
前記第１トランジスタの閾値電圧は前記第２トランジスタの閾値電圧より小さい。前記第１方向の前記第３トランジスタの前記チャンネル部分の各々の幅は前記第２トランジスタの前記チャンネル部分の各々の幅より大きい。前記第３トランジスタの閾値電圧は前記第２トランジスタの閾値電圧より小さい。前記第２トランジスタと前記第３トランジスタは各々第２ゲート電極と第３ゲート電極とを含み、前記第３ゲート電極の仕事関数は前記第２ゲート電極の仕事関数より大きい。前記第２ゲート電極の閾値電圧は前記第３ゲート電極の閾値電圧より大きい。
【００１１】
前記第１乃至第３トランジスタは互いに同一の導電形のトランジスタであってもよい。前記第１方向と交差する第２方向の前記第３トランジスタの前記チャンネル部分の各々の長さは前記第２トランジスタの前記チャンネル部分の各々の長さと同一である。前記第２トランジスタのチャンネル部分の各々の厚さは互いに同一である。
【００１２】
前記第２トランジスタのチャンネル部分の各々の厚さと前記第３トランジスタのチャンネル部分の各々の厚さとは同一である。前記第２トランジスタのチャンネル部分の個数は第３トランジスタのチャンネル部分の個数と同一である。
【発明の効果】
【００１３】
本発明の実施形態によれば、互に異なる閾値電圧を有する複数のトランジスタが提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による半導体素子を説明するための平面図である。
【図２Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図２Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図２Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図３Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図３Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図３Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図４Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図４Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図４Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図５Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図５Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図５Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図６Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図６Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図６Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図７Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図７Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図７Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図８Ａ】図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図８Ｂ】図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図８Ｃ】図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図９】本発明の実施形態による半導体素子を説明するための平面図である。
【図１０Ａ】図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１０Ｂ】図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１０Ｃ】図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１１Ａ】図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１１Ｂ】図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１１Ｃ】図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１２Ａ】図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１２Ｂ】図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１２Ｃ】図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１３Ａ】図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１３Ｂ】図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１３Ｃ】図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１４Ａ】図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１４Ｂ】図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１４Ｃ】図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１５】本発明の実施形態による半導体素子を説明するための平面図である。
【図１６Ａ】図１５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１６Ｂ】図１５のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１６Ｃ】図１５のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１７Ａ】図１５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。
【図１７Ｂ】図１５のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。
【図１７Ｃ】図１５のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【図１８】本発明の実施形態によるチャンネル領域の形状を説明するための断面図である。
【図１９】本発明の実施形態にトランジスタを含むＣＭＯＳ  ＳＲＡＭセル（ＣＭＯＳ  ＳＲＡＭ  ｃｅｌｌ）の等価回路図である。
【発明を実施するための形態】
【００１５】
本発明の長所及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すれば、明確になる。しかし、本発明は以下に開示する実施形態に限定されず、互に異なる多様な形態に具現でき、単に本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供され、本発明は請求項の範疇によって定義されるだけである。明細書の全文に掛けて同一参照符号は同一の構成要素を表す。
【００１６】
本明細書において、導電性膜、半導体膜、又は絶縁性膜等の所定の物質膜が他の物質膜又は基板“上”にあると言及される場合に、その所定の物質膜は他の物質膜又は基板上に直接形成されるか、又はこれらの間にその他の物質膜が介在されることも意味する。また、本明細書の多様な実施形態において第１、第２、第３等の用語が物質膜又は工程段階を記述するために使用されるが、これは単にいずれかの特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別させるために使用するだけであり、膜がこのような用語によって限定されない。
【００１７】
本明細書において使用する用語は実施形態を説明するためであり本発明を制限しない。本明細書において、単数形は特別に言及しない限り、複数形も含む。明細書に使用される‘含む（ｃｏｍｐｒｉｓｅｓ）及び／又は含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及する構成要素、段階、動作及び／又は素子、１つ以上の他の構成要素、１つ以上の他の段階、１つ以上の他の動作及び／又は素子の存在又は追加を排除しない。
【００１８】
また、本明細書に記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考にして説明する。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形される。したがって、本発明の実施形態は図示した特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に図示した蝕刻領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、例示された領域は概略的な属性を有し、例示された領域の模様は素子の領域の特定形態を例示するためであり、発明の範疇を制限するためではない。
【００１９】
図１は本発明の実施形態による半導体素子を説明するための平面図である。図２Ａは図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図２Ｂは図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図２Ｃは図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。
【００２０】
図１及び図２Ａ乃至図２Ｃを参照すれば、基板１００上に第１乃至第３トランジスタＴＲ１、ＴＲ２、及びＴＲ３が提供される。基板１００は半導体基板である。一例として、基板１００はシリコン基板又はゲルマニウム基板であるか、或いはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板である。
【００２１】
基板１００はトランジスタ領域ＴＡを含む。トランジスタ領域ＴＡは第１乃至第３トランジスタＴＲ１乃至ＴＲ３を含み、データを格納するための複数のメモリセルが形成されるメモリセル領域の一部である。一例として、基板１００上に６つのトランジスタで構成された複数の６ＴＳＲＡＭセルを構成するメモリセルトランジスタが配置され、第１乃至第３トランジスタＴＲ１乃至ＴＲ３の各々は６つのトランジスタの中の１つである。トランジスタ領域ＴＡは第１乃至第３トランジスタＴＲ１乃至ＴＲ３を含み、半導体素子のロジック回路を構成するロジックトランジスタが配置されるロジックセル領域の一部である。他の例として、トランジスタ領域ＴＡはプロセッサコア又はＩ／Ｏ端子を構成するロジックトランジスタが形成される領域であり、第１乃至第３トランジスタＴＲ１乃至ＴＲ３の各々はプロセッサコア又はＩ／Ｏ端子を構成するロジックトランジスタの中の１つである。しかし、本発明の実施形態はこれに制限されない。
【００２２】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３の各々は第１方向ｄ１に延長するゲート構造体、ゲート構造体を介して離隔されたソース／ドレーン領域ＳＤ、及びソース／ドレーン領域を連結するチャンネル領域を含む。ゲート構造体はゲート電極、ゲート電極の側壁及び下面に沿って延長されるゲート絶縁膜、ゲート絶縁膜を介してゲート電極と離隔されるゲートスペーサーＧＳ、及びゲート電極とゲート絶縁膜とを覆うゲートキャッピングパターンＧＰを含む。ゲートスペーサーＧＳの下面はゲート絶縁膜の下面と実質的に同一のレベルに位置する。ゲート絶縁膜の上面及びゲート電極の上面はゲートキャッピングパターンＧＰの下面と接する。
【００２３】
ゲート電極は導電性金属窒化物及び／又は金属を含む。一例として、ゲート電極はＴｉＮ、ＷＮ、及びＴａＮのような金属窒化物とＴｉ、Ｗ、Ｔａのような金属とを含む。第１乃至第３トランジスタＴＲ１乃至ＴＲ３の各々の第１乃至第３ゲート電極ＧＥ１乃至ＧＥ３は互いに仕事関数が同一である。一例として、第１乃至第３ゲート電極ＧＥ１乃至ＧＥ３は互いに同一物質により形成された層であってもよい。
【００２４】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３は各々第１乃至第３ゲート絶縁パターンＧＩ１乃至ＧＩ３を含む。ゲート絶縁パターンＧＩ１乃至ＧＩ３はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、又は高誘電膜の中の少なくとも１つを含む。高誘電膜はハフニウム酸化膜（ＨｆＯ）、アルミニウム酸化膜（ＡｌＯ）又はタンタル酸化膜（ＴａＯ）のようにシリコン酸化膜より誘電率が大きい。ゲートスペーサーＧＳとゲートキャッピングパターンＧＰとは各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
【００２５】
トランジスタ領域ＴＡはＮＭＯＳＦＥＴ領域又はＰＭＯＳＦＥＴ領域である。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互いに同一の導電形のトランジスタである。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は各々第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３を含む。第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３の各々は第１乃至第３チャンネル領域ＣＨ１、ＣＨ２、及びＣＨ３及びチャンネル領域を介して離隔されたソース／ドレーン領域ＳＤを含む。ソース／ドレーン領域ＳＤは各々その下の基板１００をシード層として形成されたエピタキシァルパターンである。トランジスタ領域ＴＡがＮＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤは第１乃至第３チャンネル領域ＣＨ１、ＣＨ２、及びＣＨ３に引張性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子常数を有するＳｉ層を含む。トランジスタ領域ＴＡがＰＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤは第１乃至第３チャンネル領域ＣＨ１、ＣＨ２、及びＣＨ３に圧縮性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が大きいＳｉＧｅ層を含む。ソース／ドレーン領域ＳＤ上に層間絶縁膜１２３が提供される。ゲート構造体は層間絶縁膜１２３内に提供される。層間絶縁膜１２３の上面はゲートキャッピングパターンＧＰの上面と実質的に共面をなす。層間絶縁膜１２３はシリコン酸化膜又はシリコン酸化窒化膜を含む。
【００２６】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互に異なる閾値電圧を有する。一例として、第３トランジスタＴＲ３の閾値電圧は第１トランジスタＴＲ１の閾値電圧より大きくて、第２トランジスタＴＲ２の閾値電圧は第３トランジスタＴＲ３の閾値電圧より大きい。一例として、第２トランジスタＴＲ２の閾値電圧は約０．３０Ｖ乃至０．５９Ｖであり、第３トランジスタＴＲ３の閾値電圧は０．２１Ｖ乃至０．２９Ｖであり、第１トランジスタＴＲ１の閾値電圧は０．１５Ｖ乃至０．２０Ｖであるが、これに限定されない。
【００２７】
第１乃至第３チャンネル領域ＣＨ１乃至ＣＨ３の不純物濃度は実質的に同一である。第１乃至第３トランジスタＴＲ１乃至ＴＲ３のゲート絶縁パターンは以下の製造方法において説明するように同一物質により同時に形成される。
【００２８】
第２チャンネル領域ＣＨ２と第３チャンネル領域ＣＨ３の各々は基板１００と垂直になる方向に相互離隔される複数のチャンネル部分を含む。一例として、第２チャンネル領域ＣＨ２は３つの第２チャンネル部分ＮＳ２を含み、第３チャンネル領域ＣＨ３は３つの第３チャンネル部分ＮＳ３を含む。第２及び第３チャンネル部分ＮＳ２、ＮＳ３の各々の個数は３個に限定されない。
【００２９】
第２チャンネル部分ＮＳ２及び第３チャンネル部分ＮＳ３は基板１００の上面と離隔される。第２チャンネル部分ＮＳ２の個数と第３チャンネル部分ＮＳ３の個数は同一である。第２チャンネル部分ＮＳ２の各々と同一レベルに位置する第３チャンネル部分ＮＳ３の各々は同一半導体層から形成されて実質的に同一のレベルに位置し、同一の厚さを有する。一例として、第２チャンネル部分ＮＳ２及び第３チャンネル部分ＮＳ３はＳｉ、ＳｉＧｅ、及びＧｅの中の少なくとも１つを含む。第２チャンネル部分ＮＳ２は互いに同一の厚さを有するが、これに限定されない。同様に、第３チャンネル部分ＮＳ３は互いに同一の厚さを有するが、これに限定されない。
【００３０】
第２ゲート電極ＧＥ２は、第２チャンネル部分ＮＳ２の間、及び第２チャンネル部分ＮＳ２の中の基板１００に最も隣接した１つと基板１００との間に延長される。ソース／ドレーン領域ＳＤと第２チャンネル部分ＮＳ２との間にバリアー絶縁パターン１０６が提供される。
第３ゲート電極ＧＥ３は、第３チャンネル部分ＮＳ３の間、及び第３チャンネル部分ＮＳ３の中の基板１００に最も隣接した１つと基板１００との間に延長される。ソース／ドレーン領域ＳＤと第３チャンネル部分ＮＳ３との間にバリアー絶縁パターン１０６が提供される。
バリアー絶縁パターン１０６は第２チャンネル部分ＮＳ２又は第３チャンネル部分ＮＳ３を介して相互離隔される。
【００３１】
第２ゲート絶縁パターンＧＩ２は第２ゲート電極ＧＥ２と第２チャンネル部分ＮＳ２との間に延長される。第３ゲート絶縁パターンＧＩ３は第３ゲート電極ＧＥ３と第３チャンネル部分ＮＳ３との間に延長される。即ち、第２及び第３トランジスタＴＲ２、ＴＲ３はゲート電極によってその外周面が囲まれたチャンネル領域を含むゲートオールアラウンド（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）形電界効果トランジスタである。
【００３２】
第３チャンネル部分ＮＳ３の各々の幅は実質的に同一であり、第２チャンネル部分ＮＳ２の各々の幅は実質的に同一である。第３チャンネル部分ＮＳ３の各々の第１方向（即ち、チャンネル幅方向ｄ１）の第３幅Ｗ３は第２チャンネル部分ＮＳ２の各々の第２幅Ｗ２より大きい。一例として、第３幅Ｗ３は第２幅Ｗ２の約１．２倍乃至３倍である。第３チャンネル部分ＮＳ３の第１方向ｄ１と交差する第２方向（即ち、チャンネル横方向ｄ２）の長さは第２チャンネル部分ＮＳ２第２方向ｄ２の長さと実質的に同一である。
【００３３】
第３幅Ｗ３と第２幅Ｗ２との差によって、第２トランジスタＴＲ２の閾値電圧が第３トランジスタＴＲ３の閾値電圧より大きい。即ち、ナノサイズレベルによりチャンネル幅が減る場合、量子拘束効果（ｑｕａｎｔｕｍ  ｃｏｎｆｉｎｅｍｅｎｔ  ｅｆｆｅｃｔ）によって電荷のエネルギー状態が高くなってエネルギーバンドギャップが広くなる。それによって、第２トランジスタＴＲ２の閾値電圧が第３トランジスタＴＲ３の閾値電圧より高くなる。
【００３４】
第１トランジスタＴＲ１の第１チャンネル領域ＣＨ１は基板１００の上面から突出したフィン形状（ｆｉｎ  ｓｈａｐｅ）を有する。第１チャンネル領域ＣＨ１は第２及び第３チャンネル領域ＣＨ２、ＣＨ３と同一の物質を含む。第１チャンネル領域ＣＨ１の第１方向ｄ１の第１幅Ｗ１は第２幅Ｗ２より小さいか、或いは同一であるが、これに限定されない。第１トランジスタＴＲ１の閾値電圧は第２及び第３トランジスタＴＲ２、ＴＲ３の閾値電圧より低い。
【００３５】
本発明の実施形態によれば、１つの半導体素子に互に異なる閾値電圧を有する複数のトランジスタを提供する。一例として、チャンネル部分の幅が異なり、閾値電圧が互に異なる複数のトランジスタを提供する。また、基板と垂直になる方向に相互離隔される複数のチャンネル部分を含むトランジスタとフィン形状のチャンネル部分を含むトランジスタを共に提供して閾値電圧が互に異なる複数のトランジスタを提供する。
【００３６】
図３Ａ、４Ａ、５Ａ、６Ａ、７Ａ、８Ａは図１のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂ、８Ｂは図１のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図３Ｃ、４Ｃ、５Ｃ、６Ｃ、７Ｃ、８Ｃは図１のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。以下、図１及び図３Ａ乃至図８Ｃを参照して本発明の実施形態による半導体素子の製造方法を説明する。
【００３７】
図１、図３Ａ乃至図３Ｃを参照すれば、基板１００のトランジスタ領域ＴＡに犠牲層１０１及び第１半導体層１０２が交互に反複して積層される。犠牲層１０１及び第１半導体層１０２は３回反複積層されると図示したが、これに限定されない。一例として、犠牲層１０１は第１半導体層１０２に対して蝕刻選択性を有する物質を含む。即ち、所定の蝕刻レシピーを使用して犠牲層１０１を蝕刻する工程において、犠牲層１０１は第１半導体層１０２の蝕刻を最少化しながら、蝕刻される物質により形成される。このような蝕刻選択性（ｅｔｃｈ  ｓｅｌｅｃｔｉｖｉｔｙ）は第１半導体層１０２の蝕刻速度に対する犠牲層１０１の蝕刻速度の比率を通じて定量的に表現される。一実施形態によれば、犠牲層１０１は第１半導体層１０２に対して１：１０乃至１：２００の蝕刻選択比を提供する物質の中の１つである。一例として、犠牲層１０１はＳｉＧｅ、Ｓｉ、及びＧｅの中の１つであり、第１半導体層１０２はＳｉＧｅ、Ｓｉ、及びＧｅの中の他の１つである。
【００３８】
犠牲層１０１及び第１半導体層１０２は基板１００をシード層（ｓｅｅｄ  ｌａｙｅｒ）とするエピタキシァル成長（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）工程によって形成される。一例として、エピタキシァル成長工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）工程又は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ、ＭＢＥ）工程である。犠牲層１０１及び第１半導体層１０２は同一のチャンバーにおいて連続的に形成される。犠牲層１０１及び第１半導体層１０２は基板１００上に選択的に成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）されず、基板１００の全面にコンフォーマルに成長される。犠牲層１０１及び第１半導体層１０２は実質的に同一の厚さに形成できるが、これに限定されない。
【００３９】
図１、図４Ａ乃至図４Ｃを参照すれば、以下第１トランジスタが形成される領域（以下、第１トランジスタ領域）において犠牲層１０１及び第１半導体層１０２が除去される。犠牲層１０１及び第１半導体層１０２の除去は以下第２トランジスタが形成される領域（以下、第２トランジスタ領域）及び第３トランジスタが形成される領域（以下、第３トランジスタ領域）を覆うマスクパターンを形成した後、マスクパターンを蝕刻マスクとする乾式及び／又は湿式蝕刻工程を含む。それによって、第１トランジスタ領域の基板１００が露出される。
【００４０】
第１トランジスタ領域に第２半導体層１１０が形成される。第２半導体層１１０は露出された基板１００をシードとして選択的エピタキシァル成長工程を遂行して形成される。第２及び第３トランジスタ領域はマスクパターン又は別個のマスクパターンによって覆っているので、エピタキシァル成長が進行されない。一例として、第２半導体層１１０は第１半導体層１０２と同一物質により形成できるが、これに限定されない。第２半導体層１１０は第２及び第３トランジスタ領域に形成された構造物の最上面レベルまで形成できるが、これより低い高さに形成されることもできる。マスクパターンは以後、アッシング工程を通じて除去される。
【００４１】
図１、図５Ａ乃至図５Ｃを参照すれば、第２半導体層１１０が形成された結果物上にパターニング工程が遂行されて第１乃至第３トランジスタ領域に各々第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３が形成される。犠牲層１０１及び第１半導体層１０２は各々予備犠牲パターン１０３及び第１半導体パターン１０４になる。第１予備チャンネル領域ＰＣＨ１は第１幅Ｗ１を有し、基板１００と直接連結される。第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３は各々第２幅Ｗ２及び第３幅Ｗ３を有する。パターニング工程はマスクパターン（図示せず）を利用する異方性乾式蝕刻工程を含む。第３幅Ｗ３は第２幅Ｗ２より大きい。一例として、第３幅Ｗ３は第２幅Ｗ２の約１．２倍乃至３倍である。第１幅Ｗ１は第２幅Ｗ２より小さいが、これに限定されない。パターニング工程を遂行した後、第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３上に各々キャッピング絶縁膜１２１が形成される。一例として、キャッピング絶縁膜１２１は熱酸化工程により形成される。一例として、第１予備チャンネル領域ＰＣＨ１上のキャッピング絶縁膜１２１はシリコン酸化膜を含み、第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３上のキャッピング絶縁膜１２１はシリコン−ゲルマニウム酸化膜を含む。これとは異なり、キャッピング絶縁膜１２１は蒸着工程により形成されることもできる。
【００４２】
図１、図６Ａ乃至図６Ｃを参照すれば、第１乃至第３トランジスタ領域の各々にダミーゲート１３１が形成される。ダミーゲート１３１は第１方向ｄ１に延長されるライン又はバー（ｂａｒ）形状である。ダミーゲート１３１上にゲートマスクパターン１３５が提供される。ダミーゲート１３１及びゲートマスクパターン１３５を形成することは基板１００上にダミーゲート膜及びゲートマスク膜を順次に形成すること、及びこれらを順次にパターニングすることを含む。ダミーゲート膜はポリシリコンを含む。ゲートマスク膜はシリコン窒化膜又はシリコン酸窒化膜を含む。パターニング工程の時、キャッピング絶縁膜１２１の一部も共に蝕刻される。
【００４３】
ダミーゲート１３１の側壁上にゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。ゲートスペーサーＧＳはＣＶＤ又はＡＬＤのような蒸着工程においてスペーサー層を形成した後、異方性蝕刻工程を遂行して形成される。
【００４４】
ゲートマスクパターン１３５及びゲートスペーサーＧＳを蝕刻マスクとして予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３をパターニングする。パターニング工程によって第１トランジスタ領域に第１チャンネル領域ＣＨ１が形成される。パターニング工程によって第２予備チャンネル領域ＰＣＨ２がパターニングされる。その結果、第２予備チャンネル領域ＰＣＨ２の予備犠牲パターン１０３及び第１半導体パターン１０４は各々犠牲パターン１０５及び第２チャンネル部分ＮＳ２になる。また、第３予備チャンネル領域ＰＣＨ３の予備犠牲パターン１０３及び第１半導体パターン１０４は各々犠牲パターン１０５及び第３チャンネル部分ＮＳ３になる。
【００４５】
第２方向ｄ２の第２チャンネル部分ＮＳ２の長さは第３チャンネル部分ＮＳ３の長さと実質的に同一である。第２方向ｄ２の第１チャンネル領域ＣＨ１の長さは第２及び第３チャンネル部分ＮＳ２、ＮＳ３の長さと実質的に同一である。
【００４６】
犠牲パターン１０５の一部が水平的に除去されてリセス領域ＲＳが形成される。リセス領域ＲＳの形成は犠牲パターン１０５に対して蝕刻選択性ある蝕刻ソースにより遂行される。一例として、第１チャンネル領域ＣＨ１、第２及び第３チャンネル部分ＮＳ２、ＮＳ３がＳｉを含み、犠牲パターン１０５がＳｉＧｅを含む場合、リセス領域ＲＳの形成は過酢酸（ｐｅｒａｃｅｔｉｃ  ａｃｉｄ）を含む蝕刻液を使用して遂行される。
【００４７】
リセス領域ＲＳの各々にバリアー絶縁パターン１０６が形成される。バリアー絶縁パターン１０６は第２チャンネル部分ＮＳ２又は第３チャンネル部分ＮＳ３を介して互いに離隔される。バリアー絶縁パターン１０６はシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。バリアー絶縁パターン１０６の形成はリセス領域ＲＳが形成された結果物上に絶縁膜をコンフォーマルに形成した後、異方性蝕刻工程を遂行することを含む。
【００４８】
図１、図７Ａ乃至図７Ｃを参照すれば、ダミーゲート１３１の各々の両側にソース／ドレーン領域ＳＤが形成される。ソース／ドレーン領域ＳＤは各々その下の基板１００をシード層とする選択的エピタキシァル工程によって形成される。トランジスタ領域ＴＡがＮＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤはチャンネル領域に引張性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子常数を有するＳｉ層を含む。トランジスタ領域ＴＡがＰＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤはチャンネル領域に圧縮性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が大きいＳｉＧｅ層を含む。
【００４９】
図１、図８Ａ乃至図８Ｃを参照すれば、基板１００上に層間絶縁膜１２３が形成される。続いて、ダミーゲート１３１の上面が露出されるまで層間絶縁膜１２３を平坦化する工程が遂行される。平坦化工程はエッチバック（ｅｔｃｈ  ｂａｃｋ）及び／又はＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程を含む。層間絶縁膜１２３を平坦化する時、ゲートマスクパターン１３５が共に除去される。一例として、層間絶縁膜１２３はシリコン酸化膜又はシリコン酸化窒化膜を含む。
【００５０】
平坦化工程によって露出されたダミーゲート１３１が選択的に除去される。キャッピング絶縁膜１２１はダミーゲート１３１の除去と同時に又は別個に除去される。ダミーゲート１３１の除去によって第１チャンネル領域ＣＨ１、第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３の上面が露出される。
【００５１】
第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３から犠牲パターン１０５が選択的に除去される。一例として、犠牲パターン１０５がＳｉＧｅを含み、第２及び第３チャンネル部分ＮＳ２、ＮＳ３がＳｉを含む場合、選択的蝕刻工程は過酢酸（ｐｅｒａｃｅｔｉｃ  ａｃｉｄ）を含む蝕刻液を使用して遂行される。蝕刻液はフッ化水素酸（ＨＦ）水溶液及び純水（ｄｅｉｏｎｉｚｅｄ  ｗａｔｅｒ）をさらに含む。第１チャンネル領域ＣＨ１は第２及び第３チャンネル部分ＮＳ２、ＮＳ３と同一の物質を含む。ソース／ドレーン領域ＳＤはバリアー絶縁パターン１０６によってカバーされて保護される。
【００５２】
ダミーゲート１３１及び犠牲パターン１０５の除去によって第１乃至第３トランジスタ領域に各々第１乃至第３トレンチＴＣ１乃至ＴＣ３が形成される。第１トレンチＴＣ１は第１チャンネル領域ＣＨ１の上面とゲートスペーサーＧＳとによって定義された領域である。第２トレンチＴＣ２は第２チャンネル部分ＮＳ２、ゲートスペーサーＧＳ、及びソース／ドレーン領域ＳＤによって定義される。第２トレンチＴＣ２は第２チャンネル部分ＮＳ２の間、及び第２チャンネル部分ＮＳ２の中の最下層と基板１００との間に延長される。第３トレンチＴＣ３は第３チャンネル部分ＮＳ３、ゲートスペーサーＧＳ、及びソース／ドレーン領域ＳＤによって定義される。第３トレンチＴＣ３は第３チャンネル部分ＮＳ３間、及び第３チャンネル部分ＮＳ３中の最下層と基板１００との間に延長される。以下、第２チャンネル部分ＮＳ２は第２チャンネル領域ＣＨ２と称され、第３チャンネル部分ＮＳ３は第３チャンネル領域ＣＨ３と称される。
【００５３】
図１、図２Ａ乃至図２Ｃを再び参照すれば、トレンチＴＣ１乃至ＴＣ３の各々内にゲート絶縁膜及びゲート電極が形成される。一例として、第１トレンチＴＣ１内には第１ゲート絶縁パターンＧＩ１及び第１ゲート電極ＧＥ１が形成され、第２トレンチＴＣ２内には第２ゲート絶縁パターンＧＩ２及び第２ゲート電極ＧＥ２が形成され、第３トレンチＴＣ３内には第３ゲート絶縁パターンＧＩ３及び第３ゲート電極ＧＥ３が形成される。具体的に、トレンチＴＣ１乃至ＴＣ３内にゲート絶縁膜及びゲート導電膜を順に形成した後、平坦化工程を遂行してトレンチＴＣ１乃至ＴＣ３の各々内にゲート絶縁パターン及びゲート電極を形成する。一例として、ゲート絶縁膜はシリコン酸化膜、シリコン酸化窒化膜、及びシリコン酸化膜より誘電率が高い高誘電膜の中の少なくとも１つにより形成される。一例として、ゲート導電膜はドーピングされた半導体、導電性金属窒化物及び金属の中の少なくとも１つにより形成される。
【００５４】
第２ゲート絶縁パターンＧＩ２及び第２ゲート電極ＧＥ２は第２チャンネル部分ＮＳ２の間及び第２チャンネル部分ＮＳ２の中の最下層と基板１００との間に延長される。第３ゲート絶縁パターンＧＩ３及び第３ゲート電極ＧＥ３は第３チャンネル部分ＮＳ３の間及び第３チャンネル部分ＮＳ３の中の最下層と基板１００との間に延長される。
【００５５】
ゲート絶縁パターンＧＩ１乃至ＧＩ３及びゲート電極ＧＥ１乃至ＧＥ３の上部をリセスし、リセスされた領域にゲートキャッピングパターンＧＰが各々形成される。一例として、ゲートキャッピングパターンＧＰはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つにより形成される。
【００５６】
図９は本発明の実施形態による半導体素子を説明するための平面図である。図１０Ａは図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１０Ｂは図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図１０Ｃは図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００５７】
図９及び図１０Ａ乃至図１０Ｃを参照すれば、基板１００上に第１乃至第３トランジスタＴＲ１、ＴＲ２、及びＴＲ３が提供される。基板１００はトランジスタ領域ＴＡを含む。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互いに同一の導電形のトランジスタである。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は各々第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３を含む。第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３の各々は第１乃至第３チャンネル領域ＣＨ１、ＣＨ２、及びＣＨ３及びチャンネル領域を介して離隔されたソース／ドレーン領域ＳＤを含む。ソース／ドレーン領域ＳＤは各々その下の基板１００をシード層として形成されたエピタキシァルパターンである。
【００５８】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互に異なる閾値電圧を有する。一例として、第２トランジスタＴＲ２の閾値電圧は第３トランジスタＴＲ３の閾値電圧より大きくて、第１トランジスタＴＲ１の閾値電圧は第２トランジスタＴＲ２の閾値電圧より大きい。一例として、第１トランジスタＴＲ１の閾値電圧は約０．３０Ｖ乃至０．５９Ｖであり、第２トランジスタＴＲ２の閾値電圧は０．２１Ｖ乃至０．２９Ｖであり、第３トランジスタＴＲ３の閾値電圧は０．１５Ｖ乃至０．２０Ｖであるが、これに限定されない。
【００５９】
第１乃至第３チャンネル領域ＣＨ１乃至ＣＨ３の不純物濃度は実質的に同一である。第１乃至第３トランジスタＴＲ１乃至ＴＲ３のゲート絶縁膜は以下の製造方法により説明するように同一物質により同時に形成される。
【００６０】
第１乃至第３チャンネル領域ＣＨ１乃至ＣＨ３の各々は基板１００と垂直な方向に相互離隔される複数のチャンネル部分を含む。一例として、第１チャンネル領域ＣＨ１は３つの第１チャンネル部分ＮＳ１を含み、第２チャンネル領域ＣＨ２は３つの第２チャンネル部分ＮＳ２を含み、第３チャンネル領域ＣＨ３は３つの第３チャンネル部分ＮＳ３を含む。第１乃至３チャンネル部分ＮＳ１乃至ＮＳ３の各々の個数は３個に限定されない。第１乃至３チャンネル部分ＮＳ１乃至ＮＳ３の各々の個数は同一であるが、これに限定されない。第１乃至３チャンネル部分ＮＳ１乃至ＮＳ３は基板１００の上面と離隔される。第１乃至第３チャンネル部分ＮＳ１乃至ＮＳ３は同一物質により形成される。一例として、第１乃至第３チャンネル部分ＮＳ１乃至ＮＳ３はＳｉ、ＳｉＧｅ及びＧｅの中の少なくとも１つを含む。第１ゲート電極ＧＥ１は第１チャンネル部分ＮＳ１間、及び第１チャンネル部分ＮＳ１の中の基板１００に最も隣接した１つと基板１００との間に延長される。ソース／ドレーン領域ＳＤと第１チャンネル部分ＮＳ１との間にバリアー絶縁パターン１０６が提供される。バリアー絶縁パターン１０６は第１チャンネル部分ＮＳ１を介して相互離隔される。
【００６１】
第１チャンネル部分ＮＳ１の各々の第１方向ｄ１の第４幅Ｗ４は第２チャンネル部分ＮＳ２の各々の第２幅Ｗ２より小さい。一例として、第２幅Ｗ２は第４幅Ｗ４の約１．２倍乃至３倍である。第３チャンネル部分ＮＳ３の各々の第１方向ｄ１の第３幅Ｗ３は第２チャンネル部分ＮＳ２の各々の第２幅Ｗ２より大きい。一例として、第３幅Ｗ３は第２幅Ｗ２の約１．２倍乃至３倍である。第１乃至第３チャンネル部分ＮＳ１乃至ＮＳ３の各々の第２方向ｄ２の長さは実質的に同一である。
【００６２】
第２乃至第４幅Ｗ２乃至Ｗ４の差によって、第１トランジスタＴＲ１の閾値電圧が第２トランジスタＴＲ２の閾値電圧より大きくて、第２トランジスタＴＲ２の閾値電圧が第３トランジスタＴＲ３の閾値電圧より大きい。
【００６３】
本発明の実施形態によれば、１つの半導体素子に互に異なる閾値電圧を有する複数のトランジスタを提供する。一例として、チャンネル部分の幅が異なり、閾値電圧が互に異なる複数のトランジスタを提供する。
【００６４】
図１１Ａ、１２Ａ、１３Ａ、１４Ａは図９のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂは図９のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図１１Ｃ、１２Ｃ、１３Ｃ、１４Ｃは図９のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。以下、図９及び図１１Ａ乃至図１４Ｃを参照して本発明の実施形態による半導体素子の製造方法を説明する。
【００６５】
図９、図１１Ａ乃至図１１Ｃを参照すれば、図３Ａ乃至図３Ｃを参照して説明した成果物上にパターニング工程が遂行されて第１乃至第３トランジスタ領域に各々第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３が形成される。図３Ａ乃至図３Ｃの犠牲層１０１及び第１半導体層１０２は各々予備犠牲パターン１０３及び第１半導体パターン１０４になる。第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３は互に異なる幅を有する。一例として、第１予備チャンネル領域ＰＣＨ１は第４幅Ｗ４を有し、第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３は各々第２及び第３幅Ｗ２、Ｗ４を有する。第３幅Ｗ３は第２幅Ｗ２より大きい。一例として、第３幅Ｗ３は第２幅Ｗ２の約１．２倍乃至３倍である。第２幅Ｗ２は第４幅Ｗ４より大きい。一例として、第２幅Ｗ２は第４幅Ｗ４の約１．２倍乃至３倍である。パターニング工程の遂行の後、第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３上に各々キャッピング絶縁膜１２１が形成される。
【００６６】
図９、図１２Ａ乃至図１２Ｃを参照すれば、第１乃至第３トランジスタ領域の各々にダミーゲート１３１が形成される。ダミーゲート１３１は第１方向ｄ１に延長されるライン又はバー（ｂａｒ）形状である。ダミーゲート１３１上にゲートマスクパターン１３５が提供される。ダミーゲート膜はポリシリコンを含む。ゲートマスク膜はシリコン窒化膜又はシリコン酸窒化膜を含む。パターニング工程の時、キャッピング絶縁膜１２１の一部も共に蝕刻される。ダミーゲート１３１の側壁上にゲートスペーサーＧＳが形成される。ゲートスペーサーＧＳはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つを含む。
【００６７】
ゲートマスクパターン１３５及びゲートスペーサーＧＳを蝕刻マスクとして予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３をパターニングする。それ結果、第１乃至第３チャンネル部分ＮＳ１乃至ＮＳ３及び犠牲パターン１０５が形成される。犠牲パターン１０５の一部が水平的に除去されてリセス領域ＲＳが形成される。リセス領域ＲＳの各々にバリアー絶縁パターン１０６が形成される。
【００６８】
図９、図１３Ａ乃至図１３Ｃを参照すれば、ダミーゲート１３１の各々の両側にソース／ドレーン領域ＳＤが形成される。ソース／ドレーン領域ＳＤは各々その下の基板１００をシード層とする選択的エピタキシァル工程によって形成される。トランジスタ領域ＴＡがＮＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤはチャンネル領域に引張性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が小さいＳｉＣ層、又は基板１００と実質的に同一の格子常数を有するＳｉ層を含む。トランジスタ領域ＴＡがＰＭＯＳＦＥＴ領域である場合、ソース／ドレーン領域ＳＤはチャンネル領域に圧縮性ストレインを提供する物質を含む。一例として、ソース／ドレーン領域ＳＤはＳｉより格子常数が大きいＳｉＧｅ層を含む。
【００６９】
図９、図１４Ａ乃至図１４Ｃを参照すれば、基板１００上に層間絶縁膜１２３が形成される。続いて、ダミーゲート１３１の上面が露出されるまで層間絶縁膜１２３を平坦化する工程が遂行される。平坦化工程はエッチバック（ｅｔｃｈ  ｂａｃｋ）及び／又はＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程を含む。層間絶縁膜１２３を平坦化する時、ゲートマスクパターン１３５が共に除去される。一例として、層間絶縁膜１２３はシリコン酸化膜又はシリコン酸化窒化膜を含む。
【００７０】
平坦化工程によって露出されたダミーゲート１３１が選択的に除去される。キャッピング絶縁膜１２１はダミーゲート１３１の除去と同時に又は別個に除去される。ダミーゲート１３１の除去によって第１乃至３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３の上面が露出される。
【００７１】
第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３から犠牲パターン１０５が選択的に除去される。一例として、犠牲パターン１０５がＳｉＧｅを含み、第２及び第３チャンネル部分ＮＳ２、ＮＳ３がＳｉを含む場合、選択的蝕刻工程は過酢酸（ｐｅｒａｃｅｔｉｃ  ａｃｉｄ）を含む蝕刻液を使用して遂行される。蝕刻液はフッ化水素酸（ＨＦ）水溶液及び純水（ｄｅｉｏｎｉｚｅｄ  ｗａｔｅｒ）をさらに含む。ソース／ドレーン領域ＳＤはバリアー絶縁パターン１０６によってカバーされて保護される。ダミーゲート１３１及び犠牲パターン１０５の除去によって第１乃至第３トランジスタ領域に各々第１乃至第３トレンチＴＣ１乃至ＴＣ３が形成される。
【００７２】
図９、図１０Ａ乃至図１０Ｃを再び参照すれば、トレンチＴＣ１乃至ＴＣ３の各々内にゲート絶縁膜及びゲート電極が形成される。一例として、第１トレンチＴＣ１内には第１ゲート絶縁パターンＧＩ１及び第１ゲート電極ＧＥ１が形成され、第２トレンチＴＣ２内には第２ゲート絶縁パターンＧＩ２及び第２ゲート電極ＧＥ２が形成され、第３トレンチＴＣ３内には第３ゲート絶縁パターンＧＩ３及び第３ゲート電極ＧＥ３が形成される。具体的に、トレンチＴＣ１乃至ＴＣ３内にゲート絶縁膜及びゲート導電膜を順に形成した後、平坦化工程を遂行してトレンチＴＣ１乃至ＴＣ３の各々内にゲート絶縁パターン及びゲート電極を形成する。ゲート絶縁パターンＧＩ１乃至ＧＩ３及びゲート電極ＧＥ１乃至ＧＥ３の上部をリセスし、リセスされた領域にキャッピングパターンＧＰが各々形成される。一例として、キャッピングパターンＧＰはシリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の中の少なくとも１つにより形成される。
【００７３】
図１５は本発明の実施形態による半導体素子を説明するための平面図である。図１６Ａは図１５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１６Ｂは図１５のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図１６Ｃは図１５のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。説明を簡単にするために重複する構成に対する説明は省略する。
【００７４】
図１５及び図１６Ａ乃至図１６Ｃを参照すれば、基板１００上に第１乃至第３トランジスタＴＲ１、ＴＲ２、及びＴＲ３が提供される。基板１００はトランジスタ領域ＴＡを含む。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互いに同一の導電形のトランジスタである。第１乃至第３トランジスタＴＲ１乃至ＴＲ３は各々第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３を含む。第１乃至第３活性領域ＡＣＴ１乃至ＡＣＴ３の各々は第１乃至第３チャンネル領域ＣＨ１、ＣＨ２、及びＣＨ３及びチャンネル領域を介して離隔されたソース／ドレーン領域ＳＤを含む。ソース／ドレーン領域ＳＤは各々その下の基板１００をシード層として形成されたエピタキシァルパターンである。
【００７５】
第２チャンネル領域ＣＨ２と第３チャンネル領域ＣＨ３との各々は基板１００と垂直な方向に相互離隔される複数のチャンネル部分を含む。一例として、第２チャンネル領域ＣＨ２は３つの第２チャンネル部分ＮＳ２を含み、第３チャンネル領域ＣＨ３は３つの第３チャンネル部分ＮＳ３を含む。第２及び第３チャンネル部分ＮＳ２、ＮＳ３の各々の個数は３個に限定されない。第２チャンネル部分ＮＳ２の第１方向ｄ１の第５幅Ｗ５と第３チャンネル部分ＮＳ３の第１方向ｄ１の第６幅Ｗ６とは実質的に同一である。これとは異なり、第２チャンネル部分ＮＳ２の第１方向ｄ１の第５幅Ｗ５と第３チャンネル部分ＮＳ３の第１方向ｄ１の第６幅Ｗ６とは異なることができる。
【００７６】
第１トランジスタＴＲ１の第１チャンネル領域ＣＨ１は基板１００の上面から突出したフィン形状を有する。第１チャンネル領域ＣＨ１は第２及び第３チャンネル領域ＣＨ２、ＣＨ３と同一の物質を含む。第１チャンネル領域ＣＨ１の第１方向ｄ１の第１幅Ｗ１は第５幅Ｗ５より小さいか、或いは同一であるが、これに限定されない。
【００７７】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３の各々は第１乃至第３ゲート電極ＧＥ１乃至ＧＥ３を含む。第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２は同一物質により形成される。一例として、第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２はＴｉＮ、ＴｉＡｌＮ、及びＴｉＡｌＣの中の１つを含む。第３ゲート電極ＧＥ３は第１及び第２ゲート電極ＧＥ１、ＧＥ２と仕事関数が異なる物質により形成される。一例として、第３ゲート電極ＧＥ３はＴｉＮ、ＴｉＡｌＮ、及びＴｉＡｌＣの中の他の１つを含む。
【００７８】
第１乃至第３トランジスタＴＲ１乃至ＴＲ３は互に異なる閾値電圧を有する。一例として、第３トランジスタＴＲ３の閾値電圧は第２トランジスタＴＲ２の閾値電圧より大きくて、第２トランジスタＴＲ２の閾値電圧は第１トランジスタＴＲ１の閾値電圧より大きい。第３ゲート電極ＧＥ３の仕事関数は第２ゲート電極ＧＥ２の仕事関数と異なり、それによって第２トランジスタＴＲ２の閾値電圧は第３トランジスタＴＲ３と異なる。一例として、第３トランジスタＴＲ３の閾値電圧は約０．３０Ｖ乃至０．５９Ｖであり、第２トランジスタＴＲ２の閾値電圧は０．２１Ｖ乃至０．２９Ｖであり、第１トランジスタＴＲ１の閾値電圧は０．１５Ｖ乃至０．２０Ｖであるが、これに限定されない。
【００７９】
図１７Ａは図１５のＡ−Ａ’線及びＢ−Ｂ’線に沿う断面図である。図１７Ｂは図１５のＣ−Ｃ’線及びＤ−Ｄ’線に沿う断面図である。図１７Ｃは図１５のＥ−Ｅ’線及びＦ−Ｆ’線に沿う断面図である。以下、図１５及び図１７Ａ乃至図１７Ｃを参照して本発明の実施形態による半導体素子の製造方法を説明する。
【００８０】
図１５、図１７Ａ乃至図１７Ｃを参照すれば、図４Ａ乃至図４Ｃを参照して説明した成果物上にパターニング工程が遂行されて第１乃至第３トランジスタ領域に各々第１乃至第３予備チャンネル領域ＰＣＨ１乃至ＰＣＨ３が形成される。図４Ａ及び図４Ｃの犠牲層１０１及び第１半導体層１０２は各々予備犠牲パターン１０３及び第１半導体パターン１０４になる。
【００８１】
図４Ａの第２半導体層１１０は第１幅Ｗ１を有するようにパターニングされる。第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３は同一の幅を有する。一例として、第２予備チャンネル領域ＰＣＨ２は第５幅Ｗ５を有し、第３予備チャンネル領域ＰＣＨ３は第６幅Ｗ６を有する。第５幅Ｗ５と第６幅Ｗ６は実質的に同一である。これとは異なり、第５幅Ｗ５と第６幅Ｗ６とは異なることができる。パターニング工程の遂行の後、第１チャンネル領域ＣＨ１及び第２及び第３予備チャンネル領域ＰＣＨ２、ＰＣＨ３上に各々キャッピング絶縁膜１２１が形成される。
【００８２】
以下、図６Ａ乃至図６Ｃ、図７Ａ乃至図７Ｃ、図８Ａ乃至図８Ｃと同一の工程が遂行される。
【００８３】
図１５、図１６Ａ乃至図１６Ｃを再び参照して、第１乃至第３ゲート絶縁パターンＧＩ１乃至ＧＩ３及び第１乃至第３ゲート電極ＧＥ１乃至ＧＥ３が形成される。第１ゲート電極ＧＥ１と第２ゲート電極ＧＥ２とは同一物質により同時に形成されて同一の仕事関数を有する。第３ゲート電極ＧＥ３は第１及び第２ゲート電極ＧＥ１、ＧＥ２と異なる仕事関数を有する物質により形成される。一例として、第１及び第２ゲート電極ＧＥ１、ＧＥ２はＴｉＮ、ＴｉＡｌＮ、及びＴｉＡｌＣの中の１つを含み、第３ゲート電極ＧＥ３はＴｉＮ、ＴｉＡｌＮ、及びＴｉＡｌＣの中の他の１つを含む。一例として、第３ゲート電極ＧＥ３は第１及び第２ゲート電極ＧＥ１、ＧＥ２を形成する間に、第３トランジスタ領域を絶縁膜によりマスキングし、絶縁膜を除去した後に形成される。
【００８４】
図１８は本発明の実施形態によるチャンネル領域の形状を説明するための断面図である。チャンネル領域ＣＨは垂直的に離隔されたチャンネル部分ＮＳを含む。チャンネル部分ＮＳの外周面は角がラウンドされた形状を有する。このようなチャンネル部分ＮＳの形状は表面加工処理を通じて形成される。一例として、表面加工処理はチャンネル部分ＮＳの表面をＨＣｌを含むガスに露出させる工程及びＨ２雰囲気においてアニーリングすることを含む。
【００８５】
図１９は本発明の実施形態にトランジスタを含むＣＭＯＳ  ＳＲＡＭセル（ＣＭＯＳ  ＳＲＡＭ  ｃｅｌｌ）の等価回路図である。図１９を参照して、ＣＭＯＳ  ＳＲＡＭセルは一対の駆動トランジスタ（ｄｒｉｖｅｒ  ｔｒａｎｓｉｓｔｏｒｓ）ＴＤ１、ＴＤ２、一対の伝送トランジスタ（ｔｒａｎｓｆｅｒ  ｔｒａｎｓｉｓｔｏｒｓ）ＴＴ１、ＴＴ２、及び一対の負荷トランジスタ（ｌｏａｄ  ｔｒａｎｓｉｓｔｏｒｓ）ＴＬ１、ＴＬ２を含む。駆動トランジスタＴＤ１、ＴＤ２はプルダウントランジスタ（ｐｕｌｌ−ｄｏｗｎ  ｔｒａｎｓｉｓｔｏｒ）であり、伝送トランジスタＴＴ１、ＴＴ２はパストランジスタ（ｐａｓｓ  ｔｒａｎｓｉｓｔｏｒ）であり、負荷トランジスタＴＬ１、ＴＬ２はプルアップトランジスタ（ｐｕｌｌ−ｕｐ  ｔｒａｎｓｉｓｔｏｒ）である。駆動トランジスタＴＤ１、ＴＤ２及び伝送トランジスタＴＴ１、ＴＴ２はＮＭＯＳトランジスターであり、負荷トランジスタＴＬ１、ＴＬ２はＰＭＯＳトランジスタである。
【００８６】
第１駆動トランジスタＴＤ１と第１伝送トランジスタＴＴ１とは互いに直列に連結される。第１駆動トランジスタＴＤ１のソース領域は接地線Ｖｓｓに電気的に連結され、第１伝送トランジスタＴＴ１のドレーン領域は第１１ビットラインＢＬ１に電気的に連結される。第２駆動トランジスタＴＤ２と第２伝送トランジスタＴＴ２とは直列に連結される。第２駆動トランジスタＴＤ２のソース領域は接地線Ｖｓｓに電気的に連結され、第２伝送トランジスタＴＴ２のドレーン領域は第２ビットラインＢＬ２に電気的に連結される。
【００８７】
第１負荷トランジスタＴＬ１のソース領域及びドレーン領域は各々電源線Ｖｃｃ及び第１駆動トランジスタＴＤ１のドレーン領域に電気的に連結される。第２負荷トランジスタＴＬ２のソース領域及びドレーン領域は電源線Ｖｃｃ及び第２駆動トランジスタＴＤ２のドレーン領域に電気的に連結される。第１負荷トランジスタＴＬ１のドレーン領域、第１駆動トランジスタＴＤ１のドレーン領域及び第１伝送トランジスタＴＴ１のソース領域は第１ノードＮ１に該当する。第２負荷トランジスタＴＬ２のドレーン領域、第２駆動トランジスタＴＤ１のドレーン領域及び第２伝送トランジスタＴＴ２のソース領域は第２ノードＮ２に該当する。第１駆動トランジスタＴＤ１のゲート電極及び第１負荷トランジスタＴＬ１のゲート電極は第２ノードＮ２に電気的に連結され、第２駆動トランジスタＴＤ２のゲート電極及び第２負荷トランジスタＴＬ２のゲート電極は第１ノードＮ１に電気的に連結される。第１及び第２伝送トランジスタＴＴ１、ＴＴ２のゲート電極はワードラインＷＬに電気的に連結される。第１駆動トランジスタＴＤ１、第１伝送トランジスタＴＴ１、及び第１負荷トランジスタＴＬ１は第１ハーフセルＨ１を構成し、第２駆動トランジスタＴＤ２、第２伝送トランジスタＴＴ２、及び第２負荷トランジスタＴＬ２は第２ハーフセルＨ２を構成する。
【００８８】
駆動トランジスタＴＤ１、ＴＤ２、伝送トランジスタＴＴ１、ＴＴ２、及び負荷トランジスタＴＬ１、ＴＬ２の中の少なくとも３つは本発明の実施形態による互に異なる閾値電圧を有する第１乃至第３トランジスタにより構成される。
【００８９】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施されることもあり得る。したがって、以上において記述した実施形態はすべての面において例示的なものであり、限定的なものではない。
【符号の説明】
【００９０】
１００  基板
１０１  犠牲層
１０２  第１半導体層
１０３  予備犠牲パターン
１０４  第１半導体パターン
１０５  犠牲パターン
１０６  バリアー絶縁パターン
１１０  第２半導体層
１２１  キャッピング絶縁膜
１２３  層間絶縁膜
１３１  ダミーゲート
１３５  ゲートマスクパターン
ＡＣＴ１、ＡＣＴ２、ＡＣＴ３  活性領域
ＣＨ１、ＣＨ２、ＣＨ３  チャンネル領域
ＧＥ１、ＧＥ２、ＧＥ３  ゲート電極
ＧＩ１、ＧＩ２、ＧＩ３  ゲート絶縁パターン
ＧＰ  ゲートキャッピングパターン
ＧＳ  ゲートスペーサー
Ｈ１、Ｈ２  ハーフセル
Ｎ１、Ｎ２  ノード
ＮＳ、ＮＳ１、ＮＳ２、ＮＳ３  チャンネル部分
ＰＣＨ１、ＰＣＨ２、ＰＣＨ３  予備チャンネル領域
ＲＳ  リセス領域
ＳＤソース／ドレーン領域
ＴＡ  トランジスタ領域
ＴＣ１、ＴＣ２、ＴＣ３  トレンチ
ＴＤ１、ＴＤ２  駆動トランジスタ
ＴＬ１、ＴＬ２  負荷トランジスタ
ＴＲ１、ＴＲ２、ＴＲ３  トランジスタ
ＴＴ１、ＴＴ２  伝送トランジスタ
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６  幅
【図１】
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【図２Ａ】
0006702847.tif 000003
【図２Ｂ】
0006702847.tif 000004
【図２Ｃ】
0006702847.tif 000005
【図３Ａ】
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【図３Ｂ】
0006702847.tif 000007
【図３Ｃ】
0006702847.tif 000008
【図４Ａ】
0006702847.tif 000009
【図４Ｂ】
0006702847.tif 000010
【図４Ｃ】
0006702847.tif 000011
【図５Ａ】
0006702847.tif 000012
【図５Ｂ】
0006702847.tif 000013
【図５Ｃ】
0006702847.tif 000014
【図６Ａ】
0006702847.tif 000015
【図６Ｂ】
0006702847.tif 000016
【図６Ｃ】
0006702847.tif 000017
【図７Ａ】
0006702847.tif 000018
【図７Ｂ】
0006702847.tif 000019
【図７Ｃ】
0006702847.tif 000020
【図８Ａ】
0006702847.tif 000021
【図８Ｂ】
0006702847.tif 000022
【図８Ｃ】
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【図９】
0006702847.tif 000024
【図１０Ａ】
0006702847.tif 000025
【図１０Ｂ】
0006702847.tif 000026
【図１０Ｃ】
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【図１１Ａ】
0006702847.tif 000028
【図１１Ｂ】
0006702847.tif 000029
【図１１Ｃ】
0006702847.tif 000030
【図１２Ａ】
0006702847.tif 000031
【図１２Ｂ】
0006702847.tif 000032
【図１２Ｃ】
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【図１３Ａ】
0006702847.tif 000034
【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８】
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【図１９】
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