(57)【特許請求の範囲】
【請求項１】
第１データ記憶用ヒューズ素子と、
前記第１データ記憶用ヒューズ素子の一端に接続される第２データ記憶用ヒューズ素子と、
前記第１データ記憶用ヒューズ素子の一端と、第２データ記憶用ヒューズ素子の一端との間の接続点に接続されるファイナライズ用ヒューズ素子と、を備え、
前記第２データ記憶用ヒューズ素子が切断されることにより、前記第１データ記憶用ヒューズ素子は、第１データを記憶し、
前記第１データ記憶用ヒューズ素子が切断されることにより、前記第２データ記憶用ヒューズ素子は、第２データを記憶し、
前記ファイナライズ用ヒューズ素子は、切断されることにより、前記第１データ記憶用ヒューズ素子及び前記第２データ記憶用ヒューズ素子のデータ記憶状態を書き換え不能な状態にする
記憶装置。
【請求項２】
前記第１データ記憶用ヒューズ素子に第１データを記憶する場合、
前記第１データ記憶用ヒューズ素子及び前記ファイナライズ用ヒューズ素子に高電圧を印加することにより、前記接続点は電源電圧よりも高い高電圧に設定され、
前記第２データ記憶用ヒューズ素子の他端は、グランドに接続される
請求項１に記載の記憶装置。
【請求項３】
前記第２データ記憶用ヒューズ素子に第２データを記憶する場合、
前記第１データ記憶用ヒューズ素子の他端側から電源電圧よりも高い高電圧を印加することにより、前記第１データ記憶用ヒューズ素子は高電圧に設定され、
前記接続点は、グランドに接続される
請求項１又は２に記載の記憶装置。
【請求項４】
前記ファイナライズ用ヒューズ素子を切断することにより、前記第１データ記憶用ヒューズ素子及び前記第２データ記憶用ヒューズ素子のデータ記憶状態を書き換え不能な状態する場合、
前記接続点に接続される前記ファイナライズ用ヒューズ素子の一端は、グランドに接続され、
前記ファイナライズ用ヒューズ素子の他端側から電源電圧よりも高い高電圧を印加することにより、前記ファイナライズ用ヒューズ素子は高電圧に設定される
請求項１から３のいずれか１項に記載の記憶装置。
【請求項５】
電源電圧よりも高い高電圧を出力する第１高電圧部と、
電源電圧よりも高い高電圧を出力する第２高電圧部と、
前記接続点に接続され、外部から供給される第１信号に応じて、前記接続点とグランドとの接続又は非接続を選択する第１スイッチ部と、
前記第１データ記憶用ヒューズ素子の他端に接続され、第２信号に応じて、前記第１データ記憶用ヒューズ素子と前記第１高電圧部との接続又は非接続を選択する第２スイッチ部と、
前記第２データ記憶用ヒューズ素子の他端に接続され、前記第２信号に応じて、前記第２データ記憶用ヒューズ素子とグランドとの接続又は非接続を選択する第３スイッチ部と、
前記第２高電圧部から出力される電圧と、前記第１信号とが入力され、前記第２信号を出力する排他的論理和回路と、
を備える請求項１から４のいずれか１項に記載の記憶装置。
【請求項６】
記憶装置へ電源電圧を供給する電源電圧部と、
前記第１データ記憶用ヒューズ素子の他端に接続され、外部から供給される第３信号に応じて、前記第１データ記憶用ヒューズ素子と前記電源電圧部との接続又は非接続を選択する第４スイッチ部と、
前記第２データ記憶用ヒューズ素子の他端に接続され、前記第３信号に応じて、前記第２データ記憶用ヒューズ素子とグランドとの接続又は非接続を選択する第５スイッチ部と、
前記接続点に接続され、前記第３信号に応じて、前記接続点と出力段との接続又は非接続を選択する第６スイッチ部と、
を備える請求項１から５のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を長期間安定して保持することが可能な記憶装置に関する。
【背景技術】
【０００２】
例えば、放送局は、撮影した映像や放送した映像を長期間（ほぼ永久に）安定して保持することができる記憶媒体（アーカイブ映像記録用のライトワンスメモリ）の登場を望んでいる。
【０００３】
現在、アーカイブ映像記録用の記憶媒体には、光ディスク及び磁気ディスクが利用されている。しかし、光ディスクには、反射層の腐食による再生不可の問題がある。また、磁気テープには、磁性材料のバインディング材の劣化による再生不可の問題がある。また、磁気ディスクには、磁気ヘッドの墜落やディスク回転用モータの故障など、機械的動作不良による再生不可の問題がある。このため、アーカイブ映像記録用の記憶媒体には、大容量、高速再生、ライトワンス性能及び永久に情報を保持する性能等の諸性能を持つ固体メモリ構成とすることが必須である。
【０００４】
ところで、現在、データを保持する素子にヒューズを利用するタイプがある。そのタイプは、ヒューズが切断される場合にローレベル信号を記憶し、ヒューズが切断されない場合にハイレベル信号を記憶するようになっている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６７８３号公報（段落［０００２］−［０００４］）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された発明は、ハイレベル信号を記憶させる場合にはヒューズを切断するため、ヒューズの切断後にローレベル信号を記憶させることができずライトワンス性能を有している。しかしながら、特許文献１に記載された発明は、ローレベル信号を記憶した場合には、ローレベル信号の記憶後にヒューズを切断することが可能であるため、ハイレベル信号を記憶させることが可能になっている。すなわち、特許文献１に記載された発明は、記憶させているデータの改変が可能になっており、長期間（ほぼ永久に）安定して映像を保存しておきたいアーカイブ映像記録用の記憶媒体には不向きである。
【０００７】
本発明は、記録した情報を安定して保持させることが可能な記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
記憶装置は、第１データ記憶用ヒューズ素子と、前記第１データ記憶用ヒューズ素子の一端に接続される第２データ記憶用ヒューズ素子と、前記第１データ記憶用ヒューズ素子の一端と、第２データ記憶用ヒューズ素子の一端との間の接続点に接続されるファイナライズ用ヒューズ素子と、を備え、前記第２データ記憶用ヒューズ素子が切断されることにより、前記第１データ記憶用ヒューズ素子は、第１データを記憶し、前記第１データ記憶用ヒューズ素子が切断されることにより、前記第２データ記憶用ヒューズ素子は、第２データを記憶し、前記ファイナライズ用ヒューズ素子は、切断されることにより、前記第１データ記憶用ヒューズ素子及び前記第２データ記憶用ヒューズ素子のデータ記憶状態を書き換え不能な状態にする、構成である。
【０００９】
記憶装置では、前記第１データ記憶用ヒューズ素子に第１データを記憶する場合、前記第１データ記憶用ヒューズ素子及び前記ファイナライズ用ヒューズ素子に高電圧を印加することにより、前記接続点は電源電圧よりも高い高電圧に設定され、前記第２データ記憶用ヒューズ素子の他端は、グランドに接続される、ことが好ましい。ここで、前記接続点が電源電圧よりも高い高電圧に設定される場合、ヒューズ素子の電圧降下を考慮してもよい。なお、ヒューズ素子の電圧降下を考慮した場合でも、前記第２データ記憶用ヒューズ素子を切断する場合には、前記接続点は電源電圧よりも高い高電圧に設定される。
【００１０】
記憶装置では、前記第２データ記憶用ヒューズ素子に第２データを記憶する場合、前記第１データ記憶用ヒューズ素子の他端側から電源電圧よりも高い高電圧を印加することにより、前記第１データ記憶用ヒューズ素子は高電圧に設定され、前記接続点は、グランドに接続される、ことが好ましい。
【００１１】
記憶装置では、前記ファイナライズ用ヒューズ素子を切断することにより、前記第１データ記憶用ヒューズ素子及び前記第２データ記憶用ヒューズ素子のデータ記憶状態を書き換え不能な状態する場合、前記接続点に接続される前記ファイナライズ用ヒューズ素子の一端は、グランドに接続され、前記ファイナライズ用ヒューズ素子の他端側から電源電圧よりも高い高電圧を印加することにより、前記ファイナライズ用ヒューズ素子は高電圧に設定される、ことが好ましい。
【００１２】
記憶装置は、電源電圧よりも高い高電圧を出力する第１高電圧部と、電源電圧よりも高い高電圧を出力する第２高電圧部と、前記接続点に接続され、外部から供給される第１信号に応じて、前記接続点とグランドとの接続又は非接続を選択する第１スイッチ部と、前記第１データ記憶用ヒューズ素子の他端に接続され、第２信号に応じて、前記第１データ記憶用ヒューズ素子と前記第１高電圧部との接続又は非接続を選択する第２スイッチ部と、前記第２データ記憶用ヒューズ素子の他端に接続され、前記第２信号に応じて、前記第２データ記憶用ヒューズ素子とグランドとの接続又は非接続を選択する第３スイッチ部と、前記第２高電圧部から出力される電圧と、前記第１信号とが入力され、前記第２信号を出力する排他的論理和回路と、を備える、ことが好ましい。
【００１３】
記憶装置は、記憶装置へ電源電圧を供給する電源電圧部と、前記第１データ記憶用ヒューズ素子の他端に接続され、外部から供給される第３信号に応じて、前記第１データ記憶用ヒューズ素子と前記電源電圧部との接続又は非接続を選択する第４スイッチ部と、前記第２データ記憶用ヒューズ素子の他端に接続され、前記第３信号に応じて、前記第２データ記憶用ヒューズ素子とグランドとの接続又は非接続を選択する第５スイッチ部と、前記接続点に接続され、前記第３信号に応じて、前記接続点と出力段との接続又は非接続を選択する第６スイッチ部と、を備える、ことが好ましい。
【発明の効果】
【００１４】
本発明によれば、記録した情報を安定して保持させることが可能な記憶装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】１つのライトワンスメモリ素子（初期状態）の構成を説明するための図である。
【図２】ライトワンスメモリ素子にデータ０が記憶された状態を説明する図である。
【図３】ライトワンスメモリ素子にデータ１が記憶された状態を説明する図である。
【図４】ライトワンスメモリ素子にデータを書き込むことを不能にした状態を説明する図である。
【図５】一実施形態に係る記憶装置について説明するための図である。
【図６】記憶装置にデータを記憶する場合に利用される回路要素について説明するための図である。
【図７】第１データ記憶用ヒューズ素子に第１データを記憶する場合について説明するための図である。
【図８】第２データ記憶用ヒューズ素子に第２データを記憶する場合について説明するための図である。
【図９】第１データ記憶用ヒューズ素子及び第２データ記憶用ヒューズ素子に記憶されるデータの記憶状態を書き換え不能な状態にする場合について説明するための図である。
【図１０】記憶装置に記憶されたデータを読み出す場合の動作について説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態について説明する。図１は、１つのライトワンスメモリ素子（初期状態）の構成を説明するための図である。図２は、ライトワンスメモリ素子にデータ０が記憶された状態を説明する図である。図３は、ライトワンスメモリ素子にデータ１が記憶された状態を説明する図である。図４は、ライトワンスメモリ素子にデータを書き込むことを不能にした状態を説明する図である。なお、図４は、第１データ記憶用ヒューズ素子にデータが書き込まれている例を示す。
【００１７】
記憶装置１は、複数のライトワンスメモリ素子１０を有する。各ライトワンスメモリ素子１０は、図１に示すように、第１データ記憶用ヒューズ素子１１と、第２データ記憶用ヒューズ素子１２と、ファイナライズ用ヒューズ素子１３と、を備える。各ライトワンスメモリ素子１０は、初期状態、データ０（第２データ）記憶状態、データ１（第１データ）記憶状態の３値を取る構成である。
【００１８】
初期状態では、第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３は、導通した状態である。
【００１９】
ライトワンスメモリ素子１０は、データ０（第２データ）を記憶する場合には、第１データ記憶用ヒューズ素子１１を切断する構成である。例えば、ライトワンスメモリ素子１０は、データ０（第２データ）を記憶する場合には、ファイナライズ用ヒューズ素子１３を介して、記憶信号等の入力を第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２に供給し、図２に示すように、データ１（第１データ）を記憶する第１データ記憶用ヒューズ素子１１を切断して、データ０を記憶する構成である。
【００２０】
ライトワンスメモリ素子１０は、データ１（第１データ）を記憶する場合には、第２データ記憶用ヒューズ素子１２を切断する構成である。例えば、ライトワンスメモリ素子１０は、データ１（第１データ）を記憶する場合には、ファイナライズ用ヒューズ素子１３を介して、記憶信号等の入力を第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２に供給し、図３に示すように、データ０（第２データ）を記憶する第２データ記憶用ヒューズ素子１２を切断して、データ１を記憶する構成である。
【００２１】
ライトワンスメモリ素子１０は、第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２にデータが記憶されている場合に、第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２のデータ記憶状態を変更不能にするために、ファイナライズ用ヒューズ素子１３を切断する構成である。例えば、ライトワンスメモリ素子１０は、第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２にデータが記憶されている場合に、記憶信号等の入力をファイナライズ用ヒューズ素子１３に供給し、ファイナライズ用ヒューズ素子１３を切断する構成である。
【００２２】
具体的には、以下の通りである。
図４に示すように、第１データ記憶用ヒューズ素子１１にデータ１（第１データ）が記憶されている場合、ファイナライズ用ヒューズ素子１３を切断することにより、第１データ記憶用ヒューズ素子１１の記憶状態を変更不能な状態にする。ファイナライズ用ヒューズ素子１３が切断されれば、記憶信号等の入力があった場合でも、第１データ記憶用ヒューズ素子１１に記憶信号が供給されないため、第１データ記憶用ヒューズ素子１１の記憶状態を変更不能な状態にすることができる。すなわち、第１データ記憶用ヒューズ素子１１を切断することができない状態になる。
【００２３】
なお、第２データ記憶用ヒューズ素子１２にデータ０（第２データ）が記憶されている場合でも、上記と同様にファイナライズ用ヒューズ素子１３を切断することにより、第２データ記憶用ヒューズ素子１２の記憶状態を変更不能な状態にすることができる。
【００２４】
記憶装置１は、複数のライトワンスメモリ素子１０をマトリクス状に配置することによって、ワンチップの固体メモリとして構成する。そのチップを固定型又は可変型とすることで、記憶装置１は、大容量のアーカイブ映像を記録するライトワンスメモリとして構成される。
【００２５】
以下、記憶装置１の具体的な一例について説明する。図５は、一実施形態に係る記憶装置１について説明するための図である。なお、図５は、１のライトワンスメモリ素子に接続する回路構成について説明するためのものである。
【００２６】
記憶装置１は、上記のように、ライトワンスメモリ素子１０として、第１データ記憶用ヒューズ素子１１と、第２データ記憶用ヒューズ素子１２と、ファイナライズ用ヒューズ素子１３と、を備える。各ヒューズ素子１１，１２，１３の抵抗値はなるべく等しいことが好ましく、それぞれの抵抗値をＲ１１，Ｒ１２，Ｒ１３、各ヒューズに流れる電流をｉとすれば、各ヒューズ素子１１，１２，１３における電圧降下はＲ１１ｉ＝Ｒ１２ｉ＝Ｒ１３ｉと表される。
【００２７】
第２データ記憶用ヒューズ素子１２が切断されることにより、第１データ記憶用ヒューズ素子１１は、第１データを記憶する。データの読出時には、詳細を後述するように、第１データ記憶用ヒューズ素子１１を介して電源電圧部Ｖｃｃと読出データ出力端子Ｔ４とを接続させるため、記憶装置１から第１データが読み出される。読出データ出力端子Ｔ４の後段には不図示の読出回路が接続されるため、その読出回路によって記憶装置１から第１データが読み出される。
【００２８】
第２データ記憶用ヒューズ素子１２は、第１データ記憶用ヒューズ素子１１の一端に接続される。第１データ記憶用ヒューズ素子１１が切断されることにより、第２データ記憶用ヒューズ素子１２は、第２データを記憶する。データの読出時には、詳細を後述するように、第２データ記憶用ヒューズ素子１２を介してグランド（ＧＮＤ）と読出データ出力端子Ｔ４とを接続させるため、記憶装置１から第２データが読み出される。すなわち、上記の読出回路によって記憶装置１から第２データが読み出される。
【００２９】
ファイナライズ用ヒューズ素子１３は、第１データ記憶用ヒューズ素子１１の一端と、その第１データ記憶用ヒューズ素子１１の一端に接続される第２データ記憶用ヒューズ素子１２の一端との間の接続点ＣＰに接続される。すなわち、ファイナライズ用ヒューズ素子１３の一端は、接続点ＣＰに接続される。また、ファイナライズ用ヒューズ素子１３の他端は、書込データ端子Ｔ１に接続される。書込データ端子Ｔ１は、第２高電圧部ＶＨＩＧＨ２に接続される。第２高電圧部ＶＨＩＧＨ２から電圧が印加されない場合、ファイナライズ用ヒューズ素子１３の他端（書込データ端子Ｔ１）の電位はグランド（ＧＮＤ）になる。
接続点ＣＰは、第１データ記憶用ヒューズ素子１１の一端と、第２データ記憶用ヒューズ素子１２の一端とを接続するラインの任意の位置である。
【００３０】
ファイナライズ用ヒューズ素子１３は、切断されることにより、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２のデータ記憶状態を書き換え不能な状態にする。ファイナライズ用ヒューズ素子１３は、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２にデータを書き込む場合の電圧信号が供給される書込データ端子Ｔ１に接続される。ファイナライズ用ヒューズ素子１３が切断されることにより、ファイナライズ用ヒューズ素子１３を介して電圧信号が第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２に供給されなくなるため、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２は、データを書き込むことができない状態になる。
【００３１】
第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３は、例えば、金属により構成される。第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３は、集積回路の配線に用いられるアルミニウム又は銅と比べて高い抵抗値を有する。具体的な例としては、第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３は、タングステン、ニクロム線、又は、一般的なヒューズに用いられる材料により形成される。また、第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３は、集積回路（記憶装置１）に印加される電源電圧Ｖｃｃでは切断しないが、その電源電圧Ｖｃｃよりも高い電圧（高電圧）ＶＨＩＧＨを各ヒューズ素子１１，１２，１３に印加した場合、すなわち各ヒューズ素子１１，１２，１３によって生じる電圧降下を除外した実効的な電位差ＶＨＩＧＨ−Ｒ１１ｉ＝ＶＨＩＧＨ−Ｒ１２ｉ＝ＶＨＩＧＨ−Ｒ１３ｉの印加により、各ヒューズ素子１１，１２，１３が切断されるように設定する。このため、各ヒューズ素子１１，１２，１３に印加される電位差がＲ１１ｉ＝Ｒ１２ｉ＝Ｒ１３ｉと小さい場合には、各ヒューズ素子１１，１２，１３が切断されることはない。
【００３２】
なお、第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３の材料及び形状等、並びに、上記の高電圧ＶＨＩＧＨの電圧値は、例えば、実験等を行うことにより、記憶装置１（集積回路）の構成等に応じて適宜決定される。高電圧ＶＨＩＧＨは、第１高電圧部ＶＨＩＧＨ１及び第２高電圧部ＶＨＩＧＨ２から印加される。第１高電圧部ＶＨＩＧＨ１及び第２高電圧部ＶＨＩＧＨ２は、電源電圧Ｖｃｃよりも高い電圧（高電圧）ＶＨＩＧＨを出力するようになっている。
【００３３】
また、記憶装置１は、第１スイッチ部ＳＷ１と、第２スイッチ部ＳＷ２と、第３スイッチ部ＳＷ３と、排他的論理和回路１４と、を備える。第１スイッチ部ＳＷ１、第２スイッチ部ＳＷ２、第３スイッチ部ＳＷ３及び排他的論理和回路１４は、記憶装置１にデータを書き込む場合に利用される。
【００３４】
第１スイッチ部ＳＷ１は、接続点ＣＰに接続される。第１スイッチ部ＳＷ１は、データセット／ファイナライズ端子Ｔ２を介して、記憶装置１の外部から供給される第１信号の電圧値に応じて、接続点ＣＰとグランド（ＧＮＤ）との接続又は非接続を選択する。第１信号は、第１スイッチ部ＳＷ１の接続又は非接続を制御するための信号である。また、第１信号は、排他的論理和回路１４にも入力される。
【００３５】
第２スイッチ部ＳＷ２は、第１データ記憶用ヒューズ素子１１の他端に接続される。第２スイッチ部ＳＷ２は、後述する排他的論理和回路１４から出力される第２信号の電圧値に応じて、第１データ記憶用ヒューズ素子１１と第１高電圧部ＶＨＩＧＨ１との接続又は非接続を選択する。
【００３６】
第３スイッチ部ＳＷ３は、第２データ記憶用ヒューズ素子１２の他端に接続される。第３スイッチ部ＳＷ３は、後述する排他的論理和回路１４から出力される第２信号の電圧値に応じて、第２データ記憶用ヒューズ素子１２とグランド（ＧＮＤ）との接続又は非接続を選択する。
【００３７】
第２スイッチ部ＳＷ２がオン（接続）になる場合に、第３スイッチ部ＳＷ３は、同様にオン（接続）になる。また、第２スイッチ部ＳＷ２がオフ（非接続）になる場合に、第３スイッチ部ＳＷ３は、同様にオフ（非接続）になる。
第１スイッチ部ＳＷ１、第２スイッチ部ＳＷ２及び第３スイッチ部ＳＷ３は、例えば、トランジスタや電界効果トランジスタ等によって構成される。
【００３８】
排他的論理和回路１４は、第２高電圧部ＶＨＩＧＨ２から出力される電圧の電圧値（書込データ端子Ｔ１を介して印加される電圧）と、第１信号（データセット／ファイナライズ端子Ｔ２を介して印加される電圧）とを入力とし、演算結果として第２信号を出力する。第２信号は、上記のように第２スイッチ部ＳＷ２及び第３スイッチ部ＳＷ３のオン／オフの制御に用いられる。
【００３９】
また、記憶装置１は、第４スイッチ部ＳＷ４と、第５スイッチ部ＳＷ５と、第６スイッチ部ＳＷ６と、を備える。第４スイッチ部ＳＷ４、第５スイッチ部ＳＷ５及び第６スイッチ部ＳＷ６は、記憶装置１に記憶されたデータを読み出す場合に利用される。
【００４０】
第４スイッチ部ＳＷ４は、第１データ記憶用ヒューズ素子１１の他端に接続される。第４スイッチ部ＳＷ４は、読出データスタート端子Ｔ３を介して外部から供給される第３信号の電圧値に応じて、第１データ記憶用ヒューズ素子１１と電源電圧部Ｖｃｃとの接続又は非接続を選択する。ここで、第３信号は、例えば、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２に記憶されるデータを読み出す場合に、読出回路（図示せず）から供給される。
【００４１】
第５スイッチ部ＳＷ５は、第２データ記憶用ヒューズ素子１２の他端に接続される。第５スイッチ部ＳＷ５は、第３信号の電圧値に応じて、第２データ記憶用ヒューズ素子１２とグランド（ＧＮＤ）への接続又は非接続を選択する。
第４スイッチ部ＳＷ４がオン（接続）になる場合に、第５スイッチ部ＳＷ５は、同様にオン（接続）になる。また、第４スイッチ部ＳＷ４がオフ（非接続）になる場合に、第５スイッチ部ＳＷ５は、同様にオフ（非接続）になる。
【００４２】
第６スイッチ部ＳＷ６は、接続点ＣＰに接続される。第６スイッチ部ＳＷ６は、第３信号の電圧値に応じて、第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２と、出力段との接続又は非接続を選択する。ここで、出力段とは、上記の読出回路のことである。記憶装置１は、第６スイッチ部ＳＷ６の後段にある読出データ出力端子Ｔ４を介して、読出回路と接続する。
【００４３】
第４スイッチ部ＳＷ４及び第５スイッチ部ＳＷ５がオン（接続）になる場合に、第６スイッチ部ＳＷ６は、同様にオン（接続）になる。また、第４スイッチ部ＳＷ４及び第５スイッチ部ＳＷ５がオフ（非接続）になる場合に、第６スイッチ部ＳＷ６は、同様にオフ（非接続）になる。
第４スイッチ部ＳＷ４、第５スイッチ部ＳＷ５及び第６スイッチ部ＳＷ６は、例えば、トランジスタや電界効果トランジスタ等によって構成される。
【００４４】
次に、記憶装置１（ライトワンスメモリ素子１０）にデータを記憶する場合の動作について説明する。図６は、記憶装置１（ライトワンスメモリ素子１０）にデータを記憶する場合に利用される回路要素について説明するための図である。記憶装置１にデータを記憶する場合、図６において実線で示される回路要素（第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２、ファイナライズ用ヒューズ素子１３、第１スイッチ部ＳＷ１、第２スイッチ部ＳＷ２、第３スイッチ部ＳＷ３、排他的論理和回路１４、第１高電圧部ＶＨＩＧＨ１及び第２高電圧部ＶＨＩＧＨ２）が利用される。
【００４５】
まず、図７を参照して、第１データ記憶用ヒューズ素子１１に第１データ（高（Ｈｉｇｈ）データ）を記憶する場合について説明する。
第１データ記憶用ヒューズ素子１１に第１データを記憶する場合、第１データ記憶用ヒューズ素子１１及びファイナライズ用ヒューズ素子１３に電源電圧Ｖｃｃよりも高い高電圧ＶＨＩＧＨを印加することにより、接続点ＣＰは、高電圧ＶＨＩＧＨ−Ｒ１１ｉ＝ＶＨＩＧＨ−Ｒ１３ｉに設定される。さらに、第２データ記憶用ヒューズ素子１２の他端は、グランド（ＧＮＤ）に接続される。
【００４６】
具体的には、書込データ端子Ｔ１を介して、第２高電圧部ＶＨＩＧＨ２からファイナライズ用ヒューズ素子１３に高電圧ＶＨＩＧＨが印加される。このとき、第２高電圧部ＶＨＩＧＨ２からの高電圧ＶＨＩＧＨの供給により、排他的論理和回路１４の一方の入力にも高電圧ＶＨＩＧＨが供給される。
【００４７】
また、データセット／ファイナライズ端子Ｔ２を介して第１スイッチ部ＳＷ１に供給される第１信号は低信号（ＧＮＤ）であり、これにより、第１スイッチ部ＳＷ１はオフに設定される。このとき、第１信号は、排他的論理和回路１４の他方の入力にも供給される。
【００４８】
排他的論理和回路１４は、高電圧ＶＨＩＧＨと低信号（ＧＮＤ）とが供給されるため、第２信号として高信号（Ｈｉｇｈ）を出力する。排他的論理和回路１４による高信号の出力により、第２スイッチ部ＳＷ２及び第３スイッチ部ＳＷ３はオンになる。これにより、第１データ記憶用ヒューズ素子１１は、第１高電圧部ＶＨＩＧＨ１に接続される。また、第２データ記憶用ヒューズ素子１２は、グランド（ＧＮＤ）に接続される。
【００４９】
ファイナライズ用ヒューズ素子１３には高電圧ＶＨＩＧＨが印加され、第１データ記憶用ヒューズ素子１１にも高電圧ＶＨＩＧＨが印加されるため、各ヒューズ素子による電圧降下を考慮すると、接続点ＣＰは、高電圧ＶＨＩＧＨ−Ｒ１１ｉ＝ＶＨＩＧＨ−Ｒ１３ｉに設定される。このとき、第１データ記憶用ヒューズ素子１１およびファイナライズ用ヒューズ素子１３の両端にかかる電位差は、Ｒ１１ｉ＝Ｒ１３ｉとなり、ヒューズの切断にはいたらない。
【００５０】
第２データ記憶用ヒューズ素子１２では、一端が高電圧ＶＨＩＧＨ−Ｒ１１ｉ＝ＶＨＩＧＨ−Ｒ１３ｉになり、他端がグランド（ＧＮＤ）となる。このため、第２データ記憶用ヒューズ素子１２は、両端の電位差により切断される。
これにより、第１データ記憶用ヒューズ素子１１には、第１データが記憶される。
【００５１】
次に、図８を参照して、第２データ記憶用ヒューズ素子１２に第２データ（低（Ｌｏｗ）データ）を記憶する場合について説明する。なお、図８では、第２高電圧部ＶＨＩＧＨ２の記載を省略している。
第２データ記憶用ヒューズ素子１２に第２データを記憶する場合、第１データ記憶用ヒューズ素子１１の他端側から電源電圧Ｖｃｃよりも高い高電圧ＶＨＩＧＨを印加することにより、第１データ記憶用ヒューズ素子１１は高電圧ＶＨＩＧＨに設定される。さらに、接続点ＣＰは、グランド（ＧＮＤ）に接続される。
【００５２】
具体的には、第２高電圧部ＶＨＩＧＨ２はファイナライズ用ヒューズ素子１３に高電圧ＶＨＩＧＨを供給せず、第２高電圧部ＶＨＩＧＨ２は、グランド（ＧＮＤ）に設定される。これにより、ファイナライズ用ヒューズ素子１３及び書込データ端子Ｔ１は、グランド（ＧＮＤ）に設定される。また、第２高電圧部ＶＨＩＧＨ２がグランド（ＧＮＤ）に設定されるため、排他的論理和回路１４の一方の入力は低信号（グランド（ＧＮＤ））となる。
【００５３】
また、データセット／ファイナライズ端子Ｔ２を介して第１スイッチ部ＳＷ１に供給される第１信号は、高信号Ｖｃｃである。これにより、第１スイッチ部ＳＷ１は、オンに設定される。第１スイッチ部ＳＷ１がオンに設定されることにより、接続点ＣＰは、グランド（ＧＮＤ）に接続される。このとき、第１信号は、排他的論理和回路１４の他方の入力にも供給される。
【００５４】
排他的論理和回路１４は、低信号（ＧＮＤ）と高信号Ｖｃｃが供給されるため、第２信号として高信号（Ｈｉｇｈ）を出力する。これにより、第２スイッチ部ＳＷ２及び第３スイッチ部ＳＷ３はオンになる。そして、第１データ記憶用ヒューズ素子１１は、第１高電圧部ＶＨＩＧＨ１に接続される。また、第２データ記憶用ヒューズ素子１２は、グランド（ＧＮＤ）に接続される。
【００５５】
上記のように、ファイナライズ用ヒューズ素子１３、第２データ記憶用ヒューズ素子１２及び接続点ＣＰは、グランド（ＧＮＤ）に設定される。また、第１データ記憶用ヒューズ素子１１には第１高電圧部ＶＨＩＧＨ１から高電圧ＶＨＩＧＨが印加される。これにより、第１データ記憶用ヒューズ素子１１では、一端がグランド（ＧＮＤ）になり、他端が高電圧ＶＨＩＧＨになる。よって、第１データ記憶用ヒューズ素子１１は、両端の電位差により切断される。
これにより、第２データ記憶用ヒューズ素子１２には、第２データが記憶される。
【００５６】
次に、図９を参照して、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２に記憶されるデータの記憶状態を書き換え不能な状態にする（ファイナライズする）場合について説明する。なお、図９は、第１データ記憶用ヒューズ素子１１に第１データが記憶されている例を示す。第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２にデータが記憶された後に、ファイナライズ用ヒューズ素子１３は、切断される。
【００５７】
ファイナライズ用ヒューズ素子１３を切断することにより、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２のデータ記憶状態を書き換え不能な状態する場合、接続点ＣＰに接続されるファイナライズ用ヒューズ素子１３の一端は、グランド（ＧＮＤ）に接続される。また、ファイナライズ用ヒューズ素子１３の他端側から電源電圧Ｖｃｃよりも高い高電圧ＶＨＩＧＨを印加することにより、ファイナライズ用ヒューズ素子１３は高電圧ＶＨＩＧＨに設定される。
【００５８】
具体的には、第１スイッチ部ＳＷ１には、データセット／ファイナライズ端子Ｔ２を介して、第１信号として高信号Ｖｃｃが供給される。これにより、第１スイッチ部ＳＷ１は、オンに設定され、接続点ＣＰをグランド（ＧＮＤ）に接続する。
【００５９】
また、ファイナライズ用ヒューズ素子１３には、書込データ端子Ｔ１を介して、第２高電圧部から高電圧ＶＨＩＧＨが印加される。
排他的論理和回路１４は、いずれも高電圧（ＶＨＩＧＨ，Ｖｃｃ）の入力があるため、第２信号として低信号（Ｌｏｗ）を出力する。排他的論理和回路１４の低信号の出力により、第２スイッチ部ＳＷ２及び第３スイッチ部ＳＷ３はオフになる。
【００６０】
これにより、ファイナライズ用ヒューズ素子１３では、一端がグランド（ＧＮＤ）になり、他端が高電圧ＶＨＩＧＨとなる。このため、ファイナライズ用ヒューズ素子１３は、両端の電位差により切断される。
また、第１データ記憶用ヒューズ素子１１は、書込データ端子Ｔ１に接続されないため、書込データの状態に影響されなくなる。よって、第１データ記憶用ヒューズ素子１１は、書込不能な状態になる。
【００６１】
第２データ記憶用ヒューズ素子１２に第２データが記憶されている場合でも、上記の説明と同様に、ファイナライズ用ヒューズ素子１３を切断して、第２データ記憶用ヒューズ素子１２に記憶されるデータの記憶状態を書き換え不能な状態にすることができる。
【００６２】
次に、図１０を参照して、記憶装置１（ライトワンスメモリ素子１０）に記憶されたデータを読み出す場合の動作について説明する。なお、図１０は、第１データ記憶用ヒューズ素子１１に第１データが記憶されている例を示す。
【００６３】
記憶装置１には、読出データスタート端子Ｔ３を介して、読出回路（図示せず）から（記憶装置１の外部から）第３信号が供給される。第３信号が低信号（Ｌｏｗ：ＧＮＤ）の場合には、第４スイッチ部ＳＷ４、第５スイッチ部ＳＷ５及び第６スイッチ部ＳＷ６は、オフに設定される。これにより、第１データ記憶用ヒューズ素子１１は、電源電圧部Ｖｃｃ及び読出データ出力端子Ｔ４（記憶装置１の出力段に接続する読出回路）には接続されない。この場合には、記憶装置１は、第１データを出力しない。
【００６４】
一方、第３信号が高信号（Ｈｉｇｈ：Ｖｃｃ）の場合には、第４スイッチ部ＳＷ４、第５スイッチ部ＳＷ５及び第６スイッチ部ＳＷ６は、オンに設定される。これにより、第１データ記憶用ヒューズ素子１１に第１データが記憶されている場合には、第１データ記憶用ヒューズ素子１１は、第４スイッチ部ＳＷ４を介して電源電圧部Ｖｃｃに接続されると共に、第６スイッチ部ＳＷ６を介して読出データ出力端子Ｔ４に接続される。読出データ出力端子Ｔ４を介して記憶装置１に接続する読出回路（図示せず）は、第１データ記憶用ヒューズ素子１１を介して電源電圧部Ｖｃｃに接続するため、第１データ（Ｈｉｇｈデータ）を読み出すことができる。
【００６５】
また、第２データ記憶用ヒューズ素子１２に第２データが記憶される場合にも、上記と同様にして、記憶装置１から第２データを読み出すことが可能である。
第３信号が低信号（Ｌｏｗ：ＧＮＤ）の場合には、第４スイッチ部ＳＷ４、第５スイッチ部ＳＷ５及び第６スイッチ部ＳＷ６は、オフに設定される。これにより、第２データ記憶用ヒューズ素子１２は、グランド（ＧＮＤ）及び読出データ出力端子Ｔ４には接続されない。この場合には、記憶装置１は、第２データを出力しない。
【００６６】
一方、第３信号が高信号（Ｈｉｇｈ：Ｖｃｃ）の場合には、第２データ記憶用ヒューズ素子１２は、第５スイッチ部ＳＷ５を介してグランド（ＧＮＤ）に接続されると共に、第６スイッチ部ＳＷ６を介して読出データ出力端子Ｔ４に接続される。読出回路は、第２データ記憶用ヒューズ素子１２を介してグランド（ＧＮＤ）に接続するため、第２データ（Ｌｏｗデータ）を読み出すことができる。
【００６７】
以上のように説明した記憶装置１は、以下の効果を奏する。
すなわち、記憶装置１は、ライトワンスメモリ素子１０として、第１データ記憶用ヒューズ素子１１と、第２データ記憶用ヒューズ素子１２と、ファイナライズ用ヒューズ素子１３とを備える。ファイナライズ用ヒューズ素子１３は、切断されることにより、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２のデータ記憶状態を書き換え不能な状態にする構成である。これにより、記憶装置１は、ファイナライズ用ヒューズ素子１３を切断した後には、第１データ記憶用ヒューズ素子１１又は第２データ記憶用ヒューズ素子１２（データを記憶するヒューズ素子）に書き込み用の信号が供給されないため、データを記憶するヒューズ素子の記憶状態を維持することができる。すなわち、記憶装置１（ライトワンスメモリ素子１０）は、記録したデータを安定して保持することができる。
【００６８】
また、記憶装置１は、第１データ記憶用ヒューズ素子１１に第１データを記憶する場合、接続点ＣＰを高電圧ＶＨＩＧＨに設定し、第２データ記憶用ヒューズ素子１２の他端をグランド（ＧＮＤ）に接続する。これにより、第２データ記憶用ヒューズ素子１２は、両端の電位差によって切断される。よって、記憶装置１は、第１データ記憶用ヒューズ素子１１に第１データを記憶することができる。
【００６９】
また、記憶装置１は、第２データ記憶用ヒューズ素子１２に第２データを記憶する場合、第１データ記憶用ヒューズ素子１１に高電圧ＶＨＩＧＨを印加し、接続点ＣＰをグランドに接続する。これにより、第１データ記憶用ヒューズ素子１１は、両端の電位差によって切断される。よって、記憶装置１は、第２データ記憶用ヒューズ素子１２に第２データを記憶することができる。
【００７０】
また、記憶装置１は、第１データ記憶用ヒューズ素子１１及び２データ記憶用ヒューズ素子のデータ記憶状態を書き換え不能な状態する場合、ファイナライズ用ヒューズ素子１３の他端に高電圧ＶＨＩＧＨを印加し、ファイナライズ用ヒューズ素子１３の一端をグランド（ＧＮＤ）に接続する。これにより、ファイナライズ用ヒューズ素子１３は、両端の電位差によって切断される。よって、記憶装置１は、データを記憶するヒューズ素子に書き込み用の信号が供給されないため、データを記憶するヒューズ素子の記憶状態を維持することができる。
【００７１】
また、記憶装置１の一例は、第１信号に応じて接続点ＣＰとグランド（ＧＮＤ）との接続又は非接続を選択する第１スイッチ部ＳＷ１と、第２信号に応じて第１データ記憶用ヒューズ素子１１と第１高電圧部ＶＨＩＧＨ１との接続又は非接続を選択する第２スイッチ部ＳＷ２と、第２信号に応じて第２データ記憶用ヒューズ素子１２とグランド（ＧＮＤ）との接続又は非接続を選択する第３スイッチ部ＳＷ３と、第２高電圧部ＶＨＩＧＨ２から出力される電圧と、第１信号とが入力され、第２信号を出力する排他的論理和回路１４と、を備える構成である。このような簡単な構成により、記憶装置１は、第１データ記憶用ヒューズ素子１１及び第２データ記憶用ヒューズ素子１２にデータを書き込むことができる。
【００７２】
また、記憶装置１の一例は、第３信号に応じて第１データ記憶用ヒューズ素子１１と電源電圧部Ｖｃｃとの接続又は非接続を選択する第４スイッチ部ＳＷ４と、第３信号に応じて第２データ記憶用ヒューズ素子１２とグランド（ＧＮＤ）との接続又は非接続を選択する第５スイッチ部ＳＷ５と、第３信号に応じて接続点ＣＰと出力段との接続又は非接続を選択する第６スイッチ部ＳＷ６と、を備える構成である。これにより、記憶装置１は、第１データ記憶用ヒューズ素子１１と第２データヒューズ素子とで共通の回路により、第１データ記憶用ヒューズ素子１１に記憶される第１データ、又は、第２データ記憶用ヒューズ素子１２に記憶される第２データを読み出すことができる。
【００７３】
なお、上記の記憶装置１の回路は、本発明の一実施形態を示すものである。このため、第１データ記憶用ヒューズ素子１１、第２データ記憶用ヒューズ素子１２及びファイナライズ用ヒューズ素子１３（ライトワンスメモリ素子１０）に接続する回路には、種々の構成の回路を用いることができる。
また、記憶装置１の各回路には、高電圧ＶＨＩＧＨもしくは静電気破壊から回路を保護するための保護回路を適宜接続してもよい。
また、記憶装置１は、ライトワンスメモリ素子１０を複数備えることができる。この場合、記憶装置１は、ライトワンスメモリ素子１０に接続する回路構成も複数備えることができる。
【符号の説明】
【００７４】
１        記憶装置
１１      第１データ記憶用ヒューズ素子
１２      第２データ記憶用ヒューズ素子
１３      ファイナライズ用ヒューズ素子
１４      排他的論理和回路
Ｖｃｃ    電源電圧部
ＶＨＩＧＨ１  第１高電圧部
ＶＨＩＧＨ２  第２高電圧部
ＳＷ１    第１スイッチ部
ＳＷ２    第２スイッチ部
ＳＷ３    第３スイッチ部
ＳＷ４    第４スイッチ部
ＳＷ５    第５スイッチ部
ＳＷ６    第６スイッチ部
【図１】
0006639268.tif 000002
【図２】
0006639268.tif 000003
【図３】
0006639268.tif 000004
【図４】
0006639268.tif 000005
【図５】
0006639268.tif 000006
【図６】
0006639268.tif 000007
【図７】
0006639268.tif 000008
【図８】
0006639268.tif 000009
【図９】
0006639268.tif 000010
【図１０】
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