(57)【特許請求の範囲】
【請求項１】
発光ピーク波長が２００〜３５０ｎｍの範囲にある半導体発光素子の構成を複数含むウェハのプローブテストを行い、該ウェハの品質を管理する方法において、
該半導体発光素子を駆動する際の電流値の２倍以上６倍以下の正極性の電流値を１００ミリ秒以下の印加時間で該ウェハに印加する印加工程と、
前記ウェハへの印加を停止し、そのまま１００マイクロ秒以上保持する停止工程と、を含み、
前記印加工程と前記停止工程とを繰り返し行い、停止工程を行った後の半導体発光素子の通電状態を確認することにより、ウェハ中の不良な半導体発光素子を検出することを特徴とするウェハの品質管理方法。
【請求項２】
前記印加工程と前記停止工程とを繰り返し行い、全印加工程における印加時間の総時間と、全停止工程における保持時間の総時間との合計が１０ミリ秒から１０秒の範囲内であることを特徴とする請求項１に記載のウェハの品質管理方法。
【請求項３】
前記半導体発光素子は、III族窒化物半導体層を積層した積層半導体層と、ｎ電極と、ｐ電極と、を有することを特徴とする請求項１または２に記載のウェハの品質管理方法。
【請求項４】
前記積層半導体層は、基板上にｎ型層、活性層およびｐ型層がこの順で積層され、
前記ｎ電極が前記ｎ型層の露出面に形成され、前記ｐ電極が前記ｐ型層上に形成されていることを特徴とする請求項３に記載のウェハの品質管理方法。
【請求項５】
請求項１〜４の何れかのウェハの品質管理方法を行った後、該ウェハ中の不良な半導体発光素子を選別し、良品の半導体発光素子を取出すことを特徴とする半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、紫外線の発光ピーク波長を有する半導体発光素子および該発光素子構成を含むウェハにおける、発光素子の不良品を除去するウェハの品質管理方法に関する。
【背景技術】
【０００２】
図１に、一般的な半導体発光素子の構成を複数含むウェハの模式図（ウェハを上面から見た際の上面図）を示した。また、図２に、ウェハの一構成要素である半導体発光素子８の典型的模式構造を示した。図２は、半導体発光素子の上面図であり、図３は図２のＡ−Ａ線断面図を示した。
【０００３】
半導体発光素子８は、基板１の一表面側にｎ型層２、活性層３およびｐ型層４を含む積層体が形成された積層半導体層からなり、その積層半導体層の一部にメサ構造５を形成したものが知られている。メサ構造５は、基板１の一表面側にｎ型層２、活性層３およびｐ型層４を含む積層半導体層を形成した後に、エッチング等により積層構造の一部を除去し、ｎ型層２の一部を露出させて形成される。つまり、活性層３およびｐ型層４を含む台地状の部分（メサ）を残存させることによりメサ構造５が形成される。露出したｎ型層２の表面にはｎ電極６が形成され、ｐ型層４の表面にはｐ電極７が形成される。
【０００４】
上記半導体発光素子は、n電極−p電極間へ通電することで発光する。しかしながら、製造した素子全てが正常に発光するわけではない。また、製造直後は正常に発光するものでも、連続通電時に故障するものもある。さらに、同一ウェハ内において、正常な発光素子と比べて電圧が異常に高いものや出力が異常に低い不良品が存在する事もある。そのため、このような不良品を効率的に除去する必要があった。
【０００５】
例えば、安定した半導体（装置）を製造するため、様々な方法が検討されている。具体的には、半導体装置をバーンイン（光出力の初期変動を除去する手法）するための装置が知られている（例えば、特許文献１参照）。特許文献１のように、複数の半導体装置を同時に連続通電することで、バーンインを行うとともに前述した不良品を除去する事が可能である。しかし、半導体素子がウェハ状の場合は連続通電が困難であるため、バーンインを行うためには半導体素子をパッケージ化する必要がある。この場合、パッケージ化による工程数およびコストの増加が懸念される。
【０００６】
また、半導体素子に対して正極性および負極性のパルス電圧を印加する事でバーンインを行う方法も知られている（例えば、特許文献２参照）。本手法は、プローブを用いているため、パッケージ化の必要なく、ウェハ状の半導体素子へ直接通電することが可能である。しかし、負極性の電圧印加は劣化を引き起こすため、半導体発光素子へは適用できない。
【０００７】
半導体発光素子では、短波の発光ピーク波長を実現するためには、発光素子の構成要素である半導体層に抵抗の高い材料を用いる必要がある。特に、波長が２００〜３５０ｎｍである深紫外の発光素子は、半導体層の抵抗が高く、それによって半導体層と電極間の接触抵抗も高くなる。また、より短波ほど内部量子効率（注入電力に対する発光に寄与する電力の割合）は低い。このため、深紫外の発光素子は、高い抵抗成分および低い内部量子効率によって発熱しやすい。このような理由から、発光素子では、バーンイン条件によって素子の破損や電極の劣化などの発熱を起因とした様々な不具合が生じる。よって、特許文献２は発光素子へそのまま適用できるものではなく、上記の発光素子の性質を勘案したバーンイン条件を見出す必要があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１２１６２５
【特許文献２】特開平９−２７４０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、本発明の目的は、工程数やコストが増加することなく、発光素子における不良品を除去できる方法を提供することにある。特に、印加電流および印加時間の制御により発熱を制御することで、発光素子の特性低下を起こすことなく不良品を効果的に除去できる方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明者等は、上記課題を解決するため、鋭意検討を行った。そして、ウェハの段階で品質を管理するテスト、例えば、プローブテスト（プローブ（針）をウェハに接触させ、該プローブからウェハに電流を流し、ウェハの品質を管理する方法）において、パルス電圧の印加条件（電流を流す条件）を調整することにより、ウェハの状態で不良品を省くことができるのではないかと考えた。そこで、プローブテスタを用いてパルス電圧の印加条件について、様々な検討を行った結果、特定の条件下で処理をすることにより、半導体発光素子の不良品を効率良く除去できることを見出し、本発明を完成するに至った。特に、抵抗が高い半導体発光素子に対して適した方法であることも見出し、本発明を完成するに至った。
【００１１】
すなわち、第１の発明は、半導体発光素子の構成を複数含むウェハのプローブテストを行い、該ウェハの品質を管理する方法において、該半導体発光素子を駆動する際の電流値よりも高い正極性の電流値を該ウェハに印加する印加工程、及び該ウェハへの印加を停止し、そのまま保持する停止工程を含み、前記印加工程と前記停止工程とを繰り返し行い、停止工程を行った後の該半導体発光素子の通電状態を確認することにより、該ウェハ中の不良な半導体発光素子を検出するウェハの品質管理方法である。
【００１２】
第１の発明においては、より確実に不良品を除去するためには、半導体発光素子を駆動する際の電流値の２倍以上６倍以下であることが好ましい。
【００１３】
さらには、ウェハから製造される半導体発光素子の生産性を考慮すると、前記印加工程において、各印加工程における印加時間が１００ミリ秒（以下「ｍｓ」と表記する場合もある）以下であることが好ましい。また、かつ前記停止工程において、各停止工程における保持時間が１００マイクロ秒（以下「μｓ」と表記する場合もある）以上であることが好ましい。
【００１４】
また、過剰に不良品を発生させず、半導体発光素子の生産性をより向上するためには、全印加工程における印加時間の総時間（全印加工程において印加した時間の合計時間（総印加時間））と、全停止工程における保持時間の総時間（全停止工程において保持した時間の合計時間（総保持時間））との和を１０秒以下とすることが好ましい。
【００１５】
以上のような方法は、半導体発光素子の発光ピーク波長が２００〜３５０ｎｍの範囲にある、比較的、抵抗の高い半導体発光素子に好適である。
【００１６】
第２の発明は、上記方法でウェハの品質管理方法を行った後、該ウェハ中の不良な半導体発光素子を選別し、良品の半導体発光素子を取出すことを特徴とする半導体発光素子の製造方法である。
【発明の効果】
【００１７】
本発明では、ウェハの品質管理方法にプローブテスタを用いている。これにより、半導体発光素子をパッケージ化する前に不良品を省くことができるため、工程数の抑制およびコストの低下が可能となる。条件を最適化すれば、バーイン装置による品質管理を行わなくとも、不良品を省くことが可能となる。
【００１８】
また、パルス印加において、１回の印加工程（各印加工程）における印加時間を１００ｍｓ以下、１回の停止工程（各停止工程）における停止時間を１００μｓ以上、総印加時間と総保持時間との合計時間を１０ｓ以下、印加電流値を２〜６倍とすることにより、半導体発光素子の不良品をより効率よく除去することができ、使用可能な半導体発光素子を想定以上に劣化させることもない。
【００１９】
そして、この方法は、比較的抵抗が高い２００〜３５０ｎｍに発光ピーク波長を有する紫外発光素子に適している。
【図面の簡単な説明】
【００２０】
【図１】上面から見たウェハの概略図
【図２】上面から見た半導体発光素子の概略図
【図３】図２の半導体発光素子におけるＡ−Ａ’断面図
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について適宜図面を参照して説明する。ただし、以下に説明する発光素子は、本発明の技術思想を具体化した一例であって、本発明を限定しない。たとえば、以下に記載されている構成要素の寸法、材質、形状、その相対的配置等は特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。先ず、本発明の方法が適用できる半導体発光素子の構造について説明する。
【００２２】
＜半導体発光素子＞
典型的な半導体発光素子８は、図３に示したように、基板２と、ｎ型層３、活性層４およびｐ型層５を含むメサ構造６（積層半導体層）と、ｎ電極７およびｐ電極８とを有する。以下に、これらについて非限定的な典型例（発光ピーク波長が２００〜３５０ｎｍの範囲にある半導体発光素子）を説明する。
【００２３】
＜基板＞
基板１は、公知のものを使用できる。具体的には、III族窒化物半導体結晶をその表面にエピタキシャル成長でき、紫外線を透過する基板であることが好ましい。基板１に用いられる材料としては、例えば、サファイア、ＳｉＣ（炭化ケイ素）、ＡｌＮ（窒化アルミニウム）、Ｓｉ（シリコン）などが挙げられる。中でもｃ面を主面とするＡｌＮ単結晶基板が好ましい。
【００２４】
＜積層半導体層＞
積層半導体層（メサ構造５を含む素子の主要部）は、図３に示すように基板２上に形成され、ｎ型層３、活性層４ならびにｐ型層５（ｐ型クラッド層およびｐ型コンタクト層からなる層）がこの順で積層されてなる。
【００２５】
積層半導体層を構成する各層は、ＡｌｘIｎｙＧａｚＮ（ｘ、ｙ、ｚは、０＜ｘ≦１．０、０≦ｙ≦０．１、０≦ｚ＜１．０を満たす有理数とし、ｘ＋ｙ＋ｚ＝１．０である）で構成されるIII族窒化物半導体であることが好ましい。また、好ましくは不純物を含む層であってもよい。不純物は、ｎ型層ではＳｉ、Ｇｅなどが挙げられ、ｐ型層ではMgなどが挙げられる。活性層４は、井戸層と、前記井戸層よりもバンドギャップエネルギーの大きい障壁層との積層構造からなる。ｐ型層５は、ｐ型クラッド層およびｐ型コンタクト層で構成される。各層は、ＭＯＣＶＤ法により製造できる。
【００２６】
＜n電極およびｐ電極＞
図３に示すように、ｎ電極７はｎ型層２の露出面に、ｐ電極８はメサ構造６のｐ型層５上に形成される。両電極のパターンニングは、リフトオフ法を用いて実施することができる。両電極金属を堆積する手法としては、例えば、真空蒸着、スパッタリング、化学気相成長法等が挙げられる。両電極に用いられる材料は、公知の材料から選択することができる。例えば、n電極ではＴｉ、Ａｌ、Ｒｈ、Ｃｒ、Ｉｎ、Ｎｉ、ＰｔおよびＡｕなどが、p電極ではＮｉ、Ｃｒ、Ａｕ、Ｍｇ、Ｚｎ、ＰｄおよびＰｔなどが挙げられる。ｎ電極は、これらの金属の合金または酸化物を含む単層、または多層構造であってもよい。
【００２７】
本発明の方法は、以上のような層構成であって、発光ピーク波長が２００〜３５０ｎｍの範囲にあるIII族窒化物半導体発光素子に対して、好適に採用できる。すなわち、上記III族窒化物半導体素子は、３５０ｎｍを超える発光ピーク波長の発光素子、例えば、可視光領域の発光素子よりも、各層の組成の影響により抵抗が高く、内部量子効率も低い傾向にあり、発熱しやすい。そして、印加電流値や印加時間を適切に設定しないと、過度な負荷によって発光素子の特性低下や劣化を招く。そのため、下記に詳述する本発明の方法が好適に採用できる。
【００２８】
＜半導体発光素子の構成を複数含むウェハの製造＞
以上のような半導体発光素子の構成を複数含むのがウェハである。そのため、ウェハを製造するためには、先ず、面積の大きい基板上の一面にMOCVD法により積層半導体層（n型層、活性層、p型層）を形成する。この積層半導体層上に、同一の形状を有する複数のマスクパターンを等間隔に形成する。この単一のマスクパターンが、後の工程で単一の半導体発光素子の構成となる。その後エッチングにより、マスクが形成されていない領域のｐ型層および活性層がエッチングされる。これにより、同一の形状を有する複数の積層半導体層（ｐ型層および活性層から成る）がウェハ一面に台地状に形成される。次に、エッチングマスクを取り除いた後、ｎ型層上にｎ電極をｐ型層の上にｐ電極をそれぞれ形成する。以上の工程により、ｎ電極からｐ電極までを１つの半導体発光素子とした、半導体発光素子の構成が基板上に複数形成される。ウェハ製造用に用いた基板の面積にもよるが、通常、ウェハの面積が４．２ｃｍ２であれば、１のウェハに１００〜１０００個単位の半導体発光素子が形成される。
図１に半導体発光素子の構成を複数含むウェハを上からみた際の図面を示す。
【００２９】
＜ウェハの品質管理方法＞
本発明の特徴は、上記のように製造したウェハにおいて、プローブ（針）をウェハ内の半導体発光素子に接触させて、プローブから該発光素子に電流を流す条件（パルス電圧の印加条件）を調整することにより、ウェハの状態で発光素子の不良品を見極めることにある。本発明の方法は、印加を行う印加工程、及び電流の印加を停止して一定時間保持する停止工程（すなわち、電流を印加した後、印加をやめる、いわゆるパルス電圧（電流）のウェハへの印加を停止する工程）を含む。
【００３０】
通常、ウェハの各半導体発光素子に対して行うプローブテストは、プローブテスタといわれる装置を用いて行う。プローブテスタは、半導体発光素子の光出力や波長などを計測する光学的特性評価装置、半導体発光素子の電圧や電流などを計測する電気的特性評価装置、および計測結果を処理する制御装置（パソコン；ＰＣ）を備える。プローブテスタと半導体発光素子との間は、金属製のプローブにより接続されており、プローブを通して電圧を印加することで半導体発光素子の電気的および光学的特性の評価を行う。この時、得られた電気的あるいは光学的特性について、ＰＣを用いてウェハ内の半導体発光素子の良品・不良品の判断を行う。以下、各工程について説明する。
【００３１】
＜印加工程＞
本発明においては、ウェハ内の各半導体発光素子に、実際に駆動する際の電流値よりも高い正極性の電流値を該ウェハに印加する印加工程を含む。半導体発光素子は、その用途に応じて、駆動する電流値（以下、実電流値とする場合もある）が決まっている。本発明においては、印加工程において、この実電流値よりも高い正極性の電流値を印加する。負極性の電流を印加すると、半導体発光素子が容易に劣化してしまうため好ましくない。
【００３２】
また、この印加工程においては実電流値よりも高い電流値を印加する必要がある。高い電流値を印加することにより、不良品（連続通電試験により劣化する発光素子）を効率よく除去することができる。実電流値以下の電流値で印加すると、不良品の除去効果が低減する。発光素子の歩留り、および不良品の除去効果を考慮すると、印加する電流値は、実電流値の２倍以上６倍以下とすることが好ましい。さらに、印加する電流値を実電流値の２倍以上６倍以下にすることで、出力が低いものや電圧が高い異常な素子を意図的に劣化させて、除去効率を高くすることができる。同様に、発光素子の歩留りと不良品除去効果を考慮すると、各印加工程における印加時間（１回の印加工程における印加時間）は１００ナノ秒（以下「ｎｓ」とする場合もある）以上とすることが好ましい。また、各印加工程における印加時間の上限値は、特に制限されるものではないが、品質管理の時間を短くし、半導体発光素子の生産性、歩留まりを効率よく高めるためには、１００ｍｓ以下であることが好ましい。つまり、該印加時間を１００ｎｓ以上１００ｍｓ以下とすることにより、不良品をより効果的に除去することができ、熱的負荷の増大に伴い、不用意に歩留まりを低下させないことができる。なお、ウェハに印加する電流値は、実際に駆動する際の電流値よりも高い正極性の電流値であれば特に制限されるものではないが、品質管理の制御を容易にするためには、各印加工程において同じ電流値であることが好ましい。
【００３３】
＜停止工程＞
本発明において、該ウェハへの印加を停止し、そのまま保持する停止工程を含む。この停止工程における保持時間（各停止工程における保持時間；１回の停止工程における保持時間）は、前記印加工程の条件であれば、１００μｓ以上であることが好ましい。すなわち、１００μｓ未満では熱的負荷の増大により歩留りが低下するおそれがある。そのため、歩留まりのことを考慮すると、停止時間は１ｍｓ以上とすることがより好ましい。ただし、半導体発光素子の生産性を考慮すると、該保持時間の上限値は、１秒（１ｓ）とすることが好ましい。
【００３４】
＜印加工程と停止工程の繰り返し＞
本発明においては、印加工程と停止工程とを繰り返し実施する。１回の印加工程と１回の停止工程とはセットである。つまり、初めに印加工程を行い、必ず最後は停止工程を実施する。
【００３５】
繰り返しの回数は、半導体発光素子が使用される条件や用途等に応じて適宜決定すればよいが、上記の印加工程、停止工程を複数回繰り返すことが好ましい。複数回繰り返すことで不良品の除去効果を高めることができる。中でも、総印加時間と総保持時間との合計時間が１０秒以下（１０ｓ以下）となることが好ましい（以下、総印加時間と総保持時間との合計時間を、単に「総繰り返し時間」とする場合もある）。総繰り返し時間を１０秒以下とすることにより、熱的負荷を増大させることなく、不良品を効率よく除去することができる。また、総繰り返し時間の下限値は、特に制限されるものではないが、不良品を効率よく除去するためには１０ミリ秒（１０ｍｓ）とすることが好ましい。
【００３６】
＜通電状態の確認＞
本発明の方法では、繰り返し工程後のウェハにおける各半導体発光素子の通電状態を確認して不良品を見つける。通電方法、および良品・不良品の判定方法は、半導体発光素子を使用する用途に応じて適宜決定すればよく、特に制限されるものではない。例えば、−５Ｖ印加時の電流値が−１μＡ以下であり、３Ｖ印加時の電流値が１０μＡ以下のものを良品として判断することができる。
【００３７】
このようにすれば、ウェハ状態のままで半導体発光素子の不良品を見つけることができる。本発明においては、上記方法でウェハ中の不良品部分の半導体発光素子を見つけておき、該ウェハを切断して各構成単位の半導体発光素子とした際に、不良品の半導体発光素子を除去することにより、生産性を向上できる。
【００３８】
＜半導体発光素子の製造＞
上記半導体発光素子の構成を含むウェハを製造し、上記印加工程・停止工程を行い、通電状態を確認して品質管理を行った後、スクライビング、ダイシング、レーザ溶断など、公知の発光素子製造方法を適宜用いて、ウェハから半導体発光素子を製造する。この際、基板の下面を研削または研磨することにより、透光性基板の厚みを薄くして透過率を向上させることもできる。
【実施例】
【００３９】
以下、実施例を挙げて本発明を詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【００４０】
実施例１
＜ウェハの製造＞
ＭＯＣＶＤ法を用いて、ＡｌＮ基板上に、ｎ型層（Ａｌ０．７Ｇａ０．３Ｎ）、活性層（井戸層：Ａｌ０．５Ｇａ０．５Ｎ、障壁層：Ａｌ０．７Ｇａ０．３Ｎ）、ＡｌＮ層、ｐクラッド層（Ａｌ０．８Ｇａ０．２Ｎ）およびｐ−ＧａＮ層を形成した。
【００４１】
次に、得られた半導体ウェハを活性化アニールした。次に、ｐ−ＧａＮ層上にメタルマスクを形成した後、ドライエッチングを行うことで、図３に示すようなメサ構造を形成した。その後、ｎ型層上にｎ電極（Ｔｉ２０ｎｍ/Ａｌ２００ｎｍ/Ａｕ５ｎｍ）を、ｐ型層上にｐ電極（Ｎｉ２０ｎｍ/Ａｕ５０ｎｍ）を形成した。上記の操作により、図１に示すような半導体発光素子（発光ピーク波長２６５ｎｍ）の構成を複数含むウェハを製造した。この半導体発光素子の実電流値は１５０ｍＡとした。
【００４２】
＜印加工程＞
このようにして製造した半導体ウェハ中の発光素子に対して、プローブテスタを用いてパルス印加を行った。プローブの片方を発光素子のn電極へ、もう片方をp電極へ接触させ、各発光素子に対して正極性パルスを印加した。印加電流は３００ｍＡとし、１回の印加時間は１ｍｓとした。
【００４３】
＜停止工程＞
上記印加工程の後、電流印加を停止する停止工程を行った。この停止工程における保持時間は、９０００μｓとした。
【００４４】
＜繰り返し＞
印加工程および停止工程を繰り返し行った。この時、総繰り返し時間は５ｓとした（印加工程を５００回、停止工程を５００回行った。）。
【００４５】
＜通電状態の確認；歩留り（％）の算出＞
繰り返し工程後のウェハに対して、３Ｖ印加した際の電流値が１０μＡ以下であり、かつ−５Ｖ印加した際の電流値が−１μＡ以下のものを良品として、良品・不良品の判別を行い、歩留り（パルス印加を行っても劣化しなかった発光素子の割合）を算出した。
【００４６】
＜実使用の評価：半導体発光素子の耐久性試験（劣化率の算出）＞
上記方法で通電状態を確認し、良品・不良品の目星をつけたウェハをレーザースクライブにより切断することで半導体発光素子を得た。上記通電状態の確認で良品と判断した半導体発光素子を、温度２５℃において１５０ｍＡの電流を５００時間連続して印加した際の光出力値の経時変化を測定した。本試験によって発光素子の連続通電試験における劣化率（連続通電中に光出力が急激に低下したものの割合；良品と判断したものの内、本試験で光出力が低下したものの割合）を算出した。つまり、劣化率が低ければ低いほど良品の半導体発光素子を選択できたことを示す。
【００４７】
以上の印加工程、停止工程の条件、通電状態の確認における歩留り、耐久試験の劣化率を表１にまとめた。
【００４８】
実施例２〜４、比較例１
実施例１において、印加工程の印加電流を６００ｍＡ（実施例２）、９００ｍＡ（実施例３）、１０００ｍＡ（実施例４）、１５０ｍＡ（比較例１）とした以外は、実施例１と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表１に示した。
【００４９】
【表１】
0006692646.tif 000002
【００５０】
印加電流値を実電流値より高くした実施例１〜４では、劣化率（良品と判断したものが劣化する割合）が比較例１（印加電流値と実電流値とが等しい）よりも低いことが明らかであった。印加電流値が高い実施例４においては、歩留り自体は低い値となったが、劣化率を０とすることができた。印加電流値と実電流値との比を２〜６倍としたものは、歩留りも高く、歩留りと劣化率とを乗じた真の不良品の割合が低いことが分かった。
【００５１】
実施例５、６
実施例２において、各印加工程の印加時間を１００ｍｓ（実施例５）、１０００ｍｓ（実施例６）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表２に示した。
【００５２】
【表２】
0006692646.tif 000003
【００５３】
実施例５、６のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、印加時間を１００ｍｓ以下とすることで発光素子の歩留まりを高く保つことができた。
【００５４】
実施例７〜９
実施例２において、停止工程の保持時間を１μｓ（実施例７）、１００μｓ（実施例８）、５０００μｓ（実施例９）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表３に示した。
【００５５】
【表３】
0006692646.tif 000004
【００５６】
実施例７〜９のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、保持時間を１００μｓ以上とすることで歩留まりを高く保つことができた。
【００５７】
実施例１０〜１２
実施例２において、総印加時間を１ｓ（実施例１０）、１０ｓ（実施例１１）、２０ｓ（実施例１２）とした以外は、実施例２と同様の方法でウェハを作製、評価し、得られた半導体発光素子の劣化率を求めた。結果を表４に示した。
【００５８】
【表４】
0006692646.tif 000005
【００５９】
実施例１０〜１２のいずれの場合でも、比較例１と比較して劣化率を抑制することができた。また、総繰り返し時間を１０ｓ以下とすることで歩留まりを高く保つことができた。
【符号の説明】
【００６０】
１  ウェハ
２  基板
３  ｎ型層
４  活性層
５  ｐ型層
６  メサ構造
７  ｎ電極
８  ｐ電極
９  III族窒化物半導体発光素子
【図１】
0006692646.tif 000006
【図２】
0006692646.tif 000007
【図３】
0006692646.tif 000008