(57)【特許請求の範囲】
【請求項１】
電子回路の隣接するＮ個の同一のブロックの整列した連なりの前記ブロックのそれぞれに、前記ブロックの整列軸に沿って前記Ｎ個のブロックを通過する導電信号線であって、前記Ｎ個のブロックのそれぞれを通過することにより基本遅延Δｔをもたらす、導電信号線によって、デジタル信号を分配するための方法であって、前記方法が、
インデックス信号（ＩＤ）を、前記Ｎ個のブロックを通して、各ブロックを通過する際にインデックス値をインクリメントまたはデクリメントしながら伝播させることによる、前記ブロックの自動インデクシングであって、前記自動インデクシングが、前記連なりの前記Ｎ個のブロックのそれぞれについて、それぞれのインデックス値を設定する、自動インデクシングと、
デジタル信号用の導電線と前記デジタル信号の印加用の内部電気ノードとの間にある各ブロックの入力に加えられる信号タイミング遅延であって、前記加えられるタイミング遅延の時間が、導電線に導入されたブロックを通過するための基本遅延Δｔに対応する基本時間Δｔのインクリメント分の差があるＮ個の異なるタイミング遅延の時間から、このブロックのために設定された前記インデックス値によって選択される、信号タイミング遅延と、
を含むことと、
前記タイミング遅延が、いずれのブロックでも同一であり、各ブロックに１つの信号タイミング遅延回路によって実装され、前記信号タイミング遅延回路が、前記ブロックの前記入力と前記内部電気ノードとの間に接続され、かつ前記Ｎ個のタイミング遅延の時間を供給するためにＮ個の遅延回路を備え、前記遅延回路がそれぞれ、前記ブロックの前記入力と、Ｎ本の入力チャネルおよび１本の出力チャネルを有するマルチプレクサのそれぞれの入力チャネルとの間に接続され、前記出力チャネルが、前記ブロックの前記内部電気ノードに接続され、前記ブロックのために設定された前記インデックス値が、入力チャネル選択入力（Ｓｅｌ（ｖｊ））として前記マルチプレクサに印加され、前記方法が、任意のｊについて、ｊが１からＮの整数であり、それぞれの導電線が送信し、前記連なりのｊ−１個の先行するブロックを通過した後、前記連なりの第ｊのブロック（Ｂｊ）の入力で受信したデジタル信号が、第（ｊ＋１）ブロックの前記対応するタイミング遅延よりもΔｔだけ長いタイミング遅延、または第（ｊ−１）のブロックの前記対応するタイミング遅延よりもΔｔだけ短いタイミング遅延で、この第ｊのブロック（Ｂｊ）の前記内部電気ノードに印加されるようになっていることと、
を特徴とする、方法。
【請求項２】
Ｍ個のデジタル信号の分配に適用され、Ｍが少なくとも１に等しい整数であり、前記Ｍ個のデジタル信号のそれぞれが、前記連なりの前記Ｎ個のブロックのそれぞれにある対応する内部電気ノードに分配され、前記連なりの前記Ｎ個のブロックのそれぞれにおける前記Ｍ個のデジタル信号のそれぞれの前記タイミング遅延が、前記Ｎ個のブロックのそれぞれにあるＭ個の同一の信号タイミング遅延回路によって供給され、Ｎ個の遅延から遅延を選択する前記インデックス信号（ＩＤ）を受信することを特徴とする、請求項１に記載の分配方法。
【請求項３】
前記連なりの前記Ｎ個のブロックを通過するＮ本の導電線によるＮ個のデジタル信号の分配に適用され、前記Ｎ個のデジタル信号のそれぞれが、Ｎ個のブロックの前記連なりのそれぞれの単一のブロックの内部電気ノードに印加され、前記方法が、各ブロックの内部でＮ個の入力パッドｉ１からｉＮとＮ個の出力パッドｏ１からｏＮとの間において、いずれのブロックでも同一である前記Ｎ個の信号をルーティングすることをさらに含み、同じランクの入力パッドと出力パッドとの前記ルーティングは、前記Ｎ個のブロック上に整列され、ブロックのＮ個の出力パッドが、次のブロックのＮ個の入力パッドに対応して接続され、各ブロックの内部にある前記ルーティングが、
前記ブロックの第１の入力パッド（ｉ１）が、前記ブロックの信号タイミング遅延回路の入力に接続され、
前記ブロックの他のＮ−１個の入力パッド（ｉ２からｉＮ）が、前記ブロックの最初のＮ−１個の出力パッド（ｏ１からｏＮ−１）に接続されて、ランクｋである入力パッドがランクｋ−１の出力パッドに接続されるようにされ、ここで、ｋ＝２からＮであり、
前記ブロックの第Ｎの経路の出力パッド（ｏＮ）を内部参照電圧として参照する
ようになっていることを特徴とする、請求項１に記載の分配方法。
【請求項４】
前記インデックス信号が、前記デジタル信号と同じ方向に伝播する場合、各ブロックを通過すると１単位だけインクリメントされる、または反対方向に伝播する場合、１単位だけデクリメントされる、請求項１〜３のいずれか一項に記載の分配方法。
【請求項５】
隣接するＮ個の同一のブロックの少なくとも１つの整列した連なりと、前記ブロックの整列軸に沿って前記Ｎ個のブロックを通過する１本以上の導電信号線と、を有し、デジタル信号を前記ブロックのそれぞれの内部電気ノードに送信するために、前記連なりの前記Ｎ個のブロックのそれぞれの入力に少なくとも１つのデジタル信号を印加できるようにする、電子回路であって、各ブロックが、
前記連なりの前記Ｎ個のブロックのそれぞれについて、それぞれのインデックス値を設定するために、前記ブロックを通過する際に前記インデックス値をインクリメントまたはデクリメントしながら、インデックス信号（ＩＤ）を受信し、前記Ｎ個のブロックを通して伝播させるためのインデックス信号入力と、
各ブロックに１つの信号タイミング遅延回路であって、各ブロックで同一であり、前記ブロックの前記入力と前記ブロックの前記内部電気ノードとの間に接続され、前記信号タイミング遅延回路が、導電線に導入されたブロックを通過するための基本遅延Δｔに対応する基本時間Δｔのインクリメント分の差がある一連のＮ個の異なるタイミング遅延の時間を供給するために、Ｎ個の遅延回路を備える、信号タイミング遅延回路と、
を備え、
前記Ｎ個の遅延回路がそれぞれ、前記ブロックの前記入力と、Ｎ本の入力チャネルおよび１つの出力チャネルを有するマルチプレクサのそれぞれの入力チャネルとの間に接続され、前記出力チャネルが前記ブロックの前記内部電気ノードに接続され、Ｎ個から遅延を選択するために、前記ブロックのために設定された前記インデックス値が入力チャネル選択入力（Ｓｅｌ（ｖｊ））として前記マルチプレクサに印加され、
ブロックの前記連なりにおけるランクｊのブロックについて、ｊが１からＮの整数であり、それぞれの導電線が送信し、前記連なりのうちのｊ−１個の先行するブロックを通過した後、このランクｊのブロックの入力で受信したデジタル信号が、ランクｊ＋１前記ブロックにおいて加えられた遅延に対してΔｔだけインクリメントした遅延、またはランクｊ−１の前記ブロックにおいて加えられた遅延に対してΔｔだけデクリメントした遅延で、このブロックの前記内部電気ノードに印加されるようにする、
ことを特徴とする、電子回路。
【請求項６】
前記連なりの前記Ｎ個のブロックを通してＭ個の異なるデジタル信号を運ぶＭ本の導電線を備え、前記デジタル信号が、Ｍ個の同一の信号タイミング遅延回路を通して前記連なりの前記Ｎ個のブロックのそれぞれにあるＭ個の内部電気ノードに印加され、前記Ｎ個のブロックのそれぞれにある前記Ｍ個の信号タイミング遅延回路が同じインデックス信号を受信する、請求項５に記載の電子回路。
【請求項７】
前記ブロックが、Ｎ個の異なるデジタル信号を受信し、これに基づいて、前記ブロックの前記信号タイミング遅延回路によって、ランクｊの単一の信号をランクｊのブロックの内部電気ノードに印加する必要があり、前記ブロックが、各ブロックの内部で前記ブロックのＮ個の入力パッドｉ１からｉＮとＮ個の出力パッドｏ１からｏＮとの間で、前記Ｎ個のデジタル信号をルーティングするための回路をさらに備え、同じランクの入力パッドと出力パッドとのルーティングが、Ｎ個のブロック上に整列され、ブロック上のＮ個の出力パッドのそれぞれが、次のブロックの同じランクの入力パッドに接続され、前記ルーティングするための回路が、前記連なりの前記Ｎ個のブロックのそれぞれにおいて同一であり、
前記ブロックの第１の入力パッド（ｉ１）が、前記ブロックの信号タイミング遅延回路の入力に接続され、
前記ブロックの他のＮ−１個の入力パッド（ｉ２からｉＮ）が、前記ブロックの最初のＮ−１個の出力パッド（ｏ１からｏＮ−１）に接続されて、ランクｋである入力パッドがランクｋ−１の出力パッドに接続されるようにされ、ここで、ｋ＝２からＮであり、
前記ブロックの第Ｎの経路の出力パッド（ｏＮ）を内部参照電圧として参照する、
ようになっている、請求項５に記載の電子回路。
【請求項８】
前記連なりの前記Ｎ個のブロックが、前記インデックス信号をインクリメントするための回路を備え、前記回路が、前記インデックス信号が前記デジタル信号と同じ方向に伝播する場合は、インクリメント回路であり、反対方向に伝播する場合は、デクリメント回路である、請求項５〜７のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模半導体集積回路における電気信号の分配に関し、より具体的には、大規模半導体集積回路におけるデジタル電気信号の分配に関する。本発明は、特に、大規模イメージセンサに適用される。
【背景技術】
【０００２】
半導体集積回路の製造では、リソグラフィ技法、特に、フォトリソグラフィ技法を用いて、回路の様々な階層（層）を作成する。階層毎に、対応するマスクがある。
【０００３】
最新の技法を用いた場合、１回の露光で作ることができる回路の最大サイズは、マスクの露光フィールドの最大サイズ（この最大サイズはレチクルのサイズによって決まる）によって決まり、約２４ｍｍ〜３０ｍｍである。
【０００４】
より大きいサイズの回路を作成するために、マスクのつなぎ合わせと呼ばれるリソグラフィ技法が使用され、これにより、作成する回路表面全体をカバーできる。したがって、そのために、回路の設計図を複数の基本部分に分割することが必要となる。基本部分ごとに、対応する一式のリソグラフィマスクがある。回路が複数の同一の基本部分を含む場合、単一の一式のマスクを、回路の直交する軸に沿って、連続して作成すべき同一の複製ができるまで何度も再配置しながら使用する。
【０００５】
この技法は、特に、産業イメージングまたは航空宇宙の分野において使用されるイメージセンサなどの、大規模イメージセンサの製造に適用される。特に、大規模センサの光検出ピクセルのマトリクスは、こうした、同一の基本部分への分割に適している。以後、本明細書において、基本ブロック、または単に「ブロック」という場合、所与の電子機能のための設計図面（「設計図」）という意味であり、所与の電子機能とは、つまり、特定の信号入力および信号出力を有する回路の特定の部分であり、特定の信号入力および信号出力は、それぞれ、他の基本ブロックの信号出力および入力であり、各基本ブロックは、ブロックの製造過程でマスクのつなぎ合わせと呼ばれるフォトリソグラフィ技法を用いて互いに接続される、と理解されたい。
【０００６】
電子回路は、半導体回路基板上において実質的に矩形の表面領域を占めていることに留意されたい。回路は、この表面領域の直交する軸に沿って、基本ブロックに分割される。これらの２本の軸の一方および／または他方に沿って、マスクの精密な繰り返しが実現され、これらの２本の直交する軸に沿って、回路の基本ブロックの様々な設計図面（設計図）が記される。ブロックには、一式のリソグラフィマスクになる、対応する設計図面があり、回路の製造ステップ毎に１枚のマスクがある。各ブロックは、同様に、回路基板上に記された矩形の表面領域の一部であり、この矩形の最大サイズは、使用するレチクルの最大サイズに対応する。
【０００７】
図１に、大規模回路に関して、回路の軸ｘに沿って基本ブロックに分割する例を示す。紙面の左から右へと連続的に、ブロックＡと、Ｎ個の同一のブロックＢの連なりと、別のブロックＣと、がみられる。例として、再びイメージセンサを例に取ると、複数のブロックＢは、マトリクスの複数組の光検出セル（ピクセル）に対応し、両側にある、周囲のブロックＡとブロックＣとは、デジタル制御を供給するための機能または信号をピクセルに割り当てるための機能に対応し得る。信号が１つのブロックから別のブロックへと移動する導体が確実に連続になるようにするために、マスクの領域は、連続するブロック間をカバーする領域に規定される。これらの態様は、当業者には周知である。
【０００８】
この大規模回路の状況で生じる問題は、これらのＮ個ブロックを通過する導電線によって、Ｎ個の同一のブロックのそれぞれに印加されるデジタル信号が、導電線の長さによる導電線の時定数に起因して、Ｎ個のブロックのそれぞれに同時に到着しないことである。
【０００９】
図１に、ブロックＡによって供給され、軸ｘに対して平行に配置された電気配線ＬｃによってＮ個のブロックＢのそれぞれに印加される、信号Ｓｃを示す。ブロックＣによって供給され、別の電気配線Ｌｃ’によってＮ個のブロックＢに印加される、別の信号Ｓｃ’もみられる。
【００１０】
信号Ｓｃは、方向Ｘに伝播する。信号Ｓｃは、まず、第１のブロックＢの入力に到達し、第１のブロックＢを通過し、次いで、第２のブロックＢの入力に到達し、第２のブロックＢを通過し、以下、第ＮのブロックＢの入力に到達するまで同様に伝播する。各ブロックでは、ブロックの入力で受信した信号Ｓｃを、この信号のために設けられたブロックの内部電気ノードに伝達する。この、ブロックの入力から内部ノードへの信号伝達を、図中に矢印で示す。Δｔは、ブロックＢの入力から次のブロックＢの入力までの、ブロックＢを通過する基本時間を示すために用いられる。また、Δｉは、ブロックの信号入力Ｓｃから内部ノードまでの、信号伝達の基本時間を示すために用いられる。これらの基本時間は、時定数と、信号をブロックに分配および伝達する線の長さとのみに依存する、既知の固有の時間である。したがって、信号Ｓｃがブロックのそれぞれの内部ノードに到達する瞬間を、この信号が第１のブロックの入力に到達した時刻ｔ０に対して決定できる。より正確には、また、図２および図３を参照すると、Ｂｊは、左から右に移動する、Ｎ個のブロックの連なりにおけるランクｊのブロックを示すために用いられ、ここで、ｊは、１からＮまでの整数である。ＩＮｃｊは、信号Ｓｃを分配する線Ｌｃのための、このブロックＢｊ上の入力点を示すために用いられる。Ｎｄｊは、信号Ｓｃが伝達される、ブロックＢｊの内部ノードを示すために用いられる。さらに、ｔ０は、ブロックＢ１の入力点ＩＮｃ１における信号Ｓｃの到着時刻を示すために用いられる。
【００１１】
入力点ＩＮｃｊにおいて、信号Ｓｃは、時刻ｔ０に対して、（ｊ−１）にΔｔを乗じて（先行するｊ−１個のブロックの通過）Δｉ（ＩＮｃｊとＮｄｊとの間の伝播）を加えたものに等しい遅延を示している。この遅延において、回路のクロック周期の観点から、Δｔ成分は無視できない。例として、２つの連続する同一のブロックの入力間の線Ｌｃの長さが２０ｍｍ（ブロックの幅に対応）の場合、現在の技術を用いると、関連する基本時間Δｔは、５ナノ秒に達し得る。５０メガヘルツのクロック周波数で動作する回路では、第１のブロックにおける到着時刻ｔ０に対する、第５のブロックの入力における、信号Ｓｃの累積遅延は、約１クロック周期となる。Ｎ＝５個以上の連続する同一のブロックの場合には、信号Ｓｃは、同じクロック周期内にＮ個のブロックに到達しない。
【００１２】
このように、少なくとも８〜１０個の連続する同一のブロックを備え得る、大規模回路では、Ｎ個の同一の基礎ブロックの連なりの配線に沿った遅延は、回路の動作クロック周波数の観点から無視できず、これらのブロックの信号／処理動作の同期に関して課題をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、この同期の課題を解決することである。
【００１４】
課題は二重となっている。様々な同一の基本ブロックが、デジタル信号を同時に、つまり、同じクロック周期内に受信することがわかる。さらに、上記信号が、Ｎ個の同一のブロックの同一の性質を維持する遅延管理回路によって、Ｎ個の同一のブロックのそれぞれで取得される。
【００１５】
この課題は、連続するＮ個のブロックのそれぞれに同時に印加する必要がある、図１および図２の信号Ｓｃなどのデジタル信号の分配と、Ｎ個のデジタル信号のそれぞれをＮ個のブロックの連なりのうちのそれぞれのブロックに印加する、ただし、Ｎ個のブロックに同時刻に印加する必要がある、Ｎ個のデジタル信号の分配との両方のケースに関する。第１のケースは、イメージセンサのピクセルの初期化、統合、転送、および読み出しの様々なフェーズを制御するための信号などの、ブロックの動作を制御するデジタル信号に対応し得る。さらに、これらの信号は、連なりのブロックのそれぞれにすべて同時に到達する必要がある。さらに、第２のケースは、データであるデジタル信号に対応し得る。さらに、これらのデータはそれぞれ、Ｎ個のブロックの連なりのうちのそれぞれのブロックによって、ただし、これらのＮ個のブロックにおいて同じ瞬間に考慮に入れる、または処理する必要がある。
【課題を解決するための手段】
【００１６】
信号Ｓｃを分配するための線Ｌｃに関連する時定数は、連なりのＮ個の同一のブロックの内部ノードへの印加の瞬間に、一定のΔｔの間隔の段、つまり、オフセットを生じる。このことを図４に示す。ｔ０が、ブロックＢ１の入力ＩＮｃ１における信号Ｓｃの受信時刻である場合、この信号は、このブロックＢ１の内部ノードＮｄ１において、ｔ１＝Δｉの時に受信され、時間Δｔだけ後で、すなわち、ｔ２＝ｔ１＋Δｔ＝Δｉ＋Δｔの時に、次のブロックＢ２の内部ノードＮｄ２において受信され、ブロックＢｊの内部ノードＮｄｊにおいて、時刻ｔｊ＝Δｉ＋（ｊ−１）Δｔの時に受信され、ブロックＢＮの内部ノードＮｄＮにおいて、時刻ｔＮ＝Δｉ＋（Ｎ−１）Δｔの時に受信される。
【００１７】
本発明では、この段をなくすことが望ましい。信号Ｓｃを、すべての内部ノードに同時に、すなわち時刻ｔｆに印加する必要性がある。これは、少なくとも最後のブロックが、それ自体、信号を内部ノードで受信できるようになるまで、内部ノードに信号を印加するタイミングを遅延させることの問題である。しかしながら、これは、このタイミング遅延を、Ｎ個のブロックの設計図の同一の性質を維持しながら、Ｎ個の同一のブロックのそれぞれにおいて実現することの問題である。つまり、タイミング遅延回路は、同じ単一の一式のマスクの精密な繰り返しによって、各ブロックにおいて、または各ブロックについて、実現され得る必要がある。この技術的課題を克服するために、本発明は、巧みにも、回路に固有の時間であり、回路の動作周波数の観点から無視できる、各ブロック内で内部ノードに信号を伝達するための基本時間Δｉを、ブロックの入力からブロックの内部ノードに信号を伝達するための経路上に配置されたタイミング遅延回路が課す所定の時間と置き換えることと、基本時間Δｔのインクリメント分の差がある、Ｎ個の異なるタイミング遅延に対応するＮ個の遅延した信号を供給するようにタイミング遅延回路を設けることと、Ｎ個のブロックを通って伝播し、各ブロックを通過する際にインクリメントまたはデクリメントされるインデックス信号によって、着目するブロックに適用可能なタイミング遅延に対応する遅延させた信号を選択することと、を提案する。
【００１８】
このように、本発明により設計されたタイミング遅延回路は、ブロックのランクに関係なく、ブロックのそれぞれに適用され、検討中のブロックのインデックスの値によって、このブロックのタイミング遅延回路の出力が選出される。一般的に、ブロックＢ１は、信号Ｓｃのタイミング遅延が最も長く、ブロックＢＮは、信号Ｓｃのタイミング遅延が最も短い。
【００１９】
よって、このタイミング遅延回路は、同じ一式のマスクを用いて、Ｎ個のブロックＢｊのそれぞれについて実現され得る。この一式のマスクは、実際には、タイミング遅延回路をブロックＢの回路に組み込む場合、ブロックＢ自体のために規定した一式のマスクであってもよい。あるいは、タイミング遅延回路が別の基本回路ブロック、例えば、ブロックＢに分配する複数の信号のタイミングを遅延させるために、複数のタイミング遅延回路を１つにまとめたブロックの定義の一部を形成する場合、独自の一式のマスクであってもよい。本発明はまた、ブロックの整列軸に沿ってＮ個のブロックを通過する導電信号線であって、Ｎ個のブロックのそれぞれを通過することにより基本遅延Δｔをもたらす、導電信号線と、対応する電子回路とによって、電子回路の隣接するＮ個の同一のブロックの整列した連なりのうちのブロックのそれぞれにデジタル信号を分配するための方法に関する。
【００２０】
本発明は、
インデックス信号を、Ｎ個のブロックを通して、各ブロックを通過する際にインデックス値をインクリメントまたはデクリメントしながら伝播させることによる、ブロックの自動インデクシングであって、上記自動インデクシングが、連なりのＮ個のブロックのそれぞれについて、それぞれのインデックス値を設定する、自動インデクシングと、
信号用の導電線と上記信号の印加用の内部電気ノードとの間にある各ブロックの入力に加えられる信号タイミング遅延であって、加えられるタイミング遅延の時間が、導電線に導入されたブロックを通過するための基本遅延Δｔに対応する基本時間Δｔのインクリメント分の差があるＮ個の異なるタイミング遅延の時間から、このブロックのために設定されたインデックス値によって選択される、信号タイミング遅延と、
タイミング遅延が、いずれのブロックでも同一であり、各ブロックに１つのタイミング遅延回路によって実装され、タイミング遅延回路が、ブロックの入力と内部ノードとの間に接続され、かつＮ個のタイミング遅延の時間を供給するためにＮ個の遅延回路を備え、上記遅延回路がそれぞれ、ブロックの入力と、Ｎ本の入力チャネルおよび１本の出力チャネルを有するマルチプレクサのそれぞれの入力チャネルとの間に接続され、上記出力チャネルが、ブロックの内部ノードに接続され、ブロックのために設定された上記インデックス値が、入力チャネル選択入力としてマルチプレクサに印加され、上記方法が、任意のｊについて、ｊが１からＮの整数であり、それぞれの導電線が送信し、連なりのｊ−１個の先行するブロックを通過した後、連なりの第ｊのブロックの入力で受信したデジタル信号が、第（ｊ＋１）ブロックの対応するタイミング遅延よりもΔｔだけ長いタイミング遅延、または第（ｊ−１）のブロックの対応するタイミング遅延よりもΔｔだけ短いタイミング遅延で、このブロックの内部ノードに印加されるようになっていることと、
を特徴とする。
【００２１】
Ｍ個のデジタル信号の分配に適用された場合、Ｍが少なくとも１に等しい整数であり、Ｍ個のデジタル信号のそれぞれが、連なりのＮ個のブロックのそれぞれにある対応する内部電気ノードに分配され、Ｎ個のブロックのそれぞれにあるＭ個の同一のタイミング遅延回路が設けられ、Ｎ個の遅延から遅延を選択するインデックス信号を受信する。
【００２２】
連なりのＮ個のブロックを通過するＮ本の導電線によるＮ個のデジタル信号の分配に適用された場合、Ｎ個のデジタル信号のそれぞれが、Ｎ個のブロックの連なりのそれぞれの単一のブロックの内部電気ノードに印加され、各ブロックの内部でＮ個の入力パッドとＮ個の出力パッドとの間において、いずれのブロックでも同一であるＮ個の信号をルーティングすることをさらに含み、同じランクの入力パッドと出力パッドとのルーティングは、Ｎ個のブロック上に整列され、ブロックのＮ個の出力パッドが、次のブロックのＮ個の入力パッドに対応して接続され、各ブロックの内部にある上記ルーティングが、
ブロックの第１の入力パッドが、ブロックのタイミング遅延回路の入力に接続され、
ブロックの他のＮ−１個の入力パッドが、ブロックの最初のＮ−１個の出力パッドに接続されて、ランクｋである入力パッドがランクｋ−１の出力パッドに接続されるようにされ、ここで、ｋ＝２からＮであり、
ブロックの第Ｎの経路の出力パッドは内部参照電圧を参照する、
ようになっている。
【００２３】
本発明の一実施形態では、インデックス信号が、デジタル信号と同じ方向に伝播する場合、各ブロックを通過すると１単位だけインクリメントされる、または反対方向に伝播する場合、１単位だけデクリメントされる。
【００２４】
添付の図面を参照しながら、本発明の他の特徴および利点を以下の詳細な説明に示す。
【図面の簡単な説明】
【００２５】
【図１】既に説明した図であるが、２つの周囲ブロックの間にＮ個の同一のブロックの連なりを有する、連続するブロックからなる１つの列へと回路を分割した概略図である。
【図２】既に説明した図であるが、ブロックの通過のための固有の基本時間Δｔと、信号をブロックの内部ノードに伝達するためのΔｉとを示した図である。
【図３】ブロックのランクに応じた、各ブロック内部における信号の印加のタイミング遅延に関する本発明による原理を示した図である。
【図４】図１のＮ個の同一のブロックの連なりに分配された信号Ｓｃの受信時刻に関するタイミングオフセットを示すタイミング図である。
【図５】Ｎ個のブロックにおける信号Ｓｃの受信時刻の同期を可能にする、本発明によるタイミング遅延の原理を示すタイミング図である。
【図６】本発明による、各ブロックが信号タイミング遅延回路を組み込んだ、Ｎ個の同一のブロックの連なりを示す図である。
【図７】本発明によるタイミング遅延回路の詳細図である。
【図８】それぞれがＮ個のブロックのそれぞれに同時に印加される必要がある、複数の異なる信号のタイミング遅延への本発明の応用の図である。
【図９】各信号が、連なりのＮ個の同一のブロックからそれぞれのブロックに同時に印加される必要がある、Ｎ個の異なる信号のタイミング遅延に本発明の別の応用の図である。
【発明を実施するための形態】
【００２６】
本発明は、各ブロックで同一の設計のデジタル信号のためのタイミング遅延回路を各ブロックに提供する。回路は、ブロックの入力で受信した信号が対応する内部ノードへ印加される時刻を、Ｎ個の同一のブロックの連なりにおけるブロックのランクによって決まる所定の時間だけ、遅延させるように設計されている。「内部ノード」の用語は、この信号がこのブロックの要素に印加される点を意味し、（制御信号の場合）このブロックの要素において、信号が、対応する期待される効果を始動もしくは生起させる、または（データ信号の場合）このブロックの要素が、この信号を処理する。
【００２７】
図５に、本発明によるタイミング遅延回路の動作を簡単に示す。本タイミング遅延回路によって、信号Ｓｃは、連なりのＮ個のブロックのそれぞれの内部ノードＮｄｊに同時刻ｔｆに到達する。この時刻ｔｆは、ｔ０＋Δｉ＋Δｆに等しい、つまり、信号Ｓｃは、信号が第１のブロックの入力に到達する時刻ｔ０に対して、全く同一の遅延Δｉ＋Δｆですべての内部ノードに到達し、その際、Ｎ個のブロックの同一の性質をさらに維持している。
【００２８】
本発明によれば、タイミング遅延回路は、Ｎ個のブロックの連なりにおけるブロックのランクｊに応じて、またブロックを通過するための固有の基本時間Δｔに応じてその長さをモジュール式とする追加的な遅延を、Ｎ個のブロックのそれぞれに課すように設計されている。Δｆｊは、ブロックのランクに応じて、このモジュラー式タイミング遅延時間を示すために用いられる。Ｎ個の同一のブロックには、Ｎ個の異なるタイミング遅延時間Δｆ１，・・・Δｆｊ・・・ΔｆＮがあり、これらの時間は、ブロックを通過して導電線に入るための基本遅延Δｔに対応する基本時間Δｔのインクリメント分の差がある。
【００２９】
タイミング遅延回路を設計して、ランクｊのブロックＢｊの内部ノードにおける信号Ｓｃの到達を、（Ｎ−ｊ＋１）と固有の基本時間Δｔとの積に等しい時間Δｆｊだけ意図的に遅延させる実施形態を例に取って、本発明を以下に詳述する。
【００３０】
図３に、各ブロックＢｊにおける、着目するブロックのランクｊに応じた、対応する信号Ｓｃに関するタイミング遅延回路の作用を示す。ランク１（ｊ＝１）の第１のブロックでは、タイミング遅延回路ＭＵＸ−ＤＥＬ１は、Ｎ＊Δｔに等しい時間Δｆ１を加える。ランクｊのブロックでは、タイミング遅延回路ＭＵＸ−ＤＥＬｊは、（Ｎ−ｊ＋１）＊Δｔに等しい時間Δｆｊを加える。ランクＮ（ｊ＝Ｎ）のブロックでは、タイミング遅延回路ＭＵＸ−ＤＥＬＮは、１＊Δｔに等しい時間ΔｆＮを加える。
【００３１】
最後に、信号Ｓｃは、すべてのノードＮｄ１，Ｎｄ２，・・・ＮｄＮに同時刻ｔｆに到達する（図３および図５）。
【００３２】
本発明のタイミング遅延回路がブロックのそれぞれに意図的に課すこのモジュラー式遅延には、タイミング遅延回路の前および／もしくは後にある導電線要素、またはタイミング遅延回路を構成する回路要素間にある導電線要素の特性に関連する、「固有の」内部遅延が加えられる。説明の繰り返しとならないように、この固有の遅延を引き続きΔｉで示し、この固有の遅延Δｉの長さは、ブロックを通過するための固有の時間Δｔの観点から、そしてより重要な、Δｔの倍数である、タイミング遅延回路が加える意図的なモジュラー式遅延Δｆｊの観点から、そのまま無視できるものとする。
【００３３】
ここで、図６および図７を参照しながら、本発明によるタイミング遅延回路を説明する。ΔｆＩＤは、着目するブロックにおいてタイミング遅延回路が加えるモジュール式の遅延を示すために用いられ、ＩＤは、インデックスがタイミング遅延を印加する信号と同じ方向に伝播するのか反対方向に伝播するのかに応じて、各ブロックを通過する際にインクリメントまたはデクリメントされながら、Ｎ個のブロックを通って伝播する、インデックス信号を示すために用いられる。図６および図７では、インデックス信号ＩＤは、信号Ｓｃと同じ方向に伝播し、例えば加算器により、各ブロックにおいて１単位（＋１）ずつインクリメントされる。
【００３４】
インデックス信号は、数ビットで符号化されたデジタルデータである。連なりのうちのブロックの数Ｎが１０に等しい場合、４ビットあれば十分である。この信号は、図面では１本の配線で表されているが、実際には、この線には、データビットの数だけ導体が備わる。このインデックス信号は、初期値で第１のブロックに印加される。本例では、この初期値はゼロ（０）である。この値は、ブロックの入力においてインクリメントされ、このインクリメントされた値が、ブロックのタイミング遅延回路の選択入力Ｓｅｌ（ｖｉ）に印加され、次のブロックの入力に送信される。よって、本例における決まりに従って、タイミング遅延回路においてモジュール式遅延を選択するために使用されるインデックス値ＩＤは、ブロックのランクｊと同様に、信号Ｓｃの伝播方向に１からＮまで変化する。
【００３５】
インデックス信号ＩＤは、各ブロックにおいて印加可能な遅延を選択できるように、すべてのブロックに対して（すべてのブロックについて）設定される。例として、この、インデックス信号の設定は、電子回路の初期化フェーズ中に実現される。
【００３６】
図６および図７を参照して、上述の表記や伝播方向に関する決まりと併せて、本発明の一実施形態をより具体的に説明する。本発明の範囲から逸脱することなく、他の決まりに基づく他の実施形態も可能である。例えば、ブロックの入力で受信したインデックス値を選択入力としてブロックのタイミング遅延回路に印加でき、このインデックスをインクリメントした値を次ブロックに送信できる。このケースでは、値ＩＤは、０からＮ−１まで変わる選択として使用される。インデックス値を、信号の伝播とは反対方向に伝播させることもできる。対応する例を後述する。
【００３７】
ここで図６および図７を参照する。本発明によるタイミング遅延回路が、連なりのＮ個のブロックのそれぞれに埋め込まれている。ＭＵＸ−ＤＥＬｊと記されたＮ個の回路があり、ここで、ｊは、１からＮの整数であり、すべて厳密に同一であり、同じ一式のフォトリソグラフィマスクから製造されている（製造可能とされている）。
【００３８】
本発明によるタイミング遅延回路ＭＵＸ−ＤＥＬｊは、並列なＮ個の遅延回路と、１本の出力チャネルに対してＮ本の入力チャネルを有するマルチプレクサと、を備える（図７）。各遅延回路の出力は、マルチプレクサのそれぞれの入力チャネルに接続されている。さらに、タイミング遅延回路は、ブロックとインターフェースする、２つの入力および信号出力、すなわち、
−信号ＳｃをＮ個の遅延回路の入力に印加する、ブロックの入力ＩＮｃｊに接続した信号入力ＳＩＮと、
−マルチプレクサの入力チャネルの選択をマルチプレクサの出力チャネルに接続できるようにする、Ｓｅｌ（ｖｊ）で記されている選択入力であって、この入力Ｓｅｌ（ｖｊ）が、インデックス信号ＩＤを受信する、選択入力と、
−マルチプレクサの出力チャネルに対応する信号出力Ｓｏｕｔであって、出力チャネルが、ブロックの内部ノードＮｄｊに接続され、内部ノードが、ブロックにおいて信号Ｓｃを印加するためのノードである、信号出力と、
を有する。
【００３９】
Ｎ個の遅延回路はそれぞれ、ブロックの入力で受信した信号Ｓｃを、異なる時間だけ、本例では、ブロックを通過する基本時間Δｔのそれぞれ１倍、２倍、・・・ｊ倍、・・・Ｎ倍だけ遅延させるようにそれぞれ構成される。
【００４０】
これらのＮ個の遅延回路はそれぞれ、ブロックの信号入力ＩＮｃｊとマルチプレクサのＮ本の入力チャネルｖ１，ｖ２，・・・ｖＮからのそれぞれのチャネルとの間に配置される。これらの遅延回路はそれぞれ、実際には、所望のモジュラー式遅延を得るために適切な方法で設計された、アナログ遅延線、カスケード接続したインバータ、またはＲＣ回路網によって作られる。
【００４１】
本発明によれば、チャネル選択信号Ｓｅｌ（ｖｊ）としてマルチプレクサの入力に印加されるインデックス信号ＩＤによって、各ブロックにおいて、信号ＳｃがＮ個のブロック上を伝播する方向に関連（ｊは、信号Ｓｃの伝播方向において、１からＮまで増加）し、ブロックのランクｊに従って、着目するブロックの入力で受信した信号Ｓｃに印加する必要があるタイミング遅延に対応するマルチプレクサの入力チャネルを選択できる。本例では、ランクｊのブロックのタイミング遅延回路が印加したタイミング遅延は、（Ｎ−ｊ＋１）とΔｔとの積に等しい。
【００４２】
図６および図７に示す実施例では、有用な、インデックス信号の値ＩＤ（選択入力Ｓｅｌ（ｖｊ）として印加されるもの）は、信号Ｓｃの伝播方向において、ｊと同様に変化する、すなわち、１からＮまで変化する。本例では、ｖ１，・・・ｖＮは、マルチプレクサのＮ本の入力チャネルを示すために用いられ、ｖ１は、遅延が最も長いチャネルに対応し、このとき、対応する遅延回路が課すタイミング遅延が、この場合、＋Ｎ＊Δｔに等しく、ｖＮは、遅延が最も短いチャネルに対応し、このとき、対応する遅延回路が課すタイミング遅延は、この場合、＋Δｔに等しい。ランクｊのブロックでは、インデックス信号ＩＤは、回路ＭＵＸ−ＤＥＬｊの選択入力Ｓｅｌ（ｖｊ）上で値ｊに設定され、その結果、チャネルｖｊが選択され、この場合、＋（Ｎ−ｊ＋１）＋Δｔに等しい時間だけ遅延させた信号が供給される。
【００４３】
インデックス信号が、ブロックＮから開始するＮ個のブロックにおいて設定される場合、つまり、信号Ｓｃとは反対方向に伝播することにより、この前提で、インデックス信号は、例えばＮに等しい初期値から、各ブロックにおいて１単位デクリメントしながら伝播する。次いで、図７に描かれている順番とは反対の順番で、マルチプレクサの入力チャネルがＮ個の遅延回路の出力に接続される。すなわち、インデックス信号に従って適切な入力チャネルの選択を回路の出力Ｓｏｕｔに印加できるように、第１のチャネルｖ１は、最も短い遅延＋１＊Δｔに対応し、第ＮのチャネルｖＮは、最も長い遅延＋Ｎ＊Δｔに対応する。
【００４４】
インデックス信号の初期値による、信号の伝播方向による、インクリメントまたはデクリメントの前または後への組み込みによる、およびマルチプレクサのＮ本の入力チャネルのアドレスを考慮した、これらの実施上の配慮事項は、当業者にとっては、よくある変形である。よって、本発明は、より具体的に示される実施形態に限定されるものではない。
【００４５】
特に、すべての場合、インデックス信号は、例えば、図１のブロックＡまたはＣなどの周囲ブロックによって、初期値で供給され、Ｎ個のブロックのそれぞれに設けられたデジタル回路、すなわち、加算器または減算器のために、Ｎ個のブロック上を伝播し、これらのＮ個のブロックのそれぞれについて、対応する有用なインデックス値を設定できるようにする。
【００４６】
図８は、複数の別個の信号、例えば、各信号がそれぞれの配線で同じ伝播方向Ｘで連なりのＮ個のブロックに分配され、かつ各信号がＮ個のブロックのそれぞれにあるそれぞれの内部ノードに印加される、ブロックの様々な動作フェーズを制御するための信号のタイミング遅延への本発明の適用を示している。本例では、Ｍ個の信号Ｓｃ１，Ｓｃ２，・・・ＳｃＭはそれぞれ、それぞれの線Ｌｃ１，Ｌｃ２，・・・ＬｃＭによって、連なりのＮ個のブロックのそれぞれに分配される。
【００４７】
本発明によれば、各ブロックＢｊには、内部で印加する異なる信号の数だけ同一のタイミング遅延回路を備えるタイミング遅延段Ｔｊが設けられている。本例では、各タイミング遅延段Ｔｊは、同じインデックス信号ＩＤですべてが制御される、ＭＵＸ−ＤＥＬｊ１，・・・ＭＵＸ−ＤＥＬｊＭで示されているＭ個のタイミング遅延回路を備え、各遅延回路は、ブロックの入力で受信したＭ個の信号のうちの１つを受信し、ブロックの出力および対応する内部ノード（Ｎｄｊ１，Ｎｄｊ２，・・・ＮｄｊＭ）においてタイミングを遅延させた、対応する信号を供給する。
【００４８】
この場合、本発明によって、様々な制御信号が制御する様々なフェーズのそれぞれを、各ブロックにおいて同時に作動できる。
【００４９】
図９に、本発明の別の応用例を示す。この場合、Ｎ個の異なる信号を、それぞれ同じ伝播方向に、単一のブロックに分配する。この場合、これらのＮ個の信号を、それらのそれぞれのブロックにおいて、（同周期内の）同時刻ｔｆに考慮または処理する必要がある。例として、これらのＮ個の信号は、それら自体がＮ個の同一のブロック、例えば、イメージセンサのＮ個のピクセルブロックを出るデータ信号である。この場合の目的は、Ｎ個の同一のデータ処理ブロックにおいて、これらのＮ個のデータ信号の処理を同期させることである。
【００５０】
よって、１つの信号タイミング遅延回路をブロック毎に設け、Ｎ個のタイミング遅延回路はすべて、１つのブロックから次のブロックへとデクリメントしながら伝播した、インデックス信号ＩＤを受信し、各ブロックに適合する複数のΔｔを含む遅延を選択するために、この信号によって作動される。
【００５１】
さらに、Ｎ個の入力パッドｉ１からｉＮと、Ｎ個の出力パッドｏ１からｏＮとを有する、各ブロックにおけるＮ個の信号のための内部ルーティング回路を設け、ルーティング回路は、どんなブロックでも同一である。Ｎ個の入力パッドおよびＮ個の出力パッドを接続する接続の線のパターンは、同一である。より詳細には、以下の通りである。
【００５２】
各入力パッドは、信号の伝播方向Ｘに、同じランクの出力パッドと整列させる。ブロックのルーティング回路のＮ個の出力パッドのそれぞれを、次のブロックのルーティング回路の同じランクの入力パッドに接続する。パッドのランクは、この場合、信号が伝播する軸に直交する軸に沿って変化する。本例では、パッドのランクは、紙面の下に向かう軸Ｙに沿って増加する。反対方向に変化するのであってもよい。
【００５３】
ランク１の第１の入力パッドｉ１で受信した信号は、着目するブロックのタイミング遅延回路にルーティングされ、スイッチング回路の第２、第３、・・・、第ｋ、・・・第Ｎの入力パッドで受信した信号はそれぞれ、ブロックのルーティング回路の第１、第２、第３、・・・第（ｋ−１）、・・・第（Ｎ−１）の出力パッドにルーティングされる。ルーティング回路の第Ｎの出力パッドは、最後のブロックＢＮのルーティング回路ＲＮの第１の入力パッドに最終的に印加するために、ブロックからブロックへと伝播し、各ブロックにおいて１入力パッドランクだけ移動する、第１の人為的な信号ｚ１を構成する、参照電圧、典型的にはグランドに接続される。各ブロックにおいて、新しい人為的な信号が生成され、着目するルーティング回路の最後の出力パッドｏＮに印加される。実際には、本例では、第１の入力パッドｉ１で受信した信号のタイミング遅延回路へのルーティングは、他のルーティング動作が行われている導体レベルとは異なる回路の導体レベルで行われる。
【００５４】
ランクｊのブロックＢｊについて検討すると、ブロックＢｊのルーティング回路Ｒｊは、このブロックの内部ノードＮｄＮのための信号Ｓｊを、第１の入力パッドｉ１で受信し、これをタイミング遅延回路ＭＵＸ−ＤＥＬｊに印加する。タイミング遅延回路ＭＵＸ−ＤＥＬｊは、分配される残りの（Ｎ−ｊ）個の信号Ｓｊ＋１からＳＮを、それぞれの入力パッドｉ２からｉＮ−ｊ＋１で受信し、その結果、それぞれ出力パッドｏ１からｏＮ−ｊにルーティングする。出力パッドｏ１からｏＮ−ｊは、ｊ−１個の人為的な信号ｚ１からｚｊ−１を、残りの入力パッドｉＮ−ｊ＋２からｉＮで受信し、その結果、それぞれ出力パッドｏＮ−ｊ＋１からｏＮ−１にルーティングする。出力パッドｏＮ−ｊ＋１からｏＮ−１は、第ｊの人為的な信号ｚｊを生成し、出力パッドｏＮに伝達する。
【００５５】
よって、最後のブロックのルーティング回路ＲＮは、このブロックの内部ノードＮｄＮのための信号ＳＮを、第１の入力パッドｉ１で受信し、Ｎ個の人為的な信号ｚ１からｚＮ−１を、他の入力パッドｉ２からｉＮで受信する。ｚ１からｚＮにおけるＮ個の人為的な信号を、出力ｏ１からｏＮに供給する。
【００５６】
したがって、本発明による、どのブロックでも同一であるタイミング遅延回路を有するこのようなルーティング回路と、インデックス信号ＩＤとの組み合わせによって、連なりのＮ個のブロックのそれぞれに、異なる信号を同時かつ同期させて印加することが可能になる。
【００５７】
図９の例では、信号Ｓ１からＳＮとは反対方向に伝播するインデックス信号ＩＤの例を示していることに留意されたい。本例では、初期値は、ブロックＢＮの入力においてＮに設定され、各ブロックを通過するとデクリメントされる。図６のようにインデックスをインクリメントして直接伝播させることもできる。
【００５８】
例として、この、インデックス信号のインクリメント（またはデクリメント）は、加算器（減算器）により実現される。別の非限定的な例では、入力において取り得るＮ個のインデックス値で符号化した、多重化テーブルを使用し、例えば、ブロックによって受信されるインデックス値ＩＤは、Ｎ個の利用可能な値からの所望のインクリメントまたはデクリメントを有するインデックス値を、そのテーブルから出力値として選択する。
【００５９】
最後に、実際的な理由で、上記の説明のすべてにおいて、最後のランクのブロックのタイミング遅延回路が設定した遅延は、Δｔであるとする。ただし、先行するブロックの遅延が、最後のブロックに対してΔｔの差があり、かつ任意のブロック（Ｂｊ）の遅延が、次のブロック（Ｂｊ＋１）の遅延に対して＋Δｔの差があり、先行するブロック（Ｂｊ−１）の遅延に対して−Δｔの差があるならば、この遅延はゼロであってもよいし、実際、任意であってもよい。
【００６０】
本発明に関して数例の実施形態および応用を説明してきたが、本発明は、回路の直交する軸のうちの１本に沿って、１つ以上の設計図を同一ブロックの連なりに分割する、マスクをつなぎ合わせる技法を用いて製造される大規模回路に特に適合する。本発明により、巧みに、これらのブロックの同一の性質を維持しながら、これらのブロックの内部ノードに信号を印加する瞬間を自動的に同期できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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