(57)【特許請求の範囲】
【請求項１】
画素グループを含み、
前記画素グループは、
第１サブ領域及び第２サブ領域を含む第１画素と、
第３サブ領域及び第４サブ領域を含む第２画素と、
第５サブ領域及び第６サブ領域を含む第３画素と、を含み、
前記第１画素、前記第２画素及び前記第３画素は、第１方向に順次に配列され、前記第１サブ領域及び前記第３サブ領域の各々のサブ領域は、前記第１方向に前記第５サブ領域の幅よりも小さい幅を有し、
前記第２サブ領域、前記第４サブ領域、及び前記第６サブ領域は前記第１方向に順次に配列され、かつ非表示領域に配置され、
前記第２サブ領域及び前記第４サブ領域の各々のサブ領域は、前記第１方向から隣接する前記第６サブ領域側に拡張して同一画素グループの前記第１サブ領域及び前記第３サブ領域の各々のサブ領域の幅より前記第１方向に大きい幅を有することを特徴とする表示装置。
【請求項２】
前記第１サブ領域、前記第３サブ領域、及び前記第５サブ領域は、画素電極が位置する領域であり、前記第２サブ領域、前記第４サブ領域、及び前記第６サブ領域は、前記画素電極を駆動するための駆動素子が位置する領域であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１方向に順次に配列された第１データ線、第２データ線、第３データ線及び第４データ線をさらに含み、
前記第１画素は、前記第１データ線及び前記第２データ線の間に位置して前記第１データ線及び前記第２データ線の中のいずれか１つに連結され、
前記第２画素は、前記第２データ線及び前記第３データ線の間に位置して前記第２データ線及び前記第３データ線の中のいずれか１つに連結され、
前記第３画素は、前記第３データ線及び前記第４データ線の間に位置して前記第３データ線及び前記第４データ線の中のいずれか１つに連結されることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第１サブ領域、前記第２サブ領域、前記第３サブ領域、前記第４サブ領域、前記第５サブ領域及び前記第６サブ領域の各々の前記第１方向への幅は、前記画素グループの一側に具備されたデータ線の中心と前記画素グループの他の一側に具備されたデータ線の中心との間の距離であり、前記中心は、前記第１方向に沿って決定されることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１画素、前記第２画素及び前記第３画素の中で幅が最も大きい画素は、陥没部を有し、
前記第２サブ領域、前記第４サブ領域及び前記第６サブ領域の中の少なくとも１つのサブ領域は、前記陥没部内に拡張することを特徴とする請求項１に記載の表示装置。
【請求項６】
前記第１サブ領域及び前記第３サブ領域は、前記第１方向に第１幅を有し、前記第５サブ領域は、前記第１方向に第２幅を有し、
前記第２幅は、前記第１幅より大きいことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第２サブ領域及び前記第４サブ領域は、前記第１方向に各々第３幅及び第４幅を有し、前記第３幅及び第４幅は、前記第１幅より大きく、
前記第６サブ領域は、前記第１方向に第５幅を有し、前記第５幅は、前記第２幅より小さいことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記第１画素、前記第２画素及び前記第３画素の各々は、
第１画素電圧をかけて電荷を充電する第１サブ画素と、
前記第１画素電圧と異なるレベルの第２画素電圧をかけて電荷を充電する第２サブ画素を含むことを特徴とする請求項１に記載の表示装置。
【請求項９】
前記第１サブ領域は、第１サブ画素領域及び第２サブ画素領域を含み、前記第３サブ領域は、第３サブ画素領域及び第４サブ画素領域を含み、前記第５サブ領域は、第５サブ画素領域及び第６サブ画素領域を含み、前記第１サブ画素領域、第３サブ画素領域、及び第５サブ画素領域の各々には前記第１サブ画素の第１サブ画素電極が具備され、前記第２サブ画素領域、第４サブ画素領域、及び第６サブ画素領域の各々には前記第２サブ画素の第２サブ画素電極が具備されることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記第２サブ領域、第４サブ領域、及び第６サブ領域の各々は、
前記第１サブ画素電極及び第２サブ画素電極に前記第１画素電圧及び第２画素電圧を各々印加するための駆動素子が具備されることを特徴とする請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。特に、開口率及び光透過率を向上させることができる表示装置に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、透明電極が形成された上部基板と下部基板との間に液晶を注入し、上部基板と下部基板の外部にそれぞれ上部偏光板及び下部偏光板を位置させて、上部基板と下部基板との間で液晶の配列を変更することによって、光の透過率を調節する方式に駆動される。
【０００３】
また、液晶表示装置はカラー画面を具現するために赤色（Ｒｅｄ）、緑色（Ｇｒｅｅｎ）、青色（Ｂｌｕｅ）の３原色等に構成されたカラーフィルターを必要とする。しかし、赤色、緑色、及び青色画素の各々の透過率にしたがって液晶表示装置の色座標が変わる。したがって、所望の色座標を得るために、液晶表示装置で画素単位に形成される赤カラーフィルター、緑カラーフィルター、青カラーフィルター又は画素電極の面積を所望の面積比にすることよって製作することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１２９５０４号公報
【特許文献２】特開２００５−１２９５０５号公報
【特許文献３】特開２０１０−２６６８６９号公報
【特許文献４】特開２０１０−２４３５２２号公報
【特許文献５】韓国公開特許第１０−２００４−００２１１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、開口率及び透過率を向上させることができる表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による表示装置は、第１サブ領域及び第２サブ領域を含む第１画素、第３サブ領域及び第４サブ領域を含む第２画素、及び第５サブ領域及び第６サブ領域を含む第３画素を含む。
【０００７】
前記第１画素、第２画素及び第３画素は、第１方向に順次に配列され、前記第１サブ領域、第３サブ領域及び第５サブ領域の中で少なくとも２つのサブ領域は、前記第１方向に互いに異なる幅を有する。
【０００８】
前記第２サブ領域、第４サブ領域及び第６サブ領域は、前記第１方向に順次に配列され、前記第２サブ領域、第４サブ領域及び第６サブ領域の中で少なくとも１つのサブ領域は、前記第１方向に隣接するサブ領域側に拡張して該当画素の他のサブ領域の幅より大きい幅を有する。
【０００９】
本発明の一実施形態による表示装置は、第１画素、第２画素及び第３画素を含み、前記第１画素、第２画素及び第３画素の中で少なくとも２つの画素が第１方向に互いに異なる幅を有する第１ドットと、第４画素、第５画素及び第６画素を含み、前記第４画素、第５画素及び第６画素の中で少なくとも２つの画素が前記第１方向に互いに異なる幅を有する第２ドットと、を含む。
【００１０】
前記第１画素、第２画素、第３画素、第４画素、第５画素及び第６画素の各々は、第１サブ領域及び第２サブ領域を具備し、前記第１画素、第２画素、第３画素、第４画素、第５画素及び第６画素の前記第２サブ領域の中で少なくとも１つの第２サブ領域は、隣接画素側に拡張して該当画素の前記第１サブ領域の幅より大きい幅を有する。
【発明の効果】
【００１１】
本発明によれば、多数のサブ領域の中でいずれか１つは隣接する画素側に延長されて前記隣接画素の余裕空間をシェアすることができる。即ち、相対的に横幅が小さい画素のサブ領域は相対的に横幅が大きい画素の余裕空間に具備されて、画素同士が互いに空間をシェアできるように配置することができる。
【００１２】
したがって、相対的に画素幅が小さい画素の開口率が減少することを防止することができ、その結果、表示装置の全体的な透過率を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による表示装置を概念的に示したブロック図である。
【図２】本発明の一実施形態による表示パネルの第１画素群を示した平面図である。
【図３】本発明の他の実施形態による表示パネルの第１画素群を示した平面図である。
【図４】本発明の他の実施形態による表示パネルの第１画素群を示した平面図である。
【図５】本発明の一実施形態による第１画素群のレイアウトである。
【図６】図５に図示された第１画素の等価回路図である。
【図７】図５に図示された第１データ線、第２データ線及び第３データ線並びに第１乃至第３電圧線を示した平面図である。
【図８】図５に図示された第１画素の第２サブ領域及び第３画素の第６サブ領域を示した拡大図である。
【図９】本発明の他の実施形態による表示パネルの第１画素群を示したレイアウトである。
【図１０】図９に図示された第１画素の等価回路図である。
【図１１】本発明のその他の実施形態による表示パネルの第１画素群を示した平面図である。
【図１２】本発明のその他の実施形態による表示パネルの第１画素群を示した平面図である。
【図１３】本発明のその他の実施形態による表示パネルの第１画素群を示した平面図である。
【図１４】図１３に図示された第１画素群のレイアウトである。
【図１５】本発明の他の実施形態による表示パネルの第１ドット及び第２ドットを示した平面図である。
【図１６】本発明のその他の実施形態による表示パネルの第１ドット及び第２ドットを示した平面図である。
【発明を実施するための形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態をより詳細に説明する。
【００１５】
上述した本発明が解決しようとする課題、課題解決手段、及び効果は添付された図面と関連した実施形態を通じて容易に理解できる。各図面は、明確な説明のために一部が簡略化されるか、或いは誇張に表現されている。各図面の構成要素に参照番号を付加することにおいて、同一の構成要素に対しては、たとえ他の図面上に表示されても可能である同一の符号を有するように示されていることを有意しなければならない。また、本発明を説明することにおいて、関連された公知の構成又は機能に対する具体的な説明が本発明の要旨を曇り得ることと判断される場合にはその詳細な説明は省略する。
【００１６】
図１は本発明の実施形態による表示装置の概略的なブロック図である。
【００１７】
図１を参照すれば、本発明の実施形態による表示装置１０００は表示パネル１００、タイミングコントローラ２００、ゲートドライバ３００、及びデータドライバ４００を含む。
【００１８】
表示パネル１００は、下部基板、下部基板に対向する上部基板、及び２つの基板の間に配置された液晶層を含む液晶パネルである。
【００１９】
表示パネル１００は、行方向Ｄ１に伸びる複数のゲート線ＧＬ１〜ＧＬｍと行方向Ｄ１とに交差する列方向Ｄ２に伸びる複数のデータ線ＤＬ１〜ＤＬｎを含む。表示パネル１００は、多数の画素群ＰＧを含み、多数の画素群ＰＧは行方向Ｄ１及び列方向Ｄ２に配列される。各画素群ＰＧは、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、行方向Ｄ１に順次に配列される。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、同一のゲート線（即ち、第１ゲート線ＧＬ１に連結され、互いに異なるデータ線（即ち、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データラインＤＬ３）に各々連結される。
【００２０】
第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、レッド、グリーン、及びブルーカラーフィルターを含む。もっとも、これらに制限されることではなく、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、ホワイト、イエロー、シアン、マゼンタ等の他の色相を表示してもよい。
【００２１】
タイミングコントローラ２００は、外部のグラフィック制御部（図示せず）から画像データＲＧＢ及び制御信号を受信する。制御信号は、フレーム区別信号である垂直同期信号Ｖｓｙｎｃ、行区別信号である水平同期信号Ｈｓｙｎｃ、データが入ってくる区域を表示するためにデータが出力される区間の間のみにハイＨＩＧＨレベルであるデータイネーブル信号ＤＥ、及びメインクロック信号ＭＣＬＫを含む。
【００２２】
タイミングコントローラ２００は、画像データＲＧＢをデータドライバ４００の仕様に合うように変換し、変換された画像データＤＡＴＡをデータドライバ４００に出力する。タイミングコントローラ２００は、制御信号に基づいてゲート制御信号ＧＳ１及びデータ制御信号ＤＳ１を生成する。タイミングコントローラ２００は、ゲート制御信号ＧＳ１をゲートドライバ３００に入力し、データ制御信号ＤＳ１をデータドライバ４００に入力する。ゲート制御信号ＧＳ１はゲートドライバ３００を駆動するための信号であり、データ制御信号ＤＳ１はデータドライバ４００を駆動するための信号である。
【００２３】
ゲートドライバ３００は、ゲート制御信号ＧＳ１に基づいてゲート信号を生成し、ゲート信号をゲートラインＧＬ１〜ＧＬｍに入力する。ゲート制御信号ＧＳ１は、走査開始を指示する走査開始信号とゲートオン電圧の出力周期を制御する少なくとも１つのクロック信号、及びゲートオン電圧の持続時間を限定する出力イネーブル信号等を含む。
【００２４】
データドライバ４００は、データ制御信号ＤＳ１に基づいて画像データＤＡＴＡにしたがう階調電圧を生成し、これをデータ電圧としてデータラインＤＬ１〜ＤＬｎに入力する。データ電圧は、共通電圧に対して正の値を有する正極性データ電圧と負の値を有する負極性データ電圧とを含む。データ制御信号ＤＳ１は、画像データＤＡＴＡがデータドライバ４００に伝送されることの開始を知らせる水平開始信号ＳＴＨ、データラインＤＬ１〜ＤＬｎにデータ電圧を印加するロード信号、及び共通電圧に対してデータ電圧の極性を反転させる反転信号等を含む。
【００２５】
タイミングコントローラ２００、ゲートドライバ３００、及びデータドライバ４００の各々は、少なくとも１つの集積回路チップの形態に表示パネル１００に直接装着されるか、或いはフレキシブルプリント回路基板（ＦＰＣ：ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）上に装着されてＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形状で表示パネル１００に付着されるか、或いは別のプリント回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）上に装着される。これらとは異なりに、ゲートドライバ３００及びデータドライバ４００の中で少なくとも１つは、ゲート線ＧＬ１〜ＧＬｍ及びデータ線ＤＬ１〜ＤＬｎと共に表示パネル１００に集積されてもよい。また、タイミングコントローラ２００、ゲートドライバ３００、及びデータドライバ４００は単一チップに集積される。
【００２６】
図２は、本発明の一実施形態による表示パネルの第１画素群を示した平面図である。但し、図２では多数の画素群の中で第１画素群ＰＧ１を代表的に図示し、他の画素群は、第１画素群ＰＧ１と実質的に同一の構造を有するので、別に図示しない。また、図２を参照して第１画素群ＰＧ１に対して具体的に説明し、重複を避けるために残りの画素群に対する具体的な説明は省略する。
【００２７】
図２を参照すれば、第１画素群ＰＧ１は第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、行方向Ｄ１に順次に配列される。第１画素ＰＸ１は、第１データ線ＤＬ１及び第２データ線ＤＬ２の間に位置して、第１データ線ＤＬ１に連結される。第２画素ＰＸ２は、第２データ線ＤＬ２及び第３データ線ＤＬ３の間に位置して、第２データ線ＤＬ２に連結される。第３画素ＰＸ３は、第３データ線ＤＬ３及び第４データラインＤＬ４の間に位置して、第３データ線ＤＬ３に連結される。
【００２８】
第１画素ＰＸ１は、第１色、例えば赤色Ｒを表示し、第２画素ＰＸ２は、第２色、例えば緑色Ｇを表示し、第３画素ＰＸ３、は第３色、例えば青色Ｂを表示する。しかし、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３が表示するカラーは、これらに限定されない。第１ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の中で少なくとも１つは、残りの画素より大きいサイズを有する。本発明の一例として、図２では青色を表示する第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する構造を図示した。しかし、第１画素ＰＸ１が第２画素ＰＸ２及び第３画素ＰＸ３より大きいサイズを有するか、或いは第２画素ＰＸ２が第１画素ＰＸ１及び第３画素ＰＸ３より大きいサイズを有してもよい。他の実施形態に、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、全て他のサイズを有してもよい。
【００２９】
以下では、第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する構造を例を挙げて説明する。
【００３０】
第１画素ＰＸ１は、第１サブ領域ＰＲ１及び第２サブ領域ＤＲ１を含み、第２画素ＰＸ２は、第３サブ領域ＰＲ２及び第４サブ領域ＤＲ２を含み、第３画素ＰＸ３は、第５サブ領域ＰＲ３及び第６サブ領域ＤＲ３を含む。第１サブ領域ＰＲ１、第３サブ領域ＰＲ２及び第５サブ領域ＰＲ３の中で少なくとも２つのサブ領域は、行方向Ｄ１に互いに異なる幅を有する。以下、行方向Ｄ１への幅を「横幅」と定義する。
【００３１】
本発明の一例として、横幅は該当画素の一側に具備されたデータ線の行方向Ｄ１幅の中心と他の一側に具備されたデータ線の行方向Ｄ１幅の中心との間の距離として定義される。言い換えれば、第１画素ＰＸ１の横幅は、第１データ線ＤＬ１の行方向Ｄ１幅の中心と第２データ線ＤＬ２の行方向Ｄ１幅の中心との間の距離として定義される。
【００３２】
本発明の一例として、第１サブ領域ＰＲ１及び第３サブ領域ＰＲ２の各々は、第１横幅Ｗ１を有し、第５サブ領域ＰＲ３は、第１横幅Ｗ１より大きい第２横幅Ｗ２を有する。この例では、第２横幅Ｗ２は、第１横幅Ｗ１の２倍である。
【００３３】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、行方向Ｄ１に順次に配列され、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の中で少なくとも１つのサブ領域の横幅は、他のサブ領域の横幅と異なる。第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、各々第３横幅Ｗ３、第４横幅Ｗ４及び第５横幅Ｗ５を有する。第３横幅Ｗ３及び第４横幅Ｗ４は、第１横幅Ｗ１と異なり、第５横幅Ｗ５は、第２横幅Ｗ２と異なる。本発明の一例として、第３横幅Ｗ３及び第４横幅Ｗ４は、第１横幅Ｗ１より大きく、第５横幅Ｗ５は、第２横幅Ｗより小さい。
【００３４】
また、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３のそれぞれの横幅Ｗ３、Ｗ４、Ｗ５は、互いに実質的に同一の大きさを有する。第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の各々は、互いに実質的に同一の縦幅Ｗ６を有する。
【００３５】
第１サブ領域ＰＲ１は、列方向Ｄ２に２つの領域に分割されて、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２を含む。図面に図示しなかったが、第１サブ画素領域ＳＲ１は、第１サブ画素電極を含み、第２サブ画素領域ＳＲ２は、第２サブ画素電極を含む。第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の間に位置する。第２サブ領域ＤＲ１には第１サブ画素電極及び第２サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第２サブ領域ＤＲ１では実質的に画像が表示されないので、第２サブ領域ＤＲ１は、ブラックマトリックス（図示せず）で隠れる領域である。
【００３６】
第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の各々の横幅は、第１幅Ｗ１である。第１サブ画素領域ＳＲ１の縦幅は、第２サブ画素領域ＳＲ２の縦幅と互いに異なり、例えば、第２サブ画素領域ＳＲ２の縦幅は、第１サブ画素領域ＳＲ１の縦幅より大きい。ここで、第１サブ画素領域ＳＲ１の縦幅は、第１サブ画素電極の縦幅であり、第２サブ画素領域ＳＲ２の縦幅は第２サブ画素電極の縦幅である。
【００３７】
第３サブ領域ＰＲ２は、列方向Ｄ２に２つの領域に分割されて第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４を含む。図面に図示しなかったが、第３サブ画素領域ＳＲ３は、第３サブ画素電極を含み、第４サブ画素領域ＳＲ４は、第４サブ画素電極を含む。第４サブ領域ＤＲ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の間に位置する。第４サブ領域ＤＲ２には、第３サブ画素電極及び第４サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第４サブ領域ＤＲ２では実質的に画像が表示されないので、第４サブ領域ＤＲ２は、ブラックマトリックス（図示せず）で隠れる領域である。
【００３８】
第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の各々の横幅は、第１幅Ｗ１である。第３サブ画素領域ＳＲ３の縦幅は、第４サブ画素領域ＳＲ４の縦幅と互いに異なり、例えば、第４サブ画素領域ＳＲ４の縦幅は、第３サブ画素領域ＳＲ３の縦幅より大きい。ここで、第３サブ画素領域ＳＲ３の縦幅は、第３サブ画素電極の縦幅であり、第４サブ画素領域ＳＲ４の縦幅は第４サブ画素電極の縦幅である。
【００３９】
第５サブ領域ＰＲ３は、列方向Ｄ２に２つの領域に分割されて第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６を含む。図面に図示しなかったが、第５サブ画素領域ＳＲ５は、第５サブ画素電極を含み、第６サブ画素領域ＳＲ６は、第６サブ画素電極を含む。第６サブ領域ＤＲ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の間に位置する。第６サブ領域ＤＲ３には、第５サブ画素電極及び第６サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第６サブ領域ＤＲ３では実質的に画像が表示されないので、第６サブ領域ＤＲ３は、ブラックマトリックス（図示せず）で隠れる領域である。
【００４０】
第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の各々の横幅は、第２幅Ｗ２である。第５サブ画素領域ＳＲ５の縦幅は、第６サブ画素領域ＳＲ６の縦幅と互いに異なり、例えば、第６サブ画素領域ＳＲ６の縦幅は、第５サブ画素領域ＳＲ５の縦幅より大きい。ここで、第５サブ画素領域ＳＲ５の縦幅は、第５サブ画素電極の縦幅であり、第６サブ画素領域ＳＲ６の縦幅は第６サブ画素電極の縦幅である。
【００４１】
第１サブ画素領域ＳＲ１、第３サブ画素領域ＳＲ３及び第５サブ画素領域ＳＲ５は、行方向Ｄ１に順次に配列され、同一の縦幅を有する。第２サブ画素領域ＳＲ２、第４サブ画素領域ＳＲ４及び第６サブ画素領域ＳＲ２は、行方向Ｄ１に順次に配列され、同一の縦幅を有する。
【００４２】
第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の横幅Ｗ１より広い横幅Ｗ３を有する。したがって、第１画素ＰＸ１は、平面から見た時、第２サブ領域ＤＲ１が行方向Ｄ１に突出して、第２サブ領域ＤＲ１の左側壁は、第１サブ領域ＰＲ１の左側辺のような高さではない。第４サブ領域ＤＲ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の横幅Ｗ１より広い横幅Ｗ４を有する。したがって、第２画素ＰＸ２も、やはり平面から見た時、第４サブ領域ＤＲ２は、行方向Ｄ１に突出して、第４サブ領域ＤＲ２の右側辺は、第３サブ領域ＰＲ２の右側辺のような高さではない。
【００４３】
ここで、第１画素ＰＸ１の第２サブ領域ＤＲ１は、第２画素ＰＸ２の第４サブ領域ＤＲ２と反対方向に突出する。
【００４４】
第６サブ領域ＤＲ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の横幅Ｗ２より小さい横幅Ｗ５を有する。したがって、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６より第３画素ＰＸ３の内側に陥没している形状を有する。特に、第３画素ＰＸ３は、左右側辺が各々陥没して、第５サブ領域ＰＲ３より狭い幅を有する。第３画素ＰＸ３の左右側陥没部には第２画素ＰＸ２の第４サブ領域ＤＲ２及び隣接して位置する画素群の第１画素ＰＸ１の第２サブ領域ＤＲ１が各々収容される。したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２は、隣接する画素（例えば、第３画素ＰＸ３）側に延長されて隣接画素の利用可能空間をシェアする。即ち、相対的に横幅が狭い画素の駆動領域は相対的に横幅が広い画素の利用可能空間に延長されて、画素同士が互いに空間をシェアできるように配置する。
【００４５】
したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ１の縦幅が増加することを防止することができ、その結果、第１画素ＰＸ１及び第２画素ＰＸ２の開口率を向上させることができる。
【００４６】
図３は、本発明の他の実施形態による表示パネルの第１画素群を示した平面図である。但し、図３では多数の画素群の中で第１画素群ＰＧ２を代表的に図示し、残りの画素群は第１画素群ＰＧ２と同一の構造を有するので、別に図示しない。また、図３を参照して第１画素群ＰＧ２に対して具体的に説明し、重複を避けるために残りの画素群に対する具体的な説明は省略する。
【００４７】
図３を参照すれば、本発明の他の実施形態による第１画素群ＰＧ２は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含む。
【００４８】
第１画素ＰＸ１は、第１サブ画素領域ＳＲ１、第２サブ画素領域ＳＲ２及び第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の間に具備された第２サブ領域ＤＲ１を含む。第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の横幅Ｗ１より広い横幅Ｗ３を有する。したがって、第１画素ＰＸ１は、平面から見た時、第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２より外側に突出している形状を有する。特に、第１画素ＰＸ１は、行方向Ｄ１に突出して、第２サブ領域ＤＲ１の右側辺が第１サブ領域ＰＲ１の右側辺と第１サブ領域ＰＲ１の右側辺が同一の高さではない。
【００４９】
第２画素ＰＸ２は、第３サブ画素領域ＳＲ３、第４サブ画素領域ＳＲ４、及び第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の間に具備された第４サブ領域ＤＲ２を含む。第４サブ領域ＤＲ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の横幅Ｗ１より広い横幅Ｗ４を有する。したがって、平面から見た時、第２画素ＰＸ２の第４サブ領域ＤＲ２は、左側辺が陥没する反面、右側辺が行方向Ｄ１に突出した形状を有する。特に、第４サブ領域ＤＲ２は、行方向Ｄ１にシフトされて、横幅Ｗ４の中点と横幅Ｗ１の中点とは一致しない。
【００５０】
ここで、第１画素ＰＸ１の第２サブ領域ＤＲ１が突出した方向と第２画素ＰＸ２の第４サブ領域ＤＲ２が突出した方向とは同一である。したがって、平面から見た時、第２サブ領域ＤＲ１の突出部を収容するために、第１画素ＰＸ１と最も隣接する第４サブ領域ＤＲ２の側辺が陥没する。
【００５１】
第４サブ領域ＤＲ２の突出部の突出幅Ｗ８は、第２サブ領域ＤＲ１の突出部の突出幅Ｗ７より大きい。したがって、第２画素ＰＸ２の左側辺が一部陥没しても、第４サブ領域ＤＲ２の横幅Ｗ４は、第２サブ領域ＤＲ１の横幅Ｗ３と実質的に同一である。
【００５２】
第３画素ＰＸ３は、第５サブ画素領域ＳＲ５、第６サブ画素領域ＳＲ６、及び第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の間に具備された第６サブ領域ＤＲ３を含む。第６サブ領域ＤＲ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の横幅Ｗ２より小さい横幅Ｗ５を有するので、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６より第３画素ＰＸ３の内側で陥没した陥没部を有する。特に、陥没部は、第４サブ領域ＤＲ２に隣接する第６サブ領域ＤＲ３の一側面に形成される。したがって、第３画素ＰＸ３の陥没部には第２画素ＰＸ２の第４サブ領域ＤＲ２が収容される。
【００５３】
したがって、第２サブ領域ＤＲ１は、隣接する第２画素ＰＸ２側に延長されて、第２画素ＰＸ２の陥没部に収容され、第４サブ領域ＤＲ２は、第３画素ＰＸ３側に延長されて第３画素ＰＸ３の陥没部に収容される。このように、隣接する画素同士が互いに空間をシェアできるように駆動領域を配置することができる。
【００５４】
したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２の縦幅が増加することを防止することができる。その結果、相対的に画素幅が小さい第１画素ＰＸ１及び第２画素ＰＸ２の開口率を向上させることができ、表示装置の透過率を全体的に改善することができる。
【００５５】
図４は、本発明の他の実施形態による表示パネルの第１画素群を示した平面図である。但し、図４では多数の画素群の中で第１画素群ＰＧ３を代表的に図示し、残りの画素群は、第１画素群ＰＧ３と同一の構造を有するので、別に図示しない。また、図４を参照して第１画素群ＰＧ３に対して具体的に説明し、重複を避けるために残りの画素群に対する具体的な説明は省略する。
【００５６】
図４を参照すれば、本発明の他の実施形態による表示パネルの第１画素群ＰＧ３は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含む。
【００５７】
第１画素ＰＸ１は、第１サブ領域ＰＲ１及び第２サブ領域ＤＲ１を含み、第１サブ領域ＰＲ１は、第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３を含む。第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３は、列方向Ｄ２に順次に配列され、第２サブ領域ＤＲ１は、第３サブ画素領域ＳＲ１＿３に列方向Ｄ２に隣接するように配置される。第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３は、同一の横幅Ｗ１を有し、第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３の横幅Ｗ１より広い横幅Ｗ３を有する。したがって、平面から見た時、第１画素ＰＸ１の第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３の一側辺と同一の高さである線から突出する。図４によれば、第２サブ領域ＤＲ１は、第１画素ＰＸの左側辺から突出する。
【００５８】
第２画素ＰＸ２は、第３サブ領域ＰＲ２及び第４サブ領域ＤＲ２を含み、第３サブ領域ＰＲ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３を含む。第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３は、列方向Ｄ２に順次に配列され、第４サブ領域ＤＲ２は、第６サブ画素領域ＳＲ２＿３に列方向Ｄ２に隣接して配置される。第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３の横幅Ｗ１より広い横幅Ｗ４を有する。したがって、平面から見た時、第２画素ＰＸ２の第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３の一側辺と同一の高さである線から突出する。図４によれば、第４サブ領域ＤＲ２は第２画素ＰＸ２の右側辺から突出する。
【００５９】
第３画素ＰＸ３は、第５サブ領域ＰＲ３及び第６サブ領域ＤＲ３を含み、第５サブ領域ＰＲ３は第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３を含む。第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿１は、列方向Ｄ２に順次に配列され、第６サブ領域ＤＲ３は、第９サブ画素領域ＳＲ３＿３に列方向Ｄ２に隣接して配置される。第６サブ領域ＤＲ３は、第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３の横幅Ｗ２より小さい横幅Ｗ５を有するので、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３より第３画素ＰＸ３の内側に陥没している形状を有する。特に、第３画素ＰＸ３は、左右側辺が陥没した形状を有する。第３画素ＰＸ３の左右側陥没部には第２画素ＰＸ２の第４サブ領域ＤＲ２及び次の画素群の第１画素ＰＸ１の第２サブ領域ＤＲ１が各々収容される。したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２は、隣接する画素（例えば、第３画素ＰＸ３）の利用可能空間に具備される。このように、隣接する画素同士が互いに空間をシェアできるようにサブ領域を配置する。
【００６０】
したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２の縦幅が増加することを防止することができる。その結果、相対的に画素幅が小さい第１画素ＰＸ１及び第２画素ＰＸ２の開口率を向上させ、表示装置の透過率を全体的に改善することができる。
【００６１】
図５は、図２に図示された第１画素群のレイアウトであり、図６は、図５に図示された第１画素の等価回路図である。
【００６２】
図５を参照すれば、第１画素群ＰＧ１は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、行方向Ｄ１に配列される。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の各々は、抵抗分圧するトランジスタ（即ち、第３トランジスタ）を利用して２つのサブ画素電極に互に異なる画素電圧を印加できる抵抗分圧構造を採用する。
【００６３】
表示パネルは、第１画素群ＰＧ１に連結された第１ゲート線ＧＬ１、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３をさらに含む。第１ゲート線ＧＬ１は、行方向Ｄ１に延長し、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３は、列方向Ｄ２に延長する。
【００６４】
第１画素ＰＸ１は、第１サブ画素領域ＳＲ１（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第２サブ画素領域ＳＲ２（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第１画素ＰＸ１の第２サブ領域ＤＲ１には第１画素ＰＸ１の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【００６５】
第２画素ＰＸ２は、第３サブ画素領域ＳＲ３（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第４サブ画素領域ＳＲ２（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第２画素ＰＸ２の第４サブ領域ＤＲ２には第２画素ＰＸ２の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【００６６】
第３画素ＰＸ３は、第５サブ画素領域ＳＲ５（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第６サブ画素領域ＳＲ６（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第３画素ＰＸ３の第６サブ領域ＤＲ３には第３画素ＰＸ３の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【００６７】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、行方向Ｄ１に配列され、第１ゲート線ＧＬ１と重畳する。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、第１ゲート線ＧＬ１に共通に連結され、第１データ線ＤＬ１、データ線ＤＬ２及び第３データ線ＤＬ３に各々連結される。
【００６８】
図６では第１画素ＰＸ１の等価回路図を一例として図示した。第２画素ＰＸ２及び第３画素ＰＸ３の等価回路図は、第１画素ＰＸ２の等価回路図と同一であるので、図６では第２画素ＰＸ２及び第３画素ＰＸ３の等価回路図を別に図示しなく、省略する。
【００６９】
図６を参照すれば、第１画素ＰＸ１は、第１サブ画素ＰＸ１＿１及び第２サブ画素ＰＸ１＿２を含む。
【００７０】
第１サブ画素ＰＸ１＿１は、第１トランジスタＴＲ１＿１、第１液晶キャパシターＣｌｃ１＿１、及び第１ストレージキャパシターＣｓｔ１＿１を含む。第２サブ画素ＰＸ１＿２は、第２トランジスタＴＲ１＿２、第３トランジスタＴＲ１＿３、第２液晶キャパシターＣｌｃ１＿２、及び第２ストレージキャパシターＣｓｔ１＿２を含む。
【００７１】
第１トランジスタＴＲ１＿１の第１ゲート電極は、第１ゲート線ＧＬ１に連結され、第１トランジスタＴＲ１＿１の第１ソース電極は、第１データ線ＤＬ１に連結され、第１トランジスタＴＲ１＿１の第１ドレイン電極は、第１液晶キャパシターＣｌｃ１＿１及び第１ストレージキャパシターＣｓｔ１＿１に連結される。
【００７２】
第１液晶キャパシターＣｌｃ１＿１の第１電極は、第１トランジスタＴＲ１＿１の第１ドレイン電極に連結され、第１液晶キャパシターＣｌｃ１＿１の第２電極は、共通電圧Ｖｃｏｍを供給される。第１ストレージキャパシターＣｓｔ１＿１の第１電極は、第１トランジスタＴＲ１＿１の第１ドレイン電極に連結され、第１ストレージキャパシターＣｓｔ１＿１の第２電極は、第１ストレージ線ＳＬ１に連結されてストレージ電圧Ｖｃｓｔを供給される。
【００７３】
第２トランジスタＴＲ１＿２の第２ゲート電極は、第１ゲート線ＧＬ１に連結され、第２トランジスタＴＲ１＿２の第２ソース電極は、第１データ線ＤＬ１に連結され、第２トランジスタＴＲ１＿２の第２ドレイン電極は、第２液晶キャパシターＣｌｃ１＿２及び第２ストレージキャパシターＣｓｔ１＿２に連結される。
【００７４】
第２液晶キャパシターＣｌｃ１＿２の第１電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極に連結され、第２液晶キャパシターＣｌｃ１＿２の第２電極は、共通電圧Ｖｃｏｍを供給される。第２ストレージキャパシターＣｓｔ１＿２の第１電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極に連結され、第２ストレージキャパシターＣｓｔ１＿２の第２電極は第２ストレージ線ＳＬ２に連結されてストレージ電圧Ｖｃｓｔを供給される。
【００７５】
第３トランジスタＴＲ１＿３の第３ゲート電極は、第１ゲート線ＧＬ１に連結され、第３トランジスタＴＲ１＿３の第３ソース電極は第１電圧線ＲＬ１に連結されてストレージ電圧Ｖｃｓｔを受信し、第３トランジスタＴＲ１＿３の第３ドレイン電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極と電気的に連結される。
【００７６】
第１トランジスタＴＲ１＿１、第２トランジスタＴＲ１＿２及び第３トランジスタＴＲ１＿３は、第１ゲート線ＧＬ１を通じて提供されたゲート信号によってオンされる。第１データ線ＤＬ１を通じて提供されたデータ電圧は、オンされた第１トランジスタＴＲ１＿１を通じて第１液晶キャパシターＣｌｃ１＿１の第１電極に提供される。第１液晶キャパシターＣｌｃ１にはデータ電圧と共通電圧Ｖｃｏｍとのレベル差に対応する第１画素電圧がかけられ電荷が充電される。データ電圧は、オンされた第２トランジスタＴＲ１＿２を通じて第２液晶キャパシターＣｌｃ１＿２の第１電極に提供される。データ電圧は、正極性及び負極性の中でいずれか１つの極性を有する。
【００７７】
共通電圧Ｖｃｏｍは、ストレージ電圧Ｖｃｓｔと実質的に同一の電圧を有する。第１電圧線ＲＬ１を通じて提供されたストレージ電圧Ｖｃｓｔは、オンされた第３トランジスタＴＲ１＿３を通じて第２液晶キャパシターＣｌｃ１＿２の第１電極に提供される。第２薄膜トランジスタＴＲ１＿２の第２ドレイン電極及び第３薄膜トランジスタＴＲ１＿３の第３ドレイン電極が連結された接点ノードＣＮでの電圧（以下、分配電圧）は第２及び第３薄膜トランジスタＴＲ１＿２、ＴＲ１＿３のターンオンの時、抵抗値によって分割された電圧である。即ち、分配電圧は、オンされた第２トランジスタＴＲ１＿２を通じて提供されるデータ電圧及び第３トランジスタＴＲ１＿３を通じて提供されるストレージ電圧Ｖｃｓｔの間の値を有する。したがって、第２液晶キャパシターＣｌｃ１＿２には分配電圧と共通電圧Ｖｃｏｍとのレベル差に対応する第２画素電圧がかけられ電荷が充電される。
【００７８】
第１液晶キャパシターＣｌｃ１＿１と第２液晶キャパシターＣｌｃ１＿２を各々充電するのにかけられる第１画素電圧と第２画素電圧とは互に異なる大きさを有するので、第１サブ画素ＰＸ１＿１が表示する階調は、第２サブ画素ＰＸ１＿２が表示する階調と互いに異なる。
【００７９】
このように、第１サブ画素ＰＸ１＿１及び第２サブ画素ＰＸ１＿２で互に異なる階調の画像を表示することによって、第１画素ＰＸ１の視認性を向上させることができる。第２画素ＰＸ２及び第３画素ＰＸ３もやはり視認性を向上させるために第１画素ＰＸ１と同一の等価回路構造を有する。したがって、第２画素ＰＸ２及び第３画素ＰＸ３の等価回路構造に対する説明は省略する。
【００８０】
再び図５を参照して第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３のレイアウトに対して具体的に説明する。
【００８１】
第１ゲート線ＧＬ１は、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２、及び第６サブ領域ＤＲ３を通過するように行方向Ｄ１に延長する。第２サブ領域ＤＲ１には第１ゲート線ＧＬ１から延長された第１ゲート電極部ＧＰ１が具備され、第４サブ領域ＤＲ２には第１ゲート線ＧＬ１から延長された第２ゲート電極部ＧＰ２が具備され、第６サブ領域ＤＲ３には第１ゲート線ＧＬ１から延長された第３ゲート電極部ＧＰ３が具備される。
【００８２】
第１ゲート電極部ＧＰ１は第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２の第１ゲート電極及び第２ゲート電極として利用される部分である。第１画素ＰＸ１の第３トランジスタＴＲ１＿３の第３ゲート電極ＧＥ３は、第１ゲート線ＧＬ１から分岐されて第２サブ領域ＤＲ１に具備され、第１ゲート電極部ＧＰ１と離隔して配置される。
【００８３】
第１データ線ＤＬ１は、第２サブ領域ＤＲ１に隣接して配置され、列方向Ｄ２に延長する。第２サブ領域ＤＲ１には第１データ線ＤＬ１から分岐された第１ソース電極部ＳＰ１が具備される。第１ソース電極部ＳＰ１は、第１画素ＰＸ１の第１トランジスタＴＲ１＿１、及び第２トランジスタＴＲ１＿２の第１ソース電極及び第２ソース電極として利用される部分である。第１ソース電極部ＳＰ１は第１ゲート電極部ＧＰ１上に位置する。第１トランジスタＴＲ１＿１の第１ドレイン電極は、第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置され、第２トランジスタＴＲ１＿２の第２ドレイン電極は、第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置される。第１トランジスタＴＲ１＿１の第１ドレイン電極と第２トランジスタＴＲ１＿２の第２ドレイン電極とは、第１トランジスタＴＲ１＿１、及び第２トランジスタＴＲ１＿２のオフ状態で互いに電気的に絶縁される。
【００８４】
第１サブ画素電極ＰＥ１＿１は第１液晶キャパシターＣｌｃ１＿１の第１電極であり、第１コンタクト部ＣＴ１を通じて第１トランジスタＴＲ１の第１ドレイン電極と電気的に接続される。第２サブ画素電極ＰＥ１＿２は、第２液晶キャパシターＣｌｃ１＿２の第１電極であり、第２コンタクト部ＣＴ２を通じて第２トランジスタＴＲ１＿２の第２ドレイン電極と電気的に接続される。第１コンタクト部ＣＴ１及び第２コンタクト部ＣＴ２は、第２サブ領域ＤＲ１内に位置する。
【００８５】
第３トランジスタＴＲ１＿３の第３ゲート電極ＧＥ３の上には第３トランジスタＴＲ１＿３の第３ソース電極ＳＥ３及び第３ドレイン電極ＤＥ３が具備される。第３トランジスタＴＲ１＿３の第３ドレイン電極ＤＥ３は、第２トランジスタＴＲ１＿２の第２ドレイン電極から延長された構造を有する。第３トランジスタＴＲ１＿３の第３ソース電極ＳＥ３は、第１電圧線ＲＬ１から分岐され、第３ゲート電極ＧＥ３上で第３トランジスタＴＲ１＿３の第３ドレイン電極ＤＥ３と離隔されるように配置される。
【００８６】
第１サブ画素電極ＰＥ１＿１は、第１サブ画素領域ＳＲ１を複数のドメインに分割するために、第１幹部Ｔ１＿１及び第１幹部Ｔ１＿１から放射形に延長された複数の第１枝部Ｂ１＿１を含む。第１幹部Ｔ１＿１は本発明の一実施形態のように十字形状に提供され、この場合、第１サブ画素領域ＳＲ１は第１幹部Ｔ１＿１によって４つのドメインに区画される。複数の第１枝部Ｂ１＿１は第１幹部Ｔ１＿１によって区画されたドメイン内で互いに並行に延長され、互いに離隔されて配列される。
【００８７】
本発明の一例として、第１枝部Ｂ１＿１は、第１幹部Ｔ１＿１に対して略４５°（ｄｅｇｒｅｅ）をなす方向に延長される。互いに隣接する第１枝部Ｂ１＿１は、マイクロメーター単位の距離に離隔されて多数の第１マイクロスリットＵＳ１＿１を形成する。多数の第１マイクロスリットＵＳ１＿１によって液晶分子はドメイン別に互に異なる方向にプリティルトされる。
【００８８】
第２サブ画素電極ＰＥ１＿２は第２サブ画素領域ＳＲ２を複数のドメインに分割するために、第２幹部Ｔ１＿２及び第２幹部Ｔ１＿２から放射形に突出して延長された複数の第２枝部Ｂ１＿２を含む。第２幹部Ｔ１＿２は本発明の一実施形態のように十字形状に提供され、この場合、第２サブ画素領域ＳＲ２は第２幹部Ｔ１＿２によって複数のドメインに区画される。複数の第２枝部Ｂ１＿２は第２幹部Ｔ１＿２によって区画された各ドメイン内で互いに並行に延長され、互いに離隔されて配列される。互いに隣接する第２枝部Ｂ１＿２はマイクロメーター単位の距離に離隔されて多数の第２マイクロスリットＵＳ１＿２を形成する。多数の第２マイクロスリットＵＳ１＿２によって液晶分子はドメイン別に互に異なる方向にプリティルトされる。
【００８９】
第１ストレージ線ＳＬ１は、第１サブ画素電極ＰＥ１＿１と重畳して第１ストレージキャパシターＣｓｔ１＿１を形成し、第２ストレージ線ＳＬ２は第２サブ画素電極ＰＥ１＿２と重畳して第２ストレージキャパシターＣｓｔ１＿２を形成する。
【００９０】
第１電圧線ＲＬ１は、列方向Ｄ２に延長する。第１電圧線ＲＬ１は、第１サブ画素領域ＳＲ１で第１幹部Ｔ１＿１と重畳する位置に配置され、第２サブ画素領域ＳＲ２で第２幹部Ｔ１＿２と重畳する位置に配置される。
【００９１】
第２画素ＰＸ２及び第３画素ＰＸ３の第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の構造は、第１画素ＰＸ１の第２サブ領域ＤＲ１の構造と類似であるので、重複される説明は省略する。
【００９２】
図７は、図５に図示された第１データ線、第２データ線及び第３データ線及び第１電圧線、第２電圧線及び第３電圧線を示した平面図である。図７では説明を簡単にするために第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３から分岐されるソース電極部は省略した。
【００９３】
図７を参照すれば、第１データ線ＤＬ１、第２データ線ＤＬ２、第３データ線ＤＬ３及び第４データ線ＤＬ４は、行方向Ｄ１に離隔されて配列される。第１電圧線ＲＬ１、第２電圧線ＲＬ２及び第３電圧線ＲＬ３は、列方向Ｄ２に延長して行方向Ｄ１に離隔して配列される。第１電圧線ＲＬ１は、第１データ線ＤＬ１及び第２データ線ＤＬ２の間に位置し、第２電圧線ＲＬ２は、第２データ線ＤＬ２及び第３データ線ＤＬ３の間に位置し、第３電圧線ＲＬ３は、第３データ線ＤＬ３と第４データ線ＤＬ４との間に位置する。
【００９４】
本発明の一例として、第２データ線ＤＬ２は、ストライプ形状に列方向Ｄ２に延長され、第１データ線ＤＬ１は、第２データ線ＤＬ２を基準に左側に折曲され、第３データ線ＤＬ３は、第２データ線ＤＬ２を基準に右側に折曲される。特に、第１データ線ＤＬ１は、第２サブ領域ＤＲ１に隣接する位置で折曲されて第２サブ領域ＤＲ１の幅を拡張させる。具体的に、第２サブ領域ＤＲ１で第１データ線ＤＬ１及び第２データ線ＤＬ２の間の間隔は、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２で第１データ線ＤＬ１及び第２データ線ＤＬ２の間の間隔より大きい。同様に、第３データ線ＤＬ３は、第４サブ領域ＤＲ２に隣接する位置で折曲されて第４サブ領域ＤＲ２の幅を拡張させる。具体的に、第４サブ領域ＤＲ２で第２データ線ＤＬ２及び第３データ線ＤＬ３の間の間隔は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４で第２データ線ＤＬ２及び第３データ線ＤＬ３の間の間隔はより大きい。
【００９５】
第１電圧線ＲＬ１は、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２で第１データ線ＤＬ１及び第２データ線ＤＬ２の間の間隔の１／２地点に配置される。第１電圧線ＲＬ１は、第２サブ領域ＤＲ１で一側に折曲されて第１データ線ＤＬ１及び第２データ線ＤＬ２の中でいずれか一線に隣接するように配置される。一例として、第１電圧線ＲＬ１は、第２データ線ＤＬ２に隣接するように折曲され、第１データ線ＤＬ１は、第１電圧線ＲＬ１と反対方向に折曲される。したがって、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２で第１データ線ＤＬ１と第１電圧線ＲＬ１との第１間隔ｄ１は、第２サブ領域ＤＲ１で第１データ線ＤＬ１と第１電圧線ＲＬ１との第２間隔ｄ２より小さい。
【００９６】
第１画素ＰＸ１の第１トランジスタＴＲ１＿１、第２トランジスタＴＲ１＿２及び第３トランジスタＴＲ１＿３は、第２サブ領域ＤＲ１の中で第１データ線ＤＬ１と第１電圧線ＲＬ１との間の領域に配置される。
【００９７】
第２電圧線ＲＬ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４で第２データ線ＤＬ２及び第３データ線ＤＬ３の間の間隔の１／２地点に配置される。第２電圧線ＲＬ２は、第４サブ領域ＤＲ２で一側に折曲されて第２データ線ＤＬ２及び第３データ線ＤＬ３の中でいずれか一ラインに隣接するように配置される。一例として、第２電圧線ＲＬ２は、第３データ線ＤＬ３に隣接するように折曲され、第２データ線ＤＬ２は、ストライプ形状に列方向Ｄ２に延長する。したがって、第３及び第４サブ画素領域ＳＲ３、ＳＲ４で第２データ線ＤＬ２と第２電圧線ＲＬ２との第３間隔ｄ３は、第４サブ領域ＤＲ２で第２データ線ＤＬ２と第２電圧線ＲＬ２との第４間隔ｄ４より小さい。
【００９８】
第２画素ＰＸ２の第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３は、第４サブ領域ＤＲ２の中で第２データ線ＤＬ２と第２電圧線ＲＬ２との間の領域に配置される。
【００９９】
第３電圧線ＲＬ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６で第３データ線ＤＬ３及び第４データ線ＤＬ４の間の間隔の１／２地点に配置される。第３電圧線ＲＬ３は、第６サブ領域ＤＲ３で一側に折曲されて第３データ線ＤＬ３及び第４データ線ＤＬ４の中でいずれか一ラインに隣接するように配置される。一例として、第３電圧線ＲＬ３は、第４データ線ＤＬ４に隣接するように折曲され、第３データ線ＤＬ３は、第３電圧線ＲＬ３の折曲方向と同一の方向に折曲され、第４データ線ＤＬ４は、第３電圧線ＲＬ３の折曲方向と反対の方向に折曲される。第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６で第３データ線ＤＬ３と第３電圧線ＲＬ３との第５間隔ｄ５は、第６サブ領域ＤＲ３で第３データ線ＤＬ３と第３電圧線ＲＬ３との第６間隔ｄ６より小さい。
【０１００】
第３画素ＰＸ３の第１トランジスタＴＲ１、第２トランジスタＴＲ２及び第３トランジスタＴＲ３は第６サブ領域ＤＲ３の中で第３データ線ＤＬ３と第３電圧線ＲＬ３との間の領域に配置される。
【０１０１】
本発明の一例として、第１間隔ｄ１、第２間隔ｄ２及び第３間隔ｄ３は、互いに実質的に同一の値を有し、第５間隔ｄ５は、第１間隔ｄ１及び第３間隔ｄ３より広く、第１間隔ｄ１及び第３間隔ｄ３の略２倍の大きさの値を有する。第２間隔ｄ２、第４間隔ｄ４、及び第６間隔ｄ６は、互いに実質的に同一の値を有する。
【０１０２】
図８は、図５に図示された第２画素の第４サブ領域及び第３画素の第６サブ領域を示した拡大図である。
【０１０３】
図８を参照すれば、第４サブ領域ＤＲ２には、第１ゲート線ＤＬ１から延長された第２ゲート電極部ＧＰ２及び第３トランジスタＴＲ２＿３の第３ゲート電極ＧＥ２＿３が具備される。第６サブ領域ＤＲ３には、第１ゲート線ＧＬ１から延長された第３ゲート電極部ＧＰ３及び第３トランジスタＴＲ３＿３の第３ゲート電極ＧＥ３＿３が具備される。
【０１０４】
第２ゲート電極部ＧＰ２は、第２画素ＰＸ２の第１トランジスタＴＲ２＿１及び第２トランジスタＴＲ２＿２の第１ゲート電極ＧＥ２＿１及び第２ゲート電極ＧＥ２＿２を含む。第３ゲート電極部ＧＰ３は、第３画素ＰＸ３の第１トランジスタＴＲ３＿１及び第２トランジスタＴＲ３＿２の第１ゲート電極ＧＥ３−１及び第２ゲート電極ＧＥ３＿２を含む。
【０１０５】
第４サブ領域ＤＲ２には、第２データ線ＤＬ２から分岐された第２ソース電極部ＳＰ２が具備される。第２ソース電極部ＳＰ２は、第２ゲート電極部ＧＰ２上に位置する。第２ソース電極部ＳＰ２は、第２画素ＰＸ２の第１トランジスタＴＲ２＿１の第１ソース電極ＳＥ２＿１及び第２トランジスタＴＲ２＿２の第２ソース電極ＳＥ２＿２を含む。第１トランジスタＴＲ２＿１の第１ドレイン電極ＤＥ２＿１は、第２ゲート電極部ＧＰ２上で第１ソース電極ＳＥ２＿１と離隔されるように配置され、第２トランジスタＴＲ２＿２の第２ドレイン電極ＤＥ２＿２は、第２ゲート電極部ＧＰ２上で第２ソース電極ＳＥ２＿２と離隔されるように配置される。
【０１０６】
第６サブ領域ＤＲ３には、第３データ線ＤＬ３から分岐された第３ソース電極部ＳＰ３が具備される。第３ソース電極部ＳＰ３は、第３ゲート電極部ＧＰ３上に位置する。第３ソース電極部ＳＰ３は、第３画素ＰＸ３の第１トランジスタＴＲ３＿１の第１ソース電極ＳＥ３＿１及び第２トランジスタＴＲ３＿２の第２ソース電極ＳＥ３＿２を含む。第１トランジスタＴＲ３＿１の第１ドレイン電極ＤＥ３＿１は、第３ゲート電極部ＧＰ３上で第１ソース電極ＳＥ３＿１と離隔されるように配置され、第２トランジスタＴＲ３＿２の第２ドレイン電極ＤＥ３＿２は、第３ゲート電極部ＧＰ３上で第２ソース電極ＳＥ３＿２と離隔されるように配置される。
【０１０７】
ここで、第３画素ＰＸ３の第１トランジスタＴＲ３＿１のサイズは、第２画素ＰＸ２の第１トランジスタＴＲ２＿１のサイズと互いに異なる。具体的には、第３画素ＰＸ３の第１トランジスタＴＲ３＿１のチャンネル長さＣＨ１は、第２画素ＰＸ２の第１トランジスタＴＲ２＿１のチャンネル長さＣＨ２より長い。これと同様に、第３画素ＰＸ３の第２トランジスタＴＲ３＿２のサイズは、第２画素ＰＸ２の第２トランジスタＴＲ２＿２のサイズと互いに異なる。具体的には、第３画素ＰＸ３の第２トランジスタＴＲ３＿２のチャンネル長さＣＨ３は、第２画素ＰＸ２の第２トランジスタＴＲ２＿２のチャンネル長さＣＨ４より長い。
【０１０８】
図５に示したように、第５サブ画素電極ＰＥ３＿１及び第６サブ画素電極ＰＥ３＿２のサイズが第３サブ画素電極ＰＥ２＿１及び第４サブ画素電極ＰＥ２＿２のサイズより大きいので、第２画素ＰＸ２及び第３画素ＰＸ３の間のキックバック（ｋｉｃｋｂａｃｋ）電圧ΔＶｋの大きさが互いに異なる。
【０１０９】
下の数学式で分かるように、キックバック電圧ΔＶｋは、液晶キャパシターの大きさに反比例するので、画素間でサブ画素電極のサイズが異なれば、画素間でキックバック電圧ΔＶｋの偏差が発生する。
【数１】
0006692616.tif 000002
【０１１０】
ここで、Ｃｌｃは液晶キャパシターの容量であり、Ｃｓｔはストレージキャパシターの容量であり、Ｃｇｄはゲート電極と異なる電極、例えばドレイン電極又はサブ画素電極との間の寄生容量であり、ΔＶｇはゲート電極に印加されるゲートオン電圧とゲートオフ電圧との差の値である。
【０１１１】
数１で分かるように、キックバック電圧ΔＶｋは、画素に具備される各トランジスタの寄生容量に影響を受けるので、画素に具備される各トランジスタのサイズを互いに異なるようにすることによって、サブ画素電極のサイズ差によるキックバック電圧の偏差を補償することができる。
【０１１２】
第２画素ＰＸ２の第１トランジスタＴＲ２＿１及び第２トランジスタＴＲ２＿２サイズと第３画素ＰＸ３の第１トランジスタＴＲ３＿１及び第２トランジスタＴＲ３＿２とのサイズを互いに異なるように設定することによって、第２画素ＰＸ２及び第３画素ＰＸ３の間にキックバック電圧ΔＶｋの大きさの偏差を減少させることができる。
【０１１３】
図面に図示しなかったが、第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２のサイズは、第２画素ＰＸ２の第１トランジスタＴＲ２＿１及び第２トランジスタＴＲ２＿２のサイズと同様に設定する。したがって、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の間のキックバック電圧ΔＶｋの大きさの差を減少させることができる。
【０１１４】
図９は、本発明の他の実施形態による表示装置の画素群を示したレイアウトであり、図１０は、図９に図示された第１画素の等価回路図である。
【０１１５】
図９を参照すれば、本発明の他の実施形態による表示パネルの第１画素群ＰＧ４は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含む。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の各々は、カップリングコンデンサを利用して２つのサブ画素電極に互いに異なる画素電圧を印加できる構造を採用する。
【０１１６】
表示パネルは、第１画素群ＰＧ４に連結された第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３をさらに含む。第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２は、行方向Ｄ１に延長し、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３は、列方向Ｄ２に延長する。
【０１１７】
第１画素ＰＸ１は、第１サブ画素領域ＳＲ１（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第２サブ画素領域ＳＲ２（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第１画素ＰＸ１の第２サブ領域ＤＲ１には、第１画素ＰＸ１の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【０１１８】
第２画素ＰＸ２は、第３サブ画素領域ＳＲ３（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第４サブ画素領域ＳＲ２（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第２画素ＰＸ２の第４サブ領域ＤＲ２には、第２画素ＰＸ２の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【０１１９】
第３画素ＰＸ３は、第５サブ画素領域ＳＲ５（図２に図示される）に具備される第１サブ画素電極ＰＥ１及び第６サブ画素領域ＳＲ６（図２に図示される）に具備される第２サブ画素電極ＰＥ２を含む。第３画素ＰＸ３の第６サブ領域ＤＲ３に、は第２画素ＰＸ２の第１サブ画素電極ＰＥ１及び第２サブ画素電極ＰＥ２を駆動するための素子が具備される。
【０１２０】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、行方向Ｄ１に配列され、第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２と重畳する。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２に共通に連結され、第１データ線ＤＬ１、第２データ線ＤＬ２及び第３データ線ＤＬ３に各々連結される。
【０１２１】
図１０では、第１画素ＰＸ１の等価回路図を一例として図示した。第２画素ＰＸ２及び第３画素ＰＸ３の等価回路図は、第１画素ＰＸ１の等価回路図と同一であるので、図１０では第２及び第３画素ＰＸ２、ＰＸ３の等価回路図を別に図示しなく、省略する。
【０１２２】
図１０を参照すれば、第１サブ画素ＰＸ１＿１は、第１トランジスタＴＲ１＿１、第１液晶キャパシターＣｌｃ１＿１、及び第１ストレージキャパシターＣｓｔ１＿１を含む。第２サブ画素ＰＸ１＿２は、第２トランジスタＴＲ１＿２、第４トランジスタＴＲ１＿４、第２液晶キャパシターＣｌｃ１＿２、第２ストレージキャパシターＣｓｔ１＿２、及びカップリングキャパシターＣｃｐを含む。
【０１２３】
第１トランジスタＴＲ１＿１の第１ゲート電極は、第１ゲート線ＧＬ１に連結され、第１トランジスタＴＲ１＿１の第１ソース電極は、第１データ線ＤＬ１に連結され、第１トランジスタＴＲ１＿１の第１ドレイン電極は、第１液晶キャパシターＣｌｃ１＿１及び第１ストレージキャパシターＣｓｔ１＿１に連結される。
【０１２４】
第１液晶キャパシターＣｌｃ１＿１の第１電極は、第１トランジスタＴＲ１＿１の第１ドレイン電極に連結され、第１液晶キャパシターＣｌｃ１＿１の第２電極は、共通電圧Ｖｃｏｍを供給される。第１ストレージキャパシターＣｓｔ１＿１の第１電極は第１トランジスタＴＲ１＿１の第１ドレイン電極に連結され、第１ストレージキャパシターＣｓｔ１＿１の第２電極は第１ストレージ線ＳＬ１を通じてストレージ電圧Ｖｃｓｔを供給される。
【０１２５】
第２トランジスタＴＲ１＿２の第２ゲート電極は、第１ゲート線ＧＬ１に連結され、第２トランジスタＴＲ１＿２の第２ソース電極は、第１データ線ＤＬ１に連結され、第２トランジスタＴＲ１＿２の第２ドレイン電極は、第２液晶キャパシターＣｌｃ１＿２及び第２ストレージキャパシターＣｓｔ１＿２に連結される。
【０１２６】
第２液晶キャパシターＣｌｃ１＿２の第１電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極に連結され、第２液晶キャパシターＣｌｃ１＿２の第２電極は、共通電圧Ｖｃｏｍを供給される。第２ストレージキャパシターＣｓｔ１＿２の第１電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極に連結され、第２ストレージキャパシターＣｓｔ１＿２の第２電極は第２ストレージ線ＳＬ２を通じてストレージ電圧Ｖｃｓｔを供給される。
【０１２７】
第４トランジスタＴＲ１＿４の第４ゲート電極は、第２ゲート線ＧＬ２に連結され、第４トランジスタＴＲ１＿４の第４ソース電極は、カップリングキャパシターＣｃｐに連結され、第４トランジスタＴＲ１＿４の第４ドレイン電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極に連結される。
【０１２８】
カップリングキャパシターＣｃｐの第１電極は、第４トランジスタＴＲ１＿４の第４ソース電極に連結され、カップリングキャパシターＣｃｐの第２電極は、第１ストレージ線ＳＬ１を通じてストレージ電圧Ｖｃｓｔを供給される。
【０１２９】
第１ゲート線ＧＬ１を通じて提供された第１ゲート信号によって第１及び第２トランジスタＴＲ１＿１、ＴＲ１＿２がオンされる。第１データ線ＤＬ１を通じて提供されたデータ電圧は、オンされた第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２を通じて第１及び第２液晶キャパシターＣｌｃ１＿１、Ｃｌｃ１＿２の第１電極に供給される。したがって、第１液晶キャパシターＣｌｃ１＿１及び第２液晶キャパシターＣｌｃ１＿２には、データ電圧と共通電圧Ｖｃｏｍのレベル差に対応する第１画素電圧がかけられ電荷が充電される。
【０１３０】
以後、第２ゲート線ＧＬ２を通じて提供された第２ゲート信号によって第４トランジスタＴＲ１＿４がオンされる。オンされた第４トランジスタＴＲ１＿４によって第２液晶キャパシターＣｌｃ１＿２とカップリングキャパシターＣｃｐとの間で電荷共有（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）が発生する。
【０１３１】
結果的に、第２ゲート線ＧＬ２を通じて第２ゲート信号が印加された以後の時点で、第２液晶キャパシターＣｌｃ１＿２とカップリングキャパシターＣｃｐとの間で電圧分割が起きる。その結果、第２液晶キャパシターＣｌｃ１＿２を充電するのにかけられた第１画素電圧が下がり、第１画素電圧が下がる大きさは、カップリングキャパシターＣｃｐの充電率にしたがって変化する。
【０１３２】
結局、第２ゲート信号が発生された以後に、第１液晶キャパシターＣｌｃ１には第１画素電圧がかけられ電荷が充電され、第２液晶キャパシターＣｌｃ２には第１画素電圧より低い大きさの第２画素電圧がかけられ電荷が充電される。
【０１３３】
第１液晶キャパシターＣｌｃ１＿１と第２液晶キャパシターＣｌｃ２＿１を各々充電するのにかけられた第１画素電圧と第２画素電圧の大きさが互いに異なるので、第１サブ画素ＰＸ１＿１で表示される階調は、第２サブ画素ＰＸ１＿２で表示される階調と互いに異なる。このように、第１及び第２サブ画素ＰＸ１＿１、ＰＸ１＿２で互いに異なる階調の画像を表示することによって、サブ画素ＰＸの視認性を向上させることができる。
【０１３４】
再び図９を参照して、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３のレイアウトについて具体的に説明する。但し、第１サブ画素領域ＳＲ１、第２サブ画素領域ＳＲ２、第３サブ画素領域ＳＲ３、第４サブ画素領域ＳＲ４、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の構造は、図５に図示された第１サブ画素領域ＳＲ１、第２サブ画素領域ＳＲ２、第３サブ画素領域ＳＲ３、第４サブ画素領域ＳＲ４、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の構造と同一であるので、第１サブ画素領域ＳＲ１、第２サブ画素領域ＳＲ２、第３サブ画素領域ＳＲ３、第４サブ画素領域ＳＲ４、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ１の構造について重複する説明は省略する。
【０１３５】
第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２は、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３を通過するように行方向Ｄ１に延びる。第２サブ領域ＤＲ１には第１ゲート線ＧＬ１から延長された第１ゲート電極部ＧＰ１が具備され、第４サブ領域ＤＲ２には第１ゲート線ＧＬ１から延長された第２ゲート電極部ＧＰ２が具備され、第６サブ領域ＤＲ３には第１ゲート線ＧＬ１から延長された第３ゲート電極部ＧＰ３が具備される。
【０１３６】
第１ゲート電極部ＧＰ１は、第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２の第１ゲート電極及び第２ゲート電極として利用される部分である。第１画素ＰＸ１の第４トランジスタＴＲ１＿４の第４ゲート電極ＧＥ４は、第２ゲート線ＧＬ２から分岐されて第２サブ領域ＤＲ１に具備され、第１ゲート電極部ＧＰ１と電気的に絶縁するように離隔して配置される。
【０１３７】
第１データ線ＤＬ１は、第２サブ領域ＤＲ１に隣接して配置され、列方向Ｄ２に延びる。第２サブ領域ＤＲ１には第１データ線ＤＬ１から分岐された第１ソース電極部ＳＰ１が具備される。第１ソース電極部ＳＰ１は、第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２の第１ソース電極及び第２ソース電極として利用される部分である。第１ソース電極部ＳＰ１は第１ゲート電極部ＧＰ１上に位置する。第１トランジスタＴＲ１＿１の第１ドレイン電極は第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置され、第２トランジスタＴＲ１＿２の第２ドレイン電極は、第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置される。第１トランジスタＴＲ１＿１の第１ドレイン電極と第２トランジスタＴＲ１＿２の第２ドレイン電極とは第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２のオフ状態で互いに電気的に絶縁される。
【０１３８】
第４トランジスタＴＲ１＿４の第４ゲート電極ＧＥ４の上には第４トランジスタＴＲ１＿４の第４ソース電極及び第４ドレイン電極が具備される。第４トランジスタＴＲ１＿４の第４ソース電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極から延長された構造を有する。第４トランジスタＴＲ１＿４の第４ドレイン電極は、カップリングキャパシターＣｃｐに連結される。
【０１３９】
本発明の一実施形態として、カップリングキャパシターＣｃｐは、第４ドレイン電極から延長された第１電極ＣＥ１及び第１ストレージ線ＳＬ１から延長されて絶縁層（図示せず）を介して第１電極ＣＥ１と対向する第２電極ＣＥ２からなる。しかし、カップリングキャパシターＣｃｐの構造は、これに限定されない。
【０１４０】
第２画素ＰＸ２及び第３画素ＰＸ３の第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の構造は、第１画素ＰＸ１の第２サブ領域ＤＲ１の構造と類似であるので、重複する説明は省略する。
【０１４１】
図１１は、本発明の他の実施形態による表示パネルの第１画素群を示した平面図である。但し、図１１では多数の画素群の中で第１画素群ＰＧ５を代表的に図示し、残りの画素群は、第１画素群ＰＧ５と同一の構造を有するので、別に図示しない。また、図１１を参照して第１画素群ＰＧ５に対して具体的に説明し、重複を避けるために残りの画素群に対する具体的な説明は省略する。
【０１４２】
図１１を参照すれば、本発明のその他の実施形態による表示パネルの第１画素群ＰＧ５は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、列方向Ｄ２に順次に配列される。
【０１４３】
特に、第１画素ＰＸ１は、第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２の間に位置して第１データ線ＤＬ１に連結され、第２画素ＰＸ２は、第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３の間に位置して第１データ線ＤＬ１に連結され、第３画素ＰＸ３は、第３ゲート線ＧＬ３及び第４ゲート線ＧＬ４の間に位置して第１データ線ＤＬ１に連結される。即ち、同一列の画素は、隣接する２つのデータ線の中でいずれか１つのデータ線のみに連結された非交差構造に配置される。
【０１４４】
第１画素ＰＸ１は、第１色、例えば赤色Ｒを表示し、第２画素ＰＸ２は、第２色、例えば緑色Ｇを表示し、第３画素ＰＸ３は、第３色、例えば青色Ｂを表示する。しかし、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３が表示するカラーは、これに限定されない。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の中で少なくとも１つは、残りの画素より大きいサイズを有する。本発明の一例として、図１１では青色Ｂを表示する第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する構造を図示した。しかし、第１画素ＰＸ１が第２画素ＰＸ２及び第３画素ＰＸ３より大きいサイズを有するか、或いは第２画素ＰＸ２が第１画素ＰＸ１及び第３画素ＰＸ３より大きいサイズを有する。
【０１４５】
以下では、第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する構造を例に挙げて説明する。
【０１４６】
第１画素ＰＸ１は、第１サブ領域ＰＲ１及び第２サブ領域ＤＲ１を含み、第２画素ＰＸ２は、第３サブ領域ＰＲ２及び第４サブ領域ＤＲ２を含み、第３画素ＰＸ３は、第５サブ領域ＰＲ３及び第６サブ領域ＤＲ３を含む。第１サブ領域ＰＲ１、第３サブ領域ＰＲ２及び第５サブ領域ＰＲ３の中で少なくとも２つのサブ領域は、列方向Ｄ２に互いに異なる幅を有する。以下、列方向Ｄ２への幅を縦幅と定義する。
【０１４７】
本発明の一例として、縦幅は、該当画素の一側に具備されたゲート線の列方向Ｄ２幅の中心と他の一側に具備されたゲート線の列方向Ｄ２幅の中心との間の距離として定義される。言い換えれば、第１画素ＰＸ１の縦幅は、第１ゲート線ＧＬ１の列方向Ｄ２幅の中心と第２ゲート線ＧＬ２の列方向Ｄ２幅の中心との間の距離として定義される。
【０１４８】
本発明の一例として、第１サブ領域ＰＲ１及び第３サブ領域ＰＲ２の各々は、第１縦幅Ｗ１１を有し、第５サブ領域ＰＲ３は、第１縦幅Ｗ１１より大きい第２縦幅Ｗ１２を有する。第２縦幅Ｗ１２は、第１縦幅Ｗ１１の２倍である。
【０１４９】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、列方向Ｄ２に順次に配列され、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の中で少なくとも１つのサブ領域の縦幅は、該当画素の他のサブ領域の縦幅と異なる。即ち、第２サブ領域ＤＲ１は、第１サブ領域ＰＲ１と異なる縦幅を有し、第４サブ領域ＤＲ２は、第３サブ領域ＰＲ２と異なる縦幅を有し、第６サブ領域ＤＲ３は、第５サブ領域ＰＲ３と異なる縦幅を有する。
【０１５０】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、各々第３縦幅Ｗ１３、第４縦幅Ｗ１４及び第５縦幅Ｗ１５を有する。第３縦幅Ｗ１３及び第４縦幅Ｗ１４は、第１縦幅Ｗ１１と異なり、第５縦幅Ｗ１５は、第２縦幅Ｗ１２と異なる。本発明の一例として、第３縦幅Ｗ１３及び第４縦幅Ｗ１４は、第１縦幅Ｗ１１より大きく、第５縦幅Ｗ１５は、第２縦幅Ｗ１２より小さい。
【０１５１】
また、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３それぞれの縦幅Ｗ１３、Ｗ１４、Ｗ１５は、互いに実質的に同一の大きさを有する。第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の各々は、互いに実質的に同一の横幅Ｗ１６を有する。ここで、横幅Ｗ１６は、行方向Ｄ１への幅を示す。
【０１５２】
第１サブ領域ＰＲ１は、行方向Ｄ１に２つの領域に分離されて第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２を含む。図面に図示しなかったが、第１サブ画素領域ＳＲ１は、第１サブ画素電極を含み、第２サブ画素領域ＳＲ２は、第２サブ画素電極を含む。第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の間に位置する。第２サブ領域ＤＲ１には第１サブ画素電極及び第２サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第２サブ領域ＤＲ１では実質的に画像が表示されないので、第２サブ領域ＤＲ１は、ブラックマトリックス（図示せず）で隠れる領域である。
【０１５３】
第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の各々の縦幅は、第１縦幅Ｗ１１と同一である。第１サブ画素領域ＳＲ１の横幅は、第２サブ画素領域ＳＲ２の横幅と互いに異なり、例えば、第２サブ画素領域ＳＲ２の横幅は、第１サブ画素領域ＳＲ１の横幅より大きい。ここで、第１サブ画素領域ＳＲ１の横幅は、第１サブ画素電極の横幅であり、第２サブ画素領域ＳＲ２の横幅は、第２サブ画素電極の横幅である。
【０１５４】
第３サブ領域ＰＲ２は、行方向Ｄ２に２つの領域に分離されて第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４を含む。図面に図示しなかったが、第３サブ画素領域ＳＲ３は、第３サブ画素電極を含み、第４サブ画素領域ＳＲ４は、第４サブ画素電極を含む。第４サブ領域ＤＲ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の間に位置する。第４サブ領域ＤＲ２には第３サブ画素電極及び第４サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第４サブ領域ＤＲ２では実質的に画像が表示されないので、第４サブ領域ＤＲ２は、ブラックマトリックス（図示せず）で隠れる領域である。
【０１５５】
第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の各々の縦幅は、第１縦幅Ｗ１１と同一である。第３サブ画素領域ＳＲ３の横幅は、第４サブ画素領域ＳＲ４の横幅と互いに異なり、例えば、第４サブ画素領域ＳＲ４の横幅は、第３サブ画素領域ＳＲ３の横幅より大きい。
【０１５６】
第５画素領域ＰＲ３は、行方向Ｄ１に２つの領域に分離されて第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６を含む。図面に図示しなかったが、第５サブ画素領域ＳＲ５は、第５サブ画素電極を含み、第６サブ画素領域ＳＲ６は、第６サブ画素電極を含む。第６サブ領域ＤＲ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の間に位置する。第６サブ領域ＤＲ３には第３サブ画素電極及び第４サブ画素電極を駆動するための駆動素子（例えば、薄膜トランジスタ）が具備される。したがって、第６サブ領域ＤＲ３では実質的に画像が表示されないので、第６サブ領域ＤＲ３は、ブラックマトリックス（図示せず）で隠れる領域である。
【０１５７】
第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の各々の縦幅は、第２縦幅Ｗ１２と同一である。第５サブ画素領域ＳＲ５の横幅は、第６サブ画素領域ＳＲ６の横幅と互いに異なり、例えば、第６サブ画素領域ＳＲ６の横幅は、第５サブ画素領域ＳＲ５の横幅より大きい。ここで、第５サブ画素領域ＳＲ５の横幅は、第５サブ画素電極の横幅であり、第６サブ画素領域ＳＲ６の横幅は、第６サブ画素電極の横幅である。
【０１５８】
第１サブ画素領域ＳＲ１、第３サブ画素領域ＳＲ３及び第５サブ画素領域ＳＲ５は、列方向Ｄ２に順次に配列され、互いに同一の横幅を有する。第２サブ画素領域ＳＲ２第４サブ画素領域ＳＲ４及び第６サブ画素領域ＳＲ６は、列方向Ｄ２に順次に配列され、互いに同一の横幅を有する。
【０１５９】
第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２の縦幅Ｗ１１より広い縦幅Ｗ１３を有する。したがって、第１画素ＰＸ１は、平面から見た時、第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２と同一の高さを有する仮想線を超えて拡張した形状を有する。第４サブ領域ＤＲ２は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４の縦幅Ｗ１１より広い縦幅Ｗ１４を有する。したがって、第２画素ＰＸ２もやはり平面から見た時、第４サブ領域ＤＲ２が第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４と同一の高さを有する仮想線を超えて拡張した形状を有する。
【０１６０】
ここで、第１画素ＰＸ１の第２サブ領域ＤＲ１と第２画素ＰＸ２の第４サブ領域ＤＲ２とは、互いに反対方向に拡張される。
【０１６１】
第６サブ領域ＤＲ３は、第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６の縦幅Ｗ１２より小さい縦幅Ｗ１５を有する。したがって、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第５サブ画素領域ＳＲ５及び第６サブ画素領域ＳＲ６より第３画素ＰＸ３の内側に陥没している形状を有する。特に、第３画素ＰＸ３は、上下側辺が陥没した形状を有する。第３画素ＰＸ３の上下側陥没部には第２画素ＰＸ２の第４サブ領域ＤＲ２及び次の画素群の第１画素ＰＸ１の第２サブ領域ＤＲ１が各々収容される。したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２は、隣接する画素（例えば、第３画素ＰＸ３）側に延長されて隣接画素の余裕空間をシェアする。即ち、相対的に縦幅が小さい画素のサブ領域は、相対的に縦幅が大きい画素の余裕空間に延長されて、画素同士が互いに空間をシェアできるように配置する。
【０１６２】
したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２の縦幅が増加することを防止することができ、その結果、第１画素ＰＸ１及び第２画素ＰＸ２の開口率を向上させることができる。
【０１６３】
図１１によれば、第２ゲート線ＧＬ２は、第１画素ＰＸ１と第２画素ＰＸ２との間でストライプ形状に行方向Ｄ１に延長され、第１ゲート線ＧＬ１は、第２ゲート線ＧＬ２を基準に上側に折曲され、第３ゲート線ＧＬ３は、第２ゲート線ＧＬ２を基準に下側に折曲される。特に、第１ゲート線ＧＬ１は、第２サブ領域ＤＲ１に隣接する位置で上側に折曲されて第２サブ領域ＤＲ１の幅を拡張させる。具体的に、第２サブ領域ＤＲ１で第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２の間の間隔は第１サブ画素領域ＳＲ１及び第２サブ画素領域ＳＲ２で第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２の間の間隔より大きい。同様に、第３ゲート線ＧＬ３は、第４サブ領域ＤＲ２に隣接する位置で下側に折曲されて第４サブ領域ＤＲ２の幅を拡張させる。具体的に、第４サブ領域ＤＲ２で第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３の間の間隔は、第３サブ画素領域ＳＲ３及び第４サブ画素領域ＳＲ４で第２ゲート線ＧＬ２及び第３ゲート線ＧＬ４の間の間隔はより大きい。
【０１６４】
図１２は、本発明のその他の実施形態による表示装置の画素群を示した平面図である。但し、図１２では多数の画素群の中で第１画素群ＰＧ６を代表的に図示し、残りの画素群は、第１画素群ＰＧ６と同一の構造を有するので、別に図示しない。また、図１２を参照して第１画素群ＰＧ６について具体的に説明し、重複を避けるために残りの画素群についての具体的な説明は省略する。
【０１６５】
図１２を参照すれば、本発明のその他の実施形態による表示パネルの第１画素群ＰＧ６は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、列方向Ｄ２に順次に配列される。特に、第１画素ＰＸ１は、第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２の間に位置して第１データ線ＤＬ１に連結され、第２画素ＰＸ２は、第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３の間に位置して第１データ線ＤＬ１に連結され、第３画素ＰＸ３は、第３ゲート線ＧＬ３及び第４ゲート線ＧＬ４の間に位置して第１データ線ＤＬ１に連結される。即ち、同一列の画素は、隣接する２つのデータ線の中でいずれか１つのデータ線のみに連結される非交差構造に配置される。
【０１６６】
第１画素ＰＸ１は、第１サブ領域ＰＲ１及び第２サブ領域ＤＲ１を含み、第２画素ＰＸ２は、第３サブ領域ＰＲ２及び第４サブ領域ＤＲ２を含み、第３画素ＰＸ３は、第５サブ領域ＰＲ３及び第６サブ領域ＤＲ３を含む。
【０１６７】
本発明の一例として、第１サブ領域ＰＲ１及び第３サブ領域ＰＲ２の各々は、第１縦幅Ｗ１１を有し、第５サブ領域ＰＲ３は、第１縦幅Ｗ１１より大きい第２縦幅Ｗ１２を有する。第２縦幅Ｗ１２は、第１縦幅Ｗ１１の略２倍である。
【０１６８】
第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、列方向Ｄ２に順次に配列され、第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３の中で少なくとも１つの駆動領域の縦幅は、該当画素領域の縦幅と異なる。第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、第３縦幅Ｗ１３、第４縦幅Ｗ１４及び第５縦幅Ｗ１５を各々有する。第３縦幅Ｗ１３及び第４縦幅Ｗ１４は、第１縦幅Ｗ１１と異なり、第５縦幅Ｗ１５は、第２縦幅Ｗ１２と異なる。本発明の一例として、第３縦幅Ｗ１３及び第４縦幅Ｗ１４は、第１縦幅Ｗ１１より大きく、第５縦幅Ｗ１５は、第２縦幅Ｗ１２より小さい。また、第３縦幅Ｗ１３、第４縦幅Ｗ１４及び第５縦幅Ｗ１５は、互いに実質的に同一の値を有する。第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、互いに同一の横幅Ｗ１６を有する。
【０１６９】
第１サブ領域ＰＲ１は、行方向Ｄ１に順次に配列される第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿１及び第３サブ画素領域ＳＲ１＿３を含む。第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１＿１又は第３サブ画素領域ＳＲ１＿３に隣接して位置する。第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿１及び第３サブ画素領域ＳＲ１＿３の各々の縦幅は、第１縦幅Ｗ１１に互いに同一である。
【０１７０】
第３サブ領域ＰＲ２は、行方向Ｄ１に順次に配列される第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３を含む。第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１又は第６サブ画素領域ＳＲ２＿３に隣接して位置する。第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３の各々の縦幅は、第１縦幅Ｗ１１に互いに同一である。
【０１７１】
第５サブ領域ＰＲ３は行方向Ｄ１に順次に配列される第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３を含む。第６サブ領域ＤＲ３は、第７サブ画素領域ＳＲ３＿１又は第９サブ画素領域ＳＲ３＿３に隣接して位置する。第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３の各々の縦幅は、第２縦幅Ｗ１２に互いに同一である。
【０１７２】
第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３の第１縦幅Ｗ１１より広い第３縦幅Ｗ１３を有するので、第１画素ＰＸ１は、平面から見た時、第２サブ領域ＤＲ１が第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３と同一の高さである仮想線を超えて拡張した形状を有する。第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３の第１縦幅Ｗ１１より広い第４縦幅Ｗ１４を有するので、第２画素ＰＸ２もやはり平面から見た時、第４サブ領域ＤＲ２が第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３と同一の高さを有する仮想線を超えて拡張した形状を有する。
【０１７３】
ここで、第１画素ＰＸ１の第２サブ領域ＤＲ１と第２画素ＰＸ２の第４サブ領域ＤＲ２とは反対方向に拡張される。
【０１７４】
第６サブ領域ＤＲ３は、第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３の第２縦幅Ｗ１２より小さい第５縦幅Ｗ１５を有するので、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第７サブ領域ＳＲ３＿１、第８サブ領域ＳＲ３＿２及び第９サブ領域ＳＲ３＿３より内側に陥没している形状を有する。したがって、第３画素ＰＸ３は、第６サブ領域ＤＲ３で互いに対向する２つの陥没部によって形成された“首（ｎｅｃｋ）”部を有する。首部で第６サブ領域ＤＲ３は、第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ領域ＳＲ３＿３よりさらに狭い幅を有する。図１２によれば、第３画素ＰＸ３の上／下側辺が陥没する。第３画素ＰＸ３の上下側陥没部には第２画素ＰＸ２の第４サブ領域ＤＲ２及び次の画素群の第１画素ＰＸ１の第２サブ領域ＤＲ１が各々収容される。したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２は、隣接する画素（例えば、第３画素ＰＸ３）の余裕空間に配置される。即ち、相対的に縦幅が小さい画素のサブ領域が相対的に縦幅が大きい画素の余裕空間をシェアできるように配置する。
【０１７５】
したがって、第２サブ領域ＤＲ１及び第４サブ領域ＤＲ２の横幅が増加することを防止することができ、その結果、第１画素ＰＸ１及び第２画素ＰＸ２の開口率を向上させることができる。
【０１７６】
図１３は、本発明のその他の実施形態による表示パネルの第１画素群を示した平面図である。
【０１７７】
図１３を参照すれば、本発明のその他の実施形態による表示パネルの第１画素群ＰＧ７は、列方向Ｄ２に順次に配列された第１画素ＰＸ１、第２画素ＰＸ２第３画素ＰＸ３を含む。特に、第１画素ＰＸ１は、第１ゲート線ＧＬ１及び第２ゲート線ＧＬ２の間に位置して第２データ線ＤＬ２に連結され、第２画素ＰＸ２は、第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３の間に位置して第１データ線ＤＬ１に連結され、第３画素ＰＸ３は、第３ゲート線ＧＬ３及び第４ゲート線ＧＬ４の間に位置して第２データ線ＤＬ２に連結される。即ち、同一列の画素は、隣接する２つのデータ線に少なくとも１つの行単位に交互に連結される交差構造に配置される。
【０１７８】
第１画素ＰＸ１で、第２サブ領域ＤＲ１は、第３サブ領域ＳＲ１＿３に隣接するように位置して第２データ線ＤＬ２に連結される。
【０１７９】
第２サブ領域ＤＲ１は、第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３の縦幅Ｗ１１より広い縦幅Ｗ１３を有するので、第１画素ＰＸ１は、平面から見た時、第２サブ領域ＤＲ１が第３サブ画素領域ＳＲ１＿３より外側に突出している形状を有する。特に、第２サブ領域ＤＲ１は、第３サブ画素領域ＳＲ１＿３より列方向Ｄ２に突出した形状を有する。
【０１８０】
第２画素ＰＸ２で第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１に隣接するように位置して第１データ線ＤＬ１に連結される。第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３の縦幅Ｗ１１より広い縦幅Ｗ１４を有するので、第２画素ＰＸ２は、平面から見た時、第４サブ領域ＤＲ２が第１サブ画素領域ＳＲ１＿１、第４サブ画素領域ＳＲ２＿１及び第７サブ画素領域ＳＲ３＿１と同一の高さに位置する仮想線を超えて拡張した形状を有する。特に、第４サブ領域ＤＲ２は、第４サブ画素領域ＳＲ２＿１より列方向Ｄ２に突出した形状を有する。
【０１８１】
第３画素ＰＸ３で、第６サブ領域ＤＲ３は、第９サブ画素領域ＳＲ３＿３に隣接するように位置して第２データ線ＤＬ２に連結される。第６サブ領域ＤＲ３は、第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３の縦幅ｗ１２より小さい縦幅ｗ１５を有するので、第３画素ＰＸ３は、平面から見た時、第６サブ領域ＤＲ３が第９サブ画素領域ＳＲ３＿３より内側に陥没した形状を有する。
【０１８２】
したがって、多数の画素ＰＸ１〜ＰＸ３が列方向Ｄ２に配列されて形成される１つの画素列内で画素ＰＸ１〜ＰＸ３の第２サブ領域ＤＲ１、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、ジグザグ形状に配置されている。
【０１８３】
図１４は、図１３に図示された第１画素群のレイアウトである。
【０１８４】
図１４を参照すれば、第１画素群ＰＧ７は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含む。第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、列方向Ｄ２に配列される。表示装置は、第１画素群ＰＧ７に連結された第１ゲート線ＧＬ１、第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３、第１データ線ＤＬ１及び第２データ線ＤＬ２をさらに含む。第１ゲート線ＧＬ１、第２ゲート線ＧＬ２及び第３ゲート線ＧＬ３は、行方向Ｄ１に延長し、第１データ線ＤＬ１及び第２データ線ＤＬ２は、列方向Ｄ２に延長する。表示装置は、第１データ線ＤＬ１及び第２データ線ＤＬ２の間に具備されて第１画素群ＰＧ７に連結された電圧線ＲＬをさらに含む。
【０１８５】
第１画素ＰＸ１は、第１サブ画素領域ＳＲ１＿１、第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３に各々具備される第１サブ画素電極ＰＥ１＿１、第２サブ画素電極ＰＥ１＿２及び第３サブ画素電極ＰＥ１＿３を含み、第１サブ画素電極ＰＥ１＿１及び第３サブ画素電極ＰＥ１＿３は、第１連結電極ＭＥ１によって電気的に連結される。第２サブ領域ＤＲ１は、第３サブ画素電極ＰＥ１＿３と第２データ線ＤＬ２との間に具備される。
【０１８６】
第２画素ＰＸ２は、第４サブ画素領域ＳＲ２＿１、第５サブ画素領域ＳＲ２＿２及び第６サブ画素領域ＳＲ２＿３に各々具備される第４サブ画素電極ＰＥ２＿１、第５サブ画素電極ＰＥ２＿２及び第６サブ画素電極ＰＥ２＿３を含み、第４サブ画素電極ＰＥ２＿１及び第６サブ画素電極ＰＥ２＿３は、第２連結電極ＭＥ２によって電気的に連結される。第４サブ領域ＤＲ２は、第４サブ画素電極ＰＥ２＿１と第１データ線ＤＬ１との間に具備される。
【０１８７】
第３画素ＰＸ３は、第７サブ画素領域ＳＲ３＿１、第８サブ画素領域ＳＲ３＿２及び第９サブ画素領域ＳＲ３＿３に各々具備される第７サブ画素電極ＰＥ３＿１、第８サブ画素電極ＰＥ３＿２及び第９サブ画素電極ＰＥ３＿３を含み、第７サブ画素電極ＰＥ３＿１及び第９サブ画素電極ＰＥ３＿３は、第３連結電極ＭＥ３によって電気的に連結される。第６サブ領域ＤＲ３は、第９サブ画素電極ＰＥ３＿３と第２データ線ＤＬ２との間に具備される。
【０１８８】
第１ゲート線ＧＬ１は、第１画素ＰＸ１及び第２画素ＰＸ２の間に具備され、第２ゲート線ＧＬ２は、第２画素ＰＸ２及び第３画素ＰＸ３の間に具備され、第３ゲート線ＧＬ３は、第３画素ＰＸ３及び隣接する画素群（図示せず）の第１画素の間に具備される。
【０１８９】
第２サブ領域ＤＲ１には第１ゲート線ＧＬ１から延長された第１ゲート電極部ＧＰ１が具備され、第４サブ領域ＤＲ２には第２ゲート線ＧＬ２から延長された第２ゲート電極部ＧＰ２が具備され、第６サブ領域ＤＲ３には第３ゲート線ＧＬ３から延長された第３ゲート電極部ＧＰ３が具備される。
【０１９０】
第１ゲート電極部ＧＰ１は、第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２の第１ゲート電極及び第２ゲート電極として利用される部分である。第１ゲート線ＧＬ１の一部分は、第１画素ＰＸ１の第３トランジスタＴＲ１＿３の第３ゲート電極ＧＥ３として利用される。
【０１９１】
第２サブ領域ＤＲ１には第２データ線ＤＬ２から分岐された第１ソース電極部ＳＰ１が具備される。第１ソース電極部ＳＰ１は、第１画素ＰＸ１の第１トランジスタＴＲ１＿１及び第２トランジスタＴＲ１＿２の第１ソース電極及び第２ソース電極として利用される部分である。第１ソース電極部ＳＰ１は、第１ゲート電極部ＧＰ１上に位置する。第１トランジスタＴＲ１＿１の第１ドレイン電極は、第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置され、第２トランジスタＴＲ１＿２の第２ドレイン電極は、第１ゲート電極部ＧＰ１上で第１ソース電極部ＳＰ１と離隔されるように配置される。
【０１９２】
第１トランジスタＴＲ１＿１の第１ドレイン電極は、第１コンタクト部ＣＴ１を通じてブリッジ電極ＢＥ１と電気的に接続される。ブリッジ電極ＢＥ１は、第１コンタクト部ＣＴ１で第１ドレイン電極と重畳し、第１ゲート線ＧＬ１に沿って延長する。ブリッジ電極ＢＥ１は、第２サブ画素領域ＳＲ１＿２で拡張して第２サブ画素電極ＰＥ１＿２と重畳する拡張部ＥＰ１を具備する。ブリッジ電極ＢＥ１と第２サブ画素電極ＰＥ１＿２とは拡張部ＥＰ１で電気的にコンタクトされる。
【０１９３】
第２トランジスタＴＲ１＿２の第２ドレイン電極は、第２コンタクト部ＣＴ２を通じて第３サブ画素電極ＰＥ１＿３と電気的に接続される。第３サブ画素電極ＰＥ１＿３は、第１連結電極ＭＥ１を通じて第１サブ画素電極ＰＥ１＿１と電気的に連結されるので、第２トランジスタＴＲ１＿２の第２ドレイン電極から出力された信号は、第３サブ画素電極ＰＥ１＿３及び第１連結電極ＭＥ１を経由して第１サブ画素電極ＰＥ１＿１に印加される。第１コンタクト部ＣＴ１及び第２コンタクト部ＣＴ２は、第２サブ領域ＤＲ１内に位置する。
【０１９４】
第３トランジスタＴＲ１＿３の第３ゲート電極ＧＥ３の上には第３トランジスタＴＲ１＿３の第３ソース電極及び第３ドレイン電極が具備される。第３トランジスタＴＲ１＿３の第３ドレイン電極は、第２トランジスタＴＲ１＿２の第２ドレイン電極から延長された構造を有する。第３トランジスタＴＲ１＿３の第３ソース電極は、電圧線ＲＬから分岐され、第３ゲート電極ＧＥ３上で第３トランジスタＴＲ１＿３の第３ドレイン電極と離隔されるように配置される。
【０１９５】
第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３は、第２サブ領域ＤＲ１と形成される位置のみが異なるだけで、その内部の素子配置構造は、概ね類似であるので、第４サブ領域ＤＲ２及び第６サブ領域ＤＲ３のレイアウトについての具体的な説明は省略する。
【０１９６】
電圧線ＲＬは、第１サブ画素領域ＳＲ１＿１及び第２サブ画素領域ＳＲ１＿２の間の境界部及び第２サブ画素領域ＳＲ１＿２及び第３サブ画素領域ＳＲ１＿３の間の境界部を通過するように列方向Ｄ２に延長される。電圧線ＲＬは、第１画素ＰＸ１及び第２画素ＰＸ２の境界部から第２サブ領域ＤＲ１側に延長する第１枝電圧線ＢＲＬ１、第２画素ＰＸ２及び第３画素ＰＸ３の境界部から第４サブ領域ＤＲ２側に延長する第２枝電圧線ＢＲＬ２、及び第３画素ＰＸ３及びその列方向Ｄ２に隣接する画素の境界部から第６サブ領域ＤＲ３側に延長する第３枝電圧線ＢＲＬ３を含む。
【０１９７】
第１枝電圧線ＢＲＬ１は、第２サブ領域ＤＲ１側に分岐されて第１画素ＰＸ１の第３トランジスタＴＲ１＿３の第３ソース電極ＳＥ３と電気的に連結される。第２枝電圧線ＢＲＬ２は、第４サブ領域ＤＲ２側に分岐されて第２画素ＰＸ２の第３トランジスタＴＲ２＿３の第３ソース電極ＳＥ３と電気的に連結される。第３枝電圧線ＢＲＬ３は、第６サブ領域ＤＲ３側に分岐されて第３画素ＰＸ３の第３トランジスタＴＲ３＿３の第３ソース電極ＳＥ３と電気的に連結される。
【０１９８】
第１データ線ＤＬ１及び第２データ線ＤＬ２の各々は、ジグザグ形状に折曲された構造を有する。
【０１９９】
図１５は、本発明の他の実施形態による表示パネルの第１ドット及び第２ドットを示した平面図である。
【０２００】
図１５を参照すれば、本発明の他の実施形態による表示パネルは第１ドットＤＯＴ１及び第２ドットＤＯＴ２を含む。第１ドットＤＯＴ１は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第２ドットＤＯＴ２は、第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６を含む。第１ドットＤＯＴ１及び第２ドットＤＯＴ２は、行方向Ｄ１及び列方向Ｄ２に交互に配置される。
【０２０１】
第１ドットＤＯＴ１内で第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、行方向Ｄ１に順次に配列され、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の中で少なくとも１つは、残りの画素より大きいサイズを有する。本発明の一例として、第１画素ＰＸ１は、第１色、例えば赤色Ｒを表示し、第２画素ＰＸ２は、第２色、例えば緑色Ｇを表示し、第３画素ＰＸ３は、第３色、例えば青色Ｂを表示する。本発明の一例として、図１５では青色を表示する第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する構造を図示したが、これに限定されない。
【０２０２】
第２ドットＤＯＴ２内で第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６は、行方向Ｄ１に順次に配列され、第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６の中で少なくとも１つは、残りの画素より大きいサイズを有する。本発明の一例として、第４画素ＰＸ４は、第４色、例えば赤色Ｒを表示し、第５画素ＰＸ５は、第５色、例えば緑色Ｇを表示し、第６画素ＰＸ６は、第６色、例えば白色Ｗを表示する。本発明の一例として、図１５では白色Ｗを表示する第６画素ＰＸ６が第４画素ＰＸ４及び第５画素ＰＸ５より大きいサイズを有する構造を図示したが、これに限定されない。
【０２０３】
第１ドットＤＯＴ１及び第２ドットＤＯＴ２は、表示するカラーのみが異なるだけで、実質的に同一の画素構造を有する。したがって、第１ドットＤＯＴ１及び第２ドットＤＯＴ２に対する画素構造は、図２乃至図６に記述した説明と重複するので、第１ドットＤＯＴ１及び第２ドットＤＯＴ２についての具体的な説明は省略する。
【０２０４】
図１６は、本発明の他の実施形態による表示パネルの第１ドット及び第２ドットを示した平面図である。
【０２０５】
図１６を参照すれば、本発明の他の実施形態による表示パネルは第１ドットＤＯＴ１及び第２ドットＤＯＴ２を含む。第１ドットＤＯＴ１は、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３を含み、第２ドットＤＯＴ２は、第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６を含む。第１ドットＤＯＴ１及び第２ドットＤＯＴ２は、行方向Ｄ１及び列方向Ｄ２に交互に配置される。
【０２０６】
第１ドットＤＯＴ１内で第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３は、列方向Ｄ２に順次に配列され、第１画素ＰＸ１、第２画素ＰＸ２及び第３画素ＰＸ３の中で少なくとも１つ、は残りの画素より大きいサイズを有する。本発明の一例として、第１画素ＰＸ１は、第１色、例えば赤色Ｒを表示し、第２画素ＰＸ２は、第２色、例えば緑色Ｇを表示し、第３画素ＰＸ３は、第３色、例えば青色Ｂを表示する。本発明の一例として、図１６では青色を表示する第３画素ＰＸ３が第１画素ＰＸ１及び第２画素ＰＸ２より大きいサイズを有する。
【０２０７】
第２ドットＤＯＴ２内で第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６は、列方向Ｄ２に順次に配列され、第４画素ＰＸ４、第５画素ＰＸ５及び第６画素ＰＸ６の中で少なくとも１つは、残りの画素より大きいサイズを有する。本発明の一例として、第４画素ＰＸ４は、第４色、例えば赤色Ｒを表示し、第５画素ＰＸ５は、第５色、例えば緑色Ｇを表示し、第６画素ＰＸ６は、第６色、例えば白色Ｗを表示する。本発明の一例として、図１６では白色Ｗを表示する第６画素ＰＸ６が第４画素ＰＸ４及び第５画素ＰＸ５より大きいサイズを有する。
【０２０８】
第１ドットＤＯＴ１及び第２ドットＤＯＴ２は、表示するカラーのみが異なるだけで、実質的に同一の画素構造を有する。したがって、第１ドットＤＯＴ１及び第２ドットＤＯＴ２に対する画素構造、は図１３及び図１４に記述した説明と重複するので、第１ドットＤＯＴ１及び第２ドットＤＯＴ２についての具体的な説明は省略する。
【０２０９】
以上、実施形態を参照して説明したが、該当技術分野の当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させ得ることを理解できる。
【符号の説明】
【０２１０】
ＰＧ１〜ＰＧ６      第１画素群
ＰＲ１〜ＰＲ３      第１、第３、及び第５サブ領域
ＳＲ１〜ＳＲ６      第１乃至第６サブ画素領域
ＤＲ１〜ＤＲ３      第２、第４、及び第６サブ領域
ＰＸ１〜ＰＸ３      第１乃至第３画素
ＰＸ１＿１   第１サブ画素
ＰＸ１＿２   第２サブ画素
ＤＬ１〜ＤＬ４      第１乃至第４データ線
ＧＬ１、ＧＬ２      第１及び第２ゲート線
ＲＬ１〜ＲＬ３      第１乃至第３電圧線
ＲＬ  電圧線
ＤＯＴ１、ＤＯＴ２  第１及び第２ドット
【図１】
0006692616.tif 000003
【図２】
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【図３】
0006692616.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
0006692616.tif 000009
【図８】
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【図９】
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【図１０】
0006692616.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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