(57)【特許請求の範囲】
【請求項１】
(Ｍ＋１)個の入力信号Ｉ０〜ＩＭおよび(Ｍ＋１)個の制御信号Ｃ０〜ＣＭを入力し、前記(Ｍ＋１)個の制御信号Ｃ０〜ＣＭそれぞれのレベルに応じて前記(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、
前記(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうち制御信号Ｃ０が非有意レベルであるとき、Ｍ個の制御信号Ｃ１〜ＣＭのうち２以上の制御信号が同時に有意レベルになることはなく、Ｍ個の制御信号Ｃ１〜ＣＭが順次に繰り返し有意レベルになり、
(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭと、これら(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭそれぞれの出力端に接続された出力バッファ部Ｂoutと、を備え、
前段バッファ部Ｂ０は、前記(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの入力信号Ｉ０を入力するとともに、前記(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうちの制御信号Ｃ０を入力して、前記制御信号Ｃ０が有意レベルであるときに前記入力信号Ｉ０に応じた信号を出力し、前記制御信号Ｃ０が非有意レベルであるときにハイインピーダンス出力状態となり、
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、前記(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの入力信号Ｉｍを入力するとともに、前記(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうちの制御信号Ｃ０および制御信号Ｃｍを入力して、前記制御信号Ｃ０が非有意レベルかつ前記制御信号Ｃｍが有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力し、前記制御信号Ｃ０が有意レベルまたは前記制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となり、
前記出力バッファ部Ｂoutは、(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する、
信号多重化装置（ただし、Ｍは２以上の整数、ｍは１以上Ｍ以下の各整数）。
【請求項２】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、
前記入力信号Ｉｍおよび前記制御信号Ｃ０を入力して、前記制御信号Ｃ０が有意レベルであるときにハイインピーダンス出力状態となり、前記制御信号Ｃ０が非有意レベルであるときに前記入力信号Ｉｍに応じた信号を出力する三状態バッファと、
この三状態バッファの出力端と前記出力バッファ部Ｂoutの入力端との間に設けられ、前記制御信号Ｃｍが有意レベルであるときに閉状態となり、前記制御信号Ｃｍが非有意レベルであるときに開状態となるスイッチと、
を含む、
請求項１に記載の信号多重化装置。
【請求項３】
前記三状態バッファは、
前記入力信号Ｉｍと前記制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、
を含み、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記スイッチと接続されている、
請求項２に記載の信号多重化装置。
【請求項４】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、
前記入力信号Ｉｍと前記制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチと、
を含み、
前記第１スイッチおよび前記第２スイッチそれぞれが、前記制御信号Ｃｍが有意レベルであるときに閉状態となり、前記制御信号Ｃｍが非有意レベルであるときに開状態となり、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記出力バッファ部Ｂoutの入力端に接続されている、
請求項１に記載の信号多重化装置。
【請求項５】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、
前記入力信号Ｉｍと前記制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、
前記入力信号Ｉｍと前記制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、
直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタと、
を含み、
前記第１スイッチおよび前記第２スイッチそれぞれが、前記制御信号Ｃｍが有意レベルであるときに閉状態となり、前記制御信号Ｃｍが非有意レベルであるときに開状態となり、
前記ＰＭＯＳトランジスタのゲートが前記第１ゲート回路の出力端と接続され、
前記ＮＭＯＳトランジスタのゲートが前記第２ゲート回路の出力端と接続され、
前記第１スイッチと前記第２スイッチとの接続点が前記出力バッファ部Ｂoutの入力端に接続されている、
請求項１に記載の信号多重化装置。
【請求項６】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、
前記ＰＭＯＳトランジスタと並列的に設けられ、前記ＰＭＯＳトランジスタと前記第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、
前記ＮＭＯＳトランジスタと並列的に設けられ、前記ＮＭＯＳトランジスタと前記第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、
を更に含む、
請求項５に記載の信号多重化装置。
【請求項７】
前段バッファ部Ｂ０は、
前記入力信号Ｉ０に応じた信号を出力するバッファと、
このバッファの出力端と前記出力バッファ部Ｂoutの入力端との間に設けられ、前記制御信号Ｃ０が有意レベルであるときに閉状態となり、前記制御信号Ｃ０が非有意レベルであるときに開状態となるスイッチと、
を含む、
請求項１〜６の何れか１項に記載の信号多重化装置。
【請求項８】
前段バッファ部Ｂ０は、
直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチを含み、
前記第１スイッチおよび前記第２スイッチそれぞれが、前記制御信号Ｃ０が有意レベルであるときに閉状態となり、前記制御信号Ｃ０が非有意レベルであるときに開状態となり、
前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタそれぞれのゲートに前記入力信号Ｉ０が入力され、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの接続点が前記出力バッファ部Ｂoutの入力端に接続されている、
請求項１〜６の何れか１項に記載の信号多重化装置。
【請求項９】
前段バッファ部Ｂ０は、
直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタを含み、
前記第１スイッチおよび前記第２スイッチそれぞれが、前記制御信号Ｃ０が有意レベルであるときに閉状態となり、前記制御信号Ｃ０が非有意レベルであるときに開状態となり、
前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタそれぞれのゲートに前記入力信号Ｉ０が入力され、
前記第１スイッチと前記第２スイッチとの接続点が前記出力バッファ部Ｂoutの入力端に接続されている、
請求項１〜６の何れか１項に記載の信号多重化装置。
【請求項１０】
前段バッファ部Ｂ０は、
前記ＰＭＯＳトランジスタと並列的に設けられ、前記ＰＭＯＳトランジスタと前記第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、
前記ＮＭＯＳトランジスタと並列的に設けられ、前記ＮＭＯＳトランジスタと前記第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、
を更に含む、
請求項９に記載の信号多重化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号多重化装置に関するものである。
【背景技術】
【０００２】
送信装置から受信装置へ信号を多重化して送信する場合がある。信号多重化装置は、送信装置において信号を多重化して出力するものであり、複数の入力信号のうちの何れかの信号を選択して、その選択した信号を出力する。信号多重化装置に入力される複数の信号を互いに同等に扱うことができる場合には、通常のマルチプレクサを用いることができる。しかし、信号多重化装置に入力される複数の信号を互いに同等に扱うことができない場合には、通常のマルチプレクサを用いることは不適切である。
【０００３】
後者の場合の例としてＬＦＰＳ（Low Frequency PeriodicSignaling）信号とＳＳＴ（Source Series Termination）信号とを多重化する場合について説明する。ＬＦＰＳは、低速（１０〜５０Ｍｂｐｓ）の通信であり、通常はＰＬＬ（Phase Lock Loop）を停止した状態で信号を送信することができるので、消費電力が小さいという利点がある。ＳＳＴは、送信装置側のドライバと終端抵抗と信号線とが直列的に接続されていて、大振幅（例えば１０００ｍＶｄｐｐ）の信号を高速（例えば１０Ｇｂｐｓ以上）で送信することができる。また、ＳＳＴの送信装置は、パラレル信号をシリアル信号に変換するシリアライザを備える。
【０００４】
このような例の場合、信号多重化装置は、ＳＳＴ信号をシリアライズする機能を有するとともに、ＬＦＰＳ信号とＳＳＴ信号とを多重化する機能をも有することが必要である。このような信号多重化装置の発明が特許文献１，２に開示されている。
【０００５】
特許文献１に開示された信号多重化装置（以下「第１従来例」という。）は、２つの信号のうちの何れかの信号を選択するセレクタ、セレクタにより選択された信号をシリアライズするシリアライザ、および、シリアライザから出力されたシリアル信号を送出するバッファを備える。特許文献１に開示された他の信号多重化装置（以下「第２従来例」という。）は、信号をシリアライズするシリアライザ、シリアライザから出力されたシリアル信号を送出する第１バッファ、および、他の信号を送出する第２バッファを備える。特許文献２に開示された信号多重化装置（以下「第３従来例」という。）は、信号をシリアライズするシリアライザ、シリアライザから出力されたシリアル信号および他の信号のうちの何れかの信号を選択するセレクタ、および、セレクタにより選択された信号を送出するバッファを備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開第２０１２／０１２８０９１号明細書
【特許文献２】米国特許出願公開第２０１１／０２９６２１５号明細書
【特許文献３】米国特許第４５９３３９０号明細書
【特許文献４】米国特許出願公開第２００８／０２５８７６９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
第１従来例の信号多重化装置は、シリアライザより前段にセレクタが設けられていることから、セレクタにより何れの信号が選択される場合にも、シリアライザにおいて高速クロックが必要であり、ＰＬＬ動作が必要となって消費電力が大きい。
【０００８】
第２従来例の信号多重化装置は、それぞれの信号について専用のバッファを設けることが必要であることから、半導体チップ上でバッファが占める面積が大きい。特に、ＳＳＴ用バッファはドライバと終端抵抗とが一体となっているので、ＳＳＴ用のバッファとＬＦＰＳ用バッファとを別個に設ける必要がある。
【０００９】
第３従来例の信号多重化装置は、シリアライザとセレクタとが直列的に設けられていることから、バッファの個数が多くなって消費電力が大きい。
【００１０】
通常の信号多重化装置の発明が特許文献３，４に開示されている。これらの文献に記載された信号多重化装置を用いる場合、シリアライザとセレクタとが直列的に設けられていることから、バッファの個数が多くなって消費電力が大きい。また、信号多重化装置に入力される複数の信号を互いに同等に扱うことができない場合には、これらの文献に記載された信号多重化装置を用いることができない。
【００１１】
本発明は、上記問題点を解消する為になされたものであり、一方の信号に対してはシリアライズするとともに、この信号および他方の信号のうちの何れかを選択して出力することができ、消費電力の低減が可能な信号多重化装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の信号多重化装置は、(Ｍ＋１)個の入力信号Ｉ０〜ＩＭおよび(Ｍ＋１)個の制御信号Ｃ０〜ＣＭを入力し、(Ｍ＋１)個の制御信号Ｃ０〜ＣＭそれぞれのレベルに応じて(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの何れかの入力信号に応じた信号を出力する信号多重化装置であって、(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうち制御信号Ｃ０が非有意レベルであるとき、Ｍ個の制御信号Ｃ１〜ＣＭのうち２以上の制御信号が同時に有意レベルになることはなく、Ｍ個の制御信号Ｃ１〜ＣＭが順次に繰り返し有意レベルになり、(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭと、これら(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭそれぞれの出力端に接続された出力バッファ部Ｂoutと、を備える。ただし、Ｍは２以上の整数であり、以下に登場するｍは１以上Ｍ以下の各整数である。
【００１３】
前段バッファ部Ｂ０は、(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの入力信号Ｉ０を入力するとともに、(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうちの制御信号Ｃ０を入力して、制御信号Ｃ０が有意レベルであるときに入力信号Ｉ０に応じた信号を出力し、制御信号Ｃ０が非有意レベルであるときにハイインピーダンス出力状態となる。Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの入力信号Ｉｍを入力するとともに、(Ｍ＋１)個の制御信号Ｃ０〜ＣＭのうちの制御信号Ｃ０および制御信号Ｃｍを入力して、制御信号Ｃ０が非有意レベルかつ制御信号Ｃｍが有意レベルであるときに入力信号Ｉｍに応じた信号を出力し、制御信号Ｃ０が有意レベルまたは制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となる。出力バッファ部Ｂoutは、(Ｍ＋１)個の前段バッファ部Ｂ０〜ＢＭから出力された信号を入力して、この入力した信号に応じた信号を出力する。
【００１４】
Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、(1) 入力信号Ｉｍおよび制御信号Ｃ０を入力して、制御信号Ｃ０が有意レベルであるときにハイインピーダンス出力状態となり、制御信号Ｃ０が非有意レベルであるときに入力信号Ｉｍに応じた信号を出力する三状態バッファと、(2) この三状態バッファの出力端と出力バッファ部Ｂoutの入力端との間に設けられ、制御信号Ｃｍが有意レベルであるときに閉状態となり、制御信号Ｃｍが非有意レベルであるときに開状態となるスイッチと、を含む構成とすることができる。また、三状態バッファは、入力信号Ｉｍと制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、直列的に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとを含み、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点がスイッチと接続されている構成とすることができる。
【００１５】
また、Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、入力信号Ｉｍと制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチとを含み、第１スイッチおよび第２スイッチそれぞれが、制御信号Ｃｍが有意レベルであるときに閉状態となり、制御信号Ｃｍが非有意レベルであるときに開状態となり、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点が出力バッファ部Ｂoutの入力端に接続されている構成とすることもできる。
【００１６】
また、Ｍ個の前段バッファ部Ｂ１〜ＢＭのうちの各前段バッファ部Ｂｍは、入力信号Ｉｍと制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する第１ゲート回路と、入力信号Ｉｍと制御信号Ｃ０との否定論理和を表す信号を出力する第２ゲート回路と、直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタとを含み、第１スイッチおよび第２スイッチそれぞれが、制御信号Ｃｍが有意レベルであるときに閉状態となり、制御信号Ｃｍが非有意レベルであるときに開状態となり、ＰＭＯＳトランジスタのゲートが第１ゲート回路の出力端と接続され、ＮＭＯＳトランジスタのゲートが第２ゲート回路の出力端と接続され、第１スイッチと第２スイッチとの接続点が出力バッファ部Ｂoutの入力端に接続されている構成とすることもできる。このとき、各前段バッファ部Ｂｍは、ＰＭＯＳトランジスタと並列的に設けられＰＭＯＳトランジスタと第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、ＮＭＯＳトランジスタと並列的に設けられＮＭＯＳトランジスタと第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、を更に含むのが好適である。
【００１７】
前段バッファ部Ｂ０は、(1) 入力信号Ｉ０に応じた信号を出力するバッファと、(2) このバッファの出力端と出力バッファ部Ｂoutの入力端との間に設けられ、制御信号Ｃ０が有意レベルであるときに閉状態となり、制御信号Ｃ０が非有意レベルであるときに開状態となるスイッチと、を含む構成とすることができる。
【００１８】
また、前段バッファ部Ｂ０は、直列的に順に接続された第１スイッチ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタおよび第２スイッチを含み、第１スイッチおよび第２スイッチそれぞれが、制御信号Ｃ０が有意レベルであるときに閉状態となり、制御信号Ｃ０が非有意レベルであるときに開状態となり、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのゲートに入力信号Ｉ０が入力され、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの接続点が出力バッファ部Ｂoutの入力端に接続されている構成とすることもできる。
【００１９】
また、前段バッファ部Ｂ０は、直列的に順に接続されたＰＭＯＳトランジスタ、第１スイッチ、第２スイッチおよびＮＭＯＳトランジスタを含み、第１スイッチおよび第２スイッチそれぞれが、制御信号Ｃ０が有意レベルであるときに閉状態となり、制御信号Ｃ０が非有意レベルであるときに開状態となり、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのゲートに入力信号Ｉ０が入力され、第１スイッチと第２スイッチとの接続点が出力バッファ部Ｂoutの入力端に接続されている構成とすることもできる。このとき、前段バッファ部Ｂ０は、ＰＭＯＳトランジスタと並列的に設けられＰＭＯＳトランジスタと第１スイッチとの接続点の電位をリフレッシュする第１リフレッシュ回路と、ＮＭＯＳトランジスタと並列的に設けられＮＭＯＳトランジスタと第２スイッチとの接続点の電位をリフレッシュする第２リフレッシュ回路と、を更に含むのが好適である。
【発明の効果】
【００２０】
本発明の信号多重化装置は、一方の信号に対してはシリアライズするとともに、この信号および他方の信号のうちの何れかを選択して出力することができ、消費電力の低減が可能である。
【図面の簡単な説明】
【００２１】
【図１】図１は、本実施形態の信号多重化装置１の構成を示す図である。
【図２】図２は、本実施形態の信号多重化装置１における制御信号Ｃ０〜Ｃ２それぞれのレベル、３個の前段バッファ部Ｂ０〜Ｂ２それぞれの出力信号および出力バッファ部Ｂoutの出力信号の間の関係を纏めた表である。
【図３】図３は、前段バッファ部Ｂｍの第１構成例を示す図である。
【図４】図４は、前段バッファ部Ｂｍの第１構成例における三状態バッファ１０の構成例を示す図である。
【図５】図５は、前段バッファ部Ｂｍの第２構成例を示す図である。
【図６】図６は、前段バッファ部Ｂｍの第３構成例を示す図である。
【図７】図７は、前段バッファ部Ｂ０の第１構成例を示す図である。
【図８】図８は、前段バッファ部Ｂ０の第２構成例を示す図である。
【図９】図９は、前段バッファ部Ｂ０の第３構成例を示す図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００２３】
信号多重化装置１は、(Ｍ＋１)個の入力信号Ｉ０〜ＩＭおよび(Ｍ＋１)個の制御信号Ｃ０〜ＣＭを入力し、(Ｍ＋１)個の制御信号Ｃ０〜ＣＭそれぞれのレベルに応じて(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちの何れかの入力信号に応じた信号を出力する。ここで、Ｍは２以上の整数であり、後に登場するｍは１以上Ｍ以下の各整数である。信号多重化装置１は、(Ｍ＋１)個の入力信号Ｉ０〜ＩＭのうちのＭ個の入力信号Ｉ１〜ＩＭに対してはシリアライズするとともに、この信号および入力信号Ｉ０のうちの何れかを選択して出力することができる。
【００２４】
以下では、Ｍ＝２として説明する。図１は、本実施形態の信号多重化装置１の構成を示す図である。信号多重化装置１は、３個の前段バッファ部Ｂ０〜Ｂ２と、これら３個の前段バッファ部Ｂ０〜Ｂ２それぞれの出力端に接続された出力バッファ部Ｂoutと、を備える。
【００２５】
前段バッファ部Ｂ０は、入力信号Ｉ０および制御信号Ｃ０を入力する。そして、前段バッファ部Ｂ０は、制御信号Ｃ０が有意レベルであるときに入力信号Ｉ０に応じた信号を出力する。また、前段バッファ部Ｂ０は、制御信号Ｃ０が非有意レベルであるときにハイインピーダンス出力状態となる。
【００２６】
２個の前段バッファ部Ｂ１〜Ｂ２のうちの各前段バッファ部Ｂｍは、入力信号Ｉｍ，制御信号Ｃ０および制御信号Ｃｍを入力する。そして、各前段バッファ部Ｂｍは、制御信号Ｃ０が非有意レベルかつ制御信号Ｃｍが有意レベルであるときに入力信号Ｉｍに応じた信号を出力する。また、各前段バッファ部Ｂｍは、制御信号Ｃ０が有意レベルまたは制御信号Ｃｍが非有意レベルであるときにハイインピーダンス出力状態となる。
【００２７】
出力バッファ部Ｂoutは、３個の前段バッファ部Ｂ０〜Ｂ２から出力された信号を入力して、この入力した信号に応じた信号を出力するドライバである。
【００２８】
図２は、本実施形態の信号多重化装置１における制御信号Ｃ０〜Ｃ２それぞれのレベル、３個の前段バッファ部Ｂ０〜Ｂ２それぞれの出力信号および出力バッファ部Ｂoutの出力信号の間の関係を纏めた表である。この図では、制御信号の有意レベルを「１」と表記し、制御信号の非有意レベルを「０」と表記し、制御信号のレベルが任意である場合を「＊」と表記し、前段バッファ部のハイインピーダンス出力状態を「Ｈｉ-Ｚ」と表記している。
【００２９】
制御信号Ｃ０が有意レベルであるとき、他の制御信号Ｃ１，Ｃ２それぞれのレベルによらず、前段バッファ部Ｂ０の出力信号は入力信号Ｉ０に応じたものとなり、他の前段バッファ部Ｂ１，Ｂ２はハイインピーダンス出力状態となって、出力バッファ部Ｂoutの出力信号は入力信号Ｉ０に応じたものとなる。
【００３０】
制御信号Ｃ０が非有意レベルであるとき、他の制御信号Ｃ１，Ｃ２は、同時に有意レベルとなることはなく、一方が有意レベルであるとき他方は非有意レベルである。制御信号Ｃ０が非有意レベルかつ制御信号Ｃｍが有意レベルであるとき、前段バッファ部Ｂｍの出力信号は入力信号Ｉｍに応じたものとなり、他の前段バッファ部はハイインピーダンス出力状態となって、出力バッファ部Ｂoutの出力信号は入力信号Ｉｍに応じたものとなる。
【００３１】
すなわち、本実施形態の信号多重化装置１は、制御信号Ｃ０が有意レベルであるとき、入力信号Ｉ０〜Ｉ２のうちの入力信号Ｉ０を選択して出力することができる。また、信号多重化装置１は、制御信号Ｃ０が非有意レベルであるとき、入力信号Ｉ０〜Ｉ２のうちの入力信号Ｉ１，Ｉ２を選択するとともに、これらの入力信号Ｉ１，Ｉ２を制御信号Ｃ１，Ｃ２に基づいてシリアライズして出力することができる。入力信号Ｉ１，Ｉ２をシリアライズする際に、これら入力信号Ｉ１，Ｉ２と同期した互いに相補的な２相クロックを制御信号Ｃ１，Ｃ２として用いることができる。
【００３２】
また、本実施形態の信号多重化装置１では、並列的に設けられた前段バッファ部Ｂ０〜Ｂ２により信号選択およびシリアライズを行うことができるので、バッファの個数の増加を抑制して、消費電力の低減が可能であり、半導体チップ上でバッファが占める面積を小さくすることも可能である。
【００３３】
次に、２個の前段バッファ部Ｂ１〜Ｂ２のうちの各前段バッファ部Ｂｍの構成例について、図３〜図６を用いて説明する。
【００３４】
図３は、前段バッファ部Ｂｍの第１構成例を示す図である。第１構成例の前段バッファ部Ｂｍは、三状態バッファ１０およびスイッチ２０を備える。三状態バッファ１０は、入力信号Ｉｍおよび制御信号Ｃ０を入力して、制御信号Ｃ０が有意レベルであるときにハイインピーダンス出力状態となり、制御信号Ｃ０が非有意レベルであるときに入力信号Ｉｍに応じた信号を出力する。スイッチ２０は、三状態バッファ１０の出力端と出力バッファ部Ｂoutの入力端との間に設けられ、制御信号Ｃｍが有意レベルであるときに閉状態となり、制御信号Ｃｍが非有意レベルであるときに開状態となる。
【００３５】
三状態バッファ１０の構成は任意であるが、例えば図４に示されるような構成例が可能である。図４は、前段バッファ部Ｂｍの第１構成例における三状態バッファ１０の構成例を示す図である。三状態バッファ１０は、第１ゲート回路１１、第２ゲート回路１２、ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４を含む。第１ゲート回路１１は、入力信号Ｉｍと制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する。第２ゲート回路１２は、入力信号Ｉｍと制御信号Ｃ０との否定論理和を表す信号を出力する。ＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４は直列的に接続されている。ＰＭＯＳトランジスタ１３のゲートは、第１ゲート回路１１の出力端と接続されている。ＮＭＯＳトランジスタ１４のゲートは、第２ゲート回路１２の出力端と接続されている。ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４との接続点は、スイッチ２０と接続されている。
【００３６】
図５は、前段バッファ部Ｂｍの第２構成例を示す図である。第２構成例の前段バッファ部Ｂｍは、第１ゲート回路１１、第２ゲート回路１２、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１４、第１スイッチ１５、第２スイッチ１６およびバッファ１９を備える。第１ゲート回路１１は、バッファ１９を経た入力信号Ｉｍと制御信号Ｃ０の論理反転信号との否定論理積を表す信号を出力する。第２ゲート回路１２は、バッファ１９を経た入力信号Ｉｍと制御信号Ｃ０との否定論理和を表す信号を出力する。第１スイッチ１５、ＰＭＯＳトランジスタ１３、ＮＭＯＳトランジスタ１４および第２スイッチ１６は、直列的に順に接続されている。第１スイッチ１５および第２スイッチ１６それぞれは、制御信号Ｃｍが有意レベルであるときに閉状態となり、制御信号Ｃｍが非有意レベルであるときに開状態となる。ＰＭＯＳトランジスタ１３のゲートは、第１ゲート回路１１の出力端と接続されている。ＮＭＯＳトランジスタ１４のゲートは、第２ゲート回路１２の出力端と接続されている。ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１４との接続点は、出力バッファ部Ｂoutの入力端に接続されている。
【００３７】
図６は、前段バッファ部Ｂｍの第３構成例を示す図である。図５に示された第２構成例と比較すると、図６に示される第３構成例の前段バッファ部Ｂｍは、ＰＭＯＳトランジスタ１３、第１スイッチ１５、第２スイッチ１６およびＮＭＯＳトランジスタ１４が直列的に順に接続されている点で相違し、第１リフレッシュ回路１７および第２リフレッシュ回路１８を更に含む点で相違し、また、第１スイッチ１５と第２スイッチ１６との接続点が出力バッファ部Ｂoutの入力端に接続されている点で相違する。第１リフレッシュ回路１７は、ＰＭＯＳトランジスタ１３と並列的に設けられ、ＰＭＯＳトランジスタ１３と第１スイッチ１５との接続点の電位をリフレッシュする。第２リフレッシュ回路１８は、ＮＭＯＳトランジスタ１４と並列的に設けられ、ＮＭＯＳトランジスタ１４と第２スイッチ１６との接続点の電位をリフレッシュする。
【００３８】
なお、上記の前段バッファ部Ｂｍの各構成例において、スイッチ２０、第１スイッチ１５、第２スイッチ１６、第１リフレッシュ回路１７および第２リフレッシュ回路１８それぞれは、単一のＭＯＳトランジスタにより構成することができ、また、トランスファーゲートにより構成することもできる。
【００３９】
前段バッファ部Ｂｍの第１〜第３の構成例を比較すると、第２構成例では、例えば、前段バッファ部Ｂ１がオン状態（入力信号Ｉ１に応じた信号を出力する状態）であって、前段バッファ部Ｂ２がオフ状態（ハイインピーダンス出力状態）である場合、オン状態の前段バッファ部Ｂ１は、オフ状態の前段バッファ部Ｂ２のＰＭＯＳトランジスタ１３またはＮＭＯＳトランジスタ１４を駆動する必要があるので、オン状態の前段バッファ部Ｂ１の駆動負荷が大きい。第１構成例および第３構成例は、このような駆動負荷が無い点で好ましい。
【００４０】
また、第３構成例では、仮に第１リフレッシュ回路１７および第２リフレッシュ回路１８を設けないとすると、ＰＭＯＳトランジスタ１３と第１スイッチ１５との接続点の電位、および、ＮＭＯＳトランジスタ１４と第２スイッチ１６との接続点の電位は、入力信号の前のレベルに依存することになり、不安定になる場合がある。したがって、第３構成例では第１リフレッシュ回路１７および第２リフレッシュ回路１８を設けるのが好ましい。第１構成例および第２構成例では、このような入力信号パターン依存性の問題はないので、リフレッシュ回路は不要である。
【００４１】
次に、前段バッファ部Ｂ０の構成例について、図７〜図９を用いて説明する。
【００４２】
図７は、前段バッファ部Ｂ０の第１構成例を示す図である。第１構成例の前段バッファ部Ｂ０は、バッファ３０およびスイッチ４０を備える。バッファ３０は、入力信号Ｉ０に応じた信号を出力する。バッファ３０の構成は任意である。スイッチ４０は、バッファ３０の出力端と出力バッファ部Ｂoutの入力端との間に設けられ、制御信号Ｃ０が有意レベルであるときに閉状態となり、制御信号Ｃ０が非有意レベルであるときに開状態となる。
【００４３】
図８は、前段バッファ部Ｂ０の第２構成例を示す図である。第２構成例の前段バッファ部Ｂ０は、直列的に順に接続された第１スイッチ３５、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３４および第２スイッチ３６を備える。第１スイッチ３５および第２スイッチ３６それぞれは、制御信号Ｃ０が有意レベルであるときに閉状態となり、制御信号Ｃ０が非有意レベルであるときに開状態となる。ＰＭＯＳトランジスタ３３およびＮＭＯＳトランジスタ３４それぞれのゲートに、バッファ３９を経た入力信号Ｉ０が入力される。ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３４との接続点は出力バッファ部Ｂoutの入力端に接続されている。
【００４４】
図９は、前段バッファ部Ｂ０の第３構成例を示す図である。図８に示された第２構成例と比較すると、図９に示される第３構成例の前段バッファ部Ｂ０は、ＰＭＯＳトランジスタ３３、第１スイッチ３５、第２スイッチ３６およびＮＭＯＳトランジスタ３４が直列的に順に接続されている点で相違し、第１リフレッシュ回路３７および第２リフレッシュ回路３８を更に含む点で相違し、また、第１スイッチ３５と第２スイッチ３６との接続点が出力バッファ部Ｂoutの入力端に接続されている点で相違する。第１リフレッシュ回路３７は、ＰＭＯＳトランジスタ３３と並列的に設けられ、ＰＭＯＳトランジスタ３３と第１スイッチ３５との接続点の電位をリフレッシュする。第２リフレッシュ回路３８は、ＮＭＯＳトランジスタ３４と並列的に設けられ、ＮＭＯＳトランジスタ３４と第２スイッチ３６との接続点の電位をリフレッシュする。
【００４５】
なお、上記の前段バッファ部Ｂ０の各構成例において、スイッチ４０、第１スイッチ３５、第２スイッチ３６、第１リフレッシュ回路３７および第２リフレッシュ回路３８それぞれは、単一のＭＯＳトランジスタにより構成することができ、また、トランスファーゲートにより構成することもできる。
【００４６】
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、前段バッファ部Ｂ０〜ＢＭおよび出力バッファ部Ｂoutそれぞれの回路構成は、上記の構成例に限られるものではなく、様々な構成が可能である。
【符号の説明】
【００４７】
１…信号多重化装置、Ｂ０〜Ｂ２…前段バッファ部、Ｂout…出力バッファ部、１０…三状態バッファ、１１…第１ゲート回路、１２…第２ゲート回路、１３…ＰＭＯＳトランジスタ、１４…ＮＭＯＳトランジスタ、１５…第１スイッチ、１６…第２スイッチ、１７…第１リフレッシュ回路、１８…第２リフレッシュ回路、１９…バッファ、２０…スイッチ、３０…バッファ、３３…ＰＭＯＳトランジスタ、３４…ＮＭＯＳトランジスタ、３５…第１スイッチ、３６…第２スイッチ、３７…第１リフレッシュ回路、３８…第２リフレッシュ回路、３９…バッファ、４０…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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