(57)【特許請求の範囲】
【請求項１】
デュアルコンパレータ回路であって、
メイン金属酸化物半導体（ＭＯＳ）差動対（メインＭＯＳ差動対）と、イネーブル入力と、イネーブルされるとき第１の判定出力（ｏｕｔｍａｉｎ）を提供するメイン出力とを含む第１のコンパレータ（メインコンパレータ）、及び
補助ＭＯＳ差動対を含む第２のコンパレータ（補助コンパレータ）であって、差動入力電圧（Ｖｉｎ）を受信し、制御出力で第２の判定出力（ｏｕｔａｕｘ）を及び前記メインコンパレータの前記イネーブル入力に結合される補助出力で制御信号（ｕｓｅａｕｘ）を生成するように構成される、前記補助コンパレータ、
を含み、
前記デュアルコンパレータ回路が、前記Ｖｉｎの大きさが所定の電圧レベル（ＰＶＬ）より小さいとき第１の動作モード（ＯＭ）を提供するように構成され、第１のＯＭにおいて、前記ｕｓｅａｕｘが前記メインコンパレータをアクティブにし、前記メインＭＯＳ差動対が前記Ｖｉｎを受信し、前記Ｖｉｎの前記大きさが前記ＰＶＬより大きいか又は前記ＰＶＬに等しいとき実装される第２のＯＭを提供するように構成され、第２のＯＭにおいて、前記メイン差動対が、少なくとも一つのスイッチにより、遷移電圧入力オフセット（ＶＩＯ）オフセットをつくることから保護され、
前記デュアルコンパレータ回路が、更に、
論理回路要素であって、前記ｏｕｔａｕｘ及び前記ｏｕｔｍａｉｎを受信する論理入力と、前記第１のＯＭにあるとき前記ｏｕｔｍａｉｎから及び前記第２のＯＭにあるとき前記ｏｕｔａｕｘから前記デュアルコンパレータ回路のための判定結果を提供する論理出力とを有する、前記論理回路要素、
を含む、デュアルコンパレータ回路。
【請求項２】
請求項１に記載のデュアルコンパレータ回路であって、前記補助コンパレータが、前記Ｖｉｎの大きさ≧前記ＰＶＬであるか否かを示す少なくとも一つのフラッグを生成するために構成される回路要素を含む、デュアルコンパレータ回路。
【請求項３】
請求項１に記載のデュアルコンパレータ回路であって、前記スイッチが、前記メインＭＯＳ差動対におけるＭＯＳトランジスタの高電位ノード間に配置されて、前記ＭＯＳトランジスタのゲートへの前記Ｖｉｎとの接続を常に維持するようにし、前記スイッチが前記ｕｓｅａｕｘを受信するように結合される、デュアルコンパレータ回路。
【請求項４】
請求項１に記載のデュアルコンパレータ回路であって、前記メインＭＯＳ差動対がＰＭＯＳトランジスタを含む、デュアルコンパレータ回路。
【請求項５】
請求項１に記載のデュアルコンパレータ回路であって、前記デュアルコンパレータ回路に対するヒステリシスを提供するために第１の電流ミラー比及び第２の電流ミラー比を提供する、スイッチングされた電流ミラー比回路要素を更に含む、デュアルコンパレータ回路。
【請求項６】
請求項２に記載のデュアルコンパレータ回路であって、前記少なくとも一つのフラッグが第１及び第２のフラッグを含み、前記補助コンパレータが、前記第１及び前記第２のフラッグにおいて提供される信号を受け取るように結合されるシュミットトリガーを含む、デュアルコンパレータ回路。
【請求項７】
請求項１に記載のデュアルコンパレータ回路であって、
前記ＰＶＬが５０ｍＶである、デュアルコンパレータ回路。
【請求項８】
請求項１に記載のデュアルコンパレータ回路であって、前記デュアルコンパレータ回路が、アナログ・デジタルコンバータ（ＡＤＣ）の構成要素であり、前記ＡＤＣが、
基準電圧を受信するデジタル・アナログコンバータ（ＤＡＣ）と、
サンプル・アンド・ホールド（Ｓ／Ｈ）回路と、
デジタル信号を前記ＤＡＣに提供する逐次比較レジスタ（ＳＡＲ）と、
を含み、
前記Ｖｉｎが、前記Ｓ／Ｈ回路の出力及び前記ＤＡＣの出力により提供され、
前記論理出力が、前記ＳＡＲの入力に結合され、
前記ＳＡＲが、前記ＡＤＣに対するＥＯＣ（end-of-conversion）出力を生成する、
デュアルコンパレータ回路。
【請求項９】
請求項１に記載のデュアルコンパレータ回路であって、マイクロコントローラユニット（ＭＣＵ）の構成要素であるＡＤＣを更に含み、前記ＭＣＵが、
第１の不揮発性プログラムメモリ、
揮発性データメモリ、
デジタルＩ／Ｏ（インタフェース）、
中央処理装置（ＣＰＵ）、
クロック、及び
前記第１の不揮発性プログラムメモリ、前記揮発性データメモリ、前記デジタルＩ／Ｏ（インタフェース）、前記ＣＰＵ、及び前記クロックを共に結合するためのデジタルデータバス及びアドレスバス、
を含む、デュアルコンパレータ回路。
【請求項１０】
入力電圧（Ｖｉｎ）を所定の電圧レベル（ＰＶＬ）と比較する方法であって、
メイン金属酸化物半導体（ＭＯＳ）差動対（メインＭＯＳ差動対）と、イネーブル入力とを含み、イネーブルされるとき第１の判定出力（ｏｕｔｍａｉｎ）を提供する、第１のコンパレータ（メインコンパレータ）、及び制御出力で第２の判定出力（ｏｕｔａｕｘ）を生成する補助ＭＯＳ差動対を含む第２のコンパレータ（補助コンパレータ）を含むデュアルコンパレータ回路を提供すること、
少なくとも前記補助コンパレータが前記Ｖｉｎを受信すること、
前記Ｖｉｎの大きさが前記ＰＶＬより小さいとき第１の動作モード（ＯＭ）を実装することであって、前記補助コンパレータが前記メインコンパレータをアクティブにし、前記メインＭＯＳ差動対が前記Ｖｉｎを受信し、及び前記ｏｕｔｍａｉｎを前記デュアルコンパレータ回路のための判定結果として用いること、及び
前記Ｖｉｎの大きさが前記ＰＶＬより大きいか又は前記ＰＶＬに等しいとき用いられる第２のＯＭを実装することであって、スイッチをスイッチングすることにより、前記デュアルコンパレータ回路のための前記判定結果に対して前記ｏｕｔａｕｘを用いる一方で、遷移電圧オフセットをつくることから前記メインＭＯＳ差動対を保護すること、
を含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記補助コンパレータが更に、前記メインコンパレータの前記イネーブル入力に結合される補助出力において制御信号（ｕｓｅａｕｘ）を生成する、方法。
【請求項１２】
請求項１０に記載の方法であって、前記スイッチングすることが、前記メインＭＯＳ差動対におけるそれぞれのＭＯＳトランジスタ間の高電位ノード・ゲート電圧の差を低減する、方法。
【請求項１３】
請求項１０に記載の方法であって、前記補助コンパレータが更に、前記Ｖｉｎの大きさ≧前記ＰＶＬであるか否かを示す少なくとも一つのフラッグを生成する、方法。
【請求項１４】
請求項１１に記載の方法であって、前記スイッチが、前記メインＭＯＳ差動対におけるＭＯＳトランジスタの高電位ノード間に配置されて、前記ＭＯＳトランジスタのゲートへの前記Ｖｉｎとの接続を常に維持するようにし、前記スイッチが、前記ｕｓｅａｕｘを受信するように結合される、方法。
【請求項１５】
請求項１０に記載の方法であって、前記メインＭＯＳ差動対がＰＭＯＳトランジスタを含む、方法。
【請求項１６】
請求項１０に記載の方法であって、前記デュアルコンパレータ回路に対するヒステリシスを提供するために、第１の電流ミラー比と第２の電流ミラー比との間で電流ミラー比をスイッチングすることを更に含む、方法。
【請求項１７】
請求項１３に記載の方法であって、前記少なくとも一つのフラッグが第１及び第２のフラッグを含み、前記補助コンパレータが、前記第１及び前記第２のフラッグにおける信号を受け取るように結合されるシュミットトリガーを含む、方法。
【請求項１８】
請求項１０に記載の方法であって、
前記ＰＶＬが５０ｍＶである、方法。
【請求項１９】
請求項１０に記載の方法であって、外部回路が、前記Ｖｉｎの大きさ＜前記ＰＶＬであるか又は前記Ｖｉｎの大きさ≧前記ＰＶＬであるかを判定する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、金属酸化物半導体（ＭＯＳ）差動対、及び、一つ又は複数のＭＯＳ差動対を含むコンパレータ、並びにそれらからの回路及びデバイスに関連する。
【背景技術】
【０００２】
アナログ電圧コンパレータ（コンパレータ）は、ＭＯＳトランジスタの差動対を含む入力段を有する電子回路において幅広く用いられている構成ブロックであり、これらは、互いに近密にマッチングされて設計される。例えば、コンパレータは、ワイヤレス及び超大規模集積（ＶＬＳＩ）システム、アナログ／ミックスドＩＣ、アナログ・デジタルコンバータ（ＡＤＣ）、及びデジタル・アナログコンバータ（ＤＡＣ）のための基本的アナログ・デジタルインタフェース要素である。
【０００３】
コンパレータは、一つの入力上の信号電圧（ＶＩＮ）を、その他の入力上の基準電圧（接地）と比較する、開ループデバイスであり得、信号レベルの一方が他方より大きいとき論理１又は０であるデジタル出力を生成する。コンパレータの外部ピンは、非反転入力（＋）、反転入力（−）を有する差動対を含み、コンパレータは概して出力ピンも含む。幾つかの応用例において、コンパレータは、シュミットトリガーとして構成される閉ループデバイスであり、これは、正のフィードバックをコンパレータの非反転入力に印加することにより実装されるヒステリシスを備えたコンパレータ回路である。
【０００４】
ＡＤＣのためなど、種々の応用例におけるオペレーションの間、コンパレータは、大きな入力電圧（ＶＩＮ）レベル信号を含み得る動的信号を受ける。従来のＭＯＳコンパレータにおいて、ＭＯＳトランジスタの入力差動対の閾値電圧（Ｖｔ）は、コンパレータの入力電圧レンジを制限する。差動対がＮＭＯＳトランジスタを含む場合、入力電圧レンジの下限は、ＮＭＯＳトランジスタの閾値電圧（Ｖｔ）である。差動対がＰＭＯＳトランジスタを用いる場合、入力電圧レンジの上限は、ＶＤＤからＰＭＯＳトランジスタのＶｔを減じたものである。
【発明の概要】
【０００５】
記載される例において、動的ＶＩＯシフト保護を備えたデュアルコンパレータ回路が、メインＭＯＳ差動対を含み第１の判定出力（ｏｕｔｍａｉｎ）を提供する第１のコンパレータ（メインコンパレータ）と、第２の判定出力（ｏｕｔａｕｘ）を提供する補助ＭＯＳ差動対を含む第２のコンパレータ（補助コンパレータ）とを含む。少なくとも補助コンパレータは、差動入力電圧（Ｖｉｎ）を受信し、メインコンパレータのイネーブル入力に結合される制御信号（ｕｓｅａｕｘ）を生成する。論理回路要素が、ｏｕｔａｕｘ及びｏｕｔｍａｉｎを受信する論理入力と、デュアルコンパレータ回路のための判定結果を提供する論理出力とを有する。
【０００６】
|Ｖｉｎ|＜所定の電圧レベル（ＰＶＬ）であるとき第１の動作モード（ＯＭ）が実装され、このモードにおいて、ｕｓｅａｕｘがメインコンパレータをアクティブにし、メインコンパレータはＶｉｎを受信し、メインコンパレータは、デュアルコンパレータ回路のための判定結果を提供する。|Ｖｉｎ|≧ＰＶＬであるとき第２のＯＭが実装され、このモードにおいて、メインＭＯＳ差動対が、遷移ＶＩＯオフセットをつくらないように少なくとも一つのスイッチにより保護され（ＶＩＯシフト保護され）、補助コンパレータが、デュアルコンパレータ回路のための判定結果を提供する。
【図面の簡単な説明】
【０００７】
【図１Ａ】例示の一実施例に従った、論理回路要素と共に、いずれもＶｉｎを受信するメインコンパレータ及び補助コンパレータを含む、ＶＩＯシフト保護を提供する例示のデュアルコンパレータ回路の高レベル表現であり、補助コンパレータ回路は、|Ｖｉｎ|≧ＰＶＬを感知するように、及び、それに応答して、ｕｓｅａｕｘ信号をメインコンパレータに送るように構成され、ｕｓｅａｕｘ信号は、ＶＩＯシフトからメインコンパレータを及びそのためデュアルコンパレータ回路をＶＩＯシフト保護する。
【０００８】
【図１Ｂ】例示の一実施例に従った、図１Ａの論理回路要素のための特定の実現を含む図１Ａの例示のデュアルコンパレータ回路の高レベル表現である。
【０００９】
【図１Ｃ】開示されるデュアルコンパレータ回路のデュアルモードオペレーションを示し、例示の一実施例に従って、|Ｖｉｎ|がＰＶＬより小さい（|Ｖｉｎ|＜ＰＶＬ）とき用いられる第１のＯＭであって、メインコンパレータ回路がデュアルコンパレータ回路のための判定出力を提供し、補助コンパレータ回路がデュアルコンパレータ回路のための判定出力を提供しない第１のＯＭと、|Ｖｉｎ|≧ＰＤＬであるとき用いられる第２のＯＭであって、補助コンパレータ回路がデュアルコンパレータ回路のための判定出力を提供し、メインコンパレータ回路がＶＩＯシフト保護される第２のＯＭとを含む。
【００１０】
【図２Ａ】図２Ａは、例示の一実施例に従った、ヒステリシスを提供するための、１：２（「ｕｓｅａｕｘ」＝高、スイッチＯＦＦ）から１：３（「ｕｓｅａｕｘ」＝低スイッチＯＮ）のミラー比の間の例示のスイッチングを実装する電流比較を提供する電流比較ブロックを含む例示の補助コンパレータである。
【００１１】
【図２Ｂ】例示の一実施例に従った、図２Ａの補助コンパレータにより実現される論理図を示し、入力を受信するための反転論理とｏｕｔａｕｘを生成するための他の論理とを備えたシュミットトリガーを更に含む。
【００１２】
【図２Ｃ】例示の一実施例に従った、図２Ａの補助コンパレータのための真理表であり、図２Ｂのｏｕｔａｕｘを生成するための論理を更に含む。
【００１３】
【図３Ａ】第２のＯＭに対応するメインコンパレータにおけるスイッチオフ（スイッチング）メカニズムのオペレーションを示し、このモードにおいて、Ｖｓｇ１＝Ｖｓｇ２となるように図示されるメインコンパレータにおけるＰＭＯＳ差動対トランジスタのソース間でスイッチが開いている。
【００１４】
【図３Ｂ】例示の一実施例に従った、第１のＯＭに対応するオペレーションを示し、このモードにおいて、Ｖｓｇ１−Ｖｓｇ２＝Ｖｉｎであるようにスイッチが閉じており、メインコンパレータは従来のコンパレータのようにＯＮ状態において動的に動作し、メインコンパレータがデュアルコンパレータ回路のための判定結果を提供し、補助コンパレータは、デュアルコンパレータ回路のための判定結果を提供しない。
【００１５】
【図４Ａ】例示の一実施例に従った、動的ＶＩＯシフト保護を備えた開示されるデュアルコンパレータ回路を含むアナログ・デジタルコンバータ（ＡＤＣ）のブロック図表現である。
【００１６】
【図４Ｂ】例示の一実施例に従った、図４ＡのＡＤＣを含む例示のマイクロコントローラユニット（ＭＣＵ）のブロック図表現である。
【発明を実施するための形態】
【００１７】
著しい差動の印加された入力電圧レベルで動作する金属酸化物半導体（ＭＯＳ）差動対では、速いトグル比を得るために概して必要とされるファインライン（小さなジオメトリの）ＭＯＳ回路デバイスでは特に、遷移閾値電圧（Ｖｔｈ）シフト効果が起こり得る。具体的には、ＰＭＯＳトランジスタに対するＭＯＳトランジスタゲート・ソース電圧と、それぞれの差動対トランジスタ間のＮＭＯＳトランジスタに対するゲート・ドレイン電圧との差が、他方に対する一つのＭＯＳトランジスタのＶｔシフト（ΔＶｔ）となり得る。ΔＶｔは、その入力段において少なくとも一つの差動対を有する各コンパレータ回路を含み、種々のアナログ回路における基本的構成ブロックである差動対のマッチングを必要とするＭＯＳ差動対にとって問題となり得る。
【００１８】
例えば、コンパレータの入力段における差動対が、特に、比較的長い時間フレーム（例えば、≧１０ｍｓ）にわたって、≧１００ｍＶ又は数百ｍＶなど、比較的大きい印加された差動入力信号に曝される場合、結果のΔＶｔは、数ｍＶのコンパレータに対する入力オフセット電圧（ＶＩＯ）シフトを起こし得る。従って、この動的ＶＩＯ効果の結果を低減するように回路及び手法を設計する必要がある。さもなければ、ファインラインＭＯＳデバイスを用いる高精度コンパレータが不可能となる可能性があり、そのため、コンパレータを含む回路が、必要とされる精度レベルを提供することができなくなる可能性がある。例えば、１２ビットのアナログデジタルコンバータ（ＡＤＣ）では、最下位ビット（ＬＳＢ）は３００μＶ〜４００μＶのみであり得、これは、数ミリボルトの従来のコンパレータに対する予期される動的ＶＩＯシフトに比して、レベルが著しく低くなり得る。
【００１９】
補助コンパレータが、|Ｖｉｎ|≧ＰＶＬ（後述）であるかを判定するように構成され得、これは、論理高又は低であるｕｓｅａｕｘレベルとなる論理において実現される。代替として、補助コンパレータは、|Ｖｉｎ|≧ＰＶＬであるかを判定するために他の回路要素を用い得る。この機能は、|Ｖｉｎ|≧ＰＶＬであるか否かの判定を補助コンパレータ回路が外部回路要素から受信し得るように、外部回路要素によって提供され得るので、|Ｖｉｎ|≧ＰＶＬであるか否かを判定するために、補助コンパレータ又はメインコンパレータ以外の回路要素を用いることも可能である。
【００２０】
開示されるデュアルコンパレータ回路によって提供されるＶＩＯシフト保護は、少なくとも、メインＭＯＳ差動対におけるそれぞれのＭＯＳトランジスタ間の高電位ノード・ゲート電圧における差を低減する（又はなくす）。従って、例示の実施例は、開示されるデュアルコンパレータ回路が、必要とされるとき高精度オペレーションを提供し続けるように、メインコンパレータが、低い大きさ（Ｖｉｎ＜ＰＶＬ）に対する高精度コンパレータとしてそのフィールドにおいて信頼性を持って機能することをサポートするために低い動的ＶＩＯシフト（又はドリフト）を経験することを可能にする。
【００２１】
図１Ａは、例示の一実施例に従った、論理回路要素１５０と共に、Ｖｉｎを受信するように構成されるメインコンパレータ１１０及び補助コンパレータ１２０を含む、ＶＩＯシフト保護を備えた例示のデュアルコンパレータ回路１００の高レベル表現である。補助コンパレータ１２０は、|Ｖｉｎ|≧ＰＶＬであるか否かを感知するように、及びこの状態を反映するｕｓｅａｕｘ（制御）信号をメインコンパレータ１１０に送るように構成される。ｕｓｅａｕｘ信号により制御され得る１１６として示される少なくとも一つのスイッチを用いることで、メインコンパレータ１１０のメインＭＯＳ差動対１１１はＶＩＯシフト保護され、そのため、デュアルコンパレータ回路１００は、ＶＩＯシフトから保護される。
【００２２】
メインコンパレータ１１０は、メインＭＯＳ差動対１１１、及び反転を有する「ｅｎ」として示されるイネーブル入力を含む。メインコンパレータ１１０の出力をｏｕｔｍａｉｎ１１２として示す。メインコンパレータ１１０は、スイッチ１１６が、関連するメイン差動入力段に関連付けられるメインＭＯＳ差動対１１１におけるＶＩＯシフトの発生を制限するために構成されるように示されている。図３Ａ及び図３Ｂ（後述）は、スイッチ１１６のための一実施例を提供する。
【００２３】
補助コンパレータ１２０は補助ＭＯＳ差動対１２１を含み、補助コンパレータ１２０は、Ｖｉｎを受信するように、及びその制御出力１２２において第２の判定出力（ｏｕｔａｕｘ）を、及びメインコンパレータ１１０の反転されたｅｎ入力に結合される補助出力１２３においてｕｓｅａｕｘを生成するように構成される。論理回路要素１５０と組み合わされるｕｓｅａｕｘは、メインコンパレータ１１０がデュアルコンパレータ回路１００のための判定結果を提供するとき（第１のＯＭ）、及びメインコンパレータ１１０がＶＩＯシフト保護されるとき（第２のＯＭ）を制御するために用いられるように説明され、第２のＯＭでは、補助コンパレータ１２０は、代わりに、デュアルコンパレータ回路１００のための判定結果を提供する。上述のように、ＶＩＯシフト保護されるとは、Ｖｉｎ誘導されたＶＩＯシフトからのスイッチ１１６を含む、幾つかの配置において保護されるメインＭＯＳ差動対１１１を指し、この場合、メインコンパレータ１１０は、デュアルコンパレータ回路１００のための判定結果を提供しない。
【００２４】
メインＭＯＳ差動対１１１及び補助ＭＯＳ差動対１２１のためのＭＯＳ差動対は、ＰＭＯＳ差動対又はＮＭＯＳ差動対であり得る。代替として、ＭＯＳ差動対は、レール・トゥー・レールオペレーションが所望とされる場合、並列のＮＭＯＳ／ＰＭＯＳデバイスを備えた相補型金属酸化物半導体（ＣＭＯＳ）差動対を含み得る。
【００２５】
デュアルコンパレータ回路１００は、バルクシリコン又はバルクシリコン基板上のシリコンエピを含む基板を含むシリコンなど、基板１０５内及び上に形成されるモノリシック集積回路（ＩＣ）として示される。基板１０５はまた、シリコンのほかにゲルマニウムを含む元素半導体など、他の材料を概して含み得る。また、基板１０５は、シリコンカーバイド、ガリウムヒ化物、インジウムヒ化物、又はインジウムリン化物などの化合物半導体を概して含み得る。また、基板１０５は、シリコンゲルマニウム、シリコンゲルマニウムカーバイド、ガリウムヒ素リン化物、及びガリウムインジウムリン化物などの合金半導体を概して含み得る。
【００２６】
論理回路要素１５０（図１Ａ）は、それぞれｏｕｔａｕｘ１２３及びｏｕｔｍａｉｎ１１２を受信する論理入力１５１及び１５２を含み、コンポジット出力（ｃｏｍｐｏｕｔ）を生成する出力１５４を有し、コンポジット出力は、デュアルコンパレータ回路１００に対する判定出力である。ＡＮＤ／ＯＲゲート、又はＮＡＮＤ／ＮＯＲなどのその他の種類の論理ゲートなど、様々な論理回路要素がこの機能性を実現し得る。
【００２７】
図１Ｂは、図１Ａのデュアルコンパレータ回路１００である、例示のデュアルコンパレータ回路１００’の高レベル表現であり、論理回路要素のための特定の実現を例示の一実施例に従った論理回路要素１５０’として示す。論理回路要素１５０’は、ｕｓｅａｕｘ及びｏｕｔａｕｘを受信するように結合されるＡＮＤゲート１２５と、ｕｓｅａｕｘ及びｏｕｔｍａｉｎ（ｕｓｅａｕｘによりイネーブルされるとき）を受信するように結合されるＡＮＤゲート１３０と、ｏｕｔｍａｉｎ（ｕｓｅａｕｘによりイネーブルされるとき）及びｏｕｔａｕｘ（ｕｓｅａｕｘによりイネーブルされるとき）を受信するように結合されるＯＲゲート１３５とを含む。ｃｏｍｐｏｕｔがＯＲゲート１３５の出力にあり、これは、デュアルコンパレータ回路１００に対する判定出力である。
【００２８】
|Ｖｉｎ|＜ＰＶＬであるとき第１のＯＭが用いられ、|Ｖｉｎ|≧ＰＶＬであるとき第２のＯＭが用いられる。一つの例示の実施例において、ＰＶＬは５０ｍＶである。以下に説明するように、ＰＶＬは、補助コンパレータ１２０の回路設計において用いられるミラー比によって設定され得る。例えば、後述の図２Ａにおけるｏｕｔｐ回路要素１５１及びｏｕｔｎ回路要素１５２における電流ミラーを参照されたく、これらは、１：２の比であり、これは１：３に切り替えられ得る。室温では、１：２の電流比が約４０ｍＶのＰＶＬとなる。これに比し、１：３のミラー比では、ＰＶＬは、或るヒステリシスを確保するため約６０ｍＶである。
【００２９】
ＰＶＬは概して粗い値である。ＰＶＬ値は、プロセス変動、温度、及び他の要因を通じて、わずかに変化し得る。名目ＰＶＬ値は概して重要ではない。回路要素を実装するＰＶＬは概して、Ｖｉｎの比較的小さく低い電圧レンジを提供するためにのみ必要とされ、これは制御信号（ｕｓｅａｕｘ）と共に、Ｖｉｎが特定の所定電圧レンジにあるか否かを示すフラッグ（図２Ａのｏｕｔｐノード１５１ａ及びｏｕｔｎノード１５２ａ参照）を生成する。メインコンパレータ１１０における少なくとも一つのスイッチ１１６は、|Ｖｉｎ|＜ＰＶＬであるときのみデュアルコンパレータ回路の判定出力のために限定的に用いられるようにメインコンパレータ１１０を制限する。
【００３０】
図１Ｃは、開示されるデュアルコンパレータ回路の例示のデュアルモードオペレーションを示し、|Ｖｉｎ|がＰＶＬより小さいとき第１のＯＭが用いられ、このモードにおいて、メインコンパレータ１１０が「アクティブ」であると示されている。これは、メインコンパレータ１１０がデュアルコンパレータ回路１００のための判定結果を提供し、補助コンパレータはデュアルコンパレータ回路１００のための判定結果を提供しないためである。|Ｖｉｎ|≧ＰＶＬであるとき第２のＯＭが用いられ、このモードにおいて、補助コンパレータ１２０が「アクティブ」であると示されている。これは、補助コンパレータ１２０がデュアルコンパレータ回路１００のための判定結果を提供し、メインコンパレータ１１０のメインＭＯＳ差動対１１１が、ＶＩＯシフト保護され、デュアルコンパレータ回路１００のための判定結果を提供しないためである。
【００３１】
|Ｖｉｎ|≧ＰＶＬであるとき第２のＯＭに入るように示されているが、第２のＯＭ（このモードでは、メインコンパレータ１１０のＭＯＳ差動対１１１がＶＩＯシフト保護される）に入るか否かを判定するために用いられる負及び正のＶｉｎレベルは等しくする必要はないが、後述する図２Ａの補助コンパレータ２００により提供されるなど、ＰＶＬを生成するために非対称回路が用いられる場合、概して等しい。開示される実施例は、メインコンパレータ１１０のＭＯＳ差動対１１１が、それらの持続期間がＶＩＯシフトを起こすと仮定すると、メインＭＯＳ差動対１１１のＭＯＳデバイス間のゲート・ソース（ＰＭＯＳ）又はゲート・ドレイン（ＮＭＯＳ）における差を生成するために充分なＶｉｎレベルに晒されない限り、概して意図されるように動作し得る。
【００３２】
図２Ａは、例示の一実施例に従った、電流比較を提供する電流比較回路要素２１０を含む例示の補助コンパレータ２００であり、例示のヒステリシスが、１：２〜１：３のミラー比間のスイッチングとして示される。少量でもスーパーインポーズノイズを備えた低入力周波数（ゆっくり変化するＶｉｎ信号）では、Ｖｉｎが閾値領域を交差及び再交差するのでコンパレータは複数の出力遷移を生成しがちである。これは、ほとんどの用途において許容し得ないが、ヒステリシスを導入することで概して直され得る。
【００３３】
図２Ａのヒステリシスは、ミラー比を１：２から１：３まで、及びその逆に、スイッチングすることにより定義される。しかし、開示されるデュアルコンパレータに対するヒステリシスは、異なるミラー比を用いて実装されてもよい。また、ヒステリシスは、従来の正のフィードバックにより提供され得る。
【００３４】
補助ＭＯＳ差動対１２１は、ＮＭＯＳトランジスタ１４１、１４２、１４３及び１４４を含む電流ミラー１４０にそれぞれ結合される、差動（ドレイン）電流Ｉｄ１及びＩｄ２で動作するＰＭＯＳトランジスタ１２６、１２７を含む。ＰＭＯＳトランジスタ１２６、１２７のソースは、電流源Ｉｂｉａｓ＿ｄｎ  １７０によりバイアスされて示されている。Ｖｉｎが、ＰＭＯＳトランジスタ１２７のゲートに結合されるｉｎｐ（＋）を介して印加されて示されており、ｉｎｎ（−）がＰＭＯＳトランジスタ１２６のゲートに結合される。上述のように、ＭＯＳ差動対は、ＮＭＯＳトランジスタ及びＣＭＯＳトランジスタとして実現されてもよい。補助ＭＯＳ差動対１２１は、Ｖｉｎに応答して差動電流Ｉｄ１及びＩｄ２を生成する。
【００３５】
オペレーションにおいて、補助ＭＯＳ差動対１２１は、≧４〜６×Ｖｔ（＝ｋＴ／ｑ：室温で約２６ｍＶ）のＶｉｎレベルで、バイアス電流ｉｂｉａｓ＿ｄｎ１７０を本質的に完全にＩｄ１に又はＩｄ２にスイッチオーバーし得る。例えば、Ｉｄ２／Ｉｄ１は、下記で提供されるＩｄ１及びＩｄ２に対する等式に対して計算され、３０℃で約５０ｍＶのＶｉｎに対して約２：１である。
0006639466.tif 000002
例えば、Ｉｄ２／Ｉｄ１は、３０℃で約５０ｍＶのＶｉｎに対して約２：１である。
【００３６】
電流比較回路要素２１０がｏｕｔｎ回路要素１５２により提供され、ｏｕｔｎ回路要素１５２は、Ｉｄ２で動作する（電流ミラー１４０の）ＮＭＯＳ１４１のドレインに結合されるｏｕｔｎノード１５２ａと、Ｉｄ１で動作する（電流ミラー１４０の）ＮＭＯＳ１４４のドレインに結合されるｏｕｔｐノード１５１ａを含むｏｕｔｐ回路要素１５１とを含む。図２Ａのｏｕｔｎノード１５２ａ及びｏｕｔｐノード１５１ａは、後述の図２Ｂに及び図２Ｃ（真理表）にも示されている。
【００３７】
電流比較回路要素２１０は、補助ＭＯＳ差動対１２１において電流Ｉｄ１及び２×Ｉｄ２、又はＩｄ２及び２×Ｉｄ１を比較するように動作し得る。制御出力１２２（ｕｓｅａｕｘ）におけるＰＭＯＳデバイス１５６に関連付けられるゲート、及び制御出力１２２（ｕｓｅａｕｘ）におけるＰＭＯＳデバイス１５８に関連付けられるゲートは、ミラー比を１：２（ゲートへの制御出力１２２電圧／入力  ｕｓｅａｕｘ＝高であるとき。これによりＰＭＯＳデバイス１５６及び１５８がＯＦＦにスイッチされる）から１：３（ゲートへの入力  ｕｓｅａｕｘ＝低であるとき。これによりＰＭＯＳデバイス１５６及び１５８がＯＮにスイッチされる）に変えるスイッチとして動作する。
【００３８】
電流ミラー比は１：２又は１：３のいずれかであり、その場合、図２Ａの原理は所望のミラー比を実現するために複数のユニットトランジスタエリアを用いる。図２Ａにおける１：２のミラー比は、例えば、一層高いミラー比（例えば、１：３）を実現するため、レンジ交差に対する所与のヒステリシスを提供するためなど、（ヒステリシスを定義するためのｕｓｅａｕｘ信号の状態に応じて）異なるミラー比に変更され得る。
【００３９】
ｏｕｔｐノード１５１ａ及びｏｕｔｎノード１５２ａにおいて２つのフラッグが補助コンパレータ２００により生成され、これらは、少なくとも一つの実施例において約±５０ｍＶのＰＶＬレンジなど、Ｖｉｎが特定の所定の電圧レンジにあるか否かを示す。一実施例においてＰＶＬを設定するためのミラー比は、ミラー比をユーザー構成可能とすることによってプログラム可能とし得る。例えば、ＰＶＬプログラム性を付加するために、制御されたスイッチが用いられ得る。
【００４０】
図２Ｂは、図２Ａの補助コンパレータ２００により実現される論理２６０’を示し、これは更に、シュミットトリガー１７１及び１７２と共にｏｕｔａｕｘを生成するための論理を含み、「グリッチ」回路に対する標準的な安全手段として反転が任意選択で含まれる。ｏｕｔａｕｘは、インバータ１８２及びＡＮＤゲート１８４として図２Ｂに示す論理により生成されるので、図２Ｂのｏｕｔａｕｘは図２Ａには示していない。図２Ｂにおける論理２６０’ への入力は、図２Ａのｏｕｔｎノード１５２ａ及びｏｕｔｐノード１５１ａにおける信号により提供され、これらは、それぞれ、シュミットトリガー１７１及び１７２（反転を備える）に結合される。図２Ｂにおけるｏｕｔａｕｘ及びｕｓｅａｕｘは、ｏｕｔｎノード１５２ａにおける信号レベル及びｏｕｔｐノード１５１ａにおける信号レベルからの論理組み合わせとして導出される。
【００４１】
図２Ｂにおけるシュミットトリガー１７１及び１７２（反転を備える）及びインバータ１８２及びＡＮＤゲート１８４として示されるｏｕｔａｕｘ生成論理と共に、論理機能実装補助コンパレータ２００を後述の図２Ｃの真理表に示す。しかし、図２Ａ及び２Ｂに示すもの以外の、論理のための種々のその他の実装が、シリコンなどの半導体材料に実現され得る。
【００４２】
論理２６０’は、インバータ１８１、１８２、及び１８５、及びＡＮＤゲート１８３及び１８４を含む。インバータ１８５の出力は制御出力１２２に対応し、これはｕｓｅａｕｘを提供する。ＡＮＤゲート１８４の出力はノード１２３に対応し、これはｏｕｔａｕｘを提供する。論理２６０’は、ＮＡＮＤゲート及びインバータによるなど、他の論理により実現され得、そのため、それは典型的に、用いられるＣＭＯＳプロセスにおける能力及び状況に依存し得る。
【００４３】
図２Ｃは、図２Ａの補助コンパレータ２００に対する真理表であり、図２Ｂのｏｕｔａｕｘを生成するためにインバータ１８２及びＡＮＤゲート１８４を含む論理を更に含む。ｏｕｔｎノード１５２ａ及びｏｕｔｐノード１５１ａのレベルは入力変数であり（これらの信号は補助コンパレータ２００によって生成され提供される）、（補助出力１２３における）ｏｕｔａｕｘ及び（制御出力１２２における）ｕｓｅａｕｘは出力変数である。例えば、ＰＶＬは５０ｍＶとして示される。Ｖｉｎ＜−５０ｍＶ（比較的大きい｜Ｖｉｎ｜）である場合、ｏｕｔｎ＝１、ｏｕｔｐ＝０、ｕｓｅａｕｘ＝１、及びｏｕｔａｕｘ＝０である。ｕｓｅａｕｘが高である結果、第２のＯＭが用いられ、このモードにおいて、補助コンパレータ１２０は、「アクティブ」であり、デュアルコンパレータ回路１００のための判定結果を提供し、メインコンパレータ１１０のメインＭＯＳ差動対１１１が、大きさの大きいＶｉｎ（ここでは、≧|５０|ｍＶ）に曝されることからＶＩＯシフト保護され、メインコンパレータ１１０は、デュアルコンパレータ回路１００に対する判定結果を提供しない。
【００４４】
Ｖｉｎ＞−５０ｍＶ及び＜５０ｍＶ（比較的小さい｜Ｖｉｎ｜）では、ｏｕｔｎ＝１、ｏｕｔｐ＝１、ｕｓｅａｕｘ＝０、及びｏｕｔａｕｘ＝０である。ｕｓｅａｕｘが低である結果、第１のＯＭが用いられ、このモードにおいて、補助コンパレータ１２０は、デュアルコンパレータ回路１００のための判定結果を提供せず、メインコンパレータ１１０は、デュアルコンパレータ回路１００のための判定結果を提供するためイネーブルされる。Ｖｉｎ＞５０ｍＶ（比較的大きい｜Ｖｉｎ｜）では、ｏｕｔｎ＝０、ｏｕｔｐ＝１、ｕｓｅａｕｘ＝１、及びｏｕｔａｕｘ＝１である。ｕｓｅａｕｘが高である結果、第２のＯＭが用いられ、このモードにおいて、補助コンパレータ１２０は、デュアルコンパレータ回路１００のための判定結果を提供し、メインコンパレータ１１０のメインＭＯＳ差動対１１１が、再びＶＩＯシフト保護され、デュアルコンパレータ回路１００のための判定結果を提供しない。
【００４５】
回路オペレーションの間、メインコンパレータ１１０のメインＭＯＳ差動対１１１を大きさの大きいＶｉｎに曝されることから保護するため、一つの比較的シンプルな配置が、１１１ａ及び１１１ｂとして下記で示すメインＭＯＳ差動対１１１トランジスタのそれぞれの入力ゲートと直列のスイッチを含む。しかし、この配置での潜在的な欠点は、スイッチがそれらのスイッチ状態を変えているときの動的挙動であり得る。入力ゲートが、ＭＯＳゲート（例えば、＞ＭΩレンジ）に対して典型的に高い実質的な寄生抵抗を含む場合、注入された電荷の緩和のための比較的長い時間を備えたスイッチの電荷注入から生成される寄生抵抗に起因して、著しい電圧スパイクレベルが生じ得る。そのためこれは、開示されるデュアルコンパレータにより成される判定結果を時折妨害する恐れがある。
【００４６】
電圧スパイク問題がある場合にその問題を克服するため、新たなスイッチング方式が本明細書に開示されている。メインＭＯＳ差動対１１１のＭＯＳトランジスタ１１１ａ及び１１１ｂの入力ゲートは、デュアルコンパレータの判定結果のためにメインコンパレータ１１０が第２のＯＭにおいて用いられないときでも、Ｖｉｎと接続されたままである。その代わりに、そうでなければメインコンパレータ１１０のＰＭＯＳ（及びＮＭＯＳの場合ドレイン）に対するソースである共通ハイサイドノードにおける、そのバイアス電流接続におけるメインＭＯＳ差動対１１１が開かれている。
【００４７】
基本送信ゲートであり得るスイッチ１１６は、図２Ｃの真理表において定義されているｕｓｅａｕｘ信号を用い得る。メインコンパレータ１１０のこのＶＩＯシフト保護された状態において、同じ電流（Ｉｄ１及びＩｄ２）が、そのメインＭＯＳ差動対１１１におけるそのＭＯＳトランジスタの両方に流れる。そのため、ＭＯＳトランジスタ１１１ａ及び１１１ｂに対するゲート・ソース電圧が等しくなり、両方のＭＯＳデバイスが同じバイアス条件に遭遇し得、そのため、それらのそれぞれのＶｔｈシフトが同じになり得る。従って、メインＭＯＳ差動対１１１のＶＩＯは本質的に変化しない。これらのＭＯＳトランジスタ１１１ａ及び１１１ｂに対するゲート接続においてスイッチングが起こらないので、遷移電圧スパイクに起因する電荷注入は著しく低減される。
【００４８】
図３Ａは、例示の一実施例に従った、メインコンパレータ１１０における例示のスイッチオフメカニズムの、|Ｖｉｎ|≧５０ｍＶなど、比較的大きい|Ｖｉｎ|に応答する第２のＯＭオペレーションを示す。Ｖｓｇ１＝Ｖｓｇ２であるように示されるメインコンパレータ１１０におけるメインＭＯＳ差動対１１１のＭＯＳトランジスタ１１１ａ及び１１１ｂのソース間でスイッチ１１６が開いている。上述のように、スイッチ１１６は基本伝送ゲートであり得、図２Ｃの真理表において定義されるｕｓｅａｕｘ信号＝１が、ＰＭＯＳスイッチをＯＦＦする（開く）ために有効である。ＮＭＯＳスイッチを用いて反対の論理を用いることができる。この状況は第２のＯＭに対応し、このモードでは、補助コンパレータ１２０が、デュアルコンパレータ回路１００のための判定結果を提供し、メインコンパレータ１１０は、ＶＩＯシフト保護され、デュアルコンパレータ回路のための判定結果を提供しない。
【００４９】
図３Ｂは、第１のＯＭに対応する例示のデュアルコンパレータオペレーションを示し、このモードでは、Ｖｓｇ１−Ｖｓｇ２＝Ｖｉｎであるようにスイッチ１１６が閉じており、メインコンパレータ１１０は、従来のコンパレータのようにオン状態において動的に動作し、メインコンパレータ１１０はデュアルコンパレータ回路１００のための判定結果を提供し、補助コンパレータ１２０は、デュアルコンパレータ回路１００のための判定結果を提供しない。ＰＭＯＳスイッチとして具現化されるスイッチ１１６は、図２Ｃの真理表において定義されるｕｓｅａｕｘ信号＝０を受信する基本送信ゲートであり得、これは、ＰＭＯＳスイッチをＯＮする（閉じる）ために有効である。
【００５０】
開示される実施例の利点は、適度な付加的な回路オーバーヘッドのみで、遷移Ｖｔｈシフトに関わらず大きい|Ｖｉｎ|レベル下で信頼性を持って動作するために高精度コンパレータをイネーブルするためにコンパレータの増大された精度を含む。連続（time continuous）オペレーションも提供される。
【００５１】
動的ＶＩＯシフト保護を有する開示されるデュアルコンパレータから利点を受けることができる回路には様々なものがある。例えば、パルス幅測定（ＰＷＭ）回路、ウィンドウ比較回路、データスライサ回路、ワンショット回路、マルチバイブレータ（矩形波出力）回路、マルチバイブレータ（ランプ波出力）回路、容量性電圧ダブラー（Capacitive Voltage Doubler）回路、ＰＷＭ生成器回路、ＰＷＭ高電流ドライバ回路、デルタ−シグマＡＤＣ回路、レベルシフタ回路、並びに、インバータ、ＡＮＤ／ＮＡＮＤゲート、ＯＲ／ＮＯＲゲート、ＸＯＲ／ＸＮＯＲゲート、及びＳｅｔ／Ｒｅｓｅｔフリップフロップを含む論理回路などである。
【００５２】
図４Ａは、例示の一実施例に従った、動的ＶＩＯシフト保護を備えた開示されるデュアルコンパレータ回路１００を含む例示のアナログ・デジタルコンバータ（ＡＤＣ）４００のブロック図表現である。ＡＤＣ４００はまた、デジタル・アナログコンバータ（ＤＡＣ）４１０、サンプル・アンド・ホールド（Ｓ／Ｈ）回路４１５、及び逐次比較レジスタ（ＳＡＲ）４２０を含む。デュアルコンパレータ回路１００の出力（ｃｏｍｐｏｕｔ）が、ＳＡＲ４２０の入力に結合され、ＳＡＲ４２０は、ＡＤＣ４００のためのＥＯＣ（end-of-conversion）出力を生成する。開示されるデュアルコンパレータ回路は、他のＡＤＣトポロジーに適用可能である。
【００５３】
図４Ｂは、例示の一実施例に従った、図４ＡのＡＤＣを含む例示のＭＣＵ４５０のブロック図表現である。図示していないが、ＭＣＵ４５０は概して、例えば、ＵＳＢコントローラ及びトランシーバなど、他の集積回路モジュールを含む。ＭＣＵ４５０は、第１の不揮発性プログラムメモリ２７２、揮発性データメモリ２７３、デジタルＩ／Ｏ（インタフェース）２７４、中央処理装置（ＣＰＵ）２７５、及びクロック（又はタイマー）２７６を含む。また、ＭＣＵ４５０は、デジタルデータバス２７８及びアドレスバス２７９を含む。開示されるデュアルコンパレータ回路は他のＭＣＵトポロジーに適用可能である。
【００５４】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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