(57)【特許請求の範囲】
【請求項１】
ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験を行う半導体試験回路であって、
負極端子が前記ＲＣ−ＩＧＢＴチップのエミッタに接続される電源と、
前記ＲＣ−ＩＧＢＴチップのコレクタに接続される半導体の第１のスイッチング素子と、
前記電源の正極端子と前記第１のスイッチング素子との間に接続された第１のコイルと、
前記電源の正極端子の側をカソードにして前記第１のコイルに並列に接続される第１のダイオードと、
前記ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に接続されるスナバ回路と、
前記ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に接続される第２のコイルと、
前記第１のコイルに並列に接続された第１のリレーと、
前記ＲＣ−ＩＧＢＴチップのコレクタと前記スナバ回路との間に接続された第２のリレーと、
前記ＲＣ−ＩＧＢＴチップのコレクタと前記第２のコイルとの間に接続された第３のリレーと、
前記第１のダイオードと直列に接続された第４のリレーと、
を備えた、半導体試験回路。
【請求項２】
前記第１のコイルおよび前記第１のスイッチング素子の接続点と前記ＲＣ−ＩＧＢＴチップのエミッタとに接続された第５のリレーおよびコンデンサの直列回路をさらに備えた、請求項１記載の半導体試験回路。
【請求項３】
前記第１ないし第５のリレーは、半導体のスイッチング素子とした、請求項２記載の半導体試験回路。
【請求項４】
前記ＲＣ−ＩＧＢＴチップのエミッタおよび前記第２のコイルの間に接続された第２のスイッチング素子と、前記第２のコイルに並列に接続された転流回路とをさらに備えた、請求項２記載の半導体試験回路。
【請求項５】
前記転流回路は、第３のスイッチング素子と前記ＲＣ−ＩＧＢＴチップのコレクタの側をカソードにした第２のダイオードとの直列回路である、請求項４記載の半導体試験回路。
【請求項６】
前記ＲＣ−ＩＧＢＴチップのエミッタと前記第２のスイッチング素子との間に第６のリレーをさらに備えた、請求項４記載の半導体試験回路。
【請求項７】
前記第１のリレーは前記ＩＧＢＴ部の短絡試験および前記ＦＷＤ部のリカバリ試験のときにオンされ、前記第２のリレーは前記ＩＧＢＴ部のターンオン・ターンオフ試験およびアバランシェ試験のときにオンされ、前記第３のリレーは前記ＦＷＤ部のリカバリ試験のときにオンされ、前記第４のリレーは前記ＩＧＢＴ部のターンオン・ターンオフ試験のときにオンされる、請求項１記載の半導体試験回路。
【請求項８】
前記第１のリレーは前記ＩＧＢＴ部の短絡試験および前記ＦＷＤ部のリカバリ試験のときにオンされ、前記第２のリレーは前記ＩＧＢＴ部のターンオン・ターンオフ試験およびアバランシェ試験のときにオンされ、前記第３のリレーは前記ＦＷＤ部のリカバリ試験のときにオンされ、前記第４のリレーは前記ＩＧＢＴ部のターンオン・ターンオフ試験のときにオンされ、前記第５のリレーおよび前記第６のリレーは前記ＦＷＤ部のリカバリ試験のときにオンされる、請求項６記載の半導体試験回路。
【請求項９】
前記ＲＣ−ＩＧＢＴチップの前記ＩＧＢＴ部のコレクタ電流および前記ＦＷＤ部の順方向電流を検出する電流計と、前記ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間の電圧を検出する電圧計とをさらに備えた、請求項１記載の半導体試験回路。
【請求項１０】
ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験を行う半導体試験装置であって、
負極端子が前記ＲＣ−ＩＧＢＴチップのエミッタに接続される電源と、
前記ＲＣ−ＩＧＢＴチップのコレクタに接続される第１のスイッチング素子と、
前記電源の正極端子と前記第１のスイッチング素子との間に接続された第１のコイルと、
第２のコイルと、
前記電源の正極端子の側をカソードにして前記第１のコイルに並列に接続される第１のダイオードと、
前記ＲＣ−ＩＧＢＴチップのコレクタの側をカソードにした第２のダイオードと、
スナバ回路と、
コンデンサと、
前記ＲＣ−ＩＧＢＴチップのエミッタと前記第２のコイルとの間に接続される第２のスイッチング素子と、
前記第２のダイオードと直列に接続されて前記第２のダイオードとともに前記第２のコイルに並列に接続された第３のスイッチング素子と、
前記第１のコイルに並列に接続された第１のリレーと、
前記ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に、前記スナバ回路と直列接続された第２のリレーと、
前記ＲＣ−ＩＧＢＴチップのコレクタおよび前記第１のスイッチング素子の接続点と前記第２のコイルとの間に接続された第３のリレーと、
前記第１のダイオードと直列に接続されて前記第１のダイオードとともに前記第１のコイルに並列に接続された第４のリレーと、
前記第１のコイルおよび前記第１のスイッチング素子の接続点と前記ＲＣ−ＩＧＢＴチップのエミッタとの間に前記コンデンサを接続するよう前記コンデンサと直列に接続された第５のリレーと、
前記第１ないし第５のリレーを試験項目に応じて切り替え制御するリレー制御駆動部と、
前記ＲＣ−ＩＧＢＴチップの前記ＩＧＢＴ部のコレクタ電流および前記ＦＷＤ部の順方向電流を計測する電流計と、
前記ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間の電圧を計測する電圧計と、
前記リレー制御駆動部に対して試験項目のあらかじめ設定された試験順序を通知するとともに前記電流計および前記電圧計の計測結果を基に前記ＲＣ−ＩＧＢＴチップの良品または不良品の判断をする制御装置と、
前記制御装置からの指令に応じて前記ＲＣ−ＩＧＢＴチップをロードまたはアンロードする機構を駆動するとともに、前記ＲＣ−ＩＧＢＴチップの交換時および試験時に昇降されるコンタクト部の昇降機構を駆動する駆動装置と、
を備えた、半導体試験装置。
【請求項１１】
前記制御装置は、前記電流計および前記電圧計の計測結果を蓄積しておき、不良品の発生確率の多い順に試験項目の前記試験順序を並び替える、請求項１０記載の半導体試験装置。
【請求項１２】
前記制御装置は、試験中の前記ＲＣ−ＩＧＢＴチップが不良品であると判断したとき、それ以降の試験項目の試験を中止し、当該ＲＣ−ＩＧＢＴチップを破棄するよう前記駆動装置に指令する、請求項１０記載の半導体試験装置。
【請求項１３】
ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験を行う半導体試験方法において、
コンピュータが、
前記ＲＣ−ＩＧＢＴチップの特性試験の計測結果を試験項目ごとに蓄積し、
所定の期間または所定のサンプル数に達した時点で不良品の発生確率の多い順に試験項目の試験順序の並び替えを行い、
前記ＲＣ−ＩＧＢＴチップを半導体試験装置にロードする指令を駆動装置に出し、
前記ＲＣ−ＩＧＢＴチップにコンタクト部のコンタクトプローブをセットする指令を前記駆動装置に出し、
前記ＩＧＢＴ部のターンオン・ターンオフ試験のときに第１のコイルおよび第１のダイオードの並列回路を含むＩＧＢＴ特性試験用負荷とスナバ回路とを前記ＲＣ−ＩＧＢＴチップに接続し、前記ＩＧＢＴ部のアバランシェ試験のときに前記第１のコイルを含むＩＧＢＴ特性試験用負荷と前記スナバ回路とを前記ＲＣ−ＩＧＢＴチップに接続し、前記ＦＷＤ部のリカバリ試験のときに第２のコイルおよび第２のダイオードの並列回路を含むＦＷＤ特性試験用負荷と電源の変動を抑えるコンデンサとを前記ＲＣ−ＩＧＢＴチップに接続し、前記ＩＧＢＴ部の短絡試験のときに前記電源を前記ＲＣ−ＩＧＢＴチップに接続するリレーを並び替えられた前記試験順序に従って順次切り替える指令をリレー制御駆動回路に出し、
前記試験順序に従って試験項目の試験を行った結果、当該試験項目では前記ＲＣ−ＩＧＢＴチップが不良品と判断されたときに以降の試験項目の試験を中止する指令を前記駆動装置に出す、
半導体試験方法。
【請求項１４】
ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験のうち前記ＩＧＢＴ部のターンオン・ターンオフ試験、アバランシェ試験および短絡試験と前記ＦＷＤ部のリカバリ試験とを行う半導体試験方法において、
前記ＲＣ−ＩＧＢＴチップの電極にコンタクトプローブを接触させたまま、前記ＩＧＢＴ部のターンオン・ターンオフ試験のときに第１のコイルおよび第１のダイオードの並列回路を含むＩＧＢＴ特性試験用負荷とスナバ回路とを前記ＲＣ−ＩＧＢＴチップに接続し、前記ＩＧＢＴ部のアバランシェ試験のときに前記第１のコイルを含むＩＧＢＴ特性試験用負荷と前記スナバ回路とを前記ＲＣ−ＩＧＢＴチップに接続し、前記ＩＧＢＴ部の短絡試験のときに電源を前記ＲＣ−ＩＧＢＴチップに接続し、前記ＦＷＤ部のリカバリ試験のときに第２のコイルおよび第２のダイオードの並列回路を含むＦＷＤ特性試験用負荷と前記電源の変動を抑えるコンデンサとを前記ＲＣ−ＩＧＢＴチップに接続するように前記ＲＣ−ＩＧＢＴチップに接続する試験回路を切換えて、前記ＩＧＢＴ部の試験と前記ＦＷＤ部の試験とを連続して行う、半導体試験方法。
【請求項１５】
前記ＩＧＢＴ部のターンオン・ターンオフ試験、前記ＩＧＢＴ部のアバランシェ試験、前記ＦＷＤ部のリカバリ試験、前記ＩＧＢＴ部の短絡試験の順序で試験を行う、請求項１４記載の半導体試験方法。
【請求項１６】
いずれかの試験で不良品が発見されると、その段階で残りの試験は行わず試験を中止する、請求項１４記載の半導体試験方法。
【請求項１７】
前記ＩＧＢＴ部のターンオン・ターンオフ試験、前記ＩＧＢＴ部のアバランシェ試験、前記ＦＷＤ部のリカバリ試験および前記ＩＧＢＴ部の短絡試験のいずれかの試験で不良品が発見されると、その段階で残りの試験は行わず試験を中止する、請求項１６記載の半導体試験方法。
【請求項１８】
前記コンタクトプローブが接触する前記ＲＣ−ＩＧＢＴチップの電極は、前記ＩＧＢＴ部のエミッタ電極、前記ＦＷＤ部のアノード電極および前記ＩＧＢＴ部のゲート電極である、請求項１４記載の半導体試験方法。
【請求項１９】
前記ＩＧＢＴ部のエミッタ電極および前記ＦＷＤ部のアノード電極は、一体に形成されている、請求項１８記載の半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの複数の動特性試験を半導体チップに対するプローブによる接触ダメージを最小限に抑えつつ連続的に実施することができる半導体試験回路、半導体試験装置および半導体試験方法に関する。
【背景技術】
【０００２】
パワー半導体チップでは、ウェハをダイシングにて個片化した後、その動特性試験をそれぞれ行うことにより全チップ選別が行われている。パワー半導体チップとしては、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＦＷＤ（Free Wheeling Diode）などが知られている。パワーＭＯＳＦＥＴおよびＩＧＢＴは、コイル、ダイオード、抵抗またはコンデンサからなる負荷を直列に接続し、ゲートにターンオン・ターンオフ信号を印加することで動特性試験が行われている（たとえば、特許文献１参照）。ＦＷＤについても、同様に、負荷コイルおよびスイッチング素子を直列に接続し、スイッチング素子をスイッチングさせることで動特性試験が行われている（たとえば、特許文献１，２参照）。【０００３】
ところで、パワー半導体チップとしてＩＧＢＴ部とＦＷＤ部とを１チップ化した逆導通ＩＧＢＴ（以下、ＲＣ−ＩＧＢＴ（Reverse Conducting-IGBT）という）が開発されている。このＲＣ−ＩＧＢＴにおいても、ＩＧＢＴ部の動特性試験およびＦＷＤ部の動特性試験が行われる。ただし、ＩＧＢＴ部の動特性試験およびＦＷＤ部の動特性試験は、それぞれＩＧＢＴ用試験装置とＦＷＤ用試験装置とを用いて行われる。すなわち、まず、ＩＧＢＴ用試験装置において、その試験電極にコレクタ電極を下にしたＲＣ−ＩＧＢＴチップを載置し、ＲＣ−ＩＧＢＴチップのエミッタ電極およびゲート電極にプローブを接触させてＩＧＢＴ部の動特性試験が行われる。次に、ＲＣ−ＩＧＢＴチップをＦＷＤ用試験装置に移し、その試験電極にカソード（コレクタ）電極を下にしたＲＣ−ＩＧＢＴチップを載置し、ＲＣ−ＩＧＢＴチップのアノード（エミッタ）電極にプローブを接触させてＦＷＤ部の動特性試験が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０７４３２号公報
【特許文献２】特開２０１５−２３２５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＲＣ−ＩＧＢＴチップの試験では、２回の試験工程を経るため、エミッタ電極にプローブを接触させる回数も２回となり、プローブによる接触痕が増加してしまうことになる。また、ＲＣ−ＩＧＢＴチップは、２つの試験装置で設置のし直しや移送が必要となるため、試験時間が長くなってしまうという問題点があった。【０００６】
本発明はこのような点に鑑みてなされたものであり、ＲＣ−ＩＧＢＴチップにプローブを接触させたまま、ＲＣ−ＩＧＢＴチップのＩＧＢＴ部とＦＷＤ部との特性試験を行うことができる半導体試験回路、半導体試験装置および半導体試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では、上記の課題を解決するために、ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験を行う半導体試験回路が提供される。この半導体試験回路は、負極端子がＲＣ−ＩＧＢＴチップのエミッタに接続される電源と、ＲＣ−ＩＧＢＴチップのコレクタに接続される半導体の第１のスイッチング素子と、電源の正極端子と第１のスイッチング素子との間に接続された第１のコイルと、電源の正極端子の側をカソードにして第１のコイルに並列に接続される第１のダイオードと、ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に接続されるスナバ回路と、ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に接続される第２のコイルと、第１のコイルに並列に接続された第１のリレーと、ＲＣ−ＩＧＢＴチップのコレクタとスナバ回路との間に接続された第２のリレーと、ＲＣ−ＩＧＢＴチップのコレクタと第２のコイルとの間に接続された第３のリレーと、第１のダイオードと直列に接続された第４のリレーと、を備えている。
【０００８】
本発明は、また、ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの特性試験を行う半導体試験装置が提供される。この半導体試験装置は、負極端子がＲＣ−ＩＧＢＴチップのエミッタに接続される電源と、ＲＣ−ＩＧＢＴチップのコレクタに接続される第１のスイッチング素子と、電源の正極端子と第１のスイッチング素子との間に接続された第１のコイルと、第２のコイルと、電源の正極端子の側をカソードにして第１のコイルに並列に接続される第１のダイオードと、ＲＣ−ＩＧＢＴチップのコレクタの側をカソードにした第２のダイオードと、スナバ回路と、コンデンサと、ＲＣ−ＩＧＢＴチップのエミッタと第２のコイルとの間に接続される第２のスイッチング素子と、第２のダイオードと直列に接続されて第２のダイオードとともに第２のコイルに並列に接続された第３のスイッチング素子と、第１のコイルに並列に接続された第１のリレーと、ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間に、スナバ回路と直列接続された第２のリレーと、ＲＣ−ＩＧＢＴチップのコレクタおよび第１のスイッチング素子の接続点と第２のコイルとの間に接続された第３のリレーと、第１のダイオードと直列に接続されて第１のダイオードとともに第１のコイルに並列に接続された第４のリレーと、第１のコイルおよび第１のスイッチング素子の接続点とＲＣ−ＩＧＢＴチップのエミッタとの間にコンデンサを接続するようコンデンサと直列に接続された第５のリレーと、第１ないし第５のリレーを試験項目に応じて切り替え制御するリレー制御駆動部と、ＲＣ−ＩＧＢＴチップのＩＧＢＴ部のコレクタ電流およびＦＷＤ部の順方向電流を計測する電流計と、ＲＣ−ＩＧＢＴチップのコレクタとエミッタとの間の電圧を計測する電圧計と、リレー制御駆動部に対して試験項目のあらかじめ設定された試験順序を通知するとともに電流計および電圧計の計測結果を基にＲＣ−ＩＧＢＴチップの良品または不良品の判断をする制御装置と、制御装置からの指令に応じてＲＣ−ＩＧＢＴチップをロードまたはアンロードする機構を駆動するとともに、ＲＣ−ＩＧＢＴチップの交換時および試験時に昇降されるコンタクト部の昇降機構を駆動する駆動装置とを備えている。
【０００９】
本発明は、さらに、ＩＧＢＴ部およびＦＷＤ部を１チップ化したＲＣ−ＩＧＢＴチップの動特性試験を行う半導体試験方法が提供される。この半導体試験方法は、コンピュータが、ＲＣ−ＩＧＢＴチップの特性試験の計測結果を試験項目ごとに蓄積し、所定の期間または所定のサンプル数に達した時点以降で不良品の発生確率の多い順に試験項目の試験順序の並び替えを行い、ＲＣ−ＩＧＢＴチップを半導体試験装置にロードする指令を駆動装置に出し、ＲＣ−ＩＧＢＴチップにコンタクト部のコンタクトプローブをセットする指令を駆動装置に出し、ＩＧＢＴ部のターンオン・ターンオフ試験のときに第１のコイルおよび第１のダイオードの並列回路を含むＩＧＢＴ特性試験用負荷とスナバ回路とをＲＣ−ＩＧＢＴチップに接続し、ＩＧＢＴ部のアバランシェ試験のときに第１のコイルを含むＩＧＢＴ特性試験用負荷とスナバ回路とをＲＣ−ＩＧＢＴチップに接続し、ＦＷＤ部のリカバリ試験のときに第２のコイルおよび第２のダイオードの並列回路を含むＦＷＤ特性試験用負荷と電源の変動を抑えるコンデンサとをＲＣ−ＩＧＢＴチップに接続し、ＩＧＢＴ部の短絡試験のときに電源をＲＣ−ＩＧＢＴチップに接続するリレーを並び替えられた試験順序に従って順次切り替える指令をリレー制御駆動回路に出し、試験順序に従って試験項目の試験を行った結果、当該試験項目ではＲＣ−ＩＧＢＴチップが不良品と判断されたときに以降の試験項目の試験を中止する指令を駆動装置に出すようにしている。
【発明の効果】
【００１０】
上記構成の半導体試験回路、半導体試験装置および半導体試験方法は、プローブをチップに接触させたまま、ＲＣ−ＩＧＢＴチップのＩＧＢＴ部およびＦＷＤ部の試験回路をリレーで切り換えるため、プローブの接触による電極のダメージを軽減でき、試験時間を短縮できるという利点がある。【００１１】
本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体試験回路の例を示す回路図である。
【図２】第２の実施の形態に係る半導体試験回路の例を示す回路図である。
【図３】リレーの動作状態を示す図である。
【図４】半導体試験回路の動作状態を示す波形図である。
【図５】半導体試験装置の要部構成を示す構成図である。
【図６】制御装置のハードウェアの一構成例を示すブロック図である。
【図７】制御装置による試験処理の流れを示すフローチャートである。
【図８】試験順序設定処理の流れを示すフローチャートである。
【図９】データの例を示す図であって、（Ａ）は試験結果データテーブルを示し、（Ｂ）は順序設定テーブルを示している。
【図１０】第３の実施の形態に係る半導体試験回路の例を示す回路図である。
【図１１】ＲＣ−ＩＧＢＴチップを示す平面図である。
【図１２】図１１中のＡ−Ａ線に沿った断面図である。
【図１３】図１１中のＢ−Ｂ線に沿った断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、ＲＣ−ＩＧＢＴチップの試験に適用した場合を例に図面を参照して詳細に説明する。なお、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
【００１４】
図１は第１の実施の形態に係る半導体試験回路の例を示す回路図である。
第１の実施の形態によれば、半導体試験回路は、電源１、ＩＧＢＴ特性試験用負荷２、半導体のスイッチング素子３、スナバ回路４、ＦＷＤ特性試験用負荷５、電流計６、電圧計７およびリレーＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４を備えている。この半導体試験回路が試験する被試験デバイスは、ＲＣ−ＩＧＢＴチップ８であり、そのＩＧＢＴ部８ａおよびＦＷＤ部８ｂの動特性試験が行われる。ＩＧＢＴ特性試験用負荷２は、コイルＬ１とダイオードＤ１とを有している。スイッチング素子３は、この実施の形態では、ＩＧＢＴを使用している。ＦＷＤ特性試験用負荷５は、コイルＬ２を有している。
【００１５】
この半導体試験回路において、電源１の正極端子は、リレーＲＬ１の一方の端子に接続され、リレーＲＬ１の他方の端子は、スイッチング素子３のコレクタに接続されている。リレーＲＬ１の一方の端子は、また、ＩＧＢＴ特性試験用負荷２のコイルＬ１の一方の端子とダイオードＤ１のカソードとに接続され、ダイオードＤ１のアノードは、リレーＲＬ４の一方の端子に接続されている。リレーＲＬ４の他方の端子は、コイルＬ１の他方の端子とリレーＲＬ１の他方の端子とに接続されている。
【００１６】
スイッチング素子３のエミッタは、リレーＲＬ２の一方の端子に接続され、リレーＲＬ２の他方の端子は、スナバ回路４の一方の端子に接続されている。スナバ回路４の他方の端子は、電源１の負極端子に接続されている。
【００１７】
スイッチング素子３のエミッタは、また、リレーＲＬ３の一方の端子に接続され、リレーＲＬ３の他方の端子は、ＦＷＤ特性試験用負荷５のコイルＬ２の一方の端子に接続され、コイルＬ２の他方の端子は、電源１の負極端子に接続されている。
【００１８】
スイッチング素子３のエミッタは、さらに、電流計６の一方の端子に接続され、電流計６の他方の端子は、ＲＣ−ＩＧＢＴチップ８におけるＩＧＢＴ部８ａのコレクタおよびＦＷＤ部８ｂのカソード（以下、ＲＣ−ＩＧＢＴチップ８のコレクタということがある）に接続されている。ＲＣ−ＩＧＢＴチップ８におけるＩＧＢＴ部８ａのエミッタおよびＦＷＤ部８ｂのアノード（以下、ＲＣ−ＩＧＢＴチップ８のエミッタということがある）は、電源１の負極端子に接続されている。電流計６の他方の端子は、また、電圧計７の一方の端子に接続され、電圧計７の他方の端子は、電源１の負極端子に接続されている。
【００１９】
この半導体試験回路では、ＲＣ−ＩＧＢＴチップ８のＩＧＢＴ部８ａについては、ターンオン・ターンオフ試験、アバランシェ試験および短絡試験を行うことができ、ＦＷＤ部８ｂについては、リカバリ試験を行うことができる。それぞれの試験は、リレーＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４を切り換えることによって各試験の回路が切り換えられる。
【００２０】
まず、ＩＧＢＴ部８ａのターンオン・ターンオフ試験では、リレーＲＬ１，ＲＬ３がオフにされ、リレーＲＬ２，ＲＬ４がオンにされる。これにより、電源１の正極端子は、ＩＧＢＴ特性試験用負荷２のコイルＬ１とダイオードＤ１との並列回路、スイッチング素子３および電流計６を介してＲＣ−ＩＧＢＴチップ８のコレクタに接続される。ＲＣ−ＩＧＢＴチップ８のコレクタは、また、スナバ回路４の一方の端子に接続される。電源１の負極端子は、ＲＣ−ＩＧＢＴチップ８のエミッタおよびスナバ回路４の他方の端子に接続される。このスナバ回路４は、ＩＧＢＴ部８ａのターンオン・ターンオフ試験時に生じるターンオフサージ電圧を抑制するためのものである。
【００２１】
ターンオン・ターンオフ試験は、スイッチング素子３をオンにしておき、ＩＧＢＴ部８ａのゲートにオンまたはオフ信号を印加したときの、電流の変化を電流計６で観測し、電圧の変化を電圧計７で観測する。
【００２２】
ＩＧＢＴ部８ａのアバランシェ試験では、リレーＲＬ１，ＲＬ３，ＲＬ４がオフにされ、リレーＲＬ２がオンにされる。すなわち、アバランシェ試験は、ターンオン・ターンオフ試験の接続条件からＩＧＢＴ特性試験用負荷２のコイルＬ１に並列に接続されたダイオードＤ１が外された接続条件になる。
【００２３】
アバランシェ試験は、スイッチング素子３をオンにしておき、ＩＧＢＴ部８ａのゲートにオンまたはオフ信号を印加する。特に、アバランシェ試験は、ＩＧＢＴ部８ａがオフした瞬間にコイルＬ１に蓄えられたエネルギがコレクタに与えられる現象を観測する。
【００２４】
ＩＧＢＴ部８ａの短絡試験では、リレーＲＬ２，ＲＬ３，ＲＬ４がオフにされ、リレーＲＬ１がオンにされる。短絡試験は、スイッチング素子３をオンにしておき、ＩＧＢＴ部８ａのゲートに短時間だけオン信号を印加したときのＩＧＢＴ部８ａの短絡耐量を観測する。
【００２５】
ＦＷＤ部８ｂのリカバリ試験では、リレーＲＬ２，ＲＬ４がオフにされ、リレーＲＬ１，ＲＬ３がオンにされる。これにより、電源１の正極端子は、スイッチング素子３および電流計６を介してＲＣ−ＩＧＢＴチップ８のＦＷＤ部８ｂのカソードとＦＷＤ特性試験用負荷５のコイルＬ２の一方の端子とに接続される。電源１の負極端子は、ＦＷＤ部８ｂのアノードおよびコイルＬ２の他方の端子に接続される。
【００２６】
リカバリ試験は、スイッチング素子３のオン・オフを繰り返したときに、ＦＷＤ部８ｂが逆バイアスされているにも拘わらず通電状態となる現象を観測する。すなわち、リカバリ試験は、ＦＷＤ部８ｂが順バイアスされている状態からバイアス方向が変化したときに、逆バイアスが与えられたとしても、コイルＬ２に蓄えられたエネルギによって逆流が生じてしまう時間を計測する。
【００２７】
図２は第２の実施の形態に係る半導体試験回路の例を示す回路図である。なお、この図２において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は適宜省略する。
【００２８】
第２の実施の形態に係る半導体試験回路は、第１の実施の形態に係る半導体試験回路と比較して、ＦＷＤ部８ｂの試験の機能が追加されている。すなわち、第２の実施の形態に係る半導体試験回路では、コンデンサ９、半導体のスイッチング素子１０，１１、リレーＲＬ５，ＲＬ６およびダイオードＤ２が新たに追加されている。
【００２９】
この半導体試験回路において、リレーＲＬ１とスイッチング素子３との接続点は、リレーＲＬ５の一方の端子が接続され、リレーＲＬ５の他方の端子は、コンデンサ９の一方の端子に接続されている。コンデンサ９の他方の端子は、ＲＣ−ＩＧＢＴチップ８のエミッタに接続されている。ＲＣ−ＩＧＢＴチップ８のエミッタとＦＷＤ特性試験用負荷５のコイルＬ２の他方の端子との間には、リレーＲＬ６とスイッチング素子１０との直列接続回路が接続されている。スイッチング素子１０は、電流が流れる方向を、コイルＬ２からＲＣ−ＩＧＢＴチップ８のエミッタに向かう方向にしてある。また、ＦＷＤ特性試験用負荷５において、コイルＬ２と並列に、スイッチング素子１１とダイオードＤ２との直列接続回路が接続されている。スイッチング素子１１およびダイオードＤ２は、電流が流れる方向を、ＦＷＤ部８ｂと同様に、電源１の負極端子からスイッチング素子３に向かう方向にしてある。なお、スイッチング素子１０，１１は、この実施の形態では、ＩＧＢＴを使用している。また、電源１の電圧は、電圧ＶＣＣとする。
【００３０】
ここで、コンデンサ９は、ＲＣ−ＩＧＢＴチップ８の直近に配置されて、電源１の電圧変動を抑えるためのものである。スイッチング素子１０は、還流電流を停止するためのものであり、スイッチング素子１１およびダイオードＤ２は、還流電流を転流させる転流回路５ａである。なお、この図２には図示していないが、リレーＲＬ１−ＲＬ６を制御駆動するリレー制御駆動回路およびスイッチング素子３，１０，１１をオン・オフ制御するためのスイッチング制御回路を備えている。
【００３１】
次に、この半導体試験回路の動作について説明する。
図３はリレーの動作状態を示す図であり、図４は半導体試験回路の動作状態を示す波形図である。図４において、上から、スイッチング素子３のゲート・エミッタ間電圧ＶＧＥ（３）、ＲＣ−ＩＧＢＴチップ８のゲート・エミッタ間電圧ＶＧＥ（８）、スイッチング素子１１のゲート・エミッタ間電圧ＶＧＥ（１１）、スイッチング素子１０のゲート・エミッタ間電圧ＶＧＥ（１０）、ＲＣ−ＩＧＢＴチップ８のコレクタ電流ＩＣ（８）およびＲＣ−ＩＧＢＴチップ８のコレクタ・エミッタ間電圧ＶＣＥ（８）を示している。
【００３２】
ＲＣ−ＩＧＢＴチップ８におけるＩＧＢＴ部８ａのターンオン・ターンオフ試験においては、リレーＲＬ１，ＲＬ３，ＲＬ５，ＲＬ６がオフにされ、リレーＲＬ２，ＲＬ４がオンにされる。これにより、ＲＣ−ＩＧＢＴチップ８の負荷としてコイルＬ１とダイオードＤ１との並列回路が直列に接続され、ＲＣ−ＩＧＢＴチップ８と並列にスナバ回路４が接続される。
【００３３】
ターンオン・ターンオフ試験の間、スイッチング素子３は、オンのままである。ここで、ＲＣ−ＩＧＢＴチップ８のゲート信号がロー（Ｌ）レベルのとき、ＩＧＢＴ部８ａがオフし、コレクタ電流ＩＣ（８）は０、コレクタ・エミッタ間電圧ＶＣＥ（８）は、電源１の電圧ＶＣＣになっている。
【００３４】
ＲＣ−ＩＧＢＴチップ８のゲート信号がハイ（Ｈ）レベルになると、ＩＧＢＴ部８ａがオンし、コイルＬ１を介してコレクタ電流ＩＣ（８）が流れ始め、コレクタ・エミッタ間電圧ＶＣＥ（８）は、０になる。
【００３５】
次に、ＲＣ−ＩＧＢＴチップ８のゲート信号がロー（Ｌ）レベルになると、ＩＧＢＴ部８ａがオフし、ここでコレクタ電流ＩＣ（８）の増加は止まって０になる。コレクタ・エミッタ間電圧ＶＣＥ（８）は、コイルＬ１の逆起電力によって電源１の電圧ＶＣＣより高く跳ね上がり、その逆起電力は、やがてダイオードＤ１によって吸収されることにより、電源１の電圧ＶＣＣになる。
【００３６】
ターンオン・ターンオフ試験では、電流計６にてＩＧＢＴ部８ａのコレクタ電流ＩＣ（８）の変化を観測し、電圧計７にてＩＧＢＴ部８ａのコレクタ・エミッタ間電圧ＶＣＥ（８）の変化を観測する。
【００３７】
アバランシェ試験では、ターンオン・ターンオフ試験でオンであったリレーＲＬ４がオフするだけであり、それ以外は、ターンオン・ターンオフ試験でのオン・オフ条件と同じである。アバランシェ試験では、コイルＬ１の逆起電力を吸収するダイオードＤ１がないので、ＩＧＢＴ部８ａがオフになった後の逆起電力は、ＲＣ−ＩＧＢＴチップ８にて消費されることになる。このため、ＩＧＢＴ部８ａがオフになった後は、ＩＧＢＴ部８ａのコレクタ・エミッタ間電圧ＶＣＥ（８）の高い状態が暫く継続することになる。
【００３８】
リカバリ試験では、リレーＲＬ２，ＲＬ４がオフにされ、リレーＲＬ１，ＲＬ３，ＲＬ５，ＲＬ６がオンにされる。これにより、ＲＣ−ＩＧＢＴチップ８とスイッチング素子３との直列回路にコンデンサ９が並列に接続され、ＲＣ−ＩＧＢＴチップ８と並列にＦＷＤ特性試験用負荷５が接続される。
【００３９】
リカバリ試験では、ＩＧＢＴ部８ａは、オフの状態にしておき、スイッチング素子３をオン・オフさせることでＦＷＤ部８ｂのリカバリ特性を試験する。
まず、スイッチング素子３，１０をオンにすると、ＦＷＤ部８ｂには逆バイアスがかかるので、ＲＣ−ＩＧＢＴチップ８のコレクタ電流ＩＣ（８）、すなわち、ＦＷＤ部８ｂの電流は、０になる。また、ＲＣ−ＩＧＢＴチップ８のコレクタ・エミッタ間電圧ＶＣＥ（８）、すなわち、ＦＷＤ部８ｂの端子間電圧は、電源１の電圧ＶＣＣになる。このとき、電源１からの電流は、スイッチング素子３、リレーＲＬ３、コイルＬ２、スイッチング素子１０およびリレーＲＬ６を通り、電源１に戻る経路を流れる。
【００４０】
次に、スイッチング素子３をオフにすると、コイルＬ２に蓄えられたエネルギを逃すためのループがコイルＬ２と、スイッチング素子１０と、リレーＲＬ６と、ＦＷＤ部８ｂと、電流計６と、リレーＲＬ３とによって形成される。このとき、コイルＬ２からの電流は、ＦＷＤ部８ｂを還流する。したがって、ＦＷＤ部８ｂの電流は、規定の順方向電流ＩＦになり、ＦＷＤ部８ｂの端子間電圧は、順方向電圧ＶＦになる。
【００４１】
次に、スイッチング素子３を再度オンにすると、電源１により充電されていた直近のコンデンサ９からスイッチング素子３を経由して、ＦＷＤ部８ｂへ規定の−ｄｉ／ｄｔの短絡電流が流れる。この短絡電流により、ＦＷＤ部８ｂを流れていた還流電流が打ち消され、ＦＷＤ部８ｂは、逆回復期間に入る。このとき、ＦＷＤ部８ｂには、規定の−ｄｉ／ｄｔの逆回復電流が流れ、逆回復電圧が印加される。ここで、観測された逆回復電流および逆回復電圧から、ＦＷＤ部８ｂのリカバリ特性が判断される。その後、スイッチング素子３を経由してきた電流は、リレーＲＬ３、コイルＬ２、スイッチング素子１０、リレーＲＬ６を介して電源１に戻る経路を流れる。このため、ＦＷＤ部８ｂの電流は、０になり、ＦＷＤ部８ｂの端子間電圧は、電源１の電圧ＶＣＣになる。
【００４２】
次に、スイッチング素子３を再度オフにすると、再度、ＦＷＤ部８ｂには、コイルＬ２からの還流電流が流れる。したがって、ＦＷＤ部８ｂには、規定の順方向電流ＩＦになり、ＦＷＤ部８ｂの端子間電圧は、順方向電圧ＶＦになる。
【００４３】
次に、スイッチング素子１０をオフにするとともにスイッチング素子１１をオンにすると、ＦＷＤ部８ｂに流れていた還流電流は、転流回路５ａに転流される。このため、ＦＷＤ部８ｂには、電流が即時に流れなくなり、ＦＷＤ部８ｂの端子間電圧も０になる。したがって、ＦＷＤ部８ｂに流れていた還流電流が０になるまで長時間待つことなく、次の試験に移ることができる。
【００４４】
ＩＧＢＴ部８ａの短絡試験では、リレーＲＬ１だけオンにされ、他のリレーＲＬ２，ＲＬ３，ＲＬ４，ＲＬ５，ＲＬ６がオフにされる。これにより、スイッチング素子３とＲＣ−ＩＧＢＴチップ８との直列回路が電源１に直接接続されることになる。
【００４５】
短絡試験では、スイッチング素子３をオンにしておいて、ＲＣ−ＩＧＢＴチップ８のＩＧＢＴ部８ａを短時間だけオンする。これにより、ＲＣ−ＩＧＢＴチップ８のコレクタ電流ＩＣ（８）は、短絡電流となり、コレクタ・エミッタ間電圧ＶＣＥ（８）は、ほぼＶＣＣとなる。これらの電流および電圧を観測することで、ＲＣ−ＩＧＢＴチップ８の短絡試験が行われる。
【００４６】
以上の半導体試験回路における各試験においては、ＲＣ−ＩＧＢＴチップ８の良否判定がそれぞれ行われ、いずれかの試験で不良品が発見されると、その段階で残りの試験を行うことなく破棄される。
【００４７】
図５は半導体試験装置の要部構成を示す構成図である。
半導体試験装置は、上述の半導体試験回路以外に、被試験デバイスであるＲＣ−ＩＧＢＴチップ８を搭載する試験電極１２と、コンタクト部１３と、平行平板基板１４とを備えている。
【００４８】
試験電極１２は、ＲＣ−ＩＧＢＴチップ８が載置され、これにより、ＲＣ−ＩＧＢＴチップ８のＩＧＢＴ部８ａのコレクタ電極およびＦＷＤ部８ｂのカソード電極が電気的に接触される。
【００４９】
コンタクト部１３は、コンタクトプローブ１３ａ、コンタクトブロック１３ｂ、導電部材１３ｃ、支持部材１３ｄおよびコンタクト材１３ｅを備えている。コンタクトプローブ１３ａは、ＲＣ−ＩＧＢＴチップ８のＩＧＢＴ部８ａのエミッタ電極およびＦＷＤ部８ｂのアノード電極とＩＧＢＴ部８ａのゲート電極とに電気的に接触される。ＩＧＢＴ部８ａのエミッタ電極およびＦＷＤ部８ｂのアノード電極に接触されるコンタクトプローブ１３ａは、通電容量に応じた本数が設置されている。コンタクトブロック１３ｂは、複数本のコンタクトプローブ１３ａを支持する。コンタクト材１３ｅは、複数の針状の導電性部材を有し、支持部材１３ｄによって支持されている。コンタクトブロック１３ｂと支持部材１３ｄとは、導電部材１３ｃにより支持され、電気的に接続されている。このコンタクト部１３は、昇降機構を備え、ＲＣ−ＩＧＢＴチップ８の交換時および試験時に昇降される。試験時には、ＩＧＢＴ部８ａのエミッタ電極およびゲート電極と、平行平板基板１４とを電気的に接続する。ＲＣ−ＩＧＢＴチップ８は、ＩＧＢＴ部８ａのエミッタ電極およびＦＷＤ部８ｂのアノード電極が一体であっても分離されていてもよい。
【００５０】
平行平板基板１４は、絶縁板１４ａの両面に配線用の導電性平板１４ｂ，１４ｃが貼り付けられている。この平行平板基板１４は、電流が互いに逆方向に流れる導電性平板１４ｂ，１４ｃを平行に配置してあることで、配線の自己インダクタンスおよび相互インダクタンスを低減している。
【００５１】
平行平板基板１４の上面側の導電性平板１４ｃは、電源１の負極端子が接続され、コンデンサ９が搭載されている。導電性平板１４ｃは、また、電圧計７を介して試験電極１２に接続されている。平行平板基板１４の下面側の導電性平板１４ｂは、スイッチング素子３が搭載されており、電流計６を介して試験電極１２に接続されている。
【００５２】
半導体試験回路では、電源１の正極端子は、リレーＲＬ１，ＲＬ５を介してコンデンサ９の正極端子に接続されている。リレーＲＬ１とリレーＲＬ５との接続点は、スイッチング素子３のコレクタに接続され、リレーＲＬ４を介してＩＧＢＴ特性試験用負荷２に接続されている。リレーＲＬ２は、下面側の導電性平板１４ｂとスナバ回路４との間に配置されている。リレーＲＬ３は、下面側の導電性平板１４ｂとＦＷＤ特性試験用負荷５との間に配置され、リレーＲＬ６は、ＦＷＤ特性試験用負荷５と電源１の負極端子との間に配置されている。リレーＲＬ１−ＲＬ６は、リレー制御駆動回路１５によってオン・オフが制御駆動されている。
【００５３】
リレー制御駆動回路１５がリレーＲＬ１−ＲＬ６を試験項目に応じて切り換えることにより、コンタクトプローブ１３ａおよびコンタクト材１３ｅをＲＣ−ＩＧＢＴチップ８および平行平板基板１４に接続したまますべての試験を実施することができる。このため、コンタクトプローブ１３ａがＲＣ−ＩＧＢＴチップ８の電極に接触することによる電極のダメージを最小限にすることができる。
【００５４】
電流計６および電圧計７は、制御装置２０に接続され、電流計６および電圧計７による計測結果を制御装置２０に入力する。制御装置２０は、駆動装置３０に接続され、駆動装置３０は、ＲＣ−ＩＧＢＴチップ８を半導体試験装置にロードまたはアンロードする機構を駆動し、コンタクト部１３の昇降機構を駆動する。制御装置２０は、また、半導体試験回路のリレー制御駆動回路１５に接続され、試験項目のあらかじめ設定された試験順序を通知する。リレー制御駆動回路１５は、リレーＲＬ１−ＲＬ６を通知された試験順序の試験項目に対応するオン・オフ状態に制御駆動する。４つの試験の順序は、自由に設定することができる。以降、試験順序の設定例について説明する。
【００５５】
図６は制御装置のハードウェアの一構成例を示すブロック図である。
制御装置２０は、ＣＰＵ（Central Processing Unit）２０ａによって半導体試験装置の全体を制御している。ＣＰＵ２０ａには、バス２０ｇを介してＲＡＭ（Random Access Memory）２０ｂと複数の周辺機器が接続されている。すなわち、制御装置２０は、ＣＰＵ２０ａおよびＲＡＭ２０ｂを有するコンピュータである。
【００５６】
ＲＡＭ２０ｂは、制御装置２０の主記憶装置として使用される。ＲＡＭ２０ｂには、ＣＰＵ２０ａに実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２０ｂには、ＣＰＵ２０ａによる処理に必要な各種データが格納される。
【００５７】
バス２０ｇに接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）２０ｃ、グラフィック処理部２０ｄ、入力インタフェース２０ｅおよび出力インタフェース２０ｆがある。
【００５８】
ＨＤＤ２０ｃは、制御装置２０の二次記憶装置として使用される。ＨＤＤ２０ｃには、ＯＳのプログラム、良品・不良品の判断処理、半導体試験装置のシーケンス処理などのアプリケーションプログラムおよび良品・不良品の判断結果を蓄積する試験結果データテーブル、順序設定テーブルなどの各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００５９】
グラフィック処理部２０ｄには、モニタ２１が接続されている。グラフィック処理部２０ｄは、ＣＰＵ２０ａからの命令に従って画像をモニタ２１の画面に表示させる。モニタ２１としては、液晶表示装置などがある。
【００６０】
入力インタフェース２０ｅには、タッチパネル２２、電流計６および電圧計７が接続されている。入力インタフェース２０ｅは、タッチパネル２２から送られてくる指示入力信号をＣＰＵ２０ａに送信する。入力インタフェース２０ｅは、また、電流計６および電圧計７による計測結果をデジタル信号に変換してＣＰＵ２０ａに送信する。
【００６１】
出力インタフェース２０ｆは、半導体試験回路のリレー制御駆動回路１５および駆動装置３０に接続されている。出力インタフェース２０ｆは、ＣＰＵ２０ａからの命令をリレー制御駆動回路１５および駆動装置３０に送信する。リレー制御駆動回路１５は、ＣＰＵ２０ａからの命令に従ってリレーＲＬ１−ＲＬ６のオン・オフを制御する。駆動装置３０は、ＣＰＵ２０ａからの命令に従ってＲＣ−ＩＧＢＴチップ８のロード・アンロードを制御し、さらに、ＣＰＵ２０ａからの命令に従ってコンタクト部１３の昇降動作を制御する。
【００６２】
以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。
図７は制御装置による試験処理の流れを示すフローチャート、図８は試験順序設定処理の流れを示すフローチャート、図９はデータの例を示す図であって、（Ａ）は試験結果データテーブルを示し、（Ｂ）は順序設定テーブルを示している。
【００６３】
制御装置２０が起動されると、図７に示したように、ＣＰＵ２０ａは、まず、試験順序設定処理を実施する（ステップＳ１）。この試験順序設定処理では、図８に示したように、ＣＰＵ２０ａは、制御装置２０の起動日が電流計６および電圧計７によって計測されたデータを収集する期間の最終日か否かを判断する（ステップＳ２１）。制御装置２０の起動日があらかじめ設定された期間の最終日、たとえば、あらかじめ設定された期間が１週間では、週末日、１ヶ月では、月末日であった場合、ＣＰＵ２０ａは、蓄積されたデータを基に試験順序を設定する。
【００６４】
すなわち、ＣＰＵ２０ａは、図９（Ｂ）に示す順序設定テーブルをクリアし（ステップＳ２２）、図９（Ａ）に示す試験結果データテーブルに対して試験項目ごとに不良品発生数を集計する（ステップＳ２３）。試験結果データテーブルには、試験項目ごとに試験結果が記録されており、図示の場合、パスした試験項目には合否判定の合格（ＰＡＳＳ）を表す「Ｐ」が設定され、パスしなかった試験項目には合否判定の不合格（ＦＡＩＬ）を表す「Ｆ」が設定されている。不良品発生数の集計は、試験項目ごとに「Ｆ」の数を数えることになる。なお、「Ｐ」も「Ｆ」も設定されていない試験項目は、試験されなかったことを意味している。これは、パスしなかった試験項目があった場合に、その時点で、それ以降の試験はせずに、そのＲＣ−ＩＧＢＴチップ８を破棄してしまうためである。
【００６５】
次に、ＣＰＵ２０ａは、不良品発生数の多い順に試験順序の並び替えを行い（ステップＳ２４）、最後に、並び替えられた試験順序を順序設定テーブルに設定する（ステップＳ２５）。
【００６６】
ステップＳ２１において、制御装置２０の起動日があらかじめ設定された期間の最終日でない場合、試験結果データを収集している途中であるため、ＣＰＵ２０ａは、何らかの処理をすることなく、この試験順序設定処理を抜ける。
【００６７】
なお、図８に示した試験順序設定処理では、試験結果データの収集を日数で区切っていたが、１つの試験項目でも試験を行ったＲＣ−ＩＧＢＴチップ８のサンプル数で区切ってもよい。この場合、ステップＳ２１では、ＣＰＵ２０ａは、蓄積されたデータ数があらかじめ設定された数以上であるかを判断することになる。また、ステップＳ２２の順序設定テーブルのクリア処理は、この時点ではなく、試験順序を順序設定テーブルに設定するステップＳ２５の直前であってもよい。
【００６８】
図７に戻って、試験順序設定処理が終了すると、ＣＰＵ２０ａは、順序設定テーブルを読み込む（ステップＳ２）。次に、ＣＰＵ２０ａは、駆動装置３０に対して、ＲＣ−ＩＧＢＴチップ８を半導体試験装置にロードする指令を出し（ステップＳ３）、ＲＣ−ＩＧＢＴチップ８にコンタクト部１３のコンタクトプローブ１３ａをセットする指令を出す（ステップＳ４）。
【００６９】
次に、ＣＰＵ２０ａは、半導体試験回路のリレー制御駆動回路１５にリレーＲＬ１−ＲＬ６を第１試験用に切り替える指令を出し、図示しないスイッチング制御回路にスイッチング素子３，１０，１１をオン・オフ制御する指令を出して第１試験を実施する（ステップＳ５）。
【００７０】
次に、ＣＰＵ２０ａは、第１試験がパスしたか否かを判断する（ステップＳ６）。ここで、第１試験がパスした場合、ＣＰＵ２０ａは、半導体試験回路のリレー制御駆動回路１５にリレーＲＬ１−ＲＬ６を第２試験用に切り替える指令を出し、図示しないスイッチング制御回路にスイッチング素子３，１０，１１をオン・オフ制御する指令を出して第２試験を実施する（ステップＳ７）。
【００７１】
次に、ＣＰＵ２０ａは、第２試験がパスしたか否かを判断する（ステップＳ８）。ここで、第２試験がパスした場合、ＣＰＵ２０ａは、半導体試験回路のリレー制御駆動回路１５にリレーＲＬ１−ＲＬ６を第３試験用に切り替える指令を出し、図示しないスイッチング制御回路にスイッチング素子３，１０，１１をオン・オフ制御する指令を出して第３試験を実施する（ステップＳ９）。
【００７２】
次に、ＣＰＵ２０ａは、第３試験がパスしたか否かを判断する（ステップＳ１０）。ここで、第３試験がパスした場合、ＣＰＵ２０ａは、半導体試験回路のリレー制御駆動回路１５にリレーＲＬ１−ＲＬ６を第４試験用に切り替える指令を出し、図示しないスイッチング制御回路にスイッチング素子３，１０，１１をオン・オフ制御する指令を出して第４試験を実施する（ステップＳ１１）。
【００７３】
次に、ＣＰＵ２０ａは、第４試験がパスしたか否かを判断する（ステップＳ１２）。ここで、第４試験がパスした場合、ＣＰＵ２０ａは、試験を行ったＲＣ−ＩＧＢＴチップ８が良品と判断して当該チップの試験を終了する（ステップＳ１３）。
【００７４】
なお、ステップＳ６，Ｓ８，Ｓ１０，Ｓ１２において、それぞれの試験がパスしなかった場合、ＣＰＵ２０ａは、試験を行ったＲＣ−ＩＧＢＴチップ８が不良品と判断して当該チップの試験を終了する（ステップＳ１４）。
【００７５】
次に、ＣＰＵ２０ａは、ステップＳ１３，Ｓ１４の試験結果を試験結果データテーブルに格納する（ステップＳ１５）。その後、ＣＰＵ２０ａは、駆動装置３０に対して、ＲＣ−ＩＧＢＴチップ８からコンタクトプローブ１３ａを開放する指令を出し（ステップＳ１６）、ＲＣ−ＩＧＢＴチップ８を半導体試験装置にアンロードする指令を出し（ステップＳ１７）、ステップＳ３に戻る。
【００７６】
以上のように、試験を順序設定テーブルに設定された順番に行っていき、途中で試験がパスされなかった試験項目があると、その時点で試験を打ち切るようにした。これにより、不要な試験をしなくて済むので、試験時間を短縮でき、または、同じ試験時間でも試験できるＲＣ−ＩＧＢＴチップ８の個数を増やすことができるようになる。また、試験結果を試験項目ごとに記憶させておき、不良品となる確率の高い試験項目の順に試験を実施させることで、不良品を試験順序の早期に見つける確率を高くした。これにより、不要な試験をする確率を低くすることができ、試験時間をさらに短縮することができる。
【００７７】
なお、この第２の実施の形態では、ＲＣ−ＩＧＢＴチップ８からＦＷＤ特性試験用負荷５を完全に切り離すためにリレーＲＬ３，ＲＬ６を用いているが、リレーＲＬ３，ＲＬ６の一方、たとえば、リレーＲＬ６を省略することができる。
【００７８】
図１０は第３の実施の形態に係る半導体試験回路の例を示す回路図である。なお、この図１０において、図２に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は適宜省略する。
【００７９】
第３の実施の形態に係る半導体試験回路は、第２の実施の形態で用いていたリレーＲＬ１−ＲＬ６をそれぞれスイッチング素子に置き換えている。ただし、ＦＷＤ特性試験用負荷５のスイッチング素子１０と直列に接続していたリレーＲＬ６は、スイッチング素子１０と同じ機能を有しているので、第３の実施の形態では、省略している。ここで、スイッチング素子は、ＩＧＢＴ、ＭＯＳＦＥＴ、半導体スイッチング素子のオン・オフ動作を利用したソリッドステートリレーまたは電磁接触器もしくは電磁開閉器とすることができる。
【００８０】
この第３の実施の形態では、リレーＲＬ１−ＲＬ５とスイッチング素子との対応関係を明確にするため、リレーＲＬ１−ＲＬ５に対応するスイッチング素子を表す符号として符号ＲＬ１−ＲＬ５にサフィックスａを付したＲＬ１ａ−ＲＬ５ａにしている。
【００８１】
ここで、特に限定されるわけではないが、電流が１方向に流れるスイッチング素子ＲＬ１ａ−ＲＬ４ａには、ＩＧＢＴを使用し、電流が双方向に流れるスイッチング素子ＲＬ５ａには、ソリッドステートリレーを使用している。もちろん、スイッチング素子ＲＬ１ａ−ＲＬ４ａは、その一部をソリッドステートリレーで構成してもよい。
【００８２】
以上の構成において、スイッチング素子ＲＬ１ａ−ＲＬ５ａを試験項目に応じてオン・オフさせる動作状態は、図３に示したリレーＲＬ１−ＲＬ５の動作状態に等しい。すなわち、ＲＣ−ＩＧＢＴチップ８のＩＧＢＴ部８ａのターンオン・ターンオフ試験のとき、スイッチング素子ＲＬ２ａ，ＲＬ４ａがオン、スイッチング素子ＲＬ１ａ，ＲＬ３ａ，ＲＬ５ａがオフにされる。ＩＧＢＴ部８ａのアバランシェ試験のときには、スイッチング素子ＲＬ２ａがオン、スイッチング素子ＲＬ１ａ，ＲＬ３ａ，ＲＬ４ａ，ＲＬ５ａがオフにされる。ＦＷＤ部８ｂのリカバリ試験のときには、スイッチング素子ＲＬ１ａ，ＲＬ３ａ，ＲＬ５ａがオン、スイッチング素子ＲＬ２ａ，ＲＬ４ａがオフにされる。ＩＧＢＴ部８ａの短絡試験のときには、スイッチング素子ＲＬ１ａがオン、スイッチング素子ＲＬ２ａ，ＲＬ３ａ，ＲＬ４ａ，ＲＬ５ａがオフにされる。
【００８３】
それぞれの試験のときには、スイッチング素子ＲＬ１ａ−ＲＬ５ａを上述したオン・オフの状態にした上で、スイッチング素子３、ＲＣ−ＩＧＢＴチップ８、スイッチング素子１０，１１を図４に示したタイミングでオン・オフさせることになる。
【００８４】
図１１はＲＣ−ＩＧＢＴチップを示す平面図、図１２は図１１中のＡ−Ａ線に沿った断面図、図１３は図１１中のＢ−Ｂ線に沿った断面図である。
ＲＣ−ＩＧＢＴチップは、図１１に示したように、表面電極３１と、この表面電極３１の外周を保護するように形成されたパッシベーション膜３２と、複数のゲート電極３３とを備えている。表面電極３１は、ＩＧＢＴ部８ａのエミッタおよびＦＷＤ部８ｂのアノードに相当する電極である。表面電極３１およびゲート電極３３は、試験時に、コンタクト部１３のコンタクトプローブ１３ａが接触される部位である。
【００８５】
パッシベーション膜３２の下部の断面は、図１２に示したように、ドリフト層３４の表層部に、ＩＧＢＴ部８ａおよびＦＷＤ部８ｂの形成領域を囲うように複数のガードリング３５が形成され、最外周部にはストッパ領域３６が形成された構成を有している。ガードリング３５およびストッパ領域３６は、その上に絶縁膜３７が形成され、さらに、絶縁膜３７の上であってガードリング３５およびストッパ領域３６に対応する位置に外周電極３８が形成されている。ガードリング３５およびストッパ領域３６は、プラグ電極３９により外周電極３８に電気的に接続されている。外周電極３８は、パッシベーション膜３２によって覆われ、保護されている。
【００８６】
ドリフト層３４の下面には、フィールドストップ層４０が形成され、このフィールドストップ層４０の下面には、コレクタ４１が形成されている。そして、コレクタ４１は、裏面電極４２によって覆われている。この裏面電極４２は、アルミニウムを主成分とする材料によって形成されている。なお、裏面電極４２は、図示の例では記載していないが、外表面をめっき層によって覆うことができる。また、裏面電極４２は、試験時に、ＲＣ−ＩＧＢＴチップを半導体試験装置にロードしたときに、試験電極１２と接触される部位である。
【００８７】
表面電極３１の下部の断面は、図１３に示したように、ＩＧＢＴ部８ａとＦＷＤ部８ｂとが交互に密接して形成された構成を有している。すなわち、ドリフト層３４の表層部にベース領域４３が形成され、そのベース領域４３を貫通してドリフト層３４に達するように複数のトレンチ４４が形成されている。
【００８８】
ＩＧＢＴ部８ａでは、トレンチ４４によって囲まれたベース領域４３の表層部には、エミッタ領域４５が形成されている。一方、ＦＷＤ部８ｂでは、ベース領域４３の表層部に何も形成されていない。
【００８９】
ベース領域４３、トレンチ４４およびエミッタ領域４５は、その上に絶縁膜４６が形成され、その絶縁膜４６の上部には、表面電極３１が形成されている。この表面電極３１は、絶縁膜４６の上部にアルミニウムを主成分とする材料によって形成された電極３１ａと、この電極３１ａを覆う２層のめっき電極３１ｂとを有している。なお、表面電極３１のめっき電極３１ｂは、必須のものではなく、形成されない場合もある。
【００９０】
ＩＧＢＴ部８ａにおいて、トレンチ４４内のゲート電極４７は、ＲＣ−ＩＧＢＴチップの表面に形成されたゲート電極３３に電気的に接続されている。また、エミッタ領域４５は、絶縁膜４６を貫通するように形成されたプラグ電極４８によって表面電極３１の電極３１ａに電気的に接続されている。
【００９１】
ＦＷＤ部８ｂにおいて、ベース領域４３は、アノードとして機能し、プラグ電極４８によって表面電極３１の電極３１ａに電気的に接続されている。また、裏面電極４２に隣接するコレクタ４１は、ＦＷＤ部８ｂでは、カソード４１ａとして機能する。
【００９２】
以上、本発明をその好適な実施の形態について説明したが、本発明は、この特定の実施の形態に限定されるものではない。たとえば、上記の実施の形態では、半導体のスイッチング素子としてＩＧＢＴまたはソリッドステートリレーを用いた例を示したが、これに限ることはなく、パワーＭＯＳＦＥＴ、サイリスタ、トライアック、バイポーラトランジスタなどを用いることができる。
【００９３】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００９４】
１  電源
２  ＩＧＢＴ特性試験用負荷
３  スイッチング素子
４  スナバ回路
５  ＦＷＤ特性試験用負荷
５ａ  転流回路
６  電流計
７  電圧計
８  ＲＣ−ＩＧＢＴチップ
８ａ  ＩＧＢＴ部
８ｂ  ＦＷＤ部
９  コンデンサ
１０，１１  スイッチング素子
１２  試験電極
１３  コンタクト部
１３ａ  コンタクトプローブ
１３ｂ  コンタクトブロック
１３ｃ  導電部材
１３ｄ  支持部材
１３ｅ  コンタクト材
１４  平行平板基板
１４ａ  絶縁板
１４ｂ，１４ｃ  導電性平板
１５  リレー制御駆動回路
２０  制御装置
２０ａ  ＣＰＵ
２０ｂ  ＲＡＭ
２０ｃ  ＨＤＤ
２０ｄ  グラフィック処理部
２０ｅ  入力インタフェース
２０ｆ  出力インタフェース
２０ｇ  バス
２１  モニタ
２２  タッチパネル
３０  駆動装置
３１  表面電極
３１ａ  電極
３１ｂ  めっき電極
３２  パッシベーション膜
３３  ゲート電極
３４  ドリフト層
３５  ガードリング
３６  ストッパ領域
３７  絶縁膜
３８  外周電極
３９  プラグ電極
４０  フィールドストップ層
４１  コレクタ
４１ａ  カソード
４２  裏面電極
４３  ベース領域
４４  トレンチ
４５  エミッタ領域
４６  絶縁膜
４７  ゲート電極
４８  プラグ電極
Ｄ１，Ｄ２  ダイオード
Ｌ１，Ｌ２  コイル
ＲＬ１−ＲＬ６  リレー
ＲＬ１ａ−ＲＬ５ａ  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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