(57)【特許請求の範囲】
【請求項１】
スイッチング素子を有し、直流電力を交流電力に変換するインバータと、
前記インバータの出力電流を検出する電流検出器と、
前記電流検出器により検出される前記出力電流が、正弦波状の電流指令値に追従するように、前記インバータを制御する制御装置とを備え、
前記制御装置は、前記電流指令値に対する前記出力電流の電流偏差と、ヒステリシス幅とを比較することによって前記スイッチング素子のスイッチングを制御するように構成され、
前記制御装置は、前記電流指令値のゼロクロス領域における前記ヒステリシス幅が、前記電流指令値のピーク領域における前記ヒステリシス幅よりも小さくなるように、前記ヒステリシス幅を設定する、電力変換装置。
【請求項２】
前記制御装置は、
前記電流指令値の周波数の２倍の周波数を有する正弦波を生成し、
前記正弦波の位相を９０度遅延させた遅延正弦波に対して第１ゲインを乗算し、
前記第１ゲインが乗算された前記遅延正弦波と第１の値との加算値および、前記第１の値のうちの最小値に基づいて、前記ヒステリシス幅の上限値および下限値を設定する、請求項１に記載の電力変換装置。
【請求項３】
前記制御装置は、
前記電流指令値の２倍波成分の位相を９０度遅延させた遅延２倍波成分を生成する位相遅延部と、
前記遅延２倍波成分および前記第１ゲインの乗算値に前記第１の値を加算する加算器と、
前記加算器の加算結果および前記第１の値のうちの最小値を選択する選択部とを含む、請求項２に記載の電力変換装置。
【請求項４】
前記第１ゲインは、０以上１以下の範囲で変更可能である、請求項２または３に記載の電力変換装置。
【請求項５】
前記制御装置は、前記電流指令値のピーク値に応じて、前記第１ゲインを変更する、請求項４に記載の電力変換装置。
【請求項６】
前記制御装置は、前記最小値に対して正値である第２ゲインを乗算することにより、前記上限値を設定し、かつ、前記上限値の極性を反転させることにより、前記下限値を設定するように構成され、
前記制御装置は、前記電流指令値のピーク値に応じて、前記第１ゲインおよび前記第２ゲインの少なくとも一方を変更する、請求項４に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置に関する。
【背景技術】
【０００２】
特開２０１３−５５７９４号公報（特許文献１）には、直流電圧を交流電力に変換して出力する単相インバータと、単相インバータから交流出力電流の高周波ノイズを取り除くフィルタと、単相インバータを構成するパワーデバイスをＰＷＭ（Pulse  Width  Modulation）制御する制御手段とを有する電力変換装置が開示される。特許文献１において、制御手段は、互いに異なるキャリア周波数の三角波を発生する三角波キャリア周波数発生手段を有する。制御手段は、フィルタから出力される交流出力電流の電流リプルを考慮して、交流出力電流の絶対値が予め設定された閾値を超えた場合には、キャリア周波数の低い方の三角波を使用してＰＷＭ制御を実行するように構成される。特許文献１の電力変換装置によれば、電流リプルが大きくなる交流出力電流の瞬時値が零付近では、キャリア周波数を低下させないため、電流リプルの最大振幅値が大きくなることを抑制することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５５７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
インバータを構成するスイッチング素子の制御には、上述した三角波比較方式のＰＷＭ制御以外に、インバータの出力電流が電流指令値に追従するように高速に電流制御を行なう電流瞬時値制御方式のＰＷＭ制御がある。この電流瞬時値制御方式では、ヒステリシスコンパレータのヒステリシス幅を増減させることによってスイッチング周波数の制御が可能である。しかしながら、ヒステリシス幅が一定のままでは、交流出力電流の瞬時値が零付近において電流リプルが大きくなる。【０００５】
電流リプルを低減するためには、フィルタを構成するリアクトルのインダクタンスを大きくすることが有効であるが、インダクタンスの増加はリアクトルの大型化および重量化を招いてしまう。あるいは、ヒステリシス幅自体を小さくすることで電流リプルを低減することができるが、スイッチング周波数が高くなるためにインバータで発生するスイッチング損失を増大させることが懸念される。【０００６】
この発明は、上記のような課題を解決するためになされたものであり、その目的は、スイッチング損失を低減しながら、出力電流に含まれる電流リプルを低減することができる電力変換装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明のある局面によれば、電力変換装置は、スイッチング素子を有し、直流電力を交流電力に変換するインバータと、インバータの出力電流を検出する電流検出器と、電流検出器により検出される出力電流が、正弦波状の電流指令値に追従するように、インバータを制御する制御装置とを備える。制御装置は、電流指令値に対する出力電流の電流偏差と、ヒステリシス幅とを比較することによってスイッチング素子のスイッチングを制御するように構成される。制御装置は、電流指令値のゼロクロス領域におけるヒステリシス幅が、電流指令値のピーク領域におけるヒステリシス幅よりも小さくなるように、ヒステリシス幅を設定する。
【発明の効果】
【０００８】
この発明によれば、スイッチング損失を低減しながら、出力電流に含まれる電流リプルを低減することができる電力変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る電力変換装置の概略構成図である。
【図２】電流閾値生成回路およびヒステリシスコンパレータの従来の構成例を示すブロック図である。
【図３】図２に示した従来の構成例による電力変換装置の動作を説明するための図である。
【図４】本実施の形態に係る電力変換装置における電流閾値生成回路およびヒステリシスコンパレータの構成例を示すブロック図である。
【図５】図４に示した電流閾値生成回路の動作を説明するための図である。
【図６】本実施の形態に係る電力変換装置の動作を説明するための図である。
【図７】本実施の形態に係る電力変換装置の動作を説明するための図である。
【図８】本実施の形態に係る電力変換装置の動作を説明するための図である。
【図９】本実施の形態に係る電力変換装置の動作を説明するための図である。
【図１０】本実施の形態に係る電力変換装置の動作を説明するための図である。
【図１１】ゲインＫｉ，Ｋと電流指令値との対応関係の第１の例を示す図である。
【図１２】ゲインＫｉ，Ｋと電流指令値との対応関係の第２の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中の同一または相当部分には同一符号を付してその説明は繰返さない。
【００１１】
図１は、実施の形態に係る電力変換装置の概略構成図である。本実施の形態に係る電力変換装置は、直流電力および三相交流電力（Ｕ相電力、Ｖ相電力、Ｗ相電力）の間で電力変換を行なうように構成される。
【００１２】
図１を参照して、電力変換装置１００は、直流端子Ｐ，Ｎと、交流端子Ｕ，Ｖ，Ｗと、直流平滑コンデンサ１と、インバータ２と、リアクトル３と、ＡＣコンデンサ４と、電流検出器５と、電圧検出器６と、制御装置２０とを備える。
【００１３】
直流端子Ｐ（高電位側直流端子）および直流端子Ｎ（低電位側直流端子）は図示しない直流電源から直流電力を受ける。直流端子Ｐには直流正母線ＰＬが接続され、直流端子Ｎには直流負母線ＮＬが接続される。交流端子Ｕ，Ｖ，Ｗには図示しない負荷が接続される。交流端子ＵはＵ相端子であり、交流端子ＶはＶ相端子であり、交流端子ＷはＷ相端子である。
【００１４】
インバータ２は、直流平滑コンデンサ１からの直流電力を三相交流電力に変換する。インバータ２から出力される三相交流電力は交流端子Ｕ，Ｖ，Ｗを介して図示しない負荷に供給される。インバータ２は、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）Ｑ１〜Ｑ６を有する。
【００１５】
スイッチング素子Ｑ１，Ｑ２は直流正母線ＰＬおよび直流負母線ＮＬの間に直列に接続され、Ｕ相アームを構成する。スイッチング素子Ｑ３，Ｑ４は直流正母線ＰＬおよび直流負母線ＮＬの間に直列に接続され、Ｖ相アームを構成する。スイッチング素子Ｑ５，Ｑ６は直流正母線ＰＬおよび直流負母線ＮＬの間に直列に接続され、Ｗ相アームを構成する。
【００１６】
なお、図１では、スイッチング素子として、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）を用いているが、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などの任意の自己消弧型のスイッチング素子を用いることができる。スイッチング素子Ｑ１〜Ｑ６のそれぞれにはダイオードＤ１〜Ｄ６が逆並列に接続されている。ダイオードＤ１〜Ｄ６の各々は、対応するスイッチング素子のオフ時にフリーホイール電流を流すために設けられている。スイッチング素子がＭＯＳＦＥＴである場合、フリーホイールダイオードは寄生のダイオード（ボディダイオード）で構成される。スイッチング素子がダイオードを内蔵しないＩＧＢＴである場合、フリーホイールダイオードはＩＧＢＴに逆並列に接続されたダイオードで構成される。
【００１７】
スイッチング素子Ｑ１，Ｑ２はそれぞれゲート信号Ｇ１，Ｇ２によって制御され、スイッチング素子Ｑ３，Ｑ４はそれぞれゲート信号Ｇ３，Ｇ４によって制御され、スイッチング素子Ｑ５，Ｑ６はそれぞれゲート信号Ｇ５，Ｇ６によって制御される。ゲート信号Ｇ２，Ｇ４，Ｇ６は、それぞれゲート信号Ｇ１，Ｇ３，Ｇ５の反転信号である。
【００１８】
スイッチング素子Ｑ１，Ｑ３，Ｑ５は、それぞれゲート信号Ｇ１，Ｇ３，Ｇ５が論理値「１」にされた場合にオンし、それぞれゲート信号Ｇ１，Ｇ３，Ｇ５が論理値「０」にされた場合にオフする。スイッチング素子Ｑ２，Ｑ４，Ｑ６は、それぞれゲート信号Ｇ２，Ｇ４，Ｇ６が論理値「１」にされた場合にオンし、それぞれゲート信号Ｇ２，Ｇ４，Ｇ６が論理値「０」にされた場合にオフする。
【００１９】
ゲート信号Ｇ１〜Ｇ６の各々はパルス信号列であり、ＰＷＭ信号である。ゲート信号Ｇ１，Ｇ２の位相とゲート信号Ｇ３，Ｇ４の位相とゲート信号Ｇ５，Ｇ６の位相とは１２０度ずつずれている。ゲート信号Ｇ１〜Ｇ６の生成方法については後述する。
【００２０】
リアクトル３およびＡＣコンデンサ４はフィルタ回路を構成し、インバータ２から発生する高調波成分を除去する。リアクトル３の一方端は対応する相アームの２つのスイッチング素子の接続点に接続される。リアクトル３の他方端は対応する相の交流端子に接続される。ＡＣコンデンサ４は各相間に接続される。
【００２１】
電流検出器５は、インバータ２から出力される三相交流電流（以下、「リアクトル電流」とも称する）ｉｕ，ｉｖ，ｉｗを検出し、検出値を制御装置２０に与える。電圧検出器６は、三相交流電圧（Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ）を検出し、検出値を制御装置２０に与える。
【００２２】
制御装置２０は、インバータ２を構成するスイッチング素子Ｑ１〜Ｑ６のスイッチングを制御する。制御装置２０は、スイッチング素子Ｑ１〜Ｑ６をオンオフさせるための制御信号（ゲート信号Ｇ１〜Ｇ６）を生成し、生成したゲート信号Ｇ１〜Ｇ６をインバータ２へ出力する。制御装置２０は、主にＣＰＵ（Central  Processing  Unit）、メモリおよびインターフェイス回路などによって実現される。
【００２３】
本実施の形態では、制御装置２０は、電流瞬時値制御方式によってゲート信号Ｇ１〜Ｇ６を生成する。具体的には、制御装置２０は、乗算器８ｕ，８ｖ，８ｗと、減算器９ｕ，９ｖ，９ｗと、ヒステリシスコンパレータ１０ｕ，１０ｖ，１０ｗと、ゲート信号生成回路１１と、ゲート回路１２と、電流閾値生成回路１３とを有する。
【００２４】
乗算器８ｕは、電圧検出器６により検出されたＵ相電圧Ｖｕに予め定められた有効電流指令値ｉｐ＊に対応するゲインを乗算することにより、Ｕ相電流指令値ｉｕ＊を生成する。有効電流指令値ｉｐ＊は、インバータ２による出力有効電流指令値である。有効電流指令値ｉｐ＊の重みは、電圧検出器６のゲインを考慮して決定される。乗算器８ｖは、電圧検出器６により検出されたＶ相電圧Ｖｖに有効電流指令値ｉｐ＊に対応するゲインを乗算することにより、Ｖ相電流指令値ｉｖ＊を生成する。乗算器８ｗは、電圧検出器６により検出されたＷ相電圧Ｖｗに有効電流指令値ｉｐ＊に対応するゲインを乗算することにより、Ｗ相電流指令値ｉｗ＊を生成する。
【００２５】
減算器９ｕは、Ｕ相電流指令値ｉｕ＊と電流検出器５により検出されたＵ相電流ｉｕとの電流偏差Δｉｕを算出する。減算器９ｖは、Ｖ相電流指令値ｉｖ＊と電流検出器５により検出されたＶ相電流ｉｖとの電流偏差Δｉｖを算出する。減算器９ｗは、Ｗ相電流指令値ｉｗ＊と電流検出器５により検出されたＷ相電流ｉｗとの電流偏差Δｉｗを算出する。
【００２６】
電流閾値生成回路１３は、電流偏差Δｉ（Ｕ相電流偏差Δｉｕ、Ｖ相電流偏差Δｉｖ、Ｗ相電流偏差Δｉｗ）に対する閾値を生成する。閾値は、電流偏差Δｉの正側の閾値である上限値ΔｉＨと、電流偏差Δｉの負側の閾値である下限値ΔｉＬとを含む。上限値ΔｉＨと下限値ΔｉＬとは大きさが互いに等しい。上限値ΔｉＨは、Ｕ相電流偏差Δｉｕの上限値ΔｉｕＨ、Ｖ相電流偏差Δｉｖの上限値ΔｉｖＨ、Ｗ相電流偏差Δｉｗの上限値ΔｉｗＨを有する。下限値ΔｉＬは、Ｕ相電流偏差Δｉｕの下限値ΔｉｕＬ、Ｖ相電流偏差Δｉｖの下限値ΔｉｖＬ、Ｗ相電流偏差Δｉｗの下限値ΔｉｗＬを有する。
【００２７】
ヒステリシスコンパレータ１０ｕは、減算器９ｕからＵ相電流偏差Δｉｕを受け、電流閾値生成回路１３から上限値ΔｉｕＨおよび下限値ΔｉｕＬを受ける。ヒステリシスコンパレータ１０ｕは、Ｕ相電流偏差Δｉｕと上限値ΔｉｕＨおよび下限値ΔｉｕＬとを比較し、比較結果を示す信号を出力する。ヒステリシスコンパレータ１０ｕの出力信号はＰＷＭ信号Ｕｏに対応する。
【００２８】
ヒステリシスコンパレータ１０ｖは、減算器９ｖからＶ相電流偏差Δｉｖを受け、電流閾値生成回路１３からＶ相上限値ΔｉｖＨおよびＶ相下限値ΔｉｖＬを受ける。ヒステリシスコンパレータ１０ｖは、Ｖ相電流偏差ΔｉｖとＶ相上限値ΔｉｖＨおよびＶ相下限値ΔｉｖＬとを比較し、比較結果を示す信号を出力する。ヒステリシスコンパレータ１０ｖの出力信号はＰＷＭ信号Ｖｏに対応する。
【００２９】
ヒステリシスコンパレータ１０ｗは、減算器９ｗからＷ相電流偏差Δｉｗを受け、電流閾値生成回路１３からＷ相上限値ΔｉｗＨおよびＷ相下限値ΔｉｗＬを受ける。ヒステリシスコンパレータ１０ｗは、Ｗ相電流偏差ΔｉｗとＷ相上限値ΔｉｗＨおよびＷ相下限値ΔｉｗＬとを比較し、比較結果を示す信号を出力する。ヒステリシスコンパレータ１０ｗの出力信号はＰＷＭ信号Ｗｏに対応する。
【００３０】
ヒステリシスコンパレータ１０ｕ，１０ｖ，１０ｗから出力されたＰＷＭ信号Ｕｏ，Ｖｏ，Ｗｏはゲート信号生成回路１１に入力される。ゲート信号生成回路１１は、ＰＷＭ信号Ｕｏ，Ｖｏ，Ｗｏおよびその論理反転信号に所定のオンディレイ処理を施すことにより、インバータ２のスイッチング素子Ｑ１〜Ｑ６のスイッチングをそれぞれ制御するためのゲート信号Ｇ１〜Ｇ６を生成する。ゲート信号生成回路１１により生成されたゲート信号Ｇ１〜Ｇ６は、ゲート回路１２を介して、対応するスイッチング素子のゲートに印加される。
【００３１】
図２は、電流閾値生成回路１３およびヒステリシスコンパレータ１０ｕの従来の構成例を示すブロック図である。図２に示す従来の構成例において、電流閾値生成回路１３は、電流閾値１３０と、乗算器１３１，１３２，１３４とを有する。
【００３２】
電流閾値１３０は、Ｕ相電流指令値ｉｕ＊に対するＵ相電流ｉｕのヒステリシス幅を決定するために予め設定されている基準値である。ヒステリシス幅は、インバータ２のスイッチング素子のスイッチング周波数を左右する。すなわち、ヒステリシス幅が小さくなるに従って、スイッチング素子のスイッチング回数が増えるため、スイッチング周波数が高くなる。電流閾値１３０は、インバータ２のスイッチング素子のスイッチング速度などに基づいて設定することができる。
【００３３】
乗算器１３１は、電流閾値１３０に対してＵ相電流指令値ｉｕ＊のピーク値（ｉｕ＊＿ｐｅａｋ）を乗じる。乗算器１３２は、乗算器１３１の出力値にゲインＫを乗算する。ゲインＫは、ヒステリシス幅を決めるための係数であり、任意の正値をとることができる。乗算器１３２の乗算結果は、Ｕ相電流偏差Δｉｕの上限値ΔｉｕＨとしてヒステリシスコンパレータ１０ｕに与えられる。
【００３４】
乗算器１３４は、乗算器１３２の乗算結果に「−１」を乗算する。乗算器１３４の乗算結果は、Ｕ相電流偏差Δｉｕの下限値ΔｉｕＬとしてヒステリシスコンパレータ１０ｕに与えられる。上限値ΔｉｕＨと下限値ΔｉｕＬとは互いに大きさが等しく、正負が異なる。
【００３５】
ヒステリシスコンパレータ１０ｕは、コンパレータＣ１，Ｃ２と、ＲＳフリップフロップ１２０とを有する。コンパレータＣ１は、減算器９ｕから与えられるＵ相電流偏差Δｉｕと、電流閾値生成回路１３から与えられる上限値ΔｉｕＨとを比較し、比較結果を示す信号を出力する。コンパレータＣ１は、Δｉｕ＞ΔｉｕＨのときに論理値「１」の信号を出力し、Δｉｕ＜ΔｉｕＨのときに論理値「０」の信号を出力する。コンパレータＣ２は、減算器９ｕから与えられるＵ相電流偏差Δｉｕと、電流閾値生成回路１３から与えられる下限値ΔｉｕＬとを比較し、比較結果を示す信号を出力する。コンパレータＣ２は、Δｉｕ＜ΔｉｕＬのときに論理値「１」の信号を出力し、Δｉｕ＞ΔｉｕＬのときに論理値「０」の信号を出力する。
【００３６】
ＲＳフリップフロップ１２０は、セット端子ＳにコンパレータＣ１の出力信号を受け、リセット端子ＲにコンパレータＣ２の出力信号を受ける。ＲＳフリップフロップ１２０は、コンパレータＣ１の出力信号の論理値が「０」から「１」に変更すると、すなわち、Ｕ相電流偏差Δｉｕが上限値Δｉｕを超えると、出力端子Ｑから出力される信号の論理値を「０」から「１」に変更する。またＲＳフリップフロップ１２０は、コンパレータＣ２の出力信号の論理値が「０」から「１」に変更すると、すなわち、Ｕ相電流偏差Δｉｕが下限値ΔｉｕＬを下回ると、出力端子Ｑから出力される信号の論理値を「１」から「０」に変更する。ＲＳフリップフロップ１２０の出力信号はＰＷＭ信号Ｕｏ（図１参照）に対応する。
【００３７】
ヒステリシスコンパレータ１０ｕから出力されたＰＷＭ信号Ｕｏはゲート信号生成回路１１に入力される。ゲート信号生成回路１１は、ＰＷＭ信号Ｕｏおよびその論理反転信号に所定のオンディレイ処理を施すことにより、インバータ２のＵ相アームを構成するスイッチング素子Ｑ１，Ｑ２のスイッチングをそれぞれ制御するためのゲート信号Ｇ１，Ｇ２を生成する。
【００３８】
図３は、図２に示した従来の構成例による電力変換装置１００の動作を説明するための図である。図３では、Ｕ相を例に従来の構成例による電力変換装置１００の動作を説明する。なお、Ｖ相およびＷ相についても同様である。
【００３９】
図３の上段において、破線は正弦波のＵ相電流指令値ｉｕ＊を示す。点線はＵ相電流指令値ｉｕ＊に対して設けられたヒステリシス幅を示す。上限値ΔｉｕＨおよび下限値ΔｉｕＬの各々は、ヒステリシス幅の１／２の大きさを有している。実線はインバータ２のＵ相電流ｉｕを示す。図３の下段は、スイッチング素子Ｑ１をスイッチングさせるためのゲート信号Ｇ１を示す。図示しないゲート信号Ｇ２は、ゲート信号Ｇ１の反転信号である。
【００４０】
Ｕ相電流ｉｕが正方向へ変化してＵ相電流偏差Δｉｕが上限値ΔｉｕＨに達すると、ゲート信号Ｇ１は論理値「０」となり、ゲート信号Ｇ２は論理値「１」となる。論理値「０」のゲート信号Ｇ１はインバータ２のスイッチング素子Ｑ１をオフする。論理値「１」のゲート信号Ｇ２はインバータ２のスイッチング素子Ｑ２をオンする。これにより、交流負荷に負電圧が印加されるため、出力電流ｉｕが負方向に変化する。
【００４１】
Ｕ相電流ｉｕが負方向へ変化してＵ相電流偏差Δｉｕが下限値ΔｉｕＬに達すると、ゲート信号Ｇ１は論理値「１」となり、ゲート信号Ｇ２は論理値「０」となる。論理値「１」のゲート信号Ｇ１はインバータ２のスイッチング素子Ｑ１をオンする。論理値「０」のゲート信号Ｇ２はインバータ２のスイッチング素子Ｑ２をオフする。これにより、交流負荷に正電圧が印加されるため、電流ｉｕが正方向に変化する。
【００４２】
このようにして、Ｕ相電流ｉｕをＵ相電流指令値ｉｕ＊に対して上限値ΔｉｕＨおよび下限値ΔｉｕＬからなるヒステリシス幅に収めるように、スイッチング素子Ｑ１，Ｑ２のスイッチングが制御される。
【００４３】
なお、図２の構成例では、電流閾値１３０に乗算するゲインＫの大きさによって、ヒステリシス幅を調整することができる。具体的には、ゲインＫの値を大きくするに従ってヒステリシス幅が大きくなる。ヒステリシス幅が大きくなると、スイッチング素子のスイッチング回数が減少するため、スイッチング周波数が低下する。その結果、インバータ２で発生するスイッチング損失が減少する。一方で、リアクトル電流ｉｕに重畳する電流リプルが大きくなるため、リアクトル３で発生する損失（以下、「リアクトル損失」とも称する）が増加することになる。
【００４４】
反対に、ゲインＫの値を小さくすると、ヒステリシス幅が小さくなることによって、インバータ２におけるスイッチング周波数が上昇する。その結果、インバータ２で発生するスイッチング損失が増加する。一方で、電流リプルが小さくなるため、リアクトル損失が減少することになる。ゲインＫは「第２ゲイン」に相当する。
【００４５】
ここで、インバータ２の動作中、リアクトル電流の向き（極性）が反転するタイミング（電流ゼロクロス）付近においては、リアクトル電流がピークとなるタイミング（電流ピーク）付近に比べて、電流リプルが大きくなることが知られている。これは、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗに対するリアクトル電流ｉｕ，ｉｖ，ｉｗの力率が１である場合、電流ゼロクロス付近ではリアクトル３の端子間電圧がピークとなることによる。そのため、電流ゼロクロス付近では、リアクトル損失が増加するとともに、リアクトル電流のノイズ成分が増加する。電流リプルを低減するためにはリアクトル３のインダクタンスを大きくすることが有効であるが、インダクタンスの増加はリアクトル３の大型化および重量化を招いてしまう。
【００４６】
なお、上述したようにヒステリシス幅を小さくすれば、電流リプルを低減することができるが、その一方で、インバータ２におけるスイッチング周波数が上昇するため、スイッチング損失を増加させることになる。特に電流ピーク付近においては、スイッチング損失の増加が顕著となることが懸念される。
【００４７】
そこで、本実施の形態では、電流リプルが大きくなる電流ゼロクロスを含む所定領域（以下、「電流ゼロクロス領域」とも称する）において、電流ピークを含む所定領域（以下、「電流ピーク領域」とも称する）と比較して、ヒステリシス幅を小さくする構成とする。これによると、電流ゼロクロス領域では電流リプルを低減できるが、一方で、スイッチング周波数が高くなる。ただし、電流ゼロクロス領域ではリアクトル電流自体が小さいため、スイッチング周波数の上昇によるスイッチング損失の増加を抑えることができる。一方、電流ピーク領域では、ヒステリシス幅を大きくすることによって、スイッチング周波数を低くすることができ、結果的にスイッチング損失の増加を抑制することができる。
【００４８】
以下、本実施の形態に係る電力変換装置１００の構成および動作について説明する。なお、本実施の形態に係る電力変換装置１００は、制御装置２０における電流閾値生成回路１３の構成が、図２に示した従来の構成例とは異なるため、異なる点についてのみ説明する。
【００４９】
図４は、本実施の形態に係る電力変換装置１００における電流閾値生成回路１３およびヒステリシスコンパレータ１０ｕの構成例を示すブロック図である。図４には、電流閾値生成回路１３のうち、Ｕ相電流偏差Δｉｕに対する閾値（上限値ΔｉｕＨおよび下限値ΔｉｕＬ）の生成に関連する部分が代表的に示されている。Ｖ相電流偏差ΔｉｖおよびＷ相電流偏差Δｉｗに対する閾値についても、同様の構成を用いて生成することができる。
【００５０】
図４を参照して、本実施の形態に係る電流閾値生成回路１３は、図２に示した従来の電流閾値生成回路１３と同様に、電流偏差Δｉ（Ｕ相電流偏差Δｉｕ、Ｖ相電流偏差Δｉｖ、Ｗ相電流偏差Δｉｗ）に対する閾値（上限値ΔｉＨおよび下限値ΔｉＬ）を生成するように構成される。ただし、本実施の形態に係る電流閾値生成回路１３は、従来の電流閾値生成回路１３と比較して、電流閾値１３０に代えて、位相取得部１４０、２倍波生成部１４２、位相遅延部１４４、乗算器１４６、加算器１４８および最小値選択部１５０を有する点が異なる。
【００５１】
位相取得部１４０は、Ｕ相電流指令値ｉｕ＊の位相φを取得する。２倍波生成部１４２は、取得した位相φを２倍し、位相２φを入力として、振幅が「１」である正弦波を発生する。これにより、Ｕ相電流指令値ｉｕ＊の２倍波成分Ｓｉｎ（２φ）が生成される。
【００５２】
位相遅延部１４４は、生成された２倍波成分Ｓｉｎ（２φ）の位相を、Ｕ相電流指令値ｉｕ＊の位相φに対して９０°だけ遅延させることにより、遅延２倍波成分を生成する。位相遅延部１４４から出力される遅延２倍波成分Ｓｉｎ（２φ−９０°）に対して、乗算器１４６はゲインＫｉを乗算する。このゲインＫｉは、遅延２倍波成分Ｓｉｎ（２φ−９０°）の振幅を決定するための係数である。ゲインＫｉは、０以上１以下の範囲の任意の値をとることができる。ゲインＫｉは「第１ゲイン」に相当する。
【００５３】
加算器１４８は、乗算器１４６によって生成された遅延２倍波成分Ｋｉ×Ｓｉｎ（２φ−９０°）に対して「１」を加算する。これにより、遅延２倍波成分は正方向に「＋１」だけオフセットされ、Ｋｉ×Ｓｉｎ（２φ−９０°）＋１となる。
【００５４】
最小値選択部１５０は、加算器１４８により生成された遅延２倍波成分Ｋｉ×Ｓｉｎ（２φ−９０°）＋１と、値「１」とのうち、値が小さい方を選択する。乗算器１３１は、最小値選択部１５０で選択された値に対してＵ相電流指令値ｉｕ＊のピーク値（ｉｕ＊＿ｐｅａｋ）を乗じる。
【００５５】
乗算器１３１により算出された値は、図２に示した「電流閾値」を構成する。ただし、図２に示す従来の構成例では、電流閾値は予め設定された固定値であるのに対し、本実施の形態では、電流閾値は、Ｕ相電流指令値ｉｕ＊の位相φの２倍に応じて周期的に変化する可変値となる。
【００５６】
乗算器１３２は、乗算器１３１の出力信号にゲインＫ（第２ゲイン）を乗算する。図２で示したように、ゲインＫは、ヒステリシス幅を決めるための係数であり、任意の正値をとることができる。乗算器１３２の乗算結果は、Ｕ相電流偏差Δｉｕの上限値ΔｉｕＨとしてヒステリシスコンパレータ１０ｕに与えられる。
【００５７】
乗算器１３４は、乗算器１３２の乗算結果に「−１」を乗算する。乗算器１３４の乗算結果は、Ｕ相電流偏差Δｉｕの下限値ΔｉｕＬとしてヒステリシスコンパレータ１０ｕに与えられる。上限値ΔｉｕＨと下限値ΔｉｕＬとは互いに大きさが等しく、正負が異なる。
【００５８】
図５は、図４に示した電流閾値生成回路１３の動作を説明するための図である。図５（Ａ）〜図５（Ｄ）には、図４の電流閾値生成回路１３により生成される上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形が示される。なお、図５（Ａ）〜図５（Ｄ）の例では、乗算器１３２のゲインＫをＫ＝１．０としている。
【００５９】
図５（Ａ）は、ゲインＫｉ＝０．２とした場合の上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形を示す。図５（Ａ）には、振幅を「１」に正規化したＵ相電流指令ｉｕ＊の波形が合わせて示される。
【００６０】
上限値ΔｉｕＨおよび下限値ΔｉｕＬは、遅延２倍波成分である０．２×Ｓｉｎ（２φ−９０°）＋１と、値「１」とのうちの最小値を用いて生成されるため、Ｕ相電流指令ｉｕ＊の２倍の周波数で変化する。なお、上限値ΔｉｕＨおよび下限値ΔｉｕＬの差分はヒステリシス幅に相当する。
【００６１】
図５（Ａ）に示すように、Ｕ相電流指令ｉｕ＊のピーク付近では、上限値ΔｉｕＨおよび下限値ΔｉｕＬの大きさは「１」となるのに対して、Ｕ相電流指令ｉｕ＊のゼロクロス付近では、上限値ΔｉｕＨおよび下限値ΔｉｕＬの大きさは「１」未満となる。その結果、Ｕ相電流指令ｉｕ＊のゼロクロス付近では、電流ピーク付近に比べてヒステリシス幅が小さくなっている。
【００６２】
図５（Ｂ）は、ゲインＫｉ＝０．４とした場合の上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形を示す。図５（Ｃ）は、ゲインＫｉ＝０．６とした場合の上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形を示す。図５（Ｄ）は、ゲインＫｉ＝０．８とした場合の上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形を示す。
【００６３】
図５（Ａ）〜図５（Ｄ）を対比すると、ゲインＫｉ（第１ゲイン）を大きくするに従って、電流ゼロクロス付近での上限値ΔｉｕＨおよび下限値ΔｉｕＬの大きさが小さくなっていることが分かる。すなわち、ゲインＫｉを大きくするほど、電流ゼロクロス付近でのヒステリシス幅が小さくなっている。これに対して、電流ピーク付近での上限値ΔｉｕＨおよび下限値ΔｉｕＬはゲインＫｉの大きさによらず、一定の値「１」を示している。すなわち、ゲインＫｉを大きくしても、電流ピーク付近でのヒステリシス幅は変わっていない。
【００６４】
これによると、ゲインＫｉに応じて、電流ピーク領域でのヒステリシス幅は変えずに、電流ゼロクロス領域でのヒステリシス幅のみを変化させることができる。このように本実施の形態では、電流閾値生成回路１３（図４参照）において、Ｕ相電流指令値ｉｕ＊の遅延２倍波成分に乗算するゲインＫｉの大きさを調整することによって、電流ゼロクロス領域でのヒステリシス幅を任意の大きさに設定することができる。
【００６５】
次に、本実施の形態に係る電力変換装置１００の動作について説明する。
図６から図１０は、ゲインＫｉを変化させた場合のインバータ２の動作を説明するための図である。図６から図１０の各図には、最上段から順に、三相交流電圧Ｖｕ，Ｖｖ，Ｖｗ、電流指令値ｉｕ＊，ｉｖ＊，ｉｗ＊、Ｕ相電流ｉｕおよびＵ相電流偏差Δｉｕの波形が示されている。なお、最下段のＵ相電流偏差Δｉｕは、Ｕ相電流指令値ｉｕ＊からＵ相電流ｉｕを減算することにより得られたものである。Ｕ相電流偏差Δｉｕの波形には、図４の電流閾値生成回路１３により生成された上限値ΔｉｕＨおよび下限値ΔｉｕＬの波形が重ねて示されている。図６から図１０では、ゲインＫ＝０．２５としている。
【００６６】
図６は、ゲインＫｉ＝０とした場合、すなわち図２に示した従来の構成例におけるインバータ２の動作を説明するための図である。図６に示すように、ゲインＫｉ＝０である場合には、上限値ΔｉｕＨおよび下限値ΔｉｕＬがＵ相電流指令値ｉｕ＊の大きさによらず一定値となるため、ヒステリシス幅も一定となっている。電流ゼロクロス付近では、電流偏差が大きくなるため、ヒステリシスコンパレータ１０の出力信号が反転しやすくなる。その結果、電流ゼロクロス付近では、電流ピーク付近に比べてスイッチング回数が大きくなっている。
【００６７】
図７は、ゲインＫｉ＝０．２とした場合、すなわち図５（Ａ）に示すヒステリシス幅を用いた場合のインバータ２の動作を説明するための図である。図７を参照して、ゲインＫｉ＝０．２である場合、図６と比較して、電流ゼロクロス付近における上限値ΔｉｕＨおよび下限値ΔｉｕＬの大きさが小さくなる。すなわち、電流ゼロクロス付近におけるヒステリシス幅が図６におけるヒステリシス幅よりも小さくなっている。これによると、電流ゼロクロス付近では、ヒステリシス幅が小さくなることによりスイッチング周波数が上昇するため、電流リプルを低減することができる。
【００６８】
図８は、ゲインＫｉ＝０．４とした場合、すなわち図５（Ｂ）に示すヒステリシス幅を用いた場合のインバータ２の動作を説明するための図である。図９は、ゲインＫｉ＝０．６とした場合、すなわち図５（Ｃ）に示すヒステリシス幅を用いた場合のインバータ２の動作を説明するための図である。図１０は、ゲインＫｉ＝０．８とした場合、すなわち図５（Ｄ）に示すヒステリシス幅を用いた場合のインバータ２の動作を説明するための図である。
【００６９】
図６から図１０の間で電流偏差Δｉｕを比較すると、ゲインＫｉが大きくなるほど、電流ゼロクロス付近での上限値ΔｉｕＨおよび下限値ΔｉｕＬの大きさが小さくなることによってヒステリシス幅が小さくなっている。これにより、電流ゼロクロス付近でのＵ相電流偏差Δｉｕが小さくなる。すなわち、ゲインＫｉが大きくなるほど、電流リプルが小さくなっている。一方で、ゲインＫｉが大きくなるほど、電流ゼロクロス付近でのスイッチング回数が大きくなっている。
【００７０】
このように本実施の形態に係る電流閾値生成回路１３においては、ゲインＫｉ（第１ゲイン）によって、電流ゼロクロス付近におけるヒステリシス幅と、電流ピーク付近におけるヒステリシス幅との比率を調整することができる。さらに、ゲインＫ（第２ゲイン）によって、電流ピーク付近におけるヒステリシス幅を調整することができる。したがって、電流指令値ｉｕ＊，ｉｖ＊，ｉｗ＊のピーク値に応じて、ゲインＫｉおよびゲインＫの各々の大きさを変化させることができる。
【００７１】
図１１に、ゲインＫｉ，Ｋと電流指令値との対応関係の第１の例を示す。図１１の横軸は電流指令値のピーク値であり、縦軸はゲインＫｉ，Ｋである。図１１に示す第１の例では、ゲインＫｉは、電流指令値のピーク値の減少に応じて大きくなるように構成される。なお、ゲインＫｉおよび電流指令値の対応関係を示す特性線は、直線に限定されず、階段状または曲線などを採用することができる。第１の例では、インバータ２の出力電流のピーク値が小さくなるほどスイッチング損失が小さくなるため、電流ゼロクロス付近におけるヒステリシス幅の減少によるスイッチング周波数の上昇による影響を受けにくくなる。したがって、スイッチング損失を増やすことなく、電流リプルを低減させることが可能となる。
【００７２】
図１２に、ゲインＫｉ，Ｋと電流指令値との対応関係の第２の例を示す。図１２の横軸は電流指令値のピーク値であり、縦軸はゲインＫｉ，Ｋである。図１２に示す第２の例では、ゲインＫは、電流指令値のピーク値の増加に応じて大きくなるように構成される。
【００７３】
第２の例では、インバータ２の出力電流が大きくなるほど、電流ピーク付近におけるヒステリシス幅が大きくなるため、スイッチング損失が減少する。一方、電流ゼロクロス付近での電流リプルが大きくなってしまう。そこで、ゲインＫを大きくするのに合わせてゲインＫｉを大きくして電流ゼロクロス付近でのヒステリシス幅を小さくする。これによると、スイッチング損失を減少しながら、電流リプルも低減することが可能となる。なお、ゲインＫ，Ｋｉの各々と電流指令値との対応関係を示す特性線は、直線に限定されず、階段状または曲線などを採用することができる。
【００７４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７５】
１  直流平滑コンデンサ、２  インバータ、３  リアクトル、５  電流検出器、６  電圧検出器、８ｕ，８ｖ，８ｗ，１３１，１３２，１３４，１４６  乗算器、９ｕ，９ｖ，９ｗ  減算器、１０ｕ，１０ｖ，１０ｗ  ヒステリシスコンパレータ、１１  ゲート信号生成回路、１２  ゲート回路、１３  電流閾値生成回路、１２０  ＲＳフリップフロップ、１４０  位相取得部、１４２  ２倍波生成部、１４４  位相遅延部、１４８  加算器、１５０  最小値選択部、Ｃ１，Ｃ２  比較器、Ｑ１〜Ｑ６  スイッチング素子、Ｄ１〜Ｄ６  ダイオード、ＰＬ  直流正母線、ＮＬ  直流負母線。
【要約】
電力変換装置は、スイッチング素子を有し、直流電力を交流電力に変換するインバータと、インバータの出力電流を検出する電流検出器と、電流検出器により検出される出力電流が、正弦波状の電流指令値に追従するように、インバータを制御する制御装置とを備える。制御装置は、電流指令値に対する出力電流の電流偏差と、ヒステリシス幅とを比較することによってスイッチング素子のスイッチングを制御するように構成される。制御装置は、電流指令値のゼロクロス領域におけるヒステリシス幅が、電流指令値のピーク領域におけるヒステリシス幅よりも小さくなるように、ヒステリシス幅を設定する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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