(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、
前記Ａ／Ｄ変換回路は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、
前記画素は前記第１の回路と電気的に接続され、
前記第１の回路乃至前記第４の回路は、ハイレベル電位またはローレベル電位の信号を入出力することができ、
前記第１の回路は、第１の信号に従って動作が停止する機能を有し、
前記第１の回路は、前記画素から出力される第２の信号および参照電位信号である第３の信号を比較して第４の信号を出力する機能を有し、
前記第２の回路は、前記第４の信号と、前記第４の回路を制御する第５の信号と、前記第２の回路を制御する第６の信号との組み合わせから判定される第７の信号を出力する機能を有し、
前記第３の回路は、前記第７の信号に従ってクロック信号の出力を停止する機能を有し、
前記第４の回路は、前記クロック信号に従って計数を行い、当該計数したデータを出力する機能を有し、
前記第４の回路は、前記第５の信号がハイレベル電位のとき加算動作し、前記第５の信号がローレベル電位のとき減算動作する、撮像装置。
【請求項２】
マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、
前記Ａ／Ｄ変換回路は、比較回路と、判定回路と、カウンタ回路と、を有し、
前記画素は、前記比較回路と電気的に接続され、
前記比較回路は、第１の信号に従って動作が停止する機能と、前記画素から出力される第２の信号と参照電位信号である第３の信号とを比較して第４の信号を出力する機能と、を有し、
前記判定回路は、前記第４の信号と、前記カウンタ回路を制御する第５の信号と、第６の信号との組み合わせから判定される第７の信号を出力する機能と、前記第７の信号に従ってクロック信号の出力を停止する機能と、を有し、
前記カウンタ回路は、前記クロック信号に従って計数を行い、当該計数したデータを出力する機能を有し、
前記カウンタ回路は、前記第５の信号がハイレベル電位のとき加算動作し、前記第５の信号がローレベル電位のとき減算動作する、撮像装置。
【請求項３】
マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、
前記Ａ／Ｄ変換回路は、第１の回路と、第２の回路と、第３の回路と、を有し、
前記画素は、前記第１の回路と電気的に接続され、
前記第１の回路は、第１の信号に従って動作が停止する機能と、前記画素から出力される第２の信号と参照電位信号である第３の信号とを比較して第４の信号を出力する機能と、を有し、
前記第２の回路は、前記第４の信号と、前記第３の回路を制御する第５の信号と、第６の信号との組み合わせから判定される第７の信号を出力する機能と、前記第７の信号に従ってクロック信号の出力を停止する機能と、を有し、
前記第３の回路は、前記クロック信号に従って計数を行い、当該計数したデータを出力する機能を有し、
前記第３の回路は、前記第５の信号がハイレベル電位のとき加算動作し、前記第５の信号がローレベル電位のとき減算動作する、撮像装置。
【請求項４】
マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、
前記Ａ／Ｄ変換回路は、比較回路と、判定回路と、カウンタ回路と、を有し、
前記画素は、前記比較回路と電気的に接続され、
前記比較回路は、第１の信号に従って動作が停止する機能と、前記画素から出力される第２の信号と参照電位信号である第３の信号とを比較して第４の信号を出力する機能と、を有し、
前記判定回路は、前記第４の信号と、前記カウンタ回路を制御する第５の信号と、第６の信号との組み合わせから判定される第７の信号を出力する機能と、前記第７の信号に従ってクロック信号の出力を停止する機能と、を有し、
前記カウンタ回路は、前記クロック信号に従って計数を行い、当該計数したデータを出力する機能を有し、
前記カウンタ回路は、前記第５の信号に応じて、加算動作または減算動作を選択される、撮像装置。
【請求項５】
マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、
前記Ａ／Ｄ変換回路は、第１の回路と、第２の回路と、第３の回路と、を有し、
前記画素は、前記第１の回路と電気的に接続され、
前記第１の回路は、第１の信号に従って動作が停止する機能と、前記画素から出力される第２の信号と参照電位信号である第３の信号とを比較して第４の信号を出力する機能と、を有し、
前記第２の回路は、前記第４の信号と、前記第３の回路を制御する第５の信号と、第６の信号との組み合わせから判定される第７の信号を出力する機能と、前記第７の信号に従ってクロック信号の出力を停止する機能と、を有し、
前記第３の回路は、前記クロック信号に従って計数を行い、当該計数したデータを出力する機能を有し、
前記第３の回路は、前記第５の信号に応じて、加算動作または減算動作を選択される、撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００５】
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献３に開示されている。
【０００６】
また、８Ｋ４Ｋの撮像に対応する１億３３００万画素を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）撮像素子に関する技術が非特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９７１１号公報
【非特許文献】
【０００８】
【非特許文献１】Ｒ．Ｆｕｎａｔｓｕ  ｅｔ  ａｌ．，”１３３Ｍｐｉｘｅｌ  ６０ｆｐｓ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  ｗｉｔｈ  ３２−Ｃｏｌｕｍｎ  Ｓｈａｒｅｄ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ  ＳＡＲ  ＡＤＣｓ”，ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１５．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
撮像装置で取得したデータを伝送する場合、当該データを圧縮処理することにより伝送データ量を低減することができる。例えば動画の圧縮方式では、数フレーム毎に参照フレームを設定し、参照フレーム間では参照フレームの撮像データと現フレームの撮像データとの差分を取得する方法などが挙げられる。
【００１０】
また、マトリクス状に配置された画素を有する撮像装置において、連続する数フレーム間では、出力データに変化がない画素が多数であることが多い。つまり、当該数フレーム間においては、同一画素における差分データは”０”となることが多い。したがって、”０”を効率的に表現できる符号化処理を用いることで、正味のデータ量を減らすことができる。
【００１１】
一方で、撮像装置で取得したデータを圧縮することで、データ伝送の負荷は低減するが、データの圧縮に要するデジタル画像処理に膨大な電力を費やすことになる。例えば、撮像装置の各画素から出力したデータのＡ／Ｄ変換、Ａ／Ｄ変換したデータの出力、フレームメモリへの格納、および差分処理などがある。特に、撮像装置の各画素から出力したデータのＡ／Ｄ変換および差分処理に要する電力が支配的となる。
【００１２】
したがって、本発明の一態様では、低消費電力の撮像装置を提供することを目的の一つとする。または、Ａ／Ｄ変換処理における消費電力を低減する撮像装置を提供することを目的の一つとする。または、連続するフレームにおいて差分のデータを取得する撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
【００１３】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１４】
本発明の一態様は、参照フレームの撮像データと現フレームの撮像データとの差分データを出力する撮像装置に関する。
【００１５】
本発明の一態様は、マトリクス状に配置された画素と、Ａ／Ｄ変換回路と、を有する撮像装置であって、Ａ／Ｄ変換回路は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有し、画素は第１の回路と電気的に接続され、第１乃至第４の回路は、ハイレベル電位またはローレベル電位の信号を入出力することができ、第１の回路は、第１の信号に従って動作が停止する機能を有し、第１の回路は、画素から出力される第２の信号および参照電位信号である第３の信号を比較して第４の信号を出力する機能を有し、第２の回路は、第４の信号と、第４の回路を制御する第５の信号と、第２の回路を制御する第６の信号との組み合わせから判定される第７の信号を出力する機能を有し、第３の回路は、第７の信号に従ってクロック信号の出力を停止する機能を有し、第４の回路は、クロック信号に従って計数を行い、当該計数したデータを出力する機能を有することを特徴とする撮像装置である。
【００１６】
第１の回路はコンパレータ回路、第４の回路はカウンタ回路の構成とすることができる。
【００１７】
画素は、第１の撮像データを保持する機能、および第１の撮像データと第２の撮像データとの差分データを取得する機能を有することができる。
【００１８】
また、第１の回路は、第１の信号がハイレベル電位のときに動作し、第１の信号がローレベル電位のときに停止することができる。
【００１９】
第１の回路が出力する第４の信号は、第１の信号がハイレベル電位かつ第２の信号が第３の信号より大きいときにハイレベル電位であり、第１の信号がハイレベル電位かつ第２の信号が第３の信号より小さいときにローレベル電位であり、第１の信号がローレベル電位のときにローレベル電位とすることができる。
【００２０】
また、第２の回路が出力する第７の信号は、第６の信号がハイレベル電位かつ第５の信号および第４の信号の両者がハイレベル電位または両者がローレベル電位のときにハイレベル電位であり、第６の信号がハイレベル電位かつ第５の信号および第４の信号の一方がハイレベル電位、他方がローレベル電位であるときにローレベル電位であり、第６の信号がローレベル電位であるときローレベル電位とすることができる。
【００２１】
また、第１の信号がローレベル電位のときに、第６の信号はローレベル電位とすることができる。
【００２２】
また、第３の回路は第７の信号がハイレベル電位のときにクロック信号を出力し、第７の信号がローレベル電位のときにクロック信号を停止することができる。
【００２３】
また、第４の回路は、第５の信号がハイレベル電位のとき加算動作し、第５の信号がローレベル電位のとき減算動作することができる。
【００２４】
画素は、第１乃至第５のトランジスタ、第１の容量素子、第２の容量素子および光電変換素子を有し、光電変換素子の一方の電極は、第１のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１のトランジスタのソース電極またはドレイン電極の他方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の他方の電極は、第３のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第１の容量素子の他方の電極は、第４のトランジスタのゲート電極と電気的に接続され、第１の容量素子の他方の電極は、第２の容量素子の一方の電極と電気的に接続され、第４のトランジスタのソース電極またはドレイン電極の一方は、第５のトランジスタのソース電極またはドレイン電極の一方と電気的に接続され、第５のトランジスタのソース電極またはドレイン電極の他方は、第１の回路に電気的に接続されている構成とすることができる。
【００２５】
また、第１のトランジスタ乃至第６のトランジスタには、活性層に酸化物半導体を有するトランジスタを用いることができる。当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【００２６】
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることができる。例えば、セレンとしてはアモルファスセレンまたは結晶セレンを用いることができる。
【発明の効果】
【００２７】
本発明の一態様を用いることで、低消費電力の撮像装置を提供することができる。または、Ａ／Ｄ変換処理における消費電力を低減する撮像装置を提供することができる。または、連続するフレームにおいて差分のデータを取得する撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
【００２８】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２９】
【図１】撮像装置を説明するブロック図および回路図。
【図２】撮像装置を説明するブロック図および回路図。
【図３】画素および読み出し回路を説明する回路図。
【図４】撮像およびＡ／Ｄ変換処理の動作を説明するタイミングチャート。
【図５】撮像およびＡ／Ｄ変換処理の動作を説明するタイミングチャート。
【図６】画素および読み出し回路を説明する回路図。
【図７】画素および読み出し回路を説明する回路図。
【図８】画素を説明する回路図。
【図９】撮像装置の構成を説明する断面図。
【図１０】ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。
【図１１】光電変換素子の接続形態を説明する断面図。
【図１２】光電変換素子の接続形態を説明する断面図。
【図１３】撮像装置を説明する断面図。
【図１４】光電変換素子の接続形態を説明する断面図。
【図１５】撮像装置を説明する断面図。
【図１６】撮像装置を説明する断面図。
【図１７】撮像装置を説明する断面図および回路図。
【図１８】撮像装置を説明する断面図。
【図１９】撮像装置を説明する断面図。
【図２０】撮像装置を説明する断面図。
【図２１】撮像装置を説明する断面図。
【図２２】撮像装置の構成を説明する断面図。
【図２３】撮像装置の構成を説明する断面図。
【図２４】撮像装置の構成を説明する断面図。
【図２５】湾曲した撮像装置を説明する図。
【図２６】トランジスタを説明する上面図および断面図。
【図２７】トランジスタを説明する上面図および断面図。
【図２８】トランジスタのチャネル幅方向の断面を説明する図。
【図２９】トランジスタのチャネル長方向の断面を説明する図。
【図３０】半導体層を説明する上面図および断面図。
【図３１】トランジスタを説明する上面図および断面図。
【図３２】トランジスタを説明する上面図および断面図。
【図３３】トランジスタのチャネル幅方向の断面を説明する図。
【図３４】トランジスタのチャネル長方向の断面を説明する図。
【図３５】トランジスタを説明する上面図および断面図。
【図３６】トランジスタを説明する上面図。
【図３７】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図３８】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図３９】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４０】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図４１】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図４２】撮像装置を収めたパッケージの斜視図および断面図。
【図４３】撮像装置を収めたパッケージの斜視図および断面図。
【図４４】電子機器を説明する図。
【発明を実施するための形態】
【００３０】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００３１】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００３２】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３３】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３４】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３５】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３６】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３７】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３８】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３９】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００４０】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００４１】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４２】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４３】
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
【００４４】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
【００４５】
本発明の一態様の撮像装置は、複数の画素およびＡ／Ｄ変換回路を有する。当該画素は、第１の撮像データを保持する機能、および第１の撮像データと第２の撮像データとの差分データを取得する機能を有する。
【００４６】
Ａ／Ｄ変換回路は、コンパレータ回路およびカウンタ回路を有し、コンパレータ回路は画素の出力電位と参照電位とを比較する機能を有し、カウンタ回路はコンパレータ回路の出力に応じて計数する機能を有する。
【００４７】
画素の出力が上記差分データに相当する際には、参照電位を第１の基準電位から増加させる第１の期間、および第２の基準電位から減少させる第２の期間を設ける。第１の期間および第２の期間において、コンパレータ回路の出力が反転した時点でカウンタ回路に供給するクロック信号を停止することを特徴とする。
【００４８】
図１は、本発明の一態様の撮像装置を説明する図である。当該撮像装置は、マトリクス状に配列された画素２０および当該画素を駆動するための回路２３および回路２４を有する。また、画素２０から出力される信号が入力される回路２５（Ａ／Ｄ変換回路）を有する。
【００４９】
回路２５は画素２０から出力されるアナログ信号をデジタル信号に変換する機能を有し、図１はその具体的な回路図を示している。なお、図１では、１列目の画素２０が接続される配線９０（ＯＵＴ［１］）と回路２５［１］との接続形態を示している。同様に２列目の画素２０の配線９０（ＯＵＴ［２］）は回路２５［２］に接続され、ｎ列目の画素２０の配線９０（ＯＵＴ［ｎ］）は回路２５［ｎ］に接続される形態とすることができる。なお、複数の配線９０（ＯＵＴ）ごとに一つの回路２５を電気的に接続し、順次配線９０（ＯＵＴ）を切り替えて処理を行う形態としてもよい。
【００５０】
回路２５は、比較回路と、判定回路と、カウンタ回路を有する。なお、本実施の形態では、一例として回路２５が３ビットのカウンタ回路を有する構成および動作を説明するが、より多くのビット数のカウンタ回路であってもよい。
【００５１】
比較回路としては、コンパレータ回路３１を用いることができる。コンパレータ回路３１の第１の入力端子（＋）には、画素２０が出力する信号を配線９０（ＯＵＴ）を介して入力することができる。また、第２の入力端子（−）には、配線９１（ＲＡＭＰ）から参照電位信号を入力することができる。
【００５２】
ここで、コンパレータ回路３１の出力端子から出力される出力信号ＣＯＭＰは、画素２０が出力する信号より参照電位信号が低いときに”Ｈ”となり、画素２０が出力する信号より参照電位信号が高いときに”Ｌ”となる。なお、コンパレータ回路３１は、第３の入力端子に接続される配線９２（ＣＥＮ）から”Ｈ”が入力されると動作状態となり、”Ｌ”が入力されると非動作状態（出力信号ＣＯＭＰは”Ｌ”）となる。なお、信号の説明において、”Ｈ”は高電位信号を意味し、”１”またはハイレベル電位の信号と表現することもできる。また、”Ｌ”は低電位信号を意味し、”０”またはローレベル電位の信号と表現することもできる。
【００５３】
判定回路は、回路３２および回路３３で構成することができる。回路３２は、二つの入力信号に対して、両者が”Ｈ”のとき、または両者が”Ｌ”のときに”Ｈ”の信号を出力することができる構成とする。例えば、図１に示すような回路構成とすることができるが、その構成は限定されない。
【００５４】
回路３２に入力される一方の信号はコンパレータ回路３１の出力信号ＣＯＭＰであり、他方の信号は配線９３（ＵＰＤＮ）から入力される信号である。配線９３（ＵＰＤＮ）から入力される信号は、カウンタ回路の動作形態により異なる。カウンタ回路をアップカウンタとして加算動作させる場合は、配線９３（ＵＰＤＮ）から”Ｈ”が入力され、ダウンカウンタとして減算動作させる場合は”Ｌ”が入力される。
【００５５】
また、回路３２には配線９４（ＥＮ）から制御信号ＥＮが入力される。制御信号ＥＮが”Ｈ”である場合、回路３２は出力信号ＣＯＭＰおよび配線９３（ＵＰＤＮ）から入力される信号の組み合わせによって”Ｈ”または”Ｌ”の信号を出力することができる。一方、制御信号ＥＮが”Ｌ”である場合、回路３２は出力信号ＣＯＭＰの値によらず”Ｌ”の信号を出力することができる。
【００５６】
回路３３は二つの入力信号に対して、両者が”Ｈ”のときに”Ｈ”の信号を出力することができる構成とする。回路３３に入力される一方の信号は回路３２の出力信号であり、他方の信号は配線９５（ＣＬＫ）から入力されるクロック信号（ＣＬＫ１）である。したがって、回路３２の出力信号が”Ｈ”であるとき、回路３３からクロック信号（ＣＬＫ２）が出力される。ここで、クロック信号（ＣＬＫ２）はカウンタ回路の動作に利用される。
【００５７】
カウンタ回路は、フリップフロップ回路３４、３５、３６、インバータ回路５１、５２、５３、５４、５５およびセレクタ回路５６、５７、５８、５９を有する構成とすることができる。なお、これらの構成要素は一例であり、以下に説明する動作と同様の動作をする他の要素をカウンタ回路の構成要素とすることができる。または、上記の要素が有する機能が統合された他の要素をカウンタ回路の構成要素とすることができる。
【００５８】
フリップフロップ回路３４、３５、３６は、クロック信号入力端子、入力端子（Ｄ）、出力端子（Ｑ）、リセット端子（Ｒ）を有する構成とすることができる。なお、フリップフロップ回路３４、３５、３６のリセット端子（Ｒ）は、リセット信号を供給することのできる配線９６（ＲＳＴ）と電気的に接続される。
【００５９】
フリップフロップ回路３４のクロック信号入力端子には、回路３３の出力端子が電気的に接続される。また、フリップフロップ回路３４の入力端子（Ｄ）には、インバータ回路５１の出力端子が電気的に接続される。また、フリップフロップ回路３４の出力端子（Ｑ）は、配線６７（ＤＡＴＡ［０］）と電気的に接続される。また、フリップフロップ回路３４の出力端子（Ｑ）は、インバータ回路５１の入力端子と電気的に接続される。
【００６０】
フリップフロップ回路３５のクロック信号入力端子には、セレクタ回路５６の出力端子が電気的に接続される。また、セレクタ回路５６の第１の入力端子には、インバータ回路５２の出力端子が電気的に接続される。また、セレクタ回路５６の第２の入力端子およびインバータ回路５２の入力端子には、フリップフロップ回路３４の出力端子（Ｑ）が電気的に接続される。また、セレクタ回路５６の選択制御信号端子は、配線９３（ＵＰＤＮ）と電気的に接続される。
【００６１】
セレクタ回路５６において、配線９３（ＵＰＤＮ）から入力される信号が”Ｈ”のとき、第１の入力端子から入力された信号が出力信号となる。また、配線９３（ＵＰＤＮ）から入力される信号が”Ｌ”のとき、第２の入力端子から入力された信号が出力信号となる。
【００６２】
フリップフロップ回路３５の入力端子（Ｄ）には、セレクタ回路５７の出力端子が電気的に接続される。また、セレクタ回路５７の第１の入力端子には、インバータ回路５３の出力端子が電気的に接続される。また、セレクタ回路５７の第２の入力端子およびインバータ回路５３の入力端子には、フリップフロップ回路３５の出力端子（Ｑ）が電気的に接続される。また、セレクタ回路５７の選択制御信号端子は、配線９７（ＣＯＵＮＴ）と電気的に接続される。
【００６３】
セレクタ回路５７において、配線９７（ＣＯＵＮＴ）から入力される信号が”Ｈ”のとき、第１の入力端子から入力された信号が出力信号となる。また、配線９７（ＣＯＵＮＴ）から入力される信号が”Ｌ”のとき、第２の入力端子から入力された信号が出力信号となる。なお、配線９７（ＣＯＵＮＴ）から入力される信号が”Ｌ”のとき、カウンタ回路は計数されない。
【００６４】
また、フリップフロップ回路３５の出力端子（Ｑ）は、配線６８（ＤＡＴＡ［１］）と電気的に接続される。
【００６５】
フリップフロップ回路３６のクロック信号入力端子には、セレクタ回路５８の出力端子が電気的に接続される。また、セレクタ回路５８の第１の入力端子には、インバータ回路５４の出力端子が電気的に接続される。また、セレクタ回路５８の第２の入力端子およびインバータ回路５４の入力端子には、フリップフロップ回路３５の出力端子（Ｑ）が電気的に接続される。また、セレクタ回路５８の選択制御信号端子は、配線９３（ＵＰＤＮ）と電気的に接続される。なお、セレクタ回路５８は、セレクタ回路５６と同様に動作することができる。
【００６６】
フリップフロップ回路３６の入力端子（Ｄ）には、セレクタ回路５９の出力端子が電気的に接続される。また、セレクタ回路５９の第１の入力端子には、インバータ回路５５の出力端子が電気的に接続される。また、セレクタ回路５９の第２の入力端子およびインバータ回路５５の入力端子には、フリップフロップ回路３６の出力端子（Ｑ）が電気的に接続される。また、セレクタ回路５９の選択制御信号端子は、配線９７（ＣＯＵＮＴ）と電気的に接続される。なお、セレクタ回路５９は、セレクタ回路５７と同様に動作することができる。
【００６７】
また、フリップフロップ回路３６の出力端子（Ｑ）は、配線６９（ＤＡＴＡ［２］）と電気的に接続される。
【００６８】
配線６７（ＤＡＴＡ［０］）、配線６８（ＤＡＴＡ［１］）、配線６９（ＤＡＴＡ［２］）に出力される信号は、カウンタ回路の出力値（ＤＡＴＡ［２：０］）となる。なお、配線９６（ＲＳＴ）を”Ｈ”とすることで、カウンタ回路がリセットされ、カウンタ回路の出力値ＤＡＴＡ［２：０］＝”０００”となるものとする。
【００６９】
また、フリップフロップ回路３４、３５、３６として反転出力端子（Ｑバー）を有する回路を用いた場合は、図２に示すようにインバータ回路５２、５４を省くことができる。
【００７０】
本発明の一態様の撮像装置に用いる画素２０は、予め取得した参照フレームの撮像データ（第１の撮像データ）を保持する機能を有し、現フレームの撮像データ（第２の撮像データ）との差分を出力できる構成であることが望ましい。
【００７１】
画素２０は、例えば図３に示す回路図の構成とすることができる。画素２０は、光電変換素子ＰＤ、トランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ４４、トランジスタ４５、容量素子Ｃ１および容量素子Ｃ２を有する。容量素子Ｃ１の容量値は、容量素子Ｃ２の容量値より大きいことが好ましい。また、図３では、読み出し回路２６として、トランジスタ４６から構成される電流源を有する構成を示している。なお、読み出し回路２６にサンプルホールド回路を設けてもよい。
【００７２】
光電変換素子ＰＤ（フォトダイオード）の一方の電極は、トランジスタ４１のソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ４１のソース電極またはドレイン電極の他方は、トランジスタ４２のソース電極またはドレイン電極の一方および容量素子Ｃ１の一方の電極と電気的に接続される。また、容量素子Ｃ１の他方の電極は、トランジスタ４３のソース電極またはドレイン電極の一方、トランジスタ４４のゲート電極および容量素子Ｃ２の一方の電極と電気的に接続される。また、トランジスタ４４のソース電極またはドレイン電極の一方は、トランジスタ４５のソース電極またはドレイン電極の一方と電気的に接続される。また、トランジスタ４５のソース電極またはドレイン電極の他方は、トランジスタ４６のソース電極またはドレイン電極の一方と電気的に接続される。
【００７３】
また、光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に電気的に接続される。トランジスタ４２のソース電極またはドレイン電極の他方は、配線７２（ＶＰＲ）に電気的に接続される。トランジスタ４３のソース電極またはドレイン電極の他方は、配線７３（ＶＦＲ）に電気的に接続される。容量素子Ｃ２の他方の電極は、配線７４（ＶＣ）に電気的に接続される。トランジスタ４４のソース電極またはドレイン電極の他方は、配線７５（ＶＯ）に電気的に接続される。トランジスタ４６のソース電極またはドレイン電極の他方は、配線７６（ＶＲ）に電気的に接続される。
【００７４】
ここで、配線７１（ＶＰＤ）、配線７２（ＶＰＲ）、配線７３（ＶＦＲ）、配線７４（ＶＣ）配線７５（ＶＯ）および配線７６（ＶＲ）は、電源線としての機能を有することができる。例えば、配線７１（ＶＰＤ）、配線７４（ＶＣ）および配線７６（ＶＲ）は、低電源電位線として機能させることができる。配線７２（ＶＰＲ）、配線７３（ＶＦＲ）および配線７５（ＶＯ）は、高電源電位線として機能させることができる。
【００７５】
また、トランジスタ４１のゲート電極は、配線６１（ＴＸ）と電気的に接続される。トランジスタ４２のゲート電極は、配線６２（ＰＲ）と電気的に接続される。トランジスタ４３のゲート電極は、配線６３（ＦＲ）と電気的に接続される。トランジスタ４５のゲート電極は、配線６４（ＳＥＬ）と電気的に接続される。トランジスタ４６のゲート電極は、配線６５（ＲＢＩＡＳ）と電気的に接続される。
【００７６】
ここで、配線６１（ＴＸ）、配線６２（ＰＲ）、配線６３（ＦＲ）、配線６４（ＳＥＬ）および配線６５（ＲＢＩＡＳ）は、トランジスタのオンオフを制御する信号線として機能させることができる。
【００７７】
トランジスタ４１は、光電変換素子ＰＤの出力に応じて電荷保持部（ＦＤ１）の電位を制御するための転送トランジスタとして機能させることができる。また、トランジスタ４２は、電荷保持部（ＦＤ１）の電位を初期化するリセットトランジスタとして機能させることができる。また、トランジスタ４３は、電荷検出部（ＦＤ２）の電位を初期化するリセットトランジスタとして機能させることができる。また、トランジスタ４４は、電荷検出部（ＦＤ２）の電位に応じた出力を行う増幅トランジスタとして機能させることができる。また、トランジスタ４５は、画素２０を選択する選択トランジスタとして機能させることができる。また、トランジスタ４６は、ソース電極またはドレイン電極の一方と電気的に接続する配線９０（ＯＵＴ）に適切な信号電位を供給するための電流源トランジスタとして機能させることができる。
【００７８】
なお、上述した回路２５、画素２０、読み出し回路２６の構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。
【００７９】
次に、図４および図５に示すタイミングチャートを用いて、上述した画素２０および回路２５の動作を説明する。なお、配線７１（ＶＰＤ）、配線７４（ＶＣ）および配線７６（ＶＲ）は低電位とし、配線７２（ＶＰＲ）、配線７３（ＶＦＲ）および配線７５（ＶＯ）は高電位とする。
【００８０】
時刻Ｔ０１乃至時刻Ｔ０４および時刻Ｔ１１乃至時刻Ｔ１４では、参照フレームの撮像データを取得する。
【００８１】
時刻Ｔ０１乃至時刻Ｔ０２において、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｈ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、電荷検出部ＦＤ２の電位は配線７３（ＶＦＲ）の電位ＶＦＲに設定され、電荷保持部ＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲに設定される。
【００８２】
時刻Ｔ０２乃至時刻Ｔ０３において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｈ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷保持部ＦＤ１の電位はＶＰ’低下してＶＰＲ−ＶＰ’となる。なお、光電変換素子ＰＤに照射する光が強い程、電荷保持部ＦＤ１の電位は小さくなる。なお、電荷検出部ＦＤ２の電位は電位ＶＦＲを維持する。
【００８３】
時刻Ｔ０３乃至時刻Ｔ０４において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷保持部ＦＤ１の電位はさらにＶＰ’低下してＶＰＲ−２ＶＰ’となる。また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、電荷検出部ＦＤ２の電位はＶＰ低下してＶＦＲ−ＶＰとなる。なお、光電変換素子ＰＤに照射する光が強い程、電荷保持部ＦＤ１の電位および電荷検出部ＦＤ２の電位は小さくなる。
【００８４】
なお、上記動作において、時刻Ｔ０２乃至時刻Ｔ０３の間隔および時刻Ｔ０３乃至時刻Ｔ０４の間隔をＴとし、両者の間隔は等しいこととする。また、時刻Ｔ０２乃至時刻Ｔ０３および時刻Ｔ０３乃至時刻Ｔ０４では、光電変換素子ＰＤに照射する光量は同一とみなせるものとする。
【００８５】
時刻Ｔ１１乃至時刻Ｔ１２において、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、電荷保持部ＦＤ１の電位はＶＰＲ−２ＶＰ’から配線７２（ＶＰＲ）の電位ＶＰＲに設定される。すなわち、電荷保持部ＦＤ１では、時刻Ｔ０２乃至時刻Ｔ０４における電圧降下分である電位２ＶＰ’だけ上昇する。一方、電荷検出部ＦＤ２の電位は、ＶＦＲ−ＶＰから、容量素子Ｃ１と容量素子Ｃ２との容量結合により電位が２ＶＰ上昇する。すなわち、電荷検出部ＦＤ２の電位は、配線７３（ＶＦＲ）の電位ＶＦＲと、時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分である電位−ＶＰと、電位２ＶＰを加えた電位ＶＦＲ＋ＶＰとなる。
【００８６】
時刻Ｔ１３乃至時刻Ｔ１４において、配線６４（ＳＥＬ）を”Ｈ”とする。このとき、配線６５（ＲＢＩＡＳ）に適切な電位を印加することで、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰに応じて、配線９０（ＯＵＴ）に撮像データに対応する電圧が出力される。
【００８７】
ここで、時刻Ｔ１３１において、配線９６（ＲＳＴ）を”Ｈ”とする。このとき、回路２５のカウンタ回路はリセットされ、配線６９（ＤＡＴＡ［２］）、配線６８（ＤＡＴＡ［１］）、配線６７（ＤＡＴＡ［０］）に出力されるＤＡＴＡ［２：０］は”０００”となる。
【００８８】
その後、時刻Ｔ１３２までに、配線９７（ＣＯＵＮＴ）を”Ｈ”、配線９３（ＵＰＤＮ）を”Ｈ”として、カウンタ回路をアップカウンタとして動作させる状態とし、配線９２（ＣＥＮ）を”Ｈ”としてコンパレータ回路３１を動作させる状態とする。当初、配線９１（ＲＡＭＰ）の電位は低電位に設定してあり、配線９０（ＯＵＴ）の電位より低いため、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｈ”となる。
【００８９】
なお、配線９４（ＥＮ）の電位は、配線９７（ＣＯＵＮＴ）が”Ｈ”において、配線９３（ＵＰＤＮ）が”Ｈ”かつコンパレータ回路３１の出力信号ＣＯＭＰが”Ｈ”の条件を満たしたとき、または、配線９３（ＵＰＤＮ）が”Ｌ”かつコンパレータ回路３１の出力信号ＣＯＭＰが”Ｌ”の条件を満たしたときに”Ｈ”となるような構成とする。したがって、時刻Ｔ１３１と時刻Ｔ１３２との間で上記条件を満たすことになるため、配線９４（ＥＮ）の電位、すなわち制御信号ＥＮは”Ｈ”となり、回路３２は”Ｈ”の信号を出力することができる状態となる。
【００９０】
また、制御信号ＥＮは、配線９７（ＣＯＵＮＴ）が”Ｈ”において、配線９３（ＵＰＤＮ）が”Ｈ”かつコンパレータ回路３１の出力信号ＣＯＭＰが”Ｌ”の条件を満たしたとき、または、配線９３（ＵＰＤＮ）が”Ｌ”かつコンパレータ回路３１の出力信号ＣＯＭＰが”Ｈ”の条件を満たしたときに”Ｌ”となるような構成とする。ただし、配線９２（ＣＥＮ）が”Ｌ”である場合は、制御信号ＥＮは”Ｌ”となるような構成とする。なお、配線９２（ＣＥＮ）が”Ｌ”であるとき、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。なお、配線９４（ＥＮ）には、各配線の電位に対して以下の表に示す制御信号ＥＮが生成される回路を接続すればよい。
【００９１】
【表１】
0006749781.tif 000002
【００９２】
時刻Ｔ１３２において、配線９１（ＲＡＭＰ）の電位の上昇を開始する。また、配線９５（ＣＬＫ）から回路３３にクロック信号ＣＬＫ１を供給する。当初、回路３２の出力信号は”Ｈ”であることから、回路３３からはクロック信号ＣＬＫ１と同じ波形のクロック信号ＣＬＫ２が出力され、カウンタ回路は計数していく。
【００９３】
時刻Ｔ１３Ｘにおいて、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より高くなり、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。このとき、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路の計数は停止する。カウンタ回路の計数が停止した後、信号線ＣＥＮを”Ｌ”としてコンパレータ回路３１の動作を停止する構成が有効である。また、配線９１（ＲＡＭＰ）の電位が最大値に達した場合は、速やかにクロック信号ＣＬＫ１の供給を停止することが望ましい。このようにすることで、消費電力を低減することができる。なお、時刻Ｔ１３Ｘの時点でのＤＡＴＡ［２：０］は”１１０”となる。
【００９４】
時刻Ｔ２１乃至時刻Ｔ２５は、第１のフレームにおける撮像データの取得および第１のフレームの撮像データと参照フレームの撮像データとの差分データを取得する期間に相当する。ここでは、参照フレームおよび第１のフレームの撮像データは同一、すなわち、差分データは０である場合を例示する。
【００９５】
時刻Ｔ２１乃至時刻Ｔ２２において、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、電荷保持部ＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲに設定される。一方、電荷検出部ＦＤ２の電位はＶＦＲ＋ＶＰとなる。
【００９６】
時刻Ｔ２２乃至時刻Ｔ２３において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷保持部ＦＤ１の電位は低下する。また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、電荷検出部ＦＤ２の電位も低下する。
【００９７】
なお、上記動作において、時刻Ｔ２２乃至時刻Ｔ２３の間隔は、前述の時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４の間隔Ｔと等しいこととする。また、時刻Ｔ２２乃至時刻Ｔ２３において光電変換素子ＰＤに照射する光量は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４において光電変換素子ＰＤに照射する光量と同一とみなせるものとする。
【００９８】
このとき、電荷保持部ＦＤ１の電圧降下分に相当する電位ＶＰ２’は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分に相当する電位ＶＰ’と同じである。また、電荷検出部ＦＤ２の電圧降下分に相当する電位ＶＰ２は、時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分の電位ＶＰと同じである。したがって、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ２は、配線７３（ＶＦＲ）の電位と同じ電位になる。これは、参照フレームの撮像データと第１のフレームにおける撮像データとの差分が０であることに対応する。
【００９９】
時刻Ｔ２４乃至時刻Ｔ２５において、配線６４（ＳＥＬ）を”Ｈ”とする。このとき、配線６５（ＲＢＩＡＳ）に適切な電位を印加することで、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ２（＝ＶＦＲ）に応じて、配線９０（ＯＵＴ）に撮像データに対応する電圧が出力される。
【０１００】
ここで、時刻Ｔ２４１において、配線９６（ＲＳＴ）を”Ｈ”とする。このとき、回路２５のカウンタ回路はリセットされ、配線６９（ＤＡＴＡ［２］）、配線６８（ＤＡＴＡ［１］）、配線６７（ＤＡＴＡ［０］）に出力されるＤＡＴＡ［２：０］は”０００”となる。
【０１０１】
その後、時刻Ｔ２４２までに、配線９７（ＣＯＵＮＴ）を”Ｈ”、配線９３（ＵＰＤＮ）を”Ｈ”として、カウンタ回路をアップカウンタとして動作させる状態とし、配線９２（ＣＥＮ）を”Ｈ”としてコンパレータ回路３１を動作させる状態とする。
【０１０２】
時刻Ｔ２４２において、配線９１（ＲＡＭＰ）の電位を第１の基準電位とした後、配線９１（ＲＡＭＰ）の電位を徐々に上昇させる。また、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。
【０１０３】
なお、第１の基準電位とは、電荷検出部ＦＤ２の電位が電位ＶＦＲであるときの配線９０（ＯＵＴ）の電位を僅かに超える電位である。より具体的には、電荷検出部ＦＤ２の電位が電位ＶＦＲであるとき、コンパレータ回路３１が配線９０（ＯＵＴ）の電位より高いと判定しうる最低電位ということができる。
【０１０４】
当初、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より高いため、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。このとき、配線９４（ＥＮ）は”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路は計数しない。ここで、カウンタ回路の計数が停止しているので、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。このようにすることで、消費電力を低減することができる。
【０１０５】
時刻Ｔ２４３乃至時刻Ｔ２４４において、配線９７（ＣＯＵＮＴ）を”Ｌ”とする。その後、時刻Ｔ２４４までに配線９３（ＵＰＤＮ）を”Ｌ”としてから配線９７（ＣＯＵＮＴ）を”Ｈ”として、カウンタ回路をダウンカウンタとして動作させる状態とする。また、配線９２（ＣＥＮ）を”Ｈ”として、コンパレータ回路３１を動作させる状態とする。
【０１０６】
時刻Ｔ２４４において、配線９１（ＲＡＭＰ）の電位を第２の基準電位とした後、配線９１（ＲＡＭＰ）の電位を徐々に低下させ、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。
【０１０７】
なお、第２の基準電位とは、電荷検出部ＦＤ２の電位が電位ＶＦＲであるときの配線９０（ＯＵＴ）の電位を僅かに下回る電位である。より具体的には、電荷検出部ＦＤ２の電位が電位ＶＦＲであるとき、コンパレータ回路３１が配線９０（ＯＵＴ）の電位より低いと判定しうる最高電位ということができる。
【０１０８】
この間において、配線９１（ＲＡＭＰ）の電位が配線９０（ＯＵＴ）の電位より低くなったとき、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｈ”となる。
【０１０９】
このとき、配線９４（ＥＮ）は”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路は計数しない。ここで、カウンタ回路の計数が停止しているので、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。また、配線９１（ＲＡＭＰ）の電位が最低値に達した場合は、速やかにクロック信号ＣＬＫ１の供給を停止することが望ましい。このようにすることで、消費電力を低減することができる。ここで、回路２５の出力であるＤＡＴＡ［２：０］は”０００”となる。
【０１１０】
時刻Ｔ３１乃至時刻Ｔ３５は、第２のフレームにおける撮像データの取得および第２のフレームの撮像データと参照フレームの撮像データとの差分データを取得する期間に相当する。ここでは、参照フレームと第２のフレームとの差分が有限（値が正）である場合を例示する。なお、第２のフレームの撮像データは、参照フレームの撮像データから差分データを差し引くことで取得することができる。
【０１１１】
時刻Ｔ３１乃至時刻Ｔ３２において、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、電荷保持部ＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲに設定される。一方、電荷検出部ＦＤ２の電位はＶＦＲ＋ＶＰとなる。
【０１１２】
時刻Ｔ３２乃至時刻Ｔ３３において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷保持部ＦＤ１の電位は低下する。また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、電荷検出部ＦＤ２の電位も低下する。
【０１１３】
なお、上記動作において、時刻Ｔ３２乃至時刻Ｔ３３の間隔は、前述の時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４の間隔Ｔと等しいこととする。また、時刻Ｔ３２乃至時刻Ｔ３３において光電変換素子ＰＤに照射する光量は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４において光電変換素子ＰＤに照射する光量より少ないこととする。
【０１１４】
このとき、電荷保持部ＦＤ１の電圧降下分に相当する電位ＶＰ３’は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分に相当する電位ＶＰ’より小さい。また、電荷検出部ＦＤ２の電圧降下分に相当する電位ＶＰ３も時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分ＶＰより小さい。したがって、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ３は、配線７３（ＶＦＲ）の電位より高い電位になる。これは、参照フレームの撮像データと第２のフレームにおける撮像データとの差分が有限（値が正）であることに対応する。
【０１１５】
時刻Ｔ３４乃至時刻Ｔ３５において、配線６４（ＳＥＬ）を”Ｈ”とする。このとき、配線６５（ＲＢＩＡＳ）に適切な電位を印加することで、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ３（＞ＶＦＲ）に応じて、配線９０（ＯＵＴ）に撮像データに対応する電圧が出力される。
【０１１６】
ここで、時刻Ｔ３４１において、配線９６（ＲＳＴ）を”Ｈ”とする。このとき、回路２５のカウンタ回路はリセットされ、配線６９（ＤＡＴＡ［２］）、配線６８（ＤＡＴＡ［１］）、配線６７（ＤＡＴＡ［０］）に出力されるＤＡＴＡ［２：０］は”０００”となる。
【０１１７】
その後、時刻Ｔ３４２までに、配線９７（ＣＯＵＮＴ）を”Ｈ”、配線９３（ＵＰＤＮ）を”Ｈ”、配線９４（ＥＮ）を”Ｈ”として、カウンタ回路をアップカウンタとして動作させる状態とし、配線９２（ＣＥＮ）を”Ｈ”としてコンパレータ回路３１を動作させる状態とする。
【０１１８】
時刻Ｔ３４２において、配線９１（ＲＡＭＰ）の電位を第１の基準電位とした後、配線９１（ＲＡＭＰ）の電位を徐々に上昇させる。また、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。
【０１１９】
当初、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より低いため、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｈ”となる。このとき、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１と同じ波形となり、カウンタ回路は計数していく。
【０１２０】
時刻Ｔ３４Ｘにおいて、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より高くなり、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。このとき、配線９４（ＥＮ）は”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路の計数は停止する。ここで、カウンタ回路の計数が停止した後、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。このようにすることで、消費電力を低減することができる。
【０１２１】
時刻Ｔ３４３乃至時刻Ｔ３４４において、配線９７（ＣＯＵＮＴ）を”Ｌ”とする。その後、時刻Ｔ３４４までに配線９３（ＵＰＤＮ）を”Ｌ”としてから配線９７（ＣＯＵＮＴ）を”Ｈ”として、カウンタ回路をダウンカウンタとして動作させる状態とする。また、配線９２（ＣＥＮ）を”Ｈ”としてコンパレータ回路３１を動作させる状態とする。
【０１２２】
時刻Ｔ３４４までの間に、配線９１（ＲＡＭＰ）の電位を第２の基準電位以下となるように徐々に低下させる。また、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。この間において、配線９１（ＲＡＭＰ）の電位が配線９０（ＯＵＴ）の電位より低くなったとき、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｈ”となる。
【０１２３】
このとき、配線９４（ＥＮ）は”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路は計数しない。ここで、カウンタ回路の計数が停止しているので、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。また、配線９１（ＲＡＭＰ）の電位が最低値に達した場合は、速やかにクロック信号ＣＬＫ１の供給を停止することが望ましい。このようにすることで、消費電力を低減することができる。ここで、時刻Ｔ３４Ｘの時点でのＤＡＴＡ［２：０］は”０１０”となる。
【０１２４】
時刻Ｔ４１乃至時刻Ｔ４５は、第３のフレームにおける撮像データの取得および第３のフレームの撮像データと参照フレームの撮像データとの差分データを取得する期間に相当する。ここでは、参照フレームと第３のフレームとの差分が有限（値が負）である場合を例示する。なお、第３のフレームの撮像データは、参照フレームの撮像データから差分データを差し引くことで取得することができる。
【０１２５】
時刻Ｔ４１乃至時刻Ｔ４２において、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、電荷保持部ＦＤ１の電位は配線７２（ＶＰＲ）の電位ＶＰＲに設定される。一方、電荷検出部ＦＤ２の電位はＶＦＲ＋ＶＰとなる。
【０１２６】
時刻Ｔ４２乃至時刻Ｔ４３において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｌ”、配線６１（ＴＸ）を”Ｈ”とする。このとき、光電変換素子ＰＤに照射する光に応じて、電荷保持部ＦＤ１の電位は低下する。また、容量素子Ｃ１と容量素子Ｃ２との容量結合により、電荷検出部ＦＤ２の電位も低下する。
【０１２７】
なお、上記動作において、時刻Ｔ４２乃至時刻Ｔ４３の間隔は、前述の時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４の間隔Ｔと等しいこととする。また、時刻Ｔ４２乃至時刻Ｔ４３において光電変換素子ＰＤに照射する光量は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４において光電変換素子ＰＤに照射する光量より多いこととする。
【０１２８】
このとき、電荷保持部ＦＤ１の電圧降下分に相当する電位ＶＰ４’は、時刻Ｔ０２乃至時刻Ｔ０３または時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分に相当する電位ＶＰ’より大きい。また、電荷検出部ＦＤ２の電圧降下分に相当する電位ＶＰ４も時刻Ｔ０３乃至時刻Ｔ０４における電圧降下分ＶＰより大きい。したがって、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ４は、配線７３（ＶＦＲ）の電位より低い電位になる。これは、参照フレームの撮像データと第３のフレームにおける撮像データとの差分が有限（値が負）であることに対応する。
【０１２９】
時刻Ｔ４４乃至時刻Ｔ４５において、配線６４（ＳＥＬ）を”Ｈ”とする。このとき、配線６５（ＲＢＩＡＳ）に適切な電位を印加することで、電荷検出部ＦＤ２の電位ＶＦＲ＋ＶＰ−ＶＰ４（＜ＶＦＲ）に応じて、配線９０（ＯＵＴ）に撮像データに対応する電圧が出力される。
【０１３０】
ここで、時刻Ｔ４４１において、配線９６（ＲＳＴ）を”Ｈ”とする。このとき、回路２５のカウンタ回路はリセットされ、配線６９（ＤＡＴＡ［２］）、配線６８（ＤＡＴＡ［１］）、配線６７（ＤＡＴＡ［０］）に出力されるＤＡＴＡ［２：０］は”０００”となる。
【０１３１】
その後、時刻Ｔ４４２までに、配線９７（ＣＯＵＮＴ）を”Ｈ”、配線９３（ＵＰＤＮ）を”Ｈ”として、カウンタ回路をアップカウンタとして動作させる状態とし、配線９２（ＣＥＮ）を”Ｈ”としてコンパレータ回路３１を動作させる状態とする。
【０１３２】
時刻Ｔ４４２において、配線９１（ＲＡＭＰ）の電位を第１の基準電位とした後、配線９１（ＲＡＭＰ）の電位を徐々に上昇させる。また、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。
【０１３３】
当初、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より高いため、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。このとき、配線９４（ＥＮ）は”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路は計数しない。ここで、カウンタ回路の計数が停止しているので、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。このようにすることで、消費電力を低減することができる。
【０１３４】
時刻Ｔ４４３乃至時刻Ｔ４４４において、配線９７（ＣＯＵＮＴ）を”Ｌ”とする。その後、時刻Ｔ４４４までに配線９３（ＵＰＤＮ）を”Ｌ”としてから配線９７（ＣＯＵＮＴ）を”Ｈ”、配線９４（ＥＮ）を”Ｈ”、として、カウンタ回路をダウンカウンタとして動作させる状態とする。また、配線９２（ＣＥＮ）を”Ｈ”として、コンパレータ回路３１を動作させる状態とする。
【０１３５】
時刻Ｔ４４４までの間に、配線９１（ＲＡＭＰ）の電位を第２の基準電位とした後、配線９１（ＲＡＭＰ）の電位を徐々に低下させ、配線９５（ＣＬＫ）にクロック信号ＣＬＫ１を供給する。
【０１３６】
時刻Ｔ４４４において、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より高いため、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｌ”となる。したがって、クロック信号ＣＬＫ２はクロック信号ＣＬＫ１と同じ波形となり、カウンタ回路は計数していく。
【０１３７】
さらに時刻Ｔ４４４以降も配線９１（ＲＡＭＰ）の電位を低下させると、時刻Ｔ４４Ｘにおいて、配線９１（ＲＡＭＰ）の電位は配線９０（ＯＵＴ）の電位より低くなり、コンパレータ回路３１の出力信号ＣＯＭＰは”Ｈ”となる。
【０１３８】
このとき、信号線ＥＮは”Ｌ”、クロック信号ＣＬＫ２は”Ｌ”となり、カウンタ回路は計数しない。ここで、カウンタ回路の計数が停止しているので、配線９２（ＣＥＮ）を”Ｌ”として、コンパレータ回路３１の動作を停止する構成が有効である。また、配線９１（ＲＡＭＰ）の電位が最低値に達した場合は、速やかにクロック信号ＣＬＫ１の供給を停止することが望ましい。このようにすることで、消費電力を低減することができる。ここで、時刻Ｔ４４Ｘの時点でのＤＡＴＡ［２：０］は”１０１”となる。
【０１３９】
以上のような回路構成および動作により、撮像データおよび差分データをデジタルデータに変換するＡ／Ｄ変換処理における消費電力を低減することが可能となる。したがって、低消費電力でデータ圧縮処理が可能な撮像装置を提供することができる。
【０１４０】
なお、画素２０の回路は図３に示した構成に限らず、図６（Ａ）乃至図６（Ｃ）に示す構成であってもよい。図６（Ａ）は光電変換素子ＰＤの接続の向きが図３とは逆となる構成である。当該構成では、配線７１（ＶＰＤ）を高電位、配線７２（ＶＰＲ）および配線７３（ＶＦＲ）の電位を低電位として動作させることができる。図６（Ｂ）はトランジスタ４２を設けない構成である。当該構成では、配線７１（ＶＰＤ）の電位を高電位とすることにより電荷保持部ＦＤ１をリセットすることができる。図６（Ｃ）はトランジスタ４４のソース電極またはドレイン電極の他方が配線９０（ＯＵＴ）に接続する構成である。
【０１４１】
また、画素回路に用いるトランジスタは、図７（Ａ）乃至図７（Ｃ）に示すように、トランジスタ４１乃至トランジスタ４６にバックゲートを設けた構成であってもよい。図７（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。なお、一例としてバックゲートが低電位を供給する配線６６（ＶＳＳ）、配線７４（ＶＣ）またはトランジスタのソース側に接続された図を示しているが、いずれか一つの構成であってもよい。また、図７（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させることができる。また、図７（Ｃ）は所望のトランジスタが適切な電気特性を有するように図７（Ａ）および図７（Ｂ）の構成を組み合わせた構成である。なお、図７（Ｃ）の構成は一例である。また、図３および図６（Ａ）乃至図６（Ｃ）の構成と、図７（Ａ）乃至図７（Ｃ）の構成は必要に応じて組み合わせることができる。
【０１４２】
また、画素２０の回路は、図８に示すようにトランジスタ４２乃至トランジスタ４５を複数の画素で共用する形態としてもよい。図８は垂直方向の複数の画素でトランジスタ４２乃至トランジスタ４５を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素でトランジスタ４２乃至トランジスタ４５を共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。なお、図８ではトランジスタ４３のソース電極またはドレイン電極の他方を配線７２（ＶＰＲ）と接続する例を示しているが、配線７３（ＶＦＲ）を設けて当該配線に接続する構成とすることもできる。また、図８では容量素子Ｃ１の他方の電極を配線７４（ＶＣ）に接続する例を示しているが、当該電極を配線７１（ＶＰＤ）に接続する構成とすることもできる。
【０１４３】
なお、図８ではトランジスタ４２乃至トランジスタ４５が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上で共用される形態であってもよい。なお、当該構成と図６（Ａ）乃至図６（Ｃ）に示す構成および図７（Ａ）乃至図７（Ｃ）に示す構成は任意に組み合すことができる。
【０１４４】
次に、本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。図９（Ａ）は、図３に示す画素２０における光電変換素子ＰＤ、トランジスタ４１、トランジスタ４２および容量素子Ｃ１の具体的な接続形態の一例を示している。なお、図９（Ａ）にはトランジスタ４３乃至トランジスタ４５は図示されていない。画素２０は、トランジスタ４１乃至トランジスタ４５および容量素子Ｃ１が設けられる層１１００、および光電変換素子ＰＤが設けられる層１２００を有する。
【０１４５】
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体８１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体８１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。
【０１４６】
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８２および絶縁層８３等が設けられる。例えば、絶縁層８２および絶縁層８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８２および絶縁層８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１４７】
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
【０１４８】
トランジスタ４１乃至トランジスタ４５には、酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いることが特に好ましい。
【０１４９】
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図３に示す画素２０の回路構成では、光電変換素子ＰＤに入射される光の強度が大きいときに電荷保持部ＦＤ１の電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
【０１５０】
また、トランジスタ４１、トランジスタ４２およびトランジスタ４３の低いオフ電流特性によって電荷保持部ＦＤ１および電荷検出部ＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
【０１５１】
一般的に、画素がマトリクス状に配置された撮像装置では、図１０（Ａ）に示す、行毎に撮像動作１２、データ保持動作１３、読み出し動作１４を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
【０１５２】
したがって、本発明の一態様は、図１０（Ｂ）に示す全行で同時に撮像動作１２、データ保持動作１３を行い、行毎に読み出し動作１４を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。
【０１５３】
また、ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタ（以下、Ｓｉトランジスタ）よりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
【０１５４】
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
【０１５５】
なお、図９（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図９（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図９（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ４１のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
【０１５６】
層１２００に設けられる光電変換素子ＰＤは、様々な形態の素子を用いることができる。図９（Ａ）では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。また、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
【０１５７】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０１５８】
なお、光電変換層５６１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、電極５６６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
【０１５９】
また、光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単体と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
【０１６０】
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０１６１】
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
【０１６２】
なお、図９（Ａ）では、光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図１１（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極５６６を有さない領域には、絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１１（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。また、図９（Ａ）では、透光性導電層５６２と配線８７との間に配線８８および導電体８１を介する構成を図示しているが、図１１（Ｃ）、（Ｄ）に示すように透光性導電層５６２と配線８７が直接接する形態としてもよい。
【０１６３】
また、電極５６６および配線８７等は多層としてもよい。例えば、図１２（Ａ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線８７を導電層８７ａおよび導電層８７ｂの二層とすることができる。図１２（Ａ）の構成においては、例えば、導電層５６６ａおよび導電層８７ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層８７ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層８７ａに用いた場合でも導電層８７ｂを介することによって電蝕を防止することができる。
【０１６４】
導電層５６６ｂおよび導電層８７ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層８７ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
【０１６５】
また、絶縁層８２等が多層である構成であってもよい。例えば、図１２（Ｂ）に示すように、絶縁層８２が絶縁層８２ａおよび絶縁層８２ｂを有し、かつ絶縁層８２ａと絶縁層８２ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８１は段差を有するようになる。なお、ここでは絶縁層８２が２層である例を示したが、絶縁層８２およびその他の絶縁層は３層以上の構成であってもよい。
【０１６６】
なお、隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
【０１６７】
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
【０１６８】
例えば、図１３は光電変換素子ＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、およびｐ型の半導体層５６３が順に積層された構成を有している。ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０１６９】
図１３に示す光電変換素子ＰＤでは、カソードとして作用するｎ型の半導体層５６５がトランジスタ４１と電気的な接続を有する電極５６６と電気的な接続を有する。また、アノードとして作用するｐ型の半導体層５６３が導電体８１を介して配線８７と電気的な接続を有する。
【０１７０】
なお、図６（Ａ）に示すように、光電変換素子ＰＤの接続形態が図３に示す向きとは逆となる構成であってもよい。そのため、図１３において、光電変換素子ＰＤのアノードおよびカソードと電極層および配線との接続形態が逆となる場合もある。
【０１７１】
なお、いずれの場合においても、ｐ型の半導体層５６３が受光面となるように光電変換素子ＰＤを形成することが好ましい。ｐ型の半導体層５６３を受光面とすることで、光電変換素子ＰＤの出力電流を高めることができる。
【０１７２】
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
【０１７３】
図１４（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
【０１７４】
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
【０１７５】
図１４（Ｂ）は、光電変換素子ＰＤのｐ型の半導体層５６３と配線８８が電気的な接続を直接有する構成である。
【０１７６】
図１４（Ｃ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２が設けられ、配線８７と透光性導電層５６２が電気的な接続を有する構成である。
【０１７７】
図１４（Ｄ）は、光電変換素子ＰＤを覆う絶縁層にｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線８８が電気的な接続を有する構成である。
【０１７８】
図１４（Ｅ）は、光電変換素子ＰＤを貫通する導電体８１が設けられた構成である。当該構成では、配線８７は導電体８１を介してｐ型の半導体層５６３と電気的に接続される。なお、図面上では、配線８７と電極５６６とは、ｎ型の半導体層５６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層５６５の横方向の抵抗が高いため、配線８７と電極５６６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子ＰＤは、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｐ型の半導体層５６３と電気的に接続される導電体８１は複数であってもよい。
【０１７９】
図１４（Ｆ）は、図１４（Ｅ）の光電変換素子ＰＤに対して、ｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。
【０１８０】
なお、図１４（Ｄ）、図１４（Ｅ）、および図１４（Ｆ）に示す光電変換素子ＰＤでは、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
【０１８１】
また、光電変換素子ＰＤには、図１５に示すように、シリコン基板６００を光電変換層としたフォトダイオードを用いることもできる。
【０１８２】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図９（Ａ）に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板６００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
【０１８３】
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板６００が積層された構成としてもよい。例えば、図１６（Ａ）に示すようにシリコン基板６００に活性領域を有するトランジスタ６１０およびトランジスタ６２０を有する層１４００が画素回路と重なる構成とすることができる。なお、図１６（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
【０１８４】
ここで、図１６（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図１７（Ａ）に示すようにプレーナー型であってもよい。または、図１７（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
【０１８５】
シリコン基板６００に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図１７（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ６１０（ｎ−ｃｈ型）およびトランジスタ６２０（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
【０１８６】
なお、シリコン基板６００に形成された回路は、例えば、図１に示す回路２３、回路２４および回路２５などに相当する。
【０１８７】
また、シリコン基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
【０１８８】
ここで、図１５および図１６（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８０が設けられる。
【０１８９】
トランジスタ６１０およびトランジスタ６２０の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ６１０およびトランジスタ６２０の信頼性を向上させる効果がある。一方、トランジスタ４１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ６１０およびトランジスタ６２０の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１等の信頼性も向上させることができる。
【０１９０】
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０１９１】
なお、図１６（Ａ）に示すような構成では、シリコン基板６００に形成される回路（例えば、駆動回路）と、トランジスタ４１等と、光電変換素子ＰＤとを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。なお、画素２０が有するトランジスタ４４等をＳｉトランジスタで形成し、トランジスタ４１、トランジスタ４２、光電変換素子ＰＤ等と、重なる領域を有する構成とすることもできる。
【０１９２】
また、本発明の一態様の撮像装置は、図１８に示す構成とすることができる。
【０１９３】
図１８に示す撮像装置は、図１６（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
【０１９４】
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ６２０はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ６１０はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板６００に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
【０１９５】
なお、図１８に示す撮像装置は、光電変換素子ＰＤにセレン等を用いた例を示したが、図１３と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
【０１９６】
図１８に示す撮像装置において、トランジスタ６１０は、層１１００に形成するトランジスタ４１およびトランジスタ４２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
【０１９７】
また、本発明の一態様の撮像装置は、図１９に示すように、シリコン基板６６０に形成された光電変換素子ＰＤおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板６００とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
【０１９８】
また、図１９の変形例として、図２０および図２１に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
【０１９９】
図２０の構成の場合、シリコン基板６００の上のＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
【０２００】
図２１の構成の場合、シリコン基板６６０の上のＯＳトランジスタおよびシリコン基板６００の上のＳｉトランジスタでＣＭＯＳ回路を構成することができる。
【０２０１】
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ４１乃至トランジスタ４５のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ６１０およびトランジスタ６２０の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
【０２０２】
図２２（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
【０２０３】
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
【０２０４】
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０２０５】
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
【０２０６】
また、図２２（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０２０７】
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
【０２０８】
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０２０９】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものを用いることができる。
【０２１０】
なお、セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０２１１】
また、図２２（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子ＰＤに照射されるようになる。なお、図２２（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
【０２１２】
図２３は、本発明の一態様の画素２０および図２２（Ｃ）に示すマイクロレンズアレイ２５４０等の具体的な積層構成を例示する図である。なお、図２３は、図１６（Ａ）に示す画素の構成を用いた例である。図２０に示す画素を用いる場合は、図２４に示すような構成となる。
【０２１３】
このように、光電変換素子ＰＤ、画素２０が有する回路を構成するトランジスタまたは容量素子のそれぞれが互いに重なる領域を有するように構成することができるため、撮像装置を小型化することができる。
【０２１４】
また、図２３および図２４に示すようにマイクロレンズアレイ２５４０の上方に回折格子１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
【０２１５】
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
【０２１６】
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
【０２１７】
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
【０２１８】
また、撮像装置は、図２５（Ａ１）および図２５（Ｂ１）に示すように湾曲させてもよい。図２５（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図２５（Ａ２）は、図２５（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図２５（Ａ３）は、図２５（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
【０２１９】
図２５（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図２５（Ｂ２）は、図２５（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図２５（Ｂ３）は、図２５（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
【０２２０】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
【０２２１】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０２２２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２２３】
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０２２４】
図２６（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図２６（Ａ）は上面図であり、図２６（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図２６（Ｂ）に相当する。また、図２６（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図２８（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
【０２２５】
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０２２６】
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２２７】
また、図２６（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２２８】
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
【０２２９】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
【０２３０】
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２３１】
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２３２】
また、本発明の一態様のトランジスタは、図２６（Ｃ）、（Ｄ）に示す構成であってもよい。図２６（Ｃ）はトランジスタ１０２の上面図であり、図２６（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図２６（Ｄ）に相当する。また、図２６（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図２８（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
【０２３３】
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
【０２３４】
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
【０２３５】
また、本発明の一態様のトランジスタは、図２６（Ｅ）、（Ｆ）に示す構成であってもよい。図２６（Ｅ）はトランジスタ１０３の上面図であり、図２６（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図２６（Ｆ）に相当する。また、図２６（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図２８（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
【０２３６】
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２３７】
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２３８】
また、図２６（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２３９】
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
【０２４０】
また、本発明の一態様のトランジスタは、図２７（Ａ）、（Ｂ）に示す構成であってもよい。図２７（Ａ）はトランジスタ１０４の上面図であり、図２７（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図２７（Ｂ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図２８（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
【０２４１】
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
【０２４２】
また、図２７（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
【０２４３】
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
【０２４４】
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の幅が１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
【０２４５】
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
【０２４６】
また、本発明の一態様のトランジスタは、図２７（Ｃ）、（Ｄ）に示す構成であってもよい。図２７（Ｃ）はトランジスタ１０５の上面図であり、図２７（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図２７（Ｄ）に相当する。また、図２７（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図２８（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
【０２４７】
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
【０２４８】
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０２４９】
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０２５０】
また、本発明の一態様のトランジスタは、図２７（Ｅ）、（Ｆ）に示す構成であってもよい。図２７（Ｅ）はトランジスタ１０６の上面図であり、図２７（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図２７（Ｆ）に相当する。また、図２７（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図２８（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
【０２５１】
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０２５２】
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０２５３】
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０２５４】
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
【０２５５】
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２５６】
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
【０２５７】
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
【０２５８】
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
【０２５９】
また、本発明の一態様のトランジスタは、図２９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図２８（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図２９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０２６０】
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図２８（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
【０２６１】
また、図２６および図２７におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３０（Ｂ）、（Ｃ）または図３０（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
【０２６２】
図３０（Ａ）は酸化物半導体層１３０の上面図であり、図３０（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図３０（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
【０２６３】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
【０２６４】
また、本発明の一態様のトランジスタは、図３１（Ａ）、（Ｂ）に示す構成であってもよい。図３１（Ａ）はトランジスタ１０７の上面図であり、図３１（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図３１（Ｂ）に相当する。また、図３１（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３３（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
【０２６５】
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０２６６】
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
【０２６７】
また、本発明の一態様のトランジスタは、図３１（Ｃ）、（Ｄ）に示す構成であってもよい。図３１（Ｃ）はトランジスタ１０８の上面図であり、図３１（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図３１（Ｄ）に相当する。また、図３１（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３３（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
【０２６８】
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
【０２６９】
また、本発明の一態様のトランジスタは、図３１（Ｅ）、（Ｆ）に示す構成であってもよい。図３１（Ｅ）はトランジスタ１０９の上面図であり、図３１（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図３１（Ｆ）に相当する。また、図３１（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３３（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
【０２７０】
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２７１】
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
【０２７２】
また、本発明の一態様のトランジスタは、図３２（Ａ）、（Ｂ）に示す構成であってもよい。図３２（Ａ）はトランジスタ１１０の上面図であり、図３２（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３２（Ｂ）に相当する。また、図３２（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３３（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
【０２７３】
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
【０２７４】
また、本発明の一態様のトランジスタは、図３２（Ｃ）、（Ｄ）に示す構成であってもよい。図３２（Ｃ）はトランジスタ１１１の上面図であり、図３２（Ｃ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３２（Ｄ）に相当する。また、図３２（Ｃ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３３（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
【０２７５】
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０２７６】
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
【０２７７】
また、本発明の一態様のトランジスタは、図３２（Ｅ）、（Ｆ）に示す構成であってもよい。図３２（Ｅ）はトランジスタ１１２の上面図であり、図３２（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３２（Ｆ）に相当する。また、図３２（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３３（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
【０２７８】
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
【０２７９】
また、本発明の一態様のトランジスタは、図３４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３３（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０２８０】
また、本発明の一態様のトランジスタは、図３５（Ａ）および図３５（Ｂ）に示す構成とすることもできる。図３５（Ａ）は上面図であり、図３５（Ｂ）は、図３５（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図３５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０２８１】
図３５（Ａ）および図３５（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
【０２８２】
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ１１３の上面は、図３５（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
【０２８３】
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図３６（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図３６（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
【０２８４】
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０２８５】
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
【０２８６】
以上の構成とすることで、トランジスタの電気特性を向上することができる。
【０２８７】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２８８】
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
【０２８９】
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
【０２９０】
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
【０２９１】
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
【０２９２】
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
【０２９３】
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
【０２９４】
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
【０２９５】
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
【０２９６】
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【０２９７】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０２９８】
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
【０２９９】
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【０３００】
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
【０３０１】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
【０３０２】
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０３０３】
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
【０３０４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０３０５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０３０６】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０３０７】
なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０３０８】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０３０９】
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
【０３１０】
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。
【０３１１】
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１９／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。
【０３１２】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０３１３】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
【０３１４】
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、１×１０１８ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
【０３１５】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０３１６】
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【０３１７】
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【０３１８】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
【０３１９】
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０３２０】
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
【０３２１】
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０３２２】
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
【０３２３】
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０３２４】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０３２５】
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
【０３２６】
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０３２７】
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
【０３２８】
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
【０３２９】
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０３３０】
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０３３１】
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
【０３３２】
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０３３３】
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０３３４】
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
【０３３５】
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
【０３３６】
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
【０３３７】
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０３３８】
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０３３９】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
【０３４０】
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
【０３４１】
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
【０３４２】
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
【０３４３】
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【０３４４】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０３４５】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０３４６】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０３４７】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３４８】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０３４９】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０３５０】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０３５１】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０３５２】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０３５３】
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）と呼ぶこともできる。
【０３５４】
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０３５５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３５６】
（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
【０３５７】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０３５８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０３５９】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３６０】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３６１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３６２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３６３】
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３６４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３６５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３６６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３６７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３７（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図３７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３６８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３７（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３７（Ｅ）に示す。図３７（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３７（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３７（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３６９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３７０】
図３８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３７１】
図３８（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３７２】
また、図３８（Ｂ）および図３８（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３８（Ｄ）および図３８（Ｅ）は、それぞれ図３８（Ｂ）および図３８（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３８（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３７３】
図３８（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３７４】
図３８（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形が形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３７５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３７６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３７７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３７８】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３７９】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３８０】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３８１】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３８２】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図３９（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図３９（Ｂ）に示す。図３９（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３８３】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図３９（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３８４】
図３９（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３８５】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３８６】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３８７】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３８８】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３８９】
図４０に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４０（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４０（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４０（Ａ）および図４０（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３９０】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３９１】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３９２】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３９３】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３９４】
図４１は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４１より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４１より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４１より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３９５】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３９６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０３９７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０３９８】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３９９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４００】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４０１】
（実施の形態５）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
【０４０２】
図４２（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
【０４０３】
図４２（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）などであってもよい。
【０４０４】
図４２（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図４２（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
【０４０５】
また、図４３（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０４０６】
図４３（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−  ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
【０４０７】
図４３（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図４３（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
【０４０８】
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な半導体装置、電子機器に組み込むことができる。
【０４０９】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４１０】
（実施の形態６）
本発明の一態様に係る撮像装置および当該撮像装置を含む電子機器は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る撮像装置および当該撮像装置を含む電子機器を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４４に示す。
【０４１１】
図４４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図４４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ９０９には本発明の一態様の撮像装置を用いることができる。
【０４１２】
図４４（Ｂ）は携帯データ端末であり、第１筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ９１９には本発明の一態様の撮像装置を用いることができる。
【０４１３】
図４４（Ｃ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５および竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。カメラ９３９には本発明の一態様の撮像装置を用いることができる。
【０４１４】
図４４（Ｄ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。レンズ９５２の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
【０４１５】
図４４（Ｅ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。レンズ９６５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
【０４１６】
図４４（Ｆ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。そして、第１筐体９７１と第２筐体９７２とは、接続部９７６により接続されており、第１筐体９７１と第２筐体９７２の間の角度は、接続部９７６により変更が可能である。表示部９７３における映像を、接続部９７６における第１筐体９７１と第２筐体９７２との間の角度に従って切り替える構成としても良い。レンズ９７５の焦点となる位置には本発明の一態様の撮像装置を備えることができる。
【０４１７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０４１８】
１２    撮像動作
１３    データ保持動作
１４    読み出し動作
２０    画素
２３    回路
２４    回路
２５    回路
２６    回路
３１    コンパレータ回路
３２    回路
３３    回路
３４    フリップフロップ回路
３５    フリップフロップ回路
３６    フリップフロップ回路
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４４    トランジスタ
４５    トランジスタ
４６    トランジスタ
５１    インバータ回路
５２    インバータ回路
５３    インバータ回路
５４    インバータ回路
５５    インバータ回路
５６    セレクタ回路
５７    セレクタ回路
５８    セレクタ回路
５９    セレクタ回路
６１    配線
６２    配線
６３    配線
６４    配線
６５    配線
６６    配線
６７    配線
６８    配線
６９    配線
７１    配線
７２    配線
７３    配線
７４    配線
７５    配線
７６    配線
８０    絶縁層
８１    導電体
８２    絶縁層
８２ａ    絶縁層
８２ｂ    絶縁層
８３    絶縁層
８７    配線
８７ａ    導電層
８７ｂ    導電層
８８    配線
９０    配線
９１    配線
９２    配線
９３    配線
９４    配線
９５    配線
９６    配線
９７    配線
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１５    基板
１２０    絶縁層
１３０    酸化物半導体層
１３０ａ    酸化物半導体層
１３０ｂ    酸化物半導体層
１３０ｃ    酸化物半導体層
１４０    導電層
１４１    導電層
１４２    導電層
１５０    導電層
１５１    導電層
１５２    導電層
１６０    絶縁層
１７０    導電層
１７１    導電層
１７２    導電層
１７３    導電層
１７５    絶縁層
１８０    絶縁層
１９０    絶縁層
２３１    領域
２３２    領域
２３３    領域
３３１    領域
３３２    領域
３３３    領域
３３４    領域
３３５    領域
５６１    光電変換層
５６２    透光性導電層
５６３    半導体層
５６４    半導体層
５６５    半導体層
５６６    電極
５６６ａ    導電層
５６６ｂ    導電層
５６７    隔壁
６００    シリコン基板
６１０    トランジスタ
６２０    トランジスタ
６５０    活性層
６６０    シリコン基板
８１０    パッケージ基板
８１１    パッケージ基板
８２０    カバーガラス
８２１    レンズカバー
８３０    接着剤
８３５    レンズ
８４０    バンプ
８４１    ランド
８５０    イメージセンサチップ
８５１    イメージセンサチップ
８６０    電極パッド
８６１    電極パッド
８７０    ワイヤ
８７１    ワイヤ
８８０    スルーホール
８８５    ランド
８９０    ＩＣチップ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイク
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９０９    カメラ
９１１    筐体
９１２    表示部
９１９    カメラ
９３１    筐体
９３２    表示部
９３３    リストバンド
９３５    ボタン
９３６    竜頭
９３９    カメラ
９５１    筐体
９５２    レンズ
９５３    支持部
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    レンズ
９６７    発光部
９７１    筐体
９７２    筐体
９７３    表示部
９７４    操作キー
９７５    レンズ
９７６    接続部
１１００    層
１２００    層
１４００    層
１５００    回折格子
１６００    層
２５００    絶縁層
２５１０    遮光層
２５２０    有機樹脂層
２５３０    カラーフィルタ
２５３０ａ    カラーフィルタ
２５３０ｂ    カラーフィルタ
２５３０ｃ    カラーフィルタ
２５４０    マイクロレンズアレイ
２５５０    光学変換層
２５６０    絶縁層
【図１】
0006749781.tif 000003
【図２】
0006749781.tif 000004
【図３】
0006749781.tif 000005
【図４】
0006749781.tif 000006
【図５】
0006749781.tif 000007
【図６】
0006749781.tif 000008
【図７】
0006749781.tif 000009
【図８】
0006749781.tif 000010
【図９】
0006749781.tif 000011
【図１０】
0006749781.tif 000012
【図１１】
0006749781.tif 000013
【図１２】
0006749781.tif 000014
【図１３】
0006749781.tif 000015
【図１４】
0006749781.tif 000016
【図１５】
0006749781.tif 000017
【図１６】
0006749781.tif 000018
【図１７】
0006749781.tif 000019
【図１８】
0006749781.tif 000020
【図１９】
0006749781.tif 000021
【図２０】
0006749781.tif 000022
【図２１】
0006749781.tif 000023
【図２２】
0006749781.tif 000024
【図２３】
0006749781.tif 000025
【図２４】
0006749781.tif 000026
【図２５】
0006749781.tif 000027
【図２６】
0006749781.tif 000028
【図２７】
0006749781.tif 000029
【図２８】
0006749781.tif 000030
【図２９】
0006749781.tif 000031
【図３０】
0006749781.tif 000032
【図３１】
0006749781.tif 000033
【図３２】
0006749781.tif 000034
【図３３】
0006749781.tif 000035
【図３４】
0006749781.tif 000036
【図３５】
0006749781.tif 000037
【図３６】
0006749781.tif 000038
【図３７】
0006749781.tif 000039
【図３８】
0006749781.tif 000040
【図３９】
0006749781.tif 000041
【図４０】
0006749781.tif 000042
【図４１】
0006749781.tif 000043
【図４２】
0006749781.tif 000044
【図４３】
0006749781.tif 000045
【図４４】
0006749781.tif 000046