(57)【特許請求の範囲】
【請求項１】
コランダム型の結晶構造を有する基板と、
前記基板の表面の第１の領域に設けられたシリコン層と、
前記基板の表面の前記第１の領域に隣接する第２の領域に設けられたコランダム型の結晶構造を有する酸化物半導体層と、
前記第１の領域において、前記酸化物半導体層を構成する酸化物半導体と同一の酸化物半導体が前記基板上に堆積したダミー部と、
を含む半導体装置。
【請求項２】
前記基板はサファイヤ基板であり、
前記酸化物半導体層は、酸化ガリウムを含む
請求項１に記載の半導体装置。
【請求項３】
前記シリコン層と前記酸化物半導体層とは、絶縁体を介して接している
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記シリコン層に形成されたシリコンデバイスと、
前記酸化物半導体層に形成された酸化物半導体デバイスと、
前記シリコンデバイスと前記酸化物半導体デバイスとを接続する配線と、を
を含む
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコンデバイスは、前記酸化物半導体デバイスを制御する制御回路を構成する
請求項４に記載の半導体装置。
【請求項６】
前記酸化物半導体デバイスは、前記酸化物半導体層との間でショットキー接合を形成するゲートを含む電界効果トランジスタである
請求項４または請求項５に記載の半導体装置。
【請求項７】
前記酸化物半導体デバイスは、絶縁膜を間に挟んで前記酸化物半導体層の表面に設けられたゲートを含む電界効果トランジスタである
請求項４または請求項５に記載の半導体装置。
【請求項８】
前記シリコン層に設けられた複数のシリコンデバイスを含み、
前記シリコンデバイス同士の間の領域に前記ダミー部が設けられている
請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記シリコン層に形成された第１の受光素子と、
前記酸化物半導体層に形成された第２の受光素子と、
を含む
請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項１０】
前記シリコン層に形成され且つ前記第１の受光素子によって生成された光電流および前記第２の受光素子によって生成された光電流を検出する検出回路を更に含む
請求項９に記載の半導体装置。
【請求項１１】
コランダム型の結晶構造を有する基板の表面に設けられたシリコン層の第１の領域にシリコンデバイスを形成する工程と、
前記シリコン層の前記第１の領域に隣接する第２の領域を除去して前記基板の表面を部分的に露出させる工程と、
前記基板の露出部分にコランダム型の結晶構造を有する酸化物半導体層を形成する工程と、
前記酸化物半導体層に酸化物半導体デバイスを形成する工程と、
前記酸化物半導体層を形成する前に、前記シリコン層の前記第１の領域内に前記基板の表面を部分的に露出させた露出部を形成する工程と、
前記基板の露出部に前記酸化物半導体層を構成する酸化物半導体と同一の酸化物半導体を堆積してダミー部を形成する工程と、
を含む
半導体装置の製造方法。
【請求項１２】
前記シリコンデバイスと前記酸化物半導体デバイスとを配線で接続する工程をさらに含む
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記酸化物半導体層を形成する前に、前記シリコン層を覆う少なくとも１層からなる膜を形成する工程と、
前記酸化物半導体層を形成した後に、前記膜を除去する工程と、
を含む請求項１１または請求項１２に記載の製造方法。
【請求項１４】
前記膜は、ストッパー膜および犠牲膜を含んで構成され、
前記膜を除去する工程は、前記犠牲膜をエッチングする第１のエッチング工程と、前記ストッパー膜をエッチングする第２の工程とを含み、
前記ストッパー膜は、前記犠牲膜のエッチングに用いられるエッチャントに対するエッチングレートが前記犠牲膜よりも低い
請求項１３に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
耐圧の異なる複数の半導体素子を単一の半導体基板に形成する技術が知られている。例えば、特許文献１には、第１の電位を基準電位として動作する低電位基準回路部を構成する低電圧素子と、第１の電位よりも高電位である第２の電位を基準電位として動作する高電位基準回路部を構成する高電圧素子とを、ＳＯＩ（Silicon on insulator）基板の活性層に混載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３８７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリコンで構成されるＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワーデバイスは電気エネルギー変換効率は向上してきているものの、今後、サイズの縮小も含めて大幅な改善が極めて困難となっている。また、シリコンで構成されるパワーデバイスと制御回路とを１チップに収容した従来のパワーモジュールにおいては、チップ内におけるパワーデバイスの面積占有率が６〜９割と高く、チップサイズの縮小によるコストダウンが困難となっている。
【０００５】
近年、シリコンの性能限界を上回るＳｉＣやＧａＮ等のワイドバンドギャップ材料を用いたパワーデバイスも開発され、飛躍的な性能改善が進んでいる。これらのワイドバンドギャップ材料で構成されるパワーデバイスのオン抵抗は、シリコンで構成されるパワーデバイスのオン抵抗よりも低く、パワーデバイスをワイドバンドギャップ材料で構成することでチップサイズを大幅に縮小することが可能である。しかしながら、ＳｉＣやＧａＮ等のワイドバンドギャップ材料を用いたパワーデバイスは、いわゆるディスクリート型デバイスであり、パワーデバイスと制御回路とを１チップ内に混載する技術は確立されていない。ワイドバンドギャップ材料で構成されるディスクリートのパワーデバイスと、シリコンで構成される制御回路とを、別々のチップで構成することも考えられるが、この場合、装置の小型化ができず、部品点数が増え製造工程や管理が複雑になる。
【０００６】
本発明は、上記の点に鑑みてなされたものであり、従来よりもサイズの縮小を可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、コランダム型の結晶構造を有する基板と、前記基板の表面の第１の領域に設けられたシリコン層と、前記基板の表面の前記第１の領域に隣接する第２の領域に設けられたコランダム型の結晶構造を有する酸化物半導体層と、前記第１の領域において、前記酸化物半導体層を構成する酸化物半導体と同一の酸化物半導体が前記基板上に堆積したダミー部と、を含む。
【０００８】
本発明に係る半導体装置の製造方法は、コランダム型の結晶構造を有する基板の表面に設けられたシリコン層の第１の領域にシリコンデバイスを形成する工程と、前記シリコン層の前記第１の領域に隣接する第２の領域を除去して前記基板の表面を部分的に露出させる工程と、前記基板の露出部分にコランダム型の結晶構造を有する酸化物半導体層を形成する工程と、前記酸化物半導体層に酸化物半導体デバイスを形成する工程と、前記基板の露出部に前記酸化物半導体層を構成する酸化物半導体と同一の酸化物半導体が堆積してダミー部を形成する工程と、を含む。
【発明の効果】
【０００９】
本発明によれば、従来よりもサイズの縮小を可能とする半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施形態に係るシリコン層に形成されるシリコンデバイスの具体例を示す断面図である
【図３Ａ】本発明の実施形態に係る酸化物半導体層に形成される酸化物半導体デバイスの具体例を示す断面図である。
【図３Ｂ】本発明の実施形態に係る酸化物半導体層に形成される酸化物半導体デバイスの具体例を示す断面図である。
【図３Ｃ】本発明の実施形態に係る酸化物半導体層に形成される酸化物半導体デバイスの具体例を示す断面図である。
【図４】本発明の実施形態に係る半導体装置を含んで構成されるシステムの一例を示す図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す工程フロー図である。
【図６Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｅ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｆ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｇ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｈ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｉ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｊ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｋ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｌ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｍ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｎ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｏ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｐ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｑ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｒ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｓ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｅ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｆ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｇ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７Ｈ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｂ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｃ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｄ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態に係る露出部の配置の一例を示す平面図である。
【図１１Ａ】本発明の他の実施形態に係る半導体装置の構成を示す平面図である。
【図１１Ｂ】本発明の他の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１２】
[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置１の構成を示す断面図である。半導体装置１は、サファイヤ基板１０上の第１の領域Ｒ１に設けられたシリコン層２０と、サファイヤ基板１０上の第１の領域Ｒ１に隣接する第２の領域Ｒ２に設けられた酸化物半導体層３０とを有する。シリコン層２０は、主としてシリコンで構成されており、酸化物半導体層３０は、主として酸化物半導体で構成されている。
【００１３】
酸化物半導体層３０を構成する酸化物半導体の例としては、酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）が挙げられる。また、酸化ガリウム（Ｇａ２Ｏ３）にインジウム（Ｉｎ）またはアルミニウム（Ａｌ）を添加した材料、酸化インジウム（Ｉｎ２Ｏ３）にガリウム（Ｇａ）またはアルミニウム（Ａｌ）を添加した材料、酸化アルミニウム（Ａｌ２Ｏ３）にガリウム（Ｇａ）またはインジウム（Ｉｎ）を添加した材料を用いることも可能である。本実施形態に係る半導体装置１において、酸化物半導体層３０の構成材料の典型例は、酸化ガリウム（Ｇａ２Ｏ３）である。
【００１４】
サファイヤ基板１０および酸化物半導体層３０は、共にコランダム型の結晶構造を有する。コランダム型の結晶構造は、Ａ２Ｂ３型イオン結晶がもつ代表的な構造であり、酸素原子の六方最密充填構造を基礎として、酸素原子の間にある八面体配位の孔の３分の２に金属原子が入った形をしており、３分の１は空孔となっている。サファイヤ基板１０および酸化物半導体層３０が同一の結晶構造を有することで、ミストＣＶＤ（Chemical Vapor Deposition）法等の結晶成長による成膜方法を用いて酸化物半導体層３０をサファイヤ基板１０上に形成することが可能となる。
【００１５】
シリコン層２０と酸化物半導体層３０とはこれらの間に設けられたシリコン酸化物（ＳｉＯ２）等の絶縁体によって構成される絶縁分離膜４０によって絶縁分離されている。酸化物半導体層３０には酸化物半導体を含んで構成される酸化物半導体デバイス３００が設けられている。酸化物半導体デバイス３００は、例えば、パワートランジスタ等のパワーデバイスであってもよい。一方、シリコン層２０には、シリコンを含んで構成されるシリコンデバイス２００が設けられている。シリコンデバイス２００は、例えば、酸化物半導体デバイス３００を制御する制御回路を構成するトランジスタ、抵抗素子、キャパシタ等の回路素子であってもよい。
【００１６】
半導体装置１は、シリコンデバイス２００に接続された配線５１および酸化物半導体デバイス３００に接続された配線５２が設けられた配線層５０を有する。配線層５０は、シリコンデバイス２００および酸化物半導体デバイス３００を覆う絶縁膜６０上に形成されている。配線層５０は、複数の層に亘って形成される多層配線構造を有していてもよい。配線５１は、絶縁膜６０を貫通してシリコンデバイス２００に達するビア５４によってシリコンデバイス２００に接続されている。配線５２は、絶縁膜６０を貫通して酸化物半導体デバイス３００に達するビア５５によって酸化物半導体デバイス３００に接続されている。配線５１と配線５２とを接続することで、シリコンデバイス２００と酸化物半導体デバイス３００とを電気的に接続することが可能である。従って、例えば、シリコンデバイス２００による制御回路によって酸化物半導体デバイス３００の動作を制御することも可能である。また、酸化物半導体デバイス３００をパワーデバイスとして構成した場合には、パワーデバイスおよびこれを制御する制御回路を含むパワーモジュールを１チップで構成することも可能である。
【００１７】
図２は、サファイヤ基板１０上の第１の領域Ｒ１において、シリコン層２０に形成されるシリコンデバイスの具体例を示す断面図である。サファイヤ基板１０は、厚さ６００μｍ程度のｃ面サファイヤ基板である。サファイヤ基板の表面には、＜１００＞方位の単結晶シリコンで構成される厚さ１５０ｎｍ程度のシリコン層２０が設けられている。なお、サファイヤ基板１０とシリコン層２０との間には、これらの間の格子不整合を緩和するためのバッファー層として機能するシリコン酸化膜（ＳｉＯ２膜）が設けられていてもよい。図２には、シリコンデバイスの一例として、ＣＭＯＳ回路を構成するｎチャネル型のＭＯＳＦＥＴ２００ｎおよびｐチャネル型のＭＯＳＦＥＴ２００ｐが例示されている。
【００１８】
ｎチャネル型のＭＯＳＦＥＴ２００ｎは、キャリア濃度が１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３程度であるｐ型のボディ部２０１ａと、ボディ部２０１ａ上にゲート絶縁膜２０２ａを介して形成されたゲート２０３ａを有する。ゲート絶縁膜２０２ａは、例えば、シリコン酸化物（ＳｉＯ２）で構成され、ゲート２０３ａは、例えば、ｎ型の不純物がドープされたポリシリコンで構成されている。ゲート２０３ａの側面は、シリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成されるサイドウォール２０４ａで覆われている。ボディ部２０１ａの表層部分にはゲート２０３ａを間に挟むようにｎ型のソース２０５ａおよびｎ型のドレイン２０５ｂが設けられている。ソース２０５ａおよびドレイン２０５ｂのキャリア濃度は、例えば１×１０２０／ｃｍ３程度である。ソース２０５ａに隣接してｎ型のＬＤＤ（Lightly Doped Drain）２０６ａが設けられ、ドレイン２０５ｂに隣接してｎ型のＬＤＤ２０６ｂが設けられている。ＬＤＤ２０６ａおよび２０６ｂのキャリア濃度は、ソース２０５ａおよびドレイン２０５ｂのキャリア濃度よりも低く、サイドウォール２０４ａの直下に配置されている。
【００１９】
ｐチャネル型のＭＯＳＦＥＴ２００ｐは、キャリア濃度がｐ型のボディ部２０１ａよりも若干高いｎ型のボディ部２０１ｂと、ボディ部２０１ｂ上にゲート絶縁膜２０２ｂを介して形成されたゲート２０３ｂを有する。ゲート絶縁膜２０２ｂは、例えば、シリコン酸化物（ＳｉＯ２）で構成され、ゲート２０３ｂは、例えば、ｎ型の不純物がドープされたポリシリコンで構成されている。ゲート２０３ｂの側面は、シリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成されるサイドウォール２０４ｂで覆われている。ボディ部２０１ｂの表層部分にはゲート２０３ｂを間に挟むようにｐ型のソース２０５ｃおよびｐ型のドレイン２０５ｄが設けられている。ソース２０５ｃに隣接してｐ型のＬＤＤ２０６ｃが設けられ、ドレイン２０５ｄに隣接してｐ型のＬＤＤ２０６ｄが設けられている。ＬＤＤ２０６ｃおよび２０６ｄのキャリア濃度は、それぞれ、ソース２０５ｃおよびドレイン２０５ｄのキャリア濃度よりも低く、サイドウォール２０４ｂの直下に配置されている。
【００２０】
ｎチャネル型のＭＯＳＦＥＴ２００ｎおよびｐチャネルの型ＭＯＳＦＥＴ２００ｐは、絶縁分離膜４０によって隣接する他の素子から絶縁分離されている。ｎチャネル型のＭＯＳＦＥＴ２００ｎおよびｐチャネル型のＭＯＳＦＥＴ２００ｐは、シリコン酸化物（ＳｉＯ２）等の絶縁体で構成される絶縁膜２０８で覆われている。図２において図示されていないが、ｎチャネル型のＭＯＳＦＥＴ２００ｎのゲート２０３ａ、ソース２０５ａ、ドレイン２０５ｂおよびｐチャネル型のＭＯＳＦＥＴ２００ｐのゲート２０３ｂ、ソース２０５ｃ、ドレイン２０５ｄには、それぞれ配線が接続される。
【００２１】
サファイヤ基板１０上の第１の領域Ｒ１において、シリコン層２０に形成されるシリコンデバイスの他の例として、ＰＮＰトランジスタおよびＮＰＮトランジスタ等の横型のバイポーラトランジスタやダイオード等の能動素子、並びに抵抗素子やキャパシタ等の受動素子が挙げられる。ダイオードとして、キャリア濃度が高い領域および低い領域を利用したＮ＋／Ｐダイオード、Ｎ／Ｐ＋ダイオード、Ｎ／ＰダイオードおよびＮ＋／Ｐ＋ツェナーダイオードを形成することができる。抵抗素子として、Ｎ＋抵抗、Ｐ＋抵抗、Ｎウェル抵抗、Ｐウェル抵抗を形成することができる。また、抵抗素子として、ポリシリコンに高ドーズ量にて不純物を注入して形成されるシート抵抗値が比較的小さいＬＲ抵抗、ポリシリコンに低ドーズ量にて不純物を注入して形成されるシート抵抗値が比較的大きいＨＲ抵抗を形成することができる。キャパシタとしてＮＭＯＳキャパシタ、ＰＭＯＳキャパシタを形成することができる。
【００２２】
このように、サファイヤ基板１０上の第１の領域Ｒ１に設けられるシリコン層２０にはシリコンデバイスとして様々な種類の能動素子および受動素子を形成することが可能であり、これらを組み合わせてロジック回路およびアナログ回路を含む集積回路を構成することも可能である。シリコン層２０には、典型的には低耐圧（〜５Ｖ）の回路素子を形成することが想定されるが、中耐圧(７Ｖ〜３０Ｖ)の回路素子が必要となる場合は、各領域の不純物濃度、寸法を調整すればよい。この場合、必要に応じて専用のフォトリソグラフィ工程およびイオン注入工程を追加で導入してもよい。
【００２３】
図３Ａは、サファイヤ基板１０上の第２の領域Ｒ２において、酸化物半導体層３０に形成される酸化物半導体デバイスの具体例を示す断面図である。図３Ａには、酸化物半導体デバイスの一例としてｎチャネル型のＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）３００ａが例示されている。
【００２４】
ＭＥＳＦＥＴ３００ａは、酸化物半導体層３０に形成されたボディ部３０１を有する。ボディ部３０１は、例えば、ｎ型の不純物であるスズ（Ｓｎ）が１×１０１７／ｃｍ３程度の濃度でドープされたコランダム構造の酸化ガリウム半導体の単結晶で構成されている。ボディ部３０１の表面にはシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される厚さ２００ｎｍ程度の絶縁膜３０２が設けられている。絶縁膜３０２は、開口を形成するようにパターニングされ、この開口には、ＡｇＯｘ等の導電体で構成されるゲート３０３が埋め込まれている。ゲート３０３は、ボディ部３０１に接触し、ゲート３０３とボディ部３０１との間にショットキー接合が形成されている。ゲート３０３の表面は、シリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成される絶縁膜３０４で覆われている。絶縁膜３０２、ゲート３０３および絶縁膜３０４からなる積層体の側面は、シリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成されるサイドウォール３０５で覆われている。ボディ部３０１の表面にはゲート３０３を間に挟むように、ソース３０６ａおよびドレイン３０６ｂが設けられている。ソース３０６ａおよびドレイン３０６ｂは、酸化物半導体層３０との間でオーミック接合を形成し得るチタン（Ｔｉ）等の金属材料で構成されている。
【００２５】
絶縁膜３０４で覆われたゲート３０３、ソース３０６ａおよびドレイン３０６ｂは、シリコン酸化物（ＳｉＯ２）等の絶縁体で構成される絶縁膜６０で覆われている。絶縁膜６０上に形成される配線層５０には、ビア３０９ａを介してソース３０６ａに接続されたソース配線３１０ａ、ビア３０９ｂを介してドレイン３０６ｂに接続されたドレイン配線３１０ｂ、ビア３０９ｃを介してゲート３０３に接続されたゲート配線３１０ｃが形成されている。ソース配線３１０ａ、ドレイン配線３１０ｂおよびゲート配線３１０ｃは、例えばアルミニウム（Ａｌ）またはアルミ合金等の導電体で構成されている。ビア３０９ａ、３０９ｂおよび３０９ｃは、例えば、絶縁膜６０に形成されたコンタクトホールの内部をチタン（Ｔｉ）およびタングステン（Ｗ）の積層膜で埋め込むことにより形成される。
【００２６】
ＭＥＳＦＥＴ３００ａは、ノーマリーオン型のデバイスであり、ゲート３０３への電圧印加によってボディ部３０１に形成される空乏領域の大きさを変化させることによりソース３０６ａとドレイン３０６ｂとの間に流れる電流の大きさを制御することができる。ＭＥＳＦＥＴ３００ａはＭＯＳＦＥＴと比較してゲート入力インピーダンスが低く、ゲートリーク電流が大きいが、高速動作特性が良好である。
【００２７】
図３Ｂは、サファイヤ基板１０上の第２の領域Ｒ２において、酸化物半導体層３０に形成される酸化物半導体デバイスの他の例を示す断面図である。図３Ｂには、酸化物半導体デバイスの他の例として、ＳＢＤ（Schottky Barrier Diode）３００ｂが例示されている。ＳＢＤ３００ｂは、図３Ａに示すＭＥＳＦＥＴ３００ａのゲート３０３とボディ部３０１との間に形成されるショットキー接合を利用するものであり、ゲート３０３をアノード、ソース３０６ａまたはドレイン３０６ｂをカソードとして用いることができる。
【００２８】
図３Ｃは、サファイヤ基板１０上の第２の領域Ｒ２において、酸化物半導体層３０に形成される酸化物半導体デバイスの他の例を示す断面図である。図３Ｂには、酸化物半導体デバイスの他の例として、ＭＯＳＦＥＴ３００ｃが例示されている。
【００２９】
ＭＯＳＦＥＴ３００ｃは、酸化物半導体層３０に形成されたボディ部３１１を有する。ボディ部３１１は、例えば、ｎ型の不純物であるスズ（Ｓｎ）が１×１０１５／ｃｍ３以下のキャリア濃度を有するコランダム構造の酸化ガリウム半導体の単結晶で構成されている。ボディ部３０１の表面にはＡｌ２Ｏ３等の絶縁体で構成されるゲート絶縁膜３１２を介してＡｇＯｘ等の導電体で構成されるゲート３１３が設けられている。
【００３０】
ゲート３１３の表面は、シリコン酸化物（ＳｉＯ２）等の絶縁体で構成される絶縁膜３１４で覆われている。ゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体の側面は、シリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成されるサイドウォール３１５で覆われている。ボディ部３１１の表面にはゲート３１３を間に挟むように、ソース３１６ａおよびドレイン３１６ｂが設けられている。ソース３１６ａおよびドレイン３１６ｂは、酸化物半導体層３０との間でオーミック接合を形成し得るＴｉ等の金属材料で構成されている。
【００３１】
絶縁膜３１４で覆われたゲート３１３、ソース３１６ａおよびドレイン３１６ｂは、シリコン酸化物（ＳｉＯ２）等の絶縁体で構成される絶縁膜６０で覆われている。絶縁膜６０上に形成された配線層５０には、ビア３１９ａを介してソース３１６ａに接続されたソース配線３２０ａ、ビア３１９ｂを介してドレイン３１６ｂに接続されたドレイン配線３２０ｂ、ビア３１９ｃを介してゲート３１３に接続されたゲート配線３２０ｃが形成されている。ソース配線３２０ａ、ドレイン配線３２０ｂおよびゲート配線３２０ｃは、例えばアルミニウム（Ａｌ）またはアルミ合金等の導電体で構成されている。ビア３１９ａ、３１９ｂおよび３１９ｃは、例えば、絶縁膜６０に形成されたコンタクトホールの内部をチタン（Ｔｉ）およびタングステン（Ｗ）の積層膜で埋め込むことにより形成される。
【００３２】
ＭＯＳＦＥＴ３００ｃは、ゲート３１３への電圧印加によってソース３１６ａとドレイン３１６ｂとの間に電流経路が形成され、オン状態となる。ＭＯＳＦＥＴ３００ｃはＭＥＳＦＥＴと比較してゲート入力インピーダンスが高く、ゲートリーク電流が小さい。
【００３３】
ＭＯＳＦＥＴ３００ｃのゲート絶縁膜３１２を削除してゲート３１３とボディ部３１１とを接触させ、ゲート３１３とボディ部３１１との間にショットキー接合を形成することで、ゲート３１３をアノード、ソース３１６ａまたはドレイン３１６ｂをカソードとするＳＢＤを構成することも可能である。この場合、ゲート３１３をＡｕまたはＡｕＰｔで構成することが好ましい。
【００３４】
以上、酸化物半導体層３０に形成される酸化物半導体デバイスの具体例を個別に示したが、酸化物半導体層３０に複数の酸化物半導体デバイスを形成してもよく、複数の酸化物半導体デバイスを配線層５０に形成された配線によって接続してもよい。
【００３５】
図４は、本発明の実施形態に係る半導体装置１を含んで構成されるシステムの一例を示す図である。図４には、半導体装置１を含んで構成されるシステムの一例として、降圧型のＤＣ−ＤＣコンバータ４００が例示されている。ＤＣ−ＤＣコンバータ４００は、半導体装置１、インダクタＬおよびキャパシタＣを含んで構成されている。ＤＣ−ＤＣコンバータ４００は、入力端子ＩＮに入力された直流電圧を所定の電圧レベルにまで降下させ、これを出力端子ＯＵＴから出力する。
【００３６】
半導体装置１は、シリコン層２０に形成されたシリコンデバイスによって構成される制御回路２２０と、酸化物半導体層３０に形成された酸化物半導体デバイスとしてのパワートランジスタ３３０およびダイオード３４０と、を備えている。パワートランジスタ３３０として、図３Ａに示すＭＥＳＦＥＴ３００ａまたは図３Ｃに示すＭＯＳＦＥＴ３００ｃを適用することができる。また、ダイオード３４０として、図３Ｂに示すＳＢＤ３００ｂを適用することができる。制御回路２２０、パワートランジスタ３３０およびダイオード３４０は、配線層５０（図１参照）に形成される配線によって相互に接続される。
【００３７】
制御回路２２０は、パワートランジスタ３３０のゲートにＰＷＭ（Pulse Width Modulation）信号を供給することでパワートランジスタ３３０のオンオフを制御する。出力端子ＯＵＴから出力される出力電圧は、ＰＷＭ信号のデューティサイクルによって調整される。ダイオード３４０は、パワートランジスタ３３０のオフ時にインダクタＬに流れる電流の経路を形成する。
【００３８】
本実施形態に係る半導体装置１によれば、図４に例示するように、酸化物半導体層３０に形成されたパワーデバイスとシリコン層２０に形成された制御回路とを含むパワーモジュールを１チップで構成することが可能である。図４には、半導体装置１を用いてＤＣ−ＤＣコンバータを構成する場合を例示したが、例えば、半導体装置１を用いてモータドライバーやＬＥＤドライバーを構成することも可能である。
【００３９】
以下に本発明の実施形態に係る半導体装置１の製造方法について説明する。はじめに、本発明の実施形態に係る半導体装置１の製造方法の大まかな流れを図５に示す工程フロー図を参照しつつ説明する。
【００４０】
ステップＳ１において、表面にシリコン層が設けられたサファイヤ基板を用意する。ステップＳ２において、シリコン層の第１の領域に、例えば図２に示されるようなＣＭＯＳ回路等のシリコンデバイスを形成する。ステップＳ３において、シリコン層の第１の領域に隣接する第２の領域を除去してサファイヤ基板の表面を部分的に露出させる。ステップＳ４において、サファイヤ基板の露出部分に酸化物半導体層を形成する。ステップＳ５において、酸化物半導体層に、例えば図３Ａ〜図３Ｃに示されるような酸化物半導体デバイスを形成する。ステップＳ６において、シリコンデバイスおよび酸化物半導体デバイスにそれぞれ接続される配線を形成する。
【００４１】
以下、半導体装置１の製造方法の具体例を図６Ａ〜図６Ｓを参照しつつ説明する。以下の説明では、シリコン層にｎチャネル型のＭＯＳＦＥＴを形成し、酸化物半導体層にｎチャネル型のＭＩＳＦＥＴを形成する場合を例示する。
【００４２】
はじめに、ｃ面方位を有する厚さ６００μｍ程度のサファイヤ基板１０上にシリコン単結晶で構成される厚さ１５０ｎｍ程度のシリコン層２０が形成されたＳＯＳ（Silicon on Sapphire）基板を用意する（図６Ａ）。シリコン層２０は、ｐ型の導電型を有し、キャリア濃度は、１×１０１５／ｃｍ３〜１×１０１６／ｃｍ３程度である。サファイヤ基板１０とシリコン層２０との間には、シリコン酸化物（ＳｉＯ２）で構成される厚さ５０ｎｍ程度のバッファー層（図示せず）が介在している。本実施形態では、このＳＯＳ基板をスターティングマテリアルとする。なお、ＳＯＳ基板は、公知のウエハ貼り合わせ技術および研磨技術、スマートカット技術等を用いて作製することが可能である。
【００４３】
次に、公知のＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、シリコン層２０の所定位置にシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される絶縁分離膜４０を形成する（図６Ｂ）。絶縁分離膜４０は、サファイヤ基板１０上の第１の領域Ｒ１においてシリコンデバイス間の絶縁分離を行う領域および酸化物半導体層が形成されるサファイヤ基板１０上の第２の領域Ｒ２に形成される。ＬＯＣＯＳ法は、シリコン層２０の表面にパッド熱酸化膜とシリコン窒化膜を積層し、フォトリソグラフィ技術およびエッチング技術を用いてシリコン窒化膜をパターニングし、パッド熱酸化膜の露出部分において、シリコン領域を選択的に熱酸化する方法である。
【００４４】
次に、シリコン層２０の表面を熱酸化することにより厚さ１５ｎｍ程度のゲート絶縁膜２０２を形成する。次に、必要に応じてシリコン層２０表面のキャリア濃度を調整するためのイオン注入を行い、ＭＯＳＦＥＴのスレッショルド電圧Ｖｔを調整する。続いて、公知のＣＶＤ法を用いて、シリコン層２０および絶縁分離膜４０の表面全体を覆う厚さ２００ｎｍ程度のポリシリコン膜２０３Ａを形成する（図６Ｃ）。
【００４５】
その後、公知のイオン注入技術を用いて、ポリシリコン膜２０３Ａの全面に低ドーズ量にてリンを注入する。続いて、フォトリソグラフィ技術を用いて、ポリシリコン膜２０３Ａ上にレジストパターンを形成し、これをマスクとしてポリシリコン膜２０３Ａに高ドーズ量にてリンまたはヒ素を注入する。これらの処理により、ポリシリコン膜２０３Ａにシート抵抗値１００Ω／□程度の低抵抗領域およびシート抵抗値２０００Ω／□程度の高抵抗領域が形成される。
【００４６】
次に、公知のフォトリソグラフィ技術およびエッチング技術により、ポリシリコン膜２０３Ａをパターニングして、ポリシリコン膜２０３Ａの低抵抗領域からなるゲート２０３ａを形成する（図６Ｄ）。また、ポリシリコン膜２０３Ａの低抵抗領域および高抵抗領域は、適宜抵抗素子として使用される。
【００４７】
次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いてシリコン層２０の表層部分に低ドーズ量にてヒ素を注入してＬＤＤ２０６ａ、２０６ｂを形成する。次に、公知のＣＶＤ法を用いて、シリコン層２０および絶縁分離膜４０の表面全体を覆う厚さ１００ｎｍ程度のシリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成される絶縁膜を形成し、公知の異方性エッチング技術を用いてこの絶縁膜をエッチバックすることで、ゲート２０３ａの側面を覆うサイドウォール２０４ａを形成する。次に、公知のフォトリソグラフィ技術およびイオン注入技術を用いて、シリコン層２０の表層部分に高ドーズ量にてヒ素を注入して、ソース２０５ａおよびドレイン２０５ｂを形成する。このイオン注入においては、ゲート２０３ａおよびサイドウォール２０４ａがマスクの一部として機能することで、ソース２０５ａおよびドレイン２０５ｂは、ゲート２０３ａおよびＬＤＤ２０６ａ、２０６ｂに対して自己整合的に形成される（図６Ｅ）。
【００４８】
次に、公知のＣＶＤ法を用いて、シリコン層２０、絶縁分離膜４０およびゲート２０３ａを全体的に覆うようにシリコン酸化物（ＳｉＯ２）等の絶縁体からなる厚さ１５０ｎｍ程度の第１の絶縁膜２０８を形成する（図６Ｆ）。
【００４９】
以上の各工程を経ることにより、サファイヤ基板１０上のシリコン層２０にシリコンデバイスが形成される。なお、結晶層の活性化や欠陥回復、不純物プロファイルの最適化を行うための熱処理工程を適宜追加してもよい。また、上記の説明では、シリコンデバイスとしてｎチャネル型のＭＯＳＦＥＴを形成する場合を例示したが、シリコン層２０に形成されるシリコンデバイスとしてｐチャネル型のＭＯＳＦＥＴ、ＮＰＮトランジスタおよびＰＮＰトランジスタ等の他の能動素子並びに抵抗素子およびキャパシタ等の受動素子を形成することも可能である。
【００５０】
シリコン層２０にシリコンデバイスを形成した後、サファイヤ基板１０上に酸化物半導体層を形成する前に、第１の絶縁膜２０８上にストッパー膜５０１および犠牲膜５０２を形成する（図６Ｇ）。後述するように、酸化物半導体層は、サファイヤ基板１０の表面を部分的に露出させた後、酸化ガリウム（Ｇａ２Ｏ３）等の酸化物半導体の結晶を、サファイヤ基板１０の露出部分に成長させることにより形成される。このとき、シリコン層２０を覆う第１の絶縁膜２０８の表面にも酸化物半導体が堆積するおそれがある。第１の絶縁膜２０８の表面に酸化物半導体が堆積した場合には、後の工程において第１の絶縁膜２０８にコンタクトホールを形成する際に、開口不良が発生するおそれがあり、これによりシリコンデバイスの動作不良が引き起こされるおそれがある。本実施形態に係る製造方法では、ストッパー膜５０１および犠牲膜５０２を用いたリフトオフ法により、第１の絶縁膜２０８上への酸化物半導体の堆積を防止している。ストッパー膜５０１は、例えば、シリコン窒化物（Ｓｉ３Ｎ４）で構成され、犠牲膜５０２は、例えば、シリコン酸化物（ＳｉＯ２）で構成され、これらの膜は公知のＣＶＤ法を用いて形成される。
【００５１】
次に、公知のエッチング技術を用いて、サファイヤ基板１０上の第２の領域Ｒ２において、犠牲膜５０２、ストッパー膜５０１、第１の絶縁膜２０８および絶縁分離膜４０を除去して、サファイヤ基板１０の表面を部分的に露出させる（図６Ｈ）。
【００５２】
次に、公知のミストＣＶＤ法を用いて、サファイヤ基板１０の露出部分にコランダム型の酸化ガリウム単結晶で構成される酸化物半導体層３０を形成する（図６Ｉ）。ミストＣＶＤ法は、成膜材料の溶液を超音波振動等を用いてミスト状にし、このミストを酸素、窒素または空気等のキャリアガスを用いて反応炉内に導入し、熱分解反応および化学反応を生じさせることにより被成膜材料に薄膜を形成する手法である。シリコン層２０に形成されたシリコンデバイスの特性変動を抑制する観点から反応炉内の温度を５００℃以下とすることが好ましい。また、成膜材料にＳｎを不純物として添加することで、酸化物半導体層３０のキャリア濃度を１×１０１７／ｃｍ３程度とする。反応炉内において余剰となった酸化物半導体の成膜材料によってシリコン層２０（シリコンデバイス）を覆う犠牲膜５０２上にも酸化物半導体Ｘが堆積する。
【００５３】
次に、公知のエッチング技術を用いて犠牲膜５０２をその表面に堆積している酸化物半導体Ｘとともに除去する。シリコン酸化物（ＳｉＯ２）で構成される犠牲膜５０２をエッチングする際のエッチャントとして、例えばフッ化水素（ＨＦ）を用いることができる。シリコン窒化物（Ｓｉ３Ｎ４）で構成されるストッパー膜５０１は、フッ化水素に対するエッチングレートが犠牲膜５０２よりも十分に低いため、ストッパー膜５０１はエッチングされず、ストッパー膜５０１の下層の第１の絶縁膜２０８が保護される。続いて、公知のエッチング技術を用いてストッパー膜５０１を除去する。シリコン窒化物（Ｓｉ３Ｎ４）で構成されるストッパー膜５０１をエッチングする際のエッチャントとして、例えば熱リン酸（Ｈ３ＰＯ４）を用いることができる（図６Ｊ）。
【００５４】
次に、公知のＣＶＤ法を用いて、第１の絶縁膜２０８および酸化物半導体層３０の表面全体を覆うようにシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される厚さ５００ｎｍ程度の絶縁膜３０２Ａを形成する。なお、絶縁膜３０２ＡをミストＣＶＤ法によって形成されるＡｌ２Ｏ３で構成することも可能である（図６Ｋ）。
【００５５】
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、絶縁膜３０２Ａを部分的に除去して開口部３０２Ｂを形成し、開口部３０２Ｂにおいて酸化物半導体層３０の表面を露出させる（図６Ｌ）。開口部３０２Ｂの形成位置は、ＭＩＳＦＥＴのゲート形成位置に対応している。
【００５６】
次に、公知の蒸着法またはスパッタリング法を用いて、絶縁膜３０２Ａの表面全体を覆うようにＡｇＯＸ等の導電体で構成される厚さ４００ｎｍ程度の導電膜３０３Ａを形成する。導電膜３０３Ａは、絶縁膜３０２Ａの開口部３０２Ｂを埋め、開口部３０２Ｂの形成位置において酸化物半導体層３０と接触する。導電膜３０３Ａと酸化物半導体層３０との間でショットキー接合が形成される（図６Ｍ）。
【００５７】
続いて、公知のＣＶＤ法を用いて、導電膜３０３Ａの表面全体を覆うようにシリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成される絶縁膜３０４を形成し、これをパターニングすることで、ＭＩＳＦＥＴのゲート形成位置に絶縁膜３０４によるハードマスクを形成する（図６Ｎ）。なお、シリコン層２０に形成されたシリコンデバイスの特性変動を抑制する観点から絶縁膜３０４の成膜温度は５００℃以下であることが好ましい。
【００５８】
次に、絶縁膜３０４をマスクとして導電膜３０３Ａおよび絶縁膜３０２Ａを順次エッチングすることで、酸化物半導体層３０上に導電膜３０３Ａによるゲート３０３を形成する（図６Ｏ）。
【００５９】
次に、公知のＣＶＤ法により、サファイヤ基板１０の表面全体を覆う厚さ１５０ｎｍ程度のシリコン窒化物（Ｓｉ３Ｎ４）等の絶縁体で構成される絶縁膜を形成する。続いて、この絶縁膜を異方性エッチングにてエッチバックすることで、絶縁膜３０２Ａ、ゲート３０３および絶縁膜３０４からなる積層体の側面を覆うサイドウォール３０５を形成する（図６Ｐ）。
【００６０】
次に、公知のスパッタ法を用いて、酸化物半導体層３０の表面のゲート３０３を間に挟む位置に、酸化物半導体層３０との間でオーミック接合を形成し得るチタン（Ｔｉ）等の金属を堆積してソース３０６ａおよびドレイン３０６ｂを形成する（図６Ｑ）。
【００６１】
次に、公知のＣＶＤ法により、サファイヤ基板１０の表面全体にシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される厚さ１２００ｎｍ程度の第２の絶縁膜６０を形成する。続いて、公知のＣＭＰ技術を用いて第２の絶縁膜６０の表面を平坦化する。平坦化後の第３の絶縁膜６０の厚さは、例えば８００ｎｍ程度である。
【００６２】
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、第３の絶縁膜６０の表面からシリコン層２０に形成されたＭＯＳＦＥＴのソース２０５ａ、ドレイン２０５ｂおよびゲート２０３ａにそれぞれ達するコンタクトホールを形成するとともに第３の絶縁膜６０の表面から酸化物半導体層３０に形成されたＭＩＳＦＥＴのソース３０６ａ、ドレイン３０６ｂおよびゲート３０３にそれぞれ達するコンタクトホールを形成する。
【００６３】
次に、公知のＣＶＤ法を用いて、第３の絶縁膜６０の表面全体を覆うように厚さ５０ｎｍ程度のチタン（Ｔｉ）膜および厚さ１μｍ程度のタングステン（Ｗ）膜を順次形成する。これにより、先の工程で形成されたコンタクトホールの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはＣＭＰ技術を用いて、第３の絶縁膜６０上に堆積したチタン膜およびタングステン膜を除去する。これにより、シリコン層２０に形成されたＭＯＳＦＥＴのソース２０５ａ、ドレイン２０５ｂおよびゲート２０３ａにそれぞれ接続されたビア２０９ａ、２０９ｂ、２０９ｃが形成されるとともに酸化物半導体層３０に形成されたＭＩＳＦＥＴのソース３０６ａ、ドレイン３０６ｂおよびゲート３０３にそれぞれ接続されたビア３０９ａ、３０９ｂ、３０９ｃが形成される（図６Ｒ）。
【００６４】
次に、公知のスパッタ法を用いて、第２の絶縁膜６０の表面全体を覆うようにアルミニウム（Ａｌ）またはアルミ合金で構成される厚さ１μｍ程度の導電膜を形成する。続いて。公知のフォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、シリコン層２０に形成されたＭＯＳＦＥＴのソース配線２１０ａ、ドレイン配線２１０ｂおよびゲート配線２１０ｃが形成されるとともに酸化物半導体層３０に形成されたＭＩＳＦＥＴのソース配線３１０ａ、ドレイン配線３１０ｂおよびゲート配線３１０ｃが形成される（図６Ｓ）。これらの配線によって、シリコン層２０に形成されたシリコンデバイスと酸化物半導体層３０に形成された酸化物半導体デバイスとを電気的に接続してもよい。
【００６５】
以上の説明では、酸化物半導体層３０にＭＥＳＦＥＴを形成する場合を例示した。以下において、酸化物半導体層３０にＭＯＳＦＥＴを形成する場合について説明する。図７Ａ〜７Ｈは、酸化物半導体層３０にＭＯＳＦＥＴを形成する場合の製造方法の一例を示す断面図である。なお、図７Ａ〜図７Ｈにはシリコン層２０に形成されているシリコンデバイスの図示が省略されている。
【００６６】
シリコン層２０にシリコンデバイスを形成した後、ＭＥＳＦＥＴを形成する場合と同様、サファイヤ基板１０上の第２の領域Ｒ２においてサファイヤ基板１０の表面を露出させ、公知のミストＣＶＤ法を用いて、サファイヤ基板１０の露出部分にコランダム型の酸化ガリウム単結晶で構成される厚さ１５０ｎｍ以下の酸化物半導体層３０を形成する（図７Ａ）。
【００６７】
引き続き、ミストＣＶＤ法により酸化物半導体層３０の表面に酸化アルミニウム（Ａｌ２Ｏ３）等の絶縁体で構成されるゲート絶縁膜３１２を形成する（図７Ｂ）。なお、ゲート絶縁膜３１２を公知のＣＶＤ法を用いて形成されるシリコン酸化物（ＳｉＯ２）で構成してもよい。この場合、シリコン層２０に形成されたシリコンデバイスの特性変動を抑制する観点からシリコン酸化物（ＳｉＯ２）の成膜温度を５００℃以下に抑えることが好ましい。
【００６８】
次に、公知のフォトリソグラフィ技術を用いてゲート電極に対応する領域に開口部を設けたレジストマスクをゲート絶縁膜３１２上形成した後、公知の蒸着法によりゲート３１３の材料となる金（Ａｕ）等の導電体で構成される厚さ２５０ｎｍ程度の導電膜をレジストマスク上及びゲート絶縁膜３１２上に形成する。続いて、公知の低温ＣＶＤ法を用いてシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される厚さ１５０ｎｍ程度の絶縁膜３１４を上記導電膜上に形成する。次に、リフトオフ法を用いて絶縁膜３１４および導電膜をパターニングして酸化物半導体層３０上にゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体を形成する（図７Ｃ）。
【００６９】
次に、ゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体を覆うように、酸化物半導体層３０上に厚さ１５０ｎｍ程度のシリコン窒化膜を形成する。その後、公知の異方性エッチング技術を用いてこのシリコン窒化膜をエッチバックすることで、ゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体の側面を覆うサイドウォール３１５を形成する（図７Ｄ）。
【００７０】
次に、公知のスパッタ法を用いて、酸化物半導体層３０の表面のゲート３１３を間に挟む位置に、酸化物半導体層３０との間でオーミック接触を形成し得るチタン（Ｔｉ）等の金属を堆積してソース３１６ａおよびドレイン３１６ｂを形成する（図７Ｅ）。
【００７１】
次に、公知のＣＶＤ法により、シリコン層２０の形成領域および酸化物半導体層３０の形成領域を含むサファイヤ基板１０の表面全体にシリコン酸化物（ＳｉＯ２）等の絶縁体で構成される厚さ１２００ｎｍ程度の絶縁膜６０を形成する。続いて、公知のＣＭＰ技術を用いて絶縁膜６０の表面を平坦化する。平坦化後の絶縁膜６０の厚さは、例えば８００ｎｍ程度である（図７Ｆ）。
【００７２】
次に、公知のフォトリソグラフィ技術およびエッチング技術を用いて、ＭＯＳＦＥＴのソース３１６ａ、ドレイン３１６ｂおよびゲート３１３にそれぞれ達するコンタクトホールを形成する。次に、公知のＣＶＤ法を用いて、絶縁膜６０の表面全体を覆うように厚さ５０ｎｍ程度のチタン（Ｔｉ）膜および厚さ１μｍ程度のタングステン（Ｗ）膜を順次形成する。これにより、先の工程で形成されたコンタクトホールの各々は、チタン膜とタングステン膜からなる積層膜によって埋められる。次に、公知のエッチバック技術またはＣＭＰ技術を用いて、絶縁膜６０上に堆積したチタン膜およびタングステン膜を除去する。これにより、酸化物半導体層３０に形成されたＭＯＳＦＥＴのソース３１６ａ、ドレイン３１６ｂおよびゲート３１３にそれぞれ接続されたビア３１９ａ、３１９ｂおよび３１９ｃが形成される（図７Ｇ）。
【００７３】
次に、公知のスパッタ法を用いて、絶縁膜６０の表面全体を覆うようにアルミニウム（Ａｌ）またはアルミ合金で構成される厚さ１μｍ程度の導電膜を形成する。続いて。公知のフォトリソグラフィ技術およびエッチング技術を用いてこの導電膜をパターニングする。これにより、酸化物半導体層３０に形成されたＭＯＳＦＥＴのソース配線３２０ａ、ドレイン配線３２０ｂおよびゲート配線３２０ｃが形成される（図７Ｈ）。
【００７４】
なお、上記の実施形態では、ＭＯＳＦＥＴのソースおよびドレインを酸化物半導体層３０との間でオーミック接合を形成する金属を用いて形成する場合を例示したが、ＭＯＳＦＥＴのソースおよびドレインを以下のように形成することも可能である。図８Ａ〜図８Ｃは、ＭＯＳＦＥＴのソースおよびドレインの形成方法の他の例を示す断面図である。
【００７５】
ゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体の側面にサイドウォール３１５を形成した後、上記の積層体およびサイドウォール３１５をマスクとして、エッチングにより酸化物半導体層３０を除去して、サファイヤ基板１０の表面を露出させる。なお、必要に応じて、ＭＯＳＦＥＴ以外の領域はレジストで保護する（図８Ａ）。
【００７６】
次に、公知のミストＣＶＤ法を用いてサファイヤ基板１０の露出部分にコランダム型の酸化ガリウム単結晶で構成されるソース３１６ａおよびドレイン３１６ｂを形成する。成膜材料にＳｎを不純物として添加することで、ソース３１６ａおよびドレイン３１６ｂのキャリア濃度を、ゲート３１３の直下のボディ部よりも十分に高い１×１０１９／ｃｍ３以上とする。
【００７７】
以降、上記と同様の方法で、絶縁膜６０、ビア３１９ａ、３１９ｂ、３１９ｃ、ソース配線３２０ａ、ドレイン配線３２０ｂおよびゲート配線３２０ｃを形成する。
【００７８】
なお、ＭＯＳＦＥＴのソースおよびドレインの形成方法の更なる他の例として、公知のイオン注入法を用いることも可能である。すなわち、ゲート絶縁膜３１２、ゲート３１３および絶縁膜３１４からなる積層体の側面にサイドウォール３１５を形成した後、上記の積層体およびサイドウォール３１５をマスクとして、酸化物半導体層３０の表層部分に不純物イオンを注入することで、ＭＯＳＦＥＴのソースおよびドレインを形成してもよい。この場合、前記酸化膜半導体Ｇａ２０３の成長時に微量のＡｌを添加してもよい。これにより６００℃以上でもα型のＧａ２０３が最安定なβ型に相転移することを抑えることができる。これによりイオン注入したＳｎをより活性化することが可能となる。
【００７９】
以上の説明から明らかなように、本発明の実施形態に係る半導体装置１は、サファイヤ基板１０の表面の第１の領域Ｒ１に設けられたシリコン層２０と、サファイヤ基板１０の表面の第１の領域Ｒ１に隣接する第２の領域Ｒ２に設けられた酸化物半導体層３０とを有する。シリコン層２０には、シリコンデバイスとしてＭＯＳＦＥＴおよびバイポーラトランジスタ等の能動素子や抵抗素子およびキャパシタ等の受動素子を形成することが可能であり、これらを組み合わせて、例えばＣＭＯＳ回路やアナログ回路を含む集積回路を構成することも可能である。一方、酸化物半導体層３０には、例えば酸化ガリウム（Ｇａ２Ｏ３）による酸化物半導体デバイスとして、ＭＩＳＦＥＴ、ＭＯＳＦＥＴおよびＳＢＤ等を形成することが可能であり、これらの素子を例えば高耐圧且つ大電流容量のパワーデバイスとして構成することが可能である。
【００８０】
Ｇａ２Ｏ３等の酸化物半導体によれば、単位面積当たりのオン抵抗をシリコンデバイスの１０００分の１以下にすることができる。本実施形態に係る半導体装置１によれば、シリコンデバイスとは異なる物性を有する酸化物半導体デバイスが、シリコンデバイスと共に、同一のサファイヤ基板上に混載される。
【００８１】
本発明の実施形態に係る半導体装置１によれば、酸化物半導体層３０に形成されたパワーデバイスと、シリコン層２０に形成された制御回路とを含むパワーモジュールを１チップに収容することが可能であり、例えば、図４に示すようなＤＣ−ＤＣコンバータ４００に用いられるパワーモジュールを構成することも可能である。
【００８２】
本発明の実施形態に係る半導体装置１によるパワーモジュールによれば、パワーデバイスおよび制御回路の双方をシリコン層に形成した従来のパワーモジュールに対して、同等以上の性能を維持しつつパワーデバイス領域の面積を数十分の一以下に縮小することができる。パワーデバイスおよび制御回路の双方をシリコン層に形成した従来のパワーモジュールにおいては、チップ内におけるパワーデバイスの面積占有率が６〜９割と高い。従って、パワーデバイスを酸化物半導体で構成することで、シリコンデバイスのみで構成される従来のパワーモジュールに対して、同等以上の性能を維持しながらも、チップサイズを数分の一に縮小することができる。また、パワーデバイス領域の面積を大幅に小さくすることで、各種寄生容量成分も大幅に削減され、トータルのエネルギー損失を大幅に改善することもできる。
【００８３】
コスト面においては、サファイヤ基板は、低価格化が進んでおり、６インチであればＳＯＩ基板よりも低価格である。また、サファイヤ基板とシリコン基板とを張り合わせたＳＯＳ基板の価格も今後低下する見込みである。従って、本発明の実施形態に係る半導体装置１によれば、チップサイズの大幅な縮小により、パワーモジュールの低コスト化を達成することができる。
【００８４】
また、本発明の実施形態に係る半導体装置１によれば、シリコン層２０に形成されるシリコンデバイスおよび酸化物半導体層３０に形成される酸化物半導体デバイスは、絶縁体であるサファイヤ基板１０上に形成される。この構成によれば、配線層５０に設けられる配線とサファイヤ基板１０と間の寄生容量を小さくすることができ、この寄生容量に起因するエネルギー損失や信号遅延を大きく抑えることができる。また、配線とサファイヤ基板１０との間の寄生容量を小さくすることで、配線に混入するノイズ及び基板から回り込むノイズを大幅に低減することもでき、回路設計が容易となる。
【００８５】
［第２の実施形態］
上記の第１の実施形態に係る半導体装置の製造方法は、ストッパー膜５０１および犠牲膜５０２を用いたリフトオフ法によりシリコン層２０を覆う第１の絶縁膜２０８上に堆積した酸化物半導体Ｘを除去する工程を含むものであった。これに対し、本発明の第２の実施形態に係る製造方法は、シリコン層２０を覆う第１の絶縁膜２０８上への酸化物半導体Ｘの堆積を抑制するための工程を含む。
【００８６】
図９Ａ〜図９Ｄは、本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す図であり、シリコン層（シリコンデバイス）が形成される第１の領域Ｒ１を示す断面図である。図９Ａ〜図９Ｄにおいて、酸化物半導体層（酸化物半導体デバイス）が形成される第２の領域Ｒ２（図１参照）は図示が省略されている。
【００８７】
図９Ａに示すように、サファイヤ基板１０上の第１の領域Ｒ１において、シリコンデバイス２００ａおよび２００ｂを形成し、その後、シリコンデバイス２００ａおよび２００ｂを覆う第１の絶縁膜２０８を形成する。シリコンデバイス２００ａとシリコンデバイス２００ｂとの間には絶縁分離膜４０が設けられている。
【００８８】
次に、シリコンデバイス２００ａとシリコンデバイス２００ｂとの間に延在する、第１の絶縁膜２０８および絶縁分離膜４０をエッチングにより除去する。これにより、シリコンデバイス２００ａとシリコンデバイス２００ｂとの間の領域にサファイヤ基板１０の表面が露出した露出部２３０が形成される（図９Ｂ）。なお、本エッチング処理は、酸化物半導体層（酸化物半導体デバイス）が形成される第２の領域Ｒ２（図１参照）において、サファイヤ基板１０の表面を露出させるためのエッチング工程（図６Ｈ参照）において実施される。
【００８９】
次に、公知のミストＣＶＤ法を用いてサファイヤ基板１０の第２の領域Ｒ２（図１参照）に酸化物半導体層を形成する。このとき、サファイヤ基板１０の第１の領域Ｒ１内に形成された露出部２３０においても酸化物半導体２４０が堆積する（図９Ｃ）。すなわち、ミストＣＶＤ装置の反応炉内に導入された酸化物半導体の成膜材料による生成物は、シリコン層（シリコンデバイス）が形成される第１の領域Ｒ１においては、サファイヤ基板１０が露出する露出部２３０に選択的に堆積する。これにより、シリコンデバイス２００ａおよび２００ｂを覆う第１の絶縁膜２０８上への酸化物半導体の堆積を抑制することができる。
【００９０】
第２の領域Ｒ２において酸化物半導体デバイスを形成した後、シリコンデバイス２００ａ、２００ｂおよび酸化物半導体デバイスを覆う絶縁膜６０を形成する。次に、シリコンデバイス２００ａ、２００ｂに接続されるビア２０９および配線２１０を形成するとともに酸化物半導体デバイスに接続されるビアおよび配線を形成する（図９Ｄ）。露出部２３０に堆積した酸化物半導体２４０は、トランジスタ等の回路が形成されない所謂ダミー部として第１の領域Ｒ１内に残存する。すなわち、酸化物半導体２４０には電極は接続されず、その全面が絶縁膜６０で覆われている。
【００９１】
図１０は、第１の領域Ｒ１内に形成される露出部２３０（図９Ｂ参照）の表面に堆積した酸化物半導体２４０の配置の一例を示す平面図である。なお、図１０において、サファイヤ基板上の第１の領域Ｒ１にシリコンデバイスとして、ＭＯＳＦＥＴ２７０Ａ、２７０Ｂ、２７０Ｃ及び２７０Ｄが形成され、サファイヤ基板上の第２の領域Ｒ２に酸化物半導体デバイスとして、ＭＯＳＦＥＴ３７０が形成されている場合が例示されている。シリコンデバイスとしてのＭＯＳＦＥＴ２７０Ａ〜２７０Ｄは、それぞれ、ソース２７１、ドレイン２７２及びゲート２７３を有し、ソース２７１にはソース配線２７４が接続され、ドレイン２７２にはドレイン配線２７５が接続され、ゲート２７３にはゲート配線２７６が接続されている。酸化物半導体デバイスとしてのＭＯＳＦＥＴ３７０は、ソース３７１、ドレイン３７２及びゲート３７３を有し、ソース３７１には、ソース配線３７４が接続され、ドレイン３７２にはドレイン配線３７５が接続され、ゲート３７３にはゲート配線３７６が接続されている。図１０には、互いに隣接するシリコンデバイス同士の間の領域に設けられた各露出部２３０の表面に酸化物半導体２４０が堆積している場合が例示されている。すなわち、各露出部２３０の表面に堆積する酸化物半導体２４０は、ＭＯＳＦＥＴ２７０ＡとＭＯＳＦＥＴ２７０Ｂとの間の領域、ＭＯＳＦＥＴ２７０ＡとＭＯＳＦＥＴ２７０Ｃとの間の領域、ＭＯＳＦＥＴ２７０ＢとＭＯＳＦＥＴ２７０Ｄとの間の領域、ＭＯＳＦＥＴ２７０ＣとＭＯＳＦＥＴ２７０Ｄとの間の領域にそれぞれ設けられている。なお、図１０において、ＭＯＳＦＥＴ２７０Ａ〜２７０Ｄ及びＭＯＳＦＥＴ３７０を覆う絶縁膜は図示されておらず、ソース配線２７４、３７４、ドレイン配線２７５、３７５及びゲート配線２７６、３７６は、透視図として描画されている。
【００９２】
第２の領域Ｒ２における酸化物半導体層３０の成膜時に、第１の領域Ｒ１においては、互いに隣接するシリコンデバイス同士の間の各領域に設けられた露出部２３０に選択的に酸化物半導体が堆積し、ＭＯＳＦＥＴ２７０Ａ〜２７０Ｄを覆う絶縁膜（図１０において図示せず）上への酸化物半導体の堆積が抑制される。
【００９３】
なお、露出部２３０の配置、大きさ、形状、形成範囲は、適宜改変することが可能である。また、本実施形態に係る製造方法は、上記した第１の実施形態に係る製造方法において適用されるストッパー膜５０１および犠牲膜５０２を用いたリフトオフ法に代えて実施してもよいし、リフトオフ法と併用してもよい。
【００９４】
［第３の実施形態］
図１１Ａおよび図１１Ｂは、それぞれ、本発明の第３の実施形態に係る半導体装置２の構成を示す平面図及び断面図である。半導体装置２は、サファイヤ基板１０上の第１の領域Ｒ１においてシリコン層２０に形成されるシリコンデバイスとして、集積回路６００および第１の受光素子６０１を含む。また、半導体装置２は、サファイヤ基板１０上の第２の領域Ｒ２において酸化物半導体層３０に形成される酸化物半導体デバイスとして、第２の受光素子６０２を含む。
【００９５】
第１の受光素子６０１は、シリコン単結晶で構成される高濃度ｐ領域２８１、低濃度ｐ領域２８２および高濃度ｎ領域２８３を有し、照射された光の量に応じた光電流を生成するフォトダイオードである。図１１Ａに示すように、高濃度ｐ領域２８１及び高濃度ｎ領域２８３の平面形状は櫛歯型とされ、一方の櫛歯同士の間の領域に、他方の櫛歯が迫り出したパターンを有する。このようなパターンによればｐｎ接合面積を大きくすることができる。低濃度ｐ型領域２８２は、高濃度ｐ領域２８１と高濃度ｎ領域２８３との間に設けられている。高濃度ｐ領域２８１にはビア２８４を介してアノード配線２８６が接続され、低濃度ｎ領域２８３にはビア２８５を介してカソード配線２８７が接続されている。シリコン単結晶で構成される第１の受光素子６０１は、主に可視光領域に感度を有する。
【００９６】
第２の受光素子６０２は、コランダム型の酸化ガリウム（Ｇａ２Ｏ３）半導体で構成され且つｎ型の酸化物半導体領域３５０と、酸化物半導体領域３５０の表面を部分的に覆う透明電極３６０と、を有する。第２の受光素子６０２は、酸化物半導体領域３５０と透明電極３６０との間にショットキー接合が形成され、照射された光の量に応じた光電流を生成するフォトダイオードである。透明電極３６０は、例えば、PEDOT-PSS: poly(3,4-ethylence-dioxythiopherene-poly）等の光透過性を有する有機導電膜で構成されている。透明電極３６０には、ビア３７１を介してアノード配線３７３が接続され、酸化物半導体領域３５０には、ビア３７２を介してカソード配線３７４が接続されている。バンドギャップが約５ｅＶである酸化ガリウム（Ｇａ２Ｏ３）半導体で構成される第２の受光素子６０２は、主に紫外線および深紫外線に感度を有する。
【００９７】
集積回路６００は、第１の受光素子６０１によって生成された光電流の大きさおよび第２の受光素子６０２によって生成された光電流の大きさを検出する検出回路および光電流の検出値を記憶する記憶回路等を含んで構成されている。図１１Ａおよび図１１Ｂには、集積回路６００を構成する回路素子としてＭＯＳＦＥＴが例示されている。ＭＯＳＦＥＴは、シリコン層２０に設けられたソース２９１及びドレイン２９２と、半導体層２０の表面にゲート絶縁膜２９３Ａを介して設けられたゲート２９３Ｂと、を有する。ソース２９１にはビア２９４を介してソース配線２９７が接続され、ドレイン２９２にはビア２９５を介してドレイン配線２９８が接続され、ゲート２９３Ｂにはビア２９６を介してゲート配線２９９が接続されている。
【００９８】
第１の受光素子６０１と第２の受光素子６０２とは、これらの間に設けられた絶縁分離膜４０によって絶縁分離されている。また、第１の受光素子６０１と集積回路６００とは、これらの間に設けられた絶縁分離膜４０によって絶縁分離されている。絶縁膜８０は、シリコン層２０および酸化物半導体層３０を覆っている。なお、図１１Ａにおいて絶縁膜８０は図示されておらず、アノード配線２８６、３７３、カソード配線２８７、３７４、ソース配線２９７、ドレイン配線２９８及びゲート配線２９９は、透視図として描画されている。
【００９９】
本実施形態に係る半導体装置２において、第１の受光素子６０１および第２の受光素子６０２は、互いに異なる物性を有する半導体材料で構成されていることから、互いに異なる波長領域に対して感度を有する。従って、本実施形態に係る半導体装置２によれば、これら２つの受光素子によって広帯域の光を検出することが可能である。特に、酸化ガリウム（Ｇａ２Ｏ３）半導体で構成される第２の受光素子６０２は、紫外線および深紫外線に対して感度を有するので、本実施形態に係る半導体装置２は、炎検知器や火災警報機などの用途に好適である。
【符号の説明】
【０１００】
１、２  半導体装置
１０  サファイヤ基板
２０  シリコン層
３０  酸化物半導体層
４０  絶縁分離膜
５１、５２  配線
２００  シリコンデバイス
２２０  制御回路
２３０  露出部
３００  酸化物半導体デバイス
３００ａ  ＭＥＳＦＥＴ
３００ｂ  ＳＢＤ
３００ｃ  ＭＯＳＦＥＴ
３３０  パワートランジスタ
６０１  第１の受光素子
６０２  第２の受光素子
Ｒ１  第１の領域
Ｒ２  第２の領域
【図１】
0006763703.tif 000002
【図２】
0006763703.tif 000003
【図３Ａ】
0006763703.tif 000004
【図３Ｂ】
0006763703.tif 000005
【図３Ｃ】
0006763703.tif 000006
【図４】
0006763703.tif 000007
【図５】
0006763703.tif 000008
【図６Ａ】
0006763703.tif 000009
【図６Ｂ】
0006763703.tif 000010
【図６Ｃ】
0006763703.tif 000011
【図６Ｄ】
0006763703.tif 000012
【図６Ｅ】
0006763703.tif 000013
【図６Ｆ】
0006763703.tif 000014
【図６Ｇ】
0006763703.tif 000015
【図６Ｈ】
0006763703.tif 000016
【図６Ｉ】
0006763703.tif 000017
【図６Ｊ】
0006763703.tif 000018
【図６Ｋ】
0006763703.tif 000019
【図６Ｌ】
0006763703.tif 000020
【図６Ｍ】
0006763703.tif 000021
【図６Ｎ】
0006763703.tif 000022
【図６Ｏ】
0006763703.tif 000023
【図６Ｐ】
0006763703.tif 000024
【図６Ｑ】
0006763703.tif 000025
【図６Ｒ】
0006763703.tif 000026
【図６Ｓ】
0006763703.tif 000027
【図７Ａ】
0006763703.tif 000028
【図７Ｂ】
0006763703.tif 000029
【図７Ｃ】
0006763703.tif 000030
【図７Ｄ】
0006763703.tif 000031
【図７Ｅ】
0006763703.tif 000032
【図７Ｆ】
0006763703.tif 000033
【図７Ｇ】
0006763703.tif 000034
【図７Ｈ】
0006763703.tif 000035
【図８Ａ】
0006763703.tif 000036
【図８Ｂ】
0006763703.tif 000037
【図８Ｃ】
0006763703.tif 000038
【図９Ａ】
0006763703.tif 000039
【図９Ｂ】
0006763703.tif 000040
【図９Ｃ】
0006763703.tif 000041
【図９Ｄ】
0006763703.tif 000042
【図１０】
0006763703.tif 000043
【図１１Ａ】
0006763703.tif 000044
【図１１Ｂ】
0006763703.tif 000045