(57)【特許請求の範囲】
【請求項１】
入力電圧を、大きさの異なる電圧に変換して一対の出力端から出力する電圧変換回路の前記一対の出力端の間に設けられた第１のキャパシタおよび前記第１のキャパシタに並列に設けられた第１の抵抗素子を含む出力回路と、
前記電圧変換回路の一対の入力端の間に設けられた第２のキャパシタおよび前記第２のキャパシタに並列に設けられた第２の抵抗素子を含む入力回路と、
前記第１の抵抗素子に直列接続された第１のスイッチング素子と、
前記第２の抵抗素子に直列接続された第２のスイッチング素子と、
前記一対の出力端から出力される電圧のレベルが所定範囲の下限に対応する第１のレベルを下回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第１の制御信号を出力する第１のコンパレータと、
前記一対の出力端から出力される電圧が前記所定範囲の上限に対応する第２のレベルを上回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第２の制御信号を出力する第２のコンパレータと、
前記一対の出力端から出力される電圧が前記第１のレベルを下回った場合に前記第２のスイッチング素子をオンさせる論理レベルの第３の制御信号を出力する第３のコンパレータと、
を含む制御回路。
【請求項２】
前記第２の制御信号の論理レベルの反転に応じてレベルが切り替る基準電圧を生成する基準電圧生成回路を更に含み、
前記第２のコンパレータは、前記基準電圧と、前記一対の出力端から出力される電圧に応じた電圧と、の比較結果に応じた論理レベルの前記第２の制御信号を出力する
請求項１に記載の制御回路。
【請求項３】
入力電圧を、大きさの異なる電圧に変換して一対の出力端から出力する電圧変換回路と、
前記一対の出力端の間に設けられた第１のキャパシタおよび前記第１のキャパシタに並列に設けられた第１の抵抗素子を含む出力回路と、
前記電圧変換回路の一対の入力端の間に設けられた第２のキャパシタおよび前記第２のキャパシタに並列に設けられた第２の抵抗素子を含む入力回路と、
前記第１の抵抗素子に直列接続された第１のスイッチング素子と、
前記第２の抵抗素子に直列接続された第２のスイッチング素子と、
前記一対の出力端から出力される電圧のレベルが所定範囲の下限に対応する第１のレベルを下回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第１の制御信号を出力する第１のコンパレータと、
前記一対の出力端から出力される電圧が前記所定範囲の上限に対応する第２のレベルを上回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第２の制御信号を出力する第２のコンパレータと、
前記一対の出力端から出力される電圧が前記第１のレベルを下回った場合に前記第２のスイッチング素子をオンさせる論理レベルの第３の制御信号を出力する第３のコンパレータと、
前記一対の出力端から出力される電圧の供給を受けて動作する負荷回路と、
を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、制御回路および電子機器に関する。
【背景技術】
【０００２】
入力された交流電圧を整流する整流回路と、整流回路が整流した電圧を平滑化する電解コンデンサと、１次巻線および２次巻線を有するトランスと、を含むスイッチング電源装置が知られている。このような構成のスイッチング電源装置において、１次巻線側に印加される電圧値を検知する検知回路と、放電素子および切替スイッチの直列回路で構成される放電回路と、を備えたものが知られている。検知回路が電圧値の抵抗を検知したときに、切替スイッチを短絡させる。これにより、スイッチング電源装置に入力させる交流電圧がオフした直後に電解コンデンサに蓄積された電荷を速やかに放電することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
入力される直流電圧を電圧レベルが異なる直流電圧に変換して出力するＤＣ−ＤＣコンバータと、ＤＣ−ＤＣコンバータの出力電圧を受けて動作する負荷回路と、を含む電子機器においては、以下の問題が存在する。すなわち、ＤＣ−ＤＣコンバータが起動しても、負荷回路は直ちに起動することができないため、ＤＣ−ＤＣコンバータの起動直後は無負荷状態となる。これにより、図１に示すように、ＤＣ−ＤＣコンバータの起動直後において、ＤＣ−ＤＣコンバータの出力電圧が規格範囲の上限を上回るおそれがある。このようなＤＣ−ＤＣコンバータにおける出力電圧のオーバーシュートを抑制するために、ＤＣ−ＤＣコンバータの一対の出力端の間に抵抗素子を挿入する対応が考えられる。これにより、抵抗素子に電力を消費させ、出力電圧のオーバーシュートを抑制することができる。しかしながら、抵抗素子をＤＣ−ＤＣコンバータの出力端に固定的に接続した場合には、負荷回路が起動し無負荷状態が解消された後も抵抗素子に電流が流れ続けることとなり、抵抗素子において無駄に電力を消費してしまうことになる。
【０００５】
開示の技術は、上記の点に鑑みてなされたものであり、電力消費を抑制しつつ電圧変換回路の出力制御を行うことを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術に係る制御回路は、入力電圧を、大きさの異なる電圧に変換して一対の出力端から出力する電圧変換回路の前記一対の出力端の間に設けられた第１のキャパシタおよび前記第１のキャパシタに並列に設けられた第１の抵抗素子を含む出力回路を含む。該制御回路は、前記電圧変換回路の一対の入力端の間に設けられた第２のキャパシタおよび前記第２のキャパシタに並列に設けられた第２の抵抗素子を含む入力回路を含む。該制御回路は、前記第１の抵抗素子に直列接続された第１のスイッチング素子を含む。該制御回路は、前記第２の抵抗素子に直列接続された第２のスイッチング素子を含む。該制御回路は、前記一対の出力端から出力される電圧のレベルが所定範囲の下限に対応する第１のレベルを下回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第１の制御信号を出力する第１のコンパレータを含む。該制御回路は、前記一対の出力端から出力される電圧が前記所定範囲の上限に対応する第２のレベルを上回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第２の制御信号を出力する第２のコンパレータを含む。該制御回路は、前記一対の出力端から出力される電圧が前記第１のレベルを下回った場合に前記第２のスイッチング素子をオンさせる論理レベルの第３の制御信号を出力する第３のコンパレータを含む。

【発明の効果】
【０００７】
開示の技術によれば、電力消費を抑制しつつ電圧変換回路の出力制御を行うことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】ＤＣ−ＤＣコンバータの出力電圧の推移の一例を示す図である。
【図２】開示の技術の第１の実施形態に係る電子機器の構成を示す回路図である。
【図３】開示の技術の第１の実施形態に係る電子機器の動作の一例を示すタイムチャートである。
【図４】開示の技術の第２の実施形態に係る電子機器の構成を示す回路図である。
【図５】開示の技術の第２の実施形態に係る電子機器の動作の一例を示すタイムチャートである。
【発明を実施するための形態】
【０００９】
以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
【００１０】
[第１の実施形態]
図２は、開示の技術の第１の実施形態に係る電子機器１００の構成を示す回路図である。電子機器１００は、ＤＣ−ＤＣコンバータ１０と、負荷回路Ｌ１を含む。電子機器１００は、更に、スイッチ制御回路２０、出力側スイッチ回路３０、出力回路４０、入力側スイッチ回路５０および入力回路６０を含んで構成される入出力制御回路１を含む。
【００１１】
ＤＣ−ＤＣコンバータ１０は、一対の入力端１１に入力される直流の入力電圧Ｖｉｎを、大きさの異なる直流電圧に変換し、これを出力電圧Ｖｏｕｔとして一対の出力端１２から出力する電圧変換回路である。ＤＣ−ＤＣコンバータ１０は、一例として、チョークコイルに流れる電流をスイッチングさせる所謂チョッパ方式による電圧変換を行うものであってもよく、昇圧型および降圧型のいずれのタイプであってもよい。本実施形態において、ＤＣ−ＤＣコンバータ１０に入力される入力電圧Ｖｉｎは、電源回路Ｐ２０によって供給されている。なお、交流電圧を整流することによって得られる直流電圧を、ＤＣ−ＤＣコンバータ１０の入力電圧Ｖｉｎとして供給してもよい。
【００１２】
負荷回路Ｌ１は、ＤＣ−ＤＣコンバータ１０の一対の出力端１２から出力される出力電圧Ｖｏｕｔの供給を受けて動作する回路である。負荷回路Ｌ１は、例えば、サーバーコンピュータに搭載されるＣＰＵ（Central Processing Unit）やＩ／Ｏ（入出力装置）であってもよい。
【００１３】
入出力制御回路１は、スイッチ制御回路２０、出力側スイッチ回路３０、出力回路４０、入力側スイッチ回路５０および入力回路６０を含んで構成される。入出力制御回路１は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔに応じて、ＤＣ−ＤＣコンバータ１０の入力側および出力側の回路接続を制御する。
【００１４】
スイッチ制御回路２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔを判定する第１のコンパレータＣｏｍｐ．１、第２のコンパレータＣｏｍｐ．２および第３のコンパレータＣｏｍｐ．３を含む。
【００１５】
第１のコンパレータＣｏｍｐ．１は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回ったか否かを判定する。第１のコンパレータＣｏｍｐ．１の反転入力端子は、直列接続された抵抗素子Ｒ１とツェナーダイオードＺ１との接続部に接続されている。抵抗素子Ｒ１とツェナーダイオードＺ１によって構成される直列回路には、電源回路Ｐ１０によって電源電圧Ｖｃｃが印加されている。なお、電源電圧Ｖｃｃは、ＤＣ−ＤＣコンバータ１０の入力電圧Ｖｉｎと同じであってもよい。第１のコンパレータＣｏｍｐ．１の反転入力端子には、抵抗素子Ｒ１とツェナーダイオードＺ１との接続部に生じる基準電圧Ｖｒｅｆが供給される。第１のコンパレータＣｏｍｐ．１の非反転入力端子は、直列接続された抵抗素子Ｒ５と抵抗素子Ｒ６との接続部に接続されている。抵抗素子Ｒ５と抵抗素子Ｒ６とによって構成される直列回路には、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが印加されている。従って、第１のコンパレータＣｏｍｐ．１の非反転入力端子には、抵抗素子Ｒ５と抵抗素子Ｒ６との接続部に生じる出力電圧Ｖｏｕｔに応じた電圧Ｖｏ１が供給される。電圧Ｖｏ１は、出力電圧Ｖｏｕｔを抵抗素子Ｒ５およびＲ６によって分圧した電圧である。第１のコンパレータＣｏｍｐ．１は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の下限を下回った場合にローレベルの制御信号Ｓ１を出力する。また、第１のコンパレータＣｏｍｐ．１は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の下限を上回った場合にハイレベルの制御信号Ｓ１を出力する。制御信号Ｓ１は、出力側スイッチ回路３０のスイッチング素子Ｔ１０のゲートに供給される。
【００１６】
第２のコンパレータＣｏｍｐ．２は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の上限を上回ったか否かを判定する。第２のコンパレータＣｏｍｐ．２の非反転入力端子は、直列接続された抵抗素子Ｒ１とツェナーダイオードＺ１との接続部に接続されている。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、抵抗素子Ｒ１とツェナーダイオードＺ１との接続部に生じる基準電圧Ｖｒｅｆが供給される。第２のコンパレータＣｏｍｐ．２の反転入力端子は、直列接続された抵抗素子Ｒ７と抵抗素子Ｒ８との接続部に接続されている。抵抗素子Ｒ７と抵抗素子Ｒ８とによって構成される直列回路には、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが印加されている。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、抵抗素子Ｒ７と抵抗素子Ｒ８との接続部に生じる出力電圧Ｖｏｕｔに応じた電圧Ｖｏ２が供給される。電圧Ｖｏ２は、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧である。第２のコンパレータＣｏｍｐ．２は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の上限を上回った場合にローレベルの制御信号Ｓ２を出力する。また、第２のコンパレータＣｏｍｐ．２は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の上限を下回った場合にハイレベルの制御信号Ｓ２を出力する。制御信号Ｓ２は、出力側スイッチ回路３０のスイッチング素子Ｔ１０のゲートに供給される。
【００１７】
第３のコンパレータＣｏｍｐ．３は、第１のコンパレータＣｏｍｐ．１と同様、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回ったか否かを判定する。第３のコンパレータＣｏｍｐ．３の反転入力端子および非反転入力端子の接続先は、第１のコンパレータＣｏｍｐ．１と同様である。第３のコンパレータＣｏｍｐ．３は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の下限を下回った場合にローレベルの制御信号Ｓ３を出力する。また、第３のコンパレータＣｏｍｐ．３は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲の下限を上回った場合にハイレベルの制御信号Ｓ３を出力する。制御信号Ｓ３は、入力側スイッチ回路５０のスイッチング素子Ｔ２０のゲートに供給される。
【００１８】
出力側スイッチ回路３０は、直列接続された抵抗素子Ｒ９および抵抗素子Ｒ１０と、スイッチング素子Ｔ１０とを含んで構成されている。本実施形態において、スイッチング素子Ｔ１０は、ｐチャネル型のＦＥＴ（Field Effect Transistor）で構成されている。スイッチング素子Ｔ１０のゲートは、抵抗素子Ｒ９と抵抗素子Ｒ１０との接続部に接続されるとともに、第１のコンパレータＣｏｍｐ．１および第２のコンパレータＣｏｍｐ．２の出力端子に接続されている。スイッチング素子Ｔ１０のドレインは、ＤＣ−ＤＣコンバータ１０の低電位側の出力端１２に接続され、スイッチング素子Ｔ１０のソースは、出力回路４０の抵抗素子Ｒｏの一端に接続されている。抵抗素子Ｒ９と抵抗素子Ｒ１０とによって構成される直列回路には、電源回路Ｐ１０によって電源電圧Ｖｃｃが印加されており、抵抗素子Ｒ９と抵抗素子Ｒ１０との接続部からは、スイッチング素子Ｔ１０のゲートをバイアスするバイアス電圧が出力される。スイッチング素子Ｔ１０は、第１のコンパレータＣｏｍｐ．１および第２のコンパレータＣｏｍｐ．２の少なくとも一方からローレベルの制御信号が供給された場合にオン状態となる。すなわち、スイッチング素子Ｔ１０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にない場合（規格範囲の上限を上回った場合および規格範囲の下限を下回った場合）にオン状態となる。一方、スイッチング素子Ｔ１０は、第１のコンパレータＣｏｍｐ．１および第２のコンパレータＣｏｍｐ．２の双方からハイレベルの制御信号が供給された場合にオフ状態となる。すなわち、スイッチング素子Ｔ１０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合にオフ状態となる。
【００１９】
出力回路４０は、ＤＣ−ＤＣコンバータ１０の一対の出力端１２の間に設けられたキャパシタＣｏと、キャパシタＣｏに並列に設けられた抵抗素子Ｒｏと、を含んで構成されている。抵抗素子Ｒｏの一端は、ＤＣ−ＤＣコンバータ１０の高電位側の出力端１２に接続され、抵抗素子Ｒｏの他端は、スイッチング素子Ｔ１０のソースに接続されている。すなわち、抵抗素子Ｒｏとスイッチング素子Ｔ１０とは直列接続されている。キャパシタＣｏは、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔに含まれる高周波成分を除去して出力電圧Ｖｏｕｔを安定化させる役割を担う。抵抗素子Ｒｏは、スイッチング素子Ｔ１０がオン状態となることで、抵抗素子Ｒｏの一端がＤＣ−ＤＣコンバータ１０の低電位側の出力端１２に接続され、キャパシタＣｏとともに並列回路を構成する。
【００２０】
入力側スイッチ回路５０は、直列接続された抵抗素子Ｒ２１および抵抗素子Ｒ２２と、スイッチング素子Ｔ２０とを含んで構成されている。本実施形態において、スイッチング素子Ｔ２０は、ｐチャネル型のＦＥＴで構成されている。スイッチング素子Ｔ２０のゲートは、抵抗素子Ｒ２１と抵抗素子Ｒ２２との接続部に接続されるとともに、第３のコンパレータＣｏｍｐ．３の出力端子に接続されている。スイッチング素子Ｔ２０のドレインは、ＤＣ−ＤＣコンバータ１０の低電位側の入力端１１に接続され、スイッチング素子Ｔ２０のソースは、入力回路６０の抵抗素子Ｒｉの一端に接続されている。抵抗素子Ｒ２１と抵抗素子Ｒ２２とによって構成される直列回路には、入力電圧Ｖｉｎが印加されており、抵抗素子Ｒ２１と抵抗素子Ｒ２２との接続部からは、スイッチング素子Ｔ２０のゲートをバイアスするバイアス電圧が出力される。スイッチング素子Ｔ２０は、第３のコンパレータＣｏｍｐ．３がローレベルの制御信号Ｓ３を出力する場合にオン状態となる。すなわち、スイッチング素子Ｔ２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回った場合にオン状態となる。一方、スイッチング素子Ｔ２０は、第３のコンパレータＣｏｍｐ．３がハイレベルの制御信号Ｓ３を出力する場合にオフ状態となる。換言すれば、スイッチング素子Ｔ２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を上回った場合にオフ状態となる。
【００２１】
入力回路６０は、ＤＣ−ＤＣコンバータ１０の一対の入力端１１の間に設けられたキャパシタＣｉと、キャパシタＣｉに並列に設けられた抵抗素子Ｒｉと、を含んで構成されている。抵抗素子Ｒｉの一端は、ＤＣ−ＤＣコンバータ１０の高電位側の入力端１１に接続され、抵抗素子Ｒｉの他端は、スイッチング素子Ｔ２０のソースに接続されている。すなわち、抵抗素子Ｒｉとスイッチング素子Ｔ２０とは直列接続されている。抵抗素子Ｒｉは、スイッチング素子Ｔ２０がオン状態となることで、抵抗素子Ｒｉの一端がＤＣ−ＤＣコンバータ１０の低電位側の入力端１１に接続され、キャパシタＣｉとともに並列回路を構成する。
【００２２】
以下に、入出力制御回路１の動作について説明する。以下の説明では、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの仕様および入出力制御回路１の回路定数を以下のように定めた場合について例示する。
【００２３】
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの仕様を、一例として、以下の通りとする。
出力電圧Ｖｏｕｔの標準値：１２Ｖ
出力電圧Ｖｏｕｔの規格下限：１１．４Ｖ（標準値に対し−５％）
出力電圧Ｖｏｕｔの規格上限：１２．６Ｖ（標準値に対し＋５％）
【００２４】
ツェナーダイオードＺ１のツェナー電圧によって定まる基準電圧Ｖｒｅｆを、一例として、以下の通りとする。
Ｖｒｅｆ：８Ｖ
【００２５】
スイッチ制御回路２０の各抵抗素子の抵抗値を、一例として、以下の通りとする。
抵抗素子Ｒ１：１０ｋΩ
抵抗素子Ｒ５：３．８ｋΩ
抵抗素子Ｒ６：１０ｋΩ
抵抗素子Ｒ７：６．２ｋΩ
抵抗素子Ｒ８：１０ｋΩ。
スイッチ制御回路２０の各抵抗素子の抵抗値を、上記のように定めることで、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３における出力電圧Ｖｏｕｔの下限判定閾値は、１１Ｖとなる。また、第２のコンパレータＣｏｍｐ．２における出力電圧Ｖｏｕｔの上限判定閾値は、１３Ｖとなる。
【００２６】
出力側スイッチ回路３０、出力回路４０、入力側スイッチ回路５０および入力回路６０の各抵抗素子の抵抗値を、一例として、以下の通りとする。
抵抗素子Ｒ９：５０ｋΩ
抵抗素子Ｒ１０：１０ｋΩ
抵抗素子Ｒ２１：５０ｋΩ
抵抗素子Ｒ２２：１０ｋΩ
【００２７】
また、以下の説明では、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、（１）１１Ｖよりも小（規格範囲の下限よりも小）の場合、（２）１１．４Ｖ（規格範囲内）の場合、（３）１２．６Ｖ（規格範囲内）の場合、（４）１３Ｖよりも大（規格範囲の上限よりも大）の場合の動作について例示する。なお、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの大きさにかかわらず、基準電圧Ｖｒｅｆは８Ｖ一定である。
【００２８】
（１）出力電圧Ｖｏｕｔが１１Ｖよりも小（規格範囲の下限よりも小）の場合
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが１１Ｖよりも小（規格範囲の下限よりも小）の場合、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の非反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ５およびＲ６によって分圧した電圧Ｖｏ１として、７．９７Ｖ（＝１１×Ｒ６／（Ｒ５＋Ｒ６））よりも小さい電圧が供給される。第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３は、それぞれ、ローレベルの制御信号Ｓ１およびＳ３を出力する。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、６．７９Ｖ（＝１１×Ｒ８／（Ｒ７＋Ｒ８））よりも小さい電圧が供給される。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。本実施形態に係るスイッチ制御回路２０は、第１のコンパレータＣｏｍｐ．１の制御信号Ｓ１の論理レベルと、第２のコンパレータＣｏｍｐ．１の制御信号Ｓ２の論理レベルとが競合する場合、ローレベルの制御信号が優先する回路構成となっている。従って、出力側スイッチ回路３０のスイッチング素子Ｔ１０のゲートには、ローレベルの制御信号が供給され、スイッチング素子Ｔ１０は、オン状態となる。同様に、入力側スイッチ回路５０のスイッチング素子Ｔ２０のゲートには、第３のコンパレータＣｏｍｐ．３から出力されるローレベルの制御信号Ｓ３が供給され、スイッチング素子Ｔ２０は、オン状態となる。
【００２９】
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回る場合は、ＤＣ−ＤＣコンバータ１０への入力電圧Ｖｉｎの供給が停止された場合であることが想定される。このような場合に、スイッチング素子Ｔ１０およびＴ２０をオン状態とすることで、キャパシタＣｏおよびＣｉに蓄積された電荷をそれぞれ抵抗素子ＲｏおよびＲｉを介して放電させることができる。これにより、キャパシタＣｏおよびＣｉに残留する電荷による感電を防止することができる。
【００３０】
（２）出力電圧Ｖｏｕｔが１１．４Ｖ（規格範囲内）の場合
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが１１．４Ｖ（規格範囲内）の場合、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の非反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ５およびＲ６によって分圧した電圧Ｖｏ１として、８．２６Ｖ（＝１１．４×Ｒ６／（Ｒ５＋Ｒ６））の電圧が供給される。第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３は、それぞれ、ハイレベルの制御信号Ｓ１およびＳ３を出力する。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、７．０４Ｖ（＝１１．４×Ｒ８／（Ｒ７＋Ｒ８））の電圧が供給される。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。これにより、出力側スイッチ回路３０のスイッチング素子Ｔ１０および入力側スイッチ回路５０のスイッチング素子Ｔ２０はともにオフ状態となる。
【００３１】
このように、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合に、スイッチング素子Ｔ１０をオフ状態とすることで、出力回路４０の抵抗素子Ｒｏにおける無駄な電力消費を回避することができる。同様に、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合に、スイッチング素子Ｔ２０をオフ状態とすることで、入力回路６０の抵抗素子Ｒｉにおける無駄な電力消費を回避することができる。
【００３２】
（３）出力電圧Ｖｏｕｔが１２．６Ｖ（規格範囲内）の場合
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが１２．６Ｖ（規格範囲内）の場合、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の非反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ５およびＲ６によって分圧した電圧Ｖｏ１として、９．１３Ｖ（＝１２．６×Ｒ６／（Ｒ５＋Ｒ６））の電圧が供給される。第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３は、それぞれ、ハイレベルの制御信号Ｓ１およびＳ３を出力する。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、７．７８Ｖ（＝１２．６×Ｒ８／（Ｒ７＋Ｒ８））の電圧が供給される。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。これにより、出力側スイッチ回路３０のスイッチング素子Ｔ１０および入力側スイッチ回路５０のスイッチング素子Ｔ２０はともにオフ状態となる。
【００３３】
このように、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合に、スイッチング素子Ｔ１０をオフ状態とすることで、出力回路４０の抵抗素子Ｒｏにおける無駄な電力消費を回避することができる。同様に、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合に、スイッチング素子Ｔ２０をオフ状態とすることで、入力回路６０の抵抗素子Ｒｉにおける無駄な電力消費を回避することができる。
【００３４】
（４）出力電圧Ｖｏｕｔが１３Ｖよりも大（規格範囲の上限よりも大）の場合
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが１３Ｖよりも大（規格範囲の上限よりも大）の場合、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の非反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ５およびＲ６によって分圧した電圧Ｖｏ１として、９．２６Ｖ（＝１３×Ｒ６／（Ｒ５＋Ｒ６））よりも大きい電圧が供給される。第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３は、それぞれ、ハイレベルの制御信号Ｓ１およびＳ３を出力する。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、８．０２Ｖ（＝１３×Ｒ８／（Ｒ７＋Ｒ８））よりも大きい電圧が供給される。第２のコンパレータＣｏｍｐ．２の非反転入力端子には、基準電圧Ｖｒｅｆとして８Ｖの電圧が供給されている。従って、第２のコンパレータＣｏｍｐ．２は、ローレベルの制御信号Ｓ２を出力する。上記のように、本実施形態に係るスイッチ制御回路２０は、第１のコンパレータＣｏｍｐ．１の制御信号Ｓ１の論理レベルと、第２のコンパレータＣｏｍｐ．１の制御信号Ｓ２の論理レベルとが競合する場合、ローレベルの制御信号が優先する回路構成となっている。従って、出力側スイッチ回路３０のスイッチング素子Ｔ１０のゲートには、ローレベルの制御信号が供給され、スイッチング素子Ｔ１０は、オン状態となる。一方、入力側スイッチ回路５０のスイッチング素子Ｔ２０のゲートには、第３のコンパレータＣｏｍｐ．３から出力されるハイレベルの制御信号Ｓ３が供給され、スイッチング素子Ｔ２０は、オフ状態となる。
【００３５】
このように、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の上限を上回った場合に、スイッチング素子Ｔ１０をオン状態とすることで、抵抗素子Ｒｏに電力を消費させることができる。これによって、出力電圧Ｖｏｕｔを低下させ、出力電圧Ｖｏｕｔを規格範囲内に抑えることができる。
【００３６】
以下に、電子機器１００の動作の一例を、図３に示すタイムチャートを参照しつつ説明する。
【００３７】
時刻ｔ１において、ＤＣ−ＤＣコンバータ１０の一対の入力端１１に入力電圧Ｖｉｎが印加されると、ＤＣ−ＤＣコンバータ１０は、起動状態となる。入力電圧Ｖｉｎの印加直後において、負荷回路Ｌ１は起動せず、オフ状態を維持する。一方、入力電圧Ｖｉｎの印加により、スイッチ制御回路２０が起動される。入力電圧Ｖｉｎの印加直後においては、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔは、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３における下限判定閾値（１１Ｖ）よりも小である。従って、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３は、それぞれ、ローレベルの制御信号Ｓ１、Ｓ３を出力する。これにより、スイッチング素子Ｔ１０およびスイッチング素子Ｔ２０がオン状態となり、抵抗素子Ｒｏおよび抵抗素子Ｒｉにおいて電力が消費される。
【００３８】
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが上昇を開始し、時刻ｔ２において第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３における下限判定閾値（１１Ｖ）を上回ると、これらのコンパレータは、ハイレベルの制御信号Ｓ１、Ｓ３を出力する。これにより、スイッチング素子Ｔ１０およびＴ２０がオフ状態となり、抵抗素子Ｒｏおよび抵抗素子Ｒｉにおける電力消費がなくなる。なお、時刻ｔ１から時刻ｔ２までの期間は非常に短く、この期間における抵抗素子ＲｏおよびＲｉにおける電力消費量は、非常に小さい。
【００３９】
ＤＣ−ＤＣコンバータ１０が起動を開始した直後は、負荷回路Ｌ１は、未だオフ状態を維持しており、ＤＣ−ＤＣコンバータ１０は無負荷状態となる。ＤＣ−ＤＣコンバータ１０が無負荷状態である場合、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔは、規格範囲の上限を超えて上昇する。ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが第２のコンパレータＣｏｍｐ．２における上限判定閾値（１３Ｖ）に達すると、第２のコンパレータＣｏｍｐ．２は、ローレベルの制御信号Ｓ２を出力する。これにより、スイッチング素子Ｔ１０がオン状態となり、抵抗素子Ｒｏにおいて電力が消費される。抵抗素子Ｒｏにおいて電力が消費されることで、出力電圧Ｖｏｕｔは低下する。これにより、出力電圧Ｖｏｕｔの更なる上昇が抑えられる。
【００４０】
なお、出力電圧Ｖｏｕｔが、第２のコンパレータＣｏｍｐ．２における上限判定閾値（１３Ｖ）を下回ると、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。これにより、スイッチング素子Ｔ１０がオフ状態となり、抵抗素子Ｒｏにおける電力消費がなくなるので、出力電圧Ｖｏｕｔは、再び上昇を開始する。このように負荷回路Ｌ１がオフ状態を維持している間、スイッチング素子Ｔ１０は、オンオフを繰り返す。これにより、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔは、規格範囲上限レベルで小刻みに変動する。
【００４１】
時刻ｔ３において、負荷回路Ｌ１がオン状態となり、ＤＣ−ＤＣコンバータ１０が通常状態となると、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔは、規格範囲内で安定的に推移する。ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合、第１のコンパレータＣｏｍｐ．１、第２のコンパレータＣｏｍｐ．２および第３のコンパレータＣｏｍｐ．３は、それぞれ、ハイレベルの制御信号Ｓ１、Ｓ２およびＳ３を出力する。これにより、スイッチング素子Ｔ１０およびＴ２０はオフ状態を維持し、抵抗素子ＲｏおよびＲｉにおける電力消費は生じない。
【００４２】
時刻ｔ４から時刻ｔ５までの期間において、負荷回路Ｌ１が一次的にオフ状態となると、ＤＣ−ＤＣコンバータ１０は無負荷状態となるので、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔは上昇する。ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、第２のコンパレータＣｏｍｐ．２における上限判定閾値（１３Ｖ）に達すると、スイッチング素子Ｔ１０がオン状態となって、出力電圧Ｖｏｕｔが低下する。これにより、出力電圧Ｖｏｕｔの更なる上昇が抑えられる。
【００４３】
時刻ｔ６において、ＤＣ−ＤＣコンバータ１０への入力電圧Ｖｉｎの供給がなくなると、ＤＣ−ＤＣコンバータ１０は停止状態となる。ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが下降を開始し、時刻ｔ７において第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３における下限判定閾値（１１Ｖ）を下回ると、これらのコンパレータは、ローレベルの制御信号Ｓ１、Ｓ３を出力する。これにより、スイッチング素子Ｔ１０およびＴ２０がオン状態となり、キャパシタＣｏおよびＣｉに蓄積された電荷が、それぞれ、抵抗素子Ｒｏおよび抵抗素子Ｒｉを介して放電される。これにより、キャパシタＣｏおよびＣｉに残留する電荷による感電を防止することができる。
【００４４】
以上のように、スイッチ制御回路２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の上限を上回った場合に、スイッチング素子Ｔ１０をオンさせる論理レベルの制御信号Ｓ２を出力する。これにより、抵抗素子Ｒｏにおいて電力が消費され、出力電圧Ｖｏｕｔのオーバーシュートを抑制することができる。
【００４５】
また、スイッチ制御回路２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回った場合に、スイッチング素子Ｔ１０およびＴ２０をオンさせる論理レベルの制御信号Ｓ１およびＳ３を出力する。これにより、キャパシタＣｏおよびＣｉに蓄積された電荷を、それぞれ、抵抗素子ＲｏおよびＲｉを介して放電させることができる。従って、ＤＣ−ＤＣコンバータ１０への入力電圧Ｖｉｎの供給がなくなった後にキャパシタＣｏおよびＣｉに残留する電荷による感電を防止することができる。
【００４６】
また、スイッチ制御回路２０は、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが、規格範囲内にある場合に、スイッチング素子Ｔ１０およびＴ２０をオフさせる論理レベルの制御信号を出力する。これにより、抵抗素子ＲｏおよびＲｉにおける無駄な電力消費をなくすことができる。
【００４７】
仮に、抵抗素子Ｒｏの両端を、ＤＣ−ＤＣコンバータ１０の一対の出力端１２に固定的に接続した場合には、抵抗素子Ｒｏにおいて常に電力を消費することになる。同様に、抵抗素子Ｒｉの両端を、ＤＣ−ＤＣコンバータ１０の一対の入力端１１に固定的に接続した場合には、抵抗素子Ｒｉにおいて常に電力を消費することになる。本実施形態に係る入出力制御回路１および電子機器１００によれば、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合には、抵抗素子ＲｏおよびＲｉにおける電力消費が生じないので、省電力化を図ることができる。
【００４８】
なお、本実施形態では入力回路６０を含む構成を例示したが、入力回路６０は、必要に応じて設ければよく、不要な場合には削除することが可能である。入力回路６０を削除する場合、入力側スイッチ回路５０および第３のコンパレータＣｏｍｐ．３は不要となる。
【００４９】
また、本実施形態では、スイッチング素子Ｔ１０およびＴ２０をｐチャネル型のＦＥＴで構成する場合を例示したが、スイッチング素子Ｔ１０およびＴ２０をｎチャネル型のＦＥＴで構成してもよい。この場合、各コンパレータから出力される制御信号Ｓ１、Ｓ２、Ｓ３の論理レベルを反転すればよい。また、スイッチング素子Ｔ１０およびＴ２０をバイポーラトランジスタ等のＦＥＴ以外のスイッチング素子で構成してもよい。
【００５０】
［第２の実施形態］
図４は、開示の技術の第２の実施形態に係る入出力制御回路２を備えた電子機器１０１の構成を示す回路図である。第２の実施形態に係る入出力制御回路２および電子機器１０１は、スイッチ制御回路２０が、基準電圧生成回路２１を更に含む点が、第１の実施形態に係る入出力制御回路１および電子機器１００と異なる。
【００５１】
基準電圧生成回路２１は、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３に供給される基準電圧Ｖｒｅｆ１とは異なる基準電圧Ｖｒｅｆ２を生成し、これを第２のコンパレータＣｏｍｐ．２に供給する。基準電圧生成回路２１は、抵抗素子Ｒ２、ダイオードＤ１、Ｄ２、Ｄ３およびツェナーダイオードＺ２、Ｚ３を含んで構成されている。抵抗素子Ｒ２の一端は、電源回路Ｐ１０の高電位側に接続されている。ツェナーダイオードＺ２は、カソードが抵抗素子Ｒ２の他端に接続され、アノードがダイオードＤ１のアノードに接続されている。ダイオードＤ１のカソードは、ダイオードＤ２のアノードに接続されている。ダイオードＤ２のカソードは、電源回路Ｐ１０の低電位側に接続されている。ツェナーダイオードＺ３は、カソードがツェナーダイオードＺ２のカソードに接続され、アノードがダイオードＤ３のアノードに接続されている。ダイオードＤ３のカソードは、第１のコンパレータＣｏｍｐ．１の出力端子および第２のコンパレータＣｏｍｐ．２の出力端子に接続されている。基準電圧生成回路２１は、抵抗素子Ｒ２と、ツェナーダイオードＺ２、Ｚ３との交点において基準電圧Ｖｒｅｆ２を出力する。基準電圧Ｖｒｅｆ２は、第２のコンパレータＣｏｍｐ．２の非反転入力端子に供給される。
【００５２】
基準電圧生成回路２１から出力される基準電圧Ｖｒｅｆ２のレベルは、第１のコンパレータＣｏｍｐ．１から出力される制御信号Ｓ１および第２のコンパレータＣｏｍｐ．２から出力される制御信号Ｓ２の論理レベルの反転に応じて切り替る。このように、基準電圧Ｖｒｅｆ２のレベルが切り替ることで、第２のコンパレータＣｏｍｐ．２にヒステリシス特性を持たせることができる。
【００５３】
以下に、本実施形態に係る入出力制御回路２の動作について説明する。なお、第１のコンパレータＣｏｍｐ．１および第３のコンパレータＣｏｍｐ．３の動作は、上記の第１の実施形態と同様であるので、以下では、主に第２のコンパレータＣｏｍｐ．２の動作について説明する。また、以下の説明では、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの仕様および入出力制御回路２の回路定数を、上記の第１の実施形態における例示と同様とし、基準電圧生成回路２１の回路定数を、以下のように定めた場合について例示する。
【００５４】
抵抗素子Ｒ２の抵抗値を、一例として１０ｋΩとする。ツェナーダイオードＺ２のツェナー電圧ＶＺ２およびツェナーダイオードＺ３のツェナー電圧ＶＺ３を、一例として、それぞれ７．４Ｖとする。ダイオードＤ１の順方向電圧ＶＤ１、ダイオードＤ２の順方向電圧ＶＤ２、ダイオードＤ３の順方向電圧ＶＤ３を、一例として、それぞれ０．３Ｖとする。上記のように回路定数を定めることにより、第１のコンパレータＣｏｍｐ．１から出力される制御信号Ｓ１および第２のコンパレータＣｏｍｐ．２から出力される制御信号Ｓ２の双方の論理レベルがハイレベルの場合、基準電圧Ｖｒｅｆ２は、８Ｖ（＝ＶＺ２＋ＶＤ１＋ＶＤ２）となる。一方、第１のコンパレータＣｏｍｐ．１から出力される制御信号Ｓ１および第２のコンパレータＣｏｍｐ．２から出力される制御信号Ｓ２の少なくとも一方の論理レベルがローレベルの場合、基準電圧Ｖｒｅｆ２は、７．７Ｖ（＝ＶＺ３＋ＶＤ３）となる。
【００５５】
ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが１１Ｖよりも小（規格範囲の下限よりも小）の場合、第１のコンパレータＣｏｍｐ．１は、ローレベルの制御信号Ｓ１を出力する。これにより、第２のコンパレータＣｏｍｐ．２の非反転入力端子に供給される基準電圧Ｖｒｅｆ２は、７．７Ｖとなる。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、６．７９Ｖ（＝１１×Ｒ８／（Ｒ７＋Ｒ８））よりも小さい電圧が供給される。従って、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。本実施形態に係るスイッチ制御回路２０は、第１のコンパレータＣｏｍｐ．１の制御信号Ｓ１の論理レベルと、第２のコンパレータＣｏｍｐ．１の制御信号Ｓ２の論理レベルとが競合する場合、ローレベルの制御信号が優先する回路構成となっている。従って、出力側スイッチ回路３０のスイッチング素子Ｔ１０のゲートには、ローレベルの制御信号が供給され、スイッチング素子Ｔ１０は、オン状態となる。同様に、入力側スイッチ回路５０のスイッチング素子Ｔ２０もオン状態となる。スイッチング素子Ｔ１０およびＴ２０をオン状態とすることで、キャパシタＣｏおよびＣｉに蓄積された電荷をそれぞれ抵抗素子ＲｏおよびＲｉを介して放電させることができる。これにより、キャパシタＣｏおよびＣｉに残留する電荷による感電を防止することができる。
【００５６】
その後、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが上昇して１１．４Ｖ（規格範囲内）となると、第１のコンパレータＣｏｍｐ．１は、ハイレベルの制御信号Ｓ１を出力する。一方、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、７．０４Ｖ（＝１１．４×Ｒ８／（Ｒ７＋Ｒ８））の電圧が供給される。従って、第２のコンパレータＣｏｍｐ．２は、ハイレベルの制御信号Ｓ２を出力する。これにより、出力側スイッチ回路３０のスイッチング素子Ｔ１０は、オフ状態となる。同様に、入力側スイッチ回路５０のスイッチング素子Ｔ２０もオフ状態となる。このように、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合に、スイッチング素子Ｔ１０およびＴ２０をオフ状態とすることで、抵抗素子ＲｏおよびＲｉにおける無駄な電力消費を回避することができる。また、制御信号Ｓ１およびＳ２の双方の論理レベルがハイレベルとなることで、基準電圧Ｖｒｅｆ２は、７．７Ｖから８Ｖに切り替る。
【００５７】
その後、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが更に上昇して１３Ｖ（規格範囲の上限よりも大）となると、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、８．０２Ｖ（＝１３×Ｒ８／（Ｒ７＋Ｒ８））の電圧が供給される。一方、第２のコンパレータＣｏｍｐ．２の非反転入力端子に供給される基準電圧Ｖｒｅｆ２は、８Ｖである。従って、第２のコンパレータＣｏｍｐ．２は、ローレベルの制御信号Ｓ２を出力する。これにより、出力側スイッチ回路３０のスイッチング素子Ｔ１０は、オン状態となる。このように、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の上限を上回った場合に、スイッチング素子Ｔ１０をオン状態とすることで、抵抗素子Ｒｏに電力を消費させることができ、これによって、出力電圧Ｖｏｕｔを低下させることができる。第２のコンパレータＣｏｍｐ．２から出力される制御信号Ｓ２のハイレベルからローレベルへの反転に伴って、基準電圧Ｖｒｅｆ２は、８Ｖから７．７Ｖに切り替る。
【００５８】
その後、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが下降し、１２．６Ｖ（規格範囲内）となると、第２のコンパレータＣｏｍｐ．２の反転入力端子には、出力電圧Ｖｏｕｔを抵抗素子Ｒ７およびＲ８によって分圧した電圧Ｖｏ２として、７．７８Ｖ（＝１２．６×Ｒ８／（Ｒ７＋Ｒ８））の電圧が供給される。一方、第２のコンパレータＣｏｍｐ．２の非反転入力端子に供給される基準電圧Ｖｒｅｆ２は、７．７Ｖである。従って、第２のコンパレータＣｏｍｐ．２は、ローレベルの制御信号Ｓ２の出力を維持する。これにより、出力側スイッチ回路３０のスイッチング素子Ｔ１０のオン状態が維持される。
【００５９】
このように、第２のコンパレータＣｏｍｐ．２から出力される制御信号Ｓ２のローレベルへの反転に伴って基準電圧Ｖｒｅｆ２を８Ｖから７．７Ｖに低下させることで、出力電圧Ｖｏｕｔの下降に伴う制御信号Ｓ２のハイレベルへの反転が生じにくくなる。すなわち、第２のコンパレータＣｏｍｐ．２にヒステリシス特性を持たせることで、スイッチング素子Ｔ１０におけるオンオフの繰り返しを抑制することができる。これにより、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの規格範囲上限レベルでの小刻みな変動（図３参照）を抑制することができる。
【００６０】
図５は、本実施形態に係る電子機器１０１の動作の一例を示すタイムチャートである。本実施形態に係る電子機器１０１の基本的な動作は、第１の実施形態に係る電子機器１００と同様である。すなわち、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の下限を下回る場合には、スイッチング素子Ｔ１０およびＴ２０がオン状態となり、キャパシタＣｏおよびＣｉに蓄積された電荷が、それぞれ、抵抗素子ＲｏおよびＲｉを介して放電される。これにより、キャパシタＣｏおよびＣｉに残留する電荷による感電を防止することができる。また、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲の上限を上回る場合には、スイッチング素子Ｔ１０がオン状態となり、抵抗素子Ｒｏにおいて電力が消費され、出力電圧Ｖｏｕｔが低下する。また、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが規格範囲内にある場合には、スイッチング素子Ｔ１０およびＴ２０がオフ状態となり、抵抗素子ＲｏおよびＲｉにおける無駄な電力消費が回避される。
【００６１】
本実施形態では、第２のコンパレータＣｏｍｐ．２がヒステリシス特性を有しているので、制御信号Ｓ２の論理レベルの反転が生じにくくなり、スイッチング素子Ｔ１０におけるオンオフの繰り返し（チャタリング）が抑制される。これにより、ＤＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔの規格範囲上限レベルでの小刻みな変動が抑制され、出力電圧Ｖｏｕｔが安定化する。
【００６２】
なお、入出力制御回路１および２は、開示の技術における制御回路の一例である。
ＤＣ−ＤＣコンバータ１０は、開示の技術における電圧変換回路の一例である。キャパシタＣｏは、開示の技術における第１のキャパシタの一例である。抵抗素子Ｒｏは、開示の技術における第１の抵抗素子の一例である。出力回路４０は、開示の技術における出力回路の一例である。スイッチング素子Ｔ１０は、開示の技術における第１のスイッチング素子の一例である。スイッチ制御回路２０は、開示の技術におけるスイッチ制御回路の一例である。キャパシタＣｉは、開示の技術における第２のキャパシタの一例である。抵抗素子Ｒｉは、開示の技術における第２の抵抗素子の一例である。入力回路６０は、開示の技術における入力回路の一例である。第１のコンパレータＣｏｍｐ．１は、開示の技術における第１のコンパレータの一例である。第２のコンパレータＣｏｍｐ．２は、開示の技術における第２のコンパレータの一例である。第３のコンパレータＣｏｍｐ．３は、開示の技術における第３のコンパレータの一例である。基準電圧生成回路２１は、開示の技術における基準電圧生成回路の一例である。電子機器１００および１０１は、開示の技術における電子機器の一例である。負荷回路Ｌ１は、開示の技術における負荷回路の一例である。
【００６３】
以上の第１および第２の実施形態に関し、更に以下の付記を開示する。
【００６４】
（付記１）
入力電圧を、大きさの異なる電圧に変換して一対の出力端から出力する電圧変換回路の前記一対の出力端の間に設けられた第１のキャパシタおよび前記第１のキャパシタに並列に設けられた第１の抵抗素子を含む出力回路と、
前記第１の抵抗素子に直列接続された第１のスイッチング素子と、
前記一対の出力端から出力される電圧が所定範囲内にある場合に前記第１のスイッチング素子をオフさせ、前記一対の出力端から出力される電圧が前記所定範囲内にない場合に前記第１のスイッチング素子をオンさせるスイッチ制御回路と、
を含む制御回路。
【００６５】
（付記２）
前記スイッチ制御回路は、前記一対の出力端から出力される電圧のレベルが前記所定範囲の下限に対応する第１のレベルを下回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第１の制御信号を出力する第１のコンパレータと、前記一対の出力端から出力される電圧が前記所定範囲の上限に対応する第２のレベルを上回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第２の制御信号を出力する第２のコンパレータと、を含む
付記１に記載の制御回路。
【００６６】
（付記３）
前記第１のコンパレータは、前記一対の出力端から出力される電圧のレベルが前記第１のレベルを下回った場合に第１の論理レベルの前記第１の制御信号を出力し、前記一対の出力端から出力される電圧のレベルが前記第１のレベルを上回った場合に第２の論理レベルの前記第１の制御信号を出力し、
前記第２のコンパレータは、前記一対の出力端から出力される電圧のレベルが前記第２のレベルを上回った場合に前記第１の論理レベルの前記第２の制御信号を出力し、前記一対の出力端から出力される電圧のレベルが前記第２のレベルを下回った場合に前記第２の論理レベルの前記第２の制御信号を出力し、
前記第１のスイッチング素子は、前記第１の制御信号および前記第２の制御信号の少なくとも一方の論理レベルが、前記第１の論理レベルである場合にオン状態となり、前記第１の制御信号および前記第２の制御信号の双方の論理レベルが、前記第２の論理レベルである場合にオフ状態となる
付記２に記載の制御回路。
【００６７】
（付記４）
前記電圧変換回路の一対の入力端の間に設けられた第２のキャパシタおよび前記第２のキャパシタに並列に設けられた第２の抵抗素子を含む入力回路と、
前記第２の抵抗素子に直列接続された第２のスイッチング素子と、
前記一対の出力端から出力される電圧が前記第１のレベルを下回った場合に前記第２のスイッチング素子をオンさせる論理レベルの第３の制御信号を出力する第３のコンパレータと、
を更に含む付記２または付記３に記載の制御回路。
【００６８】
（付記５）
前記第２の制御信号の論理レベルの反転に応じてレベルが切り替る基準電圧を生成する基準電圧生成回路を更に含み、
前記第２のコンパレータは、前記基準電圧と、前記一対の出力端から出力される電圧に応じた電圧と、の比較結果に応じた論理レベルの前記第２の制御信号を出力する
付記２から付記４のいずれか１つに記載の制御回路。
【００６９】
（付記６）
前記基準電圧は、前記第２の制御信号の論理レベルが、前記第１のスイッチング素子をオンさせる論理レベルに反転した場合に、レベルが低下する
付記５に記載の制御回路。
【００７０】
（付記７）
入力電圧を、大きさの異なる電圧に変換して一対の出力端から出力する電圧変換回路と、
前記一対の出力端の間に設けられた第１のキャパシタおよび前記第１のキャパシタに並列に設けられた第１の抵抗素子を含む出力回路と、前記第１の抵抗素子に直列接続された第１のスイッチング素子と、前記一対の出力端から出力される電圧が所定範囲内にある場合に前記第１のスイッチング素子をオフさせ、前記一対の出力端から出力される電圧が前記所定範囲内にない場合に前記第１のスイッチング素子をオンさせるスイッチ制御回路と、を含む制御装置と、
前記一対の出力端から出力される電圧の供給を受けて動作する負荷回路と、
を含む電子機器。
【００７１】
（付記８）
前記スイッチ制御回路は、前記一対の出力端から出力される電圧のレベルが前記所定範囲の下限に対応する第１のレベルを下回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第１の制御信号を出力する第１のコンパレータと、前記一対の出力端から出力される電圧が前記所定範囲の上限に対応する第２のレベルを上回った場合に前記第１のスイッチング素子をオンさせる論理レベルの第２の制御信号を出力する第２のコンパレータと、を含む
付記７に記載の電子機器。
【００７２】
（付記９）
前記第１のコンパレータは、前記一対の出力端から出力される電圧のレベルが前記第１のレベルを下回った場合に第１の論理レベルの前記第１の制御信号を出力し、前記一対の出力端から出力される電圧のレベルが前記第１のレベルを上回った場合に第２の論理レベルの前記第１の制御信号を出力し、
前記第２のコンパレータは、前記一対の出力端から出力される電圧のレベルが前記第２のレベルを上回った場合に前記第１の論理レベルの前記第２の制御信号を出力し、前記一対の出力端から出力される電圧のレベルが前記第２のレベルを下回った場合に前記第２の論理レベルの前記第２の制御信号を出力し、
前記第１のスイッチング素子は、前記第１の制御信号および前記第２の制御信号の少なくとも一方の論理レベルが、前記第１の論理レベルである場合にオン状態となり、前記第１の制御信号および前記第２の制御信号の双方の論理レベルが、前記第２の論理レベルである場合にオフ状態となる
付記８に記載の電子機器。
【００７３】
（付記１０）
前記電圧変換回路の一対の入力端の間に設けられた第２のキャパシタおよび前記第２のキャパシタに並列に設けられた第２の抵抗素子を含む入力回路と、
前記第２の抵抗素子に直列接続された第２のスイッチング素子と、
前記一対の出力端から出力される電圧が前記第１のレベルを下回った場合に前記第２のスイッチング素子をオンさせる論理レベルの第３の制御信号を出力する第３のコンパレータと、
を更に含む付記８または付記９に記載の電子機器。
【００７４】
（付記１１）
前記第２の制御信号の論理レベルの反転に応じてレベルが切り替る基準電圧を生成する基準電圧生成回路を更に含み、
前記第２のコンパレータは、前記基準電圧と、前記一対の出力端から出力される電圧に応じた電圧と、の比較結果に応じた論理レベルの前記第２の制御信号を出力する
付記８から付記１０のいずれか１つに記載の電子機器。
【００７５】
（付記１２）
前記基準電圧は、前記第２の制御信号の論理レベルが、前記第１のスイッチング素子をオンさせる論理レベルに反転した場合に、レベルが低下する
付記１１に記載の電子機器。
【符号の説明】
【００７６】
１、２  入出力制御回路。
１０  ＤＣ−ＤＣコンバータ
２０  スイッチ制御回路
２１  基準電圧生成回路
４０  出力回路
６０入力回路
１００、１０１  電子機器
Ｃｏ、Ｃｉ  キャパシタ
Ｒｏ、Ｒｉ  抵抗素子
Ｔ１０、Ｔ２０  スイッチング素子
Ｌ１  負荷回路
Ｃｏｍｐ．１  第１のコンパレータ
Ｃｏｍｐ．２  第２のコンパレータ
Ｃｏｍｐ．３  第３のコンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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