(57)【特許請求の範囲】
【請求項１】
回路と、
第１乃至第３の配線と、
第１乃至第３のノードと、
第１乃至第３のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記第１のノードを介して前記回路と電気的に接続され、
前記第１のトランジスタのゲートは、第１の信号が入力され、
前記回路は、前記第２のノードを介して、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、且つ、前記容量素子の第１端子と電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は、前記第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１の信号の反転信号が入力され、
前記第３のトランジスタのソース及びドレインの一方は、前記第３のノードを介して、前記容量素子の第２端子と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記第３の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第３のトランジスタのソース及びドレインの他方と電気的に接続されているロジック回路。
【請求項２】
請求項１において、
前記回路のトランジスタは、第４のトランジスタを有し、
前記第４のトランジスタは、チャネルが酸化物半導体で形成されているロジック回路。
【請求項３】
請求項１において、
前記第１のトランジスタがオフのとき、前記第２のトランジスタはオンであり、
前記第１のトランジスタがオンのとき、前記第２のトランジスタはオフであるロジック回路。
【請求項４】
請求項１において、
前記第１の配線に印加される電源電圧は、前記第２の配線に印加される電源電圧よりも大きく、
前記第３の配線に印加される電源電圧は、前記第１の配線に印加される電源電圧よりも大きいロジック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、例えば、ロジック回路、処理装置等の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。本発明の一形態は例示した技術分野に限定されるものではない。例えば、本発明の一形態は、記憶装置、処理装置、撮像装置、表示装置、発光装置、蓄電装置、それらの駆動方法、および、それらの製造方法に関する。
【背景技術】
【０００２】
ロジック回路は、スタティックロジック回路、ダイナミックロジック回路、および疑似（ｐｓｅｕｄｏ）ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。トランジスタのリーク電流が大きいと、ダイナミックロジック回路で保持しているデータが破壊されてしまう。リーク電流は、トランジスタをオフ状態であるときに流れ出るオフ電流が一因となって生じる。例えば、特許文献１、２には、チャネルが酸化物半導体で形成されているトランジスタを備えることで、ダイナミックロジック回路のリーク電流を低減することが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３―９３１１号公報
【特許文献２】特開２０１３―９３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一形態の課題は、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を削減すること、または素子数を削減することである。なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全てを解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００５】
本発明の一形態は、ダイナミックロジック回路と、第１出力ノードと、容量素子とを有し、ダイナミックロジック回路は第２出力ノードを有し、ダイナミックロジック回路のトランジスタの導電型はｎ型またはｐ型の何れか一方であり、第１出力ノードは容量素子の第１端子と電気的に接続され、第２出力ノードは容量素子の第２端子と電気的に接続されているロジック回路である。本形態において、ダイナミックロジック回路のトランジスタは、チャネルが形成される酸化物半導体を有していてもよい。
【０００６】
本発明の一形態は、ダイナミックロジック回路と、第１出力ノードと、第１トランジスタと、容量素子とを有し、ダイナミックロジック回路は第２出力ノードを有し、第１トランジスタおよびダイナミックロジック回路のトランジスタの導電型はｎ型またはｐ型の何れか一方であり、第１出力ノードは容量素子の第１端子と電気的に接続され、第２出力ノードは容量素子の第２端子と電気的に接続され、第１トランジスタはダイオード接続され、第１トランジスタの第１端子は第１出力ノードと電気的に接続され、第１トランジスタの第２端子は第１電圧が入力されるロジック回路である。本形態において、ダイナミックロジック回路のトランジスタおよび第１トランジスタは、チャネルが形成される酸化物半導体を有していてもよい。
【発明の効果】
【０００７】
本発明の一形態により、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。例えば、本発明の一形態により、消費電力を削減することができる、または素子数を削減することができる。なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書等の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【０００８】
【図１】ロジック回路の構成例を示す回路図。
【図２】ロジック回路の動作例を示すタイミングチャート。
【図３】ロジック回路の構成例を示す回路図。
【図４】ロジック回路の動作例を示すタイミングチャート。
【図５】ロジック回路の構成例を示す回路図。
【図６】ロジック回路の構成例を示す回路図。
【図７】シミュレーションを行ったロジック回路の回路図。
【図８】図７のロジック回路のタイミングチャート。
【図９】Ａ、Ｂ：シミュレーションの結果を示す図。
【図１０】記憶装置の構成例を示すブロック図。
【図１１】Ａ−Ｃ：メモリセルの構成例を示す回路図。
【図１２】行デコーダの構成例を示す回路図。
【図１３】ＡＮＤ回路の構成例を示す回路図。
【図１４】記憶装置のデバイス構造例を示す断面図。
【図１５】記憶装置のデバイス構造例を示す断面図。
【図１６】Ａ：撮像装置の構成例を示すブロック図。Ｂ：画素の構成例を示す回路図。
【図１７】撮像装置のデバイス構造例を示す断面図。
【図１８】表示装置の構成例を示すブロック図。
【図１９】Ａ、Ｂ：画素の構成例を示す回路図。
【図２０】表示装置の構成例を示す分解斜視図。
【図２１】表示パネルの素子基板の構成例を示す平面図。
【図２２】Ａ、Ｂ：表示装置のデバイス構造例を示す断面図。
【図２３】ＣＰＵの構成例を示すブロック図。
【図２４】ＲＦＩＣの構成例を示すブロック図。
【図２５】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。
【図２６】電子機器の例を示す図。
【図２７】Ａ、Ｂ：電気自動車の例を示す図。
【図２８】Ａ−Ｆ：電子機器の例を示す図。
【図２９】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ−Ｄ：図２９Ａの断面図。
【図３０】Ａ：図２９Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。
【図３１】Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。
【図３２】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【発明を実施するための形態】
【０００９】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【００１０】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１１】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１２】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電体、不純物領域等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である。
【００１３】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１４】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００１５】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００１６】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“＿１”、“＿２”、“＜ｎ＞”、“［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＷＬを個々に区別する場合、行番号を利用して、２行目の配線ＷＬを配線ＷＬ［２］と記載する場合がある。
【００１７】
本明細書等において、例えば、電源電圧ＶＤＤを、電圧ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
【００１８】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１９】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２０】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するように示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
【００２１】
以下に本発明の実施の形態を示すが、実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いの構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
（実施の形態１）
＜＜ロジック回路の構成例＞＞
図１は半導体装置の一例を示すブロック図である。図１に示すロジック回路１００は、ｎ＋１個の信号Ａ０からＡｎで決定される論理レベルの信号ＯＵＴを出力する機能を有する。ロジック回路１００は、ダイナミックロジック回路３０および回路２０を有する。ダイナミックロジック回路３０はｎ＋１入力のロジック回路である。ダイナミックロジック回路３０は、回路１０、トランジスタ３１、トランジスタ３２および容量素子３３を有する。ここでは、ノードＹがダイナミックロジック回路３０の出力ノードである。
【００２３】
ノードＮＬ１は、低電源電圧ＶＳＳが供給される低レベル側電源ノードとして機能することが可能である。ノードＮＬ１はＶＳＳ供給用の配線と電気的に接続されている。ノードＹは、プリチャージ期間でプリチャージ（初期化）されるノードである。図１の例では、ノードＹはプリチャージによって放電され、低レベル（“Ｌ”）となる。トランジスタ３１はノードＹとノードＮＬ１との間の導通状態を制御するパストランジスタである。トランジスタ３１はプリチャージ制御用トランジスタと呼ばれることがある。容量素子３３の第１端子はノードＹと電気的に接続され、同第２端子はＶＳＳを供給する配線と電気的に接続されている。容量素子３３は、ノードＹの電圧を保持する機能を有する。ノードＹの寄生容量によりノードＹの電圧を保持することが可能な場合は、容量素子３３を設けなくてもよい。
【００２４】
ノードＮＨ１は、高電源電圧ＶＤＤ１が供給される高レベル側電源ノードとして機能することが可能である。ノードＮＨ１はＶＤＤ１供給用の配線と電気的に接続されている。トランジスタ３２はノードＸとノードＮＨ１との間の導通状態を制御するパストランジスタである。トランジスタ３２は評価制御用トランジスタと呼ばれることがある。
【００２５】
信号ＰＲＥは、プリチャージを制御することができる機能を有する。信号ＰＲＥはトランジスタ３１のゲートに入力される。ここでは、トランジスタ３１およびトランジスタ３２は同じ導電型であって、トランジスタ３１とトランジスタ３２とを相補的にスイッチング動作をさせるため、トランジスタ３２のゲートには信号ＰＲＥの反転信号ＰＲＥＢが入力される。これにより、トランジスタ３１がオン状態のときトランジスタ３２がオフ状態となり、トランジスタ３１がオフ状態のときトランジスタ３２がオン状態となる。
【００２６】
＜回路１０＞
回路１０は、ノードＸとノードＹとの間に接続されている。回路１０は、ｎ＋１個（ｎは０以上の整数）のトランジスタＭ０―Ｍｎを有する。
【００２７】
トランジスタＭ０―Ｍｎはｎ型トランジスタである。トランジスタＭ０―Ｍｎのゲートには、それぞれ、信号Ａ０−Ａｎが入力される。ノードＸとノードＹとの間に少なくとも１つ電流経路が存在するように、トランジスタＭ０―Ｍｎが直列および／または並列に電気的に接続されている。図１は、ノードＸにトランジスタＭ０のドレインが直接的に電気的に接続され、ノードＹにトランジスタＭｎのソースが直接的に電気的に接続されている例を示しているが、回路１０の接続構造はこれに限定されない。
【００２８】
回路１０は、評価回路あるいはロジック回路網と呼ぶことができる。回路１０は、トランジスタＭ０―Ｍｎの接続構造に応じて、信号Ａ０−Ａｎについて論理評価を行う。信号Ａ０−Ａｎの論理条件が成立している場合、ノードＸとノードＹとの間の１または複数の電流経路（充電経路とも呼ぶ。）に電流が流れ、ノードＹは高レベル（“Ｈ”）となる。このように、回路１０は、ノードＹを“Ｈ”にプルアップすることができる機能を有しており、プルアップ回路と呼ぶことができる。評価動作では、回路１０による論理評価の結果が真であるとき、ノードＹは充電され、“Ｈ”となる。他方、論理評価結果が偽であれば、ノードＹはプリチャージ期間で設定された電圧から変動しないため、ノードＹの状態は“Ｌ”のままである。
【００２９】
＜回路２０＞
回路２０はノードＹと電気的に接続されている。回路２０は、ノードＹ＿Ｈ、トランジスタ２１および容量素子２２を有する。ノードＹ＿Ｈは回路２０の出力ノードであり、かつロジック回路１００の出力ノードでもある。信号ＯＵＴがノードＹ＿Ｈから出力される。トランジスタ２１はダイオード接続されており、ノードＮＨ２とノードＹ＿Ｈとの間の電流を整流する機能を有する。容量素子２２によりノードＹ＿ＨがノードＹと容量結合されている。ノードＮＨ２は高電源電圧ＶＤＤ２が供給される電源ノードである。ノードＮＨ２はＶＤＤ２供給用の配線と電気的に接続されている。ここでは、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳである。
【００３０】
回路２０は、ノードＹの電圧よりも高い電圧を生成することができる機能を有し、ブートストラップ回路と呼ぶことができる。容量素子２２はブートストラップ容量と呼ばれることがあり、ダイオード接続されているトランジスタ２１はブートストラップダイオードと呼ばれることがある。回路２０の回路構成は図１の例に限定されるものではない。回路２０は、ノードＹ＿ＨとノードＹとの容量結合によって、ノードＹ＿Ｈの電圧をノードＹよりも高い電圧にするブートストラップ動作が可能な回路であればよい。容量結合によってノードＹ＿Ｈの電圧を変化させるのは、ノードＹ＿Ｈの電圧を、ノードＹの電圧と連動して変化させるためである。
【００３１】
なお、ノードＸをダイナミックロジック回路３０の出力ノードとすることもできる。この場合、回路２０、容量素子３３をノードＸと電気的に接続すればよい。
【００３２】
＜＜ダイナミックロジック回路の動作例＞＞
図２のタイミングチャートを参照して、ロジック回路１００の動作例を説明する。図２では、信号ＰＲＥおよび信号ＰＲＥＢの最大電圧をＶＤＤ３とし、最小電圧をＶＳＳとしている。ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１である。
【００３３】
＜プリチャージ＞
信号ＰＲＥがＨレベルの期間（Ｐ１、Ｐ３）では、ロジック回路１００はプリチャージ動作を行う。トランジスタ３２はオフ状態であり、トランジスタ３１はオン状態である。ノードＹの電圧はＶＳＳとなり、ノードＹ＿Ｈの電圧はＶＨ２となる。ＶＨ２はＶＤＤ２よりもトランジスタ２１の閾値電圧Ｖｔｈ２１だけ低い電圧である。
【００３４】
＜評価＞
信号ＰＲＥがＬレベルの期間（Ｐ２、Ｐ４）では、ロジック回路１００は評価動作を行う。トランジスタ３２はオン状態であり、トランジスタ３１がオフ状態である。図２では、信号Ａ０―Ａｎの論理条件は、期間Ｐ２では真であり、期間Ｐ４では偽である。
【００３５】
（期間Ｐ２）
期間Ｐ２では、ノードＹはＨレベルとなる。ノードＹの電圧はＶＳＳからＶＨ１に上昇する。ＶＨ１＝ＶＤＤ１―ΔＶ１０である。ΔＶ１０は、期間Ｐ２においてノードＹとノードＮＨ１との間の電流経路を形成しているトランジスタの段数によって決まる。トランジスタの段数が多いほど、トランジスタの閾値電圧によりΔＶ１０が大きくなるため、ＶＨ１は低くなる。回路２０の機能により、ノードＹ＿Ｈの電圧は、ノードＹの電圧と共に上昇する。ノードＹ＿Ｈの電圧は、ＶＨ２よりもΔＶ２０高い電圧ＶＨ３となる。式ａ１に示すように、ΔＶ２０は、ＶＨ１、容量素子２２の容量Ｃ２２、およびノードＹ＿Ｈの寄生容量ＣＹＨによって決まる。
【００３６】
【数１】
0006713743.tif 000002
【００３７】
回路２０を設けることで、ノードＹの電圧よりも高い電圧の信号ＯＵＴを出力することが可能になる。回路２０によって、トランジスタ３２および回路１０のトランジスタＭ０―Ｍｎの閾値電圧による電圧降下を補償することができる。これにより、ロジック回路１００の後段の回路の駆動能力を向上させることができる。または、ロジック回路１００の後段に閾値電圧が高いトランジスタで構成された回路を設けることが可能となる。
【００３８】
（期間Ｐ４）
期間Ｐ４では、ノードＹの電圧はプリチャージ動作によって設定された電圧ＶＳＳが維持される。よって、ノードＹ＿Ｈの電圧も変化せず、ＶＨ２が維持される。ロジック回路１００のノードＹ＿Ｈの電圧によって、後段の回路が駆動されるため、論理状態が“Ｌ”であるときのノードＹの電圧ＶＨ２は、後段の回路のトランジスタの閾値電圧未満とすることが好ましい。例えば、ＶＨ２は、高電源電圧ＶＤＤ２で調節することができる。
【００３９】
図１に示すロジック回路１００は、単一導電型のトランジスタで構成することが可能である。ロジック回路１００を単一導電型のトランジスタで構成することで、ＣＭＯＳトランジスタで構成する場合よりもトランジスタ数を削減することが可能である。また、ロジック回路１００の作製工程数を減らせるため、コストを削減すること、歩留まりを向上することが可能である。
【００４０】
＜＜ロジック回路の構成例＞＞
以下、図３−図６を参照して、ロジック回路１００のより具体的な回路構成および動作例を説明する。
【００４１】
＜ＡＮＤ回路＞
図３に示すロジック回路１０１は４入力ＡＮＤ回路の一例である。回路１１は図１に示す回路１０に相当する回路である。回路１１は、直列に電気的に接続されているトランジスタ１１０−１１３を有する。トランジスタ１１０−１１３のゲートに、信号Ａ０−Ａ３が入力される。
【００４２】
図４はロジック回路１０１の動作例を示すタイミングチャートである。図４でも、図２と同様に、信号Ａ０−Ａ３の論理条件が、期間Ｐ２では真であるとし、期間Ｐ４では偽としている。期間Ｐ２で信号Ａ０―Ａ３がＨレベルであるため、ノードＸとノードＹとの間が導通され、ノードＹはＨレベルとなり、かつノードＹ＿ＨもＨレベルとなる。ロジック回路１０１から電圧ＶＨ３の信号ＯＵＴが出力される。期間Ｐ４では、信号Ａ０のみが“Ｈ”のため、ノードＹは電気的に浮遊状態が維持される。よって、ノードＹ、ノードＹ＿Ｈの電圧は、プリチャージ動作によって設定された電圧が維持され、それぞれ、ＶＳＳ、ＶＨ２である。期間Ｐ４では、ロジック回路１０１から電圧ＶＨ２の信号ＯＵＴが出力される。
【００４３】
図３のロジック回路１０１のトランジスタをｐ型トランジスタとすることで、ＮＡＮＤ回路として機能させることができる。
【００４４】
＜ＯＲ回路＞
図５に示すロジック回路１０２は４入力ＯＲ回路の一例である。回路１２は図１に示す回路１０に相当する回路である。回路１２は並列に電気的に接続されているトランジスタ１２０−１２３を有する。トランジスタ１２０−１２３のゲートには、信号Ａ０−Ａ３が入力される。ロジック回路１０２は、評価期間において、信号Ａ０―Ａ３の何れか１つが“Ｈ”であれば、ノードＹが“Ｈ”となるので、電圧ＶＨ３の信号ＯＵＴが出力される。また、評価期間において、信号Ａ０―Ａ３が全て“Ｌ”であれば、ノードＹの電圧は“Ｌ”のままであり、電圧ＶＨ２の信号ＯＵＴが出力される。
【００４５】
図５のロジック回路１０２のトランジスタをｐ型トランジスタとすることで、ＮＯＲ回路として機能させることができる。
【００４６】
＜ＡＮＤ−ＯＲ回路＞
図６に示すロジック回路１０３はＡＮＤ−ＯＲ回路の一例である。回路１３は図１に示す回路１０に相当する回路であり、トランジスタ１４０−１４３およびトランジスタ１５０−１５３を有する。回路１３には、信号Ａ０−Ａ３および信号Ｓ０−Ｓ３が入力される。ロジック回路１０３は、４入力マルチプレクサ（選択回路）として機能させることができる。例えば、信号Ａ０−Ａ３をデータ信号とし、信号Ｓ０−Ｓ３を出力するデータ信号を選択する信号とする。評価期間において、信号Ｓ０−Ｓ３の何れか１つがＨレベルとされる。信号Ｓ１のみが“Ｈ”である場合、信号Ｓ１に対応する電位レベルの信号ＯＵＴが出力される。信号Ｓ１がＨレベルであれば、電圧ＶＨ３（Ｈレベル）の信号ＯＵＴが出力され、信号Ｓ１がＬレベルであれば、電圧ＶＨ２（Ｌレベル）の信号ＯＵＴが出力される。
【００４７】
ノードＸをダイナミックロジック回路の出力ノードにすることで、ロジック回路１０１はＮＡＮＤ回路として機能することができ、ロジック回路１０２はＮＯＲ回路として機能させることができる。この場合、ノードＸの“Ｈ”の電圧が後段の回路の駆動に問題がない大きさである場合、回路２０を設けないこともできる。よって、複数のダイナミックロジック回路を組み合わせて機能回路を構成する場合、ノードＸ（評価条件が真のとき“Ｌ”となるノード）から信号を出力するダイナミックロジック回路では回路２０を設けず、ノードＹ（評価条件が真のとき“Ｈ”となるノード）から信号を出力するダイナミックロジック回路では回路２０を設けるという回路構成とすることで、回路２０を追加することによる面積オーバヘッドを小さくすることができる。
【００４８】
＜＜回路シミュレーション＞＞
チャネルが酸化物半導体で形成されているトランジスタ（以下、“ＯＳトランジスタ”と呼ぶ場合がある。）は、オフ電流が極めて小さいという特性を有する。トランジスタのオフ電流を極めて小さくするには、チャネルをバンドギャップが広い半導体、例えばバンドギャップが３．０ｅＶ以上の半導体で形成すればよい。このような半導体に、金属酸化物を含む酸化物半導体が挙げられる。よって、ＯＳトランジスタは、熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。
【００４９】
オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００５０】
ＯＳトランジスタの半導体層を形成する酸化物には、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等を用いることができる。また、これら酸化物に、他の材料、例えば、ＳｉＯ２を含ませてもよい。ＯＳトランジスタの酸化物半導体は、Ｉｎ、Ｚｎの少なくとも一方を含むものが好ましい。
【００５１】
電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。酸化物半導体、およびＯＳトランジスタについては、実施の形態４で説明する。
【００５２】
ＯＳトランジスタは、シリコンウエハから作製されるＳｉトランジスタと比較して、閾値電圧が高い。ダイナミックロジック回路をＯＳトランジスタで構成する場合、ＯＳトランジスタの閾値電圧によって、信号の電圧が下がり、ダイナミックロジック回路の後段に接続される回路の誤動作が生じる恐れがある。本実施の形態のダイナミックロジック回路は、閾値電圧落ちの問題を解消することが可能である。このことを回路シミュレーションにより確認した。
【００５３】
図７に示すロジック回路２００は、シミュレーションを行った回路である。ロジック回路２００の全てのトランジスタはｎ型トランジスタであり、ＯＳトランジスタを想定している。ロジック回路２００は、２入力ＡＮＤ回路２１０（以下、”ＡＮＤ２１０”と呼ぶ。）、回路２２１および回路２２２でなる。ＡＮＤ２１０はダイナミックロジック回路２１１および回路２０を有する。回路２２１、２２２は否定（ＮＯＴ）の論理演算機能を有するロジック回路（インバータ）である。回路２２１の入力ノードはノードＹと電気的に接続され、回路２２２の入力ノードはノードＹ＿Ｈと電気的に接続されている。ノードＯＵＴは回路２２１の出力ノードであり、ノードＯＵＴ＿Ｈは回路２２２の出力ノードである。
【００５４】
回路シミュレーションでは、回路２２１、２２２のノードＯＵＴ、ＯＵＴ＿Ｈの電圧の変化から、ＡＮＤ２１０の動作を確認している。図８はロジック回路２００のタイミングチャートを示す。図９は回路シミュレーションの結果を示す。図９Ａは、ノードＹ、Ｙ＿Ｈの電圧の変化を示し、図９ＢはノードＯＵＴ、ＯＵＴ＿Ｈの電圧の変化を示す。ここでは、ＶＳＳは０Ｖ、ＶＤＤ１は５Ｖ、ＶＤＤ２は２．５Ｖである。信号ＰＲＥ、ＰＲＥＢ、Ａ０、Ａ１の最大電圧は５Ｖであり、最小電圧は０Ｖである。プリチャージ期間は信号ＰＲＥが高レベルである期間であり、評価期間は信号ＰＲＥが低レベルである期間である。プリチャージ期間および評価期間はそれぞれ１５ｎ秒である。
【００５５】
プリチャージ期間では、ノードＹは０Ｖになる。ノードＹ＿Ｈは回路２０によって昇圧される。ノードＹ＿Ｈの電圧は、ＶＤＤ２からトランジスタ２１の閾値電圧分低下した約１．２Ｖである。ノードＯＵＴ、ＯＵＴ＿Ｈはそれぞれ、約３．５Ｖとなる。
【００５６】
ここでは、評価結果が真となる信号Ａ０、Ａ１を入力しているので、ノードＹ，Ｙ＿Ｈは論理レベルが“Ｈ”となる。よって、回路２２１、回路２２２は、論理レベルが“Ｌ”である信号を出力することになる。ノードＹは３．５Ｖ程度まで上昇するのに対して、回路２０のブートストラップ動作によってノードＹ＿Ｈは４．５Ｖ程度まで上昇している。ノードＹ、Ｙ＿Ｈの出力信号により回路２２１、２２２を駆動した結果が図９Ｂである。回路２２１のノードＯＵＴの電圧は約１．５Ｖとなり、回路２２２のノードＯＵＴ＿Ｈは１Ｖ未満まで下降している。ノードＹとノードＹ＿Ｈとでは、“Ｈ”の電圧が異なるため、ノードＯＵＴとノードＯＵＴ＿Ｈの電圧に差が生じている。図９は、回路２０を備えることでＡＮＤ２１０の駆動能力が向上されていること示している。
【００５７】
ここでは、“Ｌ”のノードＹ＿Ｈの電圧が１Ｖ程度となっているが、ノードＹ＿Ｈに接続される回路のトランジスタの閾値電圧が１Ｖを超えていれば、そのトランジスタのゲートが開かない。“Ｌ”のノードＹ＿Ｈの電圧は回路２０用の高電源電圧ＶＤＤ２によって調節することが可能である。ＶＤＤ２は、ノードＹ＿Ｈに接続される回路のトランジスタの閾値電圧や、ダイナミックロジック回路２１１のトランジスタの閾値電圧等に応じて設定すればよい。
【００５８】
本実施の形態によって、高い閾値電圧を有するトランジスタで構成しても、駆動能力が高いダイナミックロジック回路を提供することが可能となる。また、本実施の形態に係るダイナミックロジック回路は、高い閾値電圧を有するトランジスタを駆動することが可能となる。
【００５９】
ｎ型トランジスタで構成されるロジック回路として、疑似（ｐｓｅｕｄｏ）ロジック回路が知られている。ダイナミックロジック回路の方が疑似ロジック回路より少ない電力で駆動することが可能である。よって、本実施の形態によって、単一導電型のトランジスタで構成されるロジック回路の低消費電力化、高速化が可能である。例えば、本実施の形態により、ＯＳトランジスタによって、駆動能力が高く、低消費電力である様々なロジック回路を提供することが可能となる。ＯＳトランジスタは、Ｓｉトランジスタが動作することが困難な高温環境下（例えば、１００℃以上）でも動作することができるため、本実施の形態により、高温環境下で機能できる様々な機能回路、および機能回路を備えた電子機器を提供することが可能である。
【００６０】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、ダイナミック回路に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、スタティック回路に適用してもよい。または、場合によっては、または、状況に応じて、本発明の一態様は、ダイナミック回路に適用しなくてもよい。例えば、本発明の一態様として、ロジック回路に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、ロジック回路以外の回路に適用してもよい。または、場合によっては、または、状況に応じて、本発明の一態様は、アナログ回路に適用してもよい。
【００６１】
（実施の形態２）
本実施の形態では、実施の形態１に係るダイナミックロジック回路を有する半導体装置について説明する。
【００６２】
アレイ状に配列された複数の回路を有する回路アレイと、回路の配列に対応した配線と、回路アレイを駆動するための周辺回路を有する半導体装置が知られている。代表的には、複数のメモリセルがアレイ状に配列された記憶装置（例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等。）、複数の画素（撮像素子）を有する撮像装置、および複数の画素を有するアクティブマトリクス型表示装置（例えば、液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、ＭＥＭＳ表示装置等。）がある。回路アレイの回路を駆動するための周辺回路に実施の形態１のダイナミックロジック回路を適用することができる。
【００６３】
＜＜記憶装置＞＞
図１０は、記憶装置の構成の一例を示すブロック図である。図１０に示す記憶装置３００は、ダイナミック・ランダム・アクセス・メモリとして用いることが可能である。記憶装置３００は、メモリセルアレイ３０１、行デコーダ３０２、列デコーダ３０３、列ドライバ３０４、入出力回路３０５、および制御回路３０６を有する。
【００６４】
制御回路３０６は、記憶装置３００の全体を制御するための回路である。制御回路３０６は、外部から入力されるコマンド信号をデコードする機能を有する。制御回路３０６はデコードしたコマンドデータや内部に格納しているコマンドデータ等に基づいて、記憶装置３００に含まれる回路を制御する。
【００６５】
メモリセルアレイ３０１は、複数のメモリセル３１０、複数の配線ＢＬおよび複数の配線ＷＬを有する。複数のメモリセル３１０はアレイ状に配列している。メモリセル３１０の配列に対応して、各行に配線ＷＬが設けられ、各列に配線ＢＬが設けられている。信号ＲＡは行アドレス信号である。行デコーダ３０２は信号ＲＡをデコードする機能を有する。行デコーダ３０２によって、信号ＲＡが指定する行の配線ＷＬが選択される。信号ＣＡは列アドレス信号である。列デコーダ３０３は信号ＣＡをデコードする機能を有する。
【００６６】
入出力回路３０５は、データ信号ＤＩの入力を制御する機能、データ信号ＤＯの出力を制御する機能等を有する。データ信号ＤＩは書き込み用データ信号であり、データ信号ＤＯはメモリセルアレイ３０１から読み出されたデータ信号である。信号ＤＩの書き込み、および信号ＤＯの読み出しは、列ドライバ３０４が行う。列ドライバ３０４は、列デコーダ３０３が指定する列の配線ＢＬからデータを読み出す機能、および当該配線ＢＬにデータを書き込む機能を有する。例えば、列ドライバ３０４は、スイッチ、センスアンプ（センスラッチとも呼ぶ。）、およびプリチャージ回路等を有する。スイッチは、列ドライバ３０４と入出力回路３０５との間の導通状態を制御する機能を有する。センスアンプは、読み出し時に動作する。センスアンプは一対の配線ＢＬ間の電圧を検知し、増幅する機能を有する。センスアンプで増幅された信号はスイッチを介して入出力回路３０５に出力される。プリチャージ回路は書き込み時に動作し、配線ＢＬをプリチャージする機能を有する。
【００６７】
＜メモリセル＞
図１１Ａはメモリセル３１０の一例を示す。メモリセル３１０は、１トランジスタ１容量（１Ｔ１Ｃ）の回路構成であり、トランジスタＭＷ１、容量素子Ｃ１およびノードＦＮ１を有する。ノードＦＮ１はデータ保持ノードである。容量素子Ｃ１はノードＦＮ１の電位を保持するための保持容量である。トランジスタＭＷ１は書き込みトランジスタである。トランジスタＭＷ１の導通状態は、配線ＷＬに入力される選択信号電位によって制御される。
【００６８】
メモリセル３１０の保持期間を長くするため、トランジスタＭＷ１はオフ電流が小さいことが好ましい。そのため、トランジスタＭＷ１をＯＳトランジスタとすればよい。トランジスタＭＷ１をＯＳトランジスタとすることで、メモリセル３１０を不揮発性の記憶素子として用いることができる。この場合、トランジスタＭＷ１が完全にオフ状態となるような電圧がゲートに印加され続けている場合がある。または、トランジスタＭＷ１にバックゲートを設けた場合、トランジスタＭＷ１がノーマリオフ状態になるような電圧がバックゲートに供給され続けている場合がある。そのような場合には、保持期間において、メモリセル３１０に電圧が供給されていることになるが、電流がほとんど流れないのでメモリセル３１０では電力をほとんど消費しない。したがって、保持期間に所定の電圧がメモリセル３１０に供給されていても、電力をほとんど消費しないことから、メモリセル３１０は実質的に不揮発性であるということができる。
【００６９】
＜デコーダ＞
図１２は行デコーダ３０２の構成例を示す。ここでは、信号ＲＡは８ビットの信号である。行デコーダ３０２には、信号ＲＡ［７：０］、ＲＡＢ［７：０］、ＰＲＥ、ＰＲＥＢが入力される。信号ＲＡＢは、信号ＲＡの反転信号である。信号ＲＡＢは、記憶装置３００の外部から入力されている例を示しているが、記憶装置３００の内部で、例えば、制御回路３０６又は行デコーダ３０２で、信号ＲＡから信号ＲＡＢを生成してもよい。
【００７０】
行デコーダ３０２は、２５６のＡＮＤ回路３２０（以下、”ＡＮＤ３２０”と呼ぶ。）を有し、２５６本の配線ＷＬ＿０―ＷＬ＿２５５の選択が可能となっている。ＡＮＤ３２０は８入力のロジック回路である。図１３はＡＮＤ３２０の構成例を示す。図１３に示すＡＮＤ３２０は単一導電型のトランジスタで構成されるダイナミックロジック回路である。入力信号Ｉｎ＿ｊ（ｊは０乃至７の整数。）は、ＲＡ［ｊ］またはＲＡＢ［ｊ］の何れかである。信号ＯＵＴは、対応する行の配線ＷＬに出力される。例えば、ＡＮＤ３２０＜１＞の出力には配線ＷＬ＿１が電気的に接続されている。ＡＮＤ３２０＜１＞には、信号ＲＡ［０］、ＲＡＢ［７：１］が入力される。ＲＡ［７：０］が”０００００００１”であれば、ＡＮＤ３２０＜１＞のみ論理条件が真となるため、配線ＷＬ＿１に“Ｈ”の選択信号が出力される。
【００７１】
ＡＮＤ３２０は、ダイナミックロジック回路であるため、低消費電力であり、高速動作ができる。また、回路２０を備えているので駆動能力が高い。メモリセル３１０のトランジスタＭＷ１がＯＳトランジスタのような高い閾値電圧を有するトランジスタであっても、ＡＮＤ３２０によって、トランジスタＭＷ１のゲートに閾値電圧を超える電圧を入力することが可能である。行デコーダ３０２は単一導電型のトランジスタで構成されるダイナミックロジック回路で構成されているため、少ないトランジスタ数で多くの配線ＷＬを駆動することができる。よって、メモリセルアレイ３０１の大容量化が容易である。
【００７２】
また、メモリセルアレイ３０１と行デコーダ３０２を単一導電型のトランジスタで構成することができるので、メモリセルアレイ３０１と行デコーダ３０２とをＯＳトランジスタのみで構成することが可能である。この場合、メモリセルアレイ３０１と行デコーダ３０２とを同一基板上に同じ工程で作製することで、これらが集積されたチップを作製することができる。また、列デコーダ３０３も、行デコーダ３０２と同様の回路構成とすることができる。よって、ＯＳトランジスタによって、メモリセルアレイ３０１、行デコーダ３０２および列デコーダ３０３が集積されているチップを得ることができる。
【００７３】
＜デバイス構造１＞
図１４に、ＯＳトランジスタで構成されているチップのデバイス構造の一例を示す。図１４に行デコーダ３０２およびメモリセルアレイ３０１の断面構造を示す。ここでは、代表して、メモリセル３１０（トランジスタＭＷ１、および容量素子Ｃ１）およびＡＮＤ３２０の回路２０（トランジスタ２１および容量素子２２）を示している。
【００７４】
図１４において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
【００７５】
基板３４０上に絶縁層３４１が設けられている。絶縁層３４１上に、トランジスタＭＷ１、トランジスタ２１、および容量素子２２が設けられている。絶縁層３４３がこれらを覆っている。トランジスタＭＷ１、２１のゲート絶縁層、容量素子２２の誘電体層は絶縁層３４２でなる。トランジスタＭＷ１、トランジスタ２１はＯＳトランジスタである。ＯＳトランジスタの詳細は実施の形態４で説明する。ここでは、トランジスタＭＷ１、２１は、図３１Ａに示すＯＳトランジスタ５０２と同様のデバイス構造を有する。
【００７６】
絶縁層３４３は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体層中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭＷ１、２１の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【００７７】
トランジスタＭＷ１は、酸化物半導体層３５０＿１、導電層３６１―３６３を有する。トランジスタ２１は、酸化物半導体層３５０＿２、導電層３６４―３６６を有する。容量素子２２は導電層３６５、３６７を有する。酸化物半導体層３５０＿１、３５０＿２は、酸化物半導体層３５１−３５３を有する。容量素子Ｃ１はトランジスタＭＷ１上に積層されている。容量素子Ｃ１はシリンダ型であり、導電層３７０、３７１を有する。導電層３７１は、複数の容量素子Ｃ１で共有されている。メモリセル３１０として機能するように、プラグ３８１＿１、３８１＿２、および導電層３８２＿１によりトランジスタＭＷ１および容量素子Ｃ１が配線されている。プラグ３８１＿３、３８１＿４、および導電層３８２＿２により、トランジスタ２１の導電層３６４と導電層３６６とが電気的に接続されている。
【００７８】
ここでは、基板３４０に半導体基板が用いられている。半導体基板は、単結晶シリコン基板に限定されるものでない、半導体基板には、例えば、シリコン、ゲルマニウムなどの単体半導体、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体でなる基板を用いることができる。半導体基板以外の基板を用いてもよい。例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどでもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【００７９】
また半導体基板を用いて半導体素子を形成した後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【００８０】
図１４に示すチップを構成する絶縁体は単層または２層以上の積層とすることができる。絶縁体材料としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル等があげられる。また、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
【００８１】
図１４に示すチップを構成する導電体は単層または２層以上の積層とすることができる。導電材料としては、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）等の低抵抗金属、これらの１または複数を主成分とする合金、これらの１または複数を主成分とする化合物等が挙げられる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。アルミニウムや銅などを含む低抵抗導電性材料が好ましい。例えば、Ｃｕ−Ｍｎ合金は、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００８２】
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成することも可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
【００８３】
＜デバイス構造２＞
図１０に示す記憶装置３００において、メモリセルアレイ３０１、行デコーダ３０２、および列デコーダ３０３以外の回路は、ＯＳトランジスタ以外のトランジスタ、例えばＳｉトランジスタで形成すればよい。この場合、Ｓｉトランジスタで構成されている回路上に、ＯＳトランジスタで構成されている回路を積層することで、記憶装置３００を１のチップに集積することが可能である。このようなチップのデバイス構造の一例を図１５に示す。
【００８４】
図１５には、Ｓｉトランジスタで構成されている回路として、代表的に、トランジスタ２５、２６を示している。トランジスタ２５はｎ型トランジスタであり、トランジスタ２６はｐ型トランジスタである。図１５は、配線ＢＬを構成する導電層をＳｉトランジスタの配線層に設けた例を示している。
【００８５】
トランジスタ２５、２６はプレナー型である。トランジスタ２５、２６のデバイス構造は図１５に限定されるものでない。例えば、トランジスタ２５、２６をフィン（ＦＩＮ）型、トライゲート（Ｔｒｉ−ｇａｔｅ）型と呼ばれる３次元構造としてもよい。また、側壁絶縁層の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。ホットキャリアによる劣化を抑制するため、ｎ型トランジスタ２５にはＬＤＤ領域やエクステンション領域を設けることが好ましい。
【００８６】
ＯＳトランジスタをＳｉトランジスタに積層することで記憶装置３００のチップサイズを小さくすることができる。記憶装置３００が図１５のようなデバイス構造である場合、メモリセル３１０をＯＳトランジスタとＳｉトランジスタとを組み合わせた記憶素子としてもよい。そのようなメモリセルの構成例を図１１Ｂ、Ｃに示す。
【００８７】
＜メモリセル＞
図１１Ｂに示すメモリセル３１２は、配線ＷＬ、ＢＬ、ＣＬ、ＳＬと電気的に接続されている。メモリセル３１２は２Ｔ１Ｃ型のゲインセルであり、ノードＦＮ１、トランジスタＭＷ１、トランジスタＭＲ１および容量素子Ｃ１を有する。トランジスタＭＲ１はＳｉトランジスタとすることができ、この場合、トランジスタＭＲ１はｐ型トランジスタでもよい。また、読み出し用のビット線（配線ＲＢＬ）を設け、トランジスタＭＲ１を配線ＲＢＬと電気的に接続してもよい。
【００８８】
図１１Ｃに示すメモリセル３１３は、配線ＷＬ、ＲＷＬ、ＢＬ、ＣＬ、ＳＬと電気的に接続されている。メモリセル３１３は３Ｔ１Ｃ型のゲインセルである。メモリセル３１３は、ノードＦＮ１、トランジスタＭＷ１、トランジスタＭＲ１、トランジスタＭＲ２および容量素子Ｃ１を有する。トランジスタＭＲ１、ＭＲ２をＳｉトランジスタとすることができ、この場合、ｐ型トランジスタでもよい。また、配線ＲＢＬを設け、トランジスタＭＲ２を配線ＲＢＬと電気的に接続してもよい。
【００８９】
メモリセル３１２、またはメモリセル３１３でメモリセルアレイ３０１を構成する場合、周辺回路はメモリセル３１２、３１３の回路構成、駆動方法によって、適宜変更すればよい。
【００９０】
＜＜撮像装置＞＞
図１６Ａに撮像装置の構成例を示す。図１６Ａに示す撮像装置４００は、画素部４０１および周辺回路４１５を有する。周辺回路４１５は、行ドライバ４０２、列ドライバ４０３を有する。画素部４０１は、アレイ状に配列された複数の画素４１０を有する。画素４１０は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図１６Ｂに画素４１０の一例を示す。
【００９１】
図１６Ｂに示す画素４１０は、フォトダイオードＰＤ１、トランジスタＭＩ１−ＭＩ４、容量素子Ｃ２、ノードＦＮ２を有する。ノードＦＮ２がデータ保持ノードである。容量素子Ｃ２は、ノードＦＮ２の電圧を保持するための保持容量である。トランジスタＭＩ１はリセットトランジスタと呼ばれている。トランジスタＭＩ１は、ノードＦＮ２の電圧をリセットする機能を有する。トランジスタＭＩ２は露光動作を制御する露光トランジスタと呼ばれる。トランジスタＭＩ２はノードＦＮ２とフォトダイオードＰＤ１との導通状態を制御するパストランジスタである。トランジスタＭＩ２によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタＭＩ３は増幅トランジスタと呼ばれる。トランジスタＭＩ３はノードＦＮ２の電圧に応じたオン電流を生成する機能を有する。トランジスタＭＩ４は選択トランジスタと呼ばれる。トランジスタＭＩ４はトランジスタＭＩ３と画素４１０の出力端子との間の導通状態を制御するパストランジスタである。
【００９２】
フォトダイオードＰＤ１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。なお、画素４１０は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減することができる。
【００９３】
行ドライバ４０２は、信号を読み出す画素４１０を選択する機能を有する。図１６Ｂの画素４１０の場合、行ドライバ４０２は、例えば、トランジスタＭＩ４のゲートに入力する信号を生成すればよい。列ドライバ４０３は、画素４１０から信号を読み出し、撮像データ信号を生成する機能を有する。行ドライバ４０２、列ドライバ４０３は、デコーダ、シフトレジスタ等の様々なロジック回路で構成することができる。デコーダは、例えば行デコーダ３０２（図１０）と同様な回路構成とすればよい。また、行ドライバ４０２、列ドライバ４０３の基本ロジック素子に、実施の形態１のダイナミックロジック回路を用いることができる。列ドライバ４０３には、画素４１０から読み出した信号を処理する機能回路を設けてもよい。機能回路としては例えば、アナログーデジタル変換回路、差分処理を行う回路等がある。
【００９４】
画素４１０のトランジスタＭＩ１−ＭＩ４をＯＳトランジスタとすることができる。この場合、画素部４０１と共に、行ドライバ４０２および／または列ドライバ４０３に設けられたダイナミックロジック回路をＯＳトランジスタで構成すればよい。図１７に撮像装置４００のデバイス構造の一例を示す。図１７は、ＯＳトランジスタとＳｉトランジスタを組み合わせた例である。周辺回路４１５には、代表して、Ｓｉトランジスタ４２１とＯＳトランジスタ４２２を示している。画素部４０１には、代表して、フォトダイオードＰＤ１およびトランジスタＭＩ２を示している。Ｓｉトランジスタ４２１およびフォトダイオードＰＤ１は半導体基板４２０に作製されている。フォトダイオードＰＤ１にトランジスタＭＩ１−ＭＩ４を積層できるため、画素部４０１の集積度を高めることができる。
【００９５】
＜＜表示装置＞＞
図１８に表示装置の構成例を示す。図１８に示す表示装置４５０は、ＣＰＵ４５１、制御回路４５２、電源回路４５３、画像処理回路４５４、記憶装置４５５、および表示パネル４６０を有する。表示パネル４６０は画素部４６１および周辺回路４６５を有する。周辺回路４６５は、ゲートドライバ４６２、およびソースドライバ４６３を有する。ゲートドライバ４６２は配線ＧＬを駆動するための回路であり、配線ＧＬに供給する信号を生成する機能を有する。ソースドライバ４６３は配線ＳＬを駆動するため回路であり、配線ＳＬに供給する信号を生成する機能を有する。
【００９６】
ＣＰＵ４５１は、命令を実行し、表示装置４５０を統括的に制御するための回路である。ＣＰＵ４５１が実行する命令は、外部から入力される命令、および内部メモリに格納された命令である。ＣＰＵ４５１は、制御回路４５２、画像処理回路４５４を制御する信号を生成する。ＣＰＵ４５１の制御信号に基づき、制御回路４５２は、表示装置４５０の動作を制御する。制御回路４５２は、ＣＰＵ４５１が決定した処理が実行されるように、周辺回路４６５、電源回路４５３、画像処理回路４５４および記憶装置４５５を制御する。制御回路４５２には、例えば、画面の書き換えのタイミングを決定する各種の同期信号が入力される。同期信号としては、例えば水平同期信号、垂直同期信号、および基準クロック信号等があり、制御回路４５２は、これらの信号から周辺回路４６５の制御信号を生成する。電源回路４５３は、画素部４６１および周辺回路４６５に電源電圧を供給する機能を有する。
【００９７】
画像処理回路４５４は、外部から入力される映像信号を処理してデータ信号ＶＤＡＴＡを生成する機能を有する。ソースドライバ４６３は、データ信号ＶＤＡＴＡを処理して、各配線ＳＬに供給するデータ信号を生成する機能を有する。記憶装置４５５は、画像処理回路４５４が処理を行うために必要なデータを格納するために設けられている。記憶装置４５５には、例えば、データ信号ＶＤＡＴＡ、または外部から入力される映像信号が格納される。
【００９８】
画素部４６１は、複数の画素６０、複数の配線ＧＬ、および複数の配線ＳＬを有する。複数の画素６０はアレイ状に配列されている。複数の配線ＧＬ、ＳＬは、複数の画素６０の配列に応じて設けられている。配線ＧＬは垂直方向に配列され、配線ＳＬは水平方向に配列されている。配線ＧＬはゲート線、走査線、選択信号線等と呼ばれることがある。配線ＳＬは、ソース線、データ線等と呼ばれることがある。図１９に画素６０の構成例を示す。
【００９９】
（液晶表示装置の画素）
図１９Ａは、表示装置４５０が液晶表示装置である場合の画素の構成例を示す。図１９Ａに示す画素６１は、トランジスタＭＤ１０、液晶素子ＤＥ１および容量素子ＣＰ１を有する。液晶素子ＤＥ１は、画素電極、対向電極、およびこれらに挟まれた液晶層を有する。画素電極はトランジスタＭＤ１０に接続されている。ここでは、トランジスタＭＤ１０はｎ型である。また、トランジスタＭＤ１０にバックゲートを設け、バックゲートとゲートとが電気的に接続されている回路構成としている。これにより、トランジスタＭＤ１０の電流駆動能力を向上することができる。トランジスタＭＤ１０にバックゲートを設けない構成とすることもできる。
【０１００】
液晶層の液晶材料には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。
【０１０１】
液晶表示装置の駆動モードに制約はない。駆動モードに応じて画素部４６１のデバイス構造を決定すればよい。駆動モードには、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ＡＳＶ（Ａｄｖａｎｃｅｄ  Ｓｕｐｅｒ  Ｖｉｅｗ）モードなどのモードで駆動される構造の画素とすることも可能である。
【０１０２】
図１９Ａの画素６１に、液晶素子ＤＥ１の代わりに、電子インク方式、電子粉流体（登録商標）方式等により階調を制御する表示素子を設けることで、表示装置４５０を電子ペーパーにすることができる。
【０１０３】
（ＥＬ表示装置の画素）
図１９Ｂは表示装置４５０がＥＬ表示装置である場合の画素の構成例を示す。図１９Ｂに示す画素６２はトランジスタＭＤ１１、ＭＤ１２、ＥＬ素子ＤＥ２、および容量素子ＣＰ２を有する。ここでは、トランジスタＭＤ１１、ＭＤ１２はｎ型としている。トランジスタＭＤ１１は、トランジスタＭＤ１２のゲートと配線ＳＬとの導通を制御するパストランジスタであり、選択トランジスタと呼ばれる。トランジスタＭＤ１２は、駆動トランジスタと呼ばれるトランジスタであり、ＥＬ素子ＤＥ２に供給する電流源または電圧源として機能する。ここでは、電流駆動能力を向上させるため、トランジスタＭＤ１２にバックゲートを設けている。トランジスタＭＤ１１にも、ゲート電極と電気的に接続されるバックゲートを設けてもよい。容量素子ＣＰ２はトランジスタＭＤ１２のゲート電位を保持する保持容量である。
【０１０４】
ＥＬ素子ＤＥ２は、陽極、陰極、およびこれらに挟まれている発光層を有する発光素子である。陽極および陰極のいずれか一方が画素電極であり、画素電極はトランジスタＭＤ１２と電気的に接続されている。ＥＬ素子ＤＥ２の発光層は、発光性の物質を少なくとも含む。発光性の物質としては、有機ＥＬ材料、無機ＥＬ材料等がある。また、発光層の発光としては、一重項励起状態から基底状態に戻る際の発光（蛍光）、三重項励起状態から基底状態に戻る際の発光（リン光）がある。
【０１０５】
なお、画素の回路構成は、図１９Ａ、図１９Ｂの例に限定されない。例えば、図１９Ａに示す画素６１にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又はロジック回路などを追加してもよい。図１９Ｂに示す画素６２も同様である。
【０１０６】
ここでは、画素の具体例として液晶表示装置、およびＥＬ表示装置を示したが、本実施の形態はこれに限定されない。表示素子としては、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、干渉変調素子（ＩＭＯＤ）、シャッター方式やのＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミック素子（例えば、圧電アクチュエータ）、電界放出素子（例えば、カーボンナノチューブ）などがある。
【０１０７】
＜表示パネル＞
図２０は、表示装置４５０の分解斜視図である。表示装置４５０は、上部カバー４７１と下部カバー４７２との間に、タッチパネルユニット４７３、表示パネル４６０、バックライトユニット４７４、フレーム４７６、プリント基板４７７、およびバッテリ４７８を有する。上部カバー４７１および下部カバー４７２は、タッチパネルユニット４７３および表示パネル４６０のサイズに合わせて、形状や寸法を適宜変更することができる。フレーム４７６は表示パネル４６０やタッチパネルユニット４７３の保護機能の他、プリント基板４７７の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム４７６は、放熱板の機能を有していてもよい。
【０１０８】
タッチパネルユニット４７３、表示パネル４６０には、それぞれＦＰＣ４８０、４８１が電気的に接続されている。バックライトユニット４７４は、光源４７５を有する。なお、図２０では、複数の光源４７５が２次元的に配列されているが、光源４７５の配置はこれに限定されない。例えば、バックライトユニット４７４の端部に光源４７５を配置し、さらに光拡散板を用いる構成としてもよい。なお、タッチパネルユニット４７３、バックライトユニット４７４、およびバッテリ４７８等は設けられていない場合もある。
【０１０９】
プリント基板４７７は、ＣＰＵ４５１、電源回路４５３、画像処理回路４５４、記憶装置４５５を有する。電源回路４５３に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ４７８による電源であってもよい。バッテリ４７８は、商用電源を用いる場合には、省略可能である。また、表示装置４５０には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。ＣＰＵ４５１内の記憶装置や、記憶装置４５５に、図１０の記憶装置３００を適用することができる。
【０１１０】
タッチパネルユニット４７３は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル４６０に重畳して用いることができる。また、表示パネル４６０の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル４６０の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル４６０の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。
【０１１１】
図２０に示す表示パネル４６０は、基板４８５、基板（対向基板）４８６を有する。基板４８５には、画素部４６１、および周辺回路４６５が設けられている。画素部４６１等の回路が設けられている基板４８５を素子基板（バックプレーン）と呼ぶ場合がある。周辺回路４６５の一部、または全てを、画素部４６１と同じ作製工程で基板４８５に設けてもよい。図２０の例では、ＩＣ４８３に、周辺回路４６５の一部の回路が設けられている。ＩＣ４８３はＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で基板４８５に実装されている。
【０１１２】
＜表示パネル＞
図２１は、表示パネル４６０の素子基板の構成例を示す平面図である。画素部４６１を単一導電型のトランジスタで構成する場合、周辺回路４６５の回路のうち、単一導電型のトランジスタで構成されている回路を画素部４６１と共に基板４８５に設ければよい。
【０１１３】
図２１Ａに示す表示パネル４６０＿１は、ゲートドライバ４６２が、画素部４６１と同じ工程で基板４８５上に作製され、ソースドライバ４６３は複数のＩＣ４８３で構成されている。端子部４８７は、ＦＰＣ４８１、画素部４６１および周辺回路４６５の取り出し端子が設けられている。端子部４８７にはＦＰＣ４８１が電気的に接続される。図２１Ｂに示す表示パネル４６０＿２では、ソースドライバ４６３も、画素部４６１と同じ工程で基板４８５上に作製される。
【０１１４】
ゲートドライバ４６２は２つの回路４６２Ｅ、４６２Ｗに分割されて、画素部４６１の左右に設けられている。例えば、回路４６２Ｅは奇数行の配線ＧＬが電気的に接続され、回路４６２Ｗには偶数行の配線ＧＬが電気的に接続されている。この場合、回路４６２Ｅと回路４６２Ｗとが交互に配線ＧＬを駆動する。ゲートドライバ４６２は図１２と同様の回路構成とすることができる。これにより、閾値電圧が高いＯＳトランジスタで構成された画素部４６１を駆動するための電力を削減することができる。また、ゲートドライバ４６２を小型化できるため、狭額縁の表示パネル４６０を提供することができる。したがって、表示装置４５０を組み込んだ電子機器の低消費電力化、並びに小型化および軽量化ができる。
【０１１５】
＜デバイス構造＞
図２２ＡはＥＬ表示装置の表示パネルのデバイス構造の一例を示し、図２２Ｂは液晶表示装置の表示パネルのデバイス構造の一例を示す。なお、図２２Ａ、図２２Ｂは、表示パネルを特定の切断線で切った図ではなく、表示パネルの積層構造、素子の接続構造等を説明するための断面図である。
【０１１６】
（ＥＬ表示装置）
図２２Ａに示す表示パネル２５００は、画素部２５０５およびゲートドライバ２５０４を有する。画素部２５０５は、トランジスタ２５０２ｔ、ＥＬ素子２５５０、着色層２５６７、遮光層２５６８を有する。ＥＬ素子２５５０は、下部電極、上部電極、および下部電極と上部電極との間のＥＬ層を有する。ＥＬ素子２５５０が発した光２５５１は、着色層２５６７を通って、外部に取り出される。
【０１１７】
着色層２５６７は特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。
【０１１８】
表示パネル２５００には、絶縁層２５２１が設けられる。絶縁層２５２１はトランジスタ２５０２ｔ等を覆っている。絶縁層２５２１によって、トランジスタ２５０２ｔ等による凹凸が平坦化されている。また、絶縁層２５２１に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ２５０２ｔ等の信頼性の低下を抑制できる。ＥＬ素子２５５０は、絶縁層２５２１の上方に形成される。また、ＥＬ素子２５５０が有する下部電極には、該下部電極の端部に重なる隔壁２５２８が設けられている。なお、基板２５１０と基板２５７０との間隔を制御するスペーサを、隔壁２５２８上に形成してもよい。
【０１１９】
ゲートドライバ２５０４はトランジスタ２５０３ｔおよび容量素子２５０３ｃを有する。ゲートドライバ２５０４は遮光層２５６８で覆われている。トランジスタ２５０２ｔ、２５０３ｔは、ＯＳトランジスタとすればよい。基板２５１０には、信号を供給することができる配線２５１１が設けられている。配線２５１１上には、端子２５１９が設けられる。端子２５１９には、ＦＰＣ２５０９が電気的に接続されている。
【０１２０】
基板２５１０は、絶縁層２５１０ａ、可撓性基板２５１０ｂおよび接着層２５１０ｃを有する積層体である。ここでは、基板２５１０は画素部２５０５等を形成するために用いた支持基板ではなく、画素部２５０５等を形成した後、支持基板を絶縁層２５１０ａから分離し、接着層２５１０ｃにより可撓性基板２５１０ｂを絶縁層２５１０ａに取り付けている。絶縁層２５１０ａはＥＬ素子２５５０への不純物の拡散を防ぐブロッキング層である。
【０１２１】
基板２５７０は、絶縁層２５７０ａ、可撓性基板２５７０ｂおよび接着層２５７０ｃを有する積層体である。ここでは、基板２５７０は着色層２５６７等を形成するために用いた支持基板ではなく、着色層２５６７等を形成した後、支持基板を絶縁層２５７０ａから分離し、接着層２５７０ｃにより可撓性基板２５７０ｂを絶縁層２５７０ａに取り付けている。絶縁層２５７０ａはＥＬ素子２７５０への不純物の拡散を防ぐブロッキング層である。
【０１２２】
基板２５１０と基板２５７０との間に封止層２５６０が設けられている。封止層２５６０の屈折率は、空気より大きいことが好ましい。封止層２５６０の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板２５１０、基板２５７０、封止層２５６０、およびシール材で囲まれた領域にＥＬ素子２５５０を設けてもよい。固体の封止層２５６０の代わりに、基板２５１０と基板２５７０との間に不活性気体（窒素やアルゴン等）を充填してもよい。この場合、基板２５１０と基板２５７０との間に乾燥材を設けて、水分等を吸着させる構成としてもよい。封止層２５６０が光２５５１を取り出す側に設けられている場合、封止層２５６０は、ＥＬ素子２５５０と着色層２５６７とに接する。
【０１２３】
（液晶表示装置）
ここでは、図２２Ｂに示す表示パネル２５０１が表示パネル２５００と異なる点を説明する。画素部２５０５は、液晶素子２５５２、およびトランジスタ２５０２ｔを有する。液晶素子２５５２は、画素電極２５２３、対向電極２５２４、および液晶層２５２９を有する。また、液晶を配向するための配向膜は必要に応じて設ければよい。基板２５７０にスペーサ２５３０ａが設けられている。スペーサ２５３０ａとしては、基板２５１０と基板２５７０との間の距離（セルギャップ）を制御するために設けられる。スペーサ２５３０ａは基板２５１０に設けてもよい。スペーサ２５３０ａは、例えば、感光性樹脂材料で形成すればよい。
【０１２４】
液晶素子２５５２の対向電極２５２４は、基板２５７０側に設けられている。対向電極２５２４と、着色層２５６７及び遮光層２５６８との間には絶縁層２５３１が設けられている。画素電極２５２３は反射電極である。絶縁層２５２２の画素電極２５２３が形成されている領域の表面は凹凸が形成されている。これにより、画素電極２５２３の表面が凹凸状になるため、画素電極２５２３で光を乱反射させやすくなる。そのため、表示パネル２５０１の視認性が向上される。なお、画素電極２５２３を透明電極とする場合、絶縁層２５２２に凹凸を形成しない構成とすればよい。
【０１２５】
（実施の形態３）
本実施の形態では、半導体装置の例として、ロジック回路、記憶装置等を有するプロセッシングユニットについて説明する。また、本実施の形態では、半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例、表示装置等を備えた電子機器等について説明する。
【０１２６】
＜＜ＣＰＵ＞＞
図２３に、ＣＰＵの構成の一例を示す。図２３に示すＣＰＵ１０３０は、ＣＰＵコア１０３１、パワーマネージメントユニット１０４３および周辺回路１０４４を有する。パワーマネージメントユニット１０４３は、パワーコントローラ１０３２、およびパワースイッチ１０３３を有する。周辺回路１０４４は、キャッシュメモリを有するキャッシュ１０３４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）１０３５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）１０３６を有する。ＣＰＵコア１０３１は、データバス１０４５、制御装置１０３７、ＰＣ（プログラムカウンタ）１０３８、パイプラインレジスタ１０３９、パイプラインレジスタ１０４０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１０４１、及びレジスタファイル１０４２を有する。ＣＰＵコア１０３１と、キャッシュ１０３４等の周辺回路１０４４とのデータのやり取りは、データバス１０４５を介して行われる。
【０１２７】
制御装置１０３７は、ＰＣ１０３８、パイプラインレジスタ１０３９、パイプラインレジスタ１０４０、ＡＬＵ１０４１、レジスタファイル１０４２、キャッシュ１０３４、バスインターフェース１０３５、デバッグインターフェース１０３６、及びパワーコントローラ１０３２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ１０４１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１２８】
キャッシュ１０３４は使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１０３８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２３では図示していないが、キャッシュ１０３４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。パイプラインレジスタ１０３９は、命令データを一時的に記憶する機能を有するレジスタである。パイプラインレジスタ１０４０は、ＡＬＵ１０４１の演算処理に利用するデータ、またはＡＬＵ１０４１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。レジスタファイル１０４２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１０４１の演算処理の結果得られたデータ、などを記憶することができる。
【０１２９】
キャッシュ１０３４に、実施の形態２の記憶装置を適用することができる。その結果、キャッシュ１０３４の高速化、低消費電力化が可能となり、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。
【０１３０】
バスインターフェース１０３５は、ＣＰＵ１０３０とＣＰＵ１０３０の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１０３６は、デバッグの制御を行うための命令をＣＰＵ１０３０に入力するための信号の経路の機能を有する。
【０１３１】
パワースイッチ１０３３は、パワーコントローラ１０３２以外の各種回路への、電源供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１０３３によって電源供給の有無が制御される。また、パワーコントローラ１０３２はパワースイッチ１０３３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ１０３０は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
【０１３２】
まず、ＣＰＵコア１０３１が、電源供給を停止するタイミングを、パワーコントローラ１０３２のレジスタに設定する。次いで、ＣＰＵコア１０３１からパワーコントローラ１０３２へパワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１０３０内に含まれる各種レジスタとキャッシュ１０３４とが、データの退避を開始する。次いで、パワーコントローラ１０３２以外の各種回路への電源電圧の供給が、パワースイッチ１０３３により停止される。次いで、割込み信号がパワーコントローラ１０３２に入力されることで、ＣＰＵ１０３０内の各種回路への電源供給が開始される。なお、パワーコントローラ１０３２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ１０３４が、データの復帰を開始する。次いで、制御装置１０３７における命令の実行が再開される。
【０１３３】
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数のロジック回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
【０１３４】
本発明の一形態に係る記憶装置をキャッシュ１０３４に適用することで、キャッシュ１０３４は、電源電圧の供給が停止されても、一定期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ１０３４のデータの退避動作期間を確保しやすい。また、電源電圧が予期せず遮断されても、キャッシュ１０３４のデータの退避を行うことが可能である。また、データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一形態に係る記憶装置を適用することで、これらを削減することができる。
【０１３５】
＜ＲＦＩＣ＞
プロセッシングユニットの一例として、ＲＦＩＣ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）について説明する。ＲＦＩＣは、内部の記憶装置に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いられている。
【０１３６】
図２４は、ＲＦＩＣの一例を示すブロック図である。なお、図２４に示すＲＦＩＣ１０８０は、整流回路１０８２、定電圧回路１０８３、復調回路１０８４、変調回路１０８５、ロジック回路１０８６、記憶装置１０８７、およびＲＯＭ（読み取り専用メモリ）１０８８を有する。これらの回路は、必要に応じて、適宜、取捨選択することができる。図２４の例ではＲＦＩＣ１０８０は、パッシブ型であるが、もちろん、ＲＦＩＣ１０８０を、電池を内蔵したアクティブ型とすることができる。ＲＦＩＣ１０８０にはアンテナ１０８１が電気的に接続されている。アンテナ１０８１が接続された回路をＲＦＩＣと呼ぶこともできる。
【０１３７】
実施の形態２の記憶装置は、混載メモリとすることが可能なデバイス構造を有している（図１５参照。）。そのため、ＲＦＩＣ１０８０において、製造プロセスを複雑化することなく、アンテナ１０８１以外の回路を１のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ１０８１が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１０８０は、いずれの方式に用いることも可能である。
【０１３８】
アンテナ１０８１は、通信器１０９０に接続されたアンテナ１０９１との間で無線信号１０９２の送受信を行うためのものである。整流回路１０８２は、アンテナ１０８１で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路１０８２の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある値を超える電力を後段の回路に入力しないように制御するための回路である。
【０１３９】
ロジック回路１０８６は復調信号を解読し、処理を行うための回路である。記憶装置１０８７は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、記憶領域などを有する。また、ＲＯＭ１０８８は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０１４０】
定電圧回路１０８３は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１０８３は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、ロジック回路１０８６のリセット信号を生成するための回路である。復調回路１０８４は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。変調回路１０８５は、アンテナ１０８１から出力するデータに応じて変調を行うための回路である。
【０１４１】
また、ＲＦＩＣ１０８０にセンサユニットを組み込むことで、無線により様々な情報を取得することが可能となる。たとえば、ＲＦＩＣ１０８０に、温度センサ回路や湿度センサ回路を搭載することで、例えば、文化財の温湿度管理などに利用することができる。
【０１４２】
また、ＲＦＩＣを医療器具に取り付け、管理することが行われている。医療器具はオートクレーブによる１００℃以上の高温滅菌処理を施す必要があるため、ＲＦＩＣの記憶装置には高温環境下での高い信頼性が要求される。記憶装置１０８７に実施の形態２の記憶装置３００を適用することで、１００℃以上の高温環境に曝した後でも、記憶装置１０８７はデータを保持することが可能である。よって、ＲＦＩＣ１０８０は医療用途にも非常に適している。
【０１４３】
ここでは、プロセッシングユニットとして、ＣＰＵおよびＲＦＩＣについて説明したが、本発明の一形態に係る半導体メモリ装置は、様々なプロセッシングユニットに適用することができる。例えば、ＧＰＵ（画像処理装置）、ＰＬＤ（プログラマブルロジックデバイス）、ＤＳＰ（デジタル信号処理装置）、ＭＣＵ（マイクロコントローラユニット）、カスタムＬＳＩ、などにも適用可能である。
【０１４４】
＜＜電子部品の作製方法例＞＞
図２５Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１４５】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２５Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板を作製する（ステップＳ１）。素子基板には、例えば、図１０の記憶装置３００や、図１６Ａの撮像装置４００、並びに図２３、図２４等に示す半導体装置が作製されている。
【０１４６】
素子基板の完成後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１４７】
リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、内蔵される回路部やワイヤーの機械的な外力による破壊を低減することができ、また水分や埃による特性の劣化を低減することができる。次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０１４８】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
【０１４９】
図２５Ｂは完成した電子部品の斜視模式図を示す。図２５ＢはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の例を示している。図２５Ｂに示すように、電子部品１７００はリード１７０１及び回路部１７０３を示している。電子部品１７００は、例えばプリント基板１７０２に実装される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１７０４は、電子機器等の内部に設けられる。例えば、電子部品１７００は、記憶装置、撮像装置、および、ＭＣＵやＲＦＩＣ等のプロセッシングユニットとして用いることができる。
【０１５０】
よって、電子部品１７００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器の具体例を図２６に示す。
【０１５１】
＜電子機器＞
表示装置８０００は、ＴＶ放送受信用の表示装置に相当し、筐体８００１、表示部８００２、スピーカー部８００３、電子部品８００４等を有する。本発明の一形態に係る電子部品８００４は、筐体８００１の内部に設けられている。
【０１５２】
表示部８００２には、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）などの、半導体表示装置を用いることができる。なお、表示装置には、ＴＶ放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。また、表示装置８０００のような表示部を備えたその他の電子機器の具体例は、図２８に示す。
【０１５３】
照明装置８１００は据え付け型であり、筐体８１０１、光源８１０２、電子部品８１０３等を有する。光源８１０２には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球、蛍光灯などの放電ランプ、ＬＥＤや有機ＥＬ素子などの発光素子が、上記人工光源の一例として挙げられる。図２６では、天井８１０４に照明装置８１００を据え付けた例を示しているが、例えば、側壁８１０５、床８１０６、窓８１０７等に据え付けてもよい。また、照明装置は、据え付け型に限定されるものではなく、卓上型、携帯型等でもよい。
【０１５４】
室内機８２００及び室外機８２０４を有するエアコンディショナーは、本発明の一形態に係る電子部品８２０３を用いた電子機器の一例である。室内機８２００は、筐体８２０１、送風口８２０２、電子部品８２０３等を有する。図２６では、電子部品８２０３が、室内機８２００に設けられている場合を例示しているが、電子部品８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、電子部品８２０３が設けられていてもよい。例えば、電子部品８２０３には、例えば、センサユニットとして、赤外線センサや温度センサユニットが組み込まれる。図２６では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有する一体型のエアコンディショナーでもよい。
【０１５５】
電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、電子部品８３０４等を有する。電子部品８３０４は、筐体８３０１の内部に設けられている。
【０１５６】
図２６は、電子部品１７００が適用される家庭用電化製品の例示である。電子レンジ，食器洗浄機、洗濯機、掃除機など様々な家庭用電化製品に電子部品１７００を組み込むことができる。また、電子部品１７００を組み込むことが可能な電子機器は、家庭用電化製品に限定されるものではなく、上述したとおり、工業用ロボット、生活支援ロボット、航空機、船舶、自動車などの様々な電子機器に適用することができる。図２７に、このような電子機器の一例として電気自動車の一例を示す。
【０１５７】
＜電気自動車＞
図２７Ａは、電気自動車８５００の一例を示す外観図である。図２７Ｂに示すように、電気自動車８５００には、リチウムイオン二次電池８５０１が搭載されている。リチウムイオン二次電池８５０１の電力は、制御回路８５０２により出力が調整されて、駆動装置８５０３に供給される。制御回路８５０２は、プロセッシングユニット８５０４によって制御される。例えば、制御回路８５０２やプロセッシングユニット８５０４等の記憶装置に、本発明の一形態に係るロジック回路を適用することができる。
【０１５８】
駆動装置８５０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。プロセッシングユニット８５０４は、電気自動車８５００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路８５０２に制御信号を出力する。制御回路８５０２は、プロセッシングユニット８５０４の制御信号により、リチウムイオン二次電池８５０１から供給される電気エネルギーを調整して駆動装置８５０３の出力を制御する。
【０１５９】
＜表示部を備えた電子機器＞
以下に、半導体装置の一例として、表示部を備えた電子機器の一例を示す。このような電子機器としては、テレビ受像機、ノート型パーソナルコンピュータ（ＰＣ）、タブレット型ＰＣ、画像再生装置（代表的にはＤＶＤやブルーレイディスク、ハードディスク等の記録媒体に記憶されている映像を再生し、その画像を表示しうる表示部を有する装置）、携帯電話、スマートフォン、携帯型ゲーム機、携帯型情報端末（例えば、タブレット型情報端末）、ウエアラブル型（例えば、眼鏡型、ゴーグル型、時計型、バングル型等）情報端末、電子書籍端末、カメラ（例えば、ビデオカメラ、デジタルスチルカメラ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２８に示す。
【０１６０】
図２８Ａに示す情報端末５１００は、筐体５１０１、表示部５１０２、および操作キー５１０３等を有する。
【０１６１】
図２８Ｂに示す携帯型ゲーム機５３００は、筐体５３０１、筐体５３０２、表示部５３０３、表示部５３０４、マイクロホン５３０５、スピーカー５３０６、操作キー５３０７、およびスタイラス５３０８等を有する。携帯型ゲーム機５３００は２つの表示部５３０３と表示部５３０４とを有しているが、表示部の数はこれに限定されず、１つでもよいし３以上でもよい。
【０１６２】
図２８Ｃに示す情報端末５７００は、ウエアラブル情報端末の一例である。情報端末５７００は、バングル型の筐体５７０１、および表示部５７０２等を有する。表示部５７０２は、曲面を有する筐体５７０１に支持されている。表示部５７０２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末５７００を提供することができる。
【０１６３】
図２８Ｄに示す情報端末５２００はウエアラブル情報端末の一例である。情報端末５２００は腕時計型であり、筐体５２０１、表示部５２０２、バンド５２０３、バックル５２０４、操作ボタン５２０５、入出力端子５２０６等を備える。情報端末５２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０１６４】
表示部５２０２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部５２０２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部５２０２に表示されたアイコン５２０７に触れることで、アプリケーションを起動することができる。操作ボタン５２０５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末５２００に組み込まれたオペレーティングシステムにより、操作ボタン５２０５の機能を設定することもできる。
【０１６５】
情報端末５２００は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末５２００は入出力端子５２０６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子５２０６を介して充電を行うこともできる。なお、充電動作は入出力端子５２０６を介さずに無線給電により行ってもよい。
【０１６６】
図２８Ｅに示す電子書籍端末５６００は、筐体５６０１、および表示部５６０２等を有する。表示部５６０２は可撓性基板が用いられた表示パネルを備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末５６００を提供することができる。
【０１６７】
図２８Ｆに示す情報端末５９００は、筐体５９０１に、表示部５９０２、マイク５９０７、スピーカー部５９０４、カメラ５９０３、外部接続部５９０６、および操作用のボタン５９０５等を有する。表示部５９０２は可撓性基板が用いられた表示パネルを備える。情報端末５９００は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０１６８】
（実施の形態４）
本実施の形態では、酸化物半導体、およびＯＳトランジスタ等について説明する。
【０１６９】
＜＜ＯＳトランジスタの構成例１＞＞
図２９にＯＳトランジスタの構成の一例を示す。図２９ＡはＯＳトランジスタの構成の一例を示す上面図である。図２９Ｂは、ｙ１−ｙ２線断面図であり、図２９Ｃはｘ１−ｘ２線断面図であり、図２９Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２９Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２９Ｃおよび図２９Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２９Ａでは、一部の構成要素が省略されている。
【０１７０】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導電層５４１、および導電層５４２を有する。絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極として機能する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３をまとめてＯＳ層５２０と呼ぶ。
【０１７１】
図２９Ｂ、Ｃに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２３とでなる積層上に設けられており、それぞれ、積層上面、および積層のチャネル長方向の側面と接している。また図２９の例では、導電層５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２の上面と接している。
【０１７２】
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図２９Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流を有することができる。
【０１７３】
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。
【０１７４】
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
【０１７５】
図２９に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。チャネル長は少なくとも１０ｎｍとすればよい。
【０１７６】
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
【０１７７】
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１７８】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１７９】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１８０】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１８１】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１８２】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１８３】
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
【０１８４】
＜下地絶縁層＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１８５】
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。
【０１８６】
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）などの金属、もしくはこれらを主成分とする合金、またはこれらを主成分とする化合物で形成することが好ましい。
【０１８７】
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
【０１８８】
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１８９】
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０１９０】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０１９１】
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体膜と接して設けることで、酸化物半導体膜との界面に酸化マンガンを形成することができ、酸化マンガンの存在によりＣｕの拡散を防ぐことができる。よって、Ｃｕ−Ｍｎ合金層を導電層５４１、導電層５４２に用いることが好ましい。また、後述する導電層５３１（図３１）も、導電層５３０と同様に作製することができる。
【０１９２】
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１９３】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
【０１９４】
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【０１９５】
＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ等）がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であり、または、酸素との結合エネルギーがインジウムよりも高い元素であり、または、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
【０１９６】
ＯＳ層５２２は、インジウムを含む酸化物半導体に限定されない。ＯＳ層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１９７】
ＯＳ層５２２は、例えば、エネルギーギャップが大きい酸化物で形成するとよい。ＯＳ層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１９８】
ＯＳ層５２２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。酸化物半導体はＺｎを含むと結晶化しやすくなる場合があるため、ＯＳ層５２２はＺｎを含むことが好ましい。
【０１９９】
ＯＳ層５２２とＯＳ層５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そのため、ＯＳ層５２１は、ＯＳ層５２２を構成する金属元素の少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気特性のばらつきを、低減することができる。
【０２００】
ＯＳ層５２３は、ＯＳ層５２２を構成する金属元素を少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
【０２０１】
ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３は、少なくともインジウムを含むと好ましい。なお、ＯＳ層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、ＯＳ層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、ＯＳ層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、ＯＳ層５２３は、ＯＳ層５２１と同種の酸化物を用いても構わない。または、ＯＳ層５２１または／およびＯＳ層５２３がインジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１または／およびＯＳ層５２３が酸化ガリウムとすることができる。
【０２０２】
ＯＳ層５２１−５２３のうち、ＯＳ層５２２が最もキャリア移動度が高いことが好ましい。これにより、絶縁層５１１から離間しているＯＳ層５２２にチャネルを形成することができる。
【０２０３】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎを含む酸化物は、Ｉｎの含有率を高めることでキャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０２０４】
酸化物半導体膜をスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる場合がある。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いる場合、酸化亜鉛は、酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースとＩｎ−Ｇａ−Ｚｎ酸化物膜との組成のずれが生じやすい。具体的には、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物膜は、Ｚｎの含有量がソースよりも少なくなる。したがって、あらかじめ組成の変化を考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外にも圧力や成膜に用いるガスなどの影響でも変化する。
【０２０５】
ＯＳ層５２２がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットを用いて成膜された半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０２０６】
ＯＳ層５２１及びＯＳ層５２３がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。
【０２０７】
酸化物半導体膜をスパッタリング法で成膜する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、成膜する酸化物半導体の組成にあわせて、適宜選択すればよい。
【０２０８】
高純度真性または実質的に高純度真性である酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
【０２０９】
＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層５２０の機能およびその効果について、図３０Ｂに示すエネルギーバンド構造図を用いて説明する。図３０Ａは、ＯＳトランジスタ５０１のチャネル領域を拡大した図であり、図２９Ｂの部分拡大図である。図３０Ｂに、図３０Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０１のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０１を例に説明するが、ＯＳトランジスタ５０２−５０６でも同様である。
【０２１０】
図３０Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
【０２１１】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０２１２】
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０２１３】
ＯＳ層５２２は、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の大きい酸化物層である。例えば、ＯＳ層５２２として、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２１４】
ＯＳトランジスタ５０１のゲート（導電層５３０）に電圧を印加すると、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３のうち、電子親和力が大きいＯＳ層５２２にチャネルが形成される。
【０２１５】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、ＯＳ層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０２１６】
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０２１７】
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０２１８】
また、ＯＳ層５２１とＯＳ層５２２との間にはＯＳ層５２１とＯＳ層５２２の混合領域が存在する場合がある。また、ＯＳ層５２３とＯＳ層５２２との間にはＯＳ層５２３とＯＳ層５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、ＯＳ層５２１−５２３の積層体（ＯＳ層５２０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２１９】
このようなエネルギーバンド構造を有するＯＳ層５２０において、電子はＯＳ層５２２を主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面に、または、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位により、ＯＳ層５２０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。
【０２２０】
また、図３０Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面近傍、およびＯＳ層５２３と絶縁層５１３の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２とトラップ準位Ｅｔ５０２とを遠ざけることができる。ＯＳトランジスタ５０１は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図２９Ｃ参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、トラップ準位Ｅｔ５０２の影響をさらに低減することができる。
【０２２１】
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、ＯＳ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとすることができるため、好ましい。
【０２２２】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル領域の物理的な凹凸が大きい場合にも阻害される。または、チャネル領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０２２３】
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、ＯＳ層５２２の上面または下面（被形成面、ここではＯＳ層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
【０２２４】
例えば、ＯＳ層５２２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、ＯＳ層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。例えば、ＯＳ層５２２のある深さにおいて、または、ＯＳ層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０２２５】
ＯＳ層５２２の酸素欠損を低減するために、例えば、絶縁層５１２に含まれる過剰酸素を、ＯＳ層５２１を介してＯＳ層５２２まで移動させる方法などがある。この場合、ＯＳ層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０２２６】
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、ＯＳ層５２２の全体にチャネルが形成されるようにすることができる。ＯＳ層５２２の厚さは１０ｎｍ以上１００ｎｍ以下、または１０ｎｍ以上３０ｎｍ以下とすればよい。
【０２２７】
また、トランジスタのオン電流を高くするためには、ＯＳ層５２３を薄くすればよい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有するＯＳ層５２３とすればよい。一方、ＯＳ層５２３は、ＯＳ層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、ＯＳ層５２３は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有するＯＳ層５２３とすればよい。また、ＯＳ層５２３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０２２８】
また、信頼性を高くするためには、ＯＳ層５２１は厚く、ＯＳ層５２３は薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有するＯＳ層５２１とすればよい。ＯＳ層５２１を厚くすることで、隣接する絶縁体とＯＳ層５２１との界面からチャネルの形成されるＯＳ層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有するＯＳ層５２１とすればよい。
【０２２９】
酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０２３０】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０２３１】
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０２３２】
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０２３３】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０２３４】
図２９は、ＯＳ層５２０が３層構造の例であるが、これに限定されない。例えば、ＯＳ層５２０をＯＳ層５２１またはＯＳ層５２３のない２層構造とすることができる。または、ＯＳ層５２１の上もしくは下、またはＯＳ層５２３上もしくは下に、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、ＯＳ層５２０の任意の層の間、ＯＳ層５２０の上、ＯＳ層５２０の下のいずれか二箇所以上に、ＯＳ層５２１―５２３として例示した酸化物半導体層を一または複数を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
【０２３５】
＜＜ＯＳトランジスタの構成例２＞＞
図３１Ａに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５４１、５４２の形状、および絶縁層５１１上に導電層５３１が設けられていることが、ＯＳトランジスタ５０１と異なる。
【０２３６】
導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。
【０２３７】
ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接する領域を有していない。例えば、次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
【０２３８】
導電層５３１は、ＯＳトランジスタ５０２のバックゲート電極として機能させることができる。図２９に示すＯＳトランジスタ５０１や後述するＯＳトランジスタ５０３−５０６（図３１Ｂ−図３２Ｂ）にも、導電層５３１を設けることができる。
【０２３９】
＜＜ＯＳトランジスタの構成例３、４＞＞
図３１Ｂに示すＯＳトランジスタ５０３はＯＳトランジスタ５０１の変形例であり、図３１Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
【０２４０】
＜＜ＯＳトランジスタの構成例５、６＞＞
図３２Ａに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図３２Ｂに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４１との間に層５５１を有し、ＯＳ層５２３と導電層５４２との間に層５５２を有する。
【０２４１】
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で、または、導電層５４１、５４２よりも抵抗が高い導電体層で、形成することができる。例えば、層５５１、層５５２、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも構わない。
【０２４２】
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０２４３】
また、層５５１、５５２は、ＯＳ層５３２との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。
【０２４４】
層５５１、５５２は、導電層５４１、５４２よりも高抵抗であることが好ましい。また、層５５１、５５２は、ＯＳトランジスタ５０５、５０６のチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率は、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下であるとよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。これにより、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても飽和特性を良好にすることができる。なお、動作中にＯＳトランジスタ５０５、５０６のソースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２の一方のみ（例えば、ドレイン側）を設けるほうが好ましい場合がある。
【０２４５】
＜＜酸化物半導体の構造について＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０２４６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２４７】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２４８】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２４９】
ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２５０】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。また、電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることを確認することができる。
【０２５１】
ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２５２】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２５３】
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０２５４】
ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２５５】
＜微結晶酸化物半導体＞
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２５６】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０２５７】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２５８】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２５９】
＜非晶質酸化物半導体＞
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
【０２６０】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
【０２６１】
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２６２】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。鬆を有するため、ａ−ｌｉｋｅ  ＯＳは不安定な構造である。また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳはｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２６３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２６４】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２６５】
酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタの半導体層を、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜から形成してもよい。
【符号の説明】
【０２６６】
１１、２０  回路
３０  ダイナミックロジック回路
１００−１０３、２００  ロジック回路
２１０  ＡＮＤ回路
２１１  ダイナミックロジック回路
２２１、２２２  回路
【図１】
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【図２】
0006713743.tif 000004
【図３】
0006713743.tif 000005
【図４】
0006713743.tif 000006
【図５】
0006713743.tif 000007
【図６】
0006713743.tif 000008
【図７】
0006713743.tif 000009
【図８】
0006713743.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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