(57)【特許請求の範囲】
【請求項１】
半導体構造であって、
第１の導電型を有し、頂部表面を有する基板と、
前記第１の導電型を有し、前記基板の前記頂部表面に接する底部表面と、頂部表面とを有する、エピタキシャル層と、
第２の導電型を有する埋め込み領域であって、前記エピタキシャル層の一部に接してその下に位置する、前記埋め込み領域と、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在する浅いトレンチ隔離構造と、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記浅いトレンチ隔離構造を横方向に囲む内側の深いトレンチ隔離構造と、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記内側の深いトレンチ隔離構造を横方向に囲む外側の深いトレンチ隔離構造と、
前記第２の導電型を有し、前記埋め込み領域に接するために前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記内側及び外側の深いトレンチ隔離構造の下に延在するドープされた領域であって、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域と、
前記第２の導電型を有し、前記頂部表面において形成されるインターフェース領域であって、前記ドープされた領域に接して前記内側の深いトレンチ隔離構造を囲み、前記ドープされた領域のドーパント濃度よりも低いドーパント濃度を有する、前記インターフェース領域と、
を含む、半導体構造。
【請求項２】
請求項１に記載の半導体構造であって、
前記インターフェース領域が前記内側の深いトレンチ隔離構造に接する、半導体構造。
【請求項３】
請求項１に記載の半導体構造であって、
前記第１の導電型を有し、前記浅いトレンチ隔離構造に接するチャネルストップ領域を更に含み、前記内側の深いトレンチ隔離構造が前記チャネルストップ領域を横方向に囲む、半導体構造。
【請求項４】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記外側の深いトレンチ隔離構造を横方向に囲む絶縁の深いトレンチ構造を更に含み、
前記絶縁の深いトレンチ構造と前記外側の深いトレンチ隔離構造とが実質的に等しい深さを有する、半導体構造。
【請求項５】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在する絶縁の深いトレンチ構造を更に含み、
前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記内側の深いトレンチ隔離構造とが実質的に等しい深さを有する、半導体構造。
【請求項６】
請求項１に記載の半導体構造であって、
前記エピタキシャル層の前記一部に形成され、前記第２の導電型を有するソースと、
前記エピタキシャル層の前記一部に形成され、前記ソースから横方向に離間され、前記第２の導電型を有するドレインと、
を更に含み、
前記浅いトレンチ隔離構造が前記ソースと前記ドレインとの間に横方向に位置する、半導体構造。
【請求項７】
請求項１に記載の半導体構造であって、
前記インターフェース領域が、前記外側の深いトレンチ隔離構造に接して前記外側の深いトレンチ隔離構造を横方向に囲む、半導体構造。
【請求項８】
半導体構造を形成する方法であって、
基板に埋め込み領域を形成することであって、前記基板が第１の導電型を有し、前記埋め込み領域が第２の導電型を有する、前記埋め込み領域を形成することと、
前記基板上にエピタキシャル層を成長させることであって、前記エピタキシャル層が頂部表面を有して前記第１の導電型を有し、前記埋め込み領域が前記エピタキシャル層の一部に接してその下に位置する、前記エピタキシャル層を成長させることと、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在する浅いトレンチ隔離構造を形成することと、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記浅いトレンチ隔離構造を横方向に囲む内側の深いトレンチ隔離構造を形成することと、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記内側の深いトレンチ隔離構造を横方向に囲む外側の深いトレンチ隔離構造を形成することと、
前記第２の導電型を有し、前記埋め込み領域に接するために前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記内側及び外側の深いトレンチ隔離構造の下に延在するドープされた領域を形成することであって、前記ドープされた領域が、前記内側及び外側の深いトレンチ隔離構造に接し、前記エピタキシャル層の前記一部を横方向に囲む、前記ドープされた領域を形成することと、
前記第２の導電型を有するインターフェース領域を前記頂部表面において形成することであって、前記インターフェース領域が、前記ドープされた領域に接して前記内側の深いトレンチ隔離構造を囲み、前記インターフェース領域が、前記ドープされた領域のドーパント濃度よりも低いドーパント濃度を有する、前記インターフェース領域を形成することと、
を含む、方法。
【請求項９】
請求項８に記載の方法であって、
前記ドープされた領域を形成すること、が前記第２の導電型の複数の離間した領域を形成することを含み、前記第２の導電型の前記複数の離間した領域が、前記内側及び外側の深いトレンチ隔離構造に接し、前記内側及び外側の深いトレンチ隔離構造の間に位置する、方法。
【請求項１０】
請求項８に記載の方法であって、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在して前記外側の深いトレンチ隔離構造を横方向に囲む絶縁の深いトレンチ構造を形成することを更に含み、
前記絶縁の深いトレンチ構造と前記外側の深いトレンチ隔離構造とが実質的に等しい深さを有する、方法。
【請求項１１】
請求項８に記載の方法であって、
前記エピタキシャル層の前記頂部表面から前記エピタキシャル層内へ延在する絶縁の深いトレンチ構造を形成することを更に含み、
前記内側の深いトレンチ隔離構造が前記絶縁の深いトレンチ構造を横方向に囲み、前記絶縁の深いトレンチ構造と前記内側の深いトレンチ隔離構造とが実質的に等しい深さを有する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に半導体構造に関し、特に、深いトレンチ隔離構造を備えた半導体構造及び深いトレンチ隔離構造を備えた半導体構造を形成する方法に関する。
【背景技術】
【０００２】
金属酸化物半導体（ＭＯＳ）トランジスタは、ｎチャネル（ＮＭＯＳ）デバイス又はｐチャネル（ＰＭＯＳ）デバイスのいずれかとして実装され得る、周知の半導体デバイスである。ＭＯＳトランジスタは、チャネルによって分離された離間されたソース領域及びドレイン領域、並びにチャネルの上にある金属ゲートを有する。金属ゲートは、ゲート誘電体層によってチャネルから絶縁される。代替として、ＭＯＳトランジスタのゲートは、金属の代わりにドープポリシリコンを用いて形成される。
【０００３】
二重拡散ＭＯＳ（ＤＯＭＳ）トランジスタは、チャネルを形成する二重拡散ウェル、並びに、チャネルと重くドープされたドレイン領域との間にあり、ドレインドリフト領域と呼ばれる軽くドープされたドレイン領域を有するパワーＭＯＳトランジスタである。横方向ＤＭＯＳ（ＬＤＭＯＳ）トランジスタは、ソース領域及びドレイン領域が横方向に離間されたＤＭＯＳトランジスタである。ＬＤＭＯＳアレイは、行及び列のアレイなどのパターンに配されるＬＤＭＯＳトランジスタのグループである。
【０００４】
図１Ａ及び図１Ｂは、従来のＬＤＭＯＳトランジスタアレイ１００の図を示す。図１Ａは平面図を示し、図１Ｂは図１Ａの線１Ｂ−１Ｂに沿った断面図を示す。図１Ａ及び図１Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ１００は、ｐ型単結晶シリコン基板領域１１２と、基板領域１１２の上に成長されるｐ型エピタキシャル層１１４とを有する半導体構造１１０を含む。また、半導体構造１１０は、エピタキシャル層１１４へ下方に延在するようにエピタキシャル層１１４の頂部表面において形成される、いくつかの浅いトレンチ隔離構造１１６を含む。
【０００５】
図１Ａ及び図１Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ１００は更に、エピタキシャル層１１４に形成される近接するＬＤＭＯＳトランジスタ１２０のペアを含む。各ＬＤＭＯＳトランジスタ１２０は、エピタキシャル層１１４に形成されるｎ−ドレインドリフト領域１４０と、ｎ−ドレインドリフト領域１４０に形成されるｎ＋ドレイン１４２とを含む。
【０００６】
また、各ＬＤＭＯＳトランジスタ１２０は、エピタキシャル層１１４に形成される二重拡散ウェル（Ｄウェル）１４４を含む。Ｄウェル１４４は、ｐ型領域１４６と、ｐ型領域１４６に接するｎ型領域１４８とを含む。各ＬＤＭＯＳトランジスタ１２０は更に、エピタキシャル層１１４に形成される、ｎ＋ソース１５０及びｐ＋コンタクト領域１５２を含む。ｎ＋ソース１５０は、ｐ型領域１４６及びｎ型領域１４８に接する。ｎ＋ソース１５０によって横方向に囲まれるｐ＋コンタクト領域１５２は、ｐ型領域１４６及びｎ＋ソース１５０に接する。
【０００７】
ｎ−ドレインドリフト領域１４０に接するｐ型領域１４６は、ｎ−ドレインドリフト領域１４０とｎ型領域１４８との間にあるチャネル領域１５４を含む。ｎ＋ドレイン１４２から離間されるｐ型領域１４６はまた、エピタキシャル層１１４のドーパント濃度より高いドーパント濃度を有する。また、ｎ＋ソース１５０はｎ＋ドレイン１４２から横方向に離間される。また、ｎ＋ドレイン１４２は、ドレイン１４２とソース１５０との間で横方向にある浅いトレンチ隔離構造１１６に接する。
【０００８】
図１Ａ及び図１Ｂに示されるように、各ＬＤＭＯＳトランジスタ１２０は、チャネル領域１５４に接しチャネル領域１５４の上にあるゲート誘電体構造１６０と、ゲート誘電体構造１６０に接しチャネル領域１５４の上にあるゲート１６２とを含む。ゲート１６２は、四角に角がある円形の形状を有する。また、各ＬＤＭＯＳトランジスタ１２０は、ゲート１６２に接する内部側壁スペーサ１６４と、ゲート１６２に接しゲート１６２を横方向に囲む外部側壁スペーサ１６６とを含む。
【０００９】
図１Ａ及び図１Ｂに示されるように、半導体構造１１０は、近接するＬＤＭＯＳトランジスタ１２０のｎ−ドレインドリフト領域１４０の間のエピタキシャル層１１４にチャネルストッパとして形成される、ｐ型領域１７０を含む。チャネルストッパ領域１７０は、ＬＤＭＯＳトランジスタ１２０の各々を横方向に囲む。
【００１０】
動作において、ＬＤＭＯＳトランジスタ１２０のｎ＋ドレイン１４２に第１の正電圧（４０Ｖなど）がかけられ、（ｐ＋コンタクト領域１５２を介して）ｐ型領域１４６に及びｎ＋ソース領域１５０に接地が設けられる場合、ＬＤＭＯＳトランジスタ１２０は、ゲート１６２に接地が設けられたときオフになる。この場合、電子がｎ＋ソース１５０からｎ＋ドレイン１４２へ流れることはない。
【００１１】
ＬＤＭＯＳトランジスタ１２０は、ゲート１６２に第２の正電圧（ＶＧＳ＞ＶＴＨなど）がかけられるときオンになるが、残りのバイアス条件は維持される。この場合、ｐ型領域１４６のチャネル領域１５４は反転し、電子がｎ＋ソース１５０からチャネル領域１５４を介してｎ＋ドレイン１４２へ流れる。
【００１２】
ＬＤＭＯＳトランジスタアレイ１００に伴う１つの問題は、そのＬＤＭＯＳトランジスタ１２０が、必要な電気的隔離を提供するために大幅な横方向の分離及びシリコン実装面積を必要とすることである。例えば、４０Ｖ隔離は、しばしば、近接するＬＤＭＯＳトランジスタ１２０のｎ−ドレインドリフト領域１４０間に、５．６５μｍの最小横方向間隔を必要とする。
【００１３】
図２Ａ及び図２Ｂは、従来のＬＤＭＯＳトランジスタアレイ２００の図を示す。図２Ａは平面図を示し、図２Ｂは図２Ａの線２Ｂ−２Ｂに沿った断面図を示す。ＬＤＭＯＳトランジスタアレイ２００はＬＤＭＯＳトランジスタアレイ１００と同様であるため、両方のトランジスタアレイに共通の構造を指示するために同じ参照番号を使用している。
【００１４】
図２Ａ及び図２Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ２００は、半導体構造１１０の代わりに半導体構造２１０を用いるため、ＬＤＭＯＳトランジスタアレイ２００はＬＤＭＯＳトランジスタアレイ１００とは異なる。半導体構造２１０は、半導体構造２１０が更に、基板領域１１２の頂部及びエピタキシャル層１１４の底部に形成されるいくつかのｎ＋埋め込み層２１１を含むことを除いて、半導体構造１１０と同じである。
【００１５】
半導体構造２１０はまた、半導体構造２１０がエピタキシャル層１１４に形成されるいくつかのｎ型接合隔離領域２１２を含むため、半導体構造１１０と異なる。各接合隔離領域２１２は、ｎ＋埋め込み層２１１に接しｎ＋埋め込み層２１１の上に位置するようにエピタキシャル層１１４に形成されるｎ＋底部領域２１４を含む。また、各接合隔離領域２１２は、ｎ＋底部領域２１４に接しｎ＋底部領域２１４の上に位置するようにエピタキシャル層１１４に形成されるｎ−頂部領域２１６と、ｎ−頂部領域２１６に形成されるｎ＋コンタクト領域２１８とを含む。
【００１６】
半導体構造２１０はまた、半導体構造２１０がエピタキシャル層１１４に形成されるいくつかのｐ型チャネルストップ領域２２０を含むため、半導体構造１１０と異なる。各チャネルストップ領域２２０は、ｎ−ドレインドリフト領域１４０と接合隔離領域２１２との間に位置する。
【００１７】
図２Ａ及び図２Ｂに示されるように、半導体構造２１０はまた、近接するＬＤＭＯＳトランジスタ１２０のｎ−頂部領域２１６間のエピタキシャル層１１４にチャネルストッパとして形成される、ｐ型ウェル領域２２２を含む。また、ＬＤＭＯＳトランジスタアレイ２００は、ｐ型ウェル領域２２２に形成されるｐ＋コンタクト領域２２４を含む。
【００１８】
ＬＤＭＯＳトランジスタアレイ２００は更に、近接するｎ＋埋め込み層２１１間に横方向に位置するように、基板１１２及びエピタキシャル層１１４に形成されるｐ−埋め込み領域２２６を含む。ｐ−埋め込み領域２２６は、ｐ型基板１１２のドーパント濃度よりわずかに高いドーパント濃度を有し、近接するｎ＋埋め込み層２１１間の横方向間隔を最小化するのを助ける。
【００１９】
ＬＤＭＯＳトランジスタアレイ２００は、ＬＤＭＯＳトランジスタアレイ２００の各埋め込み層２１１及び接合隔離領域２１２がエピタキシャル層１１４の一部を囲み、エピタキシャル層１１４の残りの部分から接合隔離することを除いて、ＬＤＭＯＳトランジスタアレイ１００と同様に動作する。３０Ｖ以下の動作をサポートするために、ｐ−埋め込み領域２２６は、図２Ｂに示されるように近接するｎ＋埋め込み層２１１に接することが可能である。しかしながら、４０Ｖ動作をサポートするために、ｎ＋埋め込み層２１１とｐ−埋め込み領域２２６との間の接合破壊制限のため、ｐ−埋め込み領域２２６は近接するｎ＋埋め込み層２１１から横方向に離間される。
【００２０】
ＬＤＭＯＳトランジスタアレイ１００と同様、ＬＤＭＯＳトランジスタアレイ２００に伴う１つの問題は、必要な電気的隔離を提供するために大幅なシリコン実装面積を必要とすることである。ｎ＋底部領域２１４を形成するために注入されたドーパントがドライブイン（driven in）されるとき、ｎ＋底部領域２１４はドーパントの実質的に横方向の拡散を経験する。したがって、必要とするシリコン実装面積がより少ないＬＤＭＯＳトランジスタアレイが求められている。
【発明の概要】
【００２１】
説明される例において、半導体構造が、基板及びエピタキシャル層を含む。基板は第１の導電型及び頂部表面を有する。エピタキシャル層は、第１の導電型、基板の頂部表面に接する底面、及び頂部表面を有する。埋め込み領域が第２の導電型を有する。埋め込み領域は、エピタキシャル層の一部に接しエピタキシャル層の一部の下に位置する。浅いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。内側の深いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。内側の深いトレンチ隔離構造は、浅いトレンチ隔離構造を横方向に囲む。外側の深いトレンチ隔離構造が、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において形成される。外側の深いトレンチ隔離構造は、内側の深いトレンチ隔離構造を横方向に囲む。ドープ領域が、エピタキシャル層へ下方に延在し、埋め込み領域に接するように、エピタキシャル層の頂部表面において形成される。ドープ領域は、第２の導電型を有し、内側及び外側の深いトレンチ隔離構造に接し、エピタキシャル層の一部を横方向に囲む。
【図面の簡単な説明】
【００２２】
【図１Ａ】従来のＬＤＭＯＳトランジスタアレイを示す図である。
【図１Ｂ】従来のＬＤＭＯＳトランジスタアレイを示す図である。
【００２３】
【図２Ａ】従来のＬＤＭＯＳトランジスタアレイを示す図である。
【図２Ｂ】従来のＬＤＭＯＳトランジスタアレイを示す図である。
【００２４】
【図３Ａ】例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【図３Ｂ】例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【００２５】
【図４Ａ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｂ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｃ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｄ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｅ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｆ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｇ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｈ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｉ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｊ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｋ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｌ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【図４Ｍ】例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す断面図である。
【００２６】
【図５Ａ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す図である。
【図５Ｂ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す図である。
【図５Ｃ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法を示す図である。
【００２７】
【図６Ａ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【図６Ｂ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【００２８】
【図６Ｃ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【図６Ｄ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【００２９】
【図７Ａ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【図７Ｂ】別の例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【００３０】
【図８Ａ】例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【図８Ｂ】例示の実施形態のＬＤＭＯＳトランジスタアレイを示す図である。
【発明を実施するための形態】
【００３１】
図３Ａ及び図３Ｂは、例示の実施形態のＬＤＭＯＳトランジスタアレイ３００を示す。図３Ａは平面図を示し、図３Ｂは図３Ａの線３Ｂ−３Ｂに沿った断面図を示す。以下でより詳細に説明するように、ＬＤＭＯＳトランジスタ３００は、必要なシリコン実装面積が従来のＬＤＭＯＳトランジスタより少ない。
【００３２】
ＬＤＭＯＳトランジスタアレイ３００はＬＤＭＯＳトランジスタアレイ２００と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。図３Ａ及び図３Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ３００は、半導体構造２１０の代わりに半導体構造３１０を用いるため、ＬＤＭＯＳトランジスタアレイ３００はＬＤＭＯＳトランジスタアレイ２００とは異なる。
【００３３】
半導体構造３１０は、半導体構造３１０が、エピタキシャル層１１４へ下方に延在するようにエピタキシャル層１１４の頂部表面において形成される、いくつかの外側の深いトレンチ隔離構造３１２及びいくつかの内側の深いトレンチ隔離構造３１４も含むことを除いて、半導体構造２１０と同じである。外側及び内側の深いトレンチ隔離構造３１２及び３１４は、浅いトレンチ隔離構造１１６より著しく深い深さを有する。また、図３Ａに示されるように、外側及び内側の深いトレンチ隔離構造３１２及び３１４は丸い角を有する。丸い角は、外側及び内側の深いトレンチ隔離構造３１２及び３１４からの応力を最小化する。
【００３４】
半導体構造３１０はまた、接合隔離領域２１２の代わりにいくつかのｎ型接合隔離領域３２０を用いるため、半導体構造２１０と異なる。この例において、各接合隔離領域３２０は、ｎ＋底部領域２１４、ｎ−頂部領域２１６、及びｎ＋コンタクト領域２１８の代わりに、単一のｎ＋領域を用いるため、接合隔離領域３２０は接合隔離領域２１２とは異なる。各接合隔離領域３２０は、外側及び内側の深いトレンチ隔離構造３１２及び３１４のペアに接し、それらの間に位置する。
【００３５】
各埋め込み層２１１は、エピタキシャル層１１４のいくつかの部分３２２のうちの１つに接し且つその下に位置し、各部分３２２は、ドレインドリフト領域１４０、Ｄウェル１４４、及びいくつかの浅いトレンチ隔離構造１１６を含む。また、埋め込み層２１１に接する各接合隔離領域３２０は、エピタキシャル層１１４の一部３２２を横方向に囲む。したがって、埋め込み層２１１及び接合隔離領域３２０を含むｎ型領域が、充分にエピタキシャル層１１４の一部３２２とエピタキシャル層１１４の残りの部分との間に位置する。
【００３６】
また、外側の深いトレンチ隔離構造３１２は、エピタキシャル層１１４の一部３２２及び内側の深いトレンチ隔離構造３１４を横方向に囲む。内側の深いトレンチ隔離構造３１４は、いくつかの浅いトレンチ隔離構造１１６を横方向に囲む。図３Ａ及び図３Ｂに示されるように、近接する接合隔離領域３２０は、ｐ型エピタキシャル層１１４の一部によって互いから横方向に離間される。
【００３７】
ＬＤＭＯＳトランジスタアレイ３００はまた、近接するｎ＋埋め込み層２１１間に横方向に位置するように基板１１２及びエピタキシャル層１１４に形成される、ｐ−埋め込み領域３３０を含む。ｐ−埋め込み領域３３０は、ｐ型基板１１２のドーパント濃度よりわずかに高いドーパント濃度を有する。また、ｐ−埋め込み領域３３０は、４０Ｖ以下の動作について図３Ｂに示されるように、近接するｎ＋埋め込み層２１１に接し得る。
【００３８】
図３Ａ及び図３Ｂに示されるように、トランジスタアレイ３００は、任意選択で、外側の深いトレンチ隔離構造３１２を各ｎ−インターフェース領域３３２が横方向に囲むように、エピタキシャル層１１４に形成されるいくつかのｎ−インターフェース領域３３２を含み得る。ｎ−インターフェース領域３３２は、各々がｎ型接合隔離領域３２０のドーパント濃度より低いドーパント濃度を有し、４０Ｖ動作のため、及び、シリコンと酸化物との間のインターフェースでのホットキャリアトラッピングを回避するために、必要とされ得る。ＬＤＭＯＳトランジスタアレイ３００がＬＤＭＯＳトランジスタアレイ２００より大きな横方向隔離を提供することを除いて、ＬＤＭＯＳトランジスタアレイ３００はＬＤＭＯＳトランジスタアレイ２００と同様に動作する。
【００３９】
図３Ｂに示されるように、外側及び内側の深いトレンチ隔離構造３１２及び３１４より下に位置する接合隔離領域３２０の部分は、外側及び内側の深いトレンチ隔離構造３１２及び３１４の間にある接合隔離領域３２０の部分より幅広い可能性がある。外側及び内側の深いトレンチ隔離構造３１２及び３１４は、ドーパントの横方向拡散を排除しない可能性があるが、外側及び内側の深いトレンチ隔離構造３１２及び３１４は、ドーパントの横方向拡散を実質的に抑制する。
【００４０】
したがって、アレイ３００における近接するＬＤＭＯＳトランジスタ１２０間の最小横方向間隔は、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０間の最小横方向間隔よりも著しく小さい。例えば、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０のための２０Ｖ隔離はしばしば７μｍの最小横方向間隔を必要とするが、アレイ３００における近接するＬＤＭＯＳトランジスタ１２０のための２０Ｖ隔離は５．２μｍの最小横方向間隔を用いることが可能であり、これは２６％の削減である。
【００４１】
同様に、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０のための３０Ｖ隔離はしばしば８μｍの最小横方向間隔を必要とするが、アレイ３００における近接するＬＤＭＯＳトランジスタ１２０のための３０Ｖ隔離は５．７μｍの最小横方向間隔を用いることが可能であり、これは２９％の削減である。また、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０のための４０Ｖ隔離はしばしば８．５μｍの最小横方向間隔を必要とするが、アレイ３００における近接するＬＤＭＯＳトランジスタ１２０のための４０Ｖ隔離は６．２μｍの最小横方向間隔を用いることが可能であり、これは２７％の削減である。
【００４２】
したがって、ドーパントの横方向拡散を抑制することによって、外側及び内側の深いトレンチ隔離構造３１２及び３１４は、アレイ３００における近接するＬＤＭＯＳトランジスタ１２０間の最小横方向間隔を著しく削減し、これが、ＬＤＭＯＳトランジスタアレイ３００を実装するために必要なシリコン実装面積を著しく削減する。
【００４３】
図４Ａ〜図４Ｍは、例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法４００を示す。図４Ａに示されるように、方法４００は、従来のように形成されるｐ型の単結晶シリコン基板４０２を用い、パターニングされたフォトレジスト層４０４を基板４０２の頂部表面に形成することによって開始される。
【００４４】
パターニングされたフォトレジスト層４０４は従来の様式で形成され、この様式は、フォトレジストの層を堆積させること、パターニングされたイメージをフォトレジストの層上に形成するためにマスクとして知られているパターニングされた黒／透明ガラスプレートを介して光を投影すること、及び、光に曝されることよって軟化された画像化されたフォトレジスト領域を除去することを含む。
【００４５】
パターニングされたフォトレジスト層４０４が形成された後、基板４０２の頂部表面において横方向に離間されたｎ＋埋め込み領域４０６及び４０８を形成するために、基板４０２の露出された領域にアンチモンなどのｎ型ドーパントが注入される。アンチモンは、後に形成されるエピタキシャル層へのドーパントの上向き拡散を最小化する、小さい拡散係数を有する。ｎ＋埋め込み領域４０６及び４０８が形成された後、パターニングされたフォトレジスト層４０４は、灰化処理を用いるなど、従来の様式で除去される。
【００４６】
図４Ｂに示されるように、パターニングされたフォトレジスト層４０４が除去された後、基板４０２は、１７００ＫｅＶの注入エネルギーでｐ型ドーパント（ホウ素など）でブランケット注入される。この注入により、横方向に離間されたｎ＋埋め込み領域４０６及び４０８間の基板４０２の頂部表面においてｐ−埋め込み領域４０９が形成される。ｐ−埋め込み領域４０９のドーパント濃度は、ｐ−基板４０２のドーパント濃度よりわずかに高い。したがって、この注入は、ｎ＋埋め込み領域４０６及び４０８のプロファイルに実質的に影響を与えない。ｐ型ブランケット注入は、４０Ｖ以下の動作に充分である。
【００４７】
ｐ−埋め込み領域４０９が形成された後、その結果の構造は、注入をドライブインするために１２００℃で従来のようにアニールされる。ドライブインは、ｎ＋埋め込み領域４０６及び４０８並びにｐ−埋め込み領域４０９を下方に拡散させ、これは、後に形成されるエピタキシャル層へのｎ＋埋め込み領域４０６及び４０８並びにｐ−埋め込み領域４０９の上方拡散を制限する。
【００４８】
また、ドライブインは、基板４０２におけるｎ＋埋め込み領域４０６及び４０８並びにｐ−埋め込み領域４０９を、後に形成されるエピタキシャル層におけるｎ＋埋め込み領域４０６及び４０８並びにｐ−埋め込み領域４０９より厚くする。ｐ型注入の分量はｎ型注入の分量よりずっと少ないため、ｐ−埋め込み領域４０９の厚みは、ｎ＋埋め込み領域７０６及び７０８の厚みより薄い。
【００４９】
ドライブインに続き、従来の様式で基板４０２の頂部表面上にｐ型エピタキシャル層４１０が成長される。エピタキシャル層４１０の形成の間、ｎ＋埋め込み領域４０６及び４０８並びにｐ−埋め込み領域４０９は、エピタキシャル層４１０の底部へと上方に拡散する。
【００５０】
エピタキシャル層４１０の形成の間のｎ＋埋め込み領域４０６及び４０８の上方拡散は、ｐ−埋め込み領域４０９の上方拡散よりずっと大きい。これは、ｐ−埋め込み領域４０９を形成する際に用いられる注入の投射レンジが非常に大きく、ｐ−埋め込み領域４０９を形成する際に用いられる分量は、ｎ＋埋め込み領域４０６及び４０８を形成する際に用いられる分量よりずっと少ないためである。したがって、ｐ−埋め込み領域４０９の大部分はｐ型基板４０２内に存在する。
【００５１】
エピタキシャル層４１０が形成された後、エピタキシャル層４１０の頂部表面上にハードマスクが形成される。この例において、ハードマスクは、エピタキシャル層４１０上に酸化物層４１２を堆積させることによって形成される。続いて、酸化物層４１２上に窒化物層４１４が堆積され、窒化物層４１４上に酸化物層４１６が堆積される。
【００５２】
酸化物層４１２、窒化物層４１４、及び酸化物層４１６は、各々様々な厚みを有し得る。この例において、酸化物層４１２はおよそ１５０Åの厚みを有し、窒化物層４１４はおよそ２０００Åの厚みを有し、酸化物層４１６はおよそ３０００Åの厚みを有する。また、酸化物層４１２は熱成長酸化物で実装され得、一方、酸化物層４１６は任意の種類の堆積された二酸化シリコン（ＳｉＯ２）層で実装され得る。次に、厚みおよそ１μｍのパターニングされたフォトレジスト層４１８が、酸化物層４１６の頂部表面上に形成される。パターニングされたフォトレジスト層４１８は、（平面図で見た場合）丸い角を有するように従来の様式で形成される。
【００５３】
図４Ｃに示されるように、パターニングされたフォトレジスト層４１８が形成された後、酸化物層４１６、並びに下にある窒化物層４１４及び酸化物層４１２の領域の露出された領域は、エッチングされてハードマスク４２０を形成し、ハードマスク４２０は（平面図で見た場合の）丸い角と、ハードマスク４２０を完全に介して延在するいくつかの開口とを有する。ハードマスク４２０が形成された後、パターニングされたフォトレジスト層４１８は従来の様式で除去される。
【００５４】
図４Ｄに示されるように、パターニングされたフォトレジスト層４１８の除去に続き、エピタキシャル層４１０におけるいくつかのトレンチ開口４２２を形成するために、ハードマスク４２０における開口を介してエピタキシャル層４１０がエッチングされる。トレンチ開口４２２は、様々な幅及び深さを有し得る。この例において、各トレンチ開口４２２は０．７μｍの幅及び２．５μｍの深さを有する。
【００５５】
また、トレンチ開口４２２は、様々な側壁角度を有し得る側壁を有し、９０°の側壁角度がエピタキシャル層４１０の頂部表面に対して実質的に直角である。この例において、各トレンチ開口４２２は８８°の側壁角度を有する。また、トレンチ開口４２２は（上から見た場合）丸い角を有する。
【００５６】
図４Ｅに示されるように、トレンチ開口４２２が形成された後、トレンチ開口４２２をライニングする（line）ように、ハードマスク４２０とエピタキシャル層４１０の露出領域との上に非導電ライナー４３０がコンフォーマルに（conformally）形成される。例えば、ライナー４３０は、およそ２００Åの深さまで酸化物を熱成長させ、それに続いて、準大気圧化学気相成長（ＳＡＣＶＤ）を用いておよそ２０００Åの深さまで酸化物層を堆積させることによって形成され得る。
【００５７】
次に、非導電ライナー４３０が形成された後、トレンチ開口４２２の残りを充填するように非導電ライナー４３０上に導電層４３２が堆積される。この例において、導電層４３２は、トレンチ開口４２２の残りを充填するように非導電ライナー４３０上にポリシリコン層を従来のように堆積させることによって形成される。ポリシリコン層は、その場でドープされ得るか、又は従来の様式での堆積の後ドーパントで注入され得る。この例において、ポリシリコン層は、ｎ導電型を有するようにドープされる。
【００５８】
その後、図４Ｆに示されるように、導電層４３２、非導電ライナー４３０、及び酸化物層４１６が、エッチバック又は化学機械研磨を用いるなど、従来の様式で平坦化される。この平坦化は、トレンチ開口４２２を充填するいくつかの深いトレンチ隔離構造４３３を形成するように、窒化物層４１４の頂部表面から酸化物層４１６が除去されるまで続く。深いトレンチ隔離構造４３３は、トレンチ開口４２２の丸い角のため、（上から見た場合）丸い角を有する。
【００５９】
したがって、この例において、各トレンチ隔離構造４３３はポリシリコンコア４３４及び非導電性外側構造４３６を有する。非導電性外側構造４３６は、トレンチ開口４２２によって露出される、エピタキシャル層４１０に接する非導電性外側表面４３７を有する。
【００６０】
ポリシリコンコア４３４及び非導電性外側構造４３６を用いて深いトレンチ隔離構造４３３を実装する代わりに、非導電性材料のみを用いて深いトレンチ隔離構造４３３を実装することができる。この場合、非導電性材料を用いてトレンチ開口４２２をライニングする代わりに、トレンチ開口４２２は非導電性材料で充填される。
【００６１】
図４Ｇに示されるように、深いトレンチ隔離構造４３３が形成された後、窒化物層４１４は従来の手順を用いて除去される。その後、図４Ｈに示されるように、パターニングされたフォトレジスト層４４０が、従来の様式で酸化物層４１２及び深いトレンチ隔離構造４３３の頂部表面上に形成される。
【００６２】
任意選択で、平坦化ステップの間、窒化物層４１４及び酸化物層４１２が除去され得、そのため、深いトレンチ隔離構造４３３の頂部表面及びエピタキシャル層４１０の頂部表面は、同じ水平面内に位置することになる。その後、パターニングされたフォトレジスト層４４０は、エピタキシャル層４１０上に、又は、平坦化ステップに続いてエピタキシャル層４４０（４１０？）上に形成される犠牲酸化物層上に形成され得る。
【００６３】
パターニングされたフォトレジスト層４４０が形成された後、エピタキシャル層４１０においてｎ＋埋め込み層４０６の上にありエピタキシャル層４１０の頂部表面まで延在するｎ＋領域４４１を形成するように、（リン又はヒ素などの）ｎ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。
【００６４】
この注入はまた、エピタキシャル層４１０においてｎ＋埋め込み層４０８の上にありエピタキシャル層４１０の頂部表面まで延在するｎ＋領域４４２を形成する。ｎ＋領域４４１及び４４２は、およそ１５００Åの最大深さを有し、深いトレンチ隔離構造４３３間に位置し、それらに接する。その後、パターニングされたフォトレジスト層４４０は従来の様式で除去される。
【００６５】
図４Ｉに示されるように、パターニングされたフォトレジスト層４４０が除去された後、その結果の構造は、注入をドライブインするように１１５０℃で従来のようにアニールされる。ドライブインは、ｎ＋領域４４１及び４４２を、下方に及びその後外方に拡散させる。導電層４３２を実装するためにポリシリコンが用いられる場合、ポリシリコンは有害な応力の影響なしに、１１５０℃アニールに耐えることができる。
【００６６】
ドライブインの後、パターニングされたフォトレジスト層４４４が酸化物層４１２及び深いトレンチ隔離構造４３３の頂部表面上に従来の様式で形成される。パターニングされたフォトレジスト層４４４が形成された後、エピタキシャル層４１０においてｎ＋埋め込み層４０６の上にあるｎ−ドリフト領域４４５を形成するように、（リン又はヒ素などの）ｎ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。
【００６７】
この注入はまた、エピタキシャル層４１０においてｎ＋埋め込み層４０８の上にあるｎ−ドリフト領域４４６を形成する。また、図４Ｉで破線で示されるように、４０Ｖ動作をサポートするために、ｎ−ドリフト領域４４５及び４４６が形成されると同時に、エピタキシャル層４１０の頂部表面においていくつかのｎ−領域４４５−６が形成され得るように、パターニングされたフォトレジスト層４４４が形成され得る。各ｎ−領域４４５−６は、ｐ−埋め込み領域４０９の上に位置し、深いトレンチ隔離構造４３３のペアを横方向に囲む。その後、パターニングされたフォトレジスト層４４４は従来の様式で除去される。パターニングされたフォトレジスト層４４４が除去された後、その結果の構造は、注入をドライブインするために従来のように１１００℃でアニールされる。
【００６８】
図４Ｊに示されるように、ドライブインの後、およそ４０００Å深さのいくつかの浅いトレンチ隔離構造４４７が、従来の様式でエピタキシャル層４１０の頂部において形成される。不具合の発生を防ぐために、浅いトレンチ隔離構造４４７が形成された後、高温拡散は回避されるべきである。この例において、浅いトレンチ隔離構造４４７のうちの１つはｎ−ドリフト領域４４５に形成され、浅いトレンチ隔離構造４４７のうちの１つはｎ−ドリフト領域４４６に形成される。
【００６９】
浅いトレンチ隔離構造４４７が形成された後、パターニングされたフォトレジスト層４４８が、従来の様式で酸化物層４１２及び深いトレンチ隔離構造４３３の頂部表面上に形成される。パターニングされたフォトレジスト層４１０が形成された後、ｎ＋埋め込み層４０６の上に位置するエピタキシャル層４１０の一部においてｐ型チャネルストップ領域４５０を形成するように、（ホウ素などの）ｐ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。チャネルストップ領域４５０はまた、浅いトレンチ隔離構造４４７に接し、その下に位置する。
【００７０】
この注入はまた、ｎ＋埋め込み層４０８の上に位置するエピタキシャル層４１０の一部において、ｐ型チャネルストップ領域４５１を形成する。チャネルストップ領域４５１はまた、浅いトレンチ隔離構造４４７に接し、その下に位置する。その後、パターニングされたフォトレジスト層４４８は従来の様式で除去される。パターニングされたフォトレジスト層４４８が除去された後、その結果の構造は、注入からの格子損傷を修復するために、従来のように１０５０℃で高速熱アニール（ＲＴＡ）される。ＲＴＡは実質的に拡散を許さない短いプロセスである。
【００７１】
次に、図４Ｋに示されるように、チャネルストップ領域４５０及び４５１が形成された後、酸化物層４１２が従来の様式で除去される。酸化物層４１２が除去された後、従来の様式でｐ型領域４５０及び４５１並びにｎ型領域４４５及び４４６上にゲート酸化物層４５２が形成される。
【００７２】
その後、パターニングされたフォトレジスト層４５４が、従来の様式でゲート酸化物層４５２及び深いトレンチ隔離構造４３３の頂部表面上に形成される。パターニングされたフォトレジスト層４５４が形成された後、ｎ＋埋め込み層４０６の上に位置するエピタキシャル層４１０の一部にｐ型領域４５５を形成するように、（ホウ素などの）ｐ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。この注入はまた、ｎ＋埋め込み層４０８の上に位置するエピタキシャル層４１０の一部にｐ型領域４５６を形成する。
【００７３】
ｐ型領域４５５及び４５６の形成に続いて、ｐ型領域４５５においてｎ型領域４５７を、及びｐ型領域４５６においてｎ型領域４５８を形成するように、（ヒ素などの）ｎ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。
【００７４】
したがって、ｐ型及びｎ型のドーパントは、フォトレジスト層４５４において同じ開口を介して注入される。また、ｐ型領域４５５及びｎ型領域４５７は第１の二重拡散ウェル（Ｄウェル）４５９を形成し、ｐ型領域４５６及びｎ型領域４５８は第２のＤウェル４６０を形成する。その後、パターニングされたフォトレジスト層４５４は従来の様式で除去される。
【００７５】
ホウ素とヒ素の拡散係数の差により、チャネル長さは、形成されるべきゲートの寸法ではなく、熱量によって決定される。ホウ素の注入分量はターゲットしきい値電圧に合致するように最適化され、Ｄウェル４５９及び４６０の深さはホウ素注入エネルギーによって制御される。
【００７６】
図４Ｌに示されるように、パターニングされたフォトレジスト層４５４が除去された後、ｐ型領域４５５の上に位置するようにゲート酸化物層４５２上にゲート４６２が形成され、ｐ型領域４５６の上に位置するようにゲート酸化物層４５２上にゲート４６４が形成される。ゲート４６２及び４６４は従来のように形成される。例えば、ゲート４６２及び４６４は、ポリシリコンの層を堆積させることによって形成され得、マスク及びエッチングステップが続く。
【００７７】
その後、側壁スペーサ４７０及び４７１が、ゲート４６２のそれぞれ外側及び内側の側壁に接するように形成される。ゲート４６４のそれぞれ外側及び内側の側壁に接するように側壁スペーサ４７３及び４７４が形成される。側壁スペーサ４７０、４７１、４７３、及び４７４は従来のように形成される。例えば、側壁スペーサ４７０、４７１、４７３、及び４７４は、酸化物層及び窒化物層を堆積させることによって形成され得、異方性エッチングが続く。
【００７８】
側壁スペーサ４７０、４７１、４７３、及び４７４が形成された後、深いトレンチ隔離構造４３３、ゲート酸化物層４５２、ゲート４６２及び４６４、並びに側壁スペーサ４７０、４７１、４７３、及び４７４の頂部表面上に、パターニングされたフォトレジスト層４７６が従来の様式で形成される。
【００７９】
パターニングされたフォトレジスト層４７６が形成された後、ｐ型領域４５５に接するｎ＋ソース領域４８０、ｐ型領域４５６に接するｎ＋ソース領域４８１、ｎ−ドリフト領域４４５に接するｎ＋ドレイン領域４８３、及びｎ−ドリフト領域４４６に接するｎ＋ドレイン領域４８４を形成するように、（リン又はヒ素などの）ｎ型ドーパントがエピタキシャル層４１０に注入される。その後、パターニングされたフォトレジスト層４７６は従来の様式で除去される。
【００８０】
図４Ｍに示されるように、パターニングされたフォトレジスト層４７６が除去された後、深いトレンチ隔離構造４３３、ゲート酸化物層４５２、ゲート４６２及び４６４、並びに側壁スペーサ４７０、４７１、４７３、及び４７４の頂部表面上に、パターニングされたフォトレジスト層４８６が従来の様式で形成される。
【００８１】
パターニングされたフォトレジスト層４８６が形成された後、ｐ型領域４５５に接するｐ＋コンタクト領域４９０、及びｐ型領域４５６に接するｐ＋コンタクト領域４９２を形成するように、（ホウ素などの）ｐ型ドーパントがエピタキシャル層４１０に注入される。その後、第１のＬＤＭＯＳトランジスタ４９６及び第２のＬＤＭＯＳトランジスタ４９７を備えるＬＤＭＯＳトランジスタアレイ４９４を形成するように、パターニングされたフォトレジスト層４８６は従来の様式で除去される。
【００８２】
第１のＬＤＭＯＳトランジスタ４９６は、ドレインドリフト領域４４５、ｐ型領域４５５、ソース領域４８０、及びドレイン領域４８３を含む。第２のＬＤＭＯＳトランジスタ４９７は、ドレインドリフト領域４４６、ｐ型領域４５６、ソース領域４８１、及びドレイン領域４８４を含む。その後、方法４００は、ＬＤＭＯＳトランジスタのアレイの形成を完了するため従来のステップを続ける。
【００８３】
図５Ａ〜図５Ｃは、別の例示の実施形態のＬＤＭＯＳトランジスタアレイを形成する方法５００を示す。図５Ａは平面図を示し、図５Ｂは図５Ａの線５Ｂ−５Ｂに沿った断面図を示し、図５Ｃは図５Ａの線５Ｃ−５Ｃに沿った断面図を示す。
【００８４】
方法５００は方法４００に類似しているため、両方の方法に共通の構造を指示するために同じ参照番号を使用している。方法５００は、窒化物層４１４の除去（図４Ｇに示される）まで方法４００と同じであり、パターニングされたフォトレジスト層４４０の代わりにパターニングされたフォトレジスト層５１０を形成することが異なる。パターニングされたフォトレジスト層５１０が形成された後、（リン又はヒ素などの）ｎ型ドーパントがエピタキシャル層４１０に数回、いくらかの注入エネルギーで注入される。
【００８５】
この注入は、エピタキシャル層４１０において、ｎ＋埋め込み層４０６の上に各々位置するいくつかの離間された第１のｎ＋領域５１２を形成する。この注入はまた、エピタキシャル層４１０において、ｎ＋埋め込み層４０８の上に各々位置するいくつかの離間された第２のｎ＋領域５１４を形成する。ｎ＋領域５１２及び５１４は、深いトレンチ隔離構造４３３間に位置し、深いトレンチ隔離構造４３３に接する。注入に続き、パターニングされたフォトレジスト層５１０は従来の様式で除去される。その後、方法５００は方法４００と同様に続行する。
【００８６】
したがって、ｎ＋埋め込み層４０６の上に位置する連続する円形開口、及びｎ＋埋め込み層４０８の上に位置する連続する円形開口を有するパターニングされたフォトレジスト層４４０とは異なり、パターニングされたフォトレジスト層５１０は、ｎ＋埋め込み層４０６の上に円形に配置構成されるいくつかの離間された第１の開口、及び、ｎ＋埋め込み層４０８の上に円形に配されるいくつかの離間された第２の開口を有する。
【００８７】
その後ｎ＋領域５１２及び５１４がドライブインされるとき、ｎ＋領域５１２はともにｎ＋領域４４１を形成するように横方向に拡散し、ｎ＋領域５１４はともにｎ＋領域４４２を形成するように横方向に拡散する。離間されたｎ＋領域５１２及び５１４を形成することによって、深いトレンチ隔離構造４３３より下にあるｎ＋領域４４１及び４４２の一部の最大幅を減らすことができる。
【００８８】
図６Ａ及び図６Ｂは、別の例示の実施形態のＬＤＭＯＳトランジスタアレイ６００を示す。図６Ａは平面図を示し、図６Ｂは図６Ａの線６Ｂ−６Ｂに沿った断面図を示す。ＬＤＭＯＳトランジスタアレイ６００はＬＤＭＯＳトランジスタアレイ３００と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。図６Ａ及び図６Ｂには１つのトランジスタ１２０のみが示されている。
【００８９】
図６Ａ及び図６Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ６００は半導体構造３１０の代わりに半導体構造６１０を用いるため、ＬＤＭＯＳトランジスタアレイ６００はＬＤＭＯＳトランジスタアレイ３００とは異なる。半導体構造６１０がエピタキシャル層１１４の頂部表面に形成されるいくつかの絶縁の深いトレンチ構造６１２も含むことを除いて、半導体構造６１０は半導体構造３１０と同じである。１つの構造６１２のみが示されている。内側の深いトレンチ隔離構造３１４は、絶縁の深いトレンチ隔離構造６１２を横方向に囲む。
【００９０】
半導体構造６１０はまた、各々が、内側の深いトレンチ隔離構造３１４及び絶縁の深いトレンチ隔離構造６１２に接し、内側の深いトレンチ隔離構造３１４と絶縁の深いトレンチ隔離構造６１２との間に位置する、いくつかのｎ型インターフェース領域６１４を含むため、半導体構造６１０は半導体構造３１０と異なる。１つの領域６１４のみが示されている。ｎ型インターフェース領域６１４は、エピタキシャル層１１４の頂部表面から下方に延在するが、ｎ＋領域３２０より浅い。ｎ型インターフェース領域６１４は、隔離の早期接合破壊を起こす可能性のある浮動接合（floating junction）をなくす。
【００９１】
図６Ｃ及び図６Ｄは、別の例示の実施形態のＬＤＭＯＳトランジスタアレイ６５０を示す。図６Ｃは平面図を示し、図６Ｄは図６Ｃの線６Ｄ−６Ｄに沿った断面図を示す。ＬＤＭＯＳトランジスタ６５０アレイはＬＤＭＯＳトランジスタアレイ６００と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。
【００９２】
図６Ｃ及び図６Ｄに示されるように、ＬＤＭＯＳトランジスタアレイ６５０は半導体構造６１０の代わりに半導体構造６６０を用いるため、ＬＤＭＯＳトランジスタアレイ６５０はＬＤＭＯＳトランジスタアレイ６００とは異なる。半導体構造６６０がエピタキシャル層１１４の頂部表面において形成されるいくつかの絶縁の深いトレンチ構造６６２も含むことを除いて、半導体構造６６０は半導体構造６１０と同じである。１つの構造６６２のみが示されている。各絶縁の深いトレンチ隔離構造６６２は、外側の深いトレンチ隔離構造３１２を横方向に囲む。
【００９３】
半導体構造６６０はまた、各々、外側の深いトレンチ隔離構造３１２及び絶縁の深いトレンチ隔離構造６６２に接し、外側の深いトレンチ隔離構造３１２と絶縁の深いトレンチ隔離構造６６２との間に位置する、いくつかのｎ型インターフェース領域６６４を含むため、半導体構造６６０は半導体構造６１０と異なる。各ｎ型インターフェース領域６６４は、エピタキシャル層１１４の頂部表面から下方に延在するが、ｎ＋領域３２０より浅い。
【００９４】
ＬＤＭＯＳトランジスタアレイ６００及び６５０は、トランジスタアレイ６００及び６５０がトランジスタアレイ３００より小さくなるように形成され得ることを除いて、ＬＤＭＯＳトランジスタアレイ３００と同様に動作する。図６Ａ及び図６Ｂの例において、内側の深いトレンチ隔離構造３１４の或る距離内側に絶縁の深いトレンチ構造６１２を置くことによって、ｎ＋領域３２０の外側横方向及び上方への拡散が抑制され得る。内側の深いトレンチ隔離構造３１４の或る距離内側に絶縁の深いトレンチ構造６１２を置くことによって、ｎ−ドレインドリフト領域１４０と内側の深いトレンチ隔離構造３１４との間の距離が低減され得る。したがって、ＬＤＭＯＳトランジスタアレイ６００の専有面積は、ＬＤＭＯＳトランジスタアレイ３００の専有面積より小さくなる。
【００９５】
図６Ｃ及び図６Ｄの例において、外側の深いトレンチ隔離構造３１２の或る距離外側に絶縁の深いトレンチ構造６６２を置くことによって、ｎ＋領域３２０の外側横方向及び上方への拡散も抑制され得る。外側の深いトレンチ隔離構造３１２の或る距離外側に絶縁の深いトレンチ構造６６２を置くことによって、トランジスタアレイにおいて近接するトランジスタ間の距離が低減され得る。
【００９６】
絶縁の深いトレンチ構造６１２及び絶縁の深いトレンチ構造６６２は、深いトレンチ隔離構造４３３と同様に及び同時に形成され得る。また、ｎ型インターフェース領域６１４及びｎ型インターフェース領域６６４は、ｎ型ドレインドリフト領域４４５及び４４６と同様に及び同時に形成され得る。
【００９７】
図７Ａ及び図７Ｂは、別の例示の実施形態のＬＤＭＯＳトランジスタアレイ７００を示す。図７Ａは平面図を示し、図７Ｂは図７Ａの線７Ｂ−７Ｂに沿った断面図を示す。ＬＤＭＯＳトランジスタアレイ７００はＬＤＭＯＳトランジスタアレイ３００と同様であるため、両方のトランジスタに共通の構造を指示するために同じ参照番号を使用している。１つのトランジスタ１２０のみが示されている。
【００９８】
図７Ａ及び図７Ｂに示されるように、ＬＤＭＯＳトランジスタアレイ７００は半導体構造３１０の代わりに半導体構造７１０を用いるため、ＬＤＭＯＳトランジスタアレイ７００はＬＤＭＯＳトランジスタアレイ３００とは異なる。半導体構造７１０は、深いトレンチ隔離構造３１２及び３１４が半導体構造７１０において更に離間されることを除いて、半導体構造３１０と同じである。
【００９９】
ＬＤＭＯＳトランジスタアレイ７００はＬＤＭＯＳトランジスタアレイ３００と同様に動作する。ｎ＋領域３２０のためのドーパントが、注入後、深いトレンチ隔離構造３１２と３１４の間にそれらから離間して位置するが、ドライブイン後、深いトレンチ隔離構造３１２と３１４の間にそれらに接して位置することを除いて、ＬＤＭＯＳトランジスタアレイ７００はＬＤＭＯＳトランジスタ４９６及び４９７と同様に形成される。深いトレンチ隔離構造３１２と３１４の間の横方向の間隔を大きくすることによって、ｎ＋領域３２０はドライブインの間横方向に拡散し、これが深いトレンチ隔離構造３１２及び３１４の底部でのドーパントの横方向及び上方への拡散を制限する。
【０１００】
図８Ａ及び図８Ｂは例示の実施形態のＬＤＭＯＳトランジスタアレイ８００を示す。図８Ａは平面図を示し、図８Ｂは図８Ａの線８Ｂ−８Ｂに沿った断面図を示す。アレイ８００はアレイ２００と同様であるため、両方のアレイに共通の構造を指示するために同じ参照番号を使用している。
【０１０１】
アレイ８００は近接するトランジスタ１２０のドレインドリフト領域１４０に接する深いトレンチ隔離構造８１２を含むため、アレイ８００はアレイ２００とは異なる。深いトレンチ隔離構造８１２は、（上から見た場合）丸い角と、ｐ型領域（エピタキシャル層１１４）に接する底部表面とを有する。また、深い隔離構造８１２は、浅いトレンチ隔離構造１１６の深さより著しく深い深さを有する。
【０１０２】
また、深い隔離構造８１２は、エピタキシャル層１１４のいくつかの部分８１４を横方向に囲む。深い隔離構造８１２によって囲まれたエピタキシャル層１１４の各部分８１４は、トランジスタ１２０のドレインドリフト領域１４０及びＤウェル１４４を含む。アレイ８００は、アレイ８００にない構造を形成するステップを除き、方法４００と同じステップを用いて形成され得る。
【０１０３】
トランジスタアレイ８００の利点の１つは、近接するＬＤＭＯＳトランジスタ１２０間の最小横方向間隔が、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０間の最小横方向間隔より著しく小さいことである。例えば、アレイ２００における近接するＬＤＭＯＳトランジスタ１２０のための４０Ｖ隔離はしばしば５．６５μｍの最小横方向間隔を必要とするが、アレイ８００における近接するＬＤＭＯＳトランジスタ１２０のための４０Ｖ隔離は０．７μｍの最小横方向間隔を用いることが可能であり、これは８８％の削減である。
【０１０４】
したがって、半導体構造がドーパントの横方向拡散及び電荷キャリアの横方向動きを制限し、これによってシリコン実装面積の必要量が削減される。
【０１０５】
説明する一例において、トランジスタアレイが、第１の導電型を有する半導体材料を含む。また、トランジスタアレイは２つ又はそれ以上のトランジスタ構造を含む。各トランジスタ構造は半導体材料に形成されるソース及びドレインを有する。ソース及びドレインは第２の導電型を有する。ドレインはソースから横方向に離間される。また、各トランジスタ構造は、半導体材料に形成される浅いトレンチ隔離構造を有する。浅いトレンチ隔離構造はドレインに接する。また、トランジスタアレイは、半導体材料に形成される深い隔離構造を含む。深い隔離構造は、アレイにおけるトランジスタ構造のソース及びドレインを横方向に囲む。
【０１０６】
別の説明する例において、半導体構造を形成する方法が、ドーパントの横方向拡散及び電荷キャリアの横方向動きを制限する。この方法は、基板に埋め込み領域を形成することを含む。基板は第１の導電型を有する。埋め込み領域は第２の導電型を有する。この方法はまた、基板上にエピタキシャル層を成長させることを含む。エピタキシャル層は頂部表面及び第１の導電型を有する。埋め込み領域は、エピタキシャル層の一部に接し、それより下に位置する。また、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において浅いトレンチ隔離構造を形成することを含む。また、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において内側の深いトレンチ隔離構造を形成することを含む。内側の深いトレンチ隔離構造は、浅いトレンチ隔離構造を横方向に囲む。更に、この方法は、エピタキシャル層へ下方に延在するように、エピタキシャル層の頂部表面において外側の深いトレンチ隔離構造を形成することを含む。外側の深いトレンチ隔離構造は、内側の深いトレンチ隔離構造を横方向に囲む。また、この方法は、エピタキシャル層へ下方に延在し、埋め込み領域に接するように、エピタキシャル層の頂部表面においてドープされた領域を形成することを含む。ドープされた領域は第２の導電型を有する。ドープされた領域も、内側及び外側の深いトレンチ隔離構造に接し、エピタキシャル層の一部を横方向に囲む。
【０１０７】
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。例えば、例示の実施形態をＬＤＭＯＳトランジスタに関して説明してきたが、他のＭＯＳベースの構造にも同様に適用する。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図４Ｍ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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