(57)【特許請求の範囲】
【請求項１】
入力波形を受けるよう構成される入力部と、
ｎ（ｎは１より大きい）個のフィードバック係数を用いて、上記入力波形に対するマルチ・フィードバック係数判定帰還型イコライザ（ＤＦＥ）の適正化を実行するよう構成されるプロセッサを具え、
上記プロセッサが、
上記入力波形に関するｎ＋１ビット・パターンについてのユニット・インターバルの特定水平位置に関連する最小及び最大電圧出力信号を測定し、
測定された上記最小及び最大電圧出力信号を用いて、最適なｎ個のフィードバック係数を決定し、
決定された上記最適なｎ個のフィードバック係数を上記入力波形に適用することによって、非線形等化信号を生成及び出力するよう構成され、
上記最適なｎ個のフィードバック係数は、ｆ、ｚ、ｂ、ｌｂ及びｕｂをベクトルとし、Ａを行列として、数式１によって決定され、
【数１】
0006671877.tif 000026
ｆ、ｚ、ｂ及びＡの夫々は、上記ｎ＋１ビット・パターンに関するアイの高さ、上記ｎ個のフィードバック係数及び上記最小及び最大電圧出力信号の中の少なくとも１つを用いて決定され、ｌｂ及びｕｂは、上記ｎ個のフィードバック係数の最大及び最小値と定数とを用いて決定される高速データ・リンク等化処理最適化システム。
【請求項２】
ｎ（ｎは１より大きい）個のフィードバック係数を伴うマルチ・フィードバック係数判定帰還型イコライザ（ＤＦＥ）を用いて処理される入力波形を受ける処理と、
上記入力波形に関するｎ＋１ビット・パターンについてのユニット・インターバルの特定水平位置に関連する最小及び最大電圧出力信号を測定する処理と、
測定された上記最小及び最大電圧出力信号を用いて、最適なｎ個のフィードバック係数を決定する処理と、
決定された上記最適なｎ個のフィードバック係数を上記入力波形に適用することによって、非線形等化信号を生成し、上記マルチ・フィードバック係数ＤＦＥから出力する処理と
を具え、
上記最適なｎ個のフィードバック係数は、ｆ、ｚ、ｂ、ｌｂ及びｕｂをベクトルとし、Ａを行列として、数式１によって決定され、
【数１】
0006671877.tif 000027
ｆ、ｚ、ｂ及びＡの夫々は、上記ｎ＋１ビット・パターンに関するアイの高さ、上記ｎ個のフィードバック係数及び上記最小及び最大電圧出力信号の中の少なくとも１つを用いて決定され、ｌｂ及びｕｂは、上記ｎ個のフィードバック係数の最大及び最小値と定数とを用いて決定される高速データ・リンク等化処理最適化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速データ・リンクの等価処理を最適化するシステム及び方法に関する。
【背景技術】
【０００２】
一般的に言って、通信システムは、信号を送信する送信手段（例えば、送信装置）と、その信号が通過して送信される「媒体」と、送信された信号を受ける受信手段（例えば、受信装置）とから構成される。技術的に周知のように、媒体には、銅線（copper wire）、同軸ケーブル、又はワイヤレス伝送の場合では、空気など、多数の物理的形態の中から任意のものを選択できる。「媒体」と類義で使われる言葉に、「送信チャンネル」又は単に「チャンネル」がある。図１は、一般化した通信システム１を表している。図示の如く、送信手段（「Ｔｘ」と省略）２は、情報を含むアナログ波形信号を有線チャンネル３を介して受信手段４（「Ｒｘ］と省略）へ送信する。周知のように、このアナログ波形信号は、チャンネル３を通して、数キロ・ビット毎秒から数ギガ・ビット毎秒（Ｇｂ／ｓと省略）までの範囲に広がる可変速度で伝送されることがある。
【０００３】
いわゆる高速シリアル・データ・リンク・システムでは、６Ｇｂ／ｓ以上の速度での信号伝送がある。こうした速度では、典型的には、受信手段又はチャンネルの受信端において、数例挙げれば、チャンネル損失、反射、クロストーク及びノイズと一般に呼ばれる物理現象を原因とする、チャンネル３を通過したときの信号劣化を補正するために、「等化処理」技術が必要とされる。一般に、等化処理には、信号劣化につながる信号の望ましくない成分並びに上述及びその他の現象で加えられた成分の除去、つまり、「フィルタ処理」がある。
【０００４】
高速シリアル・データ・リンクの分野では、複数の規格が公表されており、これらは、利用する等化処理測定の形式を定めている。こうした規格の１つは、ＳＡＳ−２、６Ｇ規格委員会が公表したものである。この規格は、いわゆる「トレーニング・シーケンス」を用いる等化処理方法を含む。トレーニング・シーケンスは、一般的に言えば、等化処理フィルタを調整するのに利用され、このために、受信したアナログ波形信号のデジタル化サンプルから、望ましくない信号成分を正確に除去できる。典型的には、トレーニング・シーケンスは、受信信号のデジタル化サンプル（例えば、複数のビット）から導かれる。
【０００５】
しかし、所与のアナログ波形信号のデジタル化サンプルに関するトレーニング・シーケンスを定める処理は、些細な問題ではない。出願人による米国特許第８,３７４,２３１号（日本特許第５,３４４,３４２号に対応）は、リアルタイム又はサンプリング・オシロスコープを用いて、高速シリアル・データ・リンク・システムにおいて、信号のトレーニング・シーケンスを決定する様々な方法及びシステム（「等化シミュレータ」と呼ぶ）を説明している。しかし、そうやって決められたトレーニング・シーケンスを、信号から劣化を除去するのに利用できるようにする前に、それが、受信したアナログ波形信号の再サンプルされたデジタル化サンプルとアライメント（整合）していなければならない。米国特許第８,３７４,２３１号は、そうするための技術を開示している。
【０００６】
実際、トレーニング・シーケンスの利用によって、信号劣化の影響に関して、オリジナルのアナログ波形信号の除去しなければならないか、さもなければ、補正のために調整しなければならない成分が特定される。残るは、こうした成分を適切な推定量だけ、実際に除去又は調整することである。そうするために、更なる等化処理又はフィルタ処理が必要となる。
【０００７】
信号劣化、特に、チャンネル挿入損失及び反射又はクロストーク及び他の信号源からのノイズが原因の符号間干渉（Inter-Symbol interference：ＩＳＩ）によって生じるものを除去する周知の技術が、非線形判定帰還型イコライザ（Decision Feedback Equalizer：ＤＦＥ）である。周知のように、ＤＦＥは、信号劣化を効果的に除去するのに、いわゆる「複数のタップ係数」又は複数のフィードバック係数に関して適切な複数の値を利用する。これらタップ係数の値は、求めたトレーニング・シーケンスから一部求めることができる。ＤＦＥ中の「タップ係数」について適切な値を見つける処理は、イコライザ（等化器）適正化処理（adaptation process）と呼ばれる。ＤＦＥのタップ係数値は、異なる信号劣化を生じる異なるチャンネル上の異なる値に適したものにしても良い。ＰＣＩ  Ｅｘｐｒｅｓｓ、つまり、Peripheral Component Interconnect Express ３．０仕様で説明されているモデルＤＦＥの振る舞いが、図２に示されている。図２に示されるモデルＤＦＥに従って実現されているタップ係数を求めるためのＤＦＥの１形態は、いわゆる「網羅的なサーチ（exhaustive search）」処理を用いる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第８,３７４,２３１号
【特許文献２】日本特許第５,３４４,３４２号
【特許文献３】米国特許公開第２０１２／０３２０９６４号
【非特許文献】
【０００９】
【非特許文献１】「シリアル・データ・リンク解析」、テクトロニクス、［online］、［２０１５年７月１７日検索］、インターネット、<http://jp.tek.com/application/serial-data-link-analysis-sdla-0>
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、発明者は、この形態のＤＦＥでは、正確な結果を生まず、そして、多数のデータ点の分析が必要なので、演算的に非効率であることを発見した。
【００１１】
従って、本発明の１つの目的は、高速シリアル・データ・リンクで使用されるＤＦＥの性能を最適化するように、より正確で、演算的に効率的な方法及びシステムを提供することである。
【００１２】
本発明の別の目的は、最適なＤＦＥタップ値を特定することによって、高速シリアル・データ・リンクで使用されるＤＦＥの性能を最適化する方法及びシステムを提供することである。
【００１３】
本発明の更に別の目的は、最適なＤＦＥタップ値を特定することによって、高速シリアル・データ・リンクで使用されるＤＦＥの性能を最適化する方法及びシステムを提供することであって、このとき、最適化したＤＦＥがＰＣＩＥ３．０に記述されたモデルＤＦＥの振る舞いも満たすことである。
【００１４】
本発明によって提供される他の目的及びそれらに関連する効果は、本文と、これに続く関連図面を、添付の請求項と共に読むことによって、明かとなろう。
【課題を解決するための手段】
【００１５】
本発明は、ピーク・トゥ・ピーク（peak-to-peak）に基づく基準について最適なＤＦＥタップ値を見つける陽関数表示（explicit）のＤＦＥ適正化方法及び関連システムを提供する。
【００１６】
本発明の実施形態には、高速データ・リンク等化処理を最適化する方法及びシステムがあり、サンプルされた入力信号から求めた最小及び最大電圧配列入力値を生成する処理と、生成された電圧配列入力値に基づいてユニット・インターバルの特定水平位置及びフィードバック係数値に関連した複数のアイ高さを表す最小及び最大電圧配列出力値を生成する処理と、生成された電圧配列出力値に基いて最大アイ高さを表す最大電圧値を特定する処理と、特定された最大電圧値に基いて１つ以上の最適なフィードバック係数値を特定する処理と、１つ以上の特定された最適なフィードバック係数値に基いて非線形等化出力信号を生成する処理のための記憶された命令を実行するよう動作可能なプロセッサを具えている。ここのシステム及び方法は、特に、リアルタイム・オシロスコープ又はサンプリング・オシロスコープのような高性能オシロスコープを含むか又は利用しても良い。
【００１７】
最適化するデータ・リンクは、少なくとも６ギガビット毎秒の高速シリアル・データ信号でも良い。
【００１８】
本発明の更なる実施形態では、その方法及びシステムが、ＤＦＥ適正化処理の前に、入力信号から連続的な線形等化信号を生成する。本発明の更に別の実施形態では、高速データ・リンクの等化処理を最適化するための高性能オシロスコープが用意され、これは、少なくとも６ギガビット毎秒の高速シリアル・データ信号のためのＤＦＥ適正化処理をアクティブにすると共に、特定された最大電圧値に基づいてユニット・インターバルの特定水平位置に関連する１つ以上の最適なフィードバック係数値を特定するＤＦＥ適正化処理がいつ完了したかを示すためのユーザ・インタフェースと、このユーザ・インタフェースを表示するための表示装置とを具えている。
【００１９】
本発明の実施形態には、高速データ・リンクの等化処理を最適化する方法及びシステムもあり、入力波形を受けるよう構成される入力部と、上記入力波形についてｎ個のフィードバック係数（ｎは１より大きい）を伴うマルチ・フィードバック係数ＤＦＥに関する判定帰還型イコライザ（ＤＦＥ）適正化を実行するよう構成されるプロセッサとを含んでいる。このプロセッサは、入力波形に関するｎ＋１ビット・パターンについてのユニット・インターバルの特定水平位置に関連する最小及び最大電圧出力信号を測定する処理と、ｎ＋１ビット・パターンの測定された最小及び最大電圧出力信号を用いて線形方程式を数式化する処理と、線形方程式を解いて最適なｎ個のフィードバック係数を決定する処理と、決定した最適なｎ個のフィードバック係数に基いてＤＦＥをエミュレートして等化入力波形を決定する処理とを含む記憶された命令を実行するよう動作可能である。
【図面の簡単な説明】
【００２０】
【図１】図１は、高速シリアル・データ・リンク・システムを表したものである。
【図２】図２は、ＰＣＩＥ３．０規格に従ったＤＦＥに基づくモデル受信装置の振る舞いを表したものである。
【図３】図３は、ＰＣＩＥ３．０仕様で決められたアイ高さ測定値を描いている。
【図４】図４は、本発明の実施形態に従った２ビット・シーケンス・コンビネーションを描いている。
【図５】図５は、本発明の１実施形態によるオシロスコープを用いた測定の設定を描いている。
【図６】図６は、本発明の１実施形態によるオシロスコープの機能ブロック図を描いている。
【図７】図７は、本発明の実施形態に従って、ＤＦＥフィードバック係数の関数として、最小及び最大ビット電圧を表したものを描いている。
【図８】図８は、本発明の実施形態に従って、ＤＦＥフィードバック係数の関数として、アイ高さを表したものを描いている。
【図９】図９は、本発明の実施形態に従った最適なＤＦＥ処理を要約したフローチャートを描いている。
【図１０Ａ】図１０Ａは、本発明の実施形態に従ったＤＦＥ前のヒストグラムを描いている。
【図１０Ｂ】図１０Ｂは、本発明の実施形態に従ったＤＦＥ後のヒストグラムを描いている。
【図１１】図１１は、オシロスコープの一部分であって、本発明の実施形態による最適なＤＦＥ処理を起動するためのユーザ・インタフェースを描いている。
【図１２】図１２は、複数のフィードバック係数を用いるＤＦＥに基づくモデル受信装置の振る舞いを表したものである。
【図１３】図１３は、本発明の実施形態に従った最適なＤＦＥ処理を要約したもう１つのフローチャートを描いている。
【図１４Ａ】図１４Ａは、ＤＦＥ処理の前のアイ・ダイヤグラムを描いている。
【図１４Ｂ】図１４Ｂは、ＤＦＥ処理の後のアイ・ダイヤグラムを描いている。
【発明を実施するための形態】
【００２１】
本発明に従って、ＤＦＥの典型的な実施形態が与えられるが、これは、網羅的サーチ方法に代わって、陽関数（explicit）適正化方法を利用し、ピーク・トゥ・ピークに基づく基準に基いて、ＤＦＥタップ又はフィードバック係数値を特定する。この陽関数適正化方法は、閉じた形式の解法（つまり、最適なタップ係数値は、反復なしに、直接算出される）を提供する。こうしたＤＦＥは、ＰＣＩＥ３．０仕様で定義されるモデルＤＦＥの振る舞いを満たす。
【００２２】
図２を再度参照すると、モデル受信装置ベースのＤＦＥは、アナログ出力信号ｘｋを連続線形イコライザ（continuous linear equalizer：CTLE）から得て、等化アナログ信号ｙｋ及びデジタル信号ｙ＊ｋを出力するが、このとき：
【００２３】
【数１】
0006671877.tif 000002
【００２４】
【数２】
0006671877.tif 000003
【００２５】
そして、このとき、ｙｋをＤＦＥ合算作動出力電圧とし、ｙ＊ｋを判定関数（decision function）出力電圧とし、ｘｋをＤＦＥ差動入力電圧とし、ｄ１をタップ又はフィードバック係数とし、ｋをＵＩ単位でのサンプル・インデックスとしてモデル化しても良い。ＰＣＩＥ３.０仕様は、ＤＦＥ適正化方法がフィードバック係数ｄ１に関する最適な値を特定し、それによって、例えば、オシロスコープ上に表示したときに、信号のアイ高さＶｅｙｅ及びアイ幅が最大化することを求めている。図３に示すように、Ｖｅｙｅは、ユニット・インターバル（ＵＩ）の特定の水平位置、通常、ＵＩ中心付近で求めるビット０の最大値と、ビット１の最小値とから測定される。
【００２６】
本発明の実施形態によれば、ＵＩのある特定水平位置において測定される最大のアイ高さに関連する最適タップ係数値を特定するＤＦＥ適正化方法及びシステムが与えられる。本発明の更なる実施形態では、最大のアイ高さに関連する最適なタップ係数値が見つかり次第、方法及びシステムが、これらタップ係数値の近辺をサーチし、アイ領域を最大化するであろう最適値を特定するようにしても良い。
【００２７】
周知のように、アイ高さの最大化には、ピーク・トゥ・ピークに基づく基準を利用する。ＰＣＩＥ３.０は、ｄ１が［−３０ｍＶ，３０ｍＶ］の範囲の間にあることを定めている。先に簡単に言及した既知の網羅的サーチ手法では、この範囲（「許容係数空間」と呼ばれる）全体を通してデータ・ポイントを分析する。ある程度の正確さを確保するためには、これらデータ・ポイントの全てを分析するのに利用するステップの大きさを小さくするが、これは、網羅的サーチ方法が多数のデータ・ポイントをチェックしなければならないことを意味する。これは、時間がかかる。結果として、網羅的サーチ方法は、正確さのために演算速度を犠牲にする。アプリケーションによっては、演算速度の犠牲は、許容できない。例えば、あるデバイスの試験では、高速な演算とスループットを必要とし、これは、高速で、演算効率が高いＤＦＥ適正化処理を意味する。上述の理由から、本願発明者には、網羅的サーチ手法が不十分だとわかった。
【００２８】
話を戻すと、先に簡単に触れたように、ＤＦＥは、トレーニング・シーケンスを利用し、これは、しばしば、「判定ビット（decision bit）」シーケンスとも呼ばれる。このため、ＤＦＥは、係数フィードバック値を求めるために「先行ビットに基づく判定（decision on previous bits）」を用いるときに、その特性を明かにできる。周知のように、ＰＣＩＥ３.０に従って、最適なタップ値が特定された場合、これらタップ値は、チャンネル又は送信装置が変更されない限り、変化しないままである。このように、本発明の実施形態によれば、一度、最適なタップ値が特定されたら、それらは、信号劣化を解消するために調整が必要なアナログ波形入力信号（又は、そのデジタル化バージョンのビット）の全ての成分を特定するのに利用できる。例えば、図２に示すモデルＤＦＥでは、出力信号ｙｋは、入力信号ｘｋと、ｙ＊ｋ−１で示される先行ビットによる判定とによって定まる。先に言及した米国特許第８,３７４,２３１号は、サンプリング・オシロスコープ又はリアルタイム・オシロスコープのような高性能オシロスコープを用いて、入力信号ｘｋに関して、ｙ＊ｋで示される判定ビット又はトレーニング・シーケンスを特定又は決定する方法及びシステムを説明する。この目的のため、判定ビット又はトレーニング・シーケンスｙ＊ｋは、既に特定又は決定されていると仮定する。本発明の実施形態によれば、入力信号は、特定されたシーケンスに従って、図４でポイント６〜９で示される組み合わせのような４つの２ビットの組み合わせのいずれかと関連づけることができる。これら組み合わせは、続いて、高性能オシロスコープ上で、例えば、図４に示すように、シフトされたアイ・ダイヤグラムを生成及び表示するのに利用されても良い。
【００２９】
図５を参照すると、高速シリアル・データ・リンク中のＤＦＥを最適化する要素を含む、オシロスコープのような本発明のある実施形態によるシステム４００の簡略図が描かれている。本願で説明される方法及び処理の全てと、先に言及した米国特許第８,３７４,２３１号で説明される事柄は、図５に示すオシロスコープと実質的に同様な要素を含むオシロスコープを用いて実現しても良いことが理解されよう。本発明の実施形態では、システム４００は、リアルタイム・オシロスコープ又はサンプリング・オシロスコープのような高性能オシロスコープから構成しても良い。
【００３０】
システム４００は、例えば、テクトロニクス社で設計及び開発された１つ以上のオシロスコープの形態を取っても良い。オシロスコープ４００は、テクトロニクス社で設計及び開発されたオシロスコープ４００の差動プローブのような１つ以上のアクセサリ・デバイス４４０を接続するための複数のアクセサリ・インターフェース４２０を有しても良い。アクセサリ・インターフェース４２０は、オシロスコープ４００からアクセサリ・デバイスへ電圧パワーを供給しても良く、これは、図５に示す代表的な実施形態では、差動プローブ４４０から構成されている。アクセサリ・インターフェースは、また、オシロスコープ４００及びプローブ４４０間で双方向通信を提供しても良い。プローブ４４０は、ＳＭＡ同軸ケーブル４８０を介して、高速シリアル・データ・リンク・システム中でチャンネルとして振る舞う、ＳＡＳ ６Ｇケーブル５００に結合されたテスト・フィクスチャのような被試験デバイス（ＤＵＴ）４６０に結合されても良い。
【００３１】
プローブ４４０は、オシロスコープに接続された制御ボックスと、制御ボックスに信号ケーブルで結合されるプローブ・ヘッドを有していても良い。プローブ４４０は、プロービング・コンタクトを用いて、テスト・フィクスチャ４６０へ結合されても良い。
【００３２】
オシロスコープ４００は、表示デバイス５２０を含んでも良く、これは、オシロスコープ４００で処理されるＤＵＴ４６０からの信号を表示するためのグラフィカル・ユーザ・インタフェースを含んでいても良い。一般に、オシロスコープ４００は、オシロスコープの設定を制御するための回転ノブ、プッシュ・ボタンなどのようなフロント・パネル操作装置５４０を含んでいても良い。これに代えて、フロント・パネル操作装置を、表示部分５２０上にいわゆる「ソフト・キー」としてグラフィカルに生成及び表示し、オシロスコープ４００のユーザがアクセスできるようにしても良い。
【００３３】
図５に示されたチャンネル５００は、ケーブル５００によって表されているが、チャンネル５００は、銅線、同軸ケーブルのような他の媒体の形態を取っても良いし、シミュレートされても良い。いずれにしても、チャンネル５００には、ＤＵＴ４６０に入力される信号を劣化させる障害（impairments）がある。これら障害は、本発明の実施形態に従って、オシロスコープ４００によって除去されるか、又は、調整されなければならない。これの代わりに、ＤＵＴ４６０を取り除いて、オシロスコープ４００をチャンネル５００（現実のチャンネルか又はシミュレートしたチャンネル）に直接接続しても良い。
【００３４】
別の観点から見ると、本発明の１実施形態においては、オシロスコープ４００を、図１に示した受信手段又は受信装置４の一例と理解すべきである。別の実施形態では、送信手段又は送信装置２の性能を試験するために、例えば、図１に示すチャンネル３の前にオシロスコープ４００を配置しても良い。どちらの場合でも、現実の又はシミュレートしたチャンネル５００を用いて、オシロスコープ４００をチャンネル３又は送信手段２に接続しても良い。
【００３５】
ここで図６を参照すると、本発明の実施形態によるオシロスコープの代表的なブロック図が示されている。より具体的には、示されているのは、図５に示したオシロスコープ４００のブロック図である。オシロスコープ４００は、アクセサリ・インターフェース４２０に結合された別々の複数信号チャンネル６００を有していても良く、これらの内の２つが図６で示されている。各信号チャンネル６００は、別々に信号取込み（acquisition：アクイジション）手段６２０を有しても良く、これは、例えば、少なくともＤＵＴ４６０又はチャンネル５００からアナログ波形入力信号を受けて、受けた信号をデジタル化サンプルに変換するための既知の電子回路又はデバイスを含んでいても良い。信号チャンネル６００に結合されるアナログ波形入力信号のそれぞれを、トリガ回路６４０にも結合して良い。信号取込み手段６２０及びトリガ回路６４０は、システム・バス６８０を介して、プログラマブル処理手段（例えば、ＣＰＵ又はプロセッサ）６６０に結合されても良い。システム・バス６８０は、更に、例えば、ＲＡＭ、ＲＯＭ又はキャッシュ・メモリの形態を取るメモリ手段７００に結合されても良い。ＲＡＭメモリは、信号取込み手段６２０が生成したアナログ波形入力信号のデジタル化サンプルのような、揮発性のデータを記録するよう動作する。システム・バス６８０は、更に、図５に示す表示部分５２０を制御する表示回路７２０と、ハードディスク・ドライブ、ＳＳＤ、ＣＤ−ＲＯＭドライブ、テープ・ドライブ、フレキシブル・ドライブ（ＦＤ）などのような適切な大容量記録メディアを読み書きする大容量記録ユニット（１つ又は複数）７４０と、フロント・パネル操作装置５４０とに結合されても良い。当然ながら、任意の個数の信号チャンネル６００がオシロスコープ４００に含まれ、各チャンネルが別々の信号取込み手段６２０を有していても良い。
【００３６】
本発明の実施形態による等化処理方法を実現すると共に、状況によってはオシロスコープ４００を制御するための実行可能な命令（executable instructions）は、メモリ手段７００、より具体的には、例えば、ＲＯＭに記憶され、アクセスされても良い。これに代えて、実行可能な命令は、大容量記憶ユニット７４０の大容量記憶媒体に記憶され、アクセスされても良く、これは、ある実施形態では、メモリ手段７００内に含まれていても良い。処理手段６６０は、例えば、インテル社によって設計及び開発されたもののような１つ以上のプログラマブル・マイクロプロセッサとして実現されても良い。処理手段６６０は、また、複数のプログラマブル・コントローラ又は１つ以上のプログラマブル・デジタル・シグナル・プロセッサを用いて実現されてもよい。更に別の実施形態では、処理手段６６０が複数のコントローラを用いて実現された場合、１つを信号取込みの制御及びアナログ波形入力信号の処理に使用する一方で、第２のものは、オシロスコープ４００の他の動作を制御しても良い。オシロスコープ４００は、マイクロソフト社が設計及び開発したWindows XP RTMのようなＷｉｎｄｏｗｓ（登録商標）ＲＴＭオペレーティング・ソフトを用いて制御しても良く、これは、１つ以上のプロセッサ又はコントローラ６６０及び関連するメモリ手段７００内に記憶され、アクセスされる。
【００３７】
表示回路７２０は、処理手段６６０から表示部分５２０を制御する命令を受ける表示コントローラ（図示せず）を含んで良く、また、例えば、処理手段６６０の一部であるデジタル・シグナル・プロセッサから表示部分５２０で表示するためのデータも受けることができる。バス・コントローラ（図示せず）は、処理手段６６０内にあっても良いし、又は、オシロスコープ内に別途あっても良く、インターフェース４２０及びプローブ４４０を監視する。バス・コントローラは、通信バス７６０を介して、プローブ４４０及び処理手段６６０間の通信も制御できる。バス７６０としては、双方向通信を提供するＩ２Ｃバス、ＩＥＥＥ１４９４バス、ＵＳＢバスなどが含まれていても良い。
【００３８】
電源７８０は、電圧ライン８００及びアクセサリ・インターフェース４２０を介したプローブ４４０への電力を制御するための制御信号を処理手段６６０から受けるようにしても良い。
【００３９】
続けて、再度図４を参照すると、先に言及したように、本発明の実施形態は、ＤＦＥ最適化方法及びシステムを目指したもので、図４に示すポイント５のようなＵＩの特定の水平位置において測定されるアイ高さを最大化する。特に、本発明の１実施形態では、処理手段６６０が、プログラマブル・デジタル・シグナル・プロセッサ（単に「プロセッサ」）を含んでいても良く、これは、例えば、ＵＩの特定の水平位置において測定されるアイ高さを最大化することによって、高速シリアル・データ・リンクでのＤＦＥを最適化するための、メモリ手段７００内に記憶された命令及び関連データにアクセスし、実行するように動作しても良い。こうした記憶された実行命令及びデータは、プロセッサ６６０が、ＵＩの特定水平位置を選択するのに利用する。更に詳細には、プロセッサ６６０は、メモリ手段７００内に記憶された実行命令及びデータにアクセスし、特定水平ＵＩ値に関連する１つ以上の電圧を特定するように動作し、その後、これら特定された電圧から最小及び最大電圧配列（Array）入力値（ｘ値）を生成する。
【００４０】
本発明の実施形態によれば、アイ高さ最適化問題は、次のように導くことができる：
【００４１】
【数３】
0006671877.tif 000004
【００４２】
ここで、｛ｙｂｉｔｘｘ｝は、「ｘｘ」で特定されるビット・パターン中の最後のビットに関して、ＵＩ中心で測定された電圧配列を示す。例えば、ｙｂｉｔ０１は、先行のビットが０である１のビット全てに関して測定された電圧を表す。注意すべきことは、数式１及び数式２から、数式３中の項は、次のように書けることである：
【００４３】
【数４】
0006671877.tif 000005
【００４４】
ここで、
【００４５】
【数５】
0006671877.tif 000006
【００４６】
数式４中の値ｘminbit11、ｘminbit01、ｘmaxbit10、ｘmaxbit00は、入力信号ｘを用いて測定されることに注意すべきである。従って、本発明の実施形態では、プロセッサ６６０は、メモリ手段７００に記憶された命令及びメモリ手段７００のデータにアクセスして実行し、サンプルされた入力信号（上記値ｘｋ）から導出される最小及び最大電圧配列入力値（上記ｘ値）を生成する。
【００４７】
サンプルされた入力信号は、ＣＴＬＥから出力されるかもしれないし、又は、されないかもしれないことに注意すべきである。もしＣＴＬＥが関わらないなら、入力信号は、チャンネル又は信号源から出力されたものとしても良い。
【００４８】
数式４で定義される変数は、ｄ１の線形な関数である。本発明の実施形態によれば、これらは、図７において、細い直線で表される。
【００４９】
数式３で定義される１のビットの全ての最小値及び０のビットの全ての最大値は、次のように区分線形関数（図７中の太い線）として書くことができる：
【００５０】
【数６】
0006671877.tif 000007
【００５１】
従って、本発明の実施形態では、プロセッサ６６０が、メモリ手段７００の記憶した命令及びデータにアクセスして実行し、生成された電圧配列入力値（上記ｘ）に基いて、ユニット・インターバルの特定水平位置及びフィードバック係数値（ｄ１）に関連する複数のアイ高さを表す最小及び最大電圧配列出力値（上記ｙ）を生成する。
【００５２】
図８に示すように、数式３が記述するアイ高さＶｅｙｅは、続いて、図７及び数式６に基いて、ｄ１の関数として導くことができる。本発明のある実施形態では、これは、プロセッサ６６０が、メモリ手段７００内に記憶された命令及びデータにアクセスして実行し、生成された電圧配列出力値に基いて、最大アイ高さを表す最大電圧値を特定することで実現しても良い。
【００５３】
本発明のある実施形態によれば、図８のアイ高さ関数は、Ｖｅｙｅは、陽区間線形関数として表すことができる：
【００５４】
【数７】
0006671877.tif 000008
【００５５】
ここで、
【００５６】
【数８】
0006671877.tif 000009
【００５７】
ｄ１の範囲を考慮したｄ１の最適値は、区間線形数式７に基いて、陽関数表示で（explicitly）演算できる。本発明のある実施形態によれば、これは、メモリ手段７００からの命令及びデータにアクセスして実行し、特定された最大電圧値に基づいて、１つ以上の最適なフィードバック係数値を特定するよう動作するプロセッサ６６０を利用して実現しても良い。
【００５８】
最適なフィードバック係数値が特定され次第、本発明のある実施形態によれば、プロセッサ６６０が、メモリ手段７００からの記憶された命令及びデータにアクセスして実行し、特定された最適フィードバック係数値に基いて、非線形等化出力信号（ｙｋ）を生成するよう更に動作しても良い。つまり、プロセッサ６６０が、特定された最大電圧値に基いて１つ以上の最適フィードバック係数値を特定することによって、実際上、ＤＦＥ適正化処理を実現すると言えるが、このとき、特定された最大電圧値は、ＵＩと最大電圧値を特定する処理に含まれる複数のステップ（工程）と相互関係のために、ＵＩの特定水平位置に関連する。
【００５９】
図９は、本発明の実施形態に従ってＤＦＥを最適化する上述の方法を要約したフローチャートを描いている。図９に示すように、代表的な方法は、次の１つ以上を含んでいても良い：
もしまだ特定されていなかったら、ステップ９０１，９０２において、入力信号のデジタル化サンプルからビット・シーケンスを特定する処理と、
もしＣＴＬＥが必要なら、ステップ９０３、９０４において、入力信号から連続的な線形等化信号を生成する処理。
【００６０】
その後、ステップ９０５において、サンプルされた入力信号から導出される最小及び最大電圧配列入力値を生成する処理と、
ステップ９０６において、生成された電圧配列入力値に基いて、ユニット・インターバルの特定水平位置とフィードバック係数値とに関連する複数のアイ高さを表す最小及び最大電圧配列出力値を生成する処理と、
ステップ９０７において、特定水平ユニット・インターバル値に関連する１つ以上の電圧を特定し、特定された電圧から最小及び最大電圧配列入力値を生成する処理と、
ステップ９０８において、生成された電圧配列出力値に基いて、最大アイ高さを表す最大電圧値を特定する処理と、
ステップ９０９において、特定された最大電圧値に基いて、１つ以上の最適フィードバック係数値を特定する処理と、
ステップ９１０において、特定された１つ以上の最適フィードバック係数値に基いて、非線形等化出力信号を生成する処理。
【００６１】
本発明のコンセプトを更に説明するために、以下の例を提示する。システム４００のようなリアルタイム・オシロスコープは、信号取込み手段６２０を用いて、８Ｇｂ／ｓ  ＰＣＩＥ３.０  アナログ入力波形信号ｘを取り込んでデジタル信号サンプルに変換する。続いて、これらデジタル化信号サンプルを、メモリ手段７００に記憶しても良い。デジタル信号サンプルを記憶したら、プロセッサ６６０が、メモリ手段７００中の実行命令及び記憶されたデジタル化サンプルにアクセスし、これらサンプルに対するポスト処理（後処理）を完了させるように動作しても良い。例えば、プロセッサ６６０は、メモリ手段７００中の入力信号の記憶されたデジタル化信号サンプル及び実行命令にアクセスし、例えば、米国特許第８,３７４,２３１号で説明された処理によって、トレーニング又はビット・シーケンスを特定するよう動作しても良い。ポスト処理は、その後、プロセッサ６６０の一部分であるＤＦＥ適正化モジュールを用いて、ＤＦＥ適正化を完了させる処理を更に含んでいても良い。
【００６２】
当然ながら、こうした処理を実現するための命令及びデータは、メモリ手段７００に記憶されていても良い。プロセッサ６６０は、オプションで、メモリ手段７００の実行命令及びデータ（例えば、波形ｘのデジタル化信号サンプル）にアクセスし、ＤＦＥ適正化処理の前に、プロセッサ６６０内のオプションのＣＴＬＥモジュールを用いて、連続的な線形等化信号を生成しても良い。
【００６３】
本発明の実施形態によれば、プロセッサ６６０は、特定されたトレーニング又はビット・シーケンスを処理して、等化処理タップを生成し、チャンネル５００からのアナログ入力波形信号をフィルタ処理又は等化処理してチャンネルの損失、反射、クロストーク、ノイズ及びＩＳＩが原因を劣化を除去するのに、これら等化処理タップを利用しても良い。
【００６４】
より詳細には、例えば、プロセッサ６６０は、メモリ手段７００の実行命令及びデータにアクセスして、数式５で定義されるビットについて最小及び最大電圧を特定するように更に動作しても良く、例えば：
【００６５】
ｘｍｉｎｂｉｔ１１＝９６．４ｍＶ
ｘｍｉｎｂｉｔ０１＝３４．３ｍＶ
ｘｍａｘｂｉｔ１０＝−４１．５ｍＶ
ｘｍａｘｂｉｔ００＝−９９．７ｍＶ
【００６６】
続いて、プロセッサ６６０は、メモリ手段７００中の実行命令及びデータにアクセスし、これら測定で導出される数式７及び８で定義された陽区分線形関数（explicit piecewise linear function）を実行しても良い。例えば、もしｄ１の範囲が［−３０ｍＶ，３０ｍＶ］なら、プロセッサ６６０（例えば、ＤＦＥ適正化モジュール）が、メモリ手段７００中の実行命令及びデータにアクセスし、最適なアイ高さ電圧であるＶｅｙｅ＝１３４.０ｍＶを生成するよう動作しても良い。
【００６７】
その後、このアイ高さ電圧に基いて、プロセッサ６６０（再度、例えば、プロセッサ６６０の一部分であるＤＦＥ適正化モジュール）が、メモリ手段７００中の実行命令及びデータにアクセスし、例えば、範囲［２９．１ｍＶ，３０ｍＶ］中の値を取るように、ｄ１を算出しても良い。
【００６８】
比較のため、ＤＦＥ等化処理が終わっていない場合では、アイ高さは、Ｖｅｙｅ＝７５.７ｍＶであることに注意されたい。
【００６９】
図１０Ａ及びＢは、システム４００のようなオシロスコープ上で表示されるＵＩ中心におけるＤＦＥ前と後の垂直ヒストグラムをそれぞれ描いている。これら図に示されるように、ＤＦＥ適正化は、アイの開口を大きくする。
【００７０】
図１１に進むと、本発明の実施形態による最適なＤＦＥ処理をアクティブにするためのユーザ・インタフェース９００が描かれており、これは、高性能オシロスコープの一部分としても良い。例えば、ユーザ・インタフェース９００は、表示部分５２０の一部分であっても良い。本発明の実施形態によると、アクティブ化アイコン９２０をインタフェース９００上に表示しても良く、これは、マウスでクリックされるか、指でタッチされるか、又は、その他でアクティブにされると、上述の６ギガビット毎秒の高速シリアル・データ信号に関するＤＦＥ適正化処理を実行する処理を開始する。保存アイコン１１０２が選択される（例えば、クリックされたり、タッチされる）と、ＤＦＥ適正化処理の結果を、例えば、メモリ手段７００中に、保存する。ユーザ・インタフェース９００には、また、上述のＤＦＥ適正化処理（例えば、要約すれば、ＵＩの特定水平位置に関連する特定された最大電圧値に基いて、１つ以上の最適なフィードバック係数値を特定すること）がいつ完了したかを示すために表示されるアイコン１１０３があっても良い。当然ながら、アイコン９２０、１１０２及び１１０３の位置は、説明の都合に過ぎず、これらの位置は、それらの機能や本発明の範囲を変えることなく、変更しても良い。更に、３つ別々のアイコンとして示しているが、アイコン９２０、１１０２又は１１０３の１つ又は複数を、もっと少ないアイコンに組み合わせて（例えば、アイコンが、その機能に応じて、ある速度で点滅したり、その機能に応じて異なる色を用いる）も良いし、又は、更に多数のアイコンへと分離しても良い。
【００７１】
上述した本発明の実施形態の詳細については、その基本的な原理から離れることなく、変更を加えても良いことに注意されたい。例えば、上述のＤＦＥ適正化処理は、単一及び複数タップ両方のＤＦＥに適用できる。ユニット・インターバルの水平位置を選択すると共に入力信号からＣＴＬＥ信号を生成するための上述の方法及び構成要素は、マルチ・フィードバック係数ＤＦＥを用いる後述の方法に対しても同様に適用する。
【００７２】
ＰＣＩ  Ｅｘｐｒｅｓｓ、つまり、Peripheral Component Interconnect Express ４.０仕様（しばしば、単に「ＰＣＩＥ４.０」と呼ばれる）で説明されているようなモデルＤＦＥの振る舞いは、フィードバック係数又はタップ値の個数を１から２へと増加させる。しかし、後述の実施形態は、任意の個数のフィードバック係数で利用されても良い。図１２は、ｎ個のフィードバック係数を用いるＤＦＥモデルを描いている。
【００７３】
２つのフィードバック係数値を用いるという増加に伴って、上述の数式１及び２は、次のように書き直される：
【００７４】
【数９】
0006671877.tif 000010
【００７５】
【数１０】
0006671877.tif 000011
【００７６】
フィードバック係数値の個数がｎのように、もし２つより多いフィードバック係数値を利用するなら、上述の数式９は、次のように書くことができる：
【００７７】
【数１１】
0006671877.tif 000012
【００７８】
数式９及び１０に示される２個のフィードバック係数のＤＦＥを用いると、ＤＦＥ出力信号ｙｋは、入力信号ｘｋと、先行するビットｙ＊ｋ−１及びｙ＊ｋ−２に関する判定とに基づいて、決定される。１個のフィードバック係数ＤＦＥに関して上述したように、米国特許第８,３７４,２３１号は、サンプリング・オシロスコープや高性能リアルタイム・オシロスコープのような高性能オシロスコープにおいて、入力信号ｘ＊ｋについて判定ビット・シーケンスｙ＊ｋを見つける処理を教えている。目下の目的に関して、判定ビット又は判定ビット・シーケンスｙ＊ｋは、既に特定又は決定されていると考えることにする。入力信号ｘｋは、｛ｘｂｉｔ１１１｝，｛ｘｂｉｔ０１１｝，｛ｘｂｉｔ１０１｝，｛ｘｂｉｔ００１｝，｛ｘｂｉｔ１１０｝，｛ｘｂｉｔ０１０｝，｛ｘｂｉｔ１００｝，｛ｘｂｉｔ０００｝のビット・シーケンスに従った８個の３ビットの組み合わせの中の１つとして示すことができる。
【００７９】
ＰＣＩＥ４.０仕様は、ＤＦＥ適正化方法が、フィードバック係数ｄ１及びｄ２についての最適値を特定し、それによって、アイ領域とも呼ばれるアイ高さＶｅｙｅをアイ幅と乗算したものが、例えば、オシロスコープ上で表示されたときに、最大化されることを要求している。Ｖｅｙｅは、上述し、図３で示したように、ユニット・インターバル（ＵＩ）の特定水平位置、通常、ＵＩ中心付近で求められるビット０の最大値とビット１の最小値から測定される。
【００８０】
本発明の実施形態によれば、２個のフィードバック係数ＤＦＥに関するアイ高さの最適化問題は、次のように導くことができる：
【００８１】
【数１２】
0006671877.tif 000013
【００８２】
ここで｛ｙｂｉｔｘｘｘ｝は、「ｘｘｘ」で特定されるビット・パターン中の最後のビットに関するＵＩ中心で測定される電圧配列を示す。例えば、ｙｂｉｔ００１は、先行ビット００を有する１のビットの全てに関して測定された電圧を表す。以下の変数を定義できる。
【００８３】
【数１３】
0006671877.tif 000014
【００８４】
数式１３中のｘminbit111，ｘminbit011，ｘminbit101，ｘminbit001，ｘmaxbit110，ｘmaxbit010，ｘmaxbit100，ｘmaxbit000は、入力信号ｘｋに基いて測定される。数式１４は、数式１３で定義される変数と共に、数式１２の項を用いて書くことができる。
【００８５】
【数１４】
0006671877.tif 000015
数式１２は、最適化処理を実行するための線形計画問題（linear programming problem）又は等式に変換できる。数式１５は、線形問題の標準形を示す：
【００８６】
【数１５】
0006671877.tif 000016
【００８７】
ここで、ｆ，ｚ，ｂ，ｌｂ，及びｕｂは、ベクトルであり、Ａは行列である。
【００８８】
続いて、数式１２は、以下のように、数式１５の線形形式に変換できる。最初に、
【００８９】
【数１６】
0006671877.tif 000017
【００９０】
と置く。４つのビット・パターン、ビット１１１，ビット０１１，ビット１０１，ビット００１の全ては、最後のビットが１である一方、４つのビット・パターン、ビット１１０，ビット０１０，ビット１００，ビット０００の全ては、最後のビットが０である。４つのビット・パターン、ビット１１０，ビット０１０，ビット１００，ビット０００の全ての最大値は、４つのビット・パターン、ビット１１１，ビット０１１，ビット１０１，ビット００１の全ての最小値から引き算される。これら引き算の結果は、数式１２のＶｅｙｅよりも大きいか又は等しくなるはずである。例えば、ビット１１１とビット１１０を検討すると、数式５から、不等式は：
【００９１】
【数１７】
0006671877.tif 000018
【００９２】
上述の数式１４、１５及び１６を用いて、数式１７は、次のように書き直すことができる：
【００９３】
【数１８】
0006671877.tif 000019
【００９４】
続いて、数式１８は、数式１９に示すように書くことができる：
【００９５】
【数１９】
0006671877.tif 000020
【００９６】
同様に、ビット１１１とビット０００の組み合わせは、次のように式で表すことができる：
【００９７】
【数２０】
0006671877.tif 000021
【００９８】
これは、ビット１パターンの最小値とビット０パターンの最大値の４×４＝１６の組み合わせ全てについて行われる。そして、Ａ及びｂは、次のように定義できる：
【００９９】
【数２１】
0006671877.tif 000022
【０１００】
Ｖｅｙｅの垂直アイ開口を最大化するというゴールは、−Ｖｅｙｅを最小化することと等しい。そのため、数式１５における目標のベクトルｆは：
【０１０１】
【数２２】
0006671877.tif 000023
【０１０２】
フィードバック係数値の範囲を数式１５に入れると：
【０１０３】
【数２３】
0006671877.tif 000024
【０１０４】
ここでｋは、大きな数字、例えば、１.０E６である。ＰＣＩＥ４.０に関して、そのフィードバック係数の範囲は次の通りである：
【０１０５】
【数２４】
0006671877.tif 000025
【０１０６】
数式２１、２２及び２３は、数式１２に関して、ＤＦＥ最適化問題を、標準的な線形計画問題形式へと完全に構成する。Ｍａｔｌａｂ（登録商標）のような効率的な線形計画法（linear programming）のソルバー（Solver：問題を解くもの）が、最適なＤＦＥフィードバック係数値ｄ１及びｄ２を見つけるのに利用される。
【０１０７】
上述の２フィードバック係数のＤＦＥ最適化問題については、数式２１中の項は、１６個の不等式を表す。しかし、この１６個の不等式の多くは、些細な条件として検出されるので、実際の演算の複雑さは低い。
【０１０８】
上述のように、数式１２、２１、２２及び２３は、２フィードバック係数ＤＦＥのシナリオに基づいて導かれる。しかし、同じアイデアは、３フィードバック係数ＤＦＥの場合や４フィードバック係数ＤＦＥの場合についてのような、任意のマルチ・フィードバック係数ＤＦＥの場合についても利用できる。ｎ個のフィードバック係数ＤＦＥに関し、ビット１で終わるｎ＋１ビット・パターンの最小値と、ビット０で終わるｎ＋１ビット・パターンの最小値との組み合わせは、合計で４ｎとなろう。先に述べたように、不等式の多くは、些細な条件として検出されるので、実際の演算の複雑さは低い。
【０１０９】
図１３は、本発明の実施形態によるＤＦＥを最適化する上述の方法を要約したフローチャートを描いている。最初に、１３００において、波形が取り込まれ、続いて、１３０２にて必要となれば、１３４０にてＣＴＬＥが実行される。１３０６にて、クロック・リカバリが実行され、入力信号のデジタル化サンプルからビット・シーケンスが特定される。
【０１１０】
１３０８にて、そのビット・レートに従って波形がリサンプルされ、１３１０にて、ＵＩの中心が探し出される。リアルタイム・オシロスコープは、通常、波形を固定のサンプル・レートでサンプルし、これは、信号のビット・レートとは、通常同期していない。そこで、１３１２では、数式１３で提示しているように、ｎ＋１ビット・パターンの最小値及び最大値が測定される。続いて、１３１４では、数式１２、２１、２２及び２３を用いて、線形計画問題が組み立てられる。１３１６では、線形計画問題を解いて、最適ＤＦＥフィードバック係数と最大垂直アイ開口Ｖｅｙｅを見つける。１３１６において、ＤＦＥ適正化処理を行った後、１３１８では、固定フィードバック係数を用いて、ＤＦＥをエミュレートし、等化波形ｙｋを得ることができる。
【０１１１】
従来行われたような網羅的サーチではなくて、線形関数を用いると、ＤＦＥの大幅に効率的で正確な最適化処理が可能になる。線形問題のソルバー（Solver）は、スケールの大きな線形プログラム問題を解くことができる。従って、複数フィードバック係数値を伴うＤＦＥに関しては、網羅的サーチは、フィードバック係数の個数増加に伴って指数関数的に増大するので、線形計画法（linear programming）は、一層有益なものとなる。
【０１１２】
本発明のコンセツプトを更に説明するため、以下の例を提示する。システム４００のようなリアルタイム・オシロスコープは、信号取込み手段６２０を用いて、１１.６Ｇｂ／ｓの高速アナログ入力波形を取込み、変換する。続いて、そのデジタル化信号サンプルは、メモリ手段７００に記憶しても良い。デジタル信号サンプルが記憶され次第、プロセッサ６６０は、実行命令とメモリ手段７００に記憶されたデジタル化サンプルにアクセスし、サンプルに対するポスト処理（後処理）を完了させるよう動作しても良い。例えば、プロセッサ６６０は、メモリ手段７００中の入力信号の記憶されたデジタル化サンプルと実行命令にアクセスし、例えば、上述の米国特許第８,３７４,２３１号に説明された処理を用いることによって、トレーニング又はビット・シーケンスを特定するよう動作しても良い。その後、ポスト処理としては、プロセッサ６６０の一部分であるＤＦＥ適正化モジュールを用いて、ＤＦＥ適正化処理を完了する処理を更に含んでいても良い。
【０１１３】
１個のフィードバック係数のＤＦＥ適正化処理に関して上述したように、プロセッサ６６０は、特定されたトレーニング又はビット・シーケンスを処理し、等化処理フィードバック係数を生成するよう動作しても良く、これらを、チャンネル５００からのアナログ入力波形信号をフィルタ処理又は等化処理し、チャンネルの損失、反射、クロストーク及びノイズが原因で生じた劣化を除去するのに利用しても良い。
【０１１４】
ＣＴＬＥエミュレーションの後、１１.６Ｇｂ／ｓ高速波形ｘは、プロセッサ６６０のＤＦＥ適正化モジュールに供給される。ＤＦＥ無しでは、波形のアイ高さは、Ｖｅｙｅ＝７.８ｍＶである。
【０１１５】
ＤＦＥ適正化モジュールは、クロック・リカバリの後にビット・シーケンスを見つけ出す。最初に、１フィードバック係数のＤＦＥを検討する。数式５に定義されたビットの最小及び最大電圧の測定値は、次のようになる：
【０１１６】
ｘｍｉｎｂｉｔ１１＝３９．０ｍＶ
ｘｍｉｎｂｉｔ０１＝５．７ｍＶ
ｘｍａｘｂｉｔ１０＝−２．１ｍＶ
ｘｍａｘｂｉｔ００＝−３４．５ｍＶ
【０１１７】
１フィードバック係数に関する上述の複数の数式を用いて、１フィードバック係数の範囲は、次のようになる：
【０１１８】
１タップＤＦＥ範囲＝［１６．７ｍＶ  １６．２ｍＶ］
【０１１９】
１フィードバック係数での最適なアイ高さは、Ｖｅｙｅ＝４０.２ｍＶである。
【０１２０】
２つのフィードバック係数について、数式１３で定義される最小及び最大電圧の測定値は、次のようになる：
【０１２１】
ｘｍｉｎｂｉｔ１１１＝４３．２ｍＶ
ｘｍｉｎｂｉｔ０１１＝３９．０ｍＶ
ｘｍｉｎｂｉｔ１０１＝９．５ｍＶ
ｘｍｉｎｂｉｔ００１＝５．７ｍＶ
ｘｍａｘｂｉｔ１１０＝−２．１ｍＶ
ｘｍａｘｂｉｔ０１０＝−６．７ｍＶ
ｘｍａｘｂｉｔ１００＝−３４．５ｍＶ
ｘｍａｘｂｉｔ０００＝−３９．４ｍＶ
【０１２２】
なお、ｘｍｉｎｂｉｔ１１＝ｍｉｎ（ｘｍｉｎｂｉｔ１１１，ｘｍｉｎｂｉｔ０１１）に注意されたい。
【０１２３】
上述の数式を用いて、線形計画問題を数式化した後に、Ｍａｔｌａｂ（登録商標）の最適化ツール関数「linprog」を実行して線形計画問題を解くと、最適な２個のフィードバック係数値は、ｄ１＝１６．９ｍＶ，ｄ２＝２．５ｍＶである。
【０１２４】
２フィードバック係数ＤＦＥでの最適なアイ高さは、Ｖｅｙｅ＝４３.９２ｍＶである。これは、１フィードバック係数ＤＦＥに比較して、垂直アイ開口が約１０％増加するという結果になる。
【０１２５】
図１４Ａは、ＤＦＥ適正化処理の前のアイ開口を描いている一方、図１４Ｂは、ＤＦＥ適正化処理の後のアイ開口を描いている。
【０１２６】
図解の実施形態を参照しながら、本発明の原理を説明及び図示してきたが、本発明は、様々な概念から説明できる。例えば、本発明の概念１は、高速データ・リンクの等化処理を最適化するシステムであって、
入力波形を受けるよう構成される入力部と、
上記入力波形に対して判定帰還型イコライザ（ＤＦＥ）の適正化を、ｎ（ｎは１より大きい）個のフィードバック係数を伴うマルチ・フィードバック係数ＤＦＥに関して実行するよう構成されるプロセッサを具え、上記プロセッサが、
上記入力波形に関するｎ＋１ビット・パターンについてのユニット・インターバルの特定水平位置に関連する最小及び最大電圧出力信号を測定する処理と、
測定された上記最小及び最大電圧出力信号を用いて、最適なｎ個のフィードバック係数を決定する処理と、
決定された上記最適なｎ個のフィードバック係数に基いて、非線形等化出力信号を生成する処理と
を含む記憶された命令を実行するよう構成されている。
【０１２７】
本発明の概念２は、上記概念１の如きシステムであって、上記システムが高性能オシロスコープから構成されている。
【０１２８】
本発明の概念３は、上記概念１の如きシステムであって、上記プロセッサは、上記ユニット・インターバルの上記特定水平位置を選択するための記憶された名利を実行するよう更に構成されている。
【０１２９】
本発明の概念４は、上記概念１の如きシステムであって、上記入力波形が、高速シリアル・データ信号から構成されている。
【０１３０】
本発明の概念５は、上記概念１の如きシステムであって、上記プロセッサは、上記入力波形から連続的な線形等化信号を生成する記憶された命令を実行するよう更に構成されている。
【０１３１】
本発明の概念６は、上記概念１の如きシステムであって、特定水平ユニット・インターバル値に関連する１つ以上の電圧を特定し、特定された上記電圧から最小及び最大電圧入力値を生成する記憶された命令を実行するよう更に構成されている。
【０１３２】
本発明の概念７は、上記概念１の如きシステムであって、
判定帰還等化処理（ＤＦＥ）をアクティブにし、いつ上記ＤＦＥが完了したか示すためのユーザ・インタフェースと、
上記ユーザ・インタフェースを表示するための表示装置と
を更に具えている。
【０１３３】
本発明の概念８は、高速データ・リンクの等化処理を最適化する方法であって、
ｎ（ｎは１より大きい）個のフィードバック係数を伴うマルチ・フィードバック係数ＤＦＥを用いて処理される入力波形を受ける処理と、
上記入力波形に関するｎ＋１ビット・パターンについてのユニット・インターバルの特定水平位置に関連する最小及び最大電圧出力信号を測定する処理と、
測定された上記最小及び最大電圧出力信号を用いて、最適なｎ個のフィードバック係数を決定する処理と、
決定された上記最適なｎ個のフィードバック係数に基いて、非線形等化出力信号を生成する処理と
を具えている。
【０１３４】
本発明の概念９は、上記概念８の如き方法であって、上記方法は、高性能オシロスコープを用いて実現される。
【０１３５】
本発明の概念１０は、上記概念８の如き方法であって、上記ユニット・インターバルの上記特定水平位置を選択する処理を更に具えている。
【０１３６】
本発明の概念１１は、上記概念８の如き方法であって、上記入力波形は、高速シリアル・データ信号から構成される。
【０１３７】
本発明の概念１２は、上記概念９の如き方法であって、上記入力波形から連続的な線形等化信号を生成する処理を更に具えている。
【０１３８】
本発明の概念１３は、上記概念９の如き方法であって、
特定水平ユニット・インターバル値に関連する１つ以上の電圧を特定する処理と、
特定された上記電圧から最小及び最大電圧入力値を生成する処理と
を更に具えている。
【０１３９】
上述の本発明の実施形態の細部に、その基本原理から離れることなく、変更を加えても良いことに注意すべきである。
【符号の説明】
【０１４０】
４００  ＤＦＥを最適化するシステム（オシロスコープ）
４４０  アクセサリ・デバイス（プローブ）
４２０  アクセサリ・インターフェース
４６０  被試験デバイス（ＤＵＴ） 
４８０  ＳＭＡ同軸ケーブル
５００  ＳＡＡ  ６Ｇ  ケーブル
５２０  表示デバイス
５４０  フロント・パネル操作装置
６００  信号チャンネル
６２０  信号取込み手段
６４０  トリガ回路
６６０  プログラマブル処理手段（プロセッサ）
６８０  システム・バス 
７００  メモリ手段 
７２０  表示回路
７４０  記憶ユニット
７６０  通信バス
７８０  電源
８００  電圧ライン
９００  ユーザ・インタフェース 
９２０  アクティブ化アイコン
１１０２  保存アイコン
１１０３  完了を示すためのアイコン
【図１】
0006671877.tif 000028
【図２】
0006671877.tif 000029
【図３】
0006671877.tif 000030
【図４】
0006671877.tif 000031
【図５】
0006671877.tif 000032
【図６】
0006671877.tif 000033
【図７】
0006671877.tif 000034
【図８】
0006671877.tif 000035
【図９】
0006671877.tif 000036
【図１０Ａ】
0006671877.tif 000037
【図１０Ｂ】
0006671877.tif 000038
【図１１】
0006671877.tif 000039
【図１２】
0006671877.tif 000040
【図１３】
0006671877.tif 000041
【図１４Ａ】
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【図１４Ｂ】
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