(57)【特許請求の範囲】
【請求項１】
半導体基板の一方面側から前記半導体基板にスルーホールを形成する工程と、
前記スルーホールに導電性材料を埋め込み、導電層を形成する工程と、
前記一方面側から前記半導体基板に開口を形成する工程と、
前記開口に下記化学式（１）で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、
を有し、
前記開口を形成する工程において、前記導電層と前記開口との間に前記半導体基板の一部からなる筒形状の半導体層を残すように前記開口を形成する、
貫通電極の製造方法。
【化１】
0006803042.tif 000005
【請求項２】
前記導電性材料を埋め込む工程において、銅または半田を埋め込む、
請求項１に記載の貫通電極の製造方法。
【請求項３】
前記絶縁材料を埋め込む工程において、室温で前記絶縁材料を埋め込む、
請求項１又は２に記載の貫通電極の製造方法。
【請求項４】
請求項１〜３のいずれかに記載の貫通電極の製造方法を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元集積回路に使用される貫通電極及びその製造方法、並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ポータブルでワイヤレスな電子機器に対する縮小化の要求は、次世代のマイクロエレクトロニクスに使用される集積回路の微細化及び密度化を促進してきた。電子デバイスを相互接続する手法として、現在注目を浴びているものが、３次元実装技術である。シリコン貫通電極（ＴＳＶ）等の貫通電極は、３次元実装を成し遂げるための技術の一つであり、ロジック、メモリ、センサ、アクチュエータ等の３次元に積層されたデバイスを電気的に接続するために使用される。
【０００３】
低い電気抵抗率及び高いストレスマイグレーション耐性により、貫通電極を構成する導電層として銅が有望である。また、従来、貫通電極を構成する導電層の側面を被覆する側壁絶縁膜として酸化シリコン膜が検討されてきた（例えば非特許文献１参照）。従来、貫通電極の製造方法として、半導体基板を貫通するスルーホール（コンタクトホール）を形成し、スルーホールの側壁及び底部を被覆する側壁絶縁膜を形成し、スルーホールの底部に形成された側壁絶縁膜を異方性エッチングにより除去した後に、スルーホールを銅等の金属で埋め込む工程が知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S.E. Thompson, G. Sun, Y.S. Choi, and T. Nishida, " 一軸性プロセスにより導入された歪Si ：CMOSロードマップの延長 (Uniaxial-process-induced strained-Si: extending the CMOS roadmap)," IEEE Trans. Electron Devices, vol.53, no. 5, pp.1010-1020, May 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の貫通電極の製造方法において、スルーホールの底部に形成された側壁絶縁膜のみを異方性エッチングにより除去しようとしても、スルーホールの側壁に形成された側壁絶縁膜もエッチングされてしまうという問題があった。スルーホールの側壁に均一な厚さの側壁絶縁膜を残せないと、絶縁特性を維持できなくなる。また、側壁絶縁膜として酸化シリコンを用いた場合には、スルーホールの側壁を被覆するために高温プロセスが必要となる。一方で、高温プロセスを経た貫通電極では、貫通電極を構成する銅とシリコン等の半導体基板との間の熱膨張率の大きな相違により、貫通電極周辺に大きな応力が誘起されるという問題がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、スルーホールの底部に形成された側壁絶縁膜を除去する工程を経ずに製造でき、電気特性及び機械的信頼性を向上させた貫通電極及びその製造方法、並びに半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明は、半導体基板に形成された貫通電極であって、導電層と、前記導電層と前記半導体基板との間に形成され、下記化学式（１）で示される側壁絶縁膜と、前記導電層と前記半導体基板との間に形成され、前記半導体基板と同じ材料を含む筒形状の半導体層と、を有する。
【化１】
0006803042.tif 000002
【０００８】
上記の課題を解決するため、本発明の貫通電極の製造方法は、半導体基板における側壁絶縁膜を形成すべき部位に開口を形成する工程と、開口に化学式（１）で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、側壁絶縁膜の内側にスルーホールを形成する工程と、スルーホールに導電性材料を埋め込み、導電層を形成する工程と、を有する。
【０００９】
また、上記の課題を解決するため、本発明の貫通電極の製造方法は、半導体基板にスルーホールを形成する工程と、スルーホールに導電性材料を埋め込み、導電層を形成する工程と、半導体基板における側壁絶縁膜を形成すべき部位に開口を形成する工程と、開口に化学式（１）で示される絶縁材料を埋め込み、側壁絶縁膜を形成する工程と、を有する。
【００１０】
さらに、本発明は、上記記載の貫通電極の製造方法を含む、半導体装置の製造方法に関する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。
【図２】第１実施形態に係る貫通電極の構成を示す断面図である。
【図３】第１実施形態に係る貫通電極の形成方法を示す工程断面図である。
【図４】第２実施形態に係る貫通電極の形成方法を示す工程断面図である。
【図５】第３実施形態に係る貫通電極の構成を示す断面図である。
【図６】第３実施形態に係る貫通電極の形成方法を示す工程断面図である。
【図７】第４実施形態に係る貫通電極の形成方法を示す工程断面図である。
【図８】貫通電極のレイアウトの他の例を示す図である。
【図９】貫通電極のレイアウトの他の例を示す図である。
【図１０】パリレン−ＨＴ膜埋め込み後の半導体基板の断面ＳＥＭ像である。
【図１１】酸化シリコン膜埋め込み後の半導体基板の断面ＳＥＭ像である。
【図１２】実施例及び比較例における導電層周囲の熱応力を示す図である。
【図１３】貫通電極に適用されたパリレン−ＨＴ膜のリーク電流及び容量の測定方法を示す図である。
【図１４】貫通電極のアレイに適用されたパリレン−ＨＴ膜からのリーク電流の測定結果を示す図である。
【図１５】貫通電極のアレイに適用されたパリレン−ＨＴ膜の周波数−容量の測定結果を示す図である。
【図１６】貫通電極のアレイに適用されたパリレン−ＨＴ膜の電圧−容量の測定結果を示す図である。
【図１７】貫通電極の数を変えた場合におけるパリレン−ＨＴ膜の容量を示す図である。
【図１８】銅層及びパリレン−ＨＴ膜の界面を示す高解像度ＴＥＭ画像である。
【図１９】銅層とパリレン−ＨＴ膜の界面におけるＥＥＬＳ測定結果を示す図である。
【図２０】第３実施形態に対応する実施例における導電層周囲の熱応力を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１３】
図１は、本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。３次元積層デバイスは、インターポーザ２上に積層された複数の半導体チップ（半導体装置）１ａ〜１ｈを備える。半導体チップ１間には封止樹脂３が形成されている。なお、半導体チップ１ａ〜１ｈを特に区別する必要がない場合には、単に半導体チップ１と称する。各半導体チップ１ａ〜１ｈは、例えば、ロジック、メモリ、センサ、アクチュエータ等により構成される。各半導体チップ１ａ〜１ｈは、当該チップを貫通する貫通電極１１を複数備えており、上下の半導体チップ１ａ〜１ｈが電気的に接続される。一方の半導体チップ１の貫通電極１１と他方の半導体チップ１の貫通電極１１との間には、両者を電気的かつ機械的に接続するバンプ５が形成されている。また、インターポーザ２にも、バンプ４が形成されている。バンプ４，５の材料に限定はないが、例えば、Ａｕ，Ｃｕ、Ａｇ，Ｎｉなど、あるいは、はんだ系材料のＳｎ−Ａｇ−Ｃｕ，  Ｓｎ−Ｂｉ，Ａｕ−Ｓｎ，Ｓｎ−Ｐｂなどにより構成される。
【００１４】
図１に示す例では、各半導体チップ１の中央部に貫通電極１１が密集して形成されており、貫通電極１１のアレイが形成されているが、これに限定はない。貫通電極１１は、半導体チップの周辺部に形成されていてもよい。
【００１５】
（第１実施形態）
図２（ａ）及び（ｂ）は、第１実施形態に係る貫通電極１１の構造の一例の詳細を示す断面図である。図２（ｂ）は半導体基板の主面に垂直な断面図であり、図２（ａ）は図２（ｂ）のＡ−Ａ線における断面図に相当する。半導体基板１０の一方面側には配線２１及び絶縁層２２を複数含む配線層２０が形成されており、配線層２０及び半導体基板１０は支持基板３０上に支持されている。半導体基板１０には、配線層２０の配線２１に達する、シリコン貫通電極（ＴＳＶ）とすることができる貫通電極１１が形成されている。貫通電極１１は、半導体基板１０に形成された導電層１２と、導電層１２及び半導体基板１０の間であって導電層１２及び半導体基板１０に接して形成された側壁絶縁膜１３とを有する。貫通電極１１上には金属材料からなる配線１５が形成されている。側壁絶縁膜１３として、化学式（１）で示されるパリレン−ＨＴ（登録商標）が使用される。
【化２】
0006803042.tif 000003
【００１６】
半導体基板１０は、ロジック、メモリ、センサ、又はアクチュエータ等を形成するための基礎となる基材である。半導体基板１０は、Ｓｉ基板に限定されず、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮ、ＣａＴｅ等の半導体基板であってもよい。また、半導体基板１０には、各種の不純物が導入されていてもよい。
【００１７】
貫通電極１１の径に限定はないが、例えば、２μｍ〜２５μｍである。また、貫通電極のピッチに限定はないが、例えば、径の２倍以上に設定される。複数の半導体チップ１間において信号の授受を担う貫通電極１１は、密集して形成されてもよく、この場合には、貫通電極１１の径及びピッチは小さくなる傾向にある。また、電源に接続される貫通電極１１の場合には、貫通電極１１の径及びピッチは大きくなる傾向にある。貫通電極１１の高さに限定はないが、例えば、２０μｍ〜２００μｍ程度である。なお、図２（ａ）では、半導体基板１０の主面に平行な断面におけるレイアウトが、円状、特に真円状の導電層１２、側壁絶縁膜１３を備える貫通電極１１を例示しているが、これに限定されるものではない。例えば、貫通電極１１及び側壁絶縁膜１３の一方及び双方を、多角形状または円以外の曲線で示される形状にしてもよい。
【００１８】
導電層１２は、貫通電極１１を構成する主たる導電層を構成するものであり、電気抵抗の小さな金属材料、例えば、銅、タングステン、アルミニウム、ポリシリコン等により構成され、さらに好ましくは銅により構成される。半導体基板平面方向における導電層１２の厚さ、すなわち導電層１２の径は、例えば０．５μｍ〜２０μｍである。
【００１９】
側壁絶縁膜１３は、貫通電極１１を構成する導電層１２を、半導体基板１０から絶縁するものであり、化学式（１）で示されるパリレン−ＨＴ（登録商標）が使用される。また、導電層１２として銅を用いる場合、パリレン−ＨＴ膜は、導電層１２から半導体基板１０への銅の拡散を防止するバリア層としても機能する。半導体基板平面方向における側壁絶縁膜１３の厚さは、例えば０．３μｍ〜２．０μｍである。表１に側壁絶縁膜１３として使用されるパリレン−ＨＴの特性を示す。
【００２０】
【表１】
0006803042.tif 000004
【００２１】
本実施形態に係る貫通電極１１は、導電層１２の側壁絶縁膜１３としてパリレン−ＨＴを用いたことにより、以下の効果を奏する。
例えば、側壁絶縁膜１３を低温、例えば室温(２５℃)で形成した場合であっても、半導体基板１０に対する側壁絶縁膜１３の接着性を確保することができる。側壁絶縁膜１３を室温で形成できることから、貫通電極１１に起因する半導体基板１０への応力の発生を抑制することができる。
また、パリレン−ＨＴのヤング率は酸化シリコンと比べて低いことから、応力緩和層として機能し、半導体基板に形成される半導体デバイスの信頼性を向上させることができる。
また、パリレン−ＨＴ膜を低温、例えば室温で形成した場合であっても、ピンホール無く、均一にスルーホールを被覆することができ、高アスペクト比の貫通電極１１の形成にも適用可能である。
また、パリレン−ＨＴ膜の誘電率が低いことから、容量結合を低減でき、信号遅延や、隣接する配線間でのクロストークを低減することができる。
さらに、パリレン−ＨＴ膜は、酸化シリコンと比べて銅拡散係数が低く、かつリーク電流を抑制できることから、バリア層を省略することができる。このため、バリア層の形成のための熱プロセスにより、半導体基板１０へ応力が発生することを抑制することができる。また、製造工程を削減でき、コスト低減にもつながる。
【００２２】
以上のように、本実施形態によれば、側壁絶縁膜１３としてパリレン−ＨＴを用いることにより、バリア層を無くすことができ、機械的信頼性及び電気的信頼性を満足させる貫通電極を実現することができる。
【００２３】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、３次元実装に有用な半導体装置を提供することができる。
【００２４】
次に、本実施形態に係る貫通電極の製造方法の一例について、図３を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後に貫通電極を形成するビアラスト方式を一例に説明するが、ボンディング後ビア方式（via-after bonding）であってもよい。
【００２５】
図３（ａ）に示すように、例えばシリコンからなる半導体基板１０に、図示しないトランジスタなどの素子が形成され、トランジスタなどの素子による回路を形成するための配線層２０が形成されている。配線層２０は、配線２１及び絶縁層２２を備える。半導体基板１０の配線層２０側において、接着層（不図示）を介して支持基板３０で支持し、配線層２０が形成されていない半導体基板１０の裏面側を研削して半導体基板１０を薄型化する。その後、半導体基板１０の一面に誘電率材料からなるハードマスク１６を形成する。ハードマスク１６を構成する誘電材料として、SiO2が用いられる。
【００２６】
次に、図３（ｂ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通する開口１０ｂを形成する。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C4F8など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。続いて、シリコンに対するパリレン−ＨＴ膜の密着性を向上させるため、開口１０ｂの内部を洗浄処理する。洗浄処理の内容は、１）O2 プラズマ処理 (高周波電源の出力: 700 W 、処理時間: 10分間)、２）硫酸過水への浸漬処理 (110°C、10 min), ３）希フッ酸 へのの浸漬処理(25°C、30sec), ４）超純水洗浄10 min, ５）IPA (isopropyl alcohol)を用いた処理を含む。
【００２７】
次に、図３（ｃ）に示すように、開口１０ｂにパリレン−ＨＴ膜を埋め込んで側壁絶縁膜１３を形成する。側壁絶縁膜１３は開口１０ｂの内部だけでなく、半導体基板１０上にも形成される。パリレン−ＨＴ膜は、高分子膜である。パリレン−ＨＴ膜は、粉末の形態のダイマー（ジ・ポリ・パラキシレン）から形成される。例えば１５０℃で１．０Ｔｏｒｒの圧力によりダイマー（ジ・ポリ・パラキシレン）を蒸発させて二量体ガスを形成し、それを例えば６８０℃で０．５Ｔｏｒｒの圧力により熱分解させてモノマーガスを形成し、このモノマーガスを室温雰囲気、具体的には２５℃で０．１Ｔｏｒｒの雰囲気に置かれた半導体基板に導くことにより、半導体基板１０上に長鎖ポリマーである、ポリ（パラキシレン）が堆積する。堆積の原理は、パリレンモノマーが半導体基板上に密集及び拡散し、モノマー同士の連鎖が開始及び伝搬され、最終的に、長鎖ポリマーが形成される。重合化に先立って凝集するため、透明性が高く、コンフォーマルで、ピンホールの無い側壁絶縁膜１３が半導体基板全体に形成される。側壁絶縁膜１３の膜厚は、例えば１μｍである。開口１０ｂの幅は０．３〜２μｍであり、開口１０ｂの深さは２０μｍ以上あることから、開口１０ｂのアスペクト比は非常に高い。パリレン−ＨＴを用いることによりアスペクト比の高い開口１０ｂを埋めることができる。
【００２８】
次に、図３（ｄ）に示すように、リソグラフィ及びエッチングにより、側壁絶縁膜１３にスルーホールを形成すべき部位を開口するパターンを形成し、側壁絶縁膜１３をマスクとしたエッチングにより半導体基板１０を貫通し、配線２１を露出させるスルーホール１０ａを形成する。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C4F8など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。このエッチングにおいて、パリレン−ＨＴからなる側壁絶縁膜１３に対して高いエッチング選択比で半導体基板１０及び絶縁層２２のエッチングを行うことができる。続いて、パリレン−ＨＴからなる側壁絶縁膜１３への銅の密着性を向上させるため、酸素プラズマ処理を施して側壁絶縁膜１３の表面を改質する。
【００２９】
次に、図３（ｅ）に示すように、スルーホール１０ａ内に銅または半田を充填して、導電層１２を形成する。導電層１２はスルーホール１０ａの内部だけでなく、半導体基板１０上にも形成される。スルーホール１０ａ内に銅を充填する場合には、この導電層１２の形成工程は、ＣＶＤ、ＰＶＤ、電気めっき、無電解めっきなどを利用できる。スルーホール１０ａ内に半田を充填する場合には、溶融金属や金属ペーストを真空圧入する方法などを利用できる。
【００３０】
次に、図３（ｆ）に示すように、ＣＭＰ法により半導体基板１０上に堆積した導電層１２を除去する。これにより、スルーホール１０ａ内に導電層１２及び側壁絶縁膜１３からなる貫通電極１１が形成される。
【００３１】
次に、図３（ｇ）に示すように、貫通電極１１に接続する配線１５を形成する。
【００３２】
以上のようにして、導電層１２及び側壁絶縁膜１３を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００３３】
本実施形態に係る貫通電極の製造方法によれば、スルーホール１０ａとは別に側壁絶縁膜を形成するための開口１０ｂを形成するプロセスを設けることにより、スルーホールの底部に存在する側壁絶縁膜を異方性エッチングするプロセスをなくすことができることから、信頼性を向上させた貫通電極を製造できる。また、開口１０ｂのアスペクト比は高いものの、側壁絶縁膜材料としてパリレン−ＨＴを用いることによりアスペクト比の高い開口１０ｂを埋めることができる。
【００３４】
本実施形態に係る貫通電極の製造方法によれば、側壁絶縁膜１３、及び導電層１２を室温で形成することにより、半導体基板１０への応力の発生を抑制することができ、熱機械的信頼性の高い貫通電極を製造することができる。
【００３５】
本実施形態に係る半導体装置の製造方法によれば、側壁絶縁膜１３としてパリレン−ＨＴを用いることにより、貫通電極の形成に伴う半導体基板への応力発生を抑制できることから、応力に起因するデバイス特性の変動を抑止した、信頼性の高い半導体装置を製造することができる。
【００３６】
（第２実施形態）
第１実施形態では側壁絶縁膜１３を形成した後に導電層１２を形成したが、第２実施形態では導電層１２を形成した後に側壁絶縁膜１３を形成するものである。図４を参照して第２実施形態に係る貫通電極の製造方法を説明する。
【００３７】
図４（ａ）に示すように、第１実施形態と同様にして、一方面側に配線層２０を備える半導体基板１０の他方面側に誘電率材料からなるハードマスク１６を形成する。
【００３８】
次に、図４（ｂ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６にスルーホールを形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通し、配線２１を露出させるスルーホール１０ａを形成する。半導体基板１０及び絶縁層２２のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【００３９】
次に、図４（ｃ）に示すように、スルーホール１０ａに銅または半田を充填して、導電層１２を形成する。導電層１２はスルーホール１０ａの内部だけでなく、半導体基板１０上にも形成される。
【００４０】
次に、図４（ｄ）に示すように、ＣＭＰ法により半導体基板１０上に堆積した導電層１２を除去する。
【００４１】
次に、図４（ｅ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通する開口１０ｂを形成する。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−ＨＴ膜の密着性を向上させるため、開口１０ｂの内部を洗浄処理する。
【００４２】
次に、図４（ｆ）に示すように、開口１０ｂにパリレン−ＨＴ膜を埋め込んで側壁絶縁膜１３を形成する。側壁絶縁膜１３は開口１０ｂの内部だけでなく、半導体基板１０上にも形成される。
【００４３】
次に、図４（ｇ）に示すように、リソグラフィ及びエッチングにより、半導体基板１０上に堆積した側壁絶縁膜１３に、導電層１２を露出させる開口１３ａを形成する。
【００４４】
次に、図４（ｈ）に示すように、貫通電極１１に接続する配線１５を形成する。
【００４５】
以上のようにして、導電層１２及び側壁絶縁膜１３を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００４６】
本実施形態に係る貫通電極の製造方法によれば、第１実施形態と同様の効果を奏することができる。
【００４７】
（第３実施形態）
図５（ａ）及び（ｂ）は、第３実施形態に係る貫通電極１１の構造の一例の詳細を示す断面図である。図５（ｂ）は半導体基板の主面に垂直な断面図であり、図５（ａ）は図５（ｂ）のＡ−Ａ線における断面図に相当する。第１及び第２実施形態と異なり、第３実施形態では、導電層１２と側壁絶縁膜１３との間に半導体基板１０と同じ材料、すなわちシリコンからなる筒形状の半導体層１４が設けられている。貫通電極１１は、導電層１２、側壁絶縁膜１３、半導体層１４により構成される。
【００４８】
本実施形態に係る貫通電極は、半導体基板材料と同じ材料の半導体層１４を備えることにより、導電層１２と半導体層１４の界面、すなわち貫通電極の主たる導電材料と半導体基板材料の界面を貫通電極の内側に位置付けることができる。この結果、貫通電極の主たる導電材料と半導体基板材料の熱膨張率差が大きい場合であっても、この熱膨張率差に起因する熱応力を貫通電極の内部に留めることができ、貫通電極のエッジ又はその外側の半導体基板領域に作用する熱応力を軽減することができる。これにより、貫通電極の周辺に形成されるデバイス特性の変動を抑制することができ、また、デバイス禁止領域を小さくすることができる。この結果、本実施形態に係る貫通電極は、高密度の貫通電極のアレイを形成することができる。このように、本実施形態に係る貫通電極は、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができる。
【００４９】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、３次元実装に有用な半導体装置を提供することができる。
【００５０】
次に、本実施形態に係る貫通電極の製造方法の一例について、図６を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後に貫通電極を形成するビアラスト方式を一例に説明するが、ボンディング後ビア方式（via-after bonding）であってもよい。第３実施形態に係る貫通電極の製造方法は、第１実施形態よりもスルーホール１０ａの径を縮小することにより形成される。
【００５１】
図６（ａ）に示すように、第１実施形態と同様にして、一方面側に配線層２０を備える半導体基板１０の他方面側に誘電率材料からなるハードマスク１６を形成する。
【００５２】
次に、図６（ｂ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通する開口１０ｂを形成する。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−ＨＴ膜の密着性を向上させるため、開口１０ｂの内部を洗浄処理する。
【００５３】
次に、図６（ｃ）に示すように、第１実施形態と同様に、開口１０ｂにパリレン−ＨＴ膜を埋め込んで側壁絶縁膜１３を形成する。側壁絶縁膜１３は開口１０ｂの内部だけでなく、半導体基板１０上にも形成される。
【００５４】
次に、図６（ｄ）に示すように、リソグラフィ及びエッチングにより、側壁絶縁膜１３にスルーホールを形成すべき部位を開口するパターンを形成し、側壁絶縁膜１３をマスクとしたエッチングにより半導体基板１０を貫通し、配線２１を露出させるスルーホール１０ａを形成する。このスルーホールを形成する工程において、側壁絶縁膜１３とスルーホール１０ａとの間に半導体基板１０の一部からなる筒形状の半導体層１４を残すようにスルーホール１０ａを形成する。このため、第１実施形態よりも径の小さいスルーホール１０ａを形成すればよい。半導体基板１０及び絶縁層２２のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【００５５】
次に、図６（ｅ）に示すように、スルーホール１０ａ内に銅または半田材料を充填して、導電層１２を形成する。導電層１２はスルーホール１０ａの内部だけでなく、半導体基板１０上にも形成される。スルーホール１０ａ内に銅を充填する場合には、この導電層１２の形成工程は、ＣＶＤ、ＰＶＤ、電気めっき、無電解めっきなどを利用できる。スルーホール１０ａ内に半田を充填する場合には、溶融金属や金属ペーストを真空圧入する方法などを利用できる。
【００５６】
次に、図６（ｆ）に示すように、ＣＭＰ法により半導体基板１０上に堆積した導電層１２を除去する。これにより、導電層１２、側壁絶縁膜１３、および半導体層１４を備える貫通電極１１が形成される。
【００５７】
次に、図６（ｇ）に示すように、貫通電極１１に接続する配線１５を形成する。
【００５８】
以上のようにして、導電層１２、側壁絶縁膜１３及び半導体層１４を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００５９】
本実施形態に係る貫通電極の製造方法によれば、第１実施形態の効果に加え、半導体層１４により熱応力分布を最適化することが可能な貫通電極１１を簡易に形成することができる。
【００６０】
（第４実施形態）
第３実施形態では側壁絶縁膜１３を形成した後に導電層１２を形成したが、第４実施形態では導電層１２を形成した後に側壁絶縁膜１３を形成するものである。図７を参照して第４実施形態に係る貫通電極の製造方法を説明する。
【００６１】
図７（ａ）に示すように、第１実施形態と同様にして、一方面側に配線層２０を備える半導体基板１０の他方面側に誘電率材料からなるハードマスク１６を形成する。
【００６２】
次に、図７（ｂ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６にスルーホールを形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通し、配線２１を露出させるスルーホール１０ａを形成する。半導体基板１０及び絶縁層２２のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。
【００６３】
次に、図７（ｃ）に示すように、スルーホール１０ａに銅または半田を充填して、導電層１２を形成する。導電層１２はスルーホール１０ａの内部だけでなく、半導体基板１０上にも形成される。
【００６４】
次に、図７（ｄ）に示すように、ＣＭＰ法により半導体基板１０上に堆積した導電層１      
【００６５】
次に、図７（ｅ）に示すように、リソグラフィ及びエッチングにより、ハードマスク１６に側壁絶縁膜を形成すべき部位を開口するパターンを形成し、ハードマスク１６をマスクとしたエッチングにより半導体基板１０を貫通する開口１０ｂを形成する。この開口１０ｂを形成する工程において、導電層１２と開口１０ｂとの間に半導体基板１０の一部からなる筒形状の半導体層１４を残すように開口１０ｂを形成する。このため、図７（ｂ）に示す工程において、第２実施形態よりも径の小さいスルーホール１０ａを形成しておけばよい。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。続いて、シリコンに対するパリレン−ＨＴ膜の密着性を向上させるため、開口１０ｂの内部を洗浄処理する。
【００６６】
次に、図７（ｆ）に示すように、開口１０ｂにパリレン−ＨＴ膜を埋め込んで側壁絶縁膜１３を形成する。側壁絶縁膜１３は開口１０ｂの内部だけでなく、半導体基板１０上にも形成される。
【００６７】
次に、図７（ｇ）に示すように、リソグラフィ及びエッチングにより、半導体基板１０上に堆積した側壁絶縁膜１３に、導電層１２を露出させる開口１３ａを形成する。
【００６８】
次に、図４（ｈ）に示すように、貫通電極１１に接続する配線１５を形成する。
【００６９】
以上のようにして、導電層１２、側壁絶縁膜１３及び半導体層１４を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００７０】
本実施形態に係る貫通電極の製造方法によれば、第３実施形態と同様の効果を奏することができる。
【００７１】
第３実施形態及び第４実施形態において、半導体基板１０の主面に平行な断面におけるレイアウトが、円状、特に真円状の導電層１２、側壁絶縁膜１３、半導体層１４を備える貫通電極１１を例示したが、これに限定されるものではない。例えば、図８に示すような貫通電極１１ａ〜１１ｆであってもよい。貫通電極１１ａは、導電層１２、側壁絶縁膜１３、半導体層１４を四角形状にした例である。貫通電極１１ｂは、導電層１２を円形状とし、半導体層１４及び側壁絶縁膜１３を四角形状とした例である。貫通電極１１ｃは、導電層１２を円形状にし、半導体層１４及び側壁絶縁膜１３を六角形状にした例である。貫通電極１１ｄは、導電層１２を円形状にし、半導体層１４及び側壁絶縁膜１３を八角形状にした例である。貫通電極１１ｅは、導電層１２、側壁絶縁膜１３、半導体層１４の外形を矩形ではなく曲線で囲まれた図形にした例である。貫通電極１１ｆは、導電層１２を四角形状にし、半導体層１４及び側壁絶縁膜１３を円形状にした例である。
【００７２】
また、第３実施形態及び第４実施形態において、導電層１２、側壁絶縁膜１３、半導体層１４を１つずつ備える貫通電極１１を例示したが、これに限定されるものではない。例えば、図９に示すような貫通電極１１Ａ〜１１Ｂであってもよい。貫通電極１１Ａは、導電層１２の周囲に側壁絶縁膜１３及び半導体層１４を２つずつ交互に同心円状に設けた例である。貫通電極１１Ｂは、２つの導電層１２及び側壁絶縁膜１３及び１つの半導体層１４を同心円状に設けた例である。図９に示すように、貫通電極１１の中心となる導電層１２と半導体基板１０との間の層構成及び順序は変更可能である。
【００７３】
（実施例）
次に、本実施形態の貫通電極の効果について、実施例の結果を参照して説明する。
【００７４】
図１０は、幅１．５μｍ、深さ３０μｍ、アスペクト比２０の開口１０ｂに側壁絶縁膜としてパリレン−ＨＴを埋め込んだ後の半導体基板１０の断面ＳＥＭ像である。図１１は、図１０と同じサイズの開口１０ｂに側壁絶縁膜としてＣＶＤ法により酸化シリコン（ＴＥＯＳ膜）を埋め込んだ後の半導体基板１０の断面ＳＥＭ像である。図１０に示すように、アスペクト比の高い開口１０ｂ内に、ピンホールが無く、均一性の高いパリレン−ＨＴ膜（側壁絶縁膜）が埋め込まれていることがわかる。また、側壁絶縁膜１３として酸化シリコンを用いた場合には、アスペクト比の高い開口１０ｂを埋め込むことはできず、半導体基板１０の上部で左右の酸化シリコン膜が繋がってしまい、内部にボイドができてしまっている。本実施形態に係る方法は、アスペクト比の高い開口１０ｂを形成しているが、側壁絶縁膜１３としてパリレン−ＨＴを用いることにより、側壁絶縁膜１３を低温、例えば室温で形成した場合であっても、ピンホール無く開口１０ｂを埋め込むことができ、高アスペクト比の開口１０ｂの埋め込みにも適用可能である。
【００７５】
図１２は、実施例及び比較例において、１２５℃における導電層１２周囲の熱応力を示す図である。図１２に示す結果は、ＦＥＭ（Finite Element Method）により得られたものである。ＦＥＭは、貫通電極による応力状態及び信頼性を解析する上で一般に使用されている手法である。実施例は、銅からなる導電層１２の周囲に側壁絶縁膜１３として１．５μｍのパリレン−ＨＴ膜を設けた貫通電極である。比較例は、銅からなる導電層１２の周囲に側壁絶縁膜１３として０．２μｍの酸化シリコン膜を設けた貫通電極である。
【００７６】
図１２に示すように、実施例の構造では、比較例の構造に比べて導電層１２周囲の応力を半分程度に減少できている。このように、側壁絶縁膜１３としてパリレン−ＨＴ膜を採用した場合、導電層１２周囲の応力を側壁絶縁膜１３により吸収することができ、貫通電極１１の熱機械的信頼性を向上できる。
【００７７】
図１３は、貫通電極１１における側壁絶縁膜１３のリーク電流及び容量の測定方法を示す図である。図１３に示すように、シリコンからなる半導体基板（Ｓｉ）に複数の貫通電極（ＴＳＶｓ）を形成した。複数の貫通電極を形成したのは、貫通電極一つでは容量及びリーク電流は小さく、測定限界を超えるためである。複数の貫通電極は並列接続されている。複数の貫通電極が形成された半導体基板１０上にパリレン−ＨＴ膜を介して銅層を形成した。また、半導体基板１０の別の領域に２００ｎｍの厚さの白金層（Ｐｔ）を形成した。銅層及び白金層にプローブ（Ｐｒｏｂｅ）を接触させて、プローブ間を流れる電流を測定することにより、貫通電極の容量及びリーク電流を測定した。
【００７８】
図１４は、図１３に示す試験方法により測定された、貫通電極のアレイにおけるパリレン−ＨＴ膜からのリーク電流の測定結果である。リーク電流の測定では、２０×２０の貫通電極のアレイ、すなわち、合計４００個の貫通電極におけるパリレン−ＨＴ膜を介したリーク電流を測定した。図１４に示すように、電圧０〜２５Ｖにおいて、４００個の貫通電極からのリーク電流が計１×１０-12Ａという、極めて小さい値であることが確認された。この結果から、パリレン−ＨＴ膜は優れた絶縁特性を示すことが確認された。
【００７９】
図１５及び図１６は、図１３に示す試験方法により測定された、異なる貫通電極のアレイに適用されたパリレン−ＨＴ膜の容量の測定結果である。容量測定では、５つの貫通電極、６×６（計３６）の貫通電極のアレイ、８×８（計６４）の貫通電極のアレイに適用されたパリレン−ＨＴ膜の容量を測定した。容量の測定では、周波数及び電圧を変えて測定した。図１５は、各周波数に対する容量測定結果を示し、図１６は各電圧に対する容量測定結果を示す。図１６に示すように、パリレン−ＨＴ膜の容量は、電圧依存性を示していないことが確認された。
【００８０】
図１７は、図１３に示す試験方法により測定された、貫通電極の数を変えた場合におけるパリレン−ＨＴ膜の容量を示す。図１７の「Measurement」がパリレン−ＨＴ膜の容量測定値を示し、「Calculation」がパリレン−ＨＴ膜の容量の計算値を示す。また、図１７には、同様の条件で測定された、２００ｎｍ及び１０００ｎｍの厚さの酸化シリコン膜の容量測定値を示している。図１７に示すように、パリレン−ＨＴ膜の容量測定値は、計算値に良く従うことがわかる。また、パリレン−ＨＴ膜の容量は、酸化シリコン膜に比べて極めて低いことがわかる。パリレン−ＨＴ膜と酸化シリコン膜の容量の差は、貫通電極の数が増加すればそれだけ顕著になっている。このことから、貫通電極の絶縁膜としてパリレン−ＨＴ膜を用いることにより、容量結合を低減でき、信号遅延や、消費電力、隣接する配線間でのクロストークを低減することができる。
【００８１】
図１８は、銅層及びパリレン−ＨＴ膜の界面を示す高解像度ＴＥＭ画像を示し、図１８（ａ）は全体画像、（ｂ）は（ａ）の一部の拡大画像、（ｃ）は（ｂ）の一部の拡大画像を示す。図１９は、図１８（ｃ）に示す銅層とパリレン−ＨＴ膜の界面においてＥＥＬＳ測定を行った結果を示す。ＥＥＬＳの測定は、図１８に示す貫通電極を２５０℃で３０分間アニールさせた後に行った。
【００８２】
図１９では、Cuが高い強度で検出された領域が銅層の領域であり、Cが高い強度で検出された領域がパリレン−ＨＴ膜の領域であることを示している。図１９に示すように、パリレン−ＨＴ膜への銅の拡散深さは、10nm以下であることが確認された。この結果、パリレン−ＨＴ膜は、銅のバリア性能を備えており、別個のバリア層を省略することができることが確認された。
【００８３】
図２０は、第３実施形態に対応する実施例における、導電層１２周囲の熱応力（ミーゼス応力）を示す図である。図２０は、図１２と同様にＦＥＭ（Finite Element Method）により得られたものである。図２０に示す実施例は、シリコンからなる半導体基板１０に形成された貫通電極１１であって、直径５μｍの銅からなる導電層１２と、厚さ０．５μｍのシリコンからなる半導体層１４と、１μｍのパリレン−ＨＴ膜からなる側壁絶縁膜１３と、を備える貫通電極である。比較例は、半導体層１４がない点を除いて、実施例と同じ構造の貫通電極である。
【００８４】
図２０において、「Cu/Si interface」は、導電層１２のCuと半導体層１４のSiとの界面を示し、「Insulator / Si interface」は側壁絶縁膜１３と半導体基板１０のSiとの界面を示し、貫通電極１１のエッジに相当する。「Insulator / Si interface」の内側が、貫通電極１１の内部に相当する。
【００８５】
図２０に示すように、実施例の構造では、貫通電極の内部であるＣｕ／Ｓｉ界面に応力が集中するものの、半導体層１３の外側の領域における応力が軽減している。一方、比較例の構造では、貫通電極１１のエッジにおいて応力が集中している。実施例の構造は、貫通電極１１のエッジにおいて３０ＭＰａより低い応力を示しており、これは、比較例の構造に比べて８０％の応力低減に相当する。
【００８６】
このように、第３実施形態に対応する実施例の構造では、熱応力を貫通電極１１の内部に留めることができ、貫通電極１１のエッジ又はその外側の半導体基板領域に作用する熱応力を軽減することができる。これにより、貫通電極１１の周辺に形成されるデバイス特性の変動を抑制することができ、また、デバイス禁止領域を小さくすることができる。この結果、実施例の貫通電極は、高密度の貫通電極のアレイを形成することができる。
【００８７】
上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。本実施形態の効果を説明するために、実施例の貫通電極を用いたが、本実施形態は、実施例の貫通電極を製造するための具体的な条件（材料や膜厚）に限定されるものではない。
【符号の説明】
【００８８】
１ａ〜１ｈ…半導体チップ、２…インターポーザ、３…封止樹脂、４，５…バンプ、１０…半導体基板、１０ａ…スルーホール、１０ｂ…開口、１１…貫通電極、１２…導電層、１３…側壁絶縁膜、１４…半導体層、１５…配線、１６…ハードマスク、２０…配線層、２１…配線、２２…絶縁層、３０…支持基板
【図１】
0006803042.tif 000006
【図２】
0006803042.tif 000007
【図３】
0006803042.tif 000008
【図４】
0006803042.tif 000009
【図５】
0006803042.tif 000010
【図６】
0006803042.tif 000011
【図７】
0006803042.tif 000012
【図８】
0006803042.tif 000013
【図９】
0006803042.tif 000014
【図１０】
0006803042.tif 000015
【図１１】
0006803042.tif 000016
【図１２】
0006803042.tif 000017
【図１３】
0006803042.tif 000018
【図１４】
0006803042.tif 000019
【図１５】
0006803042.tif 000020
【図１６】
0006803042.tif 000021
【図１７】
0006803042.tif 000022
【図１８】
0006803042.tif 000023
【図１９】
0006803042.tif 000024
【図２０】
0006803042.tif 000025