(57)【特許請求の範囲】
【請求項１】
ゲートドライバであって、複数組の駆動ユニットを含み、各組の駆動ユニットは、Ｎ行のシフトレジスタと、Ｎ行のシフトレジスタのそれぞれに対するＮ個の論理回路とを含み、Ｎは２より大きい整数であり、各行のシフトレジスタは、トリガ信号入力端と、クロック信号端と、リセット端と、出力端とを含み、Ｎ個の論理回路のそれぞれは、入力端と、クロック信号端と、出力端とを含み、各行のシフトレジスタの出力端は、当該行に対する論理回路の入力端に接続され、
第ｍ行の論理回路の出力端は、第ｍ行の画素のゲート走査線に接続されると共に、第ｍ＋１行のシフトレジスタのトリガ信号入力端に接続され、ｍの取りうる値の範囲は、［１，Ｍ−１］であり、Ｍは画素の総行数であり、
第ｋ行の論理回路の出力端は、第ｋ−（Ｎ−１）行のシフトレジスタのリセット端に接続され、ｋの取りうる値の範囲は、［Ｎ，Ｍ］であり、かつ、
複数組の駆動ユニットにおけるすべての論理回路のクロック信号端は、一つの論理回路クロック信号を受信するように接続され、前記論理回路クロック信号は、パルス幅が第一パルス幅で、パルス周期が第一パルス周期であり、
各組の駆動ユニットにおいては、Ｎ行のシフトレジスタのクロック信号端のそれぞれは、それぞれが異なる時系列を有するＮ個のシフトレジスタクロック信号の１つを受信するように接続され、前記Ｎ個のシフトレジスタクロック信号は、パルス幅がすべて第二パルス幅で、パルス周期がすべて第二パルス周期であり、かつ、前記第二パルス幅は、前記第一パルス幅の２＊（Ｎ−１）倍であり、前記第二パルス周期は、前記第一パルス周期のＮ倍であり、
前記Ｎ個の論理回路のそれぞれは、入力端により受信されたシフトレジスタ出力信号のそれぞれを論理回路クロック信号と論理積、論理否定、および、論理和の論理演算を行うことによって、１つの出力信号を出力するように配置されており、Ｎ個の論理回路は、異なる時系列のＮ個の出力信号を出力し、前記Ｎ個の出力信号のそれぞれは、パルス幅が前記論理回路クロック信号のパルス幅に等しいＮ−１個のパルスを含み、
第ｍ行の論理回路は、第一薄膜トランジスタと、第二薄膜トランジスタと、前記第一薄膜トランジスタのゲートと前記第二薄膜トランジスタのゲートの間に接続されるインバータとを含み、
第一薄膜トランジスタのドレインは、第二薄膜トランジスタのドレインに接続され、当該論理回路の出力端とし、第一薄膜トランジスタのソースは、論理回路クロック信号の入力端とし、第一薄膜トランジスタのゲートは、第ｍ行のシフトレジスタの出力端に接続される入力端とし、第二薄膜トランジスタのソースは、低レベル信号の入力端とし、
第ｍ行のシフトレジスタは、第三薄膜トランジスタ（Ｍ１）と、第四薄膜トランジスタ（Ｍ２）と、第五薄膜トランジスタ（Ｍ３）と、第六薄膜トランジスタ（Ｍ４）と、第一コンデンサと、第二コンデンサと、電気抵抗とを含み、
第三薄膜トランジスタのゲートとソースは短絡接続され、ｍが１である場合、初期トリガ信号の入力端とし、ｍが１より大きい場合、当該シフトレジスタのトリガ信号入力端として、第ｍ−１行の論理回路の出力端に接続され、
第三薄膜トランジスタは第四薄膜トランジスタに直列接続され、第三薄膜トランジスタと第四薄膜トランジスタの接続点は、第一コンデンサの一端及び第五薄膜トランジスタのゲートに接続され、第五薄膜トランジスタは第六薄膜トランジスタに直列接続され、第五薄膜トランジスタと第六薄膜トランジスタの接続点は、第一コンデンサの他端及び電気抵抗の一端に接続され、当該シフトレジスタの出力端とし、第五薄膜トランジスタのソースはクロック信号の入力端とし、第四薄膜トランジスタのゲートと第六薄膜トランジスタのゲートはいずれも当該シフトレジスタのリセット端とし、電気抵抗の他端は第二コンデンサの一端に接続され、第二コンデンサの他端、第四薄膜トランジスタのドレイン、および第六薄膜トランジスタのドレインはいずれも低レベル信号の入力端とする
ことを特徴とするゲートドライバ。
【請求項２】
各組の駆動ユニットにおいて、
第ｎ＋１のシフトレジスタクロック信号のパルスは、第ｎのシフトレジスタクロック信号のパルスに対して前記第一パルス周期遅くなり、各行の論理回路の出力端は、Ｎ−１個のパルスを含む出力信号を出力し、第ｎ＋１行の論理回路の出力信号のパルスは、第ｎ行の論理回路の出力信号のパルスに対して一つの前記第一パルス周期だけ遅くなり、ｎの取りうる値の範囲は、［１，Ｎ−１］であることを特徴とする請求項１に記載のゲートドライバ。
【請求項３】
各行は、一つのシフトレジスタと、一つの論理回路とを含むことを特徴とする請求項２に記載のゲートドライバ。
【請求項４】
請求項１〜３のうちいずれか１項に記載のゲートドライバを含む表示装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載のゲートドライバを用いるゲート駆動方法であって、
各組の駆動ユニットにおいて、
各行のシフトレジスタのクロック信号端に異なる時系列のシフトレジスタクロック信号が入力され、かつ、
各行の論理回路のクロック信号端に論理回路クロック信号が入力されて、各行の論理回路の入力端で受信したシフトレジスタ出力信号のそれぞれを前記論理回路クロック信号と論理演算を行うことによって、それぞれにＮ−１個のパルスを含む異なる時系列のN個の出力信号が出力され、前記Ｎ−１個のパルスのそれぞれのパルス幅は、前記論路回路クロック信号のパルス幅に等しいことを含むことを特徴とするゲート駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ技術分野に関し、特に、ゲートドライバ、表示装置及びゲート駆動方法に関する。
【背景技術】
【０００２】
図１に示すように、アクティブマトリクス有機発光ダイオードディスプレイ（Active Matrix OLED）において、各行の走査線（scan line）と各列のデータ線（data line）は交差してアクティブマトリクスを構成している。一般的に、順次走査を用いる方法では、各行のゲート・ダイオードを順次にオンにし、データ線の電圧を画素駆動ダイオードに伝送し、電流に変換して有機発光ダイオード（OLED）を駆動して発光表示させる。
【０００３】
走査線の駆動回路は通常シフトレジスタ（shift register）により実現され、シフトレジスタはその類型に応じて、ダイナミックシフトレジスタとスタティックシフトレジスタに分けることができ、通常、ダイナミックシフトレジスタの構造は比較的簡単で、より少ない数の薄膜トランジスタ（TFT）が必要であるが、その消費電力はわりに大きく、しかも動作の周波数の帯域幅に限りがある。そして、スタティックシフトレジスタはより多いＴＦＴ部品が必要であるが、その動作の周波数の帯域幅はわりに大きく、しかも消費電力が低い。表示パネルのサイズが増大することに伴い、行走査駆動回路は通常アモルファスシリコン（a-Si）やポリシリコン（p-Si）によるＴＦＴトランジスタを用いて実現され、パネルの上に直接作製され、こうして周辺駆動回路との間の相互接続を低減させ、サイズとコストを低減させることができる。パネルに基づいて設計された行走査駆動回路は速度に対する要求がそれほど高くないが、コンパクトな構造、小さな占める面積が必要であるため、多くはダイナミックシフトレジスタにより実現される。また伝統的な、Ｐチャネル金属酸化物半導体（Positive channel Metal Oxide Semiconductor，PMOS）とＮ型金属酸化物半導体（N-Mental-Oxide-Semiconductor，NMOS）のトランジスタを用いて設計されたシフトレジスタは、プロセス実現上で比較的複雑で、コストが高く（通常７〜９層のマスクプレートが必要）、しかも過渡電流が比較的大きいため、パネルに基づく設計は、ＮＭＯＳまたはＰＭＯＳのダイナミック回路だけを用いることが多い。シフトレジスタの性能を考慮する時、その動作電圧、消費電力、信頼性及び面積の要素を総合して考慮しなければならない。しかし、表示パネルのサイズが増大することに伴い、消費電力と信頼性はすでに重要な性能パラメーターの指標になっている。通常、材料や膜厚の原因によって、アモルファスシリコンと低温ポリシリコンのプロセスに基づく薄膜トランジスタの閾値電圧Ｖｔｈ（絶対値）はいずれも大きく、シフトレジスタの動作電圧と消費電力はいずれも大きくなるようにさせる。
【０００４】
従来のアレイ基板のゲートドライバ（GOA）は単一パルス波形を発生する論理回路であり、図２に示すように、Ｖｔｈのドリフトによるパネルの表示ムラを防止するために、ＯＬＥＤ画素構造は大体、内部閾値電圧補償機能付きの画素回路である。従来のＧＯＡ回路は、ダブルパルスが入力される際に、図３に示すシミュレーション結果が現れることになる。
【０００５】
図３のシミュレーション結果からみれば、従来のＧＯＡは、ダブルパルス波形が入力されて、ダブルパルス波形を出力することができず、Ｑポイントにおける波形は二番目のパルスが来るときに、引き上げられることができないため、Ｑポイントは正常に動作させず、ＧＯＡ回路は、マルチパルス波形の出力する機能を完成することができない。
【発明の概要】
【０００６】
本発明の実施例は、ゲートドライバがマルチパルス波形を出力する機能を実現できるゲートドライバ、表示装置及びゲート駆動方法を提供する。
【０００７】
本発明の実施例にかかるゲートドライバは、複数組の駆動ユニットを含み、各組の駆動ユニットは、Ｎ行のシフトレジスタと論理回路とを含み、Ｎは１より大きい整数であり、各行のシフトレジスタの出力端は、当該行の論理回路に接続され、
第ｍ行の論理回路の出力端は、第ｍ行の画素のゲート走査線に接続されると共に、第ｍ＋１行のシフトレジスタのトリガ信号入力端に接続され、ｍの取りうる値の範囲は、［１，Ｍ−１］であり、Ｍは画素の総行数であり、
第ｋ行の論理回路の出力端は、第ｋ−（Ｎ−１）行のシフトレジスタのリセット端に接続され、ｋの取りうる値の範囲は、［Ｎ，Ｍ］であり、
複数組の駆動ユニットにおける論理回路のすべては、一つの論理回路クロック信号を共用する。
【０００８】
好ましくは、各組の駆動ユニットにおいて、各行のシフトレジスタは、Ｎ個の異なる時系列のシフトレジスタクロック信号を多重し、各行の論理回路は、異なる時系列の、それぞれに複数のパルスが含まれる出力信号を出力し、前記複数のパルスのそれぞれのパルス幅は、前記論理回路クロック信号のパルス幅に等しい。
従って、当該ゲートドライバにおけるシフトレジスタは複数の異なる時系列のクロック信号を多重して対応する論理回路に出力することによって、対応する論理回路は、異なる時系列のクロック信号を選択出力して、ゲートドライバがマルチパルス波形を出力する機能を実現し、閾値電圧補償機能付きのシフトレジスタのために準備して、表示パネルにマルチライン走査シフトレジスタを可能にして、ガラスパネルにマルチライン走査の技術問題を解決する
【０００９】
好ましくは、第ｍ行の論理回路は、第一薄膜トランジスタと、第二薄膜トランジスタと、前記第一薄膜トランジスタのゲートと前記第二薄膜トランジスタのゲートの間に接続されるインバータとを含み、
第一薄膜トランジスタのドレインは、第二薄膜トランジスタのドレインに接続され、当該論理回路の出力端とし、第一薄膜トランジスタのソースは、論理回路クロック信号の入力端とし、第一薄膜トランジスタのゲートは、第ｍ行のシフトレジスタの出力端に接続される入力端とし、第二薄膜トランジスタのソースは、低レベル信号の入力端とする。
【００１０】
好ましくは、論理回路クロック信号は、パルス幅が第一パルス幅で、パルス周期が第一パルス周期であり、
前記シフトレジスタクロック信号は、パルス幅がすべて第二パルス幅で、パルス周期がすべて第二パルス周期であり、かつ、前記第二パルス幅が前記第一パルス幅より大きく、前記第二パルス周期が前記第一パルス周期より大きい。
【００１１】
好ましくは、前記第二パルス幅は、前記第一パルス幅の２＊（Ｎ−１）倍であり、前記第二パルス周期は、前記第一パルス周期のＮ倍であり、
各組の駆動ユニットにおいて、第ｎ＋１のシフトレジスタクロック信号の時系列は、第ｎのシフトレジスタクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路は、パルス幅が前記第一パルス幅であるＮ−１個のパルスを含む出力信号を出力し、第ｎ＋１行の論理回路の出力信号の時系列は、第ｎ行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、ｎの取りうる値の範囲は、［１，Ｎ−１］である。
【００１２】
好ましくは、各行は、一つのシフトレジスタと、一つの論理回路とを含む。
【００１３】
好ましくは、第ｍ行のシフトレジスタは、第一薄膜トランジスタと、第二薄膜トランジスタと、第三薄膜トランジスタと、第四薄膜トランジスタと、第一コンデンサと、第二コンデンサと、電気抵抗とを含み、
第一薄膜トランジスタのゲートとソースは短絡接続され、ｍが１である場合、初期トリガ信号の入力端とし、ｍが１より大きい場合、当該シフトレジスタのトリガ信号入力端として、第ｍ−１行の論理回路の出力端に接続され、
第一薄膜トランジスタは第二薄膜トランジスタに直列接続され、第一薄膜トランジスタと第二薄膜トランジスタの接続点は、第一コンデンサの一端及び第三薄膜トランジスタのゲートに接続され、第三薄膜トランジスタは第四薄膜トランジスタに直列接続され、第三薄膜トランジスタと第四薄膜トランジスタの接続点は、第一コンデンサの他端及び電気抵抗の一端に接続され、当該シフトレジスタの出力端とし、第三薄膜トランジスタのソースはクロック信号の入力端とし、第二薄膜トランジスタのゲートと第四薄膜トランジスタのゲートはいずれも当該シフトレジスタのリセット端とし、電気抵抗の他端は第二コンデンサの一端に接続され、第二コンデンサの他端、第二薄膜トランジスタのドレイン、および第四薄膜トランジスタのドレインはいずれも低レベル信号の入力端とする。
【００１４】
本発明の実施例にかかる表示装置は、本発明の実施例のいずれか一つに記載のゲートドライバを含む。
【００１５】
本発明の実施例にかかる、上記のいずれか一つに記載のゲートドライバを用いるゲート駆動方法は、各組の駆動ユニットにおいて、各行のシフトレジスタに異なる時系列のシフトレジスタクロック信号が入力され、各行の論理回路に論理回路クロック信号が入力されて、各行の論理回路で受信したシフトレジスタ出力信号のそれぞれを前記論理回路クロック信号と論理演算を行うことによって、それぞれに複数のパルスを含む異なる時系列の出力信号が出力され、前記複数のパルスのそれぞれのパルス幅は、前記論路回路クロック信号のパルス幅に等しいことを含む。
【図面の簡単な説明】
【００１６】
【図１】従来技術におけるアクティブマトリックスの模式図である。
【図２】従来ＧＯＡの回路構造模式図である。
【図３】従来のＧＯＡ回路のダブルパルスが入力されるときの出力信号のシミュレーション結果模式図である。
【図４】本発明の実施例にかかるゲートドライバの回路構造模式図である。
【図５】本発明の実施例にかかる８行毎のシフトレジスタに多重されるクロック信号と、全ての論理回路に共用されるクロック信号、および第１行のシフトレジスタに入力される初期トリガ信号ＳＴＶとの間の時系列関係模式図である。
【図６】本発明の実施例にかかるシフトレジスタの回路構造模式図である。
【図７】本発明の実施例にかかる論理回路の回路構造模式図である。
【図８】本発明の実施例にかかる図７に示す論理回路の等価回路構造模式図である。
【図９】本発明の実施例にかかるゲートドライバのシミュレーション結果模式図である。
【図１０】本発明の実施例にかかるゲートドライバを用いるゲート駆動方法のフローチャートである。
【発明を実施するための形態】
【００１７】
本発明の実施例はゲートドライバ、表示装置及びゲート駆動方法を提供しており、ゲートドライバがマルチパルス波形を出力する機能を実現するために用いられる。
【００１８】
本発明の実施例にかかるゲートドライバにおいて、シフトレジスタは、Ｎ（Ｎは１より大きい整数）行毎に１組のクロック信号を共用し、各シフトレジスタの出力信号は、対応する論理回路に入力され、シフトレジスタの出力信号は論理回路の処理を経て、クロック信号を選択出力し、結果としては、マルチパルスのシフト信号は出力され、各行の画素のゲート走査線のＧａｔｅ端に伝送され、マルチライン走査を実現する。これによって、ゲートドライバがマルチパルス波形を出力する機能を実現し、閾値電圧補償機能付きのシフトレジスタのために準備して、表示パネルにマルチライン走査シフトレジスタを可能にして、ガラスパネルにマルチライン走査の技術問題を解決する。
【００１９】
以下に、本発明の実施例においてＮが８である場合を例にして説明するが、Ｎは他の値を取ってもよく、例えば、９であってもよく、Ｎの具体的な値は、一行の画素を走査するために必要な時間によるものである。
【００２０】
薄膜トランジスタ（TFT）の閾値電圧（Vth）のドリフトによってＯＬＥＤ表示がムラを生じることになるため、このようなムラを解消するために、多数のＯＬＥＤ画素回路構造は、内部閾値電圧補償の作用を有し、動作過程は一般的に、プリチャージ、補償、データ書き込み、および発光段階を含むようになり、従来の液晶ディスプレイゲート駆動（LCD GATE Driving）走査波形とは異なり、ＯＬＥＤゲートドライバ（GATE Driver）はより複雑であり、本発明の実施例にかかるＧＯＡは、マルチパルス波形を出力する機能を有し、あらかじめ閾値電圧補償機能付きの波形を有する画素回路のために準備することができる。
【００２１】
図４を参照して、本発明の実施例にかかるゲートドライバは、複数組の駆動ユニットを含み、各組の駆動ユニットは、Ｎ行のシフトレジスタと論理回路を含み、本実施例において、各行には一つのシフトレジスタと一つの論理回路を含み、１行の画素に対応し、Ｎは、１より大きい整数であり、本実施例において、Ｎ＝８であり、各行にシフトレジスタの出力端は当該行の論理回路に接続される。図４において、ＯＮ１は第１行のシフトレジスタの出力端を示し、ＯＮ２は第２行のシフトレジスタの出力端を示し、ＯＮ３は第３行のシフトレジスタの出力端を示し、これによって類推して、ＯＮ１６は第１６行のシフトレジスタの出力端を示す。
第ｍ行の論理回路の出力端は第ｍ行の画素のゲート走査線に接続され、第ｍ行の画素のためにゲート駆動信号を提供する。第ｍ行の論理回路の出力端はさらに第ｍ＋１行のシフトレジスタの入力端ＩＮに接続され、ｍの取り得る値の範囲は［１，Ｍ−１］であり、Ｍは画像の総行数である。すなわち、図４に示すように、第１行の論理回路の出力端は第２行のシフトレジスタの入力端ＩＮに接続され、第２行の論理回路の出力端は第３行のシフトレジスタの入力端ＩＮに接続され、第３行の論理回路の出力端は第４行のシフトレジスタの入力端ＩＮに接続され、これによって類推して、第１５行の論理回路の出力端は第１６行のシフトレジスタの入力端ＩＮに接続される。
【００２２】
図４において、Ｏｕｔｐｕｔ１は第１行の論理回路の出力端を示し、Ｏｕｔｐｕｔ２は第２行の論理回路の出力端を示し、Ｏｕｔｐｕｔ３は第３行の論理回路の出力端を示し、これによって類推して、Ｏｕｔｐｕｔ１６は第１６行の論理回路の出力端を示す。シフトレジスタ１は第１行のシフトレジスタを示し、シフトレジスタ２は第２行のシフトレジスタを示し、シフトレジスタ３は第３行のシフトレジスタを示し、これによって類推して、シフトレジスタ１６は第１６行のシフトレジスタを示す。論理回路１は第１行の論理回路を示し、論理回路２は第２行の論理回路を示し、論理回路３は第３行の論理回路を示し、これによって類推して、論理回路１６は第１６行の論理回路を示す。
【００２３】
第ｋ行の論理回路の出力端は第ｋ−（Ｎ−１）行のシフトレジスタのリセット端（reset）に接続され、ｋの取り得る値の範囲は［Ｎ，Ｍ］である。本実施例において、ｋは８から値を取り、即ち、第８行の論理回路の出力端は第１行のシフトレジスタのリセット端に接続され、第９行の論理回路の出力端は第２行のシフトレジスタのリセット端に接続され、第１０行の論理回路の出力端は第３行のシフトレジスタのリセット端に接続され、これによって類推する。
【００２４】
全ての論理回路は、パルス幅が第一パルス幅で、パルス周期が第一パルス周期であるクロック信号（図４において、以下にすべてがＣＬＫで示す）を共用する。
各組の駆動ユニット（即ち８行毎に）において、各行のシフトレジスタは、Ｎ個の異なる時系列のクロック信号を多重し、各クロック信号は、パルス幅が第二パルス幅で、パルス周期が第二パルス周期であり、前記第二パルス幅は前記第一パルス幅の２＊（Ｎ−１）倍であり、前記第二パルス周期は前記第一パルス周期のＮ倍である。第ｎ行のシフトレジストは、第ｎのクロック信号が入力され、第ｎ＋１のクロック信号の時系列は、第ｎのクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路出力は、パルス幅が前記第一パルス幅のＮ−１個のパルスの信号を含み、第ｎ＋１行の論理回路の出力信号の時系列は、第ｎ行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、ｎの取りうる値の範囲は［１，Ｎ−１］である。
【００２５】
本実施例において、Ｎ＝８であり、図４に示すように、８行毎のシフトレジストに多重される８つの異なる時系列のクロック信号は、それぞれＣＬＫ１、ＣＬＫ２、…、ＣＬＫ８である。各組の駆動ユニットにおいて、第１行のシフトレジストにＣＬＫ１信号が入力され、第２行のシフトレジスタにＣＬＫ２信号が入力され、これによって類推して、第８行のシフトレジスタにＣＬＫ８信号が入力される。
【００２６】
８行毎のシフトレジストに多重される８つの異なる時系列のクロック信号ＣＬＫ１、ＣＬＫ２、…、ＣＬＫ８と、すべての論理回路に共用されるクロック信号ＣＬＫ、および第１行のシフトレジスタに入力される初期トリガ信号ＳＴＶとの間の時系列関係は、図５に示す通りである。
【００２７】
図６を参照して、第ｍ行のシフトレジスタは、第一薄膜トランジスタＭ１と、第二薄膜トランジスタＭ２と、第三薄膜トランジスタＭ３と、第四薄膜トランジスタＭ４と、第一コンデンサＣ１と、第二コンデンサＣ２と、電気抵抗Ｒ１とを含む。
第一薄膜トランジスタＭ１のゲートとソースは短絡され、ｍが１であるときに、初期トリガ信号ＳＴＶの入力端として、ｍが１より大きいときに、このシフトレジスタのトリガ信号入力端として、第ｍ−１行の論理回路の出力端Ｏｕｔｐｕｔ（ｍ−１）に接続される。
第一薄膜トランジスタＭ１と第二薄膜トランジスタＭ２とは直列に接続され、第一薄膜トランジスタＭ１と第二薄膜トランジスタＭ２の接続点は、第一コンデンサＣ１の一端および第三薄膜トランジスタＭ３のゲートに接続され、第三薄膜トランジスタＭ３と第四薄膜トランジスタＭ４とは直列に接続され、第三薄膜トランジスタＭ３と第四薄膜トランジスタＭ４の接続点は、第一コンデンサＣ１の他端および電気抵抗Ｒ１の一端に接続され、このシフトレジスタの出力端ＯＮ（ｍ）とし、第三薄膜トランジスタＭ３のソースはクロック信号ＣＬＫ（ｎ）の入力端とし、第二薄膜トランジスタＭ２のゲートと第四薄膜トランジスタＭ４のゲートは、いずれもこのシフトレジスタのリセット端ｒｅｓｅｔとし、電気抵抗Ｒ１の他端は第二コンデンサＣ２の一端に接続され、第二コンデンサＣ２の他端、第二薄膜トランジスタＭ２のドレインおよび第四薄膜トランジスタＭ４のドレインは、いずれも低レベル信号ＶＳＳの入力端とする。本発明は、ＧＯＡの具体的な回路が限定されるものではない。
【００２８】
図７を参照して、第ｍ行における論理回路は、第一薄膜トランジスタＴ１と、第二薄膜トランジスタＴ２と、前記第一薄膜トランジスタＴ１のゲートと前記第二薄膜トランジスタＴ２のゲートの間に接続されるインバータＰ１とを含む。
その中で、第一薄膜トランジスタＴ１のドレインと第二薄膜トランジスタＴ２のドレインとは接続され、この論理回路の出力端Ｏｕｔｐｕｔ（ｍ）とする。第一薄膜トランジスタＴ１のソースは、論理回路に共用されるクロック信号ＣＬＫの入力端とする。第一薄膜トランジスタＴ１のゲートは、第ｍ行におけるシフトレジスタの出力端ＯＮ（ｍ）に接続される入力端とする。第二薄膜トランジスタＴ２のソースは、低レベル信号ＶＳＳの入力端とする。
【００２９】
図８は、図７に示す論理回路の等価回路を示しており、ただし、ＯＰ（ｍ）はＯＮ（ｍ）出力信号の反転信号を示す。即ち、本実施例にかかる論理回路は、一つのインバータ、二つのＡＮＤゲート、および一つのＯＲゲートから構成されることに相当する。
【００３０】
図９を参照して、本実施例において、シフトレジスタのためのクロック信号は８つの異なる時系列のクロック信号ＣＬＫ１、ＣＬＫ２、…、ＣＬＫ８を含み、シフトレジスタは、この８つの異なる時系列のクロック信号を多重して、一つのクロック信号を生成し、この一つのクロック信号の広いパルス幅は、論理回路において薄膜トランジスタＴ１のソースに入力されたクロック信号ＣＬＫの狭いパルス幅の１４倍であり、即ち、シフトレジスタのクロック信号の一つパルスは、論理回路のクロック信号の７つパルスに対応し、この二つのクロック信号は論理積、論理否定、論理和の演算を介して、７つパルスを有するマルチパルス出力Ｏｕｔｐｕｔｎを選択する。
【００３１】
図９に示すシミュレーション結果から分かるように、シフトレジスタは、クロック信号ＣＬＫ１、ＣＬＫ２、…、ＣＬＫ８を多重した後、ＯＮ１〜ＯＮ８出力信号の波形を生じており、本シミュレーションにおいて、ＯＮ出力信号のパルス幅は、選択されたクロック信号ＣＬＫの狭いパルス幅の１４倍であり、ＯＮは論理否定演算を経て、図７における薄膜トランジスタＴ２に入力されて論理和回路として予備し、ＯＮ出力信号とクロック信号ＣＬＫは論理積演算によって選択され、さらに論理和演算によって、最終にＣＬＫ信号を、７つのパルスを有する出力Ｏｕｔｐｕｔｎに処理し、それによってゲートドライバがマルチパルス波形を出力する機能を実現し、閾値電圧補償機能付きのシフトレジスタのために準備して、表示パネルにマルチライン走査シフトレジスタを可能にして、ガラスパネルにマルチライン走査の技術問題を解決する。
【００３２】
本発明の実施例にかかる表示装置は、上記本発明の実施例に記載されたゲートドライバ（ＧＯＡ）を含み、この表示装置は、例えば、ＯＬＥＤディスプレイであってもよい。
【００３３】
図１０を参照して、本発明の実施例にかかる、前記ゲートドライバを用いるゲート駆動方法は、各組の駆動ユニットにおいて、操作１００１で、各行のシフトレジスタに異なる時系列のシフトレジスタクロック信号が入力され、操作１００２で、各行の論理回路に論理回路クロック信号が入力されて、各行の論理回路で受信したシフトレジスタ出力信号のそれぞれと論理回路クロック信号に対して論理演算を行うことによって、異なる時系列の、それぞれに複数のパルスを含む信号が出力され、複数のパルスのそれぞれのパルス幅が論理回路クロック信号のパルス幅に等しいことを含む。
【００３４】
好ましくは、論理回路クロック信号は、パルス幅が第一パルス幅で、パルス周期が第一パルス周期である。
各組の駆動ユニットにおいて、シフトレジスタクロック信号のそれぞれは、パルス幅が第二パルス幅で、パルス周期が第二パルス周期であり、前記第二パルス幅は前記第一パルス幅より大きく、前記第二パルス周期は前記第一パルス周期より大きい。
【００３５】
好ましくは、前記第二パルス幅は、前記第一パルス幅の２＊（Ｎ−１）倍であり、前記第二パルス周期は、前記第一パルス周期のＮ倍である。
各組の駆動ユニットにおいて、第ｎ＋１のシフトレジスタクロック信号の時系列は、第ｎのシフトレジスタクロック信号より一つの前記第一パルス周期だけ遅くなり、各行の論理回路は、パルス幅が前記第一パルス幅であるＮ−１個のパルスを含む出力信号を出力し、第ｎ＋１行の論理回路の出力信号の時系列は、第ｎ行の論理回路の出力信号より一つの前記第一パルス周期だけ遅くなり、その中でｎの取り得る値の範囲は［１，Ｎ−１］である。
【００３６】
言うまでもなく、当業者は、本発明の精神や範囲を脱出しない限り、本発明について様々な変更や変形が可能である。このように、本発明のこれらの改修や変形は、本発明の請求の範囲及びその均等な技術範囲に属すると、これらの改修や変形も本発明の範囲内であることが意図される。
【図１】
0006755250.tif 000002
【図２】
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【図３】
0006755250.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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