(57)【特許請求の範囲】
【請求項１】
エミッタにて接地されたスイッチング素子のゲートと接続したゲート出力端子と、
前記スイッチング素子のゲート電圧を制御するパルスを出力するパルス発生装置と、
前記パルス発生装置の出力端子と前記ゲート出力端子との間に接続した第１抵抗器と、
前記パルス発生装置の出力端子と前記ゲート出力端子との間において、前記第１抵抗器と並列に接続した第２抵抗器と、
前記第１抵抗器と前記第２抵抗器との一方を前記パルス発生装置の出力端子と接続する切替スイッチと、
入力端子に供給された信号と参照電圧とを比較して前記切替スイッチを切替える信号を出力するコンパレータと、
一端が前記スイッチング素子の前記エミッタと接続し、他端がダイオードと分圧抵抗器とを介して前記コンパレータの入力端子と接続したインダクタンスと、を備え、
前記ダイオードは、前記インダクタンスの前記他端と接続されたアノードと、前記分圧抵抗器を介して前記コンパレータの入力端子と接続したカソードと、を備えるゲート駆動回路。
【請求項２】
前記インダクタンスの前記他端と前記ゲート出力端子との間に接続した第２ダイオードと、
前記ダイオードのカソードと前記ゲート出力端子との間において、前記ダイオードと直列に接続した第５抵抗器と、
を更に備えた請求項１記載のゲート駆動回路。
【請求項３】
前記ゲート出力端子と前記スイッチング素子のコレクタとの間に接続し、前記スイッチング素子のコレクタ‐エミッタ間電圧が所定の閾値を超えたときに、カソードからアノードへ向かう方向に電流を流す定電圧ダイオードと、
前記定電圧ダイオードのアノードと前記ゲート出力端子との間において、前記定電圧ダイオードと直列に接続した第６抵抗器と、を更に備えた請求項１記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路に関する。
【背景技術】
【０００２】
電力用スイッチング素子を応用した電力変換装置は、スイッチング素子の大容量化、高速化に伴い、その応用分野を広げている。近年、応用分野が広がっている電力用スイッチング素子は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのトランジスタである。
【０００３】
ＩＧＢＴやＭＯＳＦＥＴは、ノンラッチ型のスイッチング素子である。ノンラッチ型のスイッチング素子は、サイリスタ等のラッチ型スイッチング素子に比べて、ゲート駆動による高い制御性が利点である。ノンラッチ型のスイッチング素子は、ターンオン時およびターンオフ時のスイッチング過渡期において、ゲート電圧を制御することによりサージ電圧やサージ電流を抑制したり、スイッチング過渡期の電流や電圧の傾きを制御したりすることができる。
【０００４】
従来、スイッチング素子を低速にターンオフさせてサージ電圧を抑制する方法が提案されている。しかしながら、スイッチング素子がターンオフを開始するタイミングから低速に動作させるとターンオフ時のエネルギー損失が増加し、電力変換効率が低下する原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−５６９７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は上記事情を鑑みて成されたものであって、スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制するゲート駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態によるゲート駆動回路は、エミッタにて接地されたスイッチング素子のゲートと接続したゲート出力端子と、前記スイッチング素子のゲート電圧を制御するパルスを出力するパルス発生装置と、前記パルス発生装置の出力端子と前記ゲート出力端子との間に接続した第１抵抗器と、前記パルス発生装置の出力端子と前記ゲート出力端子との間において、前記第１抵抗器と並列に接続した第２抵抗器と、前記第１抵抗器と前記第２抵抗器との一方を前記パルス発生装置の出力端子と接続する切替スイッチと、入力端子に供給された信号と参照電圧とを比較して前記切替スイッチを切替える信号を出力するコンパレータと、一端が前記スイッチング素子の前記エミッタと接続し、他端がダイオードと分圧抵抗器とを介して前記コンパレータの入力端子と接続したインダクタンスと、を備え、前記ダイオードは、前記インダクタンスの前記他端と接続されたアノードと、前記分圧抵抗器を介して前記コンパレータの入力端子と接続したカソードと、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態のゲート駆動回路の一構成例を概略的に示す図である。
【図２】図２は、第１実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。
【図３】図３は、第２実施形態のゲート駆動回路の一構成例を概略的に示す図である。
【図４】図４は、第２実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。
【図５】図５は、第３実施形態のゲート駆動回路の一構成例を概略的に示す図である。
【図６】図６は、第３実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、第１実施形態のゲート駆動回路について、図面を参照して説明する。
図１は、第１実施形態のゲート駆動回路の一構成例を概略的に示す図である。
本実施形態のゲート駆動回路１Ａは、電力用スイッチング素子としてのＩＧＢＴ３のエミッタ電位を基準電位とした電源４から出力される電源電圧を用いて、ＩＧＢＴ３のゲート電圧を制御する回路である。
【００１０】
ＩＧＢＴ３は還流ダイオード２と並列に接続している。還流ダイオード２は、ＩＧＢＴ３のエミッタからコレクタに向かう方向を順方向として接続している。ＩＧＢＴ３が電力変換装置に搭載される場合には、一対のＩＧＢＴ３が直列に接続されて各相アームを構成する。
【００１１】
ゲート駆動回路１Ａは、ゲート出力端子ＧＴと、ゲート電源４と、パルス発生装置５と、第１抵抗器６と、第２抵抗器７と、インダクタンス８と、ダイオード９と、第３抵抗器１０と、第４抵抗器１１と、コンパレータ１２と、参照電圧入力電源１３と、切替スイッチ１４と、を備えている。
【００１２】
ゲート電源４は、ＩＧＢＴ３のエミッタ電位を基準電位とした電源である。
パルス発生装置５は、ゲート電源４から供給される電源電圧を用いて、パルスを生成して切替スイッチ１４へ出力する。パルス発生装置５がパルスを生成するタイミングは、例えば図示しない上位制御装置により制御される。
第１抵抗器６と第２抵抗器７とは、ＩＧＢＴ３のゲートとパルス発生装置の出力端子との間に並列に接続している。第１抵抗器６の抵抗値は第２抵抗器７の抵抗値よりも小さい。
【００１３】
インダクタンス８とＩＧＢＴ３とは直列に接続している。インダクタンス８の一端はＩＧＢＴ３のエミッタに接続し、ＩＧＢＴ３に電流が流れると、電流の時間変化とインダクタンス８の大きさＬに応じた電圧がインダクタンス８の両端に生じる。
ダイオード９は、アノード端子がインダクタンス８の他端に接続し、カソード端子が第３抵抗器１０を介してコンパレータ１２の入力端子と接続している。すなわち、ダイオード９は、ＩＧＢＴ３のエミッタ側からコンパレータ１２へ向かう方向に電流を流すように接続し、コンパレータ１２を保護している。
【００１４】
第３抵抗器１０とコンパレータ１２の負側の入力端子との間は、第４抵抗器１１を介して接地されている。したがって、ダイオード９のカソード端子における電圧は、第３抵抗器１０の抵抗値と第４抵抗器１１の抵抗値との比により分圧されて、コンパレータ１２の負側の入力端子へ印加される。第３抵抗器１０と第４抵抗器１１とは、インダクタンス８から印加される電圧を分圧する分圧抵抗器である。
【００１５】
コンパレータ１２の正側の入力端子には、参照電圧入力電源１３から参照電圧Ｖｒｅｆが印加される。コンパレータ１２は、負側の入力端子に印加されたインダクタンス８の電圧に基づく値と、参照電圧Ｖｒｅｆの値とを比較し、インダクタンス８の電圧に基づく値が参照電圧Ｖｒｅｆの値以上となったときにハイレベルの値を出力する。
【００１６】
切替スイッチ１４は、コンパレータ１２から出力される信号の値により、パルス発生装置５から出力されるパルスがＩＧＢＴ３のゲートに印加される経路を切替える。切替スイッチ１４は、第１抵抗器６と第２抵抗器７との一方をパルス発生装置５の出力端子と接続する。例えば、切替スイッチ１４は、コンパレータ１２から出力された信号の値がローレベルのときに、第１抵抗器６を介してパルス発生装置５の出力端子とゲート出力端子ＧＴとを接続し、コンパレータ１２から出力された信号の値がハイレベルのときに、第２抵抗器７を介してパルス発生装置５の出力端子とゲート出力端子ＧＴとを接続する。ゲート出力端子ＧＴは、ＩＧＢＴ３のゲートと電気的に接続している。
【００１７】
図２は、第１実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。
図２において、ＩＧＢＴ３のゲート‐エミッタ間電圧をＶｇｅ、ＩＧＢＴ３のコレクタ‐エミッタ間電圧をＶｃｅ、ＩＧＢＴ３のコレクタ電流をＩｃ、コレクタ電流Ｉｃの時間変化率をｄＩｃ/ｄｔ、ＩＧＢＴ３のゲート抵抗に流れる電流をＩｇとする。また、ＩＧＢＴ３をオフする際のエネルギー損失（ターンオフ損失）の瞬時値は、コレクタ電流Ｉｃとコレクタ‐エミッタ間電圧Ｖｃｅとの積（＝Ｉｃ＊Ｖｃｅ）となる。なお、電流Ｉｇは、ＩＧＢＴ３へ流れる方向を正とし、第１抵抗器６に流れる電流と第２抵抗器７に流れる電流との和である。
【００１８】
ＩＧＢＴ３がオンしている状態では、ＩＧＢＴ３のゲート‐エミッタ間電圧Ｖｇｅはハイレベルであって、コレクタ電流Ｉｃの時間変化率ｄＩｃ／ｄｔは略ゼロである。したがって、コンパレータ１２に入力される電圧は参照電圧Ｖｒｅｆよりも低く、コンパレータ１２の出力はローレベルである。このとき、切替スイッチ１４は、第１抵抗器６を介してパルス発生装置５の出力端子とＩＧＢＴ３のゲートとを接続している。したがって、ＩＧＢＴ３のゲート抵抗は小さくなっている。
【００１９】
パルス生成装置５から出力される信号が立下りＩＧＢＴ３がオンからオフとなる動作が開始すると、第１抵抗器６を介してＩＧＢＴ３のゲートに流れる電流Ｉｇが小さくなり、ＩＧＢＴ３のゲート-エミッタ間電圧Ｖｇｅが低下し始める。
【００２０】
ゲート-エミッタ間電圧Ｖｇｅが所定の閾値未満となると、ＩＧＢＴ３のコレクタ-エミッタ間電圧Ｖｃｅが上昇し始め、コレクタ-エミッタ間電圧Ｖｃｅが大きくなるに従って、コレクタ電流Ｉｃが徐々に小さくなる。
【００２１】
コレクタ電流Ｉｃの時間変化率ｄＩｃ／ｄｔが生じると、インダクタンス８の両端に時間変化率ｄＩｃ／ｄｔに比例する大きさの電圧が生じ、インダクタンス８の両端に生じた電圧が分圧されてコンパレータ１２に入力される。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となると、コンパレータ１２の出力がハイレベルとなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となった時を時刻ｔ１とする。
【００２２】
コンパレータ１２の出力がハイレベルとなると、切替スイッチ１４が切り替わり、第２抵抗器７を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が大きくなり、ＩＧＢＴ３のスイッチング速度が遅くなり、コレクタ‐エミッタ間電圧Ｖｃｅのサージ電圧を抑制することができる。
【００２３】
第２抵抗器７を介してＩＧＢＴ２のゲートに流れる電流Ｉｇが上昇し始めると、ＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅが小さくなり、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔが小さくなる。
【００２４】
コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔがゼロに近付くと、インダクタンス８の両端に生じた電圧が小さくなり、コンパレータ１２に入力が小さくなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ未満となると、コンパレータ１２の出力がローレベルとなる。
【００２５】
コンパレータ１２の出力がローレベルとなると、切替スイッチ１４が切り替わり、第１抵抗器６を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が小さくなり、ＩＧＢＴ３のスイッチング速度が速くなる。
【００２６】
図２には比較例のゲート駆動回路の動作の一例も記載している。比較例のゲート駆動回路は、ゲート抵抗を切替えないでＩＧＢＴ３をオフする回路である。
本実施形態のゲート駆動回路では、時刻ｔ１まではＩＧＢＴ３のゲート抵抗が小さいため、比較例よりもＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅの立ち上がりが急峻になる。本実施形態のゲート駆動回路では、時刻ｔ１で、ＩＧＢＴ３のゲート抵抗を大きいものに切り替えることにより、スイッチング速度を遅くしてサージ電圧が生じることを抑制している。
【００２７】
更に、本実施形態のゲート駆動回路では、時刻ｔ２でＩＧＢＴ３のゲート抵抗を小さくしてＩＧＢＴ３のスイッチング速度を速くしている。これにより、ＩＧＢＴ３のターンオフ損失（Ｉｃ＊Ｖｃｅ）を、比較例のゲート駆動回路よりも低減することができる。
【００２８】
上記のように、本実施形態のゲート駆動回路では、ＩＧＢＴ３のコレクタ電流Ｉｃの変化率（ｄＩｃ／ｄｔ）を検出し、ＩＧＢＴ３のゲート抵抗を切り替えることによってサージ電圧を抑制するとともに、ターンオフ損失を低減することができる。すなわち、本実施形態によれば、スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制するゲート駆動回路を提供することができる。
【００２９】
次に、第２実施形態のゲート駆動回路について、図面を参照して詳細に説明する。なお、以下の説明において、上述の第１実施形態のゲート駆動回路と同様の構成については、同一の符号を付して説明を省略する。
【００３０】
図３は、第２実施形態のゲート駆動回路の一構成例を概略的に示す図である。
本実施形態のゲート駆動回路１Ｂは、第５抵抗器２１と、第２ダイオード２２と、を更に備えている。上記の構成以外は、上述の第１実施形態のゲート駆動回路１Ａと同様の構成である。
【００３１】
第２ダイオード２２は、アノード端子がインダクタンス８の他端とダイオード９のアノード端子との間に接続し、カソード端子が第５抵抗器２１を介してＩＧＢＴ５のゲートと接続している。第２ダイオード２２は、ＩＧＢＴ３側からコンパレータ１２へ向かう方向に流れる電流を遮断し、コンパレータ１２を保護している。
【００３２】
図４は、第２実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。なお、図４において、第５抵抗器２１を介してＩＧＢＴ３のゲートに印加される電圧をＶＲｄとし、電圧ＶＲｄはＩＧＢＴ３のゲートへ電流を流す方向を正とする。また、電流ＩｇはＩＧＢＴ３のゲートに流れる電流であり、第１抵抗器６を介して流れる電流と、第２抵抗器７を介して流れる電流と、第５抵抗器２１を介して流れる電流との和である。
【００３３】
本実施形態のゲート駆動回路１Ｂでは、ＩＧＢＴ３がオンからオフとなる動作が開始すると、第１抵抗器６を介してＩＧＢＴ３のゲートに流れる電流Ｉｇが小さくなり、ＩＧＢＴ３のゲート-エミッタ間電圧Ｖｇｅが低下し始める。ゲート-エミッタ間電圧Ｖｇｅが所定の閾値未満となると、ＩＧＢＴ３のコレクタ-エミッタ間電圧Ｖｃｅが上昇し始め、コレクタ-エミッタ間電圧Ｖｃｅが大きくなるに従って、コレクタ電流Ｉｃが徐々に小さくなる。
【００３４】
コレクタ電流Ｉｃの時間変化率ｄＩｃ／ｄｔが生じると、インダクタンス８の両端に時間変化率ｄＩｃ／ｄｔに比例する大きさの電圧が生じる。インダクタンス８の両端に生じた電圧は、第３抵抗器１０および第４抵抗器１１により分圧されてコンパレータ１２に入力されるとともに、第２ダイオード２２および第５抵抗器２１を介してＩＧＢＴ３のゲートに電圧ＶＲｄとして印加される。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となると、コンパレータ１２の出力がハイレベルとなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となったときを時刻ｔ１とする。
【００３５】
第５抵抗器２１を介してＩＧＢＴ３のゲートに電圧が印加されると、ＩＧＢＴ３のゲート‐エミッタ間電圧Ｖｇｅが上昇する。すなわち、ＩＧＢＴ３をオンする方向に電圧が印加されることとなり、ＩＧＢＴ３のターンオフのスイッチング速度を低下して、サージ電圧が抑制される。
【００３６】
また、上述の第１実施形態と同様に、コンパレータ１２の出力がハイレベルとなると、切替スイッチ１４が切り替わり、第２抵抗器７を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が大きくなり、ＩＧＢＴ３のスイッチング速度が遅くなり、コレクタ‐エミッタ間電圧Ｖｃｅのサージ電圧を抑制することができる。
【００３７】
第２抵抗器７を介してＩＧＢＴ２のゲートに流れる電流Ｉｇが上昇し始めると、ＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅが小さくなり、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔが小さくなる。
【００３８】
コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔがゼロに近付くと、インダクタンス８の両端に生じた電圧が小さくなり、コンパレータ１２に入力が小さくなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ未満となると、コンパレータ１２の出力がローレベルとなる。
【００３９】
コンパレータ１２の出力がローレベルとなると、切替スイッチ１４が切り替わり、第１抵抗器６を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が小さくなり、ＩＧＢＴ３のスイッチング速度が速くなる。
【００４０】
また、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔがゼロに近付くと、第５抵抗器２１を介してＩＧＢＴ３のゲートに印加される電圧ＶＲｄも小さくなる。したがって、ＩＧＢＴ３をオンする方向に印加される電圧が小さくなり、ＩＧＢＴ３をターンオフするスイッチング速度が速くなる。
【００４１】
上記のように、本実施形態のゲート駆動回路によれば、第１実施形態と同様の効果を得ることができ、更に、ＩＧＢＴ３のコレクタ電流Ｉｃの変化率（ｄＩｃ／ｄｔ）に比例する電圧をＩＧＢＴ３のゲートに印加することによりＩＧＢＴ３がターンオフする際のスイッチング速度を遅くしてサージ電圧を抑制し、かつ、ターンオフ損失を低減することができる。すなわち、本実施形態によれば、スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制するゲート駆動回路を提供することができる。
【００４２】
次に、第３実施形態のゲート駆動回路について図面を参照して詳細に説明する。
図５は、第３実施形態のゲート駆動回路の一構成例を概略的に示す図である。
本実施形態のゲート駆動回路１Ｃは、定電圧ダイオード３１と、第６抵抗器３２と、を更に備えている。上記の構成以外は、上述の第１実施形態のゲート駆動回路１Ａと同様の構成である。
【００４３】
定電圧ダイオード３１は、ＩＧＢＴ３のゲートとコレクタとの間に接続している。定電圧ダイオード３１は、ＩＧＢＴ３のゲートからコレクタに向かう方向を順方向とする方向に接続し、定電圧ダイオード３１のアノードは、第６抵抗器３２を介してＩＧＢＴ３のゲートと接続している。
【００４４】
定電圧ダイオード３１は、カソードにブレークダウン電圧を超える電圧が印加されるときにアバランシェを開始し電流を流す。つまり、ＩＧＢＴ３のコレクタ−エミッタ間電圧がブレークダウン電圧を超えると、ＩＧＢＴ３のコレクタからゲートに向かう方向（カソードからアノードに向かう方向）にアバランシェ電流を流す。なお、第６抵抗器３２は、定電圧ダイオード３１を介してＩＧＢＴ３のゲートへ流れる電流を抑制するために設けられている。
【００４５】
図６は、第３実施形態のゲート駆動回路がターンオフするときの動作の一例を説明するための図である。
なお、図６において、定電圧ダイオード３１および第６抵抗器３２を介してＩＧＢＴ３のゲートに印加される電圧をＶＲｚｄとし、電圧ＶＲｚｄは、ＩＧＢＴ３のゲートへ電流を流す方向を正とする。また、電流ＩｇはＩＧＢＴ３のゲートに流れる電流であり、第１抵抗器６を介して流れる電流と、第２抵抗器７を介して流れる電流と、定電圧ダイオード３１および第６抵抗器３２を介して流れるアバランシェ電流との和である。
【００４６】
本実施形態のゲート駆動回路１Ｃでは、ＩＧＢＴ３がオンからオフとなる動作が開始すると、第１抵抗器６を介してＩＧＢＴ３のゲートに流れる電流Ｉｇが小さくなり、ＩＧＢＴ３のゲート-エミッタ間電圧Ｖｇｅが低下し始める。ゲート-エミッタ間電圧Ｖｇｅが所定の閾値未満となると、ＩＧＢＴ３のコレクタ-エミッタ間電圧Ｖｃｅが上昇し始め、コレクタ-エミッタ間電圧Ｖｃｅが大きくなるに従って、コレクタ電流Ｉｃが徐々に小さくなる。
【００４７】
コレクタ電流Ｉｃの時間変化率ｄＩｃ／ｄｔが生じると、インダクタンス８の両端に時間変化率ｄＩｃ／ｄｔに比例する大きさの電圧が生じる。インダクタンス８の両端に生じた電圧は、第３抵抗器１０および第４抵抗器１１により分圧されてコンパレータ１２に入力される。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となると、コンパレータ１２の出力がハイレベルとなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ以上となったときを時刻ｔ１とする。
【００４８】
上述の第１実施形態と同様に、コンパレータ１２の出力がハイレベルとなると、切替スイッチ１４が切り替わり、第２抵抗器７を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が大きくなり、ＩＧＢＴ３のスイッチング速度が遅くなり、コレクタ‐エミッタ間電圧Ｖｃｅのサージ電圧を抑制することができる。
【００４９】
また、時刻ｔ２にＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅが定電圧ダイオード３１のブレークダウン電圧に達すると、定電圧ダイオード３１がアバランシェし、アバランシェ電流がＩＧＢＴ３のゲートへ流れる。第１抵抗器６を介してＩＧＢＴ３のゲートへ流れる電流と、第２抵抗器７を介してＩＧＢＴ３のゲートへ流れる電流とは、ＩＧＢＴ３のゲートから電荷が排出される方向である。一方、定電圧ダイオード３１を介してＩＧＢＴ３へ流れる電流は、ＩＧＢＴ３へ電荷を注入する方向である。したがって、定電圧ダイオード３１を介してＩＧＢＴ３のゲートへ電流が注入されることにより、下降していたゲート‐エミッタ間電圧Ｖｇｅが上昇する。つまり、ゲート‐エミッタ間電圧Ｖｇｅがターンオンする方向に上昇することによって、ＩＧＢＴ３がターンオフするスイッチング速度が低下し、サージ電圧が抑えられる。
【００５０】
時刻ｔ３にサージ電圧のピークを過ぎ、コレクタ‐エミッタ電圧Ｖｃｅが定電圧ダイオード３１のブレークダウン電圧よりも下回ったとき、アバランシェ電流はゼロとなる。
【００５１】
第２抵抗器７を介してＩＧＢＴ２のゲートに流れる電流Ｉｇが上昇し始めると、ＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅが小さくなり、コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔが小さくなる。コレクタ電流Ｉｃの時間変化ｄＩｃ／ｄｔがゼロに近付くと、インダクタンス８の両端に生じた電圧が小さくなり、コンパレータ１２に入力が小さくなる。コンパレータ１２の入力が参照電圧Ｖｒｅｆ未満となると、コンパレータ１２の出力がローレベルとなる（時刻ｔ４）。
【００５２】
コンパレータ１２の出力がローレベルとなると、切替スイッチ１４が切り替わり、第１抵抗器６を介して、パルス発生装置５の出力端子とＩＧＢＴ３のゲートとが接続する。したがって、ＩＧＢＴ３のゲート抵抗が小さくなり、ＩＧＢＴ３のスイッチング速度が速くなる。
【００５３】
上記のように、本実施形態のゲート駆動回路１Ｃによれば、第１実施形態と同様の効果を得ることができ、更に、ＩＧＢＴ３のコレクタ‐エミッタ間電圧Ｖｃｅの過電圧判別を行い、ＩＧＢＴ３のゲートに電流を注入することによってサージ電圧を抑制し、かつ、ターンオフ損失を低減することができる。すなわち、本実施形態によれば、スイッチング素子の保護を図るとともに、スイッチング素子のターンオフ損失を抑制するゲート駆動回路を提供することができる。
【００５４】
定電圧ダイオード３１では、ＩＧＢＴ３のコレクタ−エミッタ間電圧Ｖｃｅが所定の閾値を超えたか否かにより過電圧の判別を行っている。例えば、ＩＧＢＴ３が接続する主回路の直流電圧が低いときはサージ電圧も低いため、定電圧ダイオード３１からＩＧＢＴ３のゲートへ電流を注入せず、時間変化率ｄＩｃ／ｄｔに応じてゲート抵抗を切り替えることのみによって過剰なサージ電圧保護によるターンオフ損失の増加を防ぐことができる。ＩＧＢＴ３が接続する主回路の直流電圧が高いときはサージ電圧も高いため、定電圧ダイオード３１からＩＧＢＴ３のゲートへ電流を注入し、かつ、時間変化率ｄＩｃ／ｄｔに応じてゲート抵抗を切り替えることによって、サージ電圧の抑制とターンオフ損失の低減を両立することができる。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１Ａ〜１Ｃ…ゲート駆動回路、２…還流ダイオード、３…ＩＧＢＴ（スイッチング素子）、４…ゲート電源、５…パルス発生装置、６…第１抵抗器、７…第２抵抗器、８…インダクタンス、９…ダイオード、１０…第３抵抗器、１１…第４抵抗器、１２…コンパレータ、１３…参照電圧入力電源、１４…切替スイッチ、２１…第５抵抗器、２２…第２ダイオード、３１…定電圧ダイオード、３２…第６抵抗器。
【図１】
0006725328.tif 000002
【図２】
0006725328.tif 000003
【図３】
0006725328.tif 000004
【図４】
0006725328.tif 000005
【図５】
0006725328.tif 000006
【図６】
0006725328.tif 000007