(57)【特許請求の範囲】
【請求項１】
ＬＤＭＯＳデバイスであって、
少なくとも１つのドリフト領域であって、半導体基板の一部に配置され、第１の導電型にドープされる、前記少なくとも１つのドリフト領域と、
前記半導体基板の表面における少なくとも１つの隔離構造であって、前記少なくとも１つのドリフト領域の一部の中に位置する、前記少なくとも１つの隔離構造と、
前記半導体基板の別の一部におけるＤウェル領域であって、第２の導電型にドープされ、前記少なくとも１つのドリフト領域の一部に近接して位置し、前記ドリフト領域と前記Ｄウェル領域との交差部が、前記第１及び第２の導電型の間の接合を形成する、前記Ｄウェル領域と、
前記半導体基板の表面上に配置され、チャネル領域と前記隔離構造の一部とに重なるゲート構造であって、前記ゲート構造が、前記チャネル領域の上にあるゲート誘電体層と、前記ゲート誘電体層に重なるゲート導体材料とを含む、前記ゲート構造と、
前記Ｄウェル領域の前記表面上において、前記チャネル領域の１つの側部に近接して配置されるソースコンタクト領域であって、前記第１の導電型にドープされる、前記ソースコンタクト領域と、
ドレインコンタクト領域であって、前記ドレインコンタクト領域が、前記ドリフト領域の前記表面上の拡散ウェルにおいて、前記隔離構造に近接し、前記チャネル領域から前記隔離構造によって離間されて配置され、前記ドレインコンタクト領域と前記拡散ウェルとが前記第１の導電型にドープされる、前記ドレインコンタクト領域と、
二重バッファ領域であって、前記Ｄウェル領域と前記ドリフト領域との下にあり、前記第２の導電型にドープされる第１の埋め込み層と、前記第１の埋め込み層の下にあり、前記第１の導電型にドープされる高電圧拡散層とを含む、前記二重バッファ領域と、
ディープダウンボディ拡散を形成する前記第１の埋め込み層に近接する前記Ｄウェル領域における第１のｐ型拡散領域と、
アップボディ拡散を形成する前記ドリフト領域との前記接合に近接する前記Ｄウェル領域における第２のｐ型拡散領域と、
を含む、ＬＤＭＯＳデバイス。
【請求項２】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、ＬＤＭＯＳデバイス。
【請求項３】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記ドリフト領域における第１のｎ型リサーフ拡散領域と、前記ドリフト領域における第２のｎ型ＪＦＥリサーフ拡散領域とを更に含み、前記第２のｎ型ＪＦＥリサーフ拡散領域が、前記Ｄウェル領域との前記接合に近接し、前記第１のｎ型リサーフ拡散領域より上にある、ＬＤＭＯＳデバイス。
【請求項４】
請求項３に記載のＬＤＭＯＳデバイスであって、
前記チャネル領域の近くの第３のｎ型拡散を更に含む、ＬＤＭＯＳデバイス。
【請求項５】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記ソースコンタクト領域とチャネル領域とにおいて第３のｐ型拡散領域を更に含む、ＬＤＭＯＳデバイス。
【請求項６】
請求項１に記載のＬＤＭＯＳデバイスであって、
前記半導体基板が前記第２の導電型のエピタキシャル層を更に含む、ＬＤＭＯＳデバイス。
【請求項７】
請求項６に記載のＬＤＭＯＳデバイスであって、
前記高電圧拡散層の下にあり、前記第１の導電型のインプラント領域として、前記半導体基板の前記エピタキシャル層において形成される、第２の埋め込み層を更に含む、ＬＤＭＯＳデバイス。
【請求項８】
請求項７に記載のＬＤＭＯＳデバイスであって、
前記Ｄウェル領域から離間され、前記半導体基板の前記表面から、前記第１の埋め込み層と前記高電圧拡散層と前記エピタキシャル層とを介して延在し、前記半導体基板に接する、隔離構造を更に含む、ＬＤＭＯＳデバイス。
【請求項９】
請求項７に記載のＬＤＭＯＳデバイスであって、
前記Ｄウェル領域から離間され、前記半導体基板の前記表面から、前記第１の埋め込み層と前記高電圧拡散層とを介して前記第２の埋め込み層内へ延在する、トレンチ隔離構造を更に含む、ＬＤＭＯＳデバイス。
【請求項１０】
請求項９に記載のＬＤＭＯＳデバイスであって、
前記トレンチ隔離構造が、前記第２の埋め込み層と物理的に接する前記第１の導電型の材料を含む、ＬＤＭＯＳデバイス。
【請求項１１】
ＬＤＭＯＳデバイスを形成するための方法であって、
第１の導電型を有する半導体基板を提供することと、
前記半導体基板の上に前記第１の導電型を有するエピタキシャル層を形成することと、
前記半導体基板の上の前記エピタキシャル層に不純物を注入することによって第２の導電型の第１の埋め込み層を形成することと、
前記第１の埋め込み層の上に前記第１の導電型のインラインエピタキシャル層を形成することと、
高電圧ディープウェルバッファ領域を形成するために、第１のチェーン注入において前記第２の導電型の第１のイオン注入を行うことと、
第２の埋め込み層を形成するために、前記第１の導電型のイオン注入を行うことであって、前記第２の埋め込み層が前記高電圧ディープウェルバッファ領域とドリフト領域との間に配置され、前記高電圧ディープウェルバッファ領域と前記第２の埋め込み層とが二重バッファ領域を形成する、前記第１の導電型のイオン注入を行うことと、
前記第１の導電型の前記ドリフト領域において、前記半導体基板の表面における隔離領域を形成することと、
前記半導体基板の上にゲート誘電体を堆積し、前記ゲート誘電体の上にゲート導体を堆積し、その後、チャネル領域に重なるゲート構造を形成するように、前記ゲート導体と前記ゲート誘電体とをエッチングすることと、
前記チャネル領域によって前記ゲート構造から離間されたソース領域を形成し、前記ドリフト領域において、前記隔離領域によって前記ゲート構造から離間される、ドレイン領域を形成するように、不純物を注入することと、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、方法。
【請求項１３】
請求項１２に記載の方法であって、
前記第１のチェーン注入が、ウェル領域においてドリフトリサーフ拡散を形成するように前記第２の導電型の第２のイオン注入を行うことと、前記ウェル領域において前記ドリフトリサーフ拡散の上に、ＪＦＥリサーフ拡散を形成するように前記第２の導電型の第３のイオン注入を行うこととを更に含む、方法。
【請求項１４】
請求項１２に記載の方法であって、
前記隔離領域を形成した後に前記第１の導電型の第２のチェーンイオン注入を行うことを更に含み、
前記第２のチェーンイオン注入を行うことが、
第１のＤウェル領域ダウン拡散を形成するように前記第１の導電型の不純物を注入することを含む、前記第２のチェーンイオン注入の第１の注入を行うことと、
前記第１のＤウェル領域ダウン拡散の上に第２のＤウェルアップ拡散領域を形成するように前記第１の導電型の不純物を注入することを含む、前記第２のチェーンイオン注入の第２の注入を行うことと、
によって行われる、方法。
【請求項１５】
請求項１４に記載の方法であって、
前記チャネル領域においてシャローリサーフ拡散領域を形成するように、前記第１及び第２の両方の導電型のイオンを共注入するために付加的なチェーン注入を行うことを更に含む、方法。
【請求項１６】
請求項１２に記載の方法であって、
前記第２の埋め込み層を形成した後に、前記半導体基板に物理的に接するように、前記半導体基板の前記表面から前記第２の埋め込み層を介して、及び前記第１の埋め込み層を介して延在するディープトレンチ隔離構造を形成することを更に含む、方法。
【請求項１７】
集積回路であって、
ＬＤＭＯＳデバイスと少なくとも１つのＭＯＳデバイスとを含み、
前記ＬＤＭＯＳデバイスが、
半導体基板の一部において配置され、第１の導電型にドープされる、少なくとも１つのドリフト領域と、
前記半導体基板の表面にあり、前記少なくとも１つのドリフト領域の一部の中に位置する、少なくとも１つの隔離構造と、
前記半導体基板の別の一部にあり、第２の導電型にドープされ、前記少なくとも１つのドリフト領域の一部に近接して位置するＤウェル領域であって、前記ドリフト領域と前記Ｄウェル領域との交差部が前記第１及び第２の導電型の間の接合を形成する、前記Ｄウェル領域と、
前記半導体基板の表面上に配置され、チャネル領域と前記隔離構造の一部とに重なるゲート構造であって、前記チャネル領域の上にあるゲート誘電体層と、前記ゲート誘電体層に重なるゲート導体材料とを含む、前記ゲート構造と、
前記Ｄウェル領域の前記表面上において、前記チャネル領域の１つの側部に近接して配置されるソースコンタクト領域であって、前記第１の導電型にドープされる、前記ソースコンタクト領域と、
ドレインコンタクト領域であって、前記ドリフト領域の前記表面上のシャロー拡散ウェルにおいて、前記隔離構造に近接して配置され、前記隔離構造によって前記チャネル領域から離間され、前記ドレインコンタクト領域と前記シャロー拡散ウェルとが前記第１の導電型にドープされ、前記シャロー拡散ウェルが前記ドリフト領域よりも浅い、前記ドレインコンタクト領域と、
二重バッファ領域であって、前記Ｄウェル領域と前記ドリフト領域との下にあって前記第２の導電型にドープされる第１の埋め込み層と、前記第１の埋め込み層の下にあって前記第１の導電型にドープされる第２の高電圧ディープ拡散層とを含む、前記二重バッファ領域と、
を含み、
前記少なくとも１つのＭＯＳデバイスが、前記半導体基板において、前記ＬＤＭＯＳデバイスから離間されて形成される、集積回路。
【請求項１８】
請求項１７に記載の集積回路であって、
前記少なくとも１つのＭＯＳデバイスがＰＭＯＳトランジスタを含む、集積回路。
【請求項１９】
請求項１７に記載の集積回路であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、集積回路（ＩＣ）の分野に関し、特に横方向二重拡散ＭＯＳ（ＬＤＭＯＳ）デバイスの製作に関する。
【背景技術】
【０００２】
半導体集積回路で高出力駆動能力を提供し得るトランジスタの必要性が横方向二重拡散ＭＯＳ（ＬＤＭＯＳ）デバイスの開発を導いた。ＬＤＭＯＳデバイスに対する特に重要な用途には、出力バッファ無線周波数や（ＲＦ）回路要素のための高及び低側ドライバが含まれる。二重拡散ＭＯＳデバイス（ＤＭＯＳ）は、高電圧能力及び低抵抗が必要とされる用途に用いられる。ＬＤＭＯＳトランジスタは、高い降伏電圧ＢＶｄｓｓと低いオン抵抗ＲＤＳｏｎを示すため、高出力用途に適している。
【０００３】
ＤＭＯＳプロセスを用いて形成されるトランジスタにおいて、ソース及びバックゲート拡散が、同時の又は同期間に実施される基板へのイオン注入、及びその後の駆動アニールによって形成される。ドレイン拡散は、隔離領域の下に形成され得るドリフト領域によって、ゲート電極の下にあるチャネル領域から離間される。その結果できる、半導体基板の表面での拡散間の間隔が、ＬＤＭＯＳトランジスタのチャネル長を決定する。
【０００４】
図１は、従来のＬＤＭＯＳデバイス１００を断面図において示す。図１において、ｐ型半導体基板１１０が提供される。ｐ型エピタキシャル層１１４が、基板の上に形成されて図１に示される。「ＮＢＬ」と称され１２０で示されるＮ型埋め込み層が、ＬＤＭＯＳ構造の底部に示される。ＮＢＬ１２０は、フォトマスクパターニング及びイオン注入ステップによって形成される。また「ＰＢＬ」と称され１１６で示されるＰ型埋め込み領域が示される。これらの領域は、第２の個別マスクパターニング、及び個別イオン注入ステップを用いて形成される。ＬＤＭＯＳデバイス１００は、拡散ＤＷＬ１３６に形成されるソース領域の両側の２つの対称部分を含み、各側がゲート及びドレイン配置を含む。これらの領域は典型的に共に結合されて一層大きいトランジスタを形成する。或いは、代替として、共通のソース及びバックゲート部分を備える２つのトランジスタが形成されてもよい。同様に形成され配置される複数の領域が、共通に結合されて一層大きいトランジスタが形成されてもよい。
【０００５】
図１において、１１８で示されるディープＮウェル領域が、ＥＰＩ領域１１４の両側に示される。領域１１８の各々において、「ＳＮＷ」と称され１２１で示されるシャローＮウェルがドレイン拡散を形成して示される。ディープＮウェル領域１１８の外側に、「ＳＰＷ」と称され１２２で示されるシャローＰウェルが示される。これはＰ−ＥＰＩ  １１４及びＰＢＬ１１６と共に機能し、集積されたＬＤＭＯＳデバイス１００とデバイス接合近くの他のデバイスとの間の隔離を形成する。領域１１８の各々において、図１に示されるようにＮＢＬ１２０の頂部上に１１６で示されたＰ型埋め込み層領域があり、ＬＤＭＯＳデバイスの低減された表面電界効果（ＲＥＳＵＲＦ（リサーフ））のために、ＰＢＬとＤＮＷ領域間の電荷平衡を形成している。例示の配置において、ディープＮウェル１１８はｎ型ドープエリアから形成され得、「ＳＮＷ」と称され１２１で示されるシャローＮウェル領域は、ＭＯＳデバイスのための半導体プロセスにおいて用いられる低電圧ＣＭＯＳ  Ｎ型拡散ウェルから形成され得る。これらのＳＮＷ領域１２１は、ＬＤＭＯＳドレインコンタクトをＤＮＷ１１８に電気的接続させるために用いられる。更に、基板に重なる導体に形成されるドレイン端子Ｄは、ドレインコンタクトエリア１２８に結合され得、ＣＭＯＳソース／ドレインｎ＋ドープ拡散から形成され得る。
【０００６】
図１において、１３２で示される２つのゲート電極が、基板表面に重なって示される。動作において、ゲート端子上の電位が、トランジスタをオンにし得、キャリヤがソースからドレインに移動し得るチャネル領域を基板に形成する。１３４で示されるＮ＋ソース領域が、ＤＷＬと称され１３６で示されるｐ型Ｄウェル拡散内に形成される。Ｎ＋ソース１３４に隣接する付加的なＰ＋Ｄウェルコンタクト領域１３５が、Ｄウェル接続のために用いられる。シャロートレンチ隔離によって形成され得る隔離酸化物領域１３０が、ドリフト領域に重なり「ＳＴＩ」と称されて図１に示される。ＤＮＷは、ＳＴＩの下に「ＲＥＳＵＲＦ」１３８と称されるドリフト領域を形成するようにイオン注入により提供される。「ＲＥＳＵＲＦ」１３８はＬＤＭＯＳトランジスタのための低減された表面電界効果（ＲＥＳＵＲＦ）を提供する。ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタは、電力デバイスが遭遇する高電圧を扱うために、増大された降伏電圧ＢＶｄｓｓを有する。
【０００７】
動作において、電子キャリヤがソース領域からゲートの下に形成されたチャネル領域を通過し、その後ドリフト領域を通過してドレイン端子へ進む。或る例において、ソース端子Ｓが接地電位に結合され、３５ボルト、５０ボルト、又はそれ以上の高電圧がドレイン端子に結合される。ゲート端子１３２での電位は、その後、デバイスをオンにするために用いられ得、高出力電流は、その後、デバイスを（電子キャリヤの方向と反対にドレインからソースに）通過して流れる。
【０００８】
電力デバイスに対する既知のアプローチにおいて、ＬＤＭＯＳトランジスタを用いることが、ソース又はドレイン端子で５０ボルト等の極めて高い電圧を扱うこと、及び相対的に低い抵抗Ｒｄｓｏｎを有することを可能にする高い降伏電圧特性をデバイスに提供する。しかしながら、図１に示される従来のＬＤＭＯＳデバイス１００には今だ様々な問題及び性能上の課題が含まれている。また、集積を強化するために、及びＬＤＭＯＳトランジスタを含む集積回路の面積を低減するために、一層小さいシリコンエリアを必要とするデバイスも求められている。ＬＤＭＯＳデバイスの目標とされる高電圧で、半導体プロセスが短縮され続けるにつれて起こる低減されたドリフト長で、デバイスのドレインソース間で高電圧を扱うためには、ドリフト領域に単一のＲＥＳＵＲＦでは十分でない可能性がある。また、ドリフト長が一層短くなると、領域「Ｘ」（図１において「Ｘ」と称されるＪＦＥＴエリア）における電界は一層強くなり、それが一層低いデバイスドレインソース間降伏電圧を誘導し得、また「Ｘ」と称される領域に電流クラウディングを引き起こし易くなり、これが結果としてチャネルホットキャリヤ（ＣＨＣ）効果になり得る。例えば、ＣＨＣにおいて、幾つかのキャリヤ（電子又はホール）は、ゲート誘電体の中にトンネリングしてトラップされ得、それによってゲート誘電体材料を劣化させ、トランジスタデバイスの性能及び信頼性を低下させる。また、埋め込み層「ＮＢＬ」及び「ＰＢＬ」の使用は、付加的な及び特定のフォトマスク、パターン、及び注入ステップを必要とすることによって、標準のＣＭＯＳ半導体製造プロセスに複雑性を追加し、製造コストを増大させる。
【発明の概要】
【０００９】
説明された例において、ＬＤＭＯＳデバイスが、半導体基板の一部に配置される少なくとも１つのドリフト領域、半導体基板の表面における少なくとも１つの隔離構造、少なくとも１つのドリフト領域の一部に近接して配置されるＤウェル領域であって、ドリフト領域とＤウェル領域との間の交差部が第１の導電型と第２の導電型との間の接合を形成するＤウェル領域、半導体基板の上に配置されるゲート構造、Ｄウェル領域の表面上に配置されるソースコンタクト領域、隔離構造に近接して配置されるドレインコンタクト領域、及び、Ｄウェル領域及びドリフト領域の下にあり、第２の導電型にドープされた第１の埋め込み層と、第１の埋め込み層の下にあり第１の導電型にドープされた第２の高電圧ディープ拡散層とを含む二重バッファ領域を含む。
【図面の簡単な説明】
【００１０】
【図１】従来のアプローチの例示のＬＤＭＯＳデバイスを簡略化断面図において示す。
【００１１】
【図２】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図３】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図４】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図５】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図６】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図７】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図８】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図９】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図１０】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図１１】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【図１２】本願の半導体プロセス配置を用いてＬＤＭＯＳデバイスを製造するための連続的処理ステップを断面図において示す。
【００１２】
【図１３】基板上で互いに近接して構成される、ＬＤＭＯＳトランジスタ及びＰＭＯＳトランジスタの配置を断面図において示す。
【００１３】
【図１４】本願の半導体プロセス配置においてＬＤＭＯＳデバイスを形成するための第１の一連の処理ステップをフローチャートにおいて示す。
【００１４】
【図１５】半導体プロセスにおいてＬＤＭＯＳデバイスを形成するための付加的な処理ステップを別のフローチャートにおいて示す。
【発明を実施するための形態】
【００１５】
図は必ずしも一定の縮尺で描かれているわけではない。
【００１６】
改善された低減された表面電界効果性能を備えるＬＤＭＯＳトランジスタデバイスに対する継続的必要性がある。標準のＣＭＯＳデバイスと共に製造可能なＬＤＭＯＳトランジスタであって、従来のアプローチと比較して、プロセスステップが低減され、コストが低減されたＬＤＭＯＳトランジスタが必要とされている。極めて高い降伏電圧ＢＶｄｓｓ、低減されたオン抵抗、改善されたＣＨＣ性能を備えるＬＤＭＯＳデバイスであって、従来のＬＤＭＯＳデバイスに必要とされたコストより一層低いコストで、一層小さいシリコンエリアを必要とするＬＤＭＯＳデバイスに対する需要がある。
【００１７】
本願の種々の態様を形成する配置は、半導体プロセスにおいて形成され、二重バッファ配置を有するＬＤＭＯＳデバイスであって、更に、性能向上のためにカスケードリサーフ拡散をドリフト及びＤウェル領域の両方において含むようにチェーンイオン注入ステップを用いて形成されるＬＤＭＯＳデバイスを提供する。また、対応する方法配置も開示される。
【００１８】
例示の配置において、ＬＤＭＯＳデバイスが、半導体基板の一部に配置され、第１の導電型にドープされた少なくとも１つのドリフト領域、半導体基板の表面において、少なくとも１つのドリフト領域の一部内に配置される少なくとも１つの隔離構造、半導体基板の別の一部におけるＤウェル領域であって、第２の導電型にドープされ、少なくとも１つのドリフト領域の一部に近接して配置され、ドリフト領域とＤウェル領域との交差部が第１の導電型と第２の導電型との間の接合を形成するＤウェル領域、半導体基板の表面に配置され、チャネル領域、及び隔離構造の一部に重なるゲート構造であって、チャネル領域の上にあるゲート誘電体層と、ゲート誘電体に重なるゲート導体材料とを含むゲート構造、Ｄウェル領域の表面上において、チャネル領域の一つの側に近接して配置されるソースコンタクト領域であって、第１の導電型にドープされるソースコンタクト領域、ドリフト領域の表面のシャロー拡散ウェルにおいて、隔離構造に近接して、チャネル領域から隔離構造によって離間されて配置されるドレインコンタクト領域であって、ドレインコンタクト及びシャロー拡散ウェルが第１の導電型にドープされる、ドレインコンタクト領域、並びに、Ｄウェル領域及びドリフト領域の下にあり第２の導電型にドープされる第１の埋め込み層と、第１の埋め込み層の下にあり第１の導電型にドープされる第２の高電圧ディープ拡散層とを含む二重バッファ領域を含む。
【００１９】
別の配置において、ＬＤＭＯＳデバイスを形成するための方法が、半導体基板を提供すること、半導体基板の上にエピタキシャル層を形成すること、半導体基板の上のエピタキシャル層に不純物を注入することにより、第１の導電型の第１の埋め込み層を形成することであって、エピタキシャル層及び半導体基板が第２の導電型にドープされること、埋め込み層の上に第２の導電型のインラインエピタキシャル層を形成すること、高電圧ディープウェルバッファ領域を形成するために、第１のチェーン注入において第１の導電型の第１のイオン注入を行うこと、高電圧ウェル領域とドリフト領域との間に配置される第２の埋め込み層を形成するように、第２の導電型のイオン注入を行うことであって、高電圧ディープウェル領域及び第２の埋め込み層が二重バッファ領域を形成すること、第１の導電型のウェルにおいて、半導体基板の表面で隔離領域を形成すること、基板の上にゲート誘電体を堆積させ、ゲート誘電体の上にゲート導体を堆積させ、その後、チャネル領域に重なるゲート構造を形成するように、ゲート導体及びゲート誘電体をエッチングすること、及びチャネル領域によってゲート構造から離間されたソース領域を形成するように、及びドリフト領域において及び隔離領域によってゲート構造から離間されたドレイン領域を形成するように、不純物を注入することを含む。
【００２０】
更に別の配置において、集積回路が、ＬＤＭＯＳデバイス、及び半導体基板に形成されＬＤＭＯＳデバイスから離間される少なくとも１つのＣＭＯＳデバイスを含み、ＬＤＭＯＳデバイスが更に、半導体基板の一部に配置され、第１の導電型にドープされた少なくとも１つのドリフト領域と、半導体基板の表面において、少なくとも１つのドリフト領域の一部内に置かれる少なくとも１つの隔離構造と、第２の導電型にドープされた半導体基板の別の一部におけるＤウェル領域であって、少なくとも１つのドリフト領域の一部に近接して置かれるＤウェル領域であって、ドリフト領域とＤウェル領域との交差部が第１と第２の導電型の間の接合を形成するＤウェル領域と、半導体基板の表面上に配置され、チャネル領域と隔離構造の一部とに重なるゲート構造であって、チャネル領域の上にあるゲート誘電体層、及びゲート誘電体に重なるゲート導体材料を含む、ゲート構造と、Ｄウェル領域の表面上で、チャネル領域の一つの側に近接して配置されるソースコンタクト領域であって、第１の導電型にドープされたソースコンタクト領域と、ドリフト領域の表面上のシャロー拡散ウェルにおいて、隔離構造に近接し、隔離構造によってチャネル領域から離間されて配置されるドレインコンタクト領域であって、ドレインコンタクト及びシャロー拡散ウェルが第１の導電型にドープされた、ドレインコンタクト領域と、Ｄウェル領域及びドリフト領域の下にあり、第２の導電型にドープされた第１の埋め込み層、及び第１の埋め込み層の下にあり、第１の導電型にドープされた第２の高電圧ディープ拡散層を含む二重バッファ領域とを含む。
【００２１】
ｎ型埋め込み層の上に形成され、高電圧ディープＮウェル層に重なるｐ型埋め込み層で形成される二重バッファを備えるＬＤＭＯＳトランジスタのための配置が高性能ＬＤＭＯＳトランジスタを提供するという認識が本願においてなされている。付加的な配置において、表面電界効果を更に低減し、チャネルホットキャリヤ問題に対処し、マスクレベルを減じてコストを低減するために、チェーンリサーフ拡散注入がドリフト及びボディ領域の両方において実施される。用途としては、低及び高側ドライバ等の電力トランジスタデバイス、自動車用途、ＲＦ回路要素、及び高周波数デバイスが含まれる。
【００２２】
本願は、ＣＭＯＳ適合半導体プロセスにおいて拡散領域を形成するために、種々の注入を用いてＬＤＭＯＳデバイスを形成することを説明する配置を含む。ＭＯＳトランジスタデバイスでは、「ソース」及び「ドレイン」の表示はこれらの領域の電気的接続を指し、ＭＯＳデバイスの物理的構造の断面図において、「ソース」及び「ドレイン」は、トランジスタゲートの対向する側に形成される、典型的に同一で対称的なドープ拡散領域である。多くの例において、「ソース」及び「ドレイン」領域を逆にすることによって付加的な代替配置が作られ得る。
【００２３】
こういった配置のＬＤＭＯＳ  ＲＥＳＵＲＦデバイスを形成するために用いられる種々のイオン注入ステップは、ＭＯＳ製造プロセスにおいて既に用いられているものと同様であるので、ＬＤＭＯＳ  ＲＥＳＵＲＦデバイスを製造するためのプロセスは比較的低コストで達成される。またこれらのプロセスは、ＬＤＭＯＳ  ＲＥＳＵＲＦデバイスと同じ集積回路においてＮＭＯＳおよび／またはＰＭＯＳトランジスタを製造するために同時に用いられ得る。この様に、制御、計算、及び入力／出力回路要素が、ＬＤＭＯＳデバイスと共に製造されるＣＭＯＳデバイスを用いて形成され得るので、既存の半導体プロセスにおいて容易に製造可能なシステムにおいてＬＤＭＯＳデバイスを用いるために必要な全ての回路要素を備える単一の集積回路が生成される。同じく本願の付加的な態様を形成すると考えられる代替のアプローチにおいて、ＬＤＭＯＳ  ＲＥＳＵＲＦトランジスタデバイスは、付加的なＮＭＯＳ及びＰＭＯＳデバイス無しにスタンドアロンの集積回路デバイス上に形成され得る。
【００２４】
図２は、ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ（カスケードされた）  ＲＥＳＵＲＦデバイス２００の構築において実施される連続的ステップを示す一連の断面図の第１番目を示す。ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイス２００は、幾つかの配置において、既存のＣＭＯＳ半導体プロセスを僅かに変更して形成され得る。当業者であれば、ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイスの構築を達成するための代替の方法及びステップの順序があること、及びこの非限定的な製造の例はこの構成のためのそれらの方法の１つに過ぎないことを理解するであろう。ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイスのホストとなる（hosts）（及び、本願の態様を形成する幾つかの配置において、他のＭＯＳトランジスタデバイスのホストともなる）半導体基板２１０は、１つの例示の配置において、Ｐ型単結晶シリコン基板であり得る。シリコンオンインシュレータ（ＳＯＩ）又はハイブリッド配向技術（ＨＯＴ）基板を含むがそれに限定されないＣＭＯＳプロセスにおける集積回路の製造をサポートする任意の基板において、又はＣＭＯＳ半導体製造に適合する任意のエピタキシャル層上に、ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイスを形成することもまた本願の請求の範囲内にある。図２において、初期のエピタキシャル層２１２が、Ｐ型層に重なって示されている。このエピタキシャル層は、幾つかの代替配置において省かれ得る。基板２１０及びエピタキシャル層２１２は、１つの例示の配置において、半導体プロセスのための開始材料として提供されている。他の配置において、エピタキシャル層２１２は省かれる。
【００２５】
図３は、ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイス３００を、Ｎ型埋め込み層又は３１４で示される「ＮＢＬ」の製造を説明する次のステップに従って、断面図において示す。図３に示されるようにこの層を形成するため、基板３１０の上でｎ型ドーパント種のブランケット注入３５１が実施されて、ＮＢＬ３１４が形成される。下記に説明するその後のステップにおいて、ディープトレンチ、又はｎ＋材料を備えるディープトレンチが形成され得、Ｎ型タンクを形成するようにＮＢＬに結合され得る。このタンクは、ＬＤＭＯＳ  ＣＡＳＣＡＤＥＤ  ＲＥＳＵＲＦデバイス３００を、他のエリア及び基板３１０上の他のデバイスから電気的に隔離するために有用である。図３に示されるように、基板３１０の上におけるＰ−エピ３１２に対するブランケット注入として埋め込み層３１４が形成され得る。これは、従来のアプローチと明確に対照的に、ブランケット注入は、マスク、フォトレジスト、パターン、及びフォトレジスト剥離プロセスを必要としない。その代わり、フォトマスクを必要とせずにＮＢＬ３１４のイオン注入が実施され得る。ＮＢＬ３１４は、リン又はヒ素等のｎ型ドーパントを、極めて高い濃度で注入することによって形成され得る。例えば５×１０１５ａｔｏｍｓ／ｃｍ２の注入ドーズが用いられ得る。代替の配置において、ＮＢＬ３１４を形成するために注入ステップを実施する前にマスク層が用いられ得る。この配置において、ＬＤＭＯＳデバイスの周りにｎ型タブ構造が形成され得る。
【００２６】
図４は、ＬＤＭＯＳデバイス４００を構築する際に実施される次のステップを断面図において示す。図４において、ｎ型埋め込み層ＮＢＬ４１４の上にＰ型エピタキシャル層４１６を形成するために、インラインエピタキシャルプロセスが実施される。ｐエピタキシャル層４１２の初期層及び基板４１０も上述されるように配置されて示される。
【００２７】
図５は、付加的な連続的製造ステップに従ったＬＤＭＯＳデバイス５００を断面図において示す。図５において、レジストパターン５３７を形成するためマスク及びパターニングプロセスを用いてｎ型ドーパントのイオン注入ステップのチェーンが実施される。ｐエピタキシャル層５１６の一部に幾つかのイオン注入エリアが形成される。例えば、第１のイオン注入ステップにおいて、２〜３ＭｅＶのエネルギーで及び１〜３×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズでのリンのイオン注入によって、高電圧ディープＮウェルバッファ５１８が形成される。
【００２８】
ディープＮウェルバッファイオン注入５３１に続いて、５３３で示されるチェーン注入における第２のｎ型イオン注入が、例えば、６００ＫｅＶ〜２ＭｅＶの注入エネルギーで及び約２〜約５×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズ等で、ドーパント原子としてリンを用いて実施される。これはドリフト領域５２２にｎ型ドープ領域を形成する。
【００２９】
図５を更に参照すると、５２４で示される「ＪＦＥＴ」領域に注入を形成するために、ｎ型イオン注入ステップのチェーンにおける第３の注入が実施される。イオン注入５３５が実施されてＪＦＥＴ領域が形成され、１つの配置において、この注入は、１００Ｋｅｖ〜３５０ＫｅＶの注入エネルギーで及び約１〜９×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズで、ヒ素ドーパント原子を用い得る。このように、ｎ型イオン注入のチェーンは連続的に実施され、間に入るステップ又はプロセスが必要とされない。ライン５２６に沿ってｐ−ｎ接合が形成されるように、これらの注入ステップの間、マスク５３７によってｎ型ウェルが形成される。ｎ型イオン注入のチェーンが実施された後、駆動ステップと称される熱的ステップが実施されて拡散領域を完成させる。
【００３０】
図６は、ＬＤＭＯＳデバイス６００を形成する付加的な連続的プロセスステップを別の断面図において示す。図６において、６５１で示されるイオン注入ステップが示され、ｐ型埋め込み層ＰＢＬ６２８を形成するように実施される。１つの配置において、この注入ステップはブランケット注入を用いて実施されるので、マスク、パターニング、及びエッチングステップが必要とされず、用いられるドーパントはホウ素であり得る。８００ＫｅＶ〜２．５ＭｅＶの注入エネルギーが、約３〜８×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズと共に用いられ得る。図６に示される、６１８で示されるＨＶディープＮウェルバッファ及び６２８で示されるｐ型埋め込み層ＰＢＬを含む配置は、ＬＤＭＯＳデバイスのための二重バッファ特徴を形成する。ＬＤＭＯＳデバイスのドリフト領域抵抗は、本願のＮウェルドリフト６２２領域電荷平衡ＲＥＳＵＲＦ設計に対する専用のＰＢＬバッファ６２８により大きく低減され得る。本願の配置において、深い接合深さでの一層高いＨＶディープＮウェルドーピング濃度に起因して、オン状態のデバイスに対して極めて低いドリフト領域抵抗が達成される。下記のその後のステップで説明されるようにＳＴＩの隔離領域の下に配置されるドリフト領域６２２は、ＰＢＬバッファ６２８とＨＶディープＮウェル６１８のドリフト領域６２２との間のｐ−ｎ接合の空乏領域によってピッチオフ（pitched-off）され得、一層高いドレインソース間オフ状態降伏電圧を可能にする。高ドープされたＮウェルドリフト領域６２２を電荷平衡させるために、相対的に高いＰＢＬバッファドーピング濃度が必要とされ、従来のアプローチのＬＤＭＯＳデバイスにおける高ドープされたＰＢＬ低アバランシェ降伏に対するＮＢＬの問題は、挿入されたＨＶディープＮウェルＮ型バッファ層６１８によって改善される。また、ディープトレンチ隔離構造（図６では示されていないが下記に説明される）が、ＮＢＬ６１４に結合され得、ＬＤＭＯＳデバイスに対してＮ型底部及び側部を備える隔離されたタブを形成し得、隔離が更に改善される。ｐ−ｎ接合６２６は、前と同様に配置される。図６のｐ型注入ステップは、ｐ型埋め込み層又はＰＢＬ６２８をｎ型チェーン注入に挿入するためであるということができる。
【００３１】
プロセスにおけるこの段階で、ＬＤＭＯＳデバイスを囲む付加的なディープトレンチ隔離構造が形成され得る。１つの配置において、ディープトレンチ又は「ＤＴ」領域は、酸化物又は他の誘電体で形成され得、これは、誘電体領域の内部に形成され、ｐエピタキシャル層まで延在する、Ｐ＋材料でトレンチをライニングする。第２の配置において、ＤＴ構造は更に、トレンチをライニングし、Ｎ−埋め込み層まで下に延在するＮ＋材料を含み得、また、それに加えて、Ｎ＋材料が誘電体材料によってＰ＋材料から隔離され、ＮＢＬ層まで延在してＮ型タブ構造を形成するように形成され得る。ＤＴ構造を用いることで、ＬＤＭＯＳデバイスに対する良好な電気的隔離が提供される。更なる隔離及び雑音制御のため、タブが電位に電気的に結合されるように、頂部側コンタクトが形成され得る。
【００３２】
図７は、これらの配置と共に用いられ得るディープトレンチ構造７００の一部を断面図において示す。ディープトレンチ構造７００は、図６におけるＰＢＬ注入が完了した後、形成される。例えば、ディープトレンチ構造は、側部をライニングする誘電体、及び、中央部に形成されｐエピタキシャル層７１２まで延在するＰ＋材料７５８を備えるトレンチであり得る。図７の配置において、ディープトレンチ構造は、Ｎ＋材料７５４を更に含む。誘電体部分７５６がＮ＋部分をＰ＋材料７５８から隔離する。Ｎ＋材料７５４は、ＳＴＩ７５２、Ｎウェル材料７２２／７２４、ＰＢＬ７２８、ディープＮウェル７１８を介して延在し、Ｎ埋め込み層ＮＢＬ７１４に接する。Ｐ＋材料７５８は、これら全ての層を介して、及びＰ−エピ層７１２内に又はＰ−エピ層７１２を介して延在し、Ｐ−基板７１０に接する。ディープトレンチ７００は断面図で示されるが、タブトレンチ形成するために、前述の図面において示されるようにＬＤＭＯＳデバイスの周りに延在し得、Ｎ＋材料７５４を備えるＮ埋め込み層７１４はＮ型隔離タブを形成し得る。
【００３３】
図７において形成されるＳＴＩ層７５２はまた、ＬＤＭＯＳデバイスの一部として用いられる。図８において、ＬＤＭＯＳデバイス８００が、ドリフト領域の上にＳＴＩインシュレータ８５２を形成することを含み、図６からの連続的ステップに続いて示される。図８において、ＬＤＭＯＳデバイス８００は、ＳＴＩ層８５２と、Ｎ型拡散である、ＪＦＥＴ拡散８２４及びドリフト拡散８２２と、Ｐ−エピ材料８１６と、ｎ型埋め込み層ＮＢＬ８１４、Ｐ型エピタキシャル層８１２、及びＰ型基板８１０の上に形成される、ＰＢＬ８２８及びＨＶディープＮウェルバッファ８１８から形成される二重バッファと、接合８２６とを含み、これは全て上述のように配置される。代替の配置において、ＳＴＩ層８５２の代わりにＬＯＣＯＳ隔離が用いられ得る。
【００３４】
図９はＬＤＭＯＳデバイス９００を示し、デバイスを形成するための付加的なプロセスステップを示す。図９において、ＬＤＭＯＳデバイスに対するＤウェルディープアップ／ダウンボディ構造におけるドーパントレベルに適応しするようにｐ型ドーパントの第１のチェーン注入が実施される。フォトマスク、レジスト、及びパターンプロセスを用いてレジスト層９４７が形成される。ｐ型注入のチェーンは９７１で示される注入で開始され、ホウ素をドーパントとして、例えば約１ＭｅＶ〜２ＭｅＶの注入エネルギー及び約３×１０１２ａｔｏｍｓ／ｃｍ２〜約８×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズが用いられる。この注入は、ｐ−エピ層９１６に拡散領域９５４を形成し、ディープアップ（拡散９５６）／ダウン（拡散９５４）ボディ領域の一部を形成する。９７１で示される注入に続いて、第２の注入９７３が実施される。このイオン注入ステップにおいて、前の拡散領域の上に拡散領域９５６が形成される。１つの配置において、この第２の注入は、４００ＫｅＶ〜約８００ＫｅＶの間の注入エネルギーで及び８×１０１２ａｔｏｍｓ／ｃｍ２〜約５×１０１３ａｔｏｍｓ／ｃｍ２の間の注入ドーズでホウ素注入を用いて実施される。ディープダウンボディ拡散９５４は、ＤウェルをＰＢＬとリンクさせるために用いられ、ディープアップボディ拡散９５６は、横方向ＪＦＥＴ  ＲＥＳＵＲＦのために、ＳＴＩ９５２の底部コーナーエリアの近くの、ＮウェルＪＦＥＴ領域９２４に対して、分配された電荷平衡領域を生成するために用いられる。図９において、基板９１０、ｐエピタキシャル層９１２、ＮＢＬ９１４、ディープＮウェルバッファ９１８、ＰＢＬ９２８、及びＮウェルドリフト領域９２２は全て上述のように配置される。
【００３５】
図１０は、ＬＤＭＯＳデバイス１０００を形成するための次の連続的ステップを示す。図１０において、付加的なチェーンイオン共注入（co-implantation）が示される。この共注入は、シャローボディ及び有効チャネル領域のために、付加的な拡散領域１０５８を形成するように、図９におけるディープアップ／ダウンボディ注入と同じレジストパターン及びフォトマスクを共有する。この付加的な拡散領域１０５８は、基板表面に近い電界効果を制御し、このＣＨＡＮＮＥＬ  ＲＥＳＵＲＦは、デバイスのドレイン側のチャネル領域に近い表面下電荷平衡によってもたらされ、Ｄウェルシャローボディ（共注入拡散１０５８からのｐ型イオン）によって、ＳＴＩ  １０５２の側壁に近いＨＶディープＮウェルの頂部部分に調整される。本願の配置のチャネルリサーフ及びＪＦＥリサーフ拡散の概念を用いることは、チャネルホットキャリヤ問題に対処し、従来のアプローチのチャネルホットキャリヤを形成することなく、ショートチャネルデバイスを用いることが可能になる。また、ＪＦＥＴ領域抵抗は、この領域における一層均一な電流の流れによって低減される。図１０におけるイオン注入ステップ１０７５及び１０７６は、拡散領域１０５８に共注入されるｐ型及びｎ型注入イオンを用いて実施され、ｎ型エリアはデバイスｎ型ソースの一部として用いられ、共注入ｐ型領域はデバイスＤウェルシャローボディを形成する。両方の注入は、ＬＤＭＯＳデバイスの有効チャネル領域を制御するように調整され得る。例示の共注入ステップ１０７５において、１０７５として示されるｐ型注入が、ホウ素をドーパント原子として用い、６０Ｋｅｖ〜２６０ＫｅＶの注入エネルギーで、及び１×１０１３ａｔｏｍｓ／ｃｍ２〜約３×１０１４ａｔｏｍｓ／ｃｍ２の注入ドーズを用いて実施され得る。ｎ型共注入１０７６の場合、約２０ＫｅＶ〜約２２０ＫｅＶの注入エネルギー及び約２×１０１３ａｔｏｍｓ／ｃｍ２〜約１×１０１５ａｔｏｍｓ／ｃｍ２の注入ドーズを用いて、ヒ素が注入され得る。これらの共注入ステップは、デバイスのシャローボディ拡散領域１０５８を形成し、ＬＤＭＯＳデバイス１０００のためのチャネル領域の表面における電界が低減される。
【００３６】
ドリフトリサーフ、ＪＦＥリサーフ、及びチャネルリサーフ注入ステップは、高性能ＬＤＭＯＳデバイスを提供するために、デバイスドレインからドリフト領域への、及びＪＦＥＴ及びチャネル領域へのデバイス電界分配を改善するように、共にカスケードされる。
【００３７】
図１０に示される残りの要素、ＳＴＩ  1０５２、ＪＦＥＴ拡散１０２４、Ｎウェルにおけるドリフト拡散１０２２、ｐ型埋め込み層１０２８、ＨＶディープＮウェルバッファ１０１８、ｎ埋め込み層ＮＢＬ１０１４、ｐエピタキシャル層１０１２、基板１０１０は前と同様に配置される。ボディ拡散１０５４、１０５６、及び１０５８は、ＬＤＭＯＳデバイスのためのＤウェルを形成するｐエピタキシャル層１０１６のボディ領域において付加的な性能を提供する。下記に記載されるように、ＬＤＭＯＳデバイスのためのソース及びボディコンタクトは、このＤウェル領域の上に形成される。接合１０２６が、ｐ−エピ材料１０１６におけるＤウェル領域と、Ｎウェル領域との間に形成される。
【００３８】
図１１は、ＬＤＭＯＳデバイス１１００のためのゲート及びゲート誘電体を形成するための連続的ステップを、更なる断面図において示す。典型的にシリコン酸化物、ハフニウム酸化物、又は他の絶縁材料であり、約１ｎｍ〜約４５ｎｍの厚みを有する、ゲート誘電体層１１８０が、基板１１１０の頂部上に既知の方法で形成される。ゲート誘電体の材料及び厚みの選択は、ゲート電圧１．５Ｖ、３．３Ｖ、５Ｖ、及び１２Ｖなど、ＬＤＭＯＳデバイスに望ましいゲート電圧レイティングによって決定される。本願の態様を形成する１つの配置において、基板１１１０の他の部分における、付加的なＮＭＯＳゲート及びＰＭＯＳゲート誘電体層又はゲートインシュレータ（図１１には示されていない）が、類似の材料及び類似の厚みで製造され得、ＬＤＭＯＳゲート誘電体１１８０と時間的に同時に形成され得る。代替的に、ＰＭＯＳ及びＮＭＯＳゲート誘電体は、異なる材料および／または厚みのＬＤＭＯＳゲート誘電体と無関係に形成され得る。
【００３９】
更に図１１を参照すると、ゲート誘電体１１８０の頂部上にゲート１１８２が形成される。ゲート１１８２は、典型的に、ポリシリコンと称される多結晶シリコンから形成される。ポリシリコンは、ゲート誘電体層の上に堆積され、また、基板１１１０上の任意の箇所にＮＭＯＳ及びＰＭＯＳゲート構造を形成するために、ＮＭＯＳ及びＰＭＯＳゲート誘電体層（図示されない）の上に堆積され得る。
【００４０】
図１１に示される残りの要素、ＳＴＩ  １１５２、ＪＦＥＴ拡散１１２４、Ｎウェルにおけるドリフト拡散１１２２、ｐ型埋め込み層１１２８、ＨＶディープＮウェルバッファ１１１８、ｎ埋め込み層ＮＢＬ１１１４、ｐエピタキシャル層１１１２、基板１１０、及び１１２６での接合は、前と同様に配置される。Ｄウェル又はボディ拡散１１５４、１１５６、及び共注入領域１１５８は、ＬＤＭＯＳデバイスのためのＤウェルを形成するｐエピタキシャル層１１１６のボディ領域において付加的な性能を提供する。下記に説明するように、ＬＤＭＯＳデバイスのためのソース及びボディコンタクトは、このＤウェル領域の上に形成される。ｐ−エピ材料１０１６におけるＤウェル領域とＮウェル領域との間に接合１１２６が形成される。
【００４１】
図１２は、付加的なプロセスステップに従ったＬＤＭＯＳデバイス１２００を別の断面図において示す。ゲートフォトレジストパターンは、簡潔にするために示されていないが、ゲート１２８２の上に適用され、エッチングプロセスのためにパターニングされる。如何なる不要なゲートポリシリコン及びその下にあるゲート誘電体の不要な部分も、既知のエッチング法によって除去される。次にゲートフォトレジストも除去される。ＬＤＭＯＳゲートポリシリコン１２８２が形成される間に、図１２では示されていない、基板１２１０の任意の箇所に位置する半導体基板１２１０の部分に配置される任意のＮＭＯＳおよび／またはＰＭＯＳトランジスタのためのゲート構造が同時にパターニングされ得る。本願の付加的な態様を形成する幾つかの配置において、金属ゲート等の代替ゲートが、後のプロセスステップでポリシリコンゲート１２８２に代わり得る。図１２に示すように、その後、ゲート側壁スペーサ１２８８が、酸化物、酸窒化物、又は窒化物層等のインシュレータで形成される。ゲートスペーサ１２８８は、酸化物堆積によって又は他の既知の技術によって形成され得る。その後、異方性エッチングステップによってゲートスペーサが形成される。本明細書に記載される他のステップに関して、図１２では示されていない、基板１２１０の他の部分において同期間に製造されるＮＭＯＳおよび／またはＰＭＯＳデバイスのためのゲート構造が同時に形成され得る。
【００４２】
更に図１２を参照すると、低電圧ＰＭＯＳＮウェル注入を用いることによってシャローＮウェル１２９０が形成される。低電圧ＰＭＯＳＮウェル注入は、典型的に、ゲート酸化物及びゲートポリシリコンプロセスステップの前に形成される。例示の配置において、ＬＤＭＯＳドレイン領域のためのこのウェル１２９０もまた、基板１２１０上の任意の箇所で製造されているＣＭＯＳデバイスのために形成されるＮウェル領域と同期間に形成される。
【００４３】
更に図１２を参照すると、Ｂと称されるＰ＋ボディコンタクト、Ｓと称されるＮ＋ソースコンタクト、及びＤと称されるドレインコンタクトが、付加的なプロセスステップにおいて形成される。或る配置において、基板上の任意の箇所に位置するＣＭＯＳデバイスのためのソース及びドレインコンタクトを形成するためのコンタクト注入ステップも実施される。ゲートＧに対するコンタクトもまた形成される。
【００４４】
図１２に示される断面図は、実質的に完成したＬＤＭＯＳデバイス１２００を示す。ＬＤＭＯＳデバイス１２００は、ボディ、ソース、ゲート、及びドレインコンタクト、Ｂ、Ｓ、Ｇ、及びＤ、ＨＶディープＮウェルバッファ１２１８及びｐ型埋め込み層ＰＢＬ１２２８によって形成される二重バッファ、ドリフト及びＪＦＥリサーフ拡散を形成するドリフト領域リサーフ注入１２２２、１２２４、Ｄウェル領域におけるアップ／ダウンボディ拡散１２５６、１２５４、及び共注入プロセスによって形成されるチャネルリサーフ拡散１２５８を含む。ＮＢＬ１２１４、ｐエピタキシャル層１２１２、及び基板１２１０は全て前と同様に配置される。
【００４５】
動作において、チャネル領域１２８５が、「Ｓ」と称されるソースＮ＋領域と、ｐ型Ｄウェル領域とｎ型ドリフト領域の間のｐ−ｎ接合１２２６との間のゲート領域の下に形成される。閾値より大きい電位がゲート端子Ｇに加えられると、反転領域ができ、キャリヤが、Ｓと称されるＮ＋ソース領域からドリフト領域へチャネルを横切って移動し得、その後、ＳＴＩインシュレータ１２５２の下のＮ＋ドレイン領域にドリフトし得る。チャネル、ボディ領域、及び上述のチェーンイオン注入ステップによって形成されたドリフト領域において種々のドープされた拡散を用いることは、表面電界効果を低減させ、リサーフデバイスを提供し、降伏電圧ＢＶｄｓｓを増加させ、適度に低いドレインソース間オン抵抗ＲＤｓｏｎを提供し、高性能ＬＤＭＯＳトランジスタを可能にする。
【００４６】
図１３は、ＣＭＯＳ半導体製造プロセスにおいて形成されるＭＯＳトランジスタと同時に構築された完成したＬＤＭＯＳデバイス１３００を別の断面図において示す。図１３は、基板上にＣＭＯＳ及びＬＤＭＯＳデバイス両方を同時に形成する能力を示す。ＬＤＭＯＳデバイス１３００は、ボディ、ソース、ゲート、及びドレインコンタクト、Ｂ、Ｓ、Ｇ、及びＤ、ＨＶディープＮウェルバッファ１３１８及びｐ型埋め込み層ＰＢＬ１３２８によって形成される二重バッファ、ドリフト及びＪＦＥリサーフ拡散を形成するドリフト領域リサーフ注入１３２２、１３２４、Ｄウェル領域におけるアップ／ダウンボディ拡散１３５６、１３５４、及び共注入プロセスにより形成されたチャネルリサーフ拡散１３５８を含む。ｐ−ｎ接合１３２６が、ｐ−エピ領域１３１６におけるＤウェル領域と、Ｎウェル領域との間に形成される。ディープトレンチ隔離構造１３０１が、ＮＢＬ１３１４まで延在し且つＮＢＬ１３１４に接するｎ型材料１３６２と、基板１３１０まで延在するｐ型材料１３６４とによって形成され、これら２つの材料を互いに隔離するように誘電体領域１３６６を含む。低電圧ＣＭＯＳ領域１３０２において、ＰＭＯＳトランジスタが、個別のＮ＋Ｎウェルコンタクト（図１３には図示せず）を備えるシャローＮウェル１３７２において、Ｓ１と称されるソースコンタクト、Ｇ１と称されるゲート、及びＤ１と称されるドレインコンタクトを有して形成されて示されている。上述のように、ＬＤＭＯＳデバイスを形成するためのチェーン注入に続く幾つかのプロセスステップが、ＬＤＭＯＳ及びＣＭＯＳデバイス両方のための構造を形成するために用いられ得、それによって、基板１３１０において両方のタイプのデバイスを同時に製造することが可能になる。例えば、デバイスの両方のタイプに対して、ポリシリコンゲート材料Ｇ、Ｇ１が同時に形成される。このように、高度に集積された回路デバイス（例えば、ＬＤＭＯＳ高側ドライバ、及びドライバを制御するための関連する高電圧ＣＭＯＳ制御回路要素）が、シリコン基板上の単一の集積回路に形成され得る。
【００４７】
図１４は、例示の配置においてＬＤＭＯＳデバイスを形成するための方法のステップをフローチャートにおいて説明する。図１４において、この方法は、ステップ１４０１で、Ｐ基板の上のｐエピタキシャル層で開始する。ステップ１４０３で、Ｎ型埋め込み層のブランケット形成がイオン注入によって実施される。或る例において、イオン注入は極めて高い濃度を用い、最大５×１０１５ａｔｏｍｓ／ｃｍ２の注入ドーズのｎ型ドーパントが用いられる。１つのアプローチにおいて、マスクを必要としないで、ブランケットｎ型埋め込み層が形成される。代替アプローチにおいて、マスク層が用いられ、選択的注入が行われる。このアプローチにおいて、その後ディープＮ構造がＮＢＬ材料に接して形成されて、ＬＤＭＯＳデバイスを囲むｎ型タブが完成される。
【００４８】
図１４におけるステップ１４０５で、ＬＤＭＯＳデバイス、ディープＮウェル、及びボディ領域のための、及び基板上に同時に形成され得るＣＭＯＳデバイスのためのベース材料を提供するように、Ｐ型材料のインラインエピタキシャル層が形成される。
【００４９】
ステップ１４０７で、チェーンｎ型イオン注入が実施される。このチェーンにおける第１の注入は、２ＭｅＶ〜３ＭｅＶの注入エネルギー及び１×１０１２ａｔｏｍｓ／ｃｍ２〜３×１０１２ａｔｏｍｓ／ｃｍ２のドーズで、リンをドーパント原子として用いる。この注入は、上述のように高電圧ディープＮウェルバッファ層を形成する。その後、ｎ型チェーンにおける第２の注入が、例えば、６００ＫｅＶ〜約２ＭｅＶのエネルギーレベル及び２×１０１２ａｔｏｍｓ／ｃｍ２〜約５×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズでリン等のｎ型ドーパントを用いて実施される。この注入は、デバイスドリフトリサーフ制御のためにドリフト領域において拡散を形成する。次に、上述のようにＪＦＥＴ領域において拡散を形成するために、例えば、約１００ＫｅＶ〜約３５０ＫｅＶのエネルギーレベル及び１×１０１２ａｔｏｍｓ／ｃｍ２〜約９×１０１２ａｔｏｍｓ／ｃｍ２のドーズでヒ素を用いて、ｎ型チェーンにおける第３のｎ型注入が実施される。二重バッファの上のこれらのインプラント領域を使用することは、カスケードされたリサーフＬＤＭＯＳデバイスの性能を改善する。
【００５０】
ステップ１４０９で、ｎ型チェーン注入によって形成されたｎ型拡散にｐ型埋め込み層が挿入されて形成される。このｐ型埋め込み層又はＰＢＬは、例えば、約８００ＫｅＶ〜約２．５ＭｅＶの注入エネルギー及び約３×１０１２ａｔｏｍｓ／ｃｍ２〜約８×１０１２ａｔｏｍｓ／ｃｍ２を用いる、ホウ素のイオン注入によって形成される。ＰＢＬ層は、二重バッファ構造、及び上述のようなＬＤＭＯＳトランジスタのためのドリフト領域リサーフ設計を形成するように、ＨＶディープＮウェルＮ型バッファ領域に重なる。
【００５１】
図１４におけるステップ１４１１で、隔離構造が形成される。ステップ１４０３で形成されたｎ型埋め込み層ＮＢＬがブランケットステップで形成された場合、図７又は図１３に示されるようなディープトレンチ隔離構造が用いられ得る。代替アプローチにおいて、ステップ１４０３でＮＢＬを形成する際にマスクが用いられる場合、隔離構造は、ディープｎ型コンタクトであり得、ｎ型埋め込み層を備えるタブを形成し、ＬＤＭＯＳデバイスのためのエリアを囲む。
【００５２】
図１４に示されるように、方法はこの後、図１５のステップ１５０１に移る。
【００５３】
図１５において、フローチャートが継く。図１５は、ＬＤＭＯＳトランジスタを形成する方法のための残りのステップを示す。ステップ１５０１で、ＬＤＭＯＳトランジスタのためのシャロートレンチ隔離又はＳＴＩ領域が形成される。同時に、上述のように、ＣＭＯＳトランジスタのための基板の他の領域に付加的なＳＴＩ領域が形成され得る。ステップ１５０３で、Ｄウェルの第１の部分、又はＬＤＭＯＳデバイスのディープアップ／ダウンボディ領域を完成させるため、ｐ型注入の第１のチェーンが実施される。ダウンボディ部分は、ＤウェルをＰＢＬに接続するために用いられ、アップボディ部分は、ＬＤＭＯＳデバイスのＳＴＩコーナー領域の底部近くでＪＦＥリサーフを支持するためである。第１の注入が、例えば、１ＭｅＶ〜２ＭｅＶの注入エネルギー及び３×１０１２ａｔｏｍｓ／ｃｍ２〜約８×１０１２ａｔｏｍｓ／ｃｍ２の注入ドーズでホウ素をドーパント原子として用いて実施される。その後、第２のｐ型注入が、約４００ＫｅＶ〜約８００ＫｅＶの注入エネルギー及び約８×１０１２ａｔｏｍｓ／ｃｍ２〜約５×１０１３ａｔｏｍｓ／ｃｍ２の注入ドーズでホウ素を用いて実施される。
【００５４】
ステップ１５０３に続いて、共注入の第２のチェーン１５０５が、例えば、ｐ型ドーパントとしてホウ素を及びｎ型ドーパントとしてヒ素を用いて、同じＤウェル注入マスク層を用いて連続的に実施される。ｐ型注入は、約６０ＫｅＶ〜約２６０ＫｅＶの注入エネルギー及び約１×１０１３ａｔｏｍｓ／ｃｍ２〜約３×１０１４ａｔｏｍｓ／ｃｍ２の注入ドーズで実施される。ｎ型注入は、約２０ＫｅＶ〜約２２０ＫｅＶの注入エネルギー及び約２×１０１３ａｔｏｍｓ／ｃｍ２〜約１×１０１５ａｔｏｍｓ／ｃｍ２の注入ドーズで実施される。上述のように、共注入は、シャローボディ、及びＬＤＭＯＳデバイスのためのチャネルリサーフ設計を備える有効チャネル領域を形成する。
【００５５】
本願の配置において、ＬＤＭＯＳデバイスの高性能のため、デバイスドレインドリフトエリアからＪＦＥＴ及びチャネル領域へのデバイス電界分配を改善するために、ドリフトリサーフ、ＪＦＥリサーフ、及びチャネルリサーフイオン注入は共にカスケードされる。
【００５６】
図１５におけるステップ１５０７で、この方法は継続する。このステップで、ＬＤＭＯＳデバイスのための残りの構造（例えば、ゲート誘電体、ゲート導体、ソース、ボディ、及びドレイン領域）を形成するための同時プロセスステップが、基板上の任意の箇所にあるＰＭＯＳ及びＮＭＯＳトランジスタ等のＣＭＯＳデバイスの製造のための類似のステップと同時に実行され得る。このようにして、高度に集積された回路デバイスが、配置のＬＤＭＯＳデバイスを組み込んで製造され得る。図１５におけるステップ１５０９で、説明される方法が終了する。図１４及び１５に示される方法が実施された後、従来のステップを用いて半導体製造プロセスが継続して、こういった構造をメタライゼーションパターンに接続する。メタライゼーションパターンには、シリサイド形成、インターリーブ誘電体、ビア、及びコンタクト形成、金属堆積、及びパターニング等が含まれ、ＬＤＭＯＳデバイスのソース、ボディ、ドレイン、及びゲート端子、及びＣＭＯＳデバイス（存在する場合）のソース、ドレイン、及びゲート端子を、金属導体等の上部導電層を用いて種々の信号に結合する。
【００５７】
図１４及び図１５に示される方法を用いて、ｎ型ドリフト領域に対し一つ、Ｄウェル又はボディ領域に対し一つの、２つのみの付加的なマスクレベルを用い、標準のＣＭＯＳ半導体プロセスを用いて優れた性能を有するＬＤＭＯＳデバイスを得ることができる。チェーン注入は、単一のマスクを用いて連続的ステップにおいて実施される。この配置で用いられる二重バッファのｎ型埋め込み層及びｐ型埋め込み層は、上述のように、マスクを用いることなくブランケットイオン注入において形成され得、従って、製造コストが低減される。
【００５８】
上述のように、二重バッファ及びカスケードされたリサーフ拡散配置を用いて形成された例示のＬＤＭＯＳデバイスに対する性能メトリックスが得られている。こういったデバイスは、図１に示されるデバイス等の従来のアプローチを用いて得られたデバイスと比較して、優れた降伏電圧、及び低減された抵抗を示す。
【００５９】
上述の配置及び構造を用いて得られるＬＤＭＯＳデバイスは、従来のアプローチに比べ、固有オン抵抗において平均３２．６％の削減を示しており、自動車産業の１０年間ＤＣでの最大Ｉｄシフトのためのガイドライン（automotive industry guidelines for maximum Id shift over 10 years DC）に適合する。
【００６０】
製造コスト及び複雑性の観点から、二重バッファ、及びカスケードされたリサーフ拡散を用いてＬＤＭＯＳデバイスを形成するための方法は、マスク数の少ないＬＤＭＯＳプロセスを提供する。更に、本願の配置を用いて得られるデバイスのオン抵抗Ｒｄｓｏｎは、従来の既知のアプローチより低い。
【００６１】
本発明の特許請求の範囲内で、説明された実施形態における変更が可能であり、また、他の実施形態が可能である。例えば、ステップの順序及びステップの数においても変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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