(57)【特許請求の範囲】
【請求項１】
周波数コードワードＦＣＷからＤＣＯ出力信号を発生するために設けられたディジタル制御発振器（１１）（ＤＣＯ）と、
上記ＤＣＯ（１１）を制御するためのコンポーネントのセットを備えるフィードバックループとを備えた全ディジタル位相同期ループ（１０）（ＡＤＰＬＬ）であって、
上記コンポーネントは、
所定の観察窓期間内で位相検出を行うために設けられた時間／ディジタル変換器（１５）（ＴＤＣ）を備え、
上記ＴＤＣ（１５）は、少なくとも、第１の遅延オフセットを有する基準信号と、第２の遅延オフセットを有するイネーブル信号とを受信し、所定の観察窓期間を定義するために設けられ、
上記ＴＤＣ（１５）は、上記所定の観察窓期間内で測定された基準信号とイネーブル信号との位相差を示すＴＤＣ出力コードを発生するために設けられ、
上記コンポーネントは、
上記イネーブル信号がＤＣＯ出力信号から得られた遷移エッジを含むように、上記ＤＣＯ出力信号からイネーブル信号を発生するために設けられ、上記イネーブル信号が所定の観察窓期間内において基準信号とイネーブル信号との位相差を測定するようにＴＤＣ（１５）を活性化するように構成されるコンポーネントのサブセットを備えたＡＤＰＬＬにおいて、
上記フィードバックループのコンポーネントのセットは、
上記ＴＤＣ出力に接続され、活性化されたときに、所定の期間にわたって発生されたＴＤＣ出力コードをモニタすることによって第１及び第２の遅延オフセット値の差を評価し、上記基準信号に対して上記所定の観察窓期間を位置決めするように上記差を調整するために設けられ、
これにより、上記ＴＤＣ（１５）が上記所定の観察窓期間内で動作するように前記ＴＤＣ（１５）を活性化するオフセット校正システムを備えるＡＤＰＬＬ（１０）。
【請求項２】
上記オフセット校正システムは、
上記ＴＤＣ出力に接続され、上記評価を実行することで遅延調整制御信号を発生するオフセット校正部（１５２）と、
上記オフセット校正部（１５２）に接続され、上記遅延調整制御信号に基づいて第１のオフセット遅延を調整するように構成される可変遅延部（１５３）とを備える請求項１記載のＡＤＰＬＬ（１０）。
【請求項３】
上記可変遅延部（１５３）は上記ＴＤＣ（１５）の一部である請求項２記載のＡＤＰＬＬ（１０）。
【請求項４】
上記オフセット校正システムは、上記基準信号の遷移エッジが上記所定の観察窓期間の略中央に位置決めされるように上記差を調整するために設けられる請求項１〜３のうちのいずれか１つに記載のＡＤＰＬＬ（１０）。
【請求項５】
上記オフセット校正システムは、上記基準信号の遷移エッジが上記ＴＤＣの伝達曲線の略中央に位置決めされるように上記差を調整するために設けられる請求項１〜３のうちのいずれか１つに記載のＡＤＰＬＬ（１０）。
【請求項６】
上記オフセット校正システムは、上記ＴＤＣ出力コードの最上位ビットによって発生された０と１の数を計数することによって上記第１及び第２の遅延オフセット値の差を評価するために設けられる請求項１〜５のうちのいずれか１つに記載のＡＤＰＬＬ（１０）。
【請求項７】
上記オフセット校正システムは、上記ＴＤＣ出力コードにおいてゼロの数が１の数よりも大きい場合において、上記第１のオフセット遅延を増加させるために設けられたＴＤＣオフセット制御部（１５６）を備える請求項６記載のＡＤＰＬＬ（１０）。
【請求項８】
上記ＴＤＣオフセット制御部（１５６）は、１の数が０の数よりも大きい場合において、第１のオフセット遅延を減少させるために設けられる請求項６又は７記載のＡＤＰＬＬ（１０）。
【請求項９】
上記フィードバックループは、
位相の粗い部分を検出するために設けられたコンポーネントと、
上記ＴＤＣ（１５）を含み、上記位相の細かい部分を検出するコンポーネントとを備える請求項１〜８のうちのいずれか１つに記載のＡＤＰＬＬ（１０）。
【請求項１０】
上記フィードバックループは、
位相の整数部を検出するために設けられたコンポーネントと、
上記ＴＤＣ（１５）を含み、上記位相の小数部を検出するコンポーネントとを備える請求項１記載のＡＤＰＬＬ（１０）。
【請求項１１】
上記ＴＤＣ（１５）はフラッシュＴＤＣである請求項１記載のＡＤＰＬＬ（１０）。
【請求項１２】
ＤＣＯ出力信号を発生するために設けられるディジタル制御発振器（１１）（ＤＣＯ）と、
上記ＤＣＯを制御するコンポーネントのセットを備えるフィードバックループとを備える全ディジタル位相同期ループ（１０）（ＡＤＰＬＬ）を動作させる方法であって、
上記方法は、
ａ）所定の観察窓期間内で位相検出を実行するように設けられる時間／ディジタル変換器（１５）（ＴＤＣ）を活性化するステップを含み、上記ＴＤＣ（１５）は、少なくとも、第１の遅延オフセットを有する基準信号と、第２の遅延オフセットを有する信号とを受信し、上記所定の観察窓期間を定義するために設けられ、
上記ＴＤＣ（１５）を活性化するステップは、
ａ１）上記ＴＤＣ（１５）に基準信号を提供するステップと、
ａ２）イネーブル信号が上記ＤＣＯ出力信号から得られた遷移エッジを含み、上記所定の観察窓期間内の基準信号とイネーブル信号との位相差を測定するように上記ＴＤＣを活性化するために設けられるように、上記イネーブル信号がセットを用いて上記ＤＣＯ出力信号からイネーブル信号を発生するステップとを含み、
上記方法は、
ｂ）上記ＴＤＣ（１５）を用いて、上記所定の観察窓期間内で測定された基準信号とイネーブル信号との位相差を示すＴＤＣ出力コードを発生するステップと、
ｃ）上記ＴＤＣ出力に接続された校正システムを用いて、オフセット遅延校正ステップを実行するステップとを含み、
上記校正ステップは、
ｃ１）所定の期間にわたって発生されたＴＤＣ出力コードをモニタすることによって上記第１及び第２の遅延オフセット値の差を評価するステップと、
ｃ２）上記基準信号に対して上記所定の観察窓期間を位置決めする上記差を調整するステップとを含み、
これにより、上記ＴＤＣ（１５）が上記所定の観察窓期間内で動作するように前記ＴＤＣ（１５）を活性化する方法。
【請求項１３】
上記オフセット遅延校正ステップは、
上記評価するステップの間において検出された第１及び第２の遅延オフセット値の差に基づいて遅延調整制御信号を発生し、上記遅延調整制御信号を可変遅延部に印加することで上記第１の遅延オフセットを調整するステップを含む請求項１２記載の方法。
【請求項１４】
上記オフセット遅延校正ステップはオフラインで実行される請求項１２又は１３記載の方法。
【請求項１５】
上記実行されるオフセット校正ステップは、位相同期のために上記ＴＤＣを活性化する前に、周波数捕捉段階でオンラインで実行される請求項１２又は１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、全ディジタルの位相同期ループ（ＡＤＰＬＬ）に関し、より具体的には、動的に調整可能なオフセット遅延を有するＴＤＣを備えるＡＤＰＬＬに関する。
【背景技術】
【０００２】
超低消費電力（ＵＬＰ）トランシーバは、例えばブルートゥース（登録商標）スマートとＺｉｇｂｅｅ（登録商標）などの無線パーソナルエリアネットワーク（ＷＰＡＮ）のための自律的なセンサノードの短距離ネットワークを可能にする。周波数合成及び変調のための高周波位相同期ループ（ＰＬＬ）は全トランシーバ電力の大きなシェアを消費し、ＵＬＰのＷＰＡＮ無線を実現するためにサブｍＷのＰＬＬのキーになる。アナログＰＬＬに比べて、全ディジタルのＰＬＬ（ＡＤＰＬＬ）は、より小さな面積オーバヘッド、プログラマビリティ、大規模な自己校正の機能、及び容易な移植性の利点を提供するので、ナノスケールのＣＭＯＳにおいて好ましい。しかし、ＡＤＰＬＬの時間／ディジタル変換器（ＴＤＣ）は、伝統的にパワーを必要としているので、アナログＰＬＬは現在も、ＵＬＰ  ＷＰＡＮ無線の分野を支配している。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｊ．  Ｚｈｕａｎｇ，  ｅｔ  ａｌ．，  ”Ａ  Ｌｏｗ−Ｐｏｗｅｒ  Ａｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｂａｓｅｄ  ｏｎ  Ｐｈａｓｅ  Ｐｒｅｄｉｃｔｉｏｎ，”  ＩＣＥＣＳ，  ２０１２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤＰＬＬにおいてＴＤＣ回路の消費電力を最小化するための既知のアプローチは、ＴＤＣが所定の観察窓内で動作するようにＴＤＣの活動を減少させている。そのようなＴＤＣは特許文献１から知られており、ＷＰＡＮアプリケーションのためにＤＴＣでアシストされたスナップショットＴＤＣのための２．１〜２．７ＧＨｚフラクショナルＮ  ＡＤＰＬＬが開示されている。この実施例では、ＴＤＣのスナップショットは、ＦＣＫＶＤ２からＦＲＥＦのＴＤＣのサンプリングレートを低減するために行われる。ディジタル／時間コンバータ（ＤＴＣ）は、ＤＣＯ出力信号の周期の１／１０以下にＴＤＣ検出範囲の検出範囲を減少させるために設けられ、これは大幅な電力削減につながる。周波数コマンドワードの累積された小数部分（端数部分）ＦＣＷｆｒａｃは基準信号ＦＲＥＦを遅延させるようにＤＴＣを制御することで、一旦ループがロックすれば、遅延された基準クロックはＦＲＥＦｄｌｙはほぼＣＫＶＤ２と整列されるようになる。ＦＲＥＦｄｌｙはまた、最初のＣＫＶＤ２エッジを捕捉するためのスナップショットをトリガーすることで、基準周期当たりただ１つのＣＫＶＤ２エッジＣＫＶＤ２ＳがＴＤＣに供給される。ただ１つのエッジを捕捉することにより、スナップショット技術は、ＴＤＣが最小の活動性を有し、最小限の電力を消費することを保証する。また、スナップショットすることはまた、ＴＤＣの動作中に電源スイッチノイズを最小限に抑える。このとき、基準周波数（３２ＭＨｚ）で動作している範囲で限定されたＴＤＣは、ＣＫＶＤ２ＳのエッジをＦＲＥＦｄｌｙと比較することでフラクショナルな位相誤差ＰＨＥＦを提供する。このアプローチはサンプリング速度とＴＤＣの検出範囲との両方を減少させ、これにより約２００倍の電力削減につながる、スナップショットＴＤＣでは、狭い観察窓が、ＦＲＥＦｄｌｙの立ち上がりエッジの後、イネーブル信号ＴＤＣとして機能するＣＫＶＤ２Ｓによって開かれる。ＴＤＣはＦＲＥＦｄｌｙの立ち上がりエッジの後、可変クロックＣＤＶＤ２の最初の立ち上がりエッジを捕捉するので、ＴＤＣの観察窓を開けるためのタイミングは非常に重要である。スナップショット回路によって追加された遅延を補償するために、ＴＤＣの「遅延オフセット（Ｔ１）」はＦＲＥＦｄｌｙの立ち上がりエッジ及びＴＤＣ観察窓の間に追加される。しかし、ＴＤＣとスナップショット回路によるオフセット遅延は、設計段階中又は操作中に導入されたレイアウトで寄生又は低速ロジックの変化のために、容易に推定することができない。結果として、ＴＤＣとスナップショットによる各オフセット遅延間の不一致のために、ＴＤＣは、所定の観察窓の外で活性化されるかもしれない。これにより、ＴＤＣに対して誤った出力コードを発生させ、その結果、例えば望ましくない位相ノイズを導入し、時には不安定なＰＬＬの同期につながる可能性があることで全体的なＰＬＬ性能の劣化をもたらす。
【０００５】
本開示の目的は、従来技術の欠点を有しないＡＤＰＬＬシステムを提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的は、第１の独立請求項の技術的特徴を有するＡＤＰＬＬシステムによる開示に従って達成される。
【０００７】
特に、本開示の態様によれば、全ディジタル位相同期ループ（ＡＤＰＬＬ）を開示する。ここで、ＡＤＰＬＬは、ＤＣＯ出力信号を発生するために設けられたディジタル制御発振器（ＤＣＯ）と、ＤＣＯを制御するためのコンポーネントのセットを備えるフィードバックループとを備える。上記フィードバックループに設けられたコンポーネントは、所定の観察窓内で位相検出を行うために設けられたる時間／ディジタル変換器（ＴＤＣ）を備える。ＴＤＣは、少なくとも、第１のオフセット遅延を有する基準信号と、第２の遅延オフセットを有する信号とを受信して所定の観察窓を定義するために設けられる。ＴＤＣは、所定の観察窓内で測定された基準信号とイネーブル信号との位相差を示すＴＤＣ出力コードを発生するために設けられる。フィードバックループ内のコンポーネントのサブセットは、イネーブル信号がＤＣＯ出力信号から得られた遷移エッジを含むように、ＤＣＯ出力信号からのイネーブル信号を発生するために設けられ、所定の観察窓内の基準信号とイネーブル信号との位相差を測定するようにＴＤＣを活性化するために設けられる。フィードバックループのコンポーネントのセットは、ＴＤＣ出力に接続されたオフセット校正システムを含み、オフセット校正システムは、活性化されたときに、所定の期間にわたって発生されたＴＤＣ出力コードをモニタすることによって、第１及び第２の遅延オフセット値の差を評価するために設けられ、かつ、基準信号に対して所定の観察窓を位置決めするように上記差を調整するために設けられる。
【０００８】
校正システムが活性化されたときに第１及び第２の遅延オフセット値の差を評価するように設けられた校正システムを提供することで、ＴＤＣが所定の観察窓内で活性化されるように、第１及び第２の遅延オフセット値との差を動的に調整することができることが発見された。基準信号とイネーブル信号との間の位相差を示すＴＤＣ出力コードを処理することにより、基準信号がイネーブル信号から所定の時間差内に到着したかどうかを決定することが可能である。結果として、所定の期間にわたって発生されたＴＤＣ出力コードに基づいて、第１及び第２の遅延オフセット値との間の遅延差は、基準信号に対して、ＴＤＣの観察窓を位置決めするように調整することができ、これにより、ＴＤＣは所定の観察窓内で動作してより高性能のＡＤＰＬＬになることを保証する。
【０００９】
本開示の実施形態によれば、校正システムは、ＴＤＣ出力に接続されたオフセット校正部を備えて設けられる。校正部は、第１及び第２の遅延オフセット値の差の評価を行い、それによって遅延調整制御信号を発生するように設けられる。校正システムはさらに、可変遅延部を備えてもよい、可変遅延部はオフセット校正部に接続され、遅延調整制御信号に基づいて第１の遅延オフセットを調整するために設けられる。
【００１０】
遅延調整制御信号に基づいて、可変遅延部を制御するために使用されるＴＤＣ出力コードを発生するために設けられた校正部を設けることにより、基準信号はＴＤＣ観測窓内に到着するように第１の遅延オフセットを動的に調整することができる。この方法では、遅延オフセット調整は単にＴＤＣ出力コードに基づいて外部の介入なしに行うことができる。遅延調整制御信号は、可変遅延部によって行われるべき遅延オフセット調整値を示すことができる。可変遅延部は、校正部により発生された遅延調整制御信号に基づいて、基準信号の遅延を調整するように構成されたディジタル制御のプログラム可能な可変遅延であってもよい。ここで、遅延調整制御信号は、基準信号が所定の観測窓内に到達するように、第１のオフセット遅延を調整する必要がある値を示すことができる。この方法では、第１及び第２の遅延オフセット値に導入された変動を補償することができ、これにより、ＴＤＣは所定の観察窓で動作することを保証する。結果として、本開示のシステムを用いることで、第１及び第２のオフセット遅延の任意の変化を動的に補償することができ、これにより、ＴＤＣの正しい機能を確保し、より高性能のＡＤＰＬＬを提供できる。
【００１１】
本開示の実施形態によれば、上記基準信号の遷移エッジが観察窓の所定の略中央に位置決めされるように方法で、第１及び第２の遅延オフセット値の差が調整される。所定の観察窓の中央に基準信号を位置決めすることにより、ＴＤＣは、以前と後続するＤＣＯ出力信号の２つのサイクルの両方に対して十分なマージンを設けることが保証される。
【００１２】
本開示の実施形態によれば、校正部は、所定の期間にわたってＴＤＣ出力コードにより発生された０の数と１の数を累算することによって、第１及び第２の遅延オフセット値の差を評価するために設けられる。例えば、校正部は、所定の期間にわたってＴＤＣ出力コードにより発生された１の数と０の数を計数するための少なくとも一つのカウンタを備えてもよい。例えば、カウンタは、ＴＤＣ出力コードの最上位ビット（ＭＳＢ）によって発生された１の数と０の数を計数するように設けてもよい。所定の期間にわたって発生されたＴＤＣ出力コードの１の数と０の数を累算することにより、ＴＤＣは、所定の観察窓内で操作されたか否かを決定する簡単かつ効果的な方法を提供することが判明した。このことは、所定の期間にわたって発生されたＴＤＣ出力コードの１の数と０の数が、基準信号とイネーブル信号との間の位相差及びその逆の位相差に直接に関連する。結果として、所定の期間にわたってＴＤＣ出力コードの１と０の分布を観察することによって、基準信号とイネーブル信号との位相差を容易に評価することができる。
【発明の効果】
【００１３】
本開示の実施態様によれば、ＡＤＰＬＬは、ＴＤＣ出力コードの１と０の累積数に基づいて、遅延調整制御信号を発生するように構成されたＴＤＣオフセット制御部を備える。この方法では、基準信号の第１の遅延オフセットは、動的に、任意の外部の介入なしに調整することができる。例えば、ＴＤＣ出力コード内の０の数が１の数よりも大きい場合に、ＴＤＣオフセット制御部は、基準信号のオフセット遅延を増大させるために設けてもよい。また、例えば、１の数が０の数よりも大きい場合に、ＴＤＣオフセット制御部は、基準信号のオフセット遅延を減少させるとうに設けられてもよい。
【００１４】
本開示はさらに、以下の説明及び添付図面により明らかにされる。
【図面の簡単な説明】
【００１５】
【図１】従来のＡＤＰＬＬ回路を示す。
【図２】ＡＤＰＬＬのＴＤＣ回路のオフセット遅延の表現を示す。
【図３】ＴＤＣが所定の観察窓内で動作するときのＴＤＣの伝達曲線の表現を示す。
【図４】（ａ）及び（ｂ）はＴＤＣが所定の観察窓の外で動作するときのＴＤＣの伝達曲線の表現を示す。
【図５】（ａ）及び（ｂ）はＴＤＣが所定の観察窓の外で動作するときのＴＤＣの伝達曲線の表現を示す。
【図６】本開示の実施形態に係るＴＤＣの表現を示す。
【図７】ＡＤＰＬＬの位相同期手順の一例を示す図である。
【発明を実施するための形態】
【００１６】
本開示は、特定の実施形態に関して図面を参照して説明する。しかし、本開示はこれに限定されず、特許請求の範囲によってのみ限定される。記載した図面は、概略的に過ぎず、非限定的である。図面において、幾つかの要素のサイズは誇張されてもよく、例示の目的のため縮尺通りに描かれていない。寸法及び相対寸法は、必ずしも本開示の実施の実際の縮小には対応していない。
【００１７】
また、発明の詳細な説明及び特許請求の範囲における「第１」、「第２」、「第３」という用語は同様の素子間で区別するために用いられ、連続的又は時間的順序を記述するために必ずしも使用されない。用語は、適切な状況下で交換可能であり、本開示の実施形態は、本明細書に記載又は図示以外の他の順序で動作することができる。
【００１８】
さらに、発明の詳細な説明及び特許請求の範囲における「上部又は上面」、「下部又は下面」、「の上において」、「の下において」などの用語は説明の目的のために使用され、必ずしも相対的な位置を記述するためのものではない。そのように使用される用語は適切な状況下で交換可能であり、本明細書に記載の開示の実施形態は、本明細書に記載又は図示した以外の他の向きで動作することができる。
【００１９】
さらに、「好ましい実施形態」として参照されるが、種々の実施形態は例示的な方法として解釈されるべきであり、ここでの開示は、本開示の範囲を限定するものとしてではなく、実施されてもよい。
【００２０】
特許請求の範囲で使用される「備える」という用語は、その後に列挙される要素又はステップに限定されると解釈されるべきではない。そのことは、他の要素又はステップを排除するものではない。参照される記載の特徴、整数、ステップ又はコンポーネント（構成要素）の存在を特定するものとして解釈される必要があるが、一つ又はそれ以上の他の特徴、整数、ステップ又はコンポーネント、又はそれらのグループの存在又は追加を排除するものではない。このように、「コンポーネントＡとコンポーネントＢを備える装置」という表現の範囲は、本開示に関するというよりはむしろ、コンポーネントＡ及びコンポーネントＢからのみなる装置に限定されるべきではなく、装置の唯一の列挙されたコンポーネントがＡ及びＢであり、さらに特許請求の範囲はこれらのコンポーネントの等価物を含むものとして解釈されるべきである。
【００２１】
本開示の実施形態について  図１〜図７に示した実施形態を参照して説明する。
【００２２】
図１は、ＡＤＰＬＬ回路１０の一例を示し、ＡＤＰＬＬ１０は、所定の周波数を有する例えばＣＫＶであるＤＣＯ出力信号を、ディジタル制御発振器（ＤＣＯ）１１を用いて発生するために設けられる。ＡＤＰＬＬは、例えばＦＲＥＦである基準周波数信号を受信するように設けられ、基準信号の倍数であってもよい周波数コードワード（ＦＣＷ）に基づいて、例えばＣＫＶである所望のＤＣＯ出力信号を発生する。ＤＣＯが所望の周波数範囲内で安定に維持されることを確実にするために、ＡＤＰＬＬは、ＤＣＯを制御するためのコンポーネントのセットを含むフィードバックループを設けてもよい。フィードバックループ内のコンポーネントは、位相検出のためのコンポーネントを含み、位相検出のためのコンポーネントは、一例として、例えば位相の整数部分を検出するための位相インクリメンタを用いて位相の粗い部分を検出するためのサブセットと、例えば位相の小数部分を検出するためのサブセットである位相の細かい部分を検出するためのサブセットとを用いて、複数の段階で行うことができる。位相の細かい部分又は小数部分を検出するためのそのようなコンポーネントの１つは、所定の観察窓内で位相検出を実行するように設けられた時間／ディジタル変換器（ＴＤＣ）１５である。ＴＤＣ１５は、少なくとも、第１の遅延オフセットを有する基準信号と、第２の遅延オフセットを有するイネーブル信号とを受信し、所定の観測窓を定義するために設けられる。ＴＤＣ１５は、所定の観察窓内で測定された基準信号とイネーブル信号との位相差を示すＴＤＣ出力コードを発生するように設けられる。例えば、ＴＤＣ１５は、イネーブル信号の重要なエッジと基準信号との間の小数（又は分数の、もしくはフラクショナルな）位相差を測定し、従って小数位相誤差（ＰＨＥｆ）を示すＴＤＣ出力を発生する。ＴＤＣ１５は、所定の観察窓内において、基準信号と、例えばＣＫＶであるＤＣＯ出力信号からＤＣＯ出力信号から得られたイネーブル信号との位相検出を行うように設けられる。イネーブル信号を発生するために、フィードバックループは、イネーブル信号がＤＣＯ出力信号から得られた遷移エッジを含むように、多相分周器１３から発生された、例えばＣＫＶＤ２であるレートが低減されたＤＣＯ出力信号に基づいてイネーブル信号を発生するために設けられるコンポーネントの第１のサブセットを用いて設けられる。発生されるイネーブル信号は、所定の観察窓内の基準信号とイネーブル信号との位相差を測定するように、ＴＤＣ１５を活性化するために設けられてもよい。例えば、コンポーネントの第１のサブセットは、スナップショット回路１４を備えてもよく、スナップショット回路１４は、例えばＣＨＶＤ２であるレートが低減されたＤＣＯ信号の少なくとも１つエッジを表すイネーブル信号を発生するための基準信号によりトリガーされる。この方法では、レートが低減されたＤＣＯ信号のただ１つのエッジは、例えば、基準周期毎にＴＤＣに供給することで、ＴＤＣ１５の活動性を低下させ、消費電力の低減につながる。ＴＤＣ１５を順次活性化させるイネーブル信号を発生するための例えばＦＲＥＦである基準信号を用いることにより、ＴＤＣ１５のサンプリングレートは、基準信号の周波数レートに減少させることができる。ＴＤＣ１５のダイナミックレンジを低減するために、コンポーネントの第２のサブセットを提供することができ、コンポーネントの第２のサブセットは、ＴＤＣの所定の観察窓内で基準信号を位置決めするように設けられる。例えば、このことは、ディジタル／時間コンバータ（ＤＴＣ）１６を提供することによって達成することができ、ＤＴＣ１６は、ＦＣＷに基づいて発生される位相設定制御信号に基づいて、例えばＦＲＥＦｄｌｙである基準信号を遅延させるために設けられる。このように、低減された範囲のＴＤＣ１５は、小数位相検出を行うために設けられ、これによりＡＤＰＬＬ１０の面積オーバヘッドを低減する。
【００２３】
例えばＦＲＥＦｄｌｙである基準信号が所定の観察窓内に到達することを確実にするために、例えば図２に図示されたスナップショット回路である、イネーブル信号を発生するために設けられたフィードバックループにおけるコンポーネントの第１のサブセットにより導入されるオフセット遅延（Ｔ２）を補償するために、オフセット遅延（Ｔ１）がＴＤＣ１５において提供されてもよい。そのため、基準信号及びイネーブル信号は、第１のオフセット遅延（Ｔ１）及び第２のオフセット遅延（Ｔ２）を用いて提供される。この方法では、図３（ａ）に示すように、基準信号とイネーブル信号がＴＤＣの観察窓内ＴＤＣ１５によってサンプリングされる。第１の遅延オフセットである例えばＴＤＣ遅延遅延（Ｔ１）は、例えばスナップショット遅延Ｔ２である第２のオフセット遅延よりも大きな、例えばＣＬＶＤ２期間の半分である、概ねＤＣＯ出力信号期間の半分になるように選択され、その結果、図３（ｂ）に示す、以前と後続するＤＣＯ出力信号の２つのサイクルの両方に対して、十分なマージンを提供するように、ＴＤＣ伝達曲線の中心でＴＤＣ観察窓が位置する。
【００２４】
しかし、ＡＤＰＬＬのレイアウト又は動作中において導入されるプロセスバラツキ、ノイズ、又は他の寄生要素のために、ＴＤＣオフセット遅延（Ｔ１）及びスナップショットオフセット遅延（Ｔ２）はそれぞれ所望値から異なってもよい。その結果、ＴＤＣ１５は所定の観察窓の外で動作することができる。図４（ａ）は、ＴＤＣのオフセット遅延が短すぎる場合を示す。この場合において、ＴＤＣオフセット遅延Ｔ１は、スナップショット回路Ｔ２によって導入される遅延を補償するのに十分ではない。結果として、スナップショット回路１４は、推定されるＣＫＶＤ２エッジを逃し、次のＣＫＶＤ２エッジを捕捉するより多くのチャンスを有する。そのため、０の数よりも１の数を多く有するＴＤＣ出力コードの確率は、図４（ｂ）に示された推定値よりも高くなるであろう。この動作は、前回の検出ＣＫＶＤ２サイクルの近くに設けられるＴＤＣの観察窓と等価であると考えることができる。図５（ａ）において同様に、ＴＤＣオフセット遅延はスナップショット回路遅延（Ｔ２）よりも長くなり、その結果、スナップショット回路１４は、推定されたエッジの代わりに、前のＣＫＶＤ２エッジを捕捉する。結果として、ＴＤＣ出力コードは、図５（ｂ）に示すように、１よりも０をより多く発生するより高い確率を有することになる。
【００２５】
本開示の実施形態によれば、第１及び第２のオフセット遅延の変動を補償するために、図６に示すように、ＴＤＣ回路１５はオフセット校正システムを備えてもよい。オフセット校正システムは、ＴＤＣ出力に接続され、ＴＤＣ出力が活性化された場合には、所定の期間にわたって発生されたＴＤＣ出力コードをモニタすることにより、第１及び第２の遅延オフセット値の差を評価するように構成することができる。ＴＤＣ出力コードに基づいて、校正システムは、オフセット基準信号に対して所定の観察窓を位置決めするように、第１のオフセット遅延（Ｔ１）と第２のオフセット遅延（Ｔ２）の間の差を調整するために設けられてもよい。結果として、第１のオフセット遅延（Ｔ１）と第２のオフセット遅延（Ｔ２）における任意の変動は補償され、基準信号及びイネーブル信号が所定の観察窓内でサンプリングされることを確実にする。校正システムが活性化されたときに、第１のオフセット遅延値と第２のオフセット遅延値との間の差を評価するために校正システムを設けることで、第１のオフセット遅延値と第２のオフセット遅延値の間の差は、ＴＤＣが所定の観測窓内で活性化されるように動的に調整される。基準信号とイネーブル信号との位相差の指標であるＴＤＣ出力コードを処理することにより、基準信号がイネーブル信号から所定の時間差内に到着したかどうかを決定することが可能である。結果として、所定の期間にわたって発生されたＴＤＣ出力コードに基づいて、第１及び第２の遅延オフセット値との間の遅延差は、基準信号に対するＴＤＣの観察窓を位置決めするように調整することができる。
【００２６】
本開示の実施形態によれば、図６に示すように、校正システムはオフセット校正部１５２を含んでもよい。オフセット校正部１５は、ＴＤＣ出力に接続され、第１のオフセット遅延値（Ｔ１）と第２のオフセット遅延値（Ｔ２）との間の差を評価し、これにより、遅延調整制御信号を発生する。校正システムはさらに、オフセット校正部１５２に接続され、遅延調整制御信号に基づいて第１のオフセット遅延を調整するように構成される可変遅延部１５３を含んでもよい。可変遅延部１５は、ＴＤＣの一部であってもよい。ＴＤＣ出力コードに基づいて、可変遅延部１５３を制御するために使用される遅延調整制御信号に基づいて遅延調整制御信号を発生するために設けられた校正部１５２を提供することによって、ＴＤＣの観察窓がＴＤＣの伝達曲線の中心に位置するように第１の遅延オフセットを動的に調整することができることが発見された。校正システムは、例えば、ＴＤＣ伝達関数の中央に基準信号の遷移エッジを位置決めすることによって、基準信号の遷移エッジが実質的に観察窓の上記所定の中間に位置されるような方法で、第１のオフセット遅延値（Ｔ１）と第２のオフセット遅延値（Ｔ２）の差を調整するために設けられてもよい。校正システムを設けることで、遅延オフセット調整値は単にＴＤＣ出力コードに基づいて外部の介入なしに行うことができる。遅延調整制御信号は、可変遅延部によって行われるべき遅延オフセット調整値を示すことができる。例えば、可変遅延部１５３は、校正部１５２によって発生する遅延調整制御信号に基づいて、基準信号の遅延を調整するように設けられた、ディジタル制御されたプログラム可能な可変遅延ＦＲＥＦｄｌｙであってもよい。ここで、この値は、基準信号が所定の観測窓内に到達するように第１のオフセット遅延時間（Ｔ１）を調整すべき値を示す。この方法では、第１及び第２の遅延オフセット値に導入された変動を補償することができ、これにより、ＴＤＣは所定の観察窓で動作することを保証する。結果として、本開示のシステムを用いて、第１のオフセット遅延値（Ｔ１）と第２のオフセット遅延値（Ｔ２）における任意の変動を動的に調整することができ、これにより、ＴＤＣの正しい機能を確保して、より高いパフォーマンスのＡＤＰＬＬを実現できる。
【００２７】
本開示の実施形態によれば、校正部はさらに、第１のオフセットを行う調整に関して上述したのと同様の方法で。第２のオフセットＴ２を調整するように構成することができる。例えば、校正部は、可変遅延部によってＴＤＣ出力に基づいて第２のオフセットＴ２を調整するように構成することができる。また、校正部は、少なくとも１つの可変遅延部により、第１のオフセット遅延（Ｔ１）と第２のオフセット遅延（Ｔ２）の両方のＴＤＣ出力に基づいて調整するために設けられてもよい。本開示の実施形態によれば、校正部１５２は、所定の期間にわたって発生されたＴＤＣ出力コード中の１の数と０の数を累算することによって、第１及び第２の遅延オフセット値の差を評価するように構成することができる。例えば、このことは、ＴＤＣ出力コードにおける１の数と０の数を計数するように構成される少なくとも１つのカウンタ１５７を提供することによって達成することができる、例えば、カウンタ１５７は、ＴＤＣ出力コードの最上位ビット（ＭＳＢ）に接続され、所定の期間にわたってＭＳＢによって発生された１の数と０の数を計数するように構成される。
【００２８】
本開示の実施形態によれば、校正部１５２は、可変遅延部１５３を制御するために使用される、遅延調整制御信号を発生するように構成されたＴＤＣオフセット制御部１５６を用いて提供される。オフセット制御部１５６は、カウンタの値に基づいて、第１の遅延オフセット値（Ｔ１）を調整する遅延調整制御信号を発生するように設けられる。例えば、ＴＤＣオフセット制御部１５６は、ＴＤＣ出力コードにおいてゼロの数が１の数よりも大きい場合に、基準信号のオフセット遅延を増大させるように構成される。とって代わって、ＴＤＣオフセット制御部１５６は、１の数がゼロの数よりも大きい場合において、基準信号のオフセット遅延を減少するように構成される。
【００２９】
本開示の実施形態によれば、ＴＤＣ１５は、所定の観測窓内で測定された基準信号とイネーブル信号との位相差を示すＴＤＣ出力コードを発生するために設けられたフラッシュとすることができる。しかし、当該技術分野で公知の他のＴＤＣアーキテクチャを用いることができる。図６に示すＴＤＣ１５は、それぞれ基準信号をイネーブル信号と比較するように構成される複数段の遅延ステージ１５４を用いて構成される。
【００３０】
本開示の実施形態によれば、校正システムは、ＡＤＰＬＬが動作していないときにオフラインとして活性化され、ＡＤＰＬＬを動作させる前に、第１のオフセット遅延（Ｔ１）及び第２のオフセット遅延（Ｔ２）を校正する。代替的な実施形態によれば、校正システムは、ＴＤＣによるあらゆる段階のディクテーション前において、オンラインで活性化される。この方法では、ＡＤＰＬＬの運転時の騒音及び温度に起因する第１及び第２の遅延オフセット値に導入された変動を補償することができる。
【００３１】
図７は、ＡＤＰＬＬの位相同期時にＴＤＣの伝達関数を測定した一例を示す。ＰＬＬの位相同期は以下の２つの段階がある。第１の段階は、可変クロックを対象となる周波数に十分に近づける周波数捕捉である。可変クロック（ＣＫＶＤ２）が目標周波数に十分に近づいたらＰＬＬは第２の位相に移動し、位相トラッキングを実行し、可変クロックと基準クロックとの間の位相を整列させる。もし位相差デジタイザとして機能するＴＤＣは、ゼロに近づく出力を提供するとき、このことは、２つのクロックの位相が整列される。周波数捕捉位相の間において、例えばＦＲＥＦｄｌｙである基準位相と、例えばＣＫＶＤ２である可変クロックとの間の位相差は連続的に回転し、ＴＤＣは、図７に示すようにすべてのコードを連続的に掃引する出力を与える。この動作は、可変クロックと目標クロックとの間の周波数差のために連続的に回転するという事実によって説明することができる。従って、周波数捕捉位相の間、ＴＤＣ出力を読み出すことにより、ＴＤＣの伝達曲線を直接に測定することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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