(57)【特許請求の範囲】
【請求項１】
以下のステップ（Ａ）〜（Ｅ）を設けた、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法。
（Ａ）ダイヤモンド基板上にタングステン金属層を形成し、前記タングステン金属層をフォトレジストのマスクを介してエッチングすることにより、前記ダイヤモンド基板上にタングステン金属のマスクを形成する。
（Ｂ）前記タングステン金属のマスクを介して前記ダイヤモンド基板を選択的にエッチングし、次いで前記タングステン金属のマスクを除去することにより、ダイヤモンド基板上にフィンバターンを形成する。
（Ｃ）前記フィンパターンの上にＨ−ダイヤモンド層をエピタキシャル成長させる。
（Ｄ）前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの少なくとも一部が前記ダイヤモンド基板上に残ったメサ構造を形成するため、前記Ｈ−ダイヤモンド層を選択的にエッチングする。
（Ｅ）前記メサ構造を形成した前記ダイヤモンド基板表面にゲート絶縁体層及びゲート電極用導電体層を堆積させる。
（Ｆ）前記堆積したゲート絶縁体層及びゲート電極用導電体層を選択的にエッチングして前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの途中にゲートを形成するとともに、前記ゲートが形成される位置から見て前記フィンパターンの一方の側をソースとし、他方の側をドレインとする。
【請求項２】
前記ステップ（Ｅ）の前に、前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの前記一方の側及び他方の側に夫々電気的に接続するようにソース電極及びドレイン電極用の導電体を形成するステップを設けた、請求項１に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法。
【請求項３】
前記フィンパターンは複数の互いに平行なフィンを有する、請求項１または２に記載のトリプルゲートＭＩＳＦＥＴの製造方法。
【請求項４】
ダイヤモンド基板上に少なくとも表面がＨ−ダイヤモンドであるフィンが設けられており、
前記フィンの側面及び上面にチャネルが形成されたトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項５】
ダイヤモンド基板、ゲート電極、ソース電極及びドレイン電極を有し、
前記ダイヤモンド基板上には単数または複数のフィンを有するフィンパターンが形成されており、
前記フィンパターンの少なくとも表面はＨ−ダイヤモンドからなり、
前記フィンパターンの上面及び側面には絶縁体層を介して前記ゲート電極が形成されており、
前記ゲート電極を間に挟んで対峙する第1の側と第２の側には前記ゲート電極から離れてそれぞれ前記ソース電極と前記ドレイン電極が設けられている、
トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項６】
前記Ｈ−ダイヤモンドの層は前記ダイヤモンド基板の一体部分である一体構造物表面に形成されたエピタキシャル層である、請求項５に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項７】
前記フィンの側壁は前記ダイヤモンド基板表面に対して傾斜した角度を有する、請求項５または６に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項８】
前記フィンが複数本設けられ、
隣接する前記フィンの対向する側壁はＶ字状の溝を形成する、
請求項７に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項９】
前記フィンの側壁は前記ダイヤモンド基板表面に対して垂直である、請求項５または６に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【請求項１０】
ゲートとドレイン及びソースの少なくとも一方とが前記フィン上で間隔なしで隣接する、請求項４から９の何れかに記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
半導体ダイヤモンドは広いバンドギャップエネルギー（５．４５ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ ｃｍ−１）、高いキャリア飽和速度（電子及び正孔についてそれぞれ１．５〜２．７×１０７ｃｍ ｓ−１及び０．８５〜１．２×１０７ｃｍ ｓ−１）（非特許文献１，２）、高い熱伝導率（２２Ｗ ｃｍ−１ Ｋ−１）及び高いキャリア移動度（電子及び正孔についてそれぞれ４５００ｃｍ２Ｖ−１ ｓ−１及び３８００ｃｍ２ Ｖ−１ｓ−１）（非特許文献３）といった、いくつかの際立った物理的特性を有している。ダイヤモンド及び他の半導体の性能指数（非特許文献４）から、ダイヤモンドに基づいた電子デバイスは最も大きな電力−周波数積、最も高い熱限界、及び高周波における最小の電力損失を示す。従って、ダイヤモンドは次世代の大電力、高周波、高温低電力損失及び省エネルギーの電子デバイスを作成するのに最適な材料であると考えられる（非特許文献５）。
【０００３】
ダイヤモンドドーパントの活性化エネルギーは室温の熱エネルギーよりも大幅に高いので、多くのダイヤモンド電子デバイスは水素化ダイヤモンド（Ｈ−ダイヤモンド）チャネル層上に作製されてきた（非特許文献６〜１１）。Ｈ−ダイヤモンドはその表面上にホールを１０１２〜１０１３ｃｍ−２のシートホール密度（ｐｓｈｅｅｔ）で蓄積することができる。注目すべきことに、Ｈ−ダイヤモンドをＮＯ２雰囲気に曝したり（非特許文献１２）、あるいは酸素終端ダイヤモンドをＮＨ３とＨ２との混合雰囲気中でアニールする（非特許文献１３）ことによって、Ｈ−ダイヤモンドのｐｓｈｅｅｔは１０１４ｃｍ−２にまで到達することができる。
【０００４】
最近、Ｈ−ダイヤモンドを使った金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）が大いに開発されるようになってきた。ＮＯ２処理Ｈ−ダイヤモンド上で作製されたＭＩＳＦＥＴ（非特許文献１４）のドレイン−ソース最大電流（ＩＤＳ，ｍａｘ）は−１．３５Ａ ｍｍ−１もの大きな値となった。そのカットオフ周波数はほぼ１０．０Ｖの広いゲート−ソース電圧（ＶＧＳ）範囲で１０ＧＨｚを上回った。これに加えて、Ｈ−ダイヤモンドに基づいたＭＩＳＦＥＴの動作は、高温（４００℃）及び高電圧（５００Ｖ）において、ＳｉＣあるいはＧａＮに基づいたＭＩＳＦＥＴのそれに匹敵するものであった（非特許文献１５）。
【０００５】
Ｈ−ダイヤモンドに基づいたＭＩＳＦＥＴは優れた電気的特性を示すが、価格が高いこと及び大面積の単結晶ダイヤモンドウエハーがないことが、その広範な実用的応用の妨げとなっている。高圧高温（ＨＰＨＴ）技術によって成長させたダイヤモンド基板よりも高成長速度かつ低価格のマイクロ波プラズマ化学気相成長（ＭＰＣＶＤ）技術によって成長させたダイヤモンド基板が商業的に入手可能になった（非特許文献１６〜１８）。従って、ＭＰＣＶＤ基板を使用すれば、おそらくは、ダイヤモンド電子デバイスを比較的低コストで作製できるであろう。
【０００６】
その一方で、大面積の単結晶ダイヤモンドウエハーが存在しないことで、ダイヤモンド電子デバイスの小型化が促される。本願発明者の以前の研究（非特許文献１９，２０）では、ソース／ドレインとゲートコンタクトとの間の隙間（ＩＳ／Ｄ−Ｇ）をなくすことによって小型化されたＨ−ダイヤモンドＭＩＳＦＥＴを作製した。ＩＳ／Ｄ−ＧのないＨ−ダイヤモンドＭＩＳＦＥＴのオン抵抗（ＲＯＮ）はＩＳ／Ｄ−ＧのあるＭＩＳＦＥＴよりも非常に低いものであった。その電流出力及び外因（extrinsic）相互コンダクタンス（ｇｍ）も大きく改善された。他に、Ｈ−ダイヤモンドＭＩＳＦＥＴ（以下、特に混同を生じない限り、単に「ＭＩＳＦＥＴ」と略称することがある）についてゲート長（ＬＧ）の小型化に注力した研究も報告されている。今までに、Ｈ−ダイヤモンドＭＩＳＦＥＴのＬＧはほぼ１００ｎｍまで小型化されている（非特許文献２１）。Ｈ−ダイヤモンド金属−半導体ＦＥＴについての最短ＬＧはわずか５０ｎｍであった（非特許文献２２）。
【０００７】
Ｈ−ダイヤモンドＭＩＳＦＥＴの小型化の進展に伴って、そのようなＭＩＳＦＥＴでの短チャネル効果（ＳＣＥ）を抑制することが主要な問題の一つとなる。プレーナ型のＳｉ、ＩｎＧａＡｓ、及びＧａＮに基づくＭＩＳＦＥＴについてのＳＣＥを抑えるために、トリプルゲート（triple-gate）ＭＩＳＦＥＴアーキテクチャが開発された（非特許文献２３〜３１）。ここで、「トリプルゲートＦＥＴ」とは、チャネルが形成される半導体を立体構造にして、その２つの側壁及び上面にチャネルを形成した構造のＦＥＴである。同じ領域（基板専有面積）で比べると、絶縁体と半導体との間の接触面の大きさは、トリプルゲートＭＩＳＦＥＴの方がプレーナ型の場合よりも大きいので、電流出力はトリプルゲートＭＩＳＦＥＴの方がはるかに大きくなると考えられる。従って、Ｈ−ダイヤモンド上でトリプルゲートＭＩＳＦＥＴを作成することができれば、Ｈ−ダイヤモンドデバイスの小型化に当たって、ＳＣＥをなくしまたより大きな電流出力を与えるための重要なステップとなるであろう。
【０００８】
しかしながら、従来技術においてはＳｉ、ＧａＡｓ及びＧａＮ上でのトリプルゲートＭＩＳＦＥＴを作製することはできたが、ダイヤモンド上でこの構造を実現することはできなかった。それは、Ｓｉ、ＧａＡｓ、ＧａＮ上でのトリプルゲートを形成するために利用されているプロセスはダイヤモンド上にトリプルゲートを形成するために利用することができなかったためである。換言すれば、ダイヤモンドのフィンパターンの作製プロセスは特別なものであり、そのためダイヤモンド上でトリプルゲートＭＩＳＦＥＴを実現するための鍵となるゲート構造を作製できなかったためである。実際、これまでにプレーナ型及びＴ型Ｈ−ダイヤモンドＭＩＳＦＥＴは作製されたが、ダイヤモンドによるトリプルゲートＭＩＳＦＥＴについては作製に成功したという報告はこれまでなされていない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の課題は上述した従来技術の問題を解消し、動作可能なトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを与えることにある。
【課題を解決するための手段】
【００１０】
本発明の一側面によれば、以下のステップ（Ａ）〜（Ｅ）を設けた、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法が与えられる。
（Ａ）ダイヤモンド基板上にタングステン金属層を形成し、前記タングステン金属層をフォトレジストのマスクを介してエッチングすることにより、前記ダイヤモンド基板上にタングステン金属のマスクを形成する。
（Ｂ）前記タングステン金属のマスクを介して前記ダイヤモンド基板を選択的にエッチングし、次いで前記タングステン金属のマスクを除去することにより、ダイヤモンド基板上にフィンバターンを形成する。
（Ｃ）前記フィンパターンの上にＨ−ダイヤモンド層をエピタキシャル成長させる。
（Ｄ）前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの少なくとも一部が前記ダイヤモンド基板上に残ったメサ構造を形成するため、前記Ｈ−ダイヤモンド層を選択的にエッチングする。
（Ｅ）前記メサ構造を形成した前記ダイヤモンド基板表面にゲート絶縁体層及びゲート電極用導電体層を堆積させる。
（Ｆ）前記堆積したゲート絶縁体層及びゲート電極用導電体層を選択的にエッチングして前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの途中にゲートを形成するとともに、前記ゲートが形成される位置から見て前記フィンパターンの一方の側をソースとし、他方の側をドレインとする。
ここで、前記ステップ（Ｅ）の前に、前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの前記一方の側及び他方の側に夫々電気的に接続するようにソース電極及びドレイン電極用の導電体を形成するステップを設けてよい。
また、前記フィンパターンは複数の互いに平行なフィンを有してよい。
本発明の他の側面によれば、ダイヤモンド基板上に少なくとも表面がＨ−ダイヤモンドであるフィンが設けられており、前記フィンの側面及び上面にチャネルが形成されたトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが与えられる。
本発明の更に他の側面によれば、ダイヤモンド基板、ゲート電極、ソース電極及びドレイン電極を有し、前記ダイヤモンド基板上には単数または複数のフィンを有するフィンパターンが形成されており、前記フィンパターンの少なくとも表面はＨ−ダイヤモンドからなり、前記フィンパターンの上面及び側面には絶縁体層を介して前記ゲート電極が形成されており、前記ゲート電極を間に挟んで対峙する第1の側と第２の側には前記ゲート電極から離れてそれぞれ前記ソース電極と前記ドレイン電極が設けられている、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが与えられる。
ここで、前記Ｈ−ダイヤモンドの層は前記ダイヤモンド基板の一体部分である一体構造物表面に形成されたエピタキシャル層であってよい。
また、前記フィンの側壁は前記ダイヤモンド基板表面に対して傾斜した角度を有してよい。
また、前記フィンが複数本設けられ、隣接する前記フィンの対向する側壁はＶ字状の溝を形成してよい。
あるいは、前記フィンの側壁は前記ダイヤモンド基板表面に対して垂直であってよい。
また、ゲートとドレイン及びソースの少なくとも一方とが前記フィン上で間隔なしで隣接してよい。
【発明の効果】
【００１１】
本発明によれば、良好に動作するトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを与えることができる。このトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴは同じサイズでＨ−ダイヤモンド上に作製したプレーナ型ＭＩＳＦＥＴに比べて高性能であり、かつ短チャネル効果を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】Ｈ−ダイヤモンドのフィンパターンの製造プロセスを概念的に示す図。
【図１Ｂ】Ｈ−ダイヤモンドのフィンパターン上でのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造プロセスを概念的に示す図。
【図１Ｃ】図１Ｂに示す製造プロセスで完成したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの概念図。
【図１Ｄ】本発明の実施例１において作製された試料全体及びその中の２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの上面写真。
【図２Ａ】本発明の実施例１の製造過程におけるフィンパターンを形成したダイヤモンド基板のＳＥＭ像。
【図２Ｂ】本発明の実施例１の製造過程におけるフィンパターンを形成したダイヤモンド基板のＳＥＭ像。
【図２Ｃ】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。
【図２Ｄ】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。
【図２Ｅ】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。
【図２Ｆ】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。差し込み図はダイヤモンド基板のエッチング領域上に成長したＨ−ダイヤモンドエピタキシャル層のＳＡＤパターンである。
【図２Ｇ】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。
【図３Ａ】本発明の実施例１のトリプルゲートＭＩＳＦＥＴの構造を示す概念図。
【図３Ｂ】比較例のプレーナ型ＭＩＳＦＥＴの構造を示す概念図。
【図３Ｃ】本発明の実施例１のＭＩＳＦＥＴのリーク電流Ｉｌｅａｋのグラフ。ここで丸（○）はトリプルゲートＭＩＳＦＥＴのＩｌｅａｋを、四角（□）はプレーナ型ＭＩＳＦＥＴのＩｌｅａｋを示す。
【図３Ｄ】本発明の実施例１のトリプルゲートＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性のグラフ。ここで、ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。
【図３Ｅ】比較例のプレーナ型ＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性のグラフ。ここで、ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。
【図４Ａ】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）のｌｏｇ｜ＩＤＳ｜−ＶＧＳ特性を示すグラフ。
【図４Ｂ】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）の−√（｜ＩＤＳ｜）−ＶＧＳ特性を示すグラフ。
【図４Ｃ】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）のｇｍ−ＶＧＳ特性を示すグラフ。
【図５Ａ】本発明の実施例２である、ソース／ドレインとゲートとの間隔（ＩＳ／Ｄ−Ｇ）が２．０μｍのトリプルゲートＭＩＳＦＥＴの断面構造を示す概念図。ここでゲート長（ＬＧ）は５００ｎｍである。
【図５Ｂ】本発明の実施例２のトリプルゲートＭＩＳＦＥＴの上面写真。
【図５Ｃ】本発明の実施例２のトリプルゲートＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性を示すグラフ。ここで、ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。
【図６Ａ】本発明の実施例３のトリプルゲートＭＩＳＦＥＴを作成するために第２のフィンパターンが形成されたダイヤモンド基板のＳＥＭ像。フィンの長さは７μｍであり、また各フィンの幅及びフィンの間隔はともに５００ｎｍである。
【図６Ｂ】第２のフィンパターンが形成されたダイヤモンド基板上に形成された本発明の実施例３のトリプルゲートＭＩＳＦＥＴのＴＥＭ像。ＬＧ及びＩＳ／Ｄ−Ｇは何れも５００ｎｍである。
【図６Ｃ】本発明の実施例３のトリプルゲートＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性を示すグラフ。ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。
【図７Ａ】本発明の実施例４のＩＳ／Ｄ−ＧなしトリプルゲートＭＩＳＦＥＴの断面構造を示す概念図。このＭＩＳＦＥＴは頂部長及び底部長が夫々２．５μｍ及び５００ｎｍのＴ字型ゲートを有している。
【図７Ｂ】本発明の実施例４の２つのＩＳ／Ｄ−ＧなしトリプルゲートＭＩＳＦＥＴの上面写真。
【図７Ｃ】本発明の実施例４のＩＳ／Ｄ−ＧなしトリプルゲートＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性を示すグラフ。ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。
【発明を実施するための形態】
【００１３】
ここで、本願発明者はダイヤモンド基板上にフィンパターンを使用したトリプルゲートＭＩＳＦＥＴを作製する新規な方法を見出し、それに基づいてＭＰＣＶＤ単結晶ダイヤモンド基板上のＨ−ダイヤモンドトリプルゲートＭＩＳＦＥＴを作製した。このＭＩＳＦＥＴの電気的な特性をプレーナ型のＭＩＳＦＥＴと比較した。トリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘは−２４２．０ｍＡ ｍｍ−１であったが、この値はプレーナ型の−４５．２ｍＡ ｍｍ−１よりもはるかに高いものであった。これに加えて、このトリプルゲートＭＩＳＦＥＴのオン／オフ比及びサブスレッショルドスイングは夫々１０８よりも大きくまた１１０ｍＶ ｄｅｃ−１もの低い値であった。
【００１４】
以下、実施例に基づいて本発明を詳細に説明する。
【実施例】
【００１５】
＜実施例１：フィンパターンＨ−ダイヤモンド上で作製したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ＞
図１Ａはフィンパターンを形成したＨ−ダイヤモンドの製造プロセスを概念的に示す図、図１ＢはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造プロセスを概念的に示す図、図１Ｃは完成したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの概念図、また図１Ｄは作製された試料全体及びその中の２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの上面写真である。ダイヤモンド（００１）基板上にフィンパターンを形成するため、先ず、原子スパッタシステムを使用してタングステン（Ｗ）金属をスパッタする（図１Ａのステップ１）。フォトレジスト（実施例ではポジ型フォトレジストＦＥＰ−１７１を使用）を基板上にコーティングし、電子ビーム（ＥＢ）リソグラフィーシステムを使用してフィンの型を生成する（図１Ａのステップ２）。誘導結合プラズマ反応性イオンエッチング（inductively coupled plasma reactive ion etching、ＩＣＰ−ＲＩＥ）システムを使用して、フォトレジストが存在していない領域のＷ金属及びダイヤモンド基板を夫々ドライエッチングする（図１Ａのステップ３、４；実施例では夫々ＳＦ６及びＯ２雰囲気を使用）。残されたＷ金属は再度ＳＦ６雰囲気中で除去して、ダイヤモンド基板上にフィンパターンを形成する（図１Ａのステップ５）。次に、ＭＰＣＶＤ技術を使用してＨ−ダイヤモンドエピタキシャル層を基板上に成長させて、フィンパターンＨ−ダイヤモンドを形成する（図１Ａのステップ６）。
【００１６】
フィンパターンＨ−ダイヤモンドを形成した後、トリプルゲートＭＩＳＦＥＴを作成する。このプロセスを図１Ｂに示す。先ず、フィンパターンＨ−ダイヤモンドをＯ２雰囲気中で容量結合性プラズマＲＩＥ（ＣＣＰ−ＲＩＥ）システムを使用してエッチングし、メサ構造を形成する（図１Ｂのステップ１）。電子銃（Ｅ銃）蒸着システムを使用してパラジウム／チタン／金（Ｐｄ／Ｔｉ／Ａｕ）オーミックコンタクトをフィンパターンＨ−ダイヤモンド上に蒸着して、ソース／ドレイン電極を形成する（図１Ｂのステップ２）。なお、ここではＨ−ダイヤモンドへのオーミックコンタクトを形成するためにＰｄ／Ｔｉ／Ａｕという層構成を使用したが、もちろん他の通常使用される層構成（例えばＡｕ）とすることもできる。原子層堆積（ＡＬＤ）及び超高真空（ＵＨＶ）スパッタ技術を使用して、酸化アルミニウム（Ａｌ２Ｏ３）ゲート絶縁体及びアルミニウム（Ａｌ）ゲート電極を夫々デポジットする（図１Ｂのステップ３）。次に、これをＰＭＧＩ−ＳＦ６Ｓ／ＦＥＰ−１７１二層フォトレジスト等のフォトレジストで覆ってＥＢリソグラフィーシステムで露光し、ゲートの型を形成する。フォトレジストが存在していない領域のＡｌ及びＡｌ２Ｏ３を夫々混酸及び水酸化テトラメチルアンモニウム（tetramethylammonium hidroxide、ＴＭＡＨ）溶液によってウエットエッチングする。フォトレジストをＮ−メチルピロリドン（N-methylpyrrolidone、ＮＭＰ）溶液中でリフトオフすると、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが得られる（図１Ｂのステップ４）。
【００１７】
同じダイヤモンド基板上に、トリプルゲートＭＩＳＦＥＴと同時にプレーナ型ＭＩＳＦＥＴも同時に作製した。図１Ｄの上側の写真は、このようにして作製された試料全体の上面写真である。設計上のＭＩＳＦＥＴの総数は１２８であった。しかし、図中に示すように、作製プロセス中に３個のオーミックコンタクトが脱落した。図１Ｄの下側の写真は試料全体のうちの２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの拡大写真である。これらのＭＩＳＦＥＴのＬＧ（図１Ｃを参照）、ＩＳ／Ｄ−Ｇ及びゲート幅（ＷＧ）（図１Ｃを参照）は夫々５００ｎｍ、５００ｎｍ及び１００．５μｍであった。なお、図１Ｄの下側の写真は、正確に表現すれば、ドレイン電極を共通接続した２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの対を示しているが、表現の簡略化のため、このように接続されたＭＩＳＦＥＴの対を本願明細書では単に２つのＭＩＳＦＥＴと呼んでいることに注意されたい。
【００１８】
＜表面及び界面の形態＞
図２Ａ及び図２Ｂはフィンパターンを形成したダイヤモンド基板の走査電子顕微鏡（ＳＥＭ）像を示し、図２Ｂの方が高倍率である。また、図２Ｃ〜図２ＧはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの透過電子顕微鏡（ＴＥＭ）像である。図２Ｆの差し込み図はダイヤモンド基板のエッチング領域状に成長したＨ−ダイヤモンドエピタキシャル層の制限視野解説（ＳＡＤ）パターンである。図２Ａ及び図２Ｂに示すＳＥＭ像から、ダイヤモンドフィンパターンの全幅は１００．５μｍであり、これはＭＩＳＦＥＴのＷＧと同じである。フィン長は７μｍである。各フィンの幅と２つのフィンの間隔は何れも５００ｎｍである。フィンの高さは３Ｄ測定レーザー顕微鏡により５００ｎｍであることを確認した。なお、図２Ａに示された一つのフィンパターン全体は図１Ｂのステップ１に概念的に図示されている単一のメサ構造で覆われ、最終的には一つのフィンパターン全体が一つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴに収容されてそのゲート構造を実現するために使用される。
【００１９】
図２Ｃ中には、Ｈ−ダイヤモンドトリプルゲートＭＩＳＦＥＴのゲート、ソース及びドレインコンタクトが明確に示されている。ＭＰＣＶＤ技術を使用してＨ−ダイヤモンドエピタキシャル層を成長させた後では、フィンの長さ及び幅は夫々７．８μｍ及び６００ｎｍに増大した。また、図２Ｄから、２つのフィンの間隔及びフィンの高さは夫々４００ｎｍ及び３４０ｎｍに減少したことがわかる。図２ＥからＨ−ダイヤモンドエピタキシャル層の厚さが約５０ｎｍであることがわかり、図２Ｆからは２つのフィンの間の角度が６０°であることがわかる。このトリプルゲートＭＩＳＦＥＴの各フィンの２つの傾斜した活性面（チャネルとして機能するＨ−ダイヤモンド表面；フィンの上面に加えて、両側面もチャネルとして機能する）は
【００２０】
【数１】
0006713167.tif 000002
【００２１】
側面である。トリプルゲートＭＩＳＦＥＴの等価ＷＧは１３９．６μｍと計算できる。ＡＬＤ−Ａｌ２Ｏ３の厚さはほぼ２７．９ｎｍであって、エリプソメーターシステムを使用した測定の結果と良く一致する。図２Ｆの差し込み図であるＳＡＤパターンは、エッチング領域上に成長したＨ−ダイヤモンドも（００１）方向の単結晶性が維持されることを示している。図２Ｇからわかるように、ほぼ０．６ｎｍ厚の界面層がＨ−ダイヤモンドとＡｌ２Ｏ３との間に存在しているが、この層はＡｌＮ／Ｈ−ダイヤモンド界面にも観察される（非特許文献３２）。この層が何によるものであるかは今のところ不明である。しかし、これはおそらくは酸化物あるいは窒化物とＨ−ダイヤモンドエピタキシャル層上の吸着質との反応によってもたらされるものであろう。
【００２２】
＜トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴの電気的特性＞
図３Ａ及び図３Ｂは夫々トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴの構造を示す概念図である。図３ＣはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴのゲートリーク電流（Ｉｌｅａｋ）を表す。図３Ｄ及び図３Ｅは夫々トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴのドレイン−ソース電流対電圧関係（ＶＤＳ−ＶＤＳ）を表す。ここで、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴとプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴとは、同じＬＧ、ＷＧ及びＩＳ／Ｄ−Ｇを有している。両ＭＩＳＦＥＴの違いは、トリプルゲートＭＩＳＦＥＴではダイヤモンド基板上にフィンパターンが存在している点である。これらのＭＩＳＦＥＴのＩｌｅａｋカーブは、ＶＧＳを３０．０Ｖから−１０Ｖまで変化させながら、ゲートコンタクトとソースコンタクトとの間での電流−電圧関係を測定することによって得られた。ＶＧＳが−１０Ｖでは、ホールがＡｌ２Ｏ３／ダイヤモンド界面に集積し、ＭＩＳＦＥＴはオン状態になる。トリプルゲートＭＩＳＦＥＴのＩｌｅａｋは１．４×１０−１０Ａであったが、これはプレーナ型ＭＩＳＦＥＴの２．３×１０−１２Ａよりも大きい。これはおそらくはトリプルゲートＭＩＳＦＥＴの等価ＷＧ及びエッチング表面が、プレーナ型のそれらに比べて夫々長くまた荒れが大きいことによると考えられる。プレーナ型ＭＩＳＦＥＴのＩｌｅａｋ密度は、ゲート電極の面積（５．０２５×１０−７ｃｍ２）で除算したＩｌｅａｋを用いて、４．６×１０−６Ａ ｃｍ−２と計算できる。この値は、Ａｌ２Ｏ３／Ｈ−ダイヤモンドＭＩＳキャパシタについての１．１×１０−７Ａ ｃｍ−２よりも一桁大きい。ＭＩＳＦＥＴの製造プロセスはＭＩＳキャパシタよりも複雑であるため、ＭＩＳＦＥＴのゲートあるいはソース／ドレイン領域の損傷や欠陥はＭＩＳキャパシタのそれらよりも甚だしく、おそらくはこれによってＭＩＳＦＥＴのＩｌｅａｋの方がより大きくなると考えられる。ＶＧＳが３０．０Ｖである場合には、ホールがＡｌ２Ｏ３／Ｈ−ダイヤモンド界面に集積するのは困難であり、ＭＩＳＦＥＴはオフ状態になる。トリプルゲートＭＩＳＦＥＴのＩｌｅａｋは１．８×１０−１２Ａであるが、この値はプレーナ型の場合の１．２×１０−１０Ａよりも小さい。従って、オフ状態において、ゲート電力損失はトリプルゲートＭＩＳＦＥＴの方が小さくなる。
【００２３】
図３Ｄ及び図３ＥのトリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのＩＤＳ−ＶＤＳ特性の測定に当たって、ＶＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖ刻みで変化させた。両タイプのＭＩＳＦＥＴについて同じ面積でそれらの電気的特性を比較するため、トリプルゲートＭＩＳＦＥＴについてのＩＤＳもＷＧで正規化した（等価ＷＧではない）。両タイプのＭＩＳＦＥＴは明確にｐ型チャネル特性及びピンチオフ特性を示している。両タイプのＭＩＳＦＥＴとも、ＩＤＳとＶＤＳの低電圧領域との間には良好な線形関係が成り立っている。これは、Ｐｄ／Ｔｉ／ＡｕとＨ−ダイヤモンドチャネル層との間で良好なオーミックコンタクトができていることを示している。トリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘは−２４２．０ｍＡ ｍｍ−１であったが、この値はプレーナ型の場合の−４５．２ｍＡ ｍｍ−１よりもはるかに大きい。
【００２４】
ＷＧで正規化したＲＯＮはＩＤＳ−ＶＤＳ特性の線形領域から抽出することができる。このようにして求められたＷＧ正規化ＲＯＮは、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴについて夫々２３．０Ω ｍｍ及び９８．０Ω ｍｍである。トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＲＯＮはＡｌ２Ｏ３絶縁体下のフィンパターンチャネル抵抗（ＲＣＨ）、ＩＳ／Ｄ−Ｇが５００ｎｍの場合のフィンパターンＨ−ダイヤモンド表面抵抗（２ＲＳＤ）、及びＰｄ／Ｔｉ／Ａｕオーミック接続抵抗（２ＲＣ）で構成される。２ＲＣはＲＣＨ及び２ＲＳＤよりもはるかに小さいので、２ＲＣは無視できる。ＩＳ／Ｄ−Ｇが２．０μｍの実施例２のトリプルゲートＭＩＳＦＥＴ（後述）のＲＯＮ値と組み合わせることによって、ＲＣＨ及び２ＲＳＤは夫々１６．６Ω ｍｍ及び６．４Ω ｍｍであると推定できる。
【００２５】
ＩＤＳ−ＶＤＳカーブに対応する伝達特性を図４Ａ〜図４Ｃに示す。図４Ａの上側のグラフに示すように、トリプルゲートＭＩＳＦＥＴのオン／オフ比は１０８よりも大きいが、この値は図４Ａの下側のグラフに示されるプレーナ型ＭＩＳＦＥＴのオン／オフ比と同じレベルである。これは実用的な応用に充分なほど大きい。
【００２６】
サブスレッショルドスイング（ＳＳ）はＭＩＳＦＥＴの電力消費を評価するための重要なパラメータである。ＳＳはｌｏｇ｜ＩＤＳ｜対ＶＤＳの逆勾配（勾配の逆数）と定義される。ＳＳの値は、トリプルゲートＭＩＳＦＥＴの場合、図４Ａの上に示すようにＶＤＳが−１０．０Ｖにおいて１１０ｍＶ ｄｅｃ−１であった。この値は図４Ａの下に示すプレーナ型ＭＩＳＦＥＴの場合の４６０ｍＶ ｄｅｃ−１よりもはるかに小さい。ＳＳとＡｌ２Ｏ３／Ｈ−ダイヤモンド界面でのトラップ電荷キャパシタンス（Ｃｉｔ）との間には以下の関係が成立する。
【００２７】
【数２】
0006713167.tif 000003
【００２８】
ここで、ｋ、Ｔ、ｑ、ＣＨ−ｄｉａｍｏｎｄ及び
【００２９】
【数３】
0006713167.tif 000004
【００３０】
は夫々ボルツマン定数（８．６２×１０−５ｅＶ Ｋ−１）、室温（２９８．１５Ｋ）、電子１個の電荷（１．６×１０−１９Ｃ）、Ｈ−ダイヤモンドのキャパシタンス、及びＡｌ２Ｏ３層のキャパシタンスである。
【００３１】
【数４】
0006713167.tif 000005
【００３２】
は下式
【００３３】
【数５】
0006713167.tif 000006
【００３４】
から、０．１７１μＦ ｃｍ−２と計算される。ここで、ε０、
【００３５】
【数６】
0006713167.tif 000007
【００３６】
、及び
【００３７】
【数７】
0006713167.tif 000008
【００３８】
は夫々真空の誘電率（８．８５×１０−１２Ｆ ｍ−１）、Ａｌ２Ｏ３の比誘電率（５．４）（非特許文献３４）、及びＡｌ２Ｏ３の厚さ（２７．９ｎｍ）である。深いサブスレッショルド領域でＣＨ−ｄｉａｍｏｎｄを無視できるのであれば、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのＣｉｔ値は夫々０．１４３μＦ ｃｍ−２及び１．１４３μＦ ｃｍ−２と計算される。従って、これら両ＭＩＳＦＥＴの界面トラップ電荷密度は夫々８．９５×１０１１ｅＶ−１ｃｍ−２及び７．１４×１０１２ｅＶ−１ ｃｍ−２と推定される。両ＭＩＳＦＥＴの閾値電圧（ＶＴＨ）はＶＧＳの関数としての−√（ＩＤＳ）により決定できる。図４Ｂ及び図４Ｃに示すように、これらの値はトリプルゲートＭＩＳ及びプレーナ型ＭＩＳＦＥＴについて夫々１０．２±０．１ｅＶ及び７．６±０．１ｅＶである。従って、両ＭＩＳＦＥＴはデプリーションモードで動作する。
【００３９】
ＲＯＮとＶＴＨと実効移動度（μｅｆｆ）との間には以下の関係がある。
【００４０】
【数８】
0006713167.tif 000009
【００４１】
トリプルゲートＭＩＳＦＥＴについてのＲＯＮ、ＬＧ、ＷＧ、
【００４２】
【数９】
0006713167.tif 000010
【００４３】
、ＶＧＳ、ＶＴＨ及びＲＳＤは夫々２３．０Ω ｍｍ、５００ｎｍ、１００．５μｍ、０．１７１μＦ ｃｍ−２、−１０．０Ｖ、１０．２±０．１Ｖ、及び６．４Ω ｍｍであった。フィンパターンＨ−ダイヤモンドチャネル層のμｅｆｆは８．７±０．５ｃｍ２Ｖ−１ ｓ−１と計算できる。この値は以前報告されたプレーナ型ＭＩＳＦＥＴの３８．７±０．５ｃｍ２Ｖ−１ ｓ−１（非特許文献３５）よりも低い。これは恐らくはフィンパターンＨ−ダイヤモンドの場合のエッチング領域での表面粗さが増大することが原因であろう。外因相互コンダクタンス（ｇｍ）はＩＤＳ−ＶＧＳカーブの勾配によって定められる。図４Ｃに示すように、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのｇｍの最大値（ｇｍ，ｍａｘ）は２１．３±０．１ｍＳ ｍｍ−１及び３．８±０．１ｍＳ ｍｍ−１であった。
【００４４】
＜実施例２：ソース／ドレインとゲートとの間隔（ＩＳ／Ｄ−Ｇ）が２．０μｍのトリプルゲートＭＩＳＦＥＴ＞
図０５Ａに示す断面構造を有し、ＩＳ／Ｄ−Ｇが２．０μｍである点以外は実施例１と同様にして、実施例２のトリプルゲートＭＩＳＦＥＴを作製した。
【００４５】
実施例２のＩＳ／Ｄ−Ｇが２．０μｍのトリプルゲートＭＩＳＦＥＴのＩＤＳの最大値（ＩＤＳ，ｍａｘ）は−２０７．９ｍＡ ｍｍ−１であった。この値はＩＳ／Ｄ−Ｇが５００ｎｍである実施例１のトリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘの値である−２４２．０ｍＡ ｍｍ−１よりもわずかに小さい。実施例２ではＷＧで正規化したオン抵抗（ＲＯＮ）は４２．２Ω ｍｍであった。ＩＳ／Ｄ−Ｇが５００ｎｍである実施例１のトリプルゲートＭＩＳＦＥＴのフィンパターンＨ−ダイヤモンドチャネル層の表面抵抗が２ＲＳＤであれば、ＩＳ／Ｄ−Ｇが２μｍである実施例２の方の表面抵抗は８ＲＳＤであると考えられる。第１の実施例のトリプルゲートＭＩＳＦＥＴのＲＯＮ（２３．０Ω ｍｍ）はＡｌ２Ｏ３絶縁体下のフィン型チャネル抵抗（ＲＣＨ）と２ＲＳＤとの合計である。実施例２であるＩＳ／Ｄ−Ｇが２μｍであるトリプルゲートＭＩＳＦＥＴのＲＯＮ（４２．２Ω ｍｍ）はＲＣＨと８ＲＳＤとの合計である。従って、ＲＣＨ及び２ＲＳＤは夫々１６．６Ω ｍｍ及び６．４Ω ｍｍと推定できる。
【００４６】
＜実施例３：他のフィンパターンを使用してダイヤモンド基板上に作製したトリプルゲートＭＩＳＦＥＴ＞
図２Ａ及び図２Ｂに示すＳＥＭ像とは異なるところの、図６Ａに示すＳＥＭ像のフィンパターンを有する点以外は実施例１と同様にして、実施例３のトリプルゲートＭＩＳＦＥＴを作製した。
【００４７】
実施例１と実施例３とで、エッチングプロセスの変更によって２種類のフィンパターンを作製した。図２Ｂに示された実施例１のフィンパターンでは、ダイヤモンド基板の縁をエッチングしたのに対して、図６Ａに示された実施例３のフィンパターンではダイヤモンド基板の縁はエッチングしなかった。図６Ａに示されたフィンパターンを有する実施例３のトリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘは、図６Ｃに示すように、−２０２．３ｍＡ ｍｍ−１であった。この値は実施例１での値−２４２．０ｍＡ ｍｍ−１よりもわずかに小さい。しかしながら、何れの値も比較例のプレーナ型ＭＩＳＦＥＴのＩＤＳ，ｍａｘ（−４５．２ｍＡ ｍｍ−１）よりもかなり大きい。
【００４８】
＜実施例４：ＩＳ／Ｄ−ＧのないトリプルゲートＭＩＳＦＥＴ＞
図７Ａに示す断面構造を有し、ＩＳ／Ｄ−Ｇのない点以外は実施例１と同様にして、実施例４のトリプルゲートＭＩＳＦＥＴを作製した。ＩＳ／Ｄ−ＧなしのトリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘは−３４９．２ｍＡ ｍｍ−１であったが、この値はＩＳ／Ｄ−Ｇが５００ｎｍである実施例１のＩＤＳ，ｍａｘ（−２４２．０ｍＡ ｍｍ−１）よりも大きい。また、このトリプルゲートＭＩＳＦＥＴのＲＯＮは９．８Ω ｍｍしかなかったが、この値は実施例１のトリプルゲートＭＩＳＦＥＴのＲＯＮ（２３．０Ω ｍｍ）よりも低い。しかしながら、本実施例のＩＳ／Ｄ−ＧなしのトリプルゲートＭＩＳＦＥＴは、ＶＧＳを変化させたときの電流出力を充分に制御できなかった。
【００４９】
＜実施例の共通事項＞
−  フィンパターンＨ−ダイヤモンドの作成  −
寸法が５．０ｍｍ×５．０ｍｍ×０．３ｍｍの単結晶ダイヤモンド（００１）基板はEDP Corpより購入した。この基板を混酸溶液（Ｈ２ＳＯ４とＨＮＯ３、体積比１：１）中で３００℃、３０分浄化した。このダイヤモンド基板上に、自動スパッタリングシステム（ＵＬＶＡＣ，ＪＳＰ−８０００）を使用して、Ｗ金属をＡｒガス雰囲気中で３００Ｗでスパッタした。スパッタしたＷ金属の厚さ及びスパッタ時間は夫々２００ｎｍ及び３０分であった。Ｗ／ダイヤモンド試料を、回転速度及び回転時間を夫々５０００ｒｐｍ及び１秒として、ポジ型フォトレジストＦＥＰ−１７１で被覆した。ＦＥＰ−１７１フォトレジストのベーキング温度及び時間はそれぞれ１２０℃及び２分であった。このフォトレジストをＥＢリソグラフィーシステム（Ｅｌｉｏｎｉｘ ＥＬＳ−７０００）で露光後、試料をＴＭＡＨ溶液中で１．５分現像した。Ｗ金属はＩＣＰ−ＲＩＥドライエッチングシステム（住友精密工業株式会社のＭＵＣ−２１）を使用して、ＢｏｓｃｈプロセスでＳＦ６及びＣ４Ｆ８ガスによってエッチングした。ＳＦ６及びＣ４Ｆ８の流量は夫々７５ｓｃｃｍ及び６０ｓｃｃｍであった。これらのプラズマ出力はそれぞれ１７５Ｗ及び１５０Ｗであった。フォトレジストのない領域のダイヤモンドは、同じ機器を使用してＯ２ガス雰囲気の下でエッチングした。エッチング出力、流量、チャンバー内圧力及びエッチング時間はそれぞれ４００Ｗ、１０ｓｃｃｍ、０．５Ｐａ及び２５分であった。残存したＷを取り除いて、フィンパターン付きダイヤモンド基板が形成された。次に、ＭＰＣＶＤシステム（Ｓｅｋｉ ＴｅｃｈｎｏｔｒｏｎのＡＸ５２００Ｓ）を使用して、Ｈ−ダイヤモンドエピタキシャル層を成長させた。成長前に、フィンパターン付きダイヤモンド基板をＭＰＣＶＤチャンバー内において１０００℃で２０分、浄化した。Ｈ−ダイヤモンドエピタキシャル層の成長温度、時間及びチャンバー内圧力は夫々９００〜９４０℃、２０分及び８０Ｔｏｒｒであった。ここで、Ｈ２及びＣＨ４の流量は夫々５００ｓｃｃｍ及び０．５ｓｃｃｍであった。
【００５０】
−  トリプルゲートＭＩＳＦＥＴの作製  −
トリプルゲートＡｌ２Ｏ３／Ｈ−ダイヤモンドＭＩＳＦＥＴの作製は、基本的にはＥＢリソグラフィー、ＣＣＰ−ＲＩＥドライエッチング、Ｅ銃蒸着、ＡＬＤ、ＵＨＶスパッタリング、ウエットエッチング及びリフトオフ技術の組み合わせに基づいて行った。フィンパターン付きダイヤモンド基板上に、ＰＭＧＩ−ＳＦ６ＳとＦＥＰ−１７１二層フォトレジストを順番にコーティングした。ＦＥＰ−１７１のベーキング条件は上述した。ＰＭＧＩ−ＳＦ６Ｓについてのベーキング温度及び時間は夫々１８０℃及び５分であった。Ｈ−ダイヤモンドエピタキシャルチャネル層を、ＣＣＰ−ＲＩＥシステム（サムコ株式会社、ＲＩＥ−２００ＮＬ）を使用してＯ２雰囲気中において圧力１０Ｐａでエッチングして、メサ構造を形成した。プラズマ出力及びエッチング時間はそれぞれ５０Ｗ及び１．５分であった。Ｐｄ／Ｔｉ／Ａｕオーミックコンタクトを、Ｅ銃蒸着システム（Ｒ−ＤＥＣ Ｃｏ． Ｌｔｄ．、ＲＤＥＢ−１２０６Ｋ）を使用して形成した。ここでフィンパターンＨ−ダイヤモンド表面にＰｄ金属を先ずコンタクトさせた。Ｐｄ、Ｔｉ及びＡｕの厚さは夫々１０ｎｍ、２０ｎｍ及び１００ｎｍであった。これらの金属の蒸着速度は夫々０．０５ｎｍ ｓ−１、０．０５ｎｍ ｓ−１及び０．２ｎｍ ｓ−１であった。チャンバー内圧力は１．０〜２．５×１０−５Ｐａの範囲であった。Ａｌ２Ｏ３ゲート絶縁物及びＡｌゲート電極を、ＡＬＤシステム（Ｐｉｃｏｓｕｎ、ＳＵＮＡＬＥ Ｒ−１００Ｂ）及びＵＨＶスパッタリングシステム（Ｂｉｅｍｔｒｏｎ、ＬＳ−４２０Ｒ）によって、フィンパターン付きＨ−ダイヤモンドチャネル層上に順次堆積させた。ＡＬＤ−Ａｌ２Ｏ３の前駆物質はＡｌ（ＣＨ３）４及び水蒸気であった。両者でのパルス時間及びパージ時間は夫々０．１秒及び４．０秒であった。堆積温度は１２０℃であった。Ａｌ金属についてのプラズマ出力、チャンバー内圧力、Ａｒガス流量及び堆積時間は夫々５０Ｗ、０．３Ｐａ、１０ｓｃｃｍ及び７分であった。Ａｌ金属は混酸溶液（Ｈ３ＰＯ４：ＨＮＯ３：ＣＨ３ＣＯＯＨ：Ｈ２Ｏの体積比は１６：２：２：１）を使用して１分間ウエットエッチングした。Ａｌ２Ｏ３絶縁体はＴＭＡＨ溶液を使用して１０分間ウエットエッチングした。フォトレジストはＮＭＰ溶液により室温で３時間処理して除去した。
【００５１】
−  測定システム  −
フィンパターン付きダイヤモンド基板の表面モルフォロジーはＳＥＭシステム（株式会社日立ハイテクノロジーズ、Ｓ−４８００）を使用して調べた。ＴＥＭ測定用の試料は、集束イオンビームＳＥＭシステム（セイコーインスツル株式会社、Ｘｖｉｓｉｏｎ−２００ＤＢ）を使用して作製した。ＴＥＭによる観察は、ＪＥＭ−２１００Ｆシステムを使用して加速電圧２００ｋＶで行った。フィンパターンの高さは３Ｄ測定レーザー顕微鏡システム（オリンパス株式会社、ＯＬＳ−４０００）で測定した。Ａｌ２Ｏ３膜の厚さはエリプソメーターシステム（Ｆｉｖｅ Ｌａｂ，ＭＡＲＹ−１０２ＦＭ）によって測定した。ＭＩＳＦＥＴの電気特性はＭＸ−２００／Ｂプローバー（Ｖｅｃｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ．）及びＢ１５００Ａパラメーターアナライザー（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．）を使用して調べた。
【００５２】
＜考察＞
Ｈ−ダイヤモンドＭＩＳＦＥＴのサイズ縮小を行うに当たって、ＳＣＥ問題を抑制するとともにより大きなＩＤＳ，ｍａｘを得るために、Ｈ−ダイヤモンドのトリプルゲートＭＩＳＦＥＴを作製した。表１に実施例１のトリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴの電気特性のまとめを示す。
【００５３】
【表１】
0006713167.tif 000011
【００５４】
表１において、トリプルゲートＭＩＳＦＥＴのオフ状態でのＩｌｅａｋ（Ｉｌｅａｋ，ｏｆｆ）はプレーナ型の場合に比べてほとんど２桁低い。トリプルゲートＭＩＳＦＥＴの等価ＷＧはプレーナ型ＭＩＳＦＥＴのＷＧに比べて１．４倍しか長くないにも関わらず、トリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘはプレーナ型ＭＩＳＦＥＴのＩＤＳ，ｍａｘの５倍も大きい。これは、実施例３に示す他のトリプルゲートＭＩＳＦＥＴでも確認された。トリプルゲートＭＩＳＦＥＴのＩＤＳ，ｍａｘが理論値よりも大きくなることを説明するに当たって、２つの理由が考えられる。傾斜したＨ−ダイヤモンド（１１１）面は平らなＨ−ダイヤモンド（００１）面よりも高いｐｓｈｅｅｔを有することが報告されている（非特許文献３６）。実施例１のトリプルゲートＭＩＳＦＥＴでは、各フィンは２つの傾斜した
【００５５】
【数１０】
0006713167.tif 000012
【００５６】
面を有しているので、フィンパターンＨ−ダイヤモンドチャネル層のｐｓｈｅｅｔが平らなＨ−ダイヤモンド（００１）チャネル層よりも高いと考える根拠がある。一方、フィンパターンＨ−ダイヤモンドチャネル層のエッチングプロセスにより引き起こされるところの表面粗さの増大により、その等価ＷＧは恐らく理論値よりも長くなる。
【００５７】
実施例４に示すように、ＩＳ／Ｄ−ＧなしのトリプルゲートＭＩＳＦＥＴも作製して、その電気特性を測定した。第４の実施例ではＩＤＳ，ｍａｘは−３４９．２ｍＡ ｍｍ−１もの大きさとなったが、その電流出力はＶＧＳの変化では十分に制御できなかった。ＩＳ／Ｄ−ＧなしのトリプルゲートＭＩＳＦＥＴではＡｌ２Ｏ３／Ａｌゲート層もソース／ドレインオーミックコンタクトで覆われている。Ａｌ２Ｏ３／Ａｌエッチングプロセス（図１Ｂのステップ４）の間に、縁の領域に幾分かの損傷が起こるかもしれない。トリプルゲートＭＩＳＦＥＴのサブスレッショルド電流はフィンの中程を流れると考えられるので（非特許文献３１、３７ｓ）、Ａｌ２Ｏ３／フィンパターンＨ−ダイヤモンド界面でのトラップ電荷密度はＡｌ２Ｏ３／プレーナ型Ｈ−ダイヤモンド界面でのトラップ電荷密度よりも小さくなる。おそらくはこれがトリプルゲートＭＩＳＦＥＴのＳＳがプレーナ型の場合よりも大幅に低くなる理由であろう。何れのタイプのＭＩＳＦＥＴについてもＶＴＨの値はゼロよりも大きい。このことは、これらのＭＩＳＦＥＴがノーマリーオン特性で動作していることを示している。ノーマリーオフのＨ−ダイヤモンドＭＩＳＦＥＴは二層ゲートを堆積させて１８０℃〜３００℃でアニールすることによって作製することができるので、将来ノーマリーオフトリプルゲートＭＩＳＦＥＴを作製することができると期待できる。
【先行技術文献】
【非特許文献】
【００５８】
【非特許文献１】Reggiani, L. et al. Hole-drift velocity in natural diamond. Phys. Rev. B 23, 3050-3057 (1981).
【非特許文献２】Wort, C. J. H. & Balmer, R. S. Diamond as an electronic material. Mater. Today 11, 22-28 (2008).
【非特許文献３】Isberg, J. et al. High carrier mobility in single-crystal plasma-deposited diamond.  Science 297, 1670-1672 (2002).
【非特許文献４】Baliga, B. J. Power semiconductor device figure of merit for high-frequency applications. IEEE Electron Dev. Lett. 10, 455-457.
【非特許文献５】May, P. W. Diamond thin films: a 21st-century material. Phil. Trans. T. Soc. Lond. A 358, 473-495 (2000).
【非特許文献６】Kawarada, H., Aoki, M. & Ito, M. Enhancement mode metal-semiconductor field effect transistors using homoepitaxial diamonds. Appl. Phys. Lett. 65, 1563-1565 (1994).
【非特許文献７】Kubovic, M. Microwave performance evaluation of diamond surface channel FETs. Dia. Relat. Mater. 13, 802-807 (2004).
【非特許文献８】Russell, S. A. O., Sharabim S., Tallaire, A. & Moran, D. A. J. Hydrogen-terminated diamond field-effect transistors with cutoff frequency of 53 GHz. IEEE Electron Dev. Lett. 33, 1471-1473 (2012).
【非特許文献９】Yun, Y. et al. Electrical properties of Al/CaF2/i-diamond metal-insulator-semiconductor field-effect-transistor fabricated by ultrahigh vacuum process. Jpn. J. Appl. Phys. 37, L1293-L1296 (1998).
【非特許文献１０】Liu, J. W. et al. Diamond logic inverter with enhancement mode metal-insulator-semiconductor field-effect transistor. Appl. Phys. Lett. 105, 082110 (2014).
【非特許文献１１】Kueck, D. et al. AlN as passivation for surface channel FETs on H-terminated diamond. Dia. Relat. Mater. 19, 932-935 (2010).
【非特許文献１２】Sato, H. & Kasu, M. Maximum hole concentration for hydrogen-terminated diamond surfaces with various surface orientations obtained by exposure to highly concentrated NO2. Dia. Relat. Mater. 31, 47-49 (2013).
【非特許文献１３】Imura, M. et al. Development of AlN/dimaond heterojunction field-effect transistors. Dia. Relat. Mater. 24, 206-209 (2012).
【非特許文献１４】Hirama, K. et al. Diamond field-effect transistors with 1.3 A/mm drain current density by Al2O3 passivation layer. Jpn. J. Appl. Phys. 51, 090112 (2012).
【非特許文献１５】Kawarada, H. et al. C-H surface diamond field effect transistors for high temperature (400℃) and high voltage (500 V) operation. Appl. Phys. Lett. 105, 013510 (2014).
【非特許文献１６】Yan, C. S., Vohra, Y. K., Mao, H. K. & Hemley, R. J. Very high growth rate chemical vapor deposition of single-crystal diamond. Proc. Natl. Acad. Sci. 99, 12523-12525 (2002).
【非特許文献１７】Furuhashi, M. & Fujimori, N. Fabrication of colorless single crystal diamonds using "Direct wafer fabrication technique". Proc. Jpn. Dia. Symp. 103, 8-9 (2015).
【非特許文献１８】Yamada, H. et al. A 2-in. mosaic wafer made of a single-crystal diamond. Appl. Phys. Lett. 104, 102110 (2014).
【非特許文献１９】Liu, J. W. et al. Low on-resistance diamond field-effect transistor with high-k ZrO2 as dielectric. Sci. Rep. 4, 6395 (2014).
【非特許文献２０】Liu, J. W. et al. Diamond field effect transistors with a high-dielectric constant Ta2O5 as gate material. J. Phys. D: Appl. Phys. 47, 245102 (2014).
【非特許文献２１】Hirama, K. et al. High-performance p-channel diamond MOSFETs with alumina gate insulator. IEDM Tech. Dig. 873-876 (2007).
【非特許文献２２】Moran, D. A. J. et al. Scaling of hydrogen terminated diamond FETs to sub-100 nm gate dimensions. IEEE Electron Dev. Lett. 32, 599-601 (2011).
【非特許文献２３】Nowak, E. J. Maintaining the benefits of CMOS scaling when scaling bogs down. IBM J. RES. & Dev. 46, 169-180 (2002).
【非特許文献２４】Doyle, B. S., et al. High performance fully-depleted tri-gate CMOS transistors. IEEE Electron Dev. Lett. 24, 263-265 (2003).
【非特許文献２５】Crupi, F. et al. Reliability comparison of triple-gate versus planar SOI FETs. IEEE Trans. Electron Dev. 53, 2351-2357 (2006).
【非特許文献２６】Lee, C. W. et al. High-temperature performance of silicon junctionless MOSFETs. IEEE Trans. Electron Dev. 57, 620-625 (2010).
【非特許文献２７】Radosavljevic, M. et al. Non-planar, multi-gate InGaAs quantum well field effect transistors with high-k gate dielectric and ultra-scaled gate-to-drain/gate-to-source separation for low power logic applications. IEEE Electron Dev. Meet. 6.1.1-6.1.4 (2010).
【非特許文献２８】Huang, C. H. & Li, Y. M. Electrical characteristic of InGaAs multiple-gate MOSFET devices. Simul. Semicond. Proc. Dev. 357-360 (2015).
【非特許文献２９】Lu, B., Matioli, E., & Palacios, T. Tri-gate normally-off GaN power MISFET. IEEE Electron Dev. Lett. 33, 360-362 (2012).
【非特許文献３０】Chen, S. H. et al. High-performance III-V MOSFET with nano-stacked high-k gate dielectric and 3D fin-shaped structure. Nanoscale Res. Lett. 7, 431 (2012).
【非特許文献３１】Im, K. S. et al. High-performance GaN-based nanochannel FinFETs with/without AlGaN/GaN heterostructure. IEEE Trans. Electron Dev. 60, 3012-3018 (2013).
【非特許文献３２】Pietzka, C. et al. Analysis of diamond surface channel field-effect transistors with AlN passivation layers. J. Appl. Phys. 114, 114503 (2013).
【非特許文献３３】Maier, F. et al. Origin of surface conductivity in diamond. Phys. Rev. Lett. 85, 3472-3475 (2000).
【非特許文献３４】Liu, J. W. et al. Electrical properties of atomic layer deposited HfO2/Al2O3 multilayer on diamond. Dia. Relat. Mater. 54, 55-58 (2015).
【非特許文献３５】Liu, J. W., Liao, M. Y., Imura, M. & Koide Y. Normally-off HfO2-gated diamond field effect transistors. Appl. Phys. Lett. 103, 092905 (2013).
【非特許文献３６】K. Hirama, et al. High-performance p-channel diamond metal-oxide-semiconductor field-effect transistors on H-terminated (111) surface. Appl.Phy. Express 3, 044001 (2010).
【非特許文献３７】Dehzang, A. et al. Electrical property comparison and charge transmission in p-type double gate and single gate junctionless accumulation transistor fabricated by AFM nanolithography. Nanoscale Res. Lett. 7, 381 (2012).
【非特許文献３８】Liu, J. W. et al. Control of normally on/off characteristics in hydrogenated diamond metal-insulator-semiconductor field-effect transistors. J. Appl. Phys. 118, 115704 (2015).
【図１Ａ】
0006713167.tif 000013
【図１Ｂ】
0006713167.tif 000014
【図１Ｃ】
0006713167.tif 000015
【図１Ｄ】
0006713167.tif 000016
【図２Ａ】
0006713167.tif 000017
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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