(57)【特許請求の範囲】
【請求項１】
出力ノードにバンドギャップ電圧を生成するバンドギャップリファレンス回路と、
前記出力ノードと接地端子との間に直列に接続された第１の抵抗素子及び第２の抵抗素子と、
前記出力ノードと接地端子との間に直列に接続された第３の抵抗素子、第４の抵抗素子、及び第１のスイッチと、
一端が前記第１の抵抗素子と前記第２の抵抗素子との接続点に接続され、他端が前記第３の抵抗素子と前記第４の抵抗素子との接続点に接続された第２のスイッチと、
前記第１及び第２のスイッチのオンオフを制御する制御信号を生成する制御回路とを備え、
前記第１の抵抗素子と前記第２の抵抗素子の抵抗値の比が前記第３の抵抗素子と前記第４の抵抗素子の抵抗値の比と等しく、
前記第１及び第２のスイッチは、前記制御信号が第１の状態のときオンし、前記制御信号が第２の状態のときオフし、
前記第１の抵抗素子と前記第２の抵抗素子との接続点に第１の基準電圧を生成することを特徴とする基準電圧発生回路。
【請求項２】
前記第３の抵抗素子は、前記第１の抵抗素子よりも抵抗値が小さいことを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記制御回路は、電源投入時に前記制御信号を第１の状態とし、前記電源投入時からの経過時間が前記第１の基準電圧が所定の電圧となる時間に到達したことに基づいて、前記制御信号を第２の状態とすることを特徴とする請求項１または２に記載の基準電圧発生回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の基準電圧発生回路と、
反転入力端子に出力電圧を分圧した帰還電圧が入力され、非反転入力端子に前記第１の基準電圧が入力されるエラーアンプとを備えることを特徴とするＤＣＤＣコンバータ。
【請求項５】
請求項１に記載の基準電圧発生回路と、
反転入力端子に出力電圧を分圧した帰還電圧が入力され、非反転入力端子に前記第１の基準電圧が入力されるエラーアンプを備え、
前記制御回路は、ＰＷＭ動作時に前記制御信号を第１の状態とし、ＰＦＭ動作時に前記制御信号を第２の状態とし、前記ＰＷＭ動作から前記ＰＦＭ動作への切り替わりの基準となる第２の基準電圧と前記エラーアンプの出力電圧とを比較し、出力信号として前記制御信号を出力するコンパレータを有し、
前記コンパレータは、前記エラーアンプの出力電圧が前記第２の基準電圧より高いとき前記制御信号を第１の状態とし、前記エラーアンプの出力電圧が前記第２の基準電圧より低いとき前記制御信号を第２の状態とすることを特徴とするＤＣＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路及びこれを備えたＤＣＤＣコンバータに関する。
【背景技術】
【０００２】
最近の電子機器、特に、スマートホン、携帯機器、ウェアラブル機器等においては、バッテリー駆動による製品の動作時間を延ばすために低消費電力が要求されている。
上記のような電子機器において、マイコン、ＡＰ（アプリケーションプロセッサ）、メモリやセンサ等へ電源を供給する電源装置として、スイッチングレギュレータやＬＤＯレギュレータなどのＤＣＤＣコンバータが用いられている。
【０００３】
ＤＣＤＣコンバータにおいて用いられるエラーアンプ等に入力される基準電圧は、電源電圧や温度の変動の影響を受けにくい安定した電圧である必要があり、このような安定した電圧を発生することが可能なバンドギャップリファレンス回路を用いて、必要な電圧値の基準電圧が生成される。
かかるバンドギャップリファレンス回路の出力であるバンドギャップ電圧から所望の電圧値の基準電圧を得る回路構成の一例を図４に示す。
【０００４】
図４は、従来の基準電圧発生回路４００の回路図であり、バンドギャップリファレンス回路４０と出力回路４１により構成されている。
バンドギャップリファレンス回路４０については、一般的なもの（例えば、特許文献１参照）であるため、ここでは説明を省略する。
【０００５】
出力回路４１は、バンドギャップリファレンス回路４０により生成されるバンドギャップ電圧ＶＢＧが出力される出力ノードと接地端子との間に直列に接続された抵抗素子４０１及び４０２を備えている。抵抗素子４０１と４０２の抵抗値を適宜設定することにより、抵抗素子４０１と４０２の接続点から抵抗分割された所望の基準電圧ＶＲＥＦが得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６０７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、バンドギャップ出力から抵抗分割により生成される基準電圧は、抵抗素子自身が持つ容量成分や配線の容量などにより、所望の電圧値に達するまでの時間（起動時間）が長くかかる。
【０００８】
さらに、出力回路４１には、ノイズ対策のために、基準電圧ＶＲＥＦが生成される出力端子と接地端子との間に容量４０３を設けることが好ましいが、この場合、さらに起動時間が長くなってしまう。
【０００９】
ＤＣＤＣコンバータは、出力端子から負荷に供給する電流が低電流から大電流まで幅広く変化しても効率を高く維持することが必要とされ、特に、低消費電力が要求される機器に用いられる場合は、軽負荷電流域において高効率を維持することが重要となる。
【００１０】
このような、軽負荷時に高い効率が求められるＤＣＤＣコンバータにおいては、上述のような基準電圧発生回路の消費電力を低くする必要がある。消費電力を下げるためには、抵抗素子４０１と４０２の抵抗値を大きく設定する必要が生じる。しかしながら、抵抗素子４０１と４０２の抵抗値を大きくすると、基準電圧発生回路の起動に要する時間がより長くなり、ＤＣＤＣコンバータのスイッチング動作開始までの時間が非常に長くなってしまうという問題がある。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、低消費電力かつ短時間で起動可能な基準電圧発生回路及びこれを備えたＤＣＤＣコンバータを提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の基準電圧発生回路は、出力ノードにバンドギャップ電圧を生成するバンドギャップリファレンス回路と、前記出力ノードと接地端子との間に直列に接続された第１の抵抗素子及び第２の抵抗素子と、前記出力ノードと接地端子との間に直列に接続された第３の抵抗素子、第４の抵抗素子、及び第１のスイッチと、一端が前記第１の抵抗素子と前記第２の抵抗素子との接続点に接続され、他端が前記第３の抵抗素子と前記第４の抵抗素子との接続点に接続された第２のスイッチと、前記第１及び第２のスイッチのオンオフを制御する制御信号を生成する制御回路とを備え、前記第１の抵抗素子と前記第２の抵抗素子の抵抗値の比が前記第３の抵抗素子と前記第４の抵抗素子の抵抗値の比と等しく、前記第１及び第２のスイッチは、前記制御信号が第１の状態のときオンし、前記制御信号が第２の状態のときオフし、前記第１の抵抗素子と前記第２の抵抗素子との接続点に第１の基準電圧を生成することを特徴とする。
【００１３】
本発明のＤＣＤＣコンバータは、前記基準電圧発生回路と、反転入力端子に出力電圧を分圧した帰還電圧が入力され、非反転入力端子に前記第１の基準電圧が入力されるエラーアンプとを備えることを特徴とする。
【００１４】
本発明の別のＤＣＤＣコンバータは、前記基準電圧発生回路を備え、前記制御回路は、電源投入時に前記制御信号を第１の状態とし、前記電源投入時から実行されるソフトスタートが完了したことに基づいて前記制御信号を第２の状態とすることを特徴とする。
【００１５】
本発明のさらに別のＤＣＤＣコンバータは、前記基準電圧発生回路を備え、前記制御回路は、ＰＷＭモード時に前記制御信号を第１の状態とし、ＰＦＭモード時に前記制御信号を第２の状態とすることを特徴とする。
【発明の効果】
【００１６】
本発明の基準電圧発生回路によれば、電源投入時に制御信号を第１の状態として第１及び第２のスイッチをオンさせることにより、出力ノードと接地端子との間に設けられている第１及び第２の抵抗素子を含む電流経路に加えて、出力ノードと接地端子との間に第３及び第４の抵抗素子と第１のスイッチを含む電流経路が形成され、また、第２のスイッチにより、第３の抵抗素子と第４の抵抗素子との接続点と第１の抵抗素子と第２の抵抗素子との接続点の電圧値が等しくなることから、第１の抵抗素子と第２の抵抗素子との接続点に生成される第１の基準電圧を短時間で所望の電圧値に上昇させ（すなわち、第１の基準電圧を起動させ）ることができる。そして、その後、制御信号を第２の状態としてスイッチをオフさせることにより、第１の基準電圧の起動後は、消費電力を抑えることが可能となる。
【００１７】
また、本発明の基準電圧発生回路は、特に、低消費電力のＤＣＤＣコンバータに好適に適用することができる。この場合にも、電源投入時の起動時間を短縮できるとともに消費電力を低減することができる。さらに、ＰＷＭモード時（重負荷時）には第１及び第２のスイッチをオンさせることにより第１の基準電圧の応答性を向上させることができ、ＰＦＭモード時（軽負荷時）には第１及び第２のスイッチをオフさせて消費電力を抑制することができる。したがって、高効率かつ安定動作が可能なＤＣＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態の基準電圧発生回路の回路図である。
【図２】図１の基準電圧発生回路を備えたＤＣＤＣコンバータの一例を示す回路図である。
【図３】図１の基準電圧発生回路を備えたＤＣＤＣコンバータの他の例を示す回路図である。
【図４】従来の実施形態の基準電圧発生回路の回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本実施形態の基準電圧発生回路１００の回路図である。
本実施形態の基準電圧発生回路１００は、バンドギャップリファレンス回路１０と、出力回路１１と、制御信号ＣＯＮＴを生成する制御回路１２とにより構成され、出力端子４に基準電圧ＶＲＥＦ１を生成する。
【００２０】
バンドギャップリファレンス回路１０は、オペアンプ１０１と、ＰＭＯＳトランジスタからなる出力トランジスタ１０２と、抵抗素子１０３〜１０５と、ダイオード１０６、１０７とを備えている。
出力トランジスタ１０２は、ソースが電源端子１に、ドレインが出力ノード３に、ゲートがオペアンプ１０１の出力端子に接続されている。
【００２１】
抵抗素子１０４、１０５、及びダイオード１０７は、出力ノード３と接地端子２との間に直列に接続されている。抵抗素子１０３及びダイオード１０６は、出力ノード３と接地端子２との間に直列に接続されている。
オペアンプ１０１は、反転入力端子が抵抗素子１０４と１０５の接続点に接続され、非反転入力端子が抵抗素子１０３とダイオード１０６との接続点に接続されている。
かかる構成により、出力ノード３にバンドギャップ電圧ＶＢＧが生成される。
【００２２】
出力回路１１は、抵抗素子１１１〜１１４と、スイッチ１１５、１１６と、容量１１７とを備えている。
抵抗素子１１１及び１１２は、バンドギャップリファレンス回路１０の出力ノード３と接地端子２との間に直列に接続され、抵抗素子１１１と１１２の接続点が出力端子４に接続されている。抵抗素子１１３、１１４、及びスイッチ１１５は、出力ノード３と接地端子２との間に直列に接続されている。抵抗素子１１３と１１４の抵抗値の比は、抵抗素子１１１と１１２の抵抗値の比と等しく設定されている。
【００２３】
スイッチ１１６は、一端が抵抗素子１１１と１１２との接続点に接続され、他端が抵抗素子１１３と１１４との接続点に接続されている。
スイッチ１１５及び１１６は、制御回路１２から発生される制御信号ＣＯＮＴによりオンオフ制御される。
容量１１７は、ノイズ対策のため、出力端子４と接地端子２との間に設けられている。
【００２４】
次に、本実施形態の基準電圧発生回路１００の動作について説明する。
まず、電源電圧ＶＤＤが投入されると、制御回路１２は、制御信号ＣＯＮＴを第１の状態（例えばＨＩＧＨレベル）とする。これにより、スイッチ１１５及び１１６がオンし、出力ノード３と接地端子２との間に抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路が形成される。また、スイッチ１１６により、抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点が接続され、抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点の電圧値が等しくなる。
【００２５】
このように、出力ノード３と接地端子２との間の電流経路は、抵抗素子１１１及び１１２を含む電流経路と、抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路との二本となり、かつ抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点の電圧値が等しくなることから、出力端子４に生成される基準電圧ＶＲＥＦ１を短時間で所望の電圧値に上昇させる（すなわち、第１の基準電圧を起動させる）ことができる。
【００２６】
その後、制御信号ＣＯＮＴを第２の状態（例えばＬＯＷレベル）としてスイッチをオフさせることにより、基準電圧ＶＲＥＦ１が起動した後は、消費電力を抑制することが可能となる。
【００２７】
ここで、抵抗素子１１３の抵抗値を抵抗素子１１１の抵抗値よりも小さく、抵抗素子１１４の抵抗値を抵抗素子１１２の抵抗値よりも小さく設定することが好ましい。かかる構成により、スイッチ１１５及び１１６がオンした際、抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路によって、出力ノード３から接地端子２へ多くの電流が流れるため、抵抗素子１１３と１１４との接続点、すなわち、この接続点とスイッチ１１６によって接続される出力端子４の電圧をより素早く所望の電圧値にすることが可能となる。
なお、制御回路１２が制御信号ＣＯＮＴを第１の状態から第２の状態へ切り替えるための構成は、例えば、以下のようにして実現できる。
【００２８】
スイッチ１１５及び１１６をオンにした状態で基準電圧ＶＲＥＦ１が電源投入時から所望の電圧値に到達するまでの時間をあらかじめ計測しておき、電源投入時からタイマーにより時間をカウントし、電源投入時からの経過時間があらかじめ計測した時間に到達したことに基づいて、制御信号ＣＯＮＴを第１の状態から第２の状態へ切り替えるよう、制御回路１２を構成する。
このように、本実施形態の基準電圧発生回路１００によれば、起動時間を短くするとともに、消費電力を抑えることができる。
【００２９】
次に、本実施形態の基準電圧発生回路１００をＤＣＤＣコンバータに適用した例について、図２及び図３を用いて説明する。
図２は、図１の基準電圧発生回路１００を備えたＤＣＤＣコンバータの一例であるＤＣＤＣコンバータ２００の回路図である。
【００３０】
ＤＣＤＣコンバータ２００の基本的な構成は一般的なものであるため、ここでは詳細な説明は省略し、基準電圧発生回路１００がＤＣＤＣコンバータ２００においてどのように用いられるかについて説明する。
【００３１】
本例のＤＣＤＣコンバータ２００は、ソフトスタートを実行するためのソフトスタート電圧ＶＲＥＦ＿ＳＳを出力するソフトスタート回路２０１を備えている。
エラーアンプ２０２の２つの非反転入力端子には、基準電圧発生回路１００により生成される基準電圧ＶＲＥＦ１とソフトスタート電圧ＶＲＥＦ＿ＳＳがそれぞれ入力され、反転入力端子にはＤＣＤＣコンバータ２００の出力電圧ＶＯＵＴが分圧された帰還電圧ＶＦＢが入力されている。
【００３２】
エラーアンプ２０２は、基準電圧ＶＲＥＦ１及びソフトスタート電圧ＶＲＥＦ＿ＳＳのうち電圧の低い方と帰還電圧ＶＦＢとを比較して、誤差電圧ＶＥＲＲをコンパレータ２０３に出力する。
【００３３】
電源投入後、ソフトスタート電圧ＶＲＥＦ＿ＳＳが徐々に上昇していくが、ソフトスタート電圧ＶＲＥＦ＿ＳＳが基準電圧ＶＲＥＦよりも低い間は、エラーアンプ２０２では、帰還電圧ＶＦＢとソフトスタート電圧ＶＲＥＦ＿ＳＳが比較され、基準電圧ＶＲＥＦ１は出力である誤差電圧ＶＥＲＲに影響を与えない。
【００３４】
そして、所定のソフトスタート時間が経過すると、ソフトスタート電圧ＶＲＥＦ＿ＳＳが基準電圧ＶＲＥＦ１より高くなる。したがって、その後は、エラーアンプ２０２では、帰還電圧ＶＦＢと基準電圧ＶＲＥＦ１が比較され、ソフトスタート電圧ＶＲＥＦ＿ＳＳは出力である誤差電圧ＶＥＲＲに影響を与えなくなる。
【００３５】
一方、本例のＤＣＤＣコンバータ２００における基準電圧発生回路１００では、制御回路１２がコンパレータ２１１と基準電圧源２１２を備えて構成されている。コンパレータ２１１は、反転入力端子にソフトスタート電圧ＶＲＥＦ＿ＳＳが入力され、非反転入力端子に基準電圧源２１２の基準電圧ＶＲＥＦ２が入力されている。基準電圧ＶＲＥＦ２は、ソフトスタートの完了の基準となる所定の電圧である。
【００３６】
基準電圧発生回路１００は、電源投入後、上述のようなソフトスタートの実行と同時に以下のように動作する。
ソフトスタート電圧ＶＲＥＦ＿ＳＳは、電源投入後、接地電位から徐々に上昇していく電圧であることから、電源投入直後は、基準電圧ＶＲＥＦ２よりも低い。そのため、コンパレータ２１１は、ＨＩＧＨレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第１の状態とする。これにより、図１に示すスイッチ１１５及び１１６がオンし、抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路が形成されるとともに、抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点（すなわち、出力端子４）の電圧値が等しくなる。したがって、エラーアンプ２０２に入力される基準電圧ＶＲＥＦ１は、電源投入から短時間で起動される。
【００３７】
その後、ソフトスタート電圧ＶＲＥＦ＿ＳＳがさらに上昇していき、基準電圧ＶＲＥＦ２よりも高くなると、コンパレータ２１１は、ＬＯＷレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第２の状態とする。これにより、図１に示すスイッチ１１５及び１１６がオフし、抵抗素子１１３及び１１４を含む電流経路が無くなり、出力ノード３と接地端子２との間の電流経路は、抵抗値の大きい抵抗素子１１１及び１１２を含む電流経路のみとなる。したがって、電源投入後、基準電圧ＶＲＥＦ１が起動した後は、基準電圧発生回路１００の消費電力を抑制することが可能となる。
【００３８】
ここで、制御回路１２を構成する基準電圧源２１２の基準電圧ＶＲＥＦ２は、ソフトスタート完了の基準となる電圧であり、ソフトスタートが完了し、エラーアンプ２０２において帰還電圧ＶＦＢと比較される対象がソフトスタート電圧ＶＲＥＦ＿ＳＳから基準電圧ＶＲＥＦ１に切り替わった時点で、基準電圧ＶＲＥＦ１が完全に所望の電圧値に到達している必要があることから、基準電圧ＶＲＥＦ１よりも少し高い電圧値に設定しておくことが好ましい。
【００３９】
このように、本例のＤＣＤＣコンバータ２００によれば、電源投入時から実行されるソフトスタートに用いられる信号を利用し、基準電圧発生回路１００内のスイッチ１１５及び１１６を制御する制御信号ＣＯＮＴを、ソフトスタートが完了したことに基づいて、電源投入時の第１の状態から第２の状態に切り替えることができる。
【００４０】
図３は、図１の基準電圧発生回路１００を備えたＤＣＤＣコンバータの別の例であるＤＣＤＣコンバータ３００の回路図である。
ＤＣＤＣコンバータ３００の基本的な構成は、上記ＤＣＤＣコンバータ２００と同様、一般的なものであるため、詳細な説明は省略する。
【００４１】
本例のＤＣＤＣコンバータ３００は、ＰＷＭモードとＰＦＭモードの切り替えに同期して、基準電圧発生回路１００内のスイッチ１１５及び１１６を切り替えるように構成されている。
【００４２】
具体的には、基準電圧発生回路１００の制御回路１２がコンパレータ３１１と基準電圧源３１２を備え、コンパレータ３１１は、反転入力端子に基準電圧源３１２の基準電圧ＶＲＥＦ３が入力され、非反転入力端子にエラーアンプ３０２の出力である誤差電圧ＶＥＲＲが入力されている。
【００４３】
エラーアンプ３０２は、非反転入力端子に基準電圧発生回路１００により生成される基準電圧ＶＲＥＦ１が入力され、反転入力端子にＤＣＤＣコンバータ３００の出力電圧ＶＯＵＴが分圧された帰還電圧ＶＦＢが入力されている。エラーアンプ３０２は、基準電圧ＶＲＥＦ１と帰還電圧ＶＦＢとを比較して、誤差電圧ＶＥＲＲをコンパレータ３０３に出力する。
【００４４】
誤差電圧ＶＥＲＲは、ＤＣＤＣコンバータ３００に接続される負荷が重いときほど高い電位となり、負荷が軽いときほど低い電圧となることから、基準電圧ＶＲＥＦ３をＰＷＭモードとＰＦＭモードの切り替えの基準となる所定の電圧とすることにより、誤差電圧ＶＥＲＲの電圧値に基づいて、制御信号ＣＯＮＴが第１の状態と第２の状態に切り替わることになる。
【００４５】
かかる構成により、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ３より高いＰＷＭモード時には、コンパレータ３１１は、ＨＩＧＨレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第１の状態とする。これにより、図１に示すスイッチ１１５及び１１６がオンし、抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路が形成されるとともに、抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点の電圧値が等しくなる。
【００４６】
一方、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ３より低いＰＦＭモード時には、コンパレータ３１１は、ＬＯＷレベルの信号を出力する、すなわち、制御信号ＣＯＮＴを第２の状態とする。これにより、図１に示すスイッチ１１５及び１１６がオフし、抵抗素子１１３及び１１４を含む電流経路が無くなり、出力ノード３と接地端子２との間の電流経路は、抵抗値の大きい抵抗素子１１１及び１１２を含む電流経路のみとなる。
【００４７】
重負荷であるＰＷＭモード時は、スイッチングが継続的に行われ、エラーアンプ３０２を構成する差動入力トランジスタのゲート容量を介して充放電が多くなることから、基準電圧発生回路１００の出力である基準電圧ＶＲＥＦ１も変動し易くなる。しかしながら、本例によれば、ＰＷＭモード時に抵抗素子１１３及び１１４とスイッチ１１５を含む電流経路が形成され、かつ抵抗素子１１３と１１４との接続点と抵抗素子１１１と１１２との接続点（出力端子４）が接続されることから、基準電圧ＶＲＥＦ１が変動しても、すぐに所望の電圧値に戻すことが可能となる。
また、軽負荷であるＰＦＭモード時は、抵抗素子１１３及び１１４を含む電流経路を無くし、基準電圧発生回路１００の消費電力を低減することができる。
【００４８】
このように、本例のＤＣＤＣコンバータ３００によれば、ＰＷＭモード時（重負荷時）には基準電圧ＶＲＥＦ１の応答性を高めることができ、ＰＦＭモード時（軽負荷時）には低消費電流で基準電圧発生回路１００を動作させることで効率を向上させることができる。
【００４９】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、図３に示すＤＣＤＣコンバータ３００におけるコンパレータ３１１の出力信号ＣＯＮＴを、図２に示すＤＣＤＣコンバータ２００の基準電圧発生回路１００内の出力回路１１に入力するようにし、電源投入時と起動後とで図１に示すスイッチ１１５及び１１６のオンオフを切り替えるのに加え、通常動作時におけるＰＷＭモード時とＰＦＭモード時とでもスイッチ１１５及び１１６のオンオフを切り替えるように構成することも可能である。
【００５０】
また、図３に示すＤＣＤＣコンバータ３００では、制御回路１２で制御信号ＣＯＮＴを生成するようにしているが、ＰＷＭモードとＰＦＭモードの切り替え用の信号が別途生成される場合は、その信号を制御信号ＣＯＮＴとして出力回路１１に直接入力し、スイッチ１１５及び１１６のオンオフを制御するようにしてもよい。
【符号の説明】
【００５１】
１０  バンドギャップリファレンス回路
１１  出力回路
１２  制御回路
１００  基準電圧発生回路
１０１  オペアンプ
２００、３００  ＤＣＤＣコンバータ
２０１  ソフトスタート回路
２０２、３０２  エラーアンプ
２０３、３０３、２１１、３１１  コンパレータ
【図１】
0006660241.tif 000002
【図２】
0006660241.tif 000003
【図３】
0006660241.tif 000004
【図４】
0006660241.tif 000005