(57)【特許請求の範囲】
【請求項１】
デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換（ＤＡＣ）回路であって、
所定の抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源であって、前記ストリング電流を搬送するためのストリング電流出力リードを有する、前記ストリング電流源と、
高ストリングノードと低ストリングノードとを横切って結合されるストリングレジスタを有するレジスタストリングであって、前記所定の抵抗に基づくストリング抵抗を有する、前記レジスタストリングと、
前記ストリング電流出力リードに結合されるストリングスイッチ回路であって、前記デジタル入力信号に基づいて前記ストリング電流を前記ストリングレジスタに選択的に搬送するように構成される、前記ストリングスイッチ回路と、
前記レジスタストリングの前記高ストリングノードと前記レジスタストリングの外にあるストリング出力ノードとの間に結合され、前記ストリング抵抗に基づくブリッジ抵抗を有する、ブリッジレジスタと、
を含む、ＤＡＣ回路。
【請求項２】
請求項１に記載のＤＡＣ回路であって、
前記デジタル入力信号が、高位ビットと低位ビットとを含み、
前記ストリングスイッチ回路が、前記デジタル入力信号の前記低位ビットから復号される値に基づいて前記ストリング電流出力リードを前記レジスタストリングの選択されるタップノードに結合する、ＤＡＣ回路。
【請求項３】
請求項２に記載のＤＡＣ回路であって、
前記選択されたタップノードが、前記ストリングレジスタを前記選択されたタップノードと前記低ストリングノードとの間の選択されるセグメントと前記高ストリングノードと前記選択されたタップノードとの間の選択されていないセグメントとに分割し、
前記ストリング電流源からの前記ストリング電流が、前記選択されたタップノードにおいて低位電流と高位電流とに分岐するように構成され、
前記低位電流が、前記ストリングレジスタの前記選択されたセグメントを介して流れるように構成され、
前記高位電流が、前記ストリングレジスタの前記選択されていないセグメントを介して流れるように構成される、ＤＡＣ回路。
【請求項４】
請求項３に記載のＤＡＣ回路であって、
前記ストリング出力ノードが、前記ストリング電流と前記ストリングレジスタの前記選択されたセグメントの等価抵抗との間の乗算積に基づいて、ストリング電圧を確立するように構成される、ＤＡＣ回路。
【請求項５】
請求項２に記載のＤＡＣ回路であって、
前記ストリング出力ノードに結合されるレジスタラダーであって、ステムレジスタとブランチレジスタとを有し、前記ブランチレジスタが前記ストリング抵抗と前記ブリッジ抵抗との合計に基づくブランチ抵抗を有し、前記ステムレジスタが前記ブランチ抵抗の半分に実質的に等しいステム抵抗を有する、前記レジスタラダーと、
前記レジスタラダーの前記ブランチレジスタに結合されるラダースイッチ回路であって、前記基準電圧又は接地電圧のいずれかに前記ブランチレジスタを選択的に接続するように、前記デジタル入力信号の前記高位ビットによって制御される、前記ラダースイッチ回路と、
を更に含む、ＤＡＣ回路。
【請求項６】
請求項５に記載のＤＡＣ回路であって、
前記高位ビットと前記低位ビットとの総ビット数のバイナリ指数によって除算される前記基準電圧に基づいてＤＡＣ出力電圧を搬送するように構成される出力ノードを更に含む、ＤＡＣ回路。
【請求項７】
請求項５に記載のＤＡＣ回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記高位ビットのうちの１つの高位ビットの指数重みミスマッチに対応して、トリム電流を生成するように構成されるトリム電流源であって、前記トリム電流を搬送するためにトリム電流出力リードを有する、前記トリム電流源を更に含む、ＤＡＣ回路。
【請求項８】
請求項７に記載のＤＡＣ回路であって、
前記トリム電流出力リードに結合されるトリムスイッチ回路であって、前記指数重みミスマッチに基づいて、前記トリム電流を前記ストリングレジスタに選択的に搬送するように構成される、前記トリムスイッチ回路を更に含む、ＤＡＣ回路。
【請求項９】
請求項２に記載のＤＡＣ回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記低位ビットのうちの１つの低位ビットの指数重みに対応して、補助電流を生成するように構成される補助電流源であって、前記補助電流を搬送するために補助電流出力リードを有する、前記補助電流源を更に含む、ＤＡＣ回路。
【請求項１０】
請求項９に記載のＤＡＣ回路であって、
前記補助電流出力リードと前記レジスタストリングのタップノードとの間に結合される補助スイッチであって、前記補助電流を前記ストリングレジスタに選択的に搬送するように前記低位ビットのうちの前記１つの低位ビットによって制御される、前記補助スイッチを更に含む、ＤＡＣ回路。
【請求項１１】
請求項５に記載のＤＡＣ回路であって、
前記所定の抵抗が前記ストリング抵抗に実質的に等しい、ＤＡＣ回路。
【請求項１２】
請求項５に記載のＤＡＣ回路であって、
前記所定の抵抗が、前記ストリング抵抗及び前記ブリッジ抵抗の前記合計に実質的に等しい、ＤＡＣ回路。
【請求項１３】
デジタル−アナログ変換（ＤＡＣ）回路であって、
高位ビットと低位ビットとを有するデジタル信号を受信するように構成される入力と、
前記高位ビットによって制御され、ステムレジスタとブランチレジスタとを含む、レジスタラダー回路であって、前記ステムレジスタがステム抵抗を有し、前記ブランチレジスタが前記ステム抵抗の２倍に実質的に等しいブランチ抵抗を有する、前記レジスタラダー回路と、
前記低位ビットによって制御されるレジスタストリング回路であって、
所定の抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源と、
前記所定の抵抗に対応するストリング抵抗を有するストリングレジスタであって、前記低位ビットから復号される選択信号に基づいて前記ストリング電流を選択的に受信するように構成される、前記ストリングレジスタと、
前記ストリングレジスタと前記ステムレジスタとの間に結合されるブリッジレジスタであって、前記ストリング抵抗と前記所定の抵抗とに基づくブリッジ抵抗を有する、前記ブリッジレジスタと、
を含む、前記レジスタストリング回路と、
を含む、デジタル−アナログ変換（ＤＡＣ）回路。
【請求項１４】
請求項１３に記載のＤＡＣ回路であって、
前記所定の抵抗が前記ストリング抵抗に実質的に等しい、ＤＡＣ回路。
【請求項１５】
請求項１３に記載のＤＡＣ回路であって、
前記所定の抵抗が、前記ストリング抵抗と前記ブリッジ抵抗との合計に実質的に等しい、ＤＡＣ回路。
【請求項１６】
請求項１３に記載のＤＡＣ回路であって、
前記ブランチ抵抗が、前記ストリング抵抗と前記ブリッジ抵抗との合計に実質的に等しい、ＤＡＣ回路。
【請求項１７】
デジタル−アナログ変換（ＤＡＣ）回路であって、
ｍ個の高位ビットとｎ個の低位ビットとを有するデジタル信号を受信するように構成される入力であって、ｍが第１の正の整数を含み、ｎが第２の正の整数を含む、前記入力と、
前記高位ビットによって制御され、ステムレジスタとブランチレジスタとを含む、レジスタラダー回路であって、前記ステムレジスタがステム抵抗を有し、前記ブランチレジスタが前記ステム抵抗の２倍に実質的に等しいブランチ抵抗を有する、前記レジスタラダー回路と、
前記低位ビットによって制御されるレジスタストリング回路であって、
前記ブランチ抵抗によって除算される基準電圧の比に基づいてストリング電流を生成するように構成されるストリング電流源と、
２ｎ個のタップノードと、連続するタップノードの間に結合される２ｎ−１個のストリングレジスタとを有するレジスタストリングであって、前記ブランチ抵抗の１／２ｎの比に実質的に等しい単位抵抗を有する、前記レジスタストリングと、
前記低位ビットの復号値に基づいて前記ストリング電流を前記タップノードのうちの１つに選択的に搬送するように構成されるストリングスイッチ回路と、
を含む、前記レジスタストリング回路と、
を含む、デジタル−アナログ変換（ＤＡＣ）回路。
【請求項１８】
請求項１７に記載のＤＡＣ回路であって、
ｍとｎとの合計のバイナリ指数によって除算される前記基準電圧に基づいてＤＡＣ出力電圧を搬送するように構成される出力ノードを更に含む、ＤＡＣ回路。
【請求項１９】
請求項１７に記載のＤＡＣ回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記高位ビットのうちの１つの高位ビットの指数重みミスマッチに対応して、トリム電流を生成するように構成されるトリム電流源を更に含む、ＤＡＣ回路。
【請求項２０】
請求項１７に記載のＤＡＣ回路であって、
前記ストリング電流のバイナリの比に基づいて、及び前記低位ビットのうちの１つの低
位ビットの指数重みに対応して、補助電流を生成するように構成される補助電流源を更に含む、ＤＡＣ回路。
【発明の詳細な説明】
【背景技術】
【０００１】
デジタル−アナログ変換（ＤＡＣ）回路は、デジタル信号をアナログ信号に変換するために用いられる。一般に、ＤＡＣ回路はストリング構成又はラダー構成のいずれかを採用し得る。ストリング構成を採用するＤＡＣ回路は、空間効率が良いか又は電力効率が良い傾向があるが、プロセスミスマッチによって生じるひずみの影響をより受けやすい。これに対して、ラダー構成を採用するＤＡＣ回路は、プロセスミスマッチにそれほど敏感ではない傾向があるが、レイアウトエリア及び電力消費の増大という代償を伴う。
【０００２】
これまで、ストリング構成をラダー構成と組み合わせる試みが行われてきた。これらの組み合わせには、一般に、電圧駆動ストリング回路とそれに続くラダー回路が含まれる。ストリング回路は一定電圧源によって駆動されるため、ストリング回路は積分非直線性（ＩＮＬ）誤差及び微分非直線性（ＤＮＬ）誤差を最小化するために追加の出力バッファを必要とする。追加の出力バッファは、ＤＡＣ回路全体の電力消費及びレイアウトサイズを増大させる。複数の変換チャネルを実装するＤＡＣシステムにおいて、追加の出力バッファを含めることの代償は極めて大きくなる恐れがある。したがって、高い精度を提供するが、追加の出力バッファの代償を被ることのない、ＤＡＣシステムが求められる。
【発明の概要】
【０００３】
説明する例において、システム及び技法が、高容量及び高精度のＤＡＣ性能を提供するが、追加の出力バッファの代償を被ることのない、デジタル−アナログ変換（ＤＡＣ）アーキテクチャに関する。より具体的に言えば、開示されるＤＡＣアーキテクチャは、レジスタストリングの信頼性を向上させるため、及びレジスタラダーにおけるプロセスミスマッチを軽減するための、１つ又は複数の電流源を含む。
【０００４】
一例において、開示されるアーキテクチャは、ストリング電流源、レジスタストリング、ストリングスイッチ回路、及びブリッジレジスタを備える、ＤＡＣ回路を含む。ストリング電流源は、所定の抵抗によって分圧される基準電圧の比に基づいて、ストリング電流を生成するように構成される。ストリング電流源は、ストリング電流を搬送するためストリング電流出力リードを有する。レジスタストリングは、高ストリング0及び低ストリングノードを横切って結合されるストリングレジスタを有する。ストリングレジスタは、所定の抵抗に基づくストリング抵抗を有する。ストリングスイッチ回路は、ストリングスイッチ回路が、デジタル入力信号に基づいてストリング電流をストリングレジスタに選択的に搬送するように構成されるように、ストリング電流出力リードに結合される。ブリッジレジスタは、レジスタストリングの高ストリングノードとレジスタストリングの外にあるストリング出力ノードとの間に結合され、ブリッジレジスタはストリング抵抗に基づくブリッジ抵抗を有する。
【０００５】
別の例において、開示されるアーキテクチャは、入力と、レジスタラダー回路と、レジスタストリング回路とを伴うＤＡＣ回路を含む。入力は、高位ビット及び低位ビットを有するデジタル信号を受信するように構成される。レジスタラダー回路は、高位ビットによって制御され、ステムレジスタ及びブランチレジスタを含む。ステムレジスタはステム抵抗を有し、ブランチレジスタはステム抵抗の２倍に実質的に等しいブランチ抵抗を有する。レジスタストリング回路は、低位ビットによって制御され、ストリング電流源、ストリングレジスタ、及びブリッジレジスタを含む。ストリング電流源は、所定の抵抗によって分圧される基準電圧の比に基づいて、ストリング電流を生成するように構成される。ストリングレジスタは所定の抵抗に対応するストリング抵抗を有し、ストリングレジスタは、低位ビットから復号される選択信号に基づいて、ストリング電流を選択的に受信するように構成される。ブリッジレジスタはストリングレジスタとステムレジスタとの間に結合され、ブリッジレジスタは、ストリング抵抗及び所定の抵抗に基づくブリッジ抵抗を有する。
【０００６】
さらに別の例において、開示されるアーキテクチャは、入力と、レジスタラダー回路と、及びレジスタストリング回路とを伴うＤＡＣ回路を含む。入力は、ｍ個の高位ビット及びｎ個の低位ビットを有するデジタル信号を受信するように構成され、ここで、ｍは第１の正の整数を含み、ｎは第２の正の整数を含む。レジスタラダー回路は、高位ビットによって制御され、ステムレジスタ及びブランチレジスタを含む。ステムレジスタはステム抵抗を有し、ブランチレジスタはステム抵抗の２倍に実質的に等しいブランチ抵抗を有する。レジスタストリング回路は、低位ビットによって制御され、ストリング電流源、ストリングレジスタ、及びストリングスイッチ回路を含む。ストリング電流源は、ブランチ抵抗によって分圧される基準電圧の比に基づいて、ストリング電流を生成するように構成される。レジスタストリングは２ｎ個のタップノードと、連続するタップノード間に結合される２ｎ−１個のストリングレジスタとを含む。各ストリングレジスタは、ブランチ抵抗の１／２ｎの比に実質的に等しい単位抵抗を有する。ストリングスイッチ回路は、低位ビットの復号値に基づいて、ストリング電流をタップノードのうちの１つに選択的に搬送するように構成される。
【図面の簡単な説明】
【０００７】
【図１】本開示の態様に従った、例示的なデジタル−アナログ変換（ＤＡＣ）システムの概略図を示す。
【０００８】
【図２】本開示の態様に従った、例示的なＤＡＣシステムの伝達関数モデル（transfer function model）の概略図を示す。
【０００９】
【図３】本開示の態様に従った例示的な電流源の概略図を示す。
【発明を実施するための形態】
【００１０】
図面は一定の縮尺で描かれていない。
【００１１】
図１は、本開示の態様に従った、例示的なデジタル−アナログ変換（ＤＡＣ）システム１００の概略図を示す。ＤＡＣシステム１００は、或る数のビットを有するデジタル入力をアナログ出力に変換するために用いられる。ＤＡＣシステム１００は、スタンドアロンモジュールとして又は他のモジュールと組み合わせて、集積回路によって実装され得る。ＤＡＣシステム１００は、電力効率及び空間効率が良いため、マルチチャネルＤＡＣシステムを実装するために繰り返し呼び出すことができる。一実装において、例えば、３×３のクワッドフラットノーリード（ＱＦＮ）パッケージにおいてクワッド１６ビットＤＡＣシステムを形成するために、集積回路が４つのＤＡＣシステム１００を組み込み得る。
【００１２】
ＤＡＣシステム１００の周辺には、高基準入力ポート１０１、低基準入力ポート１０２、デジタル入力ポート１０３、補助デジタル入力ポート１０４、及びＤＡＣ出力ポート１０５が含まれる。高基準入力ポート１０１は、ＶＲＥＦＨ信号などの高基準信号を受信するように構成される。低基準入力ポート１０２は、ＶＲＥＦＬ信号などの低基準信号を受信するように構成される。ＶＲＥＦＨ信号とＶＲＥＦＬ信号との間の電位差は、ＤＡＣシステム１００の内部回路全体にわたって基準電圧（ＶＲＥＦ）を提供する。基準電圧（ＶＲＥＦ）は、ＤＡＣシステム１００が基準フレームワークに従ってアナログ出力を生成できるようにする。
【００１３】
デジタル入力ポート１０３は、デジタル信号１４１を受信するように構成される。デジタル信号１４１は、Ｎバイナリビットの情報（すなわち、Ｄ［１：Ｎ］）を含み得る。これらのＮバイナリビットの中で、ＤＡＣシステム１００は、それらの一部を低位ビットとして、及び、残りの部分を高位ビットとして指定し得る。例えば、ＤＡＣシステムは、ｎ個の最下位ビット（ＬＳＢ）（例えば、Ｄ［１：Ｎ］）を低位ビットとして、及び、ｍ個の最後の最上位ビット（ＭＳＢ）（例えば、Ｄ［（Ｎ−ｍ＋１）：Ｎ］）を高位ビットとして指定し得、ここで、ｎ及びｍの数はどちらも正の整数である。ｍ及びｎの合計がＮに等しい構成において、高位ビットの数（ｍ）は、ビットの総数と低位ビットの数との間の差（すなわち、Ｎ−ｎ）と表すことができる。したがって、高位ビットは、低位ビットとして含まれないすべてのバイナリビットを含む。その場合、低位ビットはデジタル信号１４１のうちの最初のｎビット（すなわち、Ｄ［１：ｎ］）であり得、一方で、高位ビットはデジタル信号１４１の残りのビット（すなわち、Ｄ［（ｎ＋１）：Ｎ］）であり得る。
【００１４】
補助デジタル入力ポート１０４は、補助デジタル入力信号１６１を受信するように構成される。補助デジタル入力信号１６１は、デジタル入力信号１４１を補足する働きをする。例えば、デジタル入力信号１４１がＮビットの情報を含む場合、ＤＡＣシステム１００は、補助デジタル信号１６１のＮＡ補助ビット（例えば、Ａ［０：１］）を受け入れることによって、変換帯域幅を拡張し得る。したがって、ＤＡＣシステム１００は、総数Ｎ＋ＮＡビットの情報をアナログ信号に変換するように構成される。一実装において、ＤＡＣシステム１００は、補助ビットを、低位ビット（例えば、Ｄ［１：ｎ］）に追従する最下位ビットとして指定し得る。
【００１５】
ＤＡＣシステム１００の内部回路は、レジスタストリング回路１１０及びレジスタラダー回路１３０を含むハイブリッドＤＡＣアーキテクチャを採用する。ＩＮＬ誤差を最小化するために、レジスタストリング回路１１０は低位ビット（例えば、Ｄ［１：ｎ］）を変換するように構成され、一方、レジスタラダー回路１３０は高位ビット（例えば、Ｄ［（ｎ−１）：Ｎ］）を変換するように構成される。したがって、レジスタラダー回路１３０は高位ビットによって制御される。レジスタラダー回路１３０は一般に、ステムレジスタ１３１、ブランチレジスタ１３２、及びラダースイッチ回路１３４を含む。ステムレジスタ１３１はステム抵抗（Ｒ）を有し得、一方、ブランチレジスタ１３２は、ステム抵抗の値の２倍（２Ｒ）のブランチ抵抗を有し得る。この１対２の抵抗比により、レジスタラダー回路１３０はＲ２Ｒ（すなわち、ステムレジスタのＲ及びブランチレジスタの２Ｒ）ラダー構成を実装するものと理解される。ラダースイッチ回路１３４は、ブランチレジスタ１３２と結合され、高位ビット（例えば、Ｄ［（ｎ＋１）：Ｎ］）によって制御される。高位ビットの値に基づいて、ラダースイッチ回路１３４は、高基準電圧（例えば、ＶＲＥＦＨ）又は接地基準電圧（例えば、ＶＲＥＦＬ）のいずれかに、ブランチレジスタ１３２を選択的に接続する。
【００１６】
２つ以上の高位ビットを変換するために、レジスタラダー回路１３０は、２つ以上のステムレジスタ１３１及び２つ以上のブランチレジスタ１３２を含む。また、ラダースイッチ回路１３４は複数のラダースイッチ１３４を含み、ラダースイッチ１３４の各々が、１つの対応するブランチレジスタ１３２を基準高電圧（ＶＲＥＦＨ）又は基準接地電圧（ＶＲＥＦＬ）のいずれかに接続するために、高位ビットのうちの１つによって制御される。一実装において、例えば、レジスタラダー回路１３４は、４つの高位ビットを変換するために４つのブランチレジスタ（例えば、１３２−ａ、１３２−ｂ、１３２−ｃ、及び１３２−ｄ）を含み得る。ブランチレジスタ（例えば、１３２−ｂ、１３２−ｃ、及び１３２−ｄ）の各々は、一方でステムレジスタ（例えば、１３１−ｂ、１３１−ｃ、及び１３１−ｄ）に、及び他方でラダースイッチ（例えば、１３４−ｂ、１３４−ｃ、及び１３４−ｄ）に対応する。最下位ブランチレジスタ１３２−ａは、一方で２Ｒの抵抗を有する端子レジスタに、及び他方でラダースイッチ１３４−ａに対応する。ＤＡＣシステム１００は、レジスタストリング回路１１０をレジスタラダー回路１３０の端子レジスタとして適合させる。
【００１７】
第１のブランチレジスタ１３２−ａは、第１のブランチノード１３５−ａを介してレジスタストリング回路１１０に接続される。レジスタストリング回路１１０はレジスタラダー回路１３０のために接地経路を提供するので、及びレジスタストリング回路１１０の等価抵抗が約２Ｒであるので、レジスタストリング回路１１０はブランチレジスタ１３２−ａへの端子レジスタとして働く。第１のブランチレジスタ１３２−ａは、第４の高位ビット（例えば、Ｄ［Ｎ−３］）によって制御される第１のラダースイッチ１３４−ａにも接続される。第４の高位ビットがアクティブ段階にある（例えば、Ｄ［Ｎ−３］が高デジタル値を有する）場合、第１のラダースイッチ１３４−ａは、第１のブランチレジスタ１３２−ａを高基準電圧（例えば、ＶＲＥＦＨ）に接続する。結果として、第１のブランチノード１３５−ａの電圧は高基準電圧によって充電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は増大する。これに対して、第４の高位ビットが非アクティブ段階にある（例えば、Ｄ［Ｎ−３］が低デジタル値を有する）場合、第１のラダースイッチ１３４−ａは、第１のブランチレジスタ１３２−ａを接地基準電圧（例えば、ＶＲＥＦＬ）に接続する。結果として、第１のブランチノード１３５−ａの電圧は接地基準電圧によって放電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は減少する。一般に、第１のラダースイッチ１３４−ａによって導入される電圧の変化は、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）に対し、重み付けされた影響を与える。この重み付けされた影響は、第４の高位ビット（例えば、Ｄ［Ｎ−３］）の相対的なビット位置に基づく。例えば、Ｎ−３が１３に等しいようにＮが１６である場合、第１のブランチレジスタ１３２−ａに関連付けられた電圧変化の指数重みはおよそ２（１２−Ｎ）である。
【００１８】
第２のブランチレジスタ１３２−ｂは、第２のブランチノード１３５−ｂを介して第２のステムレジスタ１３１−ｂに接続される。第２のステムレジスタ１３１−ｂは、第２のブランチノード１３５−ｂにおける電圧が第１のブランチノード１３５−ａの電圧にアグリゲートされるように、第１のブランチノード１３５−ａに接続される。第２のブランチレジスタ１３２−ｂは、第３の高位ビット（例えば、Ｄ［Ｎ−２］）によって制御される第２のラダースイッチ１３４−ｂにも接続される。第３の高位ビットがアクティブ段階にある（例えば、Ｄ［Ｎ−２］が高デジタル値を有する）とき、第２のラダースイッチ１３４−ｂは第２のブランチレジスタ１３２−ｂを高基準電圧（例えば、ＶＲＥＦＨ）に接続する。結果として、第２のブランチノード１３５−ｂの電圧は高基準電圧によって充電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は増大する。これに対して、第３の高位ビットが非アクティブ段階にある（例えば、Ｄ［Ｎ−２］が低デジタル値を有する）とき、第２のラダースイッチ１３４−ｂは第２のブランチレジスタ１３２−ｂを接地基準電圧（例えば、ＶＲＥＦＬ）に接続する。結果として、第２のブランチノード１３５−ｂの電圧は接地基準電圧によって放電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は減少する。一般に、第２のラダースイッチ１３４−ｂによって導入される電圧の変化は、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）に対し、重み付けされた影響を与える。この重み付けされた影響は、第３の高位ビット（例えば、Ｄ［Ｎ−２］）の相対的なビット位置に基づく。例えば、Ｎ−２が１４に等しいようにＮが１６であるとき、第２のブランチレジスタ１３２−ｂに関連付けられた電圧変化の指数重みはおよそ２（１３−Ｎ）である。
【００１９】
第３のブランチレジスタ１３２−ｃは、第３のブランチノード１３５−ｃを介して第３のステムレジスタ１３１−ｃに接続される。第３のステムレジスタ１３１−ｃは、第３のブランチノード１３５−ｃにおける電圧が第２のブランチノード１３５−ｂの電圧にアグリゲートするように、第２のブランチノード１３５−ｂに接続される。第３のブランチレジスタ１３２−ｃは、第２の高位ビット（例えば、Ｄ［Ｎ−１］）によって制御される第３のラダースイッチ１３４−ｃにも接続される。第２の高位ビットがアクティブ段階にある（例えば、Ｄ［Ｎ−１］が高デジタル値を有する）とき、第３のラダースイッチ１３４−ｃは第３のブランチレジスタ１３２−ｃを高基準電圧（例えば、ＶＲＥＦＨ）に接続する。結果として、第３のブランチノード１３５−ｃの電圧は高基準電圧によって充電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は増大する。これに対して、第２の高位ビットが非アクティブ段階にある（例えば、Ｄ［Ｎ−１］が低デジタル値を有する）とき、第３のラダースイッチ１３４−ｃは、第３のブランチレジスタ１３２−ｃを接地基準電圧（例えば、ＶＲＥＦＬ）に接続する。結果として、第３のブランチノード１３５−ｃの電圧は接地基準電圧によって放電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は減少する。一般に、第３のラダースイッチ１３４−ｃによって導入される電圧の変化は、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）に対し、重み付けされた影響を与える。この重み付けされた影響は、第２の高位ビット（例えば、Ｄ［Ｎ−１］）の相対的なビット位置に基づく。例えば、Ｎ−１が１５に等しいようにＮが１６であるとき、第３のブランチレジスタ１３２−ｃに関連付けられた電圧変化の指数重みはおよそ２（１４−Ｎ）である。
【００２０】
第４のブランチレジスタ１３２−ｄは、第４のブランチノード１３５−ｄを介して第４のステムレジスタ１３１−ｄに接続される。第４のステムレジスタ１３１−ｄは、第４のブランチノード１３５−ｄにおける電圧が第３のブランチノード１３５−ｃの電圧にアグリゲートするように、第３のブランチノード１３５−ｃに接続される。第４のブランチレジスタ１３２−ｄは、第１の高位ビット（例えば、Ｄ［Ｎ］）によって制御される第４のラダースイッチ１３４−ｄにも接続される。第１の高位ビットがアクティブ段階にある（例えば、Ｄ［Ｎ］が高デジタル値を有する）とき、第４のラダースイッチ１３４−ｄは、第４のブランチレジスタ１３２−ｄを高基準電圧（例えば、ＶＲＥＦＨ）に接続する。結果として、第４のブランチノード１３５−ｄの電圧は高基準電圧によって充電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は増大する。これに対して、第１の高位ビットが非アクティブ段階にある（例えば、Ｄ［Ｎ］が低デジタル値を有する）とき、第４のラダースイッチ１３４−ｄは、第４のブランチレジスタ１３２−ｄを接地基準電圧（例えば、ＶＲＥＦＬ）に接続する。結果として、第４のブランチノード１３５−ｄの電圧は接地基準電圧によって放電され、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）は減少する。一般に、第４のラダースイッチ１３４−ｄによって導入される電圧の変化は、ＤＡＣ出力のアグリゲートされた電圧（ＶＤＡＣ）に対し、重み付けされた影響を与える。この重み付けされた影響は、第１の高位ビット（例えば、Ｄ［Ｎ］）の相対的なビット位置に基づく。例えば、Ｎが１６であるとき、第４のブランチレジスタ１３２−ｄに関連付けられた電圧変化の指数重みはおよそ２（１５−Ｎ）である。
【００２１】
ＤＡＣシステム１００は、低位ビット（例えば、Ｄ［１：ｎ］）を復号するように、及びいくつかの選択信号１４３を生成するように構成されるデコーダ回路１４２を含む。各選択信号１４３は、低位ビットの特定のバイナリ組み合わせを表す。例えば、ｎが低位ビットの総数である場合、低位ビットは２ｎの組み合わせを有し得、したがって低位ビットは２ｎの選択信号１４３（例えば、ＢＶ［１：２ｎ］）に復号することができる。より具体的に言えば、第１の選択信号ＢＶ［１］は、各ビットがゼロ値を有する低位ビットの第１のバイナリ組み合わせを表し得、ｎ番目の選択信号ＢＶ［ｎ］は、各ビットが非ゼロ値を有する低位ビットのｎ番目の組み合わせを表し得る。
【００２２】
レジスタストリング回路１１０は、レジスタストリング回路１１０が選択信号１４３を受信するように構成されるように、デコーダ回路１４２に接続される。レジスタストリング回路１１０は、ストリング出力ノード１１６においてストリング出力電圧（ＶＳＴＲＩＮＧ）を生成するため低位ビットの復号値によって制御される。ストリング出力電圧（ＶＳＴＲＩＮＧ）は、レジスタラダー回路１３０によって受信され、また、低位ビットの特定のセットの指数重みに従って、ＤＡＣ出力電圧（ＶＤＡＣ）に対し、重み付けされた影響を与える。したがって、ＤＡＣシステム１００は、高位ビット（例えば、ＭＳＢ）を変換するためにレジスタラダー回路（例えば、Ｒ２Ｒラダー）１３０が用いられ、低位ビット（例えば、ＬＳＢ）を変換するためにレジスタストリング回路１１０が用いられる、ハイブリッドＤＡＣアーキテクチャを実装する。
【００２３】
開示されるハイブリッドアーキテクチャは、スタンドアロンストリングＤＡＣにおけるノイズを抑制するのを助けるためにレジスタラダー回路１３０がより大きなビット重みを有するため、スタンドアロンストリングＤＡＣの積分非直線（ＩＮＬ）誤差を最小化する。また、開示されるハイブリッドアーキテクチャは、一般に、同数のビットを変換するために占有する空間が、スタンドアロンラダーＤＡＣよりもレジスタストリング回路１１０の方が少ないため、スタンドアロンラダーＤＡＣの全体的なレイアウトエリアを削減する。そのため、開示されるハイブリッドアーキテクチャは、スタンドアロンラダーＤＡＣの動作電流（すなわち、Ｒ２Ｒラダーを介するＶＲＥＦＨからＶＲＥＦＬへのＩＱ電流）を駆動する高位ビットへの依存（すなわち、コード依存性）が小さい。コード依存性の低減により、ＤＡＣシステム１００の全体的な精度及び信頼度が向上する。
【００２４】
レジスタストリング回路１１０は、ストリング電流源１２０、一連のタップノード１１３、一連のストリングレジスタ１１４、ストリングスイッチ回路１１５、及びブリッジレジスタ１１７を含む。ストリング電流源１２０は、所定の抵抗によって分圧される基準電圧（ＶＲＥＦ）の比（すなわち、ＶＲＥＦ／ＲＰＲＥＤ）に基づくストリング電流（ＩＳＴＲＩＮＧ）を生成するように構成される。基準電圧（ＶＲＥＦ）は、高基準電圧（ＶＲＥＦＨ）及び接地基準電圧（ＶＲＥＦＬ）に対して定義され得る。例えば、一実装において、基準電圧（ＶＲＥＦ）は、高基準電圧（ＶＲＥＦＨ）と接地基準電圧（ＶＲＥＦＬ）との間の電位差であり得る。別の実装において、基準電圧（ＶＲＥＦ）は、例えば、接地基準電圧（ＶＲＥＦＬ）が相対的に安定した接地電圧で維持されるとき、高基準電圧（ＶＲＥＦＨ）と実質的に同じである。
【００２５】
所定の抵抗（ＲＰＲＥＤ）は、ブランチ抵抗（２Ｒ）及びストリングレジスタ１１４の構成の関数である。一般に、ストリング出力ノード１１６においてレジスタラダー回路１３０によって見られるようなレジスタストリング回路１１０の等価抵抗は、単一ブランチレジスタ（例えば、１３２−ａ、１３２−ｂ、１３２−ｃ、又は１３２−ｄ）のブランチ抵抗（２Ｒ）に実質的に等しい。したがって、ストリング出力ノード１１６において見られるような、レジスタストリング１１４（すなわち、直列に接続されたストリングレジスタ１１４−ｂ、１１４−ｃ、１１４−ｘ、１１４−ｙ、及び１１４−ｚ）及びブリッジレジスタ１１７の総抵抗は、ブランチ抵抗（２Ｒ）値に合致するように構成及び／又は較正される。この特定の構成はいくつかの手法で達成され得る。一実装において、例えば、ストリングレジスタ１１４及びブリッジレジスタ１１７の各々は、Ｒ×２−（ｎ−１）の単位抵抗を有し、ここで、ｎは低位ビットの総数を示す。この単位抵抗は、ブランチ抵抗（２Ｒ）の２−ｎの比と見なすことができる。ストリングレジスタ１１４の総数は、低位ビット（例えば、Ｄ［１：ｎ］）の復号組み合わせ値（例えば、ＢＶ［１：２ｎ］）の総数に基づくため、２ｎ−１のストリングレジスタ１１４が存在する。したがって、この構成において、総ストリング抵抗（ＲＳＴＲＩＮＧ）は｛２Ｒ−Ｒ×２−（ｎ−１）｝に実質的に等しい。ブリッジレジスタ１１７のブリッジ抵抗（ＲＢＲＩＤＧＥ）もＲ×２−（ｎ−１）に設定されるため、レジスタストリング回路１１０の総抵抗（すなわち、ストリング抵抗（ＲＳＴＲＩＮＧ）とブリッジ抵抗（ＲＢＲＩＤＧＥ）との合計）は、ブランチ抵抗（２Ｒ）に実質的に等しい。したがって、ストリング電流源１２０を構成するための所定の抵抗（ＲＰＲＥＤ）は、ブランチ抵抗（２Ｒ）に、又は代替として、ストリング抵抗（ＲＳＴＲＩＮＧ）とブリッジ抵抗（ＲＢＲＩＤＧＥ）との合計に、実質的に等しい。この構成において、ストリング電流（ＩＳＴＲＩＮＧ）はＶＲＥＦ／２Ｒでレギュレートされる。
【００２６】
別の実装において、例えば、ストリングレジスタ１１４はブランチ抵抗（２Ｒ）より小さい動作ストリング抵抗（ＲＳＴＲＩＮＧ＿ＯＰ）を有し、ブリッジレジスタ１１７は、動作ストリング抵抗（ＲＳＴＲＩＮＧ＿ＯＰ）とブリッジ抵抗（ＲＢＲＩＤＧＥ）との合計が依然としてブランチ抵抗（２Ｒ）に相当するように、調整可能なブリッジ抵抗（ＲＢＲＩＤＧＥ）を有する。この実装は、ストリングレジスタ１１４がＲ×２−（ｎ−１）の単位抵抗より広い許容範囲を有し得るため、以前のものよりも多くの柔軟性をもたらす。したがって、動作ストリング抵抗（ＲＳＴＲＩＮＧ＿ＯＰ）は、それがブランチ抵抗（２Ｒ）より小さい限り特定の値に限定されない。この実装におけるストリングレジスタ１１４の総数は、低位ビット（例えば、Ｄ［１：ｎ］）の復号組み合わせ値（例えば、ＢＶ［１：２ｎ］）の総数に基づくため、２ｎ−１のストリングレジスタ１１４が存在する。したがって、総ストリング抵抗（ＲＳＴＲＩＮＧ）は、ＲＳＴＲＩＮＧ＿ＯＰ×（１−２−ｎ）に実質的に等しく、ブリッジ抵抗（ＲＢＲＩＤＧＥ）は、｛２Ｒ−ＲＳＴＲＩＮＧ＿ＯＰ×（１−２−ｎ）｝に実質的に等しい。したがって、ストリング電流源１２０を構成するための所定の抵抗（ＲＰＲＥＤ）は、動作ストリング抵抗（ＲＳＴＲＩＮＧ＿ＯＰ）に実質的に等しい。この構成において、ストリング電流（ＩＳＴＲＩＮＧ）は、ＶＲＥＦ／ＲＳＴＲＩＮＧ＿ＯＰでレギュレートされる。
【００２７】
ストリング電流源１２０は、ストリング電流（ＩＳＴＲＩＮＧ）を搬送するためのストリング電流出力リード１２１を有する。ストリング電流出力リード１２１は、ストリングスイッチ回路１１５に接続される。選択信号１４３に基づき、ストリングスイッチ回路１１５は、ストリング電流（ＩＳＴＲＩＮＧ）を、レジスタストリング１１４に沿って特定のタップノード１１３に選択的に搬送するように構成される。レジスタストリング１１４は、互いに直列に及びタップノード１１３間で接続される、複数のストリングレジスタ（例えば、１１４−ｂ〜１１４−ｚ）を含む。前述のように、ストリングレジスタ１１４の数は、デコーダ回路１４２によって復号される低位ビットの数に対応する。一般に、レジスタストリング１１４は２ｎ−１のストリングレジスタ１１４を含み、ここで、ｎは低位ビット数を示す正の整数である。ストリングレジスタ（例えば、１１４−ｂ〜１１４−ｚ）は、レジスタストリング１１４の端子タップノード１１３である、高ストリングノード１１３−ｚ及び低ストリングノード１１３−ａを横切って結合される。タップノード１１３の数も、デコーダ回路１４２によって復号される低位ビットの数に対応する。一般に、レジスタストリング１１４は２ｎのタップノード１１３を含み、ここで、ｎは低位ビットの数を示す正の整数である。各タップノード１１３は、ストリングスイッチ回路１１５が、選択信号１４３に従ってストリング電流（ＩＳＴＲＩＮＧ）を誘導するためにタップし得るストリングノードを表す。
【００２８】
第１の選択信号ＢＶ［１］がアクティブ状態にあるとき、ストリング電流出力リード１２１をレジスタストリング１１４の第１のタップノード（すなわち、低ストリングノード）１１３−ａに接続するために、ストリングスイッチ回路１１５の第１のストリングスイッチ１１５−ａが閉じられる。第２の選択信号ＢＶ［２］がアクティブ状態にあるとき、ストリング電流出力リード１２１をレジスタストリング１１４の第２のタップノード１１３−ｂに接続するために、ストリングスイッチ回路１１５の第２のストリングスイッチ１１５−ｂが閉じられる。第３の選択信号ＢＶ［３］がアクティブ状態にあるとき、ストリング電流出力リード１２１をレジスタストリング１１４の第３のタップノード１１３−ｃに接続するために、ストリングスイッチ回路１１５の第３のストリングスイッチ１１５−ｃが閉じられる。同様に、第３の最後の選択信号ＢＶ［ｎ−２］がアクティブ状態にあるとき、ストリング電流出力リード１２１をレジスタストリング１１４の第３の最後のタップノード１１３−ｘに接続するために、ストリングスイッチ回路１１５の第３の最後のストリングスイッチ１１５−ｘが閉じられる。
【００２９】
選択されたタップノード１１３に誘導される際、ストリング電流（ＩＳＴＲＩＮＧ）は、レジスタストリング１１４の選択されていないセグメントを介してレジスタラダー回路１３０に流れる高位電流（Ｉ１）と、レジスタストリング１１４の選択されたセグメントを介して低基準入力ポート１０２に流れる低位電流（Ｉ２）との、２つの電流に分岐する。レジスタストリング１１４の選択されたセグメントは、選択されたタップノード１１３より下のストリングレジスタを含み、レジスタストリング１１４の選択されていないセグメントは、選択されたタップノード１１３より上のストリングレジスタを含む。例えば、第２のタップノード１１３−ｂが選択されると想定すると、選択されたセグメントは第１のストリングレジスタ１１４−ｂを含み、選択されていないセグメントは、第２のストリングレジスタ１１４−ｃ、第３の最後のストリングレジスタ１１４−ｘ、第２の最後のストリングレジスタ１１４−ｙ、最後のストリングレジスタ１１４−ｚ、並びに、第２のストリングレジスタ１１４−ｃと第３の最後のストリングレジスタ１１４−ｘとの間の任意の他のストリングレジスタを含む。
【００３０】
レジスタストリング回路１１０のスイッチされる電流源動作をさらに例示するため、図２は、レジスタラダー回路１３０と関連した、レジスタストリング回路１１０の伝達関数モデル２００の概略図を示す。伝達関数モデル２００は、ストリング電流源１２０と、レジスタストリング１１４及びブリッジレジスタ１１７の選択されていないセグメントＲ１と、レジスタストリング１１４の選択されたセグメントＲ２と、等価ラダー抵抗（ＲＬＡＤＤＥＲ）とを含む。伝達関数モデル２００は、ラダースイッチ回路１３４が１地点で全ゼロ構成を有すると想定する。この想定は、スイッチされる電流源動作（すなわち、スイッチ回路１１５と関連した電流源１２０の動作）の基本分析のための根拠を提供する。各ラダースイッチ１３４が各ブランチレジスタ１３２を接地基準電圧（ＶＲＥＦＬ）に誘導するとき、レジスタラダー回路１３０の等価抵抗は、ステム抵抗に又はブランチ抵抗の半分（Ｒ）に等しい。
【００３１】
選択されたタップノード１１３−ｋは、ストリングスイッチ回路１１５によってストリング電流源１２０と結合されるタップノード１１３を表す（図１を参照）。選択されたタップノード１１３−ｋは、一方で、選択されたタップノード１１３−ｋと低ストリングノード１１３−ａとの間の選択されるセグメントＲ２に、及び他方で、高ストリングノード１１３−ｚと選択されたストリングノード１１３−ｋとの間の選択されていないセグメントＲ１に、レジスタストリング１１４を分割する。したがって、選択されていないセグメントＲ１は、Ｒ×［２ｎ−ｋ］［２−（ｎ−１）］の等価抵抗を有し、選択されたセグメントＲ２は、Ｒ×ｋ×［２−（ｎ−１）］の等価抵抗を有する。ノード電流の原理によれば、ストリング電流（ＩＳＴＲＩＮＧ）は、高位電流Ｉ１及び低位電流Ｉ２の合計に等しい（すなわち、ＩＳＴＲＩＮＧ＝Ｉ１＋Ｉ２）。
【００３２】
また、選択されたタップノード１１３−ｋの電位は、高位電流Ｉ１及び低位電流Ｉ２が流れる並列抵抗の関数である。具体的に言えば、低位電流Ｉ２は、選択されたセグメントＲ２を介して流れるように構成され、高位電流Ｉ１は、選択されていないセグメントＲ１及びレジスタラダー回路（ＲＬＡＤＤＥＲ）を介して流れるように構成される。したがって、高位電流Ｉ１は、下記の式（１．１）〜（１．６）で表すことができる。
【００３３】
0006725498.tif 000002
【００３４】
0006725498.tif 000003
【００３５】
0006725498.tif 000004
【００３６】
0006725498.tif 000005
【００３７】
0006725498.tif 000006
【００３８】
0006725498.tif 000007
【００３９】
高位電流Ｉ１及びレジスタラダー（ＲＬＡＤＤＥＲ）に基づき、ストリング出力ノード１１６は、下記の式（２．１）〜（２．４）によって表すことができるストリング電圧（ＶＳＴＲＩＮＧ）を有する。
【００４０】
ＶＳＴＲＩＮＧ＝Ｉ１（ＲＬＡＤＤＥＲ）          Eq.(2.1)
【００４１】
0006725498.tif 000008
【００４２】
0006725498.tif 000009
【００４３】
0006725498.tif 000010
【００４４】
したがって、ストリング電圧ＶＳＴＲＩＮＧは、ストリング電流（ＩＳＴＲＩＮＧ）と選択されたセグメントＲ２の等価抵抗との間の乗算積の関数である。３分の１の定数値は、全ゼロラダーＤＡＣ構成に基づき、高位ビットが変更されるとこの値も変更される。そのため、ストリング電圧（ＶＳＴＲＩＮＧ）がＤＡＣ出力ノード１０５に伝達するとき、部分ＤＡＣ電圧（ＶＤＡＣ＿ＳＴＲＩＮＧ）は、ストリング電圧（ＶＳＴＲＩＮＧ）の伝達関数として、式（３．１）〜（３．２）によって表すことができ、この式で、ｎはレジスタストリング回路１１０の分解能を示し、ｍはレジスタラダー回路１３０の分解能を示す。
【００４５】
0006725498.tif 000011
【００４６】
0006725498.tif 000012
【００４７】
ラダー電圧（ＶＤＡＣ＿ＬＡＤＤＥＲ）の伝達関数は、下記の式（４）で表されるように、高位ビットの選択されたコードｊに基づく。
【００４８】
0006725498.tif 000013
【００４９】
したがって、総ＤＡＣ電圧（ＶＤＡＣ）は、下記の式（５．１）及び（５．２）によって表すことができる。
【００５０】
0006725498.tif 000014
【００５１】
0006725498.tif 000015
【００５２】
そのため、ＤＡＣ出力電圧（ＶＤＡＣ）は、基準電圧（ＶＲＥＦ）と、高位ビット及び低位ビットの総ビット数のバイナリ指数（すなわち、２ｍ＋ｎ）との関数である。したがって、ＤＡＣ出力電圧（ＶＤＡＣ）のバイナリ指数成分は、有利なことに、ストリング回路１１０のＩＮＲ誤差及びラダー回路１３０のＩＱ電流依存性を低減することができる。下位ストリング回路１１０は上位ラダー回路１３０と直接的に組み合わされるので、ＤＡＣシステム１００全体は、ラダーＤＡＣとストリングＤＡＣとの間に如何なる追加のバッファ回路も必要としない。そのため、開示されるハイブリッドアーキテクチャは、有利なことに、従来のＤＡＣアーキテクチャよりも小さなレイアウトエリア及び少ない電力消費を達成し得る。
【００５３】
また、ストリング回路１１０は低位ビット変換を提供するので、ラダー回路１３０は、スタンドアロンラダーＤＡＣ回路と比べてより少ない数のラダーブランチを有し得る。代替として、ストリングレジスタは、典型的に、ステム及びブランチレジスタよりずっと小さい（すなわち、ｎ個の低位ビットについて２Ｒに対して、各高位ビットについて３Ｒ）。そのため、開示されるハイブリッドアーキテクチャは、有利なことに、従来のラダーＤＡＣ回路のレイアウトエリアを減少し得る。図１は、レジスタストリング回路１１０のスイッチ電流源方式がレジスタラダー回路１３０に関連して用いられることを示しているが、開示されるレジスタストリング回路１１０は、他のタイプのＤＡＣアーキテクチャと共に、又は他のタイプのＤＡＣアーキテクチャにおいて、用いられてもよい。
【００５４】
図１を再度参照すると、ＤＡＣシステム１００は、任意選択で、レジスタストリング回路１１０の低位ビット変換機能を拡張するためにＤＡＣ補助回路１６０を含み得る。ＤＡＣ補助回路１６０は、補助デジタル信号１６１を受信するために補助デジタル入力ポート１０４と結合される。補助デジタル信号１６１は、各々、デジタル信号１４１の低位ビット（例えば、Ｄ［１：ｎ］）より低いビット重みを有する、１つ又は複数の補助ビット（例えば、Ａ［０：１］）を含み得る。ＤＡＣ補助回路１６０は、補助ビットとレジスタストリング回路１１０との間のインターフェースとして働く。
【００５５】
一般に、ＤＡＣ補助回路１６０は、各補助ビットについて、１つの補助電流源（例えば、１６２及び／又は１６４）及び１つの補助スイッチ（例えば、１６６及び／又は１６８）のセットを含む。そのため、補助デジタル信号１６１を２つの補助ビットとインターフェースさせるために、ＤＡＣ補助回路１６０は、補助電流源（すなわち、１６２及び／又は１６４）及び補助スイッチ（すなわち、１６６及び／又は１６８）の２つのセットを含む。
【００５６】
第１の補助電流源１６２は、ストリング電流の第１のバイナリの比に基づいて第１の補助電流を生成するように構成される。第１のバイナリの比は、第１の補助ビット（例えば、Ａ［０］）と第１の補助電流源１６２が結合される特定のタップノード１１３とによって表される低位ビットの指数重みに対応する。第１の補助電流源１６２は、第１の補助電流を搬送するための第１の補助電流出力リード１６３を含む。第１の補助スイッチ１６６は、第１の補助電流出力リード１６３と、レジスタストリング１１４の特定のタップノード１１３との間に結合される。第１の補助スイッチ１６６は、第１の補助電流をストリングレジスタ１１４に選択的に搬送するために、第１の補助ビット（例えば、Ａ［０］）によって制御される。
【００５７】
同様に、第２の補助電流源１６４は、ストリング電流の第２のバイナリの比に基づいて第２の補助電流を生成するように構成される。第２のバイナリの比は、第２の補助ビット（例えば、Ａ［１］）と第２の補助電流源１６４が結合される特定のタップノード１１３とによって表される低位ビットの指数重みに対応する。第２の補助電流源１６４は、第２の補助電流を搬送するための第２の補助電流出力リード１６５を含む。第２の補助スイッチ１６８は、第２の補助電流出力リード１６５と、レジスタストリング１１４の特定のタップノード１１３との間に結合される。第２の補助スイッチ１６８は、第２の補助電流をストリングレジスタ１１４に選択的に搬送するために、第２の補助ビット（例えば、Ａ［１］）によって制御される。
【００５８】
一般に、特定の補助電流源のバイナリの比は２−（Ａ＋Ｔ）として定義され得、ここで、Ａは、最小の低位ビット（例えば、Ｄ［１］）に対する補助ビットのビット位置を示し、Ｔは、第１のタップノード１１３−ａの上に接続されるタップノード１１４を示す。そのため、補助電流（ＩＡＵＸ）は、ストリング電流のスケーリングされた関数として表すことができる（すなわち、ＩＡＵＸ＝ＩＳＴＲＩＮＧ×２−（Ａ＋Ｔ））。例えば、第２の補助ビットＡ［１］は、第１のバイナリに対するパラメータＡが１であるように、最小の低位ビット（例えば、Ｄ［１］）より１ビット位置下位である。第２の補助電流源１６４が第１のタップポイント１１３−ａに結合されると想定すると、第１のバイナリの比のパラメータＴは０である。そのため、この特定の想定の下で、第２の補助ビットＡ［１］のバイナリの比は、２−１又は１／２の比となる。したがって、第２の補助電流源１６４は、ストリング電流（ＩＳＴＲＩＮＧ）の１／２に実質的に等しい第２の補助電流（ＩＡＵＸ１）を生成するように構成される。
【００５９】
同様に、第１の補助ビットＡ［０］は、第１のバイナリに対するパラメータＡが２であるように、最小の低位ビット（例えば、Ｄ［１］）より２ビット位置下位である。第１の補助電流源１６２がこの場合も第１のタップポイント１１３−ａに結合されると想定すると、第１のバイナリの比のパラメータＴはここでも０である。そのため、この特定の想定の下で、第１の補助ビットＡ［０］のバイナリの比は、２−２又は１／４の比となる。したがって、第１の補助電流源１６２は、ストリング電流（ＩＳＴＲＩＮＧ）の１／２に実質的に等しい第１の補助電流（ＩＡＵＸ０）を生成するように構成される。
【００６０】
補助電流（例えば、第１の補助電流ＩＡＵＸ１）は、第１のタップノード１１３−ａに搬送されるとき、２ｍ＋ｎ＋１の有効重みを有し、ここで、ｍは高位ビットの数であり、ｎは低位ビットの数である。そのため、２のオーダーで減少するバイナリ係数を有する補助電流源を追加することによって、ＤＡＣ補助回路１６０は、ＤＡＣシステム１００が変換し得る最下位ビットの数を効果的に拡張する。この特定の拡張方式は、レジスタストリング１１４に追加のストリングレジスタ（例えば、１１４−ｂ）を追加する必要がないため、空間効率が良い。そのため、この拡張方式の下で、３つ以上の補助ビット、したがって、３つ以上の補助電流源をＤＡＣシステム１００に追加することができる。
【００６１】
ＤＡＣ補助回路１６０の電力消費を減少させるため、それぞれの補助電流源をより高位のタップノード１１３に接続して、対応するバイナリ係数をさらに減少させることができる。例えば、第１及び第２の補助電流源１６２及び１６４が第２のタップノード１１３−ｂに結合される場合、それぞれのタップパラメータＴは２−１になり、第１の補助ビットＡ［０］のバイナリ係数を２−３又は１／８の比まで減少させ、第２の補助ビットＡ［１］のバイナリ係数を２−２又は１／４まで減少させる。したがって、第１の補助電流（ＩＡＵＸ０）はストリング電流（ＩＳＴＲＩＮＧ）の１／８まで減少可能であり、第２の補助電流（ＩＡＵＸ１）はストリング電流（ＩＳＴＲＩＮＧ）の１／４まで減少可能である。
【００６２】
ＤＡＣシステム１００は、レジスタラダー回路１３０上でＤＮＬ誤差に遭遇する可能性を予想する。一般に、ＤＮＬ誤差は、１つ又は複数の高位ビット（例えば、Ｄ［（ｎ−１）：Ｎ］）に関連付けられる、ブランチ抵抗（２Ｒ）とステム抵抗（Ｒ）との間のミスマッチによって生じる。このミスマッチは、低分解能ＤＡＣシステム（例えば、８ビットＤＡＣ回路）においては、高分解能ＤＡＣシステム（例えば、１６ビットＤＡＣ回路）におけるよりも著しくない。ラダーミスマッチを軽減するための手法の１つは、レジスタラダーにおけるレジスタを追加でトリミングすることによるものである。しかしながら、この手法は、追加のレイアウトエリアを必要するため、厳しい設計制約に鑑みて実行不可能となり得る。ＤＡＣシステム１００は、レジスタのトリミングの追加を必要とはしないが許可する、間接的な手法を採用する。
【００６３】
具体的に言えば、ＤＡＣシステム１００は、較正制御回路１４４、トリム制御回路１４６、及びＤＡＣトリム回路１５０を含む、トリミングシステムを実装する。較正制御回路１４４は、ＤＡＣ出力電圧（ＶＤＡＣ）を検出するために、ＤＡＣ出力ポート１０５に結合される。較正制御回路１４４は、デジタル入力ポート１０３からデジタル信号１４１を受信する。較正制御回路１４４は、較正デジタル値を取得するためにＤＡＣ出力電圧（ＶＤＡＣ）を再構築（又は、その変換を逆転）し、それをデジタル信号１４１のデジタル値（例えば、Ｄ［１：Ｎ］）と比較する。これらの２つの値の間でミスマッチが生じる事象において、較正制御回路１４４は、いずれの高位ビットがミスマッチに関連付けられるかを識別する。その結果、較正制御回路１４４は、識別された高位ビットに基づいて重みミスマッチ信号１４５を生成する。トリム制御回路１４６は、重みミスマッチ信号１４５を受信するために、較正制御回路１４４と結合される。重みミスマッチ信号１４５に基づき、トリム制御回路１４６は、識別された高位ビットの１つ又は複数のトリム係数を示すために１つ又は複数のトリム制御信号１４７を生成する。
【００６４】
ＤＡＣトリム回路１５０は、トリム制御信号１４７を受信するためにトリム制御回路１４６と結合される。ＤＡＣトリム回路１５０は、ミスマッチした各高位ビットについて、１つのトリム電流源（例えば、１５２及び／又は１５４）及び１つのトリムスイッチ（例えば、１５６及び／又は１５８）の１セットを含む。そのため、２つのミスマッチした高位ビットとインターフェースするために、ＤＡＣトリム回路１５０は、トリム電流源（すなわち、１５２及び／又は１５４）及びトリムスイッチ（すなわち、１５６及び／又は１５８）の２セットを含む。トリム電流源は、それぞれのトリム制御信号（例えば、Ｃ［ｎ］、Ｃ［ｎ−１］など）のトリム係数に従って、特定の高位ビットについてトリム電流（ＩＴＲＩＭ）を調整する。トリム電流（ＩＴＲＩＭ）は、検出されたミスマッチを補償するため、対応する高位ビットにビット重みを減少又は増大させ得る。事実上、トリム電流（ＩＴＲＩＭ）は、レジスタラダー回路１３０のインピーダンスを合致させるため、レジスタストリング回路１１０によって実装される、２Ｒ終端レッグの全体インピーダンスをトリミングするために用いられ得る。
【００６５】
例えば、第１のトリム電流源１５２は、ストリング電流（ＩＳＴＲＩＮＧ）のバイナリの比（すなわち、第１のトリム係数）に基づいて、第１のトリム電流（ＩＴＲＩＭ１）を生成するように構成される。このバイナリの比は、それぞれのトリム制御信号１４７（例えば、Ｃ［Ｎ］）に基づき、そのため、Ｎ番目の高位ビットの指数重みミスマッチに対応する。第１のトリム電流源１５２は、第１のトリム電流（ＩＴＲＩＭ１）を搬送するために第１のトリム電流出力リード１５３を含む。第１のトリムスイッチ１５６は、第１のトリム電流出力リード１５３に結合され、対応するトリム制御信号１４７（例えば、Ｃ［Ｎ］）に応答して、第１のトリム電流（ＩＴＲＩＭ１）をストリングレジスタ１１４に選択的に搬送するように構成される。搬送された第１のトリム電流（ＩＴＲＩＭ１）は、ストリングスイッチ回路１１５によって提供される同じ選択機構を通過し得る。したがって、第１のトリム電流（ＩＴＲＩＭ１）の搬送は、ストリング電流（ＩＳＴＲＩＮＧ）を補足し、Ｎ番目の高位ビットの指数重みミスマッチに基づく。
【００６６】
同様に、第２のトリム電流源１５４は、ストリング電流（ＩＳＴＲＩＮＧ）のバイナリの比（すなわち、第２のトリム係数）に基づいて、第２のトリム電流（ＩＴＲＩＭ２）を生成するように構成される。このバイナリの比は、それぞれのトリム制御信号１４７（例えば、Ｃ［Ｎ−１］）に基づき、そのため、Ｎ−１番目の高位ビットの指数重みミスマッチに対応する。第２のトリム電流源１５４は、第２のトリム電流（ＩＴＲＩＭ２）を搬送するために第２のトリム電流出力リード１５５を含む。第２のトリムスイッチ１５８は、第２のトリム電流出力リード１５５に結合され、対応するトリム制御信号１４７（例えば、Ｃ［Ｎ−１］）に応答して、第２のトリム電流（ＩＴＲＩＭ２）をストリングレジスタ１１４に選択的に搬送するように構成される。搬送された第２のトリム電流（ＩＴＲＩＭ２）は、ストリングスイッチ回路１１５によって提供される同じ選択機構を通過し得る。したがって、（例えば、Ｃ［Ｎ−１］の）トリム電流（ＩＴＲＩＭ１）の搬送は、ストリング電流（ＩＳＴＲＩＮＧ）を補足し、Ｎ−１番目の高位ビットの指数重みミスマッチに基づく。
【００６７】
図３は、本開示の態様に従った、例示的な電流源３００の概略図を示す。電流源３００は、図１及び図２で図示及び説明したようなストリング電流源１２０の例示的実装を提供するが、ストリング電流源１２０は、同様の構成を用いる他の電流源、又は他のタイプの電流源によって実装され得る。また、電流源３００は、トリム電流源（例えば、１５２及び／又は１５４）及び補助電流源（例えば、１６２及び／又は１６４）を実装するように改変され得る。
【００６８】
電流源３００は、正の入力３１２及び負の入力３１４を伴う増幅器３１０を含む。正の入力３１２は、基準電圧（ＶＲＥＦ）の半分に実質的に等しい電圧を受信するように構成される。負の入力３１４は、ソースノード３２２と結合されている場合に負のフィードバック経路を実装する。増幅器３１０は、正の入力３１２を負の入力３１４と比較するように構成される。この比較に基づき、増幅器３１０は、正の入力３１２と負の入力３１４との間の差を増幅する増幅出力３１６を生成するように構成される。正の入力３１２が負の入力３１４より大きい事象において、増幅器３１０は、増幅された出力３１６を増大させる。代替として、正の入力３１２が負の入力３１４より小さい事象において、増幅器３１０は、増幅された出力３１６を減少させる。事実上、増幅器３１０は、正の入力３１２と負の入力３１４との間で実質的に等しい電位を維持するように働く。
【００６９】
電流源３００はまた、増幅器３１０に結合されるゲート端子を備えるｎチャネルトランジスタ３２３を含む。ｎチャネルトランジスタ３２３の導電性は、増幅された出力３１６によって部分的に制御される。増幅器３１０は、ソースノード３２２の電圧を、正の入力３１２の電圧に実質的に等しく維持するように働くので、ｎチャネルトランジスタ３２３は、基準電圧（ＶＲＥＦ）とソースレジスタ３２１の抵抗（２Ｒ）とに基づく基準電流（ＩＲＥＦ）を伝導するようにレギュレートされる。より具体的に言えば、基準電流（ＩＲＥＦ）の量は、基準電圧及び／又はソースレジスタ３２１を同調することによって事前設定又は調整することができる。図３の構成において、基準電流（ＩＲＥＦ）は、式（６）によって表すことができる。
【００７０】
0006725498.tif 000016
【００７１】
電流ミラーリングの機能を達成するため、電流源３００は、基準回路３３０及びミラー回路３４０を含む。基準回路３３０は、第１の負荷レジスタ３２４を介して電圧サプライ（例えば、ＶＤＤ又はＶＣＣ）と結合される。基準回路３３０は、第１の基準ｐチャネルトランジスタ３３１、第２の基準ｐチャネルトランジスタ３３２、及び第３の基準ｐチャネルトランジスタ３１３を含み、その各々が１×のトランジスタサイズを有する。ミラー回路３４０は、第２の負荷レジスタ３２５を介して電圧サプライ（例えば、ＶＤＤ又はＶＣＣ）と結合される。ミラー回路３４０は、第１のミラーｐチャネルトランジスタ３４１、第２のミラーｐチャネルトランジスタ３４２、第３のミラーｐチャネルトランジスタ３４３を含み、その各々が２×のトランジスタサイズを有する。
【００７２】
第１の基準ｐチャネルトランジスタ３３１のゲート端子は、第１のミラーｐチャネルトランジスタ３４１のゲート端子、及び第２の基準ｐチャネルトランジスタ３３２のソース端子と結合される。第２の基準ｐチャネルトランジスタ３３２のゲート端子は、第２のミラーｐチャネルトランジスタ３４２のゲート端子と結合され、これら２つのゲート端子は共に、基準回路３３０及びミラー回路３４０をバイアスするためにバイアス電圧（ＶＢＩＡＳ）を受信する。第３の基準ｐチャネルトランジスタ３３３のゲート端子は、第３のミラーｐチャネルトランジスタ３４３のゲート端子と結合される。第３の基準ｐチャネルトランジスタ３３３のゲート端子はまた、ｎチャネルトランジスタ３２３のドレインノードに接続される第３の基準ｐチャネルトランジスタ３３３のソース端子とダイオード接続される。結果として、基準回路３３０は、基準電流（ＩＲＥＦ）を伝導するようにバイアスされる。ミラー構成に起因して、ミラー回路３４０は、基準電流（ＩＲＥＦ）に比例するストリング電流（ＩＳＴＲＩＮＧ）を伝導するように構成される。ミラー回路３４０のトランジスタのサイズは基準回路３３０のトランジスタの２倍であるため、ストリング電流（ＩＳＴＲＩＮＧ）は基準電流（ＩＲＥＦ）の２倍である。そのため、ストリング電流（ＩＳＴＲＩＮＧ）は、ＶＲＥＦ／２Ｒに実質的に等しい値でレギュレートされる。電流源３００は、ストリング電流（ＩＳＴＲＩＮＧ）を搬送するために出力リード３０２を含む。
【００７３】
基準回路３３０とミラー回路３４０との間の相対的なトランジスタサイズは、電力消費要件及び／又は出力電流調整に応じて調整可能である。例えば、電流源３００が、ストリング電流（ＩＳＴＲＩＮＧ）のバイナリの比にある補助電流源（例えば、第２の補助電流源１６２）を実装するために用いられる構成において、ミラー回路３４０のトランジスタは、バイナリの比により（例えば、２のバイナリの比に従って、２×から１×へ）サイズダウンされ得る。また、ソースレジスタ３２１は、図１において図示及び説明されたように、レジスタストリング回路１１０の構成に従って調整され得る。例えば、ソースレジスタ３２１の抵抗は、ストリングレジスタ１１４の各々が、Ｒ×２−（ｎ−１）の単位抵抗から逸脱する抵抗を有するとき、総ストリング抵抗（ＲＳＴＲＩＮＧ）に変更され得る。
【００７４】
本開示は、ハイブリッドＤＡＣアーキテクチャのいくつかの実装を提供する。これらの実装により、Ｒ２Ｒラダーのサイズを減少すること、及びレジスタストリングの出力段階を簡略化することによって、ＤＡＣ回路が占有するレイアウトエリアを小さくすることが可能である。また、任意選択のトリム機能及び補助変換機能が、ハイブリッドＤＡＣアーキテクチャに追加の信頼性及び多機能性を提供する。そのため、集積回路が、開示されるハイブリッドＤＡＣアーキテクチャを用いることによって複数のＤＡＣチャネルを実装し得る。例えば、集積回路が、４つのＤＡＣチャネルを実装するために４つのＤＡＣ回路（例えば、ＤＡＣシステム１００）を含み得る。
【００７５】
本明細書で説明する機能動作を含む開示される主題は、１つ又は複数のデータ処理装置に、本明細書において説明する方法及び／又は動作を実施させるように動作可能なプログラム（例えば、メモリデバイス、ストレージデバイス、機械可読ストレージ基板、又は他の物理的な機械可読媒体、或いはそれらの１つ又は複数の組み合わせであり得る、コンピュータ可読媒体において符号化されたプログラムなど）を潜在的に含む、本明細書で開示する構造的手段及びそれらの構造的等価物など、電子回路要素、コンピュータハードウェア、ファームウェア、ソフトウェア、又はそれらの組み合わせにおいて実装され得る。
【００７６】
本開示に一貫して、「に実質的に等しい」及び「実質的に等しい」という用語は、集積回路の特徴に適用される場合、集積回路を形成するために用いられる製造許容範囲内で等しいことを意味するものと理解される。より具体的に言えば、「に実質的に等しい」及び「実質的に等しい」という用語は、２つのオブジェクト間の量的関係を説明することを意図している。この量的関係は、設計によって２つのオブジェクトが等しくなることを望み得るが、製造プロセスによって或る量の変動がもたらされ得ることが予期される。一態様において、第１のレジスタが、第２のレジスタの第２の抵抗に実質的に等しい第１の抵抗を有し得、第１及び第２のレジスタは同じ抵抗を有することが意図されるが、製作プロセスは、第１の抵抗と第２の抵抗との間にわずかな変動をもたらす。そのため、製造された第１及び第２のレジスタが抵抗のわずかな差を示す場合であっても、第１の抵抗は第２の抵抗に実質的に等しくされ得る。このわずかな差は、設計目標の５％以内とし得る。別の態様において、第１のレジスタが、第２のレジスタの第２の抵抗に実質的に等しい第１の抵抗を有し得、プロセスの変動は先験的に既知とされ、それにより、第１の抵抗及び第２の抵抗が、既知のプロセスの変動を補償するためにわずかに異なる値に事前設定され得るようにされる。そのため、第１及び第２の抵抗の設計値が、既知のプロセスの変動を補償するためにわずかな差を含むように事前設定される場合であっても、第１の抵抗は第２の抵抗に実質的に等しくされ得る。このわずかな差は、設計目標の５％以内とし得る。
【００７７】
プログラム（コンピュータプログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、又はコードとも呼ばれる）が、コンパイル又は解釈された言語、或いは宣言型又は手続き型言語を含む、プログラミング言語の任意の形態で記載され得、スタンドアロンプログラムとして、或いは、モジュール、コンポーネント、サブルーチン、又はコンピューティング環境において用いるために適切な他のユニットとして含む、任意の形態で展開され得る。プログラムは必ずしもファイルシステムにおけるファイルに対応しない。或るプログラムが、他のプログラム又はデータ（例えば、マークアップ言語文書にストアされた１つ又は複数のスクリプト）を保持するファイルの一部に、当該プログラム専用の単一ファイルに、又は、複数の連携ファイル（例えば、１つ又は複数のモジュール、サブプログラム、又はコードの一部をストアするファイル）にストアされ得る。プログラムは、１台のコンピュータ上で、或いは、１つのサイトに配置されるか、又は複数のサイトにわたって分散され、通信ネットワークによって相互接続される複数のコンピュータ上で実行されるように展開され得る。
【００７８】
特許請求の範囲内で、説明した実施形態における改変が可能であり、他の実施形態が可能である。
【図１】
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【図２】
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【図３】
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