(57)【特許請求の範囲】
【請求項１】
差動信号を形成する二つの信号のいずれかがそれぞれ入力される二つのＡＤ変換器（１０、２０）を備え、前記二つのＡＤ変換器による出力の差分を前記差動信号に対するＡＤ変換値として出力するように構成されたＡＤ変換装置（１）であって、
前記二つのＡＤ変換器の少なくとも１つは、バックゲートバイアス電圧を変更可能に構成された半導体回路（１１１、１１２）を備え、前記バックゲートバイアス電圧に応じて入出力間の変換特性が変化するように構成された特定変換器であり、
当該ＡＤ変換装置は、
前記二つのＡＤ変換器に対して前記差動信号に換えてテスト電圧を入力させるように構成されたテスト入力部（Ｓ１２０、Ｓ２１０、Ｓ２２０）と、
前記テスト電圧が前記二つのＡＤ変換器に入力されている際における前記二つのＡＤ変換器による出力の差分を表すテスト差分を算出するように構成された差分算出部（Ｓ１３０）と、
前記特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、前記テスト差分が０に近づくように変更するように構成されたバイアス変更部（Ｓ２３０、Ｓ２５０）と、
を備えたＡＤ変換装置。
【請求項２】
請求項１に記載のＡＤ変換装置において、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Ｐチャネルトランジスタにおけるバックゲートバイアス電圧を変更する
ように構成されたＡＤ変換装置。
【請求項３】
請求項２に記載のＡＤ変換装置であって、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Ｐチャネルトランジスタにおける電源電圧、または予め設定された電源補正電圧、の何れかを選択して設定する
ように構成されたＡＤ変換装置。
【請求項４】
請求項１〜請求項３の何れか１項に記載のＡＤ変換装置において、
前記バイアス変更部は、前記バックゲートバイアス電圧として、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧を変更する
ように構成されたＡＤ変換装置。
【請求項５】
請求項１〜請求項４の何れか１項に記載のＡＤ変換装置であって、
前記二つのＡＤ変換器は、いずれも前記特定変換器であり、
前記テスト入力部は、複数のテスト電圧を順次入力させるように構成され、
前記差分算出部は、前記複数のテスト電圧が入力される度に、前記テスト差分を算出するように構成され、
前記ＡＤ変換装置は、
複数のテスト差分を比較し、該複数のテスト差分の比較結果に応じて予め設定された特性変換器を選択する変換器選択部（Ｓ２３０）、をさらに備え、
前記バイアス変更部は、選択された特定変換器についてのバックゲートバイアス電圧を、前記テスト差分が０に近づくように変更する
ように構成されたＡＤ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号に対するＡＤ変換値を出力する技術に関する。
【背景技術】
【０００２】
下記特許文献１には、アナログ信号である差動信号をデジタル信号に変換する複数のＡＤ変換器を備え、複数のＡＤ変換器による出力の差分を差動信号に対するＡＤ変換値として出力するＡＤ変換装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０４４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成では、複数のＡＤ変換器の特性が同じでなければ、出力の差分が正確でなくなり、ＡＤ変換値に誤差が生じるという問題がある。複数のＡＤ変換器の特性を均一にするには製造工程において高度な技術を要する。
【０００５】
本発明では、差動信号に対するＡＤ変換値を出力する技術において、製造工程において高度な技術を要することなく、複数のＡＤ変換器の特性を均一に近づけることができるようにすることを本発明の目的とする。
【課題を解決するための手段】
【０００６】
本発明のＡＤ変換装置は、複数のＡＤ変換器と、テスト入力部と、差分算出部と、バイアス変更部と、を備える。複数のＡＤ変換器の少なくとも１つである特定変換器は、バックゲートバイアス電圧を変更可能に構成された半導体回路を備える。
【０００７】
テスト入力部は、複数のＡＤ変換器に対して差動信号に換えてテスト電圧を入力させるように構成される。差分算出部は、テスト電圧が複数のＡＤ変換器に入力されている際における複数のＡＤ変換器による出力の差分を表すテスト差分を算出するように構成される。バイアス変更部は、特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、テスト差分が０に近づくように変更するように構成される。
【０００８】
このようなＡＤ変換装置によれば、バックゲートバイアス電圧を、テスト差分が０に近づくように変更するので、製造工程において高度な技術を要することなく、複数のＡＤ変換器の特性が均一に近づくよう補正することができる。
【０００９】
なお、この欄および特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態のＡＤ変換装置の構成を示すブロック図である。
【図２】ＡＤ変換部の構成を示すブロック図である。
【図３】第１実施形態のリングディレイラインを示す回路図である。
【図４】補正部が実行する補正処理を示すフローチャートである。
【図５】ＡＤ変換部におけるＰチャネル側のバックゲートバイアスと入出力との関係を模式的に示すグラフである。
【図６】出力条件とバックゲートバイアスを変更するＡＤ変換部との関係の一例を示すマップである。
【図７】ＡＤ変換部におけるバックゲートバイアスと入出力との関係の一例を示すグラフである。
【図８】バックゲートバイアスを変化させたときにおける出力の変化率の一例を示すグラフである。
【図９】第２実施形態のＡＤ変換装置の構成を示すブロック図である。
【図１０】第２実施形態のリングディレイラインを示す回路図である。
【図１１】ＡＤ変換部におけるＮチャネル側のバックゲートバイアスと入出力との関係を模式的に示すグラフである。
【発明を実施するための形態】
【００１１】
以下、本発明の例示的な実施形態について図面を参照しながら説明する。
［１．第１実施形態］
［１−１．構成］
図１に示すＡＤ変換装置１は、第１ＡＤ変換部１０（ＴＡＤ１）と、第２ＡＤ変換部（ＴＡＤ２）２０と、電圧生成部３０、補正部４０と、セレクタ５１，５２，５３と、減算器６０とを備える。
【００１２】
第１ＡＤ変換部１０および第２ＡＤ変換部２０には、定電圧であるテスト電圧やアナログ信号である差動信号が選択的に入力されうる。差動信号とは、第１ＡＤ変換部１０に入力される信号と第２ＡＤ変換部２０に入力される信号とが、基準となるオフセット電圧Ｖｏに対して、例えば符号が正負反対となる正弦波等、逆符号で絶対値が等しくなる信号をそれぞれ加算した関係となることを示す。
【００１３】
より詳細には、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力（端子ＶＩＮ）側にセレクタ５１，５２，５３を備える。セレクタ５１は、差動信号ＶｓＰおよびセレクタ５３にて選択されたテスト電圧のうちの一方を出力し、この出力を第１ＡＤ変換部１０の入力とする。
【００１４】
セレクタ５２は、差動信号ＶｓＮおよびセレクタ５３にて選択されたテスト電圧のうちの一方を出力し、この出力を第２ＡＤ変換部２０の入力とする。セレクタ５３は、予め設定された電源電圧である電源ＤＶＤＤ、基準電圧Ｖｏ、ＤＶＤＤ／２の何れか１つを選択して出力する。
【００１５】
また、第１ＡＤ変換部１０および第２ＡＤ変換部２０は、ＡＤ変換値を出力する周知のＡＤ変換器としての機能を有する。ＡＤ変換値とは、入力されたアナログ信号の電圧に対応するデジタル値を表し、本実施形態では数値データＤＴ１、ＤＴ２を示す。これら各数値データＤＴ１、ＤＴ２は、減算器６０に入力される。
【００１６】
減算器６０は、数値データＤＴ１と数値データＤＴ２との差分（ＤＴ１−ＤＴ２）を演算し、アナログ入力信号ＶｉｎのＡＤ変換データＤＴｏｕｔとして出力する。
ここで、第１ＡＤ変換部１０および第２ＡＤ変換部２０は、所謂パルス位相差符号化回路（換言すれば時間ＡＤ変換回路：ＴＡＤ）を備えて構成されている。
【００１７】
すなわち、図２に示すように、これら各ＡＤ変換部１０、２０には、遅延ユニットとして、一方の入力端にパルス信号ＰＡを受けて動作する１つの否定論理積回路ＮＡＮＤ１１１と、反転回路としての多数（偶数個）のインバータＩＮＶ１１２とをリング状に連結してなるリングディレイライン（ＲＤＬ：所謂パルス遅延回路）１１が設けられている。
【００１８】
また、各ＡＤ変換部１０、２０は、符号化回路として、カウンタ１１４と、ラッチ回路１１５と、パルスセレクタ１１６と、エンコーダ１１７と、信号処理回路１１８とを備える。
【００１９】
カウンタ１１４は、このＲＤＬ１１内の否定論理積回路ＮＡＮＤ１１１の後段に設けられたインバータＩＮＶ１１２の出力レベルの反転回数から、ＲＤＬ１１内でのパルス信号の周回回数をカウントして、数値データを発生する。ラッチ回路１１５は、カウンタ１１４から出力される数値データをラッチする。
【００２０】
パルスセレクタ１１６は、ＲＤＬ１１を構成する遅延ユニット（すなわち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからＲＤＬ１１内を周回中のパルス信号を抽出して、その位置を表す信号を発生する。エンコーダ１１７は、パルスセレクタ１１６からの出力信号に対応した数値データを発生する。
【００２１】
信号処理回路１１８は、ラッチ回路１１５からの数値データを上位ビット，エンコーダ１１７からの数値データを下位ビットとして入力し、下位ビットのデータと上位ビットのデータを加算することにより、パルス信号ＰＢの周期で決まる所定時間内にパルス信号が通過した遅延ユニットの数を表す数値データＤＴを生成する。
【００２２】
なお、各ＡＤ変換部１０、２０は、外部の制御回路１１９からパルス信号ＰＡおよびＰＢを受けて動作するように構成されている。また、パルス遅延回路としてのＲＤＬ１１を構成する遅延ユニットは、半導体から成る複数の電子回路を有する半導体回路として構成される。この遅延ユニットは、図３に例示すように、Ｐチャネルトランジスタ（ＦＥＴ）とｎチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータＩＮＶ１１２およびＣＭＯＳナンドゲート１１１を備える。
【００２３】
そして、これら各遅延ユニットには、正の電源ラインおよび負の電源ラインが接続されており、各遅延ユニットは、電源端子ＶＤＤＲ（ＶＩＮ）に正の電源電圧を印加し、グランド端子ＧＮＤＲを電源端子ＶＤＤＲよりも低電位に設定することにより、これら各端子間電圧に応じた遅延時間でパルス信号ＰＡを遅延させつつ伝送する。
【００２４】
そして、本実施形態では、差動信号または定電圧を遅延ユニットの電源端子ＶＤＤＲにＶＩＮとして印加し、遅延ユニットのグランド端子ＧＮＤＲは、各ＡＤ変換部１０、２０を構成している他のロジック回路のグランド端子ＧＮＤＬと共に、ＡＤ変換装置１のグランド（電位：０Ｖ）に接地される。
【００２５】
また、図３に示すように、遅延ユニットに含まれるＮＡＮＤ１１１やＩＮＶ１１２を構成するＰチャネルトランジスタのバックゲートバイアスには、ＶＢＢ＿Ｐが印加される。なお、本実施形態において第１ＡＤ変換部１０および第２ＡＤ変換部２０は、特定変換器として構成される。特定変換器とは、トランジスタのバックゲートバイアスを変更可能なＡＤ変換器を表す。
【００２６】
ＶＢＢ＿Ｐは、電圧生成部３０にて生成される。電圧生成部３０は、図１に示すように、セレクタ３１，３２と、ＤＡ変換器３３とを備える。
ＤＡ変換器３３は、周知のデジタルアナログコンバータであり、補正部４０にて設定されたデジタル値である補正値を入力し、この補正値に対応する補正電圧をアナログ値で出力する。セレクタ３１，３２は、補正部４０からの指令に応じて、電源ＤＶＤＤおよびＤＡ変換器３３から出力された補正電圧のうちの一方を選択して出力する周知のスイッチである。セレクタ３１からの出力は、第１ＡＤ変換部１０の端子ＶＢＢ＿Ｐに入力され、セレクタ３２からの出力は、第２ＡＤ変換部２０の端子ＶＢＢ＿Ｐに入力される。
【００２７】
補正部４０は、セレクタ４１と、減算器４２と、補正値計算部４３と、セレクタ選択部４４とを備える。セレクタ４１は、ＡＤ変換データＤＴｏｕｔを減算器４２に取り込むか否かを切り替える周知のスイッチとして構成される。
【００２８】
減算器４２は、セレクタ４１からの出力（ＡＤ変換データＤＴｏｕｔ）と目標値（例えば０）との差分を出力する。
補正値計算部４３は、後述する補正処理を実施することによって、バックゲートバイアスの補正値を設定したり、各セレクタ３１，３２，４１，５１，５２，５３を切り替えたりする。
【００２９】
セレクタ選択部４４は、補正値計算部４３からの指令を受けて、各セレクタ３１，３２，４１，５１，５２，５３の接続状態を切り替える。
補正値計算部４３は、論理回路やアナログ回路等を組み合わせたハードウェアを用いて補正処理を実施する。
【００３０】
［１−２．処理］
補正部４０、特に補正値計算部４３が実行する補正処理について、図４のフローチャートを用いて説明する。補正処理は、差動信号を入力しないとき、すなわち、キャリブレーションを実施する際に開始される処理である。ここでいうキャリブレーションとは、複数のＡＤ変換部１０，２０の入出力特性が概ね一致するよう補正する処理を示す。
【００３１】
補正処理では、まずＳ１１０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０のバックゲートバイアス電圧ＶＢＢ＿Ｐに電源ＤＶＤＤを印加させるようセレクタ３１，３２を切り替える。続いてＳ１２０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、テスト電圧のうちのＶｏを印加するようセレクタ５１，５２，５３を切り替える。このとき、セレクタ４１を補正値計算部４３側に切り替える。またこの際、ＡＤ変換データＤＴｏｕｔをＤＴ［１］として得ておく。
【００３２】
続いてＳ１３０にて、第１ＡＤ変換部１０、第２ＡＤ変換部２０による出力の差分（テスト差分）ＤＴｏｕｔが０であるか否かを判定する。この処理では、減算器４２からの出力が０であれば肯定判定され、０でなければ否定判定される。なお、本処理および後述するＳ２６０の処理では、ＤＴｏｕｔが厳密に０である必要はなく、概ね０と見なせる値である場合に肯定判定されてもよい。
【００３３】
Ｓ１３０にて、ＤＴｏｕｔが０であれば、Ｓ１４０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、差動信号ＶｓＰおよびＶｓＮを印加するようセレクタ５１，５２，５３を切り替え、補正処理を終了する。
【００３４】
また、Ｓ１３０にて、ＤＴｏｕｔが０でなければ、Ｓ２１０以下の処理にて、キャリブレーションを実施する。具体的には、第１ＡＤ変換部１０からの出力ＤＴ１および第２ＡＤ変換部２０からの出力ＤＴ２を一致させる処理を実施する。
【００３５】
キャリブレーションにおいては、下記の特性を利用する。すなわち、図５に示すように、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿ＰがＶＢＢ＿Ｐ＝ＤＶＤＤの状態から、ＶＢＢ＿Ｐ＜ＤＶＤＤとなるように変更すると、出力ＤＴは増加し、ＶＢＢ＿ＰがＶＢＢ＿Ｐ＞ＤＶＤＤとなるように変更すると、出力ＤＴは減少する特性を利用する。
【００３６】
キャリブレーションでは、まずＳ２１０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、電源ＤＶＤＤを印加させるようセレクタ４１，５１，５２，５３を切り替える。この際、ＡＤ変換データＤＴｏｕｔをＤＴ［２］として得ておく。
【００３７】
続いて、Ｓ２２０にて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、電源ＤＶＤＤ／２を印加させるようセレクタ４１，５１，５２，５３を切り替える。この際、ＡＤ変換データＤＴｏｕｔをＤＴ［３］として得ておく。
【００３８】
続いて、Ｓ２３０にて、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］を比較し、これらの比較結果に応じてバックゲートバイアスを変更するＡＤ変換部１０，２０を選択する。
【００３９】
この処理では、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］と０との比較結果、およびＤＴ［２］とＤＴ［３］との比較結果に応じて、セレクタ３１（ＳＥＬ１），３２（ＳＥＬ２）の出力を、ＤＡ変換器３３からの出力とするか、電源ＤＶＤＤとするかを設定する。すなわち、図６にて例示するように、複数のテスト差分ＤＴ［１］、ＤＴ［２］、ＤＴ［３］の比較結果に応じて、バックゲートバイアスＶＢＢ＿Ｐが一意に特定されるマップを準備し、このマップに従ってセレクタ３１，３２の出力、つまり、バックゲートバイアスＶＢＢ＿Ｐを設定する。この際、セレクタ３１，３２のうちの一方の出力については電源ＤＶＤＤから変化しないように設定し、他方の出力をＤＡ変換器３３からの出力に変更するよう設定する。
【００４０】
なお、図６においては、設定の一例を示しているが、上記設定は第１ＡＤ変換部１０および第２ＡＤ変換部２０の出力特性に応じて任意に設定されうる。例えば、第１ＡＤ変換部１０および第２ＡＤ変換部２０においては、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを変更すると、例えば図７に示すように出力特性が変化する。すなわち、入力ＶＩＮの電圧が一定である場合にＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを変更すると、概ね一定の割合で出力ＤＴ（周波数）が変化し、また、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐを一定として入力ＶＩＮの電圧を変更すると、入力ＶＩＮの変化に概ね比例して、出力ＤＴが変化する。
【００４１】
ただし、入力ＶＩＮと出力ＤＴとの関係は、完全に比例するとは限らない。例えば、図８に示すように、ＶＢＢ＿Ｐを１．８Ｖから変化させたときにおいて、ＶＩＮが１．６Ｖのときと１．８Ｖのときとの出力を比較すると、ＶＢＢ＿Ｐをより低い値（１．７Ｖ）に設定したほうがＶＢＢ＿Ｐをより高い値（１．９Ｖ）に設定したときよりも出力の変化率が小さく、出力が安定しているといえる。
【００４２】
よって、この場合、周波数が高いＡＤ変換部の周波数を下げる補正を行うよりも、周波数が低いＡＤ変換部の周波数を上げる補正を行うほうが安定した出力が得られるため、より安定した出力を得られるようにバックゲートバイアスを変更するＡＤ変換部を選択するとよい。
【００４３】
このような特性に応じてＳ２３０の処理では、バックゲートバイアスを変更するＡＤ変換部１０，２０を選択することになる。
続いてＳ２４０にて、Ｓ１２０と同様に、第１ＡＤ変換部１０および第２ＡＤ変換部２０の入力ＶＩＮに、テスト電圧のうちのＶｏを印加するようセレクタ５１，５２，５３を切り替える。このとき、セレクタ４１を補正値計算部４３側に切り替える。
【００４４】
続いてＳ２５０にて補正値の計算を行う。この処理では、選択されたＡＤ変換部のバックゲートバイアス電圧を、テスト差分が０に近づくように変更する。すなわち、減算器４２からの出力が０とするために、選択されたＡＤ変換部のバックゲートバイアス電圧を変更する際の電圧変更量を演算により求め、この電圧変更量に応じた値をＤＡ変換器に供給する値に加算または減算して出力する。電圧変更量は、例えば、出力差１当たりの単位電圧変更量を準備しておき、出力差に単位電圧変更量を乗じることで求められる。
【００４５】
続いて、Ｓ２６０にて、変更後の補正値に応じたＡＤ変換データＤＴｏｕｔを取得し、ＡＤ変換データＤＴｏｕｔが０であるか否かを判定する。ＡＤ変換データＤＴｏｕｔが０でなければ、Ｓ２５０の処理に戻る。また、ＡＤ変換データＤＴｏｕｔが０であれば、前述のＳ１４０の処理に移行し、Ｓ１４０の処理が終了すると、補正処理を終了する。
【００４６】
［１−３．効果］
以上詳述した第１実施形態によれば、以下の効果が得られる。
（１ａ）上記のＡＤ変換装置１は、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０と、補正部４０と、を備える。複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０の少なくとも１つは、バックゲートバイアス電圧を変更可能に構成された半導体回路を備える特定変換器である。
【００４７】
補正部４０は、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０に対して差動信号に換えてテスト電圧を入力させ、テスト電圧が複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０に入力されている際における複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０による出力の差分を表すテスト差分を算出する。
【００４８】
そして、補正部４０は、特定変換器に備えられた半導体回路におけるバックゲートバイアス電圧を、テスト差分が０に近づくように変更するように構成される。
このようなＡＤ変換装置１によれば、バックゲートバイアス電圧を、テスト差分が０に近づくように変更するので、製造工程において高度な技術を要することなく、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０の特性が均一に近づくよう補正することができる。
【００４９】
（１ｂ）上記のＡＤ変換装置１において補正部４０は、バックゲートバイアス電圧として、Ｐチャネルトランジスタにおけるバイアス電圧を変更する。
このようなＡＤ変換装置１によれば、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧を基準となるグランド電圧として、プラス側の電圧値を用いてＰチャネルトランジスタにおけるバイアス電圧を管理することができる。
【００５０】
（１ｃ）上記のＡＤ変換装置１において補正部４０は、バックゲートバイアス電圧として、Ｐチャネルトランジスタにおける電源電圧、または予め設定された電源補正電圧である電圧生成部３０による出力、の何れかを選択して設定する。
【００５１】
このようなＡＤ変換装置１によれば、電源電圧または電源補正電圧をバックゲートバイアス電圧として選択するので、バックゲートバイアス電圧を変更する構成を簡素化することができる。
【００５２】
（１ｄ）上記のＡＤ変換装置１において  複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０は、それぞれ特定変換器とされる。補正部４０は、複数のテスト電圧を順次入力させ、複数のテスト電圧が入力される度に、テスト差分を算出する。また、補正部４０は、複数のテスト差分を比較し、複数のテスト差分の比較結果に応じて予め設定された特性変換器を選択する。そして、選択された特定変換器についてのバックゲートバイアス電圧を、テスト差分が０に近づくように変更する。
【００５３】
このようなＡＤ変換装置１によれば、テスト差分の比較結果に応じてバックゲートバイアスを変更する特性変換器を選択することができる。よって、複数の第１ＡＤ変換部１０、第２ＡＤ変換部２０をより特性が安定するようにバックゲートバイアス電圧を変更することができる。
【００５４】
［２．第２実施形態］
［２−１．第１実施形態との相違点］
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。
【００５５】
前述した第１実施形態のＡＤ変換装置１では、Ｐチャネルトランジスタにおけるバックゲートバイアス電圧を変更するよう構成した。これに対し、第２実施形態のＡＤ変換装置２では、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧も変更するよう構成した点で、第１実施形態と相違する。
【００５６】
すなわち、第２実施形態のＡＤ変換装置２は、図９に示すように、第１ＡＤ変換部１０および第２ＡＤ変換部２０がＶＢＢ＿Ｐに加えて、ＶＢＢ＿Ｎを入力するための端子を備える。そして、図１０に示すように、第１ＡＤ変換部１０および第２ＡＤ変換部２０の遅延ユニットを構成するＮチャネルトランジスタのバックゲートバイアスには、ＧＮＤＲではなく、ＶＢＢ＿Ｎが印加される。
【００５７】
また、ＡＤ変換装置２においては、電圧生成部７０を備える。電圧生成部７０は、Ｐチャネルトランジスタにおけるバックゲートバイアス電圧を変更する前述の電圧生成部３０と概ね同様の構成であり、ＶＢＢ＿Ｎを生成する。電圧生成部７０は、図９に示すように、セレクタ７１，７２と、ＤＡ変換器７３とを備える。
【００５８】
ＤＡ変換器７３は、周知のデジタルアナログコンバータであり、補正部４０にて設定されたデジタル値である補正値を入力し、この補正値に対応する補正電圧を出力する。セレクタ７１，７２は、補正部４０からの指令に応じて、グランドＤＧＮＤおよびＤＡ変換器７３から出力された補正電圧のうちの一方を選択して出力する周知のスイッチである。セレクタ７１からの出力は、第１ＡＤ変換部１０の端子ＶＢＢ＿Ｎに入力され、セレクタ７２からの出力は、第２ＡＤ変換部２０の端子ＶＢＢ＿Ｎに入力される。
【００５９】
［２−２．処理］
第２実施形態においては、ＰチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｐの特性に加えて、ＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎの特性も利用してキャリブレーションを行う。ＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎは、図１１に示すように、バックゲートバイアスＶＢＢ＿ＮがＶＢＢ＿Ｎ＝ＤＧＮＤの状態から、ＶＢＢ＿Ｎ＜ＤＧＮＤとなるように変更すると、出力ＤＴは減少し、ＶＢＢ＿ＮがＶＢＢ＿Ｐ＞ＤＧＮＤとなるように変更すると、出力ＤＴは増加する特性を有する。
【００６０】
この特性を利用して、補正処理では以下の処理を行う。すなわち、Ｓ１１０では、第１ＡＤ変換部１０および第２ＡＤ変換部２０のＮチャネルトランジスタのバックゲートバイアスＶＢＢ＿Ｎに、グランドＤＧＮＤを印加しておく。
【００６１】
そして、Ｓ２３０の処理では、ＰチャネルトランジスタおよびＮチャネルトランジスタについて、それぞれ何れの電圧を印加するかを示すマップ、すなわち、図６に示すマップに対して、セレクタ７１（ＳＥＬ７），７２（ＳＥＬ８）を追記したものを準備しておき、このマップに従ってバックゲートバイアスＶＢＢ＿Ｎを変更するＡＤ変換部を設定する。
【００６２】
バックゲートバイアスは、ＶＢＢ＿ＰとＶＢＢ＿Ｎとの少なくとも一方について変更するよう設定されていればよく、例えば、第１ＡＤ変換部１０についてはＶＢＢ＿Ｐを変更し、第２ＡＤ変換部２０についてはＶＢＢ＿Ｎを変更するよう設定してもよい。また、条件によっては、ＶＢＢ＿ＰやＶＢＢ＿Ｎのみを変更するよう設定してもよい。
【００６３】
なお、このマップを作成するにあたっては、ＰチャネルトランジスタおよびＮチャネルトランジスタについて、それぞれ周波数が高いＡＤ変換部の周波数を下げる補正を行う場合と、周波数が低いＡＤ変換部の周波数を上げる補正を行う場合との何れの場合に安定した出力が得られるかを実験的に求め、より安定した出力を得られるようにバックゲートバイアスを変更するＡＤ変換部を選択するとよい。
【００６４】
また、Ｓ２５０にて補正値を計算する際には、目標とする出力の変化量を満たすように、ＶＢＢ＿ＰおよびＶＢＢ＿Ｎを任意の比率で値を変更するよう設定すればよい。その他、補正値を計算する際には、結果的に出力ＤＴｏｕｔが０となればよく、任意の手法を採用することができる。
【００６５】
［２−３．効果］
以上詳述した第２実施形態によれば、前述した第１実施形態の効果（１ａ）に加え、以下の効果が得られる。
【００６６】
（２ａ）上記のＡＤ変換装置２において補正部４０は、Ｎチャネルトランジスタにおけるバックゲートバイアス電圧も変更する。
このようなＡＤ変換装置２によれば、Ｎチャネルトランジスタにおけるバイアス電圧を用いて、第１ＡＤ変換部１０および第２ＡＤ変換部２０の特性が均一に近づくよう補正することができる。
【００６７】
［３．他の実施形態］
以上、本発明を実施するための形態について説明したが、本発明は上述の実施形態に限定されることなく、種々変形して実施することができる。
【００６８】
（３ａ）上記実施形態では、第１ＡＤ変換部１０および第２ＡＤ変換部２０についてバックゲートバイアス電圧を変更可能な特定変換器としたが、これに限定されるものではない。例えば、バックゲートバイアス電圧を変更可能なＡＤ変換器は少なくとも１つ備えられていればよい。
【００６９】
（３ｂ）上記実施形態においては、第１ＡＤ変換部１０および第２ＡＤ変換部２０をＴＡＤとして構成し、このＴＡＤの特性を補正したが、上記のように特性を補正する処理は、ＴＡＤ以外の一般的なＡＤ変換器において採用してもよい。
【００７０】
（３ｃ）上記実施形態においては、補正処理をハードウェアにて実現したが、補正処理は、ソフトウェアにて実現してもよい。ソフトウェアにて実現する場合には、補正値計算部４３は、ＣＰＵと、ＲＡＭ、ＲＯＭ、フラッシュメモリ等の半導体メモリ（以下、メモリ）と、を有する周知のマイクロコンピュータを中心に構成されるとよい。この際、補正部４０の各種機能は、ＣＰＵが非遷移的実体的記録媒体に格納されたプログラムを実行することにより実現される。この例では、メモリが、プログラムを格納した非遷移的実体的記録媒体に該当する。また、このプログラムの実行により、プログラムに対応する方法が実行される。なお、補正部４０を構成するマイクロコンピュータの数は１つでも複数でもよい。
【００７１】
（３ｄ）上記実施形態では、Ｐチャネル側のバックゲートバイアス電圧を変更するよう構成したが、Ｐチャネル側のバックゲートバイアス電圧を変更することなく、Ｎチャネル側のバックゲートバイアス電圧を変更する構成でもよい。
【００７２】
（３ｅ）上記実施形態における１つの構成要素が有する機能を複数の構成要素として分散させたり、複数の構成要素が有する機能を１つの構成要素に統合させたりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本発明の実施形態である。
【００７３】
（３ｆ）上述したＡＤ変換装置１，２の他、当該ＡＤ変換装置１，２を構成要素とするシステム、当該ＡＤ変換装置１，２としてコンピュータを機能させるためのプログラム、このプログラムを記録した半導体メモリ等の非遷移的実態的記録媒体、ＡＤ変換方法など、種々の形態で本発明を実現することもできる。
【００７４】
［４］実施形態の構成と本発明の構成との対応関係
上記実施形態において第１ＡＤ変換部１０、第２ＡＤ変換部２０は本発明でいうＡＤ変換器の一例に相当し、上記実施形態においてＮＡＮＤ１１１、ＩＮＶ１１２は本発明でいう半導体回路の一例に相当する。また、上記実施形態において補正部４０が実行する処理のうちのＳ１２０、Ｓ２１０、Ｓ２２０の処理は本発明でいうテスト入力部の一例に相当し、上記実施形態においてＳ１３０の処理は本発明でいう差分算出部の一例に相当する。
【００７５】
また、上記実施形態においてＳ２３０、Ｓ２５０の処理は本発明でいうバイアス変更部の一例に相当し、上記実施形態においてＳ２３０の処理は本発明でいう変換器選択部の一例に相当する。
【符号の説明】
【００７６】
１，２…ＡＤ変換装置、１０，２０…ＡＤ変換部、３０…電圧生成部、３３…ＤＡ変換器、４０…補正部、４０…補正部、４２…減算器、４３…補正値計算部、４４…セレクタ選択部、６０…減算器、７０…電圧生成部、７３…ＤＡ変換器、１１１…ＣＭＯＳナンドゲート、１１２…インバータ、１１４…カウンタ、１１５…ラッチ回路、１１６…パルスセレクタ、１１７…エンコーダ、１１８…信号処理回路、１１９…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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