(57)【特許請求の範囲】
【請求項１】
互いにカスケード接続された複数の変換器セルを有する少なくとも１つのアームを含む電力変換器を備え、
前記複数の変換器セルの各々は、
高電位側の第１の入出力端子と、
低電位側の第２の入出力端子と、
複数のスイッチング素子と、
前記複数のスイッチング素子を介して前記第１の入出力端子および前記第２の入出力端子と電気的に接続される蓄電素子と、
前記蓄電素子の電圧を検出する電圧検出器とを含み、
さらに、前記少なくとも１つのアームに含まれる前記複数の変換器セルに対して、位相シフトパルス幅制御を行う制御装置を備え、
前記制御装置は、
前記少なくとも１つのアームに含まれる前記複数の変換器セルの前記蓄電素子の電圧のばらつきの程度を表す評価値を算出し、前記評価値が閾値を超えている場合に、
(i)前記蓄電素子の電圧が平均値よりも大きい少なくとも１つの第１の変換器セルに、前記第１の入出力端子から前記第２の入出力端子の方向である第１の方向の電流が流れているときに、前記蓄電素子の正極端子が前記第１の入出力端子に接続され、かつ前記蓄電素子の負極端子が前記第２の入出力端子に接続される、正電圧の出力時間を減らすこと、
(ii)前記第１の変換器セルに前記第１の方向と反対の第２の方向の電流が流れているときに、前記正電圧の出力時間を増やすこと、
(iii)前記蓄電素子の電圧が平均値よりも小さい少なくとも１つの第２の変換器セルに、前記第１の方向の電流が流れているときに、前記正電圧の出力時間を増やすこと、または、
(iv)前記第２の変換器セルに前記第２の方向の電流が流れているときに、前記正電圧の出力時間を減らすことのうち少なくとも１つが実現されるように前記複数の変換器セルを制御する、電力変換装置。
【請求項２】
前記制御装置は、前記複数の変換器セルに共通の電圧指令値に、前記蓄電素子の電圧とその指令値との偏差に応じた各変換器セルに個別の電圧指令値とを加算することによって、各変換器セルの最終的な電圧指令値を生成し、
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記評価値が前記閾値以下の場合に比べて、前記個別の電圧指令値を生成する際のゲインをより大きい値に設定する、請求項１に記載の電力変換装置。
【請求項３】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記複数の変換器セルの各々に出力するパルス幅変調信号を生成する際のキャリア信号の符号、位相、または周波数を変更する、請求項１または２に記載の電力変換装置。
【請求項４】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記複数の変換器セルの各々に出力するパルス幅変調信号を生成する際のキャリア信号の符号を反転させる、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項５】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記蓄電素子の電圧が最大の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相と、前記蓄電素子の電圧が最小の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相とを入れ替える、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項６】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記蓄電素子の電圧が最大の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相と、他の任意の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相とを入れ替える、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項７】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記蓄電素子の電圧が最小の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相と、他の任意の変換器セルに出力するパルス幅変調信号を生成する際のキャリア信号の位相とを入れ替える、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項８】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記複数の変換器セルの各々に出力するパルス幅変調信号の周波数を変更する、請求項１〜３のいずれか１項に記載の電力変換装置。
【請求項９】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記蓄電素子の電圧が最大の変換器セルを、電流が前記蓄電素子に流入または前記蓄電素子から流出しない状態であるバイパス状態に制御する、請求項１または２に記載の電力変換装置。
【請求項１０】
前記複数の変換器セルの各々は、一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続されたバイパススイッチをさらに備え、
前記バイパス状態は、前記バイパススイッチが閉状態であることを含む、請求項９に記載の電力変換装置。
【請求項１１】
前記制御装置は、前記評価値が前記閾値を超えている場合には、前記蓄電素子の電圧が最小の変換器セルに含まれる前記複数のスイッチング素子の各々を開状態に制御する、請求項１、２、９、および１０のいずれか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、電力変換装置に関する。
【背景技術】
【０００２】
電力系統に設置される大容量の電力変換装置として、複数の単位変換器（以下、「変換器セル」と称する）がカスケードに接続されたモジュラーマルチレベル変換器（ＭＭＣ：Modular  Multilevel  Converter）が知られている。通常、変換器セルは、複数のスイッチング素子と蓄電素子（代表的には、キャパシタ）とを備える。【０００３】
モジュラーマルチレベル変換器では、所望の制御出力を得るためには、個々の変換器セルの蓄電素子の電圧（キャパシタ電圧）を目標値近辺に維持する必要がある。キャパシタ電圧が当該目標値から外れると、変換器セルの出力電圧が指令通りとならないことで、意図しない循環電流の発生等によって制御特性が悪化することが懸念される。著しい場合には、いずれかの変換器セルにおいて、キャパシタ電圧が過電圧保護または低電圧保護のレベルまで過上昇または過低下することで、ＭＭＣの動作が停止される虞がある。【０００４】
通常、キャパシタ電圧は、個別の変換器セル毎のキャパシタ電圧制御（以下、「個別制御」とも称する）に加えて、ＭＭＣ内での変換器セル全体での制御（以下、「全電圧制御」とも称する）、および、一定のグループ（たとえば、アームまたは相）の間でのバランス制御によって、多階層で制御されることが一般的である（たとえば、特開２０１１−１８２５１７号公報（特許文献１）を参照）。【０００５】
特開２０１９−０３０１０６号公報（特許文献２）は、ＭＭＣを交流電源および交流負荷などの交流回路に接続する場合に、交流回路の状況によっては個別制御が安定的に実行できずにキャパシタ電圧にアンバランスが生じることを課題にしている。具体的に、この文献に記載の電力変換装置は、個別制御を安定的に実行するために、交流回路と電力変換部との間で流入しまたは流出する交流電力が閾値よりも小さい場合に、相間バランス制御のための循環電流以外に個別制御のための循環電流を流す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８２５１７号公報
【特許文献２】特開２０１９−０３０１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
交流回路と電力変換部との間で入出力される交流電力が閾値よりも小さい場合に、必ずしも個々のキャパシタ電圧にアンバランスが生じているとは限らない。上記の特開２０１９−０３０１０６号公報（特許文献２）に記載の制御方法の問題点は、交流回路と電力変換部との間で入出力される交流電力が小さい場合に、常に個別制御のための循環電流を流している点にある。このため、個々のキャパシタ電圧のばらつきは許容範囲に収まっているのにも拘わらず、無駄に電力を消費している場合があり得る。【０００８】
この開示は、上記の問題点を考慮したものであり、その目的は、安定的かつ効率的にキャパシタ電圧の個別制御を実行可能なＭＭＣ方式の電力変換装置を提供することである。
【課題を解決するための手段】
【０００９】
一実施形態の電力変換装置は、互いにカスケード接続された複数の変換器セルを有する少なくとも１つのアームを含む電力変換器と、制御装置とを備える。複数の変換器セルの各々は、高電位側の第１の入出力端子と、低電位側の第２の入出力端子と、複数のスイッチング素子と、複数のスイッチング素子を介して第１の入出力端子および第２の入出力端子と電気的に接続される蓄電素子と、蓄電素子の電圧を検出する電圧検出器とを含む。制御装置は、上記の少なくとも１つのアームに含まれる複数の変換器セルに対して、位相シフトパルス幅制御を行う。制御装置は、少なくとも１つのアームに含まれる複数の変換器セルの蓄電素子の電圧のばらつきの程度を表す評価値を算出する。制御装置は、この評価値が閾値を超えている場合に、(i)蓄電素子の電圧が平均値よりも大きい少なくとも１つの第１の変換器セルに、第１の入出力端子から第２の入出力端子の方向である第１の方向の電流が流れているときに、蓄電素子の正極端子が第１の入出力端子に接続され、かつ蓄電素子の負極端子が第２の入出力端子に接続される、正電圧の出力時間を減らすこと、(ii)第１の変換器セルに第１の方向と反対の第２の方向の電流が流れているときに、正電圧の出力時間を増やすこと、(iii)蓄電素子の電圧が平均値よりも小さい少なくとも１つの第２の変換器セルに、第１の方向の電流が流れているときに、正電圧の出力時間を増やすこと、または、(iv)第２の変換器セルに第２の方向の電流が流れているときに、正電圧の出力時間を減らすことのうち少なくとも１つが実現されるように複数の変換器セルを制御する。
【発明の効果】
【００１０】
上記の実施形態によれば、蓄電素子の電圧のばらつきの程度を表す評価値が閾値を超えている場合に、上記(i)〜(iv)の少なくとも１つが実現されるように複数の変換器セルを制御するので、安定的かつ効率的に蓄電素子の電圧の個別制御を実行できる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に係る電力変換装置１の概略構成図である。
【図２】電力変換器２を構成する変換器セル７の構成例を示す回路図である。
【図３】図１に示された制御装置３の内部構成を説明する機能ブロック図である。
【図４】制御装置のハードウェア構成例を示すブロック図である。
【図５】図３に示された基本制御部５０２の構成例を説明するブロック図である。
【図６】アーム制御部５０３の構成例を説明するブロック図である。
【図７】図６に示された個別セル制御部２０２の構成例を示すブロック図である。
【図８】図７に示されたゲート信号生成部によるＰＷＭ変調制御を説明するための概念的な波形図である。
【図９】個別電圧制御部の詳細な構成例を示すブロック図である。
【図１０】ゲイン制御部の構成例を示すブロック図である。
【図１１】図１０のゲイン設定部の動作を示すフローチャートである。
【図１２】制御装置に設けられたキャリア制御部の構成例を示すブロック図である。
【図１３】図１２のパラメータ設定部の第１の動作例を示すフローチャートである。
【図１４】図１２のパラメータ設定部の第２の動作例を示すフローチャートである。
【図１５】図１２のパラメータ設定部の第３の動作例を示すフローチャートである。
【図１６】図１２のパラメータ設定部の第４の動作例を示すフローチャートである。
【図１７】図１２のパラメータ設定部の第５の動作例を示すフローチャートである。
【図１８】制御装置に設けられたバイパス制御部の構成例を示すブロック図である。
【図１９Ａ】図１８の制御信号生成部の動作例を示すフローチャートである。
【図１９Ｂ】図１９Ａの場合の変形例を示すフローチャートである。
【図２０】制御装置に設けられたゲートブロック部の構成例を示すブロック図である。
【図２１Ａ】図２０のゲート電圧変更部の動作例を示すフローチャートである。
【図２１Ｂ】図２１Ａの場合の変形例を示すフローチャートである。
【図２２】図１０のゲイン制御部、図１２のキャリア制御部、図１８のバイパス制御部、および図２０のゲートブロック部を一般化したばらつき制御部の構成例を示すブロック図である。
【図２３】図２２の出力電圧変更部の動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１２】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。
【００１３】
実施の形態１．
（電力変換装置の全体構成）
図１は、本実施の形態に係る電力変換装置１の概略構成図である。
【００１４】
図１を参照して、電力変換装置１は、互いに直列接続された複数の変換器セルを含むモジュラーマルチレベル変換器によって構成されている。なお、「変換器セル」は、「サブモジュール」、ＳＭ、または「単位変換器」とも呼ばれる。電力変換装置１は、直流回路１４と交流回路１２との間で電力変換を行なう。電力変換装置１は、電力変換器２と、制御装置３とを含む。
【００１５】
電力変換器２は、正極直流端子（すなわち、高電位側直流端子）Ｎｐと、負極直流端子（すなわち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４ｕ，４ｖ，４ｗ（総称する場合または任意のものを示す場合、レグ回路４と記載する）を含む。
【００１６】
レグ回路４は、交流を構成する複数相の各々に設けられる。レグ回路４は、交流回路１２と直流回路１４との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１２が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４ｕ，４ｖ，４ｗが設けられている。
【００１７】
レグ回路４ｕ，４ｖ，４ｗにそれぞれ設けられた交流入力端子Ｎｕ，Ｎｖ，Ｎｗは、変圧器１３を介して交流回路１２に接続される。交流回路１２は、たとえば、交流電源などを含む交流電力系統である。図１では、図解を容易にするために、交流入力端子Ｎｖ，Ｎｗと変圧器１３との接続は図示していない。
【００１８】
各レグ回路４に共通に接続された高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。直流回路１４は、たとえば、直流送電網などを含む直流電力系統または他の電力変換装置の直流端子である。後者の場合、２台の電力変換装置を連結することによって定格周波数などが異なる交流電力系統間を接続するためのＢＴＢ（Back  To  Back）システムが構成される。
【００１９】
図１の変圧器１３を用いる代わりに、連系リアクトルを介して交流回路１２に接続する構成としてもよい。さらに、交流入力端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路４ｕ，４ｖ，４ｗにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路４ｕ，４ｖ，４ｗが変圧器１３または連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル８Ａ，８Ｂとしてもよい。すなわち、レグ回路４は、交流入力端子Ｎｕ，Ｎｖ，Ｎｗまたは上記の一次巻線など、各レグ回路４ｕ，４ｖ，４ｗに設けられた接続部を介して電気的に（すなわち直流的または交流的に）交流回路１２と接続される。
【００２０】
レグ回路４ｕは、高電位側直流端子Ｎｐから交流入力端子Ｎｕまでの上アーム５と、低電位側直流端子Ｎｎから交流入力端子Ｎｕまでの下アーム６とを含む。上アーム５および下アーム６の接続点である交流入力端子Ｎｕは、変圧器１３と接続される。高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。レグ回路４ｖ，４ｗについても同様の構成を有するので、以下、レグ回路４ｕの構成について代表的に説明する。
【００２１】
上アーム５は、カスケード接続された複数の変換器セル７と、リアクトル８Ａとを含む。複数の変換器セル７およびリアクトル８Ａは、直列に接続されている。同様に、下アーム６は、カスケード接続された複数の変換器セル７と、リアクトル８Ｂとを含む。複数の変換器セル７およびリアクトル８Ｂは、直列に接続されている。以下の説明では、上アーム５および下アーム６の各々に含まれる変換器セル７の数をＮｃｅｌｌとする。但し、Ｎｃｅｌｌ≧２とする。
【００２２】
リアクトル８Ａが挿入される位置は、レグ回路４ｕの上アーム５のいずれの位置であってもよく、リアクトル８Ｂが挿入される位置は、レグ回路４ｕの下アーム６のいずれの位置であってもよい。リアクトル８Ａ，８Ｂはそれぞれ複数個設けられてもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。さらに、上アーム５のリアクトル８Ａのみ、もしくは、下アーム６のリアクトル８Ｂのみを設けてもよい。また、変圧器結線を工夫して、直流分電流の磁束を打ち消すとともに、交流分電流に対して変圧器の漏れリアクタンスが作用することでリアクトルの代替としてもよい。リアクトル８Ａ，８Ｂを設けることにより、交流回路１２または直流回路１４等の事故時における事故電流の急激な増大を抑制することができる。
【００２３】
電力変換装置１は、さらに、制御に使用される電気量（電流、電圧など）を計測する各検出器として、交流電圧検出器１０と、交流電流検出器１６と、直流電圧検出器１１Ａ，１１Ｂと、各レグ回路４に設けられたアーム電流検出器９Ａ，９Ｂと、直流電流検出器１７とを含む。これらの検出器によって検出された信号は、制御装置３に入力される。
【００２４】
なお、図１では図解を容易にするために、各検出器から制御装置３に入力される信号の信号線と、制御装置３および各変換器セル７間で入出力される信号の信号線とは、一部まとめて記載されているが、実際には検出器ごとおよび変換器セル７ごとに設けられている。各変換器セル７と制御装置３との間の信号線は、送信用と受信用とが別個に設けられていてもよい。信号線は、たとえば光ファイバによって構成される。
【００２５】
次に、各検出器について具体的に説明する。
交流電圧検出器１０は、交流回路１２のＵ相の交流電圧Ｖａｃｕ、Ｖ相の交流電圧Ｖａｃｖ、および、Ｗ相の交流電圧Ｖａｃｗを検出する。以下の説明では、Ｖａｃｕ、Ｖａｃｖ、および、Ｖａｃｗを総称してＶａｃとも記載する。
【００２６】
交流電流検出器１６は、交流回路１２のＵ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、および、Ｗ相の交流電流Ｉａｃｗを検出する。以下の説明では、Ｉａｃｕ、Ｉａｃｖ、およびＩａｃｗを総称してＩａｃとも記載する。
【００２７】
直流電圧検出器１１Ａは、直流回路１４に接続された高電位側直流端子Ｎｐの直流電圧Ｖｄｃｐを検出する。直流電圧検出器１１Ｂは、直流回路１４に接続された低電位側直流端子Ｎｎの直流電圧Ｖｄｃｎを検出する。直流電圧Ｖｄｃｐと直流電圧Ｖｄｃｎとの差を直流電圧Ｖｄｃとする。直流電流検出器１７は、高電位側直流端子Ｎｐまたは低電位側直流端子Ｎｎを流れる直流電流Ｉｄｃを検出する。
【００２８】
Ｕ相用のレグ回路４ｕに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム５に流れる上アーム電流Ｉｐｕ、および、下アーム６に流れる下アーム電流Ｉｎｕをそれぞれ検出する。Ｖ相用のレグ回路４ｖに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｖおよび下アーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路４ｗに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム電流Ｉｐｗおよび下アーム電流Ｉｎｗをそれぞれ検出する。以下の説明では、上アーム電流Ｉｐｕ、Ｉｐｖ、Ｉｐｗを総称して上アーム電流Ｉａｒｍｐとも記載し、下アーム電流Ｉｎｕ、Ｉｎｖ、Ｉｎｗを総称して下アーム電流Ｉａｒｍｎとも記載し、上アーム電流Ｉａｒｍｐと下アーム電流Ｉａｒｍｎとを総称してＩａｒｍとも記載する。
【００２９】
（変換器セルの構成例）
図２は、電力変換器２を構成する変換器セル７の構成例を示す回路図である。
【００３０】
図２（ａ）に示す変換器セル７は、ハーフブリッジ構成と呼ばれる回路構成を有する。この変換器セル７は、２つのスイッチング素子３１ｐおよび３１ｎを直列接続して形成した直列体と、蓄電素子３２と、電圧検出器３３と、入出力端子Ｐ１，Ｐ２と、バイパススイッチ３４とを備える。スイッチング素子３１ｐおよび３１ｎの直列体と蓄電素子３２とは並列接続される。電圧検出器３３は、蓄電素子３２の両端間の電圧Ｖｃを検出する。
【００３１】
スイッチング素子３１ｎの両端子は、入出力端子Ｐ１，Ｐ２とそれぞれ接続される。変換器セル７は、スイッチング素子３１ｐ，３１ｎのスイッチング動作により、蓄電素子３２の電圧Ｖｃまたは零電圧を、入出力端子Ｐ１およびＰ２の間に出力する。スイッチング素子３１ｐがオン、かつスイッチング素子３１ｎがオフとなったときに、変換器セル７からは、蓄電素子３２の電圧Ｖｃが出力される。スイッチング素子３１ｐがオフ、かつスイッチング素子３１ｎがオンとなったときに、変換器セル７は、零電圧を出力する。
【００３２】
バイパススイッチ３４の両端子は、入出力端子Ｐ１，Ｐ２とそれぞれ接続される。バイパススイッチ３４は、変換器セル７が正常に動作しているときは開状態に制御される。バイパススイッチ３４は、変換器セル７を構成するスイッチング素子３１ｐ，３１ｎなどの部品が異常のときに、閉状態に制御される。これによって、アーム電流Ｉａｒｍはバイパススイッチ３４を流れるので、電力変換装置１の動作を継続することができる。バイパススイッチ３４として機械的スイッチを用いてもよいし、半導体スイッチング素子を用いてもよい。
【００３３】
なお、実施の形態３の電力変換装置１では、最もキャパシタ電圧Ｖｃが高い変換器セル７の蓄電素子３２をこれ以上充電させないようにするために、バイパススイッチ３４が閉状態に制御される。詳細については後述する。
【００３４】
図２（ｂ）に示す変換器セル７は、フルブリッジ構成と呼ばれる回路構成を有する。この変換器セル７は、２つのスイッチング素子３１ｐ１および３１ｎ１を直列接続して形成された第１の直列体と、２つスイッチング素子３１ｐ２および３１ｎ２を直列接続して形成された第２の直列体と、蓄電素子３２と、電圧検出器３３と、入出力端子Ｐ１，Ｐ２と、バイパススイッチ３４とを備える。第１の直列体と、第２の直列体と、蓄電素子３２とが並列接続される。電圧検出器３３は、蓄電素子３２の両端間の電圧Ｖｃを検出する。
【００３５】
スイッチング素子３１ｐ１およびスイッチング素子３１ｎ１の中点は、入出力端子Ｐ１と接続される。同様に、スイッチング素子３１ｐ２およびスイッチング素子３１ｎ２の中点は、入出力端子Ｐ２と接続される。変換器セル７は、スイッチング素子３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２のスイッチング動作により、蓄電素子３２の電圧Ｖｃ、−Ｖｃ、または零電圧を、入出力端子Ｐ１およびＰ２の間に出力する。
【００３６】
図２（ａ）の場合と同様に、バイパススイッチ３４の両端子は、入出力端子Ｐ１，Ｐ２とそれぞれ接続される。
【００３７】
図２（ａ）および図２（ｂ）において、スイッチング素子３１ｐ，３１ｎ，３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２は、たとえば、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）、ＧＣＴ（Gate  Commutated  Turn-off）サイリスタなどの自己消弧型の半導体スイッチング素子にＦＷＤ（Freewheeling  Diode）が逆並列に接続されて構成される。
【００３８】
図２（ａ）および図２（ｂ）において、蓄電素子３２には、フィルムコンデンサなどのキャパシタが主に用いられる。蓄電素子３２は、以降の説明では、キャパシタと呼称することもある。以下では、蓄電素子３２の電圧Ｖｃをキャパシタ電圧Ｖｃとも称する。
【００３９】
図１に示されるように、変換器セル７はカスケード接続されている。図２（ａ）および図２（ｂ）の各々において、上アーム５に配置された変換器セル７では、入出力端子Ｐ１は、隣の変換器セル７の入出力端子Ｐ２または高電位側直流端子Ｎｐと接続され、入出力端子Ｐ２は、隣の変換器セル７の入出力端子Ｐ１または交流入力端子Ｎｕと接続される。同様に、下アーム６に配置された変換器セル７では、入出力端子Ｐ１は、隣の変換器セル７の入出力端子Ｐ２または交流入力端子Ｎｕと接続され、入出力端子Ｐ２は、隣の変換器セル７の入出力端子Ｐ１または低電位側直流端子Ｎｎと接続される。
【００４０】
以降では、変換器セル７を図２（ａ）に示すハーフブリッジセルの構成とし、スイッチング素子として半導体スイッチング素子、蓄電素子としてキャパシタを用いた場合を例に説明する。但し、電力変換器２を構成する変換器セル７を図２（ｂ）に示すフルブリッジ構成とすることも可能である。また、上記で例示した構成以外の変換器セル、たとえば、クランプトダブルセルと呼ばれる回路構成などを適用した変換器セルを用いてもよく、スイッチング素子および蓄電素子も上記の例示に限定されるものではない。
【００４１】
（制御装置）
図３は、図１に示された制御装置３の内部構成を説明する機能ブロック図である。
【００４２】
図３を参照して、制御装置３は、各変換器セル７のスイッチング素子３１ｐ，３１ｎのオン、オフを制御するためのスイッチング制御部５０１を備える。
【００４３】
スイッチング制御部５０１は、Ｕ相基本制御部５０２Ｕと、Ｕ相上アーム制御部５０３ＵＰと、Ｕ相下アーム制御部５０３ＵＮと、Ｖ相基本制御部５０２Ｖと、Ｖ相上アーム制御部５０３ＶＰと、Ｖ相下アーム制御部５０３ＶＮと、Ｗ相基本制御部５０２Ｗと、Ｗ相上アーム制御部５０３ＷＰと、Ｗ相下アーム制御部５０３ＷＮとを含む。
【００４４】
以下の説明では、Ｕ相基本制御部５０２Ｕ、Ｖ相基本制御部５０２Ｖ、および、Ｗ相基本制御部５０２Ｗを総称して基本制御部５０２とも記載する。同様に、Ｕ相上アーム制御部５０３ＵＰ、Ｕ相下アーム制御部５０３ＵＮ、Ｖ相上アーム制御部５０３ＶＰ、Ｖ相下アーム制御部５０３ＶＮ、Ｗ相上アーム制御部５０３ＷＰ、および、Ｗ相下アーム制御部５０３ＷＮを総称してアーム制御部５０３とも記載する。
【００４５】
図４は、制御装置のハードウェア構成例を示すブロック図である。図４には、コンピュータによって制御装置３を構成する例が示される。
【００４６】
図４を参照して、制御装置３は、１つ以上の入力変換器７０と、１つ以上のサンプルホールド（Ｓ／Ｈ）回路７１と、マルチプレクサ（ＭＵＸ）７２と、Ａ／Ｄ（Analog  to  Digital）変換器７３とを含む。さらに、制御装置３は、１つ以上のＣＰＵ（Central  Processing  Unit）７４と、ＲＡＭ（Random  Access  Memory）７５と、ＲＯＭ（Read  Only  Memory）７６とを含む。さらに、制御装置３は、１つ以上の入出力インターフェイス７７と、補助記憶装置７８と、上記の構成要素間を相互に接続するバス７９を含む。
【００４７】
入力変換器７０は、入力チャンネルごとに補助変成器（図示せず）を有する。各補助変成器は、図１の各電気量検出器による検出信号を、後続する信号処理に適した電圧レベルの信号に変換する。
【００４８】
サンプルホールド回路７１は、入力変換器７０ごとに設けられる。サンプルホールド回路７１は、対応の入力変換器７０から受けた電気量を表す信号を規定のサンプリング周波数でサンプリングして保持する。
【００４９】
マルチプレクサ７２は、複数のサンプルホールド回路７１に保持された信号を順次選択する。Ａ／Ｄ変換器７３は、マルチプレクサ７２によって選択された信号をデジタル値に変換する。なお、複数のＡ／Ｄ変換器７３を設けることによって、複数の入力チャンネルの検出信号に対して並列的にＡ／Ｄ変換を実行するようにしてもよい。
【００５０】
ＣＰＵ７４は、制御装置３の全体を制御し、プログラムに従って演算処理を実行する。揮発性メモリとしてのＲＡＭ７５および不揮発性メモリとしてのＲＯＭ７６は、ＣＰＵ７４の主記憶として用いられる。ＲＯＭ７６は、プログラムおよび信号処理用の設定値などを収納する。補助記憶装置７８は、ＲＯＭ７６に比べて大容量の不揮発性メモリであり、プログラムおよび電気量検出値のデータなどを格納する。
【００５１】
入出力インターフェイス７７は、ＣＰＵ７４および外部装置の間で通信する際のインターフェイス回路である。
【００５２】
なお、図３の例とは異なり、制御装置３の少なくとも一部をＦＰＧＡ（Field  Programmable  Gate  Array）および、ＡＳＩＣ（Application  Specific  Integrated  Circuit）等の回路を用いて構成することも可能である。すなわち、図３に記載された各機能ブロックの機能は、図４に例示されたコンピュータをベースに構成することもできるし、その少なくとも一部をＦＰＧＡおよびＡＳＩＣなどの回路を用いて構成することができる。また、各機能ブロックの機能の少なくとも一部は、アナログ回路によって構成することも可能である。
【００５３】
図５は、図３に示された基本制御部５０２の構成例を説明するブロック図である。
図５を参照して、基本制御部５０２は、アーム電圧指令生成部６０１を含む。さらに、制御装置３は、アーム電圧指令生成部６０１で用いられる電圧評価値Ｖｃｇを生成する電圧評価値生成部７００をさらに備える。
【００５４】
アーム電圧指令生成部６０１は、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎとを算出する。以下の説明では、ｋｒｅｆｐとｋｒｅｆｎとを総称してｋｒｅｆと記載する。
【００５５】
電圧評価値生成部７００は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける。電圧評価値生成部７００は、各変換器セル７のキャパシタ電圧Ｖｃから、電力変換器２の全ての変換器セル７のキャパシタ３２の蓄積エネルギの総和を評価するための全電圧評価値Ｖｃｇａｌｌと、予め定められたグループ毎での変換器セル７のキャパシタ３２の蓄積エネルギの総和を示すグループ毎電圧評価値Ｖｃｇｒとを生成する。
【００５６】
たとえば、グループ毎電圧評価値Ｖｃｇｒは、レグ回路４ｕ（Ｕ相）、４ｖ（Ｖ相）、および、４ｗ（Ｗ相）のそれぞれに含まれる複数個（２×Ｎｅｃｌｌ個）の変換器セル７の蓄積エネルギの総和を評価するためのＵ相電圧評価値Ｖｃｇｕ、Ｖ相電圧評価値Ｖｃｇｖ、および、Ｖ相電圧評価値Ｖｃｇｖを含む。あるいは、グループ毎電圧評価値Ｖｃｇｒは、レグ回路４（Ｕ相，Ｖ相，Ｗ相）毎の電圧評価値に代えて、あるいはこれに加えて、各レグ回路４について上アーム５および下アーム６のそれぞれについて、各アームに含まれる複数個（Ｎｅｃｌｌ個）の変換器セル７の蓄積エネルギの総和を評価するためのグループ毎電圧評価値Ｖｃｇｒを含んでもよい。本実施の形態では、電圧評価値生成部７００によって生成される全電圧評価値Ｖｃｇａｌｌおよびグループ毎電圧評価値Ｖｃｇｒを、包括的に電圧評価値Ｖｃｇと表記する。
【００５７】
これらの電圧評価値Ｖｃｇは、電力変換器２の全ての変換器セル７のキャパシタ電圧Ｖｃの平均値、あるいは、各グループ（各相レグ回路または各アーム）に属する複数個の変換器セル７のキャパシタ電圧Ｖｃの平均値として求められている。
【００５８】
アーム電圧指令生成部６０１は、交流電流制御部６０３と、循環電流算出部６０４と、循環電流制御部６０５と、指令分配部６０６と、電圧マクロ制御部６１０とを含む。
【００５９】
交流電流制御部６０３は、検出された交流電流Ｉａｃと設定された交流電流指令値Ｉａｃｒｅｆとの偏差が０になるように交流制御指令値Ｖｃｐを算出する。
【００６０】
循環電流算出部６０４は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｎとに基づいて、１つのレグ回路４に流れる循環電流Ｉｚを計算する。循環電流は、複数のレグ回路４の間を循環する電流である。たとえば、１つのレグ回路４に流れる循環電流Ｉｚは、以下の式（１）および式（２）によって計算できる。
【００６１】
Ｉｄｃ＝（Ｉｐｕ＋Ｉｐｖ＋Ｉｐｗ＋Ｉｎｕ＋Ｉｎｖ＋Ｉｎｗ）／２    …（１）
Ｉｚ＝（Ｉａｒｍｐ＋Ｉａｒｍｎ）／２−Ｉｄｃ／３    …（２）
電圧マクロ制御部６１０は、電圧評価値生成部７００によって生成された電圧評価値Ｖｃｇに基づいて、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足、および、グループ間（各相レグ回路間またはアーム間）での蓄積エネルギの不均衡を補償するように、循環電流指令値Ｉｚｒｅｆを生成する。
【００６２】
たとえば、電圧マクロ制御部６１０は、減算部６１１，６１３、全電圧制御部６１２、グループ間電圧制御部６１４、および、加算部６１５を含む。
【００６３】
減算部６１１は、電圧評価値生成部７００によって生成された全電圧評価値Ｖｃｇａｌｌを、全電圧指令値Ｖｃ＊から減算する。全電圧指令値Ｖｃ＊は、各変換器セル７におけるキャパシタ３２での蓄積エネルギの基準値に相当する、キャパシタ電圧Ｖｃの基準値である。全電圧制御部６１２は、減算部６１１によって算出された、全電圧指令値Ｖｃ＊に対する全電圧評価値Ｖｃｇａｌｌの偏差に対して演算を施すことによって、第１の電流指令値Ｉｚｒｅｆ１を生成する。第１の電流指令値Ｉｚｒｅｆ１は、各変換器セル７のキャパシタ電圧Ｖｃの全体レベルを、全電圧指令値Ｖｃ＊に制御することで、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足を解消するための循環電流値に相当する。
【００６４】
同様に、減算部６１３は、全電圧評価値Ｖｃｇａｌｌからグループ毎電圧評価値Ｖｃｇｒを減算する。たとえば、基本制御部５０２がＵ相基本制御部５０２である場合には、減算部６１３には、グループ毎電圧評価値Ｖｃｇｒとして、Ｕ相電圧評価値Ｖｃｇｕが入力される。グループ間電圧制御部６１４は、減算部６１３によって算出された、全電圧評価値Ｖｃｇａｌｌに対するグループ毎電圧評価値Ｖｃｇｒ（Ｕ相電圧評価値Ｖｃｇｕ）の偏差に対して演算を施すことによって、第２の電流指令値Ｉｚｒｅｆ２を生成する。第２の電流指令値Ｉｚｒｅｆ２は、グループ間（ここでは、相毎のレグ回路間）で、変換器セル７のキャパシタ電圧Ｖｃのレベルを均一化して、グループ間での変換器セル７での蓄積エネルギの不均衡を解消するための循環電流値に相当する。
【００６５】
たとえば、全電圧制御部６１２およびグループ間電圧制御部６１４は、減算部６１１，６１３が算出した上記偏差に対して比例演算および積分演算を行うＰＩ制御器として構成することもできるし、さらに微分演算を行うＰＩＤ制御器として構成することもできる。あるいは、一般的にフィードバック制御に用いられる他の制御器の構成を用いて、全電圧制御部６１２およびグループ間電圧制御部６１４を構成することも可能である。
【００６６】
加算部６１５は、全電圧制御部６１２からの第１の電流指令値Ｉｚｒｅｆ１と、グループ間電圧制御部６１４からの第２の電流指令値Ｉｚｒｅｆ２とを加算して、循環電流指令値Ｉｚｒｅｆを生成する。
【００６７】
循環電流制御部６０５は、循環電流算出部６０４によって算出された循環電流Ｉｚを、電圧マクロ制御部６１０によって設定された循環電流指令値Ｉｚｒｅｆに追従制御するための循環制御指令値Ｖｚｐを算出する。循環電流制御部６０５についても、循環電流指令値Ｉｚｒｅｆに対する循環電流Ｉｚの偏差に対して、ＰＩ制御またはＰＩＤ制御等を実行する制御器によって構成することが可能である。すなわち、電圧評価値Ｖｃｇを用いる電圧マクロ制御部６１０は、循環電流を制御するマイナーループを構成することによって、全ての変換器セル７、または、グループ毎の複数個の変換器セル７での蓄積エネルギの過不足を抑制する。
【００６８】
指令分配部６０６は、交流制御指令値Ｖｃｐと、循環制御指令値Ｖｚｐと、直流電圧指令値Ｖｄｃｒｅｆと、中性点電圧Ｖｓｎと、交流電圧Ｖａｃとを受ける。電力変換器２の交流側が変圧器１３を介して交流回路１２に接続されているため、中性点電圧Ｖｓｎは、直流回路１４の直流電源の電圧により求めることができる。直流電圧指令値Ｖｄｃｒｅｆは、直流出力制御により与えられても、一定値でもよい。
【００６９】
指令分配部６０６は、これらの入力に基づいて、上アームおよび下アームがそれぞれ出力分担する電圧を算出する。指令分配部６０６は、算出した電圧から上アームまたは下アーム内のインダクタンス成分による電圧降下分をそれぞれ差し引くことによって、上アームのアーム電圧指令値ｋｒｅｆｐ、および、下アームのアーム電圧指令値ｋｒｅｆｎを決定する。
【００７０】
決定された上アームのアーム電圧指令値ｋｒｅｆｐ、および下アームのアーム電圧指令値ｋｒｅｆｎは、交流電流Ｉａｃを交流電流指令値Ｉａｃｒｅｆに追従させ、循環電流Ｉｚを循環電流指令値Ｉｚｒｅｆに追従させ、直流電圧Ｖｄｃを直流電圧指令値Ｖｄｃｒｅｆに追従させるとともに、交流電圧Ｖａｃをフィードフォワード制御する出力電圧指令となる。この様に、循環電流Ｉｚを循環電流指令値Ｉｚｒｅｆに追従させるための循環制御指令値Ｖｚｐは、アーム電圧指令値ｋｒｅｆｐ，ｋｒｅｆｎに反映されている。すなわち、電圧マクロ制御部６１０によって算出される循環電流指令値Ｉｚｒｅｆ、または、循環制御指令値Ｖｚｐは、同一アームに含まれるＮｃｅｌｌ個の変換器セル７に対して共通に設定される「制御値」の一実施例に相当する。
【００７１】
基本制御部５０２は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｎと、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎとを出力する。
【００７２】
図６は、アーム制御部５０３の構成例を説明するブロック図である。
図６を参照して、アーム制御部５０３は、Ｎｃｅｌｌ個の個別セル制御部２０２を含む。
【００７３】
個別セル制御部２０２は、対応する変換器セル７を個別に制御する。個別セル制御部２０２は、基本制御部５０２からアーム電圧指令値ｋｒｅｆ、アーム電流Ｉａｒｍ、および、キャパシタ電圧指令値Ｖｃｅｌｌ＊を受ける。
【００７４】
個別セル制御部２０２は、対応する変換器セル７のゲート信号ｇａを生成して、対応する変換器セル７へ出力する。ゲート信号ｇａは、図２（ａ）の変換器セル７では、スイッチング素子３１ｐおよび３１ｎのオンオフを制御する信号である（ｎ＝２）。なお、変換器セル７が、図２（ｂ）のフルブリッジ構成である場合には、スイッチング素子３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２のそれぞれのゲート信号が生成される（ｎ＝４）。一方で、各変換器セル７の電圧検出器３３からの検出値（キャパシタ電圧Ｖｃ）は、図５に示された電圧評価値生成部７００へ送出される。
【００７５】
図７は、図６に示された個別セル制御部２０２の構成例を示すブロック図である。
図７を参照して、個別セル制御部２０２は、キャリア発生器２０３と、個別電圧制御部２０５と、加算器２０６と、ゲート信号生成部２０７とを有する。
【００７６】
キャリア発生器２０３は、位相シフトＰＷＭ（Pulse  Width  Modulation）制御で用いられる、ある定められたキャリア周波数ｆｃ、位相θｉ、および振幅Ａｍｐを有するキャリア信号ＣＳを生成する。位相シフトＰＷＭ制御とは、同一アーム（上アーム５または下アーム６）を構成する複数（Ｎｃｅｌｌ個）の変換器セル７のそれぞれに対して出力されるＰＷＭ信号のタイミング（すなわち、位相θｉ）を相互にずらすものである。これによって、各変換器セル７の出力電圧の合成電圧に含まれる高調波成分が削減されることが知られている。
【００７７】
たとえば、制御装置３に設けられたキャリア制御部２３０（図１２を参照）は、各アーム制御部５０３に設けられた各個別セル制御部２０２のキャリア発生器２０３に対して、キャリア周波数ｆｃ、位相θｉ、および振幅Ａｍｐの各設定値を送信する。この場合、位相θｉの設定値は、各アームを構成するＮｃｅｌｌ個の変換器セル７の間で相互にずれている。各個別セル制御部２０２のキャリア発生器２０３は、受信したキャリア周波数ｆｃ、位相θｉ、および振幅Ａｍｐの各設定値に基づいてキャリア信号ＣＳを生成する。
【００７８】
個別電圧制御部２０５には、電圧指令値Ｖｃｅｌｌ＊と、対応する変換器セル７のキャパシタ電圧Ｖｃと、対応する変換器セル７が属するアームのアーム電流とを受ける。電圧指令値Ｖｃｅｌｌ＊は、図５の全電圧制御部６１２の電圧指令値Ｖｃ＊と共通の値（固定値）に設定することができる。あるいは、同一アーム内でのキャパシタ電圧Ｖｃを均一化するために、電圧指令値Ｖｃｅｌｌ＊は、同一アームに含まれるＮｃｅｌｌ個の変換器セル７のキャパシタ電圧の平均値に設定されてもよい。
【００７９】
個別電圧制御部２０５は、電圧指令値Ｖｃｅｌｌ＊に対するキャパシタ電圧Ｖｃの偏差に演算を施して、個別電圧制御のための制御出力ｄｋｒｅｆを算出する。個別電圧制御部２０５についても、ＰＩ制御またはＰＩＤ制御等を実行する制御器によって構成することが可能である。また、上記制御器による演算値に対して、アーム電流Ｉａｒｍの極性に応じて、「＋１」または「−１」を乗算することによって、上記偏差を解消する方向にキャパシタ３２を充放電するための制御出力ｄｋｒｅｆが算出される。もしくは、上記制御器による演算値に対して、アーム電流Ｉａｒｍを乗算することによって、上記偏差を解消する方向にキャパシタ３２を充放電するための制御出力ｄｋｒｅｆを算出してもよい。
【００８０】
実施の形態１の電力変換装置１の場合には、さらに、個別電圧制御部２０５にゲインＧ＊の設定値が入力される。個別電圧制御部２０５から出力される個別電圧制御のための制御出力ｄｋｒｅｆは、ゲインＧ＊が乗算されたものである。実施の形態１における個別電圧制御部２０５の詳細については、図９を参照して後述する。
【００８１】
加算器２０６は、基本制御部５０２からのアーム電圧指令値ｋｒｅｆと、個別電圧制御部２０５の制御出力ｄｋｒｅｆとを加算することによって、セル電圧指令値ｋｒｅｆｃを出力する。
【００８２】
ゲート信号生成部２０７は、キャリア発生器２０３からのキャリア信号ＣＳによって、セル電圧指令値ｋｒｅｆｃをＰＷＭ変調することでゲート信号ｇａを生成する。
【００８３】
図８は、図７に示されたゲート信号生成部によるＰＷＭ変調制御を説明するための概念的な波形図である。なお、図８に示された信号波形は説明のために誇張したものであり、実際の信号波形をそのまま示したものではない。
【００８４】
図８を参照して、セル電圧指令値ｋｒｅｆｃは、代表的には三角波で構成されるキャリア信号ＣＳと、電圧比較される。セル電圧指令値ｋｒｅｆｃの電圧が、キャリア信号ＣＳの電圧よりも高いときには、ＰＷＭ変調信号Ｓｐｗｍはハイレベル（Ｈレベル）に設定される。反対に、キャリア信号ＣＳの電圧がセル電圧指令値ｋｒｅｆｃの電圧よりも高いときには、ＰＷＭ変調信号Ｓｐｗｍはローレベル（Ｌレベル）に設定される。
【００８５】
たとえば、ＰＷＭ変調信号ＳｐｗｍのＨレベル期間では、図２（ａ）の変換器セル７において、スイッチング素子３１ｐをオンする一方で、スイッチング素子３１ｎをオフするようにゲート信号ｇａ（ｎ＝２）が生成される。反対に、ＰＷＭ変調信号ＳｐｗｍのＬレベル期間では、スイッチング素子３１ｎをオンする一方で、スイッチング素子３１ｐをオフするようにゲート信号ｇａ（ｎ＝２）が生成される。
【００８６】
ゲート信号ｇａとして、変換器セル７のスイッチング素子３１ｐ、３１ｎのゲートドライバ（図示せず）に送出されることによって、変換器セル７のスイッチング素子３１ｐ、３１ｎがオンオフ制御される。
【００８７】
セル電圧指令値ｋｒｅｆｃは、制御出力ｄｋｒｅｆによって修正された、正弦波電圧に相当する。従って、制御装置３では、当該正弦波電圧（アーム電圧指令値ｋｒｅｆ）の振幅（または、実効値）と、キャリア信号ＣＳの振幅から、ＰＷＭ変調での変調率指令値を公知の手法によって算出することが可能である。
【００８８】
このように、本実施の形態に係る電力変換装置では、変換器セル７のキャパシタ電圧Ｖｃは、変換器セル７毎での個別制御（個別電圧制御部２０５）と、電力変換器２の全体、または、同じグループ（各相レグ回路またはアーム）内の複数の変換器セル７での蓄積エネルギを制御するためのマクロ制御（電圧マクロ制御部６１０）との多階層で制御されることが理解される。
【００８９】
（個別制御におけるキャパシタ電圧のばらつきの原因）
図５の電圧マクロ制御部６１０によって、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足、および、グループ間（各相レグ回路間またはアーム間）での蓄積エネルギの不均衡が是正されていたとしても、個別セル制御部２０２における個別制御が十分に機能せずに個々のキャパシタ電圧Ｖｃがばらつく場合がある。その結果、いずれかの変換器セル７のキャパシタ電圧Ｖｃが過電圧保護または低電圧保護のレベルまで過上昇または過低下することで、ＭＭＣの動作が停止される虞がある。
【００９０】
上記のように個々のキャパシタ電圧Ｖｃがばらつく第１の原因として、アーム電流Ｉａｒｍが著しく小さいことが挙げられる。たとえば、交流回路１２と電力変換装置１との間で入力または出力される交流電力が少ないときにアーム電流Ｉａｒｍが小さくなる。アーム電流Ｉａｒｍが小さくなると個々の変換器セル７を流れる電流が小さくなるので、蓄電素子３２に充電または蓄電素子３２から放電される電流も小さくなる。この結果、個別制御が効きにくくなり、個々のキャパシタ電圧Ｖｃがばらつく。個々のキャパシタ電圧Ｖｃのばらつきを放置すると、ばらつきがさらに拡大する場合がある。
【００９１】
第２の原因として、アーム電流Ｉａｒｍおよび各変換器セル７の出力電圧に含まれる高調波成分の影響が考えられる。図７を参照して説明したように、各変換器セル７のスイッチング制御には位相シフトＰＷＭ制御が用いられるので、同一のアームに含まれる各変換器セル７の出力電圧の位相は相互に異なっている。一方、同一のアームに含まれる各変換器セル７に流れる電流は共通であるので、電流の位相は同じである。したがって、変換器セル７ごとの高調波電圧成分と高調波電流成分との位相関係に応じて、高調波電流がキャパシタに充電される場合もあれば、高調波電流がキャパシタから放電される場合もあり得る。前者のような電圧および電流の位相関係を有する変換器セル７の場合には、キャパシタ電圧Ｖｃが次第に大きくなり、後者のような電圧および電流の位相関係を有する変換器セル７の場合にはキャパシタ電圧Ｖｃが次第に小さくなる。この結果、個々の変換器セル７のキャパシタ電圧Ｖｃにアンバランスが生じる。
【００９２】
実施の形態１の電力変換装置１では、個々のキャパシタ電圧Ｖｃのばらつきが大きい場合に、図７の個別電圧制御部２０５の制御出力ｄｋｒｅｆを大きくするためのゲイン乗算器２１２が設けられる。制御出力ｄｋｒｅｆを大きくすることによって、個別制御を効きやすくする。以下、個別電圧制御部２０５の詳細な構成、および、ゲインＧ＊の値を制御するためのゲイン制御部２２０の構成および動作について説明する。
【００９３】
（個別電圧制御部の詳細な構成）
図９は、個別電圧制御部の詳細な構成例を示すブロック図である。図９（ａ）〜（ｃ）には、ゲイン乗算器２１２の配置位置によって３通りの異なる構成が示されている。
【００９４】
図９（ａ）を参照して、個別電圧制御部２０５は、減算器２１０と、ＰＩ制御器２１１と、ゲイン乗算器２１２と、乗算器２１３とを含む。
【００９５】
減算器２１０は、電圧指令値Ｖｃｅｌｌ＊に対するキャパシタ電圧Ｖｃの偏差を算出する。ＰＩ制御器２１１は、減算器２１０が算出した上記偏差に対して比例演算および積分演算を行う。なお、ＰＩ制御器２１１に代えて、さらに微分演算を行うＰＩＤ制御器としてもよいし、他の構成のフィードバック制御器を用いてもよい。
【００９６】
ゲイン乗算器２１２は、アーム電流ＩａｒｍにゲインＧ＊を乗算する。ゲインＧ＊の設定値は図１０を参照して後述するゲイン制御部２２０から与えられる。乗算器２１３は、ＰＩ制御器２１１の演算結果にゲイン乗算器２１２の乗算結果を乗算することによって、個別電圧制御部２０５の制御出力ｄｋｒｅｆを生成する。
【００９７】
図９（ｂ）に示す個別電圧制御部２０５の構成要素は図９（ａ）の場合と同じであるが、ゲイン乗算器２１２の配置位置が図９（ａ）の場合と異なる。具体的に、ゲイン乗算器２１２は、ＰＩ制御器２１１の後段で乗算器２１３の前段に設けられる。ゲイン乗算器２１２は、ＰＩ制御器２１１の演算結果にゲインＧ＊を乗算する。乗算器２１３は、ゲイン乗算器２１２の演算結果にアーム電流Ｉａｒｍを乗算することによって、制御出力ｄｋｒｅｆを生成する。
【００９８】
図９（ｃ）に示す個別電圧制御部２０５の構成要素は図９（ａ）および（ｂ）の場合と同じであるが、ゲイン乗算器２１２の配置位置が図９（ａ）および（ｂ）の場合と異なる。具体的に、ゲイン乗算器２１２は乗算器２１３の後段に設けられる。乗算器２１３は、ＰＩ制御器２１１の演算結果にアーム電流Ｉａｒｍを乗算する。ゲイン乗算器２１２は、乗算器２１３の乗算結果にゲインＧ＊を乗算することによって、制御出力ｄｋｒｅｆを生成する。
【００９９】
以上の説明から明らかなように、図９（ａ）〜（ｃ）の個別電圧制御部２０５では、演算順序が異なるだけで、最終的に生成される制御出力ｄｋｒｅｆの値は同じである。なお、乗算器２１３は、アーム電流Ｉａｒｍに代えて、アーム電流Ｉａｒｍの極性に応じた符号「＋１」または「−１」を、他方の入力値に対して乗算してもよい。
【０１００】
（ゲイン制御部の構成および動作）
図１０は、ゲイン制御部の構成例を示すブロック図である。制御装置３は、個別電圧制御部２０５で用いられるゲインＧ＊の設定値を生成するゲイン制御部２２０をさらに備えている。
【０１０１】
図１０に示すように、ゲイン制御部２２０は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける最大・最小生成部２２１と、ゲイン設定部２２２とを含む。最大・最小生成部２２１は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎを求める。ゲイン設定部２２２は、最大・最小生成部２２１が求めた最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎを受ける。
【０１０２】
図１１は、図１０のゲイン設定部の動作を示すフローチャートである。図１１を参照して、ゲイン設定部２２２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ１００でＹＥＳ）、ゲインＧ＊を１よりも大きい値に設定する（ステップＳ１１０）。このように制御ゲインＧ＊を大きくすることによって、個別電圧制御部２０５の制御出力ｄｋｒｅｆが大きくなるので、個別制御が効きやすくなる。この結果、個々のキャパシタ電圧Ｖｃのばらつきを抑制することができる。
【０１０３】
一方、ゲイン設定部２２２は、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ１００でＮＯ）、ゲインＧ＊を１に設定する（ステップＳ１２０）。
【０１０４】
なお、最大・最小生成部２２１は、入力された各変換器セル７のキャパシタ電圧Ｖｃの時系列データに対して高域除去フィルタを施した後に、最大値および最小値を求めてもよい。
【０１０５】
また、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差に代えて、全ての変換器セル７のキャパシタ電圧Ｖｃの分散または標準偏差などを用いてもよく、ばらつきの程度を表す評価値であれば特に限定されない。したがって、ゲイン設定部２２２は、ばらつきの程度を表す評価値が閾値よりも大きい場合に制御ゲインＧ＊を１よりも大きい値に設定し、ばらつきの程度を表す評価値が閾値以下の場合に制御ゲインＧ＊を１に設定する。
【０１０６】
（実施の形態１の効果）
以上のとおり、実施の形態１の電力変換装置１によれば、個々の変換器セル７のキャパシタ電圧Ｖｃのばらつきが大きい場合には、個別電圧制御部２０５の制御ゲインＧ＊がより大きい値に設定される。これにより、個別電圧制御部２０５の制御出力ｄｋｒｅｆが大きくなるので、個別制御が効きやすくなる。結果として、個々のキャパシタ電圧Ｖｃのばらつきを抑制することができる。
【０１０７】
実施の形態２．
実施の形態２の電力変換装置１では、個々の変換器セル７のキャパシタ電圧Ｖｃのばらつきが大きい場合に、図７のキャリア発生器２０３に入力されるキャリア信号ＣＳの振幅Ａｍｐの符号、位相θｉ、およびキャリア周波数ｆｃのいずれかが変更される。これにより、アーム電流Ｉａｒｍに含まれる高調波電流成分の位相と、各変換器セル７の出力電圧に含まれる高調波電圧成分の位相との関係が変化する。結果として、これまで高調波電流が蓄電素子３２に充電されていた変換器セル７については、キャパシタ電圧Ｖｃの増加を抑制または減少に転じさせることができる。逆に、これまで高調波電流が蓄電素子３２から放電されていた変換器セル７については、キャパシタ電圧Ｖｃの減少を抑制または増加に転じさせることができる。
【０１０８】
以下、図１２〜図１７を参照して詳しく説明する。なお、実施の形態２では、個別電圧制御部２０５で用いられる制御ゲインＧ＊は１に固定されているものとする。もしくは、図９のゲイン乗算器２１２が設けられていないと考えてもよい。ただし、実施の形態１および実施の形態２を組み合わせることも可能である。
【０１０９】
図１２は、制御装置に設けられたキャリア制御部の構成例を示すブロック図である。キャリア制御部２３０は、キャリア信号ＣＳの位相θｉ、キャリア周波数ｆｃ、および振幅Ａｍｐを設定し、これらの設定値を各個別セル制御部２０２のキャリア発生器２０３に入力する。図１２に示すように、キャリア制御部２３０は、最大・最小生成部２３１と、パラメータ設定部２３２とを含む。
【０１１０】
最大・最小生成部２３１は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける。最大・最小生成部２３１は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎを求める。後述する変形例によっては、最大・最小生成部２３１は、さらに、キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘおよび／または最小値Ｖｃｍｉｎを有する変換器セル７を特定する。
【０１１１】
パラメータ設定部２３２は、最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎの情報、ならびにキャパシタ電圧Ｖｃが最大値Ｖｃｍａｘおよび／または最小値Ｖｃｍｉｎを有する変換器セル７の情報を、最大・最小生成部２３１から受ける。パラメータ設定部２３２は、最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には、キャリア信号ＣＳの位相θｉ、キャリア周波数ｆｃ、および振幅Ａｍｐの符号のいずれかを変更する。以下、具体的に説明する。
【０１１２】
図１３は、図１２のパラメータ設定部の第１の動作例を示すフローチャートである。図１３を参照して、パラメータ設定部２３２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ２００でＹＥＳ）、キャリア信号ＣＳの振幅Ａｍｐの設定値の符号を反転させる（ステップＳ２１０）。一方、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ２００でＮＯ）、キャリア信号ＣＳの振幅Ａｍｐの設定値の符号は変更しない。
【０１１３】
上記のようにキャリア信号ＣＳの振幅Ａｍｐの符号を反転させることによって、各変換器セル７の出力電圧のキャリア周波数成分の位相が１８０度シフトする。これにより、これまで高調波電流が蓄電素子３２に充電されていたためにキャパシタ電圧Ｖｃが増加していた変換器セル７については、逆に高調波電流が蓄電素子３２から放電されるようになりキャパシタ電圧Ｖｃが減少する。一方、これまで高調波電流が蓄電素子３２から放電されていたためにキャパシタ電圧Ｖｃが減少していた変換器セル７については、逆に高調波電流が蓄電素子３２に充電されるようになりキャパシタ電圧Ｖｃが増加する。結果として、個々のキャパシタ電圧Ｖｃのばらつきを抑制できる。
【０１１４】
図１４は、図１２のパラメータ設定部の第２の動作例を示すフローチャートである。図１４を参照して、パラメータ設定部２３２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ２００でＹＥＳ）、キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉと、キャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉとを入れ替える（ステップＳ２２０）。一方、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ２００でＮＯ）、キャリア信号ＣＳの位相θｉの入れ替えは行わない。
【０１１５】
上記のようにキャリア信号ＣＳの位相θｉを入れ替えることによって、最大値Ｖｃｍａｘを有する変換器セル７のキャパシタ電圧Ｖｃは増加から減少に転じ、最小値Ｖｃｍｉｎを有する変換器セル７のキャパシタ電圧Ｖｃは減少から増加に転じる。この結果、キャパシタ電圧Ｖｃのばらつきを抑制することができる。
【０１１６】
図１５は、図１２のパラメータ設定部の第３の動作例を示すフローチャートである。図１５を参照して、パラメータ設定部２３２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ２００でＹＥＳ）、キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉを、他の任意の変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉとを入れ替える（ステップＳ２３０）。一方、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ２００でＮＯ）、キャリア信号ＣＳの位相θｉの入れ替えは行わない。
【０１１７】
上記のようにキャリア信号ＣＳの位相θｉを入れ替えることによって、最大値Ｖｃｍａｘを有する変換器セル７のキャパシタ電圧Ｖｃの増加を抑制または減少に転じさせることができる。この結果、キャパシタ電圧Ｖｃのばらつきを抑制することができる。
【０１１８】
図１６は、図１２のパラメータ設定部の第４の動作例を示すフローチャートである。図１６を参照して、パラメータ設定部２３２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ２００でＹＥＳ）、キャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉを、他の任意の変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉとを入れ替える（ステップＳ２４０）。一方、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ２００でＮＯ）、キャリア信号ＣＳの位相θｉの入れ替えは行わない。
【０１１９】
上記のようにキャリア信号ＣＳの位相θｉを入れ替えることによって、最小値Ｖｃｍｉｎを有する変換器セル７のキャパシタ電圧Ｖｃの減少を抑制または増加に転じさせることができる。この結果、個々のキャパシタ電圧Ｖｃのばらつきを抑制できる。
【０１２０】
図１７は、図１２のパラメータ設定部の第５の動作例を示すフローチャートである。図１７を参照して、パラメータ設定部２３２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈよりも大きい場合には（ステップＳ２００でＹＥＳ）、キャリア周波数ｆｃを変更する（ステップＳ２５０）。一方、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ以下の場合には（ステップＳ２００でＮＯ）、キャリア周波数ｆｃは変更されない。
【０１２１】
上記のようにキャリア周波数ｆｃを変更することによって、アーム電流Ｉａｒｍに含まれる高調波電流成分の位相と、各変換器セル７の出力電圧に含まれる高調波電圧成分の位相との関係が変化する。結果として、これまで高調波電流が蓄電素子３２に充電されていた変換器セル７については、キャパシタ電圧Ｖｃの増加を抑制または減少に転じさせることができる。逆に、これまで高調波電流が蓄電素子３２から放電されていた変換器セル７については、キャパシタ電圧Ｖｃの減少を抑制または増加に転じさせることができる。
【０１２２】
なお、キャリア周波数ｆｃを現在の値よりも大きくしても小さくしても上記の効果を奏するが、キャリア周波数ｆｃを大きくしたほうが、高調波電流成分が高次側にシフトするためにその振幅が減少するので望ましい。
【０１２３】
以上のとおり、実施の形態２の電力変換装置１によれば、個々の変換器セル７のキャパシタ電圧Ｖｃのばらつきが大きい場合には、キャリア信号ＣＳの振幅Ａｍｐの符号、キャリア周波数ｆｃ、および平均値との差が比較的大きいキャパシタ電圧Ｖｃを有する変換器セル７に供給するキャリア信号ＣＳの位相θｉのいずれかが変更される。これにより、これまでキャパシタ電圧Ｖｃが増加していた変換器セル７については、キャパシタ電圧Ｖｃの増加を抑制または減少に転じさせることができる。一方、これまでキャパシタ電圧Ｖｃが減少していた変換器セル７については、キャパシタ電圧Ｖｃの減少を抑制または増加に転じさせることができる。この結果、個々のキャパシタ電圧Ｖｃのばらつきを抑制できる。
【０１２４】
なお、図１３〜図１７のステップＳ２００において、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差に代えて、全ての変換器セル７のキャパシタ電圧Ｖｃの分散または標準偏差など、個々のキャパシタ電圧Ｖｃのばらつきの程度を表す評価値を用いてもよい。
【０１２５】
実施の形態３．
実施の形態３の電力変換装置１では、キャパシタ電圧Ｖｃが最大である変換器セル７に設けられたバイパススイッチ３４がオン状態に制御される。一方、キャパシタ電圧Ｖｃが最小である変換器セル７に供給されるゲート信号ｇａがブロックされることにより、当該変換器セル７に設けられたスイッチング素子３１が全て開状態に制御される。以下、図面を参照して具体的に説明する。なお、実施の形態３は実施の形態１と組み合わせることができるし、実施の形態２の図１３および図１７の動作例と組み合わせることができる。
【０１２６】
図１８は、制御装置に設けられたバイパス制御部の構成例を示すブロック図である。バイパス制御部２４０は、各変換器セル７に対してバイパススイッチ３４の開閉を制御する制御信号を出力する。図１８に示すように、バイパス制御部２４０は、最大・最小生成部２４１と、制御信号生成部２４２とを含む。
【０１２７】
最大・最小生成部２４１は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける。最大・最小生成部２４１は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎを求める。さらに、最大・最小生成部２４１は、キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７を特定する。
【０１２８】
制御信号生成部２４２は、最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎの情報、ならびにキャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７の情報を、最大・最小生成部２４１から受ける。
【０１２９】
図１９Ａは、図１８の制御信号生成部の動作例を示すフローチャートである。図１９Ａを参照して、制御信号生成部２４２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ１よりも大きい場合には（ステップＳ３００でＹＥＳ）、キャパシタ電圧Ｖｃが最大である変換器セル７に対して、そのバイパススイッチ３４を閉状態にするための制御信号を出力する（ステップＳ３１０）。バイパススイッチ３４を閉状態にすることによって、アーム電流Ｉａｒｍ電流は閉状態のバイパススイッチ３４を流れるようになる。このため、当該変換器セル７の蓄電素子３２に蓄積された電圧（すなわち、キャパシタ電圧Ｖｃ）はリークによって自然に減少する。
【０１３０】
次に、制御信号生成部２４２は、最大電圧以外のキャパシタ電圧Ｖｃを有する変換器セル７においてバイパススイッチ３４が閉状態のものがあれば、そのバイパススイッチ３４を開状態に戻すための制御信号を出力する（ステップＳ３１１）。
【０１３１】
一方、制御信号生成部２４２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ２（ただし、Ｖｔｈ２＜Ｖｔｈ１）よりも小さい場合には（ステップＳ３００でＮＯ、ステップ３２０でＹＥＳ）、ステップＳ３１０で閉状態に変更したバイパススイッチ３４を開状態に戻すための制御信号を、当該変換器セル７に対して出力する（ステップ３３０）。その他の場合には（ステップＳ３００でＮＯ、ステップＳ３２０でＮＯ）、制御信号生成部２４２は、バイパススイッチ３４の状態を変更しない。
【０１３２】
図１９Ｂは、図１９Ａの場合の変形例を示すフローチャートである。図１９Ｂのフローチャートでは、図１９ＡのステップＳ３１１に代えてステップＳ３１１Ａが設けられる。ステップＳ３１１Ａにおいて、制御信号生成部２４２は、閉状態のバイパススイッチ３４を有する変換器セル７のキャパシタ電圧Ｖｃが閾値以下の場合に、当該バイパススイッチ３４を開状態に戻すための制御信号を出力する。これにより、ステップＳ３１０でバイパススイッチ３４が閉状態となった変換器セル７では、キャパシタ電圧Ｖｃが閾値まで減少するまでバイパススイッチ３４の閉状態が継続される。図１９Ｂのその他の点は図１９Ａの場合と同様であるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。
【０１３３】
図２０は、制御装置に設けられたゲートブロック部の構成例を示すブロック図である。ゲートブロック部２５０は、各変換器セル７に送信されるゲート信号ｇａをブロックするための制御信号を、各個別セル制御部２０２のゲート信号生成部２０７に出力する。ゲート信号ｇａがブロックされた場合、ゲート信号生成部２０７は、対応する変換器セル７の全てのスイッチング素子３１を開状態に制御する。図２０に示すように、ゲートブロック部２５０は、最大・最小生成部２５１と、ゲート電圧変更部２５２とを含む。
【０１３４】
最大・最小生成部２５１は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける。最大・最小生成部２５１は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎを求める。さらに、最大・最小生成部２５１は、キャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７を特定する。
【０１３５】
ゲート電圧変更部２５２は、最大値Ｖｃｍａｘおよび最小値Ｖｃｍｉｎの情報、ならびにキャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７の情報を、最大・最小生成部２５１から受ける。
【０１３６】
図２１Ａは、図２０のゲート電圧変更部の動作例を示すフローチャートである。図２１Ａを参照して、ゲート電圧変更部２５２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ１よりも大きい場合には（ステップＳ４００でＹＥＳ）、キャパシタ電圧Ｖｃが最小である変換器セル７に対応するゲート信号生成部２０７から出力されるゲート信号ｇａをブロックする（ステップＳ４１０）。これにより、ゲート信号生成部２０７は、対応する変換器セル７の全てのスイッチング素子３１を開状態に制御する。全てのスイッチング素子３１が開状態に制御されると、アーム電流Ｉａｒｍはフリーホイールダイオードを介して蓄電素子３２に流入するので、キャパシタ電圧Ｖｃが増加する。
【０１３７】
次に、ゲート電圧変更部２５２は、最小電圧以外のキャパシタ電圧Ｖｃを有する変換器セル７においてゲート信号ｇａがブロックされたものがあれば、その変換器セル７に対するゲート信号ｇａのブロックを解除する（ステップＳ４１１）。
【０１３８】
一方、ゲート電圧変更部２５２は、全ての変換器セル７のキャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差が閾値Ｖｔｈ２（ただし、Ｖｔｈ２＜Ｖｔｈ１）よりも小さい場合には（ステップＳ４００でＮＯ、ステップ４２０でＹＥＳ）、ステップＳ４１０において設定されたゲート信号ｇａのブロック状態を解除する（ステップＳ４３０）。すなわち、全てのスイッチング素子３１が開状態に設定された変換器セル７の動作が通常のスイッチング動作に戻る。その他の場合には（ステップＳ４００でＮＯ、ステップＳ４２０でＮＯ）、ゲート電圧変更部２５２は現在の制御状態を維持する。
【０１３９】
図２１Ｂは、図２１Ａの場合の変形例を示すフローチャートである。図２１Ｂのフローチャートでは、図２１ＡのステップＳ４１１に代えてステップＳ４１１Ａが設けられる。ステップＳ４１１Ａにおいて、ゲート電圧変更部２５２は、ゲート信号ｇａがブロックされている変換器セル７のキャパシタ電圧Ｖｃが閾値以上の場合に、当該変換器セル７に対するゲート信号ｇａのブロックを解除する。これにより、ステップＳ４１０でゲート信号ｇａがブロックされた変換器セル７では、キャパシタ電圧Ｖｃが閾値まで上昇するまでゲート信号ｇａのブロックが継続される。図２１Ｂのその他の点は図２１Ａの場合と同様であるので、同一または相当するステップには同一の参照符号を付して説明を繰り返さない。
【０１４０】
以上のとおり、実施の形態３の電力変換装置１によれば、キャパシタ電圧Ｖｃが最大である変換器セル７に設けられたバイパススイッチ３４がオン状態に制御されることにより、当該変換器セル７のキャパシタ電圧Ｖｃは減少する。逆に、キャパシタ電圧Ｖｃが最小である変換器セル７に供給されるゲート信号ｇａがブロックされることにより、当該変換器セル７に設けられたスイッチング素子３１が全て開状態に制御される。これにより、当該変換器セル７のキャパシタ電圧Ｖｃは増加する。この結果、個々のキャパシタ電圧Ｖｃのばらつきを抑制することができる。
【０１４１】
なお、図１９ＡのステップＳ３００および図２１ＡのステップＳ４００において、キャパシタ電圧Ｖｃの最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差に代えて、全ての変換器セル７のキャパシタ電圧Ｖｃの分散または標準偏差など、個々のキャパシタ電圧Ｖｃのばらつきの程度を表す評価値を用いてもよい。
【０１４２】
また、図２（ａ）のハーフリッジ型の変換器セル７の場合には、バイパススイッチ３４をオン状態に制御することに代えて、半導体スイッチング素子３１ｎをオン状態に制御することによっても同様の効果を実現できる。図２（ｂ）のフルブリッジ型の変換器セル７の場合には、バイパススイッチ３４をオン状態に制御することに代えて、半導体スイッチング素子３１ｐ１，３１ｐ２をオン状態に制御することによって、または半導体スイッチング素子３１ｎ１，３１ｎ２をオン状態に制御することによっても同様の効果を実現できる。
【０１４３】
言い替えると、キャパシタ電圧Ｖｃが最大である変換器セル７は、電流が蓄電素子３２に流入または蓄電素子３２から流出しない状態であるバイパス状態に制御される。バイパス状態は、上記のようにバイパススイッチ３４をオン状態にすることによって実現してもよいし、半導体スイッチング素子３１のいずれかをオン状態にすることによって実現してもよい。
【０１４４】
実施の形態４．
実施の形態４では、これまで説明した実施の形態１〜３をより一般化した場合について説明する。
【０１４５】
図２２は、図１０のゲイン制御部、図１２のキャリア制御部、図１８のバイパス制御部、および図２０のゲートブロック部を一般化したばらつき制御部の構成例を示すブロック図である。ばらつき制御部２６０は、制御装置３に設けられ、個々のキャパシタ電圧のばらつきを制御する。図２２に示すように、ばらつき制御部２６０は、ばらつき評価値生成部２６１と、出力電圧変更部２６２とを含む。
【０１４６】
ばらつき評価値生成部２６１は、図１０、図１２、図１８、および図２０の最大・最小生成部２２１，２３１，２４１，２５１に対応する。ばらつき評価値生成部２６１は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受け、個々のキャパシタ電圧Ｖｃのばらつきの程度を表す評価値を生成する。評価値は、たとえば、最大値Ｖｃｍａｘと最小値Ｖｃｍｉｎとの差、分散、または標準偏差などである。
【０１４７】
出力電圧変更部２６２は、図１０のゲイン設定部２２２、図１２のパラメータ設定部２３２、図１８の制御信号生成部２４２、および図２０のゲート電圧変更部２５２に対応する。出力電圧変更部２６２は、ばらつき評価値生成部２６１によって生成された評価値が閾値を超えている場合には、キャパシタ電圧Ｖｃのばらつきが抑制されるように個々の変換器セル７の出力電圧を変更するように、個別セル制御部２０２を制御する。
【０１４８】
図２３は、図２２の出力電圧変更部の動作を説明するためのフローチャートである。図２３を参照して、出力電圧変更部２６２は、ばらつきの程度を表す評価値が閾値を超えている場合に（ステップＳ５００でＹＥＳ）、後続するステップを実行する。
【０１４９】
具体的に、キャパシタ電圧Ｖｃが平均値よりも大きい少なくとも１つの変換器セル７について（ステップＳ５１０でＹＥＳ）、出力電圧変更部２６２は、以下の(i)または(ii)の少なくとも１つを実行する。
【０１５０】
(i)当該変換器セル７を流れるアーム電流Ｉａｒｍが正の場合、すなわち、高電位側の入出力端子Ｐ１から低電位側の入出力端子Ｐ２の方向である正方向にアーム電流Ｉａｒｍが流れている場合（ステップＳ５２０でＹＥＳ）、出力電圧変更部２６２は、零電圧もしくは負電圧の出力時間を増やすように（すなわち、正電圧の出力時間を減らすように）当該変換器セル７に対応する個別セル制御部２０２を制御する（ステップＳ５３０）。これにより、当該変換器セル７のキャパシタ電圧Ｖｃが減少する。
【０１５１】
(ii)当該変換器セル７を流れるアーム電流Ｉａｒｍが負方向の場合（ステップＳ５４０でＹＥＳ）、出力電圧変更部２６２は、正電圧の出力時間を増やすように（すなわち、零電圧もしくは負電圧の出力時間を減らすように）当該変換器セル７に対応する個別セル制御部２０２を制御する（ステップＳ５５０）。これにより、当該変換器セル７のキャパシタ電圧Ｖｃが減少する。
【０１５２】
一方、キャパシタ電圧Ｖｃが平均値よりも小さい少なくとも１つの変換器セル７について（ステップＳ５１５でＹＥＳ）、出力電圧変更部２６２は、以下の(iii)または(iv)の少なくとも１つを実行する。
【０１５３】
(iii)当該変換器セル７を流れるアーム電流Ｉａｒｍが正方向の場合（ステップＳ５６０でＹＥＳ）、出力電圧変更部２６２は、正電圧の出力時間を増やすように（すなわち、零電圧もしくは負電圧の出力時間を減らすように）当該変換器セル７に対応する個別セル制御部２０２を制御する（ステップＳ５７０）。これにより、当該変換器セル７のキャパシタ電圧Ｖｃが増加する。
【０１５４】
(iv)当該変換器セル７を流れるアーム電流Ｉａｒｍが負方向の場合（ステップＳ５８０でＹＥＳ）、出力電圧変更部２６２は、零電圧もしくは負電圧の出力時間を増やすように（すなわち、正電圧の出力時間を減らすように）当該変換器セル７に対応する個別セル制御部２０２を制御する（ステップＳ５９０）。これにより、当該変換器セル７のキャパシタ電圧Ｖｃが増加する。
【０１５５】
前述した図１０のゲイン設定部２２２の場合には、個別電圧制御部２０５における制御ゲインＧ＊を１よりも大きい値に設定することによって、上記の(i)〜(iv)の全てが実現している。
【０１５６】
図１２のパラメータ設定部２３２の場合には、キャリア信号ＣＳの振幅Ａｍｐの符号を反転させることによって（図１３のステップＳ２１０）、上記の(i)〜(iv)の全てが実現している。
【０１５７】
キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉと、キャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉとを入れ替えることによって（図１４のステップＳ２２０）、上記の(i)〜(iv)の全てが実現している。
【０１５８】
キャパシタ電圧Ｖｃが最大値Ｖｃｍａｘを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉを、他の任意の変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉと入れ替えることによって（図１５のステップＳ２３０）、上記の(i)および(ii)が実現している。
【０１５９】
キャパシタ電圧Ｖｃが最小値Ｖｃｍｉｎを有する変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉを、他の任意の変換器セル７に供給するゲート信号ｇａを生成するためのキャリア信号ＣＳの位相θｉと入れ替えることによって（図１６のステップＳ２４０）、上記の(iii)および(iv)が実現している。
【０１６０】
キャリア周波数ｆｃを変更することによって（図１７のステップＳ２５０）、上記の(i)〜(iv)の全てが実現している。
【０１６１】
図１８の制御信号生成部２４２の場合には、キャパシタ電圧Ｖｃが最大である変換器セル７のバイパススイッチ３４を閉状態にすることによって（図１９ＡのステップＳ３１０）、上記の(i)が実現している。
【０１６２】
図２０のゲート電圧変更部２５２の場合には、キャパシタ電圧Ｖｃが最小である変換器セル７に出力されるゲート信号ｇａをブロックすることによって（図２１ＡのステップＳ４１０）、上記の(iii)および(iv)が実現している。
【０１６３】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１６４】
１  電力変換装置、２  電力変換器、３  制御装置、４  レグ回路、５  上アーム、６  下アーム、７  変換器セル、１２  交流回路、１４  直流回路、３１  スイッチング素子、３２  蓄電素子（キャパシタ）、３３  電圧検出器、３４  バイパススイッチ、２０２  個別セル制御部、２０３  キャリア発生器、２０５  個別電圧制御部、２０７  ゲート信号生成部、２１１  ＰＩ制御器、２１２  ゲイン乗算器、２２０  ゲイン制御部、２２１，２３１，２４１，２５１  最大・最小生成部、２２２  ゲイン設定部、２３０  キャリア制御部、２３２  パラメータ設定部、２４０  バイパス制御部、２４２  制御信号生成部、２５０  ゲートブロック部、２５２  ゲート電圧変更部、２６０  ばらつき制御部、２６１  ばらつき評価値生成部、２６２  出力電圧変更部、５０１  スイッチング制御部、５０２  基本制御部、５０３  アーム制御部、６０１  アーム電圧指令生成部、６０３  交流電流制御部、６０４  循環電流算出部、６０５  循環電流制御部、６０６  指令分配部、６１０  電圧マクロ制御部、６１２  全電圧制御部、６１４  グループ間電圧制御部、７００  電圧評価値生成部、Ａｍｐ  振幅、ＣＳ  キャリア信号、Ｇ＊  制御ゲイン、Ｎｎ  低電位側直流端子、Ｎｐ  高電位側直流端子、Ｎｕ，Ｎｖ，Ｎｗ  交流入力端子、Ｐ１，Ｐ２  入出力端子、Ｖｃ  キャパシタ電圧、Ｖｔｈ，Ｖｔｈ１，Ｖｔｈ２  閾値、ｄｋｒｅｆ  制御出力、ｆｃ  キャリア周波数、ｇａ  ゲート信号、ｋｒｅｆ  アーム電圧指令値、ｋｒｅｆｃ  セル電圧指令値。
【要約】
ＭＭＣ方式の電力変換装置において、制御装置は、個々の変換器セルの蓄電素子の電圧のばらつきの程度を表す評価値を算出する。制御装置は、この評価値が閾値を超えている場合に（Ｓ５００でＹＥＳ）、(i)蓄電素子の電圧が平均値よりも大きい第１の変換器セルに正方向の電流が流れているときに正電圧の出力時間を減らすこと（Ｓ５３０）、(ii)第１の変換器セルに負方向の電流が流れているときに正電圧の出力時間を増やすこと（Ｓ５５０）、(iii)蓄電素子の電圧が平均値よりも小さい第２の変換器セルに正方向の電流が流れているときに正電圧の出力時間を増やすこと（Ｓ５７０）、または(iv)第２の変換器セルに負方向の電流が流れているときに正電圧の出力時間を減らすこと（Ｓ５９０）のうち少なくとも１つが実現されるように複数の変換器セルを制御する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図２３】
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