(57)【特許請求の範囲】
【請求項１】
カウンタ回路であって、
複数段のフリップフロップと、
複数の第１スイッチであって、前記複数の第１スイッチの各々が２段目以降の前記複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている、複数の第１スイッチと、
複数の第２スイッチであって、前記複数の第２スイッチの各々が２段目以降の前記複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている、複数の第２スイッチと、を備えており、
前記複数の第１スイッチと前記複数の第２スイッチは、同期式モードにおいて前記複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて前記複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成しており、
前記第１スイッチは、同期式モードにおいて前記クロック端子にクロック信号が入力するように構成され、非同期式モードにおいて前記クロック端子に前段の前記フリップフロップの出力が入力するように構成されており、
前記第２スイッチは、前記同期式モードにおいて前記入力端子に桁上げ信号が入力するように構成され、前記非同期式モードにおいて前記入力端子にハイ信号が入力するように構成されている、カウンタ回路。
【請求項２】
前記フリップフロップが、ＪＫ型フリップフロップである、請求項１に記載のカウンタ回路。
【請求項３】
時間計測回路であって、
相対的に低い周波数の低速クロック信号と相対的に高い周波数の高速クロック信号を生成する発振回路と、
前記発振回路から出力される前記低速クロック信号又は前記高速クロック信号に基づいて対象時間を計測するカウンタ回路と、を備えており、
前記カウンタ回路は、
複数段のフリップフロップと、
複数の第１スイッチであって、前記複数の第１スイッチの各々が２段目以降の前記複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている、複数の第１スイッチと、
複数の第２スイッチであって、前記複数の第２スイッチの各々が２段目以降の前記複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている、複数の第２スイッチと、を備えており、
前記複数の第１スイッチと前記複数の第２スイッチは、同期式モードにおいて前記複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて前記複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成する、時間計測回路。
【請求項４】
初段のフリップフロップは、同期式モードにおいてクロック端子に前記低速クロック信号が入力するように構成され、非同期式モードにおいて前記クロック端子に前記高速クロック信号が入力するように構成されており、
前記第１スイッチは、前記同期式モードにおいて前記クロック端子に前記低速クロック信号が入力するように構成され、非同期式モードにおいて前記クロック端子に前段の前記フリップフロップの出力が入力するように構成されており、
前記第２スイッチは、前記同期式モードにおいて前記入力端子に桁上げ信号が入力するように構成され、前記非同期式モードにおいて前記入力端子にハイ信号が入力するように構成されている、請求項３に記載の時間計測回路。
【請求項５】
前記フリップフロップが、ＪＫ型フリップフロップである、請求項４に記載の時間計測回路。
【請求項６】
温度センサ回路であって、
相対的に低い周波数の低速クロック信号と相対的に高い周波数の高速クロック信号を生成する発振回路と、
遅延時間が温度依存特性を有する遅延信号を生成する遅延回路と、
前記発振回路から出力される前記低速クロック信号又は前記高速クロック信号に基づいて前記遅延信号の遅延時間を計測するカウンタ回路と、を備えており、
前記カウンタ回路は、
複数段のフリップフロップと、
複数の第１スイッチであって、前記複数の第１スイッチの各々が２段目以降の前記複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている、複数の第１スイッチと、
複数の第２スイッチであって、前記複数の第２スイッチの各々が２段目以降の前記複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている、複数の第２スイッチと、を備えており、
前記複数の第１スイッチと前記複数の第２スイッチは、同期式モードにおいて前記複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて前記複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成する、温度センサ回路。
【請求項７】
初段のフリップフロップは、同期式モードにおいてクロック端子に前記低速クロック信号が入力するように構成され、非同期式モードにおいて前記クロック端子に前記高速クロック信号が入力するように構成されており、
前記第１スイッチは、前記同期式モードにおいて前記クロック端子に前記低速クロック信号が入力するように構成され、前記非同期式モードにおいて前記クロック端子に前段の前記フリップフロップの出力が入力するように構成されており、
前記第２スイッチは、前記同期式モードにおいて前記入力端子に桁上げ信号が入力するように構成され、前記非同期式モードにおいて前記入力端子にハイ信号が入力するように構成されている、請求項６に記載の温度センサ回路。
【請求項８】
前記フリップフロップが、ＪＫ型フリップフロップである、請求項７に記載の温度センサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、カウンタ回路、時間計測回路及び温度センサ回路に関する。
【背景技術】
【０００２】
クロック信号を利用して時間を計測する時間計測回路が知られている。このような時間計測回路は、様々な場面で必要とされている。例えば、特許文献１は、この種の時間計測回路を備える温度センサ回路を開示する。特許文献１の温度センサ回路では、時間計測回路が温度依存特性を有する遅延信号の遅延時間を計測するために用いられる。
【０００３】
この種の時間計測回路では、時間分解能を向上させることが望まれている。特許文献２は、相対的に低い周波数の低速クロック信号と相対的に高い周波数の高速クロック信号を利用する時間計測回路を開示する。この時間計測回路は、計測対象時間の計測を始めてからの時間が設定値に達したときに、低速クロック信号から高速クロック信号に切り換えるように構成されている。これにより、この時間計測回路は、計測対象時間の終了タイミングに近い期間において高速クロック信号を利用して計測することができるので、高い分解能で計測対象時間を計測することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１８５９８５号公報
【特許文献２】特開平５−３４４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
クロック信号を利用した時間計測では、クロック数を計測するために、複数段のフリップフロップを有するカウンタ回路が利用される。このようなカウンタ回路には、同期式カウンタ回路と非同期式カウンタ回路が知られている。同期式カウンタ回路は、低速クロック信号を利用した正確な計測を得意とする。しかしながら、同期式カウンタ回路は、各ビット間の遅延が大きく、高速クロック信号を利用した場合、正確に計測することが難しいという問題がある。一方、非同期式カウンタ回路は、各ビット間の遅延が小さいので、高速クロック信号を利用した計測を得意とする。しかしながら、非同期式カウンタ回路は、各ビット間の遅延が蓄積することから、特に後段のフリップフロップにおいて正確な計測が難しいという問題がある。
【０００６】
このため、低速クロック信号と高速クロック信号を利用して高精度な時間計測を実現するためには、低速クロック信号用に同期式カウンタ回路を用意し、高速クロック信号用に非同期式カウンタ回路を用意する必要がある。しかしながら、同期式カウンタ回路と非同期式カウンタ回路を別個に用意すると、多くの回路資源を必要とする。
【０００７】
上記では、低速クロック信号と高速クロック信号を利用した時間計測回路を例示し、同期式カウンタ回路と非同期式カウンタ回路の双方が必要となる場面を説明した。しかしながら、時間計測回路に限られず、様々な回路において同期式カウンタ回路と非同期式カウンタ回路の双方が必要とされている。本明細書は、回路資源の増大を抑えながら、同期式カウンタ回路と非同期式カウンタ回路を集積化する技術を提供する。
【課題を解決するための手段】
【０００８】
本明細書で開示するカウンタ回路の一実施形態は、複数段のフリップフロップ、複数の第１スイッチ及び複数の第２スイッチを備える。フリップフロップの種類は特に限定されず、例えば、ＪＫ型フリップフロップ、Ｔ型フリップフロップ又はＤ型フリップフロップであってもよい。複数の第１スイッチの各々は、２段目以降の複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている。複数の第２スイッチの各々は、２段目以降の複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている。複数の第１スイッチと複数の第２スイッチは、同期式モードにおいて複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成する。この実施形態のカウンタ回路は、第１スイッチと第２スイッチを切換えることにより、クロック端子と入力端子に入力する信号を切換えることができる。これにより、この実施形態のカウンタ回路は、同期式カウンタ回路と非同期式カウンタ回路に切換えることができ、同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。フリップフロップがＪＫ型フリップフロップ又はＴ型フリップフロップの場合、第１スイッチは、同期式モードにおいてクロック端子にクロック信号が入力するように構成され、非同期式モードにおいてクロック端子に前段のフリップフロップの出力が入力するように構成されている。第２スイッチは、同期式モードにおいて入力端子に桁上げ信号が入力するように構成され、非同期式モードにおいて入力端子にハイ信号が入力するように構成されている。桁上げ信号とは、下位ビットのフリップフロップの出力の全てがＨｉか否かを示す信号であり、全てがＨｉのときにＨｉであり、その他はＬｏである。この実施形態のカウンタ回路は、第１スイッチと第２スイッチを切換えることにより、同期式カウンタ回路と非同期式カウンタ回路に切換ることができる。この実施形態のカウンタ回路は、回路資源の増大を抑えながら、ＪＫ型フリップフロップ又はＴ型フリップフロップを利用した同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。
【０００９】
本明細書で開示する時間計測回路の一実施形態は、発振回路及びカウンタ回路を備える。発振回路は、相対的に低い周波数の低速クロック信号と相対的に高い周波数の高速クロック信号を生成する。カウンタ回路は、発振回路から出力される低速クロック信号又は高速クロック信号に基づいて対象時間を計測する。例えば、カウンタ回路は、パルス信号のエッジ間に対応する時間を計測してもよい。また、カウンタ回路は、対象時間の計測中に低速クロック信号と高速クロック信号を切り換えて対象時間を計測してもよい。典型的には、カウンタ回路は、低速クロック信号を利用して対象時間の計測を始め、計測中に低速クロック信号から高速クロック信号に切り換えて残りの対象時間を計測してもよい。カウンタ回路は、複数段のフリップフロップ、複数の第１スイッチ及び複数の第２スイッチを備える。フリップフロップの種類は特に限定されず、例えば、ＪＫ型フリップフロップ、Ｔ型フリップフロップ又はＤ型フリップフロップであってもよい。複数の第１スイッチの各々は、２段目以降の複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている。複数の第２スイッチの各々は、２段目以降の複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている。複数の第１スイッチと複数の第２スイッチは、同期式モードにおいて複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成する。この実施形態の時間計測回路は、第１スイッチと第２スイッチを切換えることにより、同期式カウンタ回路と非同期式カウンタ回路に切換えることができるので、回路資源の増大を抑えながら、高精度に時間を計測することができる。フリップフロップがＪＫ型フリップフロップ又はＴ型フリップフロップの場合、初段のフリップフロップは、同期式モードにおいてクロック端子に低速クロック信号が入力するように構成され、非同期式モードにおいてクロック端子に高速クロック信号が入力するように構成されている。第１スイッチは、同期式モードにおいてクロック端子に低速クロック信号が入力するように構成され、非同期式モードにおいてクロック端子に前段のフリップフロップの出力が入力するように構成されている。第２スイッチは、同期式モードにおいて入力端子に桁上げ信号が入力するように構成され、非同期式モードにおいて入力端子にハイ信号が入力するように構成されている。桁上げ信号とは、下位ビットのフリップフロップの出力の全てがＨｉか否かを示す信号であり、全てがＨｉのときにＨｉであり、その他はＬｏである。この実施形態の時間計測回路のカウンタ回路は、第１スイッチと第２スイッチを切換えることにより、ＪＫ型フリップフロップ又はＴ型フリップフロップを利用した同期式カウンタ回路と非同期式カウンタ回路に切換ることができる。この実施形態の時間計測回路のカウンタ回路は、回路資源の増大を抑えながら、ＪＫ型フリップフロップ又はＴ型フリップフロップを利用した同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。したがって、この実施形態の時間計測回路は、回路資源の増大を抑えながら、高精度に時間を計測することができる。
【００１０】
本明細書で開示する温度センサ回路の一実施形態は、発振回路、遅延回路及びカウンタ回路を備える。発振回路は、相対的に低い周波数の低速クロック信号と相対的に高い周波数の高速クロック信号を生成する。遅延回路は、遅延時間が温度依存特性を有する遅延信号を生成する。カウンタ回路は、発振回路から出力される低速クロック信号又は高速クロック信号に基づいて遅延信号の遅延時間を計測する。例えば、カウンタ回路は、遅延時間の計測中に低速クロック信号と高速クロック信号を切り換えて遅延時間を計測してもよい。典型的には、カウンタ回路は、低速クロック信号を利用して遅延時間の計測を始め、計測中に低速クロック信号から高速クロック信号に切り換えて残りの遅延時間を計測してもよい。カウンタ回路は、複数段のフリップフロップ、複数の第１スイッチ及び複数の第２スイッチを備える。フリップフロップの種類は特に限定されず、例えば、ＪＫ型フリップフロップ、Ｔ型フリップフロップ又はＤ型フリップフロップであってもよい。複数の第１スイッチの各々は、２段目以降の複数段のフリップフロップの各々のクロック端子に対応して設けられており、そのクロック端子に入力する信号を切換えるように構成されている。複数の第２スイッチの各々は、２段目以降の複数段のフリップフロップの各々の入力端子に対応して設けられており、その入力端子に入力する信号を切換えるように構成されている。複数の第１スイッチと複数の第２スイッチは、同期式モードにおいて複数段のフリップフロップが同期式カウンタ回路となるように配線パターンを構成し、非同期式モードにおいて複数段のフリップフロップが非同期式カウンタとなるように配線パターンを構成する。この実施形態の温度センサ回路は、第１スイッチと第２スイッチを切換えることにより、同期式カウンタ回路と非同期式カウンタ回路に切換えることができるので、回路資源の増大を抑えながら、高精度に温度を測定することができる。フリップフロップがＪＫ型フリップフロップ又はＴ型フリップフロップの場合、初段のフリップフロップは、同期式モードにおいてクロック端子に低速クロック信号が入力するように構成され、非同期式モードにおいてクロック端子に高速クロック信号が入力するように構成されている。第１スイッチは、同期式モードにおいてクロック端子に低速クロック信号が入力するように構成され、非同期式モードにおいてクロック端子に前段のフリップフロップの出力が入力するように構成されている。第２スイッチは、同期式モードにおいて入力端子に桁上げ信号が入力するように構成され、非同期式モードにおいて入力端子にハイ信号が入力するように構成されている。桁上げ信号とは、下位ビットのフリップフロップの出力の全てがＨｉか否かを示す信号であり、全てがＨｉのときにＨｉであり、その他はＬｏである。この実施形態の温度センサ回路のカウンタ回路は、第１スイッチと第２スイッチを切換えることにより、ＪＫ型フリップフロップ又はＴ型フリップフロップを利用した同期式カウンタ回路と非同期式カウンタ回路に切換ることができる。この実施形態の温度センサ回路のカウンタ回路は、回路増大の消費を抑えながら、ＪＫ型フリップフロップ又はＴ型フリップフロップを利用した同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。したがって、この実施形態の温度センサ回路は、回路資源の増大を抑えながら、高精度に温度を測定することができる。
【図面の簡単な説明】
【００１１】
【図１】温度センサ回路の概略を示すブロック図である。
【図２】発振回路の概略を示すブロック図である。
【図３】発振回路に含まれるリングオシレータの概略を示す回路図である。
【図４】遅延回路に含まれるインバータチェーンの概略を示す回路図である。
【図５】リングオシレータ及びインバータチェーンを構成するＣＭＯＳインバータの回路図である。
【図６】カウンタ回路の概略を示す回路図であり、同期式モード（Ａ）と非同期式モード（Ｂ）で第１スイッチ及び第２スイッチが切換る様子を示す。
【図７】温度センサ回路の動作の様子を示すタイミングチャートである。
【図８】切換信号発生回路の概略を示す図である。
【図９】リングオシレータを構成するブートストラップ式のＣＭＯＳインバータの回路図である。
【図１０】変形例のカウンタ回路の概略を示す回路図であり、同期式モード（Ａ）と非同期式モード（Ｂ）で第１スイッチ及び第２スイッチが切換る様子を示す。
【図１１】変形例のカウンタ回路の概略を示す回路図であり、同期式モード（Ａ）と非同期式モード（Ｂ）で第１スイッチ及び第２スイッチが切換る様子を示す。
【発明を実施するための形態】
【００１２】
図１に示されるように、温度センサ回路１は、１チップ化された集積回路であり、発振回路２、パルス発生回路４、遅延回路６、カウンタ回路８及び切換信号発生回路１０を備える。
【００１３】
発振回路２は、相対的に低い周波数の低速クロック信号ＣＬＫ１と相対的に高い周波数の高速クロック信号ＣＬＫ２を生成するように構成されている。これらクロック信号ＣＬＫ１，ＣＬＫ２は、例えばデューティー比が５０％の矩形波である。パルス発生回路４は、パルス信号Ｖ１を生成するように構成されている。なお、パルス発生回路４は、発振回路２が生成するクロック信号ＣＬＫ１，ＣＬＫ２を利用して、パルス信号Ｖ１を生成するように構成されていてもよい。例えば、パルス発生回路４は、分周回路を利用して、低速クロック信号ＣＬＫ１を低周波化してパルス信号Ｖ１を生成するように構成されていてもよい。遅延回路６は、パルス信号Ｖ１を遅延させた遅延パルス信号Ｖ２を生成するように構成されている。カウンタ回路８は、パルス信号Ｖ１と遅延パルス信号Ｖ２の時間差（遅延パルス信号Ｖ２の遅延時間に相当する）を低速クロック信号ＣＬＫ１と高速クロック信号ＣＬＫ２のクロック数に基づいて計測するように構成されている。後述するように、カウンタ回路８は、低速クロック信号ＣＬＫ１と高速クロック信号ＣＬＫ２のうちの選択されたクロック信号を用いて、パルス信号Ｖ１と遅延パルス信号Ｖ２の時間差（遅延パルス信号Ｖ２の遅延時間に相当する）を計測するように構成されている。また、カウンタ回路８は、その計測されたクロック数をデジタルの温度情報Ｄｏｕｔとして出力するように構成されている。切換信号発生回路１０は、カウンタ回路８で計測されたクロック数に基づいて切換信号Ｓ１を生成するように構成されている。
【００１４】
図２に示されるように、発振回路２は、低速クロック信号生成回路２Ａ及び高速クロック信号生成回路２Ｂを有する。低速クロック信号生成回路２Ａは、低速クロック信号ＣＬＫ１を生成するように構成されている。高速クロック信号生成回路２Ｂは、高速クロック信号ＣＬＫ２を生成するように構成されている。発振回路２は、切換信号発生回路１０からの切換信号Ｓ１に基づいて、低速クロック信号生成回路２Ａと高速クロック信号生成回路２Ｂのいずれか一方を選択してクロック信号ＣＬＫ１，ＣＬＫ２を出力するように構成されている。
【００１５】
図３に示されるように、発振回路２の低速クロック信号生成回路２Ａ及び高速クロック信号生成回路２Ｂの各々は、第１インバータＩＮＶ１の複数個がリング状に接続されたリングオシレータで構成されている。低速クロック信号生成回路２Ａと高速クロック信号生成回路２Ｂの各々の第１インバータＩＮＶ１の段数が異なっており、これにより、発振されるクロック信号ＣＬＫ１，ＣＬＫ２の周波数が異なる。この例では、低速クロック信号生成回路２Ａの段数が、高速クロック信号生成回路２Ｂの段数よりも多い。例えば、低速クロック信号生成回路２Ａは、１５段の第１インバータＩＮＶ１を有する。高速クロック信号生成回路２Ｂは、３段の第１インバータＩＮＶ１を有する。
【００１６】
図４に示されるように、遅延回路６は、第２インバータＩＮＶ２の複数個が直列に接続されたインバータチェーンで構成されている。例えば、インバータチェーンは、５０段の第２インバータＩＮＶ２を有する。
【００１７】
図５に示されるように、リングオシレータの第１インバータＩＮＶ１とインバータチェーンの第２インバータＩＮＶ２はいずれも、正電源ライン（Ｖｄｄライン）と負電源ライン（Ｖｓｓ）の間に直列に接続された第１トランジスタＴｒ１と第２トランジスタＴｒ２を有するＣＭＯＳを備える。第１トランジスタＴｒ１は、ｐ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースがＶｄｄラインに接続されており、ドレインが第２トランジスタＴｒ２のドレインに接続されている。第２トランジスタＴｒ２は、ｎ型のＭＯＳＦＥＴであり、ドレインが第１トランジスタＴｒ１のドレインに接続されており、ソースが負電源ラインＶｓｓに接続されている。第１トランジスタＴｒ１と第２トランジスタＴｒ２の接続点が、次段のＣＭＯＳインバータを構成するトランジスタのゲートに接続されている。
【００１８】
温度センサ回路１では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２によるチャネル長変調効果が異なるように構成されていることを特徴としている。具体的には、ゲート幅を一定としたときに、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長が、インバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短く構成されている。なお、この例では、第１インバータＩＮＶ１の第１トランジスタＴｒ１のゲート長が第２インバータＩＮＶ２の第１トランジスタＴｒ１のゲート長よりも短く、さらに、第１インバータＩＮＶ１の第２トランジスタＴｒ２のゲート長が第２インバータＩＮＶ２の第２トランジスタＴｒ２のゲート長よりも短い。この例に代えて、第１インバータＩＮＶ１の第１トランジスタＴｒ１と第２トランジスタＴｒ２のいずれか一方のゲート長のみが短くてもよい。
【００１９】
通常、トランジスタＴｒ１，Ｔｒ２は、低温よりも高温で動作電流が小さくなり、動作速度が低下する。このため、リングオシレータの第１インバータＩＮＶ１では、低温よりも高温で動作速度が低下するので、発振するクロック信号ＣＬＫ１，ＣＬＫ２の周期が増加する（周波数が低下する）。すなわち、クロック信号ＣＬＫ１，ＣＬＫ２の周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。また、インバータチェーンの第２インバータＩＮＶ２でも、低温よりも高温で動作速度が低下するので、遅延パルス信号Ｖ２の遅延時間が増加する。すなわち、遅延パルス信号Ｖ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。ここで、チャネル長変調効果とは、ＩＶ特性の飽和領域における電流増加量をいう。このため、チャネル長変調効果が異なるとは、ＩＶ特性の飽和領域における電流増加量が異なることをいう。本実施例では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のゲート長がインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のゲート長よりも短いので、ＩＶ特性の飽和領域における電流増加量に関しては、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２の方がインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２よりも大きい。このため、低温から高温に変化したときに、リングオシレータのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に小さく、インバータチェーンのトランジスタＴｒ１，Ｔｒ２での電流変化量は相対的に大きくなる。この結果、低温から高温に変化したときに、リングオシレータの動作速度の低下量が相対的に小さく、インバータチェーンの動作速度の低下量が相対的に大きくなる。
【００２０】
温度センサ回路１では、リングオシレータの第１インバータＩＮＶ１を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果とインバータチェーンの第２インバータＩＮＶ２を構成するトランジスタＴｒ１，Ｔｒ２のチャネル長変調効果が異なっており、このため、本実施例では、低温から高温に変化したときに、リングオシレータの動作速度の低下量とインバータチェーンの動作速度の低下量が異なっており、リングオシレータで生成されるクロック信号ＣＬＫ１，ＣＬＫ２の温度依存特性とインバータチェーンで生成される遅延パルス信号Ｖ２の温度依存特性が異なっている。前記したように、クロック信号ＣＬＫ１，ＣＬＫ２の周期は、温度に対して略一次関数で増加する正の温度依存特性を有している。遅延パルス信号Ｖ２の遅延時間も、温度に対して略一次関数で増加する正の温度依存特性を有している。さらに、遅延パルス信号Ｖ２の遅延時間の温度に対する変化率（基準温度の遅延時間を「１」としたときの任意温度における遅延時間の比）がクロック信号ＣＬＫ１，ＣＬＫ２の周期の温度に対する変化率（基準温度の周期を「１」としたときの任意温度における周期の比）よりも大きい関係となっており、双方の温度依存特性が異なっている。
【００２１】
このように、リングオシレータで生成されるクロック信号ＣＬＫ１，ＣＬＫ２の温度依存特性とインバータチェーンで生成される遅延パルス信号Ｖ２の温度依存特性が相違していると、カウンタ回路８で計測されるクロック数が温度に対して変動する。温度センサ回路１では、クロック信号ＣＬＫ１，ＣＬＫ２の温度依存特性と遅延パルス信号Ｖ２の温度依存特性の相違を利用して温度情報Ｄｏｕｔを得ることができる。
【００２２】
図６に、カウンタ回路８の回路図を示す。なお、図６では、４ビットのカウンタ回路８を例示するが、ビット数はこの例に限られない。カウンタ回路８は、（Ａ）に示される同期式モードと（Ｂ）に示される非同期式モードとを動的に切換え可能に構成されている。カウンタ回路８は、複数段のＪＫ型フリップフロップＦＦ、複数の第１スイッチＳＷ１、複数の第２スイッチＳＷ２及び複数のＡＮＤ回路９を有する。第１スイッチＳＷ１及び第２スイッチＳＷ２の組合せは、２段目以降のＪＫ型フリップフロップＦＦの各々に対応して設けられている。ＡＮＤ回路９は、３段目以降のＪＫ型フリップフロップＦＦの各々に対応して設けられている。
【００２３】
初段のＪＫ型フリップフロップＦＦは、そのクロック端子（ＣＬＫ）にクロック信号ＣＬＫ１，ＣＬＫ２が入力し、その入力端子（Ｊ入力及びＫ入力の双方）にＨｉが入力し、その出力端子（Ｑ）に次段のＪＫ型フリップフロップＦＦの第１スイッチＳＷ１及び第２スイッチＳＷ２が接続するように構成されている。さらに、初段のＪＫ型フリップフロップＦＦは、同期式モード（Ａ）においてクロック端子（ＣＬＫ）に低速クロック信号ＣＬＫ１が入力するように構成され、非同期式モード（Ｂ）においてクロック端子（ＣＬＫ）に高速クロック信号ＣＬＫ２が入力するように構成されている。２段目以降のＪＫ型フリップフロップＦＦは、そのクロック端子（ＣＬＫ）に第１スイッチＳＷ１が接続し、その入力端子（Ｊ入力及びＫ入力の双方）に第２スイッチＳＷ２が接続し、その出力端子（Ｑ）に次段の第１スイッチＳＷ１が接続するように構成されている。ＡＮＤ回路９は、下位ビットの出力端子（Ｑ）の出力が全てＨｉのときに出力がＨｉとなり、その他はＬｏとなる桁上げ信号Ｓ２を生成するように構成されている。
【００２４】
第１スイッチＳＷ１と第２スイッチＳＷ２は、切換信号発生回路１０からの切換信号Ｓ１に同期して、同期式モード（Ａ）と非同期式モード（Ｂ）に対応して接続先を切換えるように構成されている。第１スイッチＳＷ１は、同期式モード（Ａ）においてＪＫ型フリップフロップＦＦのクロック端子（ＣＬＫ）に低速クロック信号ＣＬＫ１が入力するように構成され、非同期式モード（Ｂ）においてＪＫ型フリップフロップＦＦのクロック端子（ＣＬＫ）に前段のＪＫ型フリップフロップＦＦの出力端子（Ｑ）の出力が入力するように構成されている。第２スイッチＳＷ２は、同期式モード（Ａ）においてＪＫ型フリップフロップＦＦの入力端子にＡＮＤ回路９の出力端子（ただし、２段目のＪＫ型フリップフロップＦＦについては、前段のＪＫ型フリップフロップＦＦの出力端子（Ｑ））が接続するように構成され、非同期式モード（Ｂ）においてＪＫ型フリップフロップＦＦの入力端子にＨｉが入力するように構成されている。このように、カウンタ回路８は、第１スイッチＳＷ１と第２スイッチＳＷ２が切換ることにより、同期式モード（Ａ）では同期式のカウンタ回路として動作し、非同期式モード（Ｂ）では非同期式カウンタ回路として動作することができる。
【００２５】
図７に、温度センサ回路１が遅延時間を計測する様子を示す。この例では、タイミングＴ１からタイミングＴ２までの時間が遅延時間に相当する。タイミングＴ１がパルス信号Ｖ１の立ち上がりに対応し、タイミングＴ２が遅延パルス信号Ｖ２の立ち上がりに対応する（図１及び図４参照）。
【００２６】
温度センサ回路１は、仮計測と実計測を実行することを特徴とする。仮計測では、低速クロック信号ＣＬＫ１のみを用いて遅延時間を計測することを特徴とする。実計測では、低速クロック信号ＣＬＫ１と高速クロック信号ＣＬＫ２を用いて遅延時間を計測することを特徴とする。実計測において、低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２に切換えるタイミングは、遅延時間の計測を始めてからの時間が設定値に達した時である。具体的には、低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２を切換えるタイミングは、遅延時間の計測を始めてからの低速クロック信号ＣＬＫ１のクロック数が設定数に達した時である。この設定数は、仮計測で計測された低速クロック信号ＣＬＫ１のクロック数から所定クロック数を減じて計算される。
【００２７】
低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２を切換えるタイミングは、切換信号発生回路１０（図１参照）によって制御される。図８に示されるように、切換信号発生回路１０は、減算回路１１、レジスタ１３、比較回路１５、計測回数記録回路１７及びＡＮＤ回路１９を有する。
【００２８】
Ｄｃ１は、カウンタ回路８から出力されるデジタルのカウント値であり、仮計測で計測された低速クロック信号ＣＬＫ１のクロック数に対応する。Ｋは、予め決められているデジタルの所定値である。所定値Ｋは、固定された値であってもよく、適宜変更可能な値であってもよい。減算回路１１は、カウンタ値Ｄｃ１から所定値Ｋを減じた値（Ｄｃ１−Ｋ）を計算する。値（Ｄｃ１−Ｋ）は、実計測において、低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２に切換えるタイミングを決める設定数である。レジスタ１３は、設定数（Ｄｃ１−Ｋ）を記憶する。
【００２９】
Ｄｃ２は、カウンタ回路８から出力されるデジタルのカウント値であり、実計測で計測される低速クロック信号ＣＬＫ１のクロック数に対応する。比較回路１５は、カウンタ値Ｄｃ２が設定数（Ｄｃ１−Ｋ）を上回ったときに、出力をローからハイに切り換える。計測回数記録回路１７は、１ビットメモリであり、仮計測のときにローを出力し、実計測のときにハイを出力する。ＡＮＤ回路１９は、実計測であってカウンタ値Ｄｃ２が設定数（Ｄｃ１−Ｋ）を上回ったときに、即ち、実計測において遅延時間の計測を始めてからの低速クロック信号ＣＬＫ１のクロック数が設定数（Ｄｃ１−Ｋ）に達した時に切換信号Ｓ１を出力する。
【００３０】
図１及び図２に示されるように、発振回路２は、切換信号Ｓ１が入力されると、スイッチの接続先を低速クロック信号生成回路２Ａから高速クロック信号生成回路２Ｂに変更し、カウンタ回路８に提供するクロック信号を低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２に切換える。このように、切換信号発生回路１０は、実計測において、低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２に切換えるタイミングを制御することができる。
【００３１】
図１及び図６に示されるように、カウンタ回路８は、切換信号Ｓ１が入力されると、第１スイッチＳＷ１と第２スイッチＳＷ２の接続先を切換えることで、同期式モード（Ａ）から非同期式モード（Ｂ）に切換ることができる。また、カウンタ回路８は、切換信号Ｓ１が入力されると、カウンタ値をリセットする。このように、カウンタ回路８は、仮計測では同期式モード（Ａ）で動作し、実計測では同期式モード（Ａ）と非同期式モード（Ｂ）で動作することができる。カウンタ回路８は、回路資源の増大を抑えながら、同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。例えば、４ビットの同期式カウンタ回路と非同期式カウンタ回路を別個に集積化する場合に比して、カウンタ回路８のゲート数は、約４３％削減される。
【００３２】
一般的に、同期式カウンタ回路は、各ビット間での遅延がクロック信号に対して一定であることから、リアルタイムで各ビットからカウンタ値を読み出すことができる。このため、同期式カウンタ回路は、クロック数を正確に計測することができる。一方で、同期式カウンタ回路は、各ビット間での遅延が比較的に大きいことから、クロック信号の高速化には不向きである。このため、同期式カウンタ回路には、低速クロック信号を用いるのが望ましい。
【００３３】
一般的に、非同期式カウンタ回路は、フリップフロップ以外の論理ゲートがないことから、各ビット間での遅延が比較的に小さい。このため、非同期式カウンタ回路は、高速なクロック信号に対応することができる。一方で、非同期式カウンタ回路は、各ビット間での遅延が蓄積するので、リアルタイムで各ビットからカウンタ値を読み出すことが不向きである。このため、非同期式カウンタ回路には、高速クロック信号を用いるのが望ましい。
【００３４】
上記したように、カウンタ回路８は、同期式モード（Ａ）において低速クロック信号ＣＬＫ１を計測するように動作し、非同期式モード（Ｂ）において高速クロック信号ＣＬＫ２を計測するように動作することができる。このため、カウンタ回路８は、同期式モード（Ａ）を実行することで、仮計測でのカウンタ値Ｄｃ１を正確に計測することができ、さらに、実計測での設定数（Ｄｃ１−Ｋ）に達する時を正確に計測することができる。また、カウンタ回路８は、非同期式モード（Ｂ）を実行することで、実計測での設定数（Ｄｃ１−Ｋ）に達してから遅延時間が終了するタイミングＴ２（図７参照）までの期間を正確に計測することができる。このように、カウンタ回路８は、遅延パルス信号Ｖ２の遅延時間を正確に計測することができる。この結果、温度センサ回路１は、温度を正確に測定することができる。
【００３５】
温度センサ回路１のカウンタ回路８は、温度情報Ｄｏｕｔとして、設定値（Ｄｃ１−Ｋ）及び高速クロック信号ＣＬＫ２によるカウンタ値を提供する。高速クロック信号ＣＬＫ２によるカウンタ値は、実計測において、切換信号発生回路１０の切換信号Ｓ１に同期してカウンタ回路８のカウンタ値をリセットすることで得られる。このように、温度センサ回路１は、実計測において、低速クロック信号ＣＬＫ１を用いて計測されたカウント数及び高速クロック信号ＣＬＫ２を用いて計測されたカウンタ数を温度情報Ｄｏｕｔとして出力することができる。
【００３６】
上記の温度センサ回路１の発振回路２は、スイッチの接続先を低速クロック信号生成回路２Ａから高速クロック信号生成回路２Ｂに変更することで、カウンタ回路８に提供するクロック信号を低速クロック信号ＣＬＫ１から高速クロック信号ＣＬＫ２に切換える。これに代えて、図９に示されるように、発振回路２のリングオシレータは、ブートストラップ式のＣＭＯＳインバータで構成されてもよい。
【００３７】
図９に示されるように、ブートストラップ式のＣＭＯＳインバータである第１インバータＩＮＶ１は、図５の例と対比すると、複数のスイッチ回路ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４及び複数のキャパシタＣ１，Ｃ２を有する。スイッチ回路ＳＷ１１，ＳＷ１２は、第１トランジスタＴｒ１のゲートにキャパシタＣ１を接続した状態と接続しない状態を切換えるように構成されている。スイッチ回路ＳＷ１３，ＳＷ１４は、第２トランジスタＴｒ２のゲートにキャパシタＣ２を接続した状態と接続しない状態を切換えるように構成されている。
【００３８】
このブートストラップ式の第１インバータＩＮＶ１では、切換信号発生回路１０の切換信号Ｓ１が入力するとブートストラップが有効となり、スイッチ回路ＳＷ１１，ＳＷ１２が第１トランジスタＴｒ１のゲートにキャパシタＣ１を接続し、スイッチ回路ＳＷ１３，ＳＷ１４が第２トランジスタＴｒ２のゲートにキャパシタＣ２を接続する。キャパシタＣ１には、第１トランジスタＴｒ１のゲート側が負となるように電荷が予め充電されており、これにより、第１トランジスタＴｒ１は高速動作が可能となる。キャパシタＣ２には、第２トランジスタＴｒ２のゲート側が正となるように電荷が予め充電されており、これにより、第２トランジスタＴｒ２は高速動作が可能となる。
【００３９】
このように、温度センサ回路１の発振回路２のリングオシレータにブートストラップ式の第１インバータＩＮＶ１を採用すると、図２の例のように、低速クロック信号生成回路２Ａと高速クロック信号生成回路２Ｂを個別に用意する必要がなく、回路資源の増大を抑えることができる。また、高速クロック信号ＣＬＫ２を必要なときだけ生成することができるので、消費電力を低く抑えることができる。
【００４０】
上記のカウンタ回路８は、複数段のＪＫ型フリップフロップＦＦで構成されていた。これに代えて、カウンタ回路８は、図１０に示すように複数段のＴ型フリップフロップＦＦで構成されていてもよい。複数段のＴ型フリップフロップＦＦで構成されるカウンタ回路８の配線パターンは、複数段のＪＫ型フリップフロップＦＦで構成される場合と同一である。また、カウンタ回路８は、図１１に示すように複数段のＤ型フリップフロップＦＦで構成されていてもよい。この例では、第２スイッチＳＷ２は、ＸＯＲ回路に入力する信号を同期式モードと非同期式モードの間で切換える。これにより、第２スイッチＳＷ２は、同期式モード（Ａ）において桁上げ信号Ｓ２と出力Ｑの排他的論理和がＤ型フリップフロップＦＦの入力端子に入力するように構成され、非同期式モード（Ｂ）においてＨｉ信号と出力Ｑの排他的論理和がＤ型フリップフロップＦＦの入力端子に入力するように構成されている。図１０と図１１のいずれのカウンタ回路８も、複数の第１スイッチＳＷ１と複数の第２スイッチＳＷ２を搭載するだけで、従来から知られている同期式カウンタ回路と非同期式カウンタ回路を集積化することができる。
【００４１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４２】
１：温度センサ回路
２：発振回路
３：分周回路
４：遅延回路
５：遅延時間計測回路
６：切換信号発生回路
ＣＬＫ１：低速クロック信号
ＣＬＫ２：高速クロック信号
【図１】
0006686571.tif 000002
【図２】
0006686571.tif 000003
【図３】
0006686571.tif 000004
【図４】
0006686571.tif 000005
【図５】
0006686571.tif 000006
【図６】
0006686571.tif 000007
【図７】
0006686571.tif 000008
【図８】
0006686571.tif 000009
【図９】
0006686571.tif 000010
【図１０】
0006686571.tif 000011
【図１１】
0006686571.tif 000012