(57)【特許請求の範囲】
【請求項１】
複数の画素が配置され、その各画素で光電変換した信号を出力アンプで増幅して画素信号を出力する画素部と、
該画素部から１つまたは複数の画素単位で信号線に前記画素信号の読み出しを行い、該画素信号に対して信号処理を行う読み出し信号処理部と、
画素部領域外に前記信号線ごとにテスト用出力アンプを有し、該テスト用出力アンプにテスト信号を入力することによって、該テスト用出力アンプの出力信号を前記信号線に出力するテスト信号出力部と、
前記テスト信号を生成するテスト信号生成部と、
前記画素部、前記読み出し信号処理部、および前記テスト信号生成部を制御する制御回路部と、を有し、
前記出力アンプは電源と前記信号線との間に直接接続され、前記テスト用出力アンプも電源と前記信号線との間に直接接続されており、
前記画素部から前記画素信号の読み出しを行う場合には、前記テスト信号生成部に制御される前記テスト用出力アンプが該テスト用出力アンプと前記信号線とを遮断し、
前記テスト信号出力部の前記テスト用出力アンプの出力で前記信号線から前記読み出し信号処理部までをテストする場合には、前記制御回路部の制御によって前記出力アンプが該出力アンプと前記信号線とを遮断するようにしたことを特徴とする固体撮像素子。
【請求項２】
前記画素部は、前記複数の画素が画素群を構成し、その画素群ごとに各画素による前記画素信号を時系列に出力する直列化処理部を有し、前記画素群単位で前記信号線に前記画素信号の読み出しを行なうことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記画素部は、前記画素群の各前記画素の前記画素信号を保存するメモリ容量を有すること特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記制御回路部は、
前記画素部の前記画素信号の読み出し時と、前記テスト信号出力部のテスト信号の読み出し時のいずれでも、前記画素信号の出力タイミングに基づいて前記読み出し信号処理部を動作させることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記テスト信号生成部は、前記テスト信号出力部の前記テスト用出力アンプに入力する複数の電圧を生成することを特徴とする請求項１から４のいずれか一項に記載の固体撮像素子。
【請求項６】
前記テスト信号生成部は、前記制御回路部による前記テスト信号出力部のテスト信号の読み出し時に、前記信号線に対応する前記テスト信号出力部の前記テスト用出力アンプの制御として、
連続する前記信号線を遮光群とし、該遮光群に対応する前記テスト用出力アンプには、前記画素信号のリセットレベルの電圧を供給し、
前記遮光群以外の１つまたは複数の前記信号線を非遮光群とし、該非遮光群に対応する前記テスト用出力アンプには、前記画素の読み出しタイミングに同期して、前記画素のリセット信号の読み出し時にリセットレベルの電圧を、前記画素の前記画素信号レベルの読み出し時には信号レベルの電圧を供給することを特徴とする請求項１から４のいずれか一項に記載の固体撮像素子。
【請求項７】
前記テスト信号生成部は、前記テスト信号出力部の前記テスト用出力アンプに入力するため生成された電圧を切り替える入力電圧切り替えスイッチを、前記テスト用出力アンプごとに有し、該入力電圧切り替えスイッチは前記制御回路部によって制御されることを特徴とする請求項６に記載の固体撮像素子。
【請求項８】
前記テスト信号生成部は、前記テスト信号出力部の前記テスト用出力アンプに入力するため生成されたパルスを切り替えるパルス切り替えスイッチを、前記テスト用出力アンプごとに有し、該パルス切り替えスイッチは前記制御回路部によって制御されることを特徴とする請求項６に記載の固体撮像素子。
【請求項９】
請求項１から８のいずれか一項に記載の固体撮像素子を搭載した撮像デバイスと、前記固体撮像素子に被写体像を結像する光学系とを備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子の一種であるＣＭＯＳイメージセンサは、一般的なＣＭＯＳプロセスを用いた製造が可能であり、アナログ、デジタル回路を同一のチップ内に混在させることができる。そのため、周辺のＩＣを減らすことができるといった、大きな利点を持つ。
【０００３】
そのＣＭＯＳイメージセンサの各画素は、光電変換した電荷を電圧変換するためのフローティングディフュージョン（ＦＤ）、およびその電圧を出力するための出力アンプ（ＳＦ）を持っている。そして、出力された画素信号を、垂直信号線を通して、読み出し処理部であるアナログ回路で増幅したアナログデータ、あるいはそれをＡ／Ｄ変換回路で変換したデジタルデータを、画像データとして列方向へ読み出して、外部に出力する並列出力が主流である。
【０００４】
これは、画素内に配置されたＦＤの出力アンプでは、十分な駆動能力を得ることができないため、画素の信号をアナログ回路又はアナログ・デジタル回路へ出力する動作時間を長くする必要があり、それには並列にデータ出力するのが有利とされているためである。
このような、並列出力タイプのＣＭＯＳイメージセンサでは、「出力信号レベル変動」という「横筋」が発生することがある。
【０００５】
そのため、例えば特許文献１には、カラム処理回路（Ａ／Ｄ変換回路）で発生する「横筋」の定量評価を行なうために、「横筋」に対して評価できる評価パターン生成部を有する固体撮像素子が開示されている。その評価パターン生成部では、指定したカラムは、画素部と切り離して固定電位に接続し、非指定のカラムは、画素部と接続したまま、信号処理を読み出し部で行なう。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のＣＭＯＳイメージセンサでは、外部的な操作により完全遮光することは、困難であり、評価の再現性に問題があった。
特許文献１に開示されている固体撮像素子でも、画素部の画素の出力アンプの出力から画素信号読み出し処理部までの評価は、テスト信号を画素信号読み出し処理部へ直接入力しているためできない。
【０００７】
この発明は上記の問題を解決するためになされたものであり、ＣＭＯＳイメージセンサのような固体撮像素子において、画素部の画素の出力から画素信号の読み出し信号処理部までの、並列処理動作の定量的な評価を行なえるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
この発明は上記の目的を達成するため、複数の画素が配置され、その各画素で光電変換した信号を出力アンプで増幅して画素信号を出力する画素部と、その画素部から１つまたは複数の画素単位で信号線に上記画素信号の読み出しを行い、その画素信号に対して信号処理を行う読み出し信号処理部と、画素部領域外に上記信号線ごとにテスト用出力アンプを有し、そのテスト用出力アンプにテスト信号を入力することによって、そのテスト用出力アンプの出力信号を上記信号線に出力するテスト信号出力部と、上記テスト信号を生成するテスト信号生成部と、上記画素部、上記読み出し信号処理部、および上記テスト信号生成部を制御する制御回路部とを有し、
上記出力アンプは電源と上記信号線との間に直接接続され、上記テスト用出力アンプも電源と上記信号線との間に直接接続されており、上記画素部から上記画素信号の読み出しを行う場合には、上記テスト信号生成部に制御される上記テスト用出力アンプが該テスト用出力アンプと上記信号線とを遮断し、上記テスト信号出力部の上記テスト用出力アンプの出力で上記信号線から上記読み出し信号処理部までをテストする場合には、上記制御回路部の制御によって上記出力アンプが該出力アンプと上記信号線とを遮断するようにしたことを特徴とする固体撮像素子を提供する。
【発明の効果】
【０００９】
この発明による固体撮像素子は、画素部の画素の出力から画素信号の読み出し信号処理部までの、並列処理動作の定量的な評価を行なうことができる。
【図面の簡単な説明】
【００１０】
【図１】黒地に白の出力信号レベル変動について説明する図である。
【図２】白地に黒の出力信号レベル変動について説明する図である。
【図３】図１に示した黒地に白の出力信号レベル変動の評価パターンについて説明するための図である。
【図４】この発明の実施形態に係わる並列Ａ／Ｄ変換固体撮像素子の構成例を説明するブロック図である。
【図５】図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第１実施例を示す図である。
【図６Ａ】図５の回路における画素部１３の画素からの信号読み出し時の具体的な動作タイミングを説明するためのタイミング図である。
【図６Ｂ】図５の回路におけるテスト信号出力部１２のテスト用出力アンプからの信号読み出し時の具体的な動作タイミングを説明するためのタイミング図である。
【図７】図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第２実施例を示す図である。
【図８】図７の回路図における画素部１３の画素からの信号読み出し時の具体的動作タイミングを説明するためのタイミング図である。
【図９】図７の回路図におけるテスト信号出力部１２のテスト用出力アンプからの信号読み出し時の具体的動作タイミングを説明するためのタイミング図である。
【図１０】図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第３実施例を示す図である。
【図１１Ａ】図１０の回路図における画素部１３の画素からの信号読み出し時の具体的動作タイミングを説明するためのタイミング図である。
【図１１Ｂ】図１０の回路図におけるテスト信号出力部１２のテスト用出力アンプからの信号読み出し時の具体的動作タイミングを説明するためのタイミング図である。
【図１２】列方向にテストパターンを生成する場合のテスト信号生成部１１及びテスト信号出力部１２の具体的な回路の第１の例を示す図である。
【図１３】同じくその第２の例を示す図である。
【図１４】同じくその第３の例を示す図である。
【図１５】この発明による固体撮像素子が適用される撮像装置の構成例を示す概要図である。
【発明を実施するための形態】
【００１１】
以下、この発明を実施するための形態を図面に基づいて具体的に説明するが、それに先立って、固体撮像素子における出力信号レベル変動とその評価について、図１〜図３によって説明する。
図１は黒地に白の出力信号レベル変動について説明する図、図２は白地に黒の出力信号レベル変動について説明する図、図３は図１の黒地に白の出力信号レベル変動の評価パターンについて説明する図である。
【００１２】
固体撮像素子における「出力信号レベル変動」とは、「横筋」の一種に分類される。
その出力信号レベル変動とは、図１に示すように黒地３の中に白い画４があった場合には、白い画から左右方向に伸びる筋５のことである。
これとは逆に、図２に示すように白地６の中に黒い画７があった場合には、黒い画から左右方向に伸びる筋８のことである。
前者を「黒地に白の出力信号レベル変動」、後者を「白地に黒の出力信号レベル変動」と呼んで区別する。
【００１３】
まず、黒地に白の出力信号レベル変動に関して、その定量的な測定方法は、図１に示すように、同一行のすべてが光に反応せずに黒レベル固定となるＡ領域と、ほぼ全ての同一行が光に反応するＢ領域の出力平均値差分を算出することである。
一方、白地に黒の出力信号レベル変動に関して、その定量的な測定方法は、図２に示すように、同一行のすべてが光に反応するＡ領域と、ほぼ全ての同一行が光に反応せずに黒レベル固定となるＢ領域の出力平均値差分を算出することである。
【００１４】
固体撮像素子において、これら２つの領域を作り出すためには、図３に示すように、固体撮像素子表面の一部を人為（人工）的に遮光マスク９で遮光する必要があり、外部的な操作が必要になる。しかし、外部的な操作により完全遮光をすることは難しく、評価の再現性に問題があった。
この発明は、この問題を解決するためになされたものであり、以下にその実施形態を、図面を参照して説明する。
【００１５】
〔固体撮像素子の構成例〕
図４は、この発明の実施形態に係わる並列Ａ／Ｄ変換固体撮像素子の構成例を説明するためのブロック図である。
この図４に示す固体撮像素子１０は、撮像部としてのテスト信号生成部１１、テスト信号出力部１２、画素部１３、読み出し信号処理部１４、出力部１５、および制御回路部１６を有する。
【００１６】
画素部１３は、複数の画素が配置され、その各画素で光電変換した信号を出力アンプで増幅して、画素信号を出力する。
読み出し信号処理部１４には、画素部１３から１つまたは複数の画素単位で信号線に画素信号の読み出しを行い、その画素信号に対して信号処理を行う。そのため、画素信号読み出し回路としてのアナログアンプを有し、さらにＡ／Ｄ変換回路を有してもよい。
【００１７】
出力部１５は、読み出し信号処理部１４で処理された信号がアナログ信号の場合は、アナログ信号用の出力アンプを、Ａ／Ｄ変換回路などによってデジタル化されたデジタル信号の場合、デジタルデータ用の差動増幅回路などを有する。
テスト信号生成部１１は、「出力信号レベル変動」に対して、遮光に外部的な操作を必要とせず、再現性のある定量評価ができる評価パターンを生成するためのテスト信号（電圧信号）を生成する回路を有する。その評価パターンは、黒地に白の出力信号レベル変動と、白地に黒の出力信号レベル変動とを、１度の撮影で同時に測定可能にするパターンである。
【００１８】
テスト信号出力部１２は、画素部領域外に信号線ごとにテスト用出力アンプを有し、そのテスト用出力アンプにテスト信号を入力することによって、テスト用出力アンプの出力信号を信号線に出力する。テスト出力用アンプは、テスト信号生成部１１で生成した評価パターンのテスト信号を入力する。
テスト信号生成部１１で疑似的に生成されるテスト評価パターンは、画素部１３の画素出力と同じく、読み出し信号処理部１４によって再現される。
ここで、疑似的に生成される評価パターンとは、外部的に遮光して作った評価パターンと同等のパターンを内部的な処理により作るパターンをいう。
【００１９】
制御回路部１６は、テスト信号生成部１１による電圧の生成およびパルス駆動の制御、画素部１３の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御を行う。制御回路部１６はさらに、行アドレスや行走査を制御する垂直走査、読み出し信号処理部１４の信号処理制御、出力部１５の出力制御などの機能も有する。
【００２０】
〔第１実施例〕
図５は、図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第１実施例を示す図である。
図５に示す第１実施例において、画素部１３の画素およびテスト信号出力部１２のテスト用出力アンプの単体での回路構成について説明する。
【００２１】
画素部１３の画素ＰＸは、光電変換素子ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＴ、増幅トランジスタＳＦ、フローティングディフュージョンＦＤを有する。さらに、電源ＶＤＤ、転送トランジスタＴＸの制御線ＬＴＸ、リセットトランジスタＲＴの制御線ＬＲＴ、およびリセット電源制御線ＬＶＤＤＲＴで構成される。この実施例では、増幅トランジスタＳＦが出力アンプを構成している。
転送トランジスタＴＸは、フォトダイオードのような光電変換素子ＰＤと出力ノードとしてのフローティングディフュージョンＦＤとの間に接続される。
転送トランジスタＴＸは、転送制御線ＬＴＸに制御回路部１６より駆動信号が与えられることで、光電変換素子ＰＤで光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２２】
リセットトランジスタＲＴは、リセット電源制御線ＬＶＤＤＲＴとフローティングディフュージョンＦＤとの間に接続される。
リセットトランジスタＲＴは、リセット制御線ＬＲＴを通してそのゲートにリセット用の駆動信号が与えられることで、フローティングディフュージョンＦＤの電位は、リセット電源制御線ＬＶＤＤＲＴの電位によってリセットされる。
【００２３】
フローティングディフュージョンＦＤは、増幅トランジスタＳＦのゲートに接続される。
増幅トランジスタＳＦは、電源ＶＤＤと垂直信号線ＬＶＳとの間に直接接続され、画素部１３外の定電流源とソースフォロアを構成している。増幅トランジスタＳＦは、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を垂直信号線ＬＶＳに出力する。
垂直信号線ＬＶＳを通じて、各画素ＰＸから出力された電圧は、画素ＰＸの信号読み出し回路である読み出し信号処理部１４に出力される。ここで使用する垂直信号線ＬＶＳは信号線の一種である。
【００２４】
図５では、画素部１３に１個の画素部ＰＸだけを示しているが、実際には複数（多数）の画素が整列して配置されている。
この画素部１３に配線されているリセット制御線ＬＲＴ、転送制御線ＬＴＸ、およびリセット電源制御線ＬＶＤＤＲＴが一組として、画素配列の各行単位で配線される。
これらのリセット制御線ＬＲＴ、転送制御線ＬＴＸ、およびリセット電源制御線ＬＶＤＤＲＴは、制御回路部１６により駆動される。
テスト信号出力部１２は、テスト用増幅トランジスタＴＳＦ、テスト信号入力ゲートＴＦＤ、電源ＶＤＤ、および垂直信号線ＬＶＳで構成される。
読み出し信号処理部１４には、読み出し信号を処理するアナログアンプ１４ａが設けられており、それにはカラムＡＤ（Ａ／Ｄコンバータ）を含んでいる。
【００２５】
テスト用増幅トランジスタＴＳＦは、電源ＶＤＤと垂直信号線ＬＶＳの間に直接接続され、画素部１３外の定電流源と、ソースフォロアのテスト用出力アンプを構成している。
このテスト用増幅トランジスタＴＳＦは、テスト信号入力ゲートＴＦＤの電位を増幅して、その電位に応じた電圧を垂直信号線ＬＶＳに出力する。このテスト用増幅トランジスタＴＳＦは、画素部１３の画素ＰＸの出力アンプである増幅トランジスタＳＦと同じ構成及び定数を有する場合もある。
テスト信号入力ゲートＴＦＤは、テスト信号生成部１１より出力される電圧をテスト信号として入力する。
【００２６】
図６Ａ及び図６Ｂは、図５の回路における画素部１３の画素ＰＸからの信号読み出し時、およびテスト信号出力部１２のテスト用出力アンプからの信号読み出し時の、具体的な動作タイミングを説明するためのタイミング図である。
図６Ａは画素部１３の画素ＰＸからの信号読み出し時、図６Ｂはテスト信号出力部１２のテスト用出力アンプからの信号読み出し時の動作タイミングを示す。いずれも、横軸は時間である。
【００２７】
図６Ａ及び図６Ｂの各動作は、図５の回路図にある各ノードに対応しており、画素部１３の画素ＰＸのリセット信号の読み出し時刻ｔＤａｒｋと、画素ＰＸの信号レベルの読み出し時刻ｔＳｉｇの間を含む時間の動作を表している。
【００２８】
画素部１３の画素ＰＸから画素出力信号を読み出す場合、図６Ａに示すように、制御回路部１６が、リセット電源制御線ＬＶＤＤＲＴを電源ＶＤＤにすることによって、画素部１３の画素ＰＸの読み出し動作を有効にする。
次に、テスト信号生成部１１が、テスト信号入力ゲートＴＦＤを接地（ＧＮＤ）にすることによって、テスト信号出力部１２のテスト用増幅トランジスタＴＳＦが該テスト用増幅トランジスタＴＳＦと垂直信号線ＬＶＳとを遮断し、画素部１３の画素ＰＸの出力信号を読み出す。
【００２９】
画素ＰＸの出力信号の読み出し動作を時系列に説明すると、リセット信号の読み出し時刻ｔＤａｒｋより前に、制御回路部１６がリセット制御線ＬＲＴを電源ＶＤＤのＨレベルの電圧にする。それによって、リセットトランジスタＲＴを、フローティングディフュージョンＦＤのリセット電圧ＶＦＤｄａｒｋにするリセット動作を行う。
そして、リセット信号の読み出し時刻ｔＤａｒｋに、そのリセット電圧によりリセットされたフローティングディフュージョンＦＤの電位レベルＶＦＤｄａｒｋを、増幅トランジスタＳＦが垂直信号線ＬＶＳに出力して、読み出し信号処理部１４に読み出す。
【００３０】
画素ＰＸの信号レベルの読み出し時刻ｔＳｉｇより前に、制御回路部１６が、転送トランジスタＴＸを転送制御線ＬＴＸで電源ＶＤＤのＨレベルの電圧にすることによって、光電変換素子ＰＤで蓄積した電子をフローティングディフュージョンＦＤに電荷転送する。
そして、画素ＰＸの信号レベルの読み出し時刻ｔＳｉｇに、その電荷転送によって転送した電子数およびフローティングディフュージョンＦＤの容量に応じて変動した信号レベルの電圧ＶＦＤｓｉｇを、増幅トランジスタＳＦにより垂直信号線ＬＶＳに出力する。すなわち、画素部１３がその信号を読み出し信号処理部１４に読み出す。
【００３１】
次に、テスト信号出力部１２のテスト用増幅トランジスタＴＳＦの出力で、垂直信号線ＬＶＳから読み出し信号処理部１４までをテストする場合について、図６Ｂによって説明する。
制御回路部１６が、リセット電源制御線ＬＶＤＤＲＴを接地し、リセット制御線ＬＲＴを電源ＶＤＤにする。それによって、フローティングディフュージョンＦＤが接地されるので、画素ＰＸの増幅トランジスタＳＦの入力がＬレベルになり、その増幅トランジスタＳＦが該増幅トランジスタＳＦと垂直信号線ＬＶＳとを遮断する。
【００３２】
テスト信号生成部１１で生成する画素ＰＸのフローティングディフュージョンＦＤのリセットレベルの電圧Ｖｄａｒｋ、および画素信号レベルの電圧Ｖｓｉｇのテスト信号を、テスト信号入力ゲートＴＦＤに入力する。それにより、テスト信号出力部１２のテスト用増幅トランジスタＴＳＦからの出力信号を垂直信号線ＬＶＳに読み出す。
これによって、テスト信号出力部１２のテスト用増幅トランジスタＴＳＦが出力状態になり、テストすることができる。
【００３３】
テスト信号生成部１１で生成した信号を、テスト信号出力部１２のテスト信号入力ゲートＴＦＤに入力することによる、テスト信号出力部１２のテスト用増幅トランジスタＴＳＦによる出力信号の読み出し動作を、時系列に説明する。
リセット信号の読み出し時刻ｔＤａｒｋに、テスト信号生成部１１が、フローティングディフュージョンＦＤの電位レベルＶＦＤｄａｒｋをテスト信号入力ゲートＴＦＤに入力する。それによって、テスト用増幅トランジスタＴＳＦより垂直信号線ＬＶＳに出力した信号を読み出し信号処理部１４に読み出す。
【００３４】
そして、画素ＰＸの信号レベルの読み出し時刻ｔＳｉｇより前に、テスト信号生成部１１が、フローティングディフュージョンＦＤの信号レベルの電圧ＶＦＤｓｉｇを、テスト信号入力ゲートＴＦＤに入力する。
また、転送トランジスタＴＸは、転送制御線ＬＴＸで電源ＶＤＤのＨレベルの電圧に一旦は昇圧する。しかし、リセット電源制御線ＬＶＤＤＲＴが接地レベルで、リセット制御線ＬＲＴが電源ＶＤＤの電圧によるＨレベル状態であるので、フローティングディフュージョンＦＤは接地レベルである。そのため、光電変換素子ＰＤで蓄積した電子をフローティングディフュージョンＦＤに電荷転送はされないが、転送制御線ＬＴＸにより画素ＰＸの信号読み出しと同様に動作させる。
【００３５】
そして、画素ＰＸの信号レベルの読み出し時刻ｔＳｉｇに、テスト信号生成部１１が、フローティングディフュージョンＦＤの信号レベルの電圧ＶＦＤｓｉｇをテスト信号入力ゲートＴＦＤに入力する。それによって、テスト用増幅トランジスタＴＳＦより垂直信号線ＬＶＳに出力した信号を読み出し信号処理部１４に読み出す。
このように、制御回路部１６は、画素部１３の画素信号の読み出し時と、テスト信号出力部１２のテスト信号の読み出し時のいずれでも、画素信号の出力タイミングに基づいて読み出し信号処理部１４を動作させる。
【００３６】
〔第２実施例〕
図７は、図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第２実施例を示す図である。この図７において、図５と対応する各部には同一の符号を付している。
この第２実施例の画素部１３の画素群およびテスト信号出力部１２のテスト用出力アンプの単体構成について説明する。
画素部１３の画素群は、画素１、画素２と、画素出力リセットトランジスタＳＦＲ、画素出力リセットトランジスタの制御線ＬＳＦＲ、および増幅トランジスタ２ＳＦで構成される。また、この実施例の画素部１３は、後述するように、画素群ごとに各画素による画素信号を時系列に出力する直列化処理部を有し、画素群単位で信号線に画素信号の読み出しを行なう。
【００３７】
画素出力リセットトランジスタＳＦＲは、画素１の画素出力ＯＵＴ１、画素２の画素出力ＯＵＴ２、および増幅トランジスタ２ＳＦの入力ゲートと、接地との間に接続される。増幅トランジスタ２ＳＦは、電源ＶＤＤと垂直信号線ＬＶＳとの間に直接接続される。
画素１は、光電変換素子ＰＤ１、転送トランジスタＴＸ１、リセットトランジスタＲＴ１、増幅トランジスタＳＦ１、選択トランジスタＳＷ１、およびフローティングディフュージョンＦＤ１を有する。画素１はさらに、電源ＶＤＤ、転送トランジスタＴＸ１の制御線ＬＴＸ１、リセットトランジスタＲＴ１の制御線ＬＲＴ１及びリセット電源制御線ＬＶＤＤＲＴ１、および選択トランジスタＳＷ１の選択制御線ＬＳＷ１を備えている。
【００３８】
画素２は、光電変換素子ＰＤ２、転送トランジスタＴＸ２、リセットトランジスタＲＴ２、増幅トランジスタＳＦ２、選択トランジスタＳＷ２、およびフローティングディフュージョンＦＤ２を有する。画素２はさらに、電源ＶＤＤ、転送トランジスタＴＸ２の制御線ＬＴＸ２、リセットトランジスタＲＴ２の制御線ＬＲＴ２及びリセット電源制御線ＬＶＤＤＲＴ２、選択トランジスタＳＷ２の選択制御線ＬＳＷ２を備えている。
【００３９】
画素１において、転送トランジスタＴＸ１は、フォトダイオードのような光電変換素子ＰＤ１と、出力ノードとしてのフローティングディフュージョンＦＤ１との間に接続される。転送トランジスタＴＸ１は、転送制御線ＬＴＸ１に制御回路部１６より駆動信号が与えられることにより、光電変換素子ＰＤ１で光電変換された電子をフローティングディフュージョンＦＤ１に転送する。
【００４０】
リセットトランジスタＲＴ１は、リセット電源制御線ＬＶＤＤＲＴ１とフローティングディフュージョンＦＤ１との間に接続される。
リセットトランジスタＲＴ１は、リセット制御線ＬＲＴ１を通してそのゲートにリセット用の駆動信号が与えられることにより、フローティングディフュージョンＦＤ１の電位が、リセット電源制御線ＬＶＤＤＲＴ１の電位によってリセットされる。
フローティングディフュージョンＦＤ１は、増幅トランジスタＳＦ１のゲートに接続される。
【００４１】
増幅トランジスタＳＦ１は、選択トランジスタＳＷ１を介して画素出力ＯＵＴ１に接続され、画素部１３外の定電流源とソースフォロアを構成している。
増幅トランジスタＳＦ１は、フローティングディフュージョンＦＤ１の電位を増幅して、その電位に応じた電圧を画素出力ＯＵＴ１に出力する。
【００４２】
画素２も画素１と同じ回路構成で、増幅トランジスタＳＦ２がフローティングディフュージョンＦＤ２の電位を増幅して、その電位に応じた電圧を画素出力ＯＵＴ２に出力する。
増幅トランジスタ２ＳＦは、垂直信号線ＬＶＳに接続され、画素部１３外の定電流源とソースフォロアを構成している。
増幅トランジスタ２ＳＦは、画素出力ＯＵＴ１および画素出力ＯＵＴ２の電位を増幅して、その電位に応じた電圧を垂直信号線ＬＶＳの出力を時系列に直列化処理する。
垂直信号線ＬＶＳを通じて、各画素群から出力された電圧は、画素の信号読み出し回路である読み出し信号処理部１４に出力される。
【００４３】
画素部１３に配線されているリセット制御線ＬＲＴ１、転送制御線ＬＴＸ１、リセット電源制御線ＬＶＤＤＲＴ１および選択制御線ＬＳＷ１が一組として画素群の画素１の配列の各行単位で配線される。画素部１３に配線されているリセット制御線ＬＲＴ２、転送制御線ＬＴＸ２、リセット電源制御線ＬＶＤＤＲＴ２および選択制御線ＬＳＷ２が一組として画素群の画素２の配列の各行単位で配線される。
これらのリセット制御線ＬＲＴ１，２、転送制御線ＬＴＸ１，２、リセット電源制御線ＬＶＤＤＲＴ１，２および選択制御線ＬＳＷ１，２は、制御回路部１６により駆動される。
【００４４】
テスト信号出力部１２は、テスト用増幅トランジスタＴ２ＳＦ、テスト信号入力ゲートＴ２ＯＵＴ、電源ＶＤＤ及び垂直信号線ＬＶＳで構成される。
テスト用増幅トランジスタＴ２ＳＦは、電源ＶＤＤと垂直信号線ＬＶＳの間に直接接続され、画素部１３外の定電流源とソースフォロアを構成する。
【００４５】
テスト用増幅トランジスタＴ２ＳＦは、テスト信号入力ゲートＴ２ＯＵＴの電位を増幅してその電位に応じた電圧を垂直信号線ＬＶＳに出力する。
テスト用増幅トランジスタＴ２ＳＦは、画素部１３の画素群の出力アンプである増幅トランジスタ２ＳＦと同じ構成、定数を有する場合もある。
テスト信号入力ゲートＴ２ＯＵＴは、テスト信号生成部１１より出力される電圧をテスト信号として入力する。
【００４６】
図８及び図９は、図７の回路図における画素部１３の画素からの信号読み出し時（図８）、およびテスト信号出力部１２のテスト用出力アンプからの信号読み出し時（図９）の、具体的動作タイミングを説明するためのタイミング図である。
図８及び図９に示す各動作は、図７の回路図にある各ノードに対応しており、画素部１３の画素群の画素１のリセット信号の読み出し時刻ｔＤａｒｋ１と画素の信号レベルの読み出し時刻ｔＳｉｇ１の間を含む時間の動作を表す。さらに、画素２のリセット信号の読み出し時刻ｔＤａｒｋ２と画素の信号レベルの読み出し時刻ｔＳｉｇ２の間とを含む時間の動作も表わしている。
【００４７】
画素部１３の画素群の画素から画素出力信号を読み出す場合、図８に示すように、制御回路部１６が、リセット電源制御線ＬＶＤＤＲＴおよび選択トランジスタＳＷ１の選択制御線ＬＳＷ１をＨレベルである電源ＶＤＤにする。それによって、画素部１３の画素群における画素１の読み出し動作を有効にする。
次に、テスト信号生成部１１が、テスト信号入力ゲートＴ２ＯＵＴを接地することによって、テスト信号出力部１２の増幅トランジスタＴ２ＳＦと垂直信号線ＬＶＳとを切断し、画素部１３の画素群の画素１の出力信号を読み出す。
【００４８】
制御回路部１６が、選択トランジスタＳＷ１の選択制御線ＬＳＷ１を電源ＶＤＤから接地にし、選択トランジスタＳＷ２の選択制御線ＬＳＷ２を接地から電源ＶＤＤにすることによって、画素群の画素を時系列に直列化して読み出す動作を有効にする。
そこで、画素群の画素１および画素２の出力信号の読み出し動作を時系列に説明する。
【００４９】
画素１の読み出し処理を、図８によって時系列に説明する。
リセット信号の読み出し時刻ｔＤａｒｋ１より前に、制御回路部１６が、リセット制御線ＬＲＴ１を電源ＶＤＤによるＨレベルの電圧にする。それによって、リセットトランジスタＲＴ１を、フローティングディフュージョンＦＤ１のリセット電圧Ｖｏｕｔ＿ｄａｒｋにするリセット動作を行う。
【００５０】
リセット信号の読み出し時刻ｔＤａｒｋ１に、そのリセット電圧によってリセットされたフローティングディフュージョンＦＤ１の電位レベルＶｏｕｔ＿ｄａｒｋを、増幅トランジスタＳＦ１により画素出力ＯＵＴ１に出力する。その画素出力ＯＵＴ１を入力信号として増幅トランジスタ２ＳＦによって、垂直信号線ＬＶＳに出力した信号を読み出し信号処理部１４に読み出す。
そして、画素の信号レベルの読み出し時刻ｔＳｉｇ１より前に、制御回路部１６が、転送トランジスタＴＸ１を転送制御線ＬＴＸ１で電源ＶＤＤによるＨレベルの電圧にする。それによって、光電変換素子ＰＤ１で蓄積した電子を、フローティングディフュージョンＦＤ１に電荷転送する。
【００５１】
画素の信号レベルの読み出し時刻ｔＳｉｇ１に、その電荷転送によって転送した電子数およびフローティングディフュージョンＦＤ１の容量に応じて変動した信号レベルの電圧Ｖｏｕｔ＿Ｓｉｇ１を、増幅トランジスタＳＦ１によって画素出力ＯＵＴ１に出力する。その画素出力ＯＵＴ１を入力信号として、増幅トランジスタ２ＳＦが垂直信号線ＬＶＳに出力した信号を読み出し信号処理部１４に読み出す。
【００５２】
次に、画素２の読み出し処理を行うために、制御回路部１６が読み出し駆動する制御線を、画素１のリセットトランジスタＲＴ１の制御線ＬＲＴ１から画素２のリセットトランジスタＲＴ２の制御線ＬＲＴ２に変更する。また、転送トランジスタＴＸ１の制御線ＬＴＸ１を画素２の転送トランジスタＴＸ２の制御線ＬＴＸ２に変更する。このように読み出し駆動する制御線を変更することによって、画素２の画素信号リセット信号の電位Ｖｏｕｔ＿ｄａｒｋと、画素の信号レベルの電位Ｖｏｕｔ＿ｓｉｇ２を、画素群の増幅トランジスタ２ＳＦに入力する。それにより、増幅トランジスタ２ＳＦが垂直信号線ＬＶＳに画素信号を読み出す。
【００５３】
次に、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦの出力で、垂直信号線ＬＶＳから読み出し信号処理部１４までをテストする場合について説明する。
制御回路部１６が、画素１の選択トランジスタＳＷ１の制御線ＬＳＷ１及び選択トランジスタＳＷ２の制御線ＬＳＷ２を接地し、画素出力リセットトランジスタＳＦＲの制御線ＬＳＦＲを電源ＶＤＤのＨレベルにする。それによって、画素出力ＯＵＴ１，ＯＵＴ２が接地される。それによって、画素群の増幅トランジスタ２ＳＦの入力がＬレベルになり、増幅トランジスタ２ＳＦと垂直信号線ＬＶＳとが遮断される。
【００５４】
テスト信号生成部１１が、生成する画素出力ＯＵＴ１及びＯＵＴ２のリセットレベルの電圧Ｖｏｕｔ＿ｄａｒｋ、および画素信号レベルの電圧Ｖｏｕｔ＿ｓｉｇのテスト信号を、テスト信号入力ゲートＴ２ＯＵＴに入力させる。それによって、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦからの出力信号を、垂直信号線ＬＶＳに読み出す。
これによって、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦが出力状態になり、テストすることができる。
【００５５】
テスト信号生成部１１で生成した信号を、テスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴに入力させ、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦによって出力信号の読み出しを行う動作を、図９によって時系列に説明する。
画素群の画素１を読み出す動作タイミングにおいて、リセット信号の読み出し時刻ｔＤａｒｋ１より前に、制御回路部１６がリセット制御線ＬＲＴ１を電源ＶＤＤによるＨレベルの電圧に一旦は昇圧させる。それにより、リセットトランジスタＲＴ１を画素の信号読み出し時と同様に動作させる。
【００５６】
そして、リセット信号の読み出し時刻ｔＤａｒｋ１に、画素１のフローティングディフュージョンＦＤ１がリセットレベルのときの増幅トランジスタＳＦ１の出力電位Ｖｏｕｔ＿ｄａｒｋを、テスト信号生成部１１がテスト信号入力ゲートＴ２ＯＵＴに入力させる。それによって、テスト用増幅トランジスタＴ２ＳＦより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００５７】
画素の信号レベルの読み出し時刻ｔＳｉｇ１より前に、フローティングディフュージョンＦＤ１の画素信号レベルを入力した増幅トランジスタＳＦ１の出力電圧Ｖｏｕｔ１＿ｓｉｇを、テスト信号生成部１１がテスト信号入力ゲートＴ２ＯＵＴに入力させる。
また、制御回路部１６が、転送制御線ＬＴＸ１を電源ＶＤＤによるＨレベルの電圧に一旦は昇圧し、転送トランジスタＴＸ１を画素の信号読み出し時と同様に動作させる。
【００５８】
画素の信号レベルの読み出し時刻ｔＳｉｇ１に、フローティングディフュージョンＦＤ１の画素信号レベルを入力した増幅トランジスタＳＦ１の出力電位Ｖｏｕｔ＿ｓｉｇを、テスト信号生成部１１がテスト信号入力ゲートＴ２ＯＵＴに入力させる。それにより、テスト用増幅トランジスタＴ２ＳＦによって垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００５９】
次に、画素群の画素２を読み出す動作タイミングにおいて、制御回路部１６が、読み出し駆動する制御線を、リセットトランジスタＲＴ１の制御線ＬＲＴ１から画素２のリセットトランジスタＲＴ２の制御線ＬＲＴ２に変更する。また、転送トランジスタＴＸ１の制御線ＬＴＸ１を画素２の転送トランジスタＴＸ２の制御線ＬＴＸ２に変更する。
【００６０】
そして、リセット信号の読み出し時刻ｔＤａｒｋ２に、画素２のフローティングディフュージョンＦＤ２がリセットレベルのときの増幅トランジスタＳＦ２の出力電位Ｖｏｕｔ＿ｄａｒｋを、テスト信号生成部１１がテスト信号入力ゲートＴ２ＯＵＴに入力させる。それによって、テスト用増幅トランジスタＴ２ＳＦにより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００６１】
画素の信号レベルの読み出し時刻ｔＳｉｇ２に、フローティングディフュージョンＦＤ２の画素信号レベルを入力した増幅トランジスタＳＦ２の出力電位Ｖｏｕｔ＿ｓｉｇを、テスト信号生成部１１がテスト信号入力ゲートＴ２ＯＵＴに入力させる。それによって、テスト用増幅トランジスタＴ２ＳＦより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００６２】
〔第３実施例〕
図１０は、図４に示したテスト信号出力部１２の出力アンプ及び画素部１３の画素の単体構成の具体的回路の第３実施例を示す図である。この図１０においても、図５と対応する各部には同一の符号を付している。
図１０に示す画素部１３の画素群およびテスト信号出力部１２のテスト用出力アンプの単体構成について説明する。
【００６３】
画素部１３の画素群は、画素１、画素２と、画素出力リセットトランジスタＳＦＲ、画素出力リセットトランジスタの制御線ＬＳＦＲ、増幅トランジスタ２ＳＦで構成される。
画素出力リセットトランジスタＳＦＲは、画素１の画素出力ＯＵＴ１、画素２の画素出力ＯＵＴ２及び増幅トランジスタ２ＳＦの入力ゲートと、接地との間に接続される。増幅トランジスタ２ＳＦは、電源ＶＤＤと垂直信号線ＬＶＳとの間に直接接続される。
【００６４】
画素１は、光電変換素子ＰＤ１、転送トランジスタＴＸ１、リセットトランジスタＲＴ１、増幅トランジスタＳＦ１、メモリ転送トランジスタＳＬ１、メモリ容量Ｃ１、選択トランジスタＳＷ１、およびフローティングディフュージョンＦＤ１を有する。さらに、電源ＶＤＤ、転送トランジスタＴＸ１の制御線ＬＴＸ１、リセットトランジスタＲＴ１の制御線ＬＲＴ１とリセット電源制御線ＬＶＤＤＲＴ１を有する。画素１はまた、メモリ転送トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、および選択トランジスタＳＷ１の選択制御線ＬＳＷ１を備えている。
【００６５】
画素２は、光電変換素子ＰＤ２、転送トランジスタＴＸ２、リセットトランジスタＲＴ２、増幅トランジスタＳＦ２、メモリ転送トランジスタＳＬ２、メモリ容量Ｃ２、選択トランジスタＳＷ２、フローティングディフュージョンＦＤ２を有する。さらに、電源ＶＤＤ、転送トランジスタＴＸ２の制御線ＬＴＸ２、リセットトランジスタＲＴ２の制御線ＬＲＴ２とリセット電源制御線ＬＶＤＤＲＴ２を備えている。画素２はまた、メモリ転送トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２、および選択トランジスタＳＷ２の選択制御線ＬＳＷ２も備えている。
【００６６】
画素１において、転送トランジスタＴＸ１は、フォトダイオードのような光電変換素子ＰＤ１と、出力ノードとしてのフローティングディフュージョンＦＤ１との間に接続される。転送トランジスタＴＸ１は、転送制御線ＬＴＸ１に制御回路部１６より駆動信号が与えられることによって、光電変換素子ＰＤ１で光電変換された電子をフローティングディフュージョンＦＤ１に転送する。
【００６７】
リセットトランジスタＲＴ１は、リセット電源制御線ＬＶＤＤＲＴ１とフローティングディフュージョンＦＤ１との間に接続される。このリセットトランジスタＲＴ１は、リセット制御線ＬＲＴ１を通して、そのゲートにリセット用の駆動信号が与えられることによって、フローティングディフュージョンＦＤ１の電位を、リセット電源制御線ＬＶＤＤＲＴ１の電位によってリセットさせる。
フローティングディフュージョンＦＤ１は、増幅トランジスタＳＦ１のゲートに接続される。
【００６８】
増幅トランジスタＳＦ１は、メモリ選択トランジスタＳＬ１を介してメモリ容量Ｃ１に接続され、画素部１３外の定電流源とソースフォロアを構成している。この増幅トランジスタＳＦ１は、フローティングディフュージョンＦＤ１の電位を増幅して、その電位に応じた電圧をメモリ容量Ｃ１にメモリする。
選択トランジスタＳＷ１は、メモリ容量Ｃ１と画素出力ＯＵＴ１に接続される。この選択トランジスタＳＷ１は、メモリ容量Ｃ１にメモリされた電圧を画素出力ＯＵＴ１へ出力する。
【００６９】
画素２も画素１と同じ回路構成で画素出力ＯＵＴ２に出力する。
増幅トランジスタ２ＳＦは、垂直信号線ＬＶＳに接続され、画素部１３外の定電流源とソースフォロアのテスト用出力アンプを構成している。
増幅トランジスタ２ＳＦは、画素出力ＯＵＴ１および画素出力ＯＵＴ２の電位を増幅して、その電位に応じた電圧を垂直信号線ＬＶＳに出力する信号を時系列に直列化処理する。
【００７０】
垂直信号線ＬＶＳを通じて、各画素群から出力された電圧は、画素の信号読み出し回路である読み出し信号処理部１４に出力される。
画素部１３に配線されているリセット制御線ＬＲＴ１、転送制御線ＬＴＸ１、リセット電源制御線ＬＶＤＤＲＴ１、メモリ選択制御線ＬＳＬ１、および選択制御線ＬＳＷ１が一組として、画素群の画素１の配列の各行単位で配線される。
【００７１】
また、画素部１３に配線されているリセット制御線ＬＲＴ２、転送制御線ＬＴＸ２、リセット電源制御線ＬＶＤＤＲＴ２、メモリ選択制御線ＬＳＬ２、および選択制御線ＬＳＷ２が一組として、画素群の画素２の配列の各行単位で配線される。
これらのリセット制御線ＬＲＴ１，ＬＲＴ２、転送制御線ＬＴＸ１，ＬＴＸ２、リセット電源制御線ＬＶＤＤＲＴ，ＬＶＤＤＲＴ２、メモリ選択制御線ＬＳＬ１，ＬＳＬ２、および選択制御線ＬＳＷ１，ＬＳＷ２は、制御回路部１６により駆動される。
【００７２】
テスト信号出力部１２は、テスト用増幅トランジスタＴ２ＳＦ、テスト信号入力ゲートＴ２ＯＵＴ、電源ＶＤＤ、および垂直信号線ＬＶＳで構成される。
テスト用増幅トランジスタＴ２ＳＦは、電源ＶＤＤと垂直信号線ＬＶＳの間に直接接続され、画素部１３外の定電流源とソースフォロアを構成する。そのテスト用増幅トランジスタＴ２ＳＦは、テスト信号入力ゲートＴ２ＯＵＴの電位を増幅して、その電位に応じた電圧を垂直信号線ＬＶＳに出力する。
【００７３】
テスト用増幅トランジスタＴ２ＳＦは、画素部１３の画素群の出力アンプである増幅トランジスタ２ＳＦと同じ構成及び定数を有する場合もある。
テスト信号入力ゲートＴ２ＯＵＴは、テスト信号生成部１１より出力される電圧をテスト信号として入力する。
【００７４】
図１１Ａ及び図１１Ｂは、図１０の回路図において、画素部１３の画素からの信号読み出し時（図１１Ａ）、およびテスト信号出力部１２のテスト用出力アンプからの信号読み出し時（図１１Ｂ）の具体的動作タイミングを説明するためのタイミング図である。
【００７５】
図１１Ａの各動作は、図１０の回路図にある各ノードに対応している。そして、画素部１３の画素群の画素１のリセット信号の読み出し時刻ｔＤａｒｋ１と、画素の信号レベルの読み出し時刻ｔＳｉｇ１との間を含む時間の動作を表している。さらに、画素２のリセット信号の読み出し時刻ｔＤａｒｋ２と、画素の信号レベルの読み出し時刻ｔＳｉｇ２との間を含む時間の動作も表している。
【００７６】
画素部１３の画素群の画素から画素出力信号を読み出す場合の動作を、図１１Ａによって説明する。
制御回路部１６が、リセット電源制御線ＬＶＤＤＲＴ及び選択トランジスタＳＷ１の選択制御線ＬＳＷ１をＨレベルである電源ＶＤＤにすることによって、画素部１３の画素群の画素１の読み出し動作を有効にする。
次に、テスト信号生成部１１が、テスト信号入力ゲートＴ２ＯＵＴを接地することによって、テスト信号出力部１２の増幅トランジスタＴ２ＳＦと垂直信号線ＬＶＳとを切断し、画素部の画素群の画素１の出力信号を読み出す。
【００７７】
制御回路部１６が、画素１の画素信号の読み出し制御から、選択トランジスタＳＷ１の選択制御線ＬＳＷ１を電源ＶＤＤから接地にし、選択トランジスタＳＷ２の選択制御線ＬＳＷ２を接地から電源ＶＤＤにする。それによって、画素群の画素の時系列に直列化読み出し動作を有効にする。
【００７８】
そこで、画素群の画素１および画素２の出力信号の読み出し動作を説明する。
リセット信号の読み出し時刻ｔＤａｒｋ１より前に、制御回路部１６が、フローティングディフュージョンＦＤ１及びＦＤ２をリセット電位にするリセット動作を行う。そのため制御回路部１６は、リセット制御線ＬＲＴ１，ＬＲＴ２とメモリ選択制御線ＬＳＬ１，ＬＳＬ２を、それぞれ電源ＶＤＤによるＨレベルの電圧にして、リセットトランジスタＲＴ１，ＲＴ２、メモリ選択トランジスタＳＬ１，ＳＬ２をそれぞれリセットする。同時に、増幅トランジスタＳＦ１およびＳＦ２のリセットレベルの出力電圧を、各々のメモリ容量Ｃ１及びＣ２へ転送してメモリのリセットを行う。
【００７９】
次に、制御回路部１６は、リセットトランジスタＲＴ１のリセット制御線ＬＲＴ１、およびリセットトランジスタＲＴ２のリセット制御線ＬＲＴ２をＬレベルに接地する。その後、制御回路部１６は、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２もＬレベルに接地する。それによって、増幅トランジスタＳＦ１及びＳＦ２のリセットレベルの出力電圧Ｖｏｕｔ＿ｄａｒｋを、メモリ容量Ｃ１及びＣ２に格納する。
【００８０】
リセット信号の読み出し時刻ｔＤａｒｋ１に、制御回路部１６は、選択トランジスタＳＷ１の制御線ＬＳＷ１をＨレベルである電源ＶＤＤに昇圧した状態にする。そして、画素１の画素出力ＯＵＴ１をリセット信号の読み出し時刻ｔＤａｒｋ２に、制御回路部１６は、選択トランジスタＳＷ１の制御線ＬＳＷ１をＬレベルに接地し、選択トランジスタＳＷ２の制御線ＬＳＷ２をＨレベルである電源ＶＤＤに昇圧した状態にする。それによって、画素２の画素出力ＯＵＴ２を、増幅トランジスタ２ＳＦより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００８１】
そして、画素の信号レベルの読み出し時刻ｔＳｉｇ１より前に、制御回路部１６が、転送トランジスタＴＸ１の転送制御線ＬＴＸ１と、転送トランジスタＴＸ２の転送制御線ＬＴＸ２を電源ＶＤＤによるＨレベルの電圧にする。制御回路部１６はまた、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２も電源ＶＤＤによるＨレベルの電圧にする。それによって、光電変換素子ＰＤ１及びＰＤ２より各々のフローティングディフュージョンＦＤ１及びＦＤ２に電子を転送する電荷転送動作を行う。また、増幅トランジスタＳＦ１及びＳＦ２の信号レベルの出力電圧を、各々のメモリ容量Ｃ１及びＣ２へ転送してメモリを行う。
したがって、この実施例では、画素群の各画素の画素信号をメモリ容量Ｃ１及びＣ２に保存する。
【００８２】
次に、制御回路部１６が、転送トランジスタＴＸ１の転送制御線ＬＴＸ１、および転送トランジスタＴＸ２の転送制御線ＬＴＸ２をＬレベルに接地する。その後、制御回路部１６が、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２もＬレベルに接地する。それによって、増幅トランジスタＳＦ１及びＳＦ２の信号レベルの出力電圧Ｖｏｕｔ＿ｓｉｇを、メモリ容量Ｃ１及びＣ２に格納する。
【００８３】
そして、画素の信号レベルの読み出し時刻ｔＳｉｇ１に、制御回路部１６が、選択トランジスタＳＷ１の制御線ＬＳＷ１をＨレベルである電源ＶＤＤに昇圧した状態にする。制御回路部１６がさらに、画素１の画素出力ＯＵＴ１を画素の信号レベルの読み出し時刻ｔＳｉｇ２に、選択トランジスタＳＷ１の制御線ＬＳＷ１はＬレベルに接地し、選択トランジスタＳＷ２の制御線ＬＳＷ２をＨレベルである電源ＶＤＤに昇圧した状態にする。それによって、画素２の画素出力ＯＵＴ２を増幅トランジスタ２ＳＦより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００８４】
次に、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦの出力で、垂直信号線ＬＶＳから読み出し信号処理部１４までをテストする場合の動作を、図１１Ｂによって説明する。
制御回路部１６が、画素１の選択トランジスタＳＷ１の選択制御線ＬＳＷ１及び選択トランジスタＳＷ２の選択制御線ＬＳＷ２を接地し、画素出力リセットトランジスタＳＦＲの制御線ＬＳＦＲを電源ＶＤＤのＨレベルにすることで、画素出力ＯＵＴ１，ＯＵＴ２が接地される。それによって、画素群の増幅トランジスタ２ＳＦの入力がＬレベルになり、増幅トランジスタ２ＳＦと垂直信号線ＬＶＳとが遮断される。
【００８５】
テスト信号生成部１１で生成する画素出力ＯＵＴ１およびＯＵＴ２のリセットレベルの電圧Ｖｏｕｔ＿ｄａｒｋ、および画素信号レベルの電圧Ｖｏｕｔ＿ｓｉｇのテスト信号を、テスト信号入力ゲートＴ２ＯＵＴに入力する。それによって、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦからの出力信号を、垂直信号線ＬＶＳに読み出す。これによって、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦが出力状態になり、テストをすることができる。
【００８６】
テスト信号生成部１１で生成した信号を、テスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴで入力し、テスト信号出力部１２のテスト用増幅トランジスタＴ２ＳＦによって行う出力信号の読み出し動作を、時系列に説明する。
リセット信号の読み出し時刻ｔＤａｒｋ１より前に、テスト信号生成部１１で生成した画素出力リセットレベルの電圧Ｖｏｕｔ＿ｄａｒｋをテスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴに入力する。
【００８７】
画素部１３は、出力信号の読み出し時と同様に、制御回路部１６が、リセットトランジスタＲＴ１のリセット制御線ＬＲＴ１と、リセットトランジスタＲＴ２のリセット制御線ＬＲＴ２を電源ＶＤＤによるＨレベルの電圧にする。制御回路部１６が、さらに、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２も電源ＶＤＤによるＨレベルの電圧にする。それによって、画素部１３は、フローティングディフュージョンＦＤ１及びＦＤ２をリセット電位にするリセット動作を行う。これと同時に、増幅トランジスタＳＦ１及びＳＦ２のリセットレベルの出力電圧を、各々のメモリ容量Ｃ１及びＣ２へ転送してメモリリセットを行う。
【００８８】
次に、制御回路部１６が、リセットトランジスタＲＴ１のリセット制御線ＬＲＴ１、およびリセットトランジスタＲＴ２のリセット制御線ＬＲＴ２をＬレベルに接地する。その後、制御回路部１６が、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２もＬレベルに接地する。それによって、増幅トランジスタＳＦ１及びＳＦ２のリセットレベルの出力電圧Ｖｏｕｔ＿ｄａｒｋをメモリ容量Ｃ１およびＣ２に格納するように動作させる。
【００８９】
リセット信号の読み出し時刻ｔＤａｒｋ１及びリセット信号の読み出し時刻ｔＤａｒｋ２に、テスト信号生成部１１で生成した出力電圧Ｖｏｕｔ＿ｄａｒｋを、テスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴに入力する。それによって、テスト用増幅トランジスタＴ２ＳＦにより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００９０】
次に、画素の信号レベルの読み出し時刻ｔＳｉｇ１より前に、テスト信号生成部１１で生成した画素出力信号レベルの電圧Ｖｏｕｔ＿ｓｉｇを、テスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴに入力する。
【００９１】
画素部１３は、出力信号の読み出し時と同様に、制御回路部１６が、転送トランジスタＴＸ１の転送制御線ＬＴＸ１と、転送トランジスタＴＸ２の転送制御線ＬＴＸ２を、電源ＶＤＤによるＨレベルの電圧にする。制御回路部１６はさらに、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２も、電源ＶＤＤによるＨレベルの電圧にする。それによって、光電変換素子ＰＤ１及びＰＤ２より各々のフローティングディフュージョンＦＤ１及びＦＤ２に、電子を転送する電荷転送動作を行う。それと同時に、増幅トランジスタＳＦ１及びＳＦ２の信号レベルの出力電圧を、各々のメモリ容量Ｃ１およびＣ２へ転送してメモリさせることを行う。
【００９２】
次に、制御回路部１６が、転送トランジスタＴＸ１の転送制御線ＬＴＸ１、および転送トランジスタＴＸ２の転送制御線ＬＴＸ２をＬレベルに接地する。その後、制御回路部１６は、メモリ選択トランジスタＳＬ１のメモリ選択制御線ＬＳＬ１、およびメモリ選択トランジスタＳＬ２のメモリ選択制御線ＬＳＬ２もＬレベルに接地する。それによって、増幅トランジスタＳＦ１及びＳＦ２の信号レベルの出力電圧Ｖｏｕｔ＿ｓｉｇを、メモリ容量Ｃ１及びＣ２に格納するように動作させる。
【００９３】
そして、画素の信号レベルの読み出し時刻ｔＳｉｇ１及び画素の信号レベルの読み出し時刻ｔＳｉｇ２に、テスト信号生成部１１で生成した出力電圧Ｖｏｕｔ＿ｓｉｇを、テスト信号出力部１２のテスト信号入力ゲートＴ２ＯＵＴに入力する。それによって、テスト用増幅トランジスタＴ２ＳＦにより垂直信号線ＬＶＳに出力した信号を、読み出し信号処理部１４に読み出す。
【００９４】
〔テスト信号生成部及びテスト信号出力部の具体的回路例〕
図１２は、列方向にテストパターンを生成する場合の、図５等のテスト信号生成部１１及びテスト信号出力部１２の具体的な回路の第１の例を示す図である。
この図１２は、この発明の実施形態に係る「黒地に白の出力信号レベル変動」を評価するためのテスト信号生成部１１およびテスト信号出力部１２の構成例を示す図であるが、制御回路部１６、画素部１３、および読み出し信号処理部１４も併せて図示している。
制御回路部１６、画素部１３、および読み出し信号処理部１４は、例えば図５等の回路構成と同様である。
【００９５】
図１２において、連続する１〜ｋ列及びｍ＋１〜ｎ列の垂直信号線ＬＶＳを遮光群（又は遮光帯）、連続するｋ＋１〜ｍ列の垂直信号線ＬＶＳを非遮光群（又は非遮光帯）として区分する。なお、整数ｋ、ｍ、ｎは、ｎ＞ｍ＞ｋ＞０の関係である。
したがって、この実施例では連続する信号線を遮光群とし、その遮光群以外の１つまたは複数の信号線を非遮光群とする。
【００９６】
テスト信号出力部１２のテスト用増幅トランジスタＴＳＦの各テスト信号入力ゲートＴＦＤにおいて、遮光群１〜ｋ列及びｍ＋１〜ｎ列の垂直信号線ＬＶＳに接続するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤには、遮光パルスがテスト信号生成部１１より入力される。非遮光群ｋ＋１〜ｍ列の垂直信号線ＬＶＳに接続するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤには、非遮光パルスがテスト信号生成部１１より入力される。
【００９７】
遮光パルス及び非遮光パルスは、画素部１３の画素出力であるリセットレベルの信号を読み出す時刻ｔＤａｒｋ及び画素信号レベルを読み出す時刻ｔＳｉｇに同期する。
遮光パルスは、常時、リセットレベルの電圧Ｖｄａｒｋが印加され、非遮光パルスは、時刻ｔＤａｒｋにおいては、リセットレベルの電圧Ｖｄａｒｋであるが、時刻ｔＳｉｇの直前には電圧Ｖｓｉｇに低下される。
なお、電圧Ｖｄａｒｋおよび電圧Ｖｓｉｇは、テスト信号生成部１１に内部または外部より供給される基準電圧Ｖｒｅｆから生成される。
【００９８】
図１３は、列方向にテストパターンを生成する場合の、図５等のテスト信号生成部１１及びテスト信号出力部１２の具体的な回路の第２の例を示す図である。
この図１３に示す第２の例では、テスト信号出力部１２には、テスト信号生成部１１から電圧Ｖｄａｒｋ及びＶｓｉｇが供給される。
【００９９】
テスト信号生成部１１には、テスト信号出力部１２の各垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに対応して、入力電圧を遮光信号パルス又は非遮光信号パルスに合わせて切り替える入力電圧切り替えスイッチＳＷＶが配置されている。
その各入力電圧切り替えスイッチＳＷＶは、制御回路部１６からの遮光信号パルス又は非遮光信号パルスによって切り替え制御される。
【０１００】
そして、遮光信号パルス又は非遮光信号パルスがＨレベルのときには、テスト信号生成部１１で生成されるリセットレベルの電圧Ｖｄａｒｋの電位が、テスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに印加されるように、入力電圧切り替えスイッチＳＷＶが切り替わる。また、遮光信号パルス又は非遮光信号パルスがＬレベルのときには、テスト信号生成部１１で生成される信号レベルの電圧Ｖｓｉｇの電位が、テスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに印加されるように、入力電圧切り替えスイッチＳＷＶが切り替わる。
【０１０１】
したがって、遮光群である１〜ｋ列およびｍ＋１〜ｎ列の垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤには、遮光信号パルスによって、入力電圧切り替えスイッチＳＷＶに常時Ｈレベルの信号が入力されるため、電圧Ｖｄａｒｋが入力される。
他方、非遮光群であるｋ＋１〜ｍ列の垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤには、遮光信号パルスによって入力電圧切り替えスイッチＳＷＶに、時刻ｔＤａｒｋでＨレベルの信号が入力されるため、電圧Ｖｄａｒｋが入力される。また、時刻ｔＳｉｇでＬレベルの信号が入力されるため電圧Ｖｓｉｇが入力される。
【０１０２】
図１４は、列方向にテストパターンを生成する場合の、図５等のテスト信号生成部１１及びテスト信号出力部１２の具体的な回路の第３の例を示す図である。
この図１４に示す第３の例では、テスト信号出力部１２には、テスト信号生成部１１から、電圧Ｖｄａｒｋ又はＶｓｉｇの遮光パルス又は非遮光パルスが供給される。
【０１０３】
テスト信号生成部１１には、テスト信号出力部１２の各垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに対応して、入力パルスを遮光信号又は非遮光信号に合わせて切り替えるパルス切り替えスイッチＳＷＰが配置されている。
その各パルス切り替えスイッチＳＷＰは、制御回路部１６からの遮光信号又は非遮光信号によって切り替え制御される。
【０１０４】
そして、遮光信号又は非遮光信号がＨレベルのときには、テスト信号生成部１１で生成される遮光パルスが、テスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに印加されるように、パルス切り替えスイッチＳＷＰが切り替わる。また、遮光信号又は非遮光信号がＬレベルのときには、テスト信号生成部１１で生成される非遮光パルスが、テスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに印加されるように、パルス切り替えスイッチＳＷＰが切り替わる。
【０１０５】
遮光群である１〜ｋ列およびｍ＋１〜ｎ列の垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに対応するパルス切り替えスイッチＳＷＰには、常時Ｈレベルの遮光信号が印加されているため、遮光パルスをテスト信号入力ゲートＴＦＤに入力させる。その遮光パルスは、常時電圧Ｖｄａｒｋである。
【０１０６】
他方、非遮光群であるｋ＋１〜ｍ列の垂直信号線ＬＶＳに対応するテスト用増幅トランジスタＴＳＦのテスト信号入力ゲートＴＦＤに対応するパルス切り替えスイッチＳＷＰには、常時Ｌレベルの遮光信号が印加されているため、非遮光パルスをテスト信号入力ゲートＴＦＤに入力させる。その非遮光パルスにより、時刻ｔＤａｒｋで電圧Ｖｄａｒｋがテスト信号入力ゲートＴＦＤに入力され、時刻ｔＳｉｇで電圧Ｖｓｉｇがテスト信号入力ゲートＴＦＤに入力される。
【０１０７】
上述したこの発明の各実施形態の固体撮像素子は、評価パターンによる画素部１３の画素の増幅用トランジスタＳＦの出力の信号線から画素信号の読み出し信号処理部１４までの並列処理動作の定量的な評価を行なうことができる。
これまでの評価では、Ａ／Ｄ変換回路などを含む読み出し信号処理部へ直接テスト信号を入力していたが、テスト用出力アンプを介して画素の信号線に信号を入力できることから、信号線から読み出し信号処理部までの信号線のインピーダンスを含めた状態を評価できる。
また、画素部の画素の出力アンプ、と同じ出力アンプにテスト信号を入力するため、実際の画素と同じ出力状態を生成することが可能である。
【０１０８】
〔補足説明〕
この発明による固体撮像素子は、次のように構成することもできる。
画素部の画素群の直列化処理部は、入力を接地することによって、信号線と切断することができる。
テスト信号出力部のテスト用出力アンプは、画素部の各画素の出力アンプと同一構成及び定数にすることができる。
テスト信号出力部のテスト用出力アンプは、画素部の画素群の直列化処理部と同一構成にすることができる。
【０１０９】
制御回路部は、次のように制御を行うことができる。
画素部の画素信号の読み出し時には、テスト信号出力部の出力アンプの入力をＬレベルにすることによって、テスト信号出力部の出力アンプの出力を信号線から遮断し、画素部の画素信号を信号線に出力させる。そして、テスト信号出力部のテスト信号の読み出し時には、画素部の各画素の出力アンプ又は直列化処理部の入力の信号をローレベルにすることによって、画素部の各画素の出力アンプ又は直列化処理部の画素部の画素信号の出力を信号線から遮断する。そして、テスト信号出力部の出力アンプの出力を信号線に出力させる。
【０１１０】
テスト信号生成部は、複数の電圧レベルを生成するための基準電圧を有するのが望ましい。そのテスト信号生成部は制御回路部によって、画素信号の読み出しタイミングに同期して、画素の出力アンプ又は直列化処理部の入力を、画素のリセットレベルから信号レベルの電圧に移行させることができる。
テスト信号生成部で生成される電圧の振幅は、画素の出力アンプ又は直列化処理部の入力範囲よりも大きいのが望ましい。
【０１１１】
テスト信号生成部は、テスト信号出力部のテスト用出力アンプへ出力する電圧振幅を、各行又は各ラインで変化させるとよい。
画素部を画素左部と画素右部とに２分し、テスト信号生成部を、その画素左部に対応するテスト信号生成部、画素右部に対応する前記テスト信号生成部とに分けてもよい。それによって、テスト信号生成部を２つ以上有し、各テスト信号生成部を独立して制御可能にすることができる。
【０１１２】
〔この発明による固体撮像素子が適用される撮像装置〕
図１５は、この発明による固体撮像素子が適用される撮像装置の構成例を示す概要図である。
この撮像装置２０は、この発明による固体撮像素子１０を適用する撮像デバイス２１を有する。これは、例えばカメラシステムである。その固体撮像素子１０は、前述した実施形態のいずれのものでもよい。
この撮像装置２０は、撮像デバイス２１における固体撮像素子１０の撮像面に入射光による被写体像を結像させる光学系を構成するレンズ２２を有する。
【０１１３】
さらに、この撮像装置２０は、撮像デバイス２１を駆動する駆動部２３と、撮像デバイス２１の出力信号を処理する信号処理部２４とを有する。
駆動部２３は、撮像デバイス２１内の固体撮像素子１０を含む回路を駆動するタイミングジェネレータ（駆動タイミング信号の生成回路）を有し、所定のタイミング信号で撮像デバイス２１を駆動する。また、信号処理部２４は、撮像デバイス２１の出力信号に対して所定の信号処理を施す。
【０１１４】
信号処理部２４で処理された画像信号は、アナログ出力であれば、アナログ信号処理部（ＡＦＥ）を通し、デジタル出力であればデジタル信号処理部（ＤＦＥ）を通して、メモリなどの記録媒体に記録される。
記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理部２４で処理された画像信号を液晶ディスプレイなどのモニタに動画として映し出すこともできる。
上述したように、撮像デバイス２１に、この発明による先述した固体撮像素子１０を搭載することによって、高精度なカメラシステムのような撮像装置を実現できる。勿論、カメラ以外の種々の撮像装置にも適用できる。
【０１１５】
以上、この発明の実施形態について説明してきたが、その実施形態の各部の具体的な構成や処理の内容等は、そこに記載したものに限るものではない。
また、この発明は上述した実施形態に限定されるものではなく、特許請求の範囲の各請求項に記載された技術的特徴を有する以外は、何ら限定されないことは言うまでもない。
さらに、以上説明してきた実施形態の構成例、動作例及び変形例等は、適宜変更又は追加したり一部を削除してもよく、相互に矛盾しない限り任意に組み合わせて実施することも可能である。
【符号の説明】
【０１１６】
１，２，ＰＸ：画素    ３：黒地    ４：白い画    ５，８：筋    
６：白地    ７：黒い画    ９：遮光マスク
１０：固体撮像素子    １１：撮像部としてのテスト信号生成部    
１２：テスト信号出力部    １３：画素部    １４：読み出し信号処理部    
１４ａ：アナログアンプ    １５：出力部    １６：制御回路部    
２０：撮像装置    ２１：撮像デバイス    
２２：レンズ（光学系）    ２３：駆動部    ２４：信号処理部    
【先行技術文献】
【特許文献】
【０１１７】
【特許文献１】特開２０１１−２３９３４４号公報
【図１】
0006733245.tif 000002
【図２】
0006733245.tif 000003
【図３】
0006733245.tif 000004
【図４】
0006733245.tif 000005
【図５】
0006733245.tif 000006
【図６Ａ】
0006733245.tif 000007
【図６Ｂ】
0006733245.tif 000008
【図７】
0006733245.tif 000009
【図８】
0006733245.tif 000010
【図９】
0006733245.tif 000011
【図１０】
0006733245.tif 000012
【図１１Ａ】
0006733245.tif 000013
【図１１Ｂ】
0006733245.tif 000014
【図１２】
0006733245.tif 000015
【図１３】
0006733245.tif 000016
【図１４】
0006733245.tif 000017
【図１５】
0006733245.tif 000018