(57)【特許請求の範囲】
【請求項１】
入力信号が入力される信号入力端子が接続された第１のトランジスタと、
出力信号が出力される信号出力端子が接続された第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとを縦続接続する配線と、
前記配線に電気的に接続され、インダクタンス値が可変で、直流電流遮断用のキャパシタを介して接地されている、可変インダクタ回路と
を備え、
前記可変インダクタ回路の前記インダクタンス値は、前記第１のトランジスタと前記第２のトランジスタとの間の寄生容量をキャンセルするインダクタンス値に設定される
増幅器。
【請求項２】
前記可変インダクタ回路は、半導体基板上に形成されたメタルパターンから構成されている
請求項１に記載の増幅器。
【請求項３】
前記可変インダクタ回路は変成器から構成され、
前記変成器は、
一端が前記配線に接続され、他端が前記キャパシタを介して接地された、１次側インダクタと、
前記１次側インダクタと結合係数ｋで結合された２次側インダクタと、
前記２次側インダクタの一端に正極端子が接続され、前記２次側インダクタの他端に負極端子が接続され、可変容量素子から構成された容量性負荷と
を有している
請求項１または２に記載の増幅器。
【請求項４】
前記可変容量素子は、ダイオードから構成されている
請求項３に記載の増幅器。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタは、バイポーラトランジスタから構成され、
前記配線は、前記第１のトランジスタのコレクタ端子と前記第２のトランジスタのエミッタ端子とを接続している
請求項１から４までのいずれか１項に記載の増幅器。
【請求項６】
前記第１のトランジスタおよび前記第２のトランジスタは、電界効果トランジスタから構成され、
前記配線は、前記第１のトランジスタのドレイン端子と前記第２のトランジスタのソース端子とを接続している
請求項１から４までのいずれか１項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタを備えた増幅器に関する。
【背景技術】
【０００２】
従来の１段１トランジスタの低雑音増幅器（以下、ＬＮＡ（Low Noise Amplifier）とする）は、ヘテロバイポーラトランジスタ（以下、ＨＢＴ（Heterojunction Bipolar Transistor）とする）および電界効果トランジスタ（以下、ＦＥＴ（Field Effect Transistor）とする）で構成される。例えば、シリコンゲルマニウム（ＳｉＧｅ）からなる２つのＨＢＴを利用したカスコード構成のＬＮＡは、１段１トランジスタのエミッタ接地回路と比べて、利得は高いが、雑音特性が悪いという問題があった。【０００３】
下記の非特許文献１に記載のＬＮＡでは、１段２トランジスタで構成されるカスコード回路の雑音特性を向上させるために、インダクタが、２つのトランジスタ間にシャントに接続されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Kuo-Jung Sun、外３名、「A 10.8-GHz CMOS Low-Noise Amplifier Using Parallel-Resonant Inductor」、2007 IEEE/MTT-S International Microwave Symposium、IEEE、2007年6月、p. 1795-1798
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、非特許文献１に記載の従来のＬＮＡでは、カスコード回路のトランジスタ間に、寄生容量をキャンセルするためのインダクタが、シャントに接続されている。しかしながら、一般的に、半導体製品は、ウエハ毎の品質ばらつき、あるいは、同一ウエハ上での切り出し位置による品質ばらつきといった、製造時のプロセスばらつきが発生する。寄生容量は、このプロセスばらつきの影響を受ける。そのため、非特許文献１の従来のＬＮＡのように、固定インダクタンスを有するインダクタを用いて寄生容量をキャンセルさせる場合には、プロセスばらつきの影響を十分に補償することはできない。その結果、従来のＬＮＡは、雑音特性のプロセスばらつき耐性が悪く、広帯域性に問題があった。【０００６】
本発明は、かかる課題を解決するためになされたものであり、雑音特性のプロセスばらつき耐性の向上を図ることが可能な増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る増幅器は、入力信号が入力される信号入力端子が接続された第１のトランジスタと、出力信号が出力される信号出力端子が接続された第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとを縦続接続する配線と、前記配線に電気的に接続され、インダクタンス値が可変で、直流電流遮断用のキャパシタを介して接地されている、可変インダクタ回路とを備え、前記可変インダクタ回路の前記インダクタンス値は、前記第１のトランジスタと前記第２のトランジスタとの間の寄生容量をキャンセルするインダクタンス値に設定される。
【発明の効果】
【０００８】
本発明によれば、雑音特性のプロセスばらつき耐性を向上させた、増幅器を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る増幅器の構成を示した構成図である。
【図２】本発明の実施の形態１に係る増幅器のシミュレーション結果を示した図である。
【図３】本発明の実施の形態１に係る増幅器のシミュレーション結果を示した図である。
【図４】本発明の実施の形態１に係る増幅器のシミュレーション結果を示した図である。
【図５】本発明の実施の形態１に係る増幅器のシミュレーション結果を示した図である。
【図６】本発明の実施の形態２に係る可変インダクタ回路の構成を示した構成図である。
【図７】本発明の実施の形態２に係る増幅器のシミュレーション結果を示した図である。
【図８】本発明の実施の形態２に係る増幅器のシミュレーション結果を示した図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る増幅器の構成を示す構成図である。図１においては、増幅器として、低雑音増幅器を例に挙げて説明している。図１に示すように、増幅器は、第１のトランジスタ１と、第２のトランジスタ２と、高周波信号入力端子１０と、ベース電圧供給端子１１と、高周波信号出力端子１２と、可変インダクタ回路１００と、キャパシタ１０１とを備えている。
【００１１】
第１のトランジスタ１および第２のトランジスタ２は、ＨＢＴ等のバイポーラトランジスタで構成してもよく、あるいは、ＦＥＴ等の電界効果トランジスタから構成してもよい。ここでは、第１のトランジスタ１および第２のトランジスタ２がＨＢＴで構成している場合を例に挙げて説明する。従って、第１のトランジスタ１および第２のトランジスタ２は、それぞれ、３つの端子として、エミッタ端子、コレクタ端子、および、ベース端子を有している。なお、第１のトランジスタ１および第２のトランジスタ２を、それぞれ、電界効果トランジスタで構成した場合には、以下の実施の形態１および実施の形態２の説明において、第１のトランジスタ１および第２のトランジスタ２の３つの端子、すなわち、エミッタ端子、コレクタ端子、ベース端子を、それぞれ、ソース端子、ドレイン端子、ゲート端子と読み替えることとする。
【００１２】
第１のトランジスタ１は、カスコード回路を構成している。第１のトランジスタ１のベース端子には、高周波信号入力端子１０が接続されている。高周波信号入力端子１０には、入力信号ＲＦｉｎが入力される。また、第１のトランジスタ１のエミッタ端子は、接地されている。また、第１のトランジスタ１のコレクタ端子は、第２のトランジスタ２のエミッタ端子に接続されている。従って、第１のトランジスタ１と第２のトランジスタ２とは、縦続接続されている。
【００１３】
第２のトランジスタ２は、カスコード回路を構成している。第２のトランジスタ２のベース端子には、ベース電圧供給端子１１が接続されている。ベース電圧供給端子１１には、ベース電圧Ｖｂｉａｓが供給される。また、第２のトランジスタ２のエミッタ端子は、第１のトランジスタ１のコレクタ端子に接続されている。また、第２のトランジスタ２のコレクタ端子は、高周波信号出力端子１２に接続されている。高周波信号出力端子１２からは、出力信号ＲＦｏｕｔが出力される。
【００１４】
配線１４は、第１のトランジスタ１のコレクタ端子と第２のトランジスタ２のエミッタ端子とを接続している。
【００１５】
可変インダクタ回路１００は、配線１４にシャントに接続されている。以下では、可変インダクタ回路１００と配線１４との接続点を、接続点１３と呼ぶこととする。可変インダクタ回路１００は、接続点１３とキャパシタ１０１との間に電気的に接続されている。可変インダクタ回路１００のインダクタンス値Ｌｅｆｆは可変である。可変インダクタ回路１００は、例えば、半導体基板上に形成されたメタルパターンで構成される。なお、メタルパターンは、多層配線で実現してもよい。
【００１６】
キャパシタ１０１は、直流電流遮断用のキャパシタとして設けられている。キャパシタ１０１は、一端が可変インダクタ回路１００に接続され、他端が接地されている。
【００１７】
次に、本発明の実施の形態１に係る増幅器の動作について説明する。
【００１８】
上述したように、第１のトランジスタ１および第２のトランジスタ２は、カスコード回路を構成している。第１のトランジスタ１と第２のトランジスタ２とは配線１４を介して縦続接続されている。
【００１９】
このとき、カスコード回路の雑音指数Ｆは、下記の式（１）で与えられる。
【００２０】
【数１】
0006703340.tif 000002
【００２１】
ここで、式（１）の第１項のＦ1は、第１のトランジスタ１の雑音指数を示す。また、式（１）の第２項のＣｘは、第１のトランジスタ１のコレクタ(ドレイン)- エミッタ(ソース)間、コレクタ(ドレイン)- 基板間、及び第２のトランジスタ２のベース(ゲート)-エミッタ(ソース)間の寄生容量の和を示し、ω0は入力側の共振周波数を示し、ωTはトランジスタ１のカットオフ周波数を示し、Ｒｓはソース(エミッタ)インピーダンスを示し、γ3はトランジスタ２のバイアス依存のパラメータを示し、ｇdo3はトランジスタ２のゼロバイアスドレインコンダクタンスを示し、ｇm3はトランジスタ２の伝達コンダクタンス(相互コンダクタンス)を示す。式（１）から分かるように、カスコード回路の雑音指数Ｆにおいて、寄生容量Ｃｘをキャンセルすることができれば、第２項はゼロとなる。その結果、雑音指数Ｆが改善される。寄生容量Ｃｘをキャンセルして雑音指数Ｆを低減させることは、特に、高周波の場合の雑音指数Ｆの改善に有効である。
【００２２】
このように、カスコード回路を構成している２つのトランジスタ間に付与される寄生容量Ｃｘがキャンセルできれば、カスコード回路の雑音指数Ｆを向上させる効果が得られる。
【００２３】
そのため、本実施の形態１では、第１のトランジスタ１と第２のトランジスタ２とを接続している配線１４に、可変インダクタ回路１００を電気的に接続している。可変インダクタ回路１００のインダクタンス値Ｌｅｆｆは可変である。インダクタンス値Ｌｅｆｆを変化させて、最適な値に設定できれば、寄生容量Ｃｘをキャンセルすることができる。
【００２４】
すなわち、可変インダクタ回路１００のインダクタタンス値Ｌｅｆｆを調整することによって、寄生容量Ｃｘをキャンセルできれば、式（１）の第２項が無視できる。そのため、式（１）で示される雑音指数Ｆの値が低下し、雑音指数Ｆが改善される。従って、本実施の形態１では、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆを調整することで、カスコード回路を構成する２つのトランジスタ間の寄生容量Ｃｘをキャンセルさせる。
【００２５】
図２に、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆを変化させた時の雑音指数Ｆのシミュレーション結果を示す。図２のグラフにおいて、横軸は入力信号ＲＦｉｎの周波数、縦軸は雑音指数Ｆである。図２において、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆの変動範囲は３００ｐＨから９００ｐＨまでの３００ｐＨステップとした。すなわち、インダクタンス値Ｌｅｆｆが３００ｐＨの場合と、６００ｐＨの場合と、９００ｐＨの場合の３つの場合において、それぞれ、シミュレーションを行った。なお、図２のシミュレーション結果には、可変インダクタ回路１００を用いない場合も併せて記載している。具体的には、図２において、破線が、可変インダクタ回路１００を用いない場合の周波数と雑音指数Ｆとの関係を示している。また、△のプロットと当該プロットを結ぶ実線が、インダクタンス値Ｌｅｆｆが３００ｐＨの場合の周波数と雑音指数Ｆとの関係を示している。また、◇のプロットと当該プロットを結ぶ実線が、インダクタンス値Ｌｅｆｆが６００ｐＨの場合の周波数と雑音指数Ｆとの関係を示している。また、〇のプロットと当該プロットを結ぶ実線が、インダクタンス値Ｌｅｆｆが９００ｐＨの場合の周波数と雑音指数Ｆとの関係を示している。
【００２６】
図２のシミュレーション結果を見ると、例えば、破線で示される可変インダクタ回路１００を用いない場合の周波数３０ＧＨｚにおける雑音指数Ｆは、Ｆ＝１．７ｄＢである。一方、インダクタンス値Ｌｅｆｆを６００ｐＨとした場合の周波数３０ＧＨｚにおける雑音指数Ｆは、Ｆ＝１．６ｄＢである。このように、可変インダクタ回路１００を用いない場合と比較して、インダクタンス値Ｌｅｆｆを６００ｐＨとした場合の方が、周波数３０ＧＨｚにおける雑音指数Ｆは、０．１ｄＢ程度改善していることが分かる。
【００２７】
また、可変インダクタ回路１００を用いることで、図２のシミュレーション結果に示されるように、雑音指数Ｆは、周波数２０ＧＨｚではインダクタンス値Ｌｅｆｆが６００ｐＨの場合が最良となり、周波数４０ＧＨｚではインダクタンス値Ｌｅｆｆが３００ｐＨの場合が最良となっている。このように、本実施の形態１では、増幅器に、可変インダクタ回路１００によって実現される周波数調整機能を設けたことで、広帯域化に優れた低雑音増幅器を実現することができる。
【００２８】
寄生容量Ｃｘは、第１のトランジスタ１および第２のトランジスタ２のプロセスばらつきによって変化する。そのため、寄生容量Ｃｘをキャンセルする最適なインダクタンス値Ｌｅｆｆは、プロセスばらつきに応じて変化する。図３〜図５に、周波数３０ＧＨｚにおけるプロセスばらつきを±３σ変動させた時のインダクタンス値Ｌｅｆｆに対する雑音指数Ｆのシミュレーション結果を示す。ここで、σは、プロセスばらつきを示す標準偏差である。プロセスばらつきを考える上で、プロセスバランスには、ロット間ばらつき、ウエハ間ばらつき、チップ間ばらつき、チップ内ばらつきがある。ロット間ばらつきとは、異なるロット間でのばらつきを示す。ウエハ間ばらつきは、同一ロット内のウエハ間でのばらつきを示す。チップ間ばらつきは、一枚のウエハ内での異なるチップ間のばらつきを表す。トランジスタでは閾値電圧のばらつきまたはゲート長(エミッタ幅)のばらつきにより、トランジスタの電流特性をばらつかせ、配線であれば配線の線幅、層間膜厚、配線密度のばらつきにより、配線抵抗値や配線間容量をばらつかせる。これらのプロセスばらつきを確認するため、ウエハ面内にプロセスの出来栄えを確認するためのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）と呼ばれるテスト用回路が配置される。トランジスタであればＴＥＧの電流特性等を、配線であれば配線の線幅、層間膜厚、配線密度を測定することで標準偏差σが分かる。図３が、プロセスばらつきが−３σの場合を示している。また、図４が、プロセスばらつきが０の場合を示している。また、図５がプロセスばらつきが＋３σの場合を示している。また、図３〜図５において、横軸は、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆを示し、縦軸は、雑音指数Ｆを示す。
【００２９】
図３〜図５のシミュレーション結果より以下のことが分かる。
【００３０】
まず、プロセスばらつきが＋３σの場合は、図５に示すように、雑音指数Ｆが最小となるのは、インダクタンス値Ｌｅｆｆが３５０ｐＨのときである。従って、プロセスばらつきが＋３σの場合は、周波数３０ＧＨｚにおける最適なインダクタンス値（Ｏｐｔｉｍｕｍ  Ｌｅｆｆ）は、３５０ｐＨである。
【００３１】
また、プロセスばらつきが−３σの場合は、図３に示すように、雑音指数Ｆが最小となるのは、インダクタンス値Ｌｅｆｆが２５０ｐＨのときである。従って、プロセスばらつきが−３σの場合は、周波数３０ＧＨｚにおける最適なインダクタンス値（Ｏｐｔｉｍｕｍ  Ｌｅｆｆ）は、２５０ｐＨである。
【００３２】
また、プロセスばらつきが０の場合は、図４に示すように、雑音指数Ｆが最小となるのは、インダクタンス値Ｌｅｆｆが３００ｐＨのときである。従って、プロセスばらつきが０の場合は、周波数３０ＧＨｚにおける最適なインダクタンス値（Ｏｐｔｉｍｕｍ  Ｌｅｆｆ）は、３００ｐＨである。
【００３３】
したがって、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆを２５０〜３５０ｐＨの範囲で可変可能とすることで、プロセスばらつき耐性に強い低雑音増幅器が得られる。
【００３４】
可変インダクタ回路１００のインダクタンス値Ｌｅｆｆの調整方法については、例えば、以下のようにする。まず、図３〜図５に示すシミュレーション結果に基づいて、周波数ごと、および、プロセスばらつきごとの、最適なインダクタンス値を予め求めて、データテーブルとして格納しておく。次に、増幅器に搭載された第１のトランジスタ１のプロセスばらつきａ×σ、および、第２のトランジスタ２のプロセスばらつきｂ×σをそれぞれ測定データから算出する。ここで、ａおよびｂは実数である。次に、周波数の値、および、算出したプロセスばらつきａ×σおよびｂ×σに基づいて、当該データテーブルから、最適なインダクタンス値を一意に求める。次に、当該最適なインダクタンス値を、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆとして設定する。設定方法は、例えば、オペレータが、手動で設定する。
【００３５】
以上、本実施の形態１では、１段２トランジスタで構成されるカスコード回路について詳述したが、本発明はかかる特定の実施形態に限定されるものではない。特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。たとえば、１段３トランジスタの３段カスコード回路であっても各トランジスタ間に可変インダクタ回路を装荷すれば同様の効果が得られる。
【００３６】
以上のように、本実施の形態１においては、複数のトランジスタを縦続接続してカスコード回路を構成している。また、それらのトランジスタ間に、可変インダクタ回路１００を接続し、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆを変化させる。こうして、当該インダクタンス値Ｌｅｆｆを適切な値に設定することで、カスコード回路のトランジスタ間の寄生容量Ｃｘをキャンセルする。これにより、雑音指数Ｆが改善される。寄生容量Ｃｘは、プロセスばらつきに起因するため、プロセスばらつきに応じて寄生容量Ｃｘをキャンセルすることで、プロセスばらつき耐性に強い増幅器が得られる。
【００３７】
実施の形態２．
図６は、本発明の実施の形態２に係る可変インダクタ回路１００の構成図である。本実施の形態２においては、可変インダクタ回路１００の構成について説明する。
【００３８】
なお、本実施の形態２に係る増幅器の全体の構成は、実施の形態１で説明した図１の構成と基本的に同じである。そのため、ここでは、可変インダクタ回路１００以外の説明を省略して、可変インダクタ回路１００の構成についてのみ説明する。また、本実施の形態２においても、増幅器として、実施の形態１と同様に、低雑音増幅器を例に挙げて説明する。
【００３９】
図６において、可変インダクタ回路１００は、変成器から構成されている。当該変成器は、１次側インダクタ２０と、２次側インダクタ２１と、容量性負荷２２とを有している。変成器は、１つの共通磁心のまわりに巻かれた２つ以上のコイルを有し、電磁誘導作用によって、交流の電圧および電流の大きさを変成する機器である。１次側インダクタ２０に電流ｉ1を流すことによって、２次側インダクタ２１に電流ｉ2が流れる。具体的には、１次側インダクタ２０のコイルの巻数をｎ1とし、２次側インダクタ２１のコイルの巻数をｎ2とすると、電流ｉ1と電流ｉ2との間には、ｉ2＝（ｎ1／ｎ2）×ｉ1の関係がある。なお、変成器は、半導体基板上に形成されたメタルパターンで構成してもよい。
【００４０】
１次側インダクタ２０は、コイルから構成されている。１次側インダクタ２０の一端は、図６に示すように、接続点１３に電気的に接続されている。１次側インダクタ２０の他端は、キャパシタ１０１を介して接地されている。
【００４１】
２次側インダクタ２１は、コイルから構成されている。２次側インダクタ２１は、図６に示すように、１次側インダクタ２０に対向して配置されている。２次側インダクタ２１は、１次側インダクタ２０と結合係数ｋで結合している。２次側インダクタ２１の一端は、容量性負荷２２の正極端子に接続され、２次側インダクタ２１の他端は、容量性負荷２２の負極端子に接続されている。
【００４２】
容量性負荷２２は、可変容量素子から構成されている。可変容量素子は、例えば、ダイオードから構成される。容量性負荷２２の容量Ｃは可変である。
【００４３】
次に、本実施の形態２に係る増幅器の動作について説明する。可変インダクタ回路１００の１次側を入力端とし、２次側に負荷インピーダンスＺLを接続した場合の入力インピーダンスＺinは、下記の式（２）のように表せる。
【００４４】
【数２】
0006703340.tif 000003
【００４５】
ここで、Ｌ1は１次側インダクタ２０のインダクタンス、Ｌ2は２次側インダクタ２１のインダクタンス、ωは各周波数、ｋは変成器の結合係数である。
【００４６】
式（２）より、２次側に接続する負荷として、容量性負荷２２を接続した場合の入力インピーダンスＺinおよびインダクタンスＬｅｆｆは、下記の式（３）で表される。
【００４７】
【数３】
0006703340.tif 000004
【００４８】
ここで、Ｃは、容量性負荷２２の容量である。
【００４９】
さらに、１次側インダクタ２０と２次側インダクタ２１とに寄生抵抗を考慮した場合を考察する。このときの入力インピーダンスＺinおよびインダクタンスＬｅｆｆは、下記の式（４）で表せる。
【００５０】
【数４】
0006703340.tif 000005
【００５１】
ここで、ｒ1は１次側インダクタ２０の寄生抵抗、ｒ2は２次側インダクタ２１の寄生抵抗である。
【００５２】
図７は、式（４）の容量性負荷２２の容量Ｃを変動させたときの、インダクタンスとＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）とのシミュレーション結果である。図７において、横軸は、容量性負荷２２の容量Ｃを示し、縦軸は、１次側インダクタ２０のインダクタンスとＱ値とをそれぞれ示す。また、●のプロットと当該プロットを結ぶ実線がインダクタンスを示し、▲のプロットと当該プロットを結ぶ実線がＱ値を示す。また、シミュレーションの計算条件は、周波数を３０ＧＨｚ、１次側インダクタ２０のインダクタンスＬ1の初期値を２００ｐＨ、２次側インダクタ２１のインダクタンスＬ2を３００ｐＨで固定、変成器の結合係数ｋを０．６、１次側インダクタ２０の寄生抵抗ｒ1および２次側インダクタ２１の寄生抵抗ｒ2をそれぞれ４Ωとした。
【００５３】
２次側インダクタ２１に容量性負荷２２を接続することで、１次側インダクタ２０のインダクタンスＬ1は、容量Ｃの増加に従い、インダクタンスＬ1の初期値２００ｐＨに比べて増加することが可能であることが分かる。また、インダクタンスＬ1のＱ値の初期値に比べ、容量性負荷２２の容量Ｃが１０ｆＦから９０ｆＦまでの範囲では、高いＱ値が得られることが分かる。すなわち、図７の破線をＱ値に対する閾値とすると、容量性負荷２２の容量Ｃが１０ｆＦから９０ｆＦまでの範囲では、Ｑ値は、当該閾値以上の値となっている。ここでは、閾値は、９．５に設定されている。図７のシミュレーション結果を見ると、たとえば、１次側インダクタ２０のインダクタンスＬ1の初期値を２００ｐＨ、２次側インダクタ２１のインダクタンスＬ2を３００ｐＨ、２次側インダクタ２１に接続する容量性負荷２２の容量Ｃを６０ｆＦにそれぞれ設定すれば、１次側からみたインダクタンスＬ1は、初期の２００ｐＨから１００ｐＨ程度増加した３００ｐＨとなり、Ｑ値は、初期の９．５から３程度向上することが分かる。また、２次側を開放した状態では、回路は１次側のインダクタンスＬ1のみの回路となるから、回路のインダクタンスＬｅｆｆは１次側のインダクタンスＬ1に等しくなる。
【００５４】
このように、本実施の形態２では、容量性負荷２２の容量Ｃを１０ｆＦから９０ｆＦまでの範囲に調整すれば、高いＱ値が得られることが分かる。そのため、本実施の形態２では、容量性負荷２２の容量Ｃが１０ｆＦから９０ｆＦまでの範囲になるように、１次側インダクタ２０に流す電流ｉ1の値を制御する。
【００５５】
次に、Ｑ値改善による雑音指数Ｆの影響について確認した結果について説明する。図８に、可変インダクタ回路１００のインダクタンス値Ｌｅｆｆは３００ｐＨで固定とし、周波数３０ＧＨｚにおけるＱ値を変動させた時のシミュレーション結果を示す。図８において、横軸はＱ値を示し、縦軸は雑音指数Ｆを示す。可変インダクタ回路１００のＱ値は５〜２０まで変化させた。図８のシミュレーション結果より、可変インダクタ回路１００のＱ値を増加させて改善することで、雑音指数Ｆを改善できることが分かる。
【００５６】
以上より、実施の形態２の増幅器によれば、変成器を用いた可変インダクタ回路１００により、容量性負荷２２の容量Ｃを調整することで、プロセスばらつきに伴う寄生容量Ｃｘをキャンセルするために最適となるインダクタンス値Ｌｅｆｆを実現できる。さらに、初期のインダクタンスに比べ、高いＱ値を得ることが可能となり、プロセスばらつき耐性に強く、より雑音特性に優れた低雑音増幅器を提供することができる。
【００５７】
以上、本発明の実施の形態２では、変成器と可変容量素子で構成された可変インダクタ回路について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５８】
なお、上記の実施の形態１および実施の形態２では、第１のトランジスタ１および第２のトランジスタ２との間の寄生容量Ｃｘをキャンセルするインダクタンス値Ｌｅｆｆを、「最適なインダクタンス値（Ｏｐｔｉｍｕｍ  Ｌｅｆｆ）」として説明した。しかしながら、必ずしも、「最適」である必要はない。すなわち、インダクタンス値は、第１のトランジスタ１および第２のトランジスタ２との間の寄生容量Ｃｘをキャンセルする方向に調整されていればよく、その場合には、本願の上述したような効果が得られる。
【符号の説明】
【００５９】
１  第１のトランジスタ、２  第２のトランジスタ、１０  高周波信号入力端子、１１  ベース電圧供給端子、１２  高周波信号出力端子、１３  接続点、１４  配線、２０  １次側インダクタ、２１  ２次側インダクタ、２２  容量性負荷、１００  可変インダクタ回路、１０１  キャパシタ。
【要約】
増幅器は、信号入力端子が接続された第１のトランジスタ１と、信号出力端子が接続された第２のトランジスタ２と、第１のトランジスタ１と第２のトランジスタ２とを接続する配線１４と、配線１４に電気的に接続され、直流電流遮断用のキャパシタ１０１を介して接地されている、可変インダクタ回路１００とを備え、可変インダクタ回路１００のインダクタンス値は、第１のトランジスタ１と第２のトランジスタ２との間の寄生容量Ｃｘをキャンセルするインダクタンス値に設定される。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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