(57)【特許請求の範囲】
【請求項１】
第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、
前記第１のノードと前記第２のノードとの間に直列に接続された複数の回路ブロックを備え、
前記複数の回路ブロックの内の少なくとも１つの回路ブロックが、トリガー電圧を設定するツェナーダイオードを含み、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が前記ツェナーダイオードの降伏電圧に達したときに導通状態となり、
前記複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたドレイン、及び、当該回路ブロックの他端に接続されたソース及びゲートを有し、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧がブレークダウン電圧に達すると放電電流を流すＭＯＳトランジスターを含む、静電気保護回路。
【請求項２】
前記ツェナーダイオードを含む回路ブロックが、
当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有するバイポーラトランジスターと、
前記バイポーラトランジスターのベースとエミッターとの間に接続された抵抗素子と、をさらに含み、前記ツェナーダイオードが、前記バイポーラトランジスターのコレクターとベースとの間に接続され、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が前記降伏電圧に達すると、前記抵抗素子又は前記バイポーラトランジスターのベースに電流を流す、請求項１記載の静電気保護回路。
【請求項３】
前記ツェナーダイオードを含む回路ブロックが、
当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターと、
前記サイリスターのカソード及びアノードの内の一方と前記サイリスターのゲートとの間に接続された抵抗素子と、
をさらに含み、前記ツェナーダイオードが、前記サイリスターのカソード及びアノードの内の他方と前記サイリスターのゲートとの間に接続され、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が前記降伏電圧に達すると、前記抵抗素子又は前記サイリスターのゲートに電流を流す、請求項１記載の静電気保護回路。
【請求項４】
前記複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有し、前記第１のノードの電位が前記第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧がブレークダウン電圧に達すると放電電流を流すバイポーラトランジスターを含む、請求項１〜３のいずれか１項記載の静電気保護回路。
【請求項５】
前記ＭＯＳトランジスターのドレイン又はソース、又は、前記バイポーラトランジスターのコレクターにおいて、コンタクトが接触する部分を含む所定の領域がシリサイド化され、その他の領域がシリサイド化されていない、請求項２または４に記載の静電気保護回路。
【請求項６】
請求項１〜５のいずれか１項記載の静電気保護回路を備える半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の内部回路をＥＳＤ（Electro-Static Discharge：静電気の放電）から保護する静電気保護回路に関する。さらに、本発明は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
半導体集積回路装置において、人体や搬送機器等に帯電した静電気が内部回路に印加されることによる内部回路の破壊を防止するために、静電気保護回路を設けることが行われている。例えば、静電気保護回路は、高電位側の電源電位が供給される第１の端子と低電位側の電源電位が供給される第２の端子との間に接続される。
【０００３】
静電気の放電等によって第１の端子に正の電荷が印加されると、正の電荷が静電気保護回路を介して第２の端子に放出されるので、内部回路に過大な電圧が印加されることがなく、内部回路の破壊を防止することができる。一方、通常動作時において誤動作しないためには、静電気保護回路のトリガー電圧及びホールド電圧を電源電圧よりも高く設定することが望ましい。
【０００４】
関連する技術として、特許文献１の図１及び図２には、第１電源端子と第２電源端子との間に縦積み接続された第１クランプ回路及び第２クランプ回路を備えるＥＳＤ保護回路が開示されている。第１クランプ回路は、第１高電位側ノードにドレインが接続され、第１低電位側ノードにソース及びゲートが接続された第１保護トランジスターを有する。
【０００５】
第２クランプ回路は、第２高電位側ノードに一端が接続された抵抗素子と、第２低電位側ノードと抵抗素子の他端との間に設けられた容量素子と、抵抗素子と容量素子との接続点の電位に応じた論理値の制御信号を出力するインバーターと、第２高電位側ノードにドレインが接続され、第２低電位側ノードにソースが接続され、ゲート及びバックゲートに制御信号が供給される第２保護トランジスターとを有する。
【０００６】
ここで、第２クランプ回路の応答時間を決定する抵抗素子及び容量素子等は、ＲＣタイマーとも呼ばれている。ＲＣタイマーを有する２つのクランプ回路を縦積みにすることによってもホールド電圧を高く設定することができるが、ＲＣタイマーの働きによってトリガー電圧が電源電圧よりも低くなり、通常動作時に放電電流が流れてしまうおそれがある。特許文献１の図１及び図２に示されているＥＳＤ保護回路によれば、第１電源端子と第２電源端子との間に２つのクランプ回路を縦積みにしてホールド電圧を高く設定すると共に、通常動作時における放電電流の増大を抑制することが可能になる。
【０００７】
ただし、電源投入直後において、第１保護トランジスターのソース・ドレイン間電圧と第２保護トランジスターのソース・ドレイン間電圧とが異なる値を示す場合には、精度良く被保護回路の破壊を防止することができないおそれがある。さらに、第２保護トランジスターのソース・ドレイン間に、第１保護トランジスターのソース・ドレイン間に加わる電圧よりも高い電圧が加わるので、長時間の通常動作により、第２保護トランジスターが破壊又は劣化し易くなる。
【０００８】
そこで、特許文献１の図９に示されているように、第１クランプ回路及び第２クランプ回路に、同一の抵抗値を有する第１抵抗素子及び第２抵抗素子をそれぞれ並列に接続することも提案されている。第１抵抗素子に流れる電流は第１クランプ回路に流れるリーク電流よりも十分に大きく、第２抵抗素子に流れる電流は第２クランプ回路に流れるリーク電流よりも十分に大きい。それにより、第１保護トランジスターのソース・ドレイン間電圧と第２保護トランジスターのソース・ドレイン間電圧とが均等になり、被保護回路の破壊を精度良く防止することができると共に、第２保護トランジスターの破壊又は劣化を防ぐことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１４−１２０５４７号公報（段落０００５−０００６、００８２−００８６、図１、図２、図９）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１の図１及び図２に示されているＥＳＤ保護回路によれば、ホールド電圧を高く設定すると共に通常動作時における放電電流の増大を抑制することができるが、第２クランプ回路のＲＣタイマーが回路面積（チップサイズ）の増大を招いてしまう。また、特許文献１の図９に示されているように、第１クランプ回路及び第２クランプ回路に第１抵抗素子及び第２抵抗素子をそれぞれ並列に接続する場合には、回路面積がさらに増大してしまう。
【００１１】
そこで、上記の点に鑑み、本発明の第１の目的は、回路面積の大きいＲＣタイマーを設けることなく、ホールド電圧を高く設定すると共に、トリガー電圧を任意に設定することが可能な静電気保護回路を提供することである。また、本発明の第２の目的は、そのような静電気保護回路において直列に接続された複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことである。さらに、本発明の第３の目的は、そのような静電気保護回路を内蔵した半導体集積回路装置、及び、そのような半導体集積回路装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１２】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る静電気保護回路は、第１の端子に第１のノードを介して接続されると共に、第２の端子に第２のノードを介して接続された静電気保護回路であって、第１のノードと第２のノードとの間に直列に接続された複数の回路ブロックを備え、複数の回路ブロックの内の少なくとも１つの回路ブロックが、トリガー電圧を設定するツェナーダイオードを含み、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧がツェナーダイオードの降伏電圧に達したときに導通状態となる。
【００１３】
本発明の第１の観点によれば、複数の回路ブロックが直列に接続されるので、ホールド電圧を高く設定することが可能になる。また、少なくとも１つの回路ブロックが、トリガー電圧を設定するツェナーダイオードを含むので、イオンドーピングによってツェナーダイオードの降伏電圧を調整することにより、静電気保護回路のトリガー電圧を任意に設定することができる。従って、回路面積の大きいＲＣタイマーを設けることなく、ホールド電圧を高く設定すると共に、トリガー電圧を任意に設定することが可能な静電気保護回路を提供することができる。
【００１４】
特に、複数の回路ブロックにおけるリーク電流が比較的大きい場合には、通常動作時において複数の回路ブロックに印加される電圧の比率が、回路ブロックに流れるリーク電流によって決定される。それにより、静電気保護回路において直列に接続された複数の回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。その結果、特許文献１の図９に示されている従来技術と比較して、ＲＣタイマーや分圧のための抵抗素子が不要になるので、回路面積（チップサイズ）を小さくすることができる。
【００１５】
ここで、ツェナーダイオードを含む回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有するバイポーラトランジスターと、バイポーラトランジスターのベースとエミッターとの間に接続された抵抗素子とをさらに含み、ツェナーダイオードが、バイポーラトランジスターのコレクターとベースとの間に接続され、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が降伏電圧に達すると、抵抗素子又はバイポーラトランジスターのベースに電流を流すようにしても良い。
【００１６】
このように、ツェナーダイオード及び抵抗素子によってバイポーラトランジスターのベース電流を制御する構成とすることにより、トリガー電圧がホールド電圧よりも低く設定された回路ブロックを形成することも可能である。
【００１７】
あるいは、ツェナーダイオードを含む回路ブロックが、当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターと、サイリスターのカソード及びアノードの内の一方とサイリスターのゲートとの間に接続された抵抗素子とをさらに含み、ツェナーダイオードが、サイリスターのカソード及びアノードの内の他方とサイリスターのゲートとの間に接続され、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が降伏電圧に達すると、抵抗素子又はサイリスターのゲートに電流を流すようにしても良い。
【００１８】
サイリスターのホールド電圧はあまり大きくないので、イオンドーピングによってツェナーダイオードの降伏電圧を調整することにより、トリガー電圧がホールド電圧に近い電圧に設定された回路ブロックを形成することも可能である。
【００１９】
以上において、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたドレイン、及び、当該回路ブロックの他端に接続されたソース及びゲートを有し、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧がブレークダウン電圧に達すると放電電流を流すＭＯＳトランジスターを含むようにしても良い。
【００２０】
ブレークダウン電圧が低いＭＯＳトランジスターを用いる場合には、当該回路ブロックのトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、ブレークダウン電圧が低いＭＯＳトランジスターを用いることにより、電源電圧の仕様に合わせて静電気保護回路のトリガー電圧及びホールド電圧を木目細かく設定することができる。
【００２１】
あるいは、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたコレクター、及び、当該回路ブロックの他端に接続されたエミッターを有し、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧がブレークダウン電圧に達すると放電電流を流すバイポーラトランジスターを含むようにしても良い。
【００２２】
ブレークダウン電圧が低いバイポーラトランジスターを用いる場合には、当該回路ブロックのトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、ブレークダウン電圧が低いバイポーラトランジスターを用いることにより、電源電圧の仕様に合わせて静電気保護回路のトリガー電圧及びホールド電圧を木目細かく設定することができる。
【００２３】
その場合に、ＭＯＳトランジスターのドレイン又はソース、又は、バイポーラトランジスターのコレクターにおいて、コンタクトが接触する部分を含む所定の領域がシリサイド化され、その他の領域がシリサイド化されていないことが望ましい。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
【００２４】
あるいは、複数の回路ブロックの内の他の少なくとも１つの回路ブロックが、当該回路ブロックの一端に接続されたアノード、及び、当該回路ブロックの他端に接続されたカソードを有するサイリスターと、サイリスターのカソード及びアノードの内の一方とサイリスターのゲートとの間に接続された抵抗素子と、サイリスターのカソード及びアノードの内の他方とサイリスターのゲートとの間に接続され、第１のノードの電位が第２のノードの電位よりも高くなって当該回路ブロックの両端間の電圧が第２の降伏電圧に達すると、抵抗素子又はサイリスターのゲートに電流を流すツェナーダイオードとを含むようにしても良い。
【００２５】
その場合には、イオンドーピングによって複数のツェナーダイオードの降伏電圧を調整することにより、トリガー電圧がホールド電圧に近い電圧に設定された回路ブロックを形成することも可能である。また、複数のツェナーダイオードに流れるリーク電流によって、通常動作時において複数の回路ブロックに印加される電圧の比率を設定することができる。
【００２６】
本発明の第２の観点に係る半導体集積回路装置は、上記いずれかの静電気保護回路を備える。本発明の第２の観点によれば、回路面積の大きいＲＣタイマーを設けることなく、ホールド電圧を高く設定すると共に、トリガー電圧を任意に設定することが可能な静電気保護回路を内蔵して、チップサイズの増大が抑制されて誤動作し難い高耐圧の半導体集積回路装置を提供することができる。
【００２７】
本発明の第３の観点に係る電子機器は、上記の半導体集積回路装置を備える。本発明の第３の観点によれば、チップサイズの増大が抑制されて誤動作し難い高耐圧の半導体集積回路装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。
【図２】本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図。
【図３】本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図。
【図４】図３に示す回路ブロックのＩ−Ｖ特性の例を示す図。
【図５】図３に示す静電気保護回路のＩ−Ｖ特性の例を示す図。
【図６】本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図。
【図７】図６に示すＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図。
【図８】図６に示すＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図。
【図９】図６に示すＮチャネルＭＯＳトランジスターのＩ−Ｖ特性の例を示す図。
【図１０】図６に示す静電気保護回路のＩ−Ｖ特性の第１の例を示す図。
【図１１】図６に示す静電気保護回路の通常動作における等価回路を示す回路図。
【図１２】図１１に示す等価回路のＩ−Ｖ特性の例を示す図。
【図１３】本発明の第３の実施形態において用いられる回路ブロックを示す回路図。
【図１４】図１３に示すＮＰＮバイポーラトランジスターのレイアウト例を示す図。
【図１５】ツェナートリガー・バイポーラトランジスターのＩ−Ｖ特性の例を示す図。
【図１６】ツェナートリガー・バイポーラトランジスターにおける放電経路を示す図。
【図１７】図６に示す静電気保護回路のＩ−Ｖ特性の第２の例を示す図。
【図１８】本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図。
【図１９】第５の実施形態の変形例において用いられる回路ブロックを示す回路図。
【図２０】図１８に示すＰチャネルトランジスターのＩ−Ｖ特性の例を示す図。
【図２１】図１８に示すＰチャネルトランジスターの等価回路における放電経路を示す図。
【図２２】図１８に示す静電気保護回路のＩ−Ｖ特性の例を示す図。
【図２３】本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図。
【図２４】第６の実施形態の変形例において用いられる回路ブロックを示す回路図。
【図２５】図２３に示すツェナートリガー・サイリスターのＩ−Ｖ特性の例を示す図。
【図２６】図２３に示す静電気保護回路のＩ−Ｖ特性の例を示す図。
【図２７】本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図。
【図２８】本発明の第８の実施形態において用いられる回路ブロックを示す回路図。
【図２９】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２９】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１及び図２は、本発明の一実施形態に係る半導体集積回路装置の構成例を示す回路図である。この半導体集積回路装置は、電源端子Ｐ１及びＰ２と、信号端子Ｐ３と、ダイオード１及び２と、電源配線３及び４と、本発明のいずれかの実施形態に係る静電気保護回路１０と、内部回路２０とを含んでいる。電源配線３及び４の各々は、抵抗成分を有している。また、内部回路２０は、ＰチャネルＭＯＳトランジスターＱＰ２０と、ＮチャネルＭＯＳトランジスターＱＮ２０とを含んでいる。
【００３０】
図１及び図２においては、信号端子Ｐ３が内部回路２０の出力側（トランジスターＱＰ２０及びＱＮ２０のドレイン）に接続されているが、信号端子Ｐ３は、内部回路２０の入力側（トランジスターＱＰ２０及びＱＮ２０のゲート）に接続されても良い。いずれにしても、静電気保護回路１０の動作仕様は、内部回路２０のトランジスターのゲート破壊電圧によって主に決定される。
【００３１】
例えば、静電気保護回路１０は、高電位側の電源電位ＶＤＤが供給される電源端子Ｐ１と低電位側の電源電位ＶＳＳが供給される電源端子Ｐ２との間に接続されても良い。また、静電気保護回路１０は、電源端子Ｐ１と信号端子Ｐ３との間に接続されても良いし、信号端子Ｐ３と電源端子Ｐ２との間に接続されても良い。以下の実施形態においては、一例として、図１及び図２に示すように、静電気保護回路１０が、電源端子Ｐ１にノードＮ１を介して接続されると共に、電源端子Ｐ２にノードＮ２を介して接続される場合について説明する。
【００３２】
静電気の放電等によって電源端子Ｐ２に正の電荷が印加されると、正の電荷がダイオード２を介して信号端子Ｐ３に放出され、又は、ダイオード２及び１を介して電源端子Ｐ１に放出されるので、内部回路２０に過大な電圧が印加されることがなく、内部回路２０の破壊を防止することができる。従って、問題となるのは、ダイオード１及び２の内の少なくとも一方に逆電圧が印加される場合である。
【００３３】
図１には、静電気の放電等によって信号端子Ｐ３に正の電荷が印加される一方、電源端子Ｐ２が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、ダイオード１、電源配線３、静電気保護回路１０、及び、電源配線４の経路で流れる。
【００３４】
放電動作において、逆電圧が印加されるダイオード２と並列に接続されたトランジスターＱＮ２０のドレイン・ソース間電圧が、トランジスターＱＮ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（１）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（１）
ここで、ＶＦはダイオード１の順方向電圧であり、ＶＷは電源配線３の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３５】
また、図２には、静電気の放電等によって信号端子Ｐ３に負の電荷が印加される一方、電源端子Ｐ１が接地されている場合の放電経路が示されている。静電気の放電等によって、サージ電流ＩＥＳＤが、電源配線３、静電気保護回路１０、電源配線４、及び、ダイオード２の経路で流れる。
【００３６】
放電動作において、逆電圧が印加されるダイオード１と並列に接続されたトランジスターＱＰ２０のソース・ドレイン間電圧が、トランジスターＱＰ２０が破壊に至る破壊電圧ＶＤＭＧよりも小さければ、静電気保護回路１０が内部回路２０を保護することができる。そのためには、次式（２）を満たす必要がある。
ＶＦ＋ＶＷ＋ＶＰＣ＜ＶＤＭＧ  ・・・（２）
ここで、ＶＦはダイオード２の順方向電圧であり、ＶＷは電源配線４の抵抗成分にサージ電流ＩＥＳＤが流れた際に発生する電圧であり、ＶＰＣは静電気保護回路１０にサージ電流ＩＥＳＤが流れた際に発生する電圧である。
【００３７】
式（１）及び式（２）から分かるように、図１に示す場合と図２に示す場合とにおいて、内部回路２０を保護するための条件は、同じ式で表すことができる。即ち、放電経路上のデバイスに発生する電圧の総和が、内部回路２０の素子が破壊に至る破壊電圧ＶＤＭＧよりも小さいことが、内部回路２０を保護するための条件となる。そのような静電気保護回路１０を設けることにより、各種の半導体集積回路装置において、静電気の放電等による内部回路２０の破壊を防止することができる。
【００３８】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る静電気保護回路の構成例を示す回路図である。図３に示すように、第１の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された複数の回路ブロック（例えば、放電回路又はクランプ回路）を含んでいる。複数の回路ブロックを直列に接続することにより、ホールド電圧を高く設定することが可能になる。
【００３９】
複数の回路ブロックの内の少なくとも１つの回路ブロックは、トリガー電圧を設定するツェナーダイオードを含み、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロックの両端間の電圧がツェナーダイオードの降伏電圧に達したときに導通状態となる。さらに、複数の回路ブロックを直列に接続することにより、静電気保護回路のトリガー電圧及びホールド電圧が設定される。
【００４０】
図３には、一例として、ノードＮ１とノードＮ２との間に直列に接続された２つの回路ブロック１１及び１２が示されているが、３つ以上の回路ブロックを直列に接続しても良い。ここで、回路ブロック１１は、ＮＰＮバイポーラトランジスターＱＣ１１と、抵抗素子Ｒ１１と、ツェナーダイオードＺＤ１１とを含んでいる。トランジスターＱＣ１１は、回路ブロック１１の一端（ノードＮ１）に接続されたコレクターと、回路ブロック１１の他端（ノードＮ３）に接続されたエミッターとを有している。
【００４１】
抵抗素子Ｒ１１は、トランジスターＱＣ１１のベースとエミッターとの間に接続されている。ツェナーダイオードＺＤ１１は、トランジスターＱＣ１１のコレクターとベースとの間に接続されており、トランジスターＱＣ１１のコレクターに接続されたカソードと、トランジスターＱＣ１１のベースに接続されたアノードとを有している。
【００４２】
ツェナーダイオードＺＤ１１は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１１の両端間の電圧が降伏電圧（回路ブロック１１のトリガー電圧）に達すると、抵抗素子Ｒ１１又はトランジスターＱＣ１１のベースに電流を流す。即ち、抵抗素子Ｒ１１に電流が流れると共に、トランジスターＱＣ１１のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１１のベースにも電流が流れる。トランジスターＱＣ１１のベースに電流が流れると、トランジスターＱＣ１１がオン状態となって、ノードＮ１からノードＮ３に電流を流すので、ノードＮ１とノードＮ３との間の電圧がクランプされる。本願においては、回路ブロック１１のような構成を、ツェナートリガー・バイポーラトランジスターという。
【００４３】
同様に、回路ブロック１２は、ＮＰＮバイポーラトランジスターＱＣ１２と、抵抗素子Ｒ１２と、ツェナーダイオードＺＤ１２とを含んでいる。トランジスターＱＣ１２は、回路ブロック１２の一端（ノードＮ３）に接続されたコレクターと、回路ブロック１２の他端（ノードＮ２）に接続されたエミッターとを有している。
【００４４】
抵抗素子Ｒ１２は、トランジスターＱＣ１２のベースとエミッターとの間に接続されている。ツェナーダイオードＺＤ１２は、トランジスターＱＣ１２のコレクターとベースとの間に接続されており、トランジスターＱＣ１２のコレクターに接続されたカソードと、トランジスターＱＣ１２のベースに接続されたアノードとを有している。
【００４５】
ツェナーダイオードＺＤ１２は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１２の両端間の電圧が降伏電圧（回路ブロック１２のトリガー電圧）に達すると、抵抗素子Ｒ１２又はトランジスターＱＣ１２のベースに電流を流す。即ち、抵抗素子Ｒ１２に電流が流れると共に、トランジスターＱＣ１２のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１２のベースにも電流が流れる。トランジスターＱＣ１２のベースに電流が流れると、トランジスターＱＣ１２がオン状態となって、ノードＮ３からノードＮ２に電流を流すので、ノードＮ３とノードＮ２との間の電圧がクランプされる。
【００４６】
ここで、トランジスターＱＣ１１及びＱＣ１２の各々は、ラテラルバイポーラトランジスターでも良く、Ｐ型半導体基板（例えば、シリコン基板）内に設けられたＰウェルに形成され、Ｐ型半導体基板及びノードＮ２に低電位側の電源電位ＶＳＳが供給されるものとする。その場合に、トランジスターＱＣ１２のエミッターはノードＮ２に接続されているので、トランジスターＱＣ１２を形成するために、一般的なツインウェル構造を用いることができる。例えば、回路ブロック１２のＮＰＮバイポーラトランジスターＱＣ１２及びツェナーダイオードＺＤ１２は、ツインウェル構造のＰウェルに形成される。また、Ｐウェルの抵抗成分によって、抵抗素子Ｒ１２が構成される。ツインウェル構造のＰウェルに形成されたＮＰＮラテラルバイポーラトランジスターを用いた静電気保護回路は、特開２００１−３４５４２１号公報の図１等に記載されている。
【００４７】
一方、トランジスターＱＣ１１のエミッターはノードＮ２から電気的に分離する必要があるので、トランジスターＱＣ１１を形成するためには、トリプルウェル構造が用いられる。トリプルウェル構造とは、例えば、Ｐ型半導体基板内にＮ型の埋め込み拡散層を形成し、さらにその上にＰウェルを形成して構成される３層構造のことである。例えば、回路ブロック１１のＮＰＮバイポーラトランジスターＱＣ１１及びツェナーダイオードＺＤ１１は、トリプルウェル構造のＰウェルに形成される。また、Ｐウェルの抵抗成分によって、抵抗素子Ｒ１１が構成される。
【００４８】
図４は、図３に示す回路ブロックのＩ−Ｖ特性の例を示す図である。図４において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図３に示す回路ブロック１１及び１２において、ツェナーダイオードＺＤ１１及びＺＤ１２の降伏電圧がそれぞれの回路ブロック１１及び１２のホールド電圧に近い電圧になるように、ツェナーダイオードＺＤ１１及びＺＤ１２がイオンドーピングされている。
【００４９】
例えば、図３に示す回路ブロック１１において、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１１の両端間の電圧がツェナーダイオードＺＤ１１の降伏電圧に達すると、ツェナーダイオードＺＤ１１がトランジスターＱＣ１１のベースに電流を流す。それにより、トランジスターＱＣ１１がオン状態となって、ノードＮ１からノードＮ３に電流を流すので、ノードＮ１とノードＮ３との間の電圧がホールド電圧にクランプされる。その後、ノードＮ１からノードＮ３に流れる電流が増加しても、回路ブロック１１の両端間の電圧の上昇は抑制される。
【００５０】
図５は、図３に示す静電気保護回路のＩ−Ｖ特性の例を示す図である。図５において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。また、Ｖ１１は、回路ブロック１１の両端間の電圧を表しており、Ｖ１２は、回路ブロック１２の両端間の電圧を表している。
【００５１】
図４と図５とを比較すると、複数の回路ブロックが直列に接続されて構成される静電気保護回路のトリガー電圧は、個々の回路ブロックのトリガー電圧の和になることが分かる。また、複数の回路ブロックが直列に接続されて構成される静電気保護回路のホールド電圧は、個々の回路ブロックのホールド電圧の和になることが分かる。
【００５２】
図３に示す回路ブロック１１及び１２の各々においては、ツェナーダイオードの降伏電圧が回路ブロックのホールド電圧に近い電圧になるようにツェナーダイオードがイオンドーピングされているので、回路ブロック１１及び１２が直列に接続されても、静電気保護回路のトリガー電圧がホールド電圧に近い電圧になるという関係が保たれる。
【００５３】
また、ツェナーダイオードＺＤ１１及びＺＤ１２のＰＮ接合部においては、Ｐ型の不純物拡散領域及びＮ型の不純物拡散領域の両方の不純物濃度が高いので、電位分離のために形成されるＰＮ接合部（Ｐウェル又はＮウェル）と比較してリーク電流が１桁以上大きい（例えば、１ｎＡ〜１０ｎＡ）。従って、通常動作時において回路ブロック１１及び１２に印加される電圧の比率が、ツェナーダイオードＺＤ１１及びＺＤ１２に流れるリーク電流によって決定される。
【００５４】
それにより、静電気保護回路において直列に接続された複数の回路ブロック１１及び１２に抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。その結果、特許文献１の図９に示されている従来技術と比較して、ＲＣタイマーや分圧のための抵抗素子が不要になるので、回路面積（チップサイズ）を小さくすることができる。
【００５５】
＜第２の実施形態＞
図６は、本発明の第２の実施形態に係る静電気保護回路の構成例を示す回路図である。第２の実施形態においては、図３に示す第１の実施形態に係る静電気保護回路において、回路ブロック１１の替りに、回路ブロック１３及び１４が設けられている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
【００５６】
図６に示すように、第２の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１３、１４、及び、１２を含んでいる。図６に示すのは一例であり、回路ブロックの数や接続順序は任意である。例えば、ノードＮ１側から、回路ブロック１３、回路ブロック１２、回路ブロック１４の順序で、それらの回路ブロックを接続しても良い。
【００５７】
回路ブロック１３は、ゲートがソースに接続されたＮチャネルＭＯＳトランジスターＱＮ１３を含んでいる。トランジスターＱＮ１３は、回路ブロック１３の一端（ノードＮ１）に接続されたドレインと、回路ブロック１３の他端（ノードＮ３）に接続されたソース及びゲートとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１３の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【００５８】
同様に、回路ブロック１４は、ゲートがソースに接続されたＮチャネルＭＯＳトランジスターＱＮ１４を含んでいる。トランジスターＱＮ１４は、回路ブロック１４の一端（ノードＮ３）に接続されたドレインと、回路ブロック１４の他端（ノードＮ４）に接続されたソース及びゲートとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１４の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【００５９】
トランジスターＱＮ１３及びＱＮ１４のソース及びバックゲート（Ｐウェル）をノードＮ２から電気的に分離する場合に、トランジスターＱＮ１３及びＱＮ１４を形成するためには、トリプルウェル構造が用いられる。
【００６０】
また、トランジスターＱＮ１３及びＱＮ１４としては、リーク電流が比較的大きいが、回路ブロック１２のツェナートリガー・バイポーラトランジスターよりはリーク電流が小さいトランジスターが用いられる。トランジスターＱＮ１３及びＱＮ１４のＰＮ接合部は、ＰウェルとＮ＋不純物拡散領域とで構成されるのに対し、ツェナーダイオードのＰＮ接合部は、Ｐ＋不純物拡散領域とＮ＋不純物拡散領域とで構成されるので、ツェナートリガー・バイポーラトランジスターの方がリーク電流は大きい。
【００６１】
従って、通常動作時において回路ブロック１３、１４、及び、１２に印加される電圧の比率が、それらの回路ブロックに流れるリーク電流によって決定される。それにより、それらの回路ブロックに抵抗素子を並列に接続することなく、電源投入直後における被保護回路の破壊を精度良く防止すると共に、長時間の通常動作における保護デバイスの破壊又は劣化を防ぐことができる。その結果、特許文献１の図９に示されている従来技術と比較して、ＲＣタイマーや分圧のための抵抗素子が不要になるので、回路面積（チップサイズ）を小さくすることができる。
【００６２】
図７は、図６に示すＮチャネルＭＯＳトランジスターの第１のレイアウト例を示す図である。図７（Ａ）は、平面図であり、図７（Ｂ）は、図７（Ａ）に示すＢ−Ｂにおける断面図である。
【００６３】
図７に示すように、Ｐウェル３０内に、ＮチャネルＭＯＳトランジスターのドレインとなるＮ＋不純物拡散領域３２と、ソースとなるＮ＋不純物拡散領域３３及び３４と、Ｐウェル３０に電位を与えるためのＰ＋不純物拡散領域３５とが形成されている。また、Ｐウェル３０上には、ゲート絶縁膜（図示せず）を介して、ポリシリコン等のゲート電極３６及び３７が形成されている。図７には、２つのゲート電極３６及び３７が示されているが、３つ以上のゲート電極を設けるようにしても良い。
【００６４】
不純物拡散領域３２〜３５には、それぞれのコンタクト４２〜４５が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３２〜３４において、コンタクト４２〜４４が接触する部分を含む所定の領域３２ａ〜３４ａがシリサイド化され、その他の領域３８がシリサイド化されていない。また、Ｐ＋不純物拡散領域３５において、コンタクト４５が接触する部分を含む領域３５ａがシリサイド化されている。
【００６５】
トランジスター等の放電素子の不純物拡散領域上にシリサイド層が存在する場合には、非常に低い印加電圧でその放電素子が破壊されることが分かっている。剥離解析結果において、破壊されたＭＯＳトランジスターのゲート電極近傍にノッチ状の電流の流れた痕跡があったことから、そこに局所的な電流集中が発生したことが破壊原因であると考えられる。局所的な電流集中が発生し易い理由として、サリサイド技術による不純物拡散領域の低抵抗化が挙げられる。
【００６６】
例えば、ＮチャネルＭＯＳトランジスターに逆方向電圧が印加される場合に、パッド（端子）から注入された電荷は、ドレイン上のコンタクトからＮ＋不純物拡散領域に注入され、Ｎ＋不純物拡散領域とＰウェル（チャネル領域）とのジャンクションでアバランシェ降伏（電子なだれ）を引き起こす。そして、チャネル領域内に流れ出した電荷により、チャネル電位とソース電位（基準電位）との間に、ダイオードの順方向電流が流れるのに必要な電位差が生じ、ドレイン−チャネル−ソースで形成される寄生バイポーラトランジスターが作動して、印加電圧をクランプした状態で放電が行われる。
【００６７】
放電素子としてのＮチャネルＭＯＳトランジスターの不純物拡散領域上にシリサイド層が存在しない場合には、不純物拡散領域の比抵抗が大きいので、ドレイン上のコンタクトからゲート電極に向けて、一点に集中することなく均一な放電が行われて、放電素子が破壊され難くなる。そこで、本実施形態においては、図７に示すように、ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３２〜３４において、シリサイド化されていない領域３８が設けられている。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
【００６８】
図８は、図６に示すＮチャネルＭＯＳトランジスターの第２のレイアウト例を示す図である。図８（Ａ）は、平面図であり、図８（Ｂ）は、図８（Ａ）に示すＢ−Ｂにおける断面図である。第２のレイアウト例においては、図７に示す第１のレイアウト例におけるドレインとソースの位置が逆になっている。
【００６９】
図８に示すように、Ｐウェル３０内に、ＮチャネルＭＯＳトランジスターのドレインとなるＮ＋不純物拡散領域３１及び３２と、ソースとなるＮ＋不純物拡散領域３３と、Ｐウェル３０に電位を与えるためのＰ＋不純物拡散領域３５とが形成されている。また、Ｐウェル３０上には、ゲート絶縁膜（図示せず）を介して、ポリシリコン等のゲート電極３６及び３７が形成されている。
【００７０】
不純物拡散領域３１〜３３及び３５には、それぞれのコンタクト４１〜４３及び４５が電気的に接続されている。ＮチャネルＭＯＳトランジスターのドレイン及びソースとなるＮ＋不純物拡散領域３１〜３３において、コンタクト４１〜４３が接触する部分を含む所定の領域３１ａ〜３３ａがシリサイド化され、その他の領域３８がシリサイド化されていない。第２のレイアウト例におけるように、ドレインを外側に配置すると、Ｐウェルとドレインとの間に形成されるダイオードも放電経路となり、ＮチャネルＭＯＳトランジスターのオン抵抗が下がる方向に作用する。
【００７１】
図９は、図６に示すＮチャネルＭＯＳトランジスターのＩ−Ｖ特性の例を示す図である。図９において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。例えば、図６に示す回路ブロック１３において、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１３の両端間の電圧がトランジスターＱＮ１３のブレークダウン電圧（回路ブロック１３のトリガー電圧）に達すると、トランジスターＱＮ１３が、ノードＮ１からノードＮ３に電流を流す。それにより、ノードＮ１とノードＮ３との間の電圧がホールド電圧にクランプされる。その後、ノードＮ１からノードＮ３に流れる電流が増加しても、回路ブロック１１の両端間の電圧の上昇は抑制される。
【００７２】
図１０は、図６に示す静電気保護回路のＩ−Ｖ特性の第１の例を示す図である。図１０において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図１０に示すように、図６に示す静電気保護回路の両端間電圧は、回路ブロック１２の両端間電圧Ｖ１２に、回路ブロック１３の両端間電圧Ｖ１３及び回路ブロック１４の両端間電圧Ｖ１４を足し合わせたものとなる。
【００７３】
図６に示す静電気保護回路は、ＮチャネルＭＯＳトランジスター２段分のブレークダウン電圧よりも小さい電圧範囲で使用されることが望ましい。それにより、電源投入直後や長時間の通常動作において、ＮチャネルＭＯＳトランジスターのドレイン・ソース間電圧は、それぞれの動作最大電圧以下となる。
【００７４】
回路ブロック１３又は１４において、ブレークダウン電圧が低いＭＯＳトランジスターを用いる場合には、回路ブロック１３又は１４のトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、ブレークダウン電圧が低いＭＯＳトランジスターを用いることにより、図３に示す静電気保護回路と比較して、電源電圧の仕様に合わせて静電気保護回路のトリガー電圧及びホールド電圧を木目細かく設定することができる。
【００７５】
以下においては、一例として、回路ブロック１２〜１４に同じ電圧が印加された場合に、回路ブロック１２のリーク電流が、回路ブロック１３及び１４の各々のリーク電流よりも１０倍大きい場合について説明する。なお、説明を簡単にするために、リーク電流は電源電圧に対して線形であるものと仮定する。
【００７６】
図１１は、図６に示す静電気保護回路の通常動作における等価回路を示す回路図である。図１１において、抵抗Ｒ１は、直列接続されたトランジスターＱＮ１３及びＱＮ１４を表しており、抵抗値１０Ｒを有する。また、抵抗Ｒ２は、回路ブロック１２のツェナートリガー・バイポーラトランジスターを表しており、抵抗値Ｒを有する。
【００７７】
図１２は、図１１に示す等価回路のＩ−Ｖ特性の例を示す図である。図１２において、横軸は、抵抗Ｒ１の両端に印加される電圧（Ｖ）を表しており、縦軸は、抵抗Ｒ１又はＲ２に流れるリーク電流（任意単位）を表している。また、実線は抵抗Ｒ１の特性を示しており、破線は抵抗Ｒ２の特性を示している。直列接続された抵抗Ｒ１及びＲ２に印加される電圧の合計は、一定値（動作最大電圧）である。
【００７８】
図１２において、抵抗Ｒ１の両端間に１４Ｖの電圧が印加されたときに流れるリーク電流は１であり、抵抗Ｒ２の両端間に１４Ｖの電圧が印加されたときに流れるリーク電流は１０である。抵抗Ｒ１及びＲ２は直列に接続されているので、抵抗Ｒ１に流れるリーク電流と抵抗Ｒ２に流れるリーク電流とが等しいという条件から、○印で示されている点が動作点となる。
【００７９】
従って、抵抗Ｒ１の両端間に印加される電圧は、直列接続されたトランジスターＱＮ１３及びＱＮ１４の動作最大電圧以下となる。トランジスターＱＮ１３及びＱＮ１４の特性は同じであるので、各々のトランジスターのドレイン・ソース間に印加される電圧は、動作最大電圧の２分の１以下となる。各々のトランジスターの動作最大電圧を７Ｖと仮定すると、通常動作において、トランジスターＱＮ１３及びＱＮ１４のドレイン・ソース間電圧がそれぞれの動作最大電圧を超えることはなく、トランジスターＱＮ１３及びＱＮ１４は、特性の劣化や破壊には至らない。
【００８０】
＜第３の実施形態＞
図１３は、本発明の第３の実施形態において用いられる回路ブロックの構成例を示す回路図である。第３の実施形態においては、図６に示す第２の実施形態に係る静電気保護回路において、回路ブロック１３又は１４の替りに、図１３に示す回路ブロック１５が用いられる。その他の点に関しては、第３の実施形態は、第２の実施形態と同様でも良い。
【００８１】
図１３に示すように、回路ブロック１５は、ＮＰＮバイポーラトランジスターＱＣ１５と、抵抗素子Ｒ１５とを含んでいる。トランジスターＱＣ１５は、回路ブロック１５の一端（ノードＮＡ）に接続されたコレクターと、回路ブロック１５の他端（ノードＮＢ）に接続されたエミッターとを有している。また、抵抗素子Ｒ１５は、トランジスターＱＣ１５のベースとエミッターとの間に接続されている。トランジスターＱＣ１５は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１５の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【００８２】
回路ブロック１５において、ブレークダウン電圧が低いバイポーラトランジスターＱＣ１５を用いる場合には、回路ブロック１５のトリガー電圧及びホールド電圧が相対的に低い特性となる。従って、ブレークダウン電圧が低いバイポーラトランジスターＱＣ１５を用いることにより、図３に示す静電気保護回路と比較して、電源電圧の仕様に合わせて静電気保護回路のトリガー電圧及びホールド電圧を木目細かく設定することができる。
【００８３】
図１４は、図１３に示すＮＰＮバイポーラトランジスターのレイアウト例を示す図である。図１４（Ａ）は、平面図であり、図１４（Ｂ）は、図１４（Ａ）に示すＢ−Ｂにおける断面図である。
【００８４】
図１４に示すように、ＮＰＮバイポーラトランジスターのベースとなるＰウェル５０内に、コレクターとなるＮ＋不純物拡散領域５１と、エミッターとなるＮ＋不純物拡散領域５２及び５３と、Ｐウェル５０に電位を与えるためのＰ＋不純物拡散領域５４とが形成されている。また、Ｐウェル５０の抵抗成分によって、ＮＰＮバイポーラトランジスターのベースとエミッターとの間に接続される抵抗素子が構成される。
【００８５】
不純物拡散領域５１〜５４には、それぞれのコンタクト６１〜６４が電気的に接続されている。ＮＰＮバイポーラトランジスターのコレクターとなるＮ＋不純物拡散領域５１において、コンタクト６１が接触する部分を含む所定の領域５１ａがシリサイド化され、その他の領域５５がシリサイド化されていない。
【００８６】
また、ＮＰＮバイポーラトランジスターのエミッターとなるＮ＋不純物拡散領域５２及び５３において、コンタクト６２及び６３が接触する部分を含む領域５２ａ及び５３ａがシリサイド化され、Ｐ＋不純物拡散領域５４において、コンタクト６４が接触する部分を含む領域５４ａがシリサイド化されている。
【００８７】
放電素子としてのＮＰＮバイポーラトランジスターの不純物拡散領域上にシリサイド層が存在しない場合には、不純物拡散領域の抵抗値が大きいので、コレクター上のコンタクトからエミッターに向けて、一点に集中することなく均一な放電が行われることにより、放電素子が破壊され難くなる。そこで、本実施形態においては、図１４に示すように、ＮＰＮバイポーラトランジスターのコレクターとなるＮ＋不純物拡散領域５１において、シリサイド化されていない領域５５が設けられている。それにより、静電気保護回路の破壊電流を大きくすることができ、静電気耐量が向上する。
【００８８】
＜第４の実施形態＞
第４の実施形態においては、図６に示す第２の実施形態に係る静電気保護回路において、回路ブロック１２のツェナートリガー・バイポーラトランジスターのトリガー電圧がホールド電圧よりも低く設定されている。その他の点に関しては、第４の実施形態は、第２の実施形態と同様でも良い。
【００８９】
図１５は、図６に示すツェナートリガー・バイポーラトランジスターのＩ−Ｖ特性の第２の例を示す図である。図１５において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図１６は、図６に示すツェナートリガー・バイポーラトランジスターにおける放電経路を示す図である。図１６（Ａ）は、図１５に示す電圧範囲ＶＡにおける放電経路を示しており、図１６（Ｂ）は、図１５に示す電圧範囲ＶＢにおける放電経路を示している。
【００９０】
図１５に示すように、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１２の両端間の電圧がツェナーダイオードＺＤ１２の降伏電圧（トリガー電圧）に達すると、ツェナーダイオードＺＤ１２に電流が流れる。ただし、電圧範囲ＶＡにおいては、図１６（Ａ）に示すように、主に抵抗素子Ｒ１２に電流が流れて、トランジスターＱＣ１２のベースには殆ど電流が流れないので、トランジスターＱＣ１２はオフ状態となっている。一方、回路ブロック１２の両端間の電圧がホールド電圧に達した以降の電圧範囲ＶＢにおいては、図１６（Ｂ）に示すように、トランジスターＱＣ１２のベースにも電流が流れて、トランジスターＱＣ１２がオン状態となる。
【００９１】
図６に示すツェナートリガー・バイポーラトランジスターにおいて、ツェナーダイオードＺＤ１２の降伏電圧は、イオンドーピングによって調整することができる。従って、ツェナーダイオードＺＤ１２及び抵抗素子Ｒ１２によってバイポーラトランジスターＱＣ１２のベース電流を制御する構成とすることにより、トリガー電圧がホールド電圧よりも低く設定された回路ブロックを形成することも可能である。
【００９２】
図１７は、図６に示す静電気保護回路のＩ−Ｖ特性の第２の例を示す図である。図１７において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図１７に示すように、図６に示す静電気保護回路の両端間電圧は、回路ブロック１２の両端間電圧Ｖ１２に、回路ブロック１３の両端間電圧Ｖ１３及び回路ブロック１４の両端間電圧Ｖ１４を足し合わせたものとなる。
【００９３】
第４の実施形態によれば、イオンドーピングによって回路ブロック１２のツェナーダイオードＺＤ１２の降伏電圧を調整することにより、静電気保護回路全体のトリガー電圧をホールド電圧に近い電圧に設定することができる。
【００９４】
＜第５の実施形態＞
図１８は、本発明の第５の実施形態に係る静電気保護回路の構成例を示す回路図である。第５の実施形態においては、図６に示す第２の実施形態に係る静電気保護回路において、回路ブロック１３及び１４の替りに、回路ブロック１６及び１７が設けられている。その他の点に関しては、第５の実施形態は、第２の実施形態と同様でも良い。
【００９５】
図１８に示すように、第５の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１６、１７、及び、１２を含んでいる。図１８に示すのは一例であり、回路ブロックの数や接続順序は任意である。例えば、ノードＮ１側から、回路ブロック１６、回路ブロック１２、回路ブロック１７の順序で、それらの回路ブロックを接続しても良い。
【００９６】
回路ブロック１６は、ゲートがソースに接続されたＰチャネルＭＯＳトランジスターＱＰ１６を含んでいる。トランジスターＱＰ１６は、回路ブロック１６の一端（ノードＮ１）に接続されたソース及びゲートと、回路ブロック１６の他端（ノードＮ３）に接続されたドレインとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１６の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【００９７】
同様に、回路ブロック１７は、ゲートがソースに接続されたＰチャネルＭＯＳトランジスターＱＰ１７を含んでいる。トランジスターＱＰ１７は、回路ブロック１７の一端（ノードＮ３）に接続されたソース及びゲートと、回路ブロック１７の他端（ノードＮ４）に接続されたドレインとを有し、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１７の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【００９８】
本実施形態におけるように、回路ブロック１６及び１７がＰチャネルＭＯＳトランジスターで構成される場合には、Ｐ型半導体基板内に設けられたＮウェルにＰチャネルＭＯＳトランジスターを形成すれば良いので、トリプルウェル構造を用いる必要はなく、ツインウェル構造を用いてＰチャネルＭＯＳトランジスターを形成することができる。その結果、半導体製造プロセスのコストを上昇させることなく、本発明に係る静電気保護回路を実現することが可能になる。
【００９９】
あるいは、第５の実施形態の変形例として、図１８に示す第５の実施形態に係る静電気保護回路において、回路ブロック１６又は１７の替りに、図１９に示す回路ブロック１８を設けても良い。
【０１００】
図１９は、本発明の第５の実施形態の変形例において用いられる回路ブロックの構成例を示す回路図である。図１９に示すように、回路ブロック１８は、ＰＮＰバイポーラトランジスターＱＡ１８と、抵抗素子Ｒ１８とを含んでいる。
【０１０１】
トランジスターＱＡ１８は、回路ブロック１８の一端（ノードＮＡ）に接続されたエミッターと、回路ブロック１８の他端（ノードＮＢ）に接続されたコレクターとを有している。また、抵抗素子Ｒ１８は、トランジスターＱＡ１８のベースとエミッターとの間に接続されている。トランジスターＱＡ１８は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１８の両端間の電圧がブレークダウン電圧に達すると放電電流を流す。
【０１０２】
図２０は、図１８に示すＰチャネルトランジスターのＩ−Ｖ特性の例を示す図である。図２０において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図２１は、図１８に示すＰチャネルトランジスターの等価回路における放電経路を示す図である。図２１（Ａ）は、図２０に示す電圧範囲ＶＡにおける放電経路を示しており、図２１（Ｂ）は、図２０に示す電圧範囲ＶＢにおける放電経路を示している。
【０１０３】
以下においては、一例として、回路ブロック１６のトランジスターＱＰ１６について説明する。図２１に示すように、トランジスターＱＰ１６の等価回路は、寄生ＰＮＰバイポーラトランジスターＱＡ１６と、Ｎウェルの抵抗成分で形成される抵抗素子Ｒ１６とを含んでいる。
【０１０４】
図２０に示すように、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１６の両端間の電圧がトランジスターＱＰ１６のブレークダウン電圧（トリガー電圧）に達すると、トランジスターＱＰ１６に電流が流れる。ただし、電圧範囲ＶＡにおいては、図２１（Ａ）に示すように、抵抗素子Ｒ１６を介して寄生トランジスターＱＡ１６のベースに電流が流れているものの、トランジスターＱＰ１６がスナップバック状態には至っていない。
【０１０５】
回路ブロック１６の両端間の電圧がホールド電圧に達した以降の電圧範囲ＶＢにおいては、図２１（Ｂ）に示すように、寄生トランジスターＱＡ１６のエミッターからベース及びコレクターに電流が流れて、寄生トランジスターＱＡ１６がオン状態となる。それにより、トランジスターＱＰ１６がスナップバック状態となっている。
【０１０６】
図２２は、図１８に示す静電気保護回路のＩ−Ｖ特性の例を示す図である。図２２において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。回路ブロック１２の特性は、図４に示す特性と同様である。図２２に示すように、図１８に示す静電気保護回路の両端間電圧は、回路ブロック１２の両端間電圧Ｖ１２に、回路ブロック１６の両端間電圧Ｖ１６及び回路ブロック１７の両端間電圧Ｖ１７を足し合わせたものとなる。第５の実施形態においては、静電気保護回路のトリガー電圧がホールド電圧よりも低く設定されている。従って、トリガー電圧が電源電圧よりも高くなるように静電気保護回路を使用すれば良い。
【０１０７】
＜第６の実施形態＞
第５の実施形態において用いられる回路ブロック１２のバイポーラトランジスターは、サイリスターと比較してホールド電圧が高く、それに対して、ツェナーダイオードの降伏電圧を上げることには限界がある。即ち、イオンドーピングされていないバイポーラトランジスターよりもツェナーダイオードの降伏電圧を高くすることはできない。そこで、第６の実施形態においては、バイポーラトランジスターの替りにサイリスターが用いられる。
【０１０８】
図２３は、本発明の第６の実施形態に係る静電気保護回路の構成例を示す回路図である。第６の実施形態においては、図１８に示す第５の実施形態に係る静電気保護回路において、回路ブロック１２の替りに、回路ブロック１９が設けられている。その他の点に関しては、第６の実施形態は、第５の実施形態と同様でも良い。
【０１０９】
図２３に示すように、第６の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１６、１７、及び、１９を含んでいる。図２３に示すのは一例であり、回路ブロックの数や接続順序は任意である。例えば、ノードＮ１側から、回路ブロック１６、回路ブロック１９、回路ブロック１７の順序で、それらの回路ブロックを接続しても良い。
【０１１０】
回路ブロック１９は、サイリスターＴＨ１９と、抵抗素子Ｒ１９と、ツェナーダイオードＺＤ１９とを含んでいる。サイリスターＴＨ１９は、ＰＮＰバイポーラトランジスターＱＡ１９と、ＮＰＮバイポーラトランジスターＱＣ１９とで構成される。ここで、トランジスターＱＡ１９のエミッターがサイリスターＴＨ１９のアノードに相当し、トランジスターＱＣ１９のエミッターがサイリスターＴＨ１９のカソードに相当し、トランジスターＱＣ１９のベースがサイリスターＴＨ１９のＰゲートに相当する。
【０１１１】
トランジスターＱＡ１９のエミッター及びベースは、回路ブロック１９の一端（ノードＮ４）に接続されている。また、トランジスターＱＣ１９のコレクターは、回路ブロック１９の一端（ノードＮ４）に接続されており、エミッターは、回路ブロック１９の他端（ノードＮ２）に接続されており、ベースは、トランジスターＱＡ１９のコレクターに接続されている。
【０１１２】
抵抗素子Ｒ１９は、トランジスターＱＣ１９のエミッターとベースとの間に接続されている。ツェナーダイオードＺＤ１９は、トランジスターＱＡ１９のエミッターとトランジスターＱＣ１９のベースとの間に接続されており、トランジスターＱＡ１９のエミッターに接続されたカソードと、トランジスターＱＣ１９のベースに接続されたアノードとを有している。
【０１１３】
ツェナーダイオードＺＤ１９は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１９の両端間の電圧が降伏電圧に達すると、抵抗素子Ｒ１９又はトランジスターＱＣ１９のベースに電流を流す。即ち、抵抗素子Ｒ１９に電流が流れると共に、トランジスターＱＣ１９のベース・エミッター間電圧が閾値電圧以上になると、トランジスターＱＣ１９のベースにも電流が流れる。トランジスターＱＣ１９のベースに電流が流れると、トランジスターＱＣ１９がオン状態となって、ノードＮ４からノードＮ２に電流を流す。また、回路ブロック１９の両端間の電圧が上昇することにより、トランジスターＱＡ１９のエミッターからコレクターに電流が流れる。以上の動作により、ノードＮ４とノードＮ２との間の電圧がクランプされる。
【０１１４】
例えば、回路ブロック１９のサイリスターＴＨ１９及びツェナーダイオードＺＤ１９は、ツインウェル構造のＰウェルに形成される。また、Ｐウェルの抵抗成分によって、抵抗素子Ｒ１９が構成される。
【０１１５】
あるいは、第６の実施形態の変形例として、図２３に示す第６の実施形態に係る静電気保護回路において、回路ブロック１９の替りに、図２４に示す回路ブロック１９ａを設けても良い。
【０１１６】
図２４は、本発明の第６の実施形態の変形例において用いられる回路ブロックの構成例を示す回路図である。図２４に示すように、回路ブロック１９ａは、図２３に示す回路ブロック１９における素子の接続関係を変更したものである。回路ブロック１９ａにおいて、トランジスターＱＡ１９のエミッターがサイリスターＴＨ１９のアノードに相当し、トランジスターＱＣ１９のエミッターがサイリスターＴＨ１９のカソードに相当し、トランジスターＱＡ１９のベースがサイリスターＴＨ１９のＮゲートに相当する。
【０１１７】
トランジスターＱＡ１９のエミッターは、回路ブロック１９の一端（ノードＮ４）に接続されており、コレクターは、回路ブロック１９の他端（ノードＮ２）に接続されている。また、トランジスターＱＣ１９のコレクターは、トランジスターＱＡ１９のベースに接続されており、エミッター及びベースは、回路ブロック１９の他端（ノードＮ２）に接続されている。
【０１１８】
抵抗素子Ｒ１９は、トランジスターＱＡ１９のエミッターとベースとの間に接続されている。ツェナーダイオードＺＤ１９は、トランジスターＱＣ１９のエミッターとトランジスターＱＡ１９のベースとの間に接続されており、トランジスターＱＣ１９のエミッターに接続されたアノードと、トランジスターＱＡ１９のベースに接続されたカソードとを有している。
【０１１９】
ツェナーダイオードＺＤ１９は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１９の両端間の電圧が降伏電圧に達すると、抵抗素子Ｒ１９又はトランジスターＱＡ１９のベースに電流を流す。即ち、抵抗素子Ｒ１９に電流が流れると共に、トランジスターＱＡ１９のエミッター・ベース間電圧が閾値電圧以上になると、トランジスターＱＡ１９のベースにも電流が流れる。トランジスターＱＡ１９のベースに電流が流れると、トランジスターＱＡ１９がオン状態となって、ノードＮ４からノードＮ２に電流を流す。また、回路ブロック１９ａの両端間の電圧が上昇することにより、トランジスターＱＣ１９のコレクターからエミッターに電流が流れる。以上の動作により、ノードＮ４とノードＮ２との間の電圧がクランプされる。
【０１２０】
例えば、回路ブロック１９ａのサイリスターＴＨ１９及びツェナーダイオードＺＤ１９は、ツインウェル構造のＮウェルに形成される。また、Ｎウェルの抵抗成分によって、抵抗素子Ｒ１９が構成される。
【０１２１】
図２３に示す回路ブロック１９又は図２４に示す回路ブロック１９ａにおいて、サイリスターＴＨ１９のホールド電圧はあまり大きくないので、イオンドーピングによってツェナーダイオードＺＤ１９の降伏電圧を調整することにより、トリガー電圧がホールド電圧に近い電圧に設定された回路ブロックを形成することも可能である。本願においては、回路ブロック１９又は１９ａの構成を、ツェナートリガー・サイリスターという。
【０１２２】
図２５は、図２３に示すツェナートリガー・サイリスターのＩ−Ｖ特性の例を示す図である。図２５において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図２５に示すように、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１９の両端間の電圧がツェナーダイオードＺＤ１９の降伏電圧（トリガー電圧）に達すると、ツェナーダイオードＺＤ１９がサイリスターＴＨ１９のＰゲートに電流を流す。それにより、サイリスターＴＨ１９がオン状態となって、ノードＮ４からノードＮ２に電流を流すので、ノードＮ４とノードＮ２との間の電圧がホールド電圧にクランプされる。
【０１２３】
図２６は、図２３に示す静電気保護回路のＩ−Ｖ特性の例を示す図である。図２６において、横軸は、電圧（Ｖ）を表しており、縦軸は、電流（Ａ）を表している。図２６に示すように、図２３に示す静電気保護回路の両端間電圧は、回路ブロック１９の両端間電圧Ｖ１９に、回路ブロック１６の両端間電圧Ｖ１６及び回路ブロック１７の両端間電圧Ｖ１７を足し合わせたものとなる。
【０１２４】
ここで、イオンドーピングによって回路ブロック１９のツェナーダイオードＺＤ１９の降伏電圧を調整することにより、静電気保護回路全体のトリガー電圧をホールド電圧に近い電圧に設定することができる。図２６に示すＩ−Ｖ特性の場合には、ホールド電圧が電源電圧よりも高くなるように静電気保護回路を使用することができる。
【０１２５】
＜第７の実施形態＞
図２７は、本発明の第７の実施形態に係る静電気保護回路の構成例を示す回路図である。第７の実施形態においては、図２３に示す第６の実施形態に係る静電気保護回路において、回路ブロック１６及び１７の替りに、回路ブロック１１及び１２が設けられている。その他の点に関しては、第７の実施形態は、第６の実施形態と同様でも良い。
【０１２６】
図２７に示すように、第７の実施形態に係る静電気保護回路は、ノードＮ１とノードＮ２との間に直列に接続された回路ブロック１１、１２、及び、１９を含んでいる。図２７に示すのは一例であり、回路ブロックの数や接続順序は任意である。例えば、ノードＮ１側から、回路ブロック１１、回路ブロック１９、回路ブロック１２の順序で、それらの回路ブロックを接続しても良い。
【０１２７】
回路ブロック１１及び１２は、図３に示すものと同様であり、回路ブロック１９は、図２３に示すものと同様である。また、ツェナーダイオードＺＤ１１、ＺＤ１２、及び、ＺＤ１９は、同じ構造を有しており、それらの降伏電圧は互いに等しい。イオンドーピングによってツェナーダイオードＺＤ１１、ＺＤ１２、及び、ＺＤ１９の降伏電圧を調整することにより、静電気保護回路全体のトリガー電圧をホールド電圧に近い電圧に設定することができる。
【０１２８】
また、通常動作時において回路ブロック１１、１２、及び、１９に印加される電圧の比率を、ツェナーダイオードＺＤ１１、ＺＤ１２、及び、ＺＤ１９に流れるリーク電流によって設定することができる。図２７に示す静電気保護回路においては、ツェナーダイオードＺＤ１１、ＺＤ１２、及び、ＺＤ１９の特性が同じであるので、それらのリーク電流も互いに等しい。従って、通常動作時において、電源電圧が、回路ブロック１１、１２、及び、１９に均等に分圧される。
【０１２９】
＜第８の実施形態＞
図２８は、本発明の第８の実施形態において用いられる回路ブロックの構成例を示す回路図である。以上説明した実施形態に係る静電気保護回路において、回路ブロック１１又は１２の替りに、回路ブロック１１ａを用いても良い。
【０１３０】
図２８に示すように、回路ブロック１１ａは、ＰＮＰバイポーラトランジスターＱＡ１１と、抵抗素子Ｒ１１と、ツェナーダイオードＺＤ１１とを含んでいる。トランジスターＱＡ１１は、回路ブロック１１ａの一端（ノードＮＡ）に接続されたエミッターと、回路ブロック１１ａの他端（ノードＮＢ）に接続されたコレクターとを有している。
【０１３１】
抵抗素子Ｒ１１は、トランジスターＱＡ１１のベースとエミッターとの間に接続されている。ツェナーダイオードＺＤ１１は、トランジスターＱＡ１１のコレクターとベースとの間に接続されており、トランジスターＱＡ１１のコレクターに接続されたアノードと、トランジスターＱＡ１１のベースに接続されたカソードとを有している。
【０１３２】
ツェナーダイオードＺＤ１１は、ノードＮ１の電位がノードＮ２の電位よりも高くなって回路ブロック１１ａの両端間の電圧が降伏電圧（回路ブロック１１ａのトリガー電圧）に達すると、抵抗素子Ｒ１１又はトランジスターＱＡ１１のベースに電流を流す。即ち、抵抗素子Ｒ１１に電流が流れると共に、トランジスターＱＡ１１のエミッター・ベース間電圧が閾値電圧以上になると、トランジスターＱＡ１１のベースにも電流が流れる。トランジスターＱＡ１１のベースに電流が流れると、トランジスターＱＡ１１がオン状態となって、ノードＮＡからノードＮＢに電流を流すので、ノードＮＡとノードＮＢとの間の電圧がクランプされる。
【０１３３】
以上の実施形態によれば、複数の回路ブロックが直列に接続されるので、ホールド電圧を高く設定することが可能になる。また、少なくとも１つの回路ブロックが、トリガー電圧を設定するツェナーダイオードを含むので、イオンドーピングによってツェナーダイオードの降伏電圧を調整することにより、静電気保護回路のトリガー電圧を任意に設定することができる。従って、回路面積の大きいＲＣタイマーを設けることなく、ホールド電圧を高く設定すると共に、トリガー電圧を任意に設定することが可能な静電気保護回路を提供することができる。さらに、そのような静電気保護回路を内蔵して、チップサイズの増大が抑制されて誤動作し難い高耐圧の半導体集積回路装置を提供することができる。
【０１３４】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図２９は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図２９に示すように、電子機器１１０は、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。
【０１３５】
ここで、ＣＰＵ１２０、及び、ＲＯＭ１４０〜音声出力部１８０の少なくとも一部は、本発明の一実施形態に係る半導体集積回路装置に内蔵される。なお、図２９に示す構成要素の一部を省略又は変更しても良いし、あるいは、図２９に示す構成要素に他の構成要素を付加しても良い。
【０１３６】
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種の信号処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
【０１３７】
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
【０１３８】
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される画像信号に基づいて各種の画像を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。
【０１３９】
電子機器１１０としては、例えば、腕時計や置時計等の時計、タイマー、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、複合機、車載装置（ナビゲーション装置等）、電卓、電子辞書、電子ゲーム機器、ロボット、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。本実施形態によれば、チップサイズの増大が抑制されて誤動作し難い高耐圧の半導体集積回路装置を用いて、低コストで信頼性の高い電子機器を提供することができる。
【０１４０】
本発明においては、上記の幾つかの実施形態を組み合わせて用いることもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１４１】
１、２…ダイオード、３、４…電源配線、１０…静電気保護回路、１１〜１９、１１ａ、１９ａ…回路ブロック、２０…内部回路、３０、５０…Ｐウェル、３１〜３５、５１〜５４…不純物拡散領域、３６、３７…ゲート電極、４１〜４５、６１〜６４…コンタクト、１１０…電子機器、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、Ｐ１、Ｐ２…電源端子、Ｐ３…信号端子、ＺＤ１１〜ＺＤ１９…ツェナーダイオード、ＱＡ１１〜ＱＡ１９…ＰＮＰバイポーラトランジスター、ＱＣ１１〜ＱＣ１９…ＮＰＮバイポーラトランジスター、ＱＰ１６〜ＱＰ２０…ＰチャネルＭＯＳトランジスター、ＱＮ１３〜ＱＮ２０…ＮチャネルＭＯＳトランジスター、ＴＨ１９…サイリスター、Ｒ１１〜Ｒ１９…抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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