(57)【特許請求の範囲】
【請求項１】
第１面の中央部に半導体素子を実装する載置部を有する基板を備えた半導体素子実装用基板であって、
前記基板の前記第１面に、前記載置部を取り囲む周縁部に設けられた信号線路と、
前記基板の側面に、前記基板の前記第１面から、前記第１面の反対側の第２面にかけて形成された溝部と、
前記溝部の内面に設けられ、前記信号線路と接続された側面導体と、
前記基板の内部に設けられ、前記側面導体と接続された内層導体と、
前記基板の内部に設けられ、前記内層導体を取り囲む内層接地導体と、
前記基板の前記第２面に設けられ、前記側面導体と接続された電極パッドと、を備えたことを特徴とする半導体素子実装用基板。
【請求項２】
前記基板の前記第１面に、前記信号線路を挟むようにして、層状に設けられた接地導体をさらに備えることを特徴とする請求項１に記載の半導体素子実装用基板。
【請求項３】
前記基板の前記第２面に、前記電極パッドを取り囲むようにして、層状に設けられた接地導体をさらに備えることを特徴とする請求項１または請求項２に記載の半導体素子実装用基板。
【請求項４】
前記基板の前記第１面の上面に、前記載置部を取り囲んで設けられた枠部をさらに備えており、
前記枠部の側面は、上面視において前記溝部と重なる位置に凹部を有していることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体素子実装用基板。
【請求項５】
前記内層導体は、前記側面導体が延びる方向と直交する方向に層状に設けられ、前記溝部の前記内面に沿って側面導体に接続されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体素子実装用基板。
【請求項６】
前記内層接地導体は、前記側面導体が延びる方向と直交する方向に層状に設けられ、前記内層導体を取り囲むように設けられることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体素子実装用基板。
【請求項７】
前記基板の前記側面に、前記溝部を挟むようにして、前記基板の前記第１面から前記第２面にかけて形成された側面接地導体をさらに備えることを特徴とする請求項１乃至請求
項６のいずれかに記載の半導体素子実装用基板。
【請求項８】
前記基板の内側において、前記内層接地導体よりも、前記基板の前記第２面側の領域に、空隙部が設けられることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体素子実装用基板。
【請求項９】
前記基板は絶縁体から成ることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体素子実装用基板。
【請求項１０】
前記載置部に金属製の基体をさらに備え、該基体に半導体素子が載置されることを特徴とする請求項１乃至請求項９のいずれかに記載の半導体素子実装用基板。
【請求項１１】
前記基体は前記内層接地導体と接続されることを特徴とする請求項１０に記載の半導体素子実装用基板。
【請求項１２】
前記内層導体は平面視したときの外形状が略矩形状であることを特徴とする請求項１乃至請求項１１のいずれかに記載の半導体素子実装用基板。
【請求項１３】
前記電極パッドは平面視したときの外形状が略半円形状であることを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体素子実装用基板。
【請求項１４】
前記側面導体の前記第１面側の端部において、前記側面導体と前記信号線路とが接続されることを特徴とする請求項１乃至請求項１３のいずれかに記載の半導体素子実装用基板。
【請求項１５】
前記側面導体の前記第２面側の端部において、前記側面導体と前記電極パッドとが接続されることを特徴とする請求項１乃至請求項１４のいずれかに記載の半導体素子実装用基板。
【請求項１６】
請求項１乃至請求項１５のいずれかに記載の半導体素子実装用基板と、前記載置部に載置されるとともに前記信号線路に電気的に接続された半導体素子とを具備していることを特徴とする半導体装置。
【請求項１７】
前記基板の下面であって、前記基板の第２面と接合して設けられた実装回路基板をさらに備えており、
前記実装回路基板は、内部に接地導体層の形成領域および接地導体層の非形成領域を有しているとともに、前記接地導体層の非形成領域は、上面視において前記側面導体と重なっていることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を実装するための半導体素子実装用基板に関するものである。
【背景技術】
【０００２】
近年、半導体素子には高い周波数特性が求められており、半導体素子の周波数特性を向上させることができる、高性能な半導体素子実装用基板および半導体装置の必要性が高まっている。半導体装置の製造においては、半導体素子実装用基板上の載置部に半導体素子を載置固定して、ボンディングワイヤ等で半導体素子の電極と信号線路とを電気的に接続することによって、半導体素子実装用基板に半導体素子を実装し、製品としての半導体装置となる（例えば、特許文献１参照）。この場合、半導体素子と外部の回路基板とを電気的に導通するための電極パッドは、通常、半導体素子実装用基板の半導体素子を載置固定する側の面の反対側の面に設けられる。したがって、半導体素子実装用基板の側面に、表面側と裏面側を電気的に接続するための側面導体が設けられることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５６４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の従来の構成においては、半導体素子実装用基板の側面に設けられた、表面側と裏面側を電気的に接続するための側面導体において、信号伝送部分を取り囲む部位が絶縁体で構成され、接地電位部分が周囲に存在しなくなるので、側面導体の部分の特性インピーダンスが大きくなり、半導体素子の周波数特性が低下するという欠点を有していた。したがって、本発明は上記従来の問題点に鑑み完成されたものであり、その目的は、半導体素子の周波数特性を向上させることができる、高性能な半導体素子実装用基板および半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一つの態様の半導体素子実装用基板は、第１面の中央部に半導体素子を実装する載置部を有する基板を備えた半導体素子実装用基板であって、前記基板の前記第１面に、前記載置部を取り囲む周縁部に設けられた信号線路と、前記基板の側面に、前記基板の前記第１面から、前記第１面の反対側の第２面にかけて形成された溝部と、前記溝部の内面に設けられ、前記信号線路と接続された側面導体と、前記基板の内部に設けられ、前記側面導体と接続された内層導体と、前記基板の内部に設けられ、前記内層導体を取り囲む内層接地導体と、前記基板の前記第２面に設けられ、前記側面導体と接続された電極パッドと、を備えたことを特徴とする。
【０００６】
本発明の一つの態様の半導体装置は、上記の半導体素子実装用基板と、前記載置部に載置されるとともに前記信号線路に電気的に接続された半導体素子とを具備していることを特徴とする。
【発明の効果】
【０００７】
本発明の一つの態様の半導体素子実装用基板によれば、基板の内部において、信号を伝達する側面導体が内層導体によって拡張されるとともに、内層導体が内層接地導体に取り囲まれることによって、側面導体の特性インピーダンスを低減することができる。すなわち、基板の内部においても、信号伝送部分が接地電位部分に取り囲まれる構成となり、半
導体素子の周波数特性を向上させることができる、高性能な半導体素子実装用基板および半導体装置を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す上面からの外観斜視図である。
【図２】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す下面からの外観斜視図である。
【図３】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す上面からの外観斜視図であり、絶縁体の部分を省き金属層の部分だけを示す外観斜視図である。
【図４】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す、上面からの外観平面図、下面からの外観平面図、および断面図を含む図である。
【図５】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す上面からの分解斜視図であり、絶縁体の部分を省き金属層の部分だけを示す分解斜視図である。
【図６】本発明の第１の実施形態である半導体素子実装用基板１の構成を示す上面からの分解平面図であり、絶縁体の部分を省き金属層の部分だけを示す分解平面図である。
【図７】本発明の第２の実施形態である半導体素子実装用基板１の構成を示す下面からの外観斜視図である。
【図８】本発明の第２の実施形態である半導体素子実装用基板１の構成を示す、下面からの外観平面図、および断面図を含む図である。
【図９】本発明の第３の実施形態である半導体素子実装用基板１の構成を示す上面からの外観斜視図である。
【図１０】本発明の第３の実施形態である半導体素子実装用基板１の構成を示す下面からの外観斜視図である。
【図１１】本発明の第３の実施形態である半導体素子実装用基板１の構成を示す下面からの分解斜視図であり、基体３１のみを分解して示した分解斜視図である。
【図１２】本発明の第３の実施形態である半導体素子実装用基板１の構成を示す、上面からの外観平面図、下面からの外観平面図、および断面図を含む図である。
【図１３】本発明の第４の実施形態である半導体素子実装用基板１の構成を示す斜視図であって、図１３（ａ）は側面接地導体が半円形状の溝に設けられた場合であり、図１３（ｂ）は側面接地導体が半楕円形状の溝に設けられた場合である。
【図１４】本発明の第５の実施形態に係る半導体素子実装用基板１の構成を示す、上面図、および斜視図を含む図である。
【図１５】本発明の第５の実施形態に係る半導体素子実装用基板１の構成を示す分解斜視図である。
【図１６】本発明の第１の実施形態である半導体素子実装用基板１を備える半導体装置５０の構成を示す外観斜視図である。
【図１７】本発明の各実施形態に係る半導体素子実装用基板１を実装する実装基板の構成を示す分解斜視図である。
【図１８】図１７に示した実装基板の構成を示す上面透視図である。
【図１９】本発明の他の実施形態に係る半導体装置５０の構成を示す上面図、および斜視図を含む図である。
【図２０】図１７に示した半導体装置５０の構成を示す分解斜視図である。
【図２１】本発明の第１の実施形態である半導体素子実装用基板１を備える半導体装置５０の電気的特性のシミュレーション結果を示す図であり、戻り損失の周波数特性を示す図である。
【図２２】本発明の第１の実施形態である半導体素子実装用基板１を備える半導体装置５０の電気的特性のシミュレーション結果を示す図であり、挿入損失の周波数特性を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る半導体素子実装用基板１について、図面に基づき詳細に説明する。なお、以降の図において同一の構成については同一の参照符を用いて説明する。
【００１０】
（第１の実施形態）
図１は本発明の第１の実施形態である半導体素子実装用基板１の構成を示す上面からの外観斜視図であり、図２は下面からの外観斜視図である。図３は同じく半導体素子実装用基板１の構成を示す上面からの外観斜視図であり、絶縁体の部分を省き金属層の部分だけを示す外観斜視図である。図４は同じく半導体素子実装用基板１の構成を示す、上面からの外観平面図、下面からの外観平面図、および断面図を含む図である。また図５は同じく半導体素子実装用基板１の構成を示す上面からの分解斜視図であり、絶縁体の部分を省き金属層の部分だけを示す分解斜視図であり、図６は分解平面図である。
【００１１】
半導体素子実装用基板１は、基板第１面１１の中央部に半導体素子５１を実装する載置部３を有する基板２を備えており、基板２は、たとえばアルミナ（Ａｌ２Ｏ３）質焼結体（アルミナセラミックス）等のセラミックスから成る。また、基板第１面１１に、載置部３を取り囲む周縁部４に設けられた信号線路１９を備えている。信号線路１９は、たとえば、鉄、銅、ニッケル、金、クロム、コバルト、モリブデン、マンガンまたはタングステン等から成る。または、これらの材料の合金から成る。また、基板側面１３に、基板第１面１１から、基板第１面１１の反対側の基板第２面１２にかけて形成された溝部１４と、溝部内面１５に設けられ、信号線路１９と接続された側面導体１６と、を備えている。さらに、基板２の内部に設けられ、側面導体１６と接続された内層導体２０と、基板２の内部に設けられ、内層導体２０を取り囲む内層接地導体２１と、基板第２面１２に設けられ、側面導体１６と接続された電極パッド５と、を備えている。
【００１２】
このような構成によって、基板２の内部において、信号を伝達する側面導体１６が内層導体２０によって拡張されるとともに、内層導体２０が内層接地導体２１に取り囲まれることによって、側面導体１６の特性インピーダンスを低減することができる。さらに、側面導体１６および内層導体２０と内層接地導体２１との間に生じる電界を電界結合させることにより、信号伝送部分の電界分布の拡がりを抑制することができる。すなわち、基板２の内部においても、信号伝送部分が接地電位部分に取り囲まれる構成となり、半導体素子実装用基板１の信号伝送部分における特性インピーダンスの変動を抑制することができる。また、周波数特性を向上させることができる、高性能な半導体素子実装用基板１および半導体装置５０を提供することが可能となる。
【００１３】
さらに、はんだ等の導電性の接合材を介して側面導体１６を外部の回路基板に電気的に接続する際に、接合材によるメニスカスが溝部の内面に形成される。このような構成であることによって、側面導体１６は、外部の回路基板と電気的に安定して接続することができる。つまり、半導体素子実装用基板１は、信号伝送部分における特性インピーダンスの変動を抑制することができ、周波数特性を向上させることができる。
【００１４】
また、半導体素子実装用基板１は、基板第１面１１に、信号線路１９を挟むようにして、層状に設けられた接地導体２２をさらに備えている。このような構成によって、基板第１面１１においても、信号伝送部分が接地電位部分に挟まれる、いわゆるコプレーナ線路の構成となり、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。
【００１５】
また、半導体素子実装用基板１は、基板第２面１２に、電極パッド５を取り囲むようにして、層状に設けられた接地導体２２をさらに備えている。このような構成によって、基
板第２面１２においても、信号伝送部分が接地電位部分に取り囲まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
【００１６】
また、内層導体２０は、側面導体１６が延びる方向と直交する方向に層状に設けられ、溝部内面１５に沿って側面導体１６に接続される。さらに、内層接地導体２１は、側面導体１６が延びる方向と直交する方向に層状に設けられ、内層導体２０を取り囲むように設けられる。このような構成によって、基板２の内部において、信号伝送部分が接地電位部分に同一面内で取り囲まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができるとともに、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
【００１７】
また、半導体素子実装用基板１は、基板側面１３に、溝部１４を挟むようにして、基板第１面１１から基板第２面１２にかけて形成された側面接地導体２３をさらに備えている。このような構成によって、基板側面１３においても、信号伝送部分が接地電位部分に挟まれる構成となり、半導体素子実装用基板１の信号伝送部分に生じる電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。なお、側面接地導体２３は、側面導体１６と同様に基板第１面１１から、基板第１面１１の反対側の基板第２面１２にかけて形成された側面溝１３ａの内面に設けられてもよい。この場合には、はんだ等の導電性の接合材を介して側面接地導体２３を外部の回路基板に電気的に接続する際に、接合材によるメニスカスが側面溝１３ａの内面に形成される。これにより、側面接地導体２３は外部の回路基板と電気的に安定して接続することができる。つまり、半導体素子実装用基板１は、信号伝送部分における特性インピーダンスの変動を抑制することができ、周波数特性を向上させることができる。
【００１８】
また、内層導体２０は平面視したときの外形状が略矩形状である。このような構成によって、半導体素子実装用基板１の製造工程において、内層導体２０を容易に設けることができる。また、電極パッド５は平面視したときの外形状が略半円形状である。このような構成によって、半導体素子５１と外部の回路基板との間の電気的な接続を安定させることができる。また、電極パッド５を介して半導体装置５０を外部の回路基板にはんだ等の接続部材で実装する際に、電極パッド５および接続部材の周辺に生じる応力を低減することができる。
【００１９】
また、側面導体１６の基板第１面１１側の端部において、側面導体１６と信号線路１９とが接続され、側面導体１６の基板第２面１２側の端部において、側面導体１６と電極パッド５とが接続される。このような構成によって、側面導体１６と信号線路１９との間の電気的な接続、および側面導体１６と電極パッド５との間の電気的な接続を安定化させるとともに、半導体装置５０に高周波の電気信号を安定して入出力させることができる。
【００２０】
また、載置部３を取り囲む基板２の周縁の内壁に基板第１面１１から載置部３にかけて、半導体素子実装用基板１の上面視にて信号線路１９を間に挟むように内面溝ｄが設けられていてもよく、この内面溝ｄの内面にも接地導体となる側面接地導体が形成されている。その結果、このような構成である半導体素子実装用基板１は、信号線路１９の載置部３側の端部における電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができる。また、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
【００２１】
図２１は、本発明の第１の実施形態である半導体素子実装用基板１を備える半導体装置５０の信号伝送部分における電気的特性のシミュレーション結果を示す図であって、戻り
損失の周波数特性を示す図であり、図２２は、挿入損失の周波数特性を示す図である。図２１および図２２から、電極パッド５、内層導体２０、内層接地導体２１および側面接地導体２３を設けることによって、信号帯域において、戻り損失および挿入損失が低減され、半導体素子実装用基板１の周波数特性が向上されることを確認することができる。
【００２２】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体素子実装用基板１について、図７,８に基づき
説明する。図７は本発明の第２の実施形態である半導体素子実装用基板１の構成を示す下面からの外観斜視図であり、図８は同じく半導体素子実装用基板１の構成を示す、下面からの外観平面図、および断面図を含む図である。本発明の第２の実施形態の半導体素子実装用基板１には、基板２の内側かつ上面視で載置部３を取り囲むように、内層接地導体２１よりも、基板第２面１２側の領域に、空隙部３０が設けられている。半導体素子実装用基板１または半導体装置５０の製造工程や、半導体装置５０を作動させる際の半導体素子５１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。この結果、半導体素子実装用基板１や半導体素子５１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合であっても、空隙部３０が存在することによって応力を緩和することができるので、半導体素子実装用基板１の破損やクラックの発生を防止することが可能となる。また、基板２の変形や反りに伴って生じる載置部３の変形や反りを抑制することができるため、半導体素子５１を載置部３に安定して実装することができる。また、載置部３の変形や反りに伴って生じる半導体素子５１の破損を抑制することができる。
【００２３】
さらに、半導体素子実装用基板１の小型化において、側面導体１６、電極パッド５および内層導体２０と内層接地導体２１との間隔が狭くなり、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、空隙部３０が存在することによって緩和することができる。よって、信号伝送部分の特性インピーダンスを所望の値にすることが容易となり、半導体素子実装用基板１の小型化を実現できるとともに、信号伝送部分における周波数特性をさらに向上させることができる。
【００２４】
（第３の実施形態）
次に、本発明の第３の実施形態の半導体素子実装用基板１について、図９〜１２に基づき説明する。図９は本発明の第３の実施形態である半導体素子実装用基板１の構成を示す上面からの外観斜視図であり、図１０は下面からの外観斜視図である。図１１は同じく第３の実施形態の半導体素子実装用基板１の構成を示す下面からの分解斜視図であり、基体３１のみを分解して示した分解斜視図である。図１２は同じく第３の実施形態の半導体素子実装用基板１の構成を示す、上面からの外観平面図、下面からの外観平面図、および断面図を含む図である。本発明の第３の実施形態においては、基板２は絶縁体から成り、半導体素子実装用基板１は載置部３に金属製の基体３１をさらに備えており、基体３１に半導体素子５１が載置される。
【００２５】
基体３１は、鉄、銅、ニッケル、クロム、コバルトまたはタングステンのような金属材料を用いることができる。あるいは、これらの金属からなる合金を用いることができる。また、基体３１は内層接地導体２１とはんだやろう材等の導電性の接合材で電気的に接続されている。このような構成によって、半導体素子実装用基板１の放熱性が向上するとともに載置部３、内層接地導体２１、接地導体２２、側面接地導体２３が外部の回路基板に設けられる接地導体に基体３１を介して接続され、それぞれ接地電位となる。また、半導体素子実装用基板１の接地電位となる基体３１と外部の回路基板に設けられる接地導体との接合面積を大きくすることができることから、半導体素子実装用基板１の接地電位が安定する。
【００２６】
この結果、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上さ
せることができる。さらに、本発明の第２の実施形態と同様に、半導体素子実装用基板１には、基板２の内側において、内層接地導体２１よりも、基板第２面１２側の領域で基板２と基体３１の間に空隙部３０が設けられている。このような構成により、前述と同様の作用効果によって半導体素子実装用基板１の破損やクラックの発生、さらに、半導体素子５１の破損を防止することが可能となるとともに、半導体素子実装用基板１の信号伝送部分における周波数特性をさらに向上させることができる。
【００２７】
（第４の実施形態）
本発明の第４の実施形態に係る半導体素子実装用基板１について、図１３に基づき説明する。図１３（ａ）および図１３（ｂ）は、本発明の第４の実施形態である半導体素子実装用基板１の構成を示す斜視図である。図１３に示した半導体素子実装用基板１は、溝部１４、側面溝１３ａが曲線部を有している。溝部１４、側面溝１３ａは上面視において、例えば半楕円形状（図１３（ａ））または円形状（図１３（ｂ））である。また、溝部１４、側面溝１３ａが曲線部を有している。
【００２８】
半導体素子実装用基板１または半導体装置５０の製造工程や、半導体装置５０を作動させる際の半導体素子５１の発熱によって半導体素子実装用基板１内に温度変化や温度勾配が発生する。これによって、半導体素子実装用基板１の熱膨張や熱収縮に起因した応力が生じる場合がある。このような場合にも、溝部１４、側面溝１３ａが曲線部を有していることによって、溝部１４、側面溝１３ａの局所に応力が集中することを抑制することができ、側面導体１６および側面接地導体２３の破損やクラックの発生を防止することが可能となる。
【００２９】
（第５の実施形態）
本発明の第５の実施形態に係る半導体素子実装用基板１について、図１４，１５に基づき説明する。図１４は、本発明の第４の実施形態である半導体素子実装用基板１の構成を示す上面図、および斜視図を含む図である。また、図１５には分解斜視図を示している。図１４および図１５に示した半導体素子実装用基板１は、基板第１面１１の上面に枠部４１をさらに備えている。枠部４１は、例えば基板２を構成する材料と同じであり、上面視で外周の形状が同じである。例えば、枠部４１は、側面に、上面視において溝部１４および側面溝１３ａと重なる位置に凹部４２、第２溝部４３を有しており、凹部４２の内面には接地導体が設けられておらず、第２溝部４３の内面には側面接地導体２３が連続して設けられている。枠部４１は、内面に接地導体が設けられていない凹部４２が設けられていることにより、半導体素子実装用基板１の小型化において、信号線路１９と接地導体２２との間隔が狭くなる。このことによって、信号伝送部分と接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなることを、凹部４２が存在することによって緩和することができる。さらに、上面視において、溝部１４および側面溝１３ａと凹部４２および第２溝部４３の形状を同じにすることがよい。
【００３０】
半導体素子実装用基板１または半導体装置５０の製造工程や、半導体装置５０を作動させる際の半導体素子５１の発熱によって熱応力が生じる。このとき、溝部１４および側面溝１３ａと凹部４２および第２溝部４３の形状を同じであれば、溝部１４および側面溝１３ａと凹部４２および第２溝部４３との接合界面に局所的に集中することを抑制することができる。さらに、枠部４１は、第２溝部４３が設けられているとともに内面に側面接地導体２３が設けられていることにより、信号線路１９の溝部１４側の端部における電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
【００３１】
（半導体装置の構成）
図１６は、一例として本発明の第１の実施形態の半導体素子実装用基板１を備える半導
体装置５０の構成の一例を示す外観斜視図である。半導体装置５０を組み立てる場合、基板２の載置部３に半導体素子５１を載置して基板２に接着剤等を介して接着固定し、半導体素子５１と信号線路１９とをボンディングワイヤ等を介して電気的に接続する。このようにして、半導体素子実装用基板１に半導体素子５１を実装することによって製品としての半導体装置５０が完成する。なお、本発明は以上の実施の形態の例および実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更を施すことは何等支障ない。例えば、基板第１面１１の載置部３に半導体素子５１を載置する凹部を設けず、載置部３と周縁部４が面一に設けられ、載置部３の周縁部４に信号線路１９や接地導体２２を備えてもよい。これにより、半導体素子実装用基板１の剛性が向上するから、半導体装置５０の信頼性試験や作動環境、および半導体素子５１等から加えられる熱によって生じる応力が原因となって発生する、半導体素子実装用基板１の破損を抑制することができる。
【００３２】
半導体装置５０の他の実施形態として、図１７〜図２０に基づいて説明する。図１７は、本発明の各実施形態に係る半導体素子実装用基板１を実装する実装基板５２の構成を示す分解斜視図である。図１８は、図１７に示した実装基板の上面透視図である。また、図２０は、図１９の半導体装置５０を実装基板５２に実装した構成における上面からの分解斜視図である。また、図１９は、本発明の他の実施形態に係る半導体装置５０を実装基板５２に実装した構成を示す上面図、および外観斜視図を含む図である。そして、図２０は本発明の他の実施形態に係る半導体装置５０の分解斜視図である。
【００３３】
実装基板５２は、例えば複数の絶縁層で構成されており、上層の上面には、はんだ等の導電性の接合材を介して側面導体１６および電極パッド５が電気的に接続されるとともに高周波の電気信号が伝送される、銅箔等の金属材料から成る信号導体５６および電極パッド接続部５７が設けられる。さらに、実装基板５２は、上層の上面に信号導体５６を間に挟み、電極パッド接続部５７を取り囲むように、所定の間隔が設けられた銅箔等の金属材料から成り、接地電位となるグランド層５３が形成されている。
【００３４】
このグランド層５３と、半導体素子実装用基板１の裏面に設けられた接地導体２２や基体３１とが、はんだ等の接合材を介して接合される。実装基板５２は、上面に前述の信号導体５６とグランド層５３が設けられることにより、平面伝送線路の１つである、いわゆる、コプレーナ線路が構成される。グランド層５３は、上面視において、電極パッド５と重なる位置に設けられず、さらに、信号線路１９の信号伝送方向、すなわち、信号線路１９から半導体素子５１の方向と直交する方向において、信号線路１９と重なる位置に設けられていない。
【００３５】
また、実装基板５２は、内層に内部接地導体層５４が形成されている。内部接地導体層５４は、内部接地導体層５４が形成される形成領域および内部接地導体層５４が形成されない非形成領域５５を有している。接地導体層の非形成領域５５は、上面視において、少なくとも電極パッド５および電極パッド接続部５７と重なる位置に設けられない。このことによって、半導体装置５０を実装基板５２に実装した際に、所望の特性インピーダンスの範囲に調整し難くなることを緩和することができる。なぜならば、電極パッド５と電極パッド接続部５７とを電気的に接続するはんだ等の導電性の接合材や、この接合材によって側面導体１６の側面に形成されるメニスカスにより、信号導体５６と側面導体１６との間の信号伝送部分において、接地電位部分との間に生じる静電容量が大きくなるとともに特性インピーダンスが小さくなるためである。
【００３６】
また、非形成領域５５は、上面視において、信号線路１９の信号伝送方向、すなわち、信号線路１９から半導体素子５１の方向と直交する方向において、側面導体１６を間に挟む一対の側面接地導体２３よりも内側に設けられることがよい。これにより、信号導体５
６と側面導体１６との間の信号伝送部分における電界分布の不要な拡がりと特性インピーダンスの変動を抑制することができる。この結果、半導体素子実装用基板１の周波数特性をさらに向上させることができる。
【００３７】
以上に説明した、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更等が可能である。
【符号の説明】
【００３８】
１    半導体素子実装用基板
２    基板
３    載置部
４    周縁部
５    電極パッド
６    第１金属層
７    第２金属層
８    第３金属層
１１  基板第１面
１２  基板第２面
１３  基板側面
１３ａ  側面溝
１４  溝部
１５  溝部内面
１６  側面導体
１７  側面導体上端
１８  側面導体下端
１９  信号線路
２０  内層導体
２１  内層接地導体
２２  接地導体
２３  側面接地導体
３０  空隙部
３１  基体
４１  枠部
４２  凹部
４３  第２溝部
５０  半導体装置
５１  半導体素子
５２  実装基板
５３  グランド層
５４  接地導体層の形成領域
５４  接地導体層の非形成領域
５５  信号導体
ｄ  内面溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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