(57)【特許請求の範囲】
【請求項１】
ＰＷＭ信号を増幅回路に出力するディジタル制御演算部と、
ＰＷＭ信号に基づいて増幅回路から負荷に供給された電流または電圧をアナログ信号として検出し、前記アナログ信号をディジタル信号に変換して前記ディジタル制御演算部に出力するアナログ検出部と、
を備えたΔΣ形ＡＤ変換器であって、
前記ディジタル制御演算部は、
第１基準クロックを出力する第１基準クロック発振器と、
同期タイミング信号を前記アナログ検出部へ出力するＰＷＭキャリア発生器と、を有し、
前記アナログ検出部は、
第１基準クロックとは異なる第２基準クロックを出力する第２基準クロック発振器と、
デシメータ動作タイミング信号が前記同期タイミング信号より１クロック以上早く発生する場合、分周比選択信号を１とし、前記デシメータ動作タイミング信号と前記同期タイミング信号との時間差が±１クロック未満の場合、前記分周比選択信号を０とし、前記デシメータ動作タイミング信号が前記同期タイミング信号よりも１クロック以上遅く発生する場合、前記分周比選択信号を２とする分周比補正部と、
前記分周比選択信号に基づいてデシメーション比を補正し、前記同期タイミング信号と補正したデシメーション比に基づいた前記デシメータ動作タイミング信号を出力する可変分周回路と、
前記アナログ信号を第２基準クロックのタイミングでディジタル信号に変換するΔΣモジュレータと、
２つ以上直列接続された積分器と、デシメータと、２つ以上直列接続された微分器と、を備え、ΔΣモジュレータが出力したディジタル信号を前記分周比選択信号と前記デシメータ動作タイミング信号に基づいて、分周比選択信号１のとき積分器の入力を０とし、０のとき１段目の積分器はディジタル信号を入力とし、２段目以降の積分器は前段の積分器の出力を入力とし、２のとき１段目の積分器はディジタル信号の２倍を入力とし、２段目の積分器は前段の積分器の出力を２倍した値とディジタル信号を加算した値を入力とし、積分器が３直列以上直列接続した場合３段目以降の積分器は、前段の積分器の出力を２倍した値に前々段の積分器の出力を加算した値を入力として、ＡＤ変換データに変換するデシメーションフィルタと、を備え、
前記デシメーションフィルタは、ＡＤ変換データを前記ディジタル制御演算部に出力することを特徴とするΔΣ形ＡＤ変換器。
【請求項２】
ＰＷＭ信号を増幅回路に出力するディジタル制御演算部と、
ＰＷＭ信号に基づいて増幅回路から負荷に供給された電流または電圧をアナログ信号として検出し、前記アナログ信号をディジタル信号に変換して前記ディジタル制御演算部に出力するアナログ検出部と、
を備えたΔΣ形ＡＤ変換器であって、
前記ディジタル制御演算部は、
第１基準クロックを出力する第１基準クロック発振器と、
キャリア頂点タイミングをアナログ検出部へ出力するＰＷＭキャリア発生器と、を有し、
前記アナログ検出部は、
第１基準クロックとは異なる第２基準クロックを出力する第２基準クロック発振器と、
デシメータ動作タイミング信号をＮ分周したキャリア周期平均出力タイミング信号が前記キャリア頂点タイミングよりも１クロック以上早く発生する場合、分周比選択信号を１とし、前記キャリア周期平均出力タイミング信号と前記キャリア頂点タイミングとの時間差が±１クロック未満の場合、前記分周比選択信号を０とし、前記キャリア周期平均出力タイミング信号が前記キャリア頂点タイミングよりも１クロック以上遅く発生する場合、前記分周比選択信号を２とする分周比補正部と、
前記分周比選択信号に基づいてデシメーション比を補正して、前記キャリア頂点タイミングと補正したデシメーション比に基づいて前記デシメータ動作タイミング信号を出力する可変分周回路と、
前記アナログ信号を第２基準クロックのタイミングで前記ディジタル信号に補正するΔΣモジュレータと、
２つ以上直列接続された積分器と、デシメータと、２つ以上直列接続された微分器と、を備え、ΔΣモジュレータが出力した前記ディジタル信号を前記分周比選択信号と前記デシメータ動作タイミング信号に基づいて、前記分周比選択信号が１のとき積分器の入力を０とし、０のとき１段目の積分器はディジタル信号を入力とし、２段目以降の積分器は前段の積分器の出力を入力とし、２のとき１段目の積分器は前記ディジタル信号の２倍を入力とし、２段目の積分器は前段の積分器の出力を２倍した値と前記ディジタル信号を加算した値を入力とし、積分器が３直列以上直列接続した場合３段目以降の積分器は、前段の積分器の出力を２倍した値に前々段の積分器の出力を加算した値を入力として、ＡＤ変換データに変換するデシメーションフィルタと、を備え、
前記デシメーションフィルタが出力するＡＤ変換データをＮ回分積算してＮ（Ｎは２以上の自然数）で除算した値をＡＤ平均値データとして前記ディジタル制御演算部に出力することを特徴とするΔΣ形ＡＤ変換器。
【請求項３】
前記分周比補正部は、
前記キャリア頂点タイミングの発生後からそれ以降の最初のデシメータ動作タイミング信号が出力されるまで以外の期間は、デシメーション比の補正を行わないことを特徴とする請求項２記載のΔΣ形ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ変調などを用いた電力変換器に係り、ＰＷＭ変調のキャリア周波数のリプル成分が重畳された電流や電圧波形などのアナログ値を正確にディジタル値に変換する機能に関する。
【背景技術】
【０００２】
電力変換器などではＰＷＭ変調を用いており、方形波状の電圧を出力している。そのため、負荷に流れる電流にもＰＷＭキャリア周波数の高調波成分のリプル波形が重畳している。通常は、このＰＷＭ変調を適用した電圧や電流のように高調波を含むアナログ信号をＡＤ変換によりディジタル値に変換し、それをフィードバック信号として制御や計測を行っている。
【０００３】
制御応答を向上させるためにはＡＤ変換を高速にして検出遅れを少なくする必要があり、精度を上げるためには不要なＰＷＭ高調波成分を除去しやすい検出方法が必要である。このようなＰＷＭ変調を適用した電流成分のＡＤ変換に関して、特許文献１が開示されている。
【０００４】
この特許文献１の特徴は、図１５，図１６に記載されているように、ＰＷＭ変調の生成に使用する三角波キャリア信号に対して、電流検出のサンプル周期をキャリア周期の整数倍に設定し、かつ、三角波キャリア信号の頂点と同期させることである。
【０００５】
そして、ＡＤ変換した結果を三角波キャリア信号の周期分だけ平均することにより、三角波キャリア信号に起因する高調波成分を抑制（除去）している。図１７では、ｍ，ｍ＋１，…の丸印のタイミングで三角波キャリア周波数の８倍のサンプル周期でサンプルおよびＡＤ変換し、三角波キャリア信号の頂点の間隔、例えば、Ｔｃ−２のサンプルデータからＴｃの直前のサンプルデータまでの８点を平均化するものである。
【０００６】
しかし、特許文献１の方式でも、粗い離散時刻でサンプルすると、図１７のＴｃ−１区間の３と４サンプル間のように細いリプル状の電流波形がサンプルタイミングから外れるためにキャリア周期の平均値をとっても検出誤差が生じてくる。
【０００７】
このようなサンプルの粗さによる誤差を抑制するためには、できるだけサンプル周期を短くしてサンプル点数を増やせばよいが、そのためには高速なＡＤ変換器や大量な点数のデータを平均するために大規模なディジタル回路または高速な演算器が必要になる。
【０００８】
アナログ信号を高速サンプルするＡＤ変換器としてΔΣ形のＡＤ変換器がディジタルオーディオな どに既によく利用されている。このΔΣ形のＡＤ変換器を利用したＰＷＭキャリア同期方式の検出方法を検討する。ΔΣ形のＡＤ変換器としては多くの回路方式や演算方式が存在するが、今回は非特許文献１を用いて説明する。 非特許文献１には、下記の図や表が記載されている。
（１）図１８：２次のΔΣ変調モジュレータ回路の構成図。
（２）図１９：ΔΣ変調のアナログ入力とディジタル出力データの例（１ｂｉｔ出力）。
（３）図２０：ΔΣ変調モジュレータ出力を複数ｂｉｔ長のデータ幅に変換するデシメーションフィルタの構成図。この回路は「カスケード積分櫛形（ＣＩＣ：Ｃａｓｃａｄｅ  Ｉｎｔｅｇｒａｔｅ  Ｃｏｍｂ）フィルタ」，「Ｓｉｎｃ3（３段のＳＩＮＣ関数ディジタルフィルタ）」回路などとも呼ばれる。
（４）図２１：図２０内部の積分器の詳細回路（積算回路や累算回路とも呼ばれる）。
（５）図２２：図２０内部の微分器の詳細回路（Ｃｏｍｂ回路や差分回路とも呼ばれる）。
【０００９】
これらの非特許文献１の概要を説明する。
【００１０】
図１８はΔΣ形ＡＤ変換器のモジュレータ回路の基本原理を示す構成図であり、アナログ入力信号Ｘ（ｔ）を、基準クロックＦｃｌｋに同期して状態が変化する図１９のような１ｂｉｔ幅のディジタルデータ（ＤＡＴＡ）に変換する。図２０はこの図１９のような１ｂｉｔ幅の連続的なディジタルデータ（ＤＡＴＡ）を多ビット長の離散的なディジタル値に変換する回路の構成例であり、これは３段に縦続接続された積分器Ｉ１，Ｉ２，Ｉ３と、基準クロックをＭ分周したタイミングで動作するデシメータ３０と、３段に縦続接続された微分器Ｄ１，Ｄ２，Ｄ３により構成されている。
【００１１】
ここで、図２０の入力信号（ｘ（ｎ）と入力信号の基準クロックｆｓ）は図１８の（ＤＡＴＡとｆｃｌｋ）に相当している。デシメータ３０は基準クロックｆｓをデシメーション比Ｍで分周した周波数Ｆ＝ｆｓ／Ｍで動作するため、図２０の出力信号ｙ（ｍ）もこのデシメータ３０の動作タイミングで更新される。
【００１２】
図２０内の積分器Ｉ１〜Ｉ３の一段分について、詳細な回路を示したものが図２１であり、加算器１とその結果をラッチするＤ−ＦＦ（Ｄ−フィリップフロップ）回路Ｄ−ＦＦにより構成されている。ここで、Ｄ−ＦＦ回路Ｄ−ＦＦの基準クロックＭＣＬＫは、前述の基準クロックｆｓのことである。
【００１３】
図２０の微分器Ｄ１〜Ｄ３の一段分についての詳細な回路を示したものが図２２であり、前回の入力値をラッチするＤ−ＦＦ回路Ｄ−ＦＦと減算器２により構成されている。この微分器Ｄ１〜Ｄ３のＤ−ＦＦ回路Ｄ−ＦＦは、基準クロックＭＣＬＫをＭ分周したものが基準クロック（ＭＣＬＫ／Ｍ）として入力されている。
【００１４】
図２３は、図２０の回路を図２１，図２２の回路を用いて表したものである。この非特許文献１では図ごとに信号名が異なっているため、整理しておくと、図１８の入力信号Ｘ（ｔ）は、図２０の入力信号Ｘ（ｎ）や図２３の入力ＭＯＵＴに相当する。図２０の出力信号ｙ（ｍ）は、図２３の信号ＣＮ５に相当する。
【００１５】
また、各信号のｂｉｔ幅については、次のようになっている。
・図１８のΔΣ変調のモジュレータ出力信号ＤＡＴＡ（Ｘ（ｎ），ＭＯＵＴ）は１ｂｉｔ幅
・積分器Ｉ１〜Ｉ３や微分器Ｄ１〜Ｄ３の信号（ＤＥＬＴＡ１，ＣＮ１，ＣＮ２，ＣＮ３，ＣＮ４，ＤＮ０，ＤＮ１，ＤＮ３，ＤＮ５）については表１に記載しているように、デシメーション比Ｍに応じて必要なビット長（桁数の下限）が決まっている。
【００１６】
【表１】
0006686717.tif 000002
【００１７】
また、図２０では、初段のブロックは積分器ではなく特別な「＋／−」入力の関数となっている。これは、図２１と同じ積分器の機能ではあるのだが、図１９に示した入力信号が２進数の１ｂｉｔ値“１／０”であるのに対し、これを正負の値“１／−１”に変換してから積分するという特殊操作を追加していることを意味している。つまり、出力ディジタル値の範囲を負の最大値から正の最大値のような正負両極性の振幅を持たせるためのものである。
【００１８】
しかし、後述する実施形態では説明を簡素化するためにこの特殊操作は適用せず、デシメーションフィルタの入力信号は“１／０”のままで取り扱い、出力ディジタル量は最小値が０で正の最大値を持つ正符号のみの片振幅データとして取り扱うことにする。
【００１９】
また、図２０のデシメータ３０は、図２３では（入力ＣＮ２，出力ＤＮ０，クロックＣＮＲ）の端子を持つＤ−ＦＦ回路Ｄ−ＦＦとして表してあり、このクロックＣＮＲには基準クロックＭＣＬＫをＭ分周した信号（ＭＣＬＫ／Ｍ）が入力されている。
【００２０】
前述の図２３の内部信号のｂｉｔ幅については、表１に分周比であるデシメーション比（Ｄｅｃｉｍａｔｉｏｎ  Ｒａｔｉｏ）：Ｍによって必要な幅が決まることが記載されており、図２０のような両符号の出力データ（初段の積分入力が“１／−１”）の場合は、表１のＢｕｓ  Ｗｉｄｔｈ［ｂｉｔｓ］のビット幅以上が必要であり、その得られる分解能はＧａｉｎ  DC［ｂｉｔｓ］になることが示されている。
【００２１】
ΔΣ形ＡＤ変換器のデシメーションフィルタ回路の詳細原理については既に多くの文献があり、また、提案する技術内容とは直接に関係が無いので、ここでは以上のような機能記述のみに留めておくが、下記のような特徴がある。
（１）表１のようにデシメーション比：Ｍにより、出力データの更新周期と出力データのｂｉｔ長（分解能）との組み合わせが選択できる。
（２）１６ｂｉｔ以上の高い分解能が比較的容易に実現できる。
（３）モジュレータ部ではアナログ信号を基準クロックｆｃｌｋでサンプルしており、ｆｃｌｋ＝１０ＭＨｚ以上という高いクロック周波数で動作する素子を使用すれば、数ｋＨｚ程度のＰＷＭ波形に対してはほぼ連続的なサンプルに近似ができる。
【００２２】
したがって、図１７で指摘したような細いリプルが存在しても、これを多数点でサンプルすることになり、より正確なＡＤ変換結果を得ることができる。この方式のようなΔΣ形ＡＤ変換を用いた高速サンプルを「アナログ信号を、ＡＤ変換出力更新周波数のＭ倍の周波数でオーバーサンプリングしている」と表現することもできる。
【００２３】
以降の記述においては，次の用語を用いることにする。
・図１８に示す非特許文献１のアナログ入力を１ｂｉｔデータに変換する回路を「モジュレータ」
・クロックｆｃｌｋは「モジュレータの基準クロック」または「基準クロック」。
・非特許文献１の図２１の全体回路を「デシメーションフィルタ」。
・非特許文献１の図２１のデシメーション比Ｍを「デシメーション比：Ｍ」。
・図２０の構成要素をそれぞれ「積分器」，「デシメータ」，「微分器」。
・基準クロックからデシメータの動作信号を生成する回路を「デシメータの分周器または分周器」。
・デシメータが動作する分周器出力のタイミングを「デシメータ動作タイミング」これはＡＤ変換器の出力データが更新されるタイミングでもあるので「ＡＤ出力タイミング」とも呼ぶ。
【００２４】
このようなΔΣ形モジュレータとデシメーション比：Ｍのデシメーションフィルタを使用すると、基準クロック周期でオーバーサンプリングしながら、基準クロックのＭ分周周期で出力データが更新される。
【００２５】
図２４の例で説明すると、楕円で囲った波形の部分が１回のデシメーション出力が計測すると示した期間であり、最下段のモジュレータ出力タイミングに示すような高速なクロックを使用すれば、細いリプル成分であっても取り逃すことが無い多数点のサンプルが実現できる。
【００２６】
また、この楕円が示す期間の最後にＡＤ変換が更新され、これが「特許文献１のＡＤ変換のサンプル周期」に相当する。そこで、これをＰＷＭキャリア信号に同期して、かつ、キャリア周波数の整数倍となるように「基準クロックやデシメーション比Ｍの組み合わせ」または「キャ  リア周波数」を選定すれば、「特許文献１のＰＷＭリプル成分の除去能力」と「非特許文献１のΔΣ形ＡＤ変換器の高いオーバーサンプル機能」の両方の長所を組み合わせることができる。これにより、図２４のようなＰＷＭリプルを含むアナログ信号波形であっても、正確かつリプル高調成分を除去しやすいＡＤ変換値を得ることができる。以上が従来技術の説明である。
【００２７】
ところが、従来技術の方式では、三角波キャリア信号とＡＤ変換出力タイミングを厳密に同期させるために、ＰＷＭキャリア発生回路とデシメーションフィルタ回路の両方の基準クロックを一致させ、さらにＰＷＭキャリア発生器側のキャリア信号とΔΣ形ＡＤ変換器側のデシメータ動作（ＡＤ出力）タイミングを同時にスタートするなどして同期させなくてはならない。
【００２８】
そのため、通常は、ＰＷＭキャリアの発振回路とモジュレータやデシメーションフィルタ回路を近接して配置したり同一の集積回路に実装したりして、共通の基準クロックとタイミング信号で動作させる回路とすることが多い。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開平１０−４２５６９号公報
【特許文献２】特開平２−１４６９３９号公報
【非特許文献】
【００３０】
TEXAS INSRUMENTS Application Report SBAA094-June2003「Combining the ADS1202 with an FPGA Digital Filter for Current Measurement in Motor Control Application」
【発明の概要】
【発明が解決しようとする課題】
【００３１】
しかし、大容量の電力変換器などでは装置が大型化するため、信号の配線も長くなってくる。特にゲート信号の配線やアナログ信号の配線はノイズの影響を受けないように短くしたい。そのため、ＰＷＭ信号を発生する制御部の回路はＩＧＢＴなどの主回路側に配置し、一方、ΔΣ形変換器を実装するアナログ回路やＡＤ変換回路はアナログセンサが実装される出力端子側に配置する。そして、それらの間はノイズの影響を受けにくい差動方式などのディジタル伝送で通信する構成が好ましい。
【００３２】
しかし、このようにＰＷＭ発生部とＡＤ変換部が離れて配置されると、ノイズが混入しやすくなるため基準クロックを共通化することが困難になってくる。たとえ高い周波数精度を有する水晶振動子を使用しても厳密には微小な周波数差が存在するため、時間が経過するにつれて周波数差が時間積分されてＰＷＭキャリア信号とＡＤサンプルの同期がずれてくる。
【００３３】
このような場合には、図２５に示すように、ＰＬＬ発振器ＰＬＬを使用して異なる回路のクロックを同期させる方法が使用されている。
【００３４】
ＰＷＭキャリア発生器３からＡＤ変換が動作する同期タイミング信号Ｔｓ（ｍ）を送信し、ＡＤ変換側ではこの同期タイミング信号Ｔｓ（ｍ）の受信信号を基準としてＰＬＬ位相同期回路（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を使ったＰＬＬ発振器ＰＬＬにより周波数を逓倍することにより送信側の基準クロックと同期したクロックＦｃｌｋ＿ＰＬＬを生成するものである。
【００３５】
そして、ＰＷＭ発生側のディジタル制御回路４では、アナログ信号のＡＤ変換結果から、電力変換器として必要な機能を実現する制御演算を行ってＰＷＭ指令を生成し、そのＰＷＭ指令とＰＷＭキャリア信号からＰＷＭコンパレータ部５でＰＷＭ信号を出力し、これによりインバータなどの増幅回路ＩＮＶを介して負荷を駆動して目標通り制御するものである。
【００３６】
補足しておくと、ここで非特許文献１の図２０では、３段の積分器Ｉ１〜Ｉ３と３段の微分器Ｄ１〜Ｄ３の中間にデシメータ３０を配置した例を示したが、段数は１段や２段でも３段以上でも動作するので、特に３段のＳｉｎｃフィルタ回路に特 定するものではない。しかし、段数が少ないと、表１のように分解能は低下してしまうので要求性能に応じて適切な選定が必要である。
【００３７】
なお、ＰＬＬ発振器ＰＬＬを用いる電力変換器の先行技術として、特許文献２が開示されている。
【００３８】
以上示したように、電圧，電流などのＡＤ変換を必要とする電力変換器や継電器において、高価な高周波ＰＬＬ回路を使用することなく、高精度なＡＤ変換を低コストで実現することが課題となる。
【課題を解決するための手段】
【００３９】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、ＰＷＭ信号を増幅回路に出力するディジタル制御演算部と、ＰＷＭ信号に基づいて増幅回路から負荷に供給された電流または電圧をアナログ信号として検出し、前記アナログ信号をディジタル信号に変換して前記ディジタル制御演算部に出力するアナログ検出部と、を備えたΔΣ形ＡＤ変換器であって、前記ディジタル制御演算部は、第１基準クロックを出力する第１基準クロック発振器と、同期タイミング信号を前記アナログ検出部へ出力するＰＷＭキャリア発生器と、を有し、前記アナログ検出部は、第１基準クロックとは異なる第２基準クロックを出力する第２基準クロック発振器と、デシメータ動作タイミング信号が前記同期タイミング信号より１クロック以上早く発生する場合、分周比選択信号を１とし、前記デシメータ動作タイミング信号と前記同期タイミング信号との時間差が±１クロック未満の場合、前記分周比選択信号を０とし、前記デシメータ動作タイミング信号が前記同期タイミング信号よりも１クロック以上遅く発生する場合、前記分周比選択信号を２とする分周比補正部と、前記分周比選択信号に基づいてデシメーション比を補正し、前記同期タイミング信号と補正したデシメーション比に基づいた前記デシメータ動作タイミング信号を出力する可変分周回路と、前記アナログ信号を第２基準クロックのタイミングでディジタル信号に変換するΔΣモジュレータと、２つ以上直列接続された積分器と、デシメータと、２つ以上直列接続された微分器と、を備え、ΔΣモジュレータが出力したディジタル信号を前記分周比選択信号と前記デシメータ動作タイミング信号に基づいて、分周比選択信号１のとき積分器の入力を０とし、０のとき１段目の積分器はディジタル信号を入力とし、２段目以降の積分器は前段の積分器の出力を入力とし、２のとき１段目の積分器はディジタル信号の２倍を入力とし、２段目の積分器は前段の積分器の出力を２倍した値とディジタル信号を加算した値を入力とし、積分器が３直列以上直列接続した場合３段目以降の積分器は、前段の積分器の出力を２倍した値に前々段の積分器の出力を加算した値を入力として、ＡＤ変換データに変換するデシメーションフィルタと、を備え、前記デシメーションフィルタは、ＡＤ変換データを前記ディジタル制御演算部に出力することを特徴とする。
【００４０】
また、他の態様として、ＰＷＭ信号を増幅回路に出力するディジタル制御演算部と、ＰＷＭ信号に基づいて増幅回路から負荷に供給された電流または電圧をアナログ信号として検出し、前記アナログ信号をディジタル信号に変換して前記ディジタル制御演算部に出力するアナログ検出部と、を備えたΔΣ形ＡＤ変換器であって、前記ディジタル制御演算部は、第１基準クロックを出力する第１基準クロック発振器と、キャリア頂点タイミングをアナログ検出部へ出力するＰＷＭキャリア発生器と、を有し、前記アナログ検出部は、第１基準クロックとは異なる第２基準クロックを出力する第２基準クロック発振器と、デシメータ動作タイミング信号をＮ分周したキャリア周期平均出力タイミング信号が前記キャリア頂点タイミングよりも１クロック以上早く発生する場合、分周比選択信号を１とし、前記キャリア周期平均出力タイミング信号と前記キャリア頂点タイミングとの時間差が±１クロック未満の場合、前記分周比選択信号を０とし、前記キャリア周期平均出力タイミング信号が前記キャリア頂点タイミングよりも１クロック以上遅く発生する場合、前記分周比選択信号を２とする分周比補正部と、前記分周比選択信号に基づいてデシメーション比を補正して、前記キャリア頂点タイミングと補正したデシメーション比に基づいて前記デシメータ動作タイミング信号を出力する可変分周回路と、前記アナログ信号を第２基準クロックのタイミングで前記ディジタル信号に補正するΔΣモジュレータと、２つ以上直列接続された積分器と、デシメータと、２つ以上直列接続された微分器と、を備え、ΔΣモジュレータが出力した前記ディジタル信号を前記分周比選択信号と前記デシメータ動作タイミング信号に基づいて、前記分周比選択信号が１のとき積分器の入力を０とし、０のとき１段目の積分器はディジタル信号を入力とし、２段目以降の積分器は前段の積分器の出力を入力とし、２のとき１段目の積分器は前記ディジタル信号の２倍を入力とし、２段目の積分器は前段の積分器の出力を２倍した値と前記ディジタル信号を加算した値を入力とし、積分器が３直列以上直列接続した場合３段目以降の積分器は、前段の積分器の出力を２倍した値に前々段の積分器の出力を加算した値を入力として、ＡＤ変換データに変換するデシメーションフィルタと、を備え、 前記デシメーションフィルタが出力するＡＤ変換データをＮ回分積算してＮ（Ｎは２以上の自然数）で除算した値をＡＤ平均値データとして前記ディジタル制御演算部に出力することを特徴とする。
【００４１】
また、その一態様として、前記分周比補正部は、前記キャリア頂点タイミングの発生後からそれ以降の最初のデシメータ動作タイミング信号が出力されるまで以外の期間は、デシメーション比の補正を行わないことを特徴とする。
【発明の効果】
【００４２】
本発明によれば、電圧，電流などのＡＤ変換を必要とする電力変換器や継電器において、高価な高周波ＰＬＬ回路を使用することなく、高精度なＡＤ変換を低コストで実現することが可能となる。
【図面の簡単な説明】
【００４３】
【図１】実施形態１における電力変換器を示すブロック図。
【図２】実施形態１における可変分周回路とデシメーションフィルタを示す概略図。
【図３】実施形態１における電力変換器の各部の動作を示すタイムチャート。
【図４】可変分周回路とデシメーションフィルタを示す概略図。
【図５】可変分周回路とデシメーションフィルタを示す概略図。
【図６】実施形態２における可変分周回路とデシメーションフィルタを示すブロック図。
【図７】実施形態３における電力変換器を示すブロック図。
【図８】実施形態４における分周比補正部を示すブロック図。
【図９】実施形態４の動作例を示すタイムチャート。
【図１０】実施形態４を適用したＡＤ変換の入出力および各信号の動作タイムチャート。
【図１１】実施形態４を適用しないＡＤ変換の入出力および各信号の動作タイムチャート。
【図１２】図１１の拡大図。
【図１３】図１０の拡大図。
【図１４】図１０の拡大図。
【図１５】特許文献１における電力変換器の制御装置を示す概略図。
【図１６】特許文献１における各信号を示すタイムチャート。
【図１７】離散時刻サンプリングを示すタイムチャート。
【図１８】２次のΔΣ変調モジュール回路の構成図。
【図１９】ΔΣ変調のアナログ入力とディジタル出力データの例を示す図。
【図２０】デシメーションフィルタの構成図。
【図２１】デシメーションフィルタ内部の積分器の詳細回路図。
【図２２】デシメーションフィルタ内部の微分器の詳細回路図。
【図２３】図２０のデシメーションフィルタを図２１，図２２の積分器、微分器で示した図。
【図２４】オーバーサンプリングを示すタイムチャート。
【図２５】ＰＬＬ発振器を用いた異なるプリント板間の同期方式の構成図。
【発明を実施するための形態】
【００４４】
図２５に示す従来の方式では、同期タイミング信号Ｔｓ（ｍ）から基準クロックを復元するＰＬＬ発振器ＰＬＬなどが必要であり、高い周波数で動作する高周波ＰＬＬ回路が必要になる。
【００４５】
そこで、本願発明では、周波数がわずかに異なる基準クロック発振器を使用し、かつ、ＰＬＬ回路を実装せずに、ＰＷＭキャリアとＡＤ変換器のモジュレータ動作タイミングとの同期を実現させるものである。
【００４６】
ＰＬＬ回路で基準クロックを修正するのではなく、その代わりにデシメーションフィルタ内部のデシメーション比：Ｍを調整して、モジュレータの分周比を微小（例えば、Ｍに対してＭ±１）に変化させることにより同期補正機能を実現するものである。
【００４７】
同期基準信号としては、図１７のキャリア頂点タイミングＴｃと、図２４の同期タイミング信号Ｔｓ（ｍ）の２種類の信号がある。そのため、実施形態のうちＰＬＬ機能に関しては、最初に同期タイミング信号Ｔｓに同期させる実現方法を示し、その後でキャリア頂点タイミングＴｃと同期するように拡張するという順序で示すことにした。
【００４８】
ここで単純にデシメーション比：Ｍを補正しただけでは、多段に縦続接続した積分器Ｉ１〜Ｉ３の積分回数がすべて一致せず、一部の積分器だけ補正前のデシメーション比：Ｍと異なる回数分を積算した状態になる。この場合には、デシメータ以降の微分回路を経たＡＤ変換出力は異常値になってしまう。そこで、この異常出力を防止する方法を考案した。
【００４９】
以下、本願発明の電力変換器の実施形態１〜４を詳細に説明する。
【００５０】
［実施形態１］
実施形態１の全体構成が図１であり、この概略構成は次のようになっている。ディジタル制御演算部６にはＰＷＭ回路１１が内蔵されており、ＰＷＭキャリア発生器３からキャリア信号とその三角波キャリア周期をＮ逓倍した同期タイミング信号Ｔｓ（ｍ）を出力する。
【００５１】
ＰＷＭコンパレータ部５では、キャリア信号とＰＷＭ指令とを比較してＰＷＭ信号を生成し、増幅回路（インバータ）ＩＮＶを経て負荷Ｌを駆動する。負荷Ｌの入力電流などの情報はアナログセンサ７で検出し、これをアナログ検出部８でＡＤ変換して、ディジタル値としてディジタル制御演算部６に出力する。
【００５２】
本実施形態１ではＡＤ変換器として前述のΔΣ形を採用し、このデシメータ動作タイミング信号Ｔｄ（ｍ）をＰＷＭキャリア発生器３から受信した同期タイミング信号Ｔｓ（ｍ）のタイミングに同期させるものである。
【００５３】
次に、図１の個々の構成要素について説明する。
【００５４】
（１）ディジタル制御演算部６
ＰＷＭ発生側の回路であり、第１基準クロック発振器９が出力する第１基準クロックＦｃｌｋ１により動作する同期ディジタル回路で構築されており、ＰＷＭ指令を生成するディジタル制御回路４と、ＰＷＭキャリア発生器３やＰＷＭコンパレータ（パルス出力発生器）５を有するＰＷＭ回路１１と、第１基準クロックＦｃｌｋ１を出力する第１基準クロック発振器９と、を備えている。
【００５５】
このディジタル制御回路４は、後述するようなアナログセンサ７で検出したアナログ信号をＡＤ変換したデータを入力信号とし、これに基づいて負荷Ｌを制御するために必要な電圧指令に相当するＰＷＭ指令を出力している。
【００５６】
（２）増幅回路ＩＮＶとアナログセンサ７
増幅回路ＩＮＶは、電力用半導体スイッチング素子を組み合わせたインバータ等の変換器などであり、実際に負荷Ｌを駆動するために必要なＰＷＭ波形つまりパルス状の電圧または電流波形などに電力増幅する。アナログセンサ７は、この増幅回路の出力情報を電圧センサや電流センサなどを介して検出するものであり、ＡＤ変換回路２１ではこのアナログ信号をディジタル量に変換して、前述のディジタル制御回路４に伝送する。
【００５７】
（３）負荷Ｌ
ディジタル制御演算部６が制御を行う対象であり、モータや電力系統などがこれに相当する。
【００５８】
（４）第２基準クロック発振器１０
第２基準クロック発振器１０は、第１基準クロックＦｃｌｋ１とは異なる第２基準クロックＦｃｌｋ２を出力する。
【００５９】
（５）アナログ検出部８
アナログ検出部８ではアナログセンサ７の出力信号をディジタル制御演算部６が取り扱うディジタル量にＡＤ変換する。このアナログ検出部８の回路は、ＰＷＭ側の第１基準クロックＦｃｌｋ１とは異なる第２基準クロックＦｃｌｋ２を使用するが、水晶振動子などを利用するのでこれらの周波数差は微小であるものとする。アナログ検出部８は、さらに下記の要素で構成されている。
【００６０】
（５−１）ΔΣモジュレータ１２
ΔΣモジュレータ１２は、ΔΣ変換の原理により、アナログ値を第２基準クロックＦｃｌｋ２のタイミングで１ｂｉｔ長のディジタル信号Ｓｉ（ｋ）に変換する。厳密には、１ｂｉｔ長に限らず多ｂｉｔ長で出力する回路もあり、その場合でも本実施形態１は有効であるが、本実施形態１では１ｂｉｔの例を用いて説明する。
【００６１】
（５−２）分周比補正部１３ａ
この分周比補正部１３ａで、ＰＬＬ制御の位相補正に相当する機能を行っている。位相比較器１４では、外部から入力される同期タイミング信号Ｔｓ（ｍ）の発生時刻ｔ（Ｔｓ（ｍ））と内部のデシメータ動作タイミング信号Ｔｄ（ｍ）の発生時刻ｔ（Ｔｄ（ｍ））との時間差（位相差）ΔＴ＝ｔ（Ｔｄ（ｍ））−ｔ（Ｔｓ（ｍ））を検出する。
【００６２】
分周比補正選択部１５では、次のように動作する。
【００６３】
（１）Ｔｄ（ｍ）の方がＴｓ（ｍ）より１クロック以上早く発生する場合（−１［ｃｌｋ］≧ΔＴ）
Ｍｓｅｌ＝（Ｍ＋1）：分周比選択信号
（２）Ｔｄ（ｍ）とＴｓ（ｍ）との差が±１クロック未満の場合（−１＜ΔＴ＜１［ｃｌｋ］）
Ｍｅｓｌ＝（Ｍ）：分周比選択信号
（３）Ｔｄ（ｍ）の方がＴｓ（ｍ）より１クロック以上遅く発生する場合（１［ｃｌｋ］≦ΔＴ）
Ｍｓｅｌ＝（Ｍ−１）：分周比選択信号
（１）〜（３）で記載しているクロックは、第２基準クロックＦｃｌｋ２のことである。
【００６４】
ここでのＭは、Ｆｃｌｋ１＝Ｆｃｌｋ２と仮定した理想的なデシメーション比（第２基準クロックＦｃｌｋ２に対しての分周比）である。
【００６５】
実際の回路では分周比選択信号Ｍｓｅｌは‘‘０，１，２’’などのコード値であるが、上記では後述の説明との関連を分かりやすくするために機能記述にて表示にした。なお、分周比選択信号Ｍｓｅｌをコード値で表す例を以下に示す。
上記（１）の条件時：分周比選択信号Ｍｓｅｌ＝１
上記（２）の条件時：分周比選択信号Ｍｓｅｌ＝０
上記（３）の条件時：分周比選択信号Ｍｓｅｌ＝２
また、今回は第２基準クロックＦｃｌｋ２の周波数誤差が少ないものとして、最小限の補正量つまりデシメーション比の補正値を（Ｍ±１）だけに制限することにした。
【００６６】
実用的には、時間差の情報にフィルタ機能や補正係数を追加したり、補正量の大きさを±１クロック以上にしたりするなどの検討も必要であるが、これらはＰＬＬ制御として既に検討されているので、ここでは簡潔な原理説明に留めておく。
【００６７】
さらに、図１では分周比補正選択部１５から直接に分周比を出力するのではなく、分周比選択信号Ｍｓｅｌというコードを出力して、このコードに応じてデシメーションフィルタ１６や可変分周回路１７の内部で分周比を補正させる構成とした。
【００６８】
これも、後述する図２にて同じ構成のセレクタ回路で表現することにより理解しやすいようにしたものであり、機能記述に対応した分周比選択信号Ｍｓｅｌにコード化したことには特別な意味は無い。
【００６９】
（５−３）可変分周回路１７とデシメーションフィルタ１６
可変分周回路１７とデシメーションフィルタ１６は、図２に示す構成となっている。 可変分周回路１７は、セレクタＳｅｌ＿Ｍ１とダウンカウンタＣｏｕｎｔ１，および、カウンタ値が０である場合に‘‘アクティブ（＝１）’’としてデシメータ動作タイミング信号Ｔｄ（ｍ）を出力する比較器Ｃｏｍｐ１で構成されている。
【００７０】
そして、ダウンカウンタＣｏｕｎｔ１は、ロードイネーブル端子ＬＤに入力されているデシメータ動作タイミング信号Ｔｄ（ｍ）がアクティブ（＝１）になると、次のクロック発生時にはＤ入力の値をロードしてＱの出力とする。そして、ロードイネーブル端子ＬＤがアクティブでない場合には、零になるまで通常のカウントダウン動作行う。
【００７１】
したがって、デシメーション比：Ｍの場合には、Ｄ端子に（Ｍ−１）の値を設定すれば、第２基準クロックＦｃｌｋ２に対してＭ分周したタイミングでデシメータ動作タイミング信号Ｔｄ（ｍ）がア クティブ（＝１）になる。
【００７２】
本実施形態１では、このＤ入力を、基準となるデシメーション比：Ｍに対して±１に拡張することにより可変分周機能を追加するものである。具体的には、分周比補正選択部１５の出力である分周比選択信号Ｍｓｅｌに対応するデシメーション比（分周比）：{（Ｍ＋１），Ｍ，（Ｍ−１）}を実現するためにセレクタＳｅｌ＿Ｍ１により{Ｍ，（Ｍ−１），（Ｍ−２）}の値を選択する。
【００７３】
各積分器Ｉ１〜Ｉ３の前段に挿入されたセレクタＳｅｌ＿ｃ１１，Ｓｅｌ＿ｃ１２，Ｓｅｌ＿ｃ１３の入力信号は、Ｍｓｅｌ信号に応じて下記のような組み合わせになっている。
【００７４】
（１）Ｍｓｅｌ＝Ｍ分周の場合（基本となるデシメーション周期，デシメータ動作タイミング信号Ｔｄ（ｍ）が同期タイミング信号Ｔｓ（ｍ）と同期）
Ｓｅｌ＿ｃ１１：ディジタル信号Ｓｉ（ｋ）を選択（ｋは第２基準クロックＦｃｌｋ２のタイミングを示す）
Ｓｅｌ＿ｃ１２：前段のＤ−ＦＦ回路Ｄ−ＦＦ１の出力を選択
Ｓｅｌ＿ｃ１３：前段のＤ−ＦＦ回路Ｄ−ＦＦ２の出力を選択
（２）Ｍｓｅｌ＝（Ｍ＋１） 分周の場合（デシメータ動作タイミング信号Ｔｄ（ｍ）を遅らせたい場合）
Ｓｅｌ＿ｃ１１：入力信号を零に選択
Ｓｅｌ＿ｃ１２：入力信号を 零に選択
Ｓｅｌ＿ｃ１３： 入力信号を零に選択
（３）Ｍｓｅｌ＝（Ｍ−１）分周の  場合（デシメータ動作タイミング信号Ｔｄ（ｍ）を早くしたい場合）
Ｓｅｌ＿ｃ１１： ディジタル信号Ｓｉ（ｋ）の２倍を選択
Ｓｅｌ＿ｃ１２ ：前段のＤ−ＦＦ回路Ｄ−ＦＦ１の出力の２倍と、ディジタル信号Ｓｉ（ｋ）の加算値を選択
Ｓｅｌ＿ｃ１３  ：前段のＤ−ＦＦ回路Ｄ−ＦＦ２の出力の２倍と、Ｄ−ＦＦ回路Ｄ−ＦＦ１の出力の加算値を選択
この入力値を適用する理由については後述するが、本実施形態１の重要なポイントは、可変分周比を選択するセレクタＳｅｌ＿Ｍ１によりＰＬＬ制御的なデシメーションタイミングの補正を行うが、積分器Ｉ１〜Ｉ３に追加したセレクタＳｅｌ＿ｃ１１，Ｓｅｌ＿ｃ１２，Ｓｅｌ＿ｃ１３により、デシメーションタイミング間の積算回数を常にＭ回相当に近似するようにさせることである。そのため、入力信号を１回分だけ無視したり、２倍にしたりして積算量を補正する調整を行っている。
【００７５】
デシメーションフィルタ部分のうち、本実施形態１で変更するのは、この３段の積分器Ｉ１〜Ｉ３部分であり、以降の部分は従来と同じようにダウンカウンタＣｏｕｎｔ１が出力するデシメータ動作タイミング信号Ｔｄ（ｍ）で動作するデシメータ３０，および、微分器Ｄ１，微分器Ｄ２，微分器Ｄ３という３段の微分器で構成されており、最終段の微分器Ｄ３の出力がＡＤ変換器の出力 であって、デシメータの動作タイミングで更新される。 以上が、本実施形態１の構成についての説明である。
【００７６】
（作用・動作の説明）
まず、可変分周動作について説明するために図３のタイムチャートを用いて、図１の分周比補正部１３ａの分周比選択信号Ｍｓｅｌと図２のダウンカウンタＣｏｕｎｔ１のカウンタ値ＱＭとの関係を説明する。
【００７７】
図３の１段目のようなＰＷＭ回路１１から送信される同期タイミング信号Ｔｓ（ｍ）の発生時刻ｔ（Ｔｓ（ｍ））と、図３の２段目のようなデシメータ動作タイミング信号Ｔｄ（ｍ）の発生時刻ｔ（Ｔｄ（ｍ））との時間差ΔＴをＰＬＬの位相差として検出する。
【００７８】
この時間差ΔＴにより図３の５段目のように分周比選択信号Ｍｓｅｌが変化する。時間差ΔＴが（−１）〜（＋１）クロックの範囲内であれば、Ｍｓｅｌ信号は「分周比（デシメーション比）＝Ｍを選択」とする。時間差ΔＴが（＋1）以上になると位相差が１クロック以上遅れたものとみなして、分周比選択信号Ｍｓｅｌを「分周比＝（Ｍ−１）を選択」として、デシメータ動作タイミング信号Ｔｄ（ｍ）の周期が短くなるように補正する。逆に時間差ΔＴが（−１）以下になると位相差が１クロック以上進んだものとみなして分周比選択信号Ｍｓｅｌを「分周比＝（Ｍ＋１）を選択」としてデシメータ動作タイミング信号Ｔｄ（ｍ）の周期が長くなるように補正する。この分周比選択信号Ｍｓｅｌの３種類の状態を、図３では零と正負レベルの信号として表現している。
【００７９】
この分周比選択信号Ｍｓｅｌにより、図３の３段目のカウンタ値ＱＭが零になると、図２の４段目のようなデシメータ動作タイミング信号Ｔｄ（ｍ）が分周カウンタのロードイネーブル端子ＬＤに入力され、その次のクロックにおけるダウンカウンタＣｏｕｎｔ１のカウンタ値ＱＭは、セレクタＳｅｌ＿Ｍによって選択された値になる。
【００８０】
図３の同期タイミング信号Ｔｓ（ｍａ−１）や同期タイミング信号Ｔｓ（ｍａ）では「Ｍ分周」が選択されているので（Ｍ−１）がダウンカウンタＣｏｕｎｔ１にロードされる。同期タイミング信号Ｔｓ（ｍａ＋１）の場合には「Ｍ−１分周」が選択されているので（Ｍ−２）が、また、Ｔｓ（ｍｂ）の場合には「Ｍ＋１分周」が選択されているため（Ｍ）がダウンカウンタＣｏｕｎｔ１にロードされる。
【００８１】
この結果、この可変分周の補正が適用された次のデシメータ動作タイミング信号Ｔｄ（ｍ）の発生タイミングは、同期タイミング信号Ｔｓ（ｍ）との時間差が１クロック以内に補正されることになり同期（ＰＬＬ）機能が実現できる。
【００８２】
本実施形態１の一部である可変分周のみ適用したものが図４であり、また、デシメータは従来例のままである。このままでは、３段の積分器Ｉ１〜Ｉ３の動作を時系列的にみると、分周比（デシメーション比）が刻々と変化するために各デシメーションタイミングにおける積分回数がＭ回とＭ回以外とが混在するようになるため、これをデシメーションした後に３段の微分器Ｄ１〜Ｄ３を通しても正常なＡＤ変換結果は得られない。そこで、本実施形態１では積分器Ｉ１〜Ｉ３についても改善を行うものであり、図４を図２のように変更している。
【００８３】
図２には、分周比（デシメーション比）が（Ｍ−１）と（Ｍ＋１）の２種類の分周補正機能が含まれているため、まず、分周比が（Ｍ＋１）についてのみ分周補正する場合について説明する。
【００８４】
図２から、分周比が（Ｍ−１）に対応する部分を削除したものが図５である。図５により、分周比選択信号Ｍｓｅｌにより分周比（Ｍ＋１）が選択された場合には、ダウンカウンタＣｏｕｎｔ１の初期値ロード時にのみ１クロック分だけ各積分器Ｉ１〜Ｉ３の加算器入力をセレクタＳｅｌ＿ｃ１，Ｓｅｌ＿ｃ２，Ｓｅｌ＿ｃ３によって強制的に零に切り替えている。
【００８５】
これにより、積分回路の動作回数はＭ＋１回であるが、そのうちのダウンカウンタＣｏｕｎｔ１が初期値ロードする１回分は模擬的に積分を停止させるこ とができる。言い換えると、この時の入力信号を破棄することにより、積分回数を基本となるＭ回行ったものに近似させることができる。
【００８６】
１回分の入力信号を破棄すると誤差要因となるが、１ｂｉｔ幅で、かつ、モジュレータに入力される１クロック分の極めて短い時間の成分を無視するため実用上は微小であるものとして無視することができる。例えばＭ＝１６の場合には、２＾１６＝６５５３４回の積分を行うが、その内の１回分の誤差にしか過ぎない。
【００８７】
また、この分周補正の発生頻度も、異なる基準クロックの周波数差によるものであり、水晶振動子のような周波数精度の高い発振器を使用すれば、発生頻度も非常に少なくなるため、ある程度の長い時間間隔における平均値に対する誤差を考えると、さらに影響は小さくなる。このように、ΔΣ形モジュレータ出力は1 ｂｉｔ幅であり瞬時の情報量が少ないことに着目して、積分回数を補正させることにした。
【００８８】
次に、分周比（Ｍ−１）の場合の積分器Ｉ１〜Ｉ３の補正動作を説明する。分周比が（Ｍ−１）のように基本回数より少ない場合には、今度は積分回数を１回多くなるように近似補正しなくてはならない。
【００８９】
そこで、分周比が（Ｍ＋１）の補正と同様のタイミング、つまり、分周比選択信号Ｍｓｅｌにより分周比（Ｍ−１）が選択された場合で、かつ、ダウンカウンタＣｏｕｎｔ１が初期値ロードするタイミングの１クロック分のときだけ各積分器Ｉ１〜Ｉ３の加算器入力を２倍することにより、あたかも２クロック分の積分を行ったかのように修正することにした。
【００９０】
これを、図２のセレクタＳｅｌ＿ｃ１１，Ｓｅｌ＿ｃ１２，Ｓｅｌ＿ｃ１３を「Ｍ−１」側に切り替えることにより実現している。しかし、初段の積分器Ｉ１では入力信号を２倍するだけでよいが、２段目以降の積分器Ｉ２，Ｉ３にて２クロック分の積分器を模擬しようとすると、前段の積分器の増加量も考慮しなくてはならない。そこで、（ｋ）と（ｋ＋１）という２回分の積分動作について、離散式を用いて説明する。
【００９１】
まず、最初の（ｋ）クロックでは、３段の積分器Ｉ１〜Ｉ３は（１）式のように入力と前回の積分結果をもとに計算している。ここで、次のように記号を定義する。
【００９２】
ｋ，（ｋ＋１），…：基準クロックの動作タイミングを示す番号
Ｓi（ｋ）：基準クロックの動作タイミングｋの時刻におけるデシメーションフィルタに入力されるディジタル信号
Ｃ1（ｋ），Ｃ2（ｋ），Ｃ3（ｋ）：１段目，２段目，３段目の各積分器Ｉ１〜Ｉ３のラッチ出力
（ｋ）のタイミングでは次の（１）式の演算が実行される。
【００９３】
【数１】
0006686717.tif 000003
【００９４】
そして、同じ入力信号が続くものと仮定してＳi（ｋ）≒Ｓi（ｋ＋１）と近似すると、（ｋ＋１）のタイミングでは次の（２）式の演算が実行されることになる。
【００９５】
【数２】
0006686717.tif 000004
【００９６】
（２）式に（１）式を代入すると、時刻（ｎ−１）データを前回値とし、時刻（ｎ）を経て（ｎ＋１）に達する２クロック分の演算結果をまとめて計算することができ、各段の積分器Ｉ１〜Ｉ３では（３）〜（５）式のようになる。
【００９７】
【数３】
0006686717.tif 000005
【００９８】
この結果より、初段の積分器Ｉ１は（３）式のように入力値を２倍して加算するだけでよい。しかし、（４）式と（５）式のように、２段目と３段目の積分器Ｉ２，Ｉ３では、元の入力信号である前段の積分器の出力を２倍にするだけでなく、さらに前々段の積分器出力（２段目の積分器Ｉ２の場合はディジタル信号Ｓｉ（ｋ））の値も加算しなくてはならないことが分かる。
【００９９】
この（３）〜（５）式をブロック図の形式で表現したものが図２である。これにより、（Ｍ−１）回の積分演算のうち１回分だけは、２クロック分の入力値に変更することにより、Ｍ回の積分動作に近似するものである。
【０１００】
この場合の誤差は、初段において、Ｓi（ｋ）≒Ｓi（ｋ＋１）という仮想入力を設定したものであり、（Ｍ＋１）分周の補正動作と同様に、１ｂｉｔ幅で、かつ、モジュレータに入力される１クロック分の成分となる。したがって、この誤差の影響も実用的には無視することができる。
【０１０１】
以上のように、外部から与えられるＡＤ変換タイミングと同期して、ΔΣ形ＡＤ変換器を動作させるＰＬＬ機能を実現するために、時間差分（位相比較器）に応じて、デシメーションタイミングを生成する分周器の周期を可変にする補正を適用し、さらにその分周比が補正された場合でもデシメーションフィルタ１６内の積分器Ｉ１〜Ｉ３を、補正の無い分周回数相当に近似させることにより、要求されるタイミングで、かつ、正確にＡＤ変換を実行できる。
【０１０２】
本実施形態１では、電圧，電流などのＡＤ変換を必要とする電力変換器や継電器において、高価な高周波ＰＬＬ回路を使用することなく、高精度なＡＤ変換を実現できる。これにより、出力精度の高い電力変換器を低コストで実現できる。
【０１０３】
基本制御回路とＡＤ変換回路が異なる基準クロックを使用する場合に、制御回路の要求するタイミングに同期してＡＤ変換を実行することができるようになる。
【０１０４】
従来方式ではＰＬＬ発振器にて一方の基準クロックと同期した基準クロックを生成していたが、これらの基準クロックの周波数が微小にずれていても、ΔΣ形のＡＤ変換におけるデシメーションフィルタ内部の分周器の分周比を補正する機能を追加することにより、従来のＰＬＬ発振器を不要にすることができる。
【０１０５】
また、デシメーションフィルタ１６内の多段の積分器Ｉ１〜Ｉ３に対して、分周器の分周比を変化させることによって正常な出力が得られなくなる問題についても、積分器を停止または２回分の積算などの機能を追加して、あたかも基準となるデシメーション比：Ｍで動作しているように模擬させたため、ＡＤ変換出力が異常な値になることもない。
【０１０６】
ＰＬＬ補正による分周比が変化した場合の誤差についても、ΔΣ形のモジュレータ１２の出力は１ｂｉｔ幅でしかなく、この１クロック分の積算誤差しか発生しない。
【０１０７】
補正動作の頻度についても、水晶振動子などを用いれば複数クロックの誤差は微小であるのでかなり少なくなる。例えば、１×１０＾（−９）の周波数差がある１０ＭＨｚの水晶振動子を使用すると誤差周波数は０．００１Ｈｚ程度になり、この場合は、１００秒に１回の頻度で１クロック分のずれを補正すれば同期を維持できる。
【０１０８】
つまり、前述の無視できるレベルの誤差である上にさらに発生頻度も少ないことから、実用上はほとんど誤差を無視できる。したがって、ＰＬＬ発振器を使用せずとも、要求される動作タイミングの同期と精度の維持とを両立することができる。
【０１０９】
［実施形態２］
実施形態１のデシメーションフィルタ１６は、図２のような３段のＳｉｎｃ関数（ＣＩＣ回路）を縦続接続したものを使用した。この段数は３段でなくてもよい。そこで、２段のＳｉｎｃ関数（ＣＩＣ回路）に簡素化した構成を本実施形態２とする。全体構成は実施形態１と同じ図１であり、デシメーションフィルタ１６の部分のみ、図２から図６に変更する。図６は、図２から積分器Ｉ３とセレクタＳｅｌ＿１３、および、このセレクタの入力信号の演算部を削除し、同様に微分器Ｄ３も削除している。 
【０１１０】
これにより、ＡＤ変換器の精度（分解能）は低くなるものの、回路が簡素化できる。 
【０１１１】
［実施形態３］
実施形態１〜２では、ＰＷＭ回路側から送信されるＡＤ変換の動作タイミングとして、ＰＷＭキャリア周波数の逓倍信号であるＡＤ変換−デシメータの動作タイミング信号Ｔｄ（ｍ）を基準タイミングとしていた。
【０１１２】
これに対し、さらに特許文献１のようにキャリア周期期間における複数のＡＤ変換結果を平均する場合には、図７のように、アナログ検出部８のＡＤ変換回路２１の出力側にＰＷＭキャリア周期分の平均化回路（Ｎ回平均）１８を組みこみたい。そして、同期タイミング信号Ｔｓ（ｍ）も、平均期間を指定できるキャリア信号のキャリア頂点タイミングＴｃ（ｎ）に変更して、これに同期してＡＤ平均値データＳＯ＿ａｖｅ（ｎ）をディジタル制御演算部６に送信するようにしたい。
【０１１３】
そこで、実施形態１に対して、次のような機能を追加する。まず、図２５におけるＡＤ変換の動作タイミングに相当するＴｓ（ｍ）を図１７の（Ｔｃ−２）や（Ｔｃ−１）のようなキャリア頂点時刻のキャリア頂点タイミングＴｃ（ｎ）に変更する。
【０１１４】
このキャリア頂点タイミングＴｃ（ｎ）は同期タイミング信号Ｔｓ（ｍ）をＮ分周したものに相当するため、図７の分周比補正部１３ａの位相比較器１４を正常に動作させるために、デシメータ動作タイミング信号Ｔｄ（ｍ）からＮ分周器１９でデシメータ動作タイミング信号Ｔｄ（ｍ）をＮ分周したキャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）を位相比較の信号に、変更する。
【０１１５】
図７の分周比補正部１３ａでは、実施形態１と同様に次のように動作する。
【０１１６】
（１）キャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）の方がキャリア頂点タイミングＴｃ（ｎ）より１クロック以上早く発生する場合（−１［ｃｌｋ］≧ΔＴ）
Ｍｓｅｌ＝（Ｍ＋１）分周を選択する信号
（２）キャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）とキャリア頂点タイミングＴｃ（ｎ）との差が±１クロック未満の場合（−１＜∠ΔＴ＜１［ｃｌｋ］）
Ｍｓｅｌ＝（Ｍ）分周を選択する信号
（３）キャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）の方がキャリア頂点タイミングＴｃ（ｎ）より１クロック以上遅く発生する場合（１［ｃｌｋ］≦ΔＴ）
Ｍｓｅｌ＝（Ｍ−１）分周を選択する信号
（１）〜（３）で記載しているクロックは、第２基準クロックＦｃｌｋ２のことである。
【０１１７】
そして、このキャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）は平均演算やその結果の送信タイミングとしても使用する。
【０１１８】
実施形態１，２は、ＰＷＭ回路側から送信されるタイミング信号は同期タイミング信号Ｔｓ（ｍ）を使用した。これは、特許文献１ではＰＷＭキャリア周波数の逓倍信号に相当しており、これによりＰＷＭ回路側が要求す るＡＤ変換タイミングと実際にＡＤ変換出力を更新するデシメータ動作タイミングを同期させることができる。
【０１１９】
さらに、特許文献１では、キャリア頂点タイミングＴｃ期間内における複数回のＡＤ変換結果を平均している。そこで、ＡＤ変換器側に図７のようなＰＷＭキャリア周期分の平均化回路（Ｎ回平均）１８を組みこみたい。そのためには、平均化演算の実行タイミング、つまり、三角波キャリア信号のキャリア頂点タイミングＴｃもＡＤ変換側に伝送する必要がある。そこで、図７では、同期タイミング信号Ｔｓ（ｍ）を三角波キャリア信号のキャリア頂点タイミングＴｃ（ｎ）に変更する。そして、このＮ逓倍に相当するデシメータ動作タイミング信号Ｔｄ（ｍ）を可変分周回路で生成して、ＡＤ変換タイミングとする。
【０１２０】
ＰＬＬ動作の時間差検出については、図７のようにデシメータ動作タイミング信号Ｔｄ（ｍ）をＮ分周したキャリア周期平均出力タイミング信号Ｔｃ＿ａｄ（ｎ）を生成し、これとキャリア頂点タイミングＴｃ（ｎ）との発生時刻差を比較して、実施形態１や実施形態２のようにＰＬＬのような機能を実行する。
【０１２１】
図７の平均演算部（Ｎ回平均）１８に関する方式は一般的であるので詳細は記載していないが、平均演算部１８でＮ回のＡＤ変換結果を記憶しておき、それらの結果を積算してＮで除算するものである。この平均された結果を、シリアル伝送の場合には一旦ラッチしてからシリアル伝送信号に変換してディジタル制御演算部６に出力する。
【０１２２】
これにより、実施形態１や実施形態２のディジタル制御演算部６から送信される信号に対して、アナログ検出部８でＡＤ変換タイミングと平均値演算タイミングを同期させることができる。 
【０１２３】
本実施形態３を適用すれば、このディジタル制御演算部６からのタイミング信号をキャリア周波数のキャリア頂点タイミングＴｃに変更することができる。これにより、キャリア頂点タイミングＴｃと同期した期間におけるＡＤ変換の出力を平均演算することもできるようになり、ＰＷＭリプル除去を実現することができる。
【０１２４】
［実施形態４］
実施形態３では、ＰＷＭキャリアに同期したキャリア頂点タイミングＴｃ（ｎ）の間隔中に、Ｎ回のデシメータ動作タイミング信号Ｔｄ（ｍ）の出力とＡＤ変換が生じる。図７のように実施形態１に対して位相同期タイミングをＮ倍周期に変更しただけでは、１回の平均演算を行うＮ回分のＡＤ変換結果のうち、複数回の分周比補正が実行される可能性がある。
【０１２５】
１回当たりの分周比補正によって生じる誤差が微小であっても、キャリア頂点タイミングＴｃ（ｎ）の間隔中に分周比選択信号Ｍｓｅｌによる（Ｍ−１）や（Ｍ＋１）の補正動作を多数回行うと誤差が集中してしまい、平均出力の誤差も大きくなってしまう。そこで、本実施形態４では、分周比補正動作が集中しないように制限するために図８のような分周比補正部１３ｂに変更する。
【０１２６】
分周比補正部１３ｂの構成は、実施形態３の分周比補正に対してセットリセット動作を行うＲＳ−ｆｆと分周比選択信号Ｍｓｅｌを有効・無効にするセレクタＳｅｌ＿Ｍｓｅｌを追加し、分周比補正部１３ａの出力をＭｓｅｌ’とすると、このセレクタＳｅｌ＿Ｍｓｅｌの出力を新たな分周比選択信号Ｍｓｅｌとして可変分周回路１７やデシメーションフィルタ１６に入力する。
【０１２７】
このＲＳ−ｆｆではキャリア頂点タイミングＴｃ（ｎ）でセット動作させ、ＡＤ変換のデシメータ動作タイミング信号Ｔｄ（ｍ）でリセット動作をさせる。
【０１２８】
そして、このＲＳ−ｆｆの出力をセレクタＳｅｌ＿Ｍｓｅｌに入力して、ＲＳ−ｆｆの出力がアクティブ時（１の時）のみ分周比補正部１３ａの分周比選択信号１Ｍｓｅｌ’をそのまま分周比補正部１３ｂの出力Ｍｓｅｌとし、ＲＳ−ｆｆの出力が０の場合には強制的にデシメーション比＝Ｍとなるように分周比選択信号を出力する。すなわち、ＲＳ−ｆｆの出力が０の場合にはデシメーション比の補正は行わない。
【０１２９】
これにより、補正動作はＰＷＭキャリア周期に対して動作回数が制限されるため、平均値の誤差も制限され、キャリア頂点タイミングＴｃ（ｎ）のノイズが混入しても急激には追従しなくなる。
【０１３０】
図９に本実施形態４の動作例を示す。
【０１３１】
実施形態３と実施形態４は、積分器と微分器とが３段の例を示しているが、もちろん、実施形態１のように３段でも、実施形態２のように２段でも、また３段以外の任意の段数でも適応できる。実施形態１，２と実施形態３，４では、機能や原理が異なるので組み合わせが自由であることは自明である。
【０１３２】
ＰＷＭキャリア信号の代わりに計測同期信号を発生させれば、電流と電圧などの複数の信号を同時に、かつ、精度よく検出できる。そのため、電流と電圧の積である瞬時電力についても高い精度が得られる。
【０１３３】
実施形態１〜４では電力変換器を例として説明した。ＰＷＭキャリア信号の代わりに計測同期信号を用いることで、これらの発明を継電器にも適用することができる。
【０１３４】
さらに、商用電源と同期させるようにすれば、系統連系装置にも拡張できるなど、この原理は多くの用途に適用できることは容易に類推することが出来る。 
【０１３５】
実施形態３に対して、デシメーションフィルタ１６内部の分周比補正に対して補正を許可するタイミングを制限することにより、補正動作が頻繁に発生しそうな場合でも平均演算期間に１回のみに制限して出力精度の低下を防止できる。
【０１３６】
さらに、補正回数を制限したことにより、ディジタル制御演算部６から送信されるタイミング信号Ｔｃ（ｎ）に対し、ノイズにより誤信号が混入した場合でも、誤ったタイミングに急速に同期しないように、緩やかに同期追従をさせることができる。
【０１３７】
本実施形態４の方式の効果を示すために、数値演算シミュレーションを行った結果を図１０と図１１に示す。
【０１３８】
これは次のような条件を設定した。
（１）アナログ検出側の基準クロック周波数=１ＭＨｚ（ΔΣモジュレータ１２の入力クロックに相当）
（２）デシメーションフィルタ１６のデシメーション比：Ｍ＝３２（２＾５）
（３）平均演算に使用するＡＤ変換出力の回数＝４回
ＡＤ変換の基本となるモジュレータ周波数：Ｆｃ［Ｈｚ］＝（１ＭＨｚ／３２）／４＝７８１２．５Ｈｚ
（４）アナログ信号は振幅±０．８の正弦波信号とする
そして、ディジタル制御演算部６から送信するキャリア頂点タイミングＴｃ（ｎ）の周波数を変化させて、ＡＤ変換側の動作をこれに追従させている。
【０１３９】
（１）動作開始時の初期時間差ΔＴ＝２２［ｃｌｋ］（ＡＤ側が時間遅れ状態，これをＰＬＬ動作により零にする）
（２）キャリア頂点タイミングＴｃ（ｎ）の周波数設定
０〜０．００７ｓの期間：７８２８．１２５Ｈｚ（＝１．００２×Ｆｃ［Ｈｚ］）
０．００７〜０．０１ｓの期間：７７９６．８７５Ｈｚ（＝０．９９８×Ｆｃ［Ｈｚ］）
動作開始時は２２ｃｌｋ相当の時間遅れに設定し、さらに同期基準信号の周波数もアナログ検出部８の本来のＡＤ変換周波数に対して１．００２×Ｆｃ［Ｈｚ］として、相対的にＡＤ変換が遅れて時間差がさらに開くように設定した。また、逆に０．００７ｓ以降では、本来のＡＤ変換周波数に対して０．９９８×Ｆｃ［Ｈｚ］として、逆にＡＤ変換側の動作タイミングが進むように切り替えている。
【０１４０】
この条件のもとで、図４のように実施形態１のうち分周回路の補正のみ適用し、積分器の補正は適用しない場合の動作タイムチャートの例が図１１である。これに対し、図２の積分器補正も追加した結果が図１０である。
【０１４１】
各チャートには下記の信号を描いている。
（１）最上段：入力アナログ信号，ＡＤ変換データＳｏ（ｍ），ＡＤ平均値データＳｏ＿ａｖｅ（ｎ）
（ここで、ＡＤ出力は０〜１の範囲であるが、アナログ信号とスケールを合わせるために、ＡＤ変換データには２倍のゲイン補正とオフセット補正を加えてある）
（２）２段目：時間差ΔＴ［ｃｌｋ］
（３）３段目：分周ダウンカウンタのＬＤ端子の入力
（４）４段目：キャリア信号の頂点を示すキャリア頂点タイミングＴｃと、モジュレータの動作タイミング信号Ｔｄ（ｍ）
図１１では、３段目のように分周カウンタのＬＤ端子が‘‘３１’’から‘‘３１±１’’のように補正されることにより、分周比が補正され、２段目の時間差のように初期時間差が徐々に減少して零に収束し、それ以降は周波数差に相当する分周比補正が散発的に発生している。これにより、分周回路を利用したＰＬＬ機能が正常に動作することが確認できる。
【０１４２】
しかし、積分器補正を適用していないため、最上段のＡＤ変換データＳｏ（ｍ）はアナログ入力と同じ正弦波形にならず、異常な値になっている。図１１の最上段のスケールを変更したものが図１２であり、本来のＡＤ入力信号の振幅±０．８に対して、３００倍以上の過大な異常信号が発生している。
【０１４３】
これに対して、本実施形態４である図２のデシメーションフィルタ１６を適用すると、図１０のようにＡＤ変換データＳｏ（ｍ）はアナログ入力と同等の正弦波信号が出力されており、積分器の異常現象を対策できていることが分かる。
【０１４４】
また、初期の時間差が零に収束する時刻（０．００３ｓ付近）の時間軸を拡大したものが図１３であり、本実施形態４で追加した補正動作の制限機能が確認できている。３段目のＣｏｕｎｔ１のＬＤ値が補正されているのは、キャリア信号に相当する方形波（４段目のキャリア基準パルスＴｃ（ｎ））の立ち上がり後の最初のＡＤ変換のタイミングだけである。これにより、連続的な分周比補正の防止や、２段目の時間差のようにゆっくりとした同期補正が実現されている。
【０１４５】
また、同期が実現された後の定常時に、散発的に位相を進める部分（０．００９ｓ付近）の時間軸を拡大したものが図１４である。今度は、３段目のＣｏｕｎｔ１のＬＤ端子の値が、基準の３１から３２に散発的に補正され、（０．０２×Ｆｓ）の周波数差によって積算されていく時間差がキャリア頂点タイミングＴｃ（ｎ）のタイミングで検出され２段目のように−１クロックの時間差つまりＡＤタイミングが進むと、分周比をＭ＋１に１回だけ補正し、これにより、次のＴｃ（ｎ＋１）のタイミング（９．４４［ｍｓ］付近）では時間差が零付近に修正できている。
【０１４６】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【０１４７】
電力変換器の適用例として、モータを駆動するインバータや、系統連系装置（ＰＣＳ）などがある。
【０１４８】
急峻なリプル波形が含まれているアナログ信号を検出してディジタル制御するものであり、ＡＤ変換器のサンプルを高速にしてパルス状の細い波形でもサンプル漏れを防止する機能と、ＰＷＭキャリア信号の整数倍の周期、かつ、同期したタイミングでＡＤ変換のサンプルを行うことにより、正確かつＰＷＭ変調によって生じる高調波成分の除去性能が高い検出機能を実現するものである。
【０１４９】
本願発明は製品自体ではなく「ＰＷＭ変調と同期したΔΣ形ＡＤ変換」という要素技術であるため、実施形態１〜４ではインバータの電流検出の例を取り上げるがその他のアナログ信号の検出にも利用でき、また、インバータ以外の下記のような製品にも応用できるものである。
【０１５０】
（１）可変速装置
電流検出や電圧検出，特に電圧波形は高調波を多く含む方形波であるため高周波サンプルが要求される。
【０１５１】
（２）電力系統に接続される系統連系装置（ＰＣＳ）など
系統電圧を検出して同期信号を生成したり，ＬＣフィルタの共振抑制などに応用できる。
【０１５２】
（３）継電器
ＰＷＭキャリア信号の代わりに計測同期信号を発生させれば、電流と電圧などの複数の信号を同時にかつ精度よく検出できる。そのため、電流と電圧の積である瞬時電力についても高い精度が得られる。
【符号の説明】
【０１５３】
３…ＰＷＭキャリア発生器
４…ディジタル制御回路
５…ＰＷＭコンパレータ
６…ディジタル制御演算部
７…アナログセンサ
８…アナログ検出部
９…第１基準クロック発振器
１０…第２基準クロック発振器
１１…ＰＷＭ回路
１２…ΔΣモジュレータ
１３ａ，１３ｂ…分周比補正部
１４…位相比較器
１５…分周比補正選択部
１６…デシメーションフィルタ
１７…可変分周回路
１８…平均化回路
１９…Ｎ分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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