(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続された複数のビット線と、
前記複数のメモリセルに接続された複数のワード線と、
前記複数のワード線の間に散在された複数の置換ワード線と、
前記複数のワード線のそれぞれの位置に基づいて、前記複数のワード線のうちのそれぞれのワード線に異なる電圧を印加するように構成されたワード線制御回路と
を備え、
前記ワード線制御回路は、前記複数のメモリセルのうちの複数のメモリセルに対するデータ書き込み動作中に、それぞれの前記ワード線に前記異なる電圧を印加するように構成され、
前記複数のメモリセルは、それぞれの前記ワード線に接続され、
前記ワード線制御回路は、前記複数のワード線のうちの欠陥ワード線を前記複数の置換ワード線のうちの置換ワード線で置換するように構成され、
前記ワード線制御回路は、前記欠陥ワード線を前記置換ワード線で置換したときは、前記データ書き込み動作中に、前記欠陥ワード線に印加する電圧と同じ電圧を前記置換ワード線に印加し、
前記複数のワード線は、第１組のワード線と、第２組のワード線と、第３組のワード線とを含み、
前記複数の置換ワード線は、前記第１組のワード線と前記第２組のワード線との間の少なくとも１つの第１置換ワード線と、前記第２組のワード線と前記第３組のワードとの間の少なくとも１つの第２置換ワード線とを含み、
ワード線制御回路は、第１組または第２組の欠陥ワード線を少なくとも１つの前記第１置換ワード線のうちの第１置換ワード線で置換するように構成され、
ワード線制御回路は、第２セットまたは第３セットの欠陥ワード線を少なくとも１つの第２置換ワード線のうちの第２置換ワード線に置換するように構成される
メモリ。
【請求項２】
前記データ書き込み動作は、第１方向にメモリセルに電流が印加されるセット動作、または、第２方向に前記メモリセルに電流が印加されるリセット動作を含む
請求項１に記載のメモリ。
【請求項３】
前記複数のメモリセルのうちの個々のメモリセルは、トランジスタおよびメモリ素子を含む
請求項１に記載のメモリ。
【請求項４】
前記ワード線制御回路は、前記メモリ素子の抵抗を変化させることによってビット値を記憶するために前記メモリ素子に電流を印加するように構成される
請求項３に記載のメモリ。
【請求項５】
前記トランジスタは、前記複数のワード線のうちのワード線に接続される制御端子を有し、前記トランジスタは、前記複数のビット線のうちのビット線に接続される第２端子を有する
請求項３に記載のメモリ。
【請求項６】
前記トランジスタは、前記メモリ素子に接続された第３端子を有し、
前記メモリ素子は、また、共通電圧ノードに接続される
請求項５に記載のメモリ。
【請求項７】
前記メモリは不揮発性メモリである
請求項１に記載のメモリ。
【請求項８】
当該メモリは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）およびスピンＲＡＭのうちの少なくとも１つ、または、フラッシュメモリを含む
請求項１に記載のメモリ。
【請求項９】
複数のメモリセルと、前記複数のメモリセルに接続された複数のビット線と、前記複数のメモリセルに接続された複数のワード線と、前記複数のワード線の間に散在された複数の置換ワード線と、ワード線制御回路とを備え、前記複数のワード線は、第１組のワード線と、第２組のワード線と、第３組のワード線とを含み、前記複数の置換ワード線は、前記第１組のワード線と前記第２組のワード線との間の少なくとも１つの第１置換ワード線と、前記第２組のワード線と前記第３組のワードとの間の少なくとも１つの第２置換ワード線とを含み、前記複数のメモリセルがそれぞれのワード線に接続されたメモリを動作させる方法であって、
前記ワード線制御回路により、前記複数のメモリセルのうちの複数のメモリセルに対するデータ書き込み動作中に、それぞれの前記ワード線の位置に基づいて、前記複数のワード線のうちのそれぞれのワード線に異なる電圧を印加することと、
前記複数のワード線のうちの欠陥のあるワード線を、前記複数の置換ワード線のうちの置換ワード線で置換することと、
前記欠陥ワード線を前記置換ワード線で置換したときは、前記データ書き込み動作中に、前記欠陥ワード線に印加する電圧と同じ電圧を前記置換ワード線に印加することと、
前記ワード線制御回路により、第１組または第２組の欠陥ワード線を少なくとも１つの前記第１置換ワード線のうちの第１置換ワード線で置換するとともに、第２セットまたは第３セットの欠陥ワード線を少なくとも１つの第２置換ワード線のうちの第２置換ワード線に置換することと
を含む
メモリを動作させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年９月３０日に出願された米国優先権特許出願ＵＳ１４／５０２０７７号の利益を主張するものであり、その各々の内容全体が参照により本明細書に組み込まれる。
【０００２】
本明細書に記載の技術は、データを記憶するためのメモリに関し、特に、アドレスベースの電圧補償技術と互換性のある方法で１つ以上の欠陥ワード線を置き換えることができる置換ワード線を含むメモリに関する。
【背景技術】
【０００３】
データを格納するために使用されるメモリは、典型的には、行および列に配列されたメモリセルアレイを有する。ワード線は、行に沿って延在し、ビット線は、列に沿って延在し、ワード線およびビット線は、メモリセルに接続されている。様々なタイプの揮発性および不揮発性のメモリを含む、様々なタイプのメモリ技術が存在する。
【発明の概要】
【０００４】
いくつかの実施形態は、複数のメモリセルと、複数のメモリセルに接続された複数のビット線と、複数のメモリセルに接続された複数のワード線と、複数のワード線の間に散在する複数の置換ワード線とを含むメモリに関する。このメモリは、また、それぞれのワード線の位置に基づいて、複数のワード線のそれぞれのワード線に異なる電圧を印加するように構成されたワード線制御回路を含む。ワード線制御回路は、複数のメモリセルのうちの複数のメモリセルに対する動作中に、それぞれのワード線に異なる電圧を印加するように構成される。このメモリセルは、それぞれのワード線に接続されている。ワード線制御回路は、複数のワード線のうちの欠陥ワード線を複数の置換ワード線のうちの置換ワード線で置換するように構成される。ワード線制御回路は、欠陥ワード線を置換ワード線で置換したときは、データ書き込み動作中に、欠陥ワード線に印加する電圧と同じ電圧を置換ワード線に印加する。複数のワード線は、第１組のワード線と、第２組のワード線と、第３組のワード線とを含む。複数の置換ワード線は、第１組のワード線と第２組のワード線との間の少なくとも１つの第１置換ワード線と、第２組のワード線と第３組のワードとの間の少なくとも１つの第２置換ワード線とを含む。ワード線制御回路は、第１組または第２組の欠陥ワード線を少なくとも１つの第１置換ワード線のうちの第１置換ワード線で置換するように構成される。ワード線制御回路は、第２セットまたは第３セットの欠陥ワード線を少なくとも１つの第２置換ワード線のうちの第２置換ワード線に置換するように構成される。
【０００５】
いくつかの実施形態は、複数のメモリセルと、複数のメモリセルに接続された複数のビット線と、複数のメモリセルに接続された複数のワード線と、複数のワード線の間に散在する複数の置換ワード線と、ワード線制御回路とを備え、複数のワード線は、第１組のワード線と、第２組のワード線と、第３組のワード線とを含み、複数の置換ワード線は、第１組のワード線と第２組のワード線との間の少なくとも１つの第１置換ワード線と、第２組のワード線と第３組のワードとの間の少なくとも１つの第２置換ワード線とを含み、複数のメモリセルがそれぞれのワード線に接続されたメモリの動作方法に関する。この方法は、複数のメモリセルのうちの複数のメモリセルに対するデータ書き込み動作中に、ワード線制御回路によって、それぞれのワード線の位置に基づいて、複数のワード線のうちのそれぞれのワード線に異なる電圧を印加することを含む。この方法は、また、複数のワード線のうちの欠陥ワード線を複数の置換ワード線のうちの置換ワード線で置換することと、欠陥ワード線を置換ワード線で置換したときは、データ書き込み動作中に、欠陥ワード線に印加する電圧と同じ電圧を置換ワード線に印加することを含む。この方法は、また、ワード線制御回路により、第１組または第２組の欠陥ワード線を少なくとも１つの第１置換ワード線のうちの第１置換ワード線で置換するとともに、第２セットまたは第３セットの欠陥ワード線を少なくとも１つの第２置換ワード線のうちの第２置換ワード線に置換することとを含む。
【０００７】
前述の要約は、説明のために提供されており、限定することを意図するものではない。
【図面の簡単な説明】
【０００８】
図面において、様々な図に示されている同一またはほぼ同一の構成要素は、同様の参照文字によって表されている。明確にするために、全ての構成要素が全ての図面でラベル付けされているわけではない。
【図１】いくつかの実施の形態による、メモリの一例を表す図である。
【図２Ａ】いくつかの実施の形態による、メモリセルの一例を表す図である。
【図２Ｂ】いくつかの実施の形態による、共通電圧ノードに接続された複数のメモリセルを表す図である。
【図３】いくつかの実施の形態による、ＣＢＲＡＭのメモリセルの例示的なＩ−Ｖ曲線を表す図である。
【図４】いくつかの実施の形態による、複数のタイルを含むメモリの一例を表す図である。
【図５】いくつかの実施の形態による、複数のワード線間に散在した複数の置換ワード線を有するメモリの一例を表す図である。
【図６】いくつかの実施の形態による、複数のワード線の複数のグループ間に複数の置換ワード線を有するメモリの一例を表す図である。
【発明を実施するための形態】
【０００９】
いくつかの実施形態では、メモリは、複数のワード線の間のメモリ全体に散在する複数の置換ワード線を含むことができる。ワード線に欠陥があり、それを交換する必要がある場合、欠陥のあるワード線は、近くの置換ワード線に置き換えることができる。いくつかの実施形態では、後述するように、アドレスベースの電圧補償方式を変更する必要なく、欠陥のあるワード線を置換することができる。
【００１０】
図１は、いくつかの実施形態によるメモリ１の図を示す。メモリ１は、行および列に配置されたメモリセルｍｃのアレイを含む。各メモリセルｍｃは、ワード線ｗｌおよびビット線ｂｌに接続されている。ワード線制御回路２およびビット線制御回路３は、対応するワード線およびビット線を選択することによって、選択された１または複数のメモリセルをアドレス指定する。ワード線ｗｌおよびビット線ｂｌは、適切な電圧をワード線ｗｌおよびビット線ｂｌに印加することによって、メモリセルｍｃへのデータの書き込みを制御する。ワード線ｗｌおよびビット線ｂｌは、また、ワード線ｗｌに適切な電圧を印加し、ビット線ｂｌを介してデータを読み出すことによって、メモリセルｍｃからのデータの読み出しを制御する。メモリセルｍｃは、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピンＲＡＭおよびフラッシュメモリを含むが、これに限定されない。メモリセル構成の例としては、限定ではなく例として、１トランジスタ（１Ｔ）、１抵抗（１Ｒ）、１トランジスタ１抵抗（１Ｔ１Ｒ）および１ドレイン１抵抗（１Ｄ１Ｒ）が挙げられる。
【００１１】
図２Ａは、いくつかの実施形態による、１Ｔ１Ｒ構成を有する例示的なメモリセルｍｃの図を示す。図２Ａに示したように、メモリセルｍｃは、トランジスタｔと抵抗素子ｒとを有する。図２Ａに例示したように、トランジスタｔは、メモリセルｍｃへのアクセスを制御するアクセストランジスタである。一例として、電界効果トランジスタ（ＦＥＴ）またはバイポーラトランジスタのような、任意の適切なタイプのトランジスタを使用することができる。トランジスタｔは、ビット線ｂｌに接続された第１端子と、抵抗素子ｒの第１端子に接続された第２端子と、ワード線ｗｌに接続された制御端子とを有する。抵抗素子ｒの第２端子は、共通電圧ノードＶｃｏｍｍｏｎに接続されている。この例では、メモリセルｍｃは、ビット線ｂｌ、ワード線ｗｌおよび共通電圧ノードＶｃｏｍｍｏｎに接続された３端子デバイスである。
【００１２】
図２Ｂは、いくつかの実施形態によるメモリの構成を示す。メモリでは、複数のメモリセルに「プレート」とも呼ばれる共通電圧ノードＶｃｏｍｍｏｎが接続される。図２Ｂに示したように、メモリの列内で互いに隣接する複数のメモリセルは、対応するビット線ｂｌとの接続を共有する。
【００１３】
例えば、ＣＢＲＡＭなどのいくつかのタイプの不揮発性メモリでは、メモリセルｍｃの抵抗素子ｒに電流を流すことによってデータをメモリセルに書き込むことができる。ビット線ｂｌと共通電圧ノードＶｃｏｍｍｏｎとの間にメモリセルを介して電圧が印加されると、抵抗素子ｒを通る電流は、ワード線ｗｌによってトランジスタｔの制御端子に印加される電圧を制御することによって制御することができ、電流がＶ＝ＩＲによって決定されるので、Ｉ＝（Ｖｂｌ−Ｖｃｏｍｍｏｎ）／（Ｒｔ＋Ｒｒ）となる。ここで、Ｒｔはトランジスタｔのアクセス抵抗であり、Ｒｒはメモリ素子ｒの抵抗である。所定の極性の所定の大きさの電流をメモリセルに印加することにより、抵抗素子ｒの抵抗値を変化させることによってメモリセルを「セット」または「リセット」することができる。「セット」動作は、メモリセルｍｃに第１の極性のデータビット（例えば０または１）を記憶させ、「リセット」動作によりメモリセルに第２の極性のデータビット（例えば、第１の極性のデータビットとは逆のデータビット）を記憶させる。いくつかの実施形態では、「セット」または「リセット」動作は、複数のメモリセルにおいて同時に実行されてもよい。
【００１４】
図３は、いくつかの実施形態による、ＣＢＲＡＭメモリセルのＩ−Ｖ曲線を示す。図３に示したように、メモリセルは、図３に例示したような大きさおよび極性の電流を印加することによって、「セット」および「リセット」することができる。「セット」動作は、ＣＢＲＡＭメモリセル内に導電性ブリッジを形成する導電性材料の移動を引き起こし、それによりその抵抗を減少させ、第１の極性のビットを記憶する。「リセット」動作は、反対方向の導電材料の移動を引き起こし、それによって導電性ブリッジを除去し、メモリセルの抵抗を増加させて第２の極性のビットを記憶する。なお、図３は、ＣＢＲＡＭメモリセルに電流を印加する例を示しているが、本明細書に記載の技術はＣＢＲＡＭに限定されない。上述したように、本明細書に記載の技術は、他のタイプの不揮発性メモリを含む他のタイプのメモリに適用することができる。
【００１５】
ビット線ｂｌおよびワード線ｗｌは、導電性材料（例えば金属）で形成することができる。ビット線ｂｌおよびワード線ｗｌは、選択されたメモリセルと制御回路との間の線路の長さに依存するゼロでないインピーダンスを有する。したがって、ワード線制御回路２またはビット線制御回路３によって見られるインピーダンスは、アドレスがメモリセルの物理的位置を反映する可能性があるため、メモリセルｍｃのアドレスに依存することがある。例えば、ビット線制御回路３とメモリセルｍｃとの間のビット線ｂｌのインピーダンスは、ビット線制御回路３からのメモリセルｍｃの距離に依存し、メモリセルｍｃのワード線アドレスは、メモリセルｍｃとビット線制御回路３との間の距離を表す。列の異なる複数のワード線に接続される複数のメモリセルのビット線電圧は、メモリセルのワード線アドレスによって異なる。図１に示したように、より低いワード線アドレス（例えば、ｗ１＜０＞）を有するメモリセルは、より高いワード線アドレス（例えば、ｗ１＜４＞）を有するメモリセルに比べてビット線制御回路３に近接して配置され得る。この例では、より高いワード線アドレスのメモリセルにおいて、より低いワード線アドレスを有するメモリセルよりも、メモリセルとビット線制御回路３との間のインピーダンスが高くなる。ビット線のインピーダンスが非ゼロであるため、ビット線制御回路３によって印加される電圧はビット線の長さに沿って低下し、より高いワード線アドレスを有するメモリセルは、より低いワード線アドレスを有するメモリセルのビット線電圧よりも低いビット線電圧となる。異なるワード線アドレスにおけるビット線の電圧の変化は、メモリセルに印加される電流に影響を及ぼす。図２Ａに示したように、メモリセルを通る電流は、ビット線電圧とＶｃｏｍｍｏｎとの差に比例するからである。したがって、同じ電圧がワード線制御回路２およびビット線制御回路３によって異なるビット線およびワード線に印加されても、異なるワード線アドレスのメモリセルに供給される電流は、補償が行われない限り、位置に応じたビット線電圧の降下により異なる。
【００１６】
図２Ａに示したように、メモリセルを流れる電流は、メモリセルの抵抗を変化させるので、トランジスタｔの制御端子に印加される電圧によって調整することができる。ワード線ｗｌに印加される電圧は、異なるワード線アドレスにおけるビット線の電圧の変化を補償するように選択することができる。このような「アドレス補正」技術において、ワード線制御回路２は、異なる複数のワード線に接続されたメモリセルが「セット」または「リセット」動作のような動作中に実質的に同じ電流を受け取るように、ワード線アドレスに応じて異なるワード線に異なる電圧を印加してもよい。しかし、ワード線が欠陥であり、置換ワード線で置き換える必要がある場合、置換ワード線が、異なる位置におけるビット線電圧の変化により異なるビット線電圧を受け取る異なる位置に配置され得るので、このようなアドレス補償技法は、複雑であるか無効であり得る。
【００１７】
メモリは、１つ以上の欠陥ワード線に取って代わることができる複数の置換ワード線を含むことができる。複数の置換ワード線がメモリの端に位置する場合、欠陥ワード線が複数の置換ワード線のうちの１つに置き換えられたとき、上述したアドレス補正技術に問題が生じる可能性がある。置換ワード線は、欠陥ワード線の位置とは異なる物理的位置に配置されているので、欠陥ワード線が置換ワード線に置換されると、アドレスされたメモリセルからビット線制御回路３へのビット線のインピーダンスが変化する。置換ワード線がメモリの端に位置する場合、置換ワード線によって受信されるビット線電圧は、例えばメモリの中央に位置する、置換が必要なワード線によって受信されるビット線電圧とは大きく異なる可能性がある。したがって、「セット」または「リセット」動作中に置換ワード線に接続されたメモリセルに印加される電流は、印加されることが望ましい電流とは異なる。
【００１８】
ワード線制御回路２は、欠陥ワード線が置換されたときのワード線の位置の変化を補償するように設計されてもよい。しかし、そのようにすると、ワード線制御回路２が複雑になる可能性があり、これは実現できない可能性がある。図４に示したように、メモリは、複数の「タイル」を有することができる。第１のワード線制御回路２は、１つまたは複数のタイルのワード線を駆動し、別のワード線制御回路２は、他のタイルのワード線を駆動することができる。一例として、タイルは約１ｋのワード線を含むことができる。しかし、本明細書に記載の技術は、タイル内の特定の数のワード線に関して限定されない。１６タイルを含むメモリでは、例えば４タイルを制御するためのワード線制御回路があり、メモリは１６タイルを制御するために４つのワード線制御回路を含むことができる。いくつかの実施形態では、メモリは、ワード線制御回路２によってそれぞれのワード線に印加される異なる電圧を生成するための単一の電圧生成回路を含むことができる。欠陥ワード線の置換は、個々のタイルまたはタイルのグループに対して実行することができる。第１のワード線制御回路２が、１つのタイルまたはタイルのグループに対する欠陥ワード線を置き換える場合、同じワード線を別のタイルまたはタイルのグループに置き換えることはできない。置換ワード線の位置におけるビット線電圧の変化を補償するために、ワード線制御回路２は、ワード線が置換されたタイルを追跡し、置換されたタイル内の置換ワード線のための適切なワード線電圧を生成するだけでなく、置換されていないタイル内のワード線のための別の電圧を生成する必要があり得る。上述したように、そのような補償技術は実現可能ではないか、またはワード線制御回路および/または電圧発生器の望ましくない複雑さおよび/またはサイズにつながる可能性がある。
【００１９】
本明細書に記載の技術のいくつかの実施形態では、メモリは、複数のワード線の間のメモリ全体に散在する複数の置換ワード線を含むことができる。ワード線に欠陥があり、それを交換する必要がある場合、欠陥ワード線は、近くの置換ワード線に置き換えることができる。複数の置換ワード線は、欠陥ワード線が、欠陥ワード線と大きく異ならない位置に配置された置換ワード線で置き換えられるように、アレイ全体にわたって間隔をおいて配置することができる。置換ワード線の位置と欠陥ワード線の位置とは大きく異なることはないので、ワード線が置換されたとき、メモリセルに到達するビット線のインピーダンスはあまり変化せず、置換ワード線のビット線電圧が、交換されたワード線のビット線電圧と著しく異なることはない。その結果、「セット」または「リセット」動作のような動作中に置換ワード線に接続されたメモリセルに供給される電流は、欠陥ワード線に供給された電流に対して著しく変化しない。したがって、いくつかの実施形態では、欠陥のあるワード線が近くの置換ワード線で置き換えられるときにアドレス補償技術を変更する必要はない。
【００２０】
図５は、複数の置換ワード線がオリジナルの複数のワード線の間にメモリ全体に散在するメモリの実施形態を示す。図５に示したように、複数のワード線ｗｌ＜０＞〜ｗｌ＜ｎ−１＞、ｗｌ＜ｎ＞〜ｗｌ＜２ｎ−１＞等にワード線制御回路２が接続される。ワード線ｗｌ＜ｎ−１＞とｗｌ＜ｎ＞との間には、置換ワード線ｒｅｐ＿ｗｌ＿０がある。ワード線ｗｌ＜２ｎ−１＞とｗｌ＜２ｎ＞の間には、別の置換ワード線ｒｅｐ＿ｗｌ＿１がある。任意の数のワード線および置換ワード線を含めることができる。各置換ワード線は、図１に示したように、複数のメモリセルの対応する行に接続することができる。欠陥ワード線に接続された複数のメモリセルを置換ワード線に接続された複数のメモリセルに置き換えることができる。いくつかの実施形態では、このような置換は、ワード線制御回路２が、ワード線に欠陥があり、置換が必要であると判定した場合に、ワード線制御回路２によって実行されてもよい。
【００２１】
いくつかの実施形態では、１または複数の欠陥ワード線を以下のように置き換えることができる。ｗｌ＜０＞からｗｌ＜ｎ−１＞までのワード線に欠陥がある場合には、置換ワード線ｒｅｐ＿ｗｌ＿０に置き換えることができる。ｗｌ＜ｎ＞からｗｌ＜２ｎ−１＞までのワード線に欠陥がある場合、置換ワード線ｒｅｐ＿ｗｌ＿１に置き換えることができる。図５に示したように、欠陥ワード線は、欠陥ワード線の上または下に配置された置換ワード線で置き換えることができる。例えば、いくつかの実施形態では、ｗｌ＜ｎ＞からｗｌ＜２ｎ−１＞までの欠陥ワード線は、図５のワード線ｗｌ＜ｎ＞〜ｗｌ＜２ｎ−１＞の上に位置する置換ワード線ｒｅｐ＿ｗｌ＿０で置き換えられてもよい。
【００２２】
いくつかの実施形態では、複数の置換ワード線をメモリ全体に散在させることができる。置換ワード線は、ｎ個のワード線の連続するグループの間に配置されるように、一定間隔（例えば、ｎ本のワード線ごと）に配置されてもよい。６４，１２８、または任意の他の適切な値のようなｎの任意の適切な値を使用することができる。いくつかの実施形態では、複数の置換ワード線の間のワード線の数ｎは、欠陥ワード線を、欠陥ワード線に十分に近接して位置する置換ワード線で置き換えることができるように選択され、欠陥ワード線と置換ワード線との間のビット線ｂｌの電圧の差異は、所定の閾値以下である。したがって、ワード線が不良であれば、欠陥ワード線を近くの置換ワード線で置き換えることができ、ビット線電圧の変化が閾値よりも低いので、ワード線制御回路２は、ワード線が置き換えられた時に、ワード線の位置の変化に対する補償をするために、ワード線の電圧を調整する必要はない。所定の閾値は、例えばメモリセルのタイプおよび/またはメモリの構成に基づいて許容可能であると判定される所定の閾値電流差に基づいて決定されてもよい。
【００２３】
図６は、複数の置換ワード線がｎ本のワード線の連続するグループの間に含まれるメモリの実施形態を示す。連続するワード線グループ間に複数の置換ワード線を含めることにより、複数の置換ワード線に近い複数のワード線を置換することができる。例えば、ｗｌ＜０＞からｗｌ＜ｎ−１＞までの第１ワード線が欠陥である場合、置換ワード線ｒｅｐ＿ｗｌ＿０に置き換えることができる。ｗｌ＜０＞からｗｌ＜ｎ−１＞までの第２ワード線に欠陥がある場合、置換ワード線ｒｅｐ＿ｗｌ＿１に置き換えることができる。ｗｌ＜ｎ＞からｗｌ＜２ｎ−１＞までの第１ワード線が欠陥である場合には、置換ワード線ｒｅｐ＿ｗｌ＿２に置き換えることができる。ｗｌ＜ｎ＞からｗｌ＜２ｎ−１＞までの第２ワード線が欠陥である場合には、置換ワード線ｒｅｐ＿ｗｌ＿３に置換することができる。図６に示したように、欠陥ワード線は、欠陥ワード線の上または下に配置された置換ワード線で置き換えることができる。例えば、いくつかの実施形態では、ｗｌ＜ｎ＞からｗｌ＜２ｎ−１＞までの欠陥ワード線は、図６のワード線ｗｌ＜ｎ＞〜ｗｌ＜２ｎ−１＞の上に位置する置換ワード線ｒｅｐ＿ｗｌ＿０またはｒｅｐ＿ｗｌ＿１で置き換えることができる。
【００２４】
ワード線制御回路２およびビット線制御回路３は、当業者には理解されるように、任意の適切な回路を含むことができる。いくつかの実施形態では、図４示したように、ワード線制御回路２は、「ＷＬドライバ」と呼ばれる回路を含むことができる。図４に示したように、ビット線制御回路３は、適切なビット線電圧を印加する１つ以上の書き込みドライバと、メモリセルからデータを読み出すための１つ以上のセンスアンプＳＡと、ビット線を選択するための１つ以上のマルチプレクサＹ−ＭＵＸと、１つ以上の基準抵抗Ｒ−ＲＥＦとを有する。このメモリは、共通電圧ノードに適切な電圧Ｖｃｏｍｍｏｎを印加するためのＶｃｏｍｍｏｎドライバを含むことができる。メモリは、図４にも示されているように、ＬＩＯコントローラを含むことができる。しかしながら、本明細書に記載される技術は、図４に示されるメモリ構成またはメモリサイズに関して限定されない。任意の適切なメモリ構成またはサイズが使用されてもよい。
【００２５】
本明細書に記載された技術および装置は、その適用において、上記の説明または図面に示された構成の構成および配置の詳細に限定されない。本明細書に記載の技術および装置は、他の実施形態が可能であり、様々な方法で実施または実行されることが可能である。また、本明細書で使用される表現および用語は、説明のためのものであり、限定的であると見なされるべきではない。「含む」、「有する」、「備える」およびそれらの変形物の使用は、その後に列挙されるアイテムおよびその等価物ならびに追加のアイテムを包含することを意味する。
【００２６】
このように、本発明の少なくとも１つの例示的な実施形態を説明したので、当業者には様々な変更、修正、改良が容易に思い浮かぶであろう。そのような変更、修正、および改良は、本発明の精神および範囲内にあることが意図されている。したがって、前述の説明は単なる例示に過ぎず、限定を意図するものではない。本発明は、添付の特許請求の範囲およびそれと等価なものに限定されるものとしてのみ限定される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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