(57)【特許請求の範囲】
【請求項１】
炭化珪素部に接する二酸化珪素膜をゲート絶縁膜とし、当該ゲート絶縁膜上にゲート電極を有する絶縁ゲート構造と、
前記絶縁ゲート構造を覆う層間絶縁膜と、
前記炭化珪素部にオーミック接触するコンタクト部と、
前記層間絶縁膜および前記コンタクト部の表面全体に接して設けられた、水素を吸蔵または遮蔽する第１金属膜と、
前記第１金属膜の表面に設けられ、かつ前記炭化珪素部に電気的に接続された金属電極層と、
前記第１金属膜と前記金属電極層との間の全体に設けられた第２金属膜と、
を備え、
前記第１金属膜は、前記層間絶縁膜および前記コンタクト部の表面全体に接して覆い、前記第１金属膜の厚さは、１０ｎｍ以上１．０μｍ以下であり、
前記第２金属膜は、前記第１金属膜が前記層間絶縁膜および前記コンタクト部の表面全体に介在することで前記コンタクト部と離して配置され、前記第２金属膜の厚さは、１ｎｍ以上１００ｎｍ以下であり、
前記第１金属膜は、チタン膜であり、
前記金属電極層は、アルミニウム層であり、
前記第２金属膜は、チタンおよびアルミニウムを含む金属膜であることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２金属膜の厚さは、５０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１金属膜に吸蔵される水素分子濃度は、１×１０16／ｃｍ2以上６×１０18／ｃ
ｍ2以下であることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記金属電極層の結晶粒径は、１００ｎｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素部は、
炭化珪素からなる半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素からなる第１半導体領域と、
前記第１半導体領域の、前記半導体基板側に対して反対側に設けられた第２導電型の炭化珪素からなる第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、で構成され、
前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域との間の領域に接して設けられた前記ゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられ、前記絶縁ゲート構造を構成するゲート電極と、
前記第２半導体領域および前記第３半導体領域に電気的に接続された前記金属電極層からなる第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備えることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
【請求項６】
炭化珪素部に接する二酸化珪素膜をゲート絶縁膜とし、当該ゲート絶縁膜上にゲート電極を有する絶縁ゲート構造を形成する第１工程と、
前記絶縁ゲート構造を覆う層間絶縁膜を形成する第２工程と、
前記炭化珪素部にオーミック接触するコンタクト部を形成する第３工程と、
前記層間絶縁膜および前記コンタクト部の表面全体に接して、水素を吸蔵または遮蔽する第１金属膜を形成する第４工程と、
前記第１金属膜の表面全体に、前記炭化珪素部に電気的に接続された金属電極層を形成する第５工程と、
を含み、
前記第５工程の後に行う４５０℃以下の温度での熱処理により前記第１金属膜と前記金属電極層とが反応して前記第１金属膜と前記金属電極層との間の全体に生じる厚さが１ｎｍ以上１００ｎｍ以下の第２金属膜と、前記層間絶縁膜および前記コンタクト部の表面全体に前記第１金属膜を１０ｎｍ以上１．０μｍ以下の厚さで残し、
前記第１金属膜は、チタン膜であり、
前記金属電極層は、アルミニウム層であり、
前記第２金属膜は、チタンおよびアルミニウムを含む金属膜であることを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
前記熱処理後に残る前記第１金属膜に吸蔵される水素分子濃度は１×１０16／ｃｍ2以上６×１０18／ｃｍ2以下であることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記熱処理が４００℃以上４５０℃以下の温度であることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、高い絶縁破壊電界を有し、低損失パワーデバイスに最適な半導体材料として近年注目されている。炭化珪素を用いた半導体基板（以下、炭化珪素基板とする）上には熱酸化により酸化膜（ＳｉＯ2膜）を形成することができるため、熱酸化により形成した酸化膜をゲート絶縁膜として用いたパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の開発が進められている（例えば、下記特許文献１参照。）。
【０００３】
熱酸化による酸化膜と炭化珪素基板との界面（以下、ＳｉＯ2／ＳｉＣ界面とする）では界面準位密度（Ｄｉｔ：Ｉｎｔｅｒｆａｃｅ  Ｓｔａｔｅ  Ｄｅｎｓｉｔｙ）が高く、チャンネル移動度が低下してオン抵抗が大きくなる。このため、近年、亜酸化窒素（Ｎ2Ｏ）ガス雰囲気や一酸化窒素（ＮＯ）ガス雰囲気での熱酸化により炭化珪素基板上に酸化膜を形成することで、ＳｉＯ2／ＳｉＣ界面の界面準位密度Ｄｉｔを低減させる方法が開発されている。
【０００４】
ゲート絶縁膜となる酸化膜を亜酸化窒素や一酸化窒素を含むガス雰囲気での熱酸化で形成することにより、ＳｉＯ2／ＳｉＣ界面の界面準位密度Ｄｉｔを２×１０12ｃｍ-2・ｅＶ-1以下とすることができ、高チャンネル移動度を実現可能である。このため、炭化珪素を用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）において、良質な酸化膜をゲート絶縁膜とするＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成することができる。
【０００５】
従来の炭化珪素半導体装置の製造方法について、プレーナゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図５は、従来の炭化珪素半導体装置の製造方法により製造された炭化珪素半導体装置の一例を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１０１のおもて面上に、ｎ-型ドリフト領域１０２となるｎ-型炭化珪素層１２１をエピタキシャル成長させる。次に、ｐ型不純物のイオン注入により、ｎ-型炭化珪素層１２１の表面層にｐ型ベース領域１０３を選択的に形成する。
【０００６】
次に、ｎ-型炭化珪素層１２１上に、ｐ-型ベース領域１０４となるｐ-型炭化珪素層１２２をエピタキシャル成長させる。ここまでの工程で、ｎ+型炭化珪素基板１０１および炭化珪素層１２１，１２２からなる炭化珪素基体１２０が形成される。次に、イオン注入により、ｐ-型炭化珪素層１２２を深さ方向に貫通するｎ型領域１０７を選択的に形成する。次に、イオン注入により、ｐ-型炭化珪素層１２２の内部に、ｎ+型ソース領域１０６およびｐ+型コンタクト領域１０５をそれぞれ選択的に形成する。
【０００７】
次に、イオン注入により形成した各領域を活性化するための熱処理（以下、活性化アニールとする）を行う。次に、亜酸化窒素雰囲気中での熱酸化によりゲート絶縁膜１０８を形成する。次に、ゲート絶縁膜１０８上に、ゲート電極１０９となるポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、ポリシリコン層をパターニングし、ｐ-型ベース領域１０４の、ｎ+型ソース領域１０６とｎ型領域１０７とに挟まれた部分からｎ型領域１０７までを覆う部分を残す。次に、ゲート電極１０９を覆うように層間絶縁膜１１０を形成する。
【０００８】
次に、ｐ+型コンタクト領域１０５およびｎ+型ソース領域１０６に接するソースコンタクト部（電気的接触部）１１１となるニッケルシリサイド膜を形成し、炭化珪素部とソースコンタクト部１１１とをオーミック接触させる。次に、基体おもて面全面に、ソースコンタクト部１１１に接するソース電極となるアルミニウム配線層１１２を５μｍの厚さに形成する。次に、アルミニウム配線層１１２上にパッシベーション保護膜１１３となるポリイミド層を形成し硬化（キュア）する。その後、炭化珪素基体１２０の裏面にドレイン電極１１４を形成することで、図５に示すＳｉＣ−ＭＯＳＦＥＴが完成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−１２９５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＳｉＣ−ＭＯＳＦＥＴの実用化には、ＳｉＣ−ＭＯＳＦＥＴの信頼性を確保することが求められるが、信頼性試験での検証によりゲート電極に負電圧を印加したときにゲート閾値電圧（Ｖｔｈ）が大きく変動することが知られている。この問題を解消する方法として、上記特許文献１には、ソースコンタクト部とアルミニウム配線層との間にチタン（Ｔｉ）膜を配置した構造が開示されている。しかしながら、上記特許文献１では、動作条件によってはゲート閾値電圧が大きく変動するという問題がある。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、安定した電気的特性を有する炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素部に接する二酸化珪素膜をゲート絶縁膜とし、当該ゲート絶縁膜上にゲート電極を有する絶縁ゲート構造が設けられている。前記絶縁ゲート構造を覆う層間絶縁膜が設けられている。前記炭化珪素部にオーミック接触するコンタクト部が設けられている。前記層間絶縁膜および前記コンタクト部の表面全体に接して第１金属膜が設けられている。前記第１金属膜は、水素を吸蔵または遮蔽する。前記第１金属膜の表面に、金属電極層が設けられている。前記金属電極層は、前記炭化珪素部に電気的に接続されている。前記第１金属膜と前記金属電極層との間の全体に、第２金属膜が設けられている。前記第１金属膜は、前記層間絶縁膜および前記コンタクト部の表面全体に接して覆い、前記第１金属膜の厚さは、１０ｎｍ以上１．０μｍ以下である。前記第２金属膜は、前記第１金属膜が前記層間絶縁膜および前記コンタクト部の表面全体に介在することで前記コンタクト部と離して配置され、前記第２金属膜の厚さは、１ｎｍ以上１００ｎｍ以下である。前記第１金属膜は、チタン膜であり、前記金属電極層は、アルミニウム層であり、前記第２金属膜は、チタンおよびアルミニウムを含む金属膜である。
【００１４】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２金属膜の厚さは、５０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１金属膜に吸蔵される水素分子濃度は、１×１０16／ｃｍ2以上６×１０18／ｃｍ2以下であることを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記金属電極層の結晶粒径は、１００ｎｍ以上であることを特徴とする。
【００１９】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、さらに次の特徴を有する。前記炭化珪素部は、炭化珪素からなる半導体基板と、第１導電型の炭化珪素からなる第１半導体領域、第２導電型の炭化珪素からなる第２半導体領域および第１導電型の第３半導体領域と、で構成される。前記第１半導体領域は、前記半導体基板のおもて面に設けられている。前記第１半導体領域は、前記半導体基板よりも不純物濃度が低い。前記第２半導体領域は、前記第１半導体領域の、前記半導体基板側に対して反対側に設けられている。前記第３半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域との間の領域に接して前記ゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に、前記絶縁ゲート構造を構成するゲート電極が設けられている。前記第２半導体領域および前記第３半導体領域に電気的に接続された前記金属電極層からなる第１電極が設けられている。前記半導体基板の裏面に、第２電極が設けられている。
【００２０】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素部に接する二酸化珪素膜をゲート絶縁膜とし、当該ゲート絶縁膜上にゲート電極を有する絶縁ゲート構造を形成する第１工程を行う。次に、前記絶縁ゲート構造を覆う層間絶縁膜を形成する第２工程を行う。次に、前記炭化珪素部にオーミック接触するコンタクト部を形成する第３工程を行う。次に、前記層間絶縁膜および前記コンタクト部の表面全体に接して、水素を吸蔵または遮蔽する第１金属膜を形成する第４工程を行う。次に、前記第１金属膜の表面全体に、前記炭化珪素部に電気的に接続された金属電極層を形成する第５工程を行う。前記第５工程の後に行う４５０℃以下の温度での熱処理により前記第１金属膜と前記金属電極層とが反応して前記第１金属膜と前記金属電極層との間の全体に生じる厚さが１ｎｍ以上１００ｎｍ以下の第２金属膜と、前記層間絶縁膜および前記コンタクト部の表面全体に前記第１金属膜を１０ｎｍ以上１．０μｍ以下の厚さで残す。前記第１金属膜は、チタン膜であり、前記金属電極層は、アルミニウム層であり、前記第２金属膜は、チタンおよびアルミニウムを含む金属膜とする。
【００２３】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理後に残る前記第１金属膜に吸蔵される水素分子濃度は１×１０16／ｃｍ2以上６×１０18／ｃｍ2以下であることを特徴とする。
【００２４】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理の温度は４００℃以上４５０℃以下であることを特徴とする。
【００２６】
上述した発明によれば、アルミニウム配線層中から発生する水素原子・水素イオンがチタン膜に吸蔵・遮断され、ゲート絶縁膜と炭化珪素部との界面に移動することを防止することができる。このため、正電圧印加時・負電圧印加時ともにゲート閾値電圧変動が抑制される。
【発明の効果】
【００２７】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、安定した電気的特性を有する炭化珪素半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図４】比較例の炭化珪素半導体装置の構造を示す断面図である。
【図５】従来の炭化珪素半導体装置の製造方法により製造された炭化珪素半導体装置の一例を示す断面図である。
【発明を実施するための形態】
【００２９】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００３０】
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造についてプレーナゲート構造のＳｉＣ−縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、電流駆動を担う活性領域（オン状態のときに電流が流れる領域）の１つの単位セル（素子の機能単位）を示し、この単位セルに隣接するように配置された他の単位セルや、活性領域の周囲を囲むエッジ終端領域に配置された耐圧構造を図示省略する。エッジ終端領域は、ｎ-型ドリフト領域（第１半導体領域）２の基体おもて面側の電界を緩和し耐圧を保持する領域である。耐圧構造は、例えば、ガードリング、フィールドプレートまたはリサーフ等、もしくはこれらを組み合わせた構造を有していてもよい。
【００３１】
図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素基体（半導体チップ）２０のおもて面側にプレーナゲート構造のＭＯＳゲート構造を備えたＳｉＣ−ＭＯＳＦＥＴである。炭化珪素基体２０は、ｎ+型ドレイン領域となるｎ+型支持基板（ｎ+型炭化珪素基板）１のおもて面上にｎ-型ドリフト領域２およびｐ-型ベース領域（第２半導体領域）４となる各炭化珪素層２１，２２を順にエピタキシャル成長させてなる。ｎ-型ドリフト領域２となるｎ-型炭化珪素層２１の、基体おもて面側（ｎ+型炭化珪素基板１側に対して反対側）の表面層には、ｐ型ベース領域３が選択的に設けられている。ｎ-型炭化珪素層２１の、ｐ型ベース領域３以外の部分がｎ-型ドリフト領域２である。
【００３２】
ｐ-型ベース領域４となるｐ-型炭化珪素層２２には、ｐ-型炭化珪素層２２を深さ方向に貫通してｎ-型ドリフト領域２に達するｎ型領域７が選択的に設けられている。すなわち、ｎ型領域７は、ｎ-型ドリフト領域２の、隣り合うｐ型ベース領域３間に挟まれた部分に深さ方向に対向する。ｎ型領域７は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域であり、ｎ-型ドリフト領域２とともにドリフト領域として機能する。また、ｐ-型炭化珪素層２２の内部には、深さ方向にｐ型ベース領域３に対向する部分に、ｎ型領域７と離して、ｐ+型コンタクト領域５およびｎ+型ソース領域（第３半導体領域）６がそれぞれ選択的に設けられている。
【００３３】
ｐ+型コンタクト領域５は、ｎ+型ソース領域６の、ｎ型領域７側に対して反対側に配置され、ｎ+型ソース領域６に接する。ｐ+型コンタクト領域５は、ｐ-型炭化珪素層２２を深さ方向に貫通してｐ型ベース領域３に接していてもよい。ｐ-型炭化珪素層２２の、ｐ+型コンタクト領域５、ｎ+型ソース領域６およびｎ型領域７以外の部分がｐ-型ベース領域４である。ｐ-型ベース領域４の、ｎ型領域７とｎ+型ソース領域６とに挟まれた部分の表面上には、ｎ型領域７上にわたって、ゲート絶縁膜８が設けられている。
【００３４】
ゲート絶縁膜８は、炭化珪素基体２０のおもて面（ｐ-型ベース領域４側の面）を熱酸化してなる二酸化珪素（ＳｉＯ2）膜である。ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート電極９は、ゲート電位Ｖｇに固定されている。これらｐ型ベース領域３、ｐ-型ベース領域４、ｐ+型コンタクト領域５、ｎ+型ソース領域６、ｎ型領域７、ゲート絶縁膜８およびゲート電極９でＭＯＳゲート構造が構成される。
【００３５】
層間絶縁膜１０は、炭化珪素基体２０のおもて面全面に設けられ、ゲート電極９を覆う。層間絶縁膜１０を深さ方向に貫通するコンタクトホールには、ｐ+型コンタクト領域５およびｎ+型ソース領域６に接するソースコンタクト部１１が設けられている。ソースコンタクト部１１は、例えばニッケル（Ｎｉ）をシリサイド化（ＮｉＳｉ）してなる金属膜であり、炭化珪素基体２０とオーミック接触している。ソースコンタクト部１１は、層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。
【００３６】
ソースコンタクト部１１上には、ソースコンタクト部１１の表面全面にチタン（Ｔｉ）膜（第１金属膜）１５が設けられている。チタン膜１５は、層間絶縁膜１０の表面およびコンタクトホールの側壁に沿って延在し、層間絶縁膜１０の表面全面を覆う。チタン膜１５は、層間絶縁膜１０によりゲート電極９と電気的に絶縁されている。チタン膜１５は、アルミニウム配線層１２中から発生する水素（Ｈ）原子・水素イオンを吸蔵し、層間絶縁膜１０に達しないように遮蔽する機能を有する。
【００３７】
チタン膜１５の厚さｔ１は、例えば１０ｎｍ以上程度であることが好ましい。その理由は、チタン膜１５の厚さｔ１が１０ｎｍ未満である場合、チタン膜１５による水素原子・水素イオンの吸蔵効果が得られないからである。チタン膜１５に吸蔵される水素分子（Ｈ2）濃度は、例えば１×１０16／ｃｍ2以上程度である。水素原子・水素イオンとは、水素原子を最小の構成単位とする粒子であり、具体的には水素原子、水素イオンおよび水素分子である。
【００３８】
チタン膜１５上には、チタン膜１５の表面に沿って、チタンおよびアルミニウム（Ａｌ）を含む合金層（以下、ＴｉＡｌ合金膜（第２金属膜）とする）１６が設けられている。ＴｉＡｌ合金膜１６は、炭化珪素半導体装置の製造途中にチタン膜１５とアルミニウム配線層１２との反応により形成された例えばＴｉＡｌ3膜などである。ＴｉＡｌ合金膜１６は、ソースコンタクト部１１との間に存在するチタン膜１５により、ソースコンタクト部１１に接していない。ＴｉＡｌ合金膜１６の厚さは、例えば１ｎｍ以上１００ｎｍ以下程度であることが好ましい。その理由は、チタン膜１５が全てＴｉＡｌ合金膜１６に置き換わらず、かつアルミニウム配線層１２形成後の熱処理として好適な４５０℃以下によりなしうる厚さであるからである。
【００３９】
ＴｉＡｌ合金膜１６上には、アルミニウム配線層（金属電極層）１２が設けられている。アルミニウム配線層１２は、ソース電位Ｖｓに固定されている。アルミニウム配線層１２の結晶粒径は、例えば１００ｎｍ以上程度であることが好ましい。その理由は、後述する。このように、炭化珪素基体２０のおもて面上には、ソースコンタクト部１１、チタン膜１５、ＴｉＡｌ合金膜１６およびアルミニウム配線層１２が順に積層されている。ソースコンタクト部１１、チタン膜１５、ＴｉＡｌ合金膜１６およびアルミニウム配線層１２は、ソース電極（第１電極）として機能する金属配線層である。
【００４０】
アルミニウム配線層１２上には、炭化珪素基体２０のおもて面を保護するパッシベーション保護膜１３となる例えばポリイミド層が設けられている。炭化珪素基体２０の裏面（ｎ+型炭化珪素基板１の裏面）全面に、裏面電極（第２電極）１４が設けられている。裏面電極１４は、ドレイン電位Ｖｄに固定されている。
【００４１】
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図２，３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば、（０００−１）面、いわゆるＣ面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面上に、５×１０15／ｃｍ3に窒素（Ｎ）をドーピングしたｎ-型炭化珪素層２１を１０μｍの厚さにエピタキシャル成長させる。
【００４２】
次に、ｐ型不純物のイオン注入により、ｎ-型炭化珪素層２１の表面層にｐ型ベース領域３を選択的に形成する。ｎ-型炭化珪素層２１の、ｐ型ベース領域３以外の部分がｎ-型ドリフト領域２となる。次に、ｎ-型炭化珪素層２１上に、ｐ型ベース領域３を覆うように、５×１０15／ｃｍ3のアルミニウムをドーピングしたｐ-型炭化珪素層２２を０．５μｍの厚さにエピタキシャル成長させる。ここまでの工程で、ｎ+型炭化珪素基板１上に炭化珪素層２１，２２を堆積（形成）したエピタキシャル基板（以下、炭化珪素基体２０とする）が形成される。
【００４３】
次に、窒素のイオン注入によりｐ-型炭化珪素層２２を部分的に打ち返して（ｎ型に反転させて）、ｐ-型炭化珪素層２２を深さ方向に貫通してｎ-型炭化珪素層２１に達するｎ型領域７を選択的に形成する。次に、リン（Ｐ）のイオン注入により、ｐ-型炭化珪素層２２の内部にｎ+型ソース領域６を選択的に形成する。次に、アルミニウムのイオン注入により、ｐ-型炭化珪素層２２の内部にｐ+型コンタクト領域５を選択的に形成する。ｐ+型コンタクト領域５、ｎ+型ソース領域６およびｎ型領域７の形成順序を入れ替えてもよい。ｐ-型炭化珪素層２２の、ｐ+型コンタクト領域５、ｎ+型ソース領域６およびｎ型領域７以外の部分がｐ-型ベース領域４となる。
【００４４】
次に、例えばアルゴン（Ａｒ）ガス雰囲気中で１６００℃程度の温度の活性化アニールを行い、ｐ型ベース領域３、ｐ+型コンタクト領域５、ｎ+型ソース領域６およびｎ型領域７を活性化させる。次に、例えば亜酸化窒素（Ｎ2Ｏ）ガス雰囲気中で炭化珪素基体２０のおもて面（ｐ-型ベース領域４側の面）を熱酸化し、例えば７０ｎｍの厚さのゲート絶縁膜８を形成する。亜酸化窒素や一酸化窒素（ＮＯ）を含むガス雰囲気での熱酸化によりゲート絶縁膜８を形成することで、ゲート絶縁膜８と炭化珪素基体２０との界面（ＳｉＯ2／ＳｉＣ界面）の界面準位密度Ｄｉｔを低くすることができ、高チャンネル移動度を実現することができる。
【００４５】
次に、ゲート絶縁膜８上にポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積してパターニングすることで、ゲート電極９となるポリシリコンを残す。次に、ゲート電極９を覆うように、炭化珪素基体２０のおもて面全面に層間絶縁膜１０を形成する。次に、層間絶縁膜１０およびゲート絶縁膜８をパターニングしてコンタクトホールを形成し、ｐ+型コンタクト領域５およびｎ+型ソース領域６を露出させる。ｐ+型コンタクト領域５およびｎ+型ソース領域６に接するニッケル膜を形成してシリサイド化することで、炭化珪素基体２０とオーミック接触するソースコンタクト部１１を形成する。
【００４６】
次に、例えば０．３Ｐａ程度の圧力のアルゴンガス雰囲気中でマグネトロンスパッタリングにより、層間絶縁膜１０およびソースコンタクト部１１上に、チタン膜１５およびアルミニウム配線層１２を順に連続して成膜（形成）する。このとき、スパッタリング時のチタン膜１５の厚さｔ１１は、例えば１．０μｍ以下程度であることが好ましい。その理由は、チタンは硬い金属であるため、スパッタリング時のチタン膜１５の厚さｔ１１を１．０μｍよりも厚くした場合、チタン膜１５に割れが生じるからである。また、コンタクトホール内でソースコンタクト部１１を被覆することができない虞があるからである。具体的には、例えば、スパッタリング時のチタン膜１５およびアルミニウム配線層１２の各厚さｔ１１，ｔ１２はそれぞれ０．１μｍ程度および５．０μｍ程度であってもよい。ここまでの状態が図２に示されている。
【００４７】
チタン膜１５およびアルミニウム配線層１２を形成するためのスパッタリングは、炭化珪素基体２０を例えば２００℃以上３５０℃以下程度の温度（基板温度）に加熱して行うことが好ましい。その理由は、次の通りである。スパッタリング時に基板温度が２００℃以下である場合、アルミニウム配線層１２の結晶粒径が１００ｎｍ未満となる。この場合、アルミニウム配線層１２中に空孔が発生するからである。また、スパッタリング時のアルミニウム配線層１２の厚さｔ１２が部分的に薄くなったり、アルミニウム配線層１２で覆われずにチタン膜１５が部分的に露出するなどの被覆不良が発生するからである。スパッタリング時に基板温度が３５０℃以上である場合、後述する熱処理時にチタン膜１５とアルミニウム配線層１２との合金化の反応が進みすぎて、ＴｉＡｌ合金膜１６がソースコンタクト部１１にまで達する虞があるからである。
【００４８】
次に、アルミニウム配線層１２およびチタン膜１５をパターニングしてソース電極となる金属配線層を形成する。次に、炭化珪素基体２０のおもて面にパッシベーション保護膜１３であるポリイミド層を堆積し、例えば３５０℃の温度の熱処理により硬化（キュア）する。パッシベーション保護膜１３を硬化するための熱処理、または、その後の熱処理により、チタン膜１５とアルミニウム配線層１２との界面で合金化が進み、チタン膜１５とアルミニウム配線層１２との間にＴｉＡｌ合金膜１６が形成される。このとき、ＴｉＡｌ合金膜１６をソースコンタクト部１１に達しない程度の厚さｔ２とし、ＴｉＡｌ合金膜１６と層間絶縁膜１０およびソースコンタクト部１１との間全面にわたってチタン膜１５を残す。ここまでの状態が図３に示されている。
【００４９】
このように、アルミニウム配線層１２とチタン膜１５との間にＴｉＡｌ合金膜１６が形成されたとしても、層間絶縁膜１０およびソースコンタクト部１１の表面全面にわたってチタン膜１５が残る。ＴｉＡｌ合金膜１６は、ソースコンタクト部１１との間に残るチタン膜１５により、ソースコンタクト部１１に達していない。具体的には、例えば、ＴｉＡｌ合金膜１６の厚さｔ２は５〜１５ｎｍ程度以下であり、熱処理後に残るチタン膜１５の厚さｔ１は８５〜９５ｎｍ程度となる。このため、アルミニウム配線層１２中の水素原子・水素イオンは下層のチタン膜１５に吸蔵され、チタン膜１５よりも下層（炭化珪素基体２０側）に移動しない。これにより、アルミニウム配線層１２中の水素原子・水素イオンがゲート絶縁膜８に拡散されないため、ゲート閾値電圧の安定したゲート絶縁膜８を得ることができる。
【００５０】
また、アルミニウム配線層１２の形成後に行う熱処理の温度が４００℃以上である場合、ＴｉＡｌ合金膜１６の厚さｔ２は５０ｎｍ以上となり、４５０℃以上である場合、ＴｉＡｌ合金膜１６の厚さｔ２は１００ｎｍ程度以上となる。また、アルミニウム配線層１２の形成後に行う熱処理の温度が３５０℃程度である場合、ＴｉＡｌ合金膜１６の厚さｔ２は５０ｎｍ以下となる。上述したようにＴｉＡｌ合金膜１６の厚さｔ２は例えば１ｎｍ以上１００ｎｍ以下程度に留めることが好ましいため、アルミニウム配線層１２の形成後に行う熱処理は例えば４５０℃以下程度であることが好ましい。
【００５１】
また、チタン膜１５による水素原子・水素イオンの吸蔵効果を得るために、熱処理後に残るチタン膜１５の厚さｔ１は上述したように１０ｎｍ以上程度必要である。その理由は、次の通りである。アルミニウム配線層１１２とソースコンタクト部１１１との間にチタン膜を設けない従来のＳｉＣ−ＭＯＳＦＥＴ（図５参照。以下、従来例とする）では、ジャンクション温度（接合）が２００℃以上となる高温動作下で３×１０14／ｃｍ2以上の水素原子・水素イオンが放出されることが確認された。一方、本発明においては、熱処理後に残るチタン膜１５の厚さｔ１が１００ｎｍである場合、４００℃の温度で水素を注入したときに、チタン膜１５に吸蔵される水素分子濃度は６×１０17／ｃｍ2であることが確認された。このため、熱処理後に残るチタン膜１５の厚さｔ１を１０ｎｍ程度とした場合、チタン膜１５に１×１０16／ｃｍ2程度の水素原子・水素イオンが吸蔵されるため、従来例で放出される水素原子・水素イオンの放出量に対して１０倍以上の余裕度を確保することができる。したがって、熱処理後に残るチタン膜１５の厚さｔ１は、少なくとも１０ｎｍ以上残っていなければ十分に水素原子・水素イオンの吸蔵効果が得られないからである。また、上述したように熱処理前のチタン膜１５の厚さｔ１１は１．０μｍ以下であることが好ましいため、チタン膜１５に吸蔵される水素分子濃度は６×１０18／ｃｍ2以下であることが好ましい。
【００５２】
その後、炭化珪素基体２０の裏面（ｎ+型炭化珪素基板の裏面）に裏面電極１４を形成することで、図１に示すＳｉＣ−ＭＯＳＦＥＴが完成する。
【００５３】
以上、説明したように、実施の形態によれば、熱履歴がかかることによりソース電極を構成するチタン膜とアルミニウム配線層との間にＴｉＡｌ合金膜が形成されたとしても、層間絶縁膜とアルミニウム配線層との間にチタン膜が残る。かつ、ＴｉＡｌ合金膜とコンタクト部とが直接接触せず、ＴｉＡｌ合金膜とコンタクト部との間にチタン膜が残る。このため、アルミニウム配線層中から発生する水素原子・水素イオンがチタン膜に吸蔵・遮断され、ＳｉＯ2／ＳｉＣ界面に移動することを防止することができる。これにより、正電圧印加時・負電圧印加時ともにゲート閾値電圧変動が抑制される。このとき、アルミニウム配線層の下層に残るチタン膜の厚さが１０ｎｍ以上１．０μｍ以下であり、チタン膜に吸蔵される水素分子濃度が１×１０16／ｃｍ2以上であることにより、水素原子・水素イオンによるＳｉＯ2／ＳｉＣ界面への正電荷の発生を防止することができる。したがって、安定した電気的特性を有するＳｉＣ−ＭＯＳＦＥＴを提供することができる。
【００５４】
（比較例１）
一般的に、ＳｉＣ−パワーＭＯＳＦＥＴには、駆動時にゲート電極に正電圧・負電圧双方の高電圧が印加される。また、ＳｉＣ−パワーＭＯＳＦＥＴは高温動作となるため、ジャンクション温度が２００℃以上となる高温動作下での動作を保証する必要がある。具体的には、ゲート絶縁膜に加わる電界強度±２ＭＶ／ｃｍ〜±４ＭＶ／ｃｍ程度、および動作保証温度２００℃程度を必要とするが、この場合、ある条件下においてゲート閾値電圧が大きく変動する現象が観測された。
【００５５】
そこで、信頼性試験により上述した従来例（図５参照）の電気的特性を検証した。従来例の、ソース電極として機能する金属配線層以外の構成は、後述する実施例と同様である。この従来例について、動作温度（ジャンクション温度）が２００℃となる高温動作下でゲート電極１０９に３ＭＶ／ｃｍ（正電圧）および−３ＭＶ／ｃｍ（負電圧）をそれぞれ１０分間印加し、ゲート閾値電圧の変動幅を測定した。ゲート閾値電圧の変動幅とは、設計条件に基づいて決定された製品出荷時のゲート閾値電圧（基準値）からの差分である。
【００５６】
その結果、従来例では、ゲート電極１０９に正電圧を印加したときには、ゲート閾値電圧の変動は小さく、その変動幅（変動量）は±０．１Ｖ以下であることが確認された。一方、ゲート電極１０９に負電圧を印加したときには、ゲート閾値電圧は負側に大きく変動する（すなわちゲート閾値電圧が小さくなる）ことが確認された。ゲート閾値電圧が負側に変動する現象は、高温雰囲気下でゲート電極１０９に負電極を印加することで、ＳｉＯ2／ＳｉＣ界面付近またはゲート絶縁膜１０８中に正電荷（ホール）が捕獲されて帯電し、正の固定電荷が発生することを示している。
【００５７】
ゲート閾値電圧が負側に変動する現象について、シリコン（Ｓｉ）を用いたＳｉ−ＭＯＳＦＥＴやＳｉ−ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）では報告が少ない。ＳｉＯ2／ＳｉＣ界面の界面準位密度を低減するための多くの研究がなされているが、ＳｉＯ2／Ｓｉ界面の界面準位密度と同程度まで低減する技術については報告されていない。
【００５８】
例えば、Ｓｉ−ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極に負電圧を印加したときにゲート閾値電圧が変動する現象（スロートラップ現象）について報告されているが、ゲート閾値電圧の変動幅は小さい。具体的には、Ｓｉ−ｐチャネル型ＭＯＳＦＥＴでは、動作温度１５０℃でゲート電極に−３ＭＶ／ｃｍの負電圧を１０００時間印加する場合であっても、ゲート閾値電圧の変動幅は０．１Ｖである。
【００５９】
一方、同条件（動作温度１５０℃、ゲート電圧−３ＭＶ／ｃｍ）でのＳｉＣ−ＭＯＳＦＥＴのゲート閾値電圧の変動幅は−７Ｖ以上と大きい。具体的には、Ｓｉ−ＭＯＳＦＥＴのＳｉＯ2／Ｓｉ界面の界面準位密度は１．０×１０11ｃｍ-2ｅＶ-1以下である。一方、ＳｉＣ−ＭＯＳＦＥＴのＳｉＯ2／ＳｉＣ界面の界面準位密度は１．０×１０12ｃｍ-2ｅＶ-1以上であるため、正の固定電荷が多く発生していることがわかる。
【００６０】
従来例においてＳｉＯ2／ＳｉＣ界面の界面準位密度が高いのは、ＳｉＯ2／ＳｉＣ界面に特有の問題であり、ＳｉＯ2／ＳｉＣ界面の欠陥量、歪量およびバンド構造の違いから生じるかは現時点では明らかではない。そこで、ソース電極として機能するアルミニウム配線層の配置が従来例と異なるＳｉＣ−ＭＯＳＦＥＴ（以下、比較例１とする）を用いて、従来例でゲート閾値電圧変動が生じる原因について検証した。図４は、比較例１の炭化珪素半導体装置の構造を示す断面図である。
【００６１】
図４に示す比較例１は、アルミニウム配線層１４２ａ，１４２ｂが層間絶縁膜１４０と接触しない構成のプレーナゲート構造のＳｉＣ−横型ＭＯＳＦＥＴである。比較例１は従来例のＭＯＳゲート構造を横型としたものであり、比較例１の各領域の不純物濃度および厚さ等は、それぞれ従来例の対応する各領域の不純物濃度および厚さ等と同様である。なお、横型ＭＯＳＦＥＴはｎ+型炭化珪素基板１０１およびｎ-型ドリフト領域１０２を必要としないが、従来例（図５）と同一の炭化珪素基体１２０上に従来例と同時に形成した構造となっている。
【００６２】
具体的には、比較例１においては、ｎ-型炭化珪素層１２１の、ｐ-型炭化珪素層１２２側の表面層全面に、ｐ型ベース領域１３３が設けられている。ｎ-型炭化珪素層１２１の、ｐ型ベース領域１３３以外の部分がｎ-型ドリフト領域１０２である。ｐ-型炭化珪素層１２２の内部には、ｐ+型コンタクト領域１３５、ｎ+型ソース領域１３６ａおよびｎ+型ドレイン領域１３６ｂがそれぞれ選択的に設けられている。ｐ+型コンタクト領域１３５は、ｎ+型ソース領域１３６ａに接する。ｎ+型ドレイン領域１３６ｂは、ｎ+型ソース領域１３６ａと離して配置されている。
【００６３】
ｐ-型炭化珪素層１２２の、ｐ+型コンタクト領域１３５、ｎ+型ソース領域１３６ａおよびｎ+型ドレイン領域１３６ｂ以外の部分がｐ-型ベース領域１３４である。ｐ-型ベース領域１３４の、ｎ+型ソース領域１３６ａとｎ+型ドレイン領域１３６ｂとに挟まれた部分の表面上に、ゲート絶縁膜１３８を介してゲート電極１３９が設けられている。層間絶縁膜１４０は、ゲート電極１３９を覆う。アルミニウム配線層１４２ａは、ソースコンタクト部１４１ａを介してｐ+型コンタクト領域１３５およびｎ+型ソース領域１３６ａに接する。
【００６４】
アルミニウム配線層１４２ａおよびソースコンタクト部１４１ａは、ソース電極として機能する金属配線層である。アルミニウム配線層１４２ｂは、ドレインコンタクト部１４１ｂを介してｎ+型ドレイン領域１３６ｂに接する。アルミニウム配線層１４２ｂおよびドレインコンタクト部１４１ｂは、ドレイン電極として機能する金属配線層である。アルミニウム配線層１４２ａ，１４２ｂは、コンタクトホールの内部に層間絶縁膜１４０と接触しないように設けられている。
【００６５】
この比較例１について、動作温度が２００℃となる高温動作下でゲート電極１３９に−３ＭＶ／ｃｍの負電圧を１０分間印加した後、ゲート閾値電圧変動を測定した結果、ゲート閾値電圧の変動幅は±０．１Ｖ以下であった。この結果から、アルミニウム配線層１４２ａ，１４２ｂと層間絶縁膜１４０とが接触しない構成、すなわち、アルミニウム配線層１４２ａ，１４２ｂで層間絶縁膜１４０が覆われない構成とすることで、ゲート閾値電圧が変動しないことがわかる。
【００６６】
そこで、アルミニウム配線層１１２と層間絶縁膜１１０とが接触する構成の従来例について、昇温脱離ガス分光（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法により層間絶縁膜１１０とアルミニウム配線層１１２との界面、およびアルミニウム配線層１１２中の元素分析を行った。
【００６７】
その結果、従来例では、チップ温度を２００℃以上に上昇させたときに、３×１０14／ｃｍ2以上の不純物濃度の水素分子が検出された。したがって、層間絶縁膜１１０とアルミニウム配線層１１２との界面、およびアルミニウム配線層１１２からの水素原子・水素イオンの発生は、アルミニウム配線層１１２の構成材料であるアルミニウムと、熱酸化時の雰囲気に含まれる水（Ｈ2Ｏ）とが反応することによるものと推測される。
【００６８】
一般的に、ＳｉＣ−ＭＯＳＦＥＴを製造する場合、８００℃以上の高温で酸化膜形成時または８００℃以上の高温での熱処理により、ＳｉＯ2／ＳｉＣ界面に多くの水素イオンが取り込まれる。この８００℃以上の高温熱処理によってＳｉＯ2／ＳｉＣ界面に取り込まれた水素イオンは、ＳｉＯ2／ＳｉＣ界面のダングリングボンドと結合し、シリコン−水素（Ｓｉ−Ｈ）結合や炭素−水素（Ｃ−Ｈ）結合を形成して固定化される。このように高温熱処理によってＳｉＯ2／ＳｉＣ界面に形成されたシリコン−水素結合や炭素−水素結合の水素原子は、４００℃以下の低温熱処理では変化（解離）しない。
【００６９】
一方、アルミニウム配線層は４００℃以下の低温熱処理により層間絶縁膜上に形成される。低温熱処理によるアルミニウム配線層の形成時に、層間絶縁膜とアルミニウム配線層との界面またはアルミニウム配線層中から発生した水素原子・水素イオンは固定化されない。このため、高温動作下では、ＳｉＣ−ＭＯＳＦＥＴのゲート電極に負電圧が印加されたときに、固定化されていない水素原子・水素イオンがＳｉＯ2／ＳｉＣ界面に移動する。そして、ＳｉＯ2／ＳｉＣ界面のシリコン−水素（Ｓｉ−Ｈ）結合や炭素−水素（Ｃ−Ｈ）結合から固定化されていた水素原子が解離され、シリコン原子や炭素原子のダングリングボンド（Ｓｉ+やＣ+）となり、正電荷が発生すると推測される。
【００７０】
例えば２００℃での酸化膜（ＳｉＯ2膜）中での水素原子・水素イオンの拡散係数は１．０×１０-8ｃｍ2／秒であり、その拡散長は１０分間で２４．５μｍである。このため、従来例では、高温動作下で層間絶縁膜１１０とアルミニウム配線層１１２との界面またはアルミニウム配線層１１２中から発生した水素原子・水素イオンは、容易に層間絶縁膜１１０中を移動してゲート絶縁膜１０８に到達し、ゲート閾値電圧変動を引き起こす。層間絶縁膜とアルミニウム配線層とを接触させない構造のＳｉＣ−縦型ＭＯＳＦＥＴを作製することは可能であるが、アルミニウム配線層とコンタクトホールの側壁との間に生じた隙間によって単位セルのサイズが大きくなるため、実用上での使用は難しい。
【００７１】
それに対して、本発明においては、上述したように、層間絶縁膜１０とアルミニウム配線層１２との間に、層間絶縁膜１０の表面全面を覆うようにチタン膜１５が存在する。このため、アルミニウム配線層１２中から発生した水素原子・水素イオンは、チタン膜１５によって吸蔵・遮蔽される。このため、アルミニウム配線層１２中から発生した水素原子・水素イオンがＳｉＯ2／ＳｉＣ界面に移動することを防止することができ、ゲート電極９に負電圧が印加されたときのゲート閾値電圧の変動幅を小さくすることができる。
【００７２】
例えば、上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、例示した諸条件でＳｉＣ−縦型ＭＯＳＦＥＴチップを作製した（以下、実施例とする）。すなわち、実施例においては、スパッタリングにより０．１μｍの厚さｔ１１でチタン膜１５を形成し、熱処理後に残るチタン膜１５の厚さｔ１を９０ｎｍとした。この実施例において、動作温度が２００℃となる高温動作下でゲート電極９に−３ＭＶ／ｃｍの負電圧を１０００時間印加した後のゲート閾値電圧の変動量を±０．１Ｖ以下に抑制することができた。したがって、本発明においては、アルミニウム配線層１２とコンタクトホールの側壁との間に隙間が生じない構成とすることができ、単位セルのサイズが大きくなることを回避することができることがわかる。
【００７３】
（比較例２）
次に、上述した実施の形態にかかる炭化珪素半導体装置にしたがい、チタン膜１５およびアルミニウム配線層１２を形成するためのスパッタリング時の基板温度を３８０℃とした条件で作製したＳｉＣ−ＭＯＳＦＥＴ（以下、比較例２とする）についてゲート閾値電圧を測定した。その結果、比較例２では、ゲート閾値電圧が変動することが確認された。この比較例２のアルミニウム配線層を観察してみると、一部の領域において、ＴｉＡｌ合金膜がソースコンタクト部に接している構造となっていた。ＴｉＡｌ合金膜に吸蔵される水素分子濃度はチタン膜と比較して極端に低いため、ＴｉＡｌ合金膜とソースコンタクト部との接触部分を経由して水素原子・水素イオンが炭化珪素基体側に移動し、ゲート閾値変動が発生するものと推測される。したがって、本発明のように、ＴｉＡｌ合金膜１６とソースコンタクト部１１とが接触しない構成とすることで、より確実にゲート閾値変動を抑制することができる。
【００７４】
上述した実施の形態および比較例１，２では、ｎ+型炭化珪素基板１のおもて面をＣ面にした場合を例に説明しているが、ｎ+型炭化珪素基板１のおもて面を（０００１）面、いわゆるＳｉ面にした場合においても同様にゲート閾値電圧の安定したＳｉＣ−ＭＯＳＦＥＴを作製することができることが発明者により確認されている。
【００７５】
以上において本発明では、ＳｉＣ−縦型ＭＯＳＦＥＴを例に説明しているが、ＳｉＣ−横型ＭＯＳＦＥＴやＳｉＣ−ＩＧＢＴなど他のＭＯＳ型炭化珪素半導体装置にも適用可能であり、同様の効果を奏する。また、プレーナゲート構造に代えて、トレンチゲート構造とした場合においても同様の効果を奏する。また、ｐ-型ベース領域をイオン注入により形成した構造としてもよい。また、本発明は、例えば炭化珪素半導体の（０００−１）面または（０００１）面にチャネルを形成する（すなわちＣ面またはＳｉ面をチップおもて面とする）場合に特に効果的であるが、その他の面方位（例えば（１１−２０）面、（０３−３８）面など）にチャネルを形成する場合においても同様の効果を奏する。また、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００７６】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータやスイッチング用電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００７７】
１，１０１  ｎ+型炭化珪素基板
２，１０２  ｎ-型ドリフト領域
３，１３３  ｐ型ベース領域
４，１３４  ｐ-型ベース領域
５，１３５  ｐ+型コンタクト領域
６，１３６ａ  ｎ+型ソース領域
７  ｎ型領域
８，１３８  ゲート絶縁膜
９，１３９  ゲート電極
１０，１４０  層間絶縁膜
１１，１４１ａ  ソースコンタクト部
１２，１１２，１４２ａ，１４２ｂ  アルミニウム配線層
１３  パッシベーション保護膜
１４  裏面電極
１５  チタン膜
１６  ＴｉＡｌ合金膜
２０，１２０  炭化珪素基体
２１，１２１  ｎ-型炭化珪素層
２２，１２２  ｐ-型炭化珪素層
１３６ｂ  ｎ+型ドレイン領域
１４１ｂ  ドレインコンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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