(57)【特許請求の範囲】
【請求項１】
電界強度に応じて誘電率が定まる誘電体層及び当該誘電体層を挟む電極でそれぞれ構成され、直列接続された複数の可変容量部と、
前記複数の可変容量部の電極に制御電圧を印加する経路を構成する複数の抵抗素子と、を備え、
前記複数の抵抗素子は基板に対する抵抗膜パターンの形成によって構成され、
前記複数の抵抗素子は、第１端が前記複数の可変容量部の各電極にそれぞれ接続され、第２端が第１共通接続部に接続された第１分配抵抗素子と、第１端が前記複数の可変容量部の各電極にそれぞれ接続され、第２端が第２共通接続部に接続された第２分配抵抗素子と、第１端が前記第１共通接続部に接続され、第２端が第１制御電圧入力端子に接続された第１共用抵抗素子と、第１端が前記第２共通接続部に接続され、第２端が第２制御電圧入力端子に接続された第２共用抵抗素子とを含み、
前記第１共用抵抗素子及び前記第２共用抵抗素子の、通電方向に対する垂直断面積は、前記第１分配抵抗素子及び前記第２分配抵抗素子の、通電方向に対する垂直断面積より大きい、
可変容量素子。
【請求項２】
前記複数の抵抗素子のうち、前記第１分配抵抗素子、前記第２分配抵抗素子、前記第１共用抵抗素子及び前記第２共用抵抗素子は、それぞれ曲部を有する抵抗膜パターンで構成され、
前記第１共用抵抗素子及び前記第２共用抵抗素子の抵抗膜パターンの曲部の最小曲率半径は、前記第１分配抵抗素子及び前記第２分配抵抗素子の抵抗膜パターンの最小曲率半径より大きい、
請求項１に記載の可変容量素子。
【請求項３】
前記第１共通接続部と前記第２共通接続部との間に接続された、サージ電流バイパス用のキャパシタを備える、
請求項１又は２に記載の可変容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子に関し、特に、基板上に複数の容量形成部及びこれら複数の容量形成部に対して制御電圧を印加する電圧経路を形成する抵抗素子を備えた可変容量素子に関する。
【背景技術】
【０００２】
従来、制御電圧の印加に応じて誘電率が変化する誘電体層、その誘電体層を挟む電極、及びこれら電極に制御電圧を印加する配線、を有する可変容量素子が特許文献１等に示されている。このような可変容量素子は、金属、強誘電体材料、金属の積層構造（ＭＩＭ構造）を採り、低電圧で大きな容量変化量が得られるように薄膜の強誘電体を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０６４４３７号公報
【特許文献２】国際公開第２０１４／１５５８６２号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
強誘電体膜を備える可変容量素子は、MEMSによる可変容量素子や可変容量ダイオードのような半導体の可変容量素子に比べて、耐ＥＳＤ（Electro-Static Discharge）特性が低いことがその欠点とされてきた。【０００５】
制御感度（制御電圧変化に対する容量値変化の比）を高めるためには、強誘電体膜の膜厚を薄くすることが有効であるが、強誘電体膜の薄膜化に伴い、耐ＥＳＤ特性が劣化する。すなわち、耐ＥＳＤ特性を超えるＥＳＤが生じると、そのサージが強誘電体膜に印加されて、強誘電体膜が絶縁破壊される。【０００６】
一方、特許文献２には、可変容量部よりも容量の大きなキャパシタを設けて、ＥＳＤによるサージ電流をそのキャパシタにバイパスされるようにした可変容量素子が示されている。ＥＳＤに対する強誘電体膜の保護の点では、特許文献２に示されるように、バイパス経路を設けることは有効である。【０００７】
ところで、可変容量素子には、可変容量部に対する制御電圧の印加経路が必要であるが、この制御電圧の印加経路をＥＳＤから保護するという観点は従来無かった。【０００８】
本発明の目的は、可変容量部に対する制御電圧の印加経路についての耐ＥＳＤ特性の高い可変容量素子を提供することにある。
【課題を解決するための手段】
【０００９】
本開示の一例としての可変容量素子は、電界強度に応じて誘電率が定まる誘電体層及び当該誘電体層を挟む電極でそれぞれ構成され、直列接続された複数の可変容量部と、これら複数の可変容量部の電極に制御電圧を印加する経路を構成する複数の抵抗素子と、を備える。複数の抵抗素子は基板に対する抵抗膜パターンの形成によって構成され、複数の抵抗素子は、第１端が複数の可変容量部の各電極にそれぞれ接続され、第２端が第１共通接続部に接続された第１分配抵抗素子と、第１端が複数の可変容量部の各電極にそれぞれ接続され、第２端が第２共通接続部に接続された第２分配抵抗素子と、第１端が第１共通接続部に接続され、第２端が第１制御電圧入力端子に接続された第１共用抵抗素子と、第１端が第２共通接続部に接続され、第２端が第２制御電圧入力端子に接続された第２共用抵抗素子と、を含む。そして、第１共用抵抗素子及び第２共用抵抗素子の、通電方向に対する垂直断面積は、第１分配抵抗素子及び第２分配抵抗素子の、通電方向に対する垂直断面積より大きい。
【発明の効果】
【００１０】
本発明によれば、可変容量部に対する制御電圧の印加経路についての耐ＥＳＤ特性の高い可変容量素子が得られる。
【図面の簡単な説明】
【００１１】
【図１】図１は第１の実施形態に係る可変容量素子１０１の回路図である。
【図２】図２（Ａ）第１の本実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの一例を示す平面図である。図２（Ｂ）は比較例としての抵抗膜パターンの一例を示す平面図である。
【図３】図３は可変容量素子１０１の縦断面図である。
【図４】図４（Ａ）は、分配抵抗素子Ｒ１１〜Ｒ１４と共用抵抗素子Ｒ１との、通電方向に対する垂直断面積の関係を示す図である。図４（Ｂ）は比較例としての、分配抵抗素子Ｒ１１〜Ｒ１４と共用抵抗素子Ｒ１との、通電方向に対する垂直断面積の関係を示す図である。
【図５】図５は、図２（Ａ）、図２（Ｂ）に示した可変容量素子の耐ＥＳＤ特性の例を示す図である。
【図６】図６は第２の実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの一例を示す平面図である。
【図７】図７は第３の実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの平面図である。
【図８】図８は導体パターンの折り返し部の電流密度分布を示す図である。
【図９】図９は、図７に示した可変容量素子の耐ＥＳＤ特性の例を示す図である。
【図１０】図１０は第４の実施形態に係る可変容量素子１０４の回路図である。
【図１１】図１１は第５の実施形態に係る可変容量素子１０５の回路図である。
【発明を実施するための形態】
【００１２】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
【００１３】
《第１の実施形態》
図１は第１の実施形態に係る可変容量素子１０１の回路図である。この可変容量素子１０１は、直列接続された複数の可変容量部Ｃ１〜Ｃ８、及び複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５を備える。これら複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５は複数の可変容量部Ｃ１〜Ｃ８の電極に制御電圧を印加する経路を構成する。
【００１４】
可変容量部Ｃ１〜Ｃ８は、制御電圧入力端子Ｖｔとグランド端子ＧＮＤ間に印加される制御電圧に応じて容量値が定まり、これにより、第１入出力端子Ｐｏ１と第２入出力端子Ｐｏ２間の容量値が定まる。
【００１５】
可変容量部Ｃ１〜Ｃ８それぞれは、電界によって誘電率が変化する強誘電体膜と、この強誘電体膜を挟んで電圧を印加する電極とで構成される強誘電体キャパシタである。強誘電体膜は印加される電界の強度に応じて分極量が変化することで誘電率が変化するので、制御電圧に応じて電極間の容量値が定められる。各可変容量部の電極には抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５を介して制御電圧が印加される。
【００１６】
上記複数の抵抗素子のうち抵抗素子Ｒ１１〜Ｒ１４は、第１端が可変容量部Ｃ１〜Ｃ８の電極に接続され、第２端が第１共通接続部ＣＣ１に接続された第１分配抵抗素子である。また、抵抗素子Ｒ１は、第１端が第１共通接続部ＣＣ１に接続され、第２端が制御電圧入力端子Ｖｔに接続された第１共用抵抗素子である。また、抵抗素子Ｒ２１〜Ｒ２５は、第１端が可変容量部Ｃ１〜Ｃ８の電極に接続され、第２端が第２共通接続部ＣＣ２に接続された第２分配抵抗素子である。また、抵抗素子Ｒ２は、第１端が第２共通接続部ＣＣ２に接続され、第２端がグランド端子ＧＮＤに接続された第２共用抵抗素子である。上記制御電圧入力端子Ｖｔは本発明に係る「第１制御電圧入力端子」に対応し、グランド端子ＧＮＤは本発明に係る「第２制御電圧入力端子」に対応する。
【００１７】
これら抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５は、可変容量部Ｃ１〜Ｃ８のそれぞれに制御電圧を印加するとともに、第１入出力端子Ｐｏ１−第２入出力端子Ｐｏ２間に印加されるＲＦ信号が制御電圧入力端子Ｖｔ及びグランド端子ＧＮＤへ漏れるのを抑制するチョーク抵抗として作用する。
【００１８】
図２（Ａ）は本実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの一例を示す平面図である。図２（Ｂ）は比較例としての抵抗膜パターンの一例を示す平面図である。
【００１９】
図２（Ａ）に示すように、本実施形態に係る可変容量素子の複数の抵抗素子は、抵抗膜パターン形成層に形成された複数の抵抗膜パターンで構成されている。図２（Ａ）において、Ｐ（Ｒ１），Ｐ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）は、図１に示した抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５をそれぞれ構成する抵抗膜パターンである。Ｐ（ＣＣ１）は第１共通接続部ＣＣ１の導体パターンであり、Ｐ（ＣＣ２）は第２共通接続部ＣＣ２の導体パターンである。Ｐ（Ｖｔ）は制御電圧入力端子Ｖｔへの接続部であり、Ｐ（ＧＮＤ）はグランド端子ＧＮＤへの接続部である。
【００２０】
図２（Ａ）において、Ｐ１１〜Ｐ１４，Ｐ２１〜Ｐ２５は可変容量部Ｃ１〜Ｃ８の各電極への接続部である。後に示すように、可変容量部はこれら抵抗膜パターンの形成層とは異なる層に形成されている。
【００２１】
分配抵抗素子Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５を構成する抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）による抵抗素子の抵抗値はすべて等しい。また、抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の線幅はすべて等しい。
【００２２】
一方、共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）の線幅は上記抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の線幅より太い。本実施形態では、上記抵抗膜の膜厚は一定である。
【００２３】
上述のことを一般的に表現すると、共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）の、通電方向に対する垂直断面積は、分配抵抗素子Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５を構成する抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の、通電方向に対する垂直断面積より大きい。
【００２４】
図３は可変容量素子１０１の縦断面図である。図３に示す断面おいては、可変容量部Ｃ１，Ｃ２，Ｃ３，Ｃ４が表れている。他の可変容量部Ｃ５〜Ｃ８は図３に示す断面おいては表れていない。
【００２５】
可変容量素子１０１は、半導体基板１０、SiO2膜１１、再配線層１２を備える。SiO2膜１１上には強誘電体膜ＦＳ１、キャパシタ電極ＰＴ１、強誘電体膜ＦＳ２、キャパシタ電極ＰＴ２、強誘電体膜ＦＳ３の順に強誘電体膜と電極とが交互に形成されて可変容量部Ｃ１，Ｃ２，Ｃ３，Ｃ４が構成されている。
【００２６】
キャパシタ電極ＰＴ１，ＰＴ２は例えばPt膜のパターンニングにより形成されている。強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３は例えばＢＳＴ膜により形成されている。
【００２７】
これらの強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３及びキャパシタ電極ＰＴ１，ＰＴ２の積層膜の上部には耐湿保護膜ＰＣ１が被覆されている。この耐湿保護膜ＰＣ１の上部には更に有機保護膜ＰＣ２が形成されている。
【００２８】
有機保護膜ＰＣ２の上部には配線膜Ｔ１が形成されている。また、この配線膜Ｔ１はコンタクトホールを介してキャパシタ電極ＰＴ１，ＰＴ２の所定箇所に接続されている。
【００２９】
配線膜Ｔ１の表面には層間絶縁膜ＳＲ１が形成されている。この層間絶縁膜ＳＲ１の表面に抵抗膜パターンＲＮが形成されている。この抵抗膜パターンＲＮの表面は層間絶縁膜ＳＲ２で被覆されていて、この層間絶縁膜ＳＲ２の表面はソルダーレジスト膜ＳＲ３で被覆されている。
【００３０】
上記抵抗膜パターンＲＮは、薄膜プロセス（フォトリソグラフィ及びエッチング技術を利用したプロセス）又は厚膜プロセス（スクリーン印刷等の印刷技術を利用したプロセス）で形成されている。各抵抗素子の抵抗値は、抵抗膜パターンの幅、長さ及び厚みによって定められる。
【００３１】
層間絶縁膜ＳＲ２の表面には配線膜Ｔ２が形成されていている。また、この配線膜Ｔ２は、層間絶縁膜ＳＲ１，ＳＲ２に形成されたコンタクトホールを介して配線膜Ｔ１に接続されている。
【００３２】
ソルダーレジスト膜ＳＲ３の開口で且つ配線膜Ｔ２の表面には、入出力端子電極Ｅ（Ｐｏ１）が形成されている。入出力端子Ｐｏ２の電極は図３に示す断面おいては表れていない。
【００３３】
強誘電体膜ＦＳ１は半導体基板１０及び耐湿保護膜ＰＣ１に対する密着用・拡散防止用の絶縁膜である。また、強誘電体膜ＦＳ３は耐湿保護膜ＰＣ１に対する密着用の絶縁膜である。前記キャパシタ電極ＰＴ１，ＰＴ２に使用される導電性材料としては、導電性が良好で耐酸化性に優れた高融点の貴金属材料、例えば、Pt，Auを用いることができる。
【００３４】
強誘電体膜ＦＳ１，ＦＳ２，ＦＳ３に使用される薄膜材料としては、高誘電率を有する誘電体材料が使用される。具体的には、(Ba,Sr)TiO3 (BST)、SrTiO3、BaTiO3、Pb(Zr,Ti)O3等のペロブスカイト化合物、SrBi4Ti4O15等のビスマス層状化合物等を使用することができる。
【００３５】
配線膜Ｔ１，Ｔ２は、Ti／Cu／Tiの三層からなる。また、入出力端子電極Ｅ（Ｐｏ１）は、Au／Niの二層からなる。耐湿保護膜ＰＣ１は、SiNx、SiO2、Al2O3、TiO2等である。また、有機保護膜ＰＣ２は外部からの機械的応力を吸収する。この有機保護膜ＰＣ２は、PBO（ポリベンゾオキサゾール）樹脂、ポリイミド樹脂、エポキシ樹脂等である。抵抗膜パターンＲＮの抵抗材料は例えばNiCrである。
【００３６】
図４（Ａ）は、分配抵抗素子Ｒ１１〜Ｒ１４と共用抵抗素子Ｒ１との、通電方向に対する垂直断面積の関係を示す図である。図４（Ｂ）は比較例としての、分配抵抗素子Ｒ１１〜Ｒ１４と共用抵抗素子Ｒ１との、通電方向に対する垂直断面積の関係を示す図である。
【００３７】
本実施形態における共用抵抗素子Ｒ１の垂直方向の断面の面積Ｓ１は分配抵抗素子Ｒ１１〜Ｒ１４の垂直方向の断面の面積Ｓ１０より大きい。例えば、Ｓ１＝４×Ｓ１０である。比較例ではＳ１＝Ｓ１０である。
【００３８】
図４（Ａ）、図４（Ｂ）に示すいずれの例でも、分配抵抗素子Ｒ１１〜Ｒ１４に流れる電流ｉの合計電流４ｉが共用抵抗素子Ｒ１に流れる。共用抵抗素子Ｒ１に流れる電流の密度Ｊ１は、Ｊ１＝４ｉ／Ｓ１であり、分配抵抗素子Ｒ１１〜Ｒ１４に流れる電流の密度Ｊ１０は、Ｊ１０＝ｉ／Ｓ１０である。図４（Ｂ）に示す比較例では、Ｓ１＝Ｓ１０であるので、Ｊ１＝４×Ｊ１０の関係となって、共用抵抗素子Ｒ１が電流のボトルネックとなる。つまり、可変容量部の電極に制御電圧を印加する経路を構成する複数の抵抗素子に大電流が流れると、共用抵抗素子Ｒ１が断線（焼損）する。したがって、可変容量部の電極に制御電圧を印加する経路の耐ＥＳＤ耐性は共用抵抗素子Ｒ１の耐性によって決定される。これに対し、図４（Ａ）に示す例では、Ｓ１＝４×Ｓ１０であるので、Ｊ１＝Ｊ１０の関係となって、共用抵抗素子Ｒ１は電流のボトルネックとはならない。したがって、可変容量部の電極に制御電圧を印加する経路の耐ＥＳＤ耐性は図４（Ｂ）に示す比較例より高い（４倍となる）。
【００３９】
図４（Ａ）、図４（Ｂ）では、第１分配抵抗素子Ｒ１１〜Ｒ１４及び第１共用抵抗素子Ｒ１部分について示したが、第２分配抵抗素子Ｒ２１〜Ｒ２５と第２共用抵抗素子Ｒ２との関係についても同様である。
【００４０】
図５は、図２（Ａ）、図２（Ｂ）に示した可変容量素子の耐ＥＳＤ特性の例を示す図である。図５において、横軸は破壊電圧、縦軸は破壊頻度である。ここで、「破壊電圧」は、制御電圧入力端子Ｖｔとグランド端子ＧＮＤとの間に印加する電圧を０Ｖから次第に上昇させて、抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５のいずれかが破壊したときの、その電圧である。
【００４１】
図２（Ｂ）に示した比較例では、約７００Ｖを超えた時点で破壊される頻度が高いのに対し、本実施形態では、約９００Ｖ未満では破壊されない。
【００４２】
《第２の実施形態》
第２の実施形態では、可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの他の例について示す。図６は第２の実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの一例を示す平面図である。図２（Ａ）に示した例とは、共用抵抗素子Ｒ１，Ｒ２の抵抗膜パターンが異なる。
【００４３】
図６において、Ｐ（Ｒ１），Ｐ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）は、図１に示した抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５をそれぞれ構成する抵抗膜パターンである。第１共用抵抗素子Ｒ１は、それぞれ線幅が異なる抵抗膜パターンＰ１（Ｒ１）、抵抗膜パターンＰ２（Ｒ１）、抵抗膜パターンＰ３（Ｒ１）で構成されている。
【００４４】
ここで、抵抗膜パターンＰ１（Ｒ１）の線幅をＷ１（Ｒ１）、抵抗膜パターンＰ２（Ｒ１）の線幅をＷ２（Ｒ１）、抵抗膜パターンＰ３（Ｒ１）の線幅をＷ３（Ｒ１）で表し、抵抗膜パターンＰ（Ｒ１１），Ｐ（Ｒ１２），Ｐ（Ｒ１３），Ｐ（Ｒ１４）の線幅をＷ（Ｒ１０）で表すと、
Ｗ１（Ｒ１）＞Ｗ２（Ｒ２）＞Ｗ３（Ｒ１）＞Ｗ（Ｒ１０）の関係にある。
【００４５】
また、抵抗膜パターンＰ１（Ｒ２）の線幅をＷ１（Ｒ２）、抵抗膜パターンＰ２（Ｒ２）の線幅をＷ２（Ｒ２）、抵抗膜パターンＰ３（Ｒ２）の線幅をＷ３（Ｒ２）で表し、抵抗膜パターンＰ（Ｒ２１），Ｐ（Ｒ２２），Ｐ（Ｒ２３），Ｐ（Ｒ２４），Ｐ（Ｒ２５）の線幅をＷ（Ｒ２０）で表すと、
Ｗ１（Ｒ２）＞Ｗ２（Ｒ２）＞Ｗ３（Ｒ２）＞Ｗ（Ｒ２０）の関係にある。
【００４６】
この例では、抵抗膜パターンの厚みが一定であるので、上述の線幅の大小関係は抵抗膜パターンの垂直断面積の大小関係で言い換えても同じである。
【００４７】
このように、第１共用抵抗素子Ｒ１の、通電方向に対する垂直断面積は一定でなく、途中で変化していてもよい。また、線幅又は垂直断面積の段階的な変化ではなく、連続的な変化があってもよい。その場合でも、共用抵抗素子Ｒ１，Ｒ２の、通電方向に対する垂直断面積の最小面積が分配抵抗素子Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５の、通電方向に対する垂直断面積より大きければ、共用抵抗素子Ｒ１，Ｒ２が上述のボトルネックとはならない。
【００４８】
《第３の実施形態》
第３の実施形態では、可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの一例を示す。図７は第３の実施形態に係る可変容量素子の複数の抵抗素子を構成する抵抗膜パターンの平面図である。
【００４９】
図７において、Ｐ（Ｒ１），Ｐ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）は、図１に示した抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５をそれぞれ構成する抵抗膜パターンである。
【００５０】
共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）の曲部の最小曲率半径は、分配抵抗素子の抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の最小曲率半径より大きい。このことを「曲率」で言い換えると、共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）の曲部の最大曲率は、分配抵抗素子の抵抗膜パターンＰ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の最大曲率より小さい。
【００５１】
図８は導体パターンの折り返し部の電流密度分布を示す図である。一般に、導体パターンに折り返し部が存在すると、その折り返し部の内周部（図８中のＣで示す部分）の電流密度は、その他の部分に比べて高い。つまり、折り返しの内周に電流が集中するので、ＥＳＤによって、折り返し部の内周から破壊される。
【００５２】
図９は、図７に示した可変容量素子の耐ＥＳＤ特性の例を示す図である。図９において、横軸は破壊電圧、縦軸は破壊頻度である。ここで、「破壊電圧」は、制御電圧入力端子Ｖｔとグランド端子ＧＮＤとの間に印加する電圧を０Ｖから次第に上昇させて、抵抗素子Ｒ１，Ｒ２のいずれかが破壊したときの、その電圧である。図９中の「比較例」は図２（Ａ）に示した可変容量素子の耐ＥＳＤ特性を示す。このように、本実施形態では、電流量の大きな共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）の曲部の最小半径曲率が大きいので、共用抵抗素子Ｒ１，Ｒ２を構成する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ２）のＥＳＤ耐性が高まる。
【００５３】
《第４の実施形態》
第４の実施形態では、可変容量部のＥＳＤ耐性を高めた可変容量素子の例を示す。
【００５４】
図１０は第４の実施形態に係る可変容量素子１０４の回路図である。可変容量素子１０４は、直列接続された複数の可変容量部Ｃ１〜Ｃ８、複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５及びキャパシタＣ１０を備える。複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５は複数の可変容量部Ｃ１〜Ｃ８の電極に制御電圧を印加する経路を構成する。キャパシタＣ１０はサージ電流バイパス用のキャパシタである。このサージ電流バイパス用のキャパシタＣ１０以外の構成は第１の実施形態等で示した可変容量素子１０１と同様である。
【００５５】
サージ電流バイパス用のキャパシタＣ１０が存在しない状態で、例えば、制御電圧入力端子ＶｔにＥＳＤによる高電圧が印加されると、可変容量部Ｃ１〜Ｃ８に高電圧が印加される。
【００５６】
可変容量素子１０４においては、サージ電流バイパス用のキャパシタＣ１０が存在するので、ＥＳＤによるサージ電流は、制御電圧入力端子Ｖｔ→抵抗素子Ｒ１→キャパシタＣ１０→抵抗素子Ｒ２→グランド端子ＧＮＤの経路で流れる。そのため、可変容量部Ｃ１〜Ｃ８に対する高電圧の印加は抑制される。このことにより、可変容量部のＥＳＤ耐性が高まる。
【００５７】
上記サージ電流は共用抵抗素子Ｒ１，Ｒ２に流れるが、第１〜第３の実施形態で示したとおり、抵抗素子Ｒ１，Ｒ２のＥＳＤ耐性が高いことにより、抵抗素子Ｒ１，Ｒ２の破壊は防止できる。
【００５８】
《第５の実施形態》
第５の実施形態では、ＥＳＤ保護素子を備える可変容量素子の例を示す。
【００５９】
図１１は第５の実施形態に係る可変容量素子１０５の回路図である。可変容量素子１０５は、直列接続された複数の可変容量部Ｃ１〜Ｃ８、複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５及びＥＳＤ保護素子ESDP1，ESDP2を備える。複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５は複数の可変容量部Ｃ１〜Ｃ８の電極に制御電圧を印加する経路を構成する。
【００６０】
第１入出力端子Ｐｏ１とグランド端子ＧＮＤとの間にはＥＳＤ保護素子ESDP1が接続されていて、第２入出力端子Ｐｏ２とグランド端子ＧＮＤとの間にはＥＳＤ保護素子ESDP2が接続されている。このような構成であるので、外部から入出力端子Ｐｏ１，Ｐｏ２にＥＳＤによるサージが入っても、そのサージ電流はＥＳＤ保護素子ESDP1，ESDP2を通ってグランドへ落ちる。そのため、可変容量部Ｃ１〜Ｃ８に過電圧が印加されず、可変容量部Ｃ１〜Ｃ８は保護される。
【００６１】
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
【００６２】
《態様》
以上に示した本発明の実施形態により開示した態様を次に列挙する。
【００６３】
（態様１）
可変容量素子１０１は、電界強度に応じて誘電率が定まる誘電体層及び当該誘電体層を挟む電極でそれぞれ構成され、直列接続された複数の可変容量部Ｃ１〜Ｃ８と、これら複数の可変容量部Ｃ１〜Ｃ８の電極に制御電圧を印加する経路を構成する複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５と、を備える。そして、複数の抵抗素子Ｒ１，Ｒ１１〜Ｒ１４，Ｒ２，Ｒ２１〜Ｒ２５は基板に対する抵抗膜パターンＰ（Ｒ１），Ｐ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）の形成によって構成される。上記複数の抵抗素子は、第１端が可変容量部Ｃ１〜Ｃ８の電極に接続され、第２端が第１共通接続部ＣＣ１に接続された第１分配抵抗素子Ｒ１１〜Ｒ１４と、第１端が可変容量部Ｃ１〜Ｃ８の電極に接続され、第２端が第２共通接続部ＣＣ２に接続された第２分配抵抗素子Ｒ２１〜Ｒ２５と、第１端が第１共通接続部ＣＣ１に接続され、第２端が制御電圧入力端子（制御電圧入力端子Ｖｔ）に接続された第１共用抵抗素子Ｒ１と、第１端が第２共通接続部ＣＣ２に接続され、第２端が制御電圧入力端子（グランド端子ＧＮＤ）に接続された第２共用抵抗素子Ｒ２と、を含む。このような構成において、共用抵抗素子Ｒ１，Ｒ２の、通電方向に対する垂直断面積は、分配抵抗素子Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５の、通電方向に対する垂直断面積より大きい。
【００６４】
上記構成によれば、可変容量部Ｃ１〜Ｃ８に対する制御電圧の印加経路についての耐ＥＳＤ特性の高い可変容量素子が得られる。
【００６５】
（態様２）
前記複数の抵抗素子のうち、分配抵抗素子（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５）及び共用抵抗素子（Ｒ１，Ｒ２）は、それぞれ曲部を有する抵抗膜パターンで構成され、共用抵抗素子（Ｒ１，Ｒ２）の抵抗膜パターンの曲部の最小曲率半径は、分配抵抗素子（Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２５）の抵抗膜パターンの最小曲率半径より大きい。この構成により、共用抵抗素子Ｒ１，Ｒ２の抵抗膜パターンの曲部におけるＥＳＤ耐性が高まる。
【００６６】
（態様３）
第１共通接続部ＣＣ１と第２共通接続部ＣＣ２との間に接続された、サージ電流バイパス用のキャパシタＣ１０を備える。この構成により、ＥＳＤのサージ電流に対する共用抵抗素子の耐性を維持しつつ、ＥＳＤに対する可変容量部の耐性が高まる。
【符号の説明】
【００６７】
Ｃ１〜Ｃ８…可変容量部
Ｃ１０…サージ電流バイパス用のキャパシタ
ＣＣ１…第１共通接続部
ＣＣ２…第２共通接続部
Ｅ（Ｐｏ１）…入出力端子電極
ESDP1，ESDP2…ＥＳＤ保護素子
ＦＳ１，ＦＳ２，ＦＳ３…強誘電体膜
ＧＮＤ…グランド端子（第２制御電圧入力端子）
Ｐ（Ｒ１），Ｐ（Ｒ２）…抵抗膜パターン
Ｐ（Ｒ１１）〜Ｐ（Ｒ１４），Ｐ（Ｒ２１）〜Ｐ（Ｒ２５）…抵抗膜パターン
Ｐ１（Ｒ１），Ｐ２（Ｒ１），Ｐ３（Ｒ１）…抵抗膜パターン
Ｐ１（Ｒ２），Ｐ２（Ｒ２），Ｐ３（Ｒ２）…抵抗膜パターン
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２５…可変容量部の電極への接続部
Ｐ（ＧＮＤ）…グランド端子ＧＮＤへの接続部
Ｐ（Ｖｔ）…制御電圧入力端子Ｖｔへの接続部
ＰＣ１…耐湿保護膜
ＰＣ２…有機保護膜
Ｐｏ１…第１入出力端子
Ｐｏ２…第２入出力端子
ＰＴ１，ＰＴ２…キャパシタ電極
Ｒ１…第１共用抵抗素子
Ｒ１１〜Ｒ１４…第１分配抵抗素子
Ｒ２…第２共用抵抗素子
Ｒ２１〜Ｒ２５…第２分配抵抗素子
ＲＮ…抵抗膜パターン
ＳＲ１，ＳＲ２…層間絶縁膜
ＳＲ３…ソルダーレジスト膜
Ｔ１，Ｔ２…配線膜
Ｖｔ…制御電圧入力端子（第１制御電圧入力端子）
１０…半導体基板
１１…SiO2膜
１２…再配線層
１０１，１０４，１０５…可変容量素子
【要約】
直列接続された複数の可変容量部（Ｃ１〜Ｃ８）の電極にそれぞれ制御電圧を印加する経路を構成する複数の抵抗素子を備える。これら抵抗素子は、第１分配抵抗素子（Ｒ１１〜Ｒ１４）、第２分配抵抗素子（Ｒ２１〜Ｒ２５）、第１共用抵抗素子（Ｒ１）及び第２共用抵抗素子（Ｒ２）を含む。第１共用抵抗素子（Ｒ１）及び第２共用抵抗素子（Ｒ２）の、通電方向に対する垂直断面積は、第１分配抵抗素子（Ｒ１１〜Ｒ１４）及び第２分配抵抗素子（Ｒ２１〜Ｒ２５）の、通電方向に対する垂直断面積より大きい。この構造により、可変容量部に対する制御電圧の印加経路についての耐ＥＳＤ特性の高い可変容量素子を構成する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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