(57)【特許請求の範囲】
【請求項１】
送信機と受信機とを有するシステムが実行する方法であって：
前記送信機が、ｎ個のデータ・ビットをパラレルに受信するステップ；
前記送信機が、データ・コマンド信号を受信するステップ；
前記送信機が、クロック信号を受信するステップ；及び
前記送信機が、前記ｎ個のビットをシリアルに送信するステップ；
を有し、前記データ・コマンド信号を受信した後に、各々が論理レベルを示す少なくとも３つの期間が前記クロック信号の１周期の間に含まれるように、前記ｎ個のビットの何れかがエンコードされる、方法。
【請求項２】
前記クロック信号は第１クロック信号であり、前記方法は：
前記受信機が、第２クロック信号を受信するステップ；
前記受信機が、前記ｎ個のビットをシリアルに受信するステップ；
前記受信機が、前記第２クロック信号を利用して前記ｎ個のビットをパラレルに出力するステップ；
前記受信機が、エンコードされたｎ個のビットを受信するステップ；及び
前記受信機が、前記エンコードされたｎ個のビットに応じてデータ信号を出力するステップ；
を更に有する、請求項１に記載の方法。
【請求項３】
前記第１クロック信号は、ボー・クロック信号であり、
前記第２クロック信号は、オーバー・サンプル・クロック信号であり、
前記オーバー・サンプル・クロック信号は、前記ボー・クロック信号より少なくとも９倍速い、請求項２に記載の方法。
【請求項４】
前記少なくとも３つの期間のうち先頭及び最後の期間のレベルは同じである、請求項２に記載の方法。
【請求項５】
送信機と受信機とを有するシステムであって：
前記送信機は、第１のコンピュータ実行可能な命令を保存する第１記憶媒体と第１プロセッサとを有し、前記第１のコンピュータ実行可能な命令は、前記第１プロセッサに：
ｎ個のデータ・ビットをパラレルに受信するステップ；
データ・コマンド信号を受信するステップ；
第１クロック信号を受信するステップ；及び
前記ｎ個のビットをシリアルに送信するステップ；
を実行させ、前記データ・コマンド信号を受信した後に、各々が論理レベルを示す少なくとも３つの期間が前記第１クロック信号の１周期の間に含まれるように、前記ｎ個のビットの何れかがエンコードされ；
前記受信機は、第２のコンピュータ実行可能な命令を保存する第２記憶媒体と第２プロセッサとを有し、前記第２のコンピュータ実行可能な命令は、前記第２プロセッサに：
第２クロック信号を受信するステップ；
前記ｎ個のビットをシリアルに受信するステップ；
前記第２クロック信号を利用して前記ｎ個のビットをパラレルに出力するステップ；
エンコードされたｎ個のビットを受信するステップ；及び
前記エンコードされたｎ個のビットに応じてデータ信号を出力するステップを実行させる、システム。
【請求項６】
前記第１クロック信号は、ボー・クロック信号であり、
前記第２クロック信号は、オーバー・サンプル・クロック信号であり、
前記オーバー・サンプル・クロック信号は、前記ボー・クロック信号より少なくとも９倍速い、請求項５に記載のシステム。
【請求項７】
前記少なくとも３つの期間のうち先頭及び最後の期間のレベルは同じである、請求項５に記載のシステム。
【請求項８】
第１の電子ハードウェア回路を有する送信機と第２の電子ハードウェア回路を有する受信機とを有するシステムであって：
前記第１の電子ハードウェア回路は：
ｎ個のデータ・ビットをパラレルに受信し；
データ・コマンド信号を受信し；
第１クロック信号を受信し；
前記ｎ個のビットをシリアルに送信し；及び
前記データ・コマンド信号を受信した後に、各々が論理レベルを示す少なくとも３つ期間が前記第１クロック信号の１周期の間に含まれるように、前記ｎ個のビットの何れかをエンコードする；
ように構成され；
前記第２の電子ハードウェア回路は：
第２クロック信号を受信し；
前記ｎ個のビットをシリアルに受信し；
前記第２クロック信号を利用して前記ｎ個のビットをパラレルに出力し；
エンコードされたｎ個のビットを受信し；及び
前記エンコードされたｎ個のビットに応じてデータ信号を出力する；
ように構成される、システム。
【請求項９】
前記送信機の前記第１の電子ハードウェア回路は、プロセッサ、メモリ、プログラム可能な論理デバイス又は論理ゲートのうちの少なくとも何れかを有する、請求項８に記載のシステム。
【請求項１０】
前記受信機の前記第２の電子ハードウェア回路は、プロセッサ、メモリ、プログラム可能な論理デバイス又は論理ゲートのうちの少なくとも何れかを有する、請求項８に記載のシステム。
【請求項１１】
前記第１クロック信号を受信するように構成される前記第１の電子ハードウェア回路は、ボー・クロック信号を受信するように構成される回路を有し、
前記第２クロック信号を受信するように構成される前記第２の電子ハードウェア回路は、オーバー・サンプル・クロック信号を受信するように構成される回路を有し、
前記オーバー・サンプル・クロック信号は、前記ボー・クロック信号より少なくとも９倍速い、請求項８に記載のシステム。
【請求項１２】
前記少なくとも３つの期間のうち先頭及び最後の期間のレベルは同じである、請求項８に記載のシステム。
【発明の詳細な説明】
【背景技術】
【０００１】
標準的な非同期シリアル・データ・インターフェース(UART)は、データ・ビットをシリアル化して或るボー・レートで送信する送信機と、シリアル・データ・ストリームをオーバー・サンプリグしてデータ・ビットを取り出し、データをパラレル・バイトに変換する受信機とを含む。典型的に、シリアル・データはスタート・ビット、データのnビット及びストップ・ビットを含む。
【発明の概要】
【０００２】
一形態において、本方法は、n個のデータ・ビットをパラレルに受信するステップ；データ・コマンド信号を受信するステップ；クロック信号を受信するステップ；n個のビットをシリアルに送信するステップ；及びデータ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするステップを含む。論理状態の数はクロック信号の関数である。
【０００３】
この形態は以下の特徴のうちの1つ以上を含んでも良い。クロック信号を受信するステップは第1クロック信号を受信するステップを含んでも良く、本方法は、第2クロック信号を受信するステップ、n個のビットをシリアルに受信するステップ；第2クロック信号を利用してn個のビットをパラレルに出力するステップ；エンコードされたn個のビットを受信するステップ；及びエンコードされたn個のビットに応じてデータ信号を出力するステップを更に含んでも良い。第1クロック信号を受信するステップはボー・クロック信号を受信するステップを含み、第2クロック信号を受信するステップはオーバー・サンプル・クロック信号を受信するステップを含んでも良く、オーバー・サンプル・クロック信号はボー・クロック信号より少なくとも9倍速くても良い。データ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするステップが、同じ論理状態を有する先頭及び最後の論理状態を含むようにn個のビットをエンコードするステップを含んでも良い。
【０００４】
別の形態において、本システムは、第1のコンピュータ実行可能な命令を保存する第1の非一時的なコンピュータ読み取り可能な媒体と第1プロセッサとを有する送信機を含む。第1のコンピュータ実行可能な命令は、第1プロセッサに：n個のデータ・ビットをパラレルに受信するステップ；データ・コマンド信号を受信するステップ；第1クロック信号を受信するステップ；n個のビットをシリアルに送信するステップ；及びデータ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするステップを実行させる。本システムは、第2のコンピュータ実行可能な命令を保存する第2の非一時的なコンピュータ読み取り可能な媒体と第2プロセッサとを有する受信機も含む。第2のコンピュータ実行可能な命令は、第2プロセッサに：第2クロック信号を受信するステップ；n個のビットをシリアルに受信するステップ；第2クロック信号を利用してn個のビットをパラレルに出力するステップ；エンコードされたn個のビットを受信するステップ；及びエンコードされたn個のビットに応じてデータ信号を出力するステップを実行させる。論理状態の数はクロック信号の関数である。
【０００５】
本形態は以下の特徴のうちの1つ以上を含んでも良い。第1のコンピュータ実行可能な命令は、ボー・クロック信号を受信するステップを第1プロセッサに実行させる命令を含んでも良い。第2のコンピュータ実行可能な命令は、オーバー・サンプル・クロック信号を受信するステップを第2プロセッサに実行させる命令を含んでも良い。オーバー・サンプル・クロック信号は、ボー・クロック信号より少なくとも9倍速い。データ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするステップを第1プロセッサに実行させる第1のコンピュータ実行可能な命令は、同じ論理状態を有する先頭及び最後の論理状態を含むようにn個のビットをエンコードするステップを第1プロセッサに実行させる命令を含んでも良い。
【０００６】
別の形態において、本システムは、第1の電子ハードウェア回路を含む送信機を含み、第1の電子ハードウェア回路は、n個のデータ・ビットをパラレルに受信し；データ・コマンド信号を受信し；第1クロック信号を受信し；n個のビットをシリアルに送信し；及びデータ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするように構成される。本システムは、第2の電子ハードウェア回路を含む受信機も含み、第2の電子ハードウェア回路は、第2クロック信号を受信し；n個のビットをシリアルに受信し；第2クロック信号を利用してn個のビットをパラレルに出力し；エンコードされたn個のビットを受信し；及びエンコードされたn個のビットに応じてデータ信号を出力するように構成される。論理状態の数はクロック信号の関数である。
【０００７】
本形態は以下の特徴のうちの1つ以上を含んでも良い。送信機の第1の電子ハードウェア回路は、プロセッサ、メモリ、プログラム可能な論理デバイス又は論理ゲートのうちの少なくとも何れかを含んでも良い。受信機の第2の電子ハードウェア回路は、プロセッサ、メモリ、プログラム可能な論理デバイス又は論理ゲートのうちの少なくとも何れかを含んでも良い。第1クロック信号を受信するように構成される第1の電子ハードウェア回路は、ボー・クロック信号を受信するように構成される回路を含んでも良い。第2クロック信号を受信するように構成される第2の電子ハードウェア回路は、オーバー・サンプル・クロック信号を受信するように構成される回路を含んでも良い。オーバー・サンプル・クロック信号は、ボー・クロック信号より少なくとも9倍速くても良い。データ・コマンド信号を受信した後に、少なくとも3つの論理状態を含むように、n個のビットの何れかをエンコードするように構成される第1の電子ハードウェア回路は、同じ論理状態を有する先頭及び最後の論理状態を含むようにn個のビットをエンコードするように構成される回路を含んでも良い。
【図面の簡単な説明】
【０００８】
【図１】多重化するためにシリアル・データ・バスを利用するシステム例を示す図。
【図２Ａ】「0」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの一例を示す図。
【図２Ｂ】「1」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの一例を示す図。
【図３Ａ】「0」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の一例を示す図。
【図３Ｂ】「1」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の一例を示す図。
【図３Ｃ】「0」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の別の例を示す図。
【図３Ｄ】「1」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の別の例を示す図。
【図３Ｅ】「0」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の更に別の例を示す図。
【図３Ｆ】「1」に等しいシリアル・データ・ビットと、同じ期間にわたる多重化データとの特定の更に別の例を示す図。
【図４】ボー・クロック、データ、ディスクリート・データ・コマンド、シリアル・データ及びディスクリート・データ出力のタイミング図。
【図５Ａ】シリアル送信機でデータをエンコードするプロセス例のフローチャートを示す図。
【図５Ｂ】エンコードされたデータをシリアル受信機で受信するプロセス例のフローチャートを示す図。
【図６】図5A及び5Bのプロセスの任意の部分が実現されて良いコンピュータを示す図。
【発明を実施するための形態】
【０００９】
データを多重化するためにシリアル・データ・バスを利用する技術が本願で説明される。例えば、高速データは、低速データより優先的に送信される。本願において本技術は既存のハードウェアを変更することなく(例えば、回路カードの設計し直し及びレイアウトし直しをすることなく)及び既存のシリアル・バスでの通常のデータ・トラフィックを変更することなく、既存のシリアル・データ・バスが使用されることを許容する。
【００１０】
或る特定の例において、本技術は、より高い周波数の(例えば、シリアル・データより高い)符号化アルゴリズムを利用して、2つの別々のデータ・チャネルを一緒に送信機で1つのシリアル通信経路に多重化する。また、多重化された通信経路を2つの別々のデータ・チャネルに分けるために、より高い周波数の復号化アルゴリズムが受信機で利用される。
【００１１】
図1を参照すると、システム100はシリアル送信機102とシリアル受信機104とを含んでいる。シリアル送信機102はシリアル・データ106をシリアル受信機104へ送信する。シリアル送信機102は、データ入力112(例えば、並列的な8ビット・データ)と、ボー・クロック信号入力114とを受信する。シリアル送信機102は、ディスクリート・データ・コマンド入力(a  discrete  data  command  input)116も受信する。ディスクリート・データ・コマンド入力116は、シリアル送信機102が、高い周波数のビット・パターンをシリアル・データ106にエンコードすることを可能にする。或る具体例では、ディスクリート・データ・コマンドは、例えば、イーサーネット(登録商標)、ディスクリート(Discrete)、USB等のような任意のシステム・インターフェースから供給されても良い。
【００１２】
シリアル受信機104は、オーバー・サンプル・クロック信号入力124も受信し、データ出力122(例えば、並列的な8ビット・データ)を出力する。シリアル受信機104はディスクリート・データ出力(discrete  data  output)126も出力する。
【００１３】
図2Aは、1ビット期間にわたる論理「0」に等しいシリアル・データ・ビット202a(シリアル・データ106からのもの)と、同じビット期間にわたる高周波エンコーディング204aとの一例を図示している。高周波エンコーディング204aは論理「0」で開始及び終了し、論理「0」及び「1」の間で等しいインターバルで交互に変わっている。
【００１４】
図2Bは、1ビット期間にわたる論理「1」に等しいシリアル・データ・ビット202b(シリアル・データ106からのもの)と、同じビット期間にわたる高周波エンコーディング204bとの一例を図示している。高周波エンコーディング204bは論理「1」で開始及び終了し、論理「0」及び「1」の間で等しいインターバルで交互に変わっている。
【００１５】
ロバスト性について言えば、交互に変わる状態の数は奇数で可能な限り大きくすべきであり、交互に変わる状態当たり最低3つのサンプル・クロックを含むべきであることが、分析によって分かっている。例えば、オーバー・サンプル・クロック(Over-Sample  Clock)と、元々のボー・レート(Original  BAUD  Rate)と、交互に変わる論理状態数(Number  of  Logical  States)との間の関係は、次のように表現される：
Number  of  Logical  States  =  MAXIMUM  ODD  (Over-Sample  Clock  /  (3  x  Original  BAUD  Rate)，
ここで、「MAXIMUM  ODD関数」は奇数で最大の状態数を決定するために使用される。或る特定の例では、論理状態数が3又はそれより大きくなるように、オーバー・サンプル・クロック・レート及びボー(又は通信速度)が選択される。
【００１６】
或る特定の例では、オーバー・サンプル・クロック・レートは50MHzであり、元々のボー・レートが5Mbpsである場合に、論理状態数は3に等しい。その特定の例に関し、図3Aは、3つの論理状態(010)を有する、シリアル・データ・ビット202aの同じ期間にわたる高周波エンコーディング204a’を示し、図3Bは、3つの論理状態(101)を有する、シリアル・データ・ビット202bの同じ期間にわたる高周波エンコーディング204b’を示す。
【００１７】
図3C及び3Dに関し、80MHzのオーバー・サンプル・クロックを有する5Mbpsのシステムの場合、80/(3*5)=5.33を得る。従って、状態数は5に等しい。この特定の例に関し、図3Cは、5つの論理状態(01010)を有する、シリアル・データ・ビット202aの同じ期間にわたる高周波エンコーディング204a’’を示し、図3Dは、5つの論理状態(10101)を有する、シリアル・データ・ビット202bの同じ期間にわたる高周波エンコーディング204b’’を示す。
【００１８】
図3E及び3Fに関し、125MHzのオーバー・サンプル・クロックを有する5Mbpsのシステムの場合、125/(3*5)=8.33を得る。従って、状態数は7に等しい。この特定の例に関し、図3Eは、7つの論理状態(0101010)を有する、シリアル・データ・ビット202aの同じ期間にわたる高周波エンコーディング204a’’’を示し、図3Fは、7つの論理状態(1010101)を有する、シリアル・データ・ビット202bの同じ期間にわたる高周波エンコーディング204b’’’を示す。
【００１９】
図4は、ボー・クロック114’と、シリアル・データ信号106’と、ディスクリート・データ・コマンド信号116’と、ディスクリート・データ出力126’とを、シリアル・データ106の1ビットのビット期間内で3つの論理状態を利用する例に関して描いている。シリアル・データ106’は、スタート・ビット(START)と、ストップ・ビット(STOP)と、スタート及びストップ・ビット間の8つのデータ・ビット(D0，D2，D3，D4，D5，D6，D7，D8)とを含む。この特定の例では、スタート・ビットは論理「0」であり；D0，D2，D4，D5はそれぞれ論理「0」であり；D1，D3，D6，D7はそれぞれ論理「1」であり；ストップ・ビットは論理「1」である。ディスクリート・データ信号116’は第1コマンド・ビット414(例えば、論理「0」から論理「1」へそして論理「0」に戻る遷移)を含み、このコマンドは、エンコードされたデータが次のサイクルで到来することを示す。即ち、D2において、ビットは、エンコードされている論理「0」424を含む。これに応じて、ディスクリート・データ出力126’は論理「0」から論理「1」へ遷移する。ディスクリート・データ信号116’は、第2コマンド・ビット416(例えば、論理「0」から論理「1」へそして論理「0」に戻る遷移)を含み、このコマンドもエンコードされたデータが次のサイクルで到来することを示す。即ち、シリアル・データ信号106’は、エンコードされている論理「1」426を含む。これに応じて、ディスクリート・データ出力126’は論理「1」から論理「0」へ遷移する。一例では、シリアル・データ・ストリーム106’においてエンコードされたデータは、フラグをセットし及びアンセットにする(sets  and  unsets  a  flag)。例えば、ディスクリート・データ出力126’が論理「1」である場合、フラグはセットされ、ディスクリート・データ出力126’が論理「0」である場合、フラグはアンセットにされる。
【００２０】
図5Aに関し、プロセス500は送信機102でデータをエンコードするためのプロセス例である。プロセス500は、ディスクリート・データ・コマンドが受信されたか否かを判断する(502)。例えば、図4ではディスクリート・データ・コマンド414が受信されている。ディスクリート・データ・コマンドが受信された場合、プロセス500は次の利用可能なビットをエンコードする(504)。例えば、図4では、データ・コマンド414が受信された後に、論理「0」のビットD2が、1ビット期間にわたるパターン「010」424によりエンコードされる。別の例では、データ・コマンド416が受信された後に、論理「1」を有する次の利用可能なビットが、ビット期間にわたるビット・パターン「101」426によりエンコードされる。
【００２１】
図5Bに関し、プロセス550は、エンコードされたデータを受信機104で受信するプロセス例である。プロセス550はディスクリート・データを論理0に設定する(520)。プロセス550は、エンコードされたデータが受信されているか否かを判断する(528)。例えば、プロセス550は、図4に示されるような1ビット期間にわたる「010」424を受信するかもしれない。プロセス550は、ディスクリート・データ出力126を利用して、デコードされたデータを送出する(534)。或る特定の例では、図4に示されるように、エンコードされたデータはフラグであり、従って、「010」パターンを受信した後に、ディスクリート・データ出力126’が論理「0」から論理「1」へトグルする、或いは、「101」パターンを受信した後に、ディスクリート・データ出力126’が論理「1」から論理「0」へトグルする。
【００２２】
図6を参照すると、一例において、コンピュータ600は、プロセッサ602と、揮発性メモリ604と、不揮発性メモリ606(例えば、ハード・ディスク)と、ユーザ・インターフェース(UI)608(例えば、グラフィカル・ユーザ・インターフェース、マウス、キーボード、ディスプレイ、タッチ・スクリーン等)とを含んでいる。不揮発性メモリ606は、コンピュータ命令612と、オペレーティング・システム616と、データ618とを保存する。一例において、コンピュータ命令612は、(例えば、プロセス500及び550のような)本願で説明されるプロセスの全部又は一部を実行するために、揮発性メモリ604の中からプロセッサ602により実行される。
【００２３】
(例えば、プロセス500及び550のような)本願で説明されるプロセスは、図6のハードウェア及びソフトウェアを利用することに限定されず；任意のコンピューティング又はプロセシング環境の中で及びコンピュータ・プログラムを実行することが可能な任意のタイプのマシン又はマシン群とともに、適用性を見出して良い。本願で説明されるプロセスは、ハードウェア、ソフトウェア又は両者の組み合わせで実現されて良い。本願で説明されるプロセスは、プログラム可能なコンピュータ/マシンで実行されるコンピュータ・プログラムで実現されても良く、そのコンピュータ等の各々は、プロセッサ、非一時的なマシン読み取り可能な媒体、又はプロセッサにより読み取り可能な他の製品(揮発性及び不揮発性のメモリ及び/又はストレージ・エレメントを含む)、少なくとも1つの入力デバイス、及び、1つ以上の出力デバイスを含む。プログラム・コードは、本願で説明される任意のプロセスを実行し及び出力情報を生成するために、入力デバイスを利用して入力されたデータに適用されて良い。
【００２４】
システムは、データ処理装置(例えば、プログラム可能なプロセッサ、コンピュータ、又は複数のコンピュータ)による実行のために又はデータ処理装置の動作を制御するために、(例えば、非一時的なコンピュータ読み取り可能な媒体のような非一時的なマシン読み取り可能な記憶媒体において)コンピュータ・プログラム・プロダクトにより少なくとも部分的に実現されて良い。そのような各プログラムは、コンピュータ・システムと通信するように、ハイ・レベル手続き型又はオブジェクト指向プログラミング言語で実現されても良い。しかしながら、プログラムはアセンブリ又はマシン言語で実現されても良い。言語は、コンパイルされる又はインタープリットされる言語であっても良く、任意の形態で配備されて良く、その形態はスタンド・アローン・プログラムとして或いはモジュール、コンポーネント、サブルーチン又はその他のユニット(コンピューティング環境で使用するのに適したもの)として配備されるものを含んで良い。コンピュータ・プログラムは、1つのサイトで1つのコンピュータ又は複数のコンピュータで実行されるように配備されても良いし、或いは、複数のサイトにわたって分散され通信ネットワークにより相互接続されるように配備されても良い。コンピュータ・プログラムは非一時的なマシン読み取り可能な媒体に保存されても良く、コンピュータ・プログラムは、本願で説明されるプロセスを実行するために非一時的なマシン読み取り可能な媒体がコンピュータにより読み込まれる場合に、コンピュータを構築及び操作するために汎用又は専用のプログラム可能なコンピュータにより読み込むことが可能である。例えば、本願で説明されるプロセスは、コンピュータ・プログラムとともに構成される非一時的なマシン読み込み可能な記憶媒体として実現されても良く、実行の際に、コンピュータ・プログラム中の命令は、プロセスに従ってコンピュータを動作させる。非一時的なマシン読み込み可能な媒体は、以下のものに限定されないが、例えば、ハード・ドライブ、コンパクト・ディスク、フラッシュ・メモリ、不揮発性メモリ、揮発性メモリ、磁気ディスケット等を含んで良いが、一時的な信号自体を包含しない。
【００２５】
本願で説明されるプロセスは説明されている具体例に限定されない。例えば、プロセス500及び550はそれぞれ図5A及び5Bの特定の処理順序に限定されない。そうではなく、図5A及び5Bのうちの何らかの処理ブロックは、上記の成果を達成するために、必要に応じて、並べ替えられ、組み合わせられ、削除され、直列的又は並列的に実行されても良い。
【００２６】
システムを実現することに関連する処理ブロック(例えば、プロセス500及び550におけるもの)は、システムの機能を実行するために1つ以上のコンピュータ・プログラムを実行する1つ以上のプログラム可能なプロセッサにより実行されて良い。システムの全部又は一部は、専用論理回路(例えば、FPGA(フィールド・プログラマブル・ゲート・アレイ)及び/又はASIC(特定用途向け集積回路))として実現されても良い。システムの全部又は一部は、例えば、プロセッサ、メモリ、プログラマブル論理デバイス又は論理ゲートのうちの少なくとも何れかのような電子デバイスを含む電子ハードウェア回路を利用して実現されても良い。
【００２７】
本願で説明される様々な実施形態の要素は、上記で具体的には説明されていない他の実施形態を形成する際に結合されても良い。単独の実施形態の文脈で説明される様々な要素は、別々に又は適切な任意のサブコンビネーションで提供されても良い。本願で具体的には説明されていない他の実施形態も添付の特許請求の範囲内に属する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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