(57)【特許請求の範囲】
【請求項１】
イメージセンサのカラムに配置されており、前記イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、
前記カラムからアナログ値を受けるとともに前記アナログ値を示す第１のデジタル値及び残差値を生成する巡回型の第１のＡ／Ｄ変換回路と、
巡回型の第１〜第Ｍ−２（Ｍは３以上の整数）のＡ／Ｄ変換回路のそれぞれから残差値を受けるとともに、前記残差値を示す第２〜第Ｍ−１のデジタル値及び残差値をそれぞれ生成する巡回型の第２〜第Ｍ−１のＡ／Ｄ変換回路と、
前記第Ｍ−１のＡ／Ｄ変換回路から残差値を受けるとともに前記残差値を示す第Ｍのデジタル値を生成するＡ／Ｄ変換回路であって、時間的に変化する参照値と前記残差値との比較によって前記第Ｍのデジタル値を生成する非巡回型の第ＭのＡ／Ｄ変換回路と、
前記第１〜第ＭのＡ／Ｄ変換回路の動作タイミングを制御するタイミング制御回路と、
を備え、
前記第１〜第Ｍ−１のＡ／Ｄ変換回路のそれぞれは、
巡回毎にデジタル値を生成するサブＡ／Ｄ変換回路と、
前記サブＡ／Ｄ変換回路から前記デジタル値を受ける論理回路と、
前記論理回路からの信号に応答してＤ／Ａ変換値を生成するＤ／Ａ変換回路と、
入力と、前記残差値を提供する出力と、前記出力と前記入力とを接続する巡回型Ａ／Ｄ変換のための帰還経路とを有し、前記入力に受けた入力値を増幅するとともに、該増幅された入力値と前記Ｄ／Ａ変換値との差分を生成する演算増幅器と、を有し、
前記タイミング制御回路は、
前記第１〜第Ｍ−１のＡ／Ｄ変換回路のうちの一のＡ／Ｄ変換回路において、前記第１〜第Ｍ−１のデジタル値を構成するデジタル値を生成する格納動作期間と前記残差値を生成する演算動作期間との間の切り替わりのタイミングを、前記第１〜第Ｍ−１のＡ／Ｄ変換回路のうちの他のＡ／Ｄ変換回路における前記格納動作期間の終期、及び前記演算動作期間の終期と、前記第ＭのＡ／Ｄ変換回路の前記第Ｍのデジタル値の生成のタイミングとから外すように制御し、
前記第ＭのＡ／Ｄ変換回路において、前記残差値から順次生成する前記第Ｍのデジタル値を構成するデジタル値が遷移するタイミングを、前記第１〜第Ｍ−１のＡ／Ｄ変換回路における前記格納動作期間の終期、及び前記演算動作期間の終期から外すように制御する、
Ａ／Ｄ変換器。
【請求項２】
前記第ＭのＡ／Ｄ変換回路は、前記第Ｍ−１のＡ／Ｄ変換回路からの残差値を逐次変化する参照電圧と比較する比較器を有し、前記比較器の出力を基に第Ｍのデジタル値を構成するデジタル値を順次生成するように構成された逐次比較型Ａ／Ｄ変換回路である、
請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記タイミング制御回路は、前記第ＭのＡ／Ｄ変換回路において、前記残差値と参照信号とを比較するクロックタイミングを、前記第１〜第Ｍ−１のＡ／Ｄ変換回路における前記第１〜第Ｍ−１のデジタル値を構成するデジタル値を生成する格納動作期間の終期、及び前記第１〜第Ｍ−１のＡ／Ｄ変換回路における前記残差値を生成する演算動作期間の終期から外すように制御する、
請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記第ＭのＡ／Ｄ変換回路は、前記第Ｍ−１のＡ／Ｄ変換回路からの残差値を前記参照信号であるランプ信号と比較する比較器と、前記比較器の出力の変化のタイミングを保持するラッチ回路とを有し、前記ラッチ回路の出力を基に第Ｍのデジタル値を生成するように構成されたシングルスロープ型Ａ／Ｄ変換回路である、
請求項３に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来から、イメージセンサには、イメージセンサからの信号を複数ビットのデジタル値に変換するＡ／Ｄ変換器が用いられている。例えば、下記特許文献１には、イメージセンサのカラムからのアナログ値を受けるとともに上位のビットの第１デジタル値及び残差値を生成する第１の巡回型Ａ／Ｄ変換回路と、その残差値を受けるとともに下位のビットの第２デジタル値を生成する第２の巡回型Ａ／Ｄ変換回路とを含むＡ／Ｄ変換器が開示されている。このようなＡ／Ｄ変換器によれば、２段目のＡ／Ｄ変換回路に１段目のＡ／Ｄ変換回路より低精度のＡ／Ｄ変換回路を適用できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５７６９１７８号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、映像の高画質化等に伴ってＡ／Ｄ変換器のさらなる高速化が要求されるようになってきている。このような要求に対して従来のＡ／Ｄ変換器の構成で高速化を実現しようとすると消費電力が増大してしまう傾向にある。
【０００５】
本発明は、上記課題に鑑みて為されたものであり、消費電力を抑えつつ高速化を実現可能なＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の一形態にかかるＡ／Ｄ変換器は、イメージセンサのカラムに配置されており、イメージセンサからの信号をデジタル値に変換するＡ／Ｄ変換器であって、カラムからアナログ値を受けるとともにアナログ値を示す第１のデジタル値及び残差値を生成する巡回型の第１のＡ／Ｄ変換回路と、巡回型の第１〜第Ｍ−２（Ｍは３以上の整数）のＡ／Ｄ変換回路のそれぞれから残差値を受けるとともに、残差値を示す第２〜第Ｍ−１のデジタル値及び残差値をそれぞれ生成する巡回型の第２〜第Ｍ−１のＡ／Ｄ変換回路と、第Ｍ−１のＡ／Ｄ変換回路から残差値を受けるとともに残差値を示す第Ｍのデジタル値を生成するＡ／Ｄ変換回路であって、時間的に変化する参照値と残差値との比較によって第Ｍのデジタル値を生成する非巡回型の第ＭのＡ／Ｄ変換回路とを備え、第１〜第Ｍ−１のＡ／Ｄ変換回路のそれぞれは、巡回毎にデジタル値を生成するサブＡ／Ｄ変換回路と、サブＡ／Ｄ変換回路からデジタル値を受ける論理回路と、論理回路からの信号に応答してＤ／Ａ変換値を生成するＤ／Ａ変換回路と、入力と、残差値を提供する出力と、出力と入力とを接続する巡回型Ａ／Ｄ変換のための帰還経路とを有し、入力に受けた入力値を増幅するとともに、該増幅された入力値とＤ／Ａ変換値との差分を生成する演算増幅器と、を有する。
【０００７】
上記形態のＡ／Ｄ変換器によれば、第１〜第Ｍ−１のＡ／Ｄ変換回路において、イメージセンサからの信号が増幅されながらＤ／Ａ変換値との差分である残差値が生成されるとともにその残差値を基に第１〜第Ｍ−１のデジタル値が生成され、第Ｍ−１のＡ／Ｄ変換回路からの残差値を基に第ＭのＡ／Ｄ変換回路において第Ｍのデジタル値が生成される。このような構成により、第１〜第Ｍ−１のＡ／Ｄ変換回路及び第ＭのＡ／Ｄ変換回路のうちの後段側のＡ／Ｄ変換回路に求められるＡ／Ｄ変換の精度を前段側に比較して低くできる結果、Ａ／Ｄ変換回路の全体の消費電力を低減できるとともに、第ＭのＡ／Ｄ変換回路に非巡回型の構成を採用することで第ＭのＡ／Ｄ変換回路の消費電力をさらに低減できる。また、後段側のＡ／Ｄ変換回路に求められるＡ／Ｄ変換の精度を前段側に比較して低くできることでＡ／Ｄ変換処理の高速化も実現できる。その結果、消費電力を抑えつつ高速化を実現可能なＡ／Ｄ変換器を提供することができる。
【０００８】
ここで、上記形態のＡ／Ｄ変換器においては、第１〜第Ｍ−１のＡ／Ｄ変換回路のうちの一のＡ／Ｄ変換回路において、第１〜第Ｍ−１のデジタル値を構成するデジタル値を生成する格納動作期間と残差値を生成する演算動作期間との間の切り替わりのタイミングを、第１〜第Ｍ−１のＡ／Ｄ変換回路のうちの他のＡ／Ｄ変換回路における格納動作期間の終期、及び演算動作期間の終期から外すように制御するタイミング制御回路をさらに備える、ことでもよい。こうすれば、一のＡ／Ｄ変換回路の動作の影響から発生するノイズによる他のＡ／Ｄ変換回路で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。
【０００９】
また、上記形態のＡ／Ｄ変換器におけるタイミング制御回路は、第ＭのＡ／Ｄ変換回路において、残差値から順次生成する第Ｍのデジタル値を構成するデジタル値が遷移するタイミングを、第１〜第Ｍ−１のＡ／Ｄ変換回路における第１〜第Ｍ−１のデジタル値を構成するデジタル値を生成する格納動作期間の終期、及び第１〜第Ｍ−１のＡ／Ｄ変換回路における残差値を生成する演算動作期間の終期から外すように制御する、こととしてもよい。この場合、第ＭのＡ／Ｄ変換回路の動作の影響から発生するノイズによる第１〜第Ｍ−１のＡ／Ｄ変換回路で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。
【００１０】
さらに、上記第ＭのＡ／Ｄ変換回路は、第Ｍ−１のＡ／Ｄ変換回路からの残差値を逐次変化する参照電圧と比較する比較器を有し、比較器の出力を基に第Ｍのデジタル値を構成するデジタル値を順次生成するように構成された逐次比較型Ａ／Ｄ変換回路であってもよい。この場合には、第ＭのＡ／Ｄ変換回路に逐次比較型の構成を採用することで第ＭのＡ／Ｄ変換回路の消費電力をさらに低減できる。また、第ＭのＡ／Ｄ変換回路の精度を比較的低くすることができる。
【００１１】
また、上記形態のＡ／Ｄ変換器におけるタイミング制御回路は、第ＭのＡ／Ｄ変換回路において、残差値と参照信号とを比較するクロックタイミングを、第１〜第Ｍ−１のＡ／Ｄ変換回路における第１〜第Ｍ−１のデジタル値を構成するデジタル値を生成する格納動作期間の終期、及び第１〜第Ｍ−１のＡ／Ｄ変換回路における残差値を生成する演算動作期間の終期から外すように制御する、こととしてもよい。この場合、第ＭのＡ／Ｄ変換回路の動作の影響から発生するノイズによる第１〜第Ｍ−１のＡ／Ｄ変換回路で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。
【００１２】
さらに、上記第ＭのＡ／Ｄ変換回路は、第Ｍ−１のＡ／Ｄ変換回路からの残差値を参照信号であるランプ信号と比較する比較器と、比較器の出力の変化のタイミングを保持するラッチ回路とを有し、ラッチ回路の出力を基に第Ｍのデジタル値を生成するように構成されたシングルスロープ型Ａ／Ｄ変換回路であってもよい。この場合には、第ＭのＡ／Ｄ変換回路にシングルスロープ型の構成を採用することで第ＭのＡ／Ｄ変換回路の消費電力をさらに低減できる。また、第ＭのＡ／Ｄ変換回路の回路構成を比較的単純化できる。
【発明の効果】
【００１３】
本発明によれば、消費電力を抑えつつ高速化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）部は実施形態に係るＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の回路ブロックを示す図、（ｂ）部は１段目のＡ／Ｄ変換特性の一例を概略的に示す図である。
【図２】図１の（ａ）部に示すＡ／Ｄ変換器の概略構成を示す図である。
【図３】図２のＣＤＳ回路及び第１〜第２巡回型Ａ／Ｄ変換回路の詳細構成を示す回路図である。
【図４】図３の第１の巡回型Ａ／Ｄ変換回路の格納動作時および演算動作時における接続構成を示す図である。
【図５】図３の第２の巡回型Ａ／Ｄ変換回路の格納動作時および演算動作時における接続構成を示す図である。
【図６】第３の非巡回型Ａ／Ｄ変換回路の概略構成を示す回路図である。
【図７】第３の非巡回型Ａ／Ｄ変換回路の他の構成を示す回路図である。
【図８】第３の非巡回型Ａ／Ｄ変換回路の他の構成を示す回路図である。
【図９】図２のＡ／Ｄ変換器の制御回路によって制御された動作タイミングを示すタイミングチャートである。
【図１０】図９のタイミングチャートの一部を拡大して示す図である。
【図１１】変形例にかかるＡ／Ｄ変換器の制御回路によって制御された動作タイミングを示すタイミングチャートである。
【図１２】図１１のタイミングチャートの一部を拡大して示す図である。
【図１３】変形例にかかる第３の非巡回型Ａ／Ｄ変換回路の概略構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ本発明に係るＡ／Ｄ変換器の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１６】
まず、図１を用いて、実施形態に係るＡ／Ｄ変換器を含むＣＭＯＳイメージセンサ回路の構成を説明する。
【００１７】
図１の（ａ）部は、実施形態に係るＡ／Ｄ変換器１０１を含むＣＭＯＳイメージセンサ回路の回路ブロックを概略的に示す図面である。垂直シフトレジスタ１１は、イメージアレイ１２を構成する画素１３に与えられる制御信号Ｒｉ、Ｓｉ、ＴＸｉを供給し、各画素１３において得られた光電荷による信号をＡ／Ｄ変換器１０１のアレイ１４へ伝送する。アレイ１４は、複数のＡ／Ｄ変換器１０１を含み、また各画素１３からの信号を並列して処理できる。制御回路（タイミング制御回路）１８は、複数のＡ／Ｄ変換器１０１に並列に接続されており、Ａ／Ｄ変換器１０１の各種動作のタイミングを制御する制御信号を供給する。Ａ／Ｄ変換における１ＨごとのＡ／Ｄ変換結果は、データレジスタ１５に格納され、水平シフトレジスタ１６からの制御信号により水平走査によってＡ／Ｄ変換後に読み出される。
【００１８】
図１の（ａ）部を参照すると、Ａ／Ｄ変換器１０１が、アレイ状に配置された画素を含むイメージセンサ回路に用いられている。画素１３は、フォトダイオードＰＤｉを含むセンサ回路１３ａと、センサ回路１３ａからのセンサ信号を増幅する増幅回路１３ｂとを含む。画素１３は、リセット信号を受けて内部状態を初期化する。この初期化の後に、画素１３は、フォトダイオードＰＤｉが受けた光に対応する電気信号を提供する。電気信号は、有意な信号成分だけでなくリセットノイズ等のノイズ成分も含む。各画素１３は光を電荷に変換するためのフォトダイオードＰＤｉと、いくつかのＭＯＳトランジスタＴ１〜Ｔ４とを備える。また、制御信号ＴＸｉに応答するトランジスタＴ１より電荷の移動が制御され、制御信号Ｒｉに応答するトランジスタＴ２より電荷の初期化が制御され、制御信号
Ｓｉに応答するトランジスタＴ３より画素の選択が制御される。トランジスタＴ４はトランジスタＴ１とＴ２との接続点Ｊ１の電位に応答する。各画素１３では、リセット動作に応答してリセットノイズが発生される。また、各画素１３から出力される電圧には、画素毎に固有の固定パターンノイズが含まれる。また、ランダムノイズは、Ａ／Ｄ変換器１０１の入力に接続される素子等により発生される。各画素１３はマトリクス状に配置され、画素１３からの信号は、ノイズ成分を含む第１の信号レベルの信号（信号ＶＲ）と該ノイズ成分に重畳した信号成分を含む第２の信号レベルの信号（信号ＶＳ）であり、増幅回路１３ｂに接続された信号線を介してＡ／Ｄ変換器１０１のアレイ１４に伝送される。Ａ／Ｄ変換器１０１では、相関二重サンプリングが実行されることにより、画素１３からの信号レベルＶＳからリセットレベルＶＲの成分を除いた入力信号が入力される。
【００１９】
次に、Ａ／Ｄ変換器１０１の概略構成について説明する。図２は、イメージセンサからの信号をＮａ＋Ｎｂ＋Ｎｃ＝Ｎｔビット（Ｎａ，Ｎｂ，Ｎｃは２以上の整数）のデジタル値に変換するＡ／Ｄ変換器１０１を概略的に示す図面である。このＡ／Ｄ変換器１０１の一次元アレイがイメージセンサのカラムに配置されている。一次元アレイを構成するＡ／Ｄ変換器１０１は、イメージセンサのカラム線ＣＯＬに接続されており、カラム線ＣＯＬに接続された画素１３の増幅回路１３ｂ（図１）からの信号を処理する。それぞれのＡ／Ｄ変換器１０１は、イメージセンサの１つのカラムに接続される場合には限定されず、複数のカラムに接続されていてもよいし、複数のＡ／Ｄ変換器１０１が１つのカラムに接続されていてもよい。このＡ／Ｄ変換器１０１は、相関二重サンプリング回路（ＣＤＳ回路）１０２と、第１の巡回型Ａ／Ｄ変換回路１０３と、第２の巡回型Ａ／Ｄ変換回路１０４と、第３の非巡回型Ａ／Ｄ変換回路とを含んで構成される。
【００２０】
ＣＤＳ回路１０２は、カラム線ＣＯＬと第１の巡回型Ａ／Ｄ変換回路１０３との間に接続されており、画素１３からの信号レベルＶＳからリセットレベルＶＲの成分を除いた入力信号ＶＩＮを生成するための回路である。第１の巡回型Ａ／Ｄ変換回路１０３は、カラム線ＣＯＬからＣＤＳ回路１０２を経由してアナログ値である入力信号ＶＩＮを受けるとともに、そのアナログ値を示す上位のＮａビットの第１のデジタル値及び残差値を生成する。第２の巡回型Ａ／Ｄ変換回路１０４は、第１の巡回型Ａ／Ｄ変換回路１０３から残差値を受け、その残差値を示す中位のＮｂビットの第２のデジタル値及び新たな残差値を生成する。第３の非巡回型Ａ／Ｄ変換回路１０５は、第２の巡回型Ａ／Ｄ変換回路１０４から残差値を受け、その残差値を示す下位のＮｃビットの第３のデジタル値を生成する。ビット数Ｎａ，Ｎｂ，Ｎｃは様々な値をとりうるが、後段の巡回型Ａ／Ｄ変換回路ほど要求される精度が低く済むので、全体の消費電力の低減のためには後段側の巡回型Ａ／Ｄ変換回路のほうが生成するデジタル値のビット数が多いことが好適である。本実施形態では、例えば、Ｎａ＝３、Ｎｂ＝６、Ｎｃ＝３に設計されている。これらの第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４及び第３の非巡回型Ａ／Ｄ変換回路１０５によって生成された第１〜第３のデジタル値は、データ変換回路１０６ａ，１０６ｂ，１０６ｃを介してデータレジスタ１５（図１）に出力される。データ変換回路１０６ａは、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４から出力された第１〜第２のデジタル値を合成してデータ変換回路１０６ｂに出力し、データ変換回路１０６ｂは、第１〜第２のデジタル値に第３の非巡回型Ａ／Ｄ変換回路１０５から出力された第３のデジタル値を合成してデータ変換回路１０６ｃに出力する。データ変換回路１０６ｃは、データ変換回路１０６ｂから出力されたデジタル値に含まれる冗長表現のデジタル値を非冗長表現に変換して出力する。本実施形態では、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４から出力される第１〜第２のデジタル値は、３値をとる冗長表現であるため、それらのデジタル値が非冗長表現に変換されて出力される。
【００２１】
なお、図２に示すＡ／Ｄ変換器１０１は、２つの巡回型Ａ／Ｄ変換回路１０３，１０４を含む構成には限定されず、３以上の巡回型Ａ／Ｄ変換回路を含んでいてもよい。例えば、Ａ／Ｄ変換器１０１は、第１〜第Ｎ（Ｎは３以上の整数）の巡回型Ａ／Ｄ変換回路と、第Ｎ＋１の非巡回型Ａ／Ｄ変換回路を含んでいてもよい。このような場合、第１の巡回型Ａ／Ｄ変換回路は、第１の巡回型Ａ／Ｄ変換回路１０３と同様な構成を有し、第２〜第Ｎの巡回型Ａ／Ｄ変換回路は、素子サイズが様々異なることを除いては第２の巡回型Ａ／Ｄ変換回路１０４と同様な構成を有し、第Ｎ＋１の非巡回型Ａ／Ｄ変換回路は、第３の非巡回型Ａ／Ｄ変換回路１０５と同様な構成を有する。そして、第２〜第Ｎの巡回型Ａ／Ｄ変換回路は、第１〜第Ｎ−１の巡回型Ａ／Ｄ変換回路のそれぞれから残差値を受け、残差値を示す第２〜第Ｎのデジタル値及び新たな残差値をそれぞれ生成する。また、第Ｎ＋１の非巡回型Ａ／Ｄ変換回路は、第Ｎの巡回型Ａ／Ｄ変換回路から残差値を受け、残差値を示す第Ｎ＋１のデジタル値を生成する。
【００２２】
以下、一例として２つの巡回型Ａ／Ｄ変換回路１０３，１０４を含むＡ／Ｄ変換器１０１の構成について詳細に述べる。図３は、ＣＤＳ回路１０２、及び第１〜第２巡回型Ａ／Ｄ変換回路１０３，１０４の詳細構成を示す回路図である。
【００２３】
ＣＤＳ回路１０２は、演算増幅回路２１と、カラム線ＣＯＬと演算増幅回路２１の反転入力との間に接続されたキャパシタ２２と、演算増幅回路２１の反転入力と出力との間に接続されたキャパシタ２３及びリセットスイッチ２４と、演算増幅回路２１の出力と第１の巡回型Ａ／Ｄ変換回路１０３の入力３１ａとの間に接続されたキャパシタ３９と、キャパシタ３９と基準電位ＶＣＯＭとの間に接続されたスイッチ４２と、により構成される。このようなＣＤＳ回路１０２は、演算増幅回路２１の反転入力と出力とをリセットスイッチ２４により接続することによりキャパシタ２２にリセットレベルＶＲをホールドし、その後、リセットスイッチ２４を切断してからスイッチ４２を切断することによりキャパシタ３９に信号レベルＶＳとリセットレベルＶＲとの差分に対応した入力電位ＶＩＮをサンプリングさせるように動作する。
【００２４】
第１の巡回型Ａ／Ｄ変換回路１０３は、ゲインステージ３１と、サブＡ／Ｄ変換回路３２と、論理回路３３と、Ｄ／Ａ変換回路３４とを備える。ゲインステージ３１は、デジタル値に変換される入力信号ＶＩＮを受ける入力３１ａ、及び一巡回毎の演算値（各巡回毎の残差値）ＶＯＰを提供する出力３１ｂを含む。また、ゲインステージ３１は、シングルエンド型の演算増幅回路（演算増幅器）３５、及び第１〜第３のキャパシタ３６〜３８を含む。演算増幅回路３５は、反転入力端子、非反転入力端子、及び出力端子を有する。例えば、演算増幅回路３５の非反転入力端子は基準電位線ＬＣＯＭに接続され基準電位ＶＣＯＭを受ける。サブＡ／Ｄ変換回路３２は、ゲインステージ３１の出力３１ｂからの信号ＶＯＰに応じて第１のデジタル値を構成するデジタル信号Ｄを生成する。
【００２５】
サブＡ／Ｄ変換回路３２は、例えば２つのコンパレータ３２ａ、３２ｂを含むことができる。コンパレータ３２ａ、３２ｂは、それぞれ、入力アナログ信号をそれぞれの所定の基準信号ＶＲＣＨ、ＶＲＣＬと比較すると共に、比較結果信号Ａ１、Ａ０を提供する。デジタル信号Ｄは、一巡回毎のＡ／Ｄ変換値を示す。デジタル信号Ｄは、例えば２ビット（Ａ０、Ａ１）を有しており、各ビット（Ａ０、Ａ１）は、「１」または「０」を取りうる。ビット（Ａ０、Ａ１）の組み合わせにより、一巡回毎のデジタル値は第１〜第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）をとりうる。論理回路３３は、サブＡ／Ｄ変換回路３２から２ビット（Ａ０、Ａ１）を有するデジタル信号Ｄを受け、デジタル信号Ｄに応じた制御信号ＶＣＯＮＴａを生成する。必要な場合には、サブＡ／Ｄ変換回路３２では、例えば１つのコンパレータを時分割で用いて、演算値ＶＯＰを基準信号と比較すると共に、比較結果を示す信号Ａ１、Ａ０を提供できる。
【００２６】
ゲインステージ３１は、演算動作及び格納動作を実行可能に構成される。演算動作では、演算増幅回路３５及び第１〜第３のキャパシタ３６〜３８により演算値ＶＯＰを生成する。格納動作では、演算値ＶＯＰを第１及び第２のキャパシタ３６、３７に保持する。
【００２７】
この第１の巡回型Ａ／Ｄ変換回路１０３によれば、第１及び第２のキャパシタ３６、３７は、それぞれ、スイッチ４３ａ，４３ｂ，４３ｃを介して、Ｄ／Ａ変換回路３４の２つの出力に接続されている。また、Ｄ／Ａ変換回路３４は、スイッチ４３ａ，４３ｂ，４３ｃをサブＡ／Ｄ変換回路３２からの制御信号ＶＣＯＮＴａに応じて動作させることにより、電圧信号ＶＤＡ１ａ、ＶＤＡ２ａの少なくともいずれかを第１のキャパシタ３６に提供できると共に、電圧信号ＶＤＡ１ａ、ＶＤＡ２ａの少なくともいずれかを第２のキャパシタ３７に提供できる。これ故に、演算動作において、電圧信号ＶＤＡ１ａ、ＶＤＡ２ａをキャパシタ３６、３７の一端に切り換えて印加することによって、ゲインステージ３１は、Ｄ／Ａ変換回路３４からＤ／Ａ変換値である３種の電圧信号を受けたように動作する。具体的には、第１の巡回型Ａ／Ｄ変換回路１０３では、Ｄ／Ａ変換回路３４は、デジタル信号（Ａ０、Ａ１）の第１の値（Ｄ＝２）に応答して、キャパシタ３６、３７に電圧信号ＶＲＨを提供する。Ｄ／Ａ変換回路３４は、デジタル信号（Ａ０、Ａ１）の第２の値（Ｄ＝１）に応答して、キャパシタ３６、３７にそれぞれ電圧信号ＶＲＨ及びＶＲＬを提供する。Ｄ／Ａ変換回路３４は、デジタル信号（Ａ０、Ａ１）の第２の値（Ｄ＝０）に応答して、キャパシタ３６、３７に電圧信号ＶＲＬを提供する。この第１の巡回型Ａ／Ｄ変換回路１０３によれば、キャパシタ３６、３７にそれぞれＤ／Ａ変換回路３４の第１及び第２の電圧信号を提供するとき、２種の電圧信号がキャパシタ３６、３７を介して合成される。
【００２８】
図１の（ｂ）部には、第１の巡回型Ａ／Ｄ変換回路１０３による演算値ＶＯＰと一巡回毎のデジタル値Ｄとの変換特性を示している。デジタル値Ｄと演算値ＶＯＰの範囲との関係は次のようになる。
Ｄ＝０のとき、ＶＲＣＬ＞ＶＯＰ、
Ｄ＝１のとき、ＶＲＣＨ≧ＶＯＰ≧ＶＲＣＬ、
Ｄ＝２のとき、ＶＯＰ＞ＶＲＣＨ、
となる。サブＡ／Ｄ変換回路３２がゲインステージ３１からの演算値ＶＯＰを所定の２つの基準信号と比較することによって冗長コード（３値のデジタル信号）を生成している（格納動作）。そして、ゲインステージ３１が、生成されたデジタル値Ｄに応じて次回の巡回で用いられる演算値ＶＯＰを生成している（演算動作）。
【００２９】
ゲインステージ３１は、第１〜第３のキャパシタ３６〜３８及び演算増幅回路３５の接続を行うための複数のスイッチを含む。これらのスイッチが図３に示されているが、スイッチ４１，４３〜４６の配置は一例である。これらのスイッチ４１，４３〜４６の制御は、制御回路（タイミング制御回路）１８（図１参照）によって行われる。
【００３０】
第２の巡回型Ａ／Ｄ変換回路１０４は、各素子のサイズが異なる点を除いては第１の巡回型Ａ／Ｄ変換回路１０３とほぼ同様な構成を有し、ゲインステージ５１と、サブＡ／Ｄ変換回路５２と、論理回路５３と、Ｄ／Ａ変換回路５４とを備える。詳細には、ゲインステージ５１は、第１の巡回型Ａ／Ｄ変換回路１０３から最後の巡回で生成された演算値ＶＯＰを受ける入力５１ａ、及び一巡回毎の演算値（各巡回毎の残差値）ＶＯＰを提供する出力５１ｂを含む。また、ゲインステージ５１は、シングルエンド型の演算増幅回路（演算増幅器）５５、及び第１〜第３のキャパシタ５６〜５８を含む。このゲインステージ５１は、第１の巡回型Ａ／Ｄ変換回路１０３のゲインステージ３１の構成と比較して、スイッチ６３、６７の接続構成が異なっている。その他、サブＡ／Ｄ変換回路５２、論理回路５３、及びＤ／Ａ変換回路５４の構成は、第１の巡回型Ａ／Ｄ変換回路１０３のサブＡ／Ｄ変換回路３２、論理回路３３、及びＤ／Ａ変換回路３４の構成と同一である。すなわち、サブＡ／Ｄ変換回路５２は、２つのコンパレータ５２ａ、５２ｂを含む。
【００３１】
図４は、上述した第１の巡回型Ａ／Ｄ変換回路１０３の格納動作時および演算動作時における接続構成を示す図である。図４の（ａ）部及び（ｂ）部には、入力信号ＶＩＮが入力されたＣＤＳ動作時における接続構成を示している。ＣＤＳ動作時では、カラム線ＣＯＬのリセットレベルＶＲがキャンセルされるように、ＣＤＳ回路１０２のキャパシタ３９に基準電位ＶＣＯＭがホールドされる（図４の（ａ）部）。その後、ＣＤＳ回路１０２のキャパシタ３９が演算増幅回路３５の反転入力に接続されることによって、カラム線ＣＯＬの信号レベルＶＳとリセットレベルＶＲとの差分に対応した入力信号ＶＩＮがサンプリングされて演算増幅器の出力ＶＯＰとして生成される（図４の（ｂ）部）。
【００３２】
このＣＤＳ動作においては、画素のリセットを行うと同時にスイッチ２４をオン（接続状態）からオフ（切断状態）に切り替えることにより、カラム線ＣＯＬのリセットレベルＶＲ（リセットノイズを含む）がキャンセルされるようにキャパシタ３９の入力電位ＶＩＮは基準電位ＶＣＯＭにホールドされる。このとき、制御回路１８からのクロック信号（制御信号）（φＣＤＳ＝１→０）によってスイッチ２４を切り替えると共に、クロック信号（φＳ１＝１）によってスイッチ４２をオンし、クロック信号（φＳａ＝０、φ２ａ＝０、φ１ａ＝０、φＲａ＝０）によってスイッチ４３〜４６を非導通にする。その後、信号レベルＶＳとリセットレベルＶＲとの差分に対応した信号ＶＯＰを生成するために、キャパシタ３９と基準電位ＶＣＯＭとの接続をスイッチ４２により切断し、キャパシタ３９と演算増幅回路３５の反転入力端子とをスイッチ４３，４４を介して接続する。このとき、制御回路１８からのクロック信号（制御信号）（φＳａ＝１，φ２ａ＝１）によってスイッチ４３，４４をオンにすると共に、クロック信号（φＳ１＝０、φ１ａ＝０、φＲａ＝０）によってスイッチ４２，４５，４６を非導通にする。このようなＣＤＳ動作によって、下記式に示すような電圧値ＶＯＰが生成される。
ＶＯＰ＝（ＣＣＤＳ３／Ｃ２）・（ＣＣＤＳ１／ＣＣＤＳ２）・（ＶＳ−ＶＲ）
この電圧値ＶＯＰは、画素のリセットノイズに加えて可変利得増幅器である演算増幅回路２１に起因するノイズもキャンセルされた値となる。
【００３３】
図４の（ｃ）部には、格納動作時の接続構成を示している。格納動作では、演算増幅回路３５の出力値である演算値ＶＯＰをキャパシタ３６，３７，３８に格納する。格納のために、キャパシタ３６、３７が互いに並列に接続される。この格納動作では、演算値ＶＯＰがアナログ信号としてサブＡ／Ｄ変換回路３２に提供される。演算値ＶＯＰをキャパシタ３６，３７に格納するために、スイッチ４１，４３ａを介してキャパシタ３６，３７を出力３１ｂに接続すると共に、スイッチ４５を介してキャパシタ３６、３７に基準電位ＶＣＯＭを供給する。同時に、スイッチ４３，４４を切断することによってキャパシタ３６，３７，３９と演算増幅回路３５の反転入力端子との間の接続を解除する。このとき、制御回路１８からのクロック信号（φ３ａ＝１、φＤＳａ＝１）によってスイッチ４１、４３ａを導通にすると共に、クロック信号（φＳａ＝０、φ２ａ＝０、φＲａ＝０）によってスイッチ４３、４４、４６を非導通にする。キャパシタ３６、３７はスイッチ４３によって入力３１ａから分離され、キャパシタ３６，３７はスイッチ４４によって演算増幅回路３５の反転入力から分離される。ゲインステージ３１の格納動作時において、演算増幅回路３５の反転入力は基準電位ＶＣＯＭになる。
【００３４】
この格納動作時において、サブＡ／Ｄ変換回路３２は演算値ＶＯＰを受けて、クロックφｃａに応答してデジタル信号Ｄを生成する。このデジタル信号Ｄは論理回路３３に提供され、論理回路３３は、Ｄ／Ａ変換回路３４を制御する制御信号ＶＣＯＮＴａを生成する。
【００３５】
図４の（ｄ）部には、演算動作時の接続構成を示している。この演算動作では、生成されたデジタル信号Ｄに応じてＤ／Ａ変換値をキャパシタ３６，３７の一端に加えて、増幅及び残差値生成を行う。必要な回数の巡回動作を第１の巡回型Ａ／Ｄ変換回路１０３で行った後に、残差値が第２の巡回型Ａ／Ｄ変換回路１０４に提供される。この演算動作では、ゲインステージ３１は、演算増幅回路３５及びキャパシタ３６〜３８により演算値ＶＯＰを生成する。演算動作では、キャパシタ３８が演算増幅回路３５の出力と反転入力との間に接続されると共にキャパシタ３６，３７がＤ／Ａ変換回路３４と演算増幅回路３５の反転入力との間に接続される。このように、演算増幅回路３５の出力と入力との間には巡回型Ａ／Ｄ変換のための帰還経路が形成される。制御信号ＶＣＯＮＴａの値に応じて、Ｄ／Ａ変換回路３４はゲインステージ３１に電圧信号ＶＤＡ１及び／又はＶＤＡ２を提供する。電圧信号ＶＤＡ１、ＶＤＡ２の印加に応答して、演算値ＶＯＰがゲインステージ３１の出力３１ｂに生成される。
生成される演算値ＶＯＰは以下の式で表される。
ＶＯＰ＝（１＋Ｃ１／Ｃ２）×ＶＩＮ−ＶＲ、
Ｃ１＝Ｃ１ａ＋Ｃ１ｂ
上記式中、値ＶＲはＤ／Ａ変換回路３４からの電圧信号ＶＤＡ１、ＶＤＡ２によって規定されており、以下のような関係式で表される。
条件Ｄ＝２が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＨ／Ｃ２である。
条件Ｄ＝１が満たされるとき、ＶＲ＝（Ｃ１ａ×ＶＲＨ＋Ｃ１ｂ×ＶＲＬ）／Ｃ２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝（Ｃ１ａ＋Ｃ１ｂ）×ＶＲＬ／Ｃ２である。
【００３６】
関係Ｃ１ａ＝Ｃ１ｂ＝Ｃ２／２が満たされるとき、上記式及び関係は以下のように書き換えられる。
ＶＯＰ＝２×ＶＩＮ−ＶＲ
条件Ｄ＝２が満たされるとき、ＶＲ＝ＶＲＨである。
条件Ｄ＝１が満たされるとき、ＶＲ＝（ＶＲＨ＋ＶＲＬ）／２である。
条件Ｄ＝０が満たされるとき、ＶＲ＝ＶＲＬである。
すなわち、Ｄ／Ａ変換回路３４は、３値のＡ／Ｄ変換値に対してＶＲＨ、ＶＲＬ又はその中点の電圧（ＶＲＨ＋ＶＲＬ）／２の３値を生成する。
【００３７】
この動作において、参照電圧ＶＲＨ、ＶＲＬの絶対値のずれは、Ａ／Ｄ変換特性の線形性には影響がなく、中点電圧の生成の精度のみが線形性に影響する。キャパシタの容量比精度が、この中点電圧を規定する。半導体集積回路では、容量比の精度は、抵抗比の精度に比べてはるかに高く、高精度な巡回型Ａ／Ｄ変換回路を提供できる。
【００３８】
この演算動作時には、演算値ＶＯＰの生成のために、スイッチ４４を介してキャパシタ３６、３７を演算増幅回路３５の反転入力に接続する。このとき、制御回路１８からのクロック信号（φ２ａ＝１）によってスイッチ４４を導通にすると共に、クロック信号（φ３ａ＝０、φＳａ＝０、φ１ａ＝０、φＲａ＝０）によってスイッチ４１、４３、４５、４６を非導通にする。キャパシタ３６、３７の一端は、スイッチ４５によって基準電位線ＬＣＯＭから分離され、キャパシタ３６、３７の他端は、スイッチ４１によって出力３１ｂから分離される。
【００３９】
ＣＤＳ動作の後に格納動作〜演算動作が繰り返されて、デジタル信号Ｄの列が生成される。この繰り返しは、所定のビット数ＮａのＡ／Ｄ変換結果が得られるまで行われる。例えば、Ｌ回巡回すれば、ほぼＬ＋１ビットに相当するデジタル信号Ｄが得られる。
【００４０】
図５は、第２の巡回型Ａ／Ｄ変換回路１０４の格納動作時および演算動作時における接続構成を示す図である。図５の（ａ）には、第１の巡回型Ａ／Ｄ変換回路１０３から演算値ＶＯＰが入力された初期格納動作時における接続構成を示している。初期格納動作時では、演算値ＶＯＰをキャパシタ５６〜５８に格納する。格納のためにキャパシタ５６〜５８が互いに並列に接続される。また、当初の演算値ＶＯＰがサブＡ／Ｄ変換回路５２に提供される。
【００４１】
この初期格納動作においては、当初の演算値ＶＯＰをキャパシタ５６〜５８に格納するために、スイッチ６３を介してキャパシタ５６，５７を入力５１ａに接続し、キャパシタ５８をスイッチ６１、６３を介して入力５１ａに接続するとともに、キャパシタ５６，５７にスイッチ６４を介して基準電位ＶＣＯＭを供給する。このとき、制御回路１８からのクロック信号（制御信号）（φ３ｂ＝１、φＳｂ＝１、φＤＳｂ＝１、φ２ｂ＝１、φＲｂ＝１）によってスイッチ６１，６３，６３ａ，６４，６６を導通にすると共に、クロック信号（φ１ｂ＝０、φ４ｂ＝０）によってスイッチ６５，６７を非導通にする。キャパシタ５８と出力５１ｂとはスイッチ６７によって分離され、出力５１ｂと入力５１ａとはスイッチ６７によって分離される。ゲインステージ５１においては、演算増幅回路５５の入力と出力とが導通されるとき、演算増幅回路５５の出力には基準電位ＶＣＯＭが発生する。この接続において、サブＡ／Ｄ変換回路５２は当初の演算値ＶＯＰを受けて、クロックφｃｂに応答してデジタル信号Ｄを生成する。このデジタル信号Ｄは論理回路５３に提供され、論理回路５３は、Ｄ／Ａ変換回路５４を制御する制御信号ＶＣＯＮＴｂを生成する。
【００４２】
図５の（ｂ）部には、演算動作時の接続構成を示している。この演算動作では、生成されたデジタル信号Ｄに応じてＤ／Ａ変換値をキャパシタ５６，５７の一端に加えて、増幅及びさらなる残差値の生成を行う。必要な回数の巡回動作を第２の巡回型Ａ／Ｄ変換回路１０４で行った後に、残差値が第３の非巡回型Ａ／Ｄ変換回路１０５に提供される。この演算動作では、ゲインステージ５１は、演算増幅回路５５及びキャパシタ５６〜５８により演算値ＶＯＰを生成する。この演算動作における接続構成は、第１の巡回型Ａ／Ｄ変換回路１０３の構成（図４の（ｄ）部）と同様であるので説明を省略する。
【００４３】
この演算動作時には、演算値ＶＯＰの生成のために、スイッチ６４を介してキャパシタ５６、５７を演算増幅回路５５の反転入力に接続する。このとき、制御回路１８からのクロック信号（φ２ｂ＝１、φ４ｂ＝１）によってスイッチ６４，６７を導通にすると共に、クロック信号（φ３ｂ＝０、φＳｂ＝０、φ１ｂ＝０、φＲｂ＝０）によってスイッチ６１、６３、６５、６６を非導通にする。キャパシタ５６、５７の一端は、スイッチ６５によって基準電位線ＬＣＯＭから分離され、キャパシタ５６、５７の他端は、スイッチ６１によって出力５１ｂから分離される。
【００４４】
図５の（ｃ）部には、第２回目の巡回動作以降の格納動作時の接続構成を示している。格納動作では、演算増幅回路５５の出力上の演算値ＶＯＰをキャパシタ５６，５７，５８に格納する。格納のために、キャパシタ５６、５７が互いに並列に接続される。この格納動作では、演算値ＶＯＰがアナログ信号としてサブＡ／Ｄ変換回路５２に提供される。この演算動作における接続構成は、第１の巡回型Ａ／Ｄ変換回路１０３の構成（図４の（ｃ）部）と同様である。演算値ＶＯＰをキャパシタ５６，５７に格納するために、スイッチ６１，６３ａ，６７を介してキャパシタ５６，５７を出力５１ｂに接続すると共に、スイッチ６５を介してキャパシタ５６、５７に基準電位ＶＣＯＭを供給する。このとき、制御回路１８からのクロック信号（φ１ｂ＝１、φＤＳｂ＝１、φ３ｂ＝１、φ４ｂ＝１）によってスイッチ６１、６３ａ，６５、６７を導通にすると共に、クロック信号（φＳｂ＝０、φ２ｂ＝０、φＲｂ＝０）によってスイッチ６３、６４、６６を非導通にする。キャパシタ５６、５７はスイッチ６３によって入力５１ａから分離され、キャパシタ５６，５７はスイッチ６４によって演算増幅回路５５の反転入力から分離される。ゲインステージ５１の格納動作時において、演算増幅回路５５の反転入力は基準電位ＶＣＯＭになる。
【００４５】
初期格納動作〜演算動作の後に格納動作〜演算動作が繰り返されて、デジタル信号Ｄの列が生成される。この繰り返しは、所定のビット数ＮｂのＡ／Ｄ変換結果が得られるまで行われる。
【００４６】
図６は、第３の非巡回型Ａ／Ｄ変換回路１０５の概略構成を示す回路図である。第３の非巡回型Ａ／Ｄ変換回路１０５は、第２の巡回型Ａ／Ｄ変換回路１０４から残差値である演算値ＶＯＰを受け、その演算値ＶＯＰを示す第３のデジタル値を生成する。詳細には、第３の非巡回型Ａ／Ｄ変換回路１０５は、時間的に変化する基準電圧（参照値）と演算値ＶＯＰとの比較信号によってＡ／Ｄ変換を実行する非巡回型Ａ／Ｄ変換回路であり、例えば、スイッチ手段等によって逐次切り得られた基準電位と演算値ＶＯＰとを基準電位と比較することでＡ／Ｄ変換を実行する逐次比較型Ａ／Ｄ変換回路や、ランプ信号を基に生成された時間的に変化する基準電位と演算値ＶＯＰとを比較することでＡ／Ｄ変換を実行するシングルスロープ型Ａ／Ｄ変換回路が採用される。
【００４７】
図６には、逐次比較型Ａ／Ｄ変換回路が適用された第３の非巡回型Ａ／Ｄ変換回路１０５の構成の一例が示されている。第３の非巡回型Ａ／Ｄ変換回路１０５は、入力された演算値ＶＯＰをサンプル／ホールドするサンプルホールド（Ｓ／Ｈ）回路７１と、演算値ＶＯＰと参照電圧とを比較するコンパレータ（比較器）７２と、コンパレータ７２に入力する参照電圧を選択するデコーダ７３と、デコーダ７３によって制御される複数のスイッチ７６ａ〜７６ｇと、デコーダ７３による選択とコンパレータ７２による比較信号を基にデジタル値を決定し記憶するレジスタ７４と、レジスタ７４及びコンパレータ７２の動作を制御する制御回路７５とにより構成される。第３の非巡回型Ａ／Ｄ変換回路１０５には、Ａ／Ｄ変換器１０１のアレイで共通に設けられた分圧回路７７から段階的な大きさの電圧を有する複数の参照電圧が入力され、この複数の参照電圧の中から一の参照電圧がコンパレータ７２の一の入力に選択的に入力されるように、分圧回路７７とコンパレータ７２の一の入力とはスイッチ７６ａ〜７６ｇを介して接続されている。また、コンパレータ７２の他の入力には、Ｓ／Ｈ回路７１を介して演算値ＶＯＰが入力される。
【００４８】
このような第３の非巡回型Ａ／Ｄ変換回路１０５は、次のようにして例えば３ビットのＡ／Ｄ変換動作を実現可能に構成される。ここでは、３ビットのＡ／Ｄ変換処理を説明しているが、同様な動作によって任意のビットのＡ／Ｄ変換動作も実現可能である。すなわち、制御回路７５がレジスタ７４及びデコーダ７３を制御することにより、７段階の参照電圧のうちから真ん中の値の参照電圧を選択するように制御し、レジスタ７４はその結果コンパレータ７２から得られる比較信号を基に最上位のビット値を決定および記憶する。次に、制御回路７５がコンパレータ７２の比較信号に応じてレジスタ７４及びデコーダ７３を制御することにより、選択されていた参照電圧より大きいか又は小さい３段階の参照電圧の中から真ん中の値の参照電圧を選択するように制御し、レジスタ７４はその結果コンパレータ７２から得られる比較信号を基に中位のビット値を決定および記憶する。さらに、同様に制御回路７５がコンパレータ７２の比較信号に応じてレジスタ７４及びデコーダ７３を制御することにより、選択されていた参照電圧より大きいか又は小さい１段階の参照電圧を選択するように制御し、レジスタ７４はその結果コンパレータ７２から得られる比較信号を基に最下位のビット値を決定および記憶する。そして、最終的にレジスタ７４に記憶されたデジタル値が第３のデジタル値として出力される。
【００４９】
このような構成の第３の非巡回型Ａ／Ｄ変換回路１０５を採用することで、回路面積を小さくできるという利点がある。すなわち、Ｓ／Ｈ回路を除いてはキャパシタが無いため配線とキャパシタとの結合によるノイズ発生も低減できるためＬＳＩ等の回路レイアウト上の制約が少なくなる。
【００５０】
図７には、逐次比較型Ａ／Ｄ変換回路が適用された第３の非巡回型Ａ／Ｄ変換回路の構成の他の例が示されている。第３の非巡回型Ａ／Ｄ変換回路１０５Ａは、入力された演算値ＶＯＰと参照電圧とを比較するコンパレータ７２Ａと、コンパレータ７２Ａの入力に接続された複数のキャパシタ８１ａ〜８１ｄと、キャパシタ８１ａ〜８１ｄに接続された複数のスイッチ８３ａ〜８３ｄ，８５ａ〜８５ｄ，８７ｂ〜８７ｄと、コンパレータ７２Ａの入出力間に接続されたスイッチ８９と、スイッチ８５ｂ〜８５ｄ，８７ｂ〜８７ｄの開閉を制御すると共にＡ／Ｄ変換結果を格納するレジスタ９１とにより構成される。ここでは、３ビットのＡ／Ｄ変換処理が可能な構成を説明しているが、同様な構成によって任意のビットのＡ／Ｄ変換動作を実現可能である。
【００５１】
第３の非巡回型Ａ／Ｄ変換回路１０５Ａにおいては、クロック信号（φＳ＝１、φＳｄ＝１）によってスイッチ８３ａ〜８３ｄ，８９が導通されることによって、コンパレータ７２Ａの反転入力と出力とが接続されるとともに、キャパシタ８１ａ〜８１ｄに演算値ＶＯＰがサンプリングされる。このとき、コンパレータ７２Ａの反転入力が仮想接地電位に設定される。次に、クロック信号（φＳ＝０、φＳｄ＝０）によってスイッチ８３ａ〜８３ｄ，８９が遮断され、レジスタ９１に３ビットコードが設定されて、そのコードによって容量アレイＤ／Ａ変換部としてのキャパシタ８１ａ〜８１ｄを動作させる。具体的には、３ビットコードを（Ｄ０，Ｄ１，Ｄ２）とし（Ｄ０がＭＳＢであり、Ｄ０〜Ｄ２は“０”又は“１”の二値を持つとする。）、Ｄ２＝“１”の場合は制御信号Ｄ２Ｈ＝“１”、制御信号Ｄ２Ｌ＝“０”と設定し、Ｄ２＝“０”の場合は制御信号Ｄ２Ｈ＝“０”、制御信号Ｄ２Ｌ＝“１”と設定し、設定した制御信号Ｄ２Ｈ，Ｄ２Ｌをレジスタ９１から出力させる。なお、クロック信号（φＳｄ＝１）で演算値ＶＯＰをサンプリングしているときは、制御信号Ｄ２Ｈ＝“０”、制御信号Ｄ２Ｌ＝“０”と設定しておく。
【００５２】
演算値ＶＯＰをキャパシタ８１ａ〜８１ｄにサンプリングしたときと、キャパシタ８１ａ〜８１ｄをレジスタ９１の制御によって参照電源に接続したときとでは、コンパレータ７２Ａの反転入力における正味の電荷ＱＮＥＴは変化しない。この電荷保存則により、コンパレータ７２Ａの反転入力の電圧Ｖｓ、演算値ＶＯＰ及び参照電源との関係は下記式で求められる。
【数１】
0006703252.tif 000002
【００５３】
ここで、ΔＶＲ＝ＶＲＨ−ＶＲＬであり、ＶＲＬは、スイッチ８５ａ〜８５ｄを介してキャパシタ８１ａ〜８１ｄに入力される電圧値、ＶＲＨは、スイッチ８７ｂ〜８５ｄを介してキャパシタ８１ｂ〜８１ｄに入力される電圧値である。これを整理すると、下記式；
【数２】
0006703252.tif 000003
が得られる。つまり、演算値ＶＯＰと容量アレイＤ／Ａ変換部の出力との差によってＶｓが与えられる。
【００５４】
第３の非巡回型Ａ／Ｄ変換回路１０５Ａのレジスタ９１は、動作を進めるに従って分解能が１ビットずつ向上させるように設定される。例えば、第１のステップでは、３ビットコードを（Ｄ０，Ｄ１，Ｄ２）＝（１，０，０）と設定する。このとき、コンパレータ７２Ａは、演算値ＶＯＰとVRL+0.5ΔVR=0.5(VRH+VRL)とを比較することになる。つまり、コンパレータ７２Ａは、ＡＤ変換範囲を電圧ＶＲＨから電圧ＶＲＬまでの範囲として、その中央の値と演算値ＶＯＰを比較する。もし、演算値ＶＯＰが0.5(VRL+VRH)よりも大きければ、レジスタ９１は、Ｄ０＝“１”を確定させる。演算値ＶＯＰが0.5(VRL+VRH)よりも小さければ、レジスタ９１は、Ｄ０＝“０”を確定させる。次に、レジスタ９１は、もしＤ０＝“１”で確定した場合、第2のステップでは、（Ｄ０，Ｄ１，Ｄ２）＝（１，１，０）と設定する。これによって、演算値ＶＯＰとVRL+0.75ΔVR=0.75VRH+0.25VRLとを比較することで2ビット目が確定される。このような動作を第３ステップまで繰り返すことで、第３の非巡回型Ａ／Ｄ変換回路１０５Ａは３ビットの分解能をもった逐次比較Ａ／Ｄ変換を実現可能である。
【００５５】
図８には、逐次比較型Ａ／Ｄ変換回路が適用された第３の非巡回型Ａ／Ｄ変換回路の構成のもう一つ例が示されている。図８に示す第３の非巡回型Ａ／Ｄ変換回路１０５Ｂは、Ｓ／Ｈ回路７１と、演算値ＶＯＰと参照電圧とを比較する三入力のコンパレータ１０１ａと、コンパレータ１０１ａに入力する基準電圧ＶＲ１，ＶＲ２を分圧回路７７の出力を基に生成する論理回路１０３ａ〜１０３ｄ及びスイッチ１０５ａ〜１０５ｄ，１０７ａ〜１０７ｄと、コンパレータ１０１ａによる比較信号を基にデジタル値を決定し記憶するレジスタ１０９とにより構成される。ここでは、３ビットのＡ／Ｄ変換処理が可能な構成を説明しているが、同様な構成によって任意のビットのＡ／Ｄ変換動作を実現可能である。
【００５６】
第３の非巡回型Ａ／Ｄ変換回路１０５Ｂにおいては、図６に示した非巡回型Ａ／Ｄ変換回路１０５と同様に３ビットの逐次比較型Ａ／Ｄ変換が可能とされる。すなわち、レジスタ１０９によって設定されたビットコード（Ｄ１，Ｄ２）に応じて、論理回路１０３ａ〜１０３ｄ及びスイッチ１０５ａ〜１０５ｄ，１０７ａ〜１０７ｄによって、分圧回路７７から２つの基準電圧ＶＲ１，ＶＲ２が選択されてコンパレータ１０１ａの２つの入力端子１−，２−に入力されるとともに、設定されたビットコード（Ｄ０）に応じて、コンパレータ１０１ａの内部で２つの基準電圧ＶＲ１，ＶＲ２から下記式に示すような参照電圧ＶＲｅｆが生成される。
ＶＲｅｆ＝ＶＲ１＋ＶＲ２／２  （Ａ０＝“０”の場合），
ＶＲｅｆ＝ＶＲ１  （Ａ０＝“１”の場合）
そして、コンパレータ１０１ａにおいて、逐次生成された参照電圧ＶＲｅｆが演算値ＶＯＰと比較されることによってそれぞれのビットコード（Ｄ０，Ｄ１，Ｄ２）が順番に決定される。
【００５７】
上記構成の３の非巡回型Ａ／Ｄ変換回路１０５Ｂにおいては、分圧回路７７から入力される基準電圧の数を削減できるので、全体の回路規模を比較的小さくすることができる。
【００５８】
次に、上述したＡ／Ｄ変換器１０１の動作手順について説明する。図９は、Ａ／Ｄ変換器１０１の制御回路１８によって制御された動作タイミングを示すタイミングチャートであり、図１０は、図９のタイミングチャートの一部を拡大して示す図である。図９及び図１０において、（ａ）には画素信号転送の処理対象の信号の水平期間が示され、（ｂ）には制御信号Ｒｉのタイミングが示され、（ｃ）には制御信号ＴＸｉのタイミングが示され、（ｄ）は画素から電荷出力のタイミングが示され、（ｅ）には制御信号φＣＤＳによる相関二重サンプリングのタイミングが示され、（ｆ），（ｇ）には制御信号φＳ１，φＳａのタイミングが示されている。また、（ｈ）には第１の巡回型Ａ／Ｄ変換回路１０３の処理対象の信号の水平期間が示され、（ｉ）には第１の巡回型Ａ／Ｄ変換回路１０３のＡ／Ｄ変換の格納動作及び演算動作のタイミングが示され、（ｊ）には制御信号φＳｂのタイミングが示されている。さらに、（ｋ）には第２の巡回型Ａ／Ｄ変換回路１０４の処理対象の信号の水平期間が示され、（ｌ）には第２の巡回型Ａ／Ｄ変換回路１０４のＡ／Ｄ変換の格納動作及び演算動作のタイミングが示され、（ｍ）には制御信号φＳｃのタイミングが示され、（ｎ）には第３の非巡回型Ａ／Ｄ変換回路１０５の処理対象の信号の水平期間が示され、（ｏ）には第３の非巡回型Ａ／Ｄ変換回路１０５のＡ／Ｄ変換の逐次比較のタイミングが示されている。
【００５９】
図９に示すように、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４及び第３の非巡回型Ａ／Ｄ変換回路１０５は、処理対象の信号をサンプル／ホールドする機能を有するため、互いに並行したパイプライン処理を実行可能である。すなわち、第１の巡回型Ａ／Ｄ変換回路１０３は、Ｎ番目の水平期間に関するＡ／Ｄ変換処理が完了して制御信号φＳｂにより演算値ＶＯＰを第２の巡回型Ａ／Ｄ変換回路１０４にホールドさせた直後からＮ＋１番目の水平期間に関するＡ／Ｄ変換処理を開始する。同様に、第２の巡回型Ａ／Ｄ変換回路１０４は、Ｎ番目の水平期間に関するＡ／Ｄ変換処理が完了して制御信号φＳｃにより演算値ＶＯＰを第３の非巡回型Ａ／Ｄ変換回路１０５にホールドさせた直後からＮ＋１番目の水平期間に関するＡ／Ｄ変換処理を開始する。
【００６０】
このようにパイプライン処理が実行されるので、制御回路１８はＡ／Ｄ変換の精度を確保するために、各制御信号のタイミングを所定のタイミングから外すように制御（タイミング制御）する。すなわち、制御回路１８は、第１及び第２の巡回型Ａ／Ｄ変換回路１０３，１０４のうちの一方のＡ／Ｄ変換回路における格納動作の期間と演算動作期間との間の切り替わりのタイミング（遷移期間）を、第１及び第２の巡回型Ａ／Ｄ変換回路１０３，１０４のうちの他方のＡ／Ｄ変換回路における格納動作期間の終期及び演算動作期間の終期から外すように制御する。さらに、制御回路１８は、第３の非巡回型Ａ／Ｄ変換回路１０５における逐次比較により生成処理するビットコードが遷移するタイミング（遷移期間）を第１及び第２の巡回型Ａ／Ｄ変換回路１０３，１０４の格納動作期間の終期及び演算動作期間の終期から外すように制御する。特に、後段側のＡ／Ｄ変換回路の遷移期間を前段側のＡ／Ｄ変換回路の格納動作期間の終期及び演算動作期間の終期から外すことは精度向上の観点から重要である。
【００６１】
このようなタイミング制御について、図１０を参照して説明する。図１０の（ｉ），（ｌ）には、Ａ／Ｄ変換処理による各デジタル値に関する格納動作期間及び演算動作期間のタイミングをビットごとに示しており、例えばｍビット目（ｍ＝１〜９）の格納動作期間及び演算動作期間を“Ｓｍ”、“Ａｍ”で示している。また、図１０の（ｏ）には、Ａ／Ｄ変換処理における各デジタル値の逐次比較のタイミングを“Ｄｍ”（ｍ＝１０〜１２）で示している。そして、巡回型Ａ／Ｄ変換処理における格納動作期間及び演算動作期間の遷移タイミング、及び非巡回型Ａ／Ｄ変換のビットコードが遷移する遷移タイミングを点線四角で示している。さらに、これらの遷移タイミングが時間的に重ならないように外したいタイミング（制御対象タイミング）を実線四角で囲んで示している。制御対象タイミングとしては、以下のようなものが挙げられる
（１）制御信号φＳ１によってスイッチ４２がオンからオフされてリセットレベルがホールドされるタイミング（Ｐ１、図４（ａ）〜図４（ｂ））。
（２）制御信号φＳａ、制御信号φ２ａによってスイッチ４３，４４がオンからオフされてリセットレベルと信号レベルの差分がホールドされるタイミング（Ｐ２、図４（ｂ）〜図４（ｃ））。
（２’）制御信号φＳｂによってスイッチ６３がオンからオフされて演算値ＶＯＰがホールドされるタイミング（Ｐ２’、図５（ａ）〜図５（ｂ））。
（３）演算値ＶＯＰが生成されてからスイッチ４４，６４がオンからオフされて演算値ＶＯＰがホールドされるタイミング（Ｐ３、図４（ｄ）〜図４（ｃ）、図５（ｂ）〜図５（ｃ））。
（４）ホールドされた演算値ＶＯＰに対してＡ／Ｄ変換が実行されスイッチ４１，４５，６１，６５がオンからオフされて演算動作に遷移するタイミング（Ｐ４、図４（ｃ）〜図４（ｄ）、図５（ｃ）〜図５（ｂ））。
（５）非巡回型Ａ／Ｄ変換において各ビットコードを生成したタイミング（Ｐ５）。
制御回路１８は、Ａ／Ｄ変換における遷移タイミングをこれらの制御対象タイミングから外れるように制御信号を生成する。特に、上段側の巡回型Ａ／Ｄ変換回路において上記（１）〜（４）の制御対象タイミングを遷移タイミングから外すことは精度向上の点で効果が高い。前段側のほうが入力信号の増幅率が低いためノイズ混入を防ぐことにより効果的に変換精度を向上できるためである。
【００６２】
以上説明したＡ／Ｄ変換器１０１によれば、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４において、イメージセンサからの信号が増幅されながらＤ／Ａ変換値との差分である残差値が生成されるとともにその残差値を基に第１〜第２のデジタル値が生成され、第２の巡回型Ａ／Ｄ変換回路１０４からの残差値を基に第３の非巡回型Ａ／Ｄ変換回路１０５において第３のデジタル値が生成される。このような構成により、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４及び第３の非巡回型Ａ／Ｄ変換回路１０５のうちの後段側のＡ／Ｄ変換回路に求められるＡ／Ｄ変換の精度を前段側に比較して低くできる結果、Ａ／Ｄ変換回路の全体の消費電力を低減できるとともに、第３の非巡回型Ａ／Ｄ変換回路１０５を非巡回型の構成とすることで第３の非巡回型Ａ／Ｄ変換回路１０５の消費電力をさらに低減できる。また、後段側のＡ／Ｄ変換回路に求められるＡ／Ｄ変換の精度を前段側に比較して低くできることでＡ／Ｄ変換処理の高速化も実現できる。その結果、消費電力を抑えつつ高速化を実現可能なＡ／Ｄ変換器を提供することができる。
【００６３】
後段側のＡ／Ｄ変換回路に求められるＡ／Ｄ変換の精度を前段側に比較して低くできる結果、後段側のＡ／Ｄ変換回路の消費電力を低減できる理由は次の通りである。まず、第一の理由について述べる。一般に、トランジスタやキャパシタは、寸法を大きくすればＬＳＩ製造プロセスにおいて寸法がばらついたとしても相対的に精度を上げられるので、要求精度が高い場合は寸法を大きくする。そうするとキャパシタへの充放電電流が大きくなり、トランジスタのバイアス電流が大きくなって、消費電力は大きくなる。逆に、要求精度が低くなれば、寸法を小さくでき、バイアス電流や充放電電流を少なくできるため、消費電力を低減できる。また、素子面積も小さくできるという利点もある。次に、第二の理由について述べる。Ａ／Ｄ変換に高い精度を要求する場合、その精度内にセトリングするまでの時間を短くするには電流を多く流す必要があり、その結果、消費電力は大きくなる。セトリングに対する精度要求が低くなれば同じセトリングタイムを実現するための電流は低くて済み、消費電力は低くできる。さらに、第三の理由を述べると、Ａ／Ｄ変換の要求精度が低く、増幅器のオフセット電圧が大きくてもよいとすれば、トランジスタの寸法は小さくできるため、消費電力も低くできる。そして、第四の理由について述べる。トランジスタの１／ｆノイズを小さくするためにはトランジスタの寸法を大きくする必要がある。逆にＡ／Ｄ変換の要求精度が低ければ、トランジスタの１／ｆノイズは大きくて良いことになり、トランジスタの寸法を小さくできるため、消費電力を低くできる。
【００６４】
ここで、Ａ／Ｄ変換器１０１においては、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４において、一方の回路における格納動作期間と演算動作期間との間の遷移タイミングを、他方の回路における格納動作期間の終期及び演算動作期間の終期から外すように制御される。こうすれば、一方のＡ／Ｄ変換回路の動作の影響から発生するノイズ（例えば、ホールドノードに寄生容量などを介して混入するノイズ）による他方のＡ／Ｄ変換回路で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。その結果として、Ａ／Ｄ変換の精度を向上させることができる。
【００６５】
また、Ａ／Ｄ変換器１０１においては、第３の非巡回型Ａ／Ｄ変換回路１０５において、残差値から順次生成するビットコードが遷移するタイミングを、第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４における格納動作期間の終期及び演算動作期間の終期から外すように制御される。この場合、第３の非巡回型Ａ／Ｄ変換回路１０５の動作の影響から発生するノイズ（例えば、ホールドノードに寄生容量などを介して混入するノイズ）による第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。その結果として、Ａ／Ｄ変換の精度を向上させることができる。
【００６６】
特に、Ａ／Ｄ変換による１つのビットを確定するタイミングを他のＡ／Ｄ変換によるビット信号が遷移していないタイミングにするためには、最終段に非巡回型Ａ／Ｄ変換回路を採用することが効果的である。逐次比較型Ａ／Ｄ変換では、ずらさなければならないビット当りのタイミングは、格納動作と演算動作の２つの動作ステージがある巡回型の半分で済むためである。
【００６７】
本発明は、上述した実施形態に限定されるものではない。上記実施形態においては下記の構成に変更されてもよい。
【００６８】
例えば、第３の非巡回Ａ／Ｄ変換回路１０５は、Ｓ／Ｈ回路７１が省略されていてもよい。図１１は、Ｓ／Ｈ回路を含まない変形例に係るＡ／Ｄ変換器の動作タイミングを示すタイミングチャートであり、図１２は、図１１のタイミングチャートの一部を拡大して示す図である。本変形例の動作におけるＡ／Ｄ変換器１０１の動作との相違点は、第２の巡回型Ａ／Ｄ変換回路１０４における最後の巡回の演算動作期間“Ａ９”が、第３の非巡回型Ａ／Ｄ変換回路１０５のＡ／Ｄ変換処理が行われている期間“Ｄ１０”，“Ｄ１１”，“Ｄ１１”の間継続されるように制御される点である。この変形例においても、制御回路１８により、Ａ／Ｄ変換における遷移タイミングが制御対象タイミングから外れるように制御される（図１２）。
【００６９】
また、上記実施形態では、逐次比較型の第３の非巡回型Ａ／Ｄ変換回路１０５が採用されていたが、シングルスロープ型Ａ／Ｄ変換回路が採用されてもよい。図１３には、変形例に係る第３の非巡回型Ａ／Ｄ変換回路１０５Ｃの構成が示されている。
【００７０】
図１３に示す第３の非巡回型Ａ／Ｄ変換回路１０５Ｃは、シングルスロープ型Ａ／Ｄ変換回路である。第３の非巡回型Ａ／Ｄ変換回路１０５Ｃは、第２の巡回型Ａ／Ｄ変換回路１０４からの演算値ＶＯＰをサンプル／ホールドするＳ／Ｈ回路７１、演算値ＶＯＰを参照信号であるランプ信号と比較する比較器１１１、フリップフロップ（ＦＦ）回路１１３、比較器１１１の出力の変化タイミングを保持するラッチ回路１１５、及び変換回路１１７を含む。この第３の非巡回型Ａ／Ｄ変換回路１０５Ｃには、アレイに共通にランプ信号発生回路１１９、グレイコードカウンタ１２１、及び制御回路１２３が設けられている。ラッチ回路１１５は、制御回路１２３からのクロックを基にグレイコードカウンタ１２１でカウントされたカウント値を受ける。ランプ信号発生回路１１９は、制御回路１２３による制御信号に応じてランプ信号を生成する。比較器１１１は、一方の入力において第２の巡回型Ａ／Ｄ変換回路１０４の最終の演算値ＶＯＰを受け、他方の入力においてランプ信号発生回路１１９からのランプ信号を受け、これらの信号の比較した比較信号を出力する。さらに、比較器１１１は、比較信号をＦＦ１１３を経由してラッチ回路１１５の記憶制御入力ＬＯＡＤに提供する。この比較信号に応答して、ラッチ回路１１５は、そのときのグレイコード計数値をラッチする。ラッチされたグレイコード計数値は、変換回路１１７を経由してＡ／Ｄ変換値（第３のデジタル値）として生成および出力される。
【００７１】
上記第３の非巡回型Ａ／Ｄ変換回路１０５Ｃが採用された変形例においても、制御回路１８によって、Ａ／Ｄ変換における遷移タイミングが制御対象タイミングから外れるように制御信号が生成される。ただし、第３の非巡回型Ａ／Ｄ変換回路１０５Ｃにおける演算値ＶＯＰと参照信号とを比較してからグレイコード係数値をラッチするタイミング（制御回路１２３によるクロックタイミング）が、Ａ／Ｄ変換における遷移タイミング、特に巡回型Ａ／Ｄ変換における格納動作期間の終期及び演算動作期間の終期から外れるように制御される。これにより、第３の非巡回型Ａ／Ｄ変換回路１０５Ｃの動作の影響から発生するノイズ（例えば、ホールドノードに寄生容量などを介して混入するノイズ）による第１〜第２の巡回型Ａ／Ｄ変換回路１０３，１０４で生成および出力されるデジタル値及び残差値の精度の低下を防止することができる。また、このようなシングルスロープ型Ａ／Ｄ変換回路を最終段に用いることにより、Ａ／Ｄ変換のタイミングの自由度を高められる。すなわち、少数ビット（３、４ビット以下）のＡ／Ｄ変換であれば、他のＡ／Ｄ変換からずらさなければならない遷移のタイミングは多くても１６回程度に済むためである。
【符号の説明】
【００７２】
１０１…Ａ／Ｄ変換器、１０３…第１の巡回型Ａ／Ｄ変換回路、１０４…第２の巡回型Ａ／Ｄ変換回路、１０５…第３の非巡回型Ａ／Ｄ変換回路、３３，５３…論理回路、３２，５２…サブＡ／Ｄ変換回路、３４，５４…Ｄ／Ａ変換回路、３５，５５…演算増幅回路（演算増幅器）、１８…制御回路（タイミング制御回路）、７２，７２Ａ，１０１，１１１…比較器、１１５…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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