(57)【特許請求の範囲】
【請求項１】
室温における禁制帯幅が２．０ｅＶより広い半導体材料からなる第１導電型のドレイン領域と、
前記ドレイン領域の上面に設けられ、前記ドレイン領域よりも低不純物濃度の第１導電型のエピタキシャル層と、
前記エピタキシャル層の上部の一部に選択的に設けられ、前記エピタキシャル層よりも高不純物濃度の第１導電型の第１の半導体領域と、
平面パターン上、前記第１の半導体領域と重なるように前記第１の半導体領域の上に設けられ、前記第１の半導体領域よりも高不純物濃度の第１導電型の第２の半導体領域と、
平面パターンにおける前記第２の半導体領域の中央部を囲むように、前記第２の半導体領域の上部を含んで設けられた第２導電型のベース領域と、
前記ベース領域の上部に前記第２の半導体領域との間にチャネルを形成するように設けられた第１導電型のソース領域と、
前記チャネル中の表面ポテンシャルを制御するゲート電極と
を備え、
前記第２の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも深く、
前記ベース領域に接して前記ベース領域の外側に前記ベース領域より低不純物濃度の第２導電型の耐圧構造領域が設けられ、前記第２の半導体領域が前記耐圧構造領域より内側にあることを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも、０．１５μｍ以上深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも、０．３μｍ以上深いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の半導体領域の不純物濃度をＮｄ１［ｃｍ−３］、前記第１の半導体領域の不
純物濃度をＮｄ２［ｃｍ−３］とすると、
前記第２の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深く、
前記第１の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ベース領域が、下面が前記第２の半導体領域の上部を含んで設けられた第１のベース層と、前記第１のベース層の上面に接し、前記第１のベース層よりも低不純物濃度の第２のベース層とを含み、
前記第２のベース層に囲まれ、前記第２の半導体領域の上に設けられた第１導電型のウェル領域を更に備え、
前記第２のベース層に前記チャネルを形成するように前記ソース領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２の半導体領域の底面の深さは、前記第１のベース層の底面の深さよりも、０．１５μｍ以上深いことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の半導体領域の底面の深さは、前記第１のベース層の底面の深さよりも、０．３μｍ以上深いことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第２の半導体領域の不純物濃度をＮｄ１［ｃｍ−３］、前記第１の半導体領域の不純物濃度をＮｄ２［ｃｍ−３］とすると、
前記第２の半導体領域の底面の深さは、前記第１のベース層の底面の深さよりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深く、
前記第１の半導体領域の底面の深さは、前記第１のベース層の底面の深さよりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深いことを特徴とする請求項５〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ベース領域の上部に前記ソース領域に接するように選択的に設けられ、前記ベース領域よりも高不純物濃度の第２導電型のベースコンタクト領域を更に備えることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
室温における禁制帯幅が２．０ｅＶより広い半導体材料からなる第１導電型の半導体基板の上面に、前記半導体基板よりも低不純物濃度の第１導電型のエピタキシャル層を成長する工程と、
前記エピタキシャル層の上部の一部に第２導電型のベース領域を選択的に形成する工程と、
平面パターン上、前記ベース領域に重なるように、前記エピタキシャル層よりも高不純物濃度の第１導電型の第１の半導体領域を底面が前記ベース領域の厚さよりも深くなるように形成する工程と、
平面パターン上、前記ベース領域に中央部を囲まれるように、前記第１の半導体領域よりも高不純物濃度の第１導電型の第２の半導体領域を前記第１の半導体領域の上に、前記エピタキシャル層の上部の一部に前記中央部が露出し、且つ底面が前記ベース領域の厚さよりも深くなるように形成する工程と、
前記ベース領域の上部の一部に、前記第２の半導体領域との間にチャネルを形成するように第１導電型のソース領域を選択的に形成する工程と、
前記チャネルの表面ポテンシャルを制御するゲート電極を形成する工程と
を含み、
前記第２の半導体領域の底面の深さは、前記ベース領域の底面の深さよりも深く、
前記ベース領域に接して前記ベース領域の外側に前記ベース領域より低不純物濃度の第２導電型の耐圧構造領域が設けられ、前記第２の半導体領域が前記耐圧構造領域より内側にあることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
スイッチングデバイスである炭化珪素（ＳｉＣ）を用いた縦型ＭＯＳＦＥＴでは、ｎ＋型のＳｉＣ基板の上面にはｎ型のＳｉＣ層が設けられる。ＳｉＣ層の上面側にはゲート構造及びソース構造が形成される。ＳｉＣ基板の裏面側にはドレイン構造が形成される。縦型ＭＯＳＦＥＴの動作時には、ＳｉＣ層の上面側には高電界が印加されるため、高電界に耐えられるように接合型電界効果トランジスタ（ＪＦＥＴ）領域が設けられる。
【０００３】
ＪＦＥＴ領域を設けると、大きな抵抗成分となるためオン抵抗が大きくなり、スイッチング時の損失増加の原因となる。そこで、オン抵抗を下げるために、ＪＦＥＴ領域のｎ型不純物の濃度を均一に上げていく方法が知られている（特許文献１参照）。また、オン抵抗の増大を抑制するため、ｎ型ドリフト領域上にエピタキシャル成長によりｐ型領域を堆積し、ｐ型領域の内部にイオン注入によりｐ＋型ベース領域を形成した構造が知られている（特許文献２参照）。
【０００４】
しかしながら、特許文献１に記載のように、オン抵抗を下げるためにＪＦＥＴ領域のｎ型不純物の濃度を均一に上げていくと、耐圧の低下をある程度は抑えることができるが、濃度の増加に伴い耐圧の低下は避けられない。また、特許文献２に記載のように、ｎ型ドリフト領域上にｐ型領域を堆積し、ｐ型領域の内部にｐ＋型ベース領域を形成した構造では、ｐ＋型ベース領域の下にｎ型領域を形成することが困難であり、ＪＦＥＴ領域の広がり抵抗を抑えることは難しい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１５９７９７号公報
【特許文献２】特開２０１５−５６６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記課題に鑑み、本発明は、オン抵抗を下げることができ、且つ耐圧の低下を抑制できる絶縁ゲート型のワイドバンドギャップ半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、（ａ）室温における禁制帯幅が２．０ｅＶより広い半導体材料からなる第１導電型のドレイン領域と、（ｂ）ドレイン領域の上面に設けられ、ドレイン領域よりも低不純物濃度の第１導電型のエピタキシャル層と、（ｃ）エピタキシャル層の上部の一部に選択的に設けられ、（ｄ）エピタキシャル層よりも高不純物濃度の第１導電型の第１の半導体領域と、平面パターン上、（ｅ）第１の半導体領域と重なるように第１の半導体領域の上に設けられ、第１の半導体領域よりも高不純物濃度の第１導電型の第２の半導体領域と、（ｆ）平面パターンにおける第２の半導体領域の中央部を囲むように、第２の半導体領域の上部を含んで設けられた第２導電型のベース領域と、（ｇ）ベース領域の上部に第２の半導体領域との間にチャネルを形成するように設けられた第１導電型のソース領域と、（ｈ）チャネル中の表面ポテンシャルを制御するゲート電極とを備えるを備える半導体装置であることを要旨とする。
【０００８】
本発明の他の態様は、（ａ）室温における禁制帯幅が２．０ｅＶより広い半導体材料からなる第１導電型の半導体基板の上面に、半導体基板よりも低不純物濃度の第１導電型のエピタキシャル層を成長する工程と、（ｂ）エピタキシャル層の上部の一部に第２導電型のベース領域を選択的に形成する工程と、（ｃ）平面パターン上、ベース領域に重なるように、エピタキシャル層よりも高不純物濃度の第１導電型の第１の半導体領域を底面がベース領域の厚さよりも深くなるように形成する工程と、（ｄ）平面パターン上、ベース領域に中央部を囲まれるように、第１の半導体領域よりも高不純物濃度の第１導電型の第２の半導体領域を第１の半導体領域の上に、エピタキシャル層の上部の一部に中央部が露出し、且つ底面がベース領域の厚さよりも深くなるように形成する工程、（ｅ）ベース領域の上部の一部に、第２の半導体領域との間にチャネルを形成するように第１導電型のソース領域を選択的に形成する工程と、（ｆ）チャネルの表面ポテンシャルを制御するゲート電極を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、オン抵抗を下げることができ、且つ耐圧の低下を抑制できる絶縁ゲート型のワイドバンドギャップ半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図２】比較例に係るオン動作時の炭化珪素半導体装置の構成を示す断面図である。
【図３】本発明の第１の実施の形態に係るオン動作時の炭化珪素半導体装置の構成を示す断面図である。
【図４】図４（ａ）及び図４（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図４（ｂ）に引き続く工程断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図５（ｂ）に引き続く工程断面図である。
【図７】図７（ａ）及び図７（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図６（ｂ）に引き続く工程断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図７（ｂ）に引き続く工程断面図である。
【図９】図９（ａ）及び図９（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図８（ｂ）に引き続く工程断面図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法の一例を説明するための図９（ｂ）に引き続く工程断面図である。
【図１１】本発明の第２の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明するための図１４（ｂ）に引き続く工程断面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造方法の一例を説明するための図１５（ｂ）に引き続く工程断面図である。
【発明を実施するための形態】
【００１１】
以下において、本発明の第１及び第２の実施の形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
更に、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１３】
また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、「ｎ」又は「ｐ」を冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、「ｎ」や「ｐ」に上付き文字で付す「＋」及び「−」は、「＋」及び「−」の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。「＋」及び「−」を含めた「ｎ」や「ｐ」の表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。また、本明細書では、ミラー指数の表記において、「−」はその直後の指数につくバーを意味しており、指数の前に「−」を付けることで負の指数をあらわしている。
【００１４】
また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに９０°変えて観察すれば「上」「下」の称呼は「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、活性領域８１と、活性領域８１の周囲に設けられた耐圧構造領域８２とを備える。この第１の実施の形態に係る半導体装置は、ｎ＋型の半導体基板１と、半導体基板１の上面に設けられ、半導体基板１よりも低不純物濃度のｎ型のエピタキシャル層２とを含む構造を基礎としている。
【００１６】
半導体基板１及びエピタキシャル層２としては、ＳｉＣ、窒化ガリウム（ＧａＮ）、ダイヤモンド、窒化アルミニウム（ＡｌＮ）等のシリコン（Ｓｉ）の禁制帯幅１．１ｅＶよりも広い半導体材料がそれぞれ使用可能である。室温における禁制帯幅は３Ｃ−ＳｉＣでは２．２３ｅＶ、４Ｈ−ＳｉＣでは３．２６ｅＶ、６Ｈ−ＳｉＣでは３．０２ｅＶ、ＧａＮでは３．４ｅＶ、ダイヤモンドでは５．５ｅＶ、ＡｌＮでは６．２ｅＶの値が報告されている。
【００１７】
禁制帯幅が２．０ｅＶ以上のワイドバンドギャップ半導体が半導体基板１及びエピタキシャル層２等として使用可能であるが、ＬＥＤ等では２．５ｅＶ以上の禁制帯幅を「ワイドバンドギャップ」として定義している。本発明では３Ｃ−ＳｉＣの禁制帯幅２．２３ｅＶ以上の室温における禁制帯幅の領域が、好ましいワイドバンドギャップ半導体の定義領域となる。第１の実施の形態においては、半導体基板１がＳｉＣ基板であり、エピタキシャル層２がＳｉＣ層である場合を例示する。
【００１８】
半導体基板１はドレイン領域を構成する。半導体基板１の裏面には裏面電極（ドレイン電極）１０が設けられている。ドリフト領域を構成するエピタキシャル層２の厚さは例えば１０μｍ程度である。
【００１９】
活性領域８１において、エピタキシャル層２の上部には、ＭＯＳ構造（素子構造）が形成されている。エピタキシャル層２の上部の一部には、エピタキシャル層２よりも高不純物濃度のｎ型の半導体領域（第１の半導体領域）２ｂが設けられている。半導体領域２ｂの上部には、半導体領域２ｂよりも高不純物濃度のｎ型の半導体領域（第２の半導体領域）２ａが設けられている。半導体領域２ａの上部には、平面パターンにおける半導体領域２ａの中央部の上部を凸部となるように囲む複数のｐ型のベース領域３ａ，３ｂが選択的に設けられている。
【００２０】
なお、図１では、半導体領域２ａ及び半導体領域２ｂが活性領域８１にのみ設けられている場合を例示しているが、半導体領域２ａ及び半導体領域２ｂが更に耐圧構造領域８２にまで延在していてもよい。
【００２１】
半導体領域２ａは、平面パターン上、半導体領域２ｂと重なるように設けられ、半導体領域２ａの底面は半導体領域２ｂに接している。半導体領域２ａの中央部の上部の、隣り合うベース領域３ａ，３ｂに挟まれた箇所がＪＦＥＴ領域を構成している。ベース領域３ａ，３ｂの底面は、逆Ｔ字型の断面となる半導体領域２ａの下部周辺部の上面に接している。
【００２２】
ベース領域３ａ，３ｂのそれぞれの幅は例えば７μｍ程度である。図１で定義されるエピタキシャル層２の上面側から測ったベース領域３ａ，３ｂの底面の深さＤ０は例えば０．４μｍ程度である。隣り合うベース領域３ａ，３ｂ間の距離Ｄ３は、例えば１．５μｍ程度である。
【００２３】
図１で定義されるエピタキシャル層２の上面から測った半導体領域２ａの底面の深さＤ１は例えば０．６μｍ程度である。半導体領域２ａの底面の深さＤ１は、ベース領域３ａ，３ｂの底面の深さＤ０に対して０．１５μｍ以上深いことが好ましい。半導体領域２ａの底面の深さＤ１をベース領域３ａ，３ｂの底面の深さＤ０に対して０．１５μｍ以上深くすることにより、ＪＦＥＴからの広がり抵抗が下がり耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００２４】
図１で定義されるエピタキシャル層２の上面から測った半導体領域２ｂの底面の深さＤ２は０．７μｍ程度である。半導体領域２ｂの底面の深さＤ２は、ベース領域３ａ，３ｂの底面の深さＤ０よりも、０．３μｍ以上深いことが好ましい。半導体領域２ｂの底面の深さＤ２をベース領域３ａ，３ｂの底面の深さＤ０に対して０．３μｍ以上深くすることにより、ＪＦＥＴからの広がり抵抗が下がり耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００２５】
半導体領域２ａの不純物濃度をＮｄ１［ｃｍ−３］、半導体領域２ｂの不純物濃度をＮｄ２［ｃｍ−３］とすると、半導体領域２ａの底面の深さＤ１は、ベース領域３ａ，３ｂの底面の深さＤ０よりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深いことが好ましい。半導体領域２ａの底面の深さＤ１をベース領域３ａ，３ｂの底面の深さＤ０よりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深くすることにより、ＪＦＥＴの空乏化を防ぐことができ耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００２６】
また、半導体領域２ｂの底面の深さＤ２は、ベース領域３ａ，３ｂの底面の深さＤ０よりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深いことが好ましい。半導体領域２ｂの底面の深さＤ２をベース領域３ａ，３ｂの底面の深さＤ０よりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深くすることにより、ＪＦＥＴの空乏化を防ぐことができ耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００２７】
ベース領域３ａ，３ｂの上部には、半導体領域２ａとの間にチャネルを定義するようにｎ＋型のソース領域４ａ，４ｂがそれぞれ設けられている。ベース領域３ａ，３ｂの上部には、ソース領域４ａ，４ｂに接してｐ＋型のベースコンタクト領域５ａ，５ｂがそれぞれ設けられている。ベースコンタクト領域５ａ，５ｂは、ソース領域４ａ，４ｂよりも耐圧構造領域８２側に配置されている。
【００２８】
ソース領域４ａ，４ｂと半導体領域２ａとに挟まれたチャネルとなるベース領域３ａ，３ｂの上面には、ゲート絶縁膜７を介してゲート電極６が設けられている。図１に例示するように、ゲート電極６は、ゲート絶縁膜７を介して、隣り合うベース領域３ａ，３ｂに挟まれた半導体領域２ａの上面にも設けられていてもよい。ゲート電極６は、ソース領域４ａ，４ｂと半導体領域２ａの間のチャネルの表面電位（表面ポテンシャル）を制御する。
【００２９】
なお、図１では、活性領域８１に１つのＭＯＳ構造のみを例示しているが、活性領域８１には複数のＭＯＳ構造が並列に配置されていてもよい。
【００３０】
エピタキシャル層２の上面側には、ゲート電極６等を覆うように層間絶縁膜８が設けられている。層間絶縁膜８の一部の、ゲート絶縁膜７を貫通するコンタクトホールを介して、ソース領域４ａ，４ｂ及びベースコンタクト領域５ａ，５ｂに接するようにソース電極１１が配置されている。ソース電極１１は、層間絶縁膜８によって、ゲート電極６と電気的に絶縁されている。
【００３１】
ソース電極１１上には、ソース電極１１に電気的に接続する電極パッド１２が設けられている。電極パッド１２の平面パターンは、活性領域８１と耐圧構造領域８２との境界部分で終端している。耐圧構造領域８２上には、電極パッド１２の最も耐圧構造領域８２側の各端部を覆うように、放電防止の機能を有する保護膜（パッシベーション膜）１３が設けられている。保護膜１３としては、例えばシリコン酸化膜やポリイミド等の絶縁膜が採用可能である。
【００３２】
耐圧構造領域８２において、エピタキシャル層２の上部には、ｐ−型領域１４ａ及びｐ−−型領域１４ｂが設けられている。ｐ−型領域１４ａ及びｐ−−型領域１４ｂは、ダブルゾーンＪＴＥ（Junction Termination Extension）構造を構成する。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように並列された構成のＪＴＥ構造である。ＪＴＥ構造の表面は、層間絶縁膜８によって活性領域８１の表面配線構造と電気的に絶縁されている。
【００３３】
ｐ−型領域１４ａは、ベース領域３ａ，３ｂの周辺部に接して、ベース領域３ａ，３ｂを囲んでいる。ｐ−−型領域１４ｂは、ｐ−型領域１４ａの周辺部に接して、ｐ−型領域１４ａを囲んでいる。即ち、活性領域８１側から耐圧構造領域８２側へ向かって、ベース領域３ａ，３ｂを囲むように、ｐ−型領域１４ａ及びｐ−−型領域１４ｂが順に並列に配置されて平面パターンとしては同心構造をなしている。ｐ−型領域１４ａの不純物濃度は、ベース領域３ａ，３ｂの不純物濃度よりも低い。ｐ−−型領域１４ｂの不純物濃度は、ｐ−型領域１４ａの不純物濃度よりも低い。
【００３４】
第１の実施の形態に係る半導体装置のオン動作時には、ゲート−ソース間に正の電圧が印加されて、ゲート電極６直下のベース領域３ａ，３ｂに定義されるチャネルの表層に反転チャネル層が形成される。このとき、ソース電極１１、ベースコンタクト領域５ａ、ソース領域４ａ、ベース領域３ａの表層の反転チャネル層、半導体領域２ａ、半導体領域２ｂ、エピタキシャル層２、半導体基板１、ドレイン電極１０の電流の経路が形成される。更に、ソース電極１１、ベースコンタクト領域５ｂ、ソース領域４ｂ、ベース領域３ｂの表層の反転チャネル層、半導体領域２ａ、半導体領域２ｂ、エピタキシャル層２、半導体基板１、ドレイン電極１０の電流の経路が形成される。これにより、ドレイン電極１０からソース電極１１に電流が流れる。
【００３５】
ここで、図２に示す半導体領域２ａの底面の深さＤ４がベース領域３ａ，３ｂの底面の深さＤ０よりも浅い比較例に係る半導体装置を、図１に示した第１の実施の形態に係る半導体装置の構造と対比してみる。比較例に係る半導体装置のオン動作時には、半導体領域２ａの底面の深さＤ４がベース領域３ａ，３ｂの底面の深さＤ０より浅いため、ベース領域３ａ，３ｂの底部の角部付近で空乏層４０が広がり、電流の経路を狭めて抵抗が大きくなる。
【００３６】
これに対して、第１の実施の形態に係る半導体装置によれば、半導体領域２ａの底面の深さＤ１をベース領域３ａ，３ｂの底面の深さＤ０より深くしている。これにより、図３に示すように、ドレイン側に電圧を印加していないときの空乏層４０の広がり程度、半導体領域２ａの底面の深さＤ１が深くなっている。したがって、図２に示した比較例に係る半導体装置に比して、ベース領域３ａ，３ｂの底部の角部付近での空乏層４０の広がりを抑制でき、電流の経路を広くできるので、耐圧を維持しつつ抵抗を下げられる。
【００３７】
また、オン動作時にドレイン側に数Ｖ印加すると空乏層が電流の経路を狭めるように広がるが、この影響を避けるように、耐圧に影響しない程度の半導体領域２ａよりも低不純物濃度の半導体領域２ｂを半導体領域２ａより深い部分に形成している。これにより、オン抵抗を下げる効果が増大する。
【００３８】
次に、図４（ａ）〜図１０（ｂ）を参照しながら、第１の実施の形態に係る半導体装置の製造方法の一例について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。
【００３９】
まず、例えば５×１０１８ｃｍ−３程度の不純物濃度に窒素がドーピングされたＳｉＣ基板１を用意する。ＳｉＣ基板１は、上面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
【００４０】
次に、図４（ａ）に示すように、ＳｉＣ基板１の上面に、窒素等のｎ型不純物がドーピングされたエピタキシャル層２を成長させる。この際、例えばモノシラン（ＳｉＨ４）等のＳｉ化合物とメタン（ＣＨ４）、エタン（Ｃ２Ｈ６）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、エチレン（Ｃ２Ｈ４）等の有機化合物等を原料ガスとし、窒素ガス等をドーピングガスとして用いる。エピタキシャル層２の不純物濃度は例えば８．０×１０１５ｃｍ−３程度であり、厚さは例えば１０μｍ程度である。
【００４１】
次に、例えば減圧気相化学成長（ＬＰＣＶＤ）法等により、エピタキシャル層２の上面にシリコン酸化膜等の絶縁膜２１を堆積する。そして、フォトリソグラフィ技術及びエッチングを用いて絶縁膜２１をパターニングする。パターニングされた絶縁膜２１をマスクとして用いて、Ａｌ等のｐ型不純物を加速電圧を変えて多段イオン注入することにより、図４（ｂ）に示すように、エピタキシャル層２の上部の一部にｐ型のベース領域３ａ，３ｂを選択的に形成する。
【００４２】
イオン注入では、ベース領域３ａ，３ｂの不純物濃度が例えば３．０×１０１８ｃｍ−３程度となるように総ドーズ量を設定してもよい。例えば、ベース領域３ａ，３ｂのそれぞれの幅は７μｍ程度であり、深さＤ０は０．４μｍ程度である。隣り合うベース領域３ａ，３ｂ間の距離Ｄ３は、例えば１．５μｍ程度である。その後、マスクとして用いた酸化膜２１をドライエッチング等により除去する。
【００４３】
次に、エピタキシャル層２の上面にフォトレジスト膜２２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２２をパターニングする。パターニングされたフォトレジスト膜２２をマスクとして用いて、窒素等のｎ型不純物を順次、総ドーズ量を変えた２種類の多段イオン注入をすることにより、図５（ａ）に示すように、エピタキシャル層２の上部の一部にｎ型の半導体領域２ａ及びｎ型の半導体領域２ｂを形成する。半導体領域２ｂは、平面パターン上、ベース領域３ａ，３ｂに重なるように、ベース領域３ａ，３ｂの下方の位置に、底面がベース領域３ａ，３ｂの厚さよりも深くなるように形成される。半導体領域２ａは、平面パターン上、ベース領域３ａ，３ｂに中央部を囲まれ、中央部がエピタキシャル層２の上部に露出する。半導体領域２ａは、半導体領域２ｂの上に、底面がベース領域３ａ，３ｂの厚さよりも深くなるように形成される。
【００４４】
多段イオン注入では、半導体領域２ｂの不純物濃度が例えば５．０×１０１６ｃｍ−３程度となり、半導体領域２ａの不純物濃度が例えば１．０×１０１７ｃｍ−３程度となるように、それぞれの総ドーズ量が設定される。また、半導体領域２ｂの底面の深さＤ２が、ベース領域３ａ，３ｂの底面の深さＤ０よりも深く、且つ半導体領域２ａの底面の深さＤ１がベース領域３ａ，３ｂの底面の深さＤ０よりも深い射影飛程となるようにイオンの加速電圧が設定される。
【００４５】
半導体領域２ｂの底面の深さＤ２は、ベース領域３ａ，３ｂの底面の深さＤ０よりも例えば０．３μｍ程度深い。半導体領域２ａの底面の深さＤ１は、ベース領域３ａ，３ｂの底面の深さＤ０よりも例えば０．２μｍ程度深い。例えば、半導体領域２ａの底面の深さＤ１は０．６μｍ程度であり、半導体領域２ｂの底面の深さＤ２は０．７μｍ程度である。図５（ａ）に示すように、半導体領域２ａと半導体領域２ｂは活性領域８１にのみ形成してもよく、耐圧構造領域８２にも形成してもよい。その後、ウェット処理等によりフォトレジスト膜２２を除去する。
【００４６】
次に、エピタキシャル層２の上面にフォトレジスト膜２３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２３をパターニングする。パターニングされたフォトレジスト膜２３をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図５（ｂ）に示すように、エピタキシャル層２の上部にｐ−型領域１４ａを選択的に形成する。このイオン注入では、総ドーズ量を例えば２．０×１０１３ｃｍ−２程度に設定してもよい。その後、ウェット処理等によりフォトレジスト膜２３を除去する。
【００４７】
次に、エピタキシャル層２の上面にフォトレジスト膜２４を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２４をパターニングする。パターニングされたフォトレジスト膜２４をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図６（ａ）に示すように、エピタキシャル層２の上部にｐ−−型領域１４ｂを選択的に形成する。このイオン注入では、総ドーズ量を例えば１．０×１０１３ｃｍ−２程度に設定してもよい。その後、ウェット処理等によりフォトレジスト膜２４を除去する。
【００４８】
次に、エピタキシャル層２の上面にフォトレジスト膜２５を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２５をパターニングする。パターニングされたフォトレジスト膜２５をマスクとして用いて、窒素等のｎ型不純物をイオン注入する。これにより、図６（ｂ）に示すように、ベース領域３ａ，３ｂの上部に、半導体領域２ａとの間にチャネルを形成するように、ｎ＋型のソース領域４ａ，４ｂを選択的にそれぞれ形成する。その後、ウェット処理等によりフォトレジスト膜２５を除去する。
【００４９】
次に、エピタキシャル層２の上面にフォトレジスト膜２６を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２６をパターニングする。パターニングされたフォトレジスト膜２６をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図７（ａ）に示すように、ベース領域３ａ，３ｂの上部に、ｐ＋型のベースコンタクト領域５ａ，５ｂを選択的にそれぞれ形成する。ベースコンタクト領域５ａ，５ｂはソース領域４ａ，４ｂに接するようにそれぞれ形成される。その後、ウェット処理等によりフォトレジスト膜２６を除去する。
【００５０】
次に、例えば１６２０℃程度、３分間程度の熱処理（アニール）を行う。これにより、半導体領域２ａ、半導体領域２ｂ、ベース領域３ａ，３ｂ、ソース領域４ａ，４ｂ、ベースコンタクト領域５ａ，５ｂ、ｐ−型領域１４ａ及びｐ−−型領域１４ｂにイオン注入されたイオンが活性化し、ごく僅かではあるが熱拡散する。
【００５１】
なお、ベース領域３ａ，３ｂ、ソース領域４ａ，４ｂ、ベースコンタクト領域５ａ，５ｂ、ｐ−型領域１４ａ及びｐ−−型領域１４ｂにイオン注入後、個別に熱処理を行ってもよい。また、ベース領域３ａ，３ｂ、ソース領域４ａ，４ｂ、ベースコンタクト領域５ａ，５ｂ、ｐ−型領域１４ａ及びｐ−−型領域１４ｂを形成する順序は上述した順序に限定されず、適宜変更可能である。
【００５２】
次に、エピタキシャル層２の上面側に位置する各領域のＳｉＣを熱酸化し、図７（ｂ）に示すように、ゲート絶縁膜７を例えば１００ｎｍ程度の厚さで形成する。ＳｉＣの熱酸化は、酸素雰囲気中において１０００℃程度で熱処理してもよい。熱酸化により、上面側に位置していたベース領域３ａ，３ｂ、ソース領域４ａ，４ｂ、半導体領域２ａ、ｐ−型領域１４ａ、ｐ−−型領域１４ｂ及びエピタキシャル層２のＳｉＣの上部の一部が喰われて、上面側の全面がゲート絶縁膜７によって覆われる。
【００５３】
次に、ＣＶＤ法等により、ゲート絶縁膜７上にリン（Ｐ）等のｎ型不純物を添加した多結晶シリコン層（ドープドポリシリコン層）６１を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、多結晶シリコン層６１をパターニングして選択的に除去する。これにより、図８（ａ）に示すように、ソース領域４ａ，４ｂと半導体領域２ａとに挟まれたベース領域３ａ，３ｂ上に多結晶シリコン層６１を残し、チャネルの表面電位を制御するゲート電極６とする。
【００５４】
なお、図８（ａ）に示すように、ゲート電極６のパターンは半導体領域２ａ上を覆うようにしてもよいが、ソース領域４ａ，４ｂと半導体領域２ａとに挟まれたベース領域３ａ，３ｂ上にのみ選択的に配置してもよい。
【００５５】
次に、ＣＶＤ法等により、ゲート電極６とゲート絶縁膜７の露出部分を覆うように、層間絶縁膜８として例えばリンガラス（ＰＳＧ）を１μｍの厚さで成膜する。引き続き、フォトリソグラフィ技術及びドライエッチング等により、層間絶縁膜８及びゲート絶縁膜７をパターニングして選択的に除去する。この結果、図８（ｂ）に示すようにソース領域４ａ，４ｂ及びベースコンタクト領域５ａ，５ｂを露出するコンタクトホールが開孔される。その後、層間絶縁膜８を平坦化するための熱処理（リフロー）を行う。
【００５６】
次に、スパッタ法又は真空蒸着法等により、層間絶縁膜８の上面を含む全面に金属膜を堆積する。引き続き、フォトリソグラフィ技術及びドライエッチング等により、耐圧構造領域８２上及び活性領域８１上のコンタクトホールに埋め込んだ以外の金属膜を選択的に除去してソース電極１１のパターニングをする。この結果、図９（ａ）に示すように、ソース領域４ａ，４ｂ及びベースコンタクト領域５ａ，５ｂに接するソース電極１１が形成される。
【００５７】
次に、スパッタ法又は真空蒸着法等により、図９（ｂ）に示すように、ＳｉＣ基板１の裏面に、ニッケル（Ｎｉ）等からなる裏面電極１０を堆積する。そして、例えば９７０℃の温度で熱処理し、ＳｉＣ基板１と裏面電極１０とのオーミック接合を形成する。
【００５８】
次に、スパッタ法又は真空蒸着法等により、エピタキシャル層２の上面側の全面に、ソース電極１１及び活性領域８１の層間絶縁膜８を覆うように、アルミニウム（Ａｌ）等の金属膜を堆積する。金属膜の層間絶縁膜８上の部分の厚さは、例えば５μｍ程度であってもよい。引き続き、フォトリソグラフィ技術及びドライエッチング等により、金属膜の一部を選択的に除去して、電極パッド１２のパターニングをする。この結果、図１０（ａ）に示すように、ソース電極１１に接するように電極パッド１２が形成される。
【００５９】
次に、エピタキシャル層２の上面側の全面に、絶縁膜を堆積する。そして、フォトリソグラフィ技術及びエッチングにより、絶縁膜の一部を選択的に除去して、保護膜１３のパターニングをする。図１２に示すように、電極パッド１２の最も耐圧構造領域８２側の各端部を覆うように保護膜１３を形成する。
【００６０】
次に、必要があれば、スパッタ法又は真空蒸着法等により、裏面電極１０の裏面に、チタン、ニッケル及び金（Ａｕ）の順で堆積し、裏面電極パッド１５とする。この結果、図１に示したＭＯＳＦＥＴが完成する。なお、裏面電極パッド１５としては、合金法によって、モリブデン（Ｍｏ）やタングステン（Ｗ）等の金属板を接合してもよい。
【００６１】
第１の実施の形態に係る半導体装置の製造方法によれば、オン抵抗を下げることができ、且つ耐圧の低下を抑制できる半導体装置を実現可能となる。
【００６２】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１１に示すように、活性領域１８１と、活性領域１８１の周囲に設けられた耐圧構造領域１８２とを備える。この第２の実施の形態に係る半導体装置は、図１１に示すように、ｎ＋型の半導体基板１０１と、半導体基板１０１の上面に設けられたｎ型のエピタキシャル層１０２とを含む構造を基礎としている。
【００６３】
第１の実施の形態と同様に、半導体基板１０１及びエピタキシャル層１０２は、室温における禁制帯幅が２．０ｅＶより広い半導体材料からなる。第２の実施の形態では半導体基板１０１及びエピタキシャル層１０２がＳｉＣからなる場合を例示する。
【００６４】
半導体基板１０１はドレイン領域を構成する。半導体基板１０１の裏面側には、裏面電極（ドレイン電極）１１２が設けられている。ドリフト領域を構成するエピタキシャル層１０２の厚さは例えば１０μｍ程度である。
【００６５】
活性領域１８１において、エピタキシャル層１０２の上面側には、ＭＯＳ構造（素子構造）が形成されている。エピタキシャル層１０２の上部の一部には、エピタキシャル層１０２よりも高不純物濃度のｎ型の半導体領域（第１の半導体領域）１０２ｂが選択的に設けられている。半導体領域１０２ｂの上には、半導体領域１０２ｂよりも高不純物濃度のｎ型の半導体領域（第２の半導体領域）１０２ａが設けられている。半導体領域１０２ａは、平面パターン上、半導体領域１０２ｂと重なるように設けられ、半導体領域１０２ａの下面は半導体領域１０２ｂに接している。
【００６６】
なお、図１１では、半導体領域１０２ａ及び半導体領域１０２ｂが活性領域８１にのみ設けられている場合を例示しているが、半導体領域１０２ａ及び半導体領域１０２ｂが更に耐圧構造領域８２にまで延在していてもよい。
【００６７】
エピタキシャル層１０２の上部には、ｐ＋型の第１のベース層１０３ａ，１０３ｂが選択的に半導体領域１０２ａの上部を含んで設けられている。第１のベース層１０３ａ，１０３ｂは、平面パターンにおける半導体領域１０２ａの中央部の上部を凸部となるように囲んでいる。第１のベース層１０３ａ，１０３ｂの底面は、逆Ｔ字型の断面となる半導体領域１０２ａの下部周辺部の上面に接している。
【００６８】
第１のベース層１０３ａ，１０３ｂの幅は例えば１３μｍ程度であり、深さは例えば０．４μｍ程度である。隣り合う第１のベース層１０３ａ，１０３ｂ間の距離Ｄ３は、例えば１．２μｍ程度である。
【００６９】
図１１で定義されるエピタキシャル層１０２の上面から測った半導体領域１０２ａの底面の深さＤ１１及び半導体領域１０２ｂの底面の深さＤ１２のそれぞれは、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも深い。
【００７０】
半導体領域１０２ａの底面の深さＤ１１は例えば０．６μｍ程度である。半導体領域１０２ａの底面の深さＤ１１は、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０に対して０．１５μｍ以上深いことが好ましい。半導体領域１０２ａの底面の深さＤ１１を第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０に対して０．１５μｍ以上深くすることにより、ＪＦＥＴからの広がり抵抗が下がり耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００７１】
半導体領域１０２ｂの底面の深さＤ１２は０．７μｍ程度である。半導体領域１０２ｂの底面の深さＤ１２は、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも、０．３μｍ以上深いことが好ましい。半導体領域１０２ｂの底面の深さＤ１２を第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０に対して０．３μｍ以上深くすることにより、ＪＦＥＴからの広がり抵抗が下がり耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００７２】
半導体領域１０２ａの不純物濃度をＮｄ１［ｃｍ−３］、半導体領域１０２ｂの不純物濃度をＮｄ２［ｃｍ−３］とすると、半導体領域１０２ａの底面の深さＤ１１は、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深いことが好ましい。半導体領域１０２ａの底面の深さＤ１１を第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも、５．５×１０３／Ｎｄ１０．５［μｍ］以上深くすることにより、ＪＦＥＴの空乏化を防ぐことができ耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００７３】
また、半導体領域１０２ｂの底面の深さＤ１２は、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深いことが好ましい。半導体領域１０２ｂの底面の深さＤ１２を第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０よりも、６．５×１０３／Ｎｄ２０．５［μｍ］以上深くすることにより、ＪＦＥＴの空乏化を防ぐことができ耐圧を維持しつつオン抵抗を下げることができるという効果が有効に得られる。
【００７４】
第１のベース層１０３ａ，１０３ｂの上面には、第１のベース層１０３ａ，１０３ｂに接して、ＳｉＣからなるｐ型の第２のベース層１０４ａ，１０４ｂがそれぞれ設けられている。第２のベース層１０４ａ，１０４ｂの不純物濃度は、第１のベース層１０３ａ，１０３ｂの不純物濃度よりも低い。第２の実施の形態では、第１のベース層１０３ａ，１０３ｂ及び第２のベース層１０４ａ，１０４ｂがベース領域に含まれる。
【００７５】
第２のベース層１０４ａ，１０４ｂの上部の一部には、第２のベース層１０４ａ，１０４ｂの表層にチャネルを定義するように、ｎ＋型のソース領域１０６ａ，１０６ｂが選択的に設けられている。第２のベース層１０４ａ，１０４ｂ及びソース領域１０６ａ，１０６ｂに接して、第２のベース層１０４ａ，１０４ｂよりも高不純物濃度のｐ＋型のベースコンタクト領域１０７ａ，１０７ｂが選択的に設けられている。ベースコンタクト領域１０７ａ，１０７ｂは、ソース領域１０６ａ，１０６ｂよりも耐圧構造領域１８２側に配置されている。ベースコンタクト領域１０７ａ，１０７ｂの耐圧構造領域１８２側にはｐ型領域１０４ｃ，１０４ｄが設けられている。
【００７６】
隣り合う第２のベース層１０４ａ，１０４ｂの間には、半導体領域１０２ａの上面と接するようにｎ型のウェル領域１０８が設けられている。ウェル領域１０８の不純物濃度は、例えば半導体領域１０２ａの不純物濃度よりも高い。なお、ウェル領域１０８の不純物濃度は、半導体領域１０２ａの不純物濃度よりも低くてもよく、半導体領域１０２ａの不純物濃度と同等であってもよい。ウェル領域１０８は、エピタキシャル層１０２、半導体領域１０２ａ及び半導体領域１０２ｂともにドリフト領域を構成する。ウェル領域１０８の幅は例えば１．４μｍ程度であり、厚さは例えば０．５μｍ程度である。
【００７７】
第２のベース層１０４ａ，１０４ｂの、ソース領域１０６ａ，１０６ｂとウェル領域１０８とに挟まれたチャネルとなる部分の表面には、ゲート絶縁膜１０９を介して、第２のベース層１０４ａ，１０４ｂとソース領域１０６ａ，１０６ｂの間のチャネルの表面電位を制御するゲート電極１１０が配置されている。図１１に示すように、ゲート電極１１０は、ゲート絶縁膜１０９を介して、ウェル領域１０８の表面にも設けられていてもよい。
【００７８】
図１１では、活性領域１８１に１つのＭＯＳ構造が設けられた構造を例示しているが、活性領域１８１に複数のＭＯＳ構造が並列に設けられた構造であってもよい。
【００７９】
ゲート電極１１０等を覆うように層間絶縁膜１１１が設けられている。層間絶縁膜１１１の一部のゲート絶縁膜１０９を貫通するコンタクトホールを介して、ソース領域１０６ａ，１０６ｂ及びベースコンタクト領域１０７ａ，１０７ｂに接するようにソース電極１１３が設けられている。ソース電極１１３は、層間絶縁膜１１１によってゲート電極１１０と電気的に絶縁されている。
【００８０】
ソース電極１１３上には、ソース電極１１３に電気的に接続する電極パッド１１４が設けられている。電極パッド１１４の平面パターンは、その最も耐圧構造領域１８２側の端部で終端している。耐圧構造領域１８２上には、電極パッド１１４の最も耐圧構造領域１８２側の各端部を覆うように、放電防止の機能を有する保護膜（パッシベーション膜）１１５が設けられている。保護膜１１５としては、例えばシリコン酸化膜やポリイミド等の絶縁膜が採用可能である。
【００８１】
耐圧構造領域１８２において、エピタキシャル層１０２の上部には、ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂが設けられている。ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂは、ダブルゾーンＪＴＥ構造を構成する。ＪＴＥ構造の表面は、層間絶縁膜１１１によって活性領域１８１の表面配線構造と電気的に絶縁されている。
【００８２】
ｐ−型領域１０５ａは、第１のベース層１０３ａ，１０３ｂの周辺部に接して配置され、第１のベース層１０３ａ，１０３ｂを囲んでいる。ｐ−−型領域１０５ｂは、ｐ−型領域１０５ａの周辺部に接し、ｐ−型領域１０５ａを囲んでいる。即ち、活性領域１８１側から耐圧構造領域１８２側へ向かって、第１のベース層１０３ａ，１０３ｂを囲むように、ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂが順に並列に配置されて、平面パターンとしては同心構造をなしている。ｐ−型領域１０５ａの不純物濃度は、第１のベース層１０３ａ，１０３ｂの不純物濃度よりも低い。ｐ−−型領域１０５ｂの不純物濃度は、ｐ−型領域１０５ａの不純物濃度よりも低い。
【００８３】
第２の実施の形態に係る半導体装置のオン動作時には、ゲート−ソース間に正の電圧が印加されて、ゲート電極１１０直下の第２のベース層１０４ａ，１０４ｂに定義されるチャネルの表層に反転チャネル層が形成される。このとき、ソース電極１１３、ベースコンタクト領域１０７ａ、ソース領域１０６ａ、第２のベース層１０４ａ表層の反転チャネル層、ウェル領域１０８、半導体領域１０２ａ、半導体領域１０２ｂ、エピタキシャル層１０２、半導体基板１０１、ドレイン電極１１２の電流の経路が形成される。更に、ソース電極１１３、ベースコンタクト領域１０７ｂ、ソース領域１０６ｂ、第２のベース層１０４ｂ表層の反転チャネル層、ウェル領域１０８、半導体領域１０２ａ、半導体領域１０２ｂ、エピタキシャル層１０２、半導体基板１０１、ドレイン電極１１２の電流の経路が形成される。この結果、ドレイン電極１１２からソース電極１１３に電流が流れる。
【００８４】
第２の実施の形態に係る半導体装置によれば、第１の実施の形態に係る半導体装置と同様に、ドレイン側に電圧を印加していないときの空乏層の広がり程度、半導体領域１０２ａの底面の深さＤ１１を第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０より深くする。これにより、耐圧を維持しつつ抵抗を下げられる。
【００８５】
また、オン動作時にドレイン側に数Ｖ印加すると空乏層が電流の経路を狭めるように広がるため、この影響を避けるために耐圧に影響しない程度の半導体領域１０２ａよりも低不純物濃度の半導体領域１０２ｂを半導体領域１０２ａより深い部分に設ける。これによりオン抵抗を下げる効果は増大する。
【００８６】
次に、図１２（ａ）〜図１６を参照しながら、第２の実施の形態に係る半導体装置の製造方法の一例について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。
【００８７】
まず、例えば５×１０１８ｃｍ−３程度の不純物濃度に窒素がドーピングされたＳｉＣ基板１０１を用意する。ＳｉＣ基板１０１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
【００８８】
次に、図１２（ａ）に示すように、ＳｉＣ基板１０１の（０００−１）面上にｎ型のＳｉＣからなるエピタキシャル層１０２を成長させる。この際、例えばＳｉＨ４等のＳｉ化合物とＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８、Ｃ４Ｈ１０、Ｃ２Ｈ４等の有機化合物等を原料ガスとし、窒素ガス等をドーピングガスとして用いる。エピタキシャル層１０２の不純物濃度は例えば８．０×１０１５ｃｍ−３程度であり、厚さは例えば１０μｍ程度である。
【００８９】
次に、ＣＶＤ法等により、エピタキシャル層１０２の上面にＳｉＯ２膜等からなる絶縁膜３１を形成する。そして、フォトリソグラフィ技術及びエッチング技術を用いて絶縁膜３１をパターニングする。パターニングされた絶縁膜３１をマスクとして用いて、Ａｌ等のｐ型不純物を加速電圧を変えて多段イオン注入することにより、図１２（ｂ）に示すように、エピタキシャル層１０２の上部の一部に、ｐ＋型の第１のベース層１０３ａ，１０３ｂを選択的に形成する。
【００９０】
このイオン注入では、第１のベース層１０３ａ，１０３ｂの不純物濃度が例えば３．０×１０１８ｃｍ−３程度となるように総ドーズ量が設定される。例えば、第１のベース層１０３ａ，１０３ｂの幅は１３μｍ程度、深さは０．４μｍ程度で形成される。隣り合う第１のベース層１０３ａ，１０３ｂ間の距離Ｄ３は、例えば１．２μｍ程度であってもよい。その後、絶縁膜３１を除去する。
【００９１】
次に、エピタキシャル層１０２の上面にフォトレジスト膜３２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３２をパターニングする。パターニングされたフォトレジスト膜３２をマスクとして用いて、窒素等のｎ型不純物を順次、総ドーズ量を変えた２種類の多段イオン注入をする。これにより、図１３（ａ）に示すように、エピタキシャル層１０２の上部に半導体領域１０２ａ及び半導体領域１０２ｂを、底面が第１のベース層１０３ａ，１０３ｂの厚さよりも深くなるように形成する。半導体領域１０２ｂは、エピタキシャル層１０２の上部の一部に露出するように、第１のベース層１０３ａ，１０３ｂに隣接して形成される。半導体領域１０２ａは、平面パターン上、第１のベース層１０３ａ，１０３ｂに周囲を囲まれ、且つ半導体領域１０２ｂと重なるように、半導体領域１０２ｂの上に形成される。
【００９２】
このイオン注入では、半導体領域１０２ａの不純物濃度が例えば１．０×１０１７ｃｍ−３程度、半導体領域１０２ｂの不純物濃度が例えば５．０×１０１６ｃｍ−３程度となるようにそれぞれの総ドーズ量を設定してもよい。また、半導体領域１０２ａの底面の深さＤ１１及び半導体領域１０２ｂの底面の深さＤ１２が、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０より深い射影飛程となるようにイオンの加速電圧を設定してもよい。半導体領域１０２ａの底面の深さＤ１１は例えば０．６μｍ程度であり、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０より０．２μｍ程度深い。半導体領域１０２ｂの底面の深さＤ１２は例えば０．７μｍ程度であり、第１のベース層１０３ａ，１０３ｂの底面の深さＤ１０より０．３μｍ程度深い。
【００９３】
また、図１３（ａ）では、半導体領域１０２ａ及び半導体領域１０２ｂを活性領域１８１にのみ形成する場合を例示するが、半導体領域１０２ａ及び半導体領域１０２ｂを耐圧構造領域１８２まで延在して形成してもよい。その後、ウェット処理等によりフォトレジスト膜３２を除去する。
【００９４】
次に、エピタキシャル層１０２の上面に、Ａｌ等をドープしたｐ型のＳｉＣからなるエピタキシャル層１０４を成長させる。この際、例えばＳｉＨ４等のＳｉ化合物とＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８、Ｃ４Ｈ１０、Ｃ２Ｈ４等の有機化合物等を原料ガスとし、トリメチルアルミニウム（（ＣＨ３）３Ａｌ）等をドーピングガスとして用いる。エピタキシャル層１０４の不純物濃度は例えば５．０×１０１５ｃｍ−３程度、厚さは例えば０．５μｍ程度とする。引き続き、フォトリソグラフィ技術及びエッチング技術を用いて、図１３（ｂ）に示すように、耐圧構造領域１８２におけるエピタキシャル層１０４を例えば０．７μｍ程度の深さで選択的に除去する。この結果、耐圧構造領域１８２においてエピタキシャル層１０２が露出する。
【００９５】
次に、エピタキシャル層１０４の上面にフォトレジスト膜３３を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３３をパターニングする。パターニングされたフォトレジスト膜３３をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図１４（ａ）に示すように、エピタキシャル層１０２の上部にｐ−型領域１０５ａを選択的に形成する。このイオン注入は、総ドーズ量を例えば２．０×１０１３ｃｍ−２程度としてもよい。その後、ウェット処理等によりフォトレジスト膜３３を除去する。
【００９６】
次に、エピタキシャル層１０４の上面にフォトレジスト膜３４を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３４をパターニングする。パターニングされたフォトレジスト膜３４をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図１４（ｂ）に示すように、エピタキシャル層１０２の上部にｐ−−型領域１０５ｂを選択的に形成する。イオン注入の総ドーズ量は例えば１．０×１０１３ｃｍ−２程度に設定される。その後、ウェット処理等によりフォトレジスト膜３４を除去する。
【００９７】
次に、エピタキシャル層１０４の上面にフォトレジスト膜３５を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３５をパターニングする。パターニングされたフォトレジスト膜３５をマスクとして用いて、窒素等のｎ型不純物を多段イオン注入することにより、エピタキシャル層１０４の上部の一部の導電型を反転させて、図１５（ａ）に示すように、ｎ型のウェル領域１０８を選択的に形成する。
【００９８】
このイオン注入では、ウェル領域１０８の不純物濃度が３．０×１０１６ｃｍ−３となるように総ドーズ量を設定してもよい。この場合、例えば、９段注入とし、加速エネルギー及びドーピング濃度は、それぞれ、６００ｋｅＶ及び５．５×１０１１個／ｃｍ２、４６０ｋｅＶ及び３．７×１０１１個／ｃｍ２、３６０ｋｅＶ及び２．７×１０１１個／ｃｍ２、３００ｋｅＶ及び２．２×１０１１個／ｃｍ２、２４０ｋｅＶ及び２．７×１０１１個／ｃｍ２、１８０ｋｅＶ及び２．５×１０１１個／ｃｍ２、１３０ｋｅＶ及び３×１０１１個／ｃｍ２、８０ｋｅＶ及び２．５×１０１１個／ｃｍ２、４０ｋｅＶ及び２×１０１１個／ｃｍ２であってもよい。ウェル領域１０８の幅及び深さは、それぞれ１．４μｍ及び０．５μｍであってもよい。ウェル領域１０８によりエピタキシャル層１０４が分離されて、ｐ型の第２のベース層１０４ａ，１０４ｂとなる。その後、ウェット処理等によりフォトレジスト膜３５を除去する。
【００９９】
次に、ウェル領域１０８及び第２のベース層１０４ａ，１０４ｂの上面にフォトレジスト膜３６を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３６をパターニングする。パターニングされたフォトレジスト膜３６をマスクとして用いて、窒素等のｎ型不純物をイオン注入することにより、図１５（ｂ）に示すように、第２のベース層１０４ａ，１０４ｂの上部に、ｎ＋型のソース領域１０６ａ，１０６ｂを選択的に形成する。
【０１００】
次に、ソース領域１０６ａ，１０６ｂ、ウェル領域１０８及び第２のベース層１０４ａ，１０４ｂの上面にフォトレジスト膜３７を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜３７をパターニングする。パターニングされたフォトレジスト膜３７をマスクとして用いて、Ａｌ等のｐ型不純物を多段イオン注入することにより、図１６に示すように、第２のベース層１０４ａ，１０４ｂにｐ＋型のベースコンタクト領域１０７ａ，１０７ｂを選択的に形成する。ベースコンタクト領域１０７ａ，１０７ｂの耐圧構造領域１８２側の第２のベース層１０４ａ，１０４ｂは分離されてｐ型領域１０４ｃ，１０４ｄとなる。
【０１０１】
次に、例えば１６２０℃程度、２分間程度の熱処理（アニール）を行う。この結果、半導体領域１０２ａ、半導体領域１０２ｂ、第１のベース層１０３ａ，１０３ｂ、ソース領域１０６ａ，１０６ｂ、ベースコンタクト領域１０７ａ，１０７ｂ、ウェル領域１０８、ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂにイオン注入されたイオンが活性化し、ごく僅かではあるが熱拡散する。
【０１０２】
なお、半導体領域１０２ａ、半導体領域１０２ｂ、第１のベース層１０３ａ，１０３ｂ、ソース領域１０６ａ，１０６ｂ、ベースコンタクト領域１０７ａ，１０７ｂ、ウェル領域１０８、ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂの形成順序はこれに限定されない。半導体領域１０２ａ、半導体領域１０２ｂ、第１のベース層１０３ａ，１０３ｂ、ソース領域１０６ａ，１０６ｂ、ベースコンタクト領域１０７ａ，１０７ｂ、ウェル領域１０８、ｐ−型領域１０５ａ及びｐ−−型領域１０５ｂのイオン注入後に個別に熱処理してもよい。
【０１０３】
以降の工程は、図７（ｂ）〜図１０（ｂ）に示した第１の実施の形態に係る半導体装置の製造方法の工程と実質的に同様であるので、重複した説明を省略する。
【０１０４】
第２の実施の形態に係る半導体装置の製造方法によれば、オン抵抗を下げることができ、且つ耐圧の低下を抑制できる半導体装置を実現可能となる。
【０１０５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０６】
例えば、第１及び第２の実施の形態においては、図１及び図１１に示したプレナー型且つ縦型のパワーＭＯＳＦＥＴの構造を説明したが、図１及び図１１に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするＭＯＳＦＥＴに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴ等の絶縁ゲート型ワイドバンドギャップ半導体装置でも構わない。又、本発明の半導体装置はＦＥＴに限定されるものでもなく、静電誘導型トランジスタ（ＳＩＴ）にも適用可能であるので、ＭＯＳＳＩＴやＭＩＳＳＩＴ等の絶縁ゲート型ワイドバンドギャップ半導体装置であっても構わない。更に本発明の半導体装置はＨＥＭＴ等の半導体装置にも適用可能である。
【０１０７】
また、第１及び第２の実施の形態においては、炭化珪素基板の主面を（０００−１）面とし当該（０００−１）面上にＭＯＳを構成した場合を例示したが、これに限らず、基板主面の面方位などを種々変更可能である。
【０１０８】
また、第１及び第２の実施の形態においては、耐圧構造としてダブルゾーンＪＴＥ構造を例示しているが、さらに、不純物濃度の異なる３つ以上のｐ型領域が接するように並列された構成のマルチゾーンＪＴＥ構造を適用してもよい。更に、製造の難易度によらずＦＬＲ構造のように複数のｐ型領域が所定間隔で配置された構成の終端構造を適用してもよい。
【０１０９】
また、第１及び第２の実施の形態においては、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【０１１０】
このように、特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置の製造方法及びこれに用いる半導体製造装置に適用可能である。
【産業上の利用可能性】
【０１１１】
本発明に係る半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【０１１２】
１，１０１…半導体基板（ドレイン領域）
２，１０２…エピタキシャル層
２ａ，２ｂ，１０２ａ，１０２ｂ…半導体領域
３ａ，３ｂ…ベース領域
４ａ，４ｂ，１０６ａ，１０６ｂ…ソース領域
５ａ，５ｂ，１０７ａ，１０７ｂ…ベースコンタクト領域
６，１１０…ゲート電極
７，１０９…ゲート絶縁膜
８，１１１…層間絶縁膜
１０，１１２…裏面電極
１１，１１３…ソース電極
１２，１５，１１４，１１６…電極パッド
１３，１１５…保護膜
１４ａ，１０５ａ…ｐ−型領域
１４ｂ，１０５ｂ…ｐ−−型領域
４０…空乏層
８１，１８１…活性領域
８２，１８２…耐圧構造領域
１０３ａ，１０３ｂ…第１のベース層
１０４ａ，１０４ｂ…第２のベース層
１０８…ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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