(57)【特許請求の範囲】
【請求項１】
主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される、半導体スイッチ用電荷引き抜き回路であって、
前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、
出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開路し、前記閾値に達していないときは閉路することにより前記ゲートと前記ソースとを互いに短絡する短絡用半導体スイッチと、
を備えている半導体スイッチ用電荷引き抜き回路。
【請求項２】
前記短絡用半導体スイッチを閉路させる電圧源は、前記主回路用半導体スイッチのゲート−ソース間のキャパシタンスに残留する電荷である請求項１に記載の半導体スイッチ用電荷引き抜き回路。
【請求項３】
前記電圧検知回路は、
前記２線路間の電圧が前記閾値に達していると導通し、前記閾値に達していないと非導通であるツェナーダイオードと、
前記ツェナーダイオードの導通によって閉路し、前記ツェナーダイオードの非導通によって開路する電荷引き抜き制御用半導体スイッチと、を備え、
前記電荷引き抜き制御用半導体スイッチの開路で前記短絡用半導体スイッチを閉路し、前記電荷引き抜き制御用半導体スイッチの閉路で前記短絡用半導体スイッチを開路する請求項１に記載の半導体スイッチ用電荷引き抜き回路。
【請求項４】
主回路用半導体スイッチを駆動するための半導体スイッチ駆動回路であって、
前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、
前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備え、
前記電荷引き抜き回路は、
前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、
出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開路し、前記閾値に達していないときは閉路することにより前記ゲートと前記ソースとを互いに短絡する短絡用半導体スイッチと、
を備えている半導体スイッチ駆動回路。
【請求項５】
電源と負荷との間に設けられ、入力に対する出力の極性を交互に反転させるスイッチングを行う機能をそれぞれが有する前段回路及び後段回路を備えている変圧装置であって、
前記前段回路及び前記後段回路の少なくとも一方に設けられ、一対のリアクタンス素子を接続点で互いに直列に接続して成る直列体と、
前記直列体の両端を第１ポートとした場合に、前記直列体の一端と前記接続点との間、及び、前記直列体の他端と前記接続点との間を、スイッチングにより交互に、かつ、極性を反転させながら第２ポートとして、前記第１ポートから前記第２ポートへの電力の伝送、及び、前記第２ポートから前記第１ポートへの電力の伝送のいずれか一方を実行するスイッチ装置とを備え、
前記スイッチ装置は、
前記スイッチングを行う主回路用半導体スイッチと、
前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、
前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備え、
前記電荷引き抜き回路は、
前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、
出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開路し、前記閾値に達していないときは閉路することにより前記ゲートと前記ソースとを互いに短絡する短絡用半導体スイッチと、
を備えている変圧装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ用電荷引き抜き回路及びこれを用いた半導体スイッチ駆動回路、並びに、これらを用いた変圧装置に関する。
【背景技術】
【０００２】
従来の柱上変圧器は、鉄心や絶縁油を必要とし、重く、かつ、大きい。そこで、本出願人は、このような伝統的な変圧器とは全く異なる、小型軽量で、鉄心も絶縁油も必要としない画期的な次世代の変圧装置を提案した（特許文献１参照。）。
【０００３】
この変圧装置は、主回路構成要素として、ＭＯＳＦＥＴ（Metal-oxide semiconductor field-effect transistor）等の半導体スイッチとリアクタンス素子とを用いるものである。半導体スイッチを駆動するには、主回路電圧とは別のゲート駆動用電圧（例えば１０Ｖ、２０Ｖ等）と、スイッチングの制御信号とを与える駆動回路が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５６９５７８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような半導体スイッチのスイッチングによる変圧装置は、ゲート信号がＨレベルからＬレベルに転じる際に、ゲート−ソース間の電圧の下がり方が緩慢であることがわかってきた。この原因は、ゲート−ソース間のキャパシタンスに残留する電荷が原因と解される。この電荷の引き抜き速度をスピードアップできればスイッチング損失は低減される。また、スイッチング損失はそのまま許容したとしても、電荷の引き抜き速度をスピードアップできればスイッチング周波数をさらに高めることができる。スイッチング周波数をさらに高めることができれば、リアクタンス素子の小型化に役立つ。
【０００６】
かかる課題に鑑み、本発明は、高速なスイッチングを行う半導体スイッチにおいてゲート信号がＨレベルからＬレベルに転じるときのゲート−ソース間の電圧の降下（電荷の引き抜き速度）をスピードアップすることを目的とする。
【課題を解決するための手段】
【０００７】
本開示は以下の発明を含む。但し、本発明は、特許請求の範囲によって定められるものである。
＜半導体スイッチ用電荷引き抜き回路＞
本発明は、主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される、半導体スイッチ用電荷引き抜き回路であって、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている。
【０００８】
＜半導体スイッチ駆動回路＞
また、本発明は、主回路用半導体スイッチを駆動するための半導体スイッチ駆動回路であって、前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備え、前記電荷引き抜き回路は、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている。
【０００９】
＜変圧装置＞
また、本発明は、電源と負荷との間に設けられ、入力に対する出力の極性を交互に反転させるスイッチングを行う機能をそれぞれが有する前段回路及び後段回路を備えている変圧装置であって、前記前段回路及び前記後段回路の少なくとも一方に設けられ、一対のリアクタンス素子を接続点で互いに直列に接続して成る直列体と、前記直列体の両端を第１ポートとした場合に、前記直列体の一端と前記接続点との間、及び、前記直列体の他端と前記接続点との間を、スイッチングにより交互に、かつ、極性を反転させながら第２ポートとして、前記第１ポートから前記第２ポートへの電力の伝送、及び、前記第２ポートから前記第１ポートへの電力の伝送のいずれか一方を実行するスイッチ装置と、を備えている。前記スイッチ装置は、前記スイッチングを行う主回路用半導体スイッチと、前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備えている。さらに、前記電荷引き抜き回路は、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている。
【発明の効果】
【００１０】
本発明によれば、高速なスイッチングを行う半導体スイッチにおいてゲート信号がＨレベルからＬレベルに転じるときのゲート−ソース間の電圧の降下をスピードアップすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る変圧装置を示す回路図である。
【図２】（ａ）は、図１における４つの半導体スイッチのうち、上側にある２つの半導体スイッチがオンで、下側にある２つの半導体スイッチがオフであるときの、実体接続の状態を示す回路図である。（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【図３】（ａ）は、図１における４つの半導体スイッチのうち、下側にある２つの半導体スイッチがオンで、上側にある２つの半導体スイッチがオフであるときの、実体接続の状態を示す回路図である。（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【図４】上が、変圧装置に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
【図５】変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。
【図６】上が、変圧装置からの出力電圧、下が、出力電流をそれぞれ表す波形図である。
【図７】第２実施形態に係る変圧装置を示す回路図である。
【図８】上が、変圧装置に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
【図９】上が、変圧装置からの出力電圧、下が、出力電流をそれぞれ表す波形図である。
【図１０】変圧装置を大局的に見た概略構成を示すブロック図である。
【図１１】前段回路として選択しうる回路の基本形を示す図である。
【図１２】後段回路として選択しうる回路の基本形を示す図である。
【図１３】ダイオードを用いた場合の、後段回路として選択しうる回路の基本形を示す図である。
【図１４】例えば図１におけるスイッチ装置の回路構成の概要を示すブロック図の一例である。
【図１５】半導体スイッチ駆動回路の、具体的な一例を示す回路図である。
【図１６】（ａ）は、変調信号発生部が出力する変調信号、（ｂ）はゲート信号発生部が出力するゲート信号、（ｃ）は変調部が出力する信号重畳電圧を、それぞれの一例として表している。
【図１７】（ａ）は、絶縁カプラを経て復調部へ入力される信号重畳電圧の一例を示す図であり、（ｂ）は、復調部から出力される整流信号を示す図である。
【図１８】図１５に示した復調部（整流部）の動作例を示す図である。
【図１９】半導体スイッチをキャパシタンスとして見た場合の、復調部と、半導体スイッチとの接続を表す回路図である。
【図２０】図１９における電圧検知回路の内部回路を詳細に示した、復調部と、半導体スイッチのキャパシタンスとの接続を表す回路図である。
【図２１】図２０と同じ回路に電流の流れを図示した図である。
【図２２】図２０に示す電荷引き抜き回路を含む復調部の入力電圧及び出力電圧を示す特性図である。
【図２３】比較のために、電荷引き抜き回路が無い場合の特性図であり、図１８の時間軸を拡大した図である。
【図２４】電荷引き抜き回路がある場合の特性図であり、図２２の時間軸を拡大した図である。
【発明を実施するための形態】
【００１２】
［実施形態の要旨］
本発明の実施形態の要旨としては、少なくとも以下のものが含まれる。
【００１３】
（１）これは、主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される、半導体スイッチ用電荷引き抜き回路であって、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている半導体スイッチ用電荷引き抜き回路である。
【００１４】
上記の半導体スイッチ用電荷引き抜き回路では、ゲート−ソース間の電圧が、スイッチオン（ゲート信号Ｈレベル）からスイッチオフ（ゲート信号Ｌレベル）の状態となって閾値より下がると、短絡用半導体スイッチが閉じて、ゲート−ソース間を短絡する。これにより、ゲート−ソース間のキャパシタンスに残留する電荷は一気に失われる。すなわち、ゲート−ソース間のキャパシタンスに残留する電荷を極めて迅速に引き抜くことができる。
こうして、高速なスイッチングを行う半導体スイッチにおいてゲート信号がＨレベルからＬレベルに転じるときのゲート−ソース間の電圧の降下をスピードアップすることができる。
【００１５】
（２）また、（１）の半導体スイッチ用電荷引き抜き回路において、例えば、前記短絡用半導体スイッチを閉路させる電圧源は、前記主回路用半導体スイッチのゲート−ソース間のキャパシタンスに残留する電荷である。
この場合、ゲート−ソース間のキャパシタンスに残留する電荷が短絡用半導体スイッチを閉路させるので、電荷が引き抜かれると自然に、短絡用半導体スイッチは開路し、次の２線路間の電圧（ゲート信号）を待ち受ける状態とすることができる。すなわち、当該半導体スイッチ用電荷引き抜き回路は専用の制御電源を必要としない。
【００１６】
（３）また、（１）の半導体スイッチ用電荷引き抜き回路において、前記電圧検知回路は、前記２線路間の電圧が前記閾値に達していると導通し、前記閾値に達していないと非導通であるツェナーダイオードと、前記ツェナーダイオードの導通によって閉路し、前記ツェナーダイオードの非導通によって開路する電荷引き抜き制御用半導体スイッチと、を備え、前記電荷引き抜き制御用半導体スイッチの開路で前記短絡用半導体スイッチを閉路し、前記電荷引き抜き制御用半導体スイッチの閉路で前記短絡用半導体スイッチを開路するものであってもよい。
この場合、簡易な回路で、短絡用半導体スイッチを高速に、かつ、安定して動作させることができる。
【００１７】
（４）一方、これは、主回路用半導体スイッチを駆動するための半導体スイッチ駆動回路であって、前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備え、前記電荷引き抜き回路は、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている。
【００１８】
このような半導体スイッチ駆動回路では、駆動回路に当該電荷引き抜き回路を併設することにより、ゲート−ソース間の電圧が、スイッチオン（ゲート信号Ｈレベル）からスイッチオフ（ゲート信号Ｌレベル）の状態となって閾値より下がると、短絡用半導体スイッチが閉じて、ゲート−ソース間を短絡する。これにより、ゲート−ソース間のキャパシタンスに残留する電荷は一気に失われる。すなわち、ゲート−ソース間のキャパシタンスに残留する電荷を極めて迅速に引き抜くことができる。
こうして、高速なスイッチングを行う半導体スイッチにおいてゲート信号がＨレベルからＬレベルに転じるときのゲート−ソース間の電圧の降下をスピードアップすることができる。これにより、スイッチング損失を低減するか又は、主回路用半導体スイッチのスイッチング周波数をさらに高めることができる。
【００１９】
（５）また、これは、電源と負荷との間に設けられ、入力に対する出力の極性を交互に反転させるスイッチングを行う機能をそれぞれが有する前段回路及び後段回路を備えている変圧装置であって、前記前段回路及び前記後段回路の少なくとも一方に設けられ、一対のリアクタンス素子を接続点で互いに直列に接続して成る直列体と、前記直列体の両端を第１ポートとした場合に、前記直列体の一端と前記接続点との間、及び、前記直列体の他端と前記接続点との間を、スイッチングにより交互に、かつ、極性を反転させながら第２ポートとして、前記第１ポートから前記第２ポートへの電力の伝送、及び、前記第２ポートから前記第１ポートへの電力の伝送のいずれか一方を実行するスイッチ装置と、を備えている。前記スイッチ装置は、前記スイッチングを行う主回路用半導体スイッチと、前記主回路用半導体スイッチのゲート-ソース間にゲート信号を与える駆動回路と、前記主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２線路間に接続される電荷引き抜き回路と、を備えている。前記電荷引き抜き回路は、前記２線路間の電圧が、前記主回路用半導体スイッチをオン状態にする電圧の閾値に達しているか否かを検知する電圧検知回路と、出力２端子がそれぞれ前記２線路に接続され、前記２線路間の電圧が前記閾値に達しているときは開き、前記閾値に達していないときは閉じる短絡用半導体スイッチと、を備えている。
【００２０】
このように構成された変圧装置では、一対のリアクタンス素子を含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。
また、主回路用半導体スイッチの駆動回路に当該電荷引き抜き回路を併設することにより、ゲート−ソース間の電圧が、スイッチオン（ゲート信号Ｈレベル）からスイッチオフ（ゲート信号Ｌレベル）の状態となって閾値より下がると、短絡用半導体スイッチが閉じて、ゲート−ソース間を短絡する。これにより、ゲート−ソース間のキャパシタンスに残留する電荷は一気に失われる。すなわち、ゲート−ソース間のキャパシタンスに残留する電荷を極めて迅速に引き抜くことができる。
こうして、高速なスイッチングを行う半導体スイッチにおいてゲート信号がＨレベルからＬレベルに転じるときのゲート−ソース間の電圧の降下をスピードアップすることができる。これにより、スイッチング損失を低減するか又は、主回路用半導体スイッチのスイッチング周波数をさらに高めることができる。スイッチング周波数を高めることは、リアクタンス素子の小型化にも寄与する。
【００２１】
［実施形態の詳細］
以下、実施形態の詳細について、図面を参照して説明する。まず、変圧装置について説明し、その後、半導体スイッチ駆動回路及び半導体スイッチ用電荷引き抜き回路について説明する。
【００２２】
＜変圧装置＞
【００２３】
《変圧装置の第１実施形態》
図１は、第１実施形態に係る変圧装置１を示す回路図である。図において、変圧装置１は、電源（交流電源）２と、負荷Ｒ（Ｒは、抵抗値でもある。）との間に設けられている。変圧装置１は、一対のキャパシタＣ１，Ｃ２と、一対のインダクタＬ１，Ｌ２と、４つの半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２と、これらの半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のオン／オフを制御する半導体スイッチ駆動回路３と、を備えている。半導体スイッチ駆動回路３については、ここでは概念的なシンボル表示にとどめ、詳細については後述する。
なお、一対のキャパシタＣ１，Ｃ２のキャパシタンス値は同じ値であってもよいし、互いに異なる値であってもよい。一対のインダクタＬ１，Ｌ２のインダクタンス値についても同様である。
【００２４】
半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２及び半導体スイッチ駆動回路３により、変圧装置１の回路接続の状態を切り替えるスイッチ装置４が構成されている。半導体スイッチＳｒ１，Ｓｒ２は互いに同期して動作し、また、半導体スイッチＳｂ１，Ｓｂ２は互いに同期して動作する。そして、半導体スイッチＳｒ１，Ｓｒ２のペアと、半導体スイッチＳｂ１，Ｓｂ２のペアとは、排他的に交互にオンとなるよう動作する。半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２は、例えば、ＳｉＣ素子又はＧａＮ素子からなる半導体スイッチング素子である。ＳｉＣ素子又はＧａＮ素子は、例えばＳｉ素子に比べて、より高速なスイッチングが可能である。また、素子を多段に接続しなくても、充分な耐圧（例えば６．６ｋＶ／１個も可能）が得られる。
【００２５】
図１において、一対のキャパシタＣ１，Ｃ２は、接続点Ｍ１において互いに直列に接続されている。そして、その直列体の両端に、電源２が接続されている。一対のキャパシタＣ１，Ｃ２の直列体には入力電圧ｖｉｎが印加され、入力電流ｉｉｎが流れる。
また、一対のインダクタＬ１，Ｌ２は、接続点Ｍ２において互いに直列に接続されている。そして、その直列体の両端に、キャパシタＣ１，Ｃ２を介した入力電圧ｖｍが印加され、入力電流ｉｍが流れる。負荷Ｒには、半導体スイッチＳｒ２，Ｓｂ２のいずれかがオンのとき電流が流れる。ここで、負荷Ｒに印加される電圧をｖｏｕｔ、変圧装置１から負荷Ｒに流れる出力電流をｉｏｕｔとする。
【００２６】
図２の（ａ）は、図１における４つの半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、上側にある２つの半導体スイッチＳｒ１，Ｓｒ２がオンで、下側にある２つの半導体スイッチＳｂ１，Ｓｂ２がオフであるときの、実体接続の状態を示す回路図である。なお、図１におけるスイッチ装置４の図示は省略している。また、図２の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
一方、図３の（ａ）は、図１における４つの半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２のうち、下側にある２つの半導体スイッチＳｂ１，Ｓｂ２がオンで、上側にある２つの半導体スイッチＳｒ１，Ｓｒ２がオフであるときの、実体接続の状態を示す回路図である。また、図３の（ｂ）は、（ａ）と同じ回路図を、階段状に書き換えた回路図である。
【００２７】
図２，図３の状態を交互に繰り返すことにより、キャパシタＣ１，Ｃ２の直列体の接続点Ｍ１を介して取り出される電圧は、さらに、インダクタＬ１，Ｌ２の直列体の接続点Ｍ２を介して取り出される電圧となる。すなわち、一対のキャパシタＣ１，Ｃ２を含む前段回路と、一対のインダクタＬ１，Ｌ２を含む後段回路を備えた回路構成であり、かつ、各段において、スイッチングにより、入力に対する出力の極性が反転する。なお、キャパシタＣ１，Ｃ２に関してはスイッチングにより交互に電流の向きが反転し、インダクタＬ１，Ｌ２に関してはスイッチングにより交互に電圧の向きが反転する。
ここで、入力電圧は１／４となって出力されるのではないかと推定できる。以下、これを理論的に証明する。
【００２８】
図２において、電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
なお、計算の簡略化のため、キャパシタＣ１，Ｃ２のキャパシタンスは共に同じ値Ｃ、インダクタＬ１，Ｌ２のインダクタンスは共に同じ値Ｌ、とする。
【００２９】
0006673710.tif 000002
【００３０】
上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
【００３１】
0006673710.tif 000003
【００３２】
ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式１が得られる。
【００３３】
（方程式１）
0006673710.tif 000004
【００３４】
また、図３において、図２と同様に、電源２からの入力電圧をｖｉｎ、負荷Ｒに印加される電圧をｖｏｕｔ、キャパシタＣ１に印加される電圧をｖ１、キャパシタＣ２に印加される電圧をｖ２、インダクタＬ１に流れる電流をｉ１、インダクタＬ２に流れる電流をｉ２とすると、以下の式が成り立つ。
【００３５】
0006673710.tif 000005
【００３６】
上記の式は、ｖ１，ｉ１，ｉ２の式に変形すると、以下のようになる。
【００３７】
0006673710.tif 000006
【００３８】
ここで、Ｒｉ１＝ｖ３、Ｒｉ２＝ｖ４と置くと、以下の方程式２が得られる。
【００３９】
（方程式２）
0006673710.tif 000007
【００４０】
ここで、上記２つの状態から厳密解の導出は困難である。そこで、実用上問題ないと思われる範囲で以下の条件を設定する。
（１）Ｌのインピーダンス（リアクタンス）は、スイッチング周波数ｆｓにおいては、抵抗値Ｒに対して十分大きいが、入力電圧の周波数ｆｏにおいては、抵抗値に対して十分小さい。すなわち、２πｆｏＬ＜＜Ｒ＜＜２πｆｓＬ、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
（２）Ｃのインピーダンス（リアクタンス）は、スイッチング周波数ｆｓにおいては、抵抗値Ｒに対して十分小さいが、入力電圧の周波数ｆｏにおいては、抵抗値に対して十分大きい。すなわち、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）、である。不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差であることが好ましい。これにより、歪みの少ない、より安定した変圧動作が得られる。
（３）また、スイッチングの一周期中で、入力電圧は、ほとんど変化しない。
従って、ｖｉｎ（ｔ＋Δｔ）＝ｖｉｎ（ｔ）  （０  ≦  Δｔ  ≦  １／ｆｓ）
（４）系は定常であり、周期（１／ｆｓ）でほぼ同じ状態に戻る。
従って、ｖｘ（ｔ＋（１／ｆｓ））≒  ｖｘ（ｔ）  （ｘ＝１，２，３，４）
【００４１】
半導体スイッチＳｒ１，Ｓｒ２が、０≦ｔ≦（１／２ｆｓ）の時間でオン、半導体スイッチＳｂ１，Ｓｂ２が、（１／２ｆｓ）≦ｔ≦（１／ｆｓ）の時間でオンになるとすると、方程式１についてはｔ＝０の周りで１次近似して以下の方程式３が得られる。また、方程式２については、ｔ＝（１／２ｆｓ）の周りで１次近似して以下の方程式４が得られる。
【００４２】
（方程式３）
0006673710.tif 000008
【００４３】
なお、上記の方程式（３）において、３段目の式における右辺の第３項の、−（１／２）｛ｖｉｎ（１／２ｆｓ）−ｖｉｎ（０）｝は、十分に０に近い値である。
【００４４】
（方程式４）
0006673710.tif 000009
【００４５】
なお、上記の方程式（４）において、３段目の式における右辺の第３項の、−（１／２）｛ｖｉｎ（１／ｆｓ）−ｖｉｎ（１／２ｆｓ）｝は、十分に０に近い値である。
【００４６】
ここで、方程式３，４におけるｖ１，ｖ３，ｖ４をそれぞれ繋げると、すなわち、ｖ１（０）＝ｖ１（１／ｆｓ）、ｖ３（０）＝ｖ３（１／ｆｓ）、ｖ４（０）＝ｖ４（１／ｆｓ）、であることを利用し、また、ΔＴ＝１／（２ｆｓ）とおいて、以下の式が得られる。
【００４７】
0006673710.tif 000010
【００４８】
また、上記（直前）の式の１段目と２段目との和をとると、
ｖｉｎ＝−２｛ｖ３（０）＋ｖ４（０）＋ｖ３（ΔＴ）＋ｖ４（ΔＴ）｝＋ｖ１（０）−ｖ１（ΔＴ）
ここで、方程式３の３段目の式より、ｖ１（０）−ｖ１（ΔＴ）＝（１／（４ｆｓＣＲ））ｖ４（０）
また、−ｖｏｕｔ＝Ｒ（ｉ１＋ｉ２）＝ｖ３＋ｖ４であり、常に成り立つ式であるので、以下の結論式が得られる。
【００４９】
0006673710.tif 000011
【００５０】
なお、ここでは簡略化のために各Ｃ、各Ｌは同一値として扱ったが、これらが異なる場合においても、同様の式展開によって同様の結果を導くことができる。
結論式における最下段の式の右辺の第２項は第１項に比べて十分に小さいので無視できる。従って、負荷変動（Ｒの値の変動）に関係なくｖｉｎ≒４ｖｏｕｔとなり、出力電圧は、入力電圧のほぼ１／４となる。なお、負荷Ｒ以外での損失は無いので、出力電流は入力電流の約４倍、入力インピーダンスは抵抗値Ｒの１６倍になる。
【００５１】
ここで、再度、図１〜３の変圧装置１の構成を確認すると、変圧装置１は、第１直列体（Ｃ１，Ｃ２）と、第２直列体（Ｌ１，Ｌ２）と、スイッチ装置４とを備えている。第１直列体（Ｃ１，Ｃ２）は、一対のリアクタンス素子（キャパシタＣ１，Ｃ２）を第１接続点（Ｍ１）で互いに直列に接続して成り、その両端が、電源２と接続される。第２直列体（Ｌ１，Ｌ２）は、一対のリアクタンス素子（インダクタＬ１，Ｌ２）を第２接続点（Ｍ２）で互いに直列に接続して成る。
【００５２】
そして、図２の（ｂ）及び図３の（ｂ）に示すように、スイッチ装置４は、第２直列体（Ｌ１，Ｌ２）の両端が、第１直列体（Ｃ１，Ｃ２）の一端と第１接続点（Ｍ１）との間に接続される状態と、他端と第１接続点（Ｍ１）との間に接続される状態とを、交互に成立させ、かつ、入力に対する出力の極性が反転するように切り替える。また、これと同期して、負荷Ｒが、第２直列体（Ｌ１，Ｌ２）の一端と第２接続点（Ｍ２）との間に接続される状態と、他端と第２接続点（Ｍ２）との間に接続される状態とを、交互に成立させ、かつ、入力に対する出力の極性が反転するように切り替える。
【００５３】
なお、回路パラメータ条件として、インダクタンスに関しては、２πｆｏＬ＜＜Ｒ＜＜２πｆｓＬ、である。また、キャパシタンスに関しては、１／（２πｆｓＣ）＜＜Ｒ＜＜１／（２πｆｏＣ）である。この回路パラメータ条件が満たされることにより、負荷変動に対して変圧比が一定であることを確実に実現し、歪みの少ない、より安定した変圧動作が得られる。なお、不等号で示す差は、例えば、１桁以上、より好ましくは２桁以上の差があることが好ましい（以下、同様。）。
【００５４】
図４は、上が、変圧装置１に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。
図５は、変圧の中間段階での電圧ｖｍ、電流ｉｍをそれぞれ表す波形図である。これは実際には、スイッチングによるパルス列によって構成され、全体として図示のような波形となる。
また、図６は、上が、変圧装置１からの出力電圧、下が、出力電流をそれぞれ表す波形図である。図４，図６の対比により明らかなように、電圧は１／４に変圧され、それに伴って、電流は４倍となる。
【００５５】
《変圧装置の第２実施形態》
図７は、第２実施形態に係る変圧装置１を示す回路図である。変圧装置１の実体は図１と同じであるが、図１との違いは、電源２と負荷Ｒとが、入れ替わっている点である。この場合、入力／出力が逆になるが、入力電圧は４倍に昇圧される。昇圧に伴って、出力電流は１／４になる。なお、回路パラメータ条件は、第１実施形態と同様である。
【００５６】
図８は、上が、図７の変圧装置１に対する入力電圧、下が、入力電流をそれぞれ表す波形図である。また、図９は、上が、変圧装置１からの出力電圧、下が、出力電流をそれぞれ表す波形図である。図８，図９の対比により明らかなように、電圧は４倍に変圧され、それに伴って、電流は１／４となる。
このように、図１又は図７に示す変圧装置１は、入力／出力の可逆性を有している。
【００５７】
《変圧装置のその他の実施形態を含めた総括》
特許文献１にも開示されているように、変圧装置の構成にはバリエーションがある。ここでは、種々のバリエーションを再掲することは省略するが、バリエーションを考慮して変圧装置を総括すると、以下のようになる。
図１０は、変圧装置１を大局的に見た概略構成を示すブロック図である。すなわち、変圧装置１は、電源２と負荷Ｒとの間に設けられ、電源２と接続される前端側に入力ポートＰ１及びＰ２を有し、後端側に出力ポートＰ３及びＰ４を有する前段回路１ｆと、負荷Ｒと接続される後端側に出力ポートＰ７及びＰ８を有し、前端側に入力ポートＰ５及びＰ６を有する後段回路１ｒとを備えている。
【００５８】
すなわち変圧装置１は、電源２と負荷Ｒとの間に設けられ、入力に対する出力の極性を交互に反転させるスイッチングを行う機能をそれぞれが有する前段回路１ｆ及び後段回路１ｒを備えている。そして、当該変圧装置１は、前段回路１ｆ及び後段回路１ｒの少なくとも一方に、一対のリアクタンス素子を接続点で互いに直列に接続して成る直列体を備えている。また、変圧装置１に含まれるスイッチ装置４（図１）は、前記直列体の両端を第１ポートとした場合に、前記直列体の一端と前記接続点との間、及び、前記直列体の他端と前記接続点との間を、スイッチングにより交互に、かつ、極性を反転させながら第２ポートとして、前記第１ポートから前記第２ポートへの電力の伝送、及び、前記第２ポートから前記第１ポートへの電力の伝送のいずれか一方を実行する。
【００５９】
このように構成された変圧装置１では、一対のリアクタンス素子を含む回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置１を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。
【００６０】
次に、回路構成の具体的なブロックから総括する。
図１１は、前段回路１ｆとして選択しうる回路の基本形を示す図である。
変圧装置１の前段回路としては、以下の（Ｆ１）〜（Ｆ５）のいずれかが選択可能である。
【００６１】
（Ｆ１）は、図１１の（ａ）に示す前段回路１ｆである。
すなわち、（Ｆ１）は、一対のキャパシタをキャパシタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ入力ポートＰ１及び入力ポートＰ２に接続され、キャパシタ接続点は出力ポートＰ４に接続され、入力ポートＰ１と出力ポートＰ３との間にある第１スイッチと、入力ポートＰ２と出力ポートＰ３との間にある第２スイッチとが、スイッチングにより交互にオン状態となる前段回路、である。
【００６２】
（Ｆ２）は、図１１の（ｂ）に示す前段回路１ｆを１ユニットとして、複数ユニットで多段化した前段回路である。多段化には、出力ポートＰ３に直結する線路にもキャパシタが必要になる。
すなわち、（Ｆ２）は、（Ｆ１）の前段回路において出力ポートＰ３に直結する線路にキャパシタを介挿したものを１ユニットとして、複数ユニットの入力ポートＰ１，Ｐ２を互いに直列に接続し、複数ユニットの出力ポートＰ３，Ｐ４を互いに並列に接続した前段回路、である。
【００６３】
（Ｆ３）は、図１１の（ｃ）に示す前段回路１ｆである。
すなわち、（Ｆ３）は、一対のインダクタをインダクタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ出力ポートＰ３及び出力ポートＰ４に接続され、インダクタ接続点は入力ポートＰ２に接続され、入力ポートＰ１と出力ポートＰ３との間にある第１スイッチと、入力ポートＰ１と出力ポートＰ４との間にある第２スイッチとが、スイッチングにより交互にオン状態となる前段回路、である。
【００６４】
（Ｆ４）は、図１１の（ｄ）に示す前段回路１ｆを１ユニットとして、複数ユニットで多段化した前段回路である。多段化には、入力ポートＰ１に直結する線路にもインダクタが必要になる。
すなわち、（Ｆ３）の前段回路において入力ポートＰ１に直結する線路にインダクタを介挿したものを１ユニットとして、複数ユニットの前記入力ポートＰ１，Ｐ２を互いに並列に接続し、複数ユニットの前記出力ポートＰ３，Ｐ４を互いに直列に接続した前段回路、である。
【００６５】
（Ｆ５）は、図１１の（ｅ）に示す前段回路１ｆである。
すなわち、（Ｆ５）は、４個のスイッチによって構成され、入力ポートＰ１，Ｐ２から入力して出力ポートＰ３，Ｐ４から出力するフルブリッジ回路の前段回路、である。
【００６６】
図１２は、後段回路１ｒとして選択しうる回路の基本形を示す図である。
変圧装置１の後段回路としては、以下の（Ｒ１）〜（Ｒ５）のいずれかが選択可能である。
【００６７】
（Ｒ１）は、図１２の（ａ）に示す後段回路１ｒである。
すなわち、（Ｒ１）は、一対のインダクタをインダクタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ入力ポートＰ５及び入力ポートＰ６に接続され、インダクタ接続点は出力ポートＰ８に接続され、入力ポートＰ５と出力ポートＰ７との間にある第１スイッチと、入力ポートＰ６と出力ポートＰ７との間にある第２スイッチとが、スイッチングにより交互にオン状態となる後段回路、である。
【００６８】
（Ｒ２）は、図１２の（ｂ）に示す後段回路１ｒを１ユニットとして、複数ユニットで多段化した後段回路である。多段化には、出力ポートＰ７に直結する線路にもインダクタが必要になる。
すなわち、（Ｒ２）は、（Ｒ１）の後段回路において出力ポートＰ７に直結する線路にインダクタを介挿したものを１ユニットとして、複数ユニットの入力ポートＰ５，Ｐ６を互いに直列に接続し、複数ユニットの出力ポートＰ７，Ｐ８を互いに並列に接続した後段回路、である。
【００６９】
（Ｒ３）は、図１２の（ｃ）に示す後段回路１ｒである。
すなわち、（Ｒ３）は、一対のキャパシタをキャパシタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ出力ポートＰ７及び出力ポートＰ８に接続され、キャパシタ接続点は入力ポートＰ６に接続され、入力ポートＰ５と出力ポートＰ７との間にある第１スイッチと、入力ポートＰ５と出力ポートＰ８との間にある第２スイッチとが、スイッチングにより交互にオン状態となる後段回路、である。
【００７０】
（Ｒ４）は、図１２の（ｄ）に示す後段回路１ｒを１ユニットとして、複数ユニットで多段化した後段回路である。多段化には、入力ポートＰ５に直結する線路にもキャパシタが必要になる。
すなわち、（Ｒ４）は、（Ｒ３）の後段回路において入力ポートＰ５に直結する線路にキャパシタを介挿したものを１ユニットとして、複数ユニットの入力ポートＰ５，Ｐ６を互いに並列に接続し、複数ユニットの出力ポートＰ７，Ｐ８を互いに直列に接続した後段回路、である。
【００７１】
（Ｒ５）は、図１２の（ｅ）に示す後段回路である。
すなわち、（Ｒ５）は、４個のスイッチによって構成され、入力ポートＰ５，Ｐ６から入力して出力ポートＰ７，Ｐ８から出力するフルブリッジ回路の後段回路、である。
【００７２】
そして、上記の前段回路（Ｆ１）〜（Ｆ５）のうちのいずれか一つと、後段回路（Ｒ１）〜（Ｒ５）のうちのいずれか一つとを備えて構成され、かつ、前段回路が（Ｆ５）で後段回路が（Ｒ５）であるという組み合わせは除外する変圧装置であればよい。
かかる変圧装置では、回路構成とスイッチングとによって変圧を行うことができる。このような変圧装置を電力用の変圧器として用いることにより、コイルや鉄心等を含む従来のトランスは不要となる。従って、変圧器の飛躍的な小型軽量化及び、それに伴う低コスト化を実現することができる。また、高周波トランスで課題となる寄生容量、漏れ磁界発生の問題も解消され、低損失な変圧器を実現することができる。
【００７３】
なお、上記の変圧装置における前段回路・後段回路の組み合わせと、変圧比との関係は、以下の表１に示す通りである。なお、表１において、「Ｃ」はキャパシタを用いる回路を、「Ｌ」はインダクタを用いる回路を、「ＦＢ」はフルブリッジ回路を用いる回路を、それぞれ示している。ＮＦは前段回路のユニット数を表し、ＮＲは後段回路のユニット数を表す。
【００７４】
【表１】
0006673710.tif 000012
【００７５】
上記のように、各種の変圧比を容易に実現することができる。
さらに、上記のいずれかの前段回路・後段回路を備えた変圧装置を、複数組、縦続に構成してもよい。この場合、降圧・昇圧ともに、大きな変圧比を実現することができる。
【００７６】
《直流電源の場合の実施形態の総括》
なお、上記各実施形態においては電源２が交流電源であるとして説明したが、上述の変圧装置１は、直流電源にも適用可能であり、ＤＣ／ＤＣコンバータとしても使用可能である。
電源２が交流電源ではなく直流電源である場合の変圧装置１は、後段回路１ｒのバリエーションがさらにある。図１２に示した後段回路１ｒとして選択しうる回路の基本形と対応させて考えると、図１３は、ダイオードを用いた場合の、後段回路１ｒとして選択しうる回路の基本形を示す図である。
電源（直流電源）２に対する変圧装置１の後段回路（ダイオード使用）としては、以下の（Ｒ１）〜（Ｒ５）のいずれかが選択可能である。
【００７７】
（Ｒ１）は、図１３の（ａ）に示す後段回路１ｒである。
すなわち、（Ｒ１）は、一対のインダクタをインダクタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ入力ポートＰ５及び入力ポートＰ６に接続され、インダクタ接続点は出力ポートＰ８に接続され、入力ポートＰ５と出力ポートＰ７との間にある第１ダイオードと、入力ポートＰ６と出力ポートＰ７との間にある第２ダイオードとが、入力電圧の極性に応じて交互に導通する後段回路、である。
【００７８】
（Ｒ２）は、図１３の（ｂ）に示す後段回路１ｒを１ユニットとして、複数ユニットで多段化した後段回路である。多段化には、出力ポートＰ７に直結する線路にもインダクタが必要になる。
すなわち、（Ｒ２）は、（Ｒ１）の後段回路において出力ポートＰ７に直結する線路にインダクタを介挿したものを１ユニットとして、複数ユニットの入力ポートＰ５，Ｐ６を互いに直列に接続し、複数ユニットの出力ポートＰ７，Ｐ８を互いに並列に接続した後段回路、である。
【００７９】
（Ｒ３）は、図１３の（ｃ）に示す後段回路１ｒである。
すなわち、（Ｒ３）は、一対のキャパシタをキャパシタ接続点で互いに直列に接続して成る直列体の両端がそれぞれ出力ポートＰ７及び出力ポートＰ８に接続され、キャパシタ接続点は入力ポートＰ６に接続され、入力ポートＰ５と出力ポートＰ７との間にある第１ダイオードと、入力ポートＰ５と出力ポートＰ８との間にある第２ダイオードとが、入力電圧の極性に応じて交互に導通する後段回路、である。
【００８０】
（Ｒ４）は、図１３の（ｄ）に示す後段回路１ｒを１ユニットとして、複数ユニットで多段化した後段回路である。多段化には、入力ポートＰ５に直結する線路にもキャパシタが必要になる。
すなわち、（Ｒ４）は、（Ｒ３）の後段回路において入力ポートＰ５に直結する線路にキャパシタを介挿したものを１ユニットとして、複数ユニットの入力ポートＰ５，Ｐ６を互いに並列に接続し、複数ユニットの出力ポートＰ７，Ｐ８を互いに直列に接続した後段回路、である。
【００８１】
（Ｒ５）は、図１３の（ｅ）に示す後段回路である。
すなわち、（Ｒ５）は、４個のダイオードによって構成され、入力ポートＰ５，Ｐ６から入力して出力ポートＰ７，Ｐ８から出力するフルブリッジ回路の後段回路、である。
【００８２】
なお、図１３の（ａ）〜（ｄ）におけるダイオードの向きは、個々のダイオードが図示と逆向き（アノード・カソードが逆）であってもよい。
【００８３】
以上のように、電源が直流電源である場合は、後段の回路バリエーションが多くなり、まず、交流電源の場合と同様に、図１１の前段回路（Ｆ１）〜（Ｆ５）のうちのいずれか一つと、図１２の後段回路（Ｒ１）〜（Ｒ５）のうちのいずれか一つとを備えて構成され、かつ、前段回路が（Ｆ５）で後段回路が（Ｒ５）であるという組み合わせは除外する変圧装置であればよい。
また、図１１の前段回路（Ｆ１）〜（Ｆ５）のうちのいずれか一つと、図１３の後段回路（Ｒ１）〜（Ｒ５）のうちのいずれか一つとを備えて構成され、かつ、前段回路が（Ｆ５）で後段回路が（Ｒ５）であるという組み合わせは除外する変圧装置であればよい。
【００８４】
＜半導体スイッチ駆動回路＞
【００８５】
次に、スイッチ装置４における、半導体スイッチ駆動回路３について詳細に説明する。半導体スイッチ駆動回路３は、半導体スイッチの駆動のためのゲート信号を与える駆動回路３ｄ（狭義の半導体スイッチ駆動回路）と、後述の改良型の電荷引き抜き回路５３とを備えることが好ましいが、まず、駆動回路３ｄを主体とした半導体スイッチ駆動回路３について説明する。
【００８６】
《回路構成》
図１４は、例えば図１におけるスイッチ装置４の回路構成の概要を示すブロック図の一例である。半導体スイッチＳｒ１，Ｓｒ２，Ｓｂ１，Ｓｂ２（以下、他の半導体スイッチと区別するため、主回路用半導体とも言う。）としては、例えば、高速スイッチングが可能なＭＯＳＦＥＴが好適である。ここで、例えば代表例として主回路用半導体スイッチＳｒ１をスイッチング動作させる半導体スイッチ駆動回路３は、ゲート信号発生部３１、変調信号発生部３２、変調部３３、絶縁カプラ３４、及び、復調部３５を有している。
【００８７】
ゲート信号発生部３１は、主回路用半導体スイッチＳｒ１を駆動するパルス信号を出力する。パルス信号の周波数は、例えば２０ｋＨｚである。変調信号発生部３２は、例えば４０．６８ＭＨｚの連続した発振信号である変調信号を出力する。変調部３３はゲート信号を、変調信号の高周波で変調した高周波ゲート信号を生成し、かつ、それに一定の振幅を与えた信号重畳電圧として出力する。なお、ゲート信号発生部３１は例えば、コンピュータを含み、ソフトウェア（コンピュータプログラム）をコンピュータが実行することで、少なくともゲート信号発生の機能を実現する。ソフトウェアは、制御部の記憶装置（図示せず。）に格納される。但し、コンピュータを含まないハードウェアのみの回路でゲート信号発生部３１を構成することも可能である。
【００８８】
なお、他の主回路用半導体スイッチＳｒ２，Ｓｂ１，Ｓｂ２についても同様の半導体スイッチ駆動回路、又は、その一部若しくは全部を共用した半導体スイッチ駆動回路を使用することができる。
【００８９】
図１５は、半導体スイッチ駆動回路３（３ｄ）の、具体的な一例を示す回路図である。図１４と対応する部分には同一符号を付している。図１５において、変調部３３は、例えばＭＯＳＦＥＴである半導体スイッチＱ１，Ｑ２，Ｑ３，Ｑ４を図示のようにフルブリッジ接続して構成されている。半導体スイッチＱ１，Ｑ２，Ｑ３，Ｑ４のゲート−ソース間にはそれぞれ、ゲートドライバ４１，４２，４３，４４が接続されている。
【００９０】
ゲートドライバ４１〜４４には、変調信号発生部３２が接続されている。変調信号発生部３２は、各半導体スイッチＱ１，Ｑ２，Ｑ３，Ｑ４におけるゲート−ソース間の電圧源でもあり、半導体スイッチＱ１，Ｑ４のペアと、半導体スイッチＱ２，Ｑ３のペアとで、電圧が逆極性になるように接続されている。また、ゲートドライバ４１〜４４には、ゲート信号発生部３１からパルス状のゲート信号が与えられる。変調部３３には、直流電源３６から例えばＤＣ２０Ｖの電圧が入力される。直流電源３６には、コンデンサ３７が並列に接続されている。
【００９１】
絶縁カプラ３４の電気回路上の機能はコンデンサである。変調部３３と復調部３５とを繋ぐ電路の一対の線路Ｅ１，Ｅ２上には、それぞれ、電極対３４ａ、３４ｂが設けられている。各電極対３４ａ，３４ｂは、絶縁体（空気である場合も含む。）を挟んで互いに対向する電極間で電界結合することにより、電圧（電力）を伝送することができる。
また、物理的な配置の点で見た絶縁カプラ３４は、二組の電極対３４ａ，３４ｂが互いに絶縁距離を置いて並んでいる構成を有している。これにより、一対のコンデンサを集約して設けることができ、また、コンデンサとして必要な容量を容易に確保することができる。
【００９２】
復調部３５は、倍電圧整流回路５０と、抵抗４９とによって構成されている。倍電圧整流回路５０は、一対のダイオード４５，４６の直列体と、一対のコンデンサ４７，４８の直列体とが、互いに並列に接続されて構成されている。ダイオード４５，４６の相互接続点、及び、コンデンサ４７，４８の相互接続点は、入力ポートとなり、それぞれ、線路Ｅ１側及び線路Ｅ２側に接続されている。各直列体の両端は出力ポートとなる。倍電圧整流回路５０は、入力ポートへの入力電圧を昇圧して出力ポートに出力できるので、高めの駆動電圧が必要な半導体スイッチＳｒ１に好適である。
なお、倍電圧整流回路５０は一例に過ぎず、他の整流回路（例えば、倍電流整流回路）であってもよい。
【００９３】
倍電圧整流回路５０には抵抗４９が並列に接続され、抵抗４９の両端の電圧が、半導体スイッチＳｒ１のゲート−ソース間電圧として与えられる。また、抵抗４９は、ゲート−ソース間のキャパシタンスに貯まった電荷を徐々に放電させる効果がある。仮に、この抵抗４９が無い場合には、電荷が放電しないので、オフにする信号が来てもゲート電圧が残り続け、半導体スイッチＳｒ１はオンのままとなる。
半導体スイッチＳｒ１は、主回路電圧が交流の場合に双方向性の制御を担保するため、例えば、一対の半導体スイッチＱ５，Ｑ６を互いに逆極性となるよう直列接続して構成されている。一対の半導体スイッチＱ５，Ｑ６には同じゲートーソース間電圧が与えられ、両者の動作タイミングは同時である。
【００９４】
《波形図で見た動作》
図１６の（ａ）は、変調信号発生部３２が出力する変調信号、（ｂ）はゲート信号発生部３１が出力するゲート信号、（ｃ）は変調部３３が出力する信号重畳電圧を、それぞれの一例として表している。変調信号の１周期は、実際には図示しているよりもさらに短いが、説明の便宜上、波形のイメージがわかる程度に表示している。ゲート信号は、最終的に制御したい半導体スイッチ（例えばＳｒ１）のオン／オフのタイミングを持つ制御信号である。
【００９５】
変調信号は常時、半導体スイッチＱ１〜Ｑ４のゲートドライバ４１〜４４に与えられている。但し、変調信号の符号が正のときは、例えば半導体スイッチＱ１，Ｑ４に順方向のゲート−ソース電圧をかけ得るターンオン可能な状態となり、これに対して、半導体スイッチＱ２，Ｑ３はターンオンできない状態となる。逆に、変調信号の符号が負のときは、半導体スイッチＱ２，Ｑ３に順方向のゲート−ソース電圧をかけ得るターンオン可能な状態となり、半導体スイッチＱ１，Ｑ４はターンオンできない状態となる。
【００９６】
また、ゲート信号がオフのときは、全ての半導体スイッチＱ１〜Ｑ４はオフとなり、変調部３３の出力は得られない。ゲート信号がオンのときは、変調信号の符号に応じて半導体スイッチＱ１，Ｑ４のペア、及び、半導体スイッチＱ２，Ｑ３のペアが交代でオンとなり、変調信号の変化に同期して、図１６の（ｃ）に示すように、直流電源３６の電圧（２０Ｖ付近）を振幅とした高周波の交流電圧が変調部３３から出力される。この出力は、信号重畳電圧であり、ゲート信号（周期Ｔ１、パルス幅Ｔ２）、所定の電圧、電界結合に必要な高周波（周期Ｔ３）、の各要素を備えている。
【００９７】
このような信号重畳電圧は、絶縁カプラ３４を通過し、復調部３５への入力となる。すなわち、絶縁カプラ３４は、その１次側電極と２次側電極との間での電界結合により、信号重畳電圧を伝送することができる。
【００９８】
図１７の（ａ）は、絶縁カプラ３４を経て復調部３５へ入力される信号重畳電圧の一例を示す図である。伝送損失により信号重畳電圧の振幅は若干低下する。（ｂ）は、復調部３５から出力される整流信号を示す図である。信号重畳電圧は、倍電圧整流回路５０により整流され、（ｂ）に示す整流信号となって復調部３５から出力される。出力される電圧は、半導体スイッチ（例えばＳｒ１）のゲート−ソース間に印加される。整流信号（矩形波などの包絡線電圧）は、半導体スイッチのゲート−ソース間に印加される駆動電圧であるとともに、オン／オフの時間的なタイミング（周期Ｔ１、パルス幅Ｔ２）を示すゲート信号でもある。駆動電圧としては、例えば、約１５Ｖを確保することができ、半導体スイッチのゲート−ソース間電圧として十分な値が得られる。
【００９９】
《ここまでのまとめ》
このような半導体スイッチ駆動回路３によれば、駆動電圧とゲート信号とを信号重畳電圧として１つにまとめて搬送することができる。また、信号重畳電圧は、コンデンサである絶縁カプラ３４を通して伝送され、復調部３５を経て、半導体スイッチ（例えばＳｒ１）の駆動電圧になると共に、ゲート信号となる。この場合、一対の線路間（Ｅ１−Ｅ２）での電圧である信号重畳電圧は、絶縁カプラ３４の１次側から２次側へ伝送されるが、絶縁カプラ３４の絶縁体の存在によって、２次側の対地電位は電極対３４ａ，３４ｂの１次側には伝わらない。すなわち、電極対の２次側に接続される半導体スイッチ（例えばＳｒ１）の端子が高電位（例えば対地電位６．６ｋＶ）となっても、１次側は低電位（例えば１０Ｖ、２０Ｖ程度）とすることができる。従って、電極対３４ａ，３４ｂの１次側に設けられるデバイスを２次側の高電位から絶縁し、保護することができる。
【０１００】
＜半導体スイッチ用電荷引き抜き回路＞
【０１０１】
なお、上記の復調部３５は、簡素な一例を示したが、以下、より好ましい回路のあり方について背景から説明する。その中でも特に、半導体スイッチ用電荷引き抜き回路について説明する。
【０１０２】
《復調部の特性》
図１８は、図１５に示した復調部（整流部）３５の動作例を示す図である。上の波形図における実線部分は、復調部３５への入力電圧を表している。縦のハッチングで表しているのは実際には４０．６８ＭＨｚの高周波電圧であり、太線で囲む図示の一部を時間軸で拡大すると下の図のようになっている。
【０１０３】
一方、上の図の点線部分は出力電圧を表す。出力電圧は、２０ｋＨｚの電圧（ゲート信号）のみが取り出されている。なお、倍電圧整流回路５０により、電圧は入力電圧よりも上昇している。ここで、ゲート信号がオフに転じるときの出力電圧の立ち下がりに注目すると、スロープ状に緩慢に降下しているのがわかる。これは、主回路用半導体スイッチのゲート-ソース間のキャパシタンスに残留している電荷が、抵抗４９で放電する特性である。例えば、立ち下がり開始時の電圧を７．００Ｖとすると、これが２．５６Ｖ（≒７．００／ｅ）まで下がるのに５．０μｓかかる（ｅは自然対数の底である。）。これは、立ち下がりの時間としては、長い。
【０１０４】
例えば、図１５の復調部３５の場合、主回路用半導体スイッチＳｒ１のゲート−ソース間のキャパシタンスをＣＧＳ、抵抗４９の抵抗値をＲ１、時定数をτとすると、τ＝ＣＧＳ・Ｒ１である。時定数τを小さくするには、キャパシタンスＣＧＳ又は抵抗値Ｒ１を小さくすることが必要である。しかし、キャパシタンスＣＧＳは、主回路用半導体スイッチに依存し、下げることは困難である。一方、抵抗値Ｒ１を下げると、抵抗４９での電力消費が無視できなくなる。また、抵抗４９での電力消費を考慮して駆動電力を増大させることも必要となり、好ましくない。
【０１０５】
そこで、抵抗４９に代わる電荷引き抜き回路を考える。
図１９は、半導体スイッチＳｒ１をキャパシタンスＣＧＳとして見た場合の、復調部３５と、半導体スイッチＳｒ１との接続を表す回路図である。
図において、倍電圧整流回路５０とキャパシタンスＣＧＳとの間には、電荷引き抜き回路５３が設けられている。電荷引き抜き回路５３は、電圧検知回路５１と、この電圧検知回路５１によってオン／オフされる短絡用半導体スイッチ５２とを備えている。
【０１０６】
図２０は、図１９における電圧検知回路５１の内部回路を詳細に示した、復調部３５と、半導体スイッチＳｒ１のキャパシタンスＣＧＳとの接続を表す回路図である。図において、電荷引き抜き回路５３は、キャパシタンスＣＧＳすなわち、主回路用半導体スイッチのゲート及びソースにそれぞれ繋がる２つの線路ＥＬ１，ＥＬ２間に接続されている。電圧検知回路５１は、２線路ＥＬ１，ＥＬ２間に接続されたツェナーダイオード５４及び抵抗５５の直列体と、２線路ＥＬ１，ＥＬ２間に接続された抵抗５８及び半導体スイッチ５９の直列体と、抵抗５６及びコンデンサ５７の並列体とを備えている。
【０１０７】
抵抗５６及びコンデンサ５７の並列体は、ツェナーダイオード５４及び抵抗５５の直列体の接続点と、半導体スイッチ５９のベースとの間に接続されている。半導体スイッチ５９の出力端子（コレクタ）には、短絡用半導体スイッチ５２のベースが接続されている。短絡用半導体スイッチ５２は、２電路ＥＬ１，ＥＬ２間に接続されている。
【０１０８】
電圧検知回路５１内の各素子の主な役割として、ツェナーダイオード５４は、２電路ＥＬ１，ＥＬ２間の電圧の立ち下がり検知を行う。抵抗５５は、保護抵抗である。抵抗５６及びコンデンサ５７の並列体はハイパスフィルタである。抵抗５８は短絡用半導体スイッチ５２のベース電流調整用である。半導体スイッチ５９は、電荷引き抜き制御用である。なお、この例では、抵抗５６及びコンデンサ５７の並列体を用いているが、これは省略して、ツェナーダイオード５４及び抵抗５５の直列体の相互接続点と半導体スイッチ５９のベースとを直結しても、電荷引き抜き回路５３としての動作は担保することができる。また、２つの半導体スイッチ５２，５９は一例としてトランジスタであるが、他の半導体スイッチを用いてもよい。
【０１０９】
次に、図２０と同じ回路に電流の流れを図示した図２１を参照して電荷引き抜き回路５３の動作について説明する。
図２１の（ａ）において、ゲート信号がＨレベルの時は、ツェナーダイオード５４が導通し、抵抗５５に電流が流れる。また、抵抗５６を介して半導体スイッチ５９がターンオン（閉路）する。この時、抵抗５８から半導体スイッチ５９へ電流が流れる。この場合、短絡用半導体スイッチ５２のベース−エミッタ間には電圧が印加されないので、短絡用半導体スイッチ５２はオフ（開路）状態である。抵抗５５，５８の抵抗値を大きな値（例えば１０ｋΩ以上）に設定することにより、２線路ＥＬ１，ＥＬ２間に流れる電流は抑制することができる。すなわち、ゲート信号がＨレベルの時の、電荷引き抜き回路５３での消費電力を抑制することができる。なお、ゲート信号がＨレベルであることにより、主回路用半導体スイッチＳｒ１はオンであり、キャパシタンスＣＧＳには電荷が蓄えられている。
【０１１０】
次に、ゲート信号がＬレベルに転じると、（ｂ）に示すように、ツェナーダイオード５４が非導通となり、半導体スイッチ５９はオフ（開路）の状態になる。これにより、短絡用半導体スイッチ５２のベース−エミッタ間に電圧が付与され、短絡用半導体スイッチ５２はオン（閉路）の状態となる。これにより、キャパシタンスＣＧＳの両端は、閉路している半導体スイッチ５２で短絡され、キャパシタンスＣＧＳに残留している電荷は一気に失われる。こうして、主回路用半導体スイッチＳｒ１におけるゲート−ソース間のキャパシタンスＣＧＳに残留する電荷を極めて迅速に引き抜くことができる。
【０１１１】
電荷の引き抜き完了後、キャパシタンスＣＧＳの電圧は０になり、短絡用半導体スイッチ５２はオフ（開路）、半導体スイッチ５９はオフ（開路）、及び、ツェナーダイオード５４が非導通の状態となる。次のゲート信号（Ｈレベル）が来れば、再び（ａ）の状態となり、以下同様の電荷引き抜き動作が繰り返される。
【０１１２】
《検証》
図２２は、図２０に示す電荷引き抜き回路５３を含む復調部３５の入力電圧及び出力電圧を示す特性図である。実線は高周波の入力電圧を示し、点線は２０ｋＨｚの出力電圧（ゲート信号）を示す。これによると、ゲート信号がＨレベルからＬレベルに転じるときの出力電圧の立ち下がり特性が劇的に改善されている。
【０１１３】
図２３は、比較のために、電荷引き抜き回路５３が無い場合の特性図で、図１８の時間軸を拡大した図である。この場合、前述のように、出力電圧が（１／ｅ）になるまで５μｓかかる。これに対して、図２４は、電荷引き抜き回路５３がある場合の特性図で、図２２の時間軸を拡大した図である。この場合、出力電圧が立ち下がる瞬間の電圧は７．１４Ｖで、これが２．６３Ｖ（＝７．１４／ｅ）まで下がる時間は４３３ｎｓであった。従って、電荷引き抜き回路５３を設けることにより、時定数τは、前述の５μｓの約１／１１に低減された。
【０１１４】
《電荷引き抜き回路のまとめ》
以上のように、上記の電荷引き抜き回路５３では、ゲート−ソース間の電圧が、スイッチオン（ゲート信号Ｈレベル）からスイッチオフ（ゲート信号Ｌレベル）の状態となって閾値より下がると、短絡用半導体スイッチ５２が閉じて、ゲート−ソース間を短絡する。これにより、ゲート−ソース間のキャパシタンスＣＧＳに残留する電荷は一気に失われる。すなわち、ゲート−ソース間のキャパシタンスＣＧＳに残留する電荷を極めて迅速に引き抜くことができる。
【０１１５】
また、電圧検知回路５１を動作させ、短絡用半導体スイッチ５２を閉路させる電圧源は、主回路用半導体スイッチＳｒ１のゲート−ソース間のキャパシタンスＣＧＳに残留する電荷である。従って、電荷が引き抜かれると自然に、短絡用半導体スイッチ５２は開路し、次の２線路間の電圧（ゲート信号）を待ち受ける状態とすることができる。すなわち、当該電荷引き抜き回路５３は専用の制御電源を必要としない。
【０１１６】
また、ツェナーダイオード５４の導通動作をトリガとして短絡用半導体スイッチ５２を動作させる電荷引き抜き回路は、簡易な回路で、短絡用半導体スイッチ５２を高速に、かつ、安定して動作させることができる。
【０１１７】
なお、上記の電荷引き抜き回路５３は、絶縁カプラ３４を用いる半導体スイッチ駆動回路に限らず、各種の半導体スイッチ駆動回路に適用することができる。
【０１１８】
＜補記＞
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
但し、明細書及び図面に開示した通りの全ての構成要素を備える半導体スイッチ用絶縁カプラ、半導体スイッチ駆動回路、及び、変圧装置も、本発明に含まれるものであることは言うまでもない。
【符号の説明】
【０１１９】
１  変圧装置
１ｆ  前段回路
１ｒ  後段回路
２  電源
３  半導体スイッチ駆動回路
３ｄ  駆動回路
４  スイッチ装置
３１  ゲート信号発生部
３２  変調信号発生部
３３  変調部
３４  絶縁カプラ
３４ａ，３４ｂ  電極対
３４ａ１，３４ａ２  電極
３４ｂ１，３４ｂ２  電極
３４ｃ  絶縁基板
３５  復調部
３６  直流電源
３７  コンデンサ
４１，４２，４３，４４  ゲートドライバ
４５，４６  ダイオード
４７，４８  コンデンサ
４９  抵抗
５０  倍電圧整流回路
５１  電圧検知回路
５２  短絡用半導体スイッチ
５３  電荷引き抜き回路
５４  ツェナーダイオード
５５，５６  抵抗
５７  コンデンサ
５８  抵抗
５９  半導体スイッチ
Ｃ１，Ｃ２  キャパシタ
Ｅ１，Ｅ２  線路
ＥＬ１，ＥＬ２  線路
Ｌ１，Ｌ２  インダクタ
Ｑ１〜Ｑ６  半導体スイッチ
Ｓｂ１，Ｓｂ２  半導体スイッチ（主回路用半導体スイッチ）
Ｓｒ１，Ｓｒ２  半導体スイッチ（主回路用半導体スイッチ）
Ｍ１，Ｍ２  接続点
Ｐ１〜Ｐ８  ポート
Ｒ  負荷
【図１】
0006673710.tif 000013
【図２】
0006673710.tif 000014
【図３】
0006673710.tif 000015
【図４】
0006673710.tif 000016
【図５】
0006673710.tif 000017
【図６】
0006673710.tif 000018
【図７】
0006673710.tif 000019
【図８】
0006673710.tif 000020
【図９】
0006673710.tif 000021
【図１０】
0006673710.tif 000022
【図１１】
0006673710.tif 000023
【図１２】
0006673710.tif 000024
【図１３】
0006673710.tif 000025
【図１４】
0006673710.tif 000026
【図１５】
0006673710.tif 000027
【図１６】
0006673710.tif 000028
【図１７】
0006673710.tif 000029
【図１８】
0006673710.tif 000030
【図１９】
0006673710.tif 000031
【図２０】
0006673710.tif 000032
【図２１】
0006673710.tif 000033
【図２２】
0006673710.tif 000034
【図２３】
0006673710.tif 000035
【図２４】
0006673710.tif 000036