(57)【特許請求の範囲】
【請求項１】
差動入力信号を受ける差動入力端子のペアと、前記差動入力信号を差動増幅する差動入力段と、前記差動入力段の出力信号を増幅する増幅段と、を備え、
前記差動入力段は、
それぞれのベースが、前記差動入力端子のペアと接続される入力バイポーラトランジスタのペアと、
前記入力バイポーラトランジスタのペアのエミッタの信号を受けるバイポーラトランジスタの入力差動対と、
バイポーラトランジスタで構成され、前記入力差動対に対して負荷として設けられたカレントミラー回路と、
前記入力差動対にテイル電流を供給する第１電流源と、を含み、
前記増幅段は、
そのベースが前記差動入力段の出力と接続されるバイポーラトランジスタである増幅トランジスタと、
前記増幅トランジスタにバイアス電流を供給する第２電流源と、
前記増幅トランジスタと前記第２電流源の間に挿入され、前記入力バイポーラトランジスタのペアのエミッタの電圧に応じて、前記第２電流源との接続点の電位を変化させるバランス回路と、
を含み、
前記バランス回路は、
前記入力差動対と同極性であるバイポーラトランジスタの第１ペアと、
前記入力差動対と同極性であるバイポーラトランジスタの第２ペアと、
を含み、
前記第１ペアのエミッタ同士が前記第２電流源に接続され、前記第１ペアのコレクタ同士が前記増幅トランジスタに接続され、
前記第２ペアそれぞれのベースに前記差動入力信号が入力され、前記第２ペアそれぞれのエミッタが、前記第１ペアそれぞれのベースと接続され、
前記第２ペアは、それぞれのエミッタと接続される電流源のペアによってバイアスされることを特徴とする差動増幅器。
【請求項２】
前記バランス回路は、前記入力バイポーラトランジスタのペアのエミッタの電圧に応じて、前記第２電流源との接続点の電位を、前記第１電流源と前記入力差動対の接続点の電位に近づけることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第１電流源と前記第２電流源は同一の構造を有することを特徴とする請求項１または２に記載の差動増幅器。
【請求項４】
前記第１電流源と前記第２電流源はそれぞれ、同型・同極性であり、共通の信号によりバイアスされるトランジスタを含むことを特徴とする請求項１から３のいずれかに記載の差動増幅器。
【請求項５】
前記入力バイポーラトランジスタのペアおよび前記入力差動対はＰＮＰ型バイポーラトランジスタで構成され、
前記カレントミラー回路は、ＮＰＮ型バイポーラトランジスタで構成され、
前記増幅トランジスタはＮＰＮ型バイポーラトランジスタで構成され、
前記バランス回路を構成する前記トランジスタのペアはＰＮＰ型バイポーラトランジスタで構成されることを特徴とする請求項１に記載の差動増幅器。
【請求項６】
前記入力バイポーラトランジスタのペアおよび前記入力差動対はＮＰＮ型バイポーラトランジスタで構成され、
前記カレントミラー回路は、ＰＮＰ型バイポーラトランジスタで構成され、
前記増幅トランジスタはＰＮＰ型バイポーラトランジスタで構成され、
前記バランス回路を構成する前記トランジスタのペアはＮＰＮ型バイポーラトランジスタで構成されることを特徴とする請求項１に記載の差動増幅器。
【請求項７】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から６のいずれかに記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
２つの入力電圧の差を増幅するために、差動増幅器が利用される。差動増幅器の性能を表す指標のひとつとして、同相信号除去比（ＣＭＲＲ：Common-Mode Rejection Ration）がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来では、高いＣＭＲＲを得るために、差動増幅器を構成するトランジスタや抵抗の素子バラツキを低減する配慮を施した上で、トリミングなどの手法により抵抗値や電流値を細かく調整するなどの手法が採られていた。
【０００４】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＣＭＲＲが改善され、および／または同相入力範囲の広い差動増幅器の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、差動増幅器に関する。差動増幅器は、差動入力信号を差動増幅する差動入力段と、差動入力段の出力信号を増幅する増幅段と、を備える。差動入力段は、差動入力信号を受ける入力差動対と、バイポーラトランジスタで構成され、入力差動対に対して負荷として設けられたカレントミラー回路と、入力差動対にテイル電流を供給する第１電流源と、を含む。増幅段は、そのベースが差動入力段の出力と接続されるバイポーラトランジスタである増幅トランジスタと、増幅トランジスタにバイアス電流を供給する第２電流源と、増幅トランジスタと第２電流源の間に挿入され、差動入力信号に応じて、第２電流源との接続点の電位を変化させる。
【０００６】
同相入力電圧が変化すると、第１電流源が生成するテイル電流が変化する。バランス回路を設けたことにより、第２電流源が生成するバイアス電流も、同相入力電圧に追従して変化するようになる。これにより増幅トランジスタのベース電流の入力電圧特性を、カレントミラー回路のベース電流の合計の入力電圧特性に近づけることができる。その結果、差動入力段の電流バランスを改善することができ、同相信号除去比を改善し、あるいは、同相入力範囲を広げることができる。
【０００７】
バランス回路は、差動入力信号に応じて、第２電流源との接続点の電位を、第１電流源と入力差動対の接続点の電位に近づけてもよい。
これにより、第２電流源の両端間の電圧が第１電流源の両端間の電圧に近づくこととなり、同相信号除去比の改善の効果を高め、あるいは、同相入力範囲をより広げることができる。
【０００８】
バランス回路は、入力差動対と同型・同極性であるトランジスタのペアを含み、トランジスタのペアのエミッタ／ソース同士が共通に接続され、トランジスタのペアのコレクタ／ドレイン同士が共通に接続され、トランジスタのペアそれぞれのベース／ゲートには、差動入力信号に応じた信号が入力されてもよい。
この構成により、第１電流源の両端間電圧と、第２電流源の両端間電圧を、差動入力信号の同相入力電圧レベルに依存せずに、精度よく均一化することができる。
【０００９】
第１電流源と第２電流源は同一の構造を有してもよい。第１電流源と第２電流源はそれぞれ、同型・同極性であり、共通の信号によりバイアスされたトランジスタを含んでもよい。
【００１０】
入力差動対はＰＮＰ型バイポーラトランジスタで構成され、カレントミラー回路は、ＮＰＮ型バイポーラトランジスタで構成され、増幅トランジスタはＮＰＮ型バイポーラトランジスタで構成され、バランス回路を構成するトランジスタのペアはＰＮＰ型バイポーラトランジスタで構成されてもよい。
【００１１】
入力差動対はＮＰＮ型バイポーラトランジスタで構成され、カレントミラー回路は、ＰＮＰ型バイポーラトランジスタで構成され、増幅トランジスタはＰＮＰ型バイポーラトランジスタで構成され、バランス回路を構成するトランジスタのペアはＮＰＮ型バイポーラトランジスタで構成されてもよい。
【００１２】
本発明の別の態様もまた、差動増幅器である。この差動増幅器は、ＮＰＮ型バイポーラトランジスタまたはＮＭＯＳトランジスタであり、そのベース／ゲートに差動入力信号の一方が入力される第１トランジスタと、ＮＰＮ型バイポーラトランジスタまたはＮＭＯＳトランジスタであり、そのベース／ゲートに差動入力信号の他方が入力され、そのエミッタ／ソースが第１トランジスタのエミッタ／ソースと接続される第２トランジスタと、ＰＮＰ型バイポーラトランジスタであり、そのコレクタが第１トランジスタのコレクタ／ドレインと接続され、そのベースコレクタ間が接続され、そのエミッタが電源ラインと接続される第３トランジスタと、ＰＮＰ型バイポーラトランジスタであり、そのコレクタが第２トランジスタのコレクタ／ドレインと接続されており、そのベースが第３トランジスタのベースと接続され、そのエミッタが電源ラインと接続される第４トランジスタと、第１トランジスタおよび第２トランジスタのエミッタ／ソースと接続される第１電流源と、ＮＰＮ型バイポーラトランジスタであり、そのベースが第４トランジスタのコレクタと接続され、そのエミッタが電源ラインと接続される第５トランジスタと、第１トランジスタと同型・同極性であり、そのベース／ゲートに第１トランジスタのベース／ゲートと同電位の信号が入力され、そのコレクタ／ドレインが第５トランジスタのコレクタと接続される第６トランジスタと、第２トランジスタと同型・同極性であり、そのベース／ゲートに第２トランジスタのベース／ゲートと同電位の信号が入力され、そのコレクタ／ドレインが第５トランジスタのコレクタと接続される第７トランジスタと、第６トランジスタのエミッタ／ソースおよび第７トランジスタのエミッタ／ソースと接続され、バイアス電流を供給する第２電流源と、を備える。
【００１３】
本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、ＰＮＰ型バイポーラトランジスタまたはＰＭＯＳトランジスタであり、そのベース／ゲートに差動入力信号の一方が入力される第１トランジスタと、ＰＮＰ型バイポーラトランジスタまたはＰＭＯＳトランジスタであり、そのベース／ゲートに差動入力信号の他方が入力され、そのエミッタ／ソースが第１トランジスタのエミッタ／ソースと接続される第２トランジスタと、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが第１トランジスタのコレクタ／ドレインと接続され、そのベースコレクタ間が接続され、そのエミッタが接地ラインと接続される第３トランジスタと、ＮＰＮ型バイポーラトランジスタであり、そのコレクタが第２トランジスタのコレクタ／ドレインと接続されており、そのベースが第３トランジスタのベースと接続され、そのエミッタが接地ラインと接続される第４トランジスタと、第１トランジスタおよび第２トランジスタのエミッタ／ソースと接続される第１電流源と、ＰＮＰ型バイポーラトランジスタであり、そのベースが第４トランジスタのコレクタと接続され、そのエミッタが接地ラインと接続される第５トランジスタと、第１トランジスタと同型・同極性であり、そのベース／ゲートに第１トランジスタのベース／ゲートと同電位の信号が入力され、そのコレクタ／ドレインが第５トランジスタのコレクタと接続される第６トランジスタと、第２トランジスタと同型・同極性であり、そのベース／ゲートに第２トランジスタのベース／ゲートと同電位の信号が入力され、そのコレクタ／ドレインが第５トランジスタのコレクタと接続される第７トランジスタと、第６トランジスタのエミッタ／ソースおよび第７トランジスタのエミッタ／ソースと接続され、バイアス電流を供給する第２電流源と、を備える。
【００１４】
同相入力電圧が変化すると、第１電流源が生成するテイル電流が変化する。バランス回路を設けたことにより、第２電流源が生成するバイアス電流は、テイル電流に追従して変化する。これにより第３トランジスタおよび第４トランジスタのベース電流の合計と、第５トランジスタのベース電流の入力電圧特性を揃えることができ、同相信号除去比を改善し、あるいは、同相入力範囲を広げることができる。
【００１５】
差動増幅器は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１６】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、差動増幅器のＣＭＲＲを改善し、および／または同相入力範囲を広げることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係る差動増幅器の回路図である。
【図２】差動増幅器の具体的な構成例を示す回路図である。
【図３】第１電流源および第２電流源の回路図である。
【図４】比較技術に係る差動増幅器の回路図である。
【図５】図５（ａ）〜（ｃ）は、図４の差動増幅器のシミュレーション結果を示す図である。
【図６】図６（ａ）、（ｂ）は、図２、図３の差動増幅器のシミュレーション結果を示す図である。
【図７】第１変形例に係る差動増幅器の回路図である。
【図８】第４変形例に係る差動増幅器の回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２１】
図１は、実施の形態に係る差動増幅器１００の回路図である。差動増幅器１００は差動入力端子ＩＮＰ，ＩＮＮに差動入力信号Ｖｐ，Ｖｎを受け、差動増幅して出力端子ＯＵＴから出力する。差動増幅器１００の電源ライン１０２には電源電圧ＶＣＣが供給され、接地ライン１０４には接地電位ＶＧＮＤが供給される。
【００２２】
差動増幅器１００は、差動入力段１１０、増幅段１２０、出力段１３０を備える。差動入力段１１０は、差動入力信号Ｖｐ，Ｖｎを差動増幅する。増幅段１２０は、差動入力段１１０の出力信号Ｖｓを増幅する。出力段１３０は、増幅段１２０の後段に設けられ、出力信号Ｖｓに応じた出力信号ＶＯＵＴを生成する。出力段１３０は省略されてもよい。
【００２３】
差動入力段１１０は、入力差動対１１２、カレントミラー回路１１４、第１電流源ＣＳ１を備える。入力差動対１１２は、差動入力信号Ｖｐ，Ｖｎを受ける。
【００２４】
カレントミラー回路１１４は、バイポーラトランジスタで構成され、入力差動対１１２に対して負荷として設けられる。カレントミラー回路１１４は、カレントミラー負荷とも称される。第１電流源ＣＳ１は、入力差動対１１２にテイル電流Ｉ１を供給する。入力差動対１１２は、第１トランジスタＱ１および第２トランジスタＱ２を含む。第１トランジスタＱ１、第２トランジスタＱ２はＰＮＰ型バイポーラトランジスタであり、それらのエミッタは共通に接続される。第１トランジスタＱ１のベースには、第８トランジスタＱ８を介して差動入力信号の一方Ｖｐが入力され、第２トランジスタＱ２のベースには、第９トランジスタＱ９を介して差動入力信号の他方Ｖｎが入力される。第８トランジスタＱ８、第９トランジスタＱ９は、第３電流源ＣＳ３、第４電流源ＣＳ４によってバイアスされている。
【００２５】
カレントミラー回路１１４は、ＮＰＮ型バイポーラトランジスタである第３トランジスタＱ３、第４トランジスタＱ４を含む。第３トランジスタＱ３のコレクタは、第１トランジスタＱ１のコレクタと接続され、第４トランジスタＱ４のコレクタは、第２トランジスタＱ２のコレクタと接続される。第３トランジスタＱ３、第４トランジスタＱ４のエミッタは接地ラインと接続される。第１電流源ＣＳ１は、第１トランジスタＱ１および第２トランジスタＱ２の共通のエミッタと接続され、入力差動対１１２にテイル電流Ｉ１を供給する。
【００２６】
増幅段１２０は、増幅トランジスタ（以下、第５トランジスタとも称する）Ｑ５、第２電流源ＣＳ２、バランス回路１２２を含む。第５トランジスタＱ５のベースは差動入力段１１０の出力１１６と接続される。第５トランジスタＱ５は、第３トランジスタＱ３および第４トランジスタＱ４と同型かつ同極性（つまりＮＰＮ型バイポーラトランジスタ）であり、そのベースが第４トランジスタＱ４のコレクタと接続され、そのエミッタは接地ライン１０４と接続される。第２電流源ＣＳ２は、第５トランジスタＱ５にバイアス電流Ｉ２を供給する。
【００２７】
バランス回路１２２は、第５トランジスタＱ５と第２電流源ＣＳ２の間に挿入される。バランス回路１２２は、差動入力信号Ｖｐ，Ｖｎに応じて、第２電流源ＣＳ２との接続点の電位Ｖ２を変化させる。
【００２８】
より好ましくは、バランス回路１２２は、差動入力信号Ｖｐ，Ｖｎに応じて、第２電流源ＣＳ２との接続点の電位Ｖ２を、第１電流源ＣＳ１と入力差動対１１２の接続点の電位Ｖ１に近づける。言い換えれば第２電流源ＣＳ２の両端間の電圧ＶＣＥ２を第１電流源ＣＳ１の両端間の電圧ＶＣＥ１に近づける。
【００２９】
出力段１３０は、バイアス電流Ｉ２と第５トランジスタＱ５のコレクタ電流ＩＣ５の差分電流（Ｉ２−ＩＣ５）を増幅し、もしくは第５トランジスタＱ５のコレクタ電圧ＶＣ５を増幅する。
【００３０】
以上が差動増幅器１００の全体構成である。本発明は、図１の回路図あるいは上記説明から把握されるさまざまな具体的な構成を包含する。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を容易、明確化するために、より具体的な回路構成を説明する。
【００３１】
図２は、差動増幅器１００の具体的な構成例を示す回路図である。バランス回路１２２は、入力差動対１１２と同型・同極性であるトランジスタのペア（第６トランジスタ、第７トランジスタ）Ｑ６、Ｑ７を含む。本実施の形態において第６トランジスタＱ６、第７トランジスタＱ７はＰＮＰ型バイポーラトランジスタであり、エミッタ／ソース同士が共通に接続され、コレクタ／ドレイン同士が共通に接続される。トランジスタのペアＱ６、Ｑ７それぞれのベース／ゲートには、差動入力信号Ｖｐ，Ｖｎに応じた信号が入力される。図２では、第６トランジスタＱ６のベースには、第１トランジスタＱ１のベースと同電位の信号が入力される。第７トランジスタＱ７のベースには、第２トランジスタＱ２のベースと同電位の信号が入力される。
【００３２】
第６トランジスタＱ６と第７トランジスタＱ７のエミッタは共通に接続される。また第６トランジスタＱ６と第７トランジスタＱ７のコレクタも共通に接続される。第６トランジスタＱ６のベースは、第１トランジスタＱ１のベースと共通に接続され、差動入力信号の一方Ｖｐに応じた信号Ｖｐ＋ＶＢＥが入力される。第７トランジスタＱ７のベースは、第２トランジスタＱ２のベースと共通に接続され、差動入力信号の他方Ｖｎに応じた信号Ｖｎ＋ＶＢＥが入力される。ＶＢＥは、バイポーラトランジスタのベースエミッタ間電圧である。
【００３３】
また第１電流源ＣＳ１と第２電流源ＣＳ２は同一構造を有する。図３は、第１電流源ＣＳ１および第２電流源ＣＳ２の回路図である。第１電流源ＣＳ１と第２電流源ＣＳ２は、同型、同極性の第１２トランジスタＱ１２、第１３トランジスタＱ１３を含む。第１２トランジスタＱ１２および第１３トランジスタＱ１３は、共通の第１４トランジスタＱ１４を入力とするカレントミラー回路を構成しており、第１２トランジスタＱ１２および第１３トランジスタＱ１３は、共通の信号ＶＢＩＡＳによりバイアスされる。第１４トランジスタＱ１４には、基準電流源１４０からの基準電流ＩＲＥＦが供給され、第１４トランジスタＱ１４のベース電位が、バイアス信号ＶＢＩＡＳとして第１２トランジスタＱ１２および第１３トランジスタＱ１３それぞれのベースに与えられる。第１電流源ＣＳ１、第２電流源ＣＳ２はそれぞれ、基準電流ＩＲＥＦに比例したテイル電流Ｉ１、バイアス電流Ｉ２を出力する。
【００３４】
図２に戻る。出力段１３０は、オープンコレクタ形式、電流シンク（吸い込み）形式であり、第１０トランジスタＱ１０、第１１トランジスタＱ１１、第５電流源ＣＳ５、抵抗Ｒ１を備える。
【００３５】
第１０トランジスタＱ１０はＮＰＮ型バイポーラトランジスタであり、エミッタが接地され、ベースが第５トランジスタＱ５のコレクタと接続される。第５電流源ＣＳ５は、第１０トランジスタＱ１０のコレクタと接続され、定電流Ｉ５を生成する。抵抗Ｒ１は、第１０トランジスタＱ１０のコレクタと接地ライン１０４の間に設けられる。
【００３６】
以上が差動増幅器１００の構成である。続いてその動作を説明する。
【００３７】
差動増幅器１００の利点は、バランス回路１２２を有しない比較技術に係る差動増幅器との対比によって明確となる。図４は、比較技術に係る差動増幅器１００ｒの回路図である。図４を参照し、オフセット電圧が発生する原因を考察する。
【００３８】
図４の差動増幅器１００ｒにおいて、以下の関係式が成り立つ。
Ｉ１＝ＩＣ１＋ＩＣ２      …（１）
ＩＣ１＝ＩＣ３＋ＩＢ３４      …（２）
ＩＣ２＝ＩＣ４＋ＩＢ５      …（３）
ＩＣ３＝ＩＣ４      …（４）
【００３９】
図５（ａ）〜（ｃ）は、図４の差動増幅器１００ｒのシミュレーション結果を示す図である。ＣＭＲＲや同相入力範囲を検討するために、Ｖｐ＝Ｖｎ＝ＶＩＮとし、同相入力電圧ＶＩＮを変化させたときの応答が示される。図５（ａ）は、第１トランジスタＱ１のエミッタ電圧Ｖ１を、図５（ｂ）は、第１電流源ＣＳ１が生成するテイル電流Ｉ１を、図５（ｃ）は、ベース電流ＩＢ５およびＩＢ３，４を示す。
【００４０】
図４において、式（５）が成り立つ。
Ｖ１＝ＶＩＮ＋ＶＢＥ＋ＶＢＥ      …（５）
図５（ａ）にはこの関係が示される。第１電流源ＣＳ１の両端間電圧ＶＣＥ１は、式（６）で与えられる。
ＶＣＥ１＝ＶＣＣ−Ｖ１＝ＶＣＣ−（ＶＩＮ＋２×ＶＢＥ）      …（６）
第２電流源ＣＳ２は、図３に示すようにカレントミラー回路で構成されるため、同相入力電圧ＶＩＮが増大すると、第１２トランジスタＱ１２のコレクタエミッタ間電圧ＶＣＥ１が小さくなり、アーリー効果によってテイル電流Ｉ１が減少する。図５（ｂ）はこの関係を示す。
【００４１】
図５（ｃ）を参照する。第５トランジスタＱ５のコレクタ電圧をＶ２と書く。第２電流源ＣＳ２の両端間電圧ＶＣＥ２は、式（７）で与えられる。
ＶＣＥ２＝ＶＣＣ−Ｖ２      …（７）
ここでＶ２は、第８トランジスタＱ８のベースエミッタ間電圧と等しいため、第２電流源ＣＳ２の両端間電圧ＶＣＥ２は、入力電圧ＶＩＮに依存せずに実質的に一定となる。したがって第２電流源ＣＳ２におけるアーリー効果は実質的に無視することができ、Ｉ２、すなわち第５トランジスタＱ５のコレクタ電流ＩＣ５は一定であり、したがって第５トランジスタＱ５のベース電流ＩＢ５も一定となる。
【００４２】
ベース電流ＩＢ５が一定であるのに対して、カレントミラー回路１１４のベース電流ＩＢ３４は、同相入力電圧に応じて変動するから、ＩＢ５≠ＩＢ３４となる。その結果、ＩＣ１≠ＩＣ２となり、オフセット電圧が発生する。このように比較技術では、ベース電流ＩＢ５とＩＢ３４のミスマッチがオフセット電圧の要因となる。このオフセット電圧は、電流増幅率ｈｆｅが小さいと、一層顕著となる。なおこの考察を当業者の一般的な認識と捉えてはならない。
【００４３】
続いて、実施の形態に係る差動増幅器１００の動作を説明する。図６（ａ）、（ｂ）は、図２、図３の差動増幅器１００のシミュレーション結果を示す図である。図６（ａ）には、ベース電流ＩＢ５，ＩＢ３４が示される。図６（ｂ）には、実施の形態に係る差動増幅器１００のオフセット電圧が実線（i）で、比較技術に係る差動増幅器１００ｒのオフセット電圧が破線（ii）で示される。
【００４４】
同相入力電圧ＶＩＮが変動すると第１電流源ＣＳ１の電圧ＶＣＥ１が変動するが、バランス回路１２２によって、ＶＣＥ２≒ＶＣＥ１が成り立つように電圧Ｖ２が調節される。その結果、第２電流源ＣＳ２が生成するバイアス電流Ｉ２が、アーリー効果の影響により、テイル電流Ｉ１に追従して変動する。バイアス電流Ｉ２が変動することで、第５トランジスタＱ５のベース電流ＩＢ５が、カレントミラー回路１１４のベース電流ＩＢ３４に追従する。つまり、差動増幅器１００においては式（８）が成り立つ。
ＩＢ５≒ＩＢ３４      …（８）
その結果、ＩＣ１≒ＩＣ２が成り立ち、ベース電流ＩＢ５とＩＢ３４のミスマッチに起因するオフセット電圧を大幅に低減することができる。
【００４５】
以上が差動増幅器１００の動作である。実施の形態に係る差動増幅器１００によれば、ＣＭＲＲを改善し、および／または同相入力範囲を広げることができる。
【００４６】
従来行われていた電流リペア（あるいは抵抗リペア）によるオフセット電圧の改善方法では、図６（ｂ）の特性（ii）を傾きを変えずに上下にシフトさせるものと言える。実施の形態に係る差動増幅器１００は、特性（ii）の傾きを、（i）のようにフラットにすることができる点で有利である。
【００４７】
特に、バランス回路１２２を入力差動対１１２と同型、同極性のトランジスタで構成したことにより、差動入力段１１０、増幅段１２０はいずれも、電源ライン１０２と接地ライン１０４の間に、電流源、ＰＮＰ型バイポーラトランジスタ、ＮＰＮ型バイポーラトランジスタがスタックされる同一構成を有する。これにより、差動入力段１１０と増幅段１２０の対称性が高まり、テイル電流Ｉ１とバイアス電流Ｉ２の入力電圧依存性ＶＩＮを整合させることができ、ＣＭＲＲを改善し、および／または同相入力範囲を広げることができる。
【００４８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００４９】
（第１変形例）
図７は、第１変形例に係る差動増幅器１００ａの回路図である。この差動増幅器１００ａは、ＰＮＰ型バイポーラトランジスタとＮＰＮ型バイポーラトランジスタを置換し、天地を反転した構成である。
【００５０】
（第２変形例）
差動増幅器１００は、バイＣＭＯＳプロセスで構成されてもよく、この場合、いくつかのトランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成することができ、ベースをゲート、コレクタをドレイン、エミッタをソースと読み替え、ＰＮＰ型をＰチャンネル、ＮＰＮ型をＮチャンネルと読み替えればよい。たとえば第１トランジスタＱ１、第２トランジスタＱ２および第６トランジスタＱ６、第７トランジスタＱ７をＭＯＳＦＥＴで構成してもよいし、第１電流源ＣＳ１および第２電流源ＣＳ２のトランジスタをＭＯＳＦＥＴで構成してもよい。
【００５１】
（第３変形例）
差動入力段１１０において、第８トランジスタＱ８、第９トランジスタＱ９、第３電流源ＣＳ３、第４電流源ＣＳ４を省略し、第１トランジスタＱ１、第２トランジスタＱ２のベース（あるいはゲート）に、差動入力信号Ｖｐ，Ｖｎが直接入力されてもよい。
【００５２】
（第４変形例）
バランス回路１２２の構成は、実施の形態で説明したそれには限定されない。図８は、第４変形例に係る差動増幅器１００ｂの回路図である。図８のバランス回路１２２ｂは、トランジスタＱ１５、Ｑ１６をさらに含む。トランジスタＱ１５のベースは、第８トランジスタＱ８のベースと接続され、トランジスタＱ１６のベースは、第９トランジスタＱ９のベースと接続される。この構成によれば、バランス回路１２２ｂと第２電流源ＣＳ２の接続点の電位Ｖ２は、第１電流源ＣＳ１と入力差動対１１２の接続点の電位Ｖ１と等しくＶＩＮ＋ＶＢＥ×２となる。
【００５３】
（第５変形例）
バランス回路１２２は別の構成であってもよい。たとえばバランス回路１２２は、差動入力信号Ｖｐ，Ｖｎの同相成分を検出し、同相成分に応じて第２電流源ＣＳ２との接続点の電圧Ｖ２を変化させてもよい。あるいは差動入力信号Ｖｐ，Ｖｎの一方にもとづいて、電位Ｖ２を変化させてもよい。
【００５４】
実施の形態では、バランス回路１２２が、第２電流源ＣＳ２とバランス回路１２２の接続点の電位Ｖ２が、第１電流源ＣＳ１と入力差動対１１２の接続点の電位Ｖ１と実質的に等しくなるように構成されたが、本発明はそれには限定されない。同相入力電圧がもう少し狭くてかまわない場合、あるいはもう少し大きなオフセット電圧が許容される場合には、バランス回路１２２は、接続点の電位Ｖ２を電位Ｖ１と入力電圧に対して同じ傾向で変化させる程度であっても、比較技術に比べてオフセット電圧の影響を改善できる。
【００５５】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００５６】
１００…差動増幅器、１０２…電源ライン、１０４…接地ライン、１１０…差動入力段、１１２…入力差動対、１１４…カレントミラー回路、１２０…増幅段、１２２…バランス回路、１３０…出力段、Ｉ１…テイル電流、Ｉ２…バイアス電流、Ｑ１…第１トランジスタ、Ｑ２…第２トランジスタ、Ｑ３…第３トランジスタ、Ｑ４…第４トランジスタ、Ｑ５…第５トランジスタ、Ｑ６…第６トランジスタ、Ｑ７…第７トランジスタ、Ｑ８…第８トランジスタ、Ｑ９…第９トランジスタ、Ｑ１０…第１０トランジスタ、Ｑ１１…第１１トランジスタ、ＣＳ１…第１電流源、ＣＳ２…第２電流源、ＣＳ３…第３電流源、ＣＳ４…第４電流源、ＣＳ５…第５電流源、Ｒ１…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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