(57)【特許請求の範囲】
【請求項１】
基体と、
前記基体上に形成された絶縁層と、
前記絶縁層上に形成された素子形成層と、
前記素子形成層に形成された光導波路と、
前記光導波路と接続された第１半導体部および第２半導体部と、を有し、
前記光導波路は、
前記絶縁層上に形成された半導体からなる第１部と、
前記第１部上に形成された絶縁体からなる第２部と、
前記第２部上に形成された半導体からなる第３部と、を有し、
前記第１半導体部は、前記第１部と同層において、前記第１部の一方の側に形成された第４部を有し、
前記第２半導体部は、前記第１部と同層において、前記第１部の他方の側に形成された第５部を有し、
前記第１半導体部の膜厚は、前記光導波路の膜厚より小さく、
前記第２半導体部の膜厚は、前記光導波路の膜厚より小さく、
前記光導波路の延在方向に直交する断面において、前記光導波路の断面視形状は、矩形状であり、
前記第１部は、真性半導体からなり、
前記第４部は、第１導電型の不純物を含有し、
前記第５部は、前記第１導電型と逆導電型である第２導電型の不純物を含有する、
半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第４部上に形成された前記第２部と同層の第６部を有する、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第５部上に形成された前記第２部と同層の第７部を有する、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１部および前記第３部は、Ｓｉからなり、
前記第２部は、酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜から選択される膜を有する、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記光導波路は、
前記第３部上に形成された絶縁体からなる第８部と、
前記第８部上に形成された半導体からなる第９部と、
を有する、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記素子形成層に形成された第３半導体部と、
前記第３半導体部上に形成された第４半導体部と、
を有し、
前記第３半導体部は、
前記絶縁層上に形成された第１導電型のＳｉからなる第１０部と、
前記第１部上に形成された絶縁体からなる第１１部と、
前記第２部上に形成された前記第１導電型のＳｉからなる第１２部と、を有し、
前記第４半導体部は、前記第１導電型と逆導電型である第２導電型のＧｅからなる、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記光導波路と接続された機能膜をさらに有し、
前記機能膜は、凸部と凹部とを有し、
前記凸部は、
前記第１部と同層の第１３部と、
前記第２部と同層の第１４部と、
前記第３部と同層の第１５部と、を有し、
前記凹部は、前記第１部と同層の第１６部を有し、
前記凹部の膜厚は、前記凸部の膜厚より小さい、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１６部上に形成された前記第２部と同層の第１７部を有する、半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記凸部と前記凹部の平面形状は、それぞれライン状であり、前記凸部と前記凹部とは、交互に配置され、
前記機能膜は、グレーティングカプラである、半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記機能膜は、光入力部である、半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記機能膜は、光出力部である、半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記第１部、第３部、第１３部、第１５部および前記第１６部は、Ｓｉからなる、半導体装置。
【請求項１３】
請求項７記載の半導体装置において、
前記第２部および第１４部は、酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜から選択される膜を有する、半導体装置。
【請求項１４】
前記第１部の側面と、前記第２部の側面と、前記第３部の側面とは、互いに連続している、請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第３部は、真性半導体からなる、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
（ａ）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された素子形成層と、を有する半導体基板を用意する工程、
（ｂ）前記素子形成層をパターニングし、光導波路と、前記光導波路と接続された第１半導体部および第２半導体部とを形成する工程、
を有し、
前記（ａ）工程において、
前記素子形成層は、
前記絶縁層上に形成された半導体からなる第１層と、
前記第１層上に形成された絶縁体からなる第２層と、
前記第２層上に形成された半導体からなる第３層と、を有し、
前記（ｂ）工程において、
前記光導波路は、
前記絶縁層上に形成された半導体からなる第１部と、
前記第１部上に形成された絶縁体からなる第２部と、
前記第２部上に形成された半導体からなる第３部と、を有し、
前記第１半導体部は、前記第１部と同層において、前記第１部の一方の側に形成された第４部を有し、
前記第２半導体部は、前記第１部と同層において、前記第１部の他方の側に形成された第５部を有し、
前記（ｂ）工程は、
（ｂ１）前記第３部の形成領域上の第１マスク膜をマスクとして前記第３層をエッチングする工程、
（ｂ２）前記第１部および前記第４部の形成領域上の第２マスク膜をマスクとして前記第２層および前記第１層をエッチングする工程、
（ｂ３）前記第４部に第１導電型の不純物をイオン注入する工程、
（ｂ４）前記第５部に前記第１導電型と逆導電型である第２導電型の不純物をイオン注入する工程、を有し、
前記第１部は、真性半導体からなり、
前記光導波路の延在方向に直交する断面において、前記光導波路の断面視形状は、矩形状である、
半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｂ２）工程において、前記第４部上に、前記第２部と同層の第６部が残存している、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記光導波路と接続された前記第２半導体部を形成し、
前記第２半導体部は、前記第１部と同層の第５部を有し、
前記（ｂ２）工程は、前記第１部、前記第４部および第５部の形成領域上の前記第２マスク膜をマスクとして前記第２層および前記第１層をエッチングする工程である、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｂ２）工程において、前記第５部上に、前記第２部と同層の第７部が残存している、半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、
前記第１層および第３層は、Ｓｉからなり、
前記第２層は、酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜から選択される膜を有する、半導体装置の製造方法。
【請求項２１】
前記第１部の側面と、前記第２部の側面と、前記第３部の側面とは、互いに連続している、請求項１６〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記第３部は、真性半導体からなる、請求項１６〜２１のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、光導波路を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
近年、シリコンフォトニクス技術が開発されている。このシリコンフォトニクス技術は、光デバイスと電子デバイスとの間をシリコンを材料とした光導波路を用いた光回路により接続する技術である。このように光デバイスと電子デバイスとを光回路を用いて接続し、これらを実装した半導体装置は、光通信用モジュールと呼ばれる。
【０００３】
このような半導体装置の中には、光信号用の伝送線路として、基体上に絶縁層を介して形成された半導体層からなる光導波路と、光導波路を覆うように形成された絶縁膜と、を有するものがある。このとき、光導波路は、コア層として機能し、絶縁層および絶縁膜は、クラッド層として機能する。
【０００４】
特開２０１２−２７１９８号公報（特許文献１）には、基板上に形成された真性半導体の半導体層と、この半導体層の一部である光導波路と、を有する光半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２７１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコンを材料とする光導波路では、光導波路中を伝搬する光の一部が、波長程度の範囲で周囲にしみだしながら伝搬している。この光のしみだしによる伝搬損失を低減するために、光導波路の周囲（上下左右）は酸化シリコンからなる絶縁膜によって覆われている。
【０００７】
このため、いわゆるＳＯＩ基板を用いることで、光導波路の下側を厚い絶縁層で覆う構成が検討されている。この場合、光導波路を含む半導体素子の各部位は、厚い絶縁層上の薄い半導体層に形成される。
【０００８】
しかしながら、光導波路を含む半導体素子の各部位の膜厚に大小がある場合、薄い半導体層を途中までエッチングする必要があり、その制御が困難で、膜厚のばらつきが生じ易い。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、光導波路と光導波路と接続された第１半導体部を有する。そして、光導波路は、絶縁層上に形成された半導体からなる第１部と、第１部上に形成された絶縁体からなる第２部と、第２部上に形成された半導体からなる第３部と、を有する。また、第１半導体部は、第１部と同層の第４部を有する。そして、第１半導体部の膜厚は、光導波路の膜厚より小さい。
【００１２】
本願において開示される一実施の形態に示される半導体装置の製造方法は、素子形成層をパターニングし、光導波路と、光導波路と接続された第１半導体部とを形成する工程を有する。この素子形成層は、絶縁層上に形成された半導体からなる第１層と、第１部上に形成された絶縁体からなる第２層と、第２部上に形成された半導体からなる第３層と、を有する。そして、光導波路と、第１半導体部とを形成する工程は、第３層をエッチングする工程を有する。
【発明の効果】
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１４】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を容易に製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置のリブ型の素子の構成を示す断面図である。
【図３】実施の形態１の半導体装置のリブ型の素子の構成を示す平面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。
【図１５】実施の形態１のＳＯＩ基板の製造方法の第１例を示す断面図である。
【図１６】実施の形態１のＳＯＩ基板の製造方法の第２例を示す断面図である。
【図１７】実施の形態１のＳＯＩ基板の製造方法の第２例を示す断面図である。
【図１８】実施の形態２の応用例１の半導体装置のリブ型の素子の構成を示す断面図である。
【図１９】実施の形態２の応用例２の半導体装置の構成を示す断面図である。
【図２０】実施の形態２の応用例３の半導体装置のリブ型の素子の構成を示す断面図である。
【図２１】実施の形態２の応用例４の半導体装置の構成を示す断面図である。
【図２２】実施の形態２の応用例５の半導体装置の構成部位を示す断面図である。
【図２３】実施の形態２の応用例５の半導体装置の構成部位を示す断面図である。
【図２４】実施の形態２の応用例６の半導体装置の構成を示す断面図である。
【図２５】実施の形態２の応用例６の半導体装置の構成を示す平面図である。
【図２６】グレーティングカプラによる光信号のやり取りを模式的に示した図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２０】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２１】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２２】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。図１に示す半導体装置は、半導体層からなる光導波路を有する半導体装置（光半導体装置）である。図２は、本実施の形態の半導体装置のリブ型の素子の構成を示す断面図である。図３は、本実施の形態の半導体装置のリブ型の素子の構成を示す平面図である。例えば、図２の断面図は、図３のＡ−Ａ断面部と対応する。
【００２３】
図１に示すように、本実施の形態の半導体装置は、ＳＯＩ（Silicon on Insulator）基板ＳＢの領域ＡＲ１、ＡＲ２およびＡＲ３にそれぞれ形成された光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３とを有する。ＳＯＩ基板ＳＢは、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された素子形成層Ｌ１と、からなる。
【００２４】
基体（支持基板ともいう）ＳＢ１としては、例えば、シリコン（Ｓｉ）の単結晶基板を用いることができる。例えば、面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のＳｉの単結晶基板を基体ＳＢ１として用いることができる。
【００２５】
絶縁層ＣＬは、ＢＯＸ（Buried Oxide）層とも称される。絶縁層ＣＬとしては、例えば、酸化シリコン（ＳｉＯ２）膜を用いることができる。絶縁層ＣＬの膜厚は、例えば２〜３μｍ程度である。
【００２６】
素子形成層Ｌ１は、シリコンからなる半導体層を有し、ＳＯＩ（Silicon on Insulator）層とも称される。ここで、本実施の形態においては、素子形成層Ｌ１は、第１半導体層Ｌ１ａと、第２半導体層Ｌ１ｃとを有し、第１半導体層Ｌ１ａと、第２半導体層Ｌ１ｃとの間には、絶縁層Ｌ１ｂが形成されている。別の言い方をすれば、素子形成層Ｌ１は、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとを有する。
【００２７】
素子形成層（第１半導体層Ｌ１ａと、絶縁層Ｌ１ｂと、第２半導体層Ｌ１ｃとの積層体）Ｌ１としては、例えば、１５０ｎｍ程度の膜厚の第１シリコン層と、この上の１０ｎｍ程度の酸化シリコン層と、１５０ｎｍ程度の膜厚の第２シリコン層との積層体を用いることができる（図４参照）。絶縁層Ｌ１ｂとしては、酸化シリコン層の他、酸窒化シリコン層や窒化シリコン層などを用いることができる。酸窒化シリコン層および窒化シリコン層を用いる場合も、膜厚は１０ｎｍ程度である。
【００２８】
以下に、光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の各部について、構成を説明する。
【００２９】
＜光信号用伝送線路部＞
光信号用伝送線路部ＰＲ１は、領域ＡＲ１に形成されている（図１）。この領域ＡＲ１には、光導波路ＷＯ１が形成されている。光導波路ＷＯ１は、素子形成層（第１半導体層Ｌ１ａと、絶縁層Ｌ１ｂと、第２半導体層Ｌ１ｃとの積層体）Ｌ１に形成されている。
【００３０】
具体的に、光導波路ＷＯ１は、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。ここで、絶縁層Ｌ１ｂは、光の波長（例えば、１．５μｍ）と比べて薄い（例えば、１０ｎｍ）ため、光信号の伝送に影響を及ぼさない。光導波路ＷＯ１は、例えば、Ｘ方向にライン状（Ｘ方向に長辺を有する矩形状）に形成されている。即ち、シリコンを材料とする光導波路では、光導波路中を伝搬する光の一部が、光の波長程度の範囲で周囲にしみだしながら伝搬しているところ、この光のしみだしは、光信号の伝搬損失を生じ得る。このような光信号の伝搬損失を低減するために、光導波路の周囲（上下左右）は酸化シリコンからなる絶縁膜によって覆う必要がある。例えば、光導波路の上下には、例えば、２〜５μｍの厚い酸化シリコンが配置される。また、光導波路間は、光の干渉を防ぐため、例えば、５μｍ程度の間隔を確保する。光導波路間には、酸化シリコンが配置される。酸化シリコンの屈折率ｎは、１．４５程度である。
【００３１】
しかしながら、本実施の形態においては、光のしみだし（浸透、エバネッセント）を利用し、光信号の伝送を行う。即ち、光導波路ＷＯ１の途中に、絶縁層Ｌ１ｂを介在させても、その膜厚が、非常に薄ければ、光信号の伝送が可能となる。
【００３２】
光導波路ＷＯ１上には、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３および保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。
【００３３】
＜光変調部＞
光変調部ＰＲ２は、領域ＡＲ２に形成されている（図１）。この領域ＡＲ２には、光の位相を変化させる素子が形成される。ここでは、一例としてｐｉｎ構造の素子について説明するが、これに限定されるものではない。
【００３４】
領域ＡＲ２には、光導波路ＷＯ２、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲが形成されている（図１、図２）。これらにより、ｐｉｎ構造の素子（ｐｉｎ構造のダイオード）が構成される。
【００３５】
光導波路ＷＯ２は、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。ここでも、絶縁層Ｌ１ｂは、非常に薄い（例えば、１０ｎｍ）ため、光信号の伝送に影響を及ぼさない。光導波路ＷＯ２は、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている（図３）。
【００３６】
即ち、シリコンを材料とする光導波路では、光導波路中を伝搬する光の一部が、光の波長程度の範囲で周囲にしみだしながら伝搬しているところ、この光のしみだしは、光信号の伝搬損失を生じうるため、このような光信号の伝搬損失を低減するために、光導波路の周囲（上下左右）は酸化シリコンからなる絶縁膜によって覆う必要がある。このような、光のしみだしを利用し、光導波路ＷＯ１の途中に、絶縁層Ｌ１ｂを介在させても、その膜厚が、非常に薄ければ、光信号の伝送が可能となる。
【００３７】
前述したように、この光導波路ＷＯ２の両側には、半導体部（ＰＲ、ＮＲ）が設けられている。ここでは、光導波路ＷＯ２の一方の側（図１、図２においては、左側）には、ｐ型の半導体部ＰＲが設けられている。また、光導波路ＷＯ２の他方の側（図１、図２においては、右側）には、ｎ型の半導体部ＮＲが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ２の端部に、半導体部（ＰＲ、ＮＲ）が設けられている（図３）。なお、光導波路ＷＯ２には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ２は、真性半導体、すなわちｉ（intrinsic）型の領域からなる。
【００３８】
このように、光導波路ＷＯ２と、その両側のｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲからなる構造部（ｐｉｎ構造のダイオード）を設けることにより、光の位相を変化させることができる。なお、ｐ型の半導体部ＰＲおよび後述するｎ型の半導体部ＮＲ上には、それぞれ、プラグＰ１が形成されている（図３参照）。このプラグＰ１には、配線等（例えば、Ｍ１、Ｐ２、Ｍ２）を介して電位が印加される。
【００３９】
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ２にキャリアが注入される。光導波路ＷＯ２にキャリアが注入されると、光導波路ＷＯ２においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ２における光の屈折率が変化する。光導波路ＷＯ２における光の屈折率が変化すると、光導波路ＷＯ２を進行する光の波長が変化するので、光導波路ＷＯ２を進行する過程で光の位相を変化させることができる。なお、前述したとおり、ｐ型の半導体部ＰＲの最上層のｐ型の不純物を含有した第２半導体層Ｌ１ｃ上には、プラグ（Ｐ１）が形成されている（図３参照）。
【００４０】
ここで、上記構造部は、リブ型（凸型）に加工されている。光導波路ＷＯ２は、下から順に、第１半導体層Ｌ１ａ、絶縁層Ｌ１ｂおよび第２半導体層Ｌ１ｃが積層された積層体）Ｌ１からなる。これに対し、ｐ型の半導体部ＰＲは、ｐ型の不純物を含有した第１半導体層Ｌ１ａからなる。また、ｎ型の半導体部ＮＲは、ｎ型の不純物を含有した第１半導体層Ｌ１ａからなる。即ち、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐより大きい。また、光導波路ＷＯ２の膜厚（高さ）Ｔ１が、ｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎより大きい。Ｔ１＞Ｔｐ≒Ｔｎの関係にある。なお、上記ｐ型の不純物を含有した第１半導体層Ｌ１ａ上には、絶縁層Ｌ１ｂが残存している。また、上記ｎ型の不純物を含有した第１半導体層Ｌ１ａ上には、絶縁層Ｌ１ｂが残存している。つまり、絶縁層Ｌ１ｂは、段差の切り替え面（段差の切り替え部）に配置される。
【００４１】
ここで、本実施の形態においては、前述したとおり、第１半導体層Ｌ１ａと、第２半導体層Ｌ１ｃとの間には、絶縁層Ｌ１ｂが形成されているため、光導波路ＷＯ２の膜厚（高さ）Ｔ１、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐおよびｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎの制御が容易となる。即ち、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐおよびｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎが、第１半導体層Ｌ１ａの膜厚によって定まるため、ｐ型の半導体部ＰＲの膜厚（高さ）Ｔｐおよびｎ型の半導体部ＮＲの膜厚（高さ）Ｔｎのばらつきを抑制することができる。特に、後述するように、ｐ型の半導体部ＰＲおよび半導体部ＮＲの形成工程において、不要な第２半導体層Ｌ１ｃをエッチングにより除去する際に、下層の絶縁層Ｌ１ｂがエッチングストッパーとして機能し、ｐ型の半導体部ＰＲおよび半導体部ＮＲのそれぞれの膜厚を容易に調整することができる。
【００４２】
このように、本実施の形態によれば、第１半導体層Ｌ１ａと第２半導体層Ｌ１ｃとの間に絶縁層Ｌ１ｂを介在させることにより、光信号の伝送特性を維持しつつ、上記構造部による光の制御特性（ここでは、光の位相の制御特性）を向上させることができる。
【００４３】
また、領域ＡＲ２には、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳが形成されている。これらにより、ｐｉｎ構造の素子（ｐｉｎ構造のダイオード）が構成される。
【００４４】
光導波路ＷＯ３は、光導波路ＷＯ２と同様に、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。ここでも、絶縁層Ｌ１ｂは、非常に薄い（例えば、１０ｎｍ）ため、光信号の伝送に影響を及ぼさない。図示は省略するが、光導波路ＷＯ３も、光導波路ＷＯ２と同様に、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成されている。
【００４５】
前述したように、この光導波路ＷＯ３の両側には、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。ここでは、光導波路ＷＯ３の一方の側（図１においては、左側）には、ｐ型の半導体部ＰＲＳが設けられている。また、光導波路ＷＯ２の他方の側（図１においては、右側）には、ｎ型の半導体部ＮＲＳが設けられている。例えば、Ｙ方向にライン状に延在する光導波路ＷＯ３の端部に、半導体部（ＰＲＳ、ＮＲＳ）が設けられている。なお、光導波路ＷＯ３には、不純物イオンは注入されていない。言い換えれば、光導波路ＷＯ３は、真性半導体、すなわちｉ型の領域からなる。
【００４６】
このように、光導波路ＷＯ３と、その両側のｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳからなる構造部（ｐｉｎ構造のダイオード）を設けることにより、光の位相を変化させることができる。
【００４７】
例えば、上記構造部に順方向バイアスを印加すると、光導波路ＷＯ３にキャリアが注入される。光導波路ＷＯ３にキャリアが注入されると、光導波路ＷＯ３においてキャリアプラズマ効果、すなわち光学的に生成されたキャリアが電子正孔対（プラズマ）を増加させることに起因する現象が生じて、光導波路ＷＯ３における光の屈折率が変化する。光導波路ＷＯ３における光の屈折率が変化すると、光導波路ＷＯ３を進行する光の波長が変化するので、光導波路ＷＯ３を進行する過程で光の位相を変化させることができる。
【００４８】
ここで、上記構造部のうち、光導波路ＷＯ３は、下から順に、第１半導体層Ｌ１ａ、絶縁層Ｌ１ｂおよび第２半導体層Ｌ１ｃが積層された積層体（Ｌ１）からなる。また、ｐ型の半導体部ＰＲＳは、ｐ型の不純物を含有した第１半導体層Ｌ１ａ、絶縁層Ｌ１ｂおよびｐ型の不純物を含有した第２半導体層Ｌ１ｃが積層された積層体（Ｌ１）からなる。また、ｎ型の半導体部ＮＲＳは、ｎ型の不純物を含有した第１半導体層Ｌ１ａ、絶縁層Ｌ１ｂおよびｎ型の不純物を含有した第２半導体層Ｌ１ｃが積層された積層体（Ｌ１）からなる。この場合、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｐ型の半導体部ＰＲＳの膜厚（高さ）ＴｐＳと同程度である。また、光導波路ＷＯ３の膜厚（高さ）Ｔ１Ｓは、ｎ型の半導体部ＮＲＳの膜厚（高さ）ＴｎＳと同程度である。Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。
【００４９】
そして、ｐ型の半導体部ＰＲＳの最上層のｐ型の不純物を含有した第２半導体層Ｌ１ｃ上には、プラグＰ１が形成されている。このプラグＰ１を介して、ｐ型の不純物を含有した第２半導体層Ｌ１ｃに電位が印加される。また、ｎ型の半導体部ＮＲＳの最上層のｎ型の不純物を含有した第２半導体層Ｌ１ｃ上には、プラグＰ１が形成されている。このプラグＰ１を介して、ｎ型の不純物を含有した第２半導体層Ｌ１ｃに電位が印加される。この場合、ｐ型の半導体部ＰＲＳの途中には、絶縁層Ｌ１ｂが形成されているため、ｐ型の半導体部ＰＲＳの最下層のｐ型の不純物を含有した第１半導体層Ｌ１ａには、電位が印加されない。また、ｎ型の半導体部ＮＲＳの途中には、絶縁層Ｌ１ｂが形成されているため、ｎ型の半導体部ＮＲＳの最下層のｎ型の不純物を含有した第１半導体層Ｌ１ａには、電位が印加されない。しかしながら、ｐ型の半導体部ＰＲＳの最上層のｐ型の不純物を含有した第２半導体層Ｌ１ｃと、光導波路ＷＯ３と、ｎ型の半導体部ＮＲＳの最上層のｎ型の不純物を含有した第２半導体層Ｌ１ｃと、により、光の位相を変化させることができるため、絶縁層Ｌ１ｂの存在により悪影響を受けることはない。このように、上記構造部は、実効的に、逆リブ型（凸型）の構造体とも言える。
【００５０】
このように、本実施の形態によれば、第１半導体層Ｌ１ａと第２半導体層Ｌ１ｃとの間に絶縁層Ｌ１ｂを介在させることにより、ｐｉｎ構造の素子中に、膜厚の異なる構成部位がある場合において、膜厚を容易に調整することができる。また、複数のｐｉｎ構造の素子において、膜厚の異なる構成部位がある場合においても、膜厚を容易に調整することができる。
【００５１】
なお、ここでは、第１半導体層Ｌ１ａと第２半導体層Ｌ１ｃとの膜厚を同程度としたが、これらの層の膜厚を変えてもよい。このように、第１半導体層Ｌ１ａと第２半導体層Ｌ１ｃの膜厚を調整することにより、複数のｐｉｎ構造の素子において、その特性を所望の特性に調整することができる。例えば、膜厚の大小により、電気抵抗を調整することができる。
【００５２】
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００５３】
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。また、配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００５４】
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２、ＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
【００５５】
＜光電変換部＞
図１に示すように、領域ＡＲ３には、光電変換部ＰＲ３が形成されている。光電変換部ＰＲ３は、光信号を電気信号に変える。ここでは、一例としてｐｎ接合構造の素子について説明するが、これに限定されるものではない。
【００５６】
領域ＡＲ３には、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが形成されている。これらにより、ｐｎ接合構造の素子（ｐｎ構造のダイオード）が構成される。
【００５７】
ｐ型の半導体部ＰＲＯは、ｐ型の不純物を含有した第１半導体層Ｌ１ａ、絶縁層Ｌ１ｂおよびｐ型の不純物を含有した第２半導体層Ｌ１ｃが積層された積層体（Ｌ１）からなる。なお、ｐ型の半導体部ＰＲＯの膜厚（高さ）Ｔ１Ｏは、光導波路ＷＯ１、ＷＯ２、ＷＯ３の膜厚（高さ）や、ｐ型の半導体部ＰＲＳやｎ型の半導体部ＮＲＳの膜厚（高さ）と、同程度である。例えば、Ｔ１Ｏ≒Ｔ１≒Ｔ１Ｓ≒ＴｐＳ≒ＴｎＳの関係にある。別の言い方をすれば、ｐ型の半導体部ＰＲＯ、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳをそれぞれ構成する３層の膜は、同層の膜、即ち、同じ材料で、同じ高さにある膜よりなる。なお、前述したｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲをそれぞれ構成する膜は、上記３層の膜のうち、最下層の膜（Ｌ１ａ）と同層の膜よりなる。ここで、同層の膜を、同じ材料で、同じ高さにある膜と定義したが、不純物イオンの有無や導電型は異なる場合がある。
【００５８】
ｎ型の半導体部ＮＲＯは、ｐ型の半導体部ＰＲＯ上に形成されている。ｎ型の半導体部ＮＲＯは、ｎ型の不純物が導入されたゲルマニウム（Ｇｅ）からなる。また、ｎ型の半導体部ＮＲＯ上には、キャップ層ＣＡＰが形成されている。キャップ層ＣＡＰは、シリコンからなり、ｎ型の半導体部ＮＲＯに含まれるゲルマニウムの表面荒れを改善し、層厚を補填するために形成する。
【００５９】
そして、ｐ型の半導体部ＰＲＯの最上層のｐ型の不純物を含有した第２半導体層Ｌ１ｃ上には、プラグＰ１が形成されている。また、ｎ型の半導体部ＮＲＯ上のキャップ層ＣＡＰ上には、プラグＰ１が形成されている。これらのプラグＰ１により、ｐｎ接合部における光起電力効果により流れる直流電流を、外部に取り出すことができる。即ち、光信号を電気信号として取り出すことができる。
【００６０】
また、上記プラグＰ１は、層間絶縁膜ＩＬ１、ＩＬ２に設けられたコンタクトホールＣ１中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ１上には、第１層目の配線Ｍ１が形成されている。配線Ｍ１は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。
【００６１】
層間絶縁膜ＩＬ２および配線Ｍ１上には、層間絶縁膜ＩＬ３が形成されている。配線Ｍ１上には、プラグＰ２が形成されている。このプラグＰ２は、層間絶縁膜ＩＬ３に設けられたコンタクトホールＣ２中に埋め込まれた導電性膜からなる。導電性膜としては、例えば、タングステン（Ｗ）膜を用いることができる。また、プラグＰ２上には、第２層目の配線Ｍ２が形成されている。配線Ｍ２は、導電性膜よりなり、導電性膜としては、例えば、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）膜を用いることができる。なお、配線Ｍ１、Ｍ２間には、寄生容量の低減のため、例えば、２〜３μｍの絶縁膜（例えば、酸化シリコン）を配置することが好ましい。
【００６２】
層間絶縁膜ＩＬ３および配線Ｍ２上には、保護膜ＴＣが形成されている。なお、層間絶縁膜ＩＬ１、ＩＬ２およびＩＬ３は、例えば、酸化シリコン膜からなる。また、保護膜ＴＣは、例えば、酸窒化シリコン膜からなる。酸窒化シリコン膜（ＳｉＯＮ膜）の屈折率ｎは、１．８２程度である。配線Ｍ２の一部の領域上の保護膜ＴＣは、除去され、配線Ｍ２に達する開口部ＯＡ１が設けられている。この開口部ＯＡ１の底部には、配線Ｍ２が露出し、配線Ｍ２の露出領域がパッド部（外部接続部）となる。
【００６３】
［製法説明］
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態の半導体装置の構造をより明確にする。
【００６４】
図４〜図１３は、本実施の形態の半導体装置の製造工程を示す断面図である。
【００６５】
まず、図４に示すように、基体ＳＢ１と、基体ＳＢ１上に形成された絶縁層ＣＬと、絶縁層ＣＬ上に形成された素子形成層Ｌ１と、を有するＳＯＩ基板ＳＢを準備する。例えば、面方位が（１００）、抵抗率が５〜５０Ωｃｍ程度のｐ型のシリコンの単結晶基板からなる基体ＳＢ１上に、例えば２〜３μｍ程度の酸化シリコン（ＳｉＯ２）膜を介して、素子形成層Ｌ１が形成されたＳＯＩ基板ＳＢを準備する。素子形成層Ｌ１は、第１半導体層Ｌ１ａと、この上の薄い絶縁層Ｌ１ｂと、この上の第２半導体層Ｌ１ｃとの積層体からなる。具体的には、例えば、基体ＳＢ１上に形成された１５０ｎｍ程度の膜厚のシリコンよりなる第１半導体層Ｌ１ａと、この上の１０ｎｍ程度の酸化シリコン層（Ｌ１ｂ）と、この上の１５０ｎｍ程度の膜厚のシリコンよりなる第２半導体層Ｌ１ｃとの積層体からなる。
【００６６】
このように、半導体層の途中に薄い絶縁層Ｌ１ｂを形成した素子形成層Ｌ１を有するＳＯＩ基板ＳＢを用いることで、素子の形成、特に、リブ型（凸型）の素子を精度良く形成することができる。具体的には、後述するように、薄い絶縁層Ｌ１ｂをエッチングストッパーとして機能させることで、リブ型（凸型）の素子を精度良く形成することができる。また、半導体層の途中の絶縁層Ｌ１ｂは非常に薄いため、リブ型（凸型）の素子の凸部である光導波路においては、上記絶縁層Ｌ１ｂの影響を受けず、光信号の伝送特性を維持することができる。
【００６７】
次いで、図５に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する３層の膜のうち、最上層の膜を構成する第２半導体層Ｌ１ｃを形成する。まず、ＳＯＩ基板ＳＢの全面に、フォトレレジスト膜Ｒ１を塗布等により形成し、フォトリソグラフィ（露光・現像）により、ｐ型の半導体部ＰＲＯ、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳの形成領域にフォトレレジスト膜Ｒ１を残存させる。次いで、フォトレジスト膜Ｒ１をマスクとして、第２半導体層Ｌ１ｃをドライエッチングする。この際、下層の絶縁層Ｌ１ｂが、エッチングストッパーの役割を果たす。シリコンがエッチングされ易く、酸化シリコンがエッチングされ難いエッチング条件とすることが好ましい。エッチングしたい膜（この場合、第２半導体層Ｌ１ｃ）のエッチング速度は、エッチングしたくない膜（この場合、絶縁層Ｌ１ｂ）のエッチング速度より大きい、即ち、エッチング選択比（第２半導体層Ｌ１ｃのエッチング速度／絶縁層Ｌ１ｂのエッチング速度）が大きいことが好ましい。なお、ドライエッチングに代えてウエットエッチングを行ってもよい。
【００６８】
次いで、フォトレレジスト膜Ｒ１をアッシングなどにより除去した後、図６に示すように、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯをそれぞれ構成する３層の膜のうち、下の２膜（Ｌ１ｂ、Ｌ１ａ）を形成する。まず、ＳＯＩ基板ＳＢの全面に、フォトレレジスト膜Ｒ２を塗布等により形成し、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ１、ＷＯ２、ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯの形成領域にフォトレジスト膜Ｒ２を残存させる。次いで、フォトレレジスト膜Ｒ２をマスクとして、絶縁層Ｌ１ｂおよび第１半導体層Ｌ１ａをドライエッチングする。なお、絶縁層Ｌ１ｂおよび第１半導体層Ｌ１ａを異なるエッチャントを用いて個別にエッチングしてもよい。また、ドライエッチングに代えてウエットエッチングを行ってもよい。次いで、フォトレジスト膜Ｒ２をアッシングなどにより除去する。
【００６９】
以上の工程により、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳおよびｐ型の半導体部ＰＲＯを構成する各膜（Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ）を形成することができる。この際、本実施の形態によれば、リブ型（凸型）の素子（ＷＯ２、ＰＲ、ＮＲ）の形成を精度良く行うことができる。図７は、本実施の形態の半導体装置のリブ型の素子の製造工程を示す断面図である。
【００７０】
即ち、図７（Ａ）に示すように、光導波路ＷＯ２の３層の膜のうち、最上層の膜を構成する第２半導体層Ｌ１ｃをエッチングする際、下層の絶縁層Ｌ１ｂが、エッチングストッパーの役割を果たす。即ち、第２半導体層Ｌ１ｃを絶縁層Ｌ１ｂが露出するまでエッチングする際、下層の絶縁層Ｌ１ｂが、エッチングストッパーの役割を果たす。次いで、図７（Ｂ）に示すように、露出した絶縁層Ｌ１ｂとその下層の第１半導体層Ｌ１ａをエッチングする。かかる工程により、リブ型（凸型）の素子の各部位の膜厚のばらつきを小さくでき、各部位を精度良く形成することができる。
【００７１】
ここで、絶縁層Ｌ１ｂの膜厚について説明する。前述したとおり、光のしみだしを利用し、光信号の伝送を行い、かつ、絶縁層Ｌ１ｂをエッチングストッパーとして機能させるためには、絶縁層Ｌ１ｂは１０ｎｍ程度の膜厚とすることが好ましい。
【００７２】
次いで、図８および図９に示すように、光導波路ＷＯ２の両側の第１半導体層Ｌ１ａに、不純物イオンを注入し、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲを形成する。また、光導波路ＷＯ３の両側の第１半導体層Ｌ１ａに、不純物イオンを注入し、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳを形成する。また、領域ＡＲ３に、不純物イオンを注入し、ｐ型の半導体部ＰＲＯを形成する。
【００７３】
まず、図８に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の一方の側（例えば、図８中右側）の第１半導体層Ｌ１ａの上方および光導波路ＷＯ３の一方の側の第１半導体層Ｌ１ａの上方に開口を有するフォトレレジスト膜Ｒ３を形成する。次いで、フォトレレジスト膜Ｒ３をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ｎ型の半導体部ＮＲ、ＮＲＳが形成される。
【００７４】
次いで、フォトレレジスト膜Ｒ３をアッシングなどにより除去し、図９に示すように、フォトリソグラフィ（露光・現像）により、光導波路ＷＯ２の他方の側（例えば、図８中左側）の第１半導体層Ｌ１ａの上方、光導波路ＷＯ３の他方の側の第１半導体層Ｌ１ａの上方および光電変換部ＡＲ３の第１半導体層Ｌ１ａの上方に開口を有するフォトレレジスト膜Ｒ４を形成する。次いで、フォトレレジスト膜Ｒ４をマスクとして、ｐ型の不純物イオンをイオン注入する。これにより、ｐ型の半導体部ＰＲ、ｐ型の半導体部ＰＲＳおよびｐ型の半導体部ＰＲＯが形成される。
【００７５】
なお、ｐ型不純物およびｎ型不純物が導入された後、熱処理を行って、導入された不純物イオンを活性化してもよい。
【００７６】
次いで、図１０に示すように、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、層間絶縁膜ＩＬ１を形成する。例えば、光導波路ＷＯ１、ＷＯ２、ＷＯ３およびｐ型の半導体部ＰＲＯ等の上に、ＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜を形成する。次いで、必要に応じて、層間絶縁膜ＩＬ１の上面を平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、層間絶縁膜ＩＬ１の表面部を研磨することにより平坦化する。
【００７７】
次いで、図１１に示すように、ｐ型の半導体部ＰＲＯ上に、ｎ型の半導体部ＮＲＯおよびキャップ層ＣＡＰを形成する。
【００７８】
まず、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＯ上の層間絶縁膜ＩＬ１を除去することにより、ｐ型の半導体部ＰＲＯ上に開口部ＯＡ２を形成する。この開口部ＯＡ２の底部には、シリコンからなるｐ型の半導体部ＰＲＯが露出する。次いで、ｐ型の半導体部ＰＲＯの露出面上に、Ｇｅからなるｎ型の半導体部ＮＲＯを形成する。ｐ型の半導体部ＰＲＯ上に、ｎ型の不純物を導入しつつ、Ｇｅからなる半導体層をエピタキシャル成長させる。なお、Ｇｅからなる真性の半導体層をエピタキシャル成長させた後、イオン注入法などを用いてｎ型の不純物を導入してもよい。これにより、ｐ型の半導体部ＰＲＯと、Ｇｅからなるｎ型の半導体部ＮＲＯとからなるｐｎ接合構造の素子が形成される。
【００７９】
次いで、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰを形成する。前述したように、キャップ層ＣＡＰは、ｎ型の半導体部ＮＲＯを構成するＧｅの表面荒れを是正し、または、層厚を補填するために形成する。例えば、ｎ型の半導体部ＮＲＯ上に、キャップ層ＣＡＰとして、ｎ型のシリコン膜を形成する。例えば、ｎ型の半導体部ＮＲＯ上に、シリコンからなる半導体膜をエピタキシャル成長させた後、その半導体膜にイオン注入法によりｎ型の不純物を導入することにより、キャップ層ＣＡＰを形成する。
【００８０】
次いで、図１２に示すように、層間絶縁膜ＩＬ２、プラグＰ１および配線Ｍ１を形成する。まず、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ１およびキャップ層ＣＡＰ上に、層間絶縁膜ＩＬ２として、ＣＶＤ法を用いて酸化シリコン膜を形成する。これにより、領域ＡＲ１、ＡＲ２およびＡＲ３において、光導波路ＷＯ１、ＷＯ２、ｐ型の半導体部ＰＲ、ｎ型の半導体部ＮＲ、光導波路ＷＯ３、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびｎ型の半導体部ＮＲＯが、層間絶縁膜ＩＬ１、ＩＬ２および絶縁層ＣＬにより囲まれる。
【００８１】
次いで、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＳ、ｎ型の半導体部ＮＲＳ、ｐ型の半導体部ＰＲＯおよびキャップ層ＣＡＰ上の層間絶縁膜ＩＬ１、ＩＬ２を除去することにより、これらの上にコンタクトホールＣ１を形成する。なお、図１２には示していないが、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲ上にもコンタクトホールを形成してもよい（図３参照）。
【００８２】
次いで、コンタクトホールＣ１の内部に導電性膜を埋め込むことによりプラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む、層間絶縁膜ＩＬ２上に、スパッタリング法によりタングステン膜を形成する。次いで、層間絶縁膜ＩＬ２上のタングステン膜をＣＭＰ法などにより除去することにより、コンタクトホールＣ１の内部にタングステン膜を埋め込むことができる。
【００８３】
次いで、プラグＰ１上に、導電性膜を形成し、パターニングすることにより、配線Ｍ１を形成する。例えば、プラグＰ１および層間絶縁膜ＩＬ２上に、スパッタリング法によりアルミニウム−銅合金膜を形成する。このアルミニウム−銅合金膜をパターニングすることにより、配線Ｍ１を形成することができる。なお、ここでは、配線Ｍ１をパターニングにより形成したが、配線Ｍ１をいわゆる“ダマシン法”により形成してもよい。この場合、プラグＰ１上に開口部（配線溝）を有する絶縁膜を形成し、開口部内に導電性膜を埋め込むことにより配線Ｍ１を形成する。
【００８４】
次いで、図１３に示すように、層間絶縁膜ＩＬ３、プラグＰ２および配線Ｍ２を形成する。まず、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３を形成する。例えば、層間絶縁膜ＩＬ２および配線Ｍ１上に、層間絶縁膜ＩＬ３として、ＣＶＤ法を用いて酸化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ１上の層間絶縁膜ＩＬ３を除去することにより、配線Ｍ１上にコンタクトホールＣ２を形成する。次いで、コンタクトホールＣ２の内部に導電性膜を埋め込むことによりプラグＰ２を形成する。例えば、プラグＰ１の場合と同様にして、プラグＰ２を形成することができる。次いで、プラグＰ２上に、配線Ｍ２を形成する。例えば、配線Ｍ１の場合と同様にして、配線Ｍ２を形成することができる。配線Ｍ２をいわゆる“ダマシン法”により形成してもよい。この場合、コンタクトホールと配線溝を同時に埋め込む、いわゆる、“デュアルダマシン法”により、プラグＰ２と配線Ｍ２とを同時に形成してもよい。
【００８５】
この後、配線Ｍ２上に、保護膜ＴＣを形成し、さらに、パッド部を形成する。例えば、まず、層間絶縁膜ＩＬ３および配線Ｍ２上に、保護膜ＴＣとして、ＣＶＤ法を用いて酸窒化シリコン膜を形成する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて、配線Ｍ２上の保護膜ＴＣを除去することにより、配線Ｍ２の表面を露出させる。この配線Ｍ２の露出領域がパッド部（外部接続領域）ＯＡ１となる（図１）。なお、ここでは、保護膜ＴＣの下に２層の配線（Ｍ１、Ｍ２）を有する構成を例に説明したが、さらに、多層の配線を形成してもよい。
【００８６】
以上の工程により、図１に示す半導体装置が形成される。
【００８７】
（ＳＯＩ基板の製造方法）
図４に示すＳＯＩ基板ＳＢの形成方法に制限はないが、例えば、以下のようにして形成することができる。
【００８８】
（第１例）
ＳＯＩ基板ＳＢを、貼り合わせ法により製造することができる。図１４および図１５は、本実施の形態のＳＯＩ基板の製造方法の第１例を示す断面図である。
【００８９】
図１４（Ａ）に示す第１シリコン基板Ｓ１の表面を酸化し、酸化シリコン膜からなる絶縁層ＣＬを形成する（図１４（Ｂ））。次いで、図１４（Ｃ）に示すように、第１シリコン基板Ｓ１の表面側に、絶縁層ＣＬを介して、第２シリコン基板Ｓ２を高温下で圧着する。これにより、第１シリコン基板Ｓ１と第２シリコン基板Ｓ２とが、絶縁層ＣＬを介して、貼り合わさる。この後、図１４（Ｄ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、第１シリコン基板Ｓ１は、基体ＳＢ１となる。また、絶縁層ＣＬ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、第１半導体層Ｌ１ａとなる。この第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の厚さを、例えば、１６０ｎｍ程度とする。
【００９０】
次いで、図１５（Ａ）に示すように、第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の表面を酸化し、酸化シリコン膜からなる絶縁層Ｌ１ｂを形成する。絶縁層Ｌ１ｂの膜厚は、１０ｎｍ程度とする。なお、シリコンの酸化時には、体積膨張が伴うため、この体積膨張を考慮し、第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の表面の酸化膜が１０ｎｍ程度と、酸化膜の下層に残存する第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の膜厚が１５０ｎｍ程度となるように、酸化前の第２シリコン基板Ｓ２の薄膜の厚さを調整することが好ましい。
【００９１】
次いで、図１５（Ｂ）に示すように、第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の表面側に、絶縁層Ｌ１ｂを介して、第３シリコン基板Ｓ３を高温下で圧着する。この後、図１５（Ｃ）に示すように、第３シリコン基板Ｓ３を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、絶縁層Ｌ１ｂ上には、第３シリコン基板Ｓ３の薄膜が残存する。この薄膜が、第２半導体層Ｌ１ｃとなる。この第３シリコン基板Ｓ３の薄膜（Ｌ１ｃ）の厚さを、例えば、１５０ｎｍ程度とする。
【００９２】
このようにして、第１半導体層Ｌ１ａと、絶縁層Ｌ１ｂと、第２半導体層Ｌ１ｃとの積層体からなる素子形成層Ｌ１が、基体ＳＢ１上に絶縁層ＣＬを介して形成されたＳＯＩ基板ＳＢを形成することができる。
【００９３】
（第２例）
また、ＳＩＭＯＸ（Silicon Implanted Oxide）法を利用して、絶縁層Ｌ１ｂを形成してもよい。図１６および図１７は、本実施の形態のＳＯＩ基板の製造方法の第２例を示す断面図である。
【００９４】
図１６（Ａ）に示す第１シリコン基板Ｓ１の表面を酸化し、酸化シリコン膜からなる絶縁層ＣＬを形成する（図１６（Ｂ））。次いで、図１６（Ｃ）に示すように、第１シリコン基板Ｓ１の表面側に、絶縁層ＣＬを介して、第２シリコン基板Ｓ２を高温下で圧着する。これにより、第１シリコン基板Ｓ１と第２シリコン基板Ｓ２とが、絶縁層ＣＬを介して、貼り合わさる。この後、図１７（Ａ）に示すように、第２シリコン基板Ｓ２を上面とし、ＣＭＰ法などを用いて、薄膜化する。この場合、第１シリコン基板Ｓ１は、基体ＳＢ１となる。また、絶縁層ＣＬ上には、第２シリコン基板Ｓ２の薄膜が残存する。この薄膜が、第１半導体層Ｌ１ａ、Ｌ１ｂとなる。この第２シリコン基板Ｓ２の薄膜（Ｌ１ａ）の厚さを、例えば、３１０ｎｍ程度とする。
【００９５】
次いで、図１７（Ｂ）に示すように、第２シリコン基板Ｓ２の薄膜の途中に、高いエネルギーで酸素（Ｏ２）をイオン注入する。次いで、図１７（Ｃ）に示すように、熱処理を施すことにより、Ｓｉ（シリコン）と注入した酸素とを結合させ、第２シリコン基板Ｓ２の薄膜の表面よりも少し深い位置に絶縁層Ｌ１ｂを形成する。絶縁層Ｌ１ｂの深さが、第２シリコン基板Ｓ２の薄膜の表面から例えば、１５０ｎｍ〜１６０ｎｍの位置にあり、絶縁層Ｌ１ｂの厚さが、例えば、１０ｎｍ程度となるように、酸素（Ｏ２）の注入位置や注入量を調整する。第２シリコン基板Ｓ２の薄膜のうち、この絶縁層Ｌ１ｂの上部が第２半導体層Ｌ１ｃとなり、下部が第１半導体層Ｌ１ａとなる。第２半導体層Ｌ１ｃの厚さは、１５０ｎｍ程度であり、第１半導体層Ｌ１ａの厚さは、１５０ｎｍ程度である。
【００９６】
このようにして、第１半導体層Ｌ１ａと、絶縁層Ｌ１ｂと、第２半導体層Ｌ１ｃとの積層体からなる素子形成層Ｌ１が、基体ＳＢ１上に絶縁層ＣＬを介して形成されたＳＯＩ基板ＳＢを形成することができる。
【００９７】
なお、図１７（Ａ）に示す状態の基板を、ＳＩＭＯＸ法を利用して形成してもよい。即ち、酸化シリコン膜からなる絶縁層ＣＬを、シリコン基板の途中に、高いエネルギーで酸素（Ｏ２）をイオン注入した後、熱処理を施すことにより形成してもよい。
【００９８】
（実施の形態２）
本実施の形態においては、実施の形態１の半導体装置の構成の各種応用例について説明する。
【００９９】
（応用例１）
実施の形態１（図２）においては、リブ型（凸型）の素子（ＷＯ２、ＰＲ、ＮＲ）において、膜厚の大きい凸部である光導波路を１箇所設けているが、凸部（光導波路）を２箇所設けてもよい。図１８は、本実施の形態の応用例１の半導体装置のリブ型の素子の構成を示す断面図である。
【０１００】
図１８に示すように、２つの光導波路ＷＯ２は、それぞれ絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。
【０１０１】
そして、一の光導波路ＷＯ２の両側には、半導体部（ＰＲ、ＮＲ）が設けられ、他の光導波路ＷＯ２の両側には、半導体部（ＰＲ、ＮＲ）が設けられている。半導体部ＰＲは、２つの光導波路ＷＯ２の間に設けられている。
【０１０２】
（応用例２）
実施の形態１（図１）においては、リブ型（凸型）の素子を、領域ＡＲ２の領域ＡＲ１側に設けたが、かかるレイアウトに制限されるものではない。図１９は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。
【０１０３】
図１９に示す半導体装置においては、リブ型（凸型）の素子を、領域ＡＲ３の外側（図１９においては右側）に配置している。なお、各領域（ＡＲ１、ＡＲ２、ＡＲ３）に配置される光信号用伝送線路部ＰＲ１と、光変調部ＰＲ２と、光電変換部ＰＲ３の各部の構成は、実施の形態１の場合と同様であるため、その説明を省略する。
【０１０４】
（応用例３）
実施の形態１（図２）においては、リブ型（凸型）の素子（ＷＯ２、ＰＲ、ＮＲ）を構成するｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲ上に絶縁層Ｌ１ｂを残存させたが、この絶縁層Ｌ１ｂを除去してもよい。図２０は、本実施の形態の応用例３の半導体装置のリブ型の素子の構成を示す断面図である。
【０１０５】
図２０に示すように、ｐ型の半導体部ＰＲおよびｎ型の半導体部ＮＲ上の絶縁層Ｌ１ｂは除去され、これらの表面は、層間絶縁膜ＩＬ１で覆われている。
【０１０６】
例えば、実施の形態１の場合と同様にして、光導波路ＷＯ２を構成する３層の膜のうち、最上層の膜を構成する第２半導体層Ｌ１ｃを、絶縁層Ｌ１ｂをエッチングストッパーとしてエッチングした後、露出した絶縁層Ｌ１ｂを第１半導体層Ｌ１ａが露出するまでエッチングする。この場合、酸化シリコンがエッチングされ易く、シリコンがエッチングされ難いエッチング条件とする。即ち、エッチング選択比（絶縁層Ｌ１ｂのエッチング速度／第１半導体層Ｌ１ａのエッチング速度）を大きくする。このようにして、絶縁層Ｌ１ｂを除去してもよい。この場合も、絶縁層Ｌ１ｂの下層の第１半導体層Ｌ１ａにより容易にエッチングを停止することができる。
【０１０７】
（応用例４）
実施の形態１（図１）においては、光導波路ＷＯ３の両側に、半導体部（ＰＲＳ、ＮＲＳ）を設け、半導体部（ＰＲＳ、ＮＲＳ）のうち、不純物を含有した第２半導体層Ｌ１ｃ上にプラグＰ１を設けたが、プラグＰ１を不純物を含有した第１半導体層Ｌ１ａ上に設けてもよい。図２１は、本実施の形態の応用例４の半導体装置の構成を示す断面図である。
【０１０８】
図２１に示すように、プラグＰ１は、第１半導体層Ｌ１ａ上に設けられたコンタクトホールＣ１の内部に埋め込まれた導電性膜よりなる。このコンタクトホールＣ１は、第１半導体層Ｌ１ａ上の、層間絶縁膜ＩＬ１、ＩＬ２、第２半導体層Ｌ１ｃおよび絶縁層Ｌ１ｂを貫通し、第１半導体層Ｌ１ａまで到達している。このようなコンタクトホールＣ１に埋め込まれた導電性膜よりなるプラグＰ１は、第１半導体層Ｌ１ａとその底面で接触し、さらに、第２半導体層Ｌ１ｃとその側面で接触する。
【０１０９】
これにより、例えば、プラグＰ１を介して印加される電位が、第２半導体層Ｌ１ｃのみならず、第１半導体層Ｌ１ａにも伝わることとなる。
【０１１０】
また、上記プラグＰ１は、次のようにして形成することができる。まず、フォトリソグラフィ技術およびエッチング技術を用いて、ｐ型の半導体部ＰＲＳおよびｎ型の半導体部ＮＲＳ上の間絶縁膜ＩＬ１、ＩＬ２、第２半導体層Ｌ１ｃおよび絶縁層Ｌ１ｂを除去することにより、これらの上にコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１の内部に導電性膜を埋め込むことによりプラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む、層間絶縁膜ＩＬ２上に、スパッタリング法によりタングステン膜を形成する。次いで、層間絶縁膜ＩＬ２上のタングステン膜をＣＭＰ法などにより除去することにより、コンタクトホールＣ１の内部にタングステン膜を埋め込むことができる。
【０１１１】
（応用例５）
実施の形態１（図２）においては、リブ型（凸型）の素子を構成する光導波路ＷＯ２を第１半導体層Ｌ１ａと、絶縁層Ｌ１ｂと、第２半導体層Ｌ１ｃとの積層体（Ｌ１）、即ち、３層の膜で構成したが、５層以上の膜で構成してもよい。図２２および図２３は、本実施の形態の応用例５の半導体装置の構成部位を示す断面図である。
【０１１２】
図２２（Ａ）に示すように、ＳＯＩ基板ＳＢの素子形成層Ｌ１を、第１半導体層Ｌ１ａと、この上の薄い絶縁層Ｌ１ｂと、この上の第２半導体層Ｌ１ｃと、この上の薄い絶縁層Ｌ１ｄと、この上の第３半導体層Ｌ１ｅとの積層体で構成する。例えば、半導体層Ｌ１ａ、Ｌ１ｃ、Ｌ１ｅは、それぞれ１５０ｎｍ程度の膜厚のシリコンよりなり、薄い絶縁層Ｌ１ｂ、Ｌ１ｄは、１０ｎｍ程度の膜厚の酸化シリコンよりなる。なお、半導体層Ｌ１ａ、Ｌ１ｃ、Ｌ１ｅの膜厚をそれぞれ変えてもよい。
【０１１３】
そして、光導波路ＷＯ２を構成する５層の膜のうち、上から３層の膜をエッチングする。このエッチング工程において、第２半導体層Ｌ１ｃをエッチングする際、下層の絶縁層Ｌ１ｂが、エッチングストッパーの役割を果たす。
【０１１４】
このように、素子形成層Ｌ１を、半導体層と薄い絶縁層とを交互に複数層、積層した積層体で構成することで、光導波路ＷＯ２と、この両側の半導体部（ＰＲ、ＮＲ）の膜厚比を変化させることができる。
【０１１５】
また、図２３（Ａ）に示すように、光導波路ＷＯ２と他の光導波路（例えば、ＷＯ１）の膜構成を同様にしてもよい。言い換えれば、膜厚を同程度としてもよい。
【０１１６】
また、図２３（Ｂ）に示すように、光導波路ＷＯ２と他の光導波路（例えば、ＷＯ１）の膜厚比を変えてもよい。
【０１１７】
このように、本応用例によれば、素子の特性に併せて、素子を構成する部位の膜厚のバリエーションを豊富にすることができる。
【０１１８】
また、本応用例において、光導波路ＷＯ３および半導体部（ＰＲＳ、ＮＲＳ）を、５層の膜で構成し、上記応用例４のように、プラグＰ１を、第１半導体層Ｌ１ａとその底面で接触し、さらに、第２半導体層Ｌ１ｃおよび第３半導体層Ｌ１ｅとその側面で接触するように構成してもよい。
【０１１９】
（応用例６）
実施の形態１（図２）においては、膜厚の異なる部位を有する素子として、リブ型（凸型）の素子（ｐｉｎ構造のダイオード）を設けたが、例えば、グレーティングカプラ（Grating Coupler）を設けてもよい。図２４は、本実施の形態の応用例６の半導体装置の構成を示す断面図であり、図２５は、平面図である。例えば、図２４の断面図は、図２５のＢ−Ｂ断面部と対応する。
【０１２０】
図２４に示すように、例えば、領域ＡＲ２に、光導波路ＷＯ１の端部に接続されたグレーティングカプラＣＰを設ける。
【０１２１】
図２４に示すように、光導波路ＷＯ１は、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。例えば、第１半導体層Ｌ１ａ、第２半導体層Ｌ１ｃは、それぞれ１５０ｎｍ程度の膜厚のシリコンよりなり、絶縁層Ｌ１ｂは、１０ｎｍ程度の膜厚の酸化シリコンよりなる。ここで、絶縁層Ｌ１ｂは、非常に薄い（例えば、１０ｎｍ）ため、光信号の伝送に影響を及ぼさない。光導波路ＷＯ１は、例えば、Ｘ方向にライン状（Ｘ方向に長辺を有する矩形状）に形成されている。
【０１２２】
グレーティングカプラ（機能膜）ＣＰは、凸部を所定の間隔を置いて配置された複数の凸部（リブ部）ＣＰａを有する。この凸部ＣＰａ間は、凹部となる。
【０１２３】
凸部（リブ部）ＣＰａは、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂと、この絶縁層Ｌ１ｂ上に形成された第２半導体層Ｌ１ｃとからなる。ここで、絶縁層Ｌ１ｂは、非常に薄い（例えば、１０ｎｍ）ため、光信号の伝送に影響を及ぼさない。
【０１２４】
凸部（リブ部）ＣＰａは、例えば、Ｙ方向にライン状（Ｙ方向に長辺を有する矩形状）に形成され、Ｘ方向に所定の間隔を置いて、複数配置される（図２５）。言い換えれば、凸部および凹部の平面形状は、それぞれＹ方向に延在するライン状（Ｙ方向に長辺を有する矩形状）であり、凸部および凹部は、Ｘ方向に交互に配置される。
【０１２５】
凸部間（凹部）は、絶縁層ＣＬ上に形成された第１半導体層Ｌ１ａと、この第１半導体層Ｌ１ａ上に形成された絶縁層Ｌ１ｂとからなる。このように、凹部（Ｌ１ａ、Ｌ１ｂ）の膜厚は、凸部（Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ）の膜厚より小さい。なお、凹部において、第１半導体層Ｌ１ａ上の絶縁層Ｌ１ｂが除去されていてもよい。
【０１２６】
このグレーティングカプラ（機能膜）ＣＰは、実施の形態１のリブ型（凸型）の素子と同様に形成することができる。例えば、凸部ＣＰａおよび光導波路ＷＯ１の形成領域上の第１フォトレジスト膜をマスクとして第２半導体層Ｌ１ｃをエッチングし、次いで、凸部ＣＰａ、光導波路ＷＯ１および凹部の形成領域上の第２フォトレジスト膜をマスクとして絶縁層Ｌ１ｂおよび第１半導体層Ｌ１ａをエッチングする。
【０１２７】
このグレーティングカプラＣＰは、光信号を受光したり、出力したりする素子である。よって、グレーティングカプラＣＰは、光入力部や光出力部として用いられる。光信号は、光導波路面に、伝搬方向に沿って設けられた周期的屈折率変調（表面の凹凸により形成される）により、ある特定の方向に回折放射される。図２６は、グレーティングカプラによる光信号のやり取りを模式的に示した図である。図２６（Ａ）に示すように、光ファイバＰＦから入力された光信号は、周期的屈折率変調により、ある特定の方向（例えば、光導波路ＷＯ１内）に回折放射される。また、図２６（Ｂ）に示すように、光導波路ＷＯ１から出力された光信号は、周期的屈折率変調により、ある特定の方向（例えば、光ファイバＰＦの方向）に回折放射される。
【０１２８】
光導波路ＷＯ１およびグレーティングカプラＣＰ上には、層間絶縁膜ＩＬ１、ＩＬ２が形成されている。なお、層間絶縁膜ＩＬ２上に、層間絶縁膜（ＩＬ３）および保護膜（ＴＣ）を設けてもよい。また、外部との光信号の入出力を行うグレーティングカプラＣＰ上の保護膜（ＴＣ）を省略してもよい。
【０１２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３０】
［付記１］
（ａ）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された素子形成層と、を有する半導体基板を用意する工程、
（ｂ）前記素子形成層をパターニングし、光導波路と、前記光導波路に接続された第１半導体部とを形成する工程、
を有し、
前記（ａ）工程において、
前記素子形成層は、
前記絶縁層上に形成された半導体からなる第１層と、
前記第１層上に形成された絶縁体からなる第２層と、
前記第２層上に形成された半導体からなる第３層と、を有し、
前記（ｂ）工程において、
前記光導波路は、
前記絶縁層上に形成された半導体からなる第１部と、
前記第１層上に形成された絶縁体からなる第２部と、
前記第２層上に形成された半導体からなる第３部と、を有し、
前記第１半導体部は、前記第１部と同層の第４部を有し、
前記（ｂ）工程は、
（ｂ１）前記第３部の形成領域上の第１マスク膜をマスクとして前記第３層をエッチングする工程、
（ｂ２）前記第１部および前記第４部の形成領域上の第２マスク膜をマスクとして前記第２層および前記第１層をエッチングする工程、を有する、半導体装置の製造方法。
【０１３１】
［付記２］
付記１記載の半導体装置の製造方法において、
前記（ａ）工程の前記素子形成層の形成工程は、
（ａ１）前記絶縁層上に形成された前記第１層上に前記第２層を介して半導体からなる基板を貼り合わせる工程、
（ａ２）前記基板を薄膜化することにより前記第３層を形成する工程、
を有する、半導体装置の製造方法。
【０１３２】
［付記３］
付記１記載の半導体装置の製造方法において、
前記（ａ）工程の前記素子形成層の形成工程は、
（ａ１）前記絶縁層上に形成された半導体からなる層の途中に、酸素を注入する工程、
（ａ２）前記（ａ１）工程後、熱処理を施すことにより、前記半導体からなる層の途中に前記第２層である酸化膜を形成する工程、
を有する、半導体装置の製造方法。
【０１３３】
［付記４］
（ａ）基体と、前記基体上に形成された絶縁層と、前記絶縁層上に形成された素子形成層と、を有する半導体基板を用意する工程、
（ｂ）前記素子形成層をパターニングし、光導波路と、前記光導波路と接続された機能膜とを形成する工程、
を有し、
前記（ａ）工程において、
前記素子形成層は、
前記絶縁層上に形成された半導体からなる第１層と、
前記第１層上に形成された絶縁体からなる第２層と、
前記第２層上に形成された半導体からなる第３層と、を有し、
前記（ｂ）工程において、
前記光導波路は、
前記絶縁層上に形成された半導体からなる第１部と、
前記第１部上に形成された絶縁体からなる第２部と、
前記第２部上に形成された半導体からなる第３部と、を有し、
前記機能膜は、凸部と凹部とを有し、
前記凸部は、
前記第１部と同層の第４部と、
前記第２部と同層の第５部と、
前記第３部と同層の第６部と、
を有し、
前記凹部は、前記第１部と同層の第７部を有し、
前記（ｂ）工程は、
（ｂ１）前記凸部および前記光導波路の形成領域上の第１マスク膜をマスクとして前記第３層をエッチングする工程、
（ｂ２）前記凸部、前記光導波路および前記凹部の形成領域上の第２マスク膜をマスクとして前記第２層および前記第１層をエッチングする工程、を有する、半導体装置の製造方法。
【０１３４】
［付記５］
付記４記載の半導体装置の製造方法において、
前記（ｂ２）工程において、前記第７部上に、前記第２部と同層の第８部が残存している、半導体装置の製造方法。
【０１３５】
［付記６］
付記４記載の半導体装置の製造方法において、
前記凸部と前記凹部の平面形状は、それぞれライン状であり、前記凸部と前記凹部とは、交互に配置され、
前記機能膜は、グレーティングカプラである、半導体装置の製造方法。
【０１３６】
［付記７］
付記４記載の半導体装置の製造方法において、
前記第１層および第３層は、Ｓｉよりなり、
前記第２層は、酸化シリコン膜、酸窒化シリコン膜および窒化シリコン膜から選択される膜を有する、半導体装置の製造方法。
【符号の説明】
【０１３７】
ＡＲ１、ＡＲ２、ＡＲ３  領域
Ｃ１、Ｃ２  コンタクトホール
ＣＡＰ  キャップ層
ＣＬ  絶縁層
ＣＰ  グレーティングカプラ
ＣＰａ  凸部（リブ部）
ＩＬ１、ＩＬ２、ＩＬ３  層間絶縁膜
Ｌ１  素子形成層
Ｌ１ａ  第１半導体層
Ｌ１ｂ  絶縁層
Ｌ１ｃ  第２半導体層
Ｌ１ｄ  絶縁層
Ｌ１ｅ  第３半導体層
Ｍ１、Ｍ２  配線
ＮＲ、ＮＲＯ、ＮＲＳ  ｎ型の半導体部
ＯＡ１  開口部
ＯＡ２  開口部
Ｐ１、Ｐ２  プラグ
ＰＦ  光ファイバ
ＰＲ、ＰＲＯ、ＰＲＳ  ｐ型の半導体部
ＰＲ１  光信号用伝送線路部
ＰＲ２  光変調部
ＰＲ３  光電変換部
Ｒ１〜Ｒ４  フォトレジスト膜
Ｓ１  第１シリコン基板
Ｓ２  第２シリコン基板
Ｓ３  第３シリコン基板
ＳＢ  ＳＯＩ基板
ＳＢ１  基体
ＴＣ  保護膜
Ｔ１、Ｔ１Ｏ、Ｔ１Ｓ、Ｔｎ、Ｔｐ、ＴｎＳ、ＴｐＳ  膜厚
ＷＯ１〜ＷＯ３  光導波路
【図１】
0006703811.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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