(57)【特許請求の範囲】
【請求項１】
抵抗変化型薄膜メモリ積層体であって、
基板；
前記基板の上方に配置されている第１及び第２の電極材料；
前記第１及び第２の電極材料間に配置されている、前記第１及び第２の電極材料の間に印加されるセット／リセット電圧で低抵抗状態及び高抵抗状態間の不揮発性転移を起こす薄膜メモリ材料；及び
前記メモリ材料と前記第２の電極材料との間に配置されている４．５ｅＶ未満の仕事関数を有する希土類金属を含むキャッピング材料を含み、
前記キャッピング材料が、Ｌａ、Ｅｒ、Ｇｄ、Ｙ、又はＰｒの元素金属を含む合金である薄膜メモリ積層体。
【請求項２】
前記メモリ材料が、遷移金属酸化物を含み、
前記キャッピング材料が、前記遷移金属酸化物の第１の界面と直接接触している、請求項１に記載の薄膜メモリ積層体。
【請求項３】
前記遷移金属酸化物の第２の界面と直接接触している仕事関数電極材料を含み、
前記仕事関数電極材料は、４．８ｅＶを超える仕事関数を有する金属酸化物を含む、請求項２に記載の薄膜メモリ積層体。
【請求項４】
前記仕事関数電極材料が、前記第１の電極材料と直接接触しており、
前記キャッピング材料が、前記第２の電極材料と直接接触している、請求項３に記載の薄膜メモリ積層体。
【請求項５】
前記メモリ材料が、Ｈｆ、Ｔａ、Ｔｉ、Ａｌ、Ｗ、又はＺｒの少なくとも１つを含む、請求項３または４に記載の薄膜メモリ積層体。
【請求項６】
前記仕事関数電極材料が、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも１つの酸化物を含む、請求項３から５のいずれか一項に記載の薄膜メモリ積層体。
【請求項７】
前記仕事関数電極材料が、元素酸化物である、請求項６に記載の薄膜メモリ積層体。
【請求項８】
前記キャッピング材料が、Ｌａ、Ｅｒ、Ｇｄ、Ｙ、又はＰｒの少なくとも２つを含む合金であり、
前記仕事関数電極材料が、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも２つの酸化物である、請求項６または７に記載の薄膜メモリ積層体。
【請求項９】
前記キャッピング材料が、前記メモリ材料と直接接触しており、
前記キャッピング材料が、前記第２の電極材料と直接接触しており、
前記キャッピング材料及び前記第２の電極材料の界面が酸素を含まない、請求項６から８のいずれか一項に記載の薄膜メモリ積層体。
【請求項１０】
前記仕事関数電極材料が、前記メモリ材料と直接接触しており、
前記仕事関数電極材料が、前記第１の電極材料と直接接触しており、
前記仕事関数電極材料が、５ｎｍ以下の膜厚を有する、請求項５から９のいずれか一項に記載の薄膜メモリ積層体。
【請求項１１】
システム・オン・チップ（ＳｏＣ）であって、
複数の抵抗変化型メモリビットセルを含む抵抗変化型メモリアレイを含み、各ビットセルが、
基板の上方に配置されているアクセスＭＯＳＦＥＴ又は薄膜セレクタエレメント；
前記アクセスＭＯＳＦＥＴ又は前記セレクタエレメントと電気的に連結されており、
前記基板の上方に配置されている第１及び第２の電極材料、
前記第１及び第２の電極材料間に配置されている、セット／リセット電圧で低抵抗及び高抵抗間の不揮発性転移を起こす薄膜メモリ材料を更に含む薄膜メモリ積層体；及び
前記メモリ材料と前記第２の電極材料との間に配置されている、希土類金属を含み、４．５ｅＶ未満の仕事関数を有するキャッピング材料を含み、
前記キャッピング材料が、Ｌａ、Ｅｒ、Ｇｄ、Ｙ、又はＰｒの元素金属を含む合金である、ＳｏＣ。
【請求項１２】
前記基板の上方に配置されている複数のＭＯＳトランジスタを更に含み、前記複数のＭＯＳトランジスタの１つ又は複数が、前記抵抗変化型メモリアレイと電気的に連結されている、請求項１１に記載のＳｏＣ。
【請求項１３】
抵抗変化型メモリセルを製作するための方法であって、
第１の電極材料を基板の上方に堆積させること、
前記第１の電極材料の上方に、金属酸化物を含む仕事関数電極材料を形成すること、
前記第１の電極材料及び第２の電極材料の間に印加されるセット／リセット電圧で低抵抗及び高抵抗間の不揮発性転移を起こす薄膜メモリ材料を前記仕事関数電極材料上に直接堆積させて薄膜メモリを形成すること、
４．５ｅＶ未満の仕事関数を有する希土類金属を含むキャッピング材料を、前記薄膜メモリ上に直接堆積させること、及び第２の電極材料を前記キャッピング材料の上方に堆積させることを含み、
前記希土類金属を堆積させることが、Ｌａ、Ｅｒ、Ｇｄ、Ｙ、又はＰｒの元素金属を含む合金を堆積させることを含む、方法。
【請求項１４】
前記仕事関数電極材料を形成することが、前記金属酸化物を、前記第１の電極材料上に直接堆積させ、前記金属酸化物が４．８ｅＶを超える仕事関数を有することを更に含む、請求項１３に記載の方法。
【請求項１５】
前記金属酸化物を堆積させることが、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも１つの酸化物を堆積させることを更に含む、請求項１４に記載の方法。
【請求項１６】
前記金属酸化物を堆積させることが、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの１つの元素酸化物を堆積させることを更に含み、
前記薄膜メモリ材料を堆積させることが、遷移金属酸化物を堆積させることを含む、請求項１５に記載の方法。
【請求項１７】
前記金属酸化物を堆積させることが、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの２つ以上の酸化物を堆積させることを更に含み、
前記希土類金属を堆積させることが、Ｌａ、Ｅｒ、Ｇｄ、Ｙ、又はＰｒの２つ以上の合金を堆積させることを更に含み、
前記薄膜メモリ材料を堆積させることが、遷移金属酸化物を堆積させることを含む、請求項１３から１６のいずれか一項に記載の方法。
【請求項１８】
前記方法が、
介在誘電体により互いに絶縁される複数の金属層のラミネート積層体を堆積させること、及び
前記ラミネート積層体をエッチングして、前記複数の金属層の側壁を露出させる地形的特徴を形成することを更に含み、
前記仕事関数電極材料を堆積させることが、前記地形的特徴の上方に、前記複数の金属層の前記側壁と直接接触させて、前記金属酸化物を堆積させることを更に含み、
前記メモリ材料を堆積させることが、前記地形的特徴の上方に、前記仕事関数電極材料と直接接触させて、遷移金属酸化物を堆積させることを更に含み、
前記キャッピング材料を堆積させることが、前記地形的特徴の上方に、前記メモリ材料と直接接触させて、前記希土類金属を堆積させることを更に含む、請求項１３から１７のいずれか一項に記載の方法。
【請求項１９】
前記仕事関数電極材料を堆積させることが、前記金属酸化物を５ｎｍ以下の厚さに堆積させることを更に含む、請求項１３から１８のいずれか一項に記載の方法。
【請求項２０】
前記メモリ材料を堆積させることが、Ｈｆ、Ｔａ、Ｔｉ、Ａｌ、Ｗ、又はＺｒの少なくとも１つの酸化物を堆積させることを更に含む、請求項１３から１９のいずれか一項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
不揮発性メモリ（ＮＶＭ）は、マイクロエレクトロニクス産業で広く使用されているメモリ形態である。現在まで、ＮＶＭの支配的な形態は、フラッシュ式である（例えば、ＮＡＮＤ、ＮＯＲ等）。多くの代替的なＮＶＭ技術が、次世代デバイス用に開発中である。次世代のＮＶＭ技術で考慮すべきことの１つは、ＣＭＯＳロジック回路にどれだけ容易に集積させることができるかである。組み込み不揮発性メモリ（ｅ−ＮＶＭ）は、論理素子とオンチップ集積化されている不揮発性メモリである（例えば、ＣＭＯＳ技術で製作される）。ｅ−ＮＶＭは、メモリアレイが、記憶専用の基板に製作されている独立型ＮＶＭとは異なる。組み込みＮＶＭは、プロセッサと外部メモリとの間のチップ間通信の必要性を排除するため、ｅ−ＮＶＭと共にオンチップ実装されている任意のロジック回路の高速データアクセス及び広帯域バス幅能力が可能になるという利点がある（例えば、ＣＰＵ、グラフィックスプロセッサ実行ユニット等のコア）。
【０００２】
種々のＮＶＭ技術の中でも、抵抗変化型メモリ技術は、個別応用及びｅ−ＮＶＭ応用の両方に著しい有望性を示し続けている。抵抗変化型ランダムアクセスメモリ（ＲｅＲＡＭ又はＲＲＡＭ（登録商標））等の抵抗変化型メモリでは、薄膜メモリ積層体は、一般的に、図１Ａに示されている形態の２端子素子である。薄膜抵抗変化型メモリ材料積層体１０１では、不揮発性スイッチングが可能な比較的絶縁性のメモリ材料１１５が、２つの比較的より導電性の電極１０５、１３０の間に配置されている。メモリ材料は、２つの異なる不揮発性状態：「オフ」又は０状態を示すことができる高抵抗状態（ＨＲＳ）；及び「オン」又は１状態を示すことができる低抵抗状態（ＬＲＳ）の間で切り替わることができる。典型的には、リセット電圧を使用してＲｅＲＡＭ素子をＨＲＳに切り替えるためにリセットプロセスが使用され、セット電圧を使用してＲｅＲＡＭ素子をＬＲＳに切り替えるためにセットプロセスが使用される。抵抗変化型メモリアレイのオフ状態リークを低減するために、抵抗変化型メモリビットセルは、抵抗変化型メモリ素子（１Ｒ）と共に、アクセストランジスタ（１Ｔ）又は薄膜セレクタエレメント（１Ｓ）を含むことが多い。
【０００３】
フォーミング電圧及びセル耐久性は、薄膜抵抗変化型メモリ技術の２つの重要な評価基準である。フォーミング電圧は、メモリエレメントに切替え能力を付与するものである。従来技術水準のＣＭＯＳに見出される動作電圧には制限があるため（例えば、ＶＣＣ＜０．９Ｖ）、十分に低いフォーミング電圧を達成することは、ｅ−ＮＶＭ応用の場合、特にチャレンジングである。図１Ａに更に詳しく示されているように、メモリ材料１１５には、膜厚の電気伝導を調節可能にするために、欠陥１１６が作られている。欠陥１１６は、現在、主に酸素空隙であると考えられている。電極とメモリエレメントとの間に酸素交換層（例えば、Ｔｉキャップ１２１）を追加することは、酸素空隙の生成を容易にし、図１Ｂに更に示されているように、フォーミング電圧を低下させることが見出されている。典型的には、Ｔｉ、Ｈｆ、Ｚｒ、又はＴａの酸素交換層が、切替え可能なメモリ材料用に評価された種々の二成分及び三成分金属酸化物に使用されている。
【０００４】
メモリセルの信頼性は、一般的に、セット／リセットサイクルの回数で特徴付けられる。歴史的に、抵抗変化型メモリセルの信頼性／耐久性は不良であり、この十年間で徐々に向上しているが、１０１１〜１０１２回のセット／リセットサイクルの範囲に留まっており、これでは、この技術の使用用途／使用応用が限定される場合がある。
【図面の簡単な説明】
【０００５】
本明細書に記載の材料が、添付の図面に図示されているが、これは例示であり、限定ではない。説明を簡略及び明確にするため、図面に示されている要素は、必ずしも縮尺通りに図示されているとは限らない。例えば、幾つかの要素の寸法は、わかりやすくするために、他の要素よりも誇張されている場合がある。更に、適切であると考えられる場合、対応する要素又は類似の要素を示すために、図面にわたって符号が繰り返されている。図面は以下の通りである。
【０００６】
【図１Ａ】従来の薄膜抵抗変化型メモリ積層体の断面図である。
【図１Ｂ】薄膜抵抗変化型メモリ積層体に伴うフォーミング電圧に対する従来のＴｉキャッピング層の効果を示すグラフである。
【図２Ａ】一実施形態による、メモリ材料と第１の電極との間に高仕事関数金属酸化物が組み込まれている薄膜抵抗変化型メモリ積層体の断面図である。
【図２Ｂ】一実施形態による、メモリ材料と第２の電極との間に希土類金属キャップが組み込まれている薄膜抵抗変化型メモリ積層体の断面図である。
【図３】実施形態による、メモリ材料と第１の電極との間に高仕事関数金属酸化物が、メモリ材料と第２の電極との間に希土類金属キャップが組み込まれている薄膜抵抗変化型メモリ積層体の断面図である。
【図４】実施形態による非平面薄膜抵抗変化型メモリ素子を示す断面図である。
【図５】実施形態による積層薄膜抵抗変化型メモリ素子を示す断面図である。
【図６Ａ】メモリ材料と上部電極との間に希土類金属キャップが、メモリ材料と底部電極との間に高仕事関数金属酸化物が組み込まれている、実施形態による薄膜抵抗変化型メモリ素子を形成するための、実施形態による方法を示すフローチャートである。
【図６Ｂ】メモリ材料と上部電極との間に希土類金属キャップが、メモリ材料と底部電極との間に高仕事関数金属酸化物が組み込まれている、実施形態による薄膜抵抗変化型メモリ素子を形成するための、実施形態による方法を示すフローチャートである。
【図７】実施形態による、複数の薄膜メモリビットセルを含むＮＶＭの模式図である。
【図８】実施形態によるｅ−ＮＶＭの断面を示す図である。
【図９】実施形態による、薄膜抵抗変化型メモリ積層体を有するｅ−ＮＶＭを有するＳｏＣが使用されているモバイルコンピューティングプラットフォーム及びデータサーバマシンを示す図である。
【図１０】本発明の一実施形態による電子計算デバイスの機能ブロックダイヤグラムである。
【発明を実施するための形態】
【０００７】
添付の図面を参照して、１つ又は複数の実施形態が説明されている。特定の構成及び配置が詳細に図示及び考察されているが、それは説明のために過ぎないことが理解されるべきである。当業者であれば、本明細書の趣旨及び範囲から逸脱せずに、他の構成及び配置が可能であることを認識するだろう。当業者であれば、本明細書に記載の技術及び／又は構成を、本明細書に詳細に記載されているもの以外の様々な他のシステム及び応用に使用することができることは明らかであろう。
【０００８】
以下の詳細な記載では、その一部を形成し、例示的実施形態が示されている添付の図面が参照されている。更に、他の実施形態を使用することができ、特許請求の主題の範囲から逸脱せずに、構造及び／又は理論に変更をなすことができることが理解されるべきである。また、方向及び指示、例えば、上、下、上部、及び底部等は、図面に示されている特徴の説明を容易にするために使用されているに過ぎない場合があることが留意されるべきである。したがって、以下の詳細な記載は、限定の意味に解釈されるべきではなく、特許請求の主題の範囲は、もっぱら添付の特許請求の範囲及びそれらの均等物により規定される。
【０００９】
以下の記載には、多数の詳細が示されている。しかしながら、本発明は、そうした特定の詳細を用いずに実施することができることは、当業者であれば明らかであろう。幾つかの場合では、周知の方法及びデバイスが、かなり詳細にブロックダイヤグラム形態で示されているが、それは、本発明が不明瞭になることを回避するためである。本明細書の全体にわたって参照されている「一実施形態」又は「１つの実施形態」は、その実施形態に関して記載されている特定の特徴、構造、機能、又は特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体にわたって種々の箇所に出現する語句「一実施形態では」、「１つの実施形態では」は、必ずしも本発明の同一の実施形態を指すとは限らない。更に、特定の特徴、構造、機能、又は特性は、１つ又は複数の実施形態において任意の好適な様式で組み合わせることができる。例えば、第１の実施形態は、２つの実施形態に関連する特定の特徴、構造、機能、又は特性が相互に排他的でない限り、第２の実施形態と組み合わせることができる。
【００１０】
本明細書及び添付の特許請求の範囲で使用される場合、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、状況が明らかにそうではないと示さない限り、複数形も同様に含むことが意図されている。また、用語「及び／又は」は、本明細書で使用される場合、関連するリスト項目の１つ又は複数のありとあらゆる考え得る組み合わせを指し、それらを包含することが理解されるだろう。
【００１１】
用語「連結されている（ｃｏｕｐｌｅｄ）」及び「接続されている（ｃｏｎｎｅｃｔｅｄ）」並びにそれらの派生語は、本明細書では、部品間の機能的又は構造的関係性を記述するために使用されている場合がある。これら用語を互いに同義語とする意図はないことが理解されるべきである。むしろ、特定の実施形態では、「接続されている」は、２つ以上の要素が、物理的、光学的、又は電気的に互いに直接的に接触していることを示すために使用される場合がある。「連結されている」は、２つ以上の要素が、直接的又は間接的（それらの間に他の要素が介在する）のいずれかで、物理的又は電気的に互いに接触していること、及び／又は２つ以上の要素が、互いに協動又は相互作用する（例えば、因果関係にある等）ことを示すために使用される場合がある。
【００１２】
用語「上方に（ｏｖｅｒ）」、「下方に（ｕｎｄｅｒ）」、「間に（ｂｅｔｗｅｅｎ）」、及び「上に（ｏｎ）」は、本明細書で使用される場合、そのような物理的関係性が注目に値する場合、他の部品又は物質に対する１つの部品又は物質の相対的位置を指す。例えば、物質の状況では、別の物質の上方に又は下方に配置されている１つの物質又は物質は、直接接触していてもよく、又は１つ若しくは複数の介在物質を有していてもよい。更に、２つの物質又は物質間に配置されている１つの物質は、２つの層と直接接触していてもよく、又は１つ若しくは複数の介在層を有していてもよい。対照的に、第２の物質又は物質「上の」第１の物質又は物質は、その第２の物質／物質と直接接触している。部品構築体の状況でも、同様の区別がなされるものとする。
【００１３】
本明細書及び特許請求の範囲全体にわたって使用される場合、用語「〜の少なくとも１つ」又は「〜の１つ又は複数」により接続されている項目のリストは、そのリスト項目のあらゆる組み合わせを意味することができる。例えば、語句「Ａ、Ｂ、又はＣの少なくとも１つ」は、Ａ；Ｂ；Ｃ；Ａ及びＢ；Ａ及びＣ；Ｂ及びＣ；又はＡ、Ｂ、及びＣを意味することができる。
【００１４】
本明細書には、第１の電極及び薄膜メモリ材料の界面にある高仕事関数金属酸化物、又は第２の電極及び薄膜メモリ材料の界面にある低仕事関数希土類金属の少なくとも１つを含む薄膜抵抗変化型メモリ材料積層体が記載されている。有利な実施形態では、メモリ材料は、高仕事関数金属酸化物との第１の界面、及び低仕事関数希土類金属との第２の界面を形成する。高仕事関数金属酸化物は、オン／オフ電流比が高く、メモリ材料に対して良好なショットキー障壁高さを提供する。スイッチ酸化物と金属酸化物との適合性は、酸素／空隙のサイクルロスを低減して、メモリ素子耐久性を向上させる。低仕事関数希土類金属は、高い酸素溶解度をもたらし、堆積時状態のメモリ材料内での空隙生成を増強して、オーム接触を維持しつつ低フォーミング電圧の要件を満たす。また、本明細書には、平面及び非平面メモリ積層体及び素子、抵抗変化型メモリアレイ、及びｅ−ＮＶＭ等のアレイを含むＳｏＣが記載されている。
【００１５】
図２Ａは、基板２０５上方に配置されている薄膜抵抗変化型メモリ積層体２０１の断面図である。積層体２０１には、一実施形態によると、薄膜メモリ材料２１５と底部（第１の）バルク電極材料２１０との間に仕事関数電極材料２１２が組み込まれている。底部電極材料２１０及び上部（第２の）電極材料２３０は、積層体２０１の反対界面に接続されている電極のアノード／カソード対である。
【００１６】
基板２０５は、限定ではないが、ケイ素、ゲルマニウム、及びＳｉＧｅ等を含むがそれらに限定されない結晶性半導体材料；及びガラス、有機ポリマー、及びプラスチック等を含む非晶質材料等の、薄膜１Ｔ（Ｓ）１Ｒビットセルを支持するのに好適であることが知られている任意の基板であってもよい。更なる実施形態では、基板２０５は、更にバック・エンド・オブ・ライン（ＢＥＯＬ）層である。例えば、積層体２０１は、集積回路（ＩＣ）の下層半導体素子層上に又は上方に形成されていてもよい。そのため、基板２０５は、また、ＩＣ産業において一般的に見出される薄膜ラミネート（例えば、金属、誘電体等）を含んでいてもよい。
【００１７】
メモリ材料２１５は、高抵抗状態と低抵抗状態との間で切り替え可能であり、双安定性メモリセル状態に関連づけられた「１」又は「０」の１つを記憶する。メモリ積層体２０１は、抵抗変化型メモリセルのアレイ内に複製されていてもよい、１Ｒ１Ｓビットセルの薄膜セレクタエレメント（非表示）又は１Ｒ１ＴビットセルのＭＯＳＦＥＴ（非表示）と更に一体化されてもよい。抵抗変化型メモリ積層体２０１は、双方向性である。セレクタエレメント又はトランジスタには、ある閾値電圧Ｖｔｈが設定されていてもよく、それ未満の電流では、メモリ積層体２０１は、あるわずかな漏電レベルにあるが、「ＯＦＦ」状態である。閾値電圧Ｖｔｈを超えると、セレクタ又はトランジスタは、「ＯＮ」状態になり、実質的に線形に上昇し得るある閾値電流が流れ、読取り電圧Ｖｒではメモリ材料２１５の抵抗状態の読取りが可能になり、より高い電圧強度（例えば、セット／リセット電圧）ではメモリ材料２１５の抵抗状態の転移が可能になる。
【００１８】
実施形態では、メモリ材料２１５は、薄膜金属酸化物（例えば、ＭｘＯｙ）材料を含む。有利には、メモリ材料２１５は、金属酸化物薄膜のみからなる（つまり、メモリ材料２１５は、非金属酸化物を含むラミネートではない）。金属酸化物は、反対の極性電圧が電極２１０、２３０の間に印加されると、高抵抗状態と低抵抗状態との間で抵抗値が不揮発的に変化することになる。幾つかの実施形態では、金属酸化物は、可逆的な金属−絶縁体転移（例えば、モット転移、電荷誘導転移等）を起こすことができる。幾つかの実施形態では、金属酸化物材料は、バルク形態及び／又は薄膜形態で導電性である。１つの例示的実施形態では、金属酸化物は、化学量論及び化学量論未満のイオン性酸化物ＡＯｘ（式中、Ａは遷移金属である）を含む遷移金属酸化物である。あるそのような実施形態では、金属酸化物は、陰イオン系酸化物材料である。陰イオン系酸化物の非限定的な例としては、これらに限定されないが、以下のものが挙げられる：Ｖ（例えば、Ｖ２Ｏ５）、Ｎｂ（例えば、Ｎｂ２Ｏ５）、Ｃｒ（例えば、Ｃｒ２Ｏ３）、Ｔａ（例えば、Ｔａ２Ｏ５）、Ｈｆ（例えば、ＨｆＯ２）、Ｚｒ（例えば、ＺｒＯ２）、Ｔｉ（例えば、ＴｉＯ２）、Ｗ（例えば、ＷＯ２）、又はＡｌ（例えば、Ａｌ２Ｏ３）の酸化物；並びにＳｎＯ２ドープインジウム酸化物等の三元、四元合金；並びに第一次金属に隣接する周期表の列にある金属との酸化物合金（例えば、Ｙ２Ｏ３ドープＺｒＯ２のＹ、Ｚｒ、並びにＬａ１−ｘＳｒｘＧａ１−ｙＭｇｙＯ３のＳｒ及びＬａ）。また、陰イオン系酸化物は、こうした同じ元素及びそれらの合金の非化学量論酸化物であってもよい。他のそのような実施形態では、金属酸化物は、陽イオン系酸化物材料であり、それらの例としては、これらに限定されないが、ＬｉＭｎＯ２、Ｌｉ４ＴｉＯ１２、ＬｉＮｉＯ２、及びＬｉＮｂＯ３を挙げることができる。
【００１９】
メモリ材料２１５は、組成、読取り、セット／リセット電圧要件等の関数として、相当程度様々な膜厚を有していてもよい。上述の金属酸化物材料のいずれかが使用されているもの等の、例示的な金属酸化物の実施形態では、金属酸化物は、少なくとも２ｎｍ、５０ｎｍ未満、及び有利には２０ｎｍ以下の薄膜厚を有する。
【００２０】
第１及び第２電極材料２１０、２３０は、同じ組成を有していてもよく、又は異なっていてもよく、１つ又は複数の薄膜層を更に含んでいてもよい。例えば、電極材料２１０は、コンタクトメタライゼーション機能が仕事関数電極材料２１２により提供されるため、横方向距離にわたってメモリセル電流を機能的に伝導する。例示的な実施形態では、電極材料２１０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びそれらの合金等の、ＩＣ産業において相互接続ルーティングに一般的に使用されている金属又は金属合金である。実施形態では、また、電極材料２３０は、Ｃｕ等の相互接続金属である。
【００２１】
例示されている実施形態では、仕事関数電極材料２１２は、メモリ材料２１５と直接接触している。仕事関数電極材料２１２は、電極材料２１０（例えば、Ｃｕ等の低抵抗バルク材料）と更に直接接触しており、それにより、メモリ材料２１５の第１の接触界面として機能する。実施形態では、仕事関数電極材料２１２は、有利には４．８ｅＶ（２８９Ｋ）を超える高仕事関数を有し、金属酸化物メモリ材料に対する高いショットキー障壁をもたらす。更なる実施形態では、電極材料２１２は、メモリセル作動中にメモリ材料２１５との酸素交換が可能になるように、酸素と強力には結合しない。有利には、更に、仕事関数電極材料２１２は、良好な断熱材であり、メモリ材料２１５の迅速なリセットを可能にする。更なる実施形態では、仕事関数電極材料２１２は、金属酸化物であり、それにより、特にメモリ材料２１５も金属酸化物である場合、仕事関数電極材料２１２とメモリ材料２１５との界面の耐久性／安定性が向上される。
【００２２】
実施形態では、仕事関数電極材料２１２は、メモリ材料２１５とは異なる組成を有する非スイッチ金属酸化物であり、上記の属性を有する例示的な金属酸化物としては、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも１つの酸化物が挙げられる。更なる実施形態では、仕事関数電極材料２１２は、Ｉｒ（例えば、ＩｒＯ２）、Ｒｕ（例えば、ＲｕＯ２）、Ｍｏ（例えば、ＭｏＯ２）、又はＷ（例えば、ＷＯ２）の少なくとも１つの元素酸化物である。更なる実施形態では、仕事関数電極材料２１２は、混合酸化物である（例えば、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの１つ及び別の金属を含む三元酸化物）。１つの有利な混合酸化物の実施形態では、仕事関数電極材料２１２は、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも２つの混合酸化物である。上記の例示的な導電性金属酸化物には、抵抗変化型メモリ素子に要求される電界及び熱サイクルに曝されても比較的安定しているという利点がある。また、上記の例示的な導電性酸化物は、良好な拡散障壁特性（例えば、非晶質、非反応性）を有していてもよく、したがって、隣接するメモリ酸化物２１５との混合速度を低減することができる。また、例示的な導電性酸化物は、かなり低い抵抗率値を有し、メモリ積層体２０２が低電圧（例えば、＜１．５Ｖ）で作動することを可能にする。例示的な実施形態では、仕事関数電極材料２１２は、１ミリオーム−ｃｍ（１／１０００オーム−ｃｍ）未満の抵抗率を有する。
【００２３】
仕事関数電極材料２１２の膜厚は、選択した組成の抵抗率、及び所与の応用（例えば、個別のＮＶＭ対ｅ−ＮＶＭ）でメモリ積層体２０１により許容され得る電圧降下の限界の関数として大幅に変動する場合がある。一般的に、導電性酸化物障壁膜厚をより大きくすると、高抵抗性電圧降下は犠牲になるが、より良好な安定性がもたらされるだろう。例示的な実施形態では、上述の導電性金属酸化物材料のいずれかを使用すると、仕事関数電極材料２１２は、１０ｎｍ未満の、有利には少なくとも２ｎｍ以上だが５ｎｍ以下である薄膜厚を有する。
【００２４】
図２Ａで更に示されているように、抵抗変化型メモリ積層体２０１は、キャッピング層２１８を更に含んでいてもよく、キャッピング層２１８は、例えば、接点金属及び／又は酸素捕捉層として機能することができる。任意の従来材料をキャッピング層２１８として使用してもよく、又は図２Ｂの状況で更に下述されている希土類材料を、メモリ積層体２０１に組み込んでもよい。
【００２５】
図２Ｂは、基板２０５上方に配置されている薄膜抵抗変化型メモリ積層体２０２の断面図である。積層体２０２には、一実施形態によると、薄膜メモリ材料２１５と上部（第２の）バルク電極材料２３０との間に希土類キャッピング材料２２１が組み込まれている。
【００２６】
有利な実施形態では、希土類キャッピング材料２２１は、メモリ材料２１５の第１の界面と直接接触している。メモリ材料２１５は、例えば、図２Ａの状況で上述されている金属酸化物のいずれであってもよい。機能的には、希土類キャッピング材料２２１は、高い酸素溶解度を有するが、依然として金属のままである強力な酸素捕捉剤である。希土類キャッピング材料２２１は、酸化のエンタルピーが非常に低いため、フォーミング電圧要件が、有利には１．５Ｖ未満に低減されるように、膜積層体の製作時状態の（金属酸化物）メモリ材料２１５内に非常に多数の酸素空隙を提供するという利点を有する。実施形態によりキャッピング材料２２１に使用される希土類金属は、メモリ材料２１５からの酸素を、Ｔｉ、Ｈｆ、Ｚｒ、又はＴａ等の遷移金属よりも激しく捕捉する。この効果は、メモリ材料２１５に存在する欠陥／酸素空隙２１６の数が、図１Ａに示されているメモリエレメント１１５に存在する欠陥／酸素空隙の数よりも多いことにより図示されている。
【００２７】
実施形態では、キャッピング材料２２１は、低仕事関数を有する希土類金属を含む。低仕事関数が、有利には４．５ｅＶ未満（２９８Ｋ）、より有利には３．５ｅＶ未満であると、電極材料２３０とのオーム性接触が可能になる。有利に低い酸化エンタルピー及び有利に低い仕事関数の属性を両方とも有する例示的な希土類金属としては、ランタン（Ｌａ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、及びプラセオジム（Ｐｒ）が挙げられる。１つのそのような実施形態では、キャッピング材料２２１は、Ｌａ、Ｅｒ、Ｇａ、Ｙ、及びＰｒの１つの元素金属である。更なる実施形態では、キャッピング材料２２１は、純粋な元素金属の形態ではなく、Ｌａ、Ｅｒ、Ｇａ、Ｙ、及びＰｒの少なくとも１つ及び１つ又は複数の他の金属（例えば、別の希土類金属又は遷移金属）を含む合金である。合金の実施形態は、純粋な元素金属の所望の電気的特性を十分に保持しつつ、キャッピング材料２２１を、メモリ素子製作により好適に（例えば、エッチングがより容易になる）及び／又はより安定にすることができる。１つの希土類キャッピング材料合金の実施形態は、特に有利には、Ｌａ、Ｅｒ、Ｇａ、Ｙ、及びＰｒの２つ以上を含むことが考えられる。そのような合金は、１つの成分（例えば、Ｐｒ）を付加することにより、有利に低い仕事関数（例えば、３．５ｅＶ未満）を維持しつつ、加工がより容易な別の成分（例えば、Ｇｄ）を付加することにより、より容易なメモリ積層体及び／又は素子製作を可能にすることができる。
【００２８】
更なる実施形態では、キャッピング材料２１５は、図２Ｂにも示されているように、電極材料２３０との界面を形成する。例示的な実施形態では、キャッピング材料２２１は、厚さが２ｎｍ〜２０ｎｍである。キャッピング材料２２１は、メモリ材料２１５からの酸素を捕捉すると共に、メモリ材料２１５の界面に対して近位に酸化物（例えば、Ｌａ、Ｅｒ、Ｇａ、Ｙ、及びＰｒの１つの元素酸化物）を形成する。有利には、キャッピング材料２２１は、キャッピング材料２２１が完全には酸化されない十分な厚さを有し、残りの希土類金属（例えば、元素形態のＬａ、Ｅｒ、Ｇａ、Ｙ、及びＰｒ）は、酸素を含まない電極材料２３０と接触している。
【００２９】
図３は、実施形態による、メモリ材料２１５と第１の電極材料２１０との間に（金属酸化物）高仕事関数電極材料２１２が、及びメモリ材料２１５と第２の電極材料２３０との間に希土類金属キャップ２２１が組み込まれている薄膜抵抗変化型メモリ積層体３０１の断面図である。メモリ積層体３０１は、図２Ａで導入されているメモリ積層体２０１を、図２Ｂで導入されている希土類キャッピング材料２２１と更に組み合わせた１つの例である。薄膜抵抗変化型メモリ積層体３０１は、上述のメモリ材料界面の各々の利点を組み合わせることより、低フォーミング電圧及びメモリ積層体耐久性向上の両方を達成する。図３に示されているように、高仕事関数金属酸化物２１２は、（金属酸化物）メモリ材料２１５との第１の界面を形成し、希土類金属キャップ２２１は、メモリ材料２１５との第２の界面を形成する。図２Ａの状況で記載されている高仕事関数電極材料２１２の属性はいずれも、抵抗変化型メモリ積層体３０１の状況に等しく適用可能である。同様に、図２Ｂの状況で記載されている希土類金属キャップ２２１の属性はいずれも、抵抗変化型メモリ積層体３０１の状況に等しく適用可能である。
【００３０】
実施形態では、非平面抵抗変化型メモリ積層体は、高仕事関数電極材料及び希土類キャッピング材料のいずれか又は両方を含んでいる。図２Ａ、図２Ｂ、及び図３に示されている例示的な実施形態は、平面の状況で図示されているが、同じ薄膜積層体は、種々の非平面構造へと容易に実装することができることに留意されたい。例えば、図４は、実施形態による、１つの側では（金属酸化物）仕事関数電極２１２と接触しており、第２の側では希土類金属（ＲＥＭ）キャッピング層２２１と接触している（金属酸化物）メモリ材料２１５が組み込まれている非平面薄膜メモリ積層体４０１を示す断面図である。こうした薄膜の各々は、電極材料２３０と共に、メモリ積層体４０１を流れる電流の方向が、基板２０５の表面と直交しないように（例えば、基板２０５と実質的に平面に）、地形的特徴側壁４１０上に堆積されている。ビットセル密度を更に増加させるために、側壁４１０は、絶縁誘電体４１１が、隣接する第１の電極２１０対の間に介在するように積層されている第１の電極の積層体４０５を露出させていてもよい。仕事関数電極材料２１２の電気抵抗率及び熱抵抗率が十分に高いと仮定すると、複数の第１の電極２１０は、第２の電極２３０とは独立にバイアスされ、各第１の電極２１０の独立メモリセル積層体を提供することができる。各独立メモリセル積層体は、図３の状況で記載されている抵抗変化型メモリ積層体３０１の利点を有する。
【００３１】
図５は、実施形態による、垂直に積層された薄膜抵抗変化型メモリセルを示す断面図である。抵抗変化型メモリアレイ密度は、上述のメモリセル材料積層体のいずれかを垂直に積層することにより増加させることができる。図５に示されている例示的な実施形態では、第１の薄膜抵抗変化型メモリ材料積層体３０３Ａが、２つのワード線５０５間に、第２の薄膜抵抗変化型メモリ材料積層体３０３Ｂと背中合わせで配置されている。ビット線５１０が、両メモリ積層体３０３Ａ、３０３Ｂが共有する電極材料２１０に連結されている。各メモリ積層体３０３Ａ、３０３Ｂは、実質的に上述のような、（金属酸化物）仕事関数電極２１２及び希土類金属キャッピング材料２２１を含む。
【００３２】
上述のメモリ積層体構造は、多くの技術により製作することができる。図６Ａは、実施形態による、高仕事関数電極材料及び希土類低仕事関数キャッピング材料が組み込まれている薄膜抵抗変化型メモリ積層体を形成するための方法６０１を示すフローチャートである。１つの例として、方法６０１を使用して、図３に示されているメモリ積層体３０１を形成することができる。
【００３３】
方法６０１は、作業６０５から始まり、作業６０５では、第１の（底部）電極材料を基板上方に堆積させる。作業６０５では、これらに限定されないが、物理蒸着法（ＰＶＤ）、化学蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）、電解及び無電解めっき法、並びにスピンオン技術等の、特定の電極組成に好適な、当技術分野で知られている任意の堆積プロセスを使用することができる。
【００３４】
作業６１０では、金属酸化物を含む仕事関数電極を、第１の電極材料の上方に堆積させる。作業６１０では、これらに限定されないが、ＰＶＤ技術、ＣＶＤ技術、及びＡＬＤ技術等の、特定の導電性金属酸化物に好適な、当技術分野で知られている任意の堆積プロセスを使用することができる。１つの例示的な平面実施形態では、作業６１０にて、反応性又は非反応性ＰＶＤを使用して、仕事関数電極材料２１２の状況で上述した元素酸化物又は混合金属酸化物のいずれかを堆積させる。１つの例示的な非平面実施形態では、作業６１０にてＡＬＤを使用して、仕事関数電極材料２１２の状況で上述した元素酸化物又は混合金属酸化物のいずれかを堆積させる。
【００３５】
作業６２０では、薄膜抵抗変化型メモリ材料を、作業６１０で形成した仕事関数電極材料上に直接堆積させる。作業６２０では、これらに限定されないが、ＰＶＤ技術、ＣＶＤ技術、及びＡＬＤ技術等の、特定のメモリ材料層に好適な、当技術分野で知られている任意の堆積プロセスを使用することができる。１つの例示的な平面実施形態では、作業６２０にて、反応性又は非反応性ＰＶＤを使用して、メモリ材料２１５の状況で上述したスイッチ金属酸化物のいずれかを堆積させる。１つの例示的な非平面実施形態では、作業６２０にてＡＬＤを使用して、メモリ材料２１５の状況で上述したスイッチ金属酸化物のいずれかを堆積させる。
【００３６】
方法６０１では、引き続き、作業６３０にて、希土類金属を含むキャッピング材料を、作業６２０で堆積させたメモリ材料上に直接堆積させる。作業６３０では、これらに限定されないが、ＰＶＤ技術、ＣＶＤ技術、及びＡＬＤ技術等の、特定の希土類金属に好適な、当技術分野で知られている任意の堆積プロセスを使用することができる。１つの例示的な平面実施形態では、作業６３０にて、非反応性ＰＶＤを使用して、希土類キャッピング材料２２１の状況で上述した元素希土類金属又は希土類金属合金のいずれかを堆積させる。１つの例示的な非平面実施形態では、作業６３０にてＡＬＤを使用して、希土類キャッピング材料２２１の状況で上述した元素希土類金属又は希土類金属合金のいずれかを堆積させる。
【００３７】
方法６０１は、作業６４０にて、別の電極材料を、希土類キャッピング材料２２１の上方に堆積させて、有利には希土類キャッピング材料２２１上に直接的に堆積させて完了する。作業６４０では、電極材料の界面での希土類キャッピング材料の酸化を防止することが可能な任意の従来の堆積技術を使用することができる。例えば、ＰＶＤ又はＡＬＤによりシード層を堆積させ、その後めっき処理を行ってもよい。垂直に積層させたメモリセルの場合、方法６０１を、種々の作業を同じ又は逆の順序で実施して繰り返してもよい。
【００３８】
図６Ｂは、実施形態による、高仕事関数電極及び希土類低仕事関数キャッピング材料が組み込まれている非平面薄膜抵抗変化型メモリ積層体を形成するための方法６０２を示すフローチャートである。１つの例として、方法６０２を使用して、図４に示されているメモリ積層体４０１を形成することができる。
【００３９】
方法６０２は、作業６０６から始まり、作業６０６では、介在誘電体により互いに絶縁されている複数の金属層のラミネート積層体を堆積させる。図６Ａの状況で記載されている電極堆積作業６０５を、所望の数の第１の電極層が形成されるまで、例えば、任意の従来の誘電体堆積プロセス（例えば、ＳｉＯ、ＳｉＮ、ＳｉＮＯのＣＶＤ）を用いて繰り返してもよい。作業６０７では、ラミネート積層体を、例えば、従来のリソグラフィ法及び異方性エッチング法を用いてエッチングして、複数の金属電極層の側壁を露出させる地形的特徴を形成する。
【００４０】
方法６０２では、引き続き、作業６１０にて、高仕事関数金属酸化物電極材料を、実質的に上述のように堆積させ（例えば、ＡＬＤ法により）、金属酸化物を、地形的特徴の上方に、複数の金属層の側壁と直接接触させて形成する。作業６２０では、メモリ材料を、実質的に上述のように、地形的特徴の上方に、仕事関数電極材料と直接接触させて堆積させる（例えば、ＡＬＤ法により）。作業６４０では、キャッピング材料を、実質的に上述のように堆積させる。例えば、希土類金属を、ＡＬＤ法により、地形的特徴上方に、メモリ材料と直接接触させて堆積させる。方法６０２は、その後、例えば、希土類キャッピング材料の酸化を回避させるＡＬＤ法及び／又はめっき処理を使用して、上部電極をＲＥＭキャッピング層の上方に堆積させて完了する。
【００４１】
図７は、実施形態による、金属酸化物高仕事関数電極材料及び希土類金属キャッピング層が各々に組み込まれている複数の薄膜抵抗変化型メモリ積層体７０２を含むＮＶＭ７０１の模式図である。各積層体７０２は、双方向メモリ材料（Ｍ）を含み、本明細書の他所に記載されている実施形態のいずれかによる希土類金属（ＭＥＭ）キャッピング層及び高仕事関数電極材料と接触している。アレイ７０５は、任意の数の独立メモリ積層体７０２を含む双方向クロスポイントアレイであり、各積層体は、アクセストランジスタ（「Ｔ」）又は薄膜抵抗セレクタエレメント（「Ｓ」）を介して連結されている。各列は、列選択回路網７２５の列選択回路により駆動されるビット線で繋がっている。各行は、行選択回路網７３０の行選択回路により駆動されるワード線で繋がっている。作動状態では、Ｒ／Ｗ制御回路網７２０は、メモリアクセスリクエストを受信し（例えば、メモリが組み込まれているローカルプロセッサ又は通信チップから）、リクエストに基づき必要な制御シグナルを生成し（例えば、読込み、０の書込み、又は１の書込み）、行及び列選択回路類網７２５、７３０を制御する。電圧供給７１０、７１５は、アレイにバイアスをかけて、１つ又は複数のビットセル７０２に対して要求された処理を容易にするのに必要な電圧を提供するように制御される。行及び列選択回路網７２５、７３０は、選択したビットセル（複数可）にアクセスするために、アレイ７０５を横切る供給電圧を印加する。行選択回路網７２５、列選択回路網７３０、及びＲ／Ｗ制御回路網７２０は、任意の公知の技術で実装することができる。１つの例示的な実施形態では、書込み操作のために電圧供給７１０、７１５から利用可能な最大供給電圧は、１．５ボルト未満である。
【００４２】
図８には、例示的な組み込み抵抗変化型メモリの実施形態によるｅ−ＮＶＭ８０１の断面が示されている。図示されているように、ｅ−ＮＭＶ８０１は、基板２０５の上方にＣＭＯＳロジック回路８０５とモノリシックに一体化されているＮＶＭ７０１を含む。この例示的な実施形態では、ＮＶＭ７０１（高仕事関数金属酸化物電極材料又は希土類金属キャッピング層の１つ又は複数が各々に組み込まれている複数の薄膜積層体を含む）は、例えば、ＢＥＯＬ膜積層体の一部としてＣＭＯＳロジック回路９０５の上方に配置されている。ＣＭＯＳロジック回路９０５は、任意の公知の金属酸化膜半導体トランジスタ（例えば、ＭＯＳＦＥＴ）を含んでいてもよく、それらの１つ又は複数は、Ｒ／Ｗ制御回路網、電圧供給、行／列選択回路網等を実装するように、ＮＶＭ７０１と電気的に連結されている。
【００４３】
図９には、本発明の実施形態による高仕事関数金属酸化物電極材料又は希土類金属キャッピング層の１つ又は複数が組み込まれている薄膜抵抗変化型メモリ積層体を有するｅ−ＮＶＭ（例えば、ＲｅＲＡＭ）を有するＳｏＣが使用されているモバイルコンピューティングプラットフォーム及びデータサーバマシンが示されている。サーバマシン９０６は、例えば、ラック内に配置され、電子データ処理のために共にネットワーク化されている、任意の数の高機能コンピューティングプラットフォームを含む任意の商用サーバであってもよく、例示的な実施形態では、モノリシックＩＣパッケージ９５０を含む。モバイルコンピューティングプラットフォーム９０５は、電子データディスプレイ、電子データ処理、又は無線電子データ送信等の各々のために構成されている任意の携帯デバイスであってもよい。例えば、モバイルコンピューティングプラットフォーム９０５は、タブレット、スマートフォン、ラップトップコンピュータ等のいずれであってもよく、ディスプレイパネル（例えば、静電容量方式、電磁誘導方式、抵抗膜方式、又は光学式のタッチパネル）、チップレベル又はパッケージレベルの集積システム９１０、及びバッテリー９１５を含んでいてもよい。
【００４４】
拡大図９２０に示されている集積システム９１０内に配置されているか、サーバマシン９０６内の独立型チップパッケージとして配置されているかに関わりなく、モノリシックＩＣパッケージ９５０は、例えば、本明細書の他所に記載の高仕事関数金属酸化物電極材料又は希土類金属キャッピング層の１つ又は複数が組み込まれている薄膜抵抗変化型メモリ積層体を有する少なくとも１つのＲｅＲＡＭを含むメモリチップ（例えば、ＲＡＭ）、又はプロセッサチップ（例えば、マイクロプロセッサ、マルチコアマイクロプロセッサ、又はグラフィックスプロセッサ等）を含む。モノリシックＩＣ９５０は、電力管理集積回路（ＰＭＩＣ）９３０、広帯域ＲＦ（無線）送信器及び／又は受信器（ＴＸ／ＲＸ）を含むＲＦ（無線）集積回路（ＲＦＩＣ）９２５（例えば、デジタルベースバンド、及び、送信経路に電力増幅器を、及び受信経路に低雑音増幅器を更に含むアナログフロントエンドモジュールを含む）、及びそれらのコントローラ９３５の１つ又は複数と共に、ボード、基板、又はインターポーザ９６０と更に連結されていてもよい。
【００４５】
機能的には、ＰＭＩＣ９３０は、バッテリー電力制御、ＤＣ−ＤＣ変換等を実施することができ、バッテリー９１５と連結されている入力装置も有しており、出力装置は、他の機能モジュールへの電流供給を提供する。更に図示されているように、例示的な実施形態では、ＲＦＩＣ９２５は、これらに限定されないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース（登録商標）、それらの派生技術、並びに３Ｇ、４Ｇ、及び５Ｇ等と呼ばれる任意の他の無線プロトコルを含む幾つかの無線規格又は無線プロトコルのいずれかを実装するために、アンテナ（非表示）と連結されている出力装置を有する。別の実装形態では、こうしたボードレベルモジュールの各々は、モノリシックＩＣ９５０のパッケージ基板と連結されている別々のＩＣへと、又はモノリシックＩＣ９５０のパッケージ基板と連結されている単一のＩＣ内に集積されていてもよい。
【００４６】
図１０は、本開示の少なくとも幾つかの形態により構成されているコンピュータデバイス１０００の機能ブロックダイヤグラムである。コンピュータデバイス１０００は、例えば、プラットフォーム９０５又はサーバマシン９０６の内部に見出すことができる。デバイス１０００は、これらに限定されないが、例えば、本明細書の他所に記載されている高仕事関数金属酸化物電極材料又は希土類金属キャッピング層の１つ又は複数が組み込まれている薄膜抵抗変化型メモリ積層体を有する少なくとも１つのＲｅＲＡＭが更に組み込まれていてもよいプロセッサ１００４（例えば、アプリケーションプロセッサ）等の、幾つかの部品を内蔵するマザーボード１００２を更に含む。プロセッサ１００４は、マザーボード１００２と物理的に及び／又は電気的に連結されていてもよい。幾つかの例では、プロセッサ１００４は、プロセッサ１００４内にパッケージ化されている集積回路ダイを含む。一般的に、用語「プロセッサ」又は「マイクロプロセッサ」は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリに更に保存することができる他の電子データに変換する任意のデバイス又はデバイスの部分を指していてもよい。
【００４７】
本明細書に示されているある特徴を、種々の形態を参照して説明したが、この説明は、限定の意味に解釈されることを意図するものではない。したがって、本開示が関する分野の当業者にとって明白である、本明細書に記載の形態並びに他の形態の種々の改変は、本開示の趣旨及び範囲内にあるとみなされる。
【００４８】
本発明の範囲は、このような記載されている実施形態に限定されないが、添付の特許請求の範囲の範囲から逸脱せずに改変及び変更をなして実施することができることが認識されるだろう。例えば、上記の実施形態は、下記で更に提供されているような、特徴の特定の組み合わせを含んでいてもよい。
【００４９】
１つ又は複数の第１の実施形態では、抵抗変化型薄膜メモリ積層体は、基板、基板の上方に配置されている第１及び第２の電極材料、並びに第１及び２番目電極の間に印加されるセット／リセット電圧で低抵抗状態及び高抵抗状態間の不揮発性転移を起こす、第１及び第２の電極材料間に配置されている薄膜メモリ材料を含む。メモリ積層体は、メモリ材料と第１の電極材料との間に配置されている４．５ｅＶ未満の仕事関数を有する希土類金属を含むキャッピング材料、又はメモリ材料と第２の電極との間で配置されている４．８ｅＶを超える仕事関数を有する金属酸化物を含む仕事関数電極材料の少なくとも１つを更に含む。
【００５０】
第１の実施形態の更なる形態では、メモリ材料は、遷移金属酸化物を含む。キャッピング材料及び仕事関数電極材料の少なくとも１つは、遷移金属酸化物と直接接触している。
【００５１】
直前の実施形態の更なる形態では、キャッピング材料は、遷移金属酸化物の第１の界面と直接接触している。仕事関数電極材料は、遷移金属酸化物の第２の界面と直接接触している。
【００５２】
直前の実施形態の更なる形態では、仕事関数電極材料は、第１の電極材料と直接接触しており、キャッピング材料は、第２の電極材料と直接接触している。
【００５３】
第１の実施形態の更なる形態では、メモリ酸化物は、Ｈｆ、Ｔａ、Ｔｉ、Ａｌ、Ｗ、又はＺｒの少なくとも１つを含む。
【００５４】
直前の実施形態の更なる形態では、仕事関数電極材料は、第１のメモリエレメントと直接接触しており、仕事関数電極材料は、第１の電極材料と直接接触しており、仕事関数電極材料は、５ｎｍ以下の膜厚を有する。
【００５５】
第１の実施形態の更なる形態では、キャッピング材料は、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの少なくとも１つを含み、仕事関数電極材料は、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも１つの酸化物を含む。
【００５６】
直前の実施形態の更なる形態では、キャッピング材料は、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの元素金属であり、仕事関数電極材料は、元素酸化物である。
【００５７】
上記実施形態の更なる形態では、キャッピング材料は、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの少なくとも２つの酸化物であり、仕事関数電極材料は、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも２つの酸化物である。
【００５８】
上記実施形態の更なる形態では、キャッピング材料は、メモリ材料と直接接触している。キャッピング材料は、第２の電極材料と直接接触しており、キャッピング材料及び第２の電極材料の界面は酸素を含まない。
【００５９】
１つ又は複数の第２の実施形態では、システム・オン・チップ（ＳｏＣ）は、複数の抵抗変化型メモリビットセルを含む抵抗変化型メモリアレイを含み、各ビットセルは、基板の上方に配置されているアクセスＭＯＳＦＥＴ又は薄膜セレクタエレメント、及びアクセスＭＯＳＦＥＴ又はセレクタエレメントと電気的に連結されている薄膜メモリ積層体を更に含む。薄膜メモリ積層体は、基板の上方に配置されている第１及び第２の電極材料を更に含む。薄膜メモリ積層体は、第１及び第２の電極材料間に配置されている薄膜メモリ材料を更に含み、メモリ材料は、セット／リセット電圧で低抵抗及び高抵抗間の不揮発性転移を起こす。薄膜メモリ積層体は、メモリ材料と第１の電極材料との間に配置されている、希土類金属を含み、４．５ｅＶ未満の仕事関数を有するキャッピング材料、又はメモリ材料と第２の電極との間で配置されている、金属酸化物を含み、４．８ｅＶを超える仕事関数を有する仕事関数電極材料の少なくとも１つを更に含む。
【００６０】
第２の実施形態の更なる形態では、ＳｏＣは、基板の上方に配置されている複数のＭＯＳトランジスタを更に含み、複数のトランジスタの１つ又は複数は、抵抗変化型メモリアレイと電気的に連結されている。
【００６１】
１つ又は複数の第３の実施形態では、抵抗変化型メモリセルを製作するための方法は、第１の電極材料を基板上方に堆積させることを含む。上記方法は、第１の電極材料の上方に、金属酸化物を含む仕事関数電極材料を形成することを含む。上記方法は、第１及び第２の電極材料の間に印加されるセット／リセット電圧で低抵抗及び高抵抗間の不揮発性転移を起こす薄膜メモリ材料を仕事関数電極材料上に直接堆積させることを含む。上記方法は、希土類金属を含むキャッピング材料を薄膜メモリ上に直接堆積させることを更に含む。上記方法は、キャッピング材料上方に第２の電極材料を堆積させることを更に含む。
【００６２】
第３の実施形態の更なる形態では、仕事関数電極材料を形成することは、第１の電極材料上に金属酸化物を直接堆積させ、金属酸化物が、４．８ｅＶを超える仕事関数を有することを更に含む。キャッピング材料を堆積させることは、４．５ｅＶ未満の仕事関数を有する希土類金属を堆積させることを更に含む。
【００６３】
直前の実施形態の更なる形態では、金属酸化物を堆積させることは、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの少なくとも１つの酸化物を堆積させることを更に含み、希土類金属を堆積させることは、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの少なくとも１つを堆積させることを更に含む。
【００６４】
直前の実施形態の更なる形態では、金属酸化物を堆積させることは、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの１つの元素酸化物を堆積させることを更に含む。希土類金属を堆積させることは、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの元素金属を堆積させることを更に含み、薄膜メモリ材料を堆積させることは、遷移金属酸化物を堆積させることを含む。
【００６５】
第３の実施形態の更なる形態では、金属酸化物を堆積させることは、Ｉｒ、Ｒｕ、Ｍｏ、又はＷの２つ以上の酸化物を堆積させることを更に含む。希土類金属を堆積させることは、Ｌａ、Ｅｒ、Ｇａ、Ｙ、又はＰｒの２つ以上の合金を堆積させることを更に含み、薄膜メモリ材料を堆積させることは、遷移金属酸化物を堆積させることを含む。
【００６６】
第３の実施形態の更なる形態では、上記方法は、介在誘電体により互に絶縁される複数の金属層のラミネート積層体を堆積させることを更に含む。上記方法は、ラミネート積層体をエッチングして、複数の金属層の側壁を露出させる地形的特徴を形成することを更に含む。仕事関数電極材料を堆積させることは、地形的特徴の上方に、複数の金属層の側壁と直接接触させて金属酸化物を堆積させることを更に含む。メモリ材料を堆積させることは、地形的特徴の上方に、仕事関数電極材料と直接接触させて遷移金属酸化物を堆積させることを更に含む。キャッピング材料を堆積させることは、地形的特徴の上方に、メモリ材料と直接接触させて希土類金属を堆積させることを更に含む。
【００６７】
第３の実施形態の更なる形態では、仕事関数電極を堆積させることは、金属酸化物を５ｎｍ以下の厚さに堆積させることを更に含む。
【００６８】
第３の実施形態の更なる形態では、メモリ材料を堆積させることは、Ｈｆ、Ｔａ、Ｔｉ、Ａｌ、Ｗ、又はＺｒの少なくとも１つの酸化物を堆積させることを更に含む。
【００６９】
しかしながら、実施形態は、上記の例に限定されず、種々の形態では、上記実施形態は、そのような特徴のサブセットのみを実施すること、そのような特徴を異なる順序で実施すること、そのような特徴の異なる組み合わせを実施すること、及び／又は明示的に列挙されている特徴とは異なる更なる特徴を実施することを含んでいてもよい。したがって、本発明の範囲は、添付の特許請求の範囲を、そのような特許請求の範囲が享受する均等物の範囲全体と共に参照して決定されるべきである。
【図１Ａ】
0006642839.tif 000002
【図１Ｂ】
0006642839.tif 000003
【図２Ａ】
0006642839.tif 000004
【図２Ｂ】
0006642839.tif 000005
【図３】
0006642839.tif 000006
【図４】
0006642839.tif 000007
【図５】
0006642839.tif 000008
【図６Ａ】
0006642839.tif 000009
【図６Ｂ】
0006642839.tif 000010
【図７】
0006642839.tif 000011
【図８】
0006642839.tif 000012
【図９】
0006642839.tif 000013
【図１０】
0006642839.tif 000014