(57)【特許請求の範囲】
【請求項１】
基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、
前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、
前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、
前記チャネル膜の一方の端部と接続されているソース電極と、
前記チャネル膜の他方の端部と接続されているドレイン電極と、
を有し、
前記チャネル膜は、グラフェンナノリボンにより形成されており、
前記第１の絶縁膜の膜厚は５ｎｍ〜２０ｎｍであり、前記ゲート電極膜の膜厚は５ｎｍ〜１０ｎｍであり、前記第２の絶縁膜２３の膜厚は５ｎｍ〜２０ｎｍであることを特徴とする半導体装置。
【請求項２】
前記第３の絶縁膜は、金属窒化物により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の絶縁膜は、Ａｌの窒化物により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル膜は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜により形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記チャネル膜は、短手方向におけるアームチェア型の幅が、０．７ｎｍ以上であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板の上に、第１の絶縁膜、ゲート電極膜、第２の絶縁膜が順に積層されたメサ構造を形成する工程と、
前記メサ構造の側面における前記ゲート電極膜の側面を含む領域に金属膜を形成する工程と、
前記金属膜の上にグラフェンナノリボンによりチャネル膜を形成する工程と、
前記金属膜を窒化することにより第３の絶縁膜を形成する工程と、
前記第２の絶縁膜の上の前記チャネル膜の一方の端部に接続されるソース電極と、前記基板の上の前記チャネル膜の他方の端部に接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記金属膜は、Ａｌを含む材料により形成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭素原子がハニカム格子状に並んだ単原子層のシート構造をもつグラフェンは、室温において極めて高い移動度を示す。このため、次世代のエレクトロニクス材料、特に低消費電力及び高速動作の電界効果トランジスタ（ＦＥＴ）のチャネル材料としての応用が期待されている。ところがグラフェンは、π電子共役が２次元に拡張しているため、バンドギャップがゼロに等しく、金属的な物性を示すことから、グラフェンをチャネルに用いたトランジスタでは、実用上十分な電流オン／オフ比が得られない。よって、グラフェンをトランジスタに用いる際には、グラフェンにバンドギャップを導入し、半導体化させることが必要である。
【０００３】
グラフェンにバンドギャップを導入する方法の一つとして、２次元のグラフェンシートを数ｎｍ〜数十ｎｍ幅の短冊状にして１次元にリボン化し、グラフェンナノリボン（ＧＮＲ）を形成する方法がある。ＧＮＲでは、量子閉じ込め効果によってバンドギャップが開き、そのギャップサイズはリボン幅によって変化することが知られている（例えば、非特許文献１を参照）。
【０００４】
ＧＮＲの作製方法としては、ネガ型レジスト（ハイドロシルセスキオキサン）を用いて電子線リソグラフィにより形成する方法（例えば、非特許文献２を参照）、カーボンナノチューブを化学的に切開する方法（例えば、特許文献１を参照）、有機溶媒に溶解したグラファイトフレークからソノケミカル法により形成する方法（例えば、非特許文献３を参照）等が開示されている。
【０００５】
最近では、アントラセンダイマーを合成し、それらを原子レベルで平坦な（１１１）結晶面を有するＡｕ又はＡｇの金属基板上に超高真空下で蒸着し、基板加熱によるラジカル反応により連結／縮環して、ボトムアップ的にＧＮＲを形成する方法（例えば、非特許文献４を参照）が開示されている。
【０００６】
ＧＮＲのエッジ構造には、炭素原子がジグザグ状に配列した所謂ジグザグ型と、２原子周期で配列した所謂アームチェア型の２種類が存在する。アームチェア型ＧＮＲ（ＡＧＮＲ）は、バンドギャップを有し半導体的な性質を示す。これに対して、ジグザグ型ＧＮＲ（ＺＧＮＲ）は、金属的な性質を示す。
【０００７】
非特許文献２、非特許文献３、特許文献１等において示されている方法でＧＮＲを形成した場合、均一なエッジ構造の制御が難しく、ジグザグ型のエッジ構造とアームチェア型のエッジ構造とが混在し、更には、リボン幅を均一に揃えることも困難である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−１５８５１４号公報
【特許文献２】特開２０１３−４７１８号公報
【特許文献３】特開２０１４−５５０８７号公報
【特許文献４】特開２０１４−２１６３８６号公報
【非特許文献】
【０００９】
【非特許文献１】L. Yang et al., Phys. Rev. Lett. 99, 186801 (2007)
【非特許文献２】M. Y. Han et al., Phys. Rev. Lett. 98, 206805 (2007)
【非特許文献３】X. Li et al., Science 319, 1229 (2008)
【非特許文献４】J. Cai et al., Nature 466, 470 (2010)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ＦＥＴの設計の観点からは、ＧＮＲのリボン幅を変えてバンドギャップのサイズを制御することは重要な技術ではある。しかしながら、非特許文献４の方法で作製されたものは、ベンゼン環が４つ以上の高次アセンでは反応性の高いベンゼン環が内側に複数存在するために安定して直線的に連結されず、結果的にランダムなエッジ構造のＧＮＲが形成される可能性がある。
【００１１】
また、非特許文献４の方法で形成したＧＮＲを用いてＦＥＴを作製する際には、金属基板からＧＮＲを切り離し、他の絶縁基板（例えば、表面にシリコン酸化膜が形成されたＳｉ基板）へ転写するという困難なプロセスを行う必要がある。また、このように転写されたＧＮＲの位置及び方向は制御されていないため、所望の特性のＦＥＴを得ることができない。
【００１２】
また、半導体となるＧＮＲの上に、酸化物等によりゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極が形成されている構造の半導体装置の場合、ゲート絶縁膜を形成する際に、ＧＮＲがダメージを受ける場合がある。このように、ＧＮＲがダメージを受けると、製造される半導体装置は所望の特性を得ることができない。
【００１３】
このため、ＧＮＲを用いた半導体装置において、容易に作製することのできる半導体装置が求められている。
【課題を解決するための手段】
【００１４】
本実施の形態の一観点によれば、基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、前記チャネル膜の一方の端部と接続されているソース電極と、前記チャネル膜の他方の端部と接続されているドレイン電極と、を有し、前記チャネル膜は、グラフェンナノリボンにより形成されており、前記第１の絶縁膜の膜厚は５ｎｍ〜２０ｎｍであり、前記ゲート電極膜の膜厚は５ｎｍ〜１０ｎｍであり、前記第２の絶縁膜２３の膜厚は５ｎｍ〜２０ｎｍであることを特徴とする。
【発明の効果】
【００１５】
開示の半導体装置によれば、ＧＮＲを用いた半導体装置を容易に作製することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態における半導体装置の構造図
【図２】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（６）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（７）
【図９】第１の実施の形態における半導体装置の製造方法の工程図（８）
【図１０】第２の実施の形態における半導体装置の構造図
【図１１】第２の実施の形態における半導体装置の製造方法の説明図
【発明を実施するための形態】
【００１７】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。また、便宜上、図面においては、構成部材の大きさや厚み等については相対的には正確に示されていない。
【００１８】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図１に基づき説明する。尚、図１（ａ）は、本実施の形態における半導体装置の上面図であり、図１（ｂ）は、図１（ａ）の一点鎖線１Ａ−１Ｂにおいて切断した断面図である。本実施の形態における半導体装置は、基板１０の上に、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３が順に積層されたメサ構造が形成されている。基板１０の上、メサ構造を形成している第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、及び、第２の絶縁膜２３の上面は、第３の絶縁膜３１により覆われている。このように形成された第３の絶縁膜３１の上の一部には、グラフェンチャネル膜４０が形成されている。具体的には、第２の絶縁膜２３の上、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、基板１０の上における第３の絶縁膜３１の上には、グラフェンチャネル膜４０が形成されている。従って、グラフェンチャネル膜４０は、一方の端部４０ａが第３の絶縁膜３１を介した第２の絶縁膜２３の上に形成されており、他方の端部４０ｂが第３の絶縁膜３１を介した基板１０の上に形成されている。このため、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面には、第３の絶縁膜３１を介してグラフェンチャネル膜４０の一方の端部４０ａと他方の端部４０ｂとの間の領域が形成されている。
【００１９】
第２の絶縁膜２３の上には、第３の絶縁膜３１を介してソース電極５２が形成されており、グラフェンチャネル膜４０の一方の端部４０ａと接触しており、電気的に接続されている。また、基板１０の上には、第３の絶縁膜３１を介してドレイン電極５３が形成されており、グラフェンチャネル膜４０の他方の端部４０ｂと接触しており、電気的に接続されている。第３の絶縁膜３１及び第２の絶縁膜２３には、コンタクトホールが形成されており、ゲート電極５１は、コンタクトホールに形成されており、電極膜１２と電気的に接続されている。
【００２０】
グラフェンチャネル膜４０は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜、即ち、ＡＧＮＲにより形成されている。
【００２１】
本実施の形態においては、メサ構造２０を形成している膜の膜厚等を変えることにより、半導体装置となるＦＥＴのパラメータを容易に制御することができる。例えば、ＦＥＴのゲート長（Ｌｇ）は、ゲート電極膜２２の厚さを変えることにより制御することができ、ゲート−ドレイン間の長さ（Ｌｇｄ）は、第１の絶縁膜２１の厚さやドレイン電極５３が形成される位置を調整することにより制御することができる。
【００２２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２３】
最初に、図２に示すように、基板１０となるマイカ基板の劈開面の上に、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を順に積層して形成する。尚、図２（ａ）は、本実施の形態における半導体装置の上面図であり、図２（ｂ）は、図２（ａ）の一点鎖線２Ａ−２Ｂにおいて切断した断面図である。
【００２４】
第１の絶縁膜２１は、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法によりＨｆＯ２膜を膜厚が５ｎｍ〜２０ｎｍとなるように成膜することにより形成する。ゲート電極膜２２は真空蒸着等により、Ａｕ膜を膜厚が５ｎｍ〜１０ｎｍとなるように成膜することにより形成する。第２の絶縁膜２３は、原子層堆積（ＡＬＤ）法によりＨｆＯ２膜を膜厚が５ｎｍ〜２０ｎｍとなるように成膜することにより形成する。
【００２５】
基板１０は、絶縁性を有する結晶基板が用いられる。上記においては、基板１０には、大気中で劈開して清浄表面を出したマイカ基板を用いたが、基板１０は、絶縁性と平坦な結晶表面を有すること以外に限定はなく、他にｃ面サファイア（α−Ａｌ２Ｏ３）結晶基板、ＭｇＯ（１１１）結晶基板等を用いてもよい。第１の絶縁膜２１及び第２の絶縁膜２３は、絶縁性を有する膜であればよく、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ２Ｏ３、ＳｒＴｉＯ３、ＰｂＺｒＴｉＯ３、ＢａＴｉＯ３等により形成してもよい。また、第１の絶縁膜２１及び第２の絶縁膜２３の成膜方法は、特に制限はなく、形成される絶縁膜の種類に応じて好ましい成膜方法を選択することができる。ゲート電極膜２２を形成する材料には、Ａｕ以外にもＡｇ、Ｃｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔ等を用いてもよい。ゲート電極膜２２は、スパッタリング法、パルスレーザー堆積法、分子線エピタキシー法等の成膜方法により形成してもよい。
【００２６】
次に、図３に示すように、基板１０上に積層されている第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を加工して矩形状のメサ構造２０を形成し、メサ構造２０の側面となる第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面を露出させる。尚、図３（ａ）は、本実施の形態における半導体装置の上面図であり、図３（ｂ）は、図３（ａ）の一点鎖線３Ａ−３Ｂにおいて切断した断面図である。
【００２７】
具体的には、第２の絶縁膜２３の上に、電子線レジストをスピンコートにより塗布し、電子線リソグラフィによる露光、現像を行うことにより、第２の絶縁膜２３の上の中央部分に不図示のレジストパターンを形成する。形成される不図示のレジストパターンは、長さが１００ｎｍ〜２００ｎｍ、幅が５ｎｍ〜２０ｎｍである。電子線レジストには、例えば、ＺＥＰ５２０Ａ（日本ゼオン社製）をＺＥＰ−Ａ（同社製）で１：１に希釈したレジストを用いる。この後、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）やＡｒイオンミリングにより、レジストパターンが形成されていない領域の第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３を除去する。この後、不図示のレジストパターンは、有機溶剤等により除去する。これにより、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３により矩形状のメサ構造２０を形成する。メサ構造２０の長さや幅は、後に形成されるグラフェンチャネル膜４０の長さや幅等により適宜調整して形成されており、メサ構造２０の幅はグラフェンチャネル膜４０の幅よりも広くなるよう形成されている。
【００２８】
次に、図４に示すように、露出しているメサ構造２０を形成している第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３と基板１０を覆うように、金属膜３０を形成する。尚、図４（ａ）は、本実施の形態における半導体装置の上面図であり、図４（ｂ）は、図４（ａ）の一点鎖線４Ａ−４Ｂにおいて切断した断面図である。
【００２９】
金属膜３０は、ＡＬＤ法により膜厚が５ｎｍ〜１０ｎｍのＡｌ膜を成膜することにより形成する。メサ構造２０の上面及び側面の全面を覆うように、金属膜３０を形成するためには、指向性なく等方的に成膜することのできるＡＬＤ法が好ましい。本実施の形態においては、後述するように、金属膜３０の上にグラフェンチャネル膜４０を形成した後、金属膜３０を窒化して第３の絶縁膜３１を形成する。このため、金属膜３０を形成している材料は、比較的容易に窒化が可能な材料が好ましい。尚、第３の絶縁膜３１を金属膜３０を窒化することにより形成しているのは、金属膜を酸化することにより絶縁膜を形成した場合、酸化の際にグラフェンチャネル膜４０がダメージを受け、所望の特性の半導体装置を得ることができない場合があるからである。
【００３０】
次に、図５に示すように、メサ構造２０の長手方向に延びる領域を除き、金属膜３０を除去する。尚、図５（ａ）は、本実施の形態における半導体装置の上面図であり、図５（ｂ）は、図５（ａ）の一点鎖線５Ａ−５Ｂにおいて切断した断面図である。
【００３１】
具体的には、金属膜３０の上に、電子線レジストをスピンコートにより塗布し、電子線リソグラフィによる露光、現像を行う。これにより、金属膜３０を介し、メサ構造２０の上面となる第２の絶縁膜２３の上、メサ構造２０の長手方向における第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面及び基板１０の上を覆う、不図示のレジストパターンを形成する。電子線レジストには、例えば、ＺＥＰ５２０Ａ（日本ゼオン社製）をＺＥＰ−Ａ（同社製）で１：１に希釈したレジストを用いる。この後、反応性イオンエッチングやＡｒイオンミリングにより、レジストパターンが形成されていない領域における金属膜３０を除去し、基板１０の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。
【００３２】
次に、図６に示すように、メサ構造２０の上面となる第２の絶縁膜２３の上、第１の絶縁膜２１、ゲート電極膜２２、第２の絶縁膜２３の側面、基板１０の上における金属膜３０の上に、グラフェンチャネル膜４０を形成する。グラフェンチャネル膜４０はＡＧＮＲ（アームチェア型ＧＮＲ）により形成されている。尚、図６（ａ）は、本実施の形態における半導体装置の上面図であり、図６（ｂ）は、図６（ａ）の一点鎖線６Ａ−６Ｂにおいて切断した断面図である。また、図６（ｃ）は、図６（ａ）の一点鎖線６Ｃで囲まれた領域の拡大図であり、グラフェンチャネル膜４０の構造を示す。
【００３３】
具体的には、最初に、メサ構造２０と、メサ構造２０の長手方向の上の基板１０を覆い形成されている金属膜３０の表面清浄処理を行う。この表面清浄処理は、金属膜３０におけるＡｒイオンスパッタと超高真空アニールとを１セットとして行うものであり、このような表面清浄処理を複数サイクル繰り返して行う。表面清浄処理を行うことにより、金属膜３０であるＡｌ膜の表面に付着しているレジスト残渣等の有機系コンタミを除去することができ、また、金属膜３０であるＡｌ膜の表面の平坦性を向上させることができる。
【００３４】
表面清浄処理においては、Ａｒイオンスパッタは、イオン加速電圧が０．８ｋＶ、イオン電流が１．０μＡの条件で１分間行い、アニールは、５×１０−７Ｐａ以下の真空度を保持しつつ、３００℃〜４５０℃の温度で１５分間行う。本実施の形態においては、この表面清浄処理を４サイクル行った。
【００３５】
このような表面清浄処理を行ったものを大気に曝すことなく、超高真空の真空槽内において、メサ構造２０と基板１０の表面の上における金属膜３０の上に、ＡＧＮＲをin situ形成することにより、グラフェンチャネル膜４０を形成する。
【００３６】
本実施の形態においては、グラフェンチャネル膜４０は、アントラセンを基本骨格とするアントラセン前駆体(10,10'-dibromo-9,9'-bianthracene)を蒸着し、基板１０を加熱する。これにより、アントラセンＡＧＮＲをメサ構造２０の側面等に金属膜３０を介して形成する。アントラセンＡＧＮＲは、図６（ｃ）に示すように、ＡＧＮＲの短手方向に六員環が３つ配列されている構造のものであり、リボン幅となるＡＧＮＲの短手方向の幅（アームチェア型の幅）は、約０．７４ｎｍである。従って、ＡＧＮＲのアームチェア型の幅は、０．７ｎｍ以上となる。
【００３７】
具体的には、基板温度を２００℃〜２５０℃に保持した状態で、５×１０−８Ｐａ以下の超高真空下にて、アントラセン前駆体をＫ−ｃｅｌｌ型エバポレーターを用いて２００℃〜２５０℃の温度に加熱して、Ａｌにより形成されている金属膜３０の上に蒸着する。この際、Ｋ−ｃｅｌｌ型エバポレーターからの前駆体の放射方向と基板１０の表面の法線方向の角度が約４５°となるように基板１０を傾けた状態で前駆体を蒸着する。このように基板１０を傾けることにより、メサ構造２０の側面における金属膜３０の上に前駆体を蒸着することができる。本実施の形態においては、前駆体の蒸着速度が０．０５ｎｍ／ｍｉｎ〜０．１ｎｍ／ｍｉｎ、蒸着膜厚が０．５ＭＬ〜１ＭＬとなるように形成する。尚、１ＭＬ（monolayer）は、約０．２ｎｍである。
【００３８】
２００℃〜２５０℃の温度の金属膜３０の上では、アントラセン前駆体は、脱臭素化・ラジカル重合反応により直線的に連結した高分子鎖となる。この反応は金属膜３０の上でしか誘起されない。このため、金属膜３０やメサ構造２０の位置や方向を制御することにより、最終的に形成されるアントラセンＡＧＮＲの位置や方向を制御することができる。
【００３９】
この後、４００℃〜４５０℃の温度に昇温し、この温度を５分〜２０分間維持することにより、脱水素化・環化反応が誘起され、メサ構造２０の側面等における金属膜３０の上に、アントラセンＡＧＮＲを形成することができる。
【００４０】
このようにアントラセンＡＧＮＲにより形成されるグラフェンチャネル膜４０は、一方の端部４０ａは、メサ構造２０の上面となる第２の絶縁膜２３の上に、金属膜３０を介して形成され、他方の端部４０ｂは、基板１０の上に、金属膜３０を介して形成される。メサ構造２０の側面には、金属膜３０を介し、グラフェンチャネル膜４０の一方の端部４０ａと他方の端部４０ｂとの間の領域が形成される。
【００４１】
上記においては、アントラセンＡＧＮＲによりグラフェンチャネル膜４０を形成する場合について説明したが、グラフェンチャネル膜４０は、ペンタセンＡＧＮＲ、ヘプタセンＡＧＮＲ、ノナセンＡＧＮＲにより形成してもよい。具体的には、六員環が５つのペンタセン前駆体を用いることにより、ペンタセンＡＧＮＲを形成することができる。六員環が７つのヘプタセン前駆体を用いることにより、ヘプタセンＡＧＮＲを形成することができる。六員環が９つのノナセン前駆体を用いることにより、ノナセンＡＧＮＲを形成することができる。これらのＡＧＮＲのリボン幅（アームチェア型の幅）は、ペンタセンＡＧＮＲが約１．２ｎｍ、ヘプタセンＡＧＮＲが約１．７ｎｍ、ノナセンＡＧＮＲが約２．２ｎｍである。尚、ＡＧＮＲのバンドギャップは、ＡＧＮＲのリボン幅（アームチェア型の幅）に反比例するため、前駆体の種類、即ち、ＡＧＮＲのリボン幅は、所望とするバンドギャップの幅やＦＥＴの特性に応じて選択すればよい。
【００４２】
次に、図７に示すように、金属膜３０を窒化し金属窒化物を形成することにより第３の絶縁膜３１を形成する。このように形成された第３の絶縁膜３１は、本実施の形態における半導体装置であるＦＥＴのゲート絶縁膜となる。具体的には、窒素系のガス雰囲気中で３００℃〜４００℃の温度のアニール処理を１時間〜３時間行い、金属膜３０を形成しているＡｌを窒化して絶縁性を有するＡｌＮにすることにより第３の絶縁膜３１にする。尚、図７（ａ）は、本実施の形態における半導体装置の上面図であり、図７（ｂ）は、図７（ａ）の一点鎖線７Ａ−７Ｂにおいて切断した断面図である。
【００４３】
次に、図８に示すように、第３の絶縁膜３１の上のグラフェンチャネル膜４０の一方の端部４０ａに接するソース電極５２と、他方の端部４０ｂに接するドレイン電極５３とを形成する。尚、図８（ａ）は、本実施の形態における半導体装置の上面図であり、図８（ｂ）は、図８（ａ）の一点鎖線８Ａ−８Ｂにおいて切断した断面図である。
【００４４】
具体的には、第３の絶縁膜３１及びグラフェンチャネル膜４０の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、ソース電極５２及びドレイン電極５３が形成される領域に開口を有する不図示のレジストパターンを形成する。本実施の形態においては、このレジストパターンは、スピンコートにより塗布された２層レジストにより形成されている。下層の犠牲層レジストにはＰＭＧＩ  ＳＦＧ２Ｓ（Michrochem社製）が用いられており、上層の電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられている。この後、真空蒸着により、Ａｕ／Ｔｉの積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ソース電極５２及びドレイン電極５３が形成される。
【００４５】
上記の積層金属膜は、Ｔｉ、Ａｕの順に成膜する。Ｔｉは蒸着速度が０．０５ｎｍ／ｓ〜０．１ｎｍ／ｓの条件で、膜厚が０．５ｎｍ〜１ｎｍとなるように成膜し、Ａｕは蒸着速度が０．１ｎｍ／ｓ〜１ｎｍ／ｓの条件で、膜厚が３０ｎｍ〜５０ｎｍとなるように成膜する。積層金属膜の成膜方法としては、真空蒸着の他、スパッタリング法やパルスレーザー堆積法等により成膜してもよい。また、ソース電極５２及びドレイン電極５３を形成するための積層金属膜は、Ａｕ／Ｔｉの他、Ａｇ／Ｔｉ、Ｐｔ／Ｔｉ、Ｐｄ／Ｔｉ等により形成してもよい。
【００４６】
次に、図９に示すように、メサ構造２０の上面における第３の絶縁膜３１及び第２の絶縁膜２３の一部を除去し、底面にゲート電極膜２２が露出しているコンタクトホールを形成し、このコンタクトホールを埋め込むゲート電極５１を形成する。このように形成されたゲート電極５１はゲート電極膜２２と接触しているため、ゲート電極５１とゲート電極膜２２とは電気的に接続されている。尚、図９（ａ）は、本実施の形態における半導体装置の上面図であり、図９（ｂ）は、図９（ａ）の一点鎖線９Ａ−９Ｂにおいて切断した断面図である。
【００４７】
具体的には、第３の絶縁膜３１、グラフェンチャネル膜４０等の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、コンタクトホールが形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域における第３の絶縁膜３１及び第２の絶縁膜２３をＲＩＥやＡｒイオンミリングにより除去し、ゲート電極膜２２を露出させることにより、ゲート電極５１を形成するためのコンタクトホールを形成する。この後、レジストパターンは、有機溶剤等により除去する。尚、電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられる。
【００４８】
この後、第３の絶縁膜３１及びグラフェンチャネル膜４０等の上に、電子線レジストを塗布し、電子線リソグラフィによる露光、現像を行うことにより、ゲート電極５１が形成される領域に開口を有する不図示のレジストパターンを形成する。電子線レジストには、上述したＺＥＰ５２０Ｐを希釈したレジストが用いられている。この後、真空蒸着により、Ａｕ／Ｔｉの積層金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する積層金属膜により、ゲート電極５１が形成される。この際形成される積層金属膜は、Ｔｉ、Ａｕの順に成膜する。Ｔｉは蒸着速度が０．０５ｎｍ／ｓ〜０．１ｎｍ／ｓの条件で、膜厚が０．５ｎｍ〜１ｎｍとなるように成膜する。また、Ａｕは蒸着速度が０．１ｎｍ／ｓ〜１ｎｍ／ｓの条件で、コンタクトホールを十分埋め込むことができるように、膜厚が５０ｎｍ〜１００ｎｍとなるように成膜する。これにより、メサ構造２０の上における第３の絶縁膜３１の上に、ゲート電極膜２２と電気的に接続されているゲート電極５１が形成される。
【００４９】
以上の工程により、本実施の形態における半導体装置を製造することができる。
【００５０】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１０に示されるように、メサ構造の側面のうち、グラフェンチャネル膜４０が形成されている側とは反対側の側面にゲート電極１５１を形成した構造の半導体装置である。尚、図１０（ａ）は、本実施の形態における半導体装置の上面図であり、図１０（ｂ）は、図１０（ａ）の一点鎖線１０Ａ−１０Ｂにおいて切断した断面図である。
【００５１】
本実施の形態における半導体装置は、第１の実施の形態における図８に示す工程の後、図１１に示すように、グラフェンチャネル膜４０が形成されている側面とは反対側のメサ構造２０の一部を除去する。これにより、メサ構造２０においてグラフェンチャネル膜４０が形成されている側面とは反対側の側面におけるゲート電極膜２２の側面を露出させる。この後、露出したゲート電極膜２２の側面と接するようにゲート電極１５１を形成する。これにより、本実施の形態における半導体装置を作製することができる。尚、図１１（ａ）は、本実施の形態における半導体装置の上面図であり、図１１（ｂ）は、図１１（ａ）の一点鎖線１１Ａ−１１Ｂにおいて切断した断面図である。
【００５２】
尚、本実施の形態においては、メサ構造２０においてグラフェンチャネル膜４０が形成されている側面とは反対側のメサ構造２０の一部を除去することなく、反対側の側面の第３の絶縁膜３１を除去することにより、ゲート電極膜２２の側面を露出させてもよい。また、金属膜３０を形成する工程において、グラフェンチャネル膜４０が形成される側面とは反対側のメサ構造２０の側面には、金属膜３０が形成されないように、成膜等を行ってもよい。
【００５３】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５４】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５５】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に順に積層された第１の絶縁膜、ゲート電極膜、第２の絶縁膜により形成されているメサ構造と、
前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面を覆う第３の絶縁膜と、
前記ゲート電極膜の側面における前記第３の絶縁膜の上に形成される所望のバンドギャップを有するチャネル膜と、
前記チャネル膜の一方の端部と接続されているソース電極と、
前記チャネル膜の他方の端部と接続されているドレイン電極と、
を有することを特徴とする半導体装置。
（付記２）
前記チャネル膜は、グラフェンナノリボンにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記チャネル膜は、長手方向に沿ったエッジ構造がアームチェア型のリボン形状のグラフェン膜により形成されていることを特徴とする付記２に記載の半導体装置。
（付記４）
前記チャネル膜は、短手方向におけるアームチェア型の幅が、０．７ｎｍ以上であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記チャネル膜は、短手方向におけるアームチェア型の幅が、２．２ｎｍ以下であることを特徴とする付記４に記載の半導体装置。
（付記６）
前記グラフェンナノリボンは、単原子層構造であることを特徴とする付記２から５のいずれかに記載の半導体装置。
（付記７）
前記第３の絶縁膜は、金属窒化物により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第２の絶縁膜の上には、前記ゲート電極膜と接続されるゲート電極が形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
基板の上に、第１の絶縁膜、ゲート電極膜、第２の絶縁膜が順に積層されたメサ構造を形成する工程と、
前記メサ構造の側面における前記ゲート電極膜の側面を含む領域に金属膜を形成する工程と、
前記金属膜の上にグラフェンナノリボンによりチャネル膜を形成する工程と、
前記金属膜を窒化することにより第３の絶縁膜を形成する工程と、
前記第２の絶縁膜の上の前記チャネル膜の一方の端部に接続されるソース電極と、前記基板の上の前記チャネル膜の他方の端部に接続されるドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記金属膜は、Ａｌを含む材料により形成されていることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）
前記金属膜は、前記メサ構造を形成している前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面及び前記第２の絶縁膜の上面、前記基板の上に形成されており、
前記チャネル膜は、前記金属膜を介し、前記メサ構造を形成している前記第１の絶縁膜、前記ゲート電極膜、前記第２の絶縁膜の側面及び前記第２の絶縁膜の上、前記基板の上に形成されており、
前記ソース電極は、前記第２の絶縁膜の上の前記第３の絶縁膜の上に形成されており、
前記ドレイン電極は、前記基板の上の前記第３の絶縁膜の上に形成されていることを特徴とする付記９または１０に記載の半導体装置の製造方法。
【符号の説明】
【００５６】
１０        基板
２０        メサ構造
２１        第１の絶縁膜
２２        ゲート電極膜
２３        第２の絶縁膜
３０        金属膜
３１        第３の絶縁膜
４０        グラフェンチャネル膜
４０ａ      一方の端部
４０ｂ      他方の端部
５１        ゲート電極
５２        ソース電極
５３        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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