(57)【特許請求の範囲】
【請求項１】
上面を有する基板と、
前記基板の前記上面上に設けられ、グラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層と、
前記能動層上に設けられ、前記能動層に電気的に接触する複数のオーミック電極と、
を具備し、
前記基板の前記上面は、前記複数のオーミック電極が前記能動層に電気的接触する第１領域において複数の凹部を有し、
前記原子層または分子層は、前記第１領域および前記第１領域間の第２領域において、前記基板の前記上面と平行かつ平面状に形成され、前記複数の凹部内にグラフェンまたは遷移金属カルコゲナイトからなる複数の原子層または分子層がさらに形成されている、電子装置。
【請求項２】
前記基板はＳｉＣ基板であり、前記能動層はグラフェン層である請求項１に記載の電子装置。
【請求項３】
前記第２領域における前記能動層上に設けられたゲート電極を具備する請求項１または２に記載の電子装置。
【請求項４】
第１領域における基板の上面に複数の凹部を形成する工程と、
前記複数の凹部内にグラフェンまたは遷移金属カルコゲナイトからなる複数の原子層または分子層を形成し、前記第１領域および前記第１領域の間の第２領域
における前記基板の前記上面上に前記基板の前記上面と平行かつ平面状にグラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層を形成する工程と、
前記能動層上に前記能動層と電気的に接触する複数のオーミック電極を前記第１領域内に形成し、前記第２領域内に形成しない工程と、
を含み、
前記第２領域は、前記複数のオーミック電極間の前記能動層内をキャリアが走行する領域である電子装置の製造方法。
【請求項５】
前記基板はＳｉＣ基板であり、前記原子層または前記能動層を形成する工程は、前記基板を熱処理することにより、前記基板内の炭素からグラフェン層を形成する工程を含む請求項４記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置およびその製造方法に関し、例えば２次元能動層を有する電子装置およびその製造方法に関する。
【背景技術】
【０００２】
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたトランジスタが知られている（特許文献１）。また、２次元伝導性の高いＭｏＳ、ＭｏＳ２、ＭｏＳｅまたはＭｏＳｅ２等の遷移金属カルコゲナイドが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
グラフェンまたは遷移金属カルコゲナイトの能動層上にオーミック電極を形成しても、オーミック電極と能動層との接触抵抗が高くなる。
【０００５】
本発明は、上記課題に鑑みなされたものであり、オーミック電極と能動層との接触抵抗を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明は、基板と、前記基板上に設けられ、グラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層と、前記能動層上に設けられ、前記能動層に電気的に接触する複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記能動層に電気的接触する第１領域における前記基板の上面の粗さは、前記複数のオーミック電極間の前記能動層内をキャリアが走行する第２領域における前記基板の上面の粗さより大きい電子装置である。
【０００７】
本願発明は、第１領域における基板の上面を第２領域における前記基板の上面より粗くする工程と、前記第１領域および前記第２領域における前記基板上にグラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層を形成する工程と、前記能動層上に前記能動層と電気的に接触する複数のオーミック電極を前記第１領域内に形成し、前記第２領域内に形成しない工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記能動層内をキャリアが走行する領域である電子装置の製造方法である。
【発明の効果】
【０００８】
本発明によれば、オーミック電極と能動層との接触抵抗を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、比較例におけるグラフェン層とオーミック電極を示す概念図である。
【図２】図２は、実施例１に係る電子装置の断面概念図である。
【図３】図３は、実施例１における第１領域付近の断面概念図である。
【図４Ａ】図４Ａは、ＳｉＣ基板上に形成したグラフェン層のＴＥＭ画像（その１）である。
【図４Ｂ】図４Ｂは、ＳｉＣ基板上に形成したグラフェン層のＴＥＭ画像（その２）である。
【図４Ｃ】図４Ｃは、ＳｉＣ基板上に形成したグラフェン層のＴＥＭ画像（その３）である。
【図５Ａ】図５Ａは、実施例２に係るＦＥＴの製造方法を示す断面図（その１）である。
【図５Ｂ】図５Ｂは、実施例２に係るＦＥＴの製造方法を示す断面図（その２）である。
【図５Ｃ】図５Ｃは、実施例２に係るＦＥＴの製造方法を示す断面図（その３）である。
【図６Ａ】図６Ａは、実施例２に係るＦＥＴの製造方法を示す断面図（その４）である。
【図６Ｂ】図６Ｂは、実施例２に係るＦＥＴの製造方法を示す断面図（その５）である。
【図６Ｃ】図６Ｃは、実施例２に係るＦＥＴの製造方法を示す断面図（その６）である。
【図６Ｄ】図６Ｄは、実施例２に係るＦＥＴの製造方法を示す断面図（その７）である。
【図７Ａ】図７Ａは、実施例２に係るＦＥＴの製造方法を示す断面図（その８）である。
【図７Ｂ】図７Ｂは、実施例２に係るＦＥＴの製造方法を示す断面図（その９）である。
【図７Ｃ】図７Ｃは、実施例２に係るＦＥＴの製造方法を示す断面図（その１０）である。
【図７Ｄ】図７Ｄは、実施例２に係るＦＥＴの製造方法を示す断面図（その１１）である。
【図８Ａ】図８Ａは、実施例２に係るＦＥＴの製造方法を示す断面図（その１２）である。
【図８Ｂ】図８Ｂは、実施例２に係るＦＥＴの製造方法を示す断面図（その１３）である。
【図８Ｃ】図８Ｃは、実施例２に係るＦＥＴの製造方法を示す断面図（その１４）である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、基板と、前記基板上に設けられ、グラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層と、前記能動層上に設けられ、前記能動層に電気的に接触する複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記能動層に電気的接触する第１領域における前記基板の上面の粗さは、前記複数のオーミック電極間の前記能動層内をキャリアが走行する第２領域における前記基板の上面の粗さより大きい電子装置である。これにより、キャリアが走行する第２領域の能動層のキャリア移動度を低下させずに、オーミック電極と能動層との接触抵抗を低減できる。
【００１１】
前記基板はＳｉＣ基板であり、前記能動層はグラフェン層であることが好ましい。これにより、キャリアが走行する第２領域のグラフェン層のキャリア移動度を低下させずに、オーミック電極とグラフェン層との接触抵抗を低減できる。
【００１２】
前記第２領域における前記能動層上に設けられたゲート電極を具備することが好ましい。これにより、ゲート電極下のチャネルとなるグラフェン層の移動度が低下することを抑制できる。
【００１３】
本願発明は、第１領域における基板の上面を第２領域における前記基板の上面より粗くする工程と、前記第１領域および前記第２領域における前記基板上にグラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層を形成する工程と、前記能動層上に前記能動層と電気的に接触する複数のオーミック電極を前記第１領域内に形成し、前記第２領域内に形成しない工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記能動層内をキャリアが走行する領域である電子装置の製造方法である。これにより、キャリアが走行する第２領域の能動層のキャリア移動度を低下させずに、オーミック電極と能動層との接触抵抗を低減できる。
【００１４】
前記基板はＳｉＣ基板であり、前記原子層または前記能動層を形成する工程は、前記基板を熱処理することにより、前記基板内の炭素からグラフェン層を形成する工程を含むことが好ましい。これにより、キャリアが走行する第２領域のグラフェン層のキャリア移動度を低下させずに、オーミック電極とグラフェン層との接触抵抗を低減できる。
【００１５】
［本願発明の実施形態の詳細］
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１６】
図１は、比較例におけるグラフェン層とオーミック電極を示す概念図である。図１に示すように、比較例１に係る電子装置は、ＳｉＣ基板１０上にグラフェン層１２が設けられている。グラフェン層１２上にオーミック電極２５が設けられている。グラフェン層１２内には、１またの複数の原子層４８が積層されている。１原子層４８は炭素原子４０が１層の層である。
【００１７】
グラフェン層１２とオーミック電極２５との接触抵抗が高い理由は明確ではないが、例えば以下のように考えられる。原子層４８の炭素原子間は、σ軌道４２によるσ結合４４により形成される。σ結合４４は、面方向に２次元に広がっている。価電子軌道であるππ＊軌道４６がσ結合４４にほぼ垂直に存在する。ππ＊軌道４６の波動関数が面方向に重なり合って電子雲４７により形成される。グラフェン層１２内の２次元方向のキャリアの伝導はσ結合４４と電子雲４７により行なわれる。
【００１８】
理想的には、グラフェン層１２内の炭素原子４０の軌道は全て炭素原子間で結合されている。すなわち、グラフェン層１２は、オーミック電極２５と軌道を共有しない。グラフェン層１２とオーミック電極２５との結合は、ファンデルワールス力により弱い結合のみである。このため、グラフェン層１２内の炭素原子間の結合が理想状態の場合、オーミック電極２５からグラフェン層１２内のππ＊軌道４６の電子雲４７への電子の注入または電子雲４７からの電子の引き抜き（ホールの注入）が起こり難い。
【００１９】
実際には、グラフェン層１２に欠陥が存在する。また、グラフェン層１２の端部が存在する。これらにより、電子雲４７へのキャリアの注入が生じる。しかし、欠陥および端部の密度は低いため、オーミック電極２５とグラフェン層１２との接触抵抗が高くなってしまう。
【００２０】
例えば、発明者らが試作したグラフェン層１２をチャネルとするＦＥＴ（Field Effect Transistor）では、オーミック電極２５との接触抵抗は、約１×１０−４Ω・ｃｍ２である。ゲート長が８０ｎｍとき、遮断周波数は４００ＧＨｚである。デバイスシミュレーションでは、チャネルとオーミック電極との接触抵抗を、ＧａＮ系のＦＥＴ並みの１×１０１０−６Ω・ｃｍ２にできれば、遮断周波数を６００ＧＨｚにできる。
【実施例１】
【００２１】
図２は、実施例１に係る電子装置の断面概念図である。図２に示すように、基板１０上にグラフェン層１２が設けられている。グラフェン層１２は１または複数の原子層４８からなる。グラフェン層１２上にオーミック電極２５としてソース電極２４およびドレイン電極２６が設けられている。グラフェン層１２上のソース電極２４とドレイン電極２６との間にゲート電極２０がゲート絶縁膜１４を介し設けられている。第１領域６０は、オーミック電極２５がグラフェン層１２に電気的に接触する領域である。第２領域６２は、オーミック電極２５間（例えばソース電極２４とドレイン電極２６との間）のグラフェン層１２をキャリアが走行する領域である。第１領域６０の上面には凹部４５が形成されている。第２領域６２の上面は平坦である。基板１０は、ＳｉＣ基板であり、グラフェン層１２は熱昇華法により形成される。オーミック電極２５はニッケル（Ｎｉ）層である。
【００２２】
図３は、実施例１における第１領域の断面概念図である。図３に示すように、第１領域６０内の基板１０の上面には、凹部４５が形成されている。凹部４５以外の領域の基板１０の上面１１から凹部４５の底までの深さＤは例えば１ｎｍから１００ｎｍであり、幅Ｗは例えば数１００ｎｍから数１０μｍである。凹部４５内は凹部４５以外に比べ多い原子層４８が積層されている。凹部４５の形成されていない領域の原子層４８ａは２次元に広がっている。これに対し凹部４５内に設けられる原子層４８ｂは端部４９を有する。熱昇華法では、グラフェン層１２の基板１０側から原子層４８が形成される。このため、凹部４５における複数の原子層４８ｂは上層の原子層４８ａと基板１０との間に形成される。
【００２３】
ＳｉＣ基板１０上にグラフェン層１２を形成し、凹部４５内外のグラフェン層１２内の原子層４８の層数を観察した。サンプルの作製方法は以下である。Ｈ−ＳｉＣ基板１０の上面１１に深さＤが約１６ｎｍ、幅Ｗが約２０μｍであり、深さＤが１６μｍである凹部４５を形成した。ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃の熱処理を行なうことにより、グラフェン層１２を形成する。グラフェン層１２を観察し易いように、熱処理時間は後述するＦＥＴを製造するときより長くした。
【００２４】
図４Ａから図４Ｃは、ＳｉＣ基板上に形成したグラフェン層のＴＥＭ（Transmission Electron Microscope）画像である。図４Ａは、凹部４５以外の箇所の断面ＴＥＭ像である。図４Ｂは、凹部４５内であって最深部でなく、上面１１からの深さが約９．５ｎｍの箇所の断面ＴＥＭ画像である。図４Ｃは、凹部４５内であって最深部であり上面１１からの深さＤが約１６ｎｍの箇所の断面ＴＥＭ画像である。上面１１からの深さは、ＡＦＭ（Atomic Force Microscope）法を用いた測定した。
【００２５】
図４Ａから図４Ｃに示すように、グラフェン層１２に積層された原子層が観察できる。図４Ａでは、３層から５層の原子層が積層されている。図４Ｂでは、約１５層の原子層が積層されている。図４Ｃでは約３０層の原子層が積層されている。グラフェン層１２における１原子層は約０．３５ｎｍである。よって、凹部４５内には、上面１１からの深さの約３０％から６０％の厚さのグラフェン層１２が形成されている。このように、凹部４５内には深さに応じ原子層が積層される。
【００２６】
図３に戻り、このため、凹部４５の深さが変化する領域では、原子層４８ｂの端部４９が存在する。端部４９では、炭素原子の軌道のうち未結合の軌道が存在する。このため、矢印７０のように、オーミック電極２５から原子層４８ｂにキャリアが注入され易くなる。原子層４８ｂに注入されたキャリアは原子層４８ａに移動し、２次元方向に伝搬する。または、原子層４８ｂの端部４９の影響により、原子層４８ａの電子雲の状態が変化する。これにより、オーミック電極２５から原子層４８ａへのキャリアの注入が容易になる。これらにより、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。
【００２７】
基板１０に凹部４５が形成され、グラフェン層１２の原子層４８の積層数が変調されると、グラフェン層１２内のポテンシャルが変調される。これにより、グラフェン層１２内のキャリア移動度が低下する。そこで、図２のように第２領域６２の基板１０には凹部４５を設けない。すなわち、第２領域６２における基板１０の上面の粗さを第２領域６２より小さくする。これにより、第２領域６２におけるグラフェン層１２のキャリア移動度を低下させずに、第１領域６０におけるオーミック電極２５とグラフェン層１２との接触抵抗を低減できる。
【実施例２】
【００２８】
実施例２は、ＦＥＴ（Field Effect Transistor）に実施例１を適用した例である。図５Ａから図８Ｃは、実施例２に係るＦＥＴの製造方法を示す断面図である。図５Ａに示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。基板１０としては、ＳｉＣ層が形成されたＳｉ基板でもよい。ＳｉＣ熱昇華法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ層である。例えばＣＶＤ（Chemical Vapor Deposition）法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ以外の材料層でもよい。
【００２９】
図５Ｂに示すように、基板１０上に開口５８を有するマスク層５６を形成する。マスク層５６は、例えばフォトレジストである。開口５８は、第１領域６０に設けられ、第１領域６０の間の第２領域６２には設けられていない。
【００３０】
図５Ｃに示すように、マスク層５６をマスクに第１領域６０内の基板１０の上面に凹部４５を形成する。第１領域６０の基板１０の上面は第２領域６２の基板１０の上面より平坦性が悪ければよい。凹部４５を形成する方法として、ドライ処理およびウェット処理を用いることができる。ドライ処理として、第１領域６０内の基板１０の表面を、例えばＣＦ４プラズマに曝す。プラズマ形成の条件は、例えば高周波電力が８００Ｗ、処理時間が３分である。ウェット処理として、第１領域６０内の基板１０の表面を、例えばＨＣｌ（塩酸）溶液に浸漬する。処理時間は例えば５分である。その後、マスク層５６を除去する。図５Ａの基板１０の表面の洗浄は、図５Ｃの後、図６Ａ前に行なってもよい。
【００３１】
図６Ａに示すように、基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃１分熱処理する。これにより、基板１０上に１原子層から２原子層であり膜厚で０．３５ｎｍから０．７ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がｓｐ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。
【００３２】
熱昇華法における、熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理温度を１６００℃から１８００℃とすることができる。また、熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。第１領域６０では、凹部４５の深さに応じグラフェン層１２内の原子層が積層される。第２領域６２では、グラフェン層１２内の原子層の層数はほぼ一定である。
【００３３】
図６Ｂに示すように、グラフェン層１２上に蒸着法を用い、膜厚が５ｎｍのＡｌ（アルミニウム）膜１５を形成する。Ａｌ膜１５の形成は、例えばスパッタリング法を用いることもできる。図６Ｃに示すように、Ａｌ膜１５を例えば２４時間大気に曝す。これにより、Ａｌ膜１５が自然酸化し、グラフェン層１２上に酸化アルミニウム（Ａｌ２Ｏ３）膜１６が形成される。ゲート絶縁膜１４のうちグラフェン層１２に接する膜として、自然酸化以外の方法でＡｌ膜を酸化させた酸化アルミニウム膜、酸化以外の方法で形成した酸化アルミニウム膜、または酸化アルミニウム膜以外の膜を用いてもよい。
【００３４】
図６Ｄに示すように、酸化アルミニウム膜１６上にフォトレジスト５０を塗布する。フォトレジスト５０を露光現像する。これにより、活性領域上のフォトレジスト５０が残存し、非活性領域のフォトレジスト５０は除去される。例えば、図６Ｄの工程においては、フォトレジスト５０を現像するときのアルカリ系の現像液により酸化アルミニウム膜１６が除去される。さらに、フォトレジスト５０をマスクにグラフェン層１２を除去する。グラフェン層１２の除去には、酸素プラズマを用いる。グラフェン層１２を除去する条件は圧力が４Ｐａ、パワーが２００Ｗである。その後、フォトレジスト５０を除去する。
【００３５】
図７Ａに示すように、基板１０上に酸化アルミニウム膜１６を覆うようにＣＶＤ法を用い膜厚が３０ｎｍの酸化シリコン膜１８を形成する。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。良好な膜質の酸化アルミニウム膜１６を厚く形成することは難しい。一方、オーミック電極２５とゲート電極２０との接触を防ぐためゲート絶縁膜１４は厚いことが好ましい。このため、酸化アルミニウム膜１６上に酸化シリコン膜１８を形成する。このような膜として、酸化シリコン膜１８以外の膜を用いてもよいが、誘電率が小さくかつ形成しやすい絶縁膜として酸化シリコン膜１８が好ましい。
【００３６】
図７Ｂに示すように、酸化シリコン膜１８上に蒸着法およびリフトオフ法を用いゲート電極２０を形成する。ゲート電極２０は、例えばゲート絶縁膜１４側から膜厚が１０ｎｍのＴｉ（チタン）膜および膜厚が１００ｎｍの金膜である。ゲート電極２０は、例えばスパッタリング法を用い形成してもよい。ゲート電極２０としては、金膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。
【００３７】
図７Ｃに示すように、ドライエッチング法を用い酸化シリコン膜１８および酸化アルミニウム膜１６を除去する。これにより、酸化アルミニウム膜１６および酸化シリコン膜１８からゲート絶縁膜１４を形成する。
【００３８】
図７Ｄに示すように、酸化シリコン膜１８の側面を、緩衝フッ酸溶液を用いエッチングする。このとき、酸化アルミニウム膜１６の側面もエッチングされる。これにより、ゲート絶縁膜１４は、ゲート電極２０より細くなる。このように、ゲート絶縁膜１４とゲート電極２０とを庇状とする。これにより、ソース電極２４およびドレイン電極２６を含むオーミック電極２５を形成したときに、オーミック電極２５とゲート電極２０との短絡を抑制できる。
【００３９】
図８Ａに示すように、基板１０上にマスク層５２を形成する。マスク層５２は例えばフォトレジスト層であり、グラフェン層１２の表面が露出する開口５４を有する。
【００４０】
図８Ｂに示すように、ゲート電極２０と自己整合的にソース電極２４、ドレイン電極２６を含むオーミック電極２５を、蒸着法を用い形成する。オーミック電極２５は、膜厚が１５ｎｍのニッケル層である。蒸着はプラネタリ法を用いる。マスク層５２およびマスク層５２上の金属層をリフトオフ法を用い除去する。これにより、ゲート絶縁膜１４との間からグラフェン層１２の上面が露出しないように、オーミック電極２５を形成することができる。ゲート絶縁膜１４が庇状に形成され、かつゲート絶縁膜１４がおよびオーミック電極２５より厚い。これにより、オーミック電極２５とゲート電極２０と、の短絡を抑制できる。オーミック電極２５は、ニッケル層上に金層を含んでもよい。
【００４１】
図８Ｃに示すように、ソース電極２４およびドレイン電極２６上に、蒸着法およびリフトオフ法を用いパッド３０を形成する。パッド３０は、ソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのチタン膜および膜厚が１００ｎｍの金膜である。これにより、実施例１のＦＥＴが完成する。
【００４２】
図７Ｂから図８Ｃのように、グラフェン層１２上にゲート電極２０を形成した後に、オーミック電極２５を形成する例を説明したが、グラフェン層１２上にオーミック電極２５を形成した後に、ゲート電極２０を形成してもよい。また、図５Ｂおよび図５Ｃのように、第１領域６０内の基板１０の上面に凹部４５を形成する例を説明したが、第１領域６０に凸部を形成してもよい。また、第１領域６０に凸部および凹部を形成してもよい。
【００４３】
実施例１および２によれば、図２のように、オーミック電極２５がグラフェン層１２（能動層）に電気的接触する第１領域６０における基板１０の上面の粗さは、オーミック電極２５間のグラフェン層１２内をキャリアが走行する第２領域６２における基板１０の上面の粗さより大きい。これにより、図３のように、第１領域６０において、グラフェン層１２内の原子層４８の層数が変化する。これにより、オーミック電極２５からグラフェン層１２へのキャリアの注入が容易となる。よって、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。一方、キャリアが走行する第２領域６２において、原子層４８の層数が変化すると、原子層４８ａの電子雲の状態が変化する。これにより、キャリアの移動度が低下する。そこで、第２領域６２における基板１０の上面は平坦とする。これにより、グラフェン層１２のキャリア移動度の低下を抑制できる。
【００４４】
基板１０の上面の粗さは、例えばＡＦＭ法を用い測定することができる。粗さとしては、例えば算術平均粗さＲａを用いることができる。
【００４５】
第１領域６０におけるグラフェン層１２内の原子層の積層数の標準偏差を平均値で除した値は、第２領域６２におけるグラフェン層１２内の原子層の積層数の標準偏差を平均値で除した値より大きい。すなわち、第１領域６０は第２領域６２に比べ原子層の積層数のばらつきが大きくなる。これにより、図２で説明したように、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。グラフェン層１２内の原子層の積層数は、例えば図４Ａから図４Ｃのように、ＴＥＭ画像により測定することができる。
【００４６】
能動層としてグラフェン層１２を例に説明したが、グラフェン層１２は、遷移金属カルコゲナイト層でもよい。遷移金属カルコゲナイトは例えばＭｏＳ、ＭｏＳ２、ＭｏＳｅまたはＭｏＳｅ２である。遷移金属カルコゲナイト層は、１または複数の分子層が積層された構造となり、グラフェン層と同様に、２次元伝導性を有する。遷移金属カルコゲナイト層においても電子雲は面方向に広がっており、積層方向のオーミック電極から遷移金属カルコゲナイト層に電子を注入するおよび電子を引き抜くことは難しい。グラフェン層と同様に、基板１０の上面に凹凸が存在すると、２次元に広がった電子雲の状態が変化する。よって、オーミック電極から遷移金属カルコゲナイト層に電子を注入するおよび電子を引き抜くことが容易となる。これにより、オーミック電極と遷移金属カルコゲナイト層との接触抵抗を低減できる。
【００４７】
能動層がグラフェン層１２の場合、第１領域６０における基板１０の上面の算術平均粗さＲａは１ｎｍ以上であることが好ましい。これにより、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。基板１０の上面の算術平均粗さＲａは２ｎｍ以上が好ましく、３ｎｍ以上がより好ましい。第２領域６２における基板１０の上面の算術平均粗さＲａは１ｎｍ未満であることが好ましい。これにより、第２領域６２におけるグラフェン層１２のキャリア移動度の劣化を抑制できる。基板１０の上面の算術平均粗さＲａは０．１ｎｍ以下がより好ましく、３ｎｍ以上がより好ましい。
【００４８】
また、第１領域６０におけるグラフェン層１２内の原子層の積層数の標準偏差を平均値で除した値は０．０１以下であり、第２領域６２におけるグラフェン層１２内の原子層の標準偏差を平均値で除した値は０．１以上であることが好ましい。これにより、オーミック電極２５とグラフェン層１２との接触抵抗を低減し、かつ第２領域６２におけるグラフェン層１２のキャリアの移動度を向上できる。
【００４９】
図８Ｃのように、ゲート電極２０は第２領域６２におけるグラフェン層１２上に設けられている。これにより、ゲート電極２０下のグラフェン層１２のキャリア移動度の低下を抑制できる。
【００５０】
また、図５Ｃのように、第１領域６０における基板１０の上面を第２領域６２における基板１０の上面より粗くする。図６Ａのように、第１領域６０および第２領域６２における基板１０上にグラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層を形成する。図８Ｃのように、グラフェン層１２上にグラフェン層１２と電気的に接触するオーミック電極２５を第１領域６０内に形成し、第２領域６２内に形成しない。これにより、実施例１に係る電子装置が製造できる。
【００５１】
基板はＳｉＣ基板であり、ＳｉＣ基板１０上に、基板１０を熱処理することにより、基板１０内の炭素からグラフェン層１２を形成することが好ましい。このように、グラフェン層１２を形成すると、凹部４５内のグラフェン層１２の原子層数が変化する。よって、図３で説明したように、オーミック電極２５とグラフェン層１２との接触抵抗を低減できる。
【００５２】
なお、熱昇華法以外の方法でグラフェン層または遷移金属カルコゲナイト層を成膜した場合においても、第１領域６０において基板１０の表面の凸凹により、２次元に広がる電子雲の状態が変化する。これにより、オーミック電極２５から電子雲への電子の注入および引く抜きが容易となる。よって、オーミック電極２５とグラフェン層または遷移金属カルコゲナイト層との接触抵抗を低減できる。
【００５３】
第２領域６２におけるグラフェン層１２の膜厚は、１原子層以上の膜厚とするため０．３５ｎｍ以上が好ましく、成膜時間を短くするため２ｎｍ以下が好ましい。グラフェン層１２の膜厚は１０原子層以下の膜厚とするため、３．５ｎｍ以下が好ましい。オーミック電極２５のニッケル層の膜厚は２ｎｍ以上が好ましく、５０ｎｍ以下が好ましい。電子装置の例としてＦＥＴについて説明したが、その他のトランジスタまたは電子装置に実施例１を用いることができる。
【００５４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５５】
（付記１）
基板と、前記基板上に設けられ、グラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層と、前記能動層上に設けられ、前記能動層に電気的に接触する複数のオーミック電極と、を具備し、前記複数のオーミック電極が前記能動層に電気的接触する第１領域における前記基板の上面の粗さは、前記複数のオーミック電極間の前記能動層内をキャリアが走行する第２領域における前記基板の上面の粗さより大きい電子装置。
（付記２）
前記基板はＳｉＣ基板であり、前記能動層はグラフェン層である付記１に記載の電子装置。
（付記３）
前記第２領域における前記能動層上に設けられたゲート電極を具備する付記１に記載の電子装置。
（付記４）
第１領域における基板の上面を第２領域における前記基板の上面より粗くする工程と、前記第１領域および前記第２領域における前記基板上にグラフェンまたは遷移金属カルコゲナイトからなる原子層または分子層が１または複数層積層された能動層を形成する工程と、前記能動層上に前記能動層と電気的に接触する複数のオーミック電極を前記第１領域内に形成し、前記第２領域内に形成しない工程と、を含み、前記第２領域は、前記複数のオーミック電極間の前記能動層内をキャリアが走行する領域である電子装置の製造方法。
（付記５）
前記基板はＳｉＣ基板であり、前記原子層または前記能動層を形成する工程は、前記基板を熱処理することにより、前記基板内の炭素からグラフェン層を形成する工程を含む付記４記載の電子装置の製造方法。
（付記６）
前記第１領域における前記能動層内の前記原子層または分子層の積層数の標準偏差を平均値で除した値は、前記第２領域における前記能動層内の前記原子または分子層の積層数の標準偏差を平均値で除した値より大きい付記１に記載の電子装置。
（付記７）
前記能動層は遷移金属カルコゲナイド層である付記１に記載の電子装置。
（付記８）
前記オーミック電極はニッケル層である付記２に記載の電子装置。
（付記９）
前記第１領域における前記基板の上面の粗さは、前記複数のオーミック電極間の前記第２領域の前記基板の上面の粗さより大きい付記５に記載の電子装置の製造方法。
（付記１０）
前記第２領域における前記能動層上にゲート電極形成する工程を含む付記４に記載の電子装置の製造方法。
【符号の説明】
【００５６】
１０  基板
１１  上面
１２  グラフェン層
１４  ゲート絶縁膜
１５  Ａｌ膜
１６  酸化アルミニウム膜
１８  酸化シリコン膜
２０  ゲート電極
２４  ソース電極
２５  オーミック電極
２６  ドレイン電極
３０  パッド
４０  炭素原子
４２  σ軌道
４４  σ結合
４５  凹部
４６  ππ＊軌道
４７  電子雲
４８、４８ａ、４８ｂ  原子層
４９  端部
５０  フォトレジスト
５２、５６  マスク層
５４、５８  開口
６０  第１領域
６２  第２領域
７０  矢印
【図１】
0006714390.tif 000002
【図２】
0006714390.tif 000003
【図３】
0006714390.tif 000004
【図４Ａ】
0006714390.tif 000005
【図４Ｂ】
0006714390.tif 000006
【図４Ｃ】
0006714390.tif 000007
【図５Ａ】
0006714390.tif 000008
【図５Ｂ】
0006714390.tif 000009
【図５Ｃ】
0006714390.tif 000010
【図６Ａ】
0006714390.tif 000011
【図６Ｂ】
0006714390.tif 000012
【図６Ｃ】
0006714390.tif 000013
【図６Ｄ】
0006714390.tif 000014
【図７Ａ】
0006714390.tif 000015
【図７Ｂ】
0006714390.tif 000016
【図７Ｃ】
0006714390.tif 000017
【図７Ｄ】
0006714390.tif 000018
【図８Ａ】
0006714390.tif 000019
【図８Ｂ】
0006714390.tif 000020
【図８Ｃ】
0006714390.tif 000021