(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）を有する半導体基板（１０）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ドリフト層上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のキャリアストレージ層（１３）と、
前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、
前記ベース層および前記キャリアストレージ層を貫通して前記ドリフト層に達し、前記半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１４）と、
前記トレンチの壁面に形成されたゲート絶縁膜（１５）と、
前記ゲート絶縁膜上に形成されたゲート電極（１６）と、
前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（１７）と、を備え、
前記ゲート絶縁膜は、前記トレンチのうちの、前記キャリアストレージ層の不純物濃度が最も高くなるピーク位置よりも前記コレクタ層側に位置する側面に形成された部分の少なくとも一部の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する側面に形成された部分の厚さより厚くされ、
前記キャリアストレージ層は、前記ドリフト層および前記ベース層の積層方向における途中位置に前記ピーク位置を有しており、
さらに、前記ゲート絶縁膜は、前記トレンチのうちの、前記ピーク位置よりも前記コレクタ層側に位置する前記キャリアストレージ層と接する側面に形成された部分の厚さが、前記ピーク位置よりも前記トレンチの開口部側に位置する前記キャリアストレージ層と接する側面に形成された部分の厚さより厚くされている半導体装置。
【請求項２】
前記トレンチは、当該トレンチの開口部を構成すると共に前記ピーク位置まで形成された第１トレンチ（１４ａ）と、前記ピーク位置にて前記第１トレンチと連通して前記ドリフト層に達し、対向する側面の間隔が前記第１トレンチの対向する側面の間隔より長くされている第２トレンチ（１４ｂ）とを有し、
前記ゲート絶縁膜は、前記第２トレンチの側面に形成された部分が前記第１トレンチの側面に形成された部分より厚くされており、
隣接する前記トレンチの間隔は、隣接する前記第２トレンチの間隔（Ａ）が隣接する前記第１トレンチの間隔（Ｂ）より短くされている請求項１に記載の半導体装置。
【請求項３】
前記トレンチは、対向する側面の間隔が一定とされており、
前記ゲート電極は、前記トレンチの開口部側から前記ピーク位置まで形成された第１ゲート電極（１６ａ）と、前記ピーク位置にて前記第１トレンチと連結されていると共に前記トレンチの底面側に配置されている第２ゲート電極（１６ｂ）と、を有し、
前記第１ゲート電極は、幅が前記第２ゲート電極の幅より長くされている請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、前記トレンチの底面に形成された部分の厚さが前記ピーク位置よりも前記トレンチの開口部側に形成された部分の厚さより厚くされている請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、産業用モータ等の電子機器に使用される半導体装置として、ＩＧＢＴが形成されたものが知られている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、Ｎ−型のドリフト層を有する半導体基板の表層部にベース層が形成され、ベース層とドリフト層との間にキャリアストレージ層（以下では、単にＣＳ層という）が形成されている。そして、ベース層およびＣＳ層を貫通するように複数のトレンチが形成され、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。また、ベース層の表層部には、トレンチと接するようにＮ＋型のエミッタ領域が形成されている。
【０００４】
半導体基板の裏面側には、Ｐ＋型のコレクタ層が形成されている。そして、半導体基板の表面側にはベース層およびエミッタ領域と電気的に接続されるエミッタ電極が形成され、半導体基板の裏面側にはコレクタ層と電気的に接続されるコレクタ電極が形成されている。
【０００５】
このような半導体装置では、エミッタ電極にコレクタ電極より低い電圧が印加されると共に、ゲート電極に絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成されると共に、ドリフト層およびＣＳ層のうちのトレンチと接する部分に電子の蓄積層が形成される。そして、エミッタ領域から反転層および蓄積層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。このとき、ドリフト層に蓄積されたホールは、ＣＳ層によってベース層を介してエミッタ電極に抜け出ることが抑制されるため、オン電圧の低減を図ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３４７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような半導体装置では、ＣＳ層によってオン電圧の低減を図ることができるものの、ＣＳ層を形成することにより、オフ状態からオン状態に移行する際のスイッチング制御性が低下するという問題がある。なお、オフ状態とは、コレクタ電極とエミッタ電極との間に電流が流れていない状態であり、オン状態とは、コレクタ電極とエミッタ電極との間に電流が流れている状態のことである。
【０００８】
すなわち、ゲート電極に対して所定の電圧が印加されると、ゲート電位は徐々に上昇していき、コレクタ電極とエミッタ電極との間にはゲート電位が閾値電圧Ｖｔｈ以上となると電流が流れ始める。このとき、ドリフト層に供給されたホールは、ＣＳ層によってエミッタ電極から抜け出ることが抑制され、蓄積層に引き寄せられる。なお、ホールはＣＳ層付近に蓄積され易いため、蓄積層のうちのＣＳ層付近に位置する部分にホールが蓄積されやすい。そして、この部分に蓄積されたホールによってゲート電位が変動するために、スイッチング制御性が低下してしまう。
【０００９】
本発明は上記点に鑑みて、オン電圧の低減を図りつつ、スイッチング制御性の低下を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１１）を有する半導体基板（１０）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ドリフト層上に形成され、ドリフト層よりも高不純物濃度とされた第１導電型のＣＳ層（１３）と、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、ベース層およびＣＳ層を貫通してドリフト層に達し、半導体基板の面方向における一方向に沿って形成された複数のトレンチ（１４）と、トレンチの壁面に形成されたゲート絶縁膜（１５）と、ゲート絶縁膜上に形成されたゲート電極（１６）と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（１７）と、を備え、ゲート絶縁膜は、トレンチのうちの、ＣＳ層の不純物濃度が最も高くなるピーク位置よりもコレクタ層側に位置する側面に形成された部分の少なくとも一部の厚さが、ピーク位置よりもトレンチの開口部側に位置する側面に形成された部分の厚さより厚くされており、キャリアストレージ層は、ドリフト層およびベース層の積層方向における途中位置にピーク位置を有しており、さらに、ゲート絶縁膜は、トレンチのうちの、ピーク位置よりもコレクタ層側に位置するキャリアストレージ層と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチの開口部側に位置するキャリアストレージ層と接する側面に形成された部分の厚さより厚くされている。
【００１１】
これによれば、オフ状態からオン状態に移行する際、ＣＳ層付近に位置するトレンチの側面近傍にキャリアが蓄積されたとしても、当該トレンチの側面の少なくとも一部には厚いゲート絶縁膜が形成されているため、ゲート絶縁膜が厚くされている部分ではキャリアによってゲート電位が変動することを抑制できる。このため、オン電圧の低減を図りつつ、スイッチング制御性が低下することを抑制できる。
【００１２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態における半導体装置の断面図である。
【図２】半導体装置がオフ状態からオン状態へ移行する移行途中の状態を示した模式図である。
【図３】ゲート絶縁膜の厚さが均一である半導体装置のコレクタ電極−エミッタ電極間の電圧と時間との関係を示す図である。
【図４】図１に示す半導体装置のコレクタ電極−エミッタ電極間の電圧と時間との関係を示す図である。
【図５】第２実施形態における半導体装置の断面図である。
【図６】他の実施形態における半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
【００１６】
図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ−型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２およびドリフト層１１よりも高不純物濃度とされたＣＳ層１３が形成されている。本実施形態では、ＣＳ層１３は、ドリフト層１１とベース層１２との間に形成されている。つまり、ドリフト層１１上には、ドリフト層１１側からＣＳ層１３およびベース層１２が順に配置されている。
【００１７】
そして、ベース層１２およびＣＳ層１３を貫通してドリフト層１１に達する複数のトレンチ１４が形成されており、ベース層１２およびＣＳ層１３は複数のトレンチ１４によって分断されている。複数のトレンチ１４は、本実施形態では、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図１中紙面奥行き方向）に沿ってストライプ状に等間隔に形成されている。
【００１８】
トレンチ１４は、各トレンチ１４の壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたポリシリコン等により構成されるゲート電極１６とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。以下に、本実施形態のトレンチゲート構造について具体的に説明する。
【００１９】
トレンチ１４は、本実施形態では、トレンチ１４の開口部を構成すると共にＣＳ層１３の途中部まで形成された第１トレンチ１４ａと、当該第１トレンチ１４ａと連通し、ドリフト層１１に達する第２トレンチ１４ｂとによって構成されている。具体的には、第２トレンチ１４ｂは、ＣＳ層１３の不純物濃度が最も濃度が高くなるピーク位置にて第１トレンチ１４ａと連結されている。つまり、第１トレンチ１４ａは、半導体基板１０の一面１０ａからＣＳ層１３のピーク位置まで形成されている。
【００２０】
なお、図１中では、ピーク位置を点線で示している。また、ＣＳ層１３は、一般的な半導体プロセスによって形成され、Ｎ型の不純物をイオン注入した後に熱処理されることによって形成される。このため、ＣＳ層１３のピーク位置は、ドリフト層１１とベース層１２との積層方向における途中位置となる。言い換えると、ＣＳ層１３のピーク位置は、ＣＳ層１３における内部となる。さらに言い換えると、ＣＳ層１３のピーク位置は、本実施形態では、ＣＳ層１３とドリフト層１１との界面、およびＣＳ層１３とベース層１２との界面との間の位置に存在するともいえる。
【００２１】
そして、第２トレンチ１４ｂは、対向する側面の間隔が第１トレンチ１４ａの対向する側面の間隔より長くされている。すなわち、トレンチ１４は、いわゆる壺形状とされている。
【００２２】
なお、本実施形態では、第１トレンチ１４ａと第２トレンチ１４ｂとの連結部分は、曲率を有する形状（すなわち、丸みを帯びた形状）とされおり、滑らかに連結されている。また、ここでは、特に図示しないが、第１トレンチ１４ａと第２トレンチ１４ｂとの連結部分は、略直角となるように急峻に変化していてもよい。
【００２３】
そして、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分が第１トレンチ１４ａの側面に形成された部分より厚くされている。つまり、ゲート絶縁膜１５は、トレンチ１４のうちの、ＣＳ層１３のピーク位置よりも半導体基板１０の他面１０ｂ側（すなわち、後述するコレクタ層２２側）に位置する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。言い換えると、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりも半導体基板１０の他面１０ｂ側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。
【００２４】
なお、本実施形態では、ゲート絶縁膜１５は、第２トレンチ１４ｂの底面に形成された部分も第１トレンチ１４ａの側面に形成された部分より厚くされている。つまり、第２トレンチ１４ｂの壁面に形成された部分は全て第１トレンチ１４ａの側面に形成された部分より厚くされている。特に限定されるものではないが、本実施形態では、ゲート絶縁膜１５は、第１トレンチ１４ａの側面に形成された部分が１００ｎｍ、第２トレンチ１４ｂに形成された部分の厚さが２００ｎｍとされている。また、ここでのトレンチ１４の側面に形成されるゲート絶縁膜１５とは、トレンチ１４の側面にＣＶＤ法等によって堆積されるものと、トレンチ１４の側面に熱酸化法等によって形成されるものとを含んでいる。
【００２５】
本実施形態では、以上のようにしてトレンチゲート構造が構成されている。このため、隣接するトレンチ１４の間隔は、隣接する第２トレンチ１４ｂの間隔Ａが隣接する第１トレンチ１４ａの間隔Ｂより短くされている。
【００２６】
ベース層１２の表層部には、Ｎ＋型のエミッタ領域１７と、エミッタ領域１７に挟まれたＰ＋型のボディ領域１８とが形成されている。エミッタ領域１７は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、トレンチ１４の側面に接するように形成されている。一方、ボディ領域１８は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１７と同様に、ベース層１２内において終端するように形成されている。
【００２７】
より詳しくは、エミッタ領域１７は、トレンチ１４間の領域において、トレンチ１４の延設方向に沿ってトレンチ１４の側面に接するように棒状に延設され、トレンチ１４の先端よりも内側で終端する構造とされている。同様に、ボディ領域１８は、２つのエミッタ領域１７に挟まれた状態でトレンチ１４の延設方向に沿って棒状に延設され、トレンチ１４の先端よりも内側で終端する構造とされている。なお、本実施形態のボディ領域１８は、半導体基板１０の一面１０ａを基準としてエミッタ領域１７よりも深く形成されている。
【００２８】
半導体基板１０の一面１０ａ上には、ＢＰＳＧ等で構成される層間絶縁膜１９が形成され、層間絶縁膜１９にはエミッタ領域１７の一部およびボディ領域１８を露出させるコンタクトホール１９ａが形成されている。そして、層間絶縁膜１９上には、コンタクトホール１９ａを介してエミッタ領域１７およびボディ領域１８と電気的に接続されるエミッタ電極２０が形成されている。
【００２９】
ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２１が形成されている。このＦＳ層２１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
【００３０】
そして、ＦＳ層２１を挟んでドリフト層１１と反対側には、Ｐ＋型のコレクタ層２２が形成され、コレクタ層２２上（すなわち、半導体基板１０の他面１０ｂ上）にはコレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。
【００３１】
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
【００３２】
上記半導体装置は、エミッタ電極２０を接地すると共にコレクタ電極２３に正の電圧が印加される。そして、ゲート電極１６のゲート電位が絶縁ゲート構造の閾値電圧Ｖｔｈ以上となるように図示しないゲート制御回路から所定の電圧が印加されると、図２に示されるように、ベース層１２のうちのトレンチ１４と接する部分にエミッタ領域１７とＣＳ層１３およびドリフト層１１を繋ぐＮ型の反転層（すなわち、チャネル）３１が形成されると共に、ドリフト層１１およびＣＳ１３層のうちのトレンチ１４に接する部分に電子の蓄積層３２が形成される。そして、エミッタ領域１７から反転層を介して電子がドリフト層１１に供給されると共に、コレクタ層２２からホールがドリフト層１１に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。なお、図２では、層間絶縁膜１９やエミッタ電極２０等を省略して示している。
【００３３】
この場合、ゲート電極１６のゲート電位は、ゲート制御回路から印加される電圧によって徐々に上昇していき、コレクタ電極２３とエミッタ電極２０との間にはゲート電位が閾値電圧Ｖｔｈ以上となると電流が流れ始める。このとき、ドリフト層１１に供給されたホールは、ＣＳ層１３によってエミッタ電極２０から抜け出ることが抑制され、蓄積層３２に引き寄せられる。特に、ホールは、ＣＳ層１３付近に蓄積され易いため、蓄積層３２のうちでも第２トレンチ１４ｂの側面と接する部分に多量のホールが蓄積されやすい。
【００３４】
このため、ゲート絶縁膜１５がトレンチ１４の壁面上に均一に形成されている従来の半導体装置では、蓄積層３２に蓄積されているホールによってゲート電極１６のゲート電位が変動し易い。つまり、図３に示されるように、ゲート電位が十分高くなる（すなわち、コレクタ電極−エミッタ電極間の電圧が一定になる）前に、コレクタ電極−エミッタ電極間の電圧が急峻に上昇する変動が発生する。なお、ゲート電位が十分高くなった後は、コレクタ電極２３とエミッタ電極２０との間に安定した電流が流れるため、ホールによってゲート電位が上昇したとしても問題はない。
【００３５】
これに対し、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの側面に形成される部分の厚さを第１トレンチ１４ａに形成される部分の厚さより厚くしている。つまり、蓄積層３２のうちのホールが蓄積されやすい部分と接するゲート絶縁膜１５を厚くしている。このため、図４に示されるように、ＣＳ層１３付近の蓄積層３２に多量のホールが蓄積されても、当該ホールによってゲート電位が変動することを抑制できる。したがって、半導体装置をオフ状態からオン状態にする際、ゲート電位が十分高くなる（すなわち、コレクタ電極−エミッタ電極間の電圧が一定になる）前に、コレクタ電極−エミッタ電極間の電圧が急峻に上昇することを抑制でき（すなわち、徐々に小さくなる波形とすることができ）、スイッチング制御性が低下することを抑制できる。
【００３６】
なお、図３は、ゲート絶縁膜１５の厚さが１００ｎｍであるときのシミュレーション結果であり、図４は、ゲート絶縁膜１５のうちの第１トレンチ１４ａの側面に形成された部分の厚さが１００ｎｍ、第２トレンチ１４ｂの側面に形成された部分の厚さが２００ｎｍであるときのシミュレーション結果である。また、図３および図４中のＲｇはゲート抵抗の大きさを示している。図３および図４に示されるように、ゲート抵抗Ｒｇの大きさを変更したとしても、電流が流れ始める時点は異なるが、基本的な波形はほぼ変化しない。そして、ゲート絶縁膜１５の厚さが均一である場合には（すなわち、図３）、オフ状態からオン状態にする際に、コレクタ電極−エミッタ電極間の電圧が急峻に上昇する変動が発生する。
【００３７】
また、ホールは、ＣＳ層１３によって電位障壁が構成されるためにエミッタ電極２０から抜け出ることが抑制されるが、電位障壁は、ＣＳ層１３のうちでも特にピーク位置が大きくなる。このため、ホールは、ＣＳ層１３のピーク位置に集中し易く、蓄積層３２のうちでも特にピーク位置近傍に形成された部分に蓄積され易い。すなわち、ホールは、蓄積層３２のうちでもピーク位置よりコレクタ層２２側に位置するＣＳ層１３に形成された部分に最も蓄積され易い。
【００３８】
したがって、本実施形態では、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。つまり、ゲート絶縁膜１５は、特にホールが蓄積され易い蓄積層３２と接する部分が厚くされている。このため、オフ状態からオン状態にする際にゲート電位が急峻に上昇することを効果的に抑制できる。
【００３９】
以上説明したように、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの側面に形成される部分を第１トレンチ１４ａの側面に形成される部分より厚くしている。このため、ＣＳ層１３付近の蓄積層３２に多量のホールが蓄積されても、当該ホールによってゲート電位が変動することを抑制できる。したがって、半導体装置をオフ状態からオン状態にする際、コレクタ電極−エミッタ電極間の電圧が急峻に上昇する変動が発生することを抑制でき、スイッチング制御性が低下することを抑制できる（すなわち、図４参照）。つまり、本実施形態の半導体装置によれば、ＣＳ層１３の不純物濃度を高くしてオン電圧の低減を図りつつ、スイッチング制御性が低下することを抑制できる。
【００４０】
さらに、本実施形態では、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。つまり、ゲート絶縁膜１５は、特にホールが蓄積され易い蓄積層３２と接する部分が厚くされている。このため、ゲート電位が変動することをさらに効果的に抑制できる。
【００４１】
また、本実施形態では、ゲート絶縁膜１５のうち、第２トレンチ１４ｂの底面に形成される部分も第１トレンチ１４ａに形成される部分より厚くしている。このため、ホールは、ＣＳ層１３付近の蓄積層３２に蓄積されやすいものの、ＣＳ層１３から離れた位置（すなわち、第２トレンチ１４ｂの底面）と接する部分にも蓄積されるため、当該部分に蓄積されたホールによってゲート電位が変動することも抑制できる。
【００４２】
さらに、本実施形態では、隣接するトレンチ１４の間隔は、隣接する第２トレンチ１４ｂの間隔Ａが隣接する第１トレンチ１４ａの間隔Ｂより短くされている。このため、隣接するトレンチ１４の間隔が第１トレンチ１４ａの間隔Ｂで一定とされている場合と比較して、ホールをよりドリフト層１１に蓄積することができ、さらにオン電圧の低減を図ることができる。
【００４３】
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００４４】
本実施形態では、図５に示されるように、トレンチ１４は、半導体基板１０の一面１０ａに対して直交する方向において、対向する側面の間隔が一定とされている。つまり、１つのトレンチのみで構成されている。
【００４５】
ゲート電極１６は、トレンチ１４の開口部側からピーク位置まで形成された第１ゲート電極１６ａと、ピーク位置にて第１ゲート電極１６ａと連結されていると共にトレンチ１４の底面側に配置されている第２ゲート電極１６ｂとによって構成されている。そして、第１ゲート電極１６ａは、幅が第２ゲート電極１６ｂの幅より長くされている。
【００４６】
なお、第１ゲート電極１６ａと第２ゲート電極１６ｂとは、電気的に接続されている。また、第１、第２ゲート電極１６ａ、１６ｂの幅とは、トレンチ１４の延設方向に対して直交する方向であって、半導体基板１０の一面１０ａにおける面方向と平行な方向（すなわち、図５中紙面左右方向）の長さのことである。つまり、本実施形態においても、上記第１実施形態と同様に、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされている。
【００４７】
このような半導体装置としても、ゲート絶縁膜１５は、トレンチ１４のうちの、ＣＳ層１３のピーク位置よりもコレクタ層２２側に位置する側面に形成された部分の厚さが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くなるため、上記第１実施形態と同様の効果を得ることができる。
【００４８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４９】
例えば、上記第１実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
【００５０】
また、上記第１実施形態において、上記のように、ホールは蓄積層３２のうちのＣＳ層１３近傍（すなわち、トレンチ１４のうちのＣＳ層１３近傍の側面）に多量に蓄積されるため、図６に示されるように、ゲート絶縁膜１５は、第２トレンチ１４ｂの底面に形成された部分の厚さが第１トレンチ１４ａの側面に形成された部分の厚さと等しくされていてもよい。つまり、ゲート絶縁膜１５のうちの第２トレンチ１４ｂの底面に形成された部分の厚さは第２トレンチ１４ｂの側面に形成された部分の厚さより薄くされていてもよい。同様に、上記第２実施形態においても、ゲート絶縁膜１５は、トレンチ１４の底面に形成された部分の厚さがＣＳ層１３のピーク位置よりもトレンチ１４の開口部側に形成された部分の厚さと等しくされていてもよい。
【００５１】
さらに、上記第１、第２実施形態では、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分が第１トレンチ１４ａの側面に形成された部分より全体的に厚くされている例について説明した。しかしながら、ゲート絶縁膜１５は、第２トレンチ１４ｂの側面に形成された部分の少なくとも一部が第１トレンチ１４ａの側面に形成された部分より厚くされていれば、当該厚くされている部分にてゲート電位が変動することを抑制できる。つまり、ゲート絶縁膜１５は、トレンチ１４のうちのＣＳ層１３の不純物濃度が最も高くなるピーク位置よりもコレクタ層２２側に位置する側面に形成された部分の少なくとも一部の厚さが、ＣＳ層１３のピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていれば、当該厚くされている部分にてゲート電位が変動することを抑制できる。例えば、上記第１、第２実施形態において、ゲート絶縁膜１５は、トレンチ１４のうちの、ドリフト層１１と接する部分の厚さのみが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていてもよい。同様に、上記第１、第２実施形態において、ゲート絶縁膜１５は、トレンチ１４のうちの、ピーク位置よりもコレクタ層２２側に位置するＣＳ層１３と接する部分の厚さのみが、ピーク位置よりもトレンチ１４の開口部側に位置する側面に形成された部分の厚さより厚くされていてもよい。
【００５２】
また、上記第１、第２実施形態において、ＣＳ層１３は、ドリフト層１１とベース層１２との間ではなく、ベース層１２内において、ベース層１２を上方領域と下方領域とに分断するように形成されていてもよい。つまり、ドリフト層１１上に、ベース層１２の下方領域、ＣＳ層１３、ベース層１２の上方領域が順に配置されるようにしてもよい。
【符号の説明】
【００５３】
１０    半導体基板
１１    ドリフト層
１２    ベース層
１３    キャリアストレージ層（ＣＳ層）
１４    トレンチ
１５    ゲート絶縁膜
１６    ゲート電極
１７    エミッタ領域
２２    コレクタ層 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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