(57)【特許請求の範囲】
【請求項１】
第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上の第２層に、第２パターン要素を前記第１パターン要素に対してオフセットさせて形成するためのオフセット値を決定する決定方法であって、
前記第２層の上に設けられるべき第３層には、前記複数の領域にそれぞれ形成された前記第１パターン要素同士を接続するための第３パターン要素が、マスクに形成されたパターンを前記複数の領域に対して一括して転写する処理を経ることにより形成され、
前記決定方法は、
前記複数の領域の各々における前記第１パターン要素の位置を示す第１層情報を得る第１工程と、
前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素とのずれに関する前記複数の領域間での差が低減されるように、前記第３層に形成すべき前記第３パターン要素の位置を示す第３層情報を求める第２工程と、
前記第１層情報および前記第３層情報に基づいて、前記第２パターン要素が前記第１パターン要素と前記第３パターン要素とにそれぞれ接続されるように、前記複数の領域の各々について前記オフセット値を決定する第３工程と、
を含むことを特徴とする決定方法。
【請求項２】
前記第３工程では、前記第１層情報および前記第３層情報に基づいて、前記第１パターン要素と前記第２パターン要素とのずれが第１許容範囲に収まり、かつ前記第２パターン要素と前記第３パターン要素とのずれが第２許容範囲に収まるように前記オフセット値を決定する、ことを特徴とする請求項１に記載の決定方法。
【請求項３】
前記第２パターン要素は、前記第１パターン要素と前記第３パターン要素とを接続するためのビアを含み、
前記第１パターン要素は、前記ビアに接続すべき第１パッドを含み、
前記第１許容範囲は、前記第１パッドの寸法と前記ビアの寸法とに基づいて、前記第１パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項２に記載の決定方法。
【請求項４】
前記第１許容範囲は、前記第１パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項３に記載の決定方法。
【請求項５】
前記ビアの寸法は前記第１パッドの寸法より小さい、ことを特徴とする請求項３又は４に記載の決定方法。
【請求項６】
前記第３パターン要素は、前記ビアに接続すべき第３パッドを含み、
前記第２許容範囲は、前記第３パッドの寸法と前記ビアの寸法とに基づいて、前記第３パッドと前記ビアとが少なくとも一部において接続される範囲に設定されている、ことを特徴とする請求項３乃至５のうちいずれか１項に記載の決定方法。
【請求項７】
前記第２許容範囲は、前記第３パッドの寸法と前記ビアの寸法との合計の半分の値以下の範囲に設定されている、ことを特徴とする請求項６に記載の決定方法。
【請求項８】
前記第３パッドの寸法は前記ビアの寸法より小さい、ことを特徴とする請求項６又は７に記載の決定方法。
【請求項９】
前記第２パターン要素は、マスクに形成されたパターンを前記複数の領域の各々に対して転写することにより前記第２層に形成される、ことを特徴とする請求項１乃至８のうちいずれか１項に記載の決定方法。
【請求項１０】
前記第２工程では、前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素との位置ずれおよび回転ずれの少なくとも一方が前記複数の領域で同様になるように前記第３層情報を求める、ことを特徴とする請求項１乃至９のうちいずれか１項に記載の決定方法。
【請求項１１】
前記第２パターン要素は、前記第１パターン要素と前記第３パターン要素とを接続するためのパターン要素である、ことを特徴とする請求項１乃至１０のうちいずれか１項に記載の決定方法。
【請求項１２】
前記第１層には、前記第１パターン要素をそれぞれ有する互いに独立した複数のチップを並べて固定することで構成され、
前記複数の領域の各々は、前記複数のチップのいずれかが配置された領域である、ことを特徴とする請求項１乃至１１のうちいずれか１項に記載の決定方法。
【請求項１３】
前記第１層では、前記複数のチップを並べて固定する工程に起因して、前記複数の領域のうち少なくとも１つが設計位置からずれて配置されている、ことを特徴とする請求項１２記載の決定方法。
【請求項１４】
前記複数の領域は互いに大きさが異なる、ことを特徴とする請求項１乃至１３のうちいずれか１項に記載の決定方法。
【請求項１５】
前記第１層情報は、前記複数の領域の各々について前記第１パターン要素の位置を実測した結果から得られる、ことを特徴とする請求項１乃至１４のうちいずれか１項に記載の決定方法。
【請求項１６】
前記第１層と前記第３層との間に複数の前記第２層を含み、
前記第３工程では、複数の前記第２層の各々について前記オフセット値を決定する、ことを特徴とする請求項１乃至１５のうちいずれか１項に記載の決定方法。
【請求項１７】
請求項１乃至１６のうちいずれか１項に記載の決定方法の各工程をコンピュータに実行させることを特徴とするプログラム。
【請求項１８】
第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上にパターンを形成する形成方法であって、
請求項１乃至１６のうちいずれか１項に記載の決定方法により、前記第１層における前記複数の領域の各々について前記オフセット値を決定する工程と、
前記第１層の上に前記第２層を堆積させる工程と、
前記複数の領域の各々について、前記第２パターン要素を前記オフセット値に従って前記第２層に形成する工程と、
前記第２パターン要素が形成された前記第２層の上に第３層を堆積させる工程と、
前記複数の領域における前記第１パターン要素同士を接続するための第３パターン要素を前記第３層に形成する工程と、
を含むことを特徴とする形成方法。
【請求項１９】
請求項１８に記載の形成方法を用いて基板にパターンを形成する工程と、
前記工程でパターンが形成された前記基板を加工する工程と、
を含むことを特徴とする物品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、決定方法、形成方法、プログラム、および物品の製造方法に関する。
【背景技術】
【０００２】
近年、ファンアウトウェハレベルパッケージング（ＦＯＷＬＰ：Fan Out Wafer Level Packaging）と呼ばれる半導体デバイスのパッケージング方法が、半導体デバイス製造工程に用いられてきている。ＦＯＷＬＰとは、パターンをそれぞれ有する複数のチップを並べてモールド材などで固めることにより構成された基板（層）上に、当該複数のチップのパターン同士を結線するための配線パターンの層をリソグラフィ装置を用いて形成する方法である。
【０００３】
しかしながら、基板における複数のチップ（領域）には、固める前の複数のチップの配列精度が不十分であったり、複数のチップを固めるときに各チップに意図しない力が加わったりすることにより、位置ずれや回転ずれなどが個別に生じていることがある。この場合、複数のチップにわたって重ね合されるべき配線パターンを各チップのパターンに接続するように形成すること、即ち、複数のチップのパターン同士を配線パターンによって結線することが困難になりうる。特許文献１には、基板における複数のチップの配列に応じて、配線パターンのデータ自身を補正する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５８５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された方法では、配線パターンを形成する対象の複数のチップの配列に応じて、配線パターンの形成の度に配線パターンのデータを補正する必要が生じうるため、配線パターンの形成工程が煩雑になりうる。特に、露光装置やインプリント装置のように原版を用いて基板上にパターンを形成するリソグラフィ装置では、補正された配線パターンのデータに従って原版を新たに作り直す必要が生じ、配線パターンの形成工程が煩雑となりうる。
【０００６】
そこで、本発明は、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一側面としての決定方法は、第１パターン要素がそれぞれ形成された複数の領域を有する第１層の上の第２層に、第２パターン要素を前記第１パターン要素に対してオフセットさせて形成するためのオフセット値を決定する決定方法であって、前記第２層の上に設けられるべき第３層には、前記複数の領域にそれぞれ形成された前記第１パターン要素同士を接続するための第３パターン要素が、マスクに形成されたパターンを前記複数の領域に対して一括して転写する処理を経ることにより形成され、前記決定方法は、前記複数の領域の各々における前記第１パターン要素の位置を示す第１層情報を得る第１工程と、前記第１層情報に基づいて、前記第１パターン要素と前記第３パターン要素とのずれに関する前記複数の領域間での差が低減されるように、前記第３層に形成すべき前記第３パターン要素の位置を示す第３層情報を求める第２工程と、前記第１層情報および前記第３層情報に基づいて、前記第２パターン要素が前記第１パターン要素と前記第３パターン要素とにそれぞれ接続されるように、前記複数の領域の各々について前記オフセット値を決定する第３工程と、を含むことを特徴とする。
【０００８】
本発明の更なる目的又はその他の側面は、以下、添付図面を参照して説明される好ましい実施形態によって明らかにされるであろう。
【発明の効果】
【０００９】
本発明によれば、例えば、複数の領域を有する層の上の層に、複数の領域にわたってパターンを形成するために有利な技術を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】露光装置の構成を示す図である。
【図２】再構成基板を示す図である。
【図３】配線パターンを形成する方法を示すフローチャートである。
【図４】配線パターンを形成する際の各状態を示す図である。
【図５】配線パターンを形成する際の各状態を示す図である。
【図６】配線パターンを形成する際の各状態を示す図である。
【図７】オフセット値の決定方法を示すフローチャートである。
【図８】オフセット値とビアパターンのずれとの関係を示す図である。
【図９】配線パターンの補正パラメータを説明するための図である。
【図１０】配線パターンを形成する際の各状態を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して、本発明の好適な実施の形態について説明する。なお、各図において、同一の部材ないし要素については同一の参照番号を付し、重複する説明は省略する。以下の説明において、ＸＹ方向（Ｘ方向およびＹ方向）は、基板（再構成基板）の面と平行な方向を表し、Ｚ方向は、基板（再構成基板）の面と垂直な方向を表すものとする。また、以下の実施形態では、ＦＯＷＬＰ（Fan Out Wafer Level Packaging）を例示して説明する。
【００１２】
＜第１実施形態＞
［リソグラフィ装置について］
まず、ＦＯＷＬＰに用いられるリソグラフィ装置（パターン形成装置）について、図１を参照しながら説明する。ここでは、リソグラフィ装置として、マスクのパターンを基板に転写する（基板を露光する）露光装置について説明するが、それに限られるものではない。例えば、モールドを用いて基板上のインプリント材にパターンを形成するインプリント装置や、荷電粒子線を基板に照射した当該基板にパターンを形成する描画装置などのリソグラフィ装置もＦＯＷＬＰに適用することができる。
【００１３】
図１は、露光装置１００の構成を示す概略図である。露光装置１００は、射出部１と、照明光学系２と、マスクステージ３と、投影光学系４と、基板ステージ５と、検出部６と、制御部７とを含みうる。制御部７は、例えばＣＰＵやメモリ（記憶部）などを有するコンピュータを含み、露光装置１００における露光処理を制御する（露光装置１００の各部を制御する）。
【００１４】
射出部１は、例えばｉ線水銀ランプやエキシマレーザなどの光源を含み、基板９を露光する光を射出する。照明光学系２は、マスクステージ３に保持されたマスク８が均一に照明されるように、射出部１から射出された光を整形する。投影光学系４は、所定の倍率（例えば１倍）を有し、マスク８に形成されたパターンを基板９に投影する。基板ステージ５は、基板９を保持して移動可能に構成される。基板ステージ５は、不図示の干渉計やエンコーダなどによって位置や姿勢が高精度に制御されうる。検出部６は、投影光学系４を介さずに基板９に形成されたマークを検出する、いわゆるオフアクシススコープを含みうる。このように構成された露光装置１００は、マスク８に形成されたパターンを投影光学系４を介して基板９（具体的には、基板上に予め塗布された感光材）に投影し、当該基板９を露光することにより、基板９にマスク８のパターンを転写することができる。
【００１５】
［ＦＯＷＬＰについて］
次に、ＦＯＷＬＰについて説明する。ＦＯＷＬＰとは、図２に示すように、ダイシングされて互いに独立（分離）した複数の半導体チップ１１を並べてモールド材１３（樹脂）などで固めることにより再構成された再構成基板１０の上に、配線パターンなどを形成する方法である。配線パターンなどは、リソグラフィ装置（露光装置１００）を用いて形成されうる。また、ＦＯＷＬＰにおける配線パターンは、複数の半導体チップ１１のパターン同士を結線するため、複数の半導体チップ１１にわたって一括して形成されうる。
【００１６】
以下に、ＦＯＷＬＰにおいて配線パターンを形成する方法について、図３および図４を参照しながら説明する。図３は、ＦＯＷＬＰにおいて配線パターンを形成する方法を示すフローチャートである。また、図４（ａ）〜（ｃ）は、ＦＯＷＬＰにおいて配線パターンを形成する際の各状態を示す図であり、複数（２個）の半導体チップ１１ａ、１１ｂに対して配線パターンを形成する際の各状態を示している。各図における上図は、複数（２個）の半導体チップ１１を上（Ｚ方向）から見た図であり、下図は、複数の半導体チップ１１を横（Ｙ方向）から見た図（ａ−ａ断面図）である。
【００１７】
Ｓ１１では、ダイシングされて互いに分離した複数の半導体チップ１１を並べてモールド材１３などで固めることにより再構成基板１０（第１層）を形成する。図４（ａ）は、互いのパターン同士が配線パターンによって結線されるべき複数（２個）の半導体チップ１１ａ、１１ｂを示す図である。再構成基板１０（第１層）には、複数の半導体チップ１１が並べて固定されており、複数の半導体チップ１１（領域）の各々に形成されたパターンには、電極パッド１２（第１パターン要素（第１パッド））が設けられている。そして、以下の工程において、複数の半導体チップ１１の各々における電極パッド１２同士を後述の配線パターン３１で結線することにより、複数の半導体チップ１１を１つの半導体デバイスとして機能させることができる。
【００１８】
Ｓ１２では、再構成基板１０（第１層）の上に第２層２０を堆積する。第２層２０は、絶縁材料からなる絶縁層である。Ｓ１３では、再構成基板１０の上に堆積された第２層２０に、複数の半導体チップ１１の各々について（半導体チップ１１ごとに）ビアパターン２１を形成する。ビアパターン２１は、半導体チップ１１における電極パッド１２と後述する配線パターン３１の電極パッド３２（第３パッド）とを電気的に接続させるビア２２（第２パターン要素）を含み、リソグラフィ装置などによって形成されうる。具体的には、再構成基板１０の上に堆積された第２層２０にリソグラフィ装置などによってパターニングを行った後、第２層２０の加工（エッチング等）を行うことにより第２層２０にビアホールを形成する。そして、メッキ法などによって当該ビアホールに金属（例えば銅）を充填することにより第２層２０にビアパターン２１（ビア２２）を形成することができる。
【００１９】
図４（ｂ）は、再構成基板１０の上に堆積された第２層２０にビアパターン２１を形成した状態を示す図である。ビアパターン２１は、上述したように複数の半導体チップ１１の各々に対して（半導体チップごとに）形成されうる。そして、ビアパターン２１における複数のビア２２は、半導体チップ１１の電極パッド１２にビアがＸＹ方向において重なり合うように、ビアパターン２１を形成する対象の半導体チップ１１に形成された複数の電極パッド１２の配置と対応する配置を有しうる。ビア２２の寸法は、半導体チップ１１の電極パッド１２の寸法より小さいことが好ましい。
【００２０】
Ｓ１４では、ビアパターン２１が形成された第２層２０の上に第３層３０を堆積する。第３層３０は、絶縁材料からなる絶縁層である。Ｓ１５では、第２層２０の上に堆積された第３層３０に、複数の半導体チップ１１において対応する電極パッド１２同士を電気的に接続するための配線パターン３１を、複数の半導体チップ１１にわたって一括して形成する。配線パターン３１は、第２層２０に形成されたビア２２と電気的に接続される電極パッド３２（第３パターン要素（第３パッド））を含み、リソグラフィ装置などによって形成されうる。具体的には、ビアパターン２１が形成された第２層２０の上に堆積された第３層３０にリソグラフィ装置などによってパターニングを行った後、第３層３０の加工（エッチング）を行うことにより第３層３０に溝（凹部）を形成する。そして、メッキ法などによって当該溝に金属（例えば銅）を充填することにより第３層３０に配線パターン３１を形成することができる。
【００２１】
図４（ｃ）は、第２層２０の上に堆積された第３層３０に配線パターン３１を形成した状態を示す図である。配線パターン３１は、上述したように複数の半導体チップ１１にわたって一括して形成されうる。そして、配線パターン３１における複数の電極パッド３２は、目標位置（理想位置、設計位置）に形成されたときの複数の半導体チップ１１にわたる複数の電極パッド１２の上（第１パターン要素上）にそれぞれ重ね合わせるべき配置を有しうる。即ち、配線パターン３１における複数の電極パッド３２は、目標位置に配置されたときの複数の半導体チップ１１にわたる複数の電極パッド１２の配置と対応する配置を有しうる。配線パターン３１の電極パッド３２の寸法は、ビア２２の寸法より小さいことが好ましい。
【００２２】
［半導体チップの位置ずれについて］
上述のように、ＦＯＷＬＰが行われる再構成基板１０は、ダイシングされて互いに分離した複数の半導体チップ１１を並べてモールド材１３などで固めることにより形成される（Ｓ１１）。しかしながら、再構成基板１０を形成する際、固める前の複数の半導体チップ１１の配列精度が不十分であったり、複数の半導体チップ１１を固めるときに意図しない力が加わったりすることがある。この場合、形成された再構成基板１０における複数の半導体チップ１１には、図５（ａ）に示すように、複数の半導体チップ１１を並べて固定する工程に起因して、目標位置１４に対して位置ずれや回転ずれなどが個別に生じることとなる。そして、各半導体チップ１１の位置ずれなどを考慮しないで、ビアパターン２１および配線パターン３１を形成する場合を想定する。この場合、半導体チップ１１には、図５（ｂ）および（ｃ）に示すように、ビア２２を介して配線パターン３１の電極パッド３２に電気的に接続していない電極パッド１２ａが生じうる。
【００２３】
そこで、本実施形態では、ビアパターン２１のビア２２が半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とにそれぞれ重なり合うように、ビアパターン２１を各半導体チップ１１に対して形成する際のオフセット値を決定する。即ち、ビアパターン２１のビア２２が、半導体チップ１１の電極パッド１２に重なる部分と、配線パターン３１の電極パッド３２に重なる部分とを有するように、当該オフセット値を決定する。オフセット値は、具体的には、基板面（露光面）における位置ずれ量やずれの方向、又はずれの分布（ディストーション）などを含む。このように決定されたオフセット値をＳ１３の工程で適用することにより、ビアパターン２１のビア２２を介して配線パターン３１の電極パッド３２に電気的に接続していない半導体チップ１１の電極パッド１２が生じることを抑制することができる。オフセット値は、複数の半導体チップ１１の各々について決定されうる。
【００２４】
例えば、例えば、図６（ａ）に示すように、再構成基板１０における複数の半導体チップ１１に位置ずれや回転ずれなどが個別に生じているとする。この場合、Ｓ１３の工程において、図６（ｂ）に示すように、決定されたオフセット値に従って、ビアパターン２１を半導体チップ１１からＸＹ方向にずらして第２層２０に形成する。これにより、図６（ｃ）に示すように、複数の半導体チップ１１にわたる複数の電極パッド１２と配線パターン３１における複数の電極パッド３２とを、ビアパターン２１における複数のビア２２を介してそれぞれ電気的に接続することができる。
【００２５】
［オフセット値の決定方法について］
次に、オフセット値の決定方法について、図７を参照しながら説明する。図７は、オフセット値の決定方法を示すフローチャートである。図７に示すフローチャートの各工程は、露光装置１００の制御部７で行われてもよいし、露光装置１００の外部コンピュータで行われてもよい。以下の説明では、露光装置１００の制御部７においてオフセット値を決定する例について説明する。
【００２６】
Ｓ２１では、制御部７は、再構成基板１０（第１層）における複数の半導体チップ１１（領域）の各々における電極パッド１２の位置を示す情報（以下、第１層情報と称する）を取得する。例えば、制御部７は、再構成基板１０を保持した基板ステージ５をＸＹ方向に移動させながら、複数の半導体チップ１１の各々に形成されたマークの位置（Ｘ、Ｙ方向）を検出部６に検出させる。そして、制御部７は、検出部６の視野内におけるマークの位置座標と、基板ステージ５の位置座標とを求めることにより、目標位置１４に対する各半導体チップ１１のずれ（位置ずれ、回転ずれ等）を求めることができる。これにより、制御部７は、複数の半導体チップ１１の各々に形成されたパターンの設計データ（即ち、マークと各電極パッド１２との位置関係を示す設計データ）とに基づいて、各半導体チップ１１についての各電極パッド１２の位置を求めを求めることができる。したがって、第１層情報を得ることができる。
【００２７】
検出部６によって検出すべき各半導体チップ１１のマークの数は、各半導体チップ１１の位置や形状を検出する精度、および検出に要する時間などに応じて決めることができる。例えば、各半導体チップ１１の位置ずれのみを得たい場合には、各半導体チップに設けられた１つのマークのみを検出部６に検出させるとよい。また、各半導体チップ１１の位置ずれに加えて回転ずれも得たい場合には、各半導体チップ１１に設けられた２つのマークを検出部６に検出させるとよい。さらに、各半導体チップ１１の形状（歪みなど）も得たい場合には、各半導体チップ１１に設けられた３つ以上のマークを検出部６に検出させるとよい。
【００２８】
ここで、本実施形態では、検出部６によって検出されたマークの位置に基づいて第１層情報を求めたが、それに限られるものではなく、複数の半導体チップ１１の各々における電極パッド１２の位置を実測した結果から得られてもよい。例えば、半導体チップ１１の電極パッド１２の位置（ＸＹ方向）を直接検出することができるように検出部６が構成されている場合には、上述の設計データを用いずに第１層情報を求めることができる。また、制御部７は、露光装置１００の外部の計測装置において各半導体チップ１１の電極パッド１２の位置を計測することによって得られた第１層情報を取得するだけでもよい。この場合、制御部７は、複数の再構成基板１０において第１層情報の差が小さければ（即ち、許容値以下であれば）、代表的な再構成基板１０によって得られた第１層情報を他の再構成基板１０に適用してもよい。
【００２９】
Ｓ２２では、制御部７は、Ｓ２１で得られた第１層情報に基づいて、第３層３０に形成すべき配線パターン３１の各電極パッド３２の位置を示す情報（以下、第３層情報と称する）を求める。例えば、制御部７は、第１層情報に基づいて、半導体チップ１１と配線パターン３１との位置ずれおよび回転ずれが、複数の半導体チップ１１において同様になるように配線パターン３１の位置を決定する。これにより、制御部７は、配線パターン３１における各電極パッド３２の位置を示す設計データに基づいて、第３層情報を求めることができる。
【００３０】
Ｓ２３では、制御部７は、Ｓ２１で得られた第１層情報およびＳ２２で求めた第３層情報に基づいて、ビアパターン２１を複数の半導体チップ１１の各々について形成する際のオフセット値を決定する。このとき、制御部７は、ビアパターン２１のビア２２が、半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とにそれぞれ重なり合うようにオフセット値を決定する。当該オフセット値は、複数の半導体チップ１１の各々について（半導体チップ１１ごとに）決定されうる。
【００３１】
例えば、半導体チップ１１の各電極パッド１２の位置とビアパターン２１の各ビア２２の位置とを一致させる状態（オフセット値がゼロの状態）を状態Ａとする。一方、ビアパターン２１の各ビア２２の位置と配線パターン３１の各電極パッド３２の位置とを一致させる状態を状態Ｂとする。この場合、図８に示すように、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とのずれ（位置ずれおよび回転ずれを含む。以下、第１ずれ８１と称する。）は、オフセット値を大きくして状態Ａから状態Ｂに近づけるにつれて大きくなっていく。一方、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とのずれ（位置ずれおよび回転ずれを含む。以下、第２ずれ８２と称する。）は、オフセット値を大きくして状態Ａから状態Ｂに近づけるにつれて小さくなっていく。即ち、第１ずれ８１および第２ずれ８２は、トレードオフの関係になる。
【００３２】
ここで、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを電気的に接続させるためには、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを少なくとも一部において重ね合わせる必要がある。つまり、第１ずれ８１は、半導体チップ１１の電極パッド１２とビアパターン２１のビア２２とを少なくとも一部において重ね合わせることのできる範囲（第１許容範囲８３）に収まっている必要がある。そのため、第１許容範囲８３は、半導体チップ１１の電極パッド１２の寸法とビアパターン２１のビア２２の寸法とに基づいて設定されうる。具体的には、第１許容範囲８３は、半導体チップ１１の電極パッド１２の寸法とビアパターン２１のビア２２の寸法との合計の半分より小さい範囲に設定されうる。
【００３３】
また、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを電気的に接続させるためには、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを少なくとも一部において重ね合わせる必要がある。つまり、第２ずれ８２は、ビアパターン２１のビア２２と配線パターン３１の電極パッド３２とを少なくとも一部において重ね合わせることにできる範囲（第２許容範囲８４）に収まっている必要がある。そのため、第２許容範囲８４は、ビアパターン２１のビア２２の寸法と配線パターン３１の電極パッド３２の寸法とに基づいて設定されうる。具体的には、第２許容範囲８４は、ビアパターン２１のビア２２の寸法と配線パターン３１の電極パッド３２の寸法との合計の半分より小さい範囲に設定されうる。
【００３４】
したがって、制御部７は、図８に示すように、第１ずれ８１が第１許容範囲８３に収まり、且つ第２ずれ８２が第２許容範囲８４に収まる適正範囲８５の内側においてオフセット値を決定することが好ましい。例えば、制御部７は、他に制約になる条件がない限り、適正範囲８５における中心値（中央の値）をオフセット値として決定することが好ましい。このように決定したオフセット値を、Ｓ１３の工程で適用することで、各半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とを、ビアパターン２１のビア２２を介して電気的に接続することができる。
【００３５】
本実施形態では、第３層３０に配線パターン３１を形成するまでの工程について説明したが、ＦＯＷＬＰでは、第３層３０の上にも複数の層が形成されうる。このように第３層３０の上に形成された複数の層のうち、最上層に形成されるパターンの配列精度は、理想格子に近い方が好ましい。これは、ＦＯＷＬＰにより作製された部品を、実際の製品に用いられるボードに組み込むことが困難になるからである。例えば、再構成基板１０の上に配線パターン３１を有する第３層３０を形成した後、第３層３０の上にはそれぞれパターンを有する複数の層が形成される。そして、再構成基板１０は、配線パターン３１で接続された複数の半導体チップ１１を１つのチップ単位（以下、単位チップと称する）としてダイシングが行われる。つまり、最上層に形成されるパターンの配列精度は、ダイシングにより得られた単位チップに形成されるバンプの位置精度に影響し、バンプの位置精度が低いと、単位チップのバンプをボートのパッドに接続させることが困難となりうる。
【００３６】
したがって、最上層の配列精度を理想格子に近づけること（許容範囲に収めること）で、単位チップの個体差が小さくなり、単位チップを精度よくボードに組み込むことができる。即ち、本実施形態では、複数の半導体チップ１１の各々に位置ずれや回転ずれが個別に生じていても、第２層２０に形成すべきビアパターン２１をオフセット値に従って形成することで、第３層３０に形成すべき配線パターンを理想格子で形成することができる。これにより、第３層３０の上に形成される複数の層（特に最上層）についても、理想格子で形成することができる。
【００３７】
ここで、第３層３０に形成すべき配線パターン３１は、理想格子で形成することに限られるものではなく、複数の半導体チップ１１の各々における位置ずれや回転ずれに応じて当該配線パターン３１の位置や回転を補正してもよい。例えば、第２層２０に形成すべきビアパターン２１の位置補正量および回転補正量、第３層３０に形成すべき配線パターン３１の位置補正量および回転補正量を変数とし、ビア２２と電極パッド３２とのずれ量を最適化するための最適化計算を行う。これにより、ビアパターン２１と配線パターン３１との間の位置補正量および回転補正量を求めることができる。そして、Ｓ２２において、求めた位置補正量および回転補正量に従って、第３層３０に形成すべき配線パターン３１の位置や回転を決定することにより、図８における適正範囲８５が広がりうる。
【００３８】
また、複数の半導体チップ１１の各々における位置ずれや回転ずれに応じて、第３層３０に形成される配線パターン３１の形状を補正してもよい。例えば、Ｓ２２において、配線パターン３１の補正パラメータとして、投影倍率（図９（ａ））やディストーション（図９（ｂ））、縦横倍率差（図９（ｃ）および（ｄ））などを決定すると更に補正自由度が上がるため、図８における適正範囲８５が広がりうる。このような配線パターン３１の形状補正は、例えば、投影光学系４に含まれるレンズを移動させたり、投影光学系４に回転非対称な光学素子を組み込んだりすることによって実現されうる。なお、配線パターン３１の形状補正を行うと、理想格子からずれてしまうこととなる。この場合には、第３層３０の上の複数の層に形成されるべきパターンにおいて、位置補正や回転補正、形状補正を行うことにより、最上層のパターンを理想格子に近づけることが好ましい。
【００３９】
＜第２実施形態＞
再構成基板１０における各半導体チップ１１のずれによっては、第１実施形態で説明した方法によってオフセット値を決定することが困難になる場合がある。即ち、図８に示す適正範囲８５が存在しない場合がある。この場合、再構成基板１０の上に複数の第２層２０を形成し、複数の第２層２０の各々にビアパターン２１を互いにずらして形成することが好ましい。
【００４０】
例えば、再構成基板１０における複数の半導体チップ１１が、図１０（ａ）に示すようにずれている場合を想定する。そして、再構成基板１０の上に第２層２０を堆積させ、当該第２層２０にビアパターン２１を形成する工程を行う場合を想定する。この場合、当該工程を１回行うだけでは、各半導体チップ１１の電極パッド１２と配線パターン３１の電極パッド３２とを、ビアパターン２１のビア２２を介して電気的に接続することが困難となる。したがって、図１０（ｂ）に示すように、当該工程を２回以上行うことにより、各半導体チップの電極パッドと配線パターンの電極パッドとを、複数（３つ）の第２層の各々に形成されたビアパターンのビア（２２ａ〜２２ｃ）で電気的に接続することができる。複数の第２層２０の各々にビアパターン２１を形成する際のオフセット値は、図７に示すフローチャートに従って決定することができる。
【００４１】
＜物品の製造方法の実施形態＞
本発明の実施形態にかかる物品の製造方法は、例えば、半導体デバイス等のマイクロデバイスや微細構造を有する素子等の物品を製造するのに好適である。本実施形態の物品の製造方法は、上記の方法を用いて基板にパターンを形成する工程と、かかる工程でパターンを形成された基板を加工する工程とを含む。更に、かかる製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含む。本実施形態の物品の製造方法は、従来の方法に比べて、物品の性能・品質・生産性・生産コストの少なくとも１つにおいて有利である。
【００４２】
＜その他の実施例＞
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、その要旨の範囲内で種々の変形および変更が可能である。
【符号の説明】
【００４４】
１０：再構成基板、１１：半導体チップ、１２：電極パッド、２０：第２層、２１：ビアパターン、２２：ビア、３０：第３層、３１：配線パターン、３２：電極パッド
【図１】
0006730851.tif 000002
【図２】
0006730851.tif 000003
【図３】
0006730851.tif 000004
【図４】
0006730851.tif 000005
【図５】
0006730851.tif 000006
【図６】
0006730851.tif 000007
【図７】
0006730851.tif 000008
【図８】
0006730851.tif 000009
【図９】
0006730851.tif 000010
【図１０】
0006730851.tif 000011