(57)【特許請求の範囲】
【請求項１】
第１のステップで、第１のクロック信号をＡ／Ｄ変換回路に供給し、
第２のステップで、第１のフレームを撮像し、撮像したアナログデータを前記Ａ／Ｄ変換回路でデジタルデータに変換し、
第３のステップで、前記第１のフレームの最上位ビットデータを比較回路に格納し、
第４のステップで、第２のクロック信号を前記Ａ／Ｄ変換回路に供給し、
第５のステップで、第２のフレームを撮像し、撮像したアナログデータを前記Ａ／Ｄ変換回路でデジタルデータに変換し、
第６のステップで、前記第２のフレームの最下位ビットデータを前記比較回路に伝送し、
第７のステップで、前記比較回路において前記第１のフレームの最上位ビットデータの論理信号と前記第２のフレームの最下位ビットデータの論理信号が同一か否かを比較し、前記二つの論理信号が同一である場合は前記第１のステップに戻り、前記二つの論理信号が異なる場合は前記第５のステップに戻る動作を上記順序で行うことを特徴とする撮像装置の動作方法。
【請求項２】
第１のステップで、第１のクロック信号をＡ／Ｄ変換回路に供給し、
第２のステップで、第１のフレームを撮像し、撮像したアナログデータを前記Ａ／Ｄ変換回路でデジタルデータに変換し、
第３のステップで、前記第１のフレームの最上位ビットデータを比較回路に格納し、
第４のステップで、第２のクロック信号を前記Ａ／Ｄ変換回路に供給し、
第５のステップで、第２のフレームを撮像し、撮像したアナログデータを前記Ａ／Ｄ変換回路でデジタルデータに変換し、
第６のステップで、前記第２のフレームの最下位ビットデータを前記比較回路に伝送し、
第７のステップで、前記比較回路において前記第１のフレームの最上位ビットデータの論理信号と前記第２のフレームの最下位ビットデータの論理信号が同一か否かを比較し、前記二つの論理信号が同一である場合は前記第１のステップに戻り、前記二つの論理信号が異なる場合は前記第５のステップに戻る動作を上記順序で行う撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、撮像装置およびその動作方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００５】
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−１１９７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
撮像装置の応用機器の一例として監視カメラシステムが知られている。監視カメラシステムは長時間連続して動画撮像などを行うため、消費電力が膨大となる。また、撮像データを保存する機器として高価な大容量の記憶装置が必要となる。
【０００８】
変化がないとみなせる環境下において、固定された監視カメラで静止している被写体を撮像する場合、その撮像データはフレーム間でほとんど差異はない。つまり、平穏時においては同じ撮像データを長時間取り続けていることになる。
【０００９】
このような場合では、画像の変化の有無を検知して必要な期間だけ撮像を行うことが望まれる。このような機能を有する撮像装置を用いることで、別途センサなどを併用することなく監視カメラシステムを低消費電力化することができる。また、監視カメラシステムに安価な小容量の記憶装置を用いることができる。
【００１０】
したがって、本発明の一態様では、低消費電力の撮像装置を提供することを目的の一つとする。または、画像の変化の有無を検知することのできる撮像装置を提供することを目的の一つとする。または、画像に変化がないときにクロック周波数を低下させる撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、上記撮像装置の動作方法を提供することを目的の一つとする。
【００１１】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１２】
本発明の一態様は、フレーム間の差分検出を行う期間にクロック周波数を低減させる撮像装置に関する。
【００１３】
本発明の一態様は、画素と、第１の回路と、第２の回路と、第３の回路と、第４の回路と、を有する撮像装置であって、画素は第１の回路と電気的に接続され、第１の回路は第２の回路と電気的に接続され、第２の回路は第３の回路と電気的に接続され、第３の回路は第４の回路と電気的に接続され、第４の回路は第１の回路と電気的に接続され、第１の回路は、アナログ信号をデジタル信号に変換する機能を有し、第２の回路は、第１のフレームの画像データと第２のフレームの画像データとの差分を検出する機能を有し、第３の回路は、クロック信号の周波数を制御する機能を有し、第４の回路は、複数の周波数のクロック信号を生成する機能を有することを特徴とする撮像装置である。
【００１４】
第１の回路は、カウンター回路を有し、カウンター回路は出力ビット数に対応する複数の出力端子を有し、第２の回路は、第５の回路と、第６の回路と、を有し、第５の回路は、第１の入力端子、第２の入力端子および第１の出力端子を有し、第５の回路は、第１の入力端子に供給される論理信号に従って動作し、第５の回路は、第２の入力端子に供給された論理信号を保持する機能および第１の出力端子から出力する機能を有し、第６の回路は、第３の入力端子、第４の入力端子および第２の出力端子を有し、第６の回路は、第３の入力端子および第４の入力端子に供給される論理信号が同じ場合は第１の論理信号を第２の出力端子から出力する機能を有し、第６の回路は、第３の入力端子および第４の入力端子に供給される論理信号が異なる場合は第２の論理信号を第２の出力端子から出力する機能を有し、第１の入力端子は、カウンター回路の上位ビットの出力端子と電気的に接続され、第１の出力端子は、第３の入力端子と電気的に接続され、第４の入力端子は、カウンター回路の下位ビットの出力端子と電気的に接続され、第２の出力端子は、第３の回路と電気的に接続される構成とすることができる。
【００１５】
第４の回路は、第１乃至第４のトランジスタと、第７の回路と、を有し、第１のトランジスタのゲートは第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のトランジスタのゲートは第４のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は第４のトランジスタのソースまたはドレインの他方と電気的に接続され、第７の回路は第５の入力端子と、第６の入力端子と、第７の入力端子と、第８の入力端子と、第３の出力端子と、を有し、第５の入力端子は、第１の電位を供給する配線と電気的に接続され、第６の入力端子は、第１のトランジスタのソースまたはドレインと電気的に接続され、第７の入力端子は、第２のトランジスタのソースまたはドレインと電気的に接続され、第８の入力端子は第３の出力端子と電気的に接続され、第３の出力端子は第１の回路と電気的に接続され、第７の回路は、インバータ回路と、第５のトランジスタと、第６のトランジスタと、を有し、インバータ回路の出力端子は第５のトランジスタのソースまたはドレインの一方と電気的に接続され、インバータ回路の出力端子は第６のトランジスタのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第６のトランジスタのソースまたはドレインの他方と電気的に接続され、インバータ回路の高電源電位入力端子は第５の入力端子として機能し、第５のトランジスタのゲートは第６の入力端子として機能し、第６のトランジスタのゲートは第７の入力端子として機能し、インバータ回路の入力端子は第８の入力端子として機能し、第５のトランジスタのソースまたはドレインの他方および第６のトランジスタのソースまたはドレインの他方は第３の出力端子として機能させることができる。
【００１６】
第４の回路において、第７の回路を３以上の奇数段で直列接続し、初段の第７の回路が有する第８の入力端子が最終段の第７の回路が有する第３の出力端子と電気的に接続されていてもよい。
【００１７】
第４の回路において、第３および第４のトランジスタは活性層に酸化物半導体を有し、当該酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【００１８】
画素は、第７乃至第１０のトランジスタおよび光電変換素子を有し、光電変換素子の一方の電極は、第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第８のトランジスタのソースまたはドレインの一方と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、容量素子の一方の電極と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は、第９のトランジスタのゲートと電気的に接続され、第９のトランジスタのソースまたはドレインの一方は、第１０のトランジスタのソースまたはドレインの一方と電気的に接続されている構成とすることができる。
【００１９】
また、第７のトランジスタ乃至第１０のトランジスタは、活性層に酸化物半導体を有し、酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
【００２０】
また、光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることができる。例えば、セレンとしては非晶質セレンまたは結晶セレンを用いることができる。
【００２１】
また、本発明の他の一態様は、第１のステップで、第１のクロック信号をＡ／Ｄ変換回路に供給し、第２のステップで、第１のフレームを撮像し、撮像したアナログデータをＡ／Ｄ変換回路でデジタルデータに変換し、第３のステップで、第１のフレームの最上位ビットデータを比較回路に格納し、第４のステップで、第２のクロック信号をＡ／Ｄ変換回路に供給し、第５のステップで、第２のフレームを撮像し、撮像したアナログデータをＡ／Ｄ変換回路でデジタルデータに変換し、第６のステップで、第２のフレームの最下位ビットデータを比較回路に伝送し、第７のステップで、比較回路において第１のフレームの最上位ビットデータの論理信号と第２のフレームの最下位ビットデータの論理信号が同一か否かを比較し、二つの論理信号が同一である場合は第１のステップに戻り、二つの論理信号が異なる場合は第５のステップに戻る動作を上記順序で行うことを特徴とする撮像装置の動作方法である。
【００２２】
上記Ａ／Ｄ変換回路をｋビット（ｋは自然数）であり、第１のクロック信号の周波数をｆ１、第２のクロック信号の周波数をｆ２としたとき、ｆ２＝ｆ１／２（ｋ−１）とすることができる。
【発明の効果】
【００２３】
本発明の一態様を用いることで、低消費電力の撮像装置を提供することができる。または、画像の変化の有無を検知することのできる撮像装置を提供することができる。または、画像に変化がないときにクロック周波数を低下させる撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、新規な半導体装置などを提供することができる。または、上記撮像装置の動作方法を提供することができる。
【００２４】
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】撮像装置を説明するブロック図。
【図２】画素を説明する回路図。
【図３】比較回路を説明するブロック図。
【図４】ラッチ回路を説明する回路図。
【図５】排他的論理和回路を説明する回路図。
【図６】電圧制御発振器を説明する回路図。
【図７】電圧制御発振器の動作を説明するタイミングチャート。
【図８】電圧制御発振器を説明する回路図。
【図９】Ａ／Ｄ変換回路を説明する回路図。
【図１０】撮像装置の動作を説明するタイミングチャート。
【図１１】撮像装置の動作を説明するタイミングチャート。
【図１２】撮像装置の動作を説明するタイミングチャート。
【図１３】撮像装置の動作を説明するタイミングチャート。
【図１４】撮像装置の動作を説明するタイミングチャート。
【図１５】画素を説明する回路図。
【図１６】画素を説明する回路図。
【図１７】画素を説明する回路図。
【図１８】撮像装置の構成を説明する図。
【図１９】撮像装置の構成を説明する断面図。
【図２０】ローリングシャッタ方式およびグローバルシャッタ方式の動作を説明する図。
【図２１】光電変換素子の接続形態を説明する断面図。
【図２２】光電変換素子の接続形態を説明する断面図。
【図２３】撮像装置を説明する断面図。
【図２４】光電変換素子の接続形態を説明する断面図。
【図２５】撮像装置を説明する断面図。
【図２６】撮像装置を説明する断面図。
【図２７】撮像装置を説明する断面図および回路図。
【図２８】撮像装置を説明する断面図。
【図２９】撮像装置を説明する断面図。
【図３０】撮像装置を説明する断面図。
【図３１】撮像装置の構成を説明する断面図。
【図３２】撮像装置の構成を説明する断面図。
【図３３】撮像装置の構成を説明する断面図。
【図３４】湾曲した撮像装置を説明する図。
【図３５】トランジスタを説明する上面図および断面図。
【図３６】トランジスタを説明する上面図および断面図。
【図３７】トランジスタのチャネル幅方向の断面を説明する図。
【図３８】トランジスタのチャネル長方向の断面を説明する図。
【図３９】半導体層を説明する上面図および断面図。
【図４０】トランジスタを説明する上面図および断面図。
【図４１】トランジスタを説明する上面図および断面図。
【図４２】トランジスタのチャネル幅方向の断面を説明する図。
【図４３】トランジスタのチャネル長方向の断面を説明する図。
【図４４】トランジスタを説明する上面図および断面図。
【図４５】トランジスタを説明する上面図。
【図４６】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図４７】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図４８】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図４９】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図５０】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図５１】撮像装置を収めたパッケージの斜視図および断面図。
【図５２】撮像装置を収めたパッケージの斜視図および断面図。
【図５３】電子機器を説明する図。
【図５４】撮像装置の動作方法を説明するフローチャート。
【発明を実施するための形態】
【００２６】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２７】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２８】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２９】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３０】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００３１】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３２】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３３】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３４】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３６】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３７】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３８】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３９】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００４０】
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
【００４１】
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
【００４２】
本発明の一態様の撮像装置は基準フレームの上位ビットデータと、比較フレームの下位ビットデータとを比較して差分を検出する機能を有する。当該差分検出期間はＡ／Ｄ変換回路に供給するクロック信号（ＣＬＫ）の周波数を低くし、差分が検出されるとクロック信号（ＣＬＫ）の周波数を高くして新たなフレームの撮像を行うことができる。なお、本明細書では、基準となる画像を取得するために撮像したフレームを基準フレーム、差分検出期間中に撮像するフレームを比較フレームという。
【００４３】
例えば、監視カメラなどで撮像する場合において、初期に撮像した画像に対して変化が生じるまで新たな画像の取得は行わず、その間は周波数の低いクロック信号（ＣＬＫ）でＡ／Ｄ変換回路を動作させることができる。したがって、消費電力を低減させることができる。
【００４４】
図１は、本発明の一態様の撮像装置を説明する図である。当該撮像装置は、マトリクス状に配列された画素２０を有する画素アレイ２１と、画素２０を駆動する機能を有する回路２２（ロードライバ）と、画素２０から出力されるアナログ信号をデジタル変換する機能を有する回路２３（Ａ／Ｄ変換回路）と、回路２３で変換されたデータを選択して読み出す機能を有する回路２４（カラムドライバ）と、フレーム間の差分を検出する機能を有する回路２５と、回路２３に供給するクロック信号（ＣＬＫ）の周波数を制御する機能を有する回路２６と、複数の周波数のクロック信号を生成し回路２３に供給する機能を有する回路２７と、入力された信号を増幅する機能を有するバッファ回路３１と、を有する。なお、バッファ回路３１を設けない構成とすることもできる。
【００４５】
上記要素の接続形態を説明する。画素２０は行毎に同一の配線を介して回路２２と電気的に接続される。また、画素２０は列毎に配線９１（ＯＵＴ１）を介して回路２３と電気的に接続される。また、回路２３は回路２４および回路２５と電気的に接続され、回路２５は回路２６と電気的に接続され、回路２６は回路２７と電気的に接続され、回路２７は回路２３と電気的に接続される。また、回路２３はバッファ回路３１の入力端子と電気的に接続され、バッファ回路３１の出力端子は配線９３（ＯＵＴ３）と電気的に接続される。
【００４６】
画素２０は、図２に示す回路構成とすることができる。画素２０において、光電変換素子ＰＤの一方の電極は、トランジスタ４７のソース電極またはドレイン電極の一方と電気的に接続される。トランジスタ４７のソース電極またはドレイン電極の他方は、トランジスタ４８のソース電極またはドレイン電極の一方と電気的に接続される。トランジスタ４７のソース電極またはドレイン電極の他方は、容量素子Ｃ１の一方の電極と電気的に接続される。トランジスタ４７のソース電極またはドレイン電極の他方は、トランジスタ４９のゲート電極と電気的に接続される。トランジスタ４９のソース電極またはドレイン電極の一方は、トランジスタ５０のソース電極またはドレイン電極の一方と電気的に接続される。なお、図２に示す画素２０の回路構成は一例であり、光の強度に応じて出力電流または出力電圧を制御することができれば他の回路構成であってもよい。
【００４７】
光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に電気的に接続される。トランジスタ４８のソース電極またはドレイン電極の他方は、配線７２（ＶＰＲ）に電気的に接続される。容量素子Ｃ１の他方の電極は、配線７３（ＶＣ）に電気的に接続される。トランジスタ４９のソース電極またはドレイン電極の他方は、配線７４（ＶＯ）に電気的に接続される。トランジスタ５０のソース電極またはドレイン電極の他方は、配線９１（ＯＵＴ１）に電気的に接続される。
【００４８】
配線７１（ＶＰＤ）、配線７２（ＶＰＲ）、配線７３（ＶＣ）、および配線７４（ＶＯ）は、電源線としての機能を有することができる。例えば、配線７１（ＶＰＤ）および配線７３（ＶＣ）は、低電源電位線として機能させることができる。配線７２（ＶＰＲ）および配線７４（ＶＯ）は、高電源電位線として機能させることができる。
【００４９】
トランジスタ４７のゲート電極は、配線６１（ＴＸ）と電気的に接続される。トランジスタ４８のゲート電極は、配線６２（ＰＲ）と電気的に接続される。トランジスタ５０のゲート電極は、配線６３（ＳＥ）と電気的に接続される。
【００５０】
配線６１（ＴＸ）、配線６２（ＰＲ）および配線６３（ＳＥ）は、トランジスタのオンオフを制御する信号線として機能させることができる。
【００５１】
トランジスタ４７は、光電変換素子ＰＤの出力に応じてノードＮＤ０の電位を制御するための転送トランジスタとして機能させることができる。トランジスタ４８は、ノードＮＤ０の電位を初期化するリセットトランジスタとして機能させることができる。トランジスタ４９は、ノードＮＤ０の電位に応じた出力を行う増幅トランジスタとして機能させることができる。トランジスタ５０は、画素２０を選択する選択トランジスタとして機能させることができる。
【００５２】
なお、上述した画素２０の構成は一例であり、一部の回路、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれない回路、トランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。また、配線９１（ＯＵＴ１）には、配線９１（ＯＵＴ１）に適切な信号電位を出力するための電流源トランジスタを有する読み出し回路を接続してもよい。
【００５３】
画素２０の動作の一例は次の通りである。ここで、配線７２（ＶＰＲ）および配線７４（ＶＯ）を高電位、配線７１（ＶＰＤ）および配線７３（ＶＣ）を低電位とする。
【００５４】
まず、配線６２（ＰＲ）を高電位としてトランジスタ４８を導通し、ノードＮＤ０を配線７２（ＶＰＲ）の電位とする（リセット動作）。
【００５５】
次に、トランジスタ４８を非導通とし、配線６１（ＴＸ）を高電位としてトランジスタ４７を導通し、フォトダイオードＰＤを介してノードＮＤ０から電荷を放出させる（蓄積動作）。図２に示す画素回路では、照射された光の照度が大きいほどフォトダイオードＰＤを流れる光電流は大きくなり、ノードＮＤ０の電位はより小さくなる。
【００５６】
次に、トランジスタ４７を非導通とし、配線６３（ＳＥ）を高電位としてトランジスタ５０を導通し、トランジスタ４９がノードＮＤ０の電位に従って流す電流を、トランジスタ５０を介して配線９１（ＯＵＴ１）に出力する（読み出し動作）。以上のように画素２０を動作させることができる。
【００５７】
回路２２は、画素アレイ２１における特定の行を選択する機能を有する。回路２２はシフトレジスタ回路、否定論理積回路、否定論理和回路、バッファ回路などから構成することができる。
【００５８】
回路２３は、画素２０が配線９１（ＯＵＴ１）に出力するアナログ信号をデジタル信号に変換する機能を有する。変換されたデジタル信号は、回路２３が有する出力端子から出力される。本実施の形態において、回路２３の出力数は１２ビットとする。したがって、バッファ回路３１は１２個設けられ、回路２３とバッファ回路３１を接続するバス配線も１２本となる。ただし、回路２３と回路２５を接続するバス配線は、最低２本とすることができる。なお、回路２３の出力ビット数はこれに限定されない。
【００５９】
回路２４は、上記デジタル信号を出力する列を順次選択する機能を有する。回路２４はシフトレジスタ回路、否定論理積回路、バッファ回路などを有する構成とすることができる。
【００６０】
上記の構成によって、回路２２が選択した行の画素２０から出力されるアナログ信号を回路２３においてデジタル信号に変換し、回路２４によって当該デジタル信号を列毎に順次バッファ回路３１を介して配線９３（ＯＵＴ３）に出力することができる。
【００６１】
回路２５は基準フレームから取得した回路２３の出力値と、比較フレームから取得した回路２３の出力値とを比較し、差分を検出する比較回路としての機能を有する。
【００６２】
図３に回路２５のブロック図の一例を示す。回路２５はＡＮＤ回路（ＡＮＤ１）、ラッチ回路（ＬＡＴＣＨ）、排他的論理和回路（ＸＯＲ）およびＡＮＤ回路（ＡＮＤ２）を有する構成とすることができる。なお、以下の説明において”Ｈ”レベルの信号とは論理信号であり、”１”の信号または高電位の信号と言い換えることができる。また、”Ｌ”レベルの信号とは論理信号であり、”０”の信号または低電位の信号と言い換えることができる。
【００６３】
ＡＮＤ回路（ＡＮＤ１）の入力端子には、回路２２で選択された信号線ＳＥ、回路２４で選択された信号線ＳＥＬおよび信号線Ｉｍｐｏｒｔが接続され、それぞれの論理積が出力端子から出力される。すなわち、信号線ＳＥ、信号線ＳＥＬおよび信号線Ｉｍｐｏｒｔから”Ｈ”レベルの信号が入力するとき、出力端子から”Ｈ”レベルの信号が出力される。
【００６４】
ここで、ＡＮＤ回路（ＡＮＤ１）の入力端子には回路２２で選択された信号線ＳＥおよび回路２４で選択された信号線ＳＥＬが接続される。したがって、ある特定の画素を選択するための選択信号（信号線ＳＥおよび信号線ＳＥＬ）が、その画素に対応する回路２５の動作を制御する。この場合、信号線Ｉｍｐｏｒｔに”Ｈ”レベルの信号を与えることで、基準フレームにおいて選択された画素に対応するデータを取り込むことができる。
【００６５】
ラッチ回路（ＬＡＴＣＨ）は、基準フレームのデジタルデータの一部を保持する機能を有する。図４にラッチ回路（ＬＡＴＣＨ）の回路図の一例を示す。図４に示す回路図はＤ型ラッチ回路であり、配線Ｇに”Ｌ”レベルの信号が供給されるときは、直前の状態を保持し、”Ｈ”レベルの信号が供給されるときは、配線Ｄに供給される論理信号が配線Ｑに出力される。
【００６６】
ラッチ回路（ＬＡＴＣＨ）の第１の入力端子（配線Ｇ）にはＡＮＤ回路（ＡＮＤ１）の出力端子が接続され、第２の入力端子（配線Ｄ）には回路２３が有するカウンター回路の上位ビットデータの出力線が接続される。ここでは、１２ビットの回路２３の最上位ビットデータの出力線である配線ＯＵＴ２［１１］を第２の入力端子（配線Ｄ）に接続する。なお、第２の入力端子（配線Ｄ）には最上位ビットデータの出力線ではなく、他の上位ビットデータの出力線が接続されてもよい。上記構成によりラッチ回路（ＬＡＴＣＨ）は、ＡＮＤ回路（ＡＮＤ１）の出力信号に同期して配線ＯＵＴ２［１１］の論理信号を出力端子（配線Ｑ）に出力する。
【００６７】
排他的論理和回路（ＸＯＲ）は、２つの入力信号の排他的論理和を出力する機能を有する。図５に排他的論理和回路（ＸＯＲ）の回路図の一例を示す。排他的論理和回路（ＸＯＲ）は５つの否定論理和回路（ＮＯＲ）で構成することができる。排他的論理和回路（ＸＯＲ）は配線Ｄｅｔｅｃｔに”Ｌ”レベルの信号が供給されるとき、配線Ａと配線Ｂの論理が同じ場合に”Ｌ”レベルの信号を配線Ｚに出力する機能を有する。それ以外の場合は、”Ｈ”レベルの電位を配線Ｚに出力する。
【００６８】
排他的論理和回路（ＸＯＲ）の第１の入力端子（配線Ａ）にはラッチ回路（ＬＡＴＣＨ）の出力端子が接続され、第２の入力端子（配線Ｂ）には回路２３が有するカウンター回路の下位ビットデータの出力線が接続される。ここでは、１２ビットの回路２３の最下位ビットデータの出力線である配線ＯＵＴ２［０］を第２の入力端子（配線Ｂ）に接続する。なお、第２の入力端子（配線Ｂ）には最下位ビットデータの出力線ではなく、他の下位ビットデータの出力線が接続されてもよい。
【００６９】
上記構成により排他的論理和回路（ＸＯＲ）は、ラッチ回路（ＬＡＴＣＨ）に保持した基準フレームにおいて配線ＯＵＴ２［１１］に出力された論理信号と、比較フレームにおいて配線ＯＵＴ２［０］に出力された論理信号とを比較することができる。配線Ｄｅｔｅｃｔに”Ｌ”レベルの信号が供給され、上記２つのフレームの論理信号が同じである場合、すなわち差分がない場合は”Ｌ”レベルの信号を出力端子（配線Ｚ）に出力し、上記２つのフレームの論理信号が異なる場合、すなわち差分がある場合は”Ｈ”レベルの信号を出力端子（配線Ｚ）に出力する。
【００７０】
ＡＮＤ回路（ＡＮＤ２）の入力端子には、回路２２で選択された信号線ＳＥ、回路２４で選択された信号線ＳＥＬおよび排他的論理和回路（ＸＯＲ）の出力端子が接続され、それぞれの論理積が出力端子から出力される。すなわち、信号線ＳＥ、信号線ＳＥＬおよび排他的論理和回路（ＸＯＲ）から”Ｈ”レベルの信号が入力するとき、出力端子から”Ｈ”レベルの信号が出力される。すなわち、基準フレームと比較フレームのデータに差分が生じたと判断された場合、ＡＮＤ回路（ＡＮＤ２）は”Ｈ”レベルの信号を配線９４（ＯＵＴ４）に出力する。
【００７１】
回路２５において、ＡＮＤ回路（ＡＮＤ１）の出力端子とラッチ回路（ＬＡＴＣＨ）の第１の入力端子とを接続する配線をノードＮＤ１とする。また、ラッチ回路（ＬＡＴＣＨ）の出力端子と排他的論理和回路（ＸＯＲ）の第１の入力端子とを接続する配線をノードＮＤ２とする。また、排他的論理和回路（ＸＯＲ）の出力端子とＡＮＤ回路（ＡＮＤ２）の入力端子の一つとを接続する配線をノードＮＤ３とする。
【００７２】
回路２６は、回路２７の動作を制御する機能を有する。回路２６の詳細は、回路２７の説明とあわせて後述する。
【００７３】
回路２７は複数の周波数のクロック信号（ＣＬＫ）を生成する機能を有し、当該クロック信号（ＣＬＫ）を回路２３のカウンター回路に供給する。生成するクロック信号（ＣＬＫ）の周波数は、回路２６によって制御される。
【００７４】
図６は回路２７の回路図の一例である。回路２７は複数の周波数のクロック信号（ＣＬＫ）を生成する電圧制御発振器としての機能を有する。回路２７は奇数段の回路２８、バッファ回路（ＢＵＦ）、トランジスタ４１、トランジスタ４２、トランジスタ４３、トランジスタ４４、容量素子ＣＳ１、容量素子ＣＳ２を有する構成とすることができる。回路２７で生成されたクロック信号（ＣＬＫ）は、配線９５（ＯＵＴ５）を介して回路２３に供給される。
【００７５】
回路２８はインバータ回路３２、トランジスタ４５、トランジスタ４６を有する構成とすることができる。インバータ回路３２の入力側は第１の入力端子（Ｊ）としての機能を有し、出力側にはトランジスタ４５、４６のソース電極またはドレイン電極の一方が電気的に接続される。また、トランジスタ４５、４６のソース電極またはドレイン電極の他方は電気的に接続され、出力端子（Ｎ）としての機能を有する。インバータ回路の高電位電源入力端子は、第２の入力端子（Ｋ）としての機能を有する。また、トランジスタ４５のゲート電極は、第３の入力端子（Ｌ）としての機能を有する。また、トランジスタ４６のゲート電極は、第４の入力端子（Ｍ）としての機能を有する。トランジスタ４５の導通、非導通は第３の入力端子（Ｌ）の電位によって制御され、トランジスタ４６の導通、非導通は第４の入力端子（Ｍ）の電位によって制御される。
【００７６】
ここで、回路２８は、２００以下の奇数段、好ましくは１００以下の奇数段、より好ましくは５０以下の奇数段とする。なお、消費電力や占有面積の観点から所望の周波数のクロック信号（ＣＬＫ）が生成できれば、回路２８の段数は少ないほうが好ましい。本発明の一態様においては、回路２７および回路２８に用いるトランジスタの形態、ならびに回路２６による制御によってもクロック信号（ＣＬＫ）の周波数を調整することができるため、回路２８の段数は限定されない。したがって、回路２８は１段とすることもできる。
【００７７】
トランジスタ４１のゲート電極は、トランジスタ４３のソース電極またはドレイン電極の一方および容量素子ＣＳ１の一方の電極と電気的に接続される。ここで、当該接続部をノードＮＤ１１とする。また、トランジスタ４２のゲート電極は、トランジスタ４４のソース電極またはドレイン電極の一方および容量素子ＣＳ２の一方の電極と電気的に接続される。ここで、当該接続部をノードＮＤ１２とする。
【００７８】
トランジスタ４１のソース電極またはドレイン電極の一方は、信号線ｒｅａｄ＿０と電気的に接続される。また、トランジスタ４２のソース電極またはドレイン電極の一方は、信号線ｒｅａｄ＿１と電気的に接続される。ここで、信号線ｒｅａｄ＿０および信号線ｒｅａｄ＿１は回路２６と電気的に接続される。
【００７９】
トランジスタ４３のソース電極またはドレイン電極の他方およびトランジスタ４４のソース電極またはドレイン電極の他方は、信号線ｂｌｉｎｅと電気的に接続される。また、トランジスタ４３のゲート電極は信号線ｗｌｉｎｅ＿０と電気的に接続され、トランジスタ４４のゲート電極は信号線ｗｌｉｎｅ＿１と電気的に接続される。
【００８０】
トランジスタ４１のソース電極またはドレイン電極の他方は、回路２８の第３の入力端子（Ｌ）と電気的に接続され、トランジスタ４２のソース電極またはドレイン電極の他方は、回路２８の第４の入力端子（Ｍ）と電気的に接続される。
【００８１】
回路２８の第２の入力端子（Ｋ）は、高電源電位線（ＶＤＤ）と電気的に接続される。そして、回路２８の第１の入力端子（Ｊ）は、前段の回路２８の出力端子（Ｎ）と電気的に接続される。なお、回路２８が複数段に直列接続されている場合、初段の回路２８の第１の入力端子（Ｊ）は、最終段の回路２８の出力端子（Ｎ）と電気的に接続される。
【００８２】
最終段の回路２８の出力端子（Ｎ）はバッファ回路の入力端子と電気的に接続され、バッファ回路の出力端子は配線９５（ＯＵＴ５）と電気的に接続される。なお、バッファ回路を設けない構成とすることもできる。
【００８３】
回路２７において、トランジスタ４３は信号線ｗｌｉｎｅ＿０から供給される電位に従って導通、非導通が制御される。トランジスタ４３が導通する場合、信号線ｂｌｉｎｅから供給されるアナログ電位をノードＮＤ１１に書き込むことができる。容量素子ＣＳ１は、ノードＮＤ１１に書き込まれたアナログ電位を保持する機能を有する。
【００８４】
トランジスタ４１は、ノードＮＤ１１の電位に従って導通、非導通が制御される。トランジスタ４１が導通する場合、信号線ｒｅａｄ＿０から供給される電位を各回路２８の第３の入力端子（Ｌ）に与える。このとき、第３の入力端子（Ｌ）の電位ＶＬは、ノードＮＤ１１の電位Ｖ１１、信号線ｒｅａｄ＿０の電位Ｖ０およびトランジスタ４１のしきい値電圧Ｖｔｈ４１から決まる。例えば、Ｖ０＜Ｖ１１−Ｖｔｈ４１のとき、ＶＬ＝Ｖ０となる。また、Ｖ０＞Ｖ１１−Ｖｔｈ４１のときＶＬ＝Ｖ１１−Ｖｔｈ４１となる。なお、本実施の形態では、Ｖ０＞Ｖ１１−Ｖｔｈ４１の条件で動作させるものとする。
【００８５】
トランジスタ４４は、信号線ｗｌｉｎｅ＿１から供給される電位に従って導通、非導通が制御される。トランジスタ４４が導通する場合、信号線ｂｌｉｎｅから供給されるアナログ電位をノードＮＤ１２に書き込むことができる。容量素子ＣＳ２は、ノードＮＤ１２に書き込まれたアナログ電位を保持する機能を有する。トランジスタ４２は、ノードＮＤ１２の電位に従って導通、非導通が制御される。トランジスタ４２が導通する場合、信号線ｒｅａｄ＿１から供給される電位を各回路２８の第４の入力端子（Ｍ）に与える。
【００８６】
回路２７の動作方法の一例を図７のタイミングチャートを用いて説明する。ここでは、ノードＮＤ１１にアナログ電位Ｖａを書き込み、ノードＮＤ１２にアナログ電位Ｖｂを書き込む場合を想定する。図７に示すタイミングチャートにおいて、各種電位の関係はＧＮＤ＜Ｖｂ＜Ｖａ＜ＶＤＤとする。また、便宜的に回路２７が有するトランジスタのしきい値電圧は０Ｖとする。
【００８７】
時刻Ｔ０にて、信号線ｂｌｉｎｅにアナログ電位Ｖａが印加される。時刻Ｔ１にて、信号線ｗｌｉｎｅ＿０に”Ｈ”レベルの電位が印加されるとトランジスタ４３が導通し、ノードＮＤ１１にはアナログ電位Ｖａが供給される。
【００８８】
時刻Ｔ２にて、信号線ｗｌｉｎｅ＿０に”Ｌ”レベルの電位が印加され、トランジスタ４３が非導通となることでノードＮＤ１１にアナログ電位Ｖａが格納される。その後、信号線ｂｌｉｎｅにアナログ電位Ｖｂが印加される。
【００８９】
時刻Ｔ３にて、信号線ｗｌｉｎｅ＿１に”Ｈ”レベルの電位が印加され、トランジスタ４４が導通することでノードＮＤ１２にはアナログ電位Ｖｂが供給される。時刻Ｔ４にて、信号線ｗｌｉｎｅ＿１に”Ｌ”レベルの電位が印加され、トランジスタ４４が非導通となることでノードＮＤ１２にアナログ電位Ｖｂが格納される。
【００９０】
ここまでの期間において、回路２８の第３の入力端子（Ｌ）および第４の入力端子（Ｍ）に供給される電位は”Ｌ”レベル（ＧＮＤに相当）である。したがって、回路２８におけるトランジスタ４５及びトランジスタ４６は非導通状態となるため、回路２７はクロック信号（ＣＬＫ）を生成せず、出力信号は”Ｌ”レベルに固定される。
【００９１】
時刻Ｔ５にて、信号線ｒｅａｄ＿０に”Ｈ”レベルの電位が印加される。このとき、ノードＮＤ１１の電位はＶａであるため、回路２８の第３の入力端子（Ｌ）にはＶａが入力される。したがって、回路２８のトランジスタ４５が導通するため、回路２７はｆ１の周波数のクロック信号（ＣＬＫ）を生成する。このとき、回路２８の内部では、インバータ回路３２およびトランジスタ４５を介して信号が伝達される。
【００９２】
時刻Ｔ６にて、信号線ｒｅａｄ＿０に”Ｌ”レベルの電位が印加される。このとき、回路２８の第３の入力端子（Ｌ）に供給される電位は”Ｌ”レベルとなる。したがって、回路２８のトランジスタ４５が非導通となるため、回路２７はクロック信号（ＣＬＫ）を生成しない。
【００９３】
時刻Ｔ７にて、信号線ｒｅａｄ＿１に”Ｈ”レベルの電位が印加される。このとき、ノードＮＤ１２の電位はＶｂであるため、回路２８の第４の入力端子（Ｍ）にはＶｂが入力される。したがって、回路２８のトランジスタ４６が導通するため、回路２７はｆ２の周波数のクロック信号（ＣＬＫ）を生成する。このとき、回路２８の内部では、インバータ回路３２およびトランジスタ４６を介して信号が伝達される。
【００９４】
時刻Ｔ８にて、信号線ｒｅａｄ＿１に”Ｌ”レベルの電位が印加される。このとき、回路２８の第４の入力端子（Ｍ）に供給される電位は”Ｌ”レベルとなる。したがって、回路２８のトランジスタ４６が非導通となるため、回路２７はクロック信号（ＣＬＫ）を生成しない。
【００９５】
前述したように、回路２８においては、時刻Ｔ５乃至Ｔ６の期間では、インバータ回路３２およびトランジスタ４５を介して信号が伝達され、時刻Ｔ７乃至Ｔ８の期間では、インバータ回路３２およびトランジスタ４６を介して信号が伝達される。それぞれの期間において、トランジスタ４５のゲートの電位はＶａであり、トランジスタ４６のゲートの電位はＶｂであり、Ｖａ＞Ｖｂであることから、回路２８の信号伝達速度は時刻Ｔ５乃至Ｔ６の期間のほうが速い。したがって、回路２７が生成するクロック信号（ＣＬＫ）の周波数は、ｆ１＞ｆ２の関係が成り立つ。
【００９６】
換言すると、回路２７はノードＮＤ１１またはノードＮＤ１２に格納したアナログ電位に対応した発振周波数のクロック信号（ＣＬＫ）を生成することができる。また、ノードＮＤ１１およびノードＮＤ１２に異なるアナログ電位を予め記憶させ、信号線ｒｅａｄ＿０または信号線ｒｅａｄ＿１の一方に”Ｈ”レベルの電位を供給する制御を行うことによって、瞬時にクロック信号（ＣＬＫ）の発振周波数を変更することが可能となる。
【００９７】
ここで、信号線ｒｅａｄ＿０または信号線ｒｅａｄ＿１の一方に”Ｈ”レベルの電位を供給する制御は回路２６が行うことができる。回路２６は、回路２５からフレーム間で差分を検出したか否かの判定信号を受け取ることで信号線ｒｅａｄ＿０および信号線ｒｅａｄ＿１に供給する信号を変化させる。これにより、本発明の一態様の撮像装置は、回路２５での差分検出中は低い周波数のクロック信号（ＣＬＫ）にて回路２３を動作させ、基準フレームの撮像時および差分検出後に新たなフレームを撮像する場合は高い周波数のクロック信号（ＣＬＫ）にて回路２３を動作させるなどの制御を行うことができる。
【００９８】
なお、図６ではトランジスタ４１乃至トランジスタ４６を用いて、二つの周波数のクロック信号（ＣＬＫ）を簡易に切り替えて発生させる回路構成を示したが、さらにトランジスタを追加して、三つ以上の周波数のクロック信号（ＣＬＫ）を発生することができる回路構成としてもよい。
【００９９】
また、回路２７は、図８に示す構成であってもよい。図８に示す回路２７は、回路２８の第２の入力端子（Ｋ）に供給する電位を制御する回路２９が接続されている点が図６に示す回路２７と異なる。
【０１００】
回路２９はトランジスタ５１、トランジスタ５２、トランジスタ５３、トランジスタ５４、トランジスタ５５、トランジスタ５６、容量素子ＣＳ３、容量素子ＣＳ４を有する構成とすることができる。
【０１０１】
トランジスタ５２のゲート電極はトランジスタ５３のソース電極またはドレイン電極の一方および容量素子ＣＳ３の一方の電極と電気的に接続される。ここで、当該接続部をノードＮＤ１３とする。また、トランジスタ５５のゲート電極はトランジスタ５６のソース電極またはドレイン電極の一方および容量素子ＣＳ４の一方の電極と電気的に接続される。ここで、当該接続部をノードＮＤ１５とする。
【０１０２】
トランジスタ５２のソース電極またはドレイン電極の一方は、信号線ｒｅａｄ＿０と電気的に接続される。また、トランジスタ５２のソース電極またはドレイン電極の他方は、トランジスタ５１のゲート電極と電気的に接続される。ここで、トランジスタ５２のソース電極またはドレイン電極の他方とトランジスタ５１のゲート電極を接続する配線をノードＮＤ１４とする。
【０１０３】
トランジスタ５５のソース電極またはドレイン電極の一方は、信号線ｒｅａｄ＿１と電気的に接続される。また、トランジスタ５５のソース電極またはドレイン電極の他方は、トランジスタ５４のゲート電極と電気的に接続される。ここで、トランジスタ５５のソース電極またはドレイン電極の他方とトランジスタ５４のゲート電極を接続する配線をノードＮＤ１６とする。
【０１０４】
トランジスタ５３のソース電極またはドレイン電極の他方およびトランジスタ５６のソース電極またはドレイン電極の他方は信号線ｗ＿ｄａｔａと電気的に接続される。また、トランジスタ５３のゲート電極は信号線ｗ＿ｄａｔａ＿０と電気的に接続され、トランジスタ５６のゲート電極は信号線ｗ＿ｄａｔａ＿１と電気的に接続される。
【０１０５】
トランジスタ５１のソース電極またはドレイン電極の一方およびトランジスタ５４のソース電極またはドレイン電極の一方は、高電源電位線（ＶＤＤ）と電気的に接続される。また、トランジスタ５１のソース電極またはドレイン電極の他方およびトランジスタ５４のソース電極またはドレイン電極の他方は、回路２８の第２の入力端子（Ｋ）に電気的に接続される。
【０１０６】
トランジスタ５３は、信号線ｗ＿ｄａｔａ＿０から供給される電位に従って導通、非導通が制御される。トランジスタ５３が導通する場合、信号線ｗ＿ｄａｔａから供給されるアナログ電位がノードＮＤ１３に書き込まれる。容量素子ＣＳ３はノードＮＤ１３に書き込まれたアナログ電位を保持する機能を有する。
【０１０７】
トランジスタ５２は、ノードＮＤ１３の電位に従って導通、非導通が制御される。トランジスタ５２が導通する場合、信号線ｒｅａｄ＿０からノードＮＤ１４にアナログ電位が書き込まれる。トランジスタ５１はノードＮＤ１４の電位に従って導通、非導通が制御される。トランジスタ５１が導通する場合、回路２８の第２の入力端子（Ｋ）にアナログ電位が供給される。
【０１０８】
トランジスタ５６は、信号線ｗ＿ｄａｔａ＿１から供給される電位に従って導通、非導通が制御される。トランジスタ５６が導通する場合、信号線ｗ＿ｄａｔａから供給されるアナログ電位がノードＮＤ１５に書き込まれる。容量素子ＣＳ４はノードＮＤ１５に書き込まれたアナログ電位を保持する機能を有する。
【０１０９】
トランジスタ５５は、ノードＮＤ１５の電位に従って導通、非導通が制御される。トランジスタ５５が導通する場合、信号線ｒｅａｄ＿１からノードＮＤ１６にアナログ電位が書き込まれる。トランジスタ５４はノードＮＤ１６の電位に従って導通、非導通が制御される。トランジスタ５５が導通する場合、回路２８の第２の入力端子（Ｋ）にアナログ電位が供給される。
【０１１０】
ここで、ノードＮＤ１３の電位をＶ２３、ノードＮＤ１４の電位をＶ２４、回路２８の第２の入力端子（Ｋ）に供給される電位をＶＤ１、トランジスタ５２のしきい値電圧をＶｔｈ５２、トランジスタ５１のしきい値電圧をＶｔｈ５１とした場合、それぞれの電位は下記のように表される。
【０１１１】
ｒｅａｄ＿０の電位Ｖ０＞Ｖ２３−Ｖｔｈ５２であるとき、Ｖ２４＝Ｖ２３−Ｖｔｈ５２となる。また、ＶＤＤ＞Ｖ２４−Ｖｔｈ５１のとき、ＶＤ１＝Ｖ２４−Ｖｔｈ５１＝Ｖ２３−Ｖｔｈ５２−Ｖｔｈ５１となる。
【０１１２】
すなわち、ノードＮＤ１３に格納したアナログ電位に応じて、回路２８の第２の入力端子（Ｋ）に供給される電位ＶＤ１を制御することができる。同様にノードＮＤ１５に格納したアナログ電位に応じて、回路２８の第２の入力端子（Ｋ）に供給される電位ＶＤ１を制御することができる。回路２８の信号伝達速度は電位ＶＤ１に応じて変化する。したがって、回路２７は電位ＶＤ１に応じて周波数の異なるクロック信号（ＣＬＫ）を生成することができる。
【０１１３】
以上より、図８に示す回路２７は、回路２８の第３の入力端子（Ｌ）または第４の入力端子（Ｍ）に供給される電圧の制御、および第２の入力端子（Ｋ）に供給される電圧の制御の２通りの制御によって、発振周波数を調整可能である。
【０１１４】
なお、回路２８の第２の入力端子（Ｋ）に供給される電圧を小さくした場合、回路２８の出力電圧は低下することが懸念される。したがって、図８に示すように回路２８の出力側にレベルシフタ回路（ＬＳ）を設けることが好ましい。レベルシフタ回路（ＬＳ）は、低下した電圧を昇圧して出力することができる。
【０１１５】
なお、図８ではトランジスタ４１乃至トランジスタ４６およびトランジスタ５１乃至トランジスタ５６を用いて、二つの周波数のクロック信号（ＣＬＫ）を簡易に切り替えて発生させる回路構成を示したが、さらにトランジスタを追加して、三つ以上の周波数のクロック信号（ＣＬＫ）を発生することができる回路構成としてもよい。
【０１１６】
図９に回路２３の構成の一例を示す。回路２３は、複数のコンパレータ回路３３およびカウンター回路３４を有する。コンパレータ回路３３の第１の入力端子（ＩＮ１）には基準となるアナログ電位ＲＡＭＰが入力され、第２の入力端子（ＩＮ２）には配線９１（ＯＵＴ１）を介して画素２０から出力されるアナログ電位ＰＩＸＯＵＴが入力される。
【０１１７】
コンパレータ回路３３は、入力された上記二つのアナログ電位を比較し、ＲＡＭＰ＞ＰＩＸＯＵＴのときに”Ｌ”レベルの信号を出力し、ＲＡＭＰ≦ＰＩＸＯＵＴ（ＰＩＸＯＵＴがＲＡＭＰ以上）のときに”Ｈ”レベルの信号を出力する機能を有する。
【０１１８】
カウンター回路３４の第１の入力端子（ＩＮ１）には回路２７からクロック信号（ＣＬＫ）が入力され、第２の入力端子（ＩＮ２）にはコンパレータ回路３３の出力信号ＣＯＭＰＯＵＴが入力される。
【０１１９】
カウンター回路３４は、回路２７が生成するクロック信号（ＣＬＫ）に同期してカウントアップを行う機能を有する。また、当該カウントアップ動作の間に、コンパレータ回路３３から”Ｈ”レベルの信号を受け取ると、そのときのデータを保持する機能を有する。
【０１２０】
以上により、回路２３は、特定のアナログ電位をデジタル値に変換することができる。また、回路２３は回路２４から信号ＳＥＬを受け取ることで、特定のカウンター回路３４に保持したデータを出力することができる。なお、本実施の形態においてカウンター回路３４の出力数は１２ビットとする。したがって、カウンター回路３４はデジタルデータを出力する１２個の出力端子を有する。
【０１２１】
ここで、基準フレームと比較フレームの差分を検出する場合、差分を検出する期間はできるだけ電力消費を抑えることが望ましい。
【０１２２】
カウンター回路の出力数が１２ビットである場合、Ａ／Ｄ変換回路は４０９６値のデータ出力が求められる。したがって、基準フレーム撮像時においては、カウンター回路は非常に高い周波数で動作しなければならず、消費電力は比較的大きい。
【０１２３】
一方で、差分検出期間においては１２ビットの全ての信号を必要とせず、例えば１ビットの信号の変化が確認できれば画像に変化があったと判断することができる。差分検出期間におけるカウンター回路の出力数を１ビットとした場合、カウンター回路３４は低い周波数で動作すればよい。その周波数は、１２ビットの信号を出力するときの周波数の１／２０４８とすることができる。そのため、Ａ／Ｄ変換回路の消費電力を大幅に抑えることができる。
【０１２４】
次に、本発明の一態様の撮像装置の動作方法をタイミングチャートを用いて説明する。ここでは、フレームの撮像毎にデータを取り出す動作（一般的な撮像装置の動作に相当する動作）、基準フレームのデータを取り出す動作、基準フレームと比較フレームの差分を検出する動作、に関して順次説明を行う。なお、全体の動作の流れは図５４に示す簡略化したフローチャートを参照することができる。
【０１２５】
タイミングチャートに示すＳＥ（ｒｏｗ）、ＳＥＬ（ｃｏｌｕｍｎ）は、それぞれ回路２２に接続される信号線の電位、回路２４に接続される信号線の電位であり、両者が”Ｈ”レベルになることにより特定の画素が選択されるものとする。また、ＣＯＭＰＯＵＴはコンパレータ回路３３の出力信号、ＯＵＴ２［１１］はカウンター回路３４の最上位ビットの出力信号、ＯＵＴ２［０］はカウンター回路３４の最下位ビットの出力信号、ＯＵＴ４は回路２５の出力信号である。
【０１２６】
また、回路２７は図６に示す構成の回路を用いる場合を想定する。回路２７において、信号線ｒｅａｄ＿０が”Ｈ”レベルのときのクロック信号（ＣＬＫ）の発振周波数はｆ１、信号線ｒｅａｄ＿１が”Ｈ”レベルのときのクロック信号（ＣＬＫ）の発振周波数はｆ２であり、ｆ１＞ｆ２とする。また、”Ｈ”レベル信号としては、高電源電位ＶＤＤに相当する電位を供給または出力するものとし、”Ｌ”レベル信号としては、ＧＮＤ電位に相当する電位を供給または出力するものとする。
【０１２７】
図１０はフレームの撮像毎にデータを取り出す動作を説明するタイミングチャートである。時刻Ｔ０以前に信号線ｒｅａｄ＿０が”Ｈ”レベル、信号線ｒｅａｄ＿１が”Ｌ”レベルとなり、周波数ｆ１のクロック信号（ＣＬＫ）が生成される。
【０１２８】
時刻Ｔ０にて、信号線ＳＥ（ｒｏｗ）の電位が”Ｈ”レベルとなり、時刻Ｔ１にて信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｈ”レベルとなり、特定の画素が選択される。そして、ＲＡＭＰの電位が”Ｈ”レベルとなり、コンパレータ回路３３によるＲＡＭＰの電位とＰＩＸＯＵＴの電位との比較が開始する。また、カウンター回路３４の動作が開始する。その後、ＲＡＭＰの電位はＴ５までの間にＧＮＤまで徐々に減衰する。上記期間において信号線Ｉｍｐｏｒｔは”Ｌ”レベル、信号線Ｄｅｔｅｃｔは”Ｈ”レベルであり回路２５は動作しない。
【０１２９】
時刻Ｔ１以降にて、カウンター回路３４の動作によりＯＵＴ２［０］の電位がクロック信号（ＣＬＫ）に従って変化を繰り返す。また、時刻Ｔ２にて、カウンター回路３４の動作によりＯＵＴ２［１１］の電位が”Ｈ”レベルとなる。
【０１３０】
時刻Ｔ３にて、ＲＡＭＰの電位とＰＩＸＯＵＴの電位が等電位となり、ＣＯＭＰＯＵＴの電位が”Ｈ”レベルとなる。したがって、ＯＵＴ２［０］乃至ＯＵＴ２［１１］の電位は保持される。時刻Ｔ４にて、ＲＡＭＰの掃引が終わり、回路２３の出力としてＯＵＴ２［０］乃至ＯＵＴ２［１１］の１２ビットの信号が出力される。そして、時刻Ｔ５にて、信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｌ”レベルとなり、当該特定の画素の選択期間が終わる。上記１２ビットの信号は、表示装置や記憶装置などの外部機器に伝送される。
【０１３１】
図１１は基準フレームのデータを回路２５に記憶させる動作を説明するタイミングチャートである。図１１のタイミングチャートは、信号線Ｉｍｐｏｒｔの電位が常時”Ｈ”レベルである点が図１０と異なる。
【０１３２】
時刻Ｔ０にて、信号線ＳＥ（ｒｏｗ）の電位が”Ｈ”レベルとなる。時刻Ｔ１にて信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｈ”レベルとなる。ここで、信号線ＳＥ（ｒｏｗ）、信号線ＳＥＬ（ｃｏｌｕｍｎ）、信号線Ｉｍｐｏｒｔが”Ｈ”レベルの電位であるため、回路２５におけるノードＮＤ１は”Ｈ”レベルとなる。また、ＲＡＭＰの電位が”Ｈ”レベルとなり、コンパレータ回路３３によるＲＡＭＰの電位とＰＩＸＯＵＴの電位との比較が開始する。また、カウンター回路３４の動作が開始する。
【０１３３】
時刻Ｔ１以降にて、カウンター回路３４の動作によりＯＵＴ２［０］の電位がクロック信号に従って変化を繰り返す。また、時刻Ｔ２にて、カウンター回路３４の動作によりＯＵＴ２［１１］の電位が”Ｈ”レベルとなる。ここで、ノードＮＤ１の電位が”Ｈ”レベル、ＯＵＴ２［１１］の電位が”Ｈ”レベルであるため、回路２５におけるノードＮＤ２の電位は”Ｈ”レベルとなる。ここで、回路２５におけるラッチ回路（ＬＡＴＣＨ）はＯＵＴ２［１１］の電位である”Ｈ”レベルの信号を保持する。
【０１３４】
時刻Ｔ３にて、ＲＡＭＰの電位とＰＩＸＯＵＴの電位が等電位となり、ＣＯＭＰＯＵＴの電位が”Ｈ”レベルとなる。したがって、ＯＵＴ２［０］乃至ＯＵＴ２［１１］の電位は保持される。時刻Ｔ４にて、ＲＡＭＰの掃引が終わり、回路２３の出力としてＯＵＴ２［０］乃至ＯＵＴ２［１１］の１２ビットの信号が出力される。そして、時刻Ｔ５にて、信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｌ”レベルとなり、当該特定の画素の選択期間が終わる。上記１２ビットの信号は、表示装置や記憶装置などの外部機器に伝送される。
【０１３５】
図１２は、差分検出期間の動作を説明するタイミングチャートである。当該差分検出期間では、比較フレームの撮像動作を行い、基準フレームのデータと比較フレームのデータとの差分を検出する。なお、基準フレームの撮像において、回路２５におけるラッチ回路（ＬＡＴＣＨ）に保持したデータは”Ｈ”レベルとする。ここでは、基準フレームと比較フレームとの間で差分がない場合、つまりＰＩＸＯＵＴの電位は基準フレームと比較フレームで同じである場合を説明する。
【０１３６】
図１２のタイミングチャートは、信号線Ｉｍｐｏｒｔの電位が常時”Ｌ”レベルである点、時刻Ｔ４と時刻Ｔ５の間で信号線Ｄｅｔｅｃｔの電位が”Ｌ”レベルとなる点が図１１と異なる。また、時刻Ｔ０以前に信号線ｒｅａｄ＿０が”Ｌ”レベル、信号線ｒｅａｄ＿１が”Ｈ”レベルとなり、周波数ｆ２のクロック信号（ＣＬＫ）が生成されている点が図１０と異なる。
【０１３７】
時刻Ｔ０にて、信号線ＳＥ（ｒｏｗ）の電位が”Ｈ”レベルとなり、時刻Ｔ１にて信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｈ”レベルとなり、特定の画素が選択される。そして、ＲＡＭＰの電位が”Ｈ”レベルとなり、コンパレータ回路３３によるＲＡＭＰの電位とＰＩＸＯＵＴの電位との比較が開始する。また、カウンター回路３４の動作が開始する。その後、ＲＡＭＰの電位はＴ５までの間にＧＮＤまで徐々に減衰する。
【０１３８】
時刻Ｔ２にて、カウンター回路３４の動作によりクロック信号（ＣＬＫ）に従ってＯＵＴ２［０］の電位が”Ｈ”レベルとなる。
【０１３９】
時刻Ｔ３にて、ＲＡＭＰの電位とＰＩＸＯＵＴの電位が等電位となり、ＣＯＭＰＯＵＴの電位が”Ｈ”レベルとなる。したがって、ＯＵＴ２［０］の電位は保持される。ここまでの期間において、カウンター回路３４に供給されるクロック信号（ＣＬＫ）は周波数の低いｆ２であるため、最下位ビット以外の出力はされない。すなわち、ＯＵＴ２［１］乃至ＯＵＴ２［１１］の動作を休止し、電力消費を抑えることができる。
【０１４０】
時刻Ｔ４にて、ＲＡＭＰの掃引が終わり、回路２３の出力としてＯＵＴ２［０］の１ビットの信号が出力される。そして、信号線Ｄｅｔｅｃｔの電位が”Ｌ”レベルとなるため、回路２５の排他的論理和回路（ＸＯＲ）において、ノードＮＤ２の電位（基準フレームにおけるＯＵＴ２［１１］の電位）と、比較フレームにおけるＯＵＴ２［０］の電位との比較が行われる。
【０１４１】
ここで、ノードＮＤ２の電位とＯＵＴ２［０］の電位はどちらも”Ｈ”レベルのであるため、差分は検出されず、ノードＮＤ３の電位は”Ｌ”レベルとなる。すなわち、ＯＵＴ４の電位も”Ｌ”レベルとなって、差分は無いと判断される。そして、時刻Ｔ５にて、信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｌ”レベルとなり、当該特定の画素の選択期間が終わる。
【０１４２】
上記動作においては、基準フレームの最上位ビットデジタルデータと比較フレームの最下位ビットデジタルデータとを比較して、差分の有無を判断している。これは、基準フレームの撮像時と差分検出期間のそれぞれに異なるクロック信号（ＣＬＫ）を供給し、カウンター回路３４の出力のタイミングを合わせることで実現できる。
【０１４３】
カウンター回路３４を１２ビット、基準フレームの撮像時のクロック周波数（ＣＬＫ）をｆ１、基準フレームの撮像時に最上位ビットデジタルデータが出力される時刻をＴ２としたとき、差分検出期間のクロック周波数をｆ２＝ｆ１／２１１とすることで、差分検出期間の最下位ビットデジタルデータを出力する時刻をＴ２とすることができる。したがって、基準フレームの最上位ビットデータと比較フレームの最下位ビットデータとを比較することで、差分の有無を判断することができる。なお、Ａ／Ｄ変換回路がｋビットのとき、ｆ２＝ｆ１／２（ｋ−１）とすればよい。
【０１４４】
図１３は、基準フレームと比較フレームとの間で差分がある場合、つまりＰＩＸＯＵＴの電位が基準フレームと比較フレームで異なる場合を説明するタイミングチャートである。なお、基準フレームにおいて回路２５におけるラッチ回路（ＬＡＴＣＨ）に保持したデータは”Ｈ”レベルとする。
【０１４５】
時刻Ｔ０にて、信号線ＳＥ（ｒｏｗ）の電位が”Ｈ”レベルとなり、時刻Ｔ１にて信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｈ”レベルとなり、特定の画素が選択される。そして、ＲＡＭＰの電位が”Ｈ”レベルとなり、コンパレータ回路３３によるＲＡＭＰの電位とＰＩＸＯＵＴの電位との比較が開始する。また、カウンター回路３４の動作が開始する。その後、ＲＡＭＰの電位はＴ５までの間にＧＮＤまで徐々に減衰する。
【０１４６】
時刻Ｔ２’にて、ＲＡＭＰの電位とＰＩＸＯＵＴの電位が等電位となり、ＣＯＭＰＯＵＴの電位が”Ｈ”レベルとなる。したがって、ＯＵＴ２［０］の電位は保持される。
【０１４７】
時刻Ｔ４にて、ＲＡＭＰの掃引が終わり、回路２３の出力としてＯＵＴ２［０］の１ビットの信号が出力される。そして、信号線Ｄｅｔｅｃｔの電位が”Ｌ”レベルとなるため、回路２５の排他的論理和回路（ＸＯＲ）において、ノードＮＤ２の電位（基準フレームにおけるＯＵＴ２［１１］の電位）と、比較フレームにおけるＯＵＴ２［０］の電位との比較が行われる。
【０１４８】
ここで、ノードＮＤ２の電位は”Ｈ”レベルであり、ＯＵＴ２［０］の電位は”Ｌ”レベルであるため、差分は検出されたとしてノードＮＤ３の電位は”Ｈ”レベルとなる。すなわち、ＯＵＴ４の電位も”Ｈ”レベルとなって、差分はあると判断される。そして、時刻Ｔ５にて、信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｌ”レベルとなり、当該特定の画素の選択期間が終わる。
【０１４９】
回路２５から差分ありの信号（”Ｈ”レベルの信号）を伝送された回路２６は、新たなフレームの撮像を１２ビットで行えるように回路２７が生成するクロック信号（ＣＬＫ）の周波数を制御する。具体的には、信号線ｒｅａｄ＿０の電位を”Ｈ”レベル、信号線ｒｅａｄ＿１の電位を”Ｌ”レベルとして、回路２７が生成するクロック信号（ＣＬＫ）の周波数を再びｆ１とする。なお、周波数は次フレームから変更するものとする。また、差分が検出された時点で、動作を強制終了し、即時に新たなフレームの撮像動作に移行してもよい。
【０１５０】
上記では１ビットのデータの比較で差分検出を行う構成を示したが、２ビットのデータの比較で差分検出を行う構成であってもよい。その場合、ＯＵＴ１［０］、ＯＵＴ１［１１］の信号の他に、ＯＵＴ１［１］、ＯＵＴ１［１０］の信号を用いることが好ましい。このとき、ｆ２＝ｆ１／２１０とすればよい。
【０１５１】
また、上記では基準フレームと比較フレームの撮像において、ＲＡＭＰの掃引速度は同じ条件、クロック信号（ＣＬＫ）の周波数は異なる条件でデータを取得する方法を説明したが、クロック信号（ＣＬＫ）の周波数を同じ条件、ＲＡＭＰの掃引速度を異なる条件としてデータを取得してもよい。
【０１５２】
図１４はＲＡＭＰの掃引速度を異なる条件として差分を検出する動作を説明するタイミングチャートである。図１０では、最上位ビットデータであるＯＵＴ２［１１］を１回取得できる期間にＲＡＭＰの電位の掃引が終了するように掃引速度を調節していたのに対して、図１４では、最下位ビットデータであるＯＵＴ２［０］を１回取得できる期間にＲＡＭＰの電位の掃引が終了するように掃引速度を調節する点が異なる。このようにＲＡＭＰの掃引速度を調整することで、基準フレームの最上位ビットデータと比較フレームの最下位ビットデータとを比較して、差分の有無を判断することができる。
【０１５３】
時刻Ｔ０にて、信号線ＳＥ（ｒｏｗ）の電位が”Ｈ”レベルとなり、時刻Ｔ１にて信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｈ”レベルとなり、特定の画素が選択される。そして、ＲＡＭＰの電位が”Ｈ”レベルとなり、コンパレータ回路３３によるＲＡＭＰの電位とＰＩＸＯＵＴの電位との比較が開始する。また、カウンター回路３４の動作が開始する。その後、ＲＡＭＰの電位はＴ３までの間にＧＮＤまで徐々に減衰する。
【０１５４】
時刻Ｔ２にて、ＲＡＭＰの電位とＰＩＸＯＵＴの電位が等電位となり、ＣＯＭＰＯＵＴの電位が”Ｈ”レベルとなる。したがって、ＯＵＴ２［０］の電位は保持される。
【０１５５】
時刻Ｔ３にて、ＲＡＭＰの掃引が終わり、回路２３の出力としてＯＵＴ２［０］の１ビットの信号が出力される。そして、信号線Ｄｅｔｅｃｔの電位が”Ｌ”レベルとなるため、回路２５の排他的論理和回路（ＸＯＲ）において、ノードＮＤ２の電位（基準フレームにおけるＯＵＴ２［１１］の電位）と、比較フレームにおけるＯＵＴ２［０］の電位との比較が行われる。
【０１５６】
ここで、ノードＮＤ２の電位は”Ｈ”レベルであり、ＯＵＴ２［０］の電位は”Ｌ”レベルであるため、差分は検出されたとしてノードＮＤ３の電位は”Ｈ”レベルとなる。すなわち、ＯＵＴ４の電位も”Ｈ”レベルとなって、差分はあると判断される。
【０１５７】
回路２６は”Ｈ”レベルの信号を受けて、信号線ｒｅａｄ＿０に”Ｌ”レベルの電位を供給し、回路２７の出力をとめる。したがって、時刻Ｔ３以降に無駄な電力消費は発生しない。そして、時刻Ｔ４にて、信号線ＳＥＬ（ｃｏｌｕｍｎ）の電位が”Ｌ”レベルとなり、当該特定の画素の選択期間が終わる。
【０１５８】
その後、回路２６は信号線ｒｅａｄ＿０の電位を”Ｈ”レベル、信号線ｒｅａｄ＿１の電位を”Ｌ”レベルとして、回路２７が生成するクロック信号（ＣＬＫ）の周波数を再びｆ１とする。なお、周波数は次フレームから変更するものとする。また、差分が検出された時点で、動作を強制終了し、即時に新たなフレームの撮像動作に移行してもよい。
【０１５９】
以上により、本発明の一態様の回路構成および動作方法を用いることで、基準フレームと比較フレームの差分の有無を簡易に判定することができ、差分検出期間は周波数が低いクロック信号（ＣＬＫ）でＡ／Ｄ変換回路を動作させることができる。したがって、撮像装置の消費電力を低減させることができる。
【０１６０】
画素２０の回路は図２に示した構成に限らず、図１５（Ａ）乃至図１５（Ｃ）に示す構成であってもよい。図１５（Ａ）は光電変換素子ＰＤの接続の向きが図２とは逆となる構成である。当該構成では、配線７１（ＶＰＤ）を高電位、配線７２（ＶＰＲ）を低電位として動作させることができる。図１５（Ｂ）はトランジスタ４８を設けない構成である。当該構成では、配線７１（ＶＰＤ）の電位を高電位とすることによりノードＮＤ０の電位をリセットすることができる。図１５（Ｃ）はトランジスタ４９のソース電極またはドレイン電極の他方が配線９１（ＯＵＴ１）に接続する構成である。
【０１６１】
また、画素回路に用いるトランジスタは、図１６（Ａ）乃至図１６（Ｃ）に示すように、トランジスタ４７乃至トランジスタ５０にバックゲートを設けた構成であってもよい。図１６（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。図１６（Ａ）では、一例としてバックゲートが低電位を供給する配線７１（ＶＰＤ）または配線７５（ＶＳＳ）と接続する例を示しているが、いずれか一方の配線に接続する構成であってもよい。また、図１６（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少させることができる。また、図１６（Ｃ）は所望のトランジスタが適切な電気特性を有するように、図１６（Ａ）および図１６（Ｂ）の構成などを組み合わせた構成である。なお、図１６（Ｃ）の構成は一例であり、バックゲートが設けられないトランジスタがあってもよい。また、図２および図１５（Ａ）乃至図１５（Ｃ）の構成と、図１６（Ａ）乃至図１６（Ｃ）の構成は必要に応じて組み合わせることができる。
【０１６２】
画素２０の回路は、図１７に示すようにトランジスタ４８乃至トランジスタ５０を複数の画素で共用する形態としてもよい。図１７は垂直方向の複数の画素でトランジスタ４８乃至トランジスタ５０を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素で共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。なお、図１７では容量素子Ｃ１の他方の電極を配線７３（ＶＣ）に接続する例を示しているが、当該電極を配線７１（ＶＰＤ）に接続する構成とすることもできる。
【０１６３】
また、図１７ではトランジスタ４８乃至トランジスタ５０が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上で共用される形態あってもよい。なお、当該構成と図１５（Ａ）乃至図１５（Ｃ）に示す構成および図１６（Ａ）乃至図１６（Ｃ）に示す構成は任意に組み合すことができる。
【０１６４】
また、本発明の一態様の撮像装置は、画素アレイ２１と、回路２２乃至回路２７およびバッファ回路３１を有する基板３５との積層構造とすることができる。例えば、図１８（Ａ）を画素アレイ２１の上面図、図１８（Ｂ）を基板３５の上面図としたとき、図１８（Ｃ）の正面図に示すような画素アレイ２１と基板３５との積層構成とすることができる。当該構成とすることで、それぞれの要素に適したトランジスタを用いることができ、かつ撮像装置の面積を小さくすることができる。
【０１６５】
回路２２乃至回路２７およびバッファ回路３１は、高速動作とＣＭＯＳ回路での構成を両立させるため、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いて作製することが好ましい。例えば、基板３５をシリコン基板とし、当該シリコン基板に上記回路を形成することができる。また、画素アレイは、酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いて作製することが好ましい。なお、回路２２乃至回路２７およびバッファ回路３１を構成する一部のトランジスタを画素アレイ２１と同じ面上に設けてもよい。
【０１６６】
次に、本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。図１９（Ａ）は、図２に示す画素２０における光電変換素子ＰＤ、トランジスタ４７、トランジスタ４８および容量素子Ｃ１の具体的な接続形態の一例を示している。なお、図１９（Ａ）にはトランジスタ４９およびトランジスタ５０は図示されていない。画素２０は、トランジスタ４７乃至トランジスタ５０および容量素子Ｃ１が設けられる層１１００、および光電変換素子ＰＤが設けられる層１２００を有する。
【０１６７】
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体８１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体８１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。
【０１６８】
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８２および絶縁層８３等が設けられる。例えば、絶縁層８２および絶縁層８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８２および絶縁層８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１６９】
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
【０１７０】
画素２０の構成要素であるトランジスタ４７乃至トランジスタ５０には、オフ電流の低いＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図２に示す画素２０の回路構成では、光電変換素子ＰＤに入射される光の強度が大きいときにノードＮＤ０の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
【０１７１】
また、トランジスタ４７およびトランジスタ４８の低いオフ電流特性によってノードＮＤ０で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
【０１７２】
一般的に、画素がマトリクス状に配置された撮像装置では、図２０（Ａ）に示す、行毎に撮像動作４１０、データ保持動作４２０、読み出し動作４３０を行う動作方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう。
【０１７３】
したがって、本発明の一態様は、図２０（Ｂ）に示す全行で同時に撮像動作４１０、データ保持動作４２０を行い、行毎に読み出し動作４３０を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。
【０１７４】
また、図６に示す回路２７におけるトランジスタ４３、４４、および図８に示す回路２７におけるトランジスタ４３、４４、５３、５６にもＯＳトランジスタを用いることが好ましい。これらのトランジスタの低いオフ電流特性によって、ノードＮＤ１１、ノードＮＤ１２、ノードＮＤ１３、ノードＮＤ１４の電位を保持することができ、回路２７は正確なクロック信号（ＣＬＫ）の生成を継続することができる。
【０１７５】
また、ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
【０１７６】
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
【０１７７】
図１９（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図１９（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図１９（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ４７のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
【０１７８】
層１２００に設けられる光電変換素子ＰＤは、様々な形態の素子を用いることができる。図１９（Ａ）では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。また、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
【０１７９】
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
【０１８０】
図１９（Ａ）では、光電変換層５６１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ酸化物などを設け、電極５６６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
【０１８１】
また、光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単体と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
【０１８２】
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
【０１８３】
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
【０１８４】
図１９（Ａ）では、光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図２１（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極５６６を有さない領域には、絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図２１（Ｂ）に示すように隔壁５６７を設けない構成としてもよい。また、図１９（Ａ）では、透光性導電層５６２と配線８７との間に配線８８および導電体８１を介する構成を図示しているが、図２１（Ｃ）、（Ｄ）に示すように透光性導電層５６２と配線８７が直接接する形態としてもよい。
【０１８５】
また、電極５６６および配線８７等は多層としてもよい。例えば、図２２（Ａ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線８７を導電層８７ａおよび導電層８７ｂの二層とすることができる。図２２（Ａ）の構成においては、例えば、導電層５６６ａおよび導電層８７ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層８７ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層８７ａに用いた場合でも導電層８７ｂを介することによって電蝕を防止することができる。
【０１８６】
導電層５６６ｂおよび導電層８７ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層８７ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
【０１８７】
また、絶縁層８２等が多層である構成であってもよい。例えば、図２２（Ｂ）に示すように、絶縁層８２が絶縁層８２ａおよび絶縁層８２ｂを有し、かつ絶縁層８２ａと絶縁層８２ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８１は段差を有するようになる。ここでは絶縁層８２が２層である例を示したが、絶縁層８２およびその他の絶縁層は３層以上の構成であってもよい。
【０１８８】
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
【０１８９】
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
【０１９０】
例えば、図２３は光電変換素子ＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、およびｐ型の半導体層５６３が順に積層された構成を有している。ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
【０１９１】
図２３に示す光電変換素子ＰＤでは、カソードとして作用するｎ型の半導体層５６５がトランジスタ４７と電気的な接続を有する電極５６６と接する構成となっている。また、アノードとして作用するｐ型の半導体層５６３が導電体８１を介して配線８７と電気的な接続を有する。
【０１９２】
図１５（Ａ）に示すように、光電変換素子ＰＤの接続形態が図２に示す向きとは逆となる構成であってもよい。そのため、図２３において、光電変換素子ＰＤのアノードおよびカソードと電極層および配線との接続形態が逆となる場合もある。
【０１９３】
いずれの場合においても、ｐ型の半導体層５６３が受光面となるように光電変換素子ＰＤを形成することが好ましい。ｐ型の半導体層５６３を受光面とすることで、光電変換素子ＰＤの出力電流を高めることができる。
【０１９４】
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図２４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
【０１９５】
図２４（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
【０１９６】
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
【０１９７】
図２４（Ｂ）は、光電変換素子ＰＤのｐ型の半導体層５６３と配線８８が電気的な接続を直接有する構成である。
【０１９８】
図２４（Ｃ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２が設けられ、配線８７と透光性導電層５６２が電気的な接続を有する構成である。
【０１９９】
図２４（Ｄ）は、光電変換素子ＰＤを覆う絶縁層にｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線８８が電気的な接続を有する構成である。
【０２００】
図２４（Ｅ）は、光電変換素子ＰＤを貫通する導電体８１が設けられた構成である。当該構成では、配線８７は導電体８１を介してｐ型の半導体層５６３と電気的に接続される。図面上では、配線８７と電極５６６とは、ｎ型の半導体層５６３を介して見かけ上導通してしまう形態を示している。しかしながら、ｎ型の半導体層５６３の横方向の抵抗が高いため、配線８７と電極５６６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子ＰＤは、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｐ型の半導体層５６３と電気的に接続される導電体８１は複数であってもよい。
【０２０１】
図２４（Ｆ）は、図２４（Ｅ）の光電変換素子ＰＤに対して、ｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。
【０２０２】
図２４（Ｄ）、図２４（Ｅ）、および図２４（Ｆ）に示す光電変換素子ＰＤでは、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
【０２０３】
また、光電変換素子ＰＤには、図２５に示すように、シリコン基板６００を光電変換層としたフォトダイオードを用いることもできる。
【０２０４】
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製することができる。また、セレン系材料は高抵抗であり、図１９（Ａ）に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板６００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
【０２０５】
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板６００が積層された構成としてもよい。例えば、図２６（Ａ）に示すように、シリコン基板６００に活性領域を有するトランジスタ６１０およびトランジスタ６２０を有する層１４００が画素回路と重なる構成とすることができる。図２６（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
【０２０６】
ここで、図２６（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図２７（Ａ）に示すようにプレーナー型であってもよい。または、図２７（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
【０２０７】
シリコン基板６００に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図２７（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ６１０（ｎ−ｃｈ型）およびトランジスタ６２０（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
【０２０８】
シリコン基板６００に形成された回路は、例えば、図１に示す回路２２、回路２３、回路２４、回路２５、回路２６、回路２７、およびバッファ回路３１などに相当する。
【０２０９】
また、シリコン基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
【０２１０】
ここで、図２５および図２６（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８０が設けられる。
【０２１１】
トランジスタ６１０およびトランジスタ６２０の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ６１０およびトランジスタ６２０の信頼性を向上させる効果がある。一方、トランジスタ４７等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４７等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ６１０およびトランジスタ６２０の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４７等の信頼性も向上させることができる。
【０２１２】
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０２１３】
図２６（Ａ）に示すような構成では、シリコン基板６００に形成される回路（例えば、駆動回路）と、トランジスタ４７等と、光電変換素子ＰＤとを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用いることが適する。なお、画素２０が有するトランジスタ５０等をＳｉトランジスタで形成し、トランジスタ４７、トランジスタ４８、光電変換素子ＰＤ等と、重なる領域を有する構成とすることもできる。
【０２１４】
また、本発明の一態様の撮像装置は、図２８に示す構成とすることができる。
【０２１５】
図２８に示す撮像装置は、図２６（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
【０２１６】
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ６２０はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ６１０はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板６００に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
【０２１７】
図２８に示す撮像装置は、光電変換素子ＰＤにセレン等を用いた例を示したが、図２３と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
【０２１８】
図２８に示す撮像装置において、トランジスタ６１０は、層１１００に形成するトランジスタ４７およびトランジスタ４８と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
【０２１９】
また、本発明の一態様の撮像装置は、図２９に示すように、シリコン基板６６０に形成された光電変換素子ＰＤおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板６００とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を大きくすることが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで、高性能な撮像装置を提供することができる。
【０２２０】
また、図２９の変形例として、図３０に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで、高性能な撮像装置を提供することができる。
【０２２１】
図３０の構成の場合、シリコン基板６００に形成されたＳｉトランジスタおよびその上に形成されたＯＳトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
【０２２２】
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ４７乃至トランジスタ５０のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ６１０およびトランジスタ６２０の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
【０２２３】
図３１（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
【０２２４】
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
【０２２５】
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
【０２２６】
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
【０２２７】
また、図３１（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
【０２２８】
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
【０２２９】
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
【０２３０】
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることができる。
【０２３１】
セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
【０２３２】
また、図３１（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子ＰＤに照射されるようになる。なお、図３１（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
【０２３３】
図３２は、本発明の一態様の画素２０および図３１（Ｃ）に示すマイクロレンズアレイ２５４０等の具体的な積層構成を例示する図である。図３２は、図２６（Ａ）に示す画素の構成を用いた例である。図２５に示す画素を用いる場合は、図３３に示すような構成となる。
【０２３４】
このように、光電変換素子ＰＤ、画素２０が有する回路、および駆動回路のそれぞれが互いに重なる領域を有するように構成することができるため、撮像装置を小型化することができる。
【０２３５】
また、図３２および図３３に示すようにマイクロレンズアレイ２５４０の上方に回折格子１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
【０２３６】
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
【０２３７】
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
【０２３８】
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
【０２３９】
また、撮像装置は、図３４（Ａ１）および図３４（Ｂ１）に示すように湾曲させてもよい。図３４（Ａ１）は、撮像装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３４（Ａ２）は、図３４（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３４（Ａ３）は、図３４（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
【０２４０】
図３４（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３４（Ｂ２）は、図３４（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３４（Ｂ３）は、図３４（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
【０２４１】
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
【０２４２】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
【０２４３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２４４】
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
【０２４５】
図３５（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図３５（Ａ）は上面図であり、図３５（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３５（Ｂ）に相当する。また、図３５（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３７（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
【０２４６】
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０２４７】
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２４８】
また、図３５（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２４９】
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
【０２５０】
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
【０２５１】
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２５２】
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
【０２５３】
また、本発明の一態様のトランジスタは、図３５（Ｃ）、（Ｄ）に示す構成であってもよい。図３５（Ｃ）はトランジスタ１０２の上面図であり、図３５（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３５（Ｄ）に相当する。また、図３５（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３７（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
【０２５４】
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
【０２５５】
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
【０２５６】
また、本発明の一態様のトランジスタは、図３５（Ｅ）、（Ｆ）に示す構成であってもよい。図３５（Ｅ）はトランジスタ１０３の上面図であり、図３５（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３５（Ｆ）に相当する。また、図３５（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
【０２５７】
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２５８】
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
【０２５９】
また、図３５（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
【０２６０】
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
【０２６１】
また、本発明の一態様のトランジスタは、図３６（Ａ）、（Ｂ）に示す構成であってもよい。図３６（Ａ）はトランジスタ１０４の上面図であり、図３６（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３６（Ｂ）に相当する。また、図３６（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
【０２６２】
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
【０２６３】
また、図３６（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
【０２６４】
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
【０２６５】
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
【０２６６】
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
【０２６７】
また、本発明の一態様のトランジスタは、図３６（Ｃ）、（Ｄ）に示す構成であってもよい。図３６（Ｃ）はトランジスタ１０５の上面図であり、図３６（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３６（Ｄ）に相当する。また、図３６（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
【０２６８】
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
【０２６９】
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０２７０】
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０２７１】
また、本発明の一態様のトランジスタは、図３６（Ｅ）、（Ｆ）に示す構成であってもよい。図３６（Ｅ）はトランジスタ１０６の上面図であり、図３６（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３６（Ｆ）に相当する。また、図３６（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３７（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
【０２７２】
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０２７３】
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
【０２７４】
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
【０２７５】
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
【０２７６】
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【０２７７】
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
【０２７８】
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
【０２７９】
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
【０２８０】
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３７（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３８（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０２８１】
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図３７（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
【０２８２】
また、図３５および図３６におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３９（Ｂ）、（Ｃ）または図３９（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
【０２８３】
図３９（Ａ）は酸化物半導体層１３０の上面図であり、図３９（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図３９（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
【０２８４】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
【０２８５】
また、本発明の一態様のトランジスタは、図４０（Ａ）、（Ｂ）に示す構成であってもよい。図４０（Ａ）はトランジスタ１０７の上面図であり、図４０（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図４０（Ｂ）に相当する。また、図４０（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図４２（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
【０２８６】
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
【０２８７】
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
【０２８８】
また、本発明の一態様のトランジスタは、図４０（Ｃ）、（Ｄ）に示す構成であってもよい。図４０（Ｃ）はトランジスタ１０８の上面図であり、図４０（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図４０（Ｄ）に相当する。また、図４０（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図４２（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
【０２８９】
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
【０２９０】
また、本発明の一態様のトランジスタは、図４０（Ｅ）、（Ｆ）に示す構成であってもよい。図４０（Ｅ）はトランジスタ１０９の上面図であり、図４０（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図４０（Ｆ）に相当する。また、図４０（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図４２（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
【０２９１】
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
【０２９２】
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
【０２９３】
また、本発明の一態様のトランジスタは、図４１（Ａ）、（Ｂ）に示す構成であってもよい。図４１（Ａ）はトランジスタ１１０の上面図であり、図４１（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図４１（Ｂ）に相当する。また、図４１（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図４２（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
【０２９４】
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
【０２９５】
また、本発明の一態様のトランジスタは、図４１（Ｃ）、（Ｄ）に示す構成であってもよい。図４１（Ｃ）はトランジスタ１１１の上面図であり、図４１（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図４１（Ｄ）に相当する。また、図４１（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図４２（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
【０２９６】
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
【０２９７】
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
【０２９８】
また、本発明の一態様のトランジスタは、図４１（Ｅ）、（Ｆ）に示す構成であってもよい。図４１（Ｅ）はトランジスタ１１２の上面図であり、図４１（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図４１（Ｆ）に相当する。また、図４１（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図４２（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
【０２９９】
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
【０３００】
また、本発明の一態様のトランジスタは、図４３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４２（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
【０３０１】
また、本発明の一態様のトランジスタは、図４４（Ａ）および図４４（Ｂ）に示す構成とすることもできる。図４４（Ａ）は上面図であり、図４４（Ｂ）は、図４４（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
【０３０２】
図４４（Ａ）および図４４（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
【０３０３】
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。トランジスタ１１３の上面は、図４４（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
【０３０４】
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図４５（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図４５（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
【０３０５】
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
【０３０６】
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
【０３０７】
以上の構成とすることで、トランジスタの電気特性を向上することができる。
【０３０８】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３０９】
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
【０３１０】
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
【０３１１】
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
【０３１２】
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
【０３１３】
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
【０３１４】
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
【０３１５】
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
【０３１６】
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
【０３１７】
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
【０３１８】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
【０３１９】
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
【０３２０】
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
【０３２１】
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
【０３２２】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
【０３２３】
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【０３２４】
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
【０３２５】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０３２６】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
【０３２７】
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０３２８】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
【０３２９】
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
【０３３０】
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
【０３３１】
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。
【０３３２】
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１９／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。
【０３３３】
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０３３４】
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
【０３３５】
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、１×１０１８ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
【０３３６】
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
【０３３７】
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
【０３３８】
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
【０３３９】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
【０３４０】
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ  Ｓｈａｐｅ  Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
【０３４１】
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、３：１：２、４：２：３、または４：２：４．１（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必ずしも同一とならず、プラスマイナス４０％程度の差を有する。
【０３４２】
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
【０３４３】
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
【０３４４】
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
【０３４５】
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
【０３４６】
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
【０３４７】
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
【０３４８】
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
【０３４９】
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
【０３５０】
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０３５１】
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
【０３５２】
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
【０３５３】
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
【０３５４】
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
【０３５５】
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
【０３５６】
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
【０３５７】
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
【０３５８】
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
【０３５９】
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０３６０】
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
【０３６１】
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
【０３６２】
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
【０３６３】
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
【０３６４】
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
【０３６５】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０３６６】
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０３６７】
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０３６８】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０３６９】
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
【０３７０】
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
【０３７１】
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
【０３７２】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０３７３】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
【０３７４】
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ＳＰ）と呼ぶこともできる。
【０３７５】
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
【０３７６】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０３７７】
（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
【０３７８】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
【０３７９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０３８０】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３８１】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３８２】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３８３】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３８４】
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３８５】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３８６】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３８７】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４６（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３８８】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４６（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４６（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３８９】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４６（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４６（Ｅ）に示す。図４６（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４６（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４６（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３９０】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３９１】
図４７（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３９２】
図４７（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３９３】
また、図４７（Ｂ）および図４７（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４７（Ｄ）および図４７（Ｅ）は、それぞれ図４７（Ｂ）および図４７（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４７（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３９４】
図４７（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３９５】
図４７（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３９６】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３９７】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３９８】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３９９】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０４００】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１個／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０４０１】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０４０２】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０４０３】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４８（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４８（Ｂ）に示す。図４８（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０４０４】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４８（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０４０５】
図４８（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０４０６】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０４０７】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０４０８】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０４０９】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０４１０】
図４９に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４９（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４９（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図４９（Ａ）および図４９（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０４１１】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０４１２】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０４１３】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０４１４】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０４１５】
図５０は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図５０より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図５０より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図５０より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０４１６】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０４１７】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０４１８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０４１９】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０４２０】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４２１】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４２２】
（実施の形態５）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
【０４２３】
図５１（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
【０４２４】
図５１（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）などであってもよい。
【０４２５】
図５１（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図５１（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
【０４２６】
また、図５２（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）としての構成を有している。
【０４２７】
図５２（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ  ｆｌａｔ  ｎｏ−  ｌｅａｄ  ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
【０４２８】
図５２（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図５２（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
【０４２９】
イメージセンサチップを上述したような形態のパッケージに収めることで実装が容易になり、様々な電子機器に組み込むことができる。
【０４３０】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０４３１】
（実施の形態６）
本発明の一態様に係る撮像装置、および当該撮像装置を含む電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５３に示す。
【０４３２】
図５３（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
【０４３３】
図５３（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４３４】
図５３（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４３５】
図５３（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５および竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
【０４３６】
図５３（Ｅ）は図５３（Ａ）の監視カメラを用いたシステムの一例である。監視カメラ９９１は表示装置９９２と接続されており、撮像した画像を表示装置９９２で表示することができる。また、監視カメラ９９１は記憶装置９９３と接続されており、撮像した画像のデータを記憶装置９９３に記録することができる。また、記憶装置９９３は表示装置９９２と接続されており、記憶装置９９３に記録された画像データを表示装置９９２で表示することができる。また、これらの構成の制御をパーソナルコンピュータなどで行うこともできる。
【０４３７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０４３８】
２０    画素
２１    画素アレイ
２２    回路
２３    回路
２４    回路
２５    回路
２６    回路
２７    回路
２８    回路
２９    回路
３１    バッファ回路
３２    インバータ回路
３３    コンパレータ回路
３４    カウンター回路
３５    基板
４１    トランジスタ
４２    トランジスタ
４３    トランジスタ
４４    トランジスタ
４５    トランジスタ
４６    トランジスタ
４７    トランジスタ
４８    トランジスタ
４９    トランジスタ
５０    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    トランジスタ
５４    トランジスタ
５５    トランジスタ
５６    トランジスタ
６１    配線
６２    配線
６３    配線
７１    配線
７２    配線
７３    配線
７４    配線
７５    配線
８０    絶縁層
８１    導電体
８２    絶縁層
８２ａ    絶縁層
８２ｂ    絶縁層
８３    絶縁層
８７    配線
８７ａ    導電層
８７ｂ    導電層
８８    配線
９０    配線
９１    配線
９３    配線
９４    配線
９５    配線
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１５    基板
１２０    絶縁層
１３０    酸化物半導体層
１３０ａ    酸化物半導体層
１３０ｂ    酸化物半導体層
１３０ｃ    酸化物半導体層
１４０    導電層
１４１    導電層
１４２    導電層
１５０    導電層
１５１    導電層
１５２    導電層
１６０    絶縁層
１７０    導電層
１７１    導電層
１７２    導電層
１７３    導電層
１７５    絶縁層
１８０    絶縁層
１９０    絶縁層
２３１    領域
２３２    領域
２３３    領域
３３０    酸化物半導体層
３３０ａ    酸化物半導体層
３３０ｂ    酸化物半導体層
３３０ｃ    酸化物半導体層
３３１    領域
３３２    領域
３３３    領域
３３４    領域
３３５    領域
４１０    撮像動作
４２０    データ保持動作
４３０    読み出し動作
５６１    光電変換層
５６２    透光性導電層
５６３    半導体層
５６４    半導体層
５６５    半導体層
５６６    電極
５６６ａ    導電層
５６６ｂ    導電層
５６７    隔壁
６００    シリコン基板
６１０    トランジスタ
６２０    トランジスタ
６５０    活性層
６６０    シリコン基板
８１０    パッケージ基板
８１１    パッケージ基板
８２０    カバーガラス
８２１    レンズカバー
８３０    接着剤
８３５    レンズ
８４０    バンプ
８４１    ランド
８５０    イメージセンサチップ
８５１    イメージセンサチップ
８６０    電極パッド
８６１    電極パッド
８７０    ワイヤ
８７１    ワイヤ
８８０    スルーホール
８８５    ランド
８９０    ＩＣチップ
９３１    筐体
９３２    表示部
９３３    リストバンド
９３５    ボタン
９３６    竜頭
９３９    カメラ
９５１    筐体
９５２    レンズ
９５３    支持部
９６１    筐体
９６２    シャッターボタン
９６３    マイク
９６５    レンズ
９６７    発光部
９７１    筐体
９７２    筐体
９７３    表示部
９７４    操作キー
９７５    レンズ
９７６    接続部
９９１    監視カメラ
９９２    表示装置
９９３    記憶装置
１１００    層
１２００    層
１４００    層
１５００    回折格子
１６００    層
２５００    絶縁層
２５１０    遮光層
２５２０    有機樹脂層
２５３０    カラーフィルタ
２５３０ａ    カラーフィルタ
２５３０ｂ    カラーフィルタ
２５３０ｃ    カラーフィルタ
２５４０    マイクロレンズアレイ
２５５０    光学変換層
２５６０    絶縁層
【図１】
0006730100.tif 000002
【図２】
0006730100.tif 000003
【図３】
0006730100.tif 000004
【図４】
0006730100.tif 000005
【図５】
0006730100.tif 000006
【図６】
0006730100.tif 000007
【図７】
0006730100.tif 000008
【図８】
0006730100.tif 000009
【図９】
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【図１０】
0006730100.tif 000011
【図１１】
0006730100.tif 000012
【図１２】
0006730100.tif 000013
【図１３】
0006730100.tif 000014
【図１４】
0006730100.tif 000015
【図１５】
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【図１６】
0006730100.tif 000017
【図１７】
0006730100.tif 000018
【図１８】
0006730100.tif 000019
【図１９】
0006730100.tif 000020
【図２０】
0006730100.tif 000021
【図２１】
0006730100.tif 000022
【図２２】
0006730100.tif 000023
【図２３】
0006730100.tif 000024
【図２４】
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【図２５】
0006730100.tif 000026
【図２６】
0006730100.tif 000027
【図２７】
0006730100.tif 000028
【図２８】
0006730100.tif 000029
【図２９】
0006730100.tif 000030
【図３０】
0006730100.tif 000031
【図３１】
0006730100.tif 000032
【図３２】
0006730100.tif 000033
【図３３】
0006730100.tif 000034
【図３４】
0006730100.tif 000035
【図３５】
0006730100.tif 000036
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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