(57)【特許請求の範囲】
【請求項１】
半導体素子（３）を内蔵した半導体モジュール（２）と、
該半導体モジュールのスイッチング動作を制御する制御回路部（４）とを備え、
上記半導体モジュールは、上記半導体素子として、互いに並列に接続されたメイン半導体素子（３ａ）とサブ半導体素子（３ｂ）とを備え、
上記制御回路部によって、上記メイン半導体素子がオンした後に上記サブ半導体素子がオンし、かつ該サブ半導体素子がオフした後に上記メイン半導体素子がオフするよう制御され、
上記制御回路部によって、上記メイン半導体素子をオフからオンに切り替えるオン切替時と、オンからオフに切り替えるオフ切替時との２つの切替時のうち、一方の上記切替時の方が、他方の上記切替時よりもスイッチング速度が速くなるよう制御されており、
上記半導体モジュールは、上記スイッチング速度が速い上記切替時である高速切替時において、上記メイン半導体素子に流れた主電流（ｉ）の時間変化（ｄｉ／ｄｔ）によって、上記サブ半導体素子の制御端子（２０）に、上記サブ半導体素子をオフする向きの誘導電流（ＩGb）が発生するよう構成されている、電力変換装置（１）。
【請求項２】
上記半導体モジュールは、上記高速切替時において、上記メイン半導体素子に流れた上記主電流の時間変化によって、上記メイン半導体素子の制御端子に、上記制御回路部から上記制御端子に流れる制御電流（ＩC）と同じ向きの誘導電流（ＩGa）が発生するよう構成されている、請求項１に記載の電力変換装置。
【請求項３】
上記メイン半導体素子はＩＧＢＴであり、上記サブ半導体素子はＭＯＳＦＥＴである、請求項１又は２に記載の電力変換装置。
【請求項４】
上記ＭＯＳＦＥＴはワイドバンドギャップ半導体からなる、請求項３に記載の電力変換装置。
【請求項５】
上記半導体モジュールは、上記制御端子として、上記メイン半導体素子の基準電極に接続したメイン基準端子（２０E）と、上記サブ半導体素子の基準電極に接続したサブ基準端子（２０S）とを備え、上記メイン基準端子と上記サブ基準端子とは、互いに隣り合う位置に形成されており、上記オン切替時が上記高速切替時である、請求項１〜４のいずれか一項に記載の電力変換装置。
【請求項６】
上記サブ半導体素子は、該サブ半導体素子の厚さ方向から見たときに、上記メイン半導体素子の上記主電流が流れる経路上に配されており、上記オン切替時が上記高速切替時である、請求項１〜５のいずれか一項に記載の電力変換装置。
【請求項７】
上記メイン半導体素子と上記サブ半導体素子とからなる半導体素子対（２９）を２個、直列に接続してあり、上記制御回路部は、上アーム側の上記半導体素子と下アーム側の上記半導体素子とのいずれか一方がショート故障した場合に、反対側のアームの上記半導体素子をオフする短絡保護回路を備え、上記半導体モジュールは、上記メイン半導体素子をオフするときに、該メイン半導体素子に流れた主電流の時間変化によって、上記サブ半導体素子の上記制御端子に、上記サブ半導体素子をオフする向きの誘導電流が発生するよう構成されており、上記オフ切替時が上記高速切替時である、請求項１〜４のいずれか一項に記載の電力変換装置。
【請求項８】
上記制御回路部は、上記メイン半導体素子および上記サブ半導体素子を駆動する駆動回路（４０）を備え、上記制御回路部は、互いに並列に接続された上記メイン半導体素子および上記サブ半導体素子を、同一の上記駆動回路を用いて駆動するよう構成されており、上記オン切替時が上記高速切替時である、請求項１〜６のいずれか一項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を内蔵した半導体モジュールと、該半導体モジュールのスイッチング動作を制御する制御回路部とを備える電力変換装置に関する。
【背景技術】
【０００２】
従来から、半導体素子を内蔵した半導体モジュールと、該半導体モジュールに接続した制御回路部とを備える電力変換装置が知られている（下記特許文献１参照）。この電力変換装置は、上記制御回路部によって、上記半導体素子をスイッチング動作させている。これにより、電力変換を行うよう構成されている。
【０００３】
近年、メインとなる半導体素子（メイン半導体素子）と、サブとなる半導体素子（サブ半導体素子）とを並列接続し、これらの半導体素子をスイッチング動作させることが検討されている。メイン半導体素子として、例えばＩＧＢＴを用い、サブ半導体素子として、例えばＭＯＳＦＥＴを用いることが検討されている。このように、特性の異なる半導体素子を並列接続することにより、半導体モジュール全体の特性を向上させることが検討されている。
【０００４】
しかしながら、ＭＯＳＦＥＴ（サブ半導体素子）は、温度が上昇するとオン抵抗が高くなりやすいという問題がある。そのため、サブ半導体素子のスイッチング損失を低減する工夫が検討されている。例えば、メイン半導体素子をオンした後にサブ半導体素子をオンし、サブ半導体素子をオフした後にメイン半導体素子をオフすることが検討されている（図５参照）。このようにすると、サブスイッチング素子がオフからオン、又はオンからオフに切り替わる際には、必ずメイン半導体素子がオンしていることになる。そのため、メイン半導体素子がオンし、端子間電圧が低下した状態で、サブ半導体素子をスイッチング動作させることができ、サブ半導体素子のスイッチング損失を低減することができる。そのため、サブ半導体素子の温度上昇を抑制できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５８０５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記電力変換装置は、サブ半導体素子のスイッチング損失を、必ずしも充分に低減できない可能性があった。すなわち、メイン半導体素子をスイッチング動作させると、メイン半導体素子に流れる主電流が時間的に変化する。そのため、主電流の周囲に生じた磁界が時間的に変化し、サブ半導体素子の制御端子に、該サブ半導体素子をオンする方向に誘導電流が発生する可能性がある。したがって、メイン半導体素子がスイッチング動作するときにサブ半導体素子が誤って同時にオンしてしまい、サブ半導体素子のスイッチング損失を充分に低減できないおそれが考えられる。
【０００７】
本発明は、かかる背景に鑑みてなされたものであり、サブ半導体素子の誤動作を抑制できる電力変換装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様は、半導体素子（３）を内蔵した半導体モジュール（２）と、
該半導体モジュールのスイッチング動作を制御する制御回路部（４）とを備え、
上記半導体モジュールは、上記半導体素子として、互いに並列に接続されたメイン半導体素子（３ａ）とサブ半導体素子（３ｂ）とを備え、
上記制御回路部によって、上記メイン半導体素子がオンした後に上記サブ半導体素子がオンし、かつ該サブ半導体素子がオフした後に上記メイン半導体素子がオフするよう制御され、
上記制御回路部によって、上記メイン半導体素子をオフからオンに切り替えるオン切替時と、オンからオフに切り替えるオフ切替時との２つの切替時のうち、一方の上記切替時の方が、他方の上記切替時よりもスイッチング速度が速くなるよう制御されており、
上記半導体モジュールは、上記スイッチング速度が速い上記切替時である高速切替時において、上記メイン半導体素子に流れた主電流（ｉ）の時間変化（ｄｉ／ｄｔ）によって、上記サブ半導体素子の制御端子（２０）に、上記サブ半導体素子をオフする向きの誘導電流（ＩGb）が発生するよう構成されている、電力変換装置（１）にある。
【発明の効果】
【０００９】
上記電力変換装置の制御回路部は、上記２つの切替時のうち、一方の上記切替時の方が、他方の上記切替時よりもスイッチング速度が速くなるよう制御している。また、半導体モジュールは、上記高速切替時において、主電流の時間変化によって、サブ半導体素子の制御端子に、サブ半導体素子をオフする向きの誘導電流が発生するよう構成されている。
そのため、高速切替時、すなわち、主電流の時間変化率が高く、サブ半導体素子の制御端子に高い誘導電流が発生するときには、この誘導電流を、サブ半導体素子をオフする方向に流すことができ、サブ半導体素子が誤ってオンすることを抑制できる。
【００１０】
なお、上記構成を採用すると、上記他方の切替時（低速切替時）には、サブ半導体素子の制御端子に、サブ半導体素子をオンする方向に誘導電流が流れることになる。しかし、低速切替時では、主電流の時間変化率が小さいため、サブ半導体素子の制御端子に発生する誘導電流は小さい。そのため、低速切替時は、上記誘導電流によってサブ半導体素子が誤ってオンする不具合は生じにくい。
【００１１】
以上のごとく、本態様によれば、サブ半導体素子の誤動作を抑制できる電力変換装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。
【図面の簡単な説明】
【００１２】
【図１】実施形態１における、メイン半導体素子をオンするときの、半導体モジュールの断面図。
【図２】実施形態１における、メイン半導体素子をオフするときの、半導体モジュールの断面図。
【図３】実施形態１における、メイン半導体素子をオンするときの、半導体モジュールの回路図。
【図４】実施形態１における、メイン半導体素子をオフするときの、半導体モジュールの回路図。
【図５】実施形態１における、メイン半導体素子およびサブ半導体素子の波形図。
【図６】実施形態１における、室温での、メイン半導体素子およびサブ半導体素子の電流電圧特性。
【図７】実施形態１における、高温での、メイン半導体素子およびサブ半導体素子の電流電圧特性。
【図８】実施形態１における、電力変換装置の回路図。
【図９】実施形態１における、半導体モジュールの一部を、駆動回路と共に描いた回路図。
【図１０】実施形態１における、メイン半導体素子およびサブ半導体素子をそれぞれ一個のみ備える半導体モジュールの断面図。
【図１１】実施形態２における、メイン半導体素子をオンするときの、半導体モジュールの断面図。
【図１２】実施形態２における、メイン半導体素子をオフするときの、半導体モジュールの断面図。
【図１３】実施形態２における、メイン半導体素子およびサブ半導体素子の波形図。
【図１４】実施形態３における、メイン半導体素子をオンするときの、半導体モジュールの断面図。
【図１５】実施形態４における、電力変換装置の回路図。
【図１６】実施形態５における、半導体モジュールの一部を、駆動回路と共に描いた回路図であって、メイン半導体素子がオンするときの回路図。
【図１７】実施形態５における、半導体モジュールの一部を、駆動回路と共に描いた回路図であって、メイン半導体素子がオフするときの回路図。
【発明を実施するための形態】
【００１３】
上記電力変換装置は、ハイブリッド車や電気自動車等の車両に搭載するための、車載用電力変換装置とすることができる。
【００１４】
（実施形態１）
上記電力変換装置に係る実施形態について、図１〜図１０を参照して説明する。図８に示すごとく、本形態の電力変換装置１は、半導体素子３を内蔵した半導体モジュール２と、該半導体モジュール２のスイッチング動作を制御する制御回路部４とを備える。
半導体モジュール２は、半導体素子３として、互いに並列に接続されたメイン半導体素子３ａとサブ半導体素子３ｂとを備える。
【００１５】
図５に示すごとく、制御回路部４によって、メイン半導体素子３ａがオンした後にサブ半導体素子３ｂがオンし、かつサブ半導体素子３ｂがオフした後にメイン半導体素子３ａがオフするよう制御されている。
【００１６】
また、図５に示すごとく、制御回路部４によって、メイン半導体素子３ａをオフからオンに切り替えるオン切替時ｔonと、オンからオフに切り替えるオフ切替時ｔoffとの２つの切替時のうち、一方の切替時（本形態ではオン切替時ｔon）の方が、他方の切替時（本形態ではオフ切替時ｔoff）よりもスイッチング速度が速くなるよう制御されている。
【００１７】
図１に示すごとく、本形態の半導体モジュール２は、スイッチング速度が速い切替時である高速切替時ｔf（オン切替時ｔon）において、メイン半導体素子３ａに流れた主電流ｉの時間変化ｄｉ／ｄｔによって、サブ半導体素子３ｂの制御端子２０に、サブ半導体素子３ｂをオフする向きの誘導電流ＩGbが発生するよう構成されている。
【００１８】
本形態の電力変換装置１は、ハイブリッド車や電気自動車に搭載するための、車載用電力変換装置である。図８に示すごとく、本形態の電力変換装置１は、複数の半導体モジュール２を備える。個々の半導体モジュール２は、メイン半導体素子３ａとサブ半導体素子３ｂとからなる半導体素子対２９を、２個備える。これらの半導体素子対２９を、直列に接続してある。
【００１９】
制御回路部４は、半導体素子３（３ａ，３ｂ）をスイッチング動作させる。これにより、直流電源８から供給される直流電力を交流電力に変換している。そして、得られた交流電力を用いて、交流負荷８１（三相交流モータ）を駆動している。これにより、上記車両を走行させている。
【００２０】
本形態のメイン半導体素子３ａはＩＧＢＴである。また、サブ半導体素子３ｂはＭＯＳＦＥＴである。より詳しくは、サブ半導体素子３ｂは、ＳｉＣ（ワイドバンドギャップ半導体）からなるＭＯＳＦＥＴである。
【００２１】
図６に、ＭＯＳＦＥＴとＩＧＢＴの電流電圧特性を示す。同図に示すごとく、ＭＯＳＦＥＴは、流れる電流が少ないときは、ＩＧＢＴよりもオン抵抗が小さい。そのため、ＭＯＳＦＥＴを用いることにより、低電流域でのオン抵抗を下げることができる。また、高い電流が流れるときは、ＩＧＢＴの方が、ＭＯＳＦＥＴよりもオン抵抗が小さくなる。そのため、ＩＧＢＴを用いることにより、高電流域でのオン抵抗を下げることができる。このように、ＭＯＳＦＥＴとＩＧＢＴとを組み合わせて用いることにより、広い電流範囲にわたって、半導体モジュール２のオン抵抗を低減することができる。
【００２２】
しかしながら、ＭＯＳＦＥＴは、高温になるとオン抵抗が高くなりやすい。図６、図７に示すごとく、ＩＧＢＴは、温度上昇に伴うオン抵抗の上昇率が比較的小さいが、ＭＯＳＦＥＴはオン抵抗の上昇率が高い。そのため、ＭＯＳＦＥＴを用いる場合は、ＭＯＳＦＥＴのスイッチング損失を低減し、温度上昇を抑制する必要がある。
【００２３】
そのため、本形態では図５に示すごとく、メイン半導体素子３ａ（ＩＧＢＴ）をオンした後に、サブ半導体素子３ｂをオンしている。また、サブ半導体素子３ｂをオフした後に、メイン半導体素子３ａをオフしている。つまり、サブ半導体素子（ＭＯＳＦＥＴ）がスイッチングするときは、メイン半導体素子３ａが必ずオンしているよう構成してある。このようにすると、メイン半導体素子３ａがオンし、サブ半導体素子３ｂに加わる電圧Ｖが低下した状態で、サブ半導体素子３ｂをスイッチングすることができる。したがって、メイン半導体素子３ａにはスイッチング損失Ｐが発生するものの、サブ半導体素子３ｂにはスイッチング損失Ｐが殆ど発生しない。そのため、サブ半導体素子３ｂの温度上昇を抑制できる。
【００２４】
次に、半導体モジュール２の構造についてより詳細に説明する。図１に示すごとく、本形態の半導体モジュール２は、半導体素子３を内蔵する本体部２１と、該本体部２１から突出したパワー端子２２と、制御端子２０とを備える。パワー端子２２には、直流電源８（図８参照）に電気接続される正極端子２２P及び負極端子２２Nと、交流負荷８１に電気接続される交流端子２２oとがある。制御端子２０は、制御回路部４に接続される。
【００２５】
制御端子２０には、メイン半導体素子３ａの基準電極（エミッタ）に接続したメイン基準端子２０Eと、メイン半導体素子３ａのゲート電極に接続したメインゲート端子２０Gaと、サブ半導体素子３ｂの基準電極（ソース）に接続したサブ基準端子２０Sと、サブ半導体素子３ｂのゲート電極に接続したサブゲート端子２０Gbとがある。メイン基準端子２０Eとサブ基準端子２０Sとは、互いに隣り合う位置に形成されている。
【００２６】
制御回路部４は、メイン基準端子２０Eを基準にして、メインゲート端子２０Gaに電圧を加える。これにより、メイン半導体素子３ａをオンさせている。メインゲート端子２０Gaに電圧を加えると、ゲート容量が充電される。そのため、オンする瞬間、制御回路部４からメインゲート端子２０Gaにゲート電流（制御電流Ｉc）が流れる。また、図２に示すごとく、制御回路部４は、メイン半導体素子３ａをオフするときは、メインゲート端子２０Gaへの電圧の印加を停止する。このとき、ゲート容量に蓄えられた電荷が放電し、メインゲート端子２０Gaに電流が流れる。
【００２７】
上述したように、本形態では、メイン半導体素子３ａをオンするときは、高速でスイッチングする（図５参照）。オンするときは、制御回路部４は、ゲートに短時間で電圧を加える。これにより、オンするときのスイッチング速度を高くしている。また、オフするときは、制御回路部４は、ゲートに加える電圧を徐々に下げる。これにより、オフするときのスイッチング速度を低くしている。
【００２８】
図１、図３に示すごとく、メイン半導体素子３ａをオフからオンに切り替えると、メイン半導体素子３ａ（ＩＧＢＴ）のコレクタエミッタ間に主電流ｉが流れ始める。つまり、主電流ｉが時間的に変化する。これに伴い、主電流ｉの周囲に発生する磁界Ｈが時間的に変化し、サブ半導体素子３ｂの制御端子２０Gb、２０S間に鎖交する磁束φの量が時間的に変化する。そのため、制御端子２０Gb、２０Sに誘導電流ＩGbが発生する。
【００２９】
上述したように、本形態では、メイン半導体素子３ａをオフからオンに切り替えるとき（オン切替時）は、スイッチング速度を速くしている。そのため、主電流ｉの時間変化率ｄｉ／ｄｔが高くなり、サブ半導体素子３ｂの制御端子２０Gb、２０Sに高い誘導電流ＩGbが発生しやすい。しかしながら、本形態の半導体モジュール２は、このとき誘導電流ＩGbが、サブ半導体素子３ｂをオフする向きに流れるよう構成されている。そのため、高い誘導電流ＩGbが流れても、サブ半導体素子３ｂはオンしない。したがって、メイン半導体素子３ａと同時にサブ半導体素子３ｂがオンして、サブ半導体素子３ｂのスイッチング損失が高くなることを抑制できる。
【００３０】
また、図２、図４に示すごとく、メイン半導体素子３ａをオンからオフに切り替えると、メイン半導体素子３ａ（ＩＧＢＴ）のコレクタエミッタ間に流れていた主電流ｉが遮断される。そのため、主電流ｉが時間的に変化する。したがって、メイン半導体素子３ａをオンするときと同様に、サブ半導体素子３ｂの制御端子２０Gb、２０Sに誘導電流ＩGbが発生する。
【００３１】
このとき、誘導電流ＩGbは、メイン半導体素子３ａをオンするとき（高速切替時）とは反対方向に流れる。つまり、誘導電流ＩGbは、サブ半導体素子３ｂをオンする方向に流れる。しかしながら、本形態では、メイン半導体素子３ａをオフするときは、メイン半導体素子３ａのスイッチング速度を遅くしている（図５参照）。そのため、発生する誘導電流ＩGbを小さくすることができ、サブ半導体素子３ｂがオンすることを抑制できる。
【００３２】
次に、図９を用いて、半導体素子３ａ，３ｂをスイッチング動作させるための駆動回路４０の説明をする。同図に示すごとく、半導体素子３の制御端子２０は、駆動回路４０に接続している。この駆動回路４０は、上記制御回路部４（図８参照）に形成されている。駆動回路４０は、半導体素子３のゲートに電圧を加える電圧印加部４１と、複数のゲート抵抗Ｒと、スイッチ４２とを備える。電圧印加部４１は、半導体素子３の基準電極（エミッタ又はソース）を基準として、ゲートに電圧を加える。
【００３３】
各半導体素子３ａ，３ｂと電圧印加部４１との間に、２個のゲート抵抗Ｒが介在している。これら２個のゲート抵抗Ｒは、互いに並列に接続されて、可変抵抗器４３（４３ａ，４３ｂ）を構成している。半導体素子３ａ，３ｂをオンするときは、メインスイッチ４２ａをオンし、サブスイッチ４２ｂをオフする。これにより、メイン可変抵抗４３ａの抵抗値を小さくした状態で、半導体素子３ａ，３ｂのゲートに電圧を加える。このようにすると、メイン可変抵抗４３ａの抵抗値が小さいため、メイン半導体素子３ａは速くオンする。
【００３４】
また、半導体素子３ａ，３ｂをオフするときは、メインスイッチ４２ａをオフし、サブスイッチ４２ｂをオンする。これにより、メイン可変抵抗４３ａの抵抗値を高くした状態で、半導体素子３ａ，３ｂのゲートへの電圧印加を停止する。このようにすると、メイン可変抵抗４３ａは抵抗値が高いため、スイッチング速度が、オンするときよりも遅くなる。
【００３５】
次に、本形態の作用効果について説明する。図５に示すごとく、本形態の制御回路部４は、２つの切替時ｔon、ｔoffのうち、一方の切替時（図５ではｔon）の方が、他方の切替時（図５ではｔoff）よりもスイッチング速度が速くなるよう制御している。また、図１に示すごとく、半導体モジュール２は、高速切替時ｔfにおいて、主電流ｉの時間変化ｄｉ／ｄｔによって、サブ半導体素子３ｂの制御端子２０S，２０Gbに、サブ半導体素子３ｂをオフする向きの誘導電流ＩGbが発生するよう構成されている。
そのため、高速切替時ｔf、すなわち、主電流ｉの時間変化率ｄｉ／ｄｔが高く、サブ半導体素子３ｂの制御端子２０S，２０Gbに高い誘導電流ＩGbが発生するときには、この誘導電流ＩGbを、サブ半導体素子３ｂをオフする方向に流すことができ、サブ半導体素子３ｂが誤ってオンすることを抑制できる。
【００３６】
なお、上記構成を採用すると、図２に示すごとく、スイッチング速度が相対的に遅い切替時（低速切替時ｔs：図５参照）には、サブ半導体素子３ｂの制御端子２０S，２０Gbに、サブ半導体素子３ｂをオンする方向に誘導電流ＩGbが流れることになる。しかし、低速切替時ｔsでは、主電流ｉの時間変化率ｄｉ／ｄｔが小さいため、サブ半導体素子３ｂの制御端子２０S，２０Gに発生する誘導電流ＩGbは小さい。そのため、低速切替時ｔsでは、誘導電流ＩGbによってサブ半導体素子３ｂが誤ってオンする不具合は生じにくい。
【００３７】
また、図１に示すごとく、メイン半導体素子３ａをオンすると、メイン半導体素子３ａに流れる主電流ｉが時間的に変化し、これに伴って、主電流ｉの周囲に発生した磁界Ｈが時間的に変化する。そのため、メイン半導体素子３ａの制御端子２０Ga，２０Eの間に鎖交する磁束φが時間的に変化し、制御端子２０Ga，２０Eに誘導電流ＩGaが発生する。この誘導電流ＩGaは、制御回路部４（図８参照）から流れる制御電流ＩCと同じ向きに流れる。
そのため、メイン半導体素子３ａをより速くスイッチング動作させることができる。したがって、メイン半導体素子３ａのスイッチング損失をより低減することができる。
【００３８】
また、本形態のメイン半導体素子３ａはＩＧＢＴであり、サブ半導体素子３ｂはＭＯＳＦＥＴである。
図６に示すごとく、ＭＯＳＦＥＴは低電流域でオン抵抗が小さく、ＩＧＢＴは高電流域でオン抵抗が小さい。そのため、ＩＧＢＴとＭＯＳＦＥＴとを組み合わせることにより、半導体モジュール２のオン抵抗を、広い電流域で低減することができる。
【００３９】
また、本形態のＭＯＳＦＥＴは、ワイドバンドギャップ半導体からなる。
ワイドバンドギャップ半導体からなるＭＯＳＦＥＴは、オン抵抗が特に低い。そのため、このＭＯＳＦＥＴを用いることにより、半導体モジュール２のオン抵抗を特に低減することが可能になる。
【００４０】
また、本形態では、図１に示すごとく、サブ基準端子２０Sとメイン基準端子２０Eとを、互いに隣り合う位置に設けてある。
そのため、これらの基準端子２０S，２０Eを接近させることができ、これらの間に寄生するインダクタンスを低減できる。そのため、これらの電位、すなわち、メイン半導体素子３ａの基準電極（エミッタ）の電位と、サブ半導体素子３ｂの基準電極（ソース）の電位とを殆ど等しくすることができる。したがって、２つの半導体素子３ａ，３ｂのゲートに加わる電圧に差が生じたり、上記インダクタンスが原因となって、ゲートに加わる電圧が発振したりすることを抑制できる。
【００４１】
また、図９に示すごとく、本形態では、メイン半導体素子３ａとサブ半導体素子３ｂとを、同一の駆動回路４０によって駆動している。
そのため、駆動回路４０の数を低減することができ、電力変換装置１の製造コストを低減することができる。
【００４２】
以上のごとく、本形態によれば、サブ半導体素子の誤動作を抑制できる電力変換装置を提供することができる。
【００４３】
なお、本形態では、図１、図８に示すごとく、１個の半導体モジュール２に、メイン半導体素子３ａとサブ半導体素子３ｂとからなる半導体素子対２９を２個設けたが、本発明はこれに限るものではない。すなわち、図１０に示すごとく、１個の半導体モジュール２に半導体素子対２９を一個のみ設けてもよい。
【００４４】
また、本形態では、サブ半導体素子３ｂとして、ＳｉＣからなるＭＯＳＦＥＴを用いたが、本発明はこれに限るものではない。例えば、ＧａＮからなる高電子移動度トランジスタを用いてもよい。また、ダイヤモンドからなるトランジスタを用いてもよい。
【００４５】
以下の実施形態においては、図面に記した符号のうち、実施形態１において用いた符号と同一のものは、特に示さない限り、実施形態１と同様の構成要素等を表す。
【００４６】
（実施形態２）
本形態は、スイッチング速度の大小関係を変更した例である。図１３に示すごとく、本形態では、メイン半導体素子３ａをオンするときはスイッチング速度を遅くし、オフするときはスイッチング速度を速くしている。すなわち、オンするときを低速切替時ｔsとし、オフするときを高速切替時ｔfとしている。
【００４７】
図１１に示すごとく、メイン半導体素子３ａをオンすると、メイン半導体素子３ａを流れるメイン電流ｉが時間的に変化するため、この影響を受けて、サブ半導体素子３ｂの制御端子２０S、２０Gbに誘導電流ＩGbが発生する。本形態の半導体モジュール２は、実施形態１（図１参照）と比較して、サブゲート端子２０Gbとサブ基準端子２０Sの位置関係を逆にしてある。そのため、メイン半導体素子３ａをオンする際には、上記誘導電流ＩGbは、サブ半導体素子３ｂをオンする方向に流れる。しかしながら、上述したように、本形態では、メイン半導体素子３ａをオンする際は、スイッチング速度を遅くしているため、発生する誘導電流ＩGbは小さい。そのため、誘導電流ＩGbが流れてもサブ半導体素子３ｂはオンしない。
【００４８】
また、図１２に示すごとく、メイン半導体素子３ｂをオフするときには、サブ半導体素子３ｂの制御端子２０S、２０Gbに、サブ半導体素子３ｂをオフする方向に誘導電流ＩGbが流れる。メイン半導体素子３ｂをオフするときは、スイッチング速度が速いため、高い誘導電流ＩGbが流れるが、この誘導電流ＩGbはサブ半導体素子３ｂをオフする方向に流れるため、サブ半導体素子３ｂはオンしない。
【００４９】
また、本形態では、実施形態１と同様に、複数の半導体モジュール２を用いて、電力変換装置１（図８参照）を構成している。本形態では、制御回路部４に短絡保護回路を形成してある。短絡保護回路は、上アームの半導体素子対２９Hと、下アームの半導体素子対２９Lとのいずれか一方に含まれる半導体素子３ａ，３ｂがショート故障した場合は、反対側のアームの半導体素子３ａ，３ｂを強制的にオフする。この際、メイン半導体素子３ａをオフすると、オフ時のスイッチング速度が速くされているため、サブ半導体素子３ｂの制御端子２０２０S、２０Gbに高い誘導電流ＩGbが流れる。しかし、上述したように、この誘導電流ＩGbはサブ半導体素子３ｂをオフする方向に流れるため、メイン半導体素子３ａを強制的にオフしたときに、サブ半導体素子３ｂが誘導電流ＩGbによって誤ってオンすることを防止できる。そのため、半導体素子３の短絡保護を確実に行うことができる。
その他、実施形態１と同様の構成および作用効果を備える。
【００５０】
（実施形態３）
本形態は、半導体モジュール２の構造を変更した例である。図１４に示すごとく、本形態では、サブ半導体素子３ｂを、該サブ半導体素子３ｂの厚さ方向から見たときに、メイン半導体素子３ａの主電流ｉが流れる経路Ｒ上に配置してある。
【００５１】
そのため、サブ半導体素子３ｂの制御端子２０S，２０Gbを、主電流ｉに近づけることができる。したがって、メイン半導体素子３ａを高速でスイッチング動作させたときに、制御端子２０S、２０Gbに、サブ半導体素子３ｂをオフする向きの高い誘導電流ＩGbを発生させることができる。そのため、サブ半導体素子３ｂの誤動作をより確実に抑制できる。
その他、実施形態１と同様の構成および作用効果を備える。
【００５２】
（実施形態４）
本形態は、電力変換装置１の回路構成を変更した例である。図１５に示すごとく、本形態では、メイン半導体素子３ａ及びサブ半導体素子３ｂを用いて、直流電源８の直流電圧を昇圧するＤＣ−ＤＣコンバータを構成してある。
その他、実施形態１と同様の構成および作用効果を備える。
【００５３】
（実施形態５）
本形態は、駆動回路４０の構成を変更した例である。図１６に示すごとく、本形態の電力変換装置１は、互いに並列に接続されたメイン半導体素子３ａとサブ半導体素子３ｂとを、同一の駆動回路４０によって駆動するよう構成されている。駆動回路４０は、半導体素子３ａ，３ｂのゲートに電圧を加える電圧印加部４１と、複数のゲート抵抗Ｒと、スイッチ４２とを備える。電圧印加部４１は、メイン半導体素子３ａのエミッタと、サブ半導体素子３ｂのソースとの中間点４９を基準として、ゲートに電圧を加える。
【００５４】
各半導体素子３ａ，３ｂと電圧印加部４１との間に、２個のゲート抵抗Ｒが介在している。これら２個のゲート抵抗Ｒは、互いに並列に接続されて、可変抵抗器４３（４３ａ，４３ｂ）を構成している。半導体素子３ａ，３ｂをオンするときは、図１６に示すごとく、メインスイッチ４２ａをオンし、サブスイッチ４２ｂをオフする。これにより、メイン可変抵抗４３ａの抵抗値を小さくし、サブ可変抵抗４３ｂの抵抗値を大きくした状態で、半導体素子３ａ，３ｂのゲートに電圧を加える。このようにすると、メイン可変抵抗４３ａの抵抗値が小さいため、メイン半導体素子３ａは速くオンし、かつ、スイッチング速度が速くなる。また、サブ可変抵抗４３ｂは抵抗値が高いため、メイン半導体素子３ａよりも遅くオンする。
【００５５】
また、半導体素子３ａ，３ｂをオフするときは、図１７に示すごとく、メインスイッチ４２ａをオフし、サブスイッチ４２ｂをオンする。これにより、メイン可変抵抗４３ａの抵抗値を高くし、サブ可変抵抗４３ｂの抵抗値を小さくした状態で、半導体素子３ａ，３ｂのゲートへの電圧印加を停止する。このようにすると、サブ可変抵抗４３ｂの抵抗値が小さいため、サブ半導体素子３ｂは速くオフする。メイン可変抵抗４３ａは抵抗値が高いため、サブ半導体素子３ｂよりも遅くオフする。また、スイッチング速度が、オンするときよりも遅くなる。
【００５６】
本形態の作用効果について説明する。本形態の電力変換装置１は、互いに並列に接続されたメイン半導体素子３ａとサブ半導体素子３ｂとを、同一の駆動回路４０によって駆動するよう構成されている。そのため、駆動回路４０の数を少なくすることができる。したがって、電力変換装置１の製造コストを低減することができる。
【００５７】
なお、図１６に示すごとく、電圧印加部４１は、メイン半導体素子３ａのエミッタとサブ半導体素子３ｂのソースとの中間点４９を基準にして、ゲートに電圧を加えている。また、メイン半導体素子３ａのエミッタにはインダクタンスＬaが寄生している。そのため、メイン半導体素子３ａがオンし、電流ｉが流れたとき、上記インダクタンスＬaが原因となって、誘導起電圧（Ｌaｄｉ／ｄｔ）が発生する。このとき、サブ半導体素子３ｂはオンしていないため、サブ半導体素子３ｂのソースには誘導起電圧（Ｌbｄｉ／ｄｔ）は発生しない。したがって、メイン半導体素子３ａがオンするときは、エミッタ電位Ｖｅの方がソース電位Ｖsよりも高くなる。そのため、電圧印加部４１は、ソース電位Ｖｓよりも電位が高い中間点４９を基準にして、サブ半導体素子３ｂに電圧を加えることになる。したがって、サブ半導体素子３ｂのソース−ゲート間に高い電圧が加わりやすくなる。
【００５８】
しかしながら、本形態では、メイン半導体素子３ａをオンするときに、サブ半導体素子３ｂの制御端子２０に、該サブ半導体素子３ｂをオフする向きに誘導電流が流れるため、サブ半導体素子３ｂに特に高い電圧が加わることを抑制できる。そのため、サブ半導体素子３ｂのゲートに特に高い電圧が加わって、サブ半導体素子３ｂが誤動作することを抑制できる。
【００５９】
また、メイン半導体素子３ａをオフするとき（図１７参照）は、ｄｉ／ｄｔがマイナスになるため、エミッタ電位Ｖｅの方が、ソース電位Ｖｓよりも低くなる。したがって、電圧印加部４１は、ソース電位Ｖｓよりも電位が低い中間点４９を基準にして、サブ半導体素子３ｂのゲートに電圧を加えることになる。そのため、サブ半導体素子３ｂのゲート−ソース間に充分に電圧が加わりにくくなる。本形態では、メイン半導体素子３ａをオフするときは、サブ半導体素子３ｂの制御端子２０に、該サブ半導体素子３ｂをオンする向きに誘導電流が流れるが、このとき、サブ半導体素子３ｂのゲートには電圧が加わりにくいため、サブ半導体素子３ｂが誤ってオンすることを確実に防止できる。
その他、実施形態１と同様の構成および作用効果を備える。
【符号の説明】
【００６０】
１  電力変換装置
２  半導体モジュール
２０  制御端子
３  半導体素子
３ａ  メイン半導体素子
３ｂ  サブ半導体素子
４  制御回路部
【図１】
0006686663.tif 000002
【図２】
0006686663.tif 000003
【図３】
0006686663.tif 000004
【図４】
0006686663.tif 000005
【図５】
0006686663.tif 000006
【図６】
0006686663.tif 000007
【図７】
0006686663.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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