(57)【特許請求の範囲】
【請求項１】
装置であって、
スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を含むアナログスイッチを備え、前記アナログスイッチは、そのスイッチ状態を決定するイネーブル信号に応答し、
前記ＮＭＯＳ回路は、前記スイッチ入力または前記スイッチ出力とバッファＮ−チャネルトランジスタのソースまたはドレインとの間に結合されたスイッチＮ−チャネルトランジスタを含み、前記スイッチＮ−チャネルトランジスタのゲートは、前記イネーブル信号に結合され、前記バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合され、
前記ＰＭＯＳ回路は、前記スイッチ入力または前記スイッチ出力とバッファＰ−チャネルトランジスタのソースまたはドレインとの間に結合されたスイッチＰ−チャネルトランジスタを含み、前記スイッチＰ−チャネルトランジスタのゲートは、前記イネーブル信号の補完信号に結合され、前記バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合され、前記装置はさらに、
前記アナログスイッチに結合されて前記イネーブル信号および前記イネーブル信号の前記補完信号を受信する制御回路を備え、前記制御回路は、前記イネーブル信号の状態に基づいて、第１の供給電圧と第１のゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧との間で交互に変化する前記変調Ｎ−チャネルゲート電圧を提供し、かつ、前記イネーブル信号の状態に基づいて、第２の供給電圧と第２のＧＩＤＬ緩和電圧との間で交互に変化する変調Ｐ−チャネルゲート電圧を提供するように構成され、前記第１のＧＩＤＬ緩和電圧および前記第２のＧＩＤＬ緩和電圧は、前記イネーブル信号の電圧と、前記イネーブル信号の前記補完信号の電圧との間にある、装置。
【請求項２】
前記変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、前記スイッチ状態がオンであるときにはそれぞれの供給電圧であり、前記スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ緩和電圧である、請求項１に記載の装置。
【請求項３】
前記変調Ｎ−チャネルゲート電圧は、第１の供給電圧であるそれぞれの供給電圧になったり、第１のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返し、
前記変調Ｐ−チャネルゲート電圧は、第２の供給電圧であるそれぞれの供給電圧になったり、第２のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す、請求項２に記載の装置。
【請求項４】
前記第１の供給電圧は正の電圧を備え、前記第２の供給電圧は基準電圧を備え、前記第１および第２のＧＩＤＬ緩和電圧は、前記正の電圧と前記基準電圧との間である、請求項３に記載の装置。
【請求項５】
前記第１および第２のＧＩＤＬ緩和電圧の各々は、前記正の電圧と前記基準電圧との差の半分に等しい、請求項４に記載の装置。
【請求項６】
前記制御回路は、
前記変調Ｎ−チャネルゲート電圧を前記バッファＮ−チャネルトランジスタの前記ゲートに印加するように結合された第１の回路と、
前記変調Ｐ−チャネルゲート電圧を前記バッファＰ−チャネルトランジスタの前記ゲートに印加するように結合された第２の回路とを備える、請求項１〜５のいずれか１項に記載の装置。
【請求項７】
前記第１の回路は、
前記第１のＧＩＤＬ緩和電圧に結合されたソース、前記バッファＮ−チャネルトランジスタの前記ゲートに結合されたドレイン、および、前記イネーブル信号の前記補完信号に結合されたゲートを有するＮ−チャネルトランジスタと、
前記第１の供給電圧に結合されたソース、前記バッファＮ−チャネルトランジスタの前記ゲートに結合されたドレイン、および、前記イネーブル信号の前記補完信号に結合されたゲートを有するＰ−チャネルトランジスタとを備える、請求項６に記載の装置。
【請求項８】
前記第２の回路は、
前記第２のＧＩＤＬ緩和電圧に結合されたソース、前記バッファＰ−チャネルトランジスタの前記ゲートに結合されたドレイン、および、前記イネーブル信号の前記補完信号に結合されたゲートを有する第１のＮ−チャネルトランジスタと、
前記第２の供給電圧に結合されたソース、前記バッファＰ−チャネルトランジスタの前記ゲートに結合されたドレイン、および、前記イネーブル信号に結合されたゲートを有する第２のＮ−チャネルトランジスタとを備える、請求項６に記載の装置。
【請求項９】
前記バッファＮ−チャネルトランジスタおよび前記バッファＰ−チャネルトランジスタは、前記スイッチ出力と前記スイッチＮ−チャネルトランジスタおよび前記スイッチＰ−チャネルトランジスタのそれぞれのドレインとの間に結合される、請求項１〜８のいずれか１項に記載の装置。
【請求項１０】
前記バッファＮ−チャネルトランジスタおよび前記バッファＰ−チャネルトランジスタは、前記スイッチ入力と前記スイッチＮ−チャネルトランジスタおよび前記スイッチＰ−チャネルトランジスタのそれぞれのソースとの間に結合される、請求項１〜８のいずれか１項に記載の装置。
【請求項１１】
前記バッファＮ−チャネルトランジスタは入力バッファＮ−チャネルトランジスタを備え、前記バッファＰ−チャネルトランジスタは入力バッファＰ−チャネルトランジスタを備え、
前記ＮＭＯＳ回路は、前記スイッチ出力と前記スイッチＮ−チャネルトランジスタのドレインとの間に結合された出力バッファＮ−チャネルトランジスタを含み、前記出力バッファＮ−チャネルトランジスタのゲートは、前記変調Ｎ−チャネルゲート電圧に結合され、
前記ＰＭＯＳ回路は、前記スイッチ出力と前記スイッチＰ−チャネルトランジスタのドレインとの間に結合された出力バッファＰ−チャネルトランジスタを含み、前記出力バッファＰ−チャネルトランジスタのゲートは、前記変調Ｐ−チャネルゲート電圧に結合される、請求項１０に記載の装置。
【請求項１２】
アナログスイッチを動作させる方法であって、前記アナログスイッチは、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を備え、前記方法は、
相補型イネーブル信号を前記ＮＭＯＳ回路およびＰＭＯＳ回路のスイッチトランジスタのゲートに結合して、前記アナログスイッチのスイッチ状態を制御するステップを備え、前記スイッチトランジスタは、前記スイッチ入力または前記スイッチ出力と前記ＮＭＯＳ回路およびＰＭＯＳ回路のバッファトランジスタのソースまたはドレインとの間に結合され、前記方法はさらに、
前記相補型イネーブル信号の状態に基づいて、第１の供給電圧と第１のゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧との間で交互に変化する変調Ｎ−チャネルゲート電圧を印加するステップを備え、前記第１のＧＩＤＬ緩和電圧は、イネーブル信号の電圧と、前記イネーブル信号の補完信号の電圧との間にあり、
前記相補型イネーブル信号の状態に基づいて、第２の供給電圧と第２のＧＩＤＬ緩和電圧との間で交互に変化する変調Ｐ−チャネルゲート電圧を印加するステップをさらに備え、前記第２のＧＩＤＬ緩和電圧は、前記イネーブル信号の電圧と、前記イネーブル信号の前記補完信号の電圧との間にある、方法。
【請求項１３】
前記アナログスイッチは、共通の端子に結合された複数のアナログスイッチのうちの１つであり、前記バッファトランジスタは、前記スイッチトランジスタと前記共通の端子との間に結合される、請求項１２に記載の方法。
【請求項１４】
前記変調ゲート電圧の各々は、前記スイッチ状態がオンであるときにはそれぞれの供給電圧であり、前記スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ緩和電圧である、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、一般に電子回路に関し、特にゲート誘導ドレインリークを減少させたアナログスイッチに関する。
【背景技術】
【０００２】
背景
基本的な相補型金属酸化膜半導体（complementary metal oxide semiconductor：ＣＭＯＳ）スイッチは、Ｐ−チャネルトランジスタと並列にＮ−チャネルトランジスタを備える。Ｎ−チャネルトランジスタおよびＰ−チャネルトランジスタのソースは、スイッチの入力を備え、Ｎ−チャネルトランジスタおよびＰ−チャネルトランジスタのドレインは、スイッチの出力を備える。Ｎ−チャネルトランジスタおよびＰ−チャネルトランジスタのゲートは、ＣＭＯＳスイッチの状態を制御する相補型イネーブル信号に結合されている。Ｎ−チャネルトランジスタのゲートにはイネーブル信号が結合され、Ｐ−チャネルトランジスタのゲートにはイネーブル信号の補完信号が結合されている。イネーブル信号が論理ハイであるとき、スイッチは「オン」であり、スイッチは入力電圧をサンプリングする。イネーブル信号が論理ローであるとき、スイッチは「オフ」である。
【０００３】
オフ状態での主要なリーク源は、サブスレッショルドリーク電流およびゲート誘導ドレインリーク（gate-induced drain leakage：ＧＩＤＬ）電流である。ＧＩＤＬ電流は、金属酸化膜半導体（metal oxide semiconductor：ＭＯＳ）トランジスタのドレイン接合における高い電界効果によって引き起こされる。ＧＩＤＬは、ドレイン−本体電圧およびドレイン−ゲート電圧に左右される。いくつかの適用例では、ＧＩＤＬ電流はシステムの性能に影響する。たとえば、回路は、動作中、１つのＣＭＯＳスイッチだけがオン状態であり残りのＣＭＯＳスイッチはオフ状態であるように共通の端子（たとえば、マルチプレクサまたはデマルチプレクサ）に結合されたいくつかのＣＭＯＳスイッチを含み得る。このような場合、ＧＩＤＬ電流は、オフ状態のスイッチの数に基づいて結合およびスケーリングされる。結合されたＧＩＤＬ電流は、特にＣＭＯＳスイッチがアナログスイッチとして動作する場合にシステムの性能に大きく影響する可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
ゲート誘導ドレインリーク（ＧＩＤＬ）電流を大幅に減少させたアナログスイッチのための技術について記載する。一例では、装置は、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（p-type metal oxide semiconductor：ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（n-type metal oxide semiconductor：ＮＭＯＳ）回路を有するアナログスイッチを含む。アナログスイッチは、そのスイッチ状態を決定するイネーブル信号に応答する。ＮＭＯＳ回路は、バッファＮ−チャネルトランジスタに結合されたスイッチＮ−チャネルトランジスタを含み、スイッチＮ−チャネルトランジスタのゲートは、イネーブル信号に結合され、バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合される。ＰＭＯＳ回路は、バッファＰ−チャネルトランジスタに結合されたスイッチＰ−チャネルトランジスタを含み、スイッチＰ−チャネルトランジスタのゲートは、イネーブル信号の補完信号に結合され、バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合される。制御回路がアナログスイッチに結合されて変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧を提供し、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す。
【０００５】
別の例では、装置は、共通の端子に結合された複数のアナログスイッチを含む。複数のアナログスイッチの各々は、そのスイッチ状態を決定するそれぞれのイネーブル信号に応答する。複数のアナログスイッチの各々は、スイッチ入力とスイッチ出力との間にＰＭＯＳ回路と並列にＮＭＯＳ回路を含む。ＮＭＯＳ回路は、バッファＮ−チャネルトランジスタに結合されたスイッチＮ−チャネルトランジスタを含み、スイッチＮ−チャネルトランジスタのゲートは、それぞれのイネーブル信号に結合され、バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合される。ＰＭＯＳ回路は、バッファＰ−チャネルトランジスタに結合されたスイッチＰ−チャネルトランジスタを含み、スイッチＰ−チャネルトランジスタのゲートは、それぞれのイネーブル信号の補完信号に結合され、バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合される。制御回路がＮＭＯＳ回路およびＰＭＯＳ回路に結合されて変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧を提供し、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す。
【０００６】
別の例では、アナログスイッチを動作させる方法であって、アナログスイッチは、スイッチ入力とスイッチ出力との間にＰＭＯＳ回路と並列にＮＭＯＳ回路を備え、当該方法は、相補型イネーブル信号をＮＭＯＳ回路およびＰＭＯＳ回路のスイッチトランジスタのゲートに結合して、アナログスイッチのスイッチ状態を制御するステップと、変調ゲート電圧をＮＭＯＳ回路およびＰＭＯＳ回路のバッファトランジスタのゲートに印加するステップとを含み、変調ゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧になったりを交互に繰り返す。
【０００７】
これらのおよび他の局面は、以下の詳細な説明を参照して理解されるであろう。
上記の特徴を詳細に理解できるように、上に簡単に要約したより特定的な説明は、例示的な実現例を参照することによってなされてもよく、例示的な実現例のうちのいくつかは、添付の図面に示されている。しかし、添付の図面は、典型的な例示的な実現例を示しているに過ぎず、したがってその範囲を限定するものとして考えるべきではない、ということに注意すべきである。
【図面の簡単な説明】
【０００８】
【図１Ａ】本明細書における例に係るアナログスイッチを有するマルチプレクサのブロック図である。
【図１Ｂ】本明細書における例に係るアナログスイッチを有するデマルチプレクサのブロック図である。
【図２】ゲート誘導ドレインリーク（ＧＩＤＬ）を減少させた例示的なアナログスイッチを示す概略図である。
【図３】オフ状態での図２のアナログスイッチについてのＮＭＯＳリーク電流対ゲート電圧を示すグラフである。
【図４】各々オフ状態での図２のアナログスイッチおよび従来のＣＭＯＳスイッチについてのＮＭＯＳリーク電流対ドレイン電圧を示すグラフである。
【図５】図２のアナログスイッチを動作させる方法の一例を示すフロー図である。
【図６】本明細書に記載されているアナログスイッチを利用できるＦＰＧＡの例示的なアーキテクチャを示す。
【発明を実施するための形態】
【０００９】
理解を容易にするために、可能であれば同一の参照番号を使用して図面に共通の同一の要素を示した。１つの例の要素を他の例に有益に組み込むことができると考えられる。
【００１０】
詳細な説明
ゲート誘導ドレインリーク（ＧＩＤＬ）電流を大幅に減少させたアナログスイッチを提供するための技術について説明する。一例では、アナログスイッチは、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を含む。アナログスイッチは、そのスイッチ状態を決定するイネーブル信号に応答する。ＮＭＯＳ回路およびＰＭＯＳ回路の各々は、バッファトランジスタに結合されたスイッチトランジスタを含む。ＮＭＯＳ回路内のトランジスタはＮ−チャネルトランジスタであり、ＰＭＯＳ回路内のトランジスタはＰ−チャネルトランジスタである。いくつかの例では、バッファトランジスタは、スイッチ出力とスイッチトランジスタとの間に結合されている。他の例では、バッファトランジスタは、スイッチ入力とスイッチトランジスタとの間に結合されている。さらに他の例では、ＮＭＯＳ回路およびＰＭＯＳ回路の各々は、入力バッファトランジスタと出力バッファトランジスタとの間に結合されたスイッチトランジスタを含む。
【００１１】
一般に、ＮＭＯＳ回路内のスイッチトランジスタのゲートはイネーブル信号に結合され、ＰＭＯＳ回路内のスイッチトランジスタのゲートはイネーブル信号の補完信号に結合されている。イネーブル信号が論理ハイである（たとえば、スイッチがオンである）とき、スイッチトランジスタは、従来のＣＭＯＳスイッチと同様の態様でソース電圧（たとえば、スイッチ入力における電圧）に応答してオンおよびオフになる。イネーブル信号が論理ローである（たとえば、スイッチがオフである）とき、スイッチトランジスタはオフである。
【００１２】
バッファトランジスタは、スイッチトランジスタにおいて誘導されるＧＩＤＬ電流を減少させるように動作する。アナログスイッチは、バッファトランジスタのゲートに結合されて変調ゲート電圧をそこに印加する制御回路を含む。変調ゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す。スイッチがオンであるとき、制御回路は、バッファトランジスタをオンにするためにそれぞれの供給電圧をバッファトランジスタのゲートに印加する。スイッチがオフであるとき、制御回路は、それぞれのＧＩＤＬ緩和電圧をバッファトランジスタのゲートに印加する。ＧＩＤＬ緩和電圧は、バッファトランジスタがオフ状態または弱くオンの高抵抗状態であるように構成される。スイッチがオフであるとき、スイッチ入力におけるバッファトランジスタは、ソース−ゲート電圧を減少させ、それによってソース誘導ＧＩＤＬ電流を減少させる。同様に、スイッチ出力におけるバッファトランジスタは、ドレイン−ゲート電圧を減少させ、それによってドレイン誘導ＧＩＤＬ電流を減少させる。バッファトランジスタは、ソース誘導ＧＩＤＬ電流、ドレイン誘導ＧＩＤＬ電流、またはそれら両方を減少させるように設けることができる。
【００１３】
本明細書に記載されているアナログスイッチは、さまざまなタイプの回路で使用することができる。たとえば、アナログスイッチは、リーク電流が回路の性能に影響するいかなる回路でも使用することができる。例示的な回路を以下に記載するが、アナログスイッチはＧＩＤＬの影響を緩和することが望ましいさまざまな他の用途で使用されてもよいということが理解されるべきである。
【００１４】
図１Ａは、マルチプレクサ１００Ａのブロック図である。マルチプレクサ１００Ａは、入力端子（Ｉｎ１）〜（Ｉｎｋ）（ｋは１よりも大きな整数である）と、アナログスイッチ１０２１〜１０２ｋ（まとめてアナログスイッチ１０２）と、出力端子（Ｏｕｔ）とを含む。アナログスイッチ１０２１〜１０２ｋの各々の入力は、それぞれの入力端子（Ｉｎ１）〜（Ｉｎｋ）に結合されている。アナログスイッチ１０２の各々の出力は、共通の端子、たとえば出力端子（Ｏｕｔ）に結合されている。アナログスイッチ１０２の入力を制御してその状態を制御するためにスイッチコントローラ１０４が結合されている。たとえば、スイッチコントローラ１０４は、アナログスイッチ１０２のうちの１つをオンにする一方、アナログスイッチ１０２のうちのその他の各々をオフにしてもよい。補償がなければ、オフ状態で出力端子（Ｏｕｔ）からそれらのアナログスイッチ１０２を流れるリーク電流は相当であろう。本明細書に記載されているように、アナログスイッチ１０２の各々は、スイッチトランジスタにおいて誘導されるＧＩＤＬを減少させるために、スイッチトランジスタと出力端子（Ｏｕｔ）との間にバッファトランジスタを備えた状態で構成されてもよい。
【００１５】
図１Ｂは、デマルチプレクサ１００Ｂのブロック図である。デマルチプレクサ１００Ｂは、入力端子（Ｉｎ）と、アナログスイッチ１０２１〜１０２ｍ（ｍは１よりも大きな整数である）と、出力端子（Ｏｕｔ１）〜（Ｏｕｔｍ）とを含む。アナログスイッチ１０２の各々の入力は、共通の端子、たとえば入力端子（Ｉｎ）に結合されている。アナログスイッチ１０２の各々の出力は、それぞれ出力端子（Ｏｕｔ１）〜（Ｏｕｔｍ）に結合されている。アナログスイッチ１０２の入力を制御してその状態を制御するためにスイッチコントローラ１０４が結合されている。たとえば、スイッチコントローラ１０４は、アナログスイッチ１０２のうちの１つをオンにする一方、アナログスイッチ１０２のうちのその他の各々をオフにしてもよい。補償がなければ、オフ状態で入力端子（Ｉｎ）からそれらのアナログスイッチ１０２を流れるリーク電流は相当であろう。本明細書に記載されているように、アナログスイッチ１０２の各々は、スイッチトランジスタにおいて誘導されるＧＩＤＬを減少させるために、スイッチトランジスタと入力端子（Ｉｎ）との間にバッファトランジスタを備えた状態で構成されてもよい。
【００１６】
図２は、例示的なアナログスイッチ１０２を示す概略図である。アナログスイッチ１０２は、スイッチ入力（ＩＮ）とスイッチ出力（ＯＵＴ）との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路２０４と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路２０２を含む。一般に、ＮＭＯＳ回路２０２およびＰＭＯＳ回路２０４の各々は、スイッチトランジスタと、少なくとも１つのバッファトランジスタとを含む。この例では、ＮＭＯＳ回路２０２およびＰＭＯＳ回路２０４の各々は、スイッチトランジスタのそれぞれのソースおよびドレインに結合された入力バッファトランジスタも出力バッファトランジスタも含む。他の例では、ＮＭＯＳ回路２０２およびＰＭＯＳ回路２０４の各々は、入力バッファトランジスタのみまたは出力バッファトランジスタのみを含んでいてもよい。
【００１７】
示されている例では、ＮＭＯＳ回路２０２は、バッファトランジスタ（ＭＮｉｎ）と、スイッチトランジスタ（ＭＮ）と、バッファトランジスタ（ＭＮｏｕｔ）とを含む。ＮＭＯＳ回路２０２内のトランジスタは、各々が供給電圧（Ｇｎｄ）に結合された基板接点を有するＮ−チャネルトランジスタを備える。供給電圧（Ｇｎｄ）は、電気接地などの基準電圧であってもよい。ＰＭＯＳ回路２０４は、バッファトランジスタ（ＭＰｉｎ）と、スイッチトランジスタ（ＭＰ）と、バッファトランジスタ（ＭＰｏｕｔ）とを含む。ＰＭＯＳ回路２０４内のトランジスタは、各々が供給電圧（Ｖｄｄ）に結合された基板接点を有するＰ−チャネルトランジスタを備える。アナログスイッチ１０２は、当該技術分野において公知の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを使用して作製することができる。
【００１８】
バッファトランジスタ（ＭＮｉｎ）および（ＭＰｉｎ）のソースは、スイッチ入力（ＩＮ）に結合されている。バッファトランジスタ（ＭＮｉｎ）のドレインは、スイッチトランジスタ（ＭＮ）のソース（ノードＢと称される）に結合され、バッファトランジスタ（ＭＰｉｎ）のドレインは、スイッチトランジスタ（ＭＰ）のソース（ノードＡと称される）に結合されている。スイッチトランジスタ（ＭＮ）のドレインは、バッファトランジスタ（ＭＮｏｕｔ）のソース（ノードＤと称される）に結合され、スイッチトランジスタ（ＭＰ）のドレインは、バッファトランジスタ（ＭＰｏｕｔ）のソース（ノードＣと称される）に結合されている。バッファトランジスタ（ＭＮｏｕｔ）および（ＭＰｏｕｔ）のドレインは、スイッチ出力（ＯＵＴ）に結合されている。
【００１９】
スイッチトランジスタ（ＭＮ）のゲートは、イネーブル信号（ＥＮ）を受信するように結合されている。スイッチトランジスタ（ＭＰ）のゲートは、イネーブル信号の補完信号（ＥＮ＿Ｂ）を受信するように結合されている。イネーブル信号は、アナログスイッチ１０２の状態を制御する２状態信号である。イネーブル信号が論理ハイであれば、アナログスイッチ１０２はオンである。逆に、イネーブル信号が論理ローであれば、アナログスイッチ１０２はオフである。バッファトランジスタ（ＭＮｉｎ）および（ＭＮｏｕｔ）のゲートは、変調Ｎ−チャネルゲート電圧（ＮＧＡＴＥ）を受信するように結合されている。バッファトランジスタ（ＭＰｉｎ）および（ＭＰｏｕｔ）のゲートは、変調Ｐ−チャネルゲート電圧（ＰＧＡＴＥ）を受信するように結合されている。
【００２０】
アナログスイッチ１０２は、変調ゲート電圧（ＮＧＡＴＥ）および（ＰＧＡＴＥ）を提供するように構成された制御回路２０８も含む。制御回路２０８は、第１の回路２１０と、第２の回路２１２とを含み得る。第１の回路２１０は、ＮＭＯＳ回路２０２内のバッファトランジスタに変調Ｎ−チャネルゲート電圧（ＮＧＡＴＥ）を提供するように構成される。第２の回路２１２は、ＰＭＯＳ回路２０４内のバッファトランジスタに変調Ｐ−チャネルゲート電圧を提供するように構成される。
【００２１】
制御回路２０８の第１の回路２１０は、Ｎ−チャネルトランジスタ（ＭＮｎ＿ｏｆｆ）と、Ｐ−チャネルトランジスタ（ＭＰｎ＿ｏｎ）とを備える。トランジスタ（ＭＮｎ＿ｏｆｆ）および（ＭＰｎ＿ｏｎ）のドレインは、変調Ｎ−チャネルゲート電圧（ＮＧＡＴＥ）を提供するように結合されている。トランジスタ（ＭＮｎ＿ｏｆｆ）のソースは、ＧＩＤＬ緩和電圧（Ｖｇｉｄｌ）を受信する。トランジスタ（ＭＰｎ＿ｏｎ）のソースは、供給電圧（Ｖｄｄ）を受信する。トランジスタ（ＭＮｎ＿ｏｆｆ）および（ＭＰｎ＿ｏｎ）のゲートは、イネーブル信号の補完信号（ＥＮ＿Ｂ）を受信する。図２では、ＮＧＡＴＥは、トランジスタ（ＭＮｎ＿ｏｆｆ）および（ＭＰｎ＿ｏｎ）のドレインがトランジスタ（ＭＮｉｎ）および（ＭＮｏｕｔ）のゲートに結合されるような共通の端子を指す。
【００２２】
制御回路２０８の第２の回路２１２は、Ｎ−チャネルトランジスタ（ＭＮｐ＿ｏｆｆ）と、Ｎ−チャネルトランジスタ（ＭＮｐ＿ｏｎ）とを備える。トランジスタ（ＭＮｐ＿ｏｆｆ）および（ＭＮｐ＿ｏｎ）のドレインは、変調Ｐ−チャネルゲート電圧（ＰＧＡＴＥ）を提供するように結合されている。図２では、ＰＧＡＴＥは、トランジスタ（ＭＮｐ＿ｏｆｆ）および（ＭＮｐ＿ｏｎ）のドレインがトランジスタ（ＭＰｉｎ）および（ＭＰｏｕｔ）のゲートに結合されるような共通の端子を指す。トランジスタ（ＭＮｐ＿ｏｆｆ）のソースは、ＧＩＤＬ緩和電圧（Ｖ′ｇｉｄｌ）を受信する。トランジスタ（ＭＮｐ＿ｏｎ）のソースは、供給電圧（Ｇｎｄ）を受信する。トランジスタ（ＭＮｐ＿ｏｆｆ）および（ＭＮｐ＿ｏｎ）のゲートは、イネーブル信号の補完信号（ＥＮ＿Ｂ）およびイネーブル信号（ＥＮ）をそれぞれ受信する。この例では、トランジスタ（ＭＮｎ＿ｏｆｆ），（ＭＰｎ＿ｏｎ），（ＭＮｐ＿ｏｆｆ）および（ＭＮｐ＿ｏｎ）の基板端子は、そのそれぞれのソースに結合されている。一般に、ＮＭＯＳデバイスの基板接点は供給電圧（Ｇｎｄ）に結合され得て、ＰＭＯＳデバイスの基板接点は供給電圧（Ｖｄｄ）に結合され得る。
【００２３】
アナログスイッチ１０２の動作は、以下の例に関して理解することができる。供給電圧（Ｇｎｄ）が０Ｖであり、供給電圧（Ｖｄｄ）が１．８Ｖであり、ＧＩＤＬ緩和電圧（Ｖｇｉｄｌ）および（Ｖ′ｇｉｄｌ）が両方とも０．９Ｖであると仮定する。論理ローが供給電圧（Ｇｎｄ）に相当し、論理ハイが供給電圧（Ｖｄｄ）に相当すると仮定する。スイッチ入力（ＩＮ）が供給電圧（Ｇｎｄ）と供給電圧（Ｖｄｄ）との間で変化するアナログ信号を受信すると仮定する。
【００２４】
アナログスイッチ１０２がオンであるとき、イネーブル信号（ＥＮ）は１．８Ｖであり、イネーブル信号の補完信号（ＥＮ＿Ｂ）は０Ｖである。このような場合、トランジスタ（ＭＮｎ＿ｏｎ）はオンにされ、それによって変調Ｎ−チャネルゲート電圧（ＮＧＡＴＥ）が１．８Ｖ（Ｖｄｄ）に引っ張られる。同様に、トランジスタ（ＭＰｐ＿ｏｎ）はオンにされ、それによって変調Ｐ−チャネルゲート電圧（ＰＧＡＴＥ）が０Ｖ（Ｇｎｄ）に引っ張られる。この状態で、アナログスイッチ１０２はスイッチ入力をサンプリングし、スイッチ出力がスイッチ入力に続く。
【００２５】
アナログスイッチ１０２がオフであるとき、イネーブル信号（ＥＮ）は０Ｖであり、イネーブル信号の補完信号（ＥＮ＿Ｂ）は１．８Ｖである。このような場合、トランジスタ（ＭＮｎ＿ｏｆｆ）はオンにされ、それによって変調Ｎ−チャネルゲート電圧（ＮＧＡＴＥ）が０．９Ｖ（Ｖｇｉｄｌ）に引っ張られる。バッファトランジスタ（ＭＮｉｎ）および（ＭＮｏｕｔ）は、オフまたは弱くオンであり、どちらの場合にもソースとドレインとの間に高い抵抗を有する。同様に、トランジスタ（ＭＰｐ＿ｏｆｆ）はオンにされ、それによって変調Ｐ−チャネルゲート電圧（ＰＧＡＴＥ）が０．９Ｖ（Ｖ′ｇｉｄｌ）に引っ張られる。バッファトランジスタ（ＭＰｉｎ）および（ＭＰｏｕｔ）は、オフまたは弱くオンであり、どちらの場合にもソースとドレインとの間に高い抵抗を有する。スイッチトランジスタ（ＭＮ）および（ＭＰ）はオフである。
【００２６】
図３は、オフ状態でのアナログスイッチ１０２についてのＮＭＯＳリーク電流対ゲート電圧を示すグラフ３００である。グラフ３００は、ＮＭＯＳ回路２０２内のバッファトランジスタのゲート電圧を表わす軸３０２を含む。グラフ３００は、ＮＭＯＳリーク電流を表わす軸３０４を含む。参考のために、曲線３０６は、オフ状態（たとえば、ゲート電圧は常にＧｎｄである）での従来のＣＭＯＳスイッチについてのＮＭＯＳリーク電流を表わす。示されているように、従来のＣＭＯＳスイッチでは、ＮＭＯＳリーク電流はｌｌｅａｋの値で実質的に一定である。曲線３０８は、ゲート電圧が０Ｖから２Ｖの間で変化するときのアナログスイッチ１０２についてのＮＭＯＳリーク電流対ゲート電圧を表わす。示されているように、ＮＭＯＳリーク電流は、０Ｖでｌｌｅａｋのおよそ二倍である。これは、ＮＭＯＳ回路２０２内のバッファトランジスタおよびスイッチトランジスタが従来のＣＭＯＳスイッチ内のスイッチトランジスタの大きさの二倍であるためにオン抵抗が２つの回路間で同一であると想定する。しかし、ゲート電圧が増加するにつれて、アナログスイッチ１０２のＮＭＯＳリーク電流は減少して０．１×ｌｌｅａｋ（従来のＣＭＯＳスイッチよりも１０倍少ない）（たとえば、９００ｍＶ）に近付く。ゲート電圧が２Ｖに向かって増加し続けるにつれて、アナログスイッチ１０２のＮＭＯＳリーク電流は増加してｌｌｅａｋに近付き始める。しかし、曲線３０８によって示されるように、従来のＣＭＯＳスイッチに対してアナログスイッチ１０２についてのＮＭＯＳリーク電流が実質的に減少するゲート電圧範囲がある。同様の関係は、アナログスイッチ１０２および従来のＣＭＯＳスイッチについてのＰＭＯＳリーク電流対ゲート電圧にも存在する。
【００２７】
図４は、各々オフ状態でのアナログスイッチ１０２および従来のＣＭＯＳスイッチについてのＮＭＯＳリーク電流対ドレイン電圧を示すグラフ４００である。グラフ４００は、ドレイン電圧を表わす軸４０２を含む。アナログスイッチ１０２では、「ドレイン電圧」は、ＮＭＯＳ回路２０２内のバッファトランジスタのドレイン電圧に対応する。従来のＣＭＯＳスイッチでは、「ドレイン電圧」は、Ｎ−チャネルスイッチトランジスタのドレイン電圧に対応する。グラフ４００は、ＮＭＯＳリーク電流を表わす軸４０４を含む。示されているように、曲線４０６は、ドレイン電圧が０Ｖから２Ｖの間で変化するときのオフ状態（たとえば、ゲート電圧はＧＮＤである）での従来のＣＭＯＳスイッチについてのＮＭＯＳリーク電流を表わす。ドレイン電圧が２Ｖに向かって増加するにつれて、ＧＩＤＬ電流が優勢になり、合計リーク電流が増加する。曲線４０８は、ドレイン電圧が０Ｖから２Ｖの間で変化するときのアナログスイッチ１０２についてのＮＭＯＳリーク電流を表わす。上記のようにＧＩＤＬ電流が実質的に減少するので、曲線４０８はドレイン電圧の範囲にわたって実質的に一定である。アナログスイッチ１０２では、ＮＭＯＳリーク電流はサブスレッショルドリーク電流を実質的に備えている。同様の関係は、アナログスイッチ１０２および従来のＣＭＯＳスイッチについてのＰＭＯＳリーク電流対ドレイン電圧にも存在する。
【００２８】
図５は、アナログスイッチ１０２を動作させる方法５００の一例を示すフロー図である。ステップ５０２において、スイッチコントローラ（たとえば、スイッチコントローラ１０４）は、相補型イネーブル信号をＮＭＯＳ回路２０２およびＰＭＯＳ回路２０４内のスイッチトランジスタのゲートに結合して、アナログスイッチ１０２のスイッチ状態を制御する。ステップ５０４において、制御回路２０８は、変調ゲート電圧をＮＭＯＳ回路２０２およびＰＭＯＳ回路２０４内のバッファトランジスタのゲートに印加する。変調ゲート電圧の各々は、それぞれの供給電圧になったりそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す。変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧は、スイッチ状態がオンであるときにはそれぞれの供給電圧であってもよく、スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ電圧であってもよい。
【００２９】
アナログスイッチ１０２は、さまざまな集積回路用途を含むさまざまな用途で使用することができる。たとえば、アナログスイッチ１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラム可能な集積回路で使用されてもよい。図６は、多数の異なるプログラム可能なタイルを含むＦＰＧＡ６００の例示的なアーキテクチャを示し、当該タイルは、マルチギガビット送受信機（「ＭＧＴ」）６０１と、構成可能な論理ブロック（「ＣＬＢ」）６０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）６０３と、入力／出力ブロック（「ＩＯＢ」）６０４と、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）６０５と、デジタル信号処理ブロック（「ＤＳＰ」）６０６と、専用の入力／出力ブロック（「Ｉ／Ｏ」）６０７（たとえば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ・デジタルコンバータ、システムモニタリング論理などの他のプログラム可能な論理６０８とを含む。いくつかのＦＰＧＡは、専用のプロセッサブロック（「ＰＲＯＣ」）６１０も含む。
【００３０】
いくつかのＦＰＧＡでは、図６の上部に含まれる例によって示されるように、各々のプログラム可能なタイルは、同一のタイル内にプログラム可能な論理要素の入力および出力端子６２０への接続を有する少なくとも１つのプログラム可能な相互接続要素（「ＩＮＴ」）６１１を含み得る。各々のプログラム可能な相互接続要素６１１は、同一のタイルまたは他のタイル内に隣接するプログラム可能な相互接続要素の相互接続セグメント６２２への接続も含み得る。各々のプログラム可能な相互接続要素６１１は、論理ブロック（図示せず）間に一般的なルーティングリソースの相互接続セグメント６２４への接続も含み得る。一般的なルーティングリソースは、論理ブロック（図示せず）間にルーティングチャネルを含み得て、当該ルーティングチャネルは、相互接続セグメント（たとえば、相互接続セグメント６２４）のトラックと、相互接続セグメントを接続するためのスイッチブロック（図示せず）とを備える。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント６２４）は、１つ以上の論理ブロックにまたがっていてもよい。プログラム可能な相互接続要素６１１は、一般的なルーティングリソースとともに、図示されているＦＰＧＡのためのプログラム可能な相互接続構造を実現する。
【００３１】
例示的な実現例では、ＣＬＢ６０２は、ユーザ論理プラス単一のプログラム可能な相互接続要素（「ＩＮＴ」）６１１を実現するようにプログラムすることができる構成可能な論理要素（「ＣＬＥ」）６１２を含み得る。ＢＲＡＭ６０３は、１つ以上のプログラム可能な相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）６１３を含み得る。一般に、タイルに含まれる相互接続要素の数は、当該タイルの高さに左右される。示されている例では、ＢＲＡＭタイルは、５個のＣＬＢと同一の高さを有しているが、他の個数（たとえば、４個）も使用されてもよい。ＤＳＰタイル６０６は、適切な数のプログラム可能な相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）６１４を含み得る。ＩＯＢ６０４は、たとえば、プログラム可能な相互接続要素６１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）６１５の２つのインスタンスを含み得る。当業者に明らかであるように、たとえばＩ／Ｏ論理要素６１５に接続される実際のＩ／Ｏパッドは、一般に、入力／出力論理要素６１５の領域に限定されない。
【００３２】
示されている例では、ダイ（図６に図示）の中央付近の水平領域は、構成、クロックおよび他の制御論理に使用される。この水平領域から延在する垂直列６０９は、ＦＰＧＡの幅全体にわたってクロックおよび構成信号を分配することに使用される。
【００３３】
図６に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な柱状構造を乱すさらなる論理ブロックを含む。当該さらなる論理ブロックは、プログラム可能なブロックおよび／または専用の論理であってもよい。たとえば、プロセッサブロック６１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。プロセッサブロック６１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラム可能な処理システムまでのさまざまな構成要素であってもよい。
【００３４】
なお、図６は、単に例示的なＦＰＧＡアーキテクチャを示すよう意図されている。たとえば、１行の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図６の上部に含まれる相互接続／論理実現例は、純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢがどこに現れてもＣＬＢの２つ以上の隣接する行が一般に含まれており、ユーザ論理の効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体サイズによってさまざまである。さらに、図６のＦＰＧＡは、本明細書に記載されている相互接続回路の例を利用することができるプログラム可能なＩＣの一例を示している。本明細書に記載されている相互接続回路は、複合プログラム可能論理デバイス（complex programmable logic device：ＣＰＬＤ）などの他のタイプのプログラム可能なＩＣ、または、論理要素を選択的に結合するためのプログラム可能な相互接続構造を有する任意のタイプのプログラム可能なＩＣで使用されてもよい。
【００３５】
ＦＰＧＡ６００は、アナログ回路６５０を含み得る。アナログ回路６５０は、さまざまな回路構成で１つ以上のアナログスイッチ１０２を含み得る。たとえば、アナログ回路６５０は、リーク電流が回路動作に大きな影響を及ぼすマルチプレクサ、デマルチプレクサなどを含んでいてもよい。アナログスイッチ１０２は、上記のようにリーク電流を減少させることに利用することができる。
【００３６】
いくつかの他の例について以下に記載する。
一例では、装置は、アナログスイッチを含む。アナログスイッチは、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を含むアナログスイッチを含んでいてもよく、アナログスイッチは、そのスイッチ状態を決定するイネーブル信号に応答し、ＮＭＯＳ回路は、バッファＮ−チャネルトランジスタに結合されたスイッチＮ−チャネルトランジスタを含んでいてもよく、スイッチＮ−チャネルトランジスタのゲートは、イネーブル信号に結合され、バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合され、ＰＭＯＳ回路は、バッファＰ−チャネルトランジスタに結合されたスイッチＰ−チャネルトランジスタを含み、スイッチＰ−チャネルトランジスタのゲートは、イネーブル信号の補完信号に結合され、バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合され、当該装置はさらに、アナログスイッチに結合されて変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧を提供する制御回路を含み、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧になったりを交互に繰り返す。
【００３７】
このような装置では、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態がオンであるときにはそれぞれの供給電圧であってもよく、スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ緩和電圧であってもよい。
【００３８】
このような装置では、変調Ｎ−チャネルゲート電圧は、第１の供給電圧であるそれぞれの供給電圧になったり、第１のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返してもよく、変調Ｐ−チャネルゲート電圧は、第２の供給電圧であるそれぞれの供給電圧になったり、第２のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返してもよい。
【００３９】
このような装置では、第１の供給電圧は正の電圧を含んでいてもよく、第２の供給電圧は基準電圧を含んでいてもよく、第１および第２のＧＩＤＬ緩和電圧は、正の電圧と基準電圧との間であってもよい。
【００４０】
このような装置では、第１および第２のＧＩＤＬ緩和電圧の各々は、正の電圧と基準電圧との差の半分におよそ等しくてもよい。
【００４１】
このような装置では、制御回路は、変調Ｎ−チャネルゲート電圧をバッファＮ−チャネルトランジスタのゲートに印加するように結合された第１の回路と、変調Ｐ−チャネルゲート電圧をバッファＰ−チャネルトランジスタのゲートに印加するように結合された第２の回路とを含んでいてもよい。
【００４２】
このような装置では、第１の回路は、第１のＧＩＤＬ緩和電圧に結合されたソース、バッファＮ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有するＮ−チャネルトランジスタと、第１の供給電圧に結合されたソース、バッファＮ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有するＰ−チャネルトランジスタとを含んでいてもよい。
【００４３】
このような装置では、第２の回路は、第２のＧＩＤＬ緩和電圧に結合されたソース、バッファＰ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有する第１のＮ−チャネルトランジスタと、第２の供給電圧に結合されたソース、バッファＰ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号に結合されたゲートを有する第２のＮ−チャネルトランジスタとを含んでいてもよい。
【００４４】
このような装置では、バッファＮ−チャネルトランジスタおよびバッファＰ−チャネルトランジスタは、スイッチ出力とスイッチＮ−チャネルトランジスタおよびスイッチＰ−チャネルトランジスタのそれぞれのドレインとの間に結合されてもよい。
【００４５】
このような装置では、バッファＮ−チャネルトランジスタおよびバッファＰ−チャネルトランジスタは、スイッチ入力とスイッチＮ−チャネルトランジスタおよびスイッチＰ−チャネルトランジスタのそれぞれのソースとの間に結合されてもよい。
【００４６】
このような装置では、バッファＮ−チャネルトランジスタは入力バッファＮ−チャネルトランジスタを含んでいてもよく、バッファＰ−チャネルトランジスタは入力バッファＰ−チャネルトランジスタを含んでいてもよく、ＮＭＯＳ回路は、スイッチ出力とスイッチＮ−チャネルトランジスタのドレインとの間に結合された出力バッファＮ−チャネルトランジスタを含んでいてもよく、出力バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合され、ＰＭＯＳ回路は、スイッチ出力とスイッチＰ−チャネルトランジスタのドレインとの間に結合された出力バッファＰ−チャネルトランジスタを含んでいてもよく、出力バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合される。
【００４７】
別の例では、装置は、共通の端子に結合された複数のアナログスイッチを含んでいてもよく、複数のアナログスイッチの各々は、そのスイッチ状態を決定するそれぞれのイネーブル信号に応答し、複数のアナログスイッチの各々は、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を含んでいてもよく、ＮＭＯＳ回路は、バッファＮ−チャネルトランジスタに結合されたスイッチＮ−チャネルトランジスタを含み、スイッチＮ−チャネルトランジスタのゲートは、それぞれのイネーブル信号に結合され、バッファＮ−チャネルトランジスタのゲートは、変調Ｎ−チャネルゲート電圧に結合され、ＰＭＯＳ回路は、バッファＰ−チャネルトランジスタに結合されたスイッチＰ−チャネルトランジスタを含み、スイッチＰ−チャネルトランジスタのゲートは、それぞれのイネーブル信号の補完信号に結合され、バッファＰ−チャネルトランジスタのゲートは、変調Ｐ−チャネルゲート電圧に結合され、当該装置はさらに、ＮＭＯＳ回路およびＰＭＯＳ回路に結合されて変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧を提供する制御回路を含んでいてもよく、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧になったりを交互に繰り返す。
【００４８】
このような装置では、変調Ｎ−チャネルゲート電圧および変調Ｐ−チャネルゲート電圧の各々は、スイッチ状態がオンであるときにはそれぞれの供給電圧であり、スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ緩和電圧である。
【００４９】
このような装置では、変調Ｎ−チャネルゲート電圧は、第１の供給電圧であるそれぞれの供給電圧になったり、第１のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返し、変調Ｐ−チャネルゲート電圧は、第２の供給電圧であるそれぞれの供給電圧になったり、第２のＧＩＤＬ緩和電圧であるそれぞれのＧＩＤＬ緩和電圧になったりを交互に繰り返す。
【００５０】
このような装置では、第１の供給電圧は正の電圧を含んでいてもよく、第２の供給電圧は基準電圧を含んでいてもよく、第１および第２のＧＩＤＬ緩和電圧は、正の電圧と基準電圧との間である。
【００５１】
このような装置では、制御回路は、変調Ｎ−チャネルゲート電圧をバッファＮ−チャネルトランジスタのゲートに印加するように結合された第１の回路を含んでいてもよく、第１の回路は、第１のＧＩＤＬ緩和電圧に結合されたソース、バッファＮ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有するＮ−チャネルトランジスタと、第１の供給電圧に結合されたソース、バッファＮ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有するＰ−チャネルトランジスタとを含み、当該制御回路はさらに、変調Ｐ−チャネルゲート電圧をバッファＰ−チャネルトランジスタのゲートに印加するように結合された第２の回路とを含んでいてもよく、第２の回路は、第２のＧＩＤＬ緩和電圧に結合されたソース、バッファＰ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号の補完信号に結合されたゲートを有する第１のＮ−チャネルトランジスタと、第２の供給電圧に結合されたソース、バッファＰ−チャネルトランジスタのゲートに結合されたドレイン、および、イネーブル信号に結合されたゲートを有する第２のＮ−チャネルトランジスタとを含む。
【００５２】
別の例では、アナログスイッチを動作させる方法が提供され得る。このような例では、当該方法は、スイッチ入力とスイッチ出力との間にｐ型金属酸化膜半導体（ＰＭＯＳ）回路と並列にｎ型金属酸化膜半導体（ＮＭＯＳ）回路を含んでいてもよく、当該方法は、相補型イネーブル信号をＮＭＯＳ回路およびＰＭＯＳ回路のスイッチトランジスタのゲートに結合して、アナログスイッチのスイッチ状態を制御するステップと、変調ゲート電圧をＮＭＯＳ回路およびＰＭＯＳ回路のバッファトランジスタのゲートに印加するステップとを含んでいてもよく、変調ゲート電圧の各々は、スイッチ状態に基づいて、それぞれの供給電圧になったりそれぞれのゲート誘導ドレインリーク（ＧＩＤＬ）緩和電圧になったりを交互に繰り返す。
【００５３】
このような方法では、アナログスイッチは、共通の端子に結合された複数のアナログスイッチのうちの１つであり、バッファトランジスタは、スイッチトランジスタと共通の端子との間に結合される。
【００５４】
このような方法では、変調ゲート電圧の各々は、スイッチ状態がオンであるときにはそれぞれの供給電圧であり、スイッチ状態がオフであるときにはそれぞれのＧＩＤＬ緩和電圧である。
【００５５】
上記は具体的な例に向けられているが、他のおよびさらなる例がその基本的範囲から逸脱することなく考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。
【図１Ａ】
0006686038.tif 000002
【図１Ｂ】
0006686038.tif 000003
【図２】
0006686038.tif 000004
【図３】
0006686038.tif 000005
【図４】
0006686038.tif 000006
【図５】
0006686038.tif 000007
【図６】
0006686038.tif 000008