(57)【特許請求の範囲】
【請求項１】
保護すべき回路（５）の少なくとも一つの高電圧給電端子（ＨＶ＿ＰＡＤ）に接続可能な静電気放電（ＥＳＤ）保護デバイス（１０）であって、
検出回路（３０）、制御回路（２０）及びトランジスタ（Ｍｅｓｄ）を備え、
前記検出回路（３０）は、正のＥＳＤ事象と前記高電圧給電端子（ＨＶ＿ＰＡＤ）上の高電圧パッドパルスの立ち上がりとを区別するように、配置されるとともに構成され、
前記制御回路（２０）は、前記検出回路（３０）の検出出力信号に依存して、その出力に制御信号を供給するように構成され、
前記トランジスタ（Ｍｅｓｄ）は、基準電位端子（ＧＮＤ）と前記高電圧給電端子（ＨＶ＿ＰＡＤ）に接続され、前記トランジスタ（Ｍｅｓｄ）の制御入力は前記制御回路（２０）の出力に接続され、
前記検出回路（３０）は、前記検出回路（３０）の入力信号が所定のしきい値を超えたときに、ＥＳＤ事象を検出するように構成された、しきい値検出回路を備え、
前記しきい値検出回路は、コンパレータを備えている、
ＥＳＤ保護デバイス（１０）。
【請求項２】
保護すべき回路（５）の少なくとも一つの高電圧給電端子（ＨＶ＿ＰＡＤ）に接続可能な静電気放電（ＥＳＤ）保護デバイス（１０）であって、
検出回路（３０）、制御回路（２０）及びトランジスタ（Ｍｅｓｄ）を備え、
前記検出回路（３０）は、正のＥＳＤ事象と前記高電圧給電端子（ＨＶ＿ＰＡＤ）上の高電圧パッドパルスの立ち上がりとを区別するように、配置されるとともに構成され、
前記制御回路（２０）は、前記検出回路（３０）の検出出力信号に依存して、その出力に制御信号を供給するように構成され、
前記トランジスタ（Ｍｅｓｄ）は、基準電位端子（ＧＮＤ）と前記高電圧給電端子（ＨＶ＿ＰＡＤ）に接続され、前記トランジスタ（Ｍｅｓｄ）の制御入力は前記制御回路（２０）の出力に接続され、
前記トランジスタ（Ｍｅｓｄ）は、高電圧Ｎウェル及びＰウェルを備える高電圧Ｎチャネル金属-酸化膜-半導体の電界効果トランジスタを備える、
ＥＳＤ保護デバイス（１０）。
【請求項３】
保護すべき回路（５）の少なくとも一つの高電圧給電端子（ＨＶ＿ＰＡＤ）に接続可能な静電気放電（ＥＳＤ）保護デバイス（１０）であって、
検出回路（３０）、制御回路（２０）及びトランジスタ（Ｍｅｓｄ）を備え、
前記検出回路（３０）は、正のＥＳＤ事象と前記高電圧給電端子（ＨＶ＿ＰＡＤ）上の高電圧パッドパルスの立ち上がりとを区別するように、配置されるとともに構成され、
前記制御回路（２０）は、前記検出回路（３０）の検出出力信号に依存して、その出力に制御信号を供給するように構成され、
前記トランジスタ（Ｍｅｓｄ）は、基準電位端子（ＧＮＤ）と前記高電圧給電端子（ＨＶ＿ＰＡＤ）に接続され、前記トランジスタ（Ｍｅｓｄ）の制御入力は前記制御回路（２０）の出力に接続され、
前記検出回路（３０）は、能動部品としてはトランジスタのみを備える、
ＥＳＤ保護デバイス（１０）。
【請求項４】
前記ＥＳＤ保護デバイス（１０）は、前記高電圧給電端子（ＨＶ＿ＰＡＤ）を前記検出回路（３０）の入力へ、ＡＣ結合又はハイパス結合するための、キャパシタ回路（４０）を備える、請求項１乃至３のいずれか一項に記載のＥＳＤ保護デバイス（１０）。
【請求項５】
前記検出回路（３０）の前記しきい値は、設定可能である、
請求項１に記載のＥＳＤ保護デバイス（１０）。
【請求項６】
前記コンパレータは、電圧分圧器及び第１のインバータを備え、
前記電圧分圧器は前記キャパシタ回路（４０）に直列に接続され、前記第１のインバータの入力は部分電圧を取り出すための前記電圧分圧器に接続される、
請求項１を引用する請求項４に記載のＥＳＤ保護デバイス（１０）。
【請求項７】
前記制御回路（２０）は、第２のインバータを備える、
請求項１乃至６のいずれか一項に記載のＥＳＤ保護デバイス（１０）。
【請求項８】
前記トランジスタ（Ｍｅｓｄ）は、直列に接続された２つの低電圧Ｎチャネル金属-酸化膜-半導体の電界効果トランジスタ、ＮＭＯＳ＿１及びＮＭＯＳ＿２を備える、
請求項１乃至７のいずれか一項に記載のＥＳＤ保護デバイス（１０）。
【請求項９】
前記トランジスタ（Ｍｅｓｄ）は、直列に接続された２つの低電圧Ｎチャネル金属-酸化膜-半導体の電界効果トランジスタ、ＮＭＯＳ＿１及びＮＭＯＳ＿２を備え、それぞれのトランジスタは各々ディープＮウェル内に配置される、
請求項１乃至７のいずれか一項に記載のＥＳＤ保護デバイス（１０）。
【請求項１０】
ＥＳＤ保護デバイス（１０）を備え、
前記ＥＳＤ保護デバイス（１０）は、
プログラム可能デバイスの高電圧給電端子（ＨＶ＿ＰＡＤ）に接続され、
検出回路（３０）、制御回路（２０）及びトランジスタ（Ｍｅｓｄ）を備え、
前記検出回路（３０）は、正のＥＳＤ事象と前記高電圧給電端子（ＨＶ＿ＰＡＤ）上の高電圧パッドパルスの立ち上がりとを区別するように、配置されるとともに構成され、
前記制御回路（２０）は、前記検出回路（３０）の検出出力信号に依存して、その出力に制御信号を供給するように構成され、
前記トランジスタ（Ｍｅｓｄ）は、基準電位端子（ＧＮＤ）と前記高電圧給電端子（ＨＶ＿ＰＡＤ）に接続され、前記トランジスタ（Ｍｅｓｄ）の制御入力は前記制御回路（２０）の出力に接続される、
回路装置（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ）保護デバイスに関する。更に、本発明は、ＥＳＤ保護デバイス及びプログラム可能なデバイスを備える回路装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）あるいは特定用途向け集積回路（ＡＳＩＣ）の過電圧ＥＳＤ損傷を防ぐために、ＥＳＤ過電圧保護回路が一般に用いられている。ＥＳＤ過電圧保護のために、主にダイオードクランプＥＳＤ保護回路、例えば、パッドからレール給電に接続する一つのダイオードとグラウンドからパッドに接続する一つダイオードとを有する保護回路が用いられる。このＥＳＤ保護回路は、レール給電よりも高い、又はグラウンドよりも低い、いかなる電圧も制限する。
【０００３】
新しいアプリケーションでは、ワンタイムプログラム（ＯＴＰ）回路をＡＳＩＣ内へ集積する要望がある。このワンタイムプログラム（ＯＴＰ）回路のプログラム電圧は、６−８Ｖの範囲にすることができる。例えば、微小電気機械システム（ＭＥＭＳ）マイクロフォンのＡＳＩＣでは、較正動作の間は、高電圧パッドがワンタイムプログラムのために用いられ、このパッドも、ＥＳＤ保護がなされていなければならない。
【０００４】
特許文献１は、静電気放電（ＥＳＤ）保護回路を開示する。トランジスタが、ノードとグラウンドの間に接続され、そのトランジスタのゲートがグラウンドに接続されている。ダイオードチェーンがノードとパッドの間に接続され、このダイオードチェーンは直列に接続された複数の第１のダイオードからなる。ここで、第１のダイオードは、パッドからノードへの方向が順方向となるように接続されている。又、第２のダイオードがノードとパッドの間に接続され、この第２のダイオードは、パッドからノードへの方向が順方向となるように接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／０１３５５３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、信頼性、特に通常モード及びプログラム動作モードにおける信頼性の高いＥＳＤ保護デバイスを実現することのできる、静電気放電（ＥＳＤ）保護デバイス及びこの保護デバイスを備えた回路装置を提供するところにある。
【課題を解決するための手段】
【０００７】
この目的は、独立請求項の特徴により達成される。発明の有利な実施形態は、従属請求項で特定されている。
【０００８】
本発明の第１の実施形態によれば、本発明は、保護すべき回路の少なくとも一つの高電圧給電端子、特にプログラム可能デバイスの少なくとも一つの高電圧給電端子、に接続可能な静電気放電（ＥＳＤ）保護デバイスにより特徴付けられる。このＥＳＤ保護デバイスは、検出回路、制御回路及びトランジスタを備える。この検出回路は、正のＥＳＤ放電事象と高電圧給電端子上の高電圧パッドパルスの立ち上がりとを区別するように配置されるとともに構成されている。上記の制御回路は、検出回路の検出出力信号に依存して、その出力に制御信号を供給するように構成されている。このトランジスタは、基準電位端子と高電圧給電端子に接続され、トランジスタの制御入力は制御回路の出力に接続されている。
【０００９】
好都合なことに、このＥＳＤ保護デバイスはチップ面積の点で費用対効果に優れ、且つサブミクロンＣＭＯＳＩＣ又はＡＳＩＣにその全体を集積することができる。そこでは、ダイオード、特に集積されたダイオードは不要となる。このＥＳＤ保護は、高電圧向けの強力なそのＥＳＤ性能、及びゲート酸化膜の信頼性の懸念のないＥＳＤ保護を実現できる。
【００１０】
好ましくは、トランジスタは、高電圧給電端子から、プログラム可能デバイスのような保護すべき回路を避けて基準電位端子、特に、グラウンド電位へＥＳＤ放電電流を流すために、低インピーダンスの経路を提供するオン状態となるように、配置されるとともに構成される。このトランジスタの動作領域は、適切に定められる。トランジスタは、一つの低電圧トランジスタ、及び／又は一つの中電圧トランジスタ、及び／又は一つの高電圧トランジスタを備えることができる。
【００１１】
ＥＳＤ保護デバイスは、正負双方のＥＳＤパルスを保護すべき回路から逸らすことができる。追加のトランジスタ及びダイオードは不要である。
【００１２】
第１の態様の実施形態によれば、ＥＳＤ保護デバイスは、高電圧給電端子を検出回路の入力へ、ＡＣ結合又はハイパス結合するためのキャパシタ回路を備えている。
【００１３】
第１の態様の更なる実施形態によれば、検出回路は、検出回路の入力信号が所定のしきい値を超えたときに、ＥＳＤ事象を検出するように構成された、しきい値検出回路を備えている。これにより、検出回路の容易な搭載、及びＥＳＤ保護デバイスの優れた費用対効果の製造が可能となる。
【００１４】
第１の態様の更なる実施形態によれば、検出回路のしきい値は、設定可能である。これにより、高電圧アプリケーションの要望のための柔軟な調整が可能となる。
【００１５】
第１の態様の更なる実施形態によれば、しきい値検出回路は、コンパレータを備えている。これにより、検出回路の容易な搭載、及びＥＳＤ保護デバイスの優れた費用対効果の製造が可能となる。
【００１６】
第１の態様の更なる実施形態によれば、コンパレータは、電圧分圧器及び第１のインバータを備え、電圧分圧器はキャパシタ回路に直列に接続され、第１のインバータの入力は部分電圧を取り出すための電圧分圧器に接続される。
【００１７】
第１の態様の更なる実施形態によれば、検出回路は、能動部品としてはトランジスタのみを備える。これにより、特にダイオードが不要であるから、検出回路の容易な搭載、及びＥＳＤ保護デバイスの優れた費用対効果の製造が可能となる。
【００１８】
第１の態様の更なる実施形態によれば、制御回路は、第２のインバータを備える。これにより、検出回路は、検出回路の出力信号をトランジスタのための適切な制御信号で伝達することが可能となる。
【００１９】
第１の態様の更なる実施形態によれば、トランジスタは、直列に接続された２つの低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ、ＮＭＯＳ＿１及びＮＭＯＳ＿２を備える。これにより、高電圧給電端子のより高い電圧を印加することが可能となる。
【００２０】
第１の態様の更なる実施形態によれば、トランジスタは、直列に接続された２つの低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタを備え、それぞれのＮＭＯＳトランジスタは各々ディープＮウェル内に配置される。これにより、高電圧給電端子に、より高い電圧を印加することが可能となるとともに、高電圧給電端子とコモン基板との間に接続されたＬＶ−ＮＭＯＳ−トランジスタのドレインにより形成される寄生ダイオードの早期の逆方向降伏の恐れを低減することが可能となる。
【００２１】
第１の態様の更なる実施形態によれば、トランジスタは、高電圧Ｎウェル及びＰウェルを備える高電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタを備える。
【００２２】
第２の態様によれば、本発明は、第１の態様におけるＥＳＤ保護デバイス及びプログラム可能デバイスを備える回路装置により特徴付けられる。このＥＳＤ保護デバイスは、プログラム可能デバイスの高電圧給電端子に接続される。又、ＥＳＤ保護デバイスは、上記のような構造的及び機能的な特徴を備えていてもよい。
【００２３】
更なる特徴、工夫、及び利点は、下記の図面を引用した典型的な実施形態の後述の説明から明らかになる。
【図面の簡単な説明】
【００２４】
【図１】静電気放電（ＥＳＤ）保護デバイスを備える回路装置のブロック図。
【図２】ＥＳＤ保護デバイスの典型的な概略図。
【図３】トランジスタの第１の実施形態の断面図。
【図４】トランジスタの第２の実施形態の断面図。
【図５】トランジスタの第３の実施形態の断面図。
【発明を実施するための形態】
【００２５】
同様の素子、同じ種類の素子及び全く同じ機能の素子は、図中で同じ参照符号を付されている。
【００２６】
図１は、静電気放電（ＥＳＤ）保護デバイス１０及び保護すべき回路５を備える回路装置１のブロック図である。保護すべき回路５はプログラム可能デバイス、例えばワンタイムプログラム可能メモリを備えていてもよい。
【００２７】
ＥＳＤ保護デバイス１０は、保護すべき回路５の高電圧給電端子ＨＶ＿ＰＡＤに接続されている。ＥＳＤ保護デバイス１０及び保護すべき回路５は、同じダイ上に集積されていてもよい。回路装置１は、例えば、微小電気機械システムアプリケーション及び／又はマイクロフォンアプリケーションのための、特定用途向け集積回路（ＡＳＩＣ）であってもよい。
【００２８】
ＥＳＤ保護デバイス１０は、基準電位端子ＧＮＤ及び高電圧給電端子ＨＶ＿ＰＡＤに接続された、トランジスタＭｅｓｄを備える。好ましくは、この基準電位はグラウンド電位である。
【００２９】
更に、ＥＳＤ保護デバイス１０は、トランジスタＭｅｓｄのための制御回路２０を備える。制御回路２０の出力は、トランジスタＭｅｓｄの制御入力に接続されている。
【００３０】
ＥＳＤ保護デバイス１０は、正のＥＳＤ事象と高電圧給電端子ＨＶ＿ＰＡＤ上の高電圧パッドパルスの立ち上がりとを区別するように構成された検出回路３０を備える。検出回路３０の出力は制御回路２０の入力に接続されている。
【００３１】
検出回路３０は、電圧のしきい値を設定可能なしきい値検出回路３０を備えてもよい。しきい値検出回路３０は、高電圧給電端子ＨＶ＿ＰＡＤにおける電圧信号が、一度選択されたしきい値を超えたときの電圧信号を検出し、その出力に対応するトリガー信号を供給するように構成されている。
【００３２】
好ましくは、電圧のしきい値は、要求される高電圧パッドパルスよりも高く、例えば、プログラム可能デバイスのプログラムのための高電圧パッドパルスよりも高く、設定される。
【００３３】
ＥＳＤ事象の間に、制御回路２０は、トランジスタＭｅｓｄの制御入力、特に、トランジスタＭｅｓｄのゲートに、適正な制御信号を供給することにより、トランジスタＭｅｓｄを活性化する。それにより、トランジスタＭｅｓｄがターンオンして、高電圧給電端子ＨＶ＿Ｐａｄと基準電位端子ＧＮＤとの間に低いインピーダンス経路を供給し、ＥＳＤ放電電流を保護すべき回路５を避けて放電する。
【００３４】
ＥＳＤ保護デバイス１０は、検出回路３０の入力を高電圧給電端子にＡＣ結合またはハイパス結合をするための、キャパシタ回路４０を備えていてもよい。
【００３５】
図２は、ＥＳＤ保護デバイス１０の典型的な概略図を示す。
【００３６】
検出回路３０は、例えば、電圧分圧器及び第１のインバータを備え、電圧分圧器は、例えば、第１の抵抗素子Ｒ１及び第２の抵抗素子Ｒ２からなる。電圧分圧器は、基準電位端子ＧＮＤと高電圧給電パッドとの間で、キャパシタ回路４０に直列に接続される。第１のインバータの入力は、電圧分圧器と接続され、第１のインバータの入力電圧は下式１により与えられる。
Ｖ１＝ＶＰＡＤ［Ｒ２／（Ｒ１＋Ｒ２）］  式１
ここで、ＶＰＡＤは高電圧給電端子ＨＶ＿ＰＡＤにおける電圧レベルである。
【００３７】
第１のインバータは、第１のトランジスタ及び第２のトランジスタを、備えていてもよい。第１のトランジスタはＮＭＯＳトランジスタであってもよく、第２のトランジスタはＰＭＯＳトランジスタであってもよい。第１のトランジスタ及び第２のトランジスタのゲートは、同一のバイアス状態にあってもよく、このことは、それらが常時相補状態にあることを意味する。
【００３８】
制御回路２０は、検出回路３０の出力信号を、トランジスタＭｅｓｄのための適切な制御信号で伝達するように構成されている。制御回路２０は、第２のインバータを備えていてもよい。第２のインバータも、Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ及びＰチャネル金属―酸化膜―半導体の電界効果トランジスタを備えていてもよい。
【００３９】
通常の動作では、第１のインバータの入力電圧Ｖ１は、第１のインバータの遷移電圧よりも低い。このことは、第１のインバータがハイ信号を出力し、制御回路２０の第２のインバータがロー信号を出力することを意味する。そして、トランジスタＭｅｓｄはオフ状態である。
【００４０】
インバータの入力電圧Ｖ１が、第１のインバータの遷移電圧を超えるとき、第１のインバータがロー信号を出力し、制御回路２０の第２のインバータがハイ信号を出力する。この場合、トランジスタＭｅｓｄのゲートは高電圧ＶＤＤまで高く引き上げられ、トランジスタＭｅｓｄはターンオンし、高電圧給電端子ＨＶ＿ＰＡＤはグラウンドに短絡される。
【００４１】
検出回路３０の電圧のしきい値は、下式２で与えられてもよい。
Ｖｅｓｄ＝Ｖｔｒａｎｓ＊（Ｒ１＋Ｒ２）／Ｒ２  式２
ここで、Ｖｅｓｄは電圧のしきい値であり、Ｖｔｒａｎｓは第１のインバータの遷移電圧である。検出回路３０の電圧のしきい値は、例えば、電圧分圧器のため１つ以上の可変抵抗素子を用いることで、構成されてもよい。
【００４２】
第１のインバータの遷移電圧は第１のインバータの供給電圧の半値であってもよく、電圧分圧器の電圧抵抗素子Ｒ１、Ｒ２は、電圧のしきい値を調整するために、評価されてもよい。回路装置１の動作の間に、高電圧給電端子ＨＶ＿ＰＡＤの電圧レベルは電圧のしきい値と比較され、トランジスタＭｅｓｄのオン／オフ状態を決定する。
【００４３】
回路装置１のレール給電が、特に、ＡＳＩＣのレール給電の３．６Ｖであり、要求される高電圧パッドパルスの立ち上がりが６Ｖであると仮定すると、正のＥＳＤ保護がトリガーを開始する電圧のしきい値は、７Ｖが選択されてもよい。
【００４４】
高電圧給電端子ＨＶ＿ＰＡＤの電圧レベルＶＰＡＤが、検出回路３０の電圧のしきい値より低いとき、第１のインバータの入力電圧Ｖ１は、第１のインバータの遷移電圧を下回り、トランジスタＭｅｓｄはオフ状態のままとなる。高電圧給電端子ＨＶ＿ＰＡＤの電圧レベルＶＰＡＤが、検出回路３０の電圧のしきい値以上のとき、第１のインバータの入力電圧Ｖ１は、第１のインバータの遷移電圧を上回り、トランジスタＭｅｓｄはオン状態となる。
【００４５】
その結果、ＥＳＤ保護デバイス１０は、正のＥＳＤ事象と要求された高電圧パッドパルスの立ち上がりとを区別することが可能となる。従って、正又は負のＥＳＤ事象が生じるときも、ＥＳＤ保護デバイス１０は、トランジスタＭｅｓｄを誤起動させない。
【００４６】
ＥＳＤ保護デバイス１０は、正と負の両方のＥＳＤパルスを、保護すべき回路５から逸らすことができる。負のＥＳＤ保護は、高電圧給電端子の電圧が、基準電位、特にグラウンド電位以下に落ち込んだときに起動され、低インピーダンス経路が高電圧給電端子と基準電位端子ＧＮＤ間に構築される。ＥＳＤ保護デバイス１０は、正のＥＳＤ保護部分ＥＳＤ＿ｐｏｓと負のＥＳＤ保護部分ＥＳＤ＿ｎｅｇとを備える。ＥＳＤ保護デバイス１０のすべての回路部品が、正のＥＳＤ保護用に使用され、負のＥＳＤ保護用には制御回路２０の抵抗素子Ｒ３とトランジスタＭｅｓｄとだけが使用される。このように、負のＥＳＤ保護部分ＥＳＤ＿ｎｅｇは、正のＥＳＤ保護部分ＥＳＤ＿ｐｏｓの部品を再利用しているため、追加のトランジスタ及びダイオードは必要としない。
【００４７】
負のＥＳＤ事象の間は、トランジスタＭｅｓｄは、そのソース―ドレインのＰＮ接合の導通により、内部的にオンする。抵抗素子Ｒ３は初期状態でトランジスタＭｅｓｄのゲートをグラウンド電位に設定するために用いられので、たとえ制御信号なしでもトランジスタＭｅｓｄをオフすることができる。
【００４８】
図３は、トランジスタＭｅｓｄの第１の実施形態のデバイス断面図を示す。トランジスタＭｅｓｄは、直列に接続された２つの低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ（ＬＶ−ＮＭＯＳ−トランジスタ）ＮＭＯＳ＿１及びＮＭＯＳ＿２を備える。図４に、ＬＶ−ＮＭＯＳ−トランジスタのＮＭＯＳ＿１及びＮＭＯＳ＿２のソースＳ、ドレインＤ及びゲートＧのドーピングを示す。トランジスタ基板ＳＵＢはｐ型にドープされているため、高電圧給電端子ＨＶ＿ＰＡＤ上の高電圧を印加することができる。
【００４９】
その代わりに、トランジスタＭｅｓｄは、直列に接続された２つ中電圧のＮチャネル金属―酸化膜―半導体の電界効果トランジスタ（ＭＶ−ＮＭＯＳ−トランジスタ）ＮＭＯＳ＿１及びＮＭＯＳ＿２を備えてもよい。
【００５０】
高電圧給電端子ＨＶ＿ＰＡＤ上に高電圧が印加されたときの、寄生ダイオードＤｐａｒ１の早期逆方向降伏リスクを回避するために、トランジスタＭｅｓｄは更に改善される。
【００５１】
寄生ダイオードＤｐａｒ１は、高電圧給電端子ＨＶ＿ＰＡＤに接続されたＬＶ−ＮＭＯＳトランジスタＮＭＯＳ＿２のドレインＤとＬＶ−ＮＭＯＳトランジスタＮＭＯＳ＿１及びＮＭＯＳ＿２の共通基板ＳＵＢにより形成されてもよい。寄生ダイオードの、早期逆方向降伏リスクは、ＬＶ−ＮＭＯＳトランジスタＮＭＯＳ＿１及びＮＭＯＳ＿２のドレイン領域の浅いＮチャネルドーピングのディメンジョンに起因する。
【００５２】
図４は、トランジスタＭｅｓｄの第２の実施形態のデバイス断面図を示す。トランジスタＭｅｓｄは、直列に接続された２つの低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタＮＭＯＳ＿１及びＮＭＯＳ＿２を備え、それぞれのＮＭＯＳトランジスタは、各々がディープＮウェル内に配置される。ディープＮウェルは、それぞれのＮＭＯＳトランジスタを、他のＮＭＯＳトランジスタの共通基板ＳＵＢから絶縁するために形成されてもよい。
【００５３】
代わりに、トランジスタＭｅｓｄは直列に接続された２つの中電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ（ＮＶ−ＭＯＳ）を備え、それぞれのＮＭＯＳトランジスタは、各々がディープＮウェル内に配置される。
【００５４】
この場合、適正な寄生ダイオードＤｐａｒ２は、一つのＮＭＯＳ−トランジスタのディープＮウェルと基板ＳＵＢにより形成される。寄生ダイオードＤｐａｒ２は、この寄生ダイオードＤｐａｒ２の有意なＰＮ接合のディメンジョンにより適正な寄生ダイオードとなる。これにより、寄生ダイオードＤｐａｒ２の早期の逆方向降伏のリスクを低減することができる。
【００５５】
図５は、トランジスタＭｅｓｄの第３の実施形態のデバイス断面図を示す。トランジスタＭｅｓｄは、高電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ（ＨＶ−ＭＯＳ）を備える。ＮＭＯＳトランジスタは、基板ＳＵＢ内に配置される。基板ＳＵＢの上面上には高電圧Ｎウェル及びＰウェルが配置される。ＨＶ−ＮＭＯＳトランジスタの最大のソース−ドレイン電圧は１６Ｖであってもよい。それ故、高電圧パッドパルスは１６Ｖ以上とすることができる。
【符号の説明】
【００５６】
１              回路装置
５              保護すべき回路
１０            ＥＳＤ保護デバイス
２０            制御回路
３０            検出回路
４０            キャパシタ回路
Ｄ              ドレイン
Ｄｐａｒ１、Ｄｐａｒ２  寄生ダイオード
ＥＳＤ＿ｎｅｇ  負のＥＳＤ保護部分
ＥＳＤ＿ｐｏｓ  正のＥＳＤ保護部分
Ｇ              ゲート
ＧＮＤ          基準電位端子
ＨＶ＿ＰＡＤ    高電圧給電端子
Ｍ１、Ｍ３      第２のトランジスタ
Ｍ２、Ｍ４      第１のトランジスタ
Ｍｅｓｄ        トランジスタ
ＮＭＯＳ＿１    低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ
ＮＭＯＳ＿２    低電圧Ｎチャネル金属―酸化膜―半導体の電界効果トランジスタ
Ｒ１、Ｒ２      第１の抵抗素子、第２の抵抗素子
Ｒ３            制御回路の抵抗器
Ｓ              ソース
ＳＵＢ          基板
Ｖ１            検出回路の入力電圧
ＶＤＤ          給電電圧
ＶＰＡＤ        高電圧給電端子の電圧レベル
【図１】
0006708989.tif 000002
【図２】
0006708989.tif 000003
【図３】
0006708989.tif 000004
【図４】
0006708989.tif 000005
【図５】
0006708989.tif 000006