(57)【特許請求の範囲】
【請求項１】
センサ素子によって電流出力を測定するための電流測定装置であって、
複数の検知フレームの各々の期間に、かつ各検知フレームにおいて、前記センサ素子による前記電流出力を積分するように構成され、前記検知フレーム内の第１の時間窓中の前記積分の第１のアナログサンプル、及び前記検知フレーム内の第２の時間窓中の前記積分の第２のアナログサンプルを取得する、電流検知回路であって、前記第２の時間窓が、各検知フレーム内で前記第１の時間窓よりも遅く、前記積分のプロセスは、前記第１のアナログサンプル及び前記第２のアナログサンプルの間、継続しており、前記積分のプロセスは、隣接する検知フレームの間に位置するリセット時間窓の間、各検知フレームの間で停止されかつリセットされる、電流検知回路と、
各検知フレーム内の前記第１の時間窓と第２の時間窓との間で前記センサ素子による前記電流出力を表すデジタル出力信号を出力するために、前記第１及び第２のアナログサンプルを処理するように構成される読み出し回路であって、前記処理が、前記デジタル出力信号を取得するためのアナログ・デジタル変換処理、及び前記デジタル出力信号を出力するための出力処理を含み、前記読み出し回路が、前記第１及び第２の時間窓の外側の期間中に限って前記出力処理を行うように構成される、読み出し回路と、を備える、電流測定装置。
【請求項２】
前記読み出し回路は、前記第１及び第２の時間窓の外側の期間中に限ってアナログ・デジタル変換処理のすべてのデジタル動作を行うように構成される請求項１に記載の装置。
【請求項３】
前記読み出し回路は、前記第１及び第２の時間窓の外側の期間中に限って動作するように構成される請求項１または２に記載の装置。
【請求項４】
前記読み出し回路は、１つ以上の検知フレーム中に、次の、前記出力処理、前記アナログ・デジタル変換処理のすべてのデジタル動作、前記読み出し回路のすべての動作の１つ以上の一部または全部を行うように構成される請求項１〜３のいずれかに記載の装置。
【請求項５】
各検知フレームにおける前記センサ素子による前記電流出力に関して、前記読み出し回路は、前記検知フレームの外側の１つ以上の期間中に前記出力処理を行うように構成される請求項１〜４のいずれかに記載の装置。
【請求項６】
前記検知フレームの外側の前記１つ以上の期間は、１つ以上の後の検知フレームにおいて前記センサ素子による前記電流出力の積分中の期間を含む請求項５に記載の装置。
【請求項７】
各検知フレームにおける前記センサ素子による前記電流出力に関して、前記読み出し回路は、異なる検知フレームにおいて前記アナログ・デジタル変換処理及び前記出力処理をそれぞれ行うように構成される請求項１〜６のいずれかに記載の装置。
【請求項８】
前記読み出し回路は、前記センサ素子による前記電流出力の前記積分がリセットされるリセット期間中に前記出力処理の少なくとも一部を行うように構成される請求項１〜６のいずれかに記載の装置。
【請求項９】
センサ素子のアレイを備える請求項１〜８のいずれかに記載の装置。
【請求項１０】
前記電流検知回路及び読み出し回路は、同一の特定用途向け集積回路に実装される請求項１〜９のいずれかに記載の装置。
【請求項１１】
前記電流検知回路は、積分増幅回路及び前記積分増幅回路の出力に接続されるサンプルホールド回路を備える請求項１〜１０のいずれかに記載の装置。
【請求項１２】
前記読み出し回路は、前記サンプルホールド回路からの前記第１及び第２のアナログサンプルを抽出するように構成される請求項１１に記載の装置。
【請求項１３】
前記読み出し回路は、異なるセンサ素子からの出力の間の多重化を行うように構成される請求項１〜１２のいずれかに記載の装置。
【請求項１４】
前記装置は、前記積分電流にローパスフィルタを適用するように構成される請求項１〜１３のいずれかに記載の装置。
【請求項１５】
前記読み出し回路は、各検知フレームにおける前記第１及び第２の時間窓の外側、ならびに各時間窓の開始前に前記ローパスフィルタの少なくとも１つの時定数を開始し、かつ各時間窓の前記開始において終了する期間の外側、の期間中に限って前記出力処理を行うように構成される請求項１４に記載の装置。
【請求項１６】
分子実体検知装置であって、
センサ素子アレイを備えるセンサデバイスであって、各センサ素子が、分子実体と前記センサ素子との間の相互作用に依存する電流を出力するように配置される、センサデバイスと、
請求項１〜１５のいずれかに記載の複数の電流測定装置であって、各電流測定装置が、前記センサ素子の１つ以上による電流出力を測定するように、かつ、前記センサ素子の前記１つ以上による前記電流出力に依存するデジタル出力信号を提供するように構成される、複数の電流測定装置と、を備える、分子実体検知装置。
【請求項１７】
各センサ素子は、前記分子実体と前記センサ素子との間の前記相互作用に依存する前記電流を出力するように構成されるそれぞれの電極を備え、前記センサデバイスは、すべての前記センサ素子に共通する共通電極をさらに備える請求項１６に記載の装置。
【請求項１８】
前記センサ素子の各々は、イオンチャネルを備える請求項１６または１７に記載の装置。
【請求項１９】
前記イオンチャネルは、膜タンパク質である請求項１８に記載の装置。
【請求項２０】
前記センサ素子は、膜タンパク質が挿入可能な両親媒性膜を支持するように各々構成され、前記分子実体と前記センサ素子との間の前記相互作用は、前記両親媒性膜において前記分子実体と前記膜タンパク質との間の相互作用である請求項１６〜１９のいずれかに記載の装置。
【請求項２１】
センサ素子による電流出力を測定するための電流測定方法であって、
複数の検知フレームの各々の間に、かつ各検知フレームにおいて、前記センサ素子による前記電流出力を積分して、前記検知フレーム内の第１の時間窓中の前記積分の第１のアナログサンプル、及び前記検知フレーム内の第２の時間窓中の前記積分の第２のアナログサンプルを取得することであって、前記第２の時間窓が、各検知フレーム内で前記第１の時間窓よりも遅く、前記積分のプロセスは、前記第１のアナログサンプル及び前記第２のアナログサンプルの間、継続しており、前記積分のプロセスは、隣接する検知フレームの間に位置するリセット時間窓の間、各検知フレームの間で停止されかつリセットされる、積分することと、
各検知フレーム内の前記第１の時間窓と第２の時間窓との間で前記センサ素子による前記電流出力を表すデジタル出力信号を出力するために、前記第１及び第２のアナログサンプルを処理することであって、前記処理が、前記デジタル出力信号を取得するためのアナログ・デジタル変換処理、及び前記デジタル出力信号を出力するための出力処理を含み、
前記出力処理が、前記第１及び第２の時間窓の外側の期間中に限って行われる、処理することと、を含む、方法。
【請求項２２】
前記アナログ・デジタル変換処理のすべてのデジタル動作は、前記第１及び第２の時間窓の外側の期間中に限って行われる請求項２１に記載の方法。
【請求項２３】
前記第１及び第２のアナログサンプルの前記処理のすべては、前記第１及び第２の時間窓の外側の期間中に限って行われる請求項２１または２２に記載の方法。
【請求項２４】
次の、前記出力処理、前記アナログ・デジタル変換処理のすべてのデジタル動作、前記第１及び第２のアナログサンプルの前記処理のすべての１つ以上の一部または全部は、１つ以上の前記検知フレーム中に行われる請求項２１〜２３のいずれかに記載の方法。
【請求項２５】
各検知フレームにおける前記センサ素子による前記電流出力に関して、前記出力処理は、前記検知フレームの外側の１つ以上の期間中に行われる請求項２１〜２４のいずれかに記載の方法。
【請求項２６】
前記検知フレームの外側の前記１つ以上の期間は、１つ以上の後の検知フレームにおいて前記センサ素子による前記電流出力の積分中の期間を含む請求項２５に記載の方法。
【請求項２７】
各検知フレームにおける前記センサ素子による前記電流出力に関して、前記アナログ・デジタル変換処理及び前記出力処理は、異なる検知フレームにおいてそれぞれ行われる請求項２１〜２６のいずれかに記載の方法。
【請求項２８】
前記出力処理の少なくとも一部は、前記センサ素子による前記電流出力の前記積分がリセットされるリセット期間中に行われる請求項２１〜２６のいずれかに記載の方法。
【請求項２９】
前記センサ素子による前記電流出力の前記積分処理及び前記第１及び第２のアナログ信号の前記処理は、同一の特定用途向け集積回路を使用して行われる請求項２１〜２８のいずれかに記載の方法。
【請求項３０】
前記センサ素子による前記電流出力の前記積分処理は、積分増幅回路及び前記積分増幅回路の前記出力に接続されるサンプルホールド回路を使用して行われる請求項２１〜２９のいずれかに記載の方法。
【請求項３１】
前記第１及び第２のアナログ信号の前記処理は、前記サンプルホールド回路から前記第１及び第２のアナログ信号を抽出することを含む請求項３０に記載の方法。
【請求項３２】
前記第１及び第２のアナログ信号の前記処理は、異なるセンサ素子からの出力の間の多重化処理を含む請求項２１〜３１のいずれかに記載の方法。
【請求項３３】
各フレームにおける前記出力処理は、すぐ後に続く検知フレーム中に行われる請求項２１〜３２のいずれかに記載の方法。
【請求項３４】
前記方法は、前記第１及び第２のアナログサンプルを使用して、前記センサ素子による前記電流出力に相関二重サンプリングを適用することを含む請求項２１〜３３のいずれかに記載の方法。
【請求項３５】
前記方法は、前記積分電流にローパスフィルタを適用することを含む請求項２１〜３４のいずれかに記載の方法。
【請求項３６】
前記出力処理は、各フレームにおける前記第１及び第２の時間窓の外側、ならびに前記各時間窓の開始前に前記ローパスフィルタの少なくとも１つの時定数を開始し、かつ各時間窓の前記開始において終了する期間の外側、の期間中に限って行われる請求項３５に記載の方法。
【請求項３７】
分子実体検知方法であって、
センサ素子アレイを備えるセンサデバイスを提供することであって、各センサ素子が、分子実体と前記センサ素子との間の相互作用に依存する電流を出力するように配置される、提供することと、
前記センサ素子の１つ以上による電流出力を測定するために、かつ前記センサ素子の前記１つ以上による前記電流出力に依存するデジタル出力信号を提供するために、請求項２１〜３６のいずれかに記載の方法を使用することと、を含む、方法。
【請求項３８】
各センサ素子は、前記分子実体と前記センサ素子との間の前記相互作用に依存する前記電流を出力するように構成されるそれぞれの電極を備え、前記センサデバイスは、前記センサ素子のすべてに共通する共通電極をさらに備える請求項３７に記載の方法。
【請求項３９】
前記センサ素子の各々は、イオンチャネルを備える請求項３８に記載の方法。
【請求項４０】
前記イオンチャネルは、膜タンパク質である請求項３９に記載の方法。
【請求項４１】
前記センサ素子は、膜タンパク質が挿入可能な両親媒性膜を支持するように各々が構成され、前記分子実体と前記センサ素子との間の前記相互作用は、両親媒性膜において前記分子実体と前記膜タンパク質との間の相互作用である請求項３７〜４０のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、具体的には、分子実体と、両親媒性膜に挿入された膜タンパク質を含むセンサとの間の相互作用を介して、分子実体を検知する状況であるが、これに限らない状況において、高感度で小さな電流を測定することに関する。
【背景技術】
【０００２】
両親媒性膜に挿入された膜タンパク質を使用して分子実体を検知することが知られている。分子実体と膜タンパク質との間の相互作用は、両親媒性膜にわたって現れる電気信号の特徴的な変調を引き起こし得る。例えば、タンパク質細孔である膜タンパク質を通って流れるイオン電流は、相互作用によって変調することができる。両親媒性膜にわたって現れる電気信号を監視することにより、特徴的な変調を検出し、それによって分子実体を検知することが可能である。この原理に基づいて様々な技術が提案されており、その一例がＷＯ２００８／１０２１２０に開示されている。
【０００３】
この技術を用いた分子実体の検知は、蛍光標識及び検出を必要とせずに、単一分子及び分子実体を直接同定する方法を提供する。ＤＮＡまたは他の核酸の配列決定、セキュリティ及び防御のための化学的または生物学的分子の検知、診断のための生物学的マーカの検出、薬物開発のためのイオンチャネルスクリーニング、ならびに生物学的分子間の相互作用のラベルフリー分析などの広範囲の可能な用途がある。
【０００４】
検出される電流は、一般的にＤＮＡ配列決定のためには２０ｐＡ〜１００ｐＡの範囲内であり、開孔を有する場合には、電流は５０ｐＡ〜５００ｐＡの範囲内である。そのような電流の電子的検出は、困難である。マルチチャネルデバイスを、センサのアレイと併せて使用することができる。デバイスは、特定用途向け集積回路（ＡＳＩＣ）を使用して実装することができる。
【０００５】
他の用途でも、敏感な電流測定が必要である。例えば、医療用Ｘ線検出器は、直接及び間接の変換材料においてＸ線量子によって生成された電荷が検出されることが知られている。そのような検出器は、通常、ＡＳＩＣを使用し、最小電荷検出レベルは、ＲＭＳノイズの約１０００電子を有する約１００００電子であり得る。Ｘ線検出器は、静電容量に電荷を蓄積することによって動作することができる。電荷は、例えば、ミリ秒の期間にわたって累積することができる。蓄積された電荷は、数マイクロ秒で電荷増幅器に読み出すことができる。このタイプの構成では、電流レベルはナノアンペア領域にある。数千もの検知チャネルを使用するＸ線検出器が知られている。
【０００６】
既知のナノポア配列決定の応用で見られる電荷レベルは、既知のＸ線検出器に見られるものと同様である。同様のノイズレベルも必要で、通常、１０ｋＨｚのサンプリングで約２ｐＡ  ＲＭＳの電流ノイズに等しくなる。
【０００７】
図１は、ナノポアを流れる電流を測定するように構成された例示的な電流測定装置を示す。医療用Ｘ線検出器または他の充電装置若しくは電流測定デバイスで使用するために、適宜適合した対応する構成を提供することができる。
【０００８】
例示的な装置は、抵抗器１０によって表されるナノポアを流れる電荷を積分するように作用する電荷積分増幅器１２を備える。５０ｐＡの電流は、１００μｓにわたって約５０ｍＶの電圧を生成し、図に示された部品の値を有する。１００μｓ後、回路は積分容量（図１の１００ｆＦ容量）上のスイッチ（図示せず）でリセットされる。図２は、積分プロセス中の時間の関数として電圧出力がどのように上昇するかを模式的に示す。
【０００９】
固有のノイズ性能は、概ね次のように解析することができる。図３は、図１の装置における主要なノイズ源を示す。（抵抗値ＲＰＯＲＥを有する）抵抗器ＲＰＯＲＥは、ナノポアの抵抗値を表す。抵抗器のノイズはＶＮＰＯＲＥで表される。ＲＰＯＲＥは、一般的には３Ｇ〜２０Ｇオーム以上の範囲内にあり、ここでｋＢはボルツマン定数であり、Ｔは温度であり、
0006731422.tif 000002
に比例するホワイトノイズＶＮＰＯＲＥを生成する。増幅器のノイズ源は、ＶＮＡＭＰとして示され、通常、ＣＭＯＳ集積増幅器において１Ｈｚにおける約
0006731422.tif 000003
から１００ｋＨｚ超における
0006731422.tif 000004
のホワイトノイズ下限までである。重要な部品は、ＣＢＬの符号の（二重脂質層であり得る）両親媒性膜の静電容量である。ＣＢＬは比較的大きく、一般的には例えば約３０ｐＦである。結局、電極抵抗器ＲＥＬＥ及び関連するノイズＶＮＥＬＥが表示される。ＲＥＬＥは、一般的には約４ｋオームの値を有する。
【００１０】
ナノポア抵抗ＲＰＯＲＥは非常に高いものの、容量ＣＢＬによって大きくフィルタリングされており、非常に低い周波数を除いて全体的なＲＭＳノイズへの寄与はごくわずかである。増幅器ノイズＶＮＡＭＰ及び電極抵抗ノイズＶＮＥＬＥは、積分コンデンサ１２の容量ＣＦＢに対する容量ＣＢＬの比によって増幅されるので、支配的な寄与である。一般的には、この比は約３００である。
【００１１】
図４は、電荷積分増幅器１２の出力におけるノイズスペクトルを示す。これらの条件下でのＲＭＳ電流ノイズは、約５ｐＡ  ＲＭＳであり、比較的高い。ＲＭＳ電流ノイズは、既知のフィルタリング技術を適用することによって低減することができる。例えば、図３の構成に相関二重サンプリング（ＣＤＳ）及びローパス（ＬＰ）フィルタリングを適用することによって、ノイズレベルを約１．４ｐＡまで低減することが可能であり、これは、ナノポア内の生体分子の検出を含め、多くの用途に受け入れることが可能である。相関二重サンプリングは、ハイパスフィルタの効果を含むので、この組み合わせは、回路のサンプリングレート（または積分期間）におけるバンドパスフィルタである。図５は、フィルタリングが行われた後のノイズスペクトルを示す。図５は、原則的に、上述のタイプの固有ノイズ源が存在する場合に必要なノイズレベルを達成することが可能であることを示している。しかしながら、実際には、他のノイズ源が存在し、ローパスフィルタリング及び相関二重サンプリングは、必要なノイズ性能に到達するのに必ずしも十分ではない。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、上述した１つ以上の問題を少なくとも部分的に解決することである。本発明の特有の目的は、特に分子実体を検知する状況において、センサ素子を含むそれらの相互作用を介して、高感度電流測定におけるノイズレベルを低減することである。
【課題を解決するための手段】
【００１３】
本発明のある態様によれば、センサ素子により電流出力を測定するための電流測定装置を提供する。電流測定装置は、複数の検知フレームの各々の期間中に、かつ各検知フレームにおいて、センサ素子による電流出力を積分するように構成され、検知フレーム内の第１の時間窓中の積分の第１のアナログサンプル、及び検知フレーム内の第２の時間窓中の積分の第２のアナログサンプルを取得する、電流検知回路であって、当該第２の時間窓が、各検知フレーム内で第１の時間窓よりも遅い、電流検知回路と、各検知フレーム内の第１の時間窓と第２の時間窓との間でセンサ素子による電流出力を表すデジタル出力信号を出力するために、第１及び第２のアナログサンプルを処理するように構成される読み出し回路であって、当該処理が、デジタル出力信号を取得するためのアナログ・デジタル変換処理、及びデジタル出力信号を出力するための出力処理を含み、読み出し回路が、第１及び第２の時間窓の外側の期間中に限って出力処理を行うように構成される、読み出し回路と、を備える。
【００１４】
本発明者らは、読み出し回路に関連する動作は、対策が取られない場合には、積分増幅回路の敏感な回路（例えば、増幅器）の中にかなりの量のノイズが結合する可能性があることを認識した。これらのノイズ結合の影響は、例えば混合信号（ＭＳ）回路（すなわち、アナログ信号とデジタル信号の両方を扱う回路）から発生する可能性がある。このノイズは、例えば、電流検知回路及び読み出し回路が同じＡＳＩＣ上に実装されているＡＳＩＣのシリコン基板を介して積分増幅回路に結合する可能性がある。ノイズはまた、設けられている電源または基準電圧電源を介して結合され得る。ノイズ結合は、出力処理のような比較的高い電力を必要とする動作に対して特に問題となる。
【００１５】
本実施形態によれば、読み出し回路の処理に関連するノイズの影響は、読み出し回路の少なくとも出力処理が、電流測定を駆動するのに使用されるアナログサンプルを取得するために使用される第１及び第２の時間窓の外側でのみ動作するように構成することによって、大幅に低減または除去される。したがって、出力処理によるノイズは、積分増幅回路から出力に対して一時的な原因となり得るが、ノイズのＡＣ成分は、多くの状況においてノイズの唯一のまたは支配的な原因であり、ノイズが停止した後の積分プロセスの軌跡に基づいてほとんどまたは全く影響を及ぼさない傾向がある。少なくとも読み出し回路の出力処理が動作している場合に、第１及び第２のアナログサンプルが期間の外側で取得されるように構成することにより、電流測定に対する読み出し回路からのノイズの影響が大幅に低減または除去される。
【００１６】
一実施形態では、読み出し回路は、第１及び第２の時間窓の外側の期間中に限って、アナログ・デジタル変換処理のすべてのデジタル動作を行うように構成される。アナログ・デジタル処理のデジタル動作は、通常、出力処理よりも低い電力を伴うが、依然としてノイズの大きな原因となり得る。第１及び第２の時間窓の間におけるそのような動作の実行を回避することは、電流測定におけるノイズのレベルをさらに減少させる可能性がある。
【００１７】
一実施形態では、読み出し回路のすべての動作は、第１及び第２の窓の外側の期間中に限って行われる。出力処理及びアナログ・デジタル処理のデジタル動作以外の読み出し回路の動作は、通常、より低い電力を伴うが、依然としてノイズの原因となり得る。第１及び第２の時間窓の間における読み出し回路のすべての動作を回避することは、電流測定におけるノイズのレベルをさらに低減する可能性がある。
【００１８】
一実施形態では、読み出し回路は、１つ以上の検知フレーム中に、次の、出力処理、アナログ・デジタル変換処理のすべてのデジタル動作、読み出し回路のすべての動作の１つ以上の一部またはすべてを行うように構成される。一実施形態では、各検知フレームにおけるセンサ素子による電流出力に関して、読み出し回路は、その検知フレームの外側の１つ以上の期間中に、出力処理（及び場合によっては、他の処理）を行うように構成される。一実施形態では、１つ以上の期間は、１つ以上の後の検知フレームにおけるセンサ素子による電流出力の積分中の期間を含む。
【００１９】
積分中（ただし、第１及び第２の時間窓の外側）に出力処理（及び、場合によっては、他の処理）を行うことは、一般的に、積分の外側の時間期間（例えば、リセット期間）の使用を可能にする代替的な手法よりも長い動作期間を提供する。出力処理（及び、場合によっては、他の処理）のためにさらに長い動作期間を達成するために、リセット期間を追加して使用することができる。
【００２０】
実用的であるためには、高い読み出し速度を必要とする電流の多くの測定を並列に行うことが多くの場合に望ましい。本発明は、検知フレーム自体のサイズを増加することなく、第１及び第２の時間窓の外側の期間を比較的長くすることができるので、要求される高感度及び高い読み出し速度を達成することを可能にする。これは、第１及び第２の時間窓の外側の期間が、各検知フレームの持続時間の大部分であり得るからであり、または各検知フレームの持続時間よりも長くなることさえあり得るからである（この場合には各検知フレーム内の第１及び第２の時間窓の間の期間と、各検知フレームの第２の時間窓と各後続の検知フレームの第１の時間窓との間の期間とが共に使用される）。したがって、検知フレームの間に余分の遅延を導入することなく、多くのセンサ素子またはセンサ素子のグループから読み出すために必要とされる読み出し回路の動作を完了するためにかなりの時間が利用可能である。
【００２１】
一実施形態では、現在の測定装置は、使い捨てが意図された装置に実装される。この状況では、ホスト装置への繰り返し可能な接続、例えばＵＳＢ接続を可能にするためにピン数を少なくすることが望ましい。ピン数が少ないと、ナノポアの用途で必要とされるような複雑な読み出し回路機能のために、ＡＳＩＣ上に重要なデジタル回路を設ける必要性が高まる。本発明の実施形態は、重要なデジタル回路がノイズの電圧源を増加させる傾向があるこの状況において、特に有利である。
【００２２】
一実施形態では、センサ素子は、膜タンパク質が挿入可能な両親媒性膜を支持するように各々が配置され、分子実体とセンサ素子との間の相互作用は、両親媒性膜における分子実体と膜タンパク質との間の相互作用である。本発明の実施形態は、測定される電流が非常に小さい場合、及び何千もの測定が並行して行われる必要の可能性がある、このタイプの用途によく適している。
【００２３】
代替的な態様によれば、センサ素子による電流出力を測定するための電流測定装置を提供する。電流測定装置は、複数の検知フレームの各々の期間に、かつ各検知フレームにおいて、センサ素子による電流出力を積分するように構成され、検知フレーム内の第１の時間窓中の積分の第１のアナログサンプル、及び検知フレーム内の第２の時間窓中の積分の第２のアナログサンプルを取得する、電流検知回路であって、当該第２の時間窓が、各検知フレーム内で第１の時間窓よりも遅い、電流検知回路と、各検知フレーム内の第１の時間窓と第２の時間窓との間でセンサ素子による電流出力を表すデジタル出力信号を出力するために、第１及び第２のアナログサンプルを処理するように構成される読み出し回路であって、当該処理が、デジタル出力信号を取得するためのアナログ・デジタル変換処理、及びデジタル出力信号を出力するための出力処理を含み、読み出し回路が、第１及び第２の時間窓の外側の期間中に限って出力処理を行うように構成される、読み出し回路と、を備える。
【００２４】
本発明の実施形態は、対応する参照符号が対応する部分を示す添付の図面を参照して、単なる例として説明される。
【図面の簡単な説明】
【００２５】
【図１】電荷積分増幅器を使用して電流を測定するための先行技術の回路例である。
【図２】図１の回路の電圧出力が積分プロセスの間にどのように時間と共に上昇するかを模式的に示すグラフである。
【図３】図１の回路におけるノイズ源の模式図である。
【図４】図１の回路におけるノイズスペクトル例を示すグラフである。
【図５】ローパスフィルタリング及び相関二重サンプリングが回路に適用された後の、図１の回路のノイズスペクトル例を示すグラフである。
【図６】実施形態の装置における動作の相対的なタイミング例を示す一組のグラフである。
【図７】一実施形態による電流測定装置の模式図である。
【図８】様々なタイミングスキームを比較する一連のグラフである。
【図９】図８のスキームを実施する読み出し回路のチップ構成例を示す図である。
【図１０】両親媒性膜に挿入された膜タンパク質と分子実体との相互作用を検知するためのシステムの模式図である。
【図１１】図１０のシステムで使用されるセンサデバイスの模式図である。
【図１２】図１０のシステムで使用される検出回路の模式図である。
【図１３】図１２に示されるタイプの積分増幅回路からの出力例である。
【発明を実施するための形態】
【００２６】
一実施形態では、センサ素子５６により出力される電流を測定するための装置５０を提供する。装置の構成例を図７に示す。一実施形態では、センサ素子５６は、電流の形態の電気信号を出力することによって、物理的事象または物理的現象の発生を検知するように構成される。物理的事象または物理的現象は、分子実体とセンサ素子５６との間の相互作用、例えば、分子実体とタンパク質細孔のような膜タンパク質との間の相互作用であり得る。
【００２７】
装置５０は、特定の相対的なタイミングで様々な動作を行うように構成された電流検知回路５２及び読み出し回路５４を備える。例示的なタイミングは、図６及び図８のグラフに示されており、横軸は時間を表し、縦軸は特定の機能を表すパルスの有無を表す。示されたパルスは、それぞれ検知フレーム６２、第１の時間窓７１、第２の時間窓７２、読み出し期間７３、及びさらなる読み出し期間７４にそれぞれ対応し、これらの各々は以下においてさらに詳細に説明する。図６は、第１及び第２の時間窓７１，７２の外側で処理するために読み出し期間７３及び７４が利用可能であることを模式的に示す。図８は、具体的なタイミングスキームの例を比較する。
【００２８】
電流検知回路５２は、本明細書では検知フレーム６２と称される複数の時間期間の各々の間に、センサ素子５６により出力される電流を積分するように構成される。一実施形態では、積分は、積分増幅回路５８を使用して行われる。検知フレーム６２は、一定の所定の持続時間（すなわち、図６及び図８の描写では一定の水平長）を任意に含む。積分プロセスは、隣接する検知フレーム６２の間に位置するリセット時間窓６４の間、各検知フレーム６２の間で停止されかつリセットされる。リセット動作の結果、積分増幅回路５８からの出力が基準値にリセットされる。電流検知回路５２は、各検知フレーム６２内（すなわち、各検知フレーム６２中）に、検知フレーム６２内の第１の時間窓７１中の積分の第１のアナログサンプル、及び、検知フレーム６２内の第２の時間窓７２中の積分の第２のアナログサンプルを取得する。各検知フレーム６２内で第２の時間窓７２は、第１の時間窓７１よりも遅れている。一実施形態では、サンプルホールド回路６０を使用して、第１及び第２のアナログサンプルを取得し、第１及び第２のアナログサンプルを一時的に格納する。実施形態では、サンプルは相関二重サンプリングを行うために使用され、それぞれＣＤＳ１及びＣＤＳ２時間窓７１、７２と称され得る。
【００２９】
読み出し回路５４は、センサ素子５６からの電流出力を表すデジタル出力信号５５を出力するために、例えばサンプルホールド回路６０から得られる第１及び第２のアナログサンプルを、例えば相関二重サンプリング（ＣＤＳ）手順を使用して、第１のアナログサンプルと第２のアナログサンプルとの間の差に基づいて処理するように構成される。読み出し回路５４による処理は、デジタル出力信号を得るためのアナログ・デジタル変換（ＡＤＣ）処理と、デジタル出力信号を出力するための出力処理とを含む。
【００３０】
読み出し回路５４は、単一のチップ（例えば、ＡＳＩＣ）上に実装することができ、出力処理は、チップから離れてデジタル出力信号５５を出力することを含むことができる。出力処理は、デジタル信号の増幅を含むことができる。デジタル信号の増幅は、第１及び第２の時間窓７１、７２の間に行われるならば、一般に、ノイズレベルに特に損害を与えることになる。読み出し回路５４は、異なるセンサ素子５６からの出力間で多重化を行うように構成することもできる。
【００３１】
一実施形態では、読み出し回路５４は、第１及び第２の時間窓７１、７２の外側の期間中に限って、ＡＤＣ処理のすべてのデジタル動作を行うように構成される。ＡＤＣ処理の動作は、一般的に、第１及び第２の時間窓７１、７２において取られたサンプルに多量のノイズを結合する可能性は低いが、それにもかかわらず、少なくともＡＤＣ処理のすべてのデジタル動作が第１及び第２の時間窓７１、７２の外側で行われることが望ましい。デジタル動作は、ＡＤＣ処理のデジタル出力の一時的な局所記憶、及び／または、出力処理の準備ができているチップ全体にわたって（例えば、チップを離れて）、局所的に格納されたデジタル出力の送信を含むことができる。
【００３２】
一実施形態では、読み出し回路５４は、後の検知フレーム６２において、場合によってはすぐ後に続く検知フレーム６２において、センサ素子５６による電流出力の積分中に、各検知フレーム６２のデジタル出力信号５５を出力する出力処理を行うように構成される。例えば、図６の構成では、最も左の（「Ａ」と記されている）検知フレーム６２におけるデジタル出力は、後の検知フレーム（例えば、検知フレーム「Ｂ」または「Ｃ」またはそれ以降）中に提供され得る。一実施形態では、各検知フレーム６２について、読み出し回路５４は、異なる検知フレーム６２においてＡＤＣ処理及び出力処理をそれぞれ行うように構成される。例えば、ＡＤＣ処理は、第１の検知フレーム６２において行うことができ、そのＡＤＣ処理に対応する出力処理は、すぐ後に続く検知フレーム６２において行うことができる。
【００３３】
第１及び第２の時間窓７１、７２の外側にある（読み出し回路５４の出力処理及び、場合によっては他の処理のための）例示的な読み出し期間７３、７４を図６に示す。この例では、読み出し期間７３、７４は、各検知フレーム６２内の第１及び第２の時間窓７１及び７２の間、ならびに、各検知フレーム６２内の第２の時間窓７２と各直後の検知フレーム６２内の第１の時間窓７１との間（このため、リセット時間窓６４内にあるか、またはリセット時間窓６４と重なる）に提供される。したがって、読み出し回路５４内の電気的活動に由来する第１及び第２のアナログサンプルへのノイズの加算は、低減されるかまたは除去される。多数のセンサ素子５６を迅速に読み取る必要がある場合、検知フレーム６２または検知フレーム６２の間の期間を延長することなく読み出し動作を完了するのに十分な時間を提供するために、検知フレーム６２の一部内で（ただし第１及び第２の時間窓７１及び７２の外側で）、すなわち、図６に示す例の少なくとも読み出し期間７３内で、読み出し回路５４が少なくとも部分的に動作することが望ましい。
【００３４】
図１３は、検知フレーム６２の期間の装置５０の一般的な動作中の、時間ｔの関数としての積分増幅回路５８からの例示的な出力Ｖを示す。読み出し回路５４における処理のせいで積分増幅回路５８の入力に結合するノイズ源は、積分増幅回路５８の積分出力に対してノイズ９０を生成することを見ることができる。発明者らは、ノイズ源が周期的である場合（それらは主に一般的な用途の中に存在するように構成することができる）、外乱は一旦停止すると消滅する、すなわち積分増幅回路５８の積分出力９２は（ノイズが発生する前の軌跡から推測する）その元の軌跡を継続することを認識していた。したがって、時間窓７１及び７２におけるノイズ９０の影響を受けた期間の前後に取られたサンプルは、ノイズ９０の影響を受けない。ほとんどの実際の用途では、積分増幅回路５８の入力へのほとんどのノイズ経路はＡＣである。低ノイズＡＳＩＣを実装する際に知られているトリプルウェルシリコンＣＭＯＳ技術を使用することで、これを低減することができる。この技術によって除去されないナノポア抵抗を通るＤＣノイズ経路が存在する。しかしながら、一般的な用途では、このノイズ成分は、ナノポア抵抗が非常に大きいため、１０ｋＨｚの回路バンドパスで最大でＡＣ経路（除去されない場合）より１００，０００倍も小さい。したがって、このＤＣノイズ成分は無視できるものとみなさる。
【００３５】
一実施形態では、装置５０は、積分処理の前に、例えばローパスフィルタを適用することによって、センサ素子５６からの電流出力をフィルタリングするように構成される。このタイプの実施形態では、センサ素子５６による電流出力の積分へのノイズ結合は、フィルタの特性によって規定される時定数で減衰することができる。したがって、読み出し回路５４の出力処理（また場合によってはＡＤＣ処理のデジタル動作、場合によってはすべての動作）が、（図６に示されるように）、第１及び第２の時間窓７１，７２の外側だけでなく、第１の時間窓７１の開始前にフィルタ（例えばローパスフィルタ）の少なくとも１つの時定数を開始し、かつ第１の時間窓７１の開始前に終了する期間６６Ａの外側及び／または第２の時間窓７２の開始前にフィルタの少なくとも１つの時定数を開始し、かつ第２の時間窓７２の開始前に終了する期間６６Ｂの外側に限って動作するように、配置されることが望ましい。
【００３６】
一実施形態では、電流検知回路５２及び読み出し回路５４は、同じ特定用途向け集積回路（ＡＳＩＣ）上に実装される。これは、高速処理（例えば、多数のチャネルからのデータ読み出し）を可能にする目的のために有利である。第１及び第２の時間窓７１、７２中の読み出し回路５４の動作の防止は、この状況において特に有益であり、この場合、読み出し回路５４に関連する電気的構成要素は、必然的に、電流検知回路５２に関連する電気的構成要素に近く、またこの場合、ノイズがＡＳＩＣの基板を介して結合し得る。
【００３７】
図６及び図８は、単一のセンサ素子５６の測定のタイミングを示している。実際には、複数のセンサ素子５６を同時に測定することを可能にするセンサ素子５６のアレイを設けることができる。このタイプの実施形態では、図６及び図８のタイミングスキームの各々を複数のセンサ素子５６に並列に適用することができる。このタイプの実施形態では、複数のセンサ素子５６からの出力が並列に積分される。場合によっては、図６または図８に示すタイミングは、複数のセンサ素子５６に並列に適用され、１つ以上の検知フレーム６２、第１及び第２の窓７１、７２、ならびに読み出し期間７３及び７４が同じ時間にそれぞれ発生する。
【００３８】
読み出し期間７３（及び、より短い長さでは、読み出し期間７４）は、検知フレーム６２の期間の比較的大きな部分とすることができることを見ることができる。多くの場合、読み出し期間７３、７４は、電流の検出を停止することを必要とせずに、多くのセンサ素子５６が測定されることを可能にするように十分に長い。これは、他の読み出し構成が行われる構成（例えば、データがリセット時間窓６４において検知フレーム６２の間でのみ読み出される場合）に対して、センサ素子５６のデータが収集され得る速度を増加させる。分子実体の検知がランダムに起こる場合、分子実体の検知を逃すリスクが低減される。
【００３９】
一実施形態では、いくつかのデジタルシグナリングが、読み出し期間７３及び７４の外側で許され得る。例えば、第１及び第２の窓７１及び７２におけるサンプリングを制御するためのデジタルシグナリングは、読み出し期間７３及び７４の外側で動作することができる。この性質のデジタルシグナリングは、望ましくは外部ソースからＡＳＩＣに持ち込まれ、ＡＳＩＣ自体においては操作されない。例えば、（他の実施形態ではクロックがＡＳＩＣ上に与えられるが）ＡＳＩＣ上にクロックが与えられない実施形態が提供され得る。第１及び第２の時間窓７１及び７２におけるサンプリングを制御するためのデジタルシグナリングは、重要なときに必然的にアクティブであり、対策が取られなければ何らかのノイズを引き起こす可能性がある。ノイズは、ローノイズ完全差動電流モード論理を使用して、デジタル信号をセンサ素子５６に送ることによって低減することができる。これは、この単一の信号に対してならば実用的であるが、ＡＳＩＣ上で必要とされるすべてのデジタル信号に対してこれを行うことは、領域及び電力の理由から望ましくない。第１及び第２の時間窓７１及び７２内で動作する必要のないデジタル信号、例えば多重化動作に関連するデジタルシグナリングは、第１及び第２の時間窓のいずれかまたは両方の外側で行われるように構成されることが望ましい。
【００４０】
一実施形態では、センサ素子５６のアレイから読み出された第１及び第２のアナログサンプルは、積分増幅回路５８内の電流信号及びノイズの増幅から生じるランダムノイズ成分を含み得る。このノイズが増幅器にフィードバックされることを避けることが望ましく、このことは、サンプルが取得された後に、これらの信号線が基準電圧レベルに戻されることを確実にすることによって達成することができる。一般に、すべてのデジタル信号は、各リセット期間６４のそれらの開始基準状態、特に出力処理ブロック１２６（図９参照）に関連するパッド１２４の論理状態に戻されることが望ましい。
【００４１】
図８は、ＡＤＣ処理と出力処理を分配するための７つの例示的なスキームを示す。図示されたすべての例示において、ＡＤＣ処理が行われる期間は、出力処理が行われる期間のいずれとも重複しない。この手法は、２つのプロセスの間でのノイズの結合を回避する。スキーム１では、ＡＤＣ処理及び出力処理は、読み出し期間７３内で時間的にインターリーブされた複数の短時間で行われる。スキーム２では、ＡＤＣ処理は読み出し期間７３中にのみ行われ、出力処理は読み出し期間７４中に限って行われる。スキーム３では、ＡＤＣ処理及び出力処理は、読み出し期間７４内で時間的にインターリーブされた複数の短期間で行われる。スキーム４では、ＡＤＣ処理は読み出し期間７４中に限って行われ、出力処理は読み出し期間７３中に限って行われる。スキーム５では、読み出し期間７３ごとに１つのブロックでＡＤＣ処理が行われ、読み出し期間７３ごとに異なる１つのブロックで出力処理が行われる。スキーム６では、読み出し期間７４において、リセット期間６４と第１の時間窓７１との間の期間にＡＤＣ処理が行われ、読み出し期間７３において出力処理が行われる。スキーム７では、ＡＤＣ処理は読み出し期間７３内の１つのブロック内で行われ、出力処理は２つの別々のブロックで行われ、その一方は読み出し期間７４内にあり、他方は読み出し期間７３内（にあるＡＤＣ処理が行われる１つのブロックとは異なる部分内）にある。すべてのスキームは、すべての論理ゲートが第１の時間窓７１を通過するときと第２の時間窓７２を通過するときとで同じ状態になるように、構成されることが望ましい。スキーム５及び７では、読み出し期間７３が１つのＡＤＣ処理ブロック及び１つの出力処理ブロックを含み、２つのブロックは（符号１０２で示す）ノイズ整定期間によって分離されるべきである。スキーム４、５、及び６を組み合わせることによって得られるスキームも示されている。
【００４２】
図８に示す構成のすべてにおいて、出力処理のために割り当てられた期間は、チップ入力構成信号を収容するために使用することもできる。チップ入力構成信号は、例えば、利得、フィルタ、バイアスなどの設定を変更するために使用することができる。チップ入力構成信号は、可能な限り第１及び第２の時間窓７１、７２の外側の期間に送られるべきであり、かつ、すべての論理ゲートが第１の時間窓７１を通過するときと第２の時間窓７２を通過するときとで同じ状態になることを一般的には要求する。
【００４３】
実施形態では、読み出し回路５４は、対応する複数のチャネルを介して複数の異なるセンサ素子５６から電流出力を受信する回路を備える。そのような実施形態では、読み出し回路５４は、チャネルの個々の１つにおける処理を取り扱うように各々構成された個々のチャネル回路要素のアレイと共に、２つ以上の（場合によってはすべての）チャネルにおける処理動作を取り扱うように構成された１つ以上の全体回路要素を備える。読み出し回路５４によって行われる処理（例えば、ＡＤＣ処理及び／または出力処理）は、個別チャネル回路要素と全体回路要素との間で様々な方法で分散することができる。図９は、図８に示す異なるスキームの構成例を示す。個別チャネル回路要素１３２の例は、破線の左側に示されている。全体回路要素１３４の例は、破線の右側に示されている。個々のチャネル回路要素１３２をチップの中央領域に配置し、全体回路要素１３４をチップの周辺領域に配置することは都合がよいが、これは必須ではない。
【００４４】
スキーム２に対応する例示的構成のための個別チャネル回路要素１３２は、チャネルブロック１１０及びＡＤＣブロック１１２を備える。チャネルブロック１１０は、第１及び第２の時間窓７１、７２からアナログサンプルを提供するための回路を備える。ＡＤＣブロック１１２は、ＡＤＣ処理を行う回路１１４を備える。この例では、ＡＤＣブロック１１２は、個々のチャネル回路要素１３２と出力処理に関与する全体回路要素との間のデータの遅延直列送信（矢印１２８）を可能にするために、ＡＤＣ処理から出力されたデータを局所的に格納するためのデータ記憶部をさらに備える。
【００４５】
スキーム２に対応する例示的構成の全体回路要素１３４は、出力処理ブロック１２６を備える。出力処理ブロック１２６は、パッド駆動部１２２及びパッド１２４を備える。出力処理ブロック１２６は、読み出しピンとも称され得る。パッド駆動部１２２は、出力処理を行うためにパッド１２４の電圧状態での動作を駆動する。出力処理には比較的高い電力を要する。したがって、電流測定にノイズが入るのを避けるために、パッド１２４の動作が第１及び第２の時間窓７１、７２の外側に限って行われることが特に望ましい。
【００４６】
スキーム１及び３に対応する例示的構成のための個別チャネル回路要素１３２は、チャネルブロック１１０を備える。チャネルブロック１１０は、第１及び第２の時間窓７１、７２からのアナログサンプルを多重化信号の中に含めるための回路を備える。多重化信号は、全体回路要素１３４に送信される（矢印１１８）。
【００４７】
スキーム１及び３に対応する構成例の全体回路要素１３４は、ＡＤＣブロック１１２を備える。この例のＡＤＣブロック１１２は、多重化入力信号から蓄積された電荷のアレイを記憶するように構成されたコンデンサ記憶アレイ１２０を備える。ＡＤＣブロック１１２は、ＡＤＣ処理を行う回路１１４をさらに備える。ＡＤＣブロック１１２からのシリアルデータ出力は、出力処理ブロック１２６に送られる（矢印１３０）。出力処理ブロック１２６は、スキーム２の構成例を基準として上述した出力処理ブロック１２６と同様の方法で構成することができる。
【００４８】
スキーム４、５、６及び７に対応する例示的構成の個別チャネル回路要素１３２は、スキーム１及び３の構成例を基準として上述したチャネルブロック１１０と同様の方法で構成されたチャネルブロック１１０を備える。多重化信号は、チャネルブロック１１０から全体回路要素１３４に送信される（矢印１１８）。
【００４９】
スキーム４、５、６及び７に対応する例示的構成の全体回路要素１３４は、スキーム１及び３に対応する構成例を基準として上述したＡＤＣブロック１１２と同じ要素を有するＡＤＣブロック１１２を備える。この例のＡＤＣブロック１１２は、ＡＤＣブロック１１２と出力処理ブロック１２６との間でデータの遅延直列送信（矢印１２８）を可能にするデータ記憶部１１６をさらに備える。出力処理ブロック１２６は、スキーム１〜３の構成例を基準として上述したように構成することができる。
【００５０】
スキーム２に対する上記の構成例は、ＡＤＣ処理が局所的に（すなわち、個別チャネル回路要素１３２において）行われるので、ローノイズを容易に達成する。したがって、チップ全体にわたってデータを送信する必要性が低減され、それによって、高いデータスループットを維持しながら、第１及び第２の時間窓７１、７２を容易に回避する。スキーム１及び３の上記の構成例は、ＡＤＣ処理ブロック１１２がすべてのチャネルに必要とされないので、少ないシリコンしか必要としないという利点を有する。スキーム４〜７に関する上記の構成例は、スキーム２及びスキーム１及び３の利点が組み合わされる。第一に、ＡＤＣ処理を行うための回路１１４の後にデータ記憶部１１６を設けることにより、パッド１２４へのシリアルデータ出力が可能になり、これは比較的高い電力を必要とし、したがってシステムノイズに大きく関与する電位を遅延させ、高いデータスループットを維持しながら、第１及び第２の時間ウィンドウ７１、７２の期間のそのような送信を容易に防止する。局部的なデータ記憶部は非常に低い電力しか必要とせず、したがってシステムノイズにほとんど寄与しない。過渡現象は局部的な回路に対して迅速に整定する。第二に、すべてのチャネルにＡＤＣ処理ブロック１１２が設けられていないので、少ないシリコンしか必要とされない。
【００５１】
実施形態では、スキーム３〜７のＡＤＣ処理を行うための回路１１４は、パイプラインＡＤＣを備える。パイプラインＡＤＣは、例えば約６０〜１００ＭＨｚの間で動作し、ブロックサイズは約１００である。データ記憶部１１６は、（例えば、チャネル当たり１１ビットの）シフトレジスタを使用して実装することができる。
【００５２】
実施形態では、スキーム１またはスキーム２のＡＤＣ処理を行う回路１１４は、逐次比較レジスタ（ＳＡＲ）ＡＤＣを備える。
【００５３】
スキーム２及び４〜７はすべて、パッド１２４へのデータ送信の遅延を可能にする。これは、第１及び第２の時間窓７１、７２の間またはその付近のパッド動作を容易に回避し、これにより、パッドの動作によってシステムノイズが電流測定に入力されることを回避する。
【００５４】
パッド１２４のすべての論理状態は、第１及び第２の時間窓７１、７２の両方の期間で同じ状態にあることが望ましい。
【００５５】
一実施形態では、電流測定装置５０は、検体の特性を判定するために、分子実体検知装置に使用される。検知装置は、センサ素子５６のアレイを有するセンサデバイスを備える。センサデバイスのセンサ素子５６の各々は、検知される分子実体に依存する物理的現象に依存する電流を出力するように構成される。一実施形態では、複数の電流測定装置５０が使用される。そのような実施形態では、電流測定装置５０の各々は、１つ以上のセンサ素子５６による出力電流を測定し、１つ以上のセンサ素子５６による出力電流を表すデジタル出力信号５５を提供するように構成される。
【００５６】
一実施形態では、物理現象は確率論的事象である。一実施形態では、確率論的事象は、分子実体とセンサ素子５６との間の相互作用である。一実施形態では、センサ素子５６の各々は、イオンチャネルを有する膜を備える。イオンチャネルは、例えば生物学的細孔、例えば膜貫通タンパク質細孔であり得る。一実施形態では、センサ素子５６はそれぞれ、膜タンパク質が挿入可能な両親媒性膜を支持するように配置され、物理現象は、分子実体と両親媒性膜の膜タンパク質との相互作用である。
【００５７】
判定される検体は、アミノ酸、ペプチド、ポリペプチド、タンパク質またはポリヌクレオチドなどのポリマーであり得る。ポリヌクレオチドは、任意のヌクレオチドの任意の組み合わせを含み得る。ヌクレオチドは天然に存在するものまたは人工的なものであり得る。ポリヌクレオチド中の１つ以上のヌクレオチドは、酸化またはメチル化され得る。ポリヌクレオチド中の１つ以上のヌクレオチドは、損傷され得る。例えば、ポリヌクレオチドは、ピリミジン二量体を含み得る。そのような二量体は、一般的には、紫外線による損傷に関連し、皮膚メラノーマの主な原因である。ポリヌクレオチド中の１つ以上のヌクレオチドは、例えば、標識またはタグで修飾することができる。ポリヌクレオチドは、デオキシリボ核酸（ＤＮＡ）またはリボ核酸（ＲＮＡ）のような核酸であり得る。ポリヌクレオチドは、１本のＤＮＡ鎖にハイブリダイズされた１本のＲＮＡ鎖を含むことができる。ポリヌクレオチドは、当該技術分野で既知の任意の合成核酸であり得る。判定される検体は、アンプタマーであり得る。分子実体は細孔を転位させ、分子実体と細孔との相互作用が測定される。
【００５８】
細孔を通る検体の転位は、ポリヌクレオチド処理酵素のような運動タンパク質によって補助され得る。好ましい酵素は、ポリメラーゼ、エキソヌクレアーゼ、ヘリカーゼ、及びジャイレースなどのトポイソメラーゼである。いずれのヘリカーゼも本発明に使用することができる。ヘリカーゼは、ＴｒａＩヘリカーゼまたはＴｒｗＣヘリカーゼ、ＸＰＤヘリカーゼまたはＤｄａヘリカーゼのような、Ｈｅｌ３０８ヘリカーゼ、ＲｅｃＤヘリカーゼ、またはそれに由来するものもあり得る。ヘリカーゼは、国際出願第ＰＣＴ／ＧＢ２０１２／０５２５７９号（ＷＯ２０１３／０５７４９５として公開）、同第ＰＣＴ／ＧＢ２０１２／０５３２７４号（ＷＯ２０１３／０９８５６２として公開）、同第ＰＣＴ／ＧＢ２０１２／０５３２７３号（ＷＯ２０１３０９８５６１として公開）に開示されているヘリカーゼ、修飾ヘリカーゼまたはヘリカーゼ構築物のいずれかであり得る。代替的に、細孔を通る検体の転位は、国際特許出願第ＰＣＴＴＴ／ＵＳ２００８／００４４６７号によって開示されるような電圧制御によっても補助され得る。
【００５９】
判定される特性は、ポリマーの配列特性であり得る。配列特性の判定は、国際特許出願第ＰＣＴ／ＧＢ２０１２／０５２３４３号及び同第ＰＣＴ／ＧＢ２０１３／０５０３８１号に開示されている方法によって行うことができる。
【００６０】
生物学的細孔は、天然に存在する細孔、または変異細孔であり得る。さらに、生物学的ナノポアは、膜貫通タンパク質細孔であり得る。一般的な細孔は、米国特許出願第２０１２／１００７８０２号に記載されており、Ｓｔｏｄｄａｒｔ  ＤらのＰｒｏｃ  Ｎａｔｌ  Ａｃａｄ  Ｓｃｉ、１２；１０６（１９）：７７０２−７、Ｓｔｏｄｄａｒｔ  ＤらのＡｎｇｅｗ  Ｃｈｅｍ  Ｉｎｔ  Ｅｄ  Ｅｎｇｌ．２０１０；４９（３）：５５６−９、Ｓｔｏｄｄａｒｔ  ＤらのＮａｎｏ  Ｌｅｔｔ．２０１０年９月８日１０（９）：３６３３−７、Ｂｕｔｌｅｒ  ＴＺらのＰｒｏｃ  Ｎａｔｌ  Ａｃａｄ  Ｓｃｉ  ２００８；１０５（５２）：２０６４７−５２、米国特許出願公開第２０１４／１８６８２３号及び国際公開第２０１３／１５３３５９号に記載されている。これらのすべては、参照することにより本明細書に組み込まれている。細孔は、ホモオリゴマーであり得る。すなわち、同一のモノマーから誘導され得る。細孔は、ヘテロオリゴマー、すなわち、少なくとも１つのモノマーが他と異なる場合がある。細孔は、参照することにより本明細書に組み込まれている、ＬａｎｇｅｃｋｅｒらのＳｃｉｅｎｃｅ、２０１２；３３８：９３２−９３６に記載されているように、ＤＮＡ折り紙細孔であり得る。
【００６１】
生物学的細孔は、膜の両親媒性層（両親媒性膜とも称される）内に提供され得る。両親媒性層は、親水性及び親油性の両方の性質を有する両親媒性分子、例えばリン脂質から形成される層である。両親媒性層は、単分子膜または二分子膜であり得る。両親媒性層は、Ｇｏｎｚａｌｅｚ−ＰｅｒｅｚらのＬａｎｇｍｕｉｒ、２００９，２５，１０４４７−１０４５０及び米国特許第６，７２３，８１４号に開示されているような共ブロックポリマーであり得る。ポリマーは、ＰＭＯＸＡ−ＰＤＭＳ−ＰＭＯＸＡトリブロックコポリマーであり得る。
【００６２】
別の実施形態では、膜は、１つ以上の開口を含む固体状態の層である。支持構造体は、有機及び無機材料のいずれかまたは両方から形成することができ、これらには、電気的に導電性の材料や電気的に半導体の材料のマイクロ電子材料、または、ＩＩ−ＩＶ及びＩＩＩ−Ｖ材料などの材料、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、及びＳｉＯのような酸化物及び窒化物、ポリアミド、テフロン（登録商標）のようなプラスチックなどの有機及び無機ポリマー、２成分付加硬化シリコーンゴムなどのエラストマー、及びガラスを含むが、これらに限定されない。固体状態の支持構造は、グラフェンのような単原子層、または米国特許第８，６９８，４８１号及び米国特許出願公開第２０１４／１７４９２７号に開示されているようなわずか数原子の厚さの層だけから形成することができ、両方とも参照することにより本明細書に組み込まれている。参照することにより本明細書に組み込まれている米国特許出願公開第２０１３／３０９７７６号に開示されているように、１つ以上のグラフェン層のような１つ以上の支持層材料を含めることができる。好適な窒化ケイ素膜は、米国特許第６，６２７，０６７号に開示されており、支持構造体は、米国特許出願公開第２０１１／０５３２８４号に開示されているように化学的に機能化することができ、両方とも参照することにより本明細書に組み込まれている。
【００６３】
さらなる実施形態において、生物学的ナノポアは、固体状態の開口内に提供され得る。そのような構造は、例えば、参照することにより本明細書に組み込まれている米国特許第８，８２８，２１１号に開示されている。
【００６４】
さらなる実施形態では、本発明は、検体の特性を判定するための電流測定方法を提供する。
【００６５】
本発明の実施形態の方法は、検体が細孔に対して移動するときに、細孔を通過する電流の測定を含む。膜貫通タンパク質細孔を通るイオン電流を測定するのに好適な条件は、当該技術分野で既知である。この方法は、一般的には、膜及び細孔にわたって印加される電圧を使用して実施される。使用される電圧は、一般的には＋５Ｖ〜−５Ｖ、例えば＋４Ｖ〜−４Ｖ、＋３Ｖ〜−３Ｖまたは＋２Ｖ〜−２Ｖである。使用される電圧は、一般的には、−６００ｍＶ〜＋６００ｍＶまたは−４００ｍＶ〜＋４００ｍＶである。使用される電圧は、好ましくは、−４００ｍＶ、−３００ｍＶ、−２００ｍＶ、−１５０ｍＶ、−１００ｍＶ、−５０ｍＶ、−２０ｍＶ及び０ｍＶから選択される下限を有する範囲であり、ならびに＋１０ｍＶ、＋２０ｍＶ、＋５０ｍＶ、＋１００ｍＶ、＋１５０ｍＶ、＋２００ｍＶ、＋３００ｍＶ及び＋４００ｍＶから個別に選択される上限を有する範囲である。使用される電圧は、より好ましくは１００ｍＶ〜２４０ｍＶの範囲、最も好ましくは１２０ｍＶ〜２２０ｍＶの範囲である。増加した印加電位を用いることにより、細孔によって異なるヌクレオチド間の識別を増加させることが可能である。
【００６６】
その方法は、一般的には、任意の電荷キャリア、例えばアルカリ金属塩、ハロゲン化物塩のような金属塩など、例えばアルカリ金属塩化物塩などの塩化アルカリ塩の存在の下で実施される。電荷キャリアは、イオン性液体または有機塩、例えば、テトラメチルアンモニウムクロライド、トリメチルフェニルアンモニウムクロライド、フェニルトリメチルアンモニウムクロリド、または１−エチル−３−メチルイミダゾリウムクロライドを含み得る。以下に説明する例示的な装置では、塩は空洞内の水溶液中に存在する。塩化カリウム（ＫＣｌ）、塩化ナトリウム（ＮａＣｌ）、塩化セシウム（ＣｓＣｌ）またはフェロシアン化カリウムとフェリシアン化カリウムの混合物が一般的に使用される。ＫＣｌ、ＮａＣｌ及びフェロシアン化カリウムとフェリシアン化カリウムとの混合物が好ましい。電荷キャリアは、膜にわたって非対称であり得る。例えば、電荷キャリアのタイプ及び／または濃度は、膜の各側で異なることがあり得る。
【００６７】
塩濃度は、飽和状態であり得る。塩濃度は、３Ｍ以下であり得、一般的には０．１〜２．５Ｍである。塩濃度が高いと、信号対ノイズ比が高くなり、通常の電流変動のバックグラウンドに対して識別されるヌクレオチドの存在を示す電流が可能になる。
【００６８】
その方法は、一般的には緩衝液の存在下で実施される。以下に説明する例示的な装置では、緩衝液は、空洞内の水溶液中に存在する。任意の緩衝液を使用することができる。一般的には、緩衝液はリン酸緩衝液である。
【００６９】
一実施形態では、各検知素子５６は、検知素子５６に関連する物理的現象に依存した電流を出力するように構成されたそれぞれの電極を備える。そのような実施形態の例では、センサデバイスは、すべてのセンサ素子に共通する共通電極をさらに備える。
【００７０】
上述した特徴のいくつかを組み合わせることができる１つの方法を示す詳細な例を、図１０〜１２を参照して以下に説明する。
【００７１】
両親媒性膜に挿入された膜タンパク質との分子実体の相互作用を検知するためのシステム１を図１０に模式的に示す。システム１は、検出回路３に接続されたセンサデバイス２を備える。検出回路３は、データプロセッサ４に接続される。検出回路３は、図６〜９を参照して上述した電流測定装置５０に対応する要素を備える。
【００７２】
一実施形態では、センサデバイス２は、参照することにより本明細書に組み込まれている国際特許出願第ＰＣＴ／ＧＢ０８／００４１２７号に詳細に記載されているような装置である。その中の教示の一般性に限定されるものではないが、このタイプのセンサデバイス２は、本体２０を備える、図１１の断面図に示されるような構造を有し、本体２０には、複数のウェル２１が形成されており、各々は、その中にウェル電極２２が配置されているくぼみである。装置１のデータ収集速度を最適化するために、多数のウェル２１が設けられている。一般に、図１１にはわずかな数のウェル２１しか示されていないが、任意の数のウェル２１、一般的には２５６または１０２４が存在し得る。
【００７３】
各ウェル２１及び対応するウェル電極２２は、図６〜９を参照して上述したようなセンサ素子５６の一例である。
【００７４】
この実施形態では、本体２０は、本体２０上に延在するカバー２３によって覆われ、中空であり、各ウェル２１がその中に開口する空洞２４を画定する。共通電極２５は、空洞２３内に配置される。
【００７５】
センサデバイス２は、各ウェル２１にわたって両親媒性膜２６を形成し、膜タンパク質を両親媒性膜２６に挿入するように作成される。この作成は、国際特許出願第ＰＣＴ／ＧＢ０８／００４１２７号に詳細に記載されている技術及び材料を使用して達成することができ、以下に要約することができる。水溶液が空洞２４内に導入されて、ウェル２１内の水溶液を空洞２４内の水溶液の残りの容量から分離する各ウェル２１にわたって両親媒性膜２６を形成する。膜タンパク質は、例えば空洞２４内に導入される前若しくは後に水溶液の中に導入されることにより、または空洞２４の内面に堆積されることにより、水溶液中に提供される。膜タンパク質は、水溶液から自然に両親媒性膜２６の中に挿入する。そのような自然な挿入は動的プロセスであり、したがって、一般的にはポアソン分布を有する個々の両親媒性膜に挿入された膜タンパク質の数に統計的変動がある。
【００７６】
本発明における使用に好適な他のセンサデバイスは、国際特許出願第ＰＣＴ／ＧＢ２０１３／０５２７７６号に開示されている。
【００７７】
任意の所定のウェル２１に関して、両親媒性膜２６が形成され、その中に膜タンパク質が挿入された場合、ウェル２１は、分子実体と膜タンパク質との間の相互作用を検知するように構成されたセンサ素子５６の一部として使用することができる。これらの相互作用は確率的な物理的事象である。両親媒性膜２６にわたる出力電気信号は、相互作用が出力電気信号に特性変化を引き起こすという意味での相互作用に依存する。例えば、膜タンパク質がタンパク質細孔である場合、一般的には、タンパク質細孔と細孔を通るイオンの流れを変調する特定の分子実体（検体）との間の相互作用が存在する。細孔を通るイオンの流れの変調は、細孔を通る電流の流れに特徴的な変化を生じさせる。分子実体は、分子または分子の一部、例えばＤＮＡ塩基であり得る。そのような相互作用は、一般的には非常に短時間であり、各相互作用を検出することが所望される場合、高い時間分解能及び連続的な監視が必要である。
【００７８】
検出回路３の一例が図１２に示されており、センサデバイス２が模式的に示されている。この実施形態では、ウェル２１は、グループで提供されている。図１２では、各グループは、４つのウェル２１からなる。他の実施形態では、グループは、異なる数のウェル２１を備えることができる。検出回路３は、ウェル２１の各グループに関連する検出チャネル３０を含む。分かりやすくするために、図１２は、単一のグループのウェル２１と単一の検出チャネル３０を示しているが、一般的には、ウェル２１の複数のグループの各々が図１２に示すように配置された関連する検出チャネル３０を有する。例えば、いくつかの用途では、センサデバイス２は、合計で４０９６のウェル２１及び１０２４の検出チャネル３０を備える場合がある。
【００７９】
この実施形態では、システム１は、検出チャネル３０をグループ内のウェル２１のいずれか１つに選択的に接続することができるスイッチ装置３１をさらに含む。特に、スイッチ装置３１は、１〜４のマルチプレクサ（一般に、１〜Ｎのマルチプレクサであり、Ｎはグループ内のウェル２１の数である）であり、具備する４つのスイッチ３２の各々が、ウェル２１の１つのウェル電極２２と、検出チャネル３０（電流検知回路５２）の入力にそれ自体が接続された共通接点３３との間に接続される。
【００８０】
スイッチ３２は原理的には任意のタイプのアナログスイッチであるが、好ましくは半導体スイッチ、例えばトランジスタ、好ましくは電界効果トランジスタによって形成される。スイッチ３２は、開いているスイッチ３２を介して接続されていないウェル２１またはスイッチ３２を介したラッチ３４のどちらか一方から、検出チャネル３０への漏れが最小限になるように選択される。一実施形態では、動的電荷注入の影響は、ほとんどの時間に静的構成のスイッチで装置１を動作させることによって回避される。
【００８１】
一実施形態では、スイッチ装置３１の状態は、デコーダ論理３５により制御されるデジタルラッチ３４に格納されたデータによって制御される。デコーダ論理は、任意の１つの単一のスイッチ３２が一度に閉じられ、それによって対応するウェル２１を検出チャネル３０に接続するように、デコーダ論理３５によって受信された制御信号にしたがってラッチ３４を制御する。デコーダ論理３５は、任意の他のグループに関してスイッチ装置３１の状態に影響を及ぼすことなく、ウェル２１の各グループに関するスイッチ装置３１をスイッチすることを可能にする。
【００８２】
スイッチ装置３１の構成を迅速に変更することができるようにするための要件は、存在しなくてもよい。一般的な実施形態では、分単位の時間尺度で変更が必要であり、０．１ｓ〜１ｓまでの時間尺度で完全な更新が達成可能である。そのような実施形態では、ラッチ３４をシフトレジスタとして実装し、デコーダ論理３５のためのシリアルデータインターフェースを実装し、場合によっては差動シグナリングを利用してもよい。
【００８３】
この実施形態では、ウェル２１は、共通電極３５に接続されたバイアス電源３６によって検出チャネル３０の入力に対してバイアスされる。一般的には、バイアス電圧は、２００ｍＶまでである。
【００８４】
一実施形態では、検出チャネル３０に能動的に接続されていない任意のウェル２１は、ウェル２１内の流体を介して共通電極２５の電位まで浮動することが可能であり、したがって電流を流さない。これは、両親媒性膜２６を持たないウェル２１による増幅器飽和の電位を排除する。デコーダ論理３５はまた、ラッチ３４を制御して、スイッチ３２のすべてが開いて、これによりグループ内のすべてのウェル２１が浮動することを可能にする状態を提供することができる。この状態では、検出チャネル３０には入力電流が流れず、ウェル２１のいずれも電流を流さない。
【００８５】
コストを低減するために、一実施形態では、検出回路３は、センサデバイス２とは別に設けられた半導体チップ内に実装される。他の実施形態では、検出回路３の１つ以上の構成要素、例えばスイッチ装置３１、ラッチ３４及びデコーダ論理３５は、センサデバイス２内に一体化された別個の半導体チップ内に設けられる。この手法は、相互接続要件を低減するが、センサデバイス２が、制御信号をデコーダ論理３５に供給するために、いくつかの追加のデジタル制御ラインを有することを必要とし得る。場合によっては、検出回路３は、以下のように、一般的には５０ｐＡ〜１００ｐＡの大きさで、動作中のウェル２１により流される電流に等しい既知の大きさの較正電流を試験目的のために検出チャネル３０に供給するように構成され、その結果、いずれの化学物質の導入前にも検出回路３の機能を確実にすることができる。検出回路３は、較正電流を供給するように動作可能な較正電源３７と、較正電源３７と共通接点３３との間に接続されるさらなるスイッチ３８とを含む。さらなるスイッチ３８は、スイッチ装置３１と同様にラッチ３４及びデコーダ論理３５によって制御され、ウェル２１のいずれかの代わりに、較正電源３７を検出チャネル３０に接続することを可能にする。
【００８６】
この実施形態では、各検出チャネル３０は、スイッチ装置３１によりそこに接続されるウェル２１からの電気信号を増幅するために、以下のように構成される。したがって、検出チャネル３０は、重要な相互作用によって引き起こされる特性変化を検出するのに十分な分解能で非常に小さな電流を増幅するように設計される。検出チャネル３０はまた、そのような各相互作用を検出するのに必要な時間分解能を提供するのに十分に高い帯域幅で設計される。
【００８７】
検出チャネル３０は、積分増幅回路５８（図６〜９を参照して上述した積分増幅回路５８に対応する）を含む。この実施形態では、積分増幅回路５８は、電荷増幅器４０を含む。電荷増幅器４０は、検出チャネル３０の入力を構成し、共通接点３３に接続された反転入力と、内部基準源４１に接続された非反転入力とを有する。バイアス電源３６は、センサデバイス２の共通電極２５と電荷増幅器４０の非反転入力との間に接続され、その間にバイアス電圧を印加する。
【００８８】
電荷増幅器４０は、電荷増幅器４０の反転入力と電荷増幅器４０の出力との間に接続されたコンデンサ４２によって積分増幅回路５８として動作するように構成される。制御スイッチ４３は、コンデンサ４２と並列に接続され、電荷増幅器４０によって行われる積分を制御する。積分増幅回路５８は、各検知フレーム６２内のウェル２１から供給される電流を積分して、積分のアナログサンプルが取り出される第１及び第２の時間窓７１及び７２の間に供給される電荷を表す出力を提供する。検知フレーム６２は、ウェル２１内に存在する重要な事象を監視するのに十分な時間分解能を提供するために十分に短く選択される。
【００８９】
電荷増幅器４０（及び積分増幅回路５８）の出力は、サンプルホールド回路６０に接続される。この実施形態では、サンプルホールド回路６０は、場合によっては電圧利得を与える並列に配置される２つのサンプルホールド増幅器４４を備える。使用時には、サンプルホールド増幅器４４は、第１及び第２の時間窓７１及び７２の期間にそれぞれ電荷増幅器４０の出力をサンプリングして保持するために、制御スイッチ４３と同期して各々がスイッチされる相関二重サンプリングを提供するように動作する。有用な信号は、サンプルホールド増幅器４４の２つの出力間の差を取ることによって得られる。サンプリングレートは出力信号を時間分解するのに十分に高い。この実施形態では、サンプルホールド増幅器４４によって出力された増幅信号は、マルチプレクサ４５に供給される。マルチプレクサ４５は、すべての検出チャンネル３０から出力された増幅信号を多重化してデータプロセッサ４に供給する。一実施形態では、マルチプレクサ４５は、Ａ／Ｄコンバータ４６を介してデータプロセッサ４に接続されたシフトレジスタを備える。他の実施形態では、マルチプレクサ４５は、他の好適な形態を採り、例えば、サンプルホールド増幅器４４とマルチプレクサ４５との間でＡ／Ｄ変換を行うデジタルデバイスであることを含む。
【００９０】
マルチプレクサ４５及びＡ／Ｄ変換器４６は、図６及び図７を参照して上述したように、読み出し回路５４の一部を形成する構成要素の例である。読み出し回路５４は、異なる素子または代替的な素子を含むことができる。
【００９１】
代替的な実施形態では、各検出チャネル３０には、並列に配置された２つの電荷増幅器が設けられ、交互に使用されて、一方の電荷増幅器がリセットされる間に、他方の電荷増幅器が積分を行うことにより、効率をより大きく高める。
【００９２】
共通電極２５を介してウェル２１にわたって印加される電位を反転させることによって、タンパク質細孔である膜タンパク質の障害物を取り除くことが必要な場合がある。これを有効にするために、電荷増幅器４０への入力は、負の電流（通常の電流と同様の大きさで、一般的には５０ｐＡ〜１００ｐＡの大きさ）を与える場合であっても、一定のバイアス電位に留まるように設計される。
【００９３】
データプロセッサ４は、検出回路３から出力された各検出チャンネル３０からの信号を受信して処理する。データプロセッサ４は、増幅された信号を記憶し処理する。データプロセッサ４は、場合によっては、読み出し回路５４の一部または全部を形成する１つまたは複数の構成要素を備える。
【００９４】
一実施形態では、データプロセッサ４はまた、検出回路３の動作を制御し、デコーダ回路３５に制御信号を供給することによってスイッチ装置３１のスイッチングコントローラとして動作する。データプロセッサ４は、適切なプログラムを行うマイクロプロセッサであり得るし、または専用ハードウェアを含み得る。データプロセッサ４は、デスクトップまたはラップトップなどのコンピュータの中に差し込まれるカードを備えることができる。そのようなコンピュータは、増幅された信号をユーザに表示するためのグラフィックツールを含むことができ、重要な相互作用に依存して増幅された信号の分析を提供することができる。
【００９５】
動作において、一実施形態では、データプロセッサ４は、各検出チャネル３０によって出力された増幅信号を監視し、それに基づいてスイッチ装置３１を制御する。特に、データプロセッサ４は、スイッチ装置３１を制御して、受け入れ可能な性能を有するウェル２１の１つに検出チャネル３０を接続する。すなわち、この例では、両親媒性膜２６を介して、単一の膜タンパク質が挿入される。これは、例えば、参照することにより本明細書に組み込まれているＷＯ２００８／１０２１２０（国際特許出願第ＰＣＴ／ＧＢ０８／０００５６２号）に開示された分析技術を使用して、増幅された信号を分析して、ウェル２１の物理的状態の特徴である信号を検出することによって達成され得る。
【００９６】
上述した装置１は、両親媒性膜２６中の分子実体と膜タンパク質との相互作用である物理現象を検知するように設計されている。しかしながら、それによって達成される利点は、センサ素子を使用する他の物理的現象を検知することにも等しく適用可能である。例えば、分子実体の他のタイプの相互作用及び／または他のタイプの物理的事象を検知するための装置において、これらの発生に依存する電極において電気的信号を出力することにより物理的事象の発生を検知するように構成されたセンサ素子アレイによって同様の利点が達成される。同様の利点は、基板に形成されたそれぞれのウェルを各々が備え、かつそれぞれの電極が内部に配置されるセンサ素子を使用して、検知する装置において達成される。
【００９７】
特許請求の範囲に定義された特徴は、任意の組み合わせにより共に使用することができる。
【図１】
0006731422.tif 000005
【図２】
0006731422.tif 000006
【図３】
0006731422.tif 000007
【図４】
0006731422.tif 000008
【図５】
0006731422.tif 000009
【図６】
0006731422.tif 000010
【図７】
0006731422.tif 000011
【図８】
0006731422.tif 000012
【図９】
0006731422.tif 000013
【図１０】
0006731422.tif 000014
【図１１】
0006731422.tif 000015
【図１２】
0006731422.tif 000016
【図１３】
0006731422.tif 000017