(57)【特許請求の範囲】
【請求項１】
チップパッケージであって、
第１の集積回路コネクタパッドと第２の集積回路コネクタパッドとを含む前面を有する第１および第２集積回路を備え、前記第１および第２集積回路は、データを伝達するように構成され、前記チップパッケージはさらに、
前記第１および第２集積回路の各々について、当該集積回路における前記第１の集積回路コネクタパッドと電気的に結合された第１の集積回路電気コネクタと、
底面と、前記第１および第２集積回路の各々の前面に対向する上面とを有するインターポーザとを備え、前記インターポーザは、前記第１および第２集積回路の各々について、当該集積回路における前記第１の集積回路電気コネクタと電気的に結合された第１のインターポーザコネクタパッドを含み、前記チップパッケージはさらに、
前記第１および第２集積回路の各々について、当該集積回路における前記第２の集積回路コネクタパッドと電気的に結合された第２の集積回路電気コネクタと、
前記インターポーザの上面に対向する底面と、前記第１集積回路の前面に対向する上面とを有する第１光集積回路、および、前記インターポーザの上面に対向する底面と、前記第２集積回路の前面に対向する上面とを有する第２光集積回路とを備え、前記第１および第２光集積回路の各々は、前記第２の集積回路電気コネクタと電気的に結合された第１の光集積回路コネクタパッドを含み、前記第１および第２光集積回路は光信号を伝達するように構成され、前記チップパッケージはさらに、
前記第１および第２光集積回路の各々について、当該光集積回路の上面と機械的かつ光学的に結合された第１の表面を有する光ファイバレセプタクルと、
各前記光ファイバレセプタクルについて、当該光ファイバレセプタクルの第２の表面と機械的かつ光学的に結合された光ファイバコネクタとを備える、チップパッケージ。
【請求項２】
前記第１および第２光集積回路の各々は、前記光集積回路の底面に第２の光集積回路コネクタパッドを含み、
前記インターポーザは、前記インターポーザの上面に第２のインターポーザコネクタパッドを含み、
前記チップパッケージは、前記第２の光集積回路コネクタパッドおよび前記第２のインターポーザコネクタパッドと電気的に結合された光集積回路電気コネクタをさらに含む、請求項１に記載のチップパッケージ。
【請求項３】
前記インターポーザは、表面により画定された窪みを含み、
前記第１および第２光集積回路の各々は、少なくとも部分的に前記窪みに含まれる、請求項１または２に記載のチップパッケージ。
【請求項４】
前記光ファイバレセプタクルは、前記第１の表面上および前記第２の表面上のうちの少なくとも一方にレンズを含む、請求項１〜３のいずれか１項に記載のチップパッケージ。
【請求項５】
前記光ファイバレセプタクルは、前記光ファイバレセプタクルと前記光集積回路の上面との間のアライメントを容易にするために、前記第１の表面上に第１のアライメント特徴を含み、
前記光ファイバレセプタクルは、前記光ファイバレセプタクルと前記光ファイバコネクタとの間のアライメントを容易にするために、前記第２の表面上に第２のアライメント特徴を含む、請求項１〜４のいずれか１項に記載のチップパッケージ。
【請求項６】
前記光ファイバコネクタは、前記インターポーザの平面に対して垂直の方向に沿って光ファイバに機械的かつ光学的に結合するように構成された垂直光ファイバコネクタを含む、請求項１〜５のいずれか１項に記載のチップパッケージ。
【請求項７】
前記光ファイバコネクタは、前記インターポーザの平面の方向に沿って光ファイバに機械的かつ光学的に結合するように構成された水平光ファイバコネクタを含む、請求項１〜６のいずれか１項に記載のチップパッケージ。
【請求項８】
前記第１集積回路は、データの送信を行なうように構成され、前記第２集積回路は、データの受信を行なうように構成されている、請求項１〜７のいずれか１項に記載のチップパッケージ。
【請求項９】
前記チップパッケージは、前記インターポーザの底面と熱的かつ電気的に結合された基板をさらに備える、請求項１〜８のいずれか１項に記載のチップパッケージ。
【請求項１０】
前記インターポーザは、前記インターポーザの底面と前記インターポーザの上面とを電気的に結合するインターポーザ貫通ビアを含む、請求項９に記載のチップパッケージ。
【請求項１１】
前記第１および第２光集積回路は、シリコン・オン・インシュレータ技術を用いて実現される、請求項１〜１０のいずれか１項に記載のチップパッケージ。
【請求項１２】
前記インターポーザは、有機材料、セラミック、ガラス、および半導体のうちの１つを含む、請求項１〜１１のいずれか１項に記載のチップパッケージ。
【請求項１３】
前記光ファイバコネクタを除いて、前記チップパッケージは最大２６０℃でのはんだリフローに適合する、請求項１〜１２のいずれか１項に記載のチップパッケージ。
【請求項１４】
プロセッサと、
前記プロセッサに結合されたメモリと、
請求項１〜１３のいずれか１項に記載のチップパッケージとを備える、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
分野
本開示は、概して、半導体チップを収容するチップパッケージに関する。より特定的には、本開示は、ペイロードチップと光チップとが隣合った状態で、インターポーザを含むハイブリッド集積チップパッケージに関する。
【背景技術】
【０００２】
関連技術
集積回路（ＩＣ：integrated-circuit）技術がより小さな限界寸法に合わせて小型化し続けるにつれて、既存のインターコネクト技術が、高帯域幅、低電力、信頼性、および低コストなどの好適な通信特性を提供することがますます難しくなっている。これらの問題に対処し、将来の高密度、高性能なシステムを可能にするために、エンジニアおよび研究者はさまざまなインターコネクト技術を研究している。
【０００３】
進行中の研究の主題であるこれらの課題に対処するための１つのインターコネクト技術は、光通信である。原理上、光通信を用いることにより大量のデータが伝達され得る。しかしながら、垂直共振器面発光レーザ（ＶＣＳＥＬ：vertical cavity surface-emitting laser）に基づく光技術および光ファイバは、典型的には、システムのある部分（たとえば、ラック間、および、ある場合にはラック内の基板間）において適度な量のデータを伝達するには好都合かつ費用効果の高い解決策であるものの、将来のチップの帯域幅、サイズ、および入力／出力（Ｉ／Ｏ：input/output）インターフェイスの所要電力を満たすようにこれらの光学コンポーネントを規模変更することは難しい場合が多い。
【０００４】
代替的には、シリコンフォトニクスに基づく光インターコネクトまたは光リンクがインターコネクト技術への魅力的な候補である。なぜなら、それらは光集積回路上で容易に規模変更可能だからである。垂直共振器面発光レーザ（ＶＣＳＥＬ）に基づく光インターコネクトモジュールが、演算集積回路またはペイロード集積回路から僅か数センチメートルのところに位置するマザーボード上に集積されたとしても、光集積回路を既存のチップパッケージ内で従来の集積回路と集積することは困難であり得る。
【０００５】
したがって、上述の問題のないチップパッケージが必要である。
【発明の概要】
【課題を解決するための手段】
【０００６】
概要
本開示の一実施形態は、第１の集積回路コネクタパッドと第２の集積回路コネクタパッドとを含む前面を有する集積回路を備えるチップパッケージを提供する。集積回路は、データを変調し、データを伝達し、データをシリアライズ／デシリアライズする。また、チップパッケージは、第１の集積回路コネクタパッドと電気的に結合された第１の集積回路電気コネクタを備える。チップパッケージはさらに、底面と、集積回路の前面に対向する上面とを有するインターポーザを備える。インターポーザは、第１の集積回路電気コネクタと電気的に結合された第１のインターポーザコネクタパッドを含む。さらに、チップパッケージは、第２の集積回路コネクタパッドと電気的に結合された第２の集積回路電気コネクタを備える。チップパッケージはさらに、インターポーザの上面に対向する底面と、集積回路の前面に対向する上面とを有する光集積回路を備える。光集積回路は、第２の集積回路電気コネクタと電気的に結合された第１の光集積回路コネクタパッドを含む。光集積回路は、光信号を伝達する。加えて、チップパッケージは、第１の表面と第２の表面とを有する光ファイバレセプタクルを備え、第１の表面は光集積回路の上面と機械的かつ光学的に結合される。チップパッケージはさらに、光ファイバレセプタクルの第２の表面と機械的かつ光学的に結合された光ファイバコネクタを備える。
【０００７】
光集積回路は、光集積回路の底面に第２の光集積回路コネクタパッドを含んでもよく、インターポーザは、インターポーザの上面に第２のインターポーザコネクタパッドを含んでもよいことに留意されたい。加えて、チップパッケージは、第２の光集積回路コネクタパッドおよび第２のインターポーザコネクタパッドと電気的に結合された光集積回路電気コネクタを含んでもよい。
【０００８】
いくつかの実施形態では、インターポーザは、表面により画定された窪みを含み、光集積回路は、少なくとも部分的に窪みに含まれる。
【０００９】
また、光ファイバレセプタクルは、第１の表面上および第２の表面上のうちの少なくとも一方にレンズを含んでもよい。さらに、光ファイバレセプタクルは、光ファイバレセプタクルと光集積回路の上面との間のアライメントを容易にするために、第１の表面上に第１のアライメント特徴を含んでもよく、光ファイバレセプタクルと光ファイバコネクタとの間のアライメントを容易にするために、第２の表面上に第２のアライメント特徴を含んでもよい。
【００１０】
加えて、光ファイバコネクタは、インターポーザの平面に対して垂直の方向に沿って光ファイバに機械的かつ光学的に結合する垂直光ファイバコネクタを含んでもよい。代替的に、光ファイバコネクタは、インターポーザの平面の方向に沿って光ファイバに機械的かつ光学的に結合する水平光ファイバコネクタを含んでもよい。
【００１１】
集積回路は、データの送信、データの受信、およびデータの送受信のうちの１つを行ない得ることに留意されたい。第１の集積回路がデータを送信する実施形態では、チップパッケージは、第３の集積回路コネクタパッドおよび第４の集積回路コネクタパッドを含む前面を有する第２の集積回路を含んでもよく、第２の集積回路はデータを受信する。チップパッケージはさらに、第３の集積回路コネクタパッドとインターポーザの上面の第２のインターポーザコネクタパッドとに電気的に結合された第３の集積回路電気コネクタと、第４の集積回路コネクタパッドと光集積回路の上面の第２の光集積回路コネクタパッドとに電気的に結合された第４の集積回路電気コネクタとを含んでもよい。
【００１２】
また、光ファイバコネクタを除いて、チップパッケージは最大２６０℃の温度でのはんだリフローに適合し得る。
【００１３】
いくつかの実施形態では、チップパッケージは、インターポーザの底面と熱的かつ電気的に結合された基板を備える。インターポーザは、インターポーザの底面とインターポーザの上面とを電気的に結合するインターポーザ貫通ビアを含んでもよい。
【００１４】
また、光集積回路は、シリコン・オン・インシュレータ技術を用いて実現されてもよい。
【００１５】
さらに、インターポーザは、有機材料、セラミック、ガラス、および／または半導体を含んでもよい。
【００１６】
別の実施形態は、プロセッサと、プロセッサに結合されたメモリと、チップパッケージとを備えるシステムを提供する。
【００１７】
別の実施形態は、集積回路と光集積回路との間で電気信号を伝達するための方法を提供する。方法において、インターポーザの上面のインターポーザ接続パッドから、集積回路の前面の第１の集積回路コネクタパッドへ、デジタル電気信号が結合される。次いで、デジタル電気信号がアナログ電気信号に変換される。また、集積回路の前面の第２の集積回路コネクタパッドから、光集積回路の上面の光集積回路コネクタパッドへ、アナログ電気信号が結合される。次に、アナログ電気信号に基づいて光信号が生成される。さらに、光信号が、光ファイバレセプタクルと光ファイバコネクタとを介して光ファイバに伝達される。
【００１８】
上記概要は、本明細書に記載された主題のいくつかの局面の基本的な理解を提供するために、いくつかの例示的な実施形態を示す目的で提供されたにすぎない。したがって、上述の特徴は例にすぎず、決して本明細書に記載された主題の範囲または精神を狭めるものと解釈すべきではないことが理解されるであろう。本明細書に記載された主題の他の特徴、局面、および利点は、以下の詳細な説明、図面、および特許請求の範囲より明らかになるであろう。
【図面の簡単な説明】
【００１９】
【図１】本開示の実施形態に係る、パッケージ化された光電子モジュール（ＰＯＥＭ：packaged opto-electronic module）を有するチップパッケージの側面図を示すブロック図である。
【図２】本開示の実施形態に係る、図１のＰＯＥＭの複数の例を有するチップパッケージの上面図を示すブロック図である。
【図３】本開示の実施形態に係る、ＰＯＥＭを有するチップパッケージの上面図を示すブロック図である。
【図４】本開示の実施形態に係る、ＰＯＥＭを有するチップパッケージの上面図を示すブロック図である。
【図５】本開示の実施形態に係る、ＰＯＥＭを有するチップパッケージの側面図を示すブロック図である。
【図６】本開示の実施形態に係る、ＰＯＥＭを有するチップパッケージの上面図を示すブロック図である。
【図７】本開示の実施形態に係るチップパッケージを含むシステムを示すブロック図である。
【図８】本開示の実施形態に係る、集積回路と光集積回路との間で電気信号を伝達するための方法を示すフロー図である。
【発明を実施するための形態】
【００２０】
図面全体を通して、同様の参照番号は対応の部分を指すことに留意されたい。また、同じ部分の複数の例は、ダッシュによって例番号から隔てられた共通の接頭辞により規定される。
【００２１】
詳細な説明
チップパッケージ、チップパッケージを含むシステム、および、チップパッケージ内の集積回路と光集積回路との間で電気信号を伝達するための技術の実施形態を説明する。このチップパッケージは、当該チップパッケージ内で互いに近接した光集積回路（たとえば、ハイブリッド集積回路）と集積回路とを含む。集積回路は、データを変調し、データを伝達し、データをシリアライズ／デシリアライズする電気回路を含み、光集積回路は、非常に高い帯域幅を有する光信号を伝達する。また、集積回路の前面はインターポーザの上面と電気的に結合され、集積回路の上面は光集積回路の前面と電気的に結合される。さらに、光集積回路の底面はインターポーザの上面に対向する。光集積回路の前面は光ファイバレセプタクルと光学的に結合され、光ファイバレセプタクルはさらに光ファイバコネクタと光学的に結合される。
【００２２】
光集積回路と集積回路とを近接して集積することにより、チップパッケージは、電気インターコネクトを有するチップパッケージと比較して、性能の向上を容易にし得る。特に、チップパッケージは、集積回路と光集積回路とを間接的に電気的に結合するための高配線密度インターポーザを用いることにより、高性能の電気回路とともに、マルチテラビット毎秒の光通信を提供し得る。このように、チップパッケージは、電気インターコネクトと比較して、より高い帯域幅密度と向上したエネルギ効率とを提供しつつ、高まるオフチップ帯域幅の要求を満たし得る。
【００２３】
ここで、チップパッケージについて説明する。ＶＬＳＩチップからの全体のオフチップ帯域幅が１０Ｔｂｐｓに近づいてそれを超えるにつれて、既存のパッケージング技術およびプリント回路基板インターコネクト技術に基づき、既存の電気入力／出力（Ｉ／Ｏ）解決策のピンカウントおよび回線速度は、総データ通信容量に物理的制約を課す。大量のデータを伝達するために、ＶＬＳＩチップにますます近接したシステム内で光通信がますます使用されつつある。たとえば、現行システムおよび次世代システムにおける電気から光への変換は、ＶＬＳＩスイッチおよび／またはプロセッサチップに近接して位置付けられた基板間の光モジュールにおいて行なわれ得る。このアーキテクチャは、プリント回路基板上の速度障害および配線障害を除去することを助け、通信の効率を高め得る。しかしながら、これらのシステムでは、ＶＬＳＩチップパッケージからの電気Ｉ／Ｏで達成可能な帯域幅密度を制約するピン配列制限に起因して、結局はこのような電気から光への変換がＡＳＩＣパッケージ内で行なわれることが必要になり得る。
【００２４】
以下の説明において、１つ以上の光電子モジュールを含むチップパッケージ（「パッケージ化された光電子モジュール」またはＰＯＥＭと呼ばれる場合もある）について説明する。このチップパッケージは、実際のマルチチップモジュール構成と比較して、より良いテスタビリティおよび向上した歩留りを可能にするモジュール式アーキテクチャを提供する。また、このアーキテクチャを用いると、高速光Ｉ／ＯがＶＬＳＩ集積回路に物理的により近接して配置され、高まるオフチップ帯域幅の要求を満たす。結果として、光インターコネクトは、特に波長分割多重方式の使用により、電気インターコネクトと比較して、より高い帯域幅密度およびエネルギ効率を達成し得る。チップパッケージは、シリコン光デバイスとＶＬＳＩ回路とを組合せるハイブリッド集積を用い得ることに留意されたい。特に、チップパッケージは、ハイブリッド集積電子・光素子またはハイブリッド集積電子・光コンポーネントを含み得る。これらの素子またはコンポーネントにおいて、電子部品および光学部品は個別に最適化された技術プラットフォーム上に作られ、次いで、熱圧着またはリフロー接合などの低寄生フリップチップ組立技術を用いて互いに接合される。
【００２５】
図１は、ＰＯＥＭを含むチップパッケージ１００の側面図を示すブロック図である。チップパッケージ１００において、集積回路（Ｉ．Ｃ．）１１０−１（極めて高いオフチップ帯域幅を必要とするチップパッケージ内で、スイッチチップ、高密度スタックメモリ、または高性能プロセッサに隣接または近接して集積され得て、「ペイロード」または「ペイロードＩＣ」と呼ばれる場合もある）は、（回路側を下にして）インターポーザ１１８−１にフリップチップ接合され得る。加えて、集積回路１１０−１は、光集積回路１２６−１（「光ブリッジチップ」または「光ＩＣ」と呼ばれる場合もある）（のアクティブ側）と電気的に結合され得る。光集積回路１２６−１は、光信号を伝達する（光信号を送信すること、光信号を受信すること、または両方を含み得る）ことに留意されたい。たとえば、光集積回路１２６−１は、変調器、マルチプレクサ、デマルチプレクサ、光検出器、光導波路、光ファイバカプラなどを含み得る。加えて、集積回路１１０−１はデータを変調し、（駆動回路および受信回路を用いて）データを伝達し、データをシリアライズ／デシリアライズする。したがって、集積回路１１０−１は、エネルギ効率の良い光駆動回路および光受信回路を含み得る。たとえば、集積回路１１０−１は、パラレルデータを受取り、データをシリアライズし、データを符号化して光変調器駆動信号とし得る。逆に、集積回路１１０−１は、光集積回路１２６−１上の光検出器からシリアル電気データを受取り、電気データをパラレルデータに変換し得る。いくつかの実施形態では、集積回路１１０−１は、パラレルデータを伝達する複数の中速電気的リンク（たとえば、１チャネルにつき１Ｇｂｐｓ〜５Ｇｂｐｓ）と、より少ない数の、光集積回路１２６−１への高速シリアルリンク（たとえば、１チャネルにつき１４Ｇｂｐｓより大きい）とを含む。このように、光集積回路１２６−１により提供される光通信を最大限利用するために、集積回路１１０−１は、パラレルチャネルを統合してシリアルデータストリームとし得る。この統合は、伝達される電気信号におけるデータの通信プロトコルフォーマットの変更を含み得る。
【００２６】
図１に示すように、チップパッケージ１００は、集積回路コネクタパッド（Ｉ．Ｃ．Ｃ．Ｐ．：integrated-circuit connector pad）１１４を含む表面１１２を有する集積回路１１０−１と、集積回路コネクタパッド１１４と電気的に結合された集積回路電気コネクタ（Ｉ．Ｃ．Ｅ．Ｃ．：integrated-circuit electrical connector）１１６と、表面１１２に対向し、集積回路電気コネクタ１１６−１に電気的に結合されたインターポーザコネクタパッド（Ｉ．Ｃ．Ｐ．：interposer connector pad）１２４を含む表面１２２および表面１２０を有するインターポーザ１１８−１と、表面１２２および１１２に対向し、集積回路電気コネクタ１１６−２に電気的に結合された光集積回路コネクタパッド（Ｏ．Ｉ．Ｃ．Ｃ．Ｐ．：optical-integrated-circuit connector pad）１３２を含む表面１３０および表面１２８を有する光集積回路１２６−１とを含み得る。また、チップパッケージ１００は、表面１３０に対向する表面１３６および１３８を有する光ファイバレセプタクル１３４−１を含み得る。光ファイバレセプタクル１３４−１は、集積回路１１０−１との重なりから離れる方向に、かつ、飛込み板の構成で、光集積回路１２６−１と機械的かつ光学的に結合される。さらに、チップパッケージ１００は、光ファイバレセプタクル（Ｏ．Ｆ．Ｒ．：optical-fiber receptacle）１３４−１の表面１３６と機械的かつ光学的に結合された光ファイバコネクタ（Ｏ．Ｆ．Ｃ．：optical-fiber connector）１４０−１を含み得る。光ファイバコネクタ１４０−１を除いて、チップパッケージ１００でパッケージ化された光電子モジュール（ＰＯＥＭ）は、最大２６０℃の温度でのはんだリフローに適合し得る。また、光集積回路１２６−１は、インターポーザ１１８−１と同じ側で集積回路１１０−１に近接していることに留意されたい。
【００２７】
例示的な実施形態では、光集積回路１２６−１は、シリコン・オン・インシュレータ基板（たとえば、０．１μｍ〜０．５μｍまたは３μｍのシリコン・オン・インシュレータ技術プラットフォーム）上に作製される。また、インターポーザ１１８−１は、セラミック、有機材料、ガラス、および／または半導体（たとえば、シリコン、シリコン・オン・インシュレータ、またはシリコンゲルマニウム）を含み得る。一般的に、インターポーザ１１８−１は、シリコンと非常に近い熱膨張係数を有し得る。これにより熱機械許容度が与えられて、より短く高密度なバンプをチップ上で使用し得るだけでなく、チップ同士を密集して接合し得る。例示的な実施形態では、インターポーザ１１８−１は、１００μｍ〜１ｍｍの厚さを有する。一般的に、チップパッケージ１００内のコンポーネント間のコネクタは、パッド、バンプ、はんだボール、および／またはピラー（たとえば、銅ピラー）を含み得る。
【００２８】
光ファイバレセプタクル１３４−１は、光集積回路１２６−１と光ファイバコネクタ１４０−１との間の光学機械インターフェイスとして機能するビーム拡大光アダプタとしての役割を果たし得ることに留意されたい。特に、光ファイバレセプタクル１３４−１のビーム拡大特性により、光ファイバレセプタクル１３４−１上の単一モード出力と、光ファイバコネクタ１４０−１である単一モード光ファイバとの間の物理的アライメントの要件が緩和され得る。光ファイバレセプタクル１３４−１は、低熱膨張係数のガラス、シリコンなどのさまざまな材料で作られ得る。
【００２９】
さらに、光集積回路１２６−１は、インターポーザ１１８−１上にハイブリッド集積され得る。このハイブリッド集積は、熱圧着またはリフロー接合のマイクロバンプ技術を用いたフリップチップ取付技術を用いて達成され得る。バンプサイズおよびハイブリッド接合パッドサイズは、寄生容量を最小限にするように設計され得る。たとえば、Ｃ４型はんだインターコネクト（たとえば、Ｃ４バンプ、無鉛バンプ、銅ピラーバンプなど）などである。代替的には、Ｃ４型インターコネクトの代わりに、規格に準拠した、再結合可能なインターコネクトを使用してもよい。これにより、再加工および／または歩留りの向上が容易になり得る。テストの後、低温はんだおよび／または接着性アンダーフィルを用いて、仮の接続が永久的なものになり得る。電気チップ・ツー・チップインターコネクトワイヤの長さを最小限にするために、光集積回路１２６−１は、狭小または最小限の隙間を挟んでインターポーザ１１８−１に取付られたフリップチップであり得ることに留意されたい。集積回路１１０−１も、インターポーザ１１８−１に取付られたフリップチップであり得る。一般的に、フリップチップインターコネクトの密度は、結局はパッケージ基板製造プロセスにおける物理的限界によって制約され得る。光集積回路１２６−１から熱を拡散させるために、光集積回路１２６−１とインターポーザ１１８−１との間のインターフェイスに用いられる材料は熱伝導性であり得ることに留意されたい。
【００３０】
追加的に、チップパッケージ１００は、オプションの基板１４２（たとえば、プリント回路基板、セラミック、有機体、および／またはガラス）を含み得る。このオプションの基板１４２は、電力、グランド、制御、監視などを含むバックプレーンを提供し得るとともに、ヒートシンクとしての役割を果たし得る（すなわち、オプションの基板１４２は、インターポーザ１１８−１に熱的に結合され得る）。インターポーザ１１８−１は、当該インターポーザ１１８−１の表面１２０（インターポーザ１１８−１の表面１２２と反対側）上にインターポーザコネクタパッド１４４を含み得る。インターポーザコネクタパッド（Ｉ．Ｃ．Ｐ．：interposer connector pad）１４４は、ＴＳＶ１６８（インターポーザ１１８−１がガラスを含む場合はガラス貫通ビア）などの基板貫通ビアすなわちＴＳＶ（through-substrate via）によりインターポーザコネクタパッド１２４と電気的に結合され得る。（図１では、分かり易くするために、インターポーザ１１８−１を貫通するＴＳＶを１つだけ示す。）これらのＴＳＶは５０μｍ〜２００μｍの幅を有し得る。インターポーザコネクタパッド１４４のピッチはインターポーザコネクタパッド１２４のピッチよりも低くてもよいことに留意されたい。このように、インターポーザ１１８−１は、当該インターポーザ１１８−１の両側の間でパッド／バンプのピッチを物理的に変化させることを容易にし得る。また、インターポーザコネクタパッド１４４は、基板電気コネクタ（Ｓ．Ｅ．Ｃ．：substrate electrical connector）により、オプションの基板１４２の表面１５０上の基板コネクタパッド（Ｓ．Ｃ．Ｐ．：substrate connector pad）１４６と電気的に結合される。
【００３１】
光集積回路１２６−１は、当該光集積回路１２６−１の表面１２８上に光集積回路電気コネクタパッド（Ｏ．Ｉ．Ｃ．Ｅ．Ｃ．Ｐ．：optical-integrated-circuit electrical connector pad）１５２を含み得て、インターポーザ１１８−１は、当該インターポーザ１１８−１の表面１２２上にインターポーザコネクタパッド（Ｉ．Ｃ．Ｐ．：interposer connector pad）１５４を含み得ることに留意されたい。追加的に、チップパッケージ１００は、光集積回路コネクタパッド１５２およびインターポーザコネクタパッド１５４と電気的に結合された光集積回路電気コネクタ（Ｏ．Ｉ．Ｃ．Ｅ．Ｃ．：optical-integrated-circuit electrical connector）１５６を含み得る。この電気的結合は、インターポーザ１１８−１が光集積回路１２６−１に電力およびグランドを提供することを可能にし得る。
【００３２】
いくつかの実施形態では、インターポーザ１１８−１は、表面１６０により画定されたオプションの窪み１５８を含み、光集積回路１２６−１は少なくとも部分的にオプションの窪み１５８に含まれる。これらの実施形態では、集積回路１１０−１とインターポーザ１１８−１との間の電気的インターフェイスにおいて、より短いバンプを使用し得る。代替的には、インターポーザ１１８−１の表面１２２は平面であり得る。これらの実施形態では、インターポーザ１１８−１への集積回路電気コネクタ１１６は、光集積回路１２６−１の厚さ、集積回路１１０−１と光集積回路１２６−１との間の結合ライン、および、光集積回路１２６−１とインターポーザ１１８−１との間の結合ラインの合計と等しいサイズを有することが必要であり得る。これは、丈の高いピラー、二重バンプ、および／または、バンプおよびスーパーパッド（super pad）などの特殊な電気バンプ構造の使用を必要とし得る。
【００３３】
また、光ファイバレセプタクル１３４−１は、表面１３６上および表面１３８上のうちの少なくとも一方に、レンズ１６２（たとえば、マイクロレンズ）および／または別の光学コンポーネント（たとえば、鏡）を含み得る。さらに、光ファイバレセプタクル１３４−１は、光ファイバレセプタクル１３４−１と光集積回路１２６−１の表面１３０との間のアライメントを容易にするために、表面１３６上にアライメント特徴（Ａ．Ｆ．：alignment feature）１６４を含んでもよく、光ファイバレセプタクル１３４−１と光ファイバコネクタ１４０−１との間のアライメントを容易にするために、表面１３８上にアライメント特徴１６４を含んでもよい。たとえば、アライメント特徴１６４は、ボールとピット、および／またはピンと穴などの、凸および／または凹の特徴を含み得る。光ファイバレセプタクル１３４−１および／または光ファイバコネクタ１４０−１は、高精度なピックアンドプレース動作（ダイレベルまたはウェーハレベル）によりアライメントされ、光集積回路１２６−１に取付られ得ることに留意されたい。この動作は、集積回路１１０−１と光集積回路１２６−１とのハイブリッド集積の前または後に行なわれ得ることに留意されたい。
【００３４】
チップパッケージ２００の上面図を示すブロック図である図２に示すように、ＰＯＥＭの複数の例があり得る。いくつかの実施形態では、交互に並ぶＰＯＥＭが送信または受信用に使用され得る。たとえば、集積回路１１０の奇数の例は送信し、集積回路１１０の偶数の例は受信し得る。このアーキテクチャは、チップパッケージ２００の演算性能を高め、かつ、Ｉ／Ｏ帯域幅を増加させ得る。これらの実施形態では、インターポーザ１１８−１を用いてチップ間で電気信号が経路付けられ得る。チップパッケージ２００のモジュール構成により、組立ててチップパッケージ２００となる前に、ＰＯＥＭユニットの十分なテストが可能になることに留意されたい。マルチチップモジュールにおいて、このような公知の物品のコンポーネントが使用可能であることは、全体の歩留りに重要な影響を及ぼし得る。
【００３５】
加えて、ＰＯＥＭを有するチップパッケージ３００の上面図を示すブロック図である図３に示すように、集積回路１１０−１がデータを送信する場合、チップパッケージ３００は集積回路１１０−２を含み得る。この集積回路はデータを受信し得る。また、集積回路１１０−２は、２組の集積回路コネクタパッド（図１の集積回路コネクタパッド１１４と同様のものであり得る）を有する前面（図１の表面１１２と類似のものである）を有し得る。２組の集積回路コネクタパッドは、集積回路電気コネクタ（図１の集積回路電気コネクタ１１６と同様のものであり得る）により、上面（図１の表面１２２と類似のものである）上の対応のインターポーザコネクタパッド（図１のインターポーザコネクタパッド１２４と同様のものであり得る）と、上面（図１の表面１３０と類似のものである）上の光集積回路コネクタパッド（図１の光集積回路コネクタパッド１３２と同様のものであり得る）とに結合される。代替的には、ＰＯＥＭを有するチップパッケージ４００の上面図を示すブロック図である図４に示すように、単一の集積回路１１０−１および／または単一の光集積回路１２６−１がデータを送信および受信してもよい。
【００３６】
光ファイバコネクタは光ファイバに水平に（またはエッジ）結合し得ることに留意されたい。特に、図１に示すように、光ファイバコネクタ１４０−１は、インターポーザ１１８−１の平面の方向１６６に沿って機械的かつ光学的に光ファイバに結合する水平光ファイバコネクタであり得る。代替的には、光ファイバコネクタは光ファイバに垂直に結合し得る。これは、ＰＯＥＭを有するチップパッケージ５００の側面図を示すブロック図である図５に示される。特に、光ファイバコネクタ１４０−１は、インターポーザ１１８−１の平面に垂直の方向５１０に沿って機械的かつ光学的に光ファイバに結合する垂直光ファイバコネクタであり得る。
【００３７】
追加的に、いくつかの実施形態では、チップパッケージは、光集積回路１２６−１と光学的に結合された光ファイバレセプタクル１３４−１および光ファイバコネクタ１４０−１の複数の例を含む。これは、ＰＯＥＭを有するチップパッケージ６００の上面図を示すブロック図である図６に示される。
【００３８】
光ファイバを用いて、パッケージ外の光源（たとえば、１つ以上のレーザ）からの光が取込まれ得ることに留意されたい。代替的には、光源は光集積回路１２６−１上に含まれ得る。いくつかの実施形態では、チップパッケージは、集積回路１１０−１の表面１１２と反対側の、集積回路１１０−１の表面上に熱冷却機構を含む。このオプションの熱冷却機構はヒートシンクを含み得る。また、ヒートシンクは、集積回路１１０−１を超えて延在し、チップパッケージ上の他のチップに連結し得る。加えて、チップがさまざまな高さを有する場合、それは何らかのトポロジーを有し得る。しかしながら、いくつかの実施形態では、オプションの熱冷却機構は、オプションの基板１４２を用いて実現され得る。より一般的には、チップパッケージ内の熱管理は、ヒートスプレッダ、パッケージリッド、および／またはヒートシンクを含み得る。
【００３９】
チップパッケージの実施形態は、多種多様な用途に使用され得る。図７は、チップパッケージ７１０（たとえば、チップパッケージの前述の実施形態のうちの１つ）を含むシステム７００を示すブロック図である。このシステムは、バス（図示せず）により互いに、かつ、チップパッケージ７１０に結合され得るオプションのプロセッサ７１２および／またはオプションのメモリ７１４を含み得る。オプションのプロセッサ（またはプロセッサコア）７１２は、並列処理および／またはマルチスレッド動作をサポートし得ることに留意されたい。
【００４０】
システム７００におけるオプションのメモリ７１４は揮発性メモリおよび／または不揮発性メモリを含み得る。より具体的には、オプションのメモリ７１４は、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ、１つ以上のスマートカード、１つ以上の磁気ディスク記憶装置、および／または１つ以上の光学記憶装置を含み得る。また、オプションのメモリ７１４は、ハードウェアに依存するタスクを行なうためのさまざまな基本システムサービスを処理するための手続き（すなわち、命令のセット）を含むオペレーティング・システムを格納し得る。また、オプションのメモリ７１４は、通信モジュールにおける通信手続き（すなわち、命令のセット）も格納し得る。これらの通信手続きを用いて、１つ以上のコンピュータ、デバイス、および／またはサーバ（システム７００に対して遠隔設置されたコンピュータ、デバイス、および／またはサーバを含む）と通信し得る。
【００４１】
さらに、オプションのメモリ７１４は、１つ以上のプログラムモジュール（すなわち、命令のセット）も含み得る。１つ以上のプログラムモジュールはコンピュータプログラムメカニズムを構成し得ることに留意されたい。オプションのメモリ７１４内のさまざまなモジュールにおける命令は、高級手続き型言語、オブジェクト指向プログラミング言語、および／またはアセンブリ言語もしくは機械語で実現され得る。プログラミング言語はコンパイルまたは解釈され得る。すなわち、プログラミング言語は、オプションのプロセッサ（またはプロセッサコア）７１２によって実行されるように構成可能であり、または構成され得る。
【００４２】
システム７００は、サーバ、ラップトップコンピュータ、通信デバイスもしくは通信システム、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、エンタープライズコンピュータ、データセンター、携帯型コンピューティングデバイス、タブレットコンピュータ、携帯電話、スーパーコンピュータ、ネットワークアタッチトストレージ（ＮＡＳ：network-attached-storage）システム、ストレージエリアネットワーク（ＳＡＮ：storage-area-network）システム、電子デバイス、および／または別の電子コンピューティングデバイスを含み得るが、これらに限定されない。
【００４３】
チップパッケージの実施形態は、ＶＬＳＩ回路、通信システム（たとえば、波長分割多重方式）、ストレージエリアネットワーク、データセンター、ネットワーク（たとえば、ローカルエリアネットワーク）、メモリシステム、および／またはコンピュータシステム（たとえば、マルチコアプロセッサコンピュータシステム）を含むさまざまな用途に使用され得ることに留意されたい。たとえば、チップパッケージは、複数のプロセッサブレードに結合されたバックプレーンに含まれてもよく、または、チップパッケージは、異なる種類のコンポーネント（たとえば、プロセッサ、メモリ、入力／出力デバイス、および／または周辺機器）を結合してもよい。このように、チップパッケージは、スイッチ、ハブ、ブリッジ、および／またはルータの機能を果たし得る。
【００４４】
一般的に、システム７００は１つの場所にあってもよいし、または、複数の、地理的に離れた場所に分散してもよい。また、システム７００の機能のうちのいくつかまたはすべては、１つ以上の特定用途向け集積回路（ＡＳＩＣ：application-specific integrated circuit）および／または１つ以上のデジタルシグナルプロセッサ（ＤＳＰ：digital signal processor）で実現され得る。さらに、前述の実施形態における機能は、当該技術分野において公知であるように、より多くの部分をハードウェアで、より少ない部分をソフトウェアで実現してもよく、または、より少ない部分をハードウェアで、より多くの部分をソフトウェアで実現してもよい。
【００４５】
前述の実施形態は、より少ないまたは多いコンポーネントを含んでもよい。たとえば、チップパッケージ内のコンポーネントは、当該コンポーネントの表面上の近接通信（ＰｘＣ：proximity-communication）コネクタを用いて互いに電気的に結合されてもよい。ＰｘＣコネクタとしては、たとえば、容量性ＰｘＣコネクタ、誘導性ＰｘＣコネクタ、導電性ＰｘＣコネクタ、および／または光ＰｘＣコネクタなどがある。代替的または追加的に、コネクタは、圧縮規格に準拠したマイクロスプリングコネクタを含んでもよい。また、一実施形態のコンポーネントまたは特徴は、別の実施形態で用いられてもよい。
【００４６】
いくつかの実施形態では、前述の実施形態におけるインターポーザは、電気信号を分離するための受動コンポーネント（たとえば、キャパシタ、電源プレーンおよびグランドプレーンなど）を含む。しかしながら、他の実施形態では、インターポーザは、信号調節に用いられるような能動回路を含む。
【００４７】
チップパッケージは、組立てを容易にするとともに、コンポーネントの面内（ＸＹ）アライメントを維持する助けとなり得る追加の特徴も含み得る。特に、コンポーネント（たとえば、図１の集積回路１１０−１および／または光集積回路１２６−１）は、表面上の凹特徴と、対応の対の凹特徴と結合する凸特徴と、の対により、互いに機械的に結合してもよい。たとえば、凹特徴は、図１の表面１１２および１２２に凹んだピットを含み、凸特徴は、上記凹特徴と結合する球状ボールを含み得る（たとえば、ボールエッチピット構造）。これにより、コンポーネントがアライメントされる（代替的または追加的に、図１の表面１１２および１２２上に突出した当該表面上の凸特徴を用いて、チップパッケージ内のアライメントを容易にしてもよい）。いくつかの実施形態では、凹特徴の対はコンポーネントの隅に近接している。
【００４８】
上述の通り、凹特徴と凸特徴とを結合することにより、コンポーネントのＸＹ平面内の高精度なセルフアライメント、および、組立ての際の共平面性制御が提供され得る。たとえば、図１の表面１１２および１２２上のアライメントは、ＸＹ平面において±０．５μｍ以内であり得る。
【００４９】
いくつかの実施形態では、チップパッケージ内のコンポーネントは、再結合可能なアライメントの後、たとえば、チップ・ツー・チップアライメントを永久的に固定するためのポストアライメント技術を用いて、永久的に取付られる。特に、はんだが高温で部分的に融解またはリフローされることにより、チップパッケージ内のコンポーネントが溶け、より永久的な接合が作り出され得る。しかしながら、他の実施形態では、チップパッケージ内のコンポーネントは再結合可能に結合される。これにより、チップパッケージの再加工が容易になる。
【００５０】
また、チップパッケージおよびシステムは多数の別個のアイテムを有するものとして示したが、これらの実施形態は、本明細書で記載した実施形態の構造的概要ではなく、存在し得るさまざまな特徴の機能的説明であることが意図される。したがって、これらの実施形態では、２つ以上のコンポーネントが統合されて１つのコンポーネントとなってもよく、および／または、１つ以上のコンポーネントの位置が変更されてもよい。さらに、前述の実施形態のうちの２つ以上の実施形態における特徴が互いに統合されてもよい。
【００５１】
コンポーネントの表面は、基板の表面、またはこれらの基板上に設けられた層（たとえば、基板上に設けられた誘電体層）の表面を含むと理解すべきであることに留意されたい。追加的に、当業者にとって公知である多種多様な技術を用いて、チップパッケージ内のコンポーネントが作製され、チップパッケージが組立てられ得ることに留意されたい。
【００５２】
ここで、方法について説明する。図８は、集積回路と光集積回路（たとえば、チップパッケージの前述の実施形態のうちの１つにおける集積回路および光集積回路）との間で電気信号を伝達するための方法を示すフロー図である。方法において、インターポーザの上面のインターポーザ接続パッドから、集積回路の前面の第１の集積回路コネクタパッドへ、デジタル電気信号が結合される（動作８１０）。次いで、デジタル電気信号がアナログ電気信号に変換される（動作８１２）。また、集積回路の前面の第２の集積回路コネクタパッドから、光集積回路の上面の光集積回路コネクタパッドへ、アナログ電気信号が結合される（動作８１４）。次に、アナログ電気信号に基づいて光信号が生成される（動作８１６）。さらに、光信号が、光ファイバレセプタクルと光ファイバコネクタとを介して光ファイバに伝達される（動作８１８）。
【００５３】
いくつかの実施形態では、方法８００は、より多いまたは少ない動作を含む。また、動作の順序は変更されてもよく、および／または、２つ以上の動作が統合されて１つの動作となってもよい。
【００５４】
上述の記載において、「いくつかの実施形態」に言及した。「いくつかの実施形態」では、すべての可能な実施形態のサブセットを記載したが、必ずしも実施形態の同じサブセットを規定するわけではないことに留意されたい。
【００５５】
上述の記載は、如何なる当業者も本開示を実施および使用することが可能になるように意図され、特定の用途およびその必要条件の文脈で提供される。また、本開示の実施形態の上述の説明は、例示および説明のために提示されたに過ぎない。それらは、網羅的なものとして意図されたものではなく、または、開示された形態に本開示を限定するよう意図されたものではない。したがって、多くの修正例および変形例が当業者に明らかになるであろう。ここで定義された一般原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、前述の実施形態の説明は本開示を限定するものとして意図されたのではない。このように、本開示は、示された実施形態に限定されるように意図されたのではなく、ここで開示された原理および特徴に一致する最も広い範囲に従うものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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