(57)【特許請求の範囲】
【請求項１】
複数の任意波形発生装置（ＡＷＧ）を同期させるシステムであって、
ＤＡＣクロックに従って動作するマスター・デジタル・アナログ・コンバータ（ＤＡＣ）を有するマスターＡＷＧと、
上記ＤＡＣクロックに従って動作するスレーブ・デジタル・アナログ・コンバータ（ＤＡＣ）をそれぞれ有する１つ以上のスレーブＡＷＧと、
同期コントローラ及び同期位相検出部を有する同期ハブと、
上記マスターＤＡＣ及び上記同期位相検出部間、上記マスターＤＡＣ及び上記同期コントローラ間並びに上記スレーブＤＡＣ及び上記同期位相検出部間の信号パスと
を具え、
上記マスターＤＡＣが上記ＤＡＣクロックから分周クロック（マスター・システム基準クロック）を生成し、上記同期ハブに上記信号パスを介して上記マスター・システム基準クロックを出力し、
上記スレーブＤＡＣが上記ＤＡＣクロックから分周クロック（スレーブ・システム基準クロック）を生成し、上記同期ハブに上記信号パスを介して上記スレーブ・システム基準クロックを出力し、
１つ以上の上記スレーブＡＷＧが、上記同期位相検出部を用いて、上記スレーブ・システム基準クロックの位相を上記マスター・システム基準クロックの目標の位相にアライメントさせるよう構成され、
上記同期コントローラの上記マスターＡＷＧ及び上記スレーブＡＷＧへの出力端子が、上記マスター・システム基準クロックと同期したクロック信号（システム・クロック）を出力するよう構成され、上記システム・クロックと同期した実行信号が複数の上記ＡＷＧ内において、複数の上記ＡＷＧからいつ波形出力を開始するかを示すのに利用される複数任意波形発生装置の同期システム。
【請求項２】
上記同期ハブが、校正位相検出部を更に有し、
上記マスターＡＷＧがマスター・アナログ校正出力信号を出力するよう設定され、
１つ以上の上記スレーブＡＷＧがスレーブ・アナログ校正出力信号を出力するよう設定され、
上記校正位相検出部が、上記マスター・アナログ校正出力信号及び上記スレーブ・アナログ校正出力信号を受けて、上記マスター・アナログ校正出力信号の位相と上記スレーブ・アナログ校正出力信号の位相がアライメントするように、上記同期位相検出部を校正する請求項１の複数任意波形発生装置の同期システム。
【請求項３】
マスター任意波形発生装置（ＡＷＧ）と、１つ以上のスレーブＡＷＧと、同期コントローラ及び同期位相検出部を有する同期ハブとを有する形式のマルチＡＷＧシステムを同期する方法であって、
上記マスターＡＷＧからの分周クロック（システム基準クロック）を上記同期ハブで受ける処理と、
上記マスターＡＷＧから受けた上記システム基準クロックから、該システム基準クロックに同期したクロック信号（システム・クロック）を導出させ、上記システム・クロック信号を上記マスターＡＷＧ及び１つ以上の上記スレーブＡＷＧへ出力する処理と、
上記システム・クロック信号を用いて、上記マスターＡＷＧ及び１つ以上の上記スレーブＡＷＧがいつ波形出力を開始するかを示すための、上記システム・クロック信号に同期した同期トリガ信号を生成する処理と
を具えるマルチＡＷＧシステム同期方法。
【請求項４】
同期コントローラ及び同期位相検出部を有する形式の同期ハブを用いて、複数の任意波形発生装置（ＡＷＧ）を含む複数の装置を同期させる方法であって、
複数の上記装置に同じサンプル・レートを設定する処理と、
複数の上記ＡＷＧの１つをマスターＡＷＧに、残りの上記ＡＷＧをスレーブＡＷＧに指定する処理と、
複数の上記ＡＷＧのそれぞれからシステム基準クロック信号を上記同期位相検出部に出力し、上記マスターＡＷＧから受けた上記システム基準クロック信号の位相と、上記スレーブＡＷＧそれぞれからの上記システム基準クロック信号の位相とを比較し、上記スレーブＡＷＧそれぞれからの上記システム基準クロック信号の位相を上記マスターＡＷＧからの上記システム基準クロック信号の目標の位相にアライメントする処理と、
上記アライメントする処理の後、上記同期コントローラから複数の上記ＡＷＧのそれぞれへパルス信号を出力し、複数の上記ＡＷＧで同時に上記パルス信号を受ける処理と、
上記パルス信号を用いて、複数の上記ＡＷＧに関する読み出し及び書き込み命令を同じクロック・エッジで同時にトリガする処理と、
複数の上記ＡＷＧの全てにおいて波形を出力する処理と
を具える複数装置同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の信号発生装置を同期させる技術に関し、特に、複数の任意波形発生装置（ＡＷＧ）を同期させるシステム及び方法に関する。
【背景技術】
【０００２】
任意波形発生装置（ＡＷＧ：Arbitrary Waveform Generator）は、出力させたい波形データをメモリに記憶し、サンプル・クロックに従って波形データをデジタル・アナログ変換することによって、アナログ波形出力信号を生成する。このとき、メモリからのデータ読み出し速度は、メモリの動作特性上、ユーザが望む速度に満たないことが多い。そこで、メモリには、波形データとして、並列データを記憶し、この並列データをサンプル・クロックを分周した分周クロックで読み出し、読み出された並列データをサンプル・クロックに従って並直列変換することで、より高速な波形データを生成することが従来から行われている。例えば、８０ビット並列データを分周クロックに従ってメモリから読み出し、８ビット並列データに並直列変換すれば、読み出しに使用した分周クロックに比較して、サンプル・レート（クロック・レート）が１０倍高速な波形データを生成できる。こうした処理が必要となるのは、ナイキストの定理により、出力したいアナログ波形出力信号の周波数の少なくとも２倍以上のサンプル・レートの波形データが必要なためである。生成された高速な波形データは、ＦＩＦＯ（先入れ先出し）メモリに書き込んだ上で、サンプル・クロックに従って読み出し、ＤＡＣにデータを供給するようにしても良い。
【０００３】
上述の如く、サンプル・クロックは、一般に非常に高速なものを利用する。このため、ＡＷＧ自身の動作の基準となるシステム・クロックに、このサンプル・クロックを利用すると、ＡＷＧ内の各回路を正常に動作させることが困難になりがちである。そこで、ＡＷＧ自身は、分周クロックに同期したシステム・クロックを基準にして動作させることが多い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１７４８２８号公報
【特許文献２】特開平７−２３１２２５号公報
【特許文献３】特開２００５−１８４８３３号公報
【特許文献４】特開２００７−２９５１３２号公報
【非特許文献】
【０００５】
【非特許文献１】「任意波形ジェネレータ」の紹介ページ、［online］、テクトロニクス社、［２０１５年４月１６日検索］、インターネット<URL：http://jp.tek.com/arbitrary-waveform-generator>
【発明の概要】
【発明が解決しようとする課題】
【０００６】
現在実用化されているＡＷＧ１台で出力可能なチャンネル数は、２又は４チャンネルといった場合が多い（非特許文献１参照）。よって、１台で出力可能なチャンネル数よりも多数のチャンネルから、波形を出力させたい場合には、複数のＡＷＧを同期させる必要が生じる。複数のＡＷＧの出力信号を同期させる従来の手法は、複数の任意波形発生装置の全てに、外部の信号源から、共通のクロック信号を配給すると共にトリガ信号を供給するというものである。この方法の欠点は、複数のＡＷＧ間のクロックの開始位相の関係が、クロック信号をオンにする毎、又は、周波数を変更する毎にランダムになってしまうことである。また、この方法では、仕様に合うオシロスコープ及び任意関数発生装置（ＡＦＧ：Arbitrary Function Generator）又はユーザが用意するクロック信号源及びトリガ信号源が必要となる。
【０００７】
従来は、複数の任意波形発生装置を同期する処理は、３ステップの処理となっている。
【０００８】
第１ステップでは、複数の任意波形発生装置が、共通の基準（外部）クロック信号を用いてセットアップされ、サンプル・レートが設定される。
【０００９】
次に、同時に波形を開始するために、２つのＡＷＧが共通の外部トリガ信号でトリガされるようにする。これらＡＷＧは、同期トリガ・モードに設定されるが、このモードでは、サンプル・クロックのエッジではなくて、分周クロックのエッジで波形出力を開始する。これによれば、トリガ・タイミングのセットアップ時間及びホールド時間が、より長くなってしまう。トリガ・モードは、複数のＡＷＧを同期させるために、内部の分周クロックと同期していなければならず、また、トリガ信号は、ＡＦＧのような外部信号源やユーザが用意したクロック信号などから供給される。各ＡＷＧは、トリガ信号を受けると、波形を出力するように設定される。
【００１０】
最後に、２つのＡＷＧが動作を開始すると、これらの内部分周クロックは、互いにランダムな位相関係で始まる。結果として、サンプル・レートを変更したり、クロックが停止する度に、それらの出力信号を揃える必要がある。加えて、分周クロックから出力までに、複数のＡＷＧのそれぞれに異なるタイミング・スキューがある。
【００１１】
出力信号のアライメント（整列）は、各ＡＷＧからの出力信号又はマーカーを観察すると共に、それらのクロックの位相が揃うまで調整することによって実現される。まさにここにおいて、設定における偶然の要素が入る。もし最初の開始時点においてアライメントからあまりに大きく外れていると（例えば、２ナノ秒よりも大きいと）、１つのＡＷＧの位相を他のＡＷＧと揃えようとしても、調整可能な範囲を超えてしまうであろう。この場合、クロックを異なる位相で再スタートするように変更し、共通のトリガを再度送信して複数のＡＷＧからなるシステムを再スタートさせて、複数の出力信号間のスキューが調整可能範囲内かどうか再度チェックする必要がある。
【００１２】
そこで、従来の方法における上述した問題や他の課題を解決して、複数ＡＷＧシステムの同期を可能することが望ましい。
【課題を解決するための手段】
【００１３】
本発明の実施形態としては、複数のＡＷＧを同期させる方法及び装置があり、これによって、ユーザの観点から見れば、複数のＡＷＧが単一のＡＷＧとして動作することになる。本発明による同期ハブがあれば、同期を実現するのに追加の外部装置が不要となり、また、上述した従来技術でのエラーに伴う試行錯誤が不要となる。
【００１４】
本発明としては、複数の任意波形発生装置を同期させるシステムもあり、このシステムには、マスター任意波形発生装置（ＡＷＧ）があって、マスターＡＷＧクロックとマスター・デジタル・アナログ・コンバータ（ＤＡＣ）を有している。このシステムには、更に、１つ以上のスレーブ任意波形発生装置（ＡＷＧ）があって、これらのそれぞれには、スレーブ・デジタル・アナログ・コンバータ（ＤＡＣ）がある。システムの同期ハブには、同期コントローラと同期位相検出部がある。このシステムには、マスターＤＡＣ及び同期位相検出部間、マスターＤＡＣ及び同期コントローラ間並びにスレーブＤＡＣ及び同期位相検出部間に、信号パスが設けられる。マスターＤＡＣは、マスターＡＷＧクロックから分周クロック（システム基準クロック）を生成し、このシステム基準クロックを上記同期ハブへ出力する。同期ハブのマスターＡＷＧ及びスレーブＡＷＧへの出力端子は、システム基準クロックから導出したクロック信号（システム・クロック）を出力するよう構成され、このシステム・クロックが複数のＡＷＧ内において、複数のＡＷＧからいつ波形出力を開始するかを示すのに利用される。
【００１５】
別の観点から見れば、本発明には、マスター任意波形発生装置（ＡＷＧ）と、１つ以上のスレーブＡＷＧと、同期コントローラ及び同期位相検出部を有する同期ハブとを具える形式のマルチＡＷＧシステムを同期する方法が更に含まれる。この方法は、マスター任意波形発生装置（ＡＷＧ）からの分周クロック（システム基準クロック）信号を、上記同期ハブで受けることによって行われる。この方法は、次に、マスターＡＷＧから受けたシステム基準クロック信号から、クロック信号（システム・クロック）を導出し、このシステム・クロックをマスターＡＷＧと、１つ以上のスレーブＡＷＧへ出力する。最後に、このシステム・クロック信号は、マスターＡＷＧと、１つ以上のスレーブＡＷＧが波形を出力するための同期トリガ信号をクロックするのに利用される。本発明の好ましい実施形態では、同期トリガ信号としては、アライメント基準信号と実行信号とがある。これらは、例えば、アライメント基準信号と実行信号としてそれぞれ適切なタイミングにおけるシステム・クロック信号の１クロック・パルスとしても良い。
【００１６】
更に別の観点から見れば、本発明には、同期コントローラ及び同期位相検出部を有する形式の同期ハブを用いて、複数の任意波形発生装置（ＡＷＧ）を含む複数の装置を同期させる方法が更に含まれる。この方法は、複数の装置に同じサンプル・レートを設定し、これらＡＷＧの１つをマスターＡＷＧに、残りのＡＷＧをスレーブＡＷＧに指定することによって行われる。この方法では、複数のＡＷＧのそれぞれからシステム基準クロック信号を同期位相検出部に出力し、マスターＡＷＧから受けたシステム基準クロック信号の位相と、スレーブＡＷＧそれぞれからのシステム基準クロック信号の位相とを比較し、これらシステム基準クロック信号の位相を目標値に達するまでアライメントする。このアライメント処理の後、パルス信号（好ましくは、アライメント基準信号）が同期コントローラからＡＷＧのそれぞれに出力されて、複数のＡＷＧでは、このパルス信号を同時に受ける。続いて、この方法は、このパルス信号を用いて、複数のＡＷＧに関する読み出し及び書き込み命令（例えば、各ＡＷＧ内のデータＦＩＦＯに関する命令）を、同じクロック・エッジで同時にトリガする。波形を出力する前であって、且つ、データＦＩＦＯをトリガした後に、実行パルス信号が複数のＡＷＧに送られ、これによって、波形出力を開始する。
【００１７】
本発明の上述及び他の目的、特徴、効果は、付属する図面を参照しつつ、本発明の好ましい実施形態の以下での詳細な説明から更に容易に明らかとなろう。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の実施形態による２つ以上の信号発生装置の出力信号を同期させる同期ハブを含むシステムのブロック図である。
【図２】図２は、本発明の実施形態による任意波形発生装置（ＡＷＧ）システムのアライメント処理を説明するフローチャートである。
【図３】図３は、本発明の実施形態による任意波形発生装置（ＡＷＧ）システムの校正処理を説明するフローチャートである。
【発明を実施するための形態】
【００１９】
図１は、説明の都合上、２つのＡＷＧを示しているが、本発明の実施形態は、３つ以上のＡＷＧを含んでいても良い。大まかに言えば、システム１００内の２つのＡＷＧ１１０及び１３０の一方がマスターとして設定される。例えば、図１では、ＡＷＧ１１０がマスターとして設定され、ＡＷＧ１３０がスレーブとして設定される。マスターＡＷＧ１１０は、システムの同期を制御する。ＡＷＧ１３０のようなその他のＡＷＧは、スレーブ装置として指定される。各ＡＷＧは、波形メモリ（図示せず）に波形データを記憶し、シーケンサ／波形コントローラの制御に従って、出力する波形の順番（シーケンス）に従って、波形データがメモリから読み出される。
【００２０】
図１は、ＡＷＧシステムを同期する動作をブロック図で示したものである。これらブロックは、例えば、ＡＳＩＣのような専用ハードウェア上で動作しても良いし、ＦＰＧＡのようなプログラマブルなハードウェア上で動作しても良いし、汎用プロセッサ上で専用にプログラムされたソフトウェアとして動作しても良い。その他の実施形態も可能である。異なるブロックは、これら実施形態のいずれかの形で動作するように構成される。
【００２１】
マスターＡＷＧ１１０は、ＡＷＧシステム１００の同期を制御する。この同期処理では、全ての構成要素をマスターＡＷＧ１１０のクロックと比較する。
【００２２】
同期ハブ１６０は、ＤＡＣクロック配信部（Fanout）１６６を介してサンプル・クロック（ＤＡＣクロック）を配信する。このとき、ＤＡＣクロック配信部１６６は、ＡＷＧ１１０及び１３０それぞれの内部にあるデジタル・アナログ・コンバータ（ＤＡＣ）１１２及び１３２にＤＡＣクロック２００及び３００を供給する。このクロックの発生源としては、マスターＡＷＧ１１０で生成したものでも良いし、外部の信号発生装置でも良い。ＤＡＣ１１２及び１３２は、周波数を落とした分周クロックを生成し、この分周クロックを以下ではシステム基準クロック（SystemRefClock）と呼んで説明する。マスター及びスレーブＡＷＧのシステム基準クロック２０２及び３０２は、同期処理で利用するために、同期ハブの位相同期検出部１６４へと戻される。また、マスター・システム基準クロック２０２は、ハブ同期コントローラ１６２にも供給される。ハブ同期コントローラ１６２は、マスター・システム基準クロックから導出した導出クロックを分配する。システム基準クロックは、位相ロック・ループ（ＰＬＬ）に供給され、このＰＬＬの出力信号は、システム・クロックとしてシステムに供給される。この導出（派生）クロックは、図１では、システム・クロック（SystemClock）として示されている。
【００２３】
このシステム・クロック２０６及び３０６は、システム１００のＡＷＧ１１０及び１３０のそれぞれに供給される。システム・クロックは、ＡＷＧ１１０及び１３０それぞれのシーケンス波形コントローラ１１４及び１３４に送られるアライメント基準信号２０８及び３０８と、実行（Run）信号２１０及び３１０を位相ロックするのに使われる。よって、これら信号は、システム・クロックと位相が揃って（同期して）いる。実行信号２１０及び３１０は、ＡＷＧ１１０及び１３０のそれぞれが、いつ波形出力を開始するかを示すのに利用される。同期ハブ１６０には校正位相検出部１６８と呼ぶ第２位相検出部があり、これは、アナログ出力信号２１２及び３１２を用いて、同期位相検出部１６４を、その動作周波数範囲に関して校正するのに利用される。
【００２４】
ＡＷＧアライメント処理
本発明の実施形態では、単一のＡＷＧで行われる同期処理を複数のＡＷＧに拡張する。この実施形態は、スレーブＡＷＧが何台あっても有効に機能する。サンプル・レートが変化する度に、システム内の複数のＡＷＧは、このアライメント処理を通過する。全てのＡＷＧが、同じサンプル・レートで動作する。
【００２５】
図２は、このＡＷＧアライメント処理を説明するブロック図である。第１ステップ４０２では、ユーザが、マスターＡＷＧ１１０に所望のＤＡＣクロック・レートを設定する（ステップ４０４）か、又は、外部信号発生装置を用いて所望のＤＡＣクロック・レートを設定する（ステップ４０６）ことによって、所望のＤＡＣクロック・レートを選択する（ステップ４０２）。
【００２６】
ＤＡＣクロック・レートが設定された後、ＤＡＣのクロック回路がリセットされ（ステップ４０８）、スレーブのシステム基準クロックが、マスターのシステム基準クロックとアライメントされる（ステップ４１０）。この処理は、同期ハブ１６０内の同期位相検出部１６４を用いて、マスター及びスレーブのシステム基準クロックの間の位相を比較することによって行われる（ステップ４１２）。次に、ＤＡＣ１１２及び１３２内にあるＩＱモジュレータを用いて、マスター及びスレーブのシステム基準クロックの位相関係が所定の校正目標値に達するまで、スレーブＡＷＧ１３０のシステム基準クロックの位相を回転させる（ステップ４１４）。こうした校正目標値の１つとしては、マスター及びスレーブＤＡＣのアナログ出力信号間のスキューがゼロとなるような、マスター・システム基準クロック及びスレーブ・システム基準クロック間の望ましい位相差としても良い。
【００２７】
システム基準クロックをアライメントした後、ＡＷＧシステム内の各ＡＷＧは、アライメント基準パルス２０８及び３０８を受けるように設定される（ステップ４１６）。この処理は、全てのデータＦＩＦＯ（図示せず）に、同じクロック・エッジで読み出し及び書き出しを開始させて（ステップ４１８）、ＡＷＧ内のＤＡＣへデータを供給させるのに利用される。アライメント基準パルスは、システム・クロックの時間の刻み（クロック周期）を長くした１クロック・パルスであって、同期ハブ１６０から送信されて、全てのＡＷＧ（装置）がその信号を同時に受ける。アライメント基準パルスは、各ＡＷＧのシステム・クロックと一致しており、各ＡＷＧと時間的にアライメントしているので、そのパルスは、同じクロックのエッジで受信される（ステップ４２０）。
【００２８】
最後のステップ４２２では、ＡＷＧシステム１００が複数波形の出力を開始する。これは、ステップ４２０において、システム・クロックの時間の刻み（クロック周期）を長くした１クロック・パルス（実行信号）を実行（Run）ライン２１０及び３１０上に送信し、全てのＡＷＧ１１０及び１３０に波形出力を開始させることで行われる。
【００２９】
同期位相検出部の校正処理
同期位相検出部１６４は、ケーブルとＡＷＧ間スキュー変動を除去するために校正される。これは、校正位相検出部１６８を使って行われる。ＡＷＧ１１０及び１３０のそれぞれは、ＤＡＣアナログ出力端子から矩形波形出力信号を出力するように設定される。ＡＷＧシステム１００は、複数の動作周波数点について校正される。
【００３０】
図３は、マルチＡＷＧシステム内のＡＷＧを校正する処理を示している。
【００３１】
校正処理における第１ステップでは、マスターＡＷＧ１１０にＤＡＣクロック・レートを設定する（ステップ５０４）か、又は、外部信号発生装置を用いてＤＡＣクロック・レートを設定する（ステップ５０６）ことによって、ＤＡＣクロック・レートを選択する（ステップ５０２）。
【００３２】
ＤＡＣクロック・レートが設定された後、ＤＡＣのクロック回路がリセットされ（ステップ５０８）、スレーブのシステム基準クロックがマスターのシステム基準クロックとアライメントされる（ステップ５１０）。この処理は、同期ハブ１６０内の同期位相検出部１６４を用いて、マスター及びスレーブのシステム基準クロックの間の位相を比較することによって行われる（ステップ５１２）。次に、ＩＱモジュレータを用いて、マスター及びスレーブのシステム基準クロックの位相関係が所定目標値（Default target：標準的な初期目標値）に達するまで、スレーブＡＷＧ１３０のクロック位相を回転させる（ステップ５１４）。所定目標値の好ましい例として、マスター及びスレーブ・システム基準クロックの位相差をゼロとしても良い。
【００３３】
システム基準クロックをアライメントした後、ＡＷＧシステム内の各ＡＷＧは、アライメント基準パルス２０８及び３０８を受けるように設定される（ステップ５１６）。これは、全てのデータＦＩＦＯに、同じクロック・エッジで読み出し及び書き出しを開始させ（ステップ５１８）、ＡＷＧ内のＤＡＣへデータを供給させるのに利用される。アライメント基準パルスは、システム・クロックの時間の刻み（クロック周期）を長くした１クロック・パルスであって、同期ハブ１６０から送信されて、全てのＡＷＧ（装置）がその信号を同時に受ける。
【００３４】
次のステップでは、ＡＷＧシステムが複数波形の出力を開始する（ステップ５２２）。これは、ステップ５２０において、システム・クロックの時間の刻み（クロック周期）を長くした１クロック・パルス（実行信号）を実行ライン２１０及び３１０上に送信し、全てのＡＷＧ１１０及び１３０に矩形波形出力を開始させることで行われる。
【００３５】
矩形波形が出力された後、スレーブのＤＡＣのアナログ出力信号３１２が、マスターのＤＡＣのアナログ出力信号２１２とアライメントされる（ステップ５２４）。これは、同期ハブ１６０内の校正位相検出部１６８を用いて、マスター及びスレーブＤＡＣのアナログ出力信号間の位相を比較することによって行われる（ステップ５２６）。そして、ステップ５２８において、校正位相検出部１６８においてマスター及びスレーブＤＡＣのアナログ出力信号間位相がアライメントするまで、ＩＱモジュレータを用いてスレーブＡＷＧのクロック位相を回転させる。
【００３６】
そして、校正処理の後、後続のアライメントで利用すべき目標値を得るために、同期位相検出部１６４を読み出し、その読み出した目標値を保存する（ステップ５３０）ことで、ステップ５３２において、この目標値を後続のアライメントに利用できるようになる。目標値の好ましい例としては、マスター及びスレーブＤＡＣのアナログ出力信号間のスキューをゼロとするのに必要な、マスター・システム基準クロック及びスレーブ・システム基準クロック間の望ましい位相差としても良い。
【００３７】
以下で、本発明の概念をいくつかの観点から述べると、本発明の概念１は、複数の任意波形発生装置（ＡＷＧ）を同期させるシステムであって、
マスターＡＷＧクロック発生部及びマスター・デジタル・アナログ・コンバータ（ＤＡＣ）を有するマスターＡＷＧと、
スレーブ・デジタル・アナログ・コンバータ（ＤＡＣ）をそれぞれ有する１つ以上のスレーブＡＷＧと、
同期コントローラ及び同期位相検出部を有する同期ハブと、
上記マスターＤＡＣ及び上記同期位相検出部間、上記マスターＤＡＣ及び上記同期コントローラ間並びに上記スレーブＤＡＣ及び上記同期位相検出部間の信号パスと
を具え、
上記マスターＤＡＣが上記マスターＡＷＧクロックから分周クロック（システム基準クロック）を生成し、上記同期ハブに上記システム基準クロックを出力し、
上記同期ハブの上記マスターＡＷＧ及び上記スレーブＡＷＧへの出力端子が、上記システム基準クロックから導出したクロック信号（システム・クロック）を出力するよう構成され、上記システム・クロックが複数の上記ＡＷＧ内において、複数の上記ＡＷＧからいつ波形出力を開始するかを示すのに利用される。
【００３８】
本発明の概念２は、上記概念１のシステムであって、このとき、上記マスターＡＷＧクロックは、上記マスターＡＷＧ内で内部的に生成される。
【００３９】
本発明の概念３は、上記概念１のシステムであって、このとき、上記マスターＡＷＧクロックは、外部信号発生装置から上記マスターＡＷＧに供給される。
【００４０】
本発明の概念４は、上記概念１のシステムであって、このとき、上記同期ハブが、上記マスターＡＷＧ及び１つ以上の上記スレーブＡＷＧのアナログ出力信号を受けて、上記同期位相検出部を動作周波数範囲に関して校正する校正位相検出部を更に含んでいる。
【００４１】
本発明の概念５は、上記概念１のシステムであって、このとき、上記スレーブＤＡＣが、上記スレーブＤＡＣ及び上記同期位相検出部間の上記信号パスに沿って上記システム基準クロックを出力するよう構成される。
【００４２】
本発明の概念６は、上記概念１のシステムであって、上記同期コントローラが、上記システム・クロックと共に機能して、上記ＡＷＧそれぞれから波形出力を開始させるためのアライメント基準信号及び実行信号を送信するよう構成された、複数の上記ＡＷＧへの複数の出力信号ラインを更に含んでいる。
【００４３】
本発明の概念７は、上記概念１のシステムであって、上記同期ハブが、上記マスターＤＡＣ及び複数の上記スレーブＡＷＧそれぞれの上記ＤＡＣに、ＤＡＣクロック信号を出力するよう構成されるＤＡＣクロック配信部を更に含んでいる。
【００４４】
本発明の概念８は、マスター任意波形発生装置（ＡＷＧ）と、１つ以上のスレーブＡＷＧと、同期コントローラ及び同期位相検出部を有する同期ハブとを有する形式のマルチＡＷＧシステムを同期する方法であって、
上記マスターＡＷＧからの分周クロック（システム基準クロック）を上記同期ハブで受ける処理と、
上記マスターＡＷＧから受けた上記システム基準クロックから、クロック信号（システム・クロック）を導出（派生）させ、上記システム・クロック信号を上記マスターＡＷＧ及び１つ以上の上記スレーブＡＷＧへ出力する処理と、
上記システム・クロック信号を用いて、上記マスターＡＷＧ及び１つ以上の上記スレーブＡＷＧが波形を出力するための同期トリガ信号をクロックする処理と
を具えている。
【００４５】
本発明の概念９は、上記概念８の方法であって、このとき、上記同期トリガ信号としては、アライメント基準信号と実行信号が含まれる。
【００４６】
本発明の概念１０は、上記概念８の方法であって、上記マルチＡＷＧシステム中の上記ＡＷＧそれぞれのアナログ出力信号を上記同期ハブで受ける処理と、上記同期位相検出部を動作周波数範囲に関して校正する処理とを更に含んでいる。
【００４７】
本発明の概念１１は、上記概念８の方法であって、このとき、上記マスターＡＷＧがデジタル・アナログ・コンバータ（ＤＡＣ）を含み、上記方法が、上記マスターＡＷＧの上記ＤＡＣからのシステム基準クロック信号を上記同期ハブに出力する処理を更に含んでいる。
【００４８】
本発明の概念１２は、上記概念１１の方法であって、上記マスターＡＷＧにおいてクロックを生成する処理と、上記クロックを上記マスターＡＷＧの上記ＤＡＣに供給する処理とを更に含んでいる。
【００４９】
本発明の概念１３は、上記概念８の方法であって、外部信号発生装置からクロックを発生させる処理と、上記クロックを上記マスターＡＷＧの上記ＤＡＣに供給する処理とを更に含んでいる。
【００５０】
本発明の概念１４は、上記概念８の方法であって、このとき、上記同期ハブが、同期コントローラ及び同期位相検出部を含み、上記方法が、上記マスターＡＷＧからの上記システム基準クロック信号を上記同期コントローラで受ける処理と、上記マルチＡＷＧシステム中の上記ＡＷＧそれぞれからの上記システム基準クロック信号を上記同期位相検出部で受ける処理とを更に含んでいる。
【００５１】
本発明の概念１５は、同期コントローラ及び同期位相検出部を有する形式の同期ハブを用いて、複数の任意波形発生装置（ＡＷＧ）を含む複数の装置を同期させる方法であって、
複数の上記装置に同じサンプル・レートを設定する処理と、
複数の上記ＡＷＧの１つをマスターＡＷＧに、残りの上記ＡＷＧをスレーブＡＷＧに指定する処理と、
複数の上記ＡＷＧのそれぞれからシステム基準クロック信号を上記同期位相検出部に出力する処理と、
上記マスターＡＷＧから受けた上記システム基準クロック信号の位相と、上記スレーブＡＷＧそれぞれからの上記システム基準クロック信号の位相とを比較する処理と、
複数の上記システム基準クロック信号の位相を目標値までアライメントする処理と、
上記アライメントする処理の後、上記同期コントローラから複数の上記ＡＷＧのそれぞれへパルス信号を出力し、複数の上記ＡＷＧで同時に上記パルス信号を受ける処理と、
上記パルス信号を用いて、複数の上記ＡＷＧに関する読み出し及び書き込み命令を同じクロック・エッジで同時にトリガする処理と、
複数の上記ＡＷＧの全てにおいて波形を出力する処理と
を具えている。
【００５２】
本発明の概念１６は、上記概念１５の方法であって、このとき、上記波形を出力する処理が、
上記マスターＡＷＧから受けた上記システム基準クロック信号からクロック信号（システム・クロック）を導出し、上記システム・クロック信号を上記マスターＡＷＧ及び上記スレーブＡＷＧへ出力する処理と、
複数の上記ＡＷＧで上記システム・クロックのクロック周期を長くした１クロック・パルスのアライメント信号（アライメント基準信号）を同時に受ける処理と、
上記システム・クロックのクロック周期を長くした１クロック・パルス（実行信号：Run）を受けて、全てのＡＷＧが波形出力を開始する処理と
を具えている。
【００５３】
本発明の概念１７は、上記概念１５の方法であって、このとき、同時にトリガする処理が、
上記パルス信号を用いて、複数の上記ＡＷＧのデータＦＩＦＯの読み出し及び書き込みを同じクロック・エッジで同時にトリガする処理と、
上記データＦＩＦＯをトリガした後、波形を出力するためのトリガとして実行パルス信号を複数の上記ＡＷＧに送信する処理と
を含んでいる。
【００５４】
本発明の概念１８は、上記概念１５の方法であって、このとき、目標値は、所定目標値（default target：標準的な初期目標値）である。
【００５５】
本発明の概念１９は、上記概念１８の方法であって、このとき、上記波形が、矩形波形である。
【００５６】
本発明の概念２０は、上記概念１９の方法であって、このとき、複数の上記ＡＷＧのそれぞれがデジタル・アナログ・コンバータ（ＤＡＣ）を含み、上記方法が、複数の上記スレーブＡＷＧのそれぞれの上記ＤＡＣのアナログ出力信号を、上記マスターＡＷＧの上記ＤＡＣのアナログ出力信号とアライメントする処理を更に含んでおり、
このアライメントする処理が、
上記マスターＡＷＧの上記アナログ出力信号の位相を、複数の上記スレーブＡＷＧのそれぞれの上記アナログ出力信号の位相と比較する処理と、
ＩＱモジュレータを用いて、上記マスター及びスレーブＤＡＣの上記アナログ出力信号の上記位相が、校正位相検出部上でアライメントするまで、複数の上記スレーブＡＷＧのそれぞれの上記アナログ出力信号の上記位相を回転させる処理と、
上記マスター及びスレーブ・システム基準信号の位相差を目標値として保存する処理と、
上記目標値を、後続のアライメント処理において、校正目標値として利用する処理と
によって行われる。
【００５７】
本発明の好ましい実施形態を示して、本発明の原理を記述し、特徴を説明してきたが、こうした原理から外れることなく、本発明の構成や詳細を変更できることは明かであろう。
【符号の説明】
【００５８】
１００  ＡＷＧシステム
１１０  マスターＡＷＧ
１１２  ＤＡＣ
１３０  スレーブＡＷＧ
１３２  ＤＡＣ
１６０  同期ハブ
１６２  ハブ同期コントローラ
１６４  位相同期検出部
１６６  ＤＡＣクロック配信部
１６８  校正位相検出部
２００  ＤＡＣクロック・ライン
２０２  システム基準クロック・ライン
２０６  システム・クロック・ライン
２０８  アライメント基準信号ライン
２１０  実行（Run）信号ライン
２１２  マスターＤＡＣアナログ出力ライン
３００  ＤＡＣクロック・ライン
３０２  システム基準クロック・ライン
３０６  システム・クロック・ライン
３０８  アライメント基準信号ライン
３１０  実行（Run）信号ライン
３１２  スレーブＤＡＣアナログ出力ライン
【図１】
0006670061.tif 000002
【図２】
0006670061.tif 000003
【図３】
0006670061.tif 000004