(57)【特許請求の範囲】
【請求項１】
光電変換によって生成された電荷に基づく画素信号を生成する画素回路と、前記画素信号に基づく信号を出力するための論理回路が設けられた撮像装置であって、
前記画素回路を構成する第１トランジスタのソースまたはドレインに接続する第１コンタクトプラグと、前記論理回路を構成する第２トランジスタのソースまたはドレインに接続する第２コンタクトプラグと、前記第１トランジスタのゲートに接続する第３コンタクトプラグと、を備え、
前記第１コンタクトプラグの径が前記第２コンタクトプラグの径および前記第３コンタクトプラグの径よりも小さいことを特徴とする撮像装置。
【請求項２】
光電変換によって生成された電荷に基づく画素信号を生成する画素回路と、前記画素信号に基づく信号を出力するための論理回路が設けられた撮像装置であって、
前記画素回路を構成する第１トランジスタのソースまたはドレインに接続する第１コンタクトプラグと、前記論理回路を構成する第２トランジスタのソースまたはドレインに接続する第２コンタクトプラグと、前記第１トランジスタのゲートに接続する第３コンタクトプラグと、前記第２トランジスタのゲートに接続する第４コンタクトプラグと、を備え、
前記第１コンタクトプラグの径が前記第２コンタクトプラグの径よりも小さく、
前記第３コンタクトプラグの径が前記第４コンタクトプラグの径よりも小さいことを特徴とする撮像装置。
【請求項３】
光電変換によって生成された電荷に基づく画素信号を生成する画素回路と、前記画素信号に基づく信号を出力するための論理回路が設けられた撮像装置であって、
前記画素回路を構成する第１トランジスタのソースまたはドレインに接続する第１コンタクトプラグと、前記論理回路を構成する第２トランジスタのソースまたはドレインに接続する第２コンタクトプラグと、前記第１トランジスタのゲートに接続する第３コンタクトプラグと、前記第２トランジスタのゲートに接続する第４コンタクトプラグと、を備え、
前記第１コンタクトプラグの径が前記第２コンタクトプラグの径よりも小さく、
前記第４コンタクトプラグの径が、前記第２コンタクトプラグの前記径の０．８０倍以上かつ１．３０倍未満であることを特徴とする撮像装置。
【請求項４】
光電変換によって生成された電荷に基づく画素信号を生成する画素回路と、前記画素信号に基づく信号を出力するための論理回路が設けられた撮像装置であって、
前記画素回路を構成する第１トランジスタのソースまたはドレインに接続する第１コンタクトプラグと、前記論理回路を構成する第２トランジスタのソースまたはドレインに接続する第２コンタクトプラグと、前記第１トランジスタのゲートに接続する第３コンタクトプラグと、前記第２トランジスタのゲートに接続する第４コンタクトプラグと、を備え、
前記第１コンタクトプラグの径が、前記第２コンタクトプラグの径および前記第４コンタクトプラグの径よりも小さいことを特徴とする撮像装置。
【請求項５】
前記第３コンタクトプラグの径が、前記第１コンタクトプラグの前記径の０．８０倍以上かつ１．３０倍未満である、請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第３コンタクトプラグが、前記第１トランジスタのチャネル領域の上に位置する、請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記第２トランジスタのドレインには前記第２コンタクトプラグを含む複数のコンタクトプラグが接続されている、請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記第１トランジスタおよび前記第２トランジスタは絶縁ゲート型電界効果トランジスタであり、前記第１トランジスタのゲート絶縁膜が前記第２トランジスタのゲート絶縁膜よりも厚い、請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
前記画素回路に接続された電流源を構成する第３トランジスタに接続するコンタクトプラグの径が、前記第１コンタクトプラグの前記径よりも大きい、請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記第１トランジスタのドレインを構成する第１半導体領域と前記第１コンタクトプラグとの間には第２半導体領域が設けられており、
前記第２トランジスタのドレインを構成する第３半導体領域と前記第２コンタクトプラグとの間にはシリサイド領域が設けられており、
前記第２半導体領域の不純物濃度は前記第１半導体領域の不純物濃度よりも高い、請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記第１コンタクトプラグは側面および底面を有する第１コンタクトホール内に配された第１導電部と、前記第１コンタクトホールの前記側面と前記第１コンタクトプラグの前記第１導電部との間に位置する底部および前記第１コンタクトホールの前記底面と前記第１コンタクトプラグの前記第１導電部との間に位置する側部とを含む第１バリアメタル部と、を有し、
前記第２コンタクトプラグは側面および底面を有する第２コンタクトホール内に配された第２導電部と、前記第２コンタクトホールの前記側面と前記第２コンタクトプラグの前記第２導電部との間に位置する底部および前記第２コンタクトホールの前記底面と前記第２コンタクトプラグの前記第２導電部との間に位置する側部とを含む第２バリアメタル部と、を有し、
前記第２コンタクトプラグの前記側部の厚さに対する前記第２コンタクトプラグの前記底部の厚さの比は、前記第１コンタクトプラグの前記側部の厚さに対する前記第１コンタクトプラグの前記底部の厚さの比よりも大きい、請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１２】
前記第１トランジスタの前記ドレインはシングルドレイン構造を有し、前記第２トランジスタの前記ドレインはＬＤＤ構造を有する、請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１３】
前記第１トランジスタは前記電荷を転送する転送トランジスタである、請求項１乃至１１のいずれか１項に記載の撮像装置。
【請求項１４】
前記第２トランジスタはＣＭＯＳ回路に含まれる、請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１５】
前記第１コンタクトプラグの前記径および前記第３コンタクトプラグの前記径が５０ｎｍ以上かつ２００ｎｍ未満であり、前記第２コンタクトプラグの前記径が２１０ｎｍ以上かつ３００ｎｍ以下である、請求項１乃至１４のいずれか１項に記載の撮像装置。
【請求項１６】
請求項１乃至１５のいずれか１項の撮像装置から出力された信号を処理する信号処理装置を備える撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置のコンタクトプラグに関する。
【背景技術】
【０００２】
半導体装置ではトランジスタと配線との接続にコンタクトプラグが用いられる。コンタクトプラグはコンタクトホールに導電材料を充填して形成される。
【０００３】
特許文献１には、第１孔径で開口した第１コンタクトホールと第１孔径よりも大きい第２孔径で開口した第２コンタクトホールを形成することが開示されている。
【０００４】
特許文献２には、第１コンタクトホールと第２コンタクトホールを別々に形成することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８２９１４号公報
【特許文献２】特開２０１１−２９６０４号号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
撮像装置では、単一の基板に画素回路と論理回路（ロジック回路）が設けられる。従来のコンタクトプラグでは、画素回路と論理回路の性能の向上が十分でなかった。そこで、本発明は、画素回路と論理回路の性能を向上した撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための手段は、光電変換によって生成された電荷に基づく画素信号を出力する画素回路と前記画素信号に基づく信号を出力するための論理回路が設けられた撮像装置であって、前記画素回路を構成する第１トランジスタのソースまたはドレインに接続する第１コンタクトプラグと、前記論理回路を構成する第２トランジスタのソースまたはドレインに接続する第２コンタクトプラグと、を備え、前記第１コンタクトプラグの径が前記第２コンタクトプラグの径よりも小さいことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、画素回路と論理回路の性能を向上した撮像装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置の一例を説明する模式図。
【図２】撮像装置の一例を説明する模式図。
【図３】撮像装置の一例を説明する模式図。
【図４】撮像装置の製造方法の一例を説明する模式図。
【図５】撮像装置の製造方法の一例を説明する模式図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面を相互に参照する場合がある。複数の図面に渡って共通の構成については共通の符号を付しており、共通の符号を付した構成については適宜説明を省略する。
【００１１】
図１（ａ）は実施形態の一例としての撮像装置１０００の回路ブロック図である。撮像装置１０００は単一の基板１に、画素回路部１０と周辺回路部２０を備える。
【００１２】
画素回路部１０は、行列状に配された複数の画素回路ＰＸＣを有する。同じ行の画素回路ＰＸＣは行配線３１で共通に接続されており、同じ列の画素回路ＰＸＣは列配線３２で共通に接続されている。
【００１３】
周辺回路部２０は、各々が画素回路ＰＸＣの列に対応して配された複数のアナログ信号処理回路９００を有する。本例では、画素回路部１０の上下に分けて、複数のアナログ信号処理回路９００を含むグループが配置されている。しかし、画素回路部１０の上下の一方の側のみに、複数のアナログ信号処理回路９００が配されていてもよい。アナログ信号処理回路９００は増幅回路４２０とＡＤ変換回路４００（アナログ−デジタル変換回路）を含む。さらに、周辺回路部２０は、複数の読み出し回路４１０、水平出力回路５００、デジタル信号処理回路６００および垂直駆動回路７００、信号生成回路を含むことができる。周辺回路部２０の構成はこれらに限定されるものでなく、これらの回路のいずれかが無くてもよい。
【００１４】
複数の読み出し回路４１０は、各々が画素回路ＰＸＣの列に対応して配され、列配線３２を介して画素回路ＰＸＣに接続されている。読み出し回路４１０は、同じ画素回路ＰＸＣの列に対応するアナログ信号処理回路９００に接続されている。読み出し回路４１０は電流源を含み、画素回路ＰＸＣの増幅トランジスタに接続されてソースフォロワ回路を成している。読み出し回路４１０の電流源はカレントミラー回路を含んでいる。
【００１５】
各回路の機能および動作を説明する。垂直駆動回路７００の走査部７１０は出力部７５０を順次選択して、画素回路ＰＸＣを列毎に駆動する。走査部７１０はレジスタであり、論理回路で構成されている。画素回路ＰＸＣは、垂直駆動回路７００の出力部７５０からの信号に基づいて動作し、画素回路ＰＸＣは入射光に応じた画素信号を生成する。読み出し回路４１０の動作によって、画素回路ＰＸＣから画素信号が読み出される。画素信号はアナログ信号である。読み出し回路４１０によって読み出された画素信号は、アナログ信号処理回路９００によって信号処理される。アナログ信号処理回路９００による処理としては、相関二重サンプリングなどによるノイズ除去処理や増幅処理である。アナログ信号処理回路９００がＡＤ変換回路４００を有する場合は、アナログ信号処理回路９００からの出力信号はデジタル信号である。アナログ信号処理回路９００がＡＤ変換回路４００を有しない場合は、アナログ信号処理回路９００からの出力信号はアナログ信号である。ＡＤ変換回路４００はアナログ部４４０とデジタル部４５０を有する。アナログ部４４０にアナログ信号が入力され、デジタル部４５０からデジタル信号が出力される。
【００１６】
アナログ信号処理回路９００から出力されたデジタル信号は、水平出力回路５００のメモリ部５５０に読み出され、メモリ部５５０で保持される。水平出力回路５００の走査部５１０はメモリ部５５０を順次選択して、メモリ部５５０に保持された信号を列毎に出力する。走査部５１０はレジスタであり、論理回路で構成されている。メモリ部５５０も論理回路で構成されている。水平出力回路５００から出力されたデジタル信号は、デジタル信号処理回路６００によって信号処理される。デジタル信号処理回路６００は、デジタル信号に対して、ノイズ除去処理や、加算（減算）などの演算処理を行う。デジタル信号処理回路６００は論理回路で構成され、典型的にはＣＭＯＳ回路を含む論理回路で構成されている。
【００１７】
撮像装置１０００は、画素回路部１０および周辺回路部２０を備える単一の基板を含む。このほか、撮像装置１０００は、この基板を収容する容器（パッケージ）を備えることができる。
【００１８】
撮像装置１０００を用いて撮像システムを構築することができる。撮像システムは、撮像装置１０００に光を導くための光学系を備えることができる。撮像システムは、撮像装置１０００から出力された信号を処理する信号処理装置を備えることができる。撮像システムは、撮像装置１０００で得られた画像を表示する表示装置を備えることができる。撮像システムとしては、ビデオカメラやスチルカメラなどのカメラが典型的であるが、カメラ機能を備えた情報端末であってもよいし、撮像装置と表示装置が別々の場所に配置された監視カメラシステムであってもよい。
【００１９】
図１（ｂ）に、画素回路部１０における１つの画素回路ＰＸＣの回路構成の一例を示す。画素回路ＰＸＣは、複数のトランジスタで構成されている。ここでは、転送トランジスタＴＸ、増幅トランジスタＳＦ、選択トランジスタＳＬおよびリセットトランジスタＲＳが絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタとしてはＭＯＳトランジスタが一般的である。画素回路ＰＸＣに配された、転送トランジスタＴＸ以外のトランジスタを画素トランジスタＰＸと総称する。本例では転送トランジスタＴＸおよび全ての画素トランジスタはＮ型のＭＯＳトランジスタである。しかし、画素回路ＰＸＣを、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方で構成することもできるし、Ｐ型のＭＯＳトランジスタのみで構成することもできる。また、画素回路ＰＸＣを構成するトランジスタの少なくとも１つは、ＭＯＳトランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ（ＪＦＥＴ）やバイポーラトランジスタであってもよい。
【００２０】
転送トランジスタＴＸのゲートは、光電変換部ＰＤで生成された信号電荷を電荷検出部ＦＤに転送する電荷転送部として機能する。光電変換部ＰＤはフォトダイオードで構成され、転送トランジスタＴＸのソースとして機能する。電荷検出部ＦＤはフローティングディフュージョン（浮遊拡散領域）で構成され、転送トランジスタＴＸのドレインとして機能する。増幅トランジスタＳＦのゲートに電荷検出部ＦＤが接続され、増幅トランジスタＳＦのドレインに電源線ＶＤＤが接続され、増幅トランジスタＳＦのソースに出力線ＯＵＴが接続されている。増幅トランジスタＳＦはソースフォロワ回路を構成しており、電荷検出部ＦＤの電位に応じた信号を出力線ＯＵＴに出力する。選択トランジスタＳＬは画素回路ＰＸＣからの出力のＯＮ／ＯＦＦを切替え、リセットトランジスタＲＳは電荷検出部ＦＤの電位をリセット電位にリセットする。本例では、電源線ＶＤＤから供給される電位をリセット電位に用いている。転送トランジスタＴＸ、増幅トランジスタＳＦ、リセットトランジスタＲＳに加えて、電荷検出部ＦＤの容量を切替えるスイッチトランジスタを含むことができる。また、画素回路ＰＸＣの列毎に配された信号処理回路の一部を、画素回路ＰＸＣに組み込んでもよい。
【００２１】
図２（ａ）は画素回路部１０における転送トランジスタＴＸおよび画素トランジスタＰＸを含む断面および周辺回路部２０における周辺トランジスタＰＲを含む断面を示している。本例では、画素トランジスタＰＸとして画素回路ＰＸＣのうちの増幅トランジスタＳＦを示しているが、他の画素トランジスタでも同様である。周辺トランジスタＰＲは論理回路を構成するＣＭＯＳ回路に含まれうる。ここで示している周辺トランジスタＰＲはＣＭＯＳ回路のうちのＮＭＯＳトランジスタである。図２（ｂ）は図２（ａ）における転送トランジスタＴＸと周辺トランジスタＰＲの一部の拡大図である。
【００２２】
上述した基板１は半導体層１００を含む。半導体層１００は例えば基板１に含まれる基体上にエピタキシャル成長された単結晶シリコン層である。半導体層１００にはトランジスタの導電型に応じた導電型を有するウェルが設けられている。ここでは画素回路部１０のＮ型のトランジスタのためのウェルとしてのＰ型の半導体領域１０１を示している。さらに、画素回路部１０には、半導体領域１０１に基準電位（ウェル電位）を供給するための、半導体領域１０１より高い不純物濃度を有するＰ型の半導体領域１０１０も設けられている。また、周辺回路部２０にはＮ型のトランジスタのためのウェルとしてのＰ型の半導体領域１０８と、Ｐ型のトランジスタのためのウェルとしてのＮ型の半導体領域（不図示）が設けられている。
【００２３】
また、半導体層１００における素子領域（活性領域）を画定するための素子分離領域を成す、素子分離用の絶縁体１１０が半導体層１００に形成された溝の中に配されている。このように本例の素子分離領域はＳＴＩ構造を有するが、ＬＯＣＯＳ構造を採用してもよいし、絶縁体を用いずにＰＮ接合分離構造を採用してもよい。
【００２４】
画素回路部１０において、半導体層１００には光電変換部ＰＤとして機能する転送トランジスタＴＸのソース１０２、電荷検出部ＦＤとして機能する転送トランジスタＴＸのドレインが設けられている。ソース１０２とドレイン１０３との間のチャネル領域上にゲート絶縁膜１１１を介して転送トランジスタＴＸのゲート電極１２１が設けられている。転送トランジスタＴＸのゲートは、ゲート電極１２１とゲート絶縁膜１１１と半導体層１００（チャネル領域）で構成されたＭＯＳ構造を有する。
【００２５】
また、半導体層１００には画素トランジスタＰＸのソース１０４、増幅トランジスタＰＸのドレイン１０５が設けられている。半導体層１００上にはソース１０４とドレイン１０５との間のチャネル領域上にゲート絶縁膜１１３を介して画素トランジスタＰＸのゲート電極１２３が設けられている。画素トランジスタＰＸのゲートは、ゲート電極１２３とゲート絶縁膜１１３と半導体層１００（チャネル領域）で構成されたＭＯＳ構造を有する。
【００２６】
周辺回路部２０において、半導体層１００には周辺トランジスタＰＲのソース１０６、周辺トランジスタＰＲのドレイン１０７が設けられている。半導体層１００上にはソース１０６とドレイン１０７との間のチャネル領域上にゲート絶縁膜１１２を介して周辺トランジスタＰＲのゲート電極１２２が設けられている。周辺トランジスタＰＲのゲートは、ゲート電極１２２とゲート絶縁膜１１２と半導体層１００（チャネル領域）で構成されたＭＯＳ構造を有する。
【００２７】
半導体層１００の上には画素回路部１０から周辺回路部２０に渡って層間絶縁膜２００が設けられている。画素回路部１０では半導体層１００と層間絶縁膜２００との間に、転送トランジスタＴＸおよび画素トランジスタＰＸを覆う絶縁膜２０１が設けられている。周辺回路部２０では半導体層１００と層間絶縁膜２００との間に、周辺トランジスタＰＲを覆う絶縁膜２０２が設けられている。絶縁膜２０２は転送トランジスタＴＸや画素トランジスタＰＸを覆っていないが、絶縁膜２０１と絶縁膜２０２は互いに重なっていてもよい。
【００２８】
画素回路部１０には絶縁膜２００および絶縁膜２０１を貫通してコンタクトプラグ３０１、３０３、３０５、３０７、３０９が設けられている。これら複数のコンタクトプラグのうち、コンタクトプラグ３０１は転送トランジスタＴＸのドレイン１０３に接続され、コンタクトプラグ３０５は画素トランジスタＰＸのドレイン１０５に接続されている。コンタクトプラグ３０３は転送トランジスタＴＸのゲート電極１２１に接続され、コンタクトプラグ３０７は画素トランジスタＰＸのゲート電極１２３に接続されている。コンタクトプラグ３０９は半導体領域１０１０に接続されている。
【００２９】
周辺回路部２０には層間絶縁膜２００および絶縁膜２０２を貫通してコンタクトプラグ３０２、３０４、３０６が設けられている。これら複数のコンタクトプラグのうち、コンタクトプラグ３０２は周辺トランジスタＰＲのドレイン１０７に接続され、コンタクトプラグ３０６は周辺トランジスタＰＲのソース１０６に接続されている。コンタクトプラグ３０４は周辺トランジスタＰＲのゲート電極１２２に接続されている。
【００３０】
層間絶縁膜２００の上には、各々が複数のコンタクトプラグの各々に接続する複数の導電パターンを含む第１導電層３１０が設けられている。第１導電層３１０の上には層間絶縁膜２１０を介して第２導電層３２０が設けられている。第１導電層３１０と第２導電層３３０はビアプラグ３６０を介して相互に接続されている。同様に第２導電層３２０の上に層間絶縁膜２２０、ビアプラグ３７０、第３導電層３３０、層間絶縁膜２３０、ビアプラグ３８０、第４導電層３４０が設けられている。第４導電層３４０の上には平坦化用の絶縁膜２４０を介してパッシベーション膜２５０が設けられている。画素回路部１０において第４導電層３４０の導電パターンの少なくとも一部はグリッド状の遮光部材として用いられ、周辺回路部２０において第４導電層３４０の導電パターンの少なくとも一部は外部との入出力のためのパッド電極として用いられる。絶縁膜２４０とパッシベーション膜２５０にはパッド電極の上に開口２６０が設けられている。
【００３１】
パッシベーション膜２５０の上には必要に応じてカラーフィルタアレイやマイクロレンズアレイが形成されて表面照射型の撮像装置を構成することができる。このほかに、半導体層１００に対して複数の配線層とは反対側にカラーフィルタアレイやマイクロレンズアレイを設けて、裏面照射型の撮像装置を構成することもできる。
【００３２】
以上説明したように、本実施形態の撮像装置１０００は、光電変換によって生成された電荷に基づく画素信号を生成する画素回路ＰＸＣと画素信号に基づく信号を出力するための論理回路ＬＧＣが単一の基板１に設けられた撮像装置１０００である。以下で後述するが、画素回路ＰＸＣを構成するトランジスタのソースまたはドレインに接続するコンタクトプラグの径が、論理回路ＬＧＣを構成するトランジスタのソースまたはドレインに接続するコンタクトプラグの径よりも小さい。こうすることで、画素回路と論理回路の性能を向上した撮像装置を提供することができる。
【００３３】
画素回路ＰＸＣを構成するトランジスタのソースまたはドレインに接続するコンタクトプラグの径を小さくすることにより、コンタクトのための面積が減少するため、暗電流等のノイズを減少させることができる。また、画素回路ＰＸＣを構成するトランジスタのソースまたはドレインに接続するコンタクトプラグの径を比較的小さくすることにより、画素回路ＰＸＣのトランジスタを微細化できる。これにより、光電変換部ＰＤの面積・体積を大きくして感度を向上したり、画素回路ＰＸＣのトランジスタを増やして画素回路ＰＸＣを高機能化したりすることが可能となる。
【００３４】
一方、論理回路ＬＧＣを構成するトランジスタのソースまたはドレインに接続するコンタクトプラグの径を大きくすることにより、論理回路ＬＧＣを構成するトランジスタの動作速度を高速化することができる。論理回路における動作速度はスイッチング時間（（遅延時闇，上昇（立ち上がり）時間，下降（立ち下がり）時間，蓄積時間））が支配的である。そして、トランジスタが微細になると、チャネル長が短くなることによる高速化は可能であるが、同時に配線も微細化すると、配線容量と配線抵抗の積に応じた時定数に依存した遅延が支配的になる。本実施形態では、コンタクトプラグの径を大きくすることにより、配線抵抗を低減することで論理回路ＬＧＣのトランジスタの動作速度を高速化することができる。
【００３５】
以下、コンタクトプラグの径について、詳細に説明する。図２（ｂ）は、図２（ａ）における転送トランジスタＴＸと周辺トランジスタＰＲの一部の拡大図である。
【００３６】
図２（ｂ）には、コンタクトプラグ３０１の径ＤＰＡと、コンタクトプラグ３０２の径ＤＰＢとを示している。径ＤＰＡは径ＤＰＢよりも小さい（ＤＰＡ＜ＤＰＢ）。典型的には、コンタクトプラグ３０１の径ＤＰＡが、コンタクトプラグ３０２の径ＤＰＢの１．３０倍以上である。例えば、コンタクトプラグ３０１の径ＤＰＡは、コンタクトプラグ３０２の径ＤＰＢの１．５０倍以上２．００倍以下である。また、典型的には、コンタクトプラグ３０１の径ＤＰＡは５０ｎｍ以上であり、２００ｎｍ未満である。例えば、径ＤＰＡは１３０ｎｍ以上であり、１７０ｎｍ以下である。コンタクトプラグ３０２の径ＤＰＢは２００ｎｍ以上であり、３００ｎｍ以下である。例えば、径ＤＰＢは２１０ｎｍ以上であり、２５０ｎｍ以下である。これらの範囲は、画素回路と論理回路の性能を向上する上で好適である。
【００３７】
コンタクトプラグ３０１は層間絶縁膜２００および絶縁膜２０１を貫通するコンタクトホール内に設けられている。コンタクトホールは層間絶縁膜２００および絶縁膜２０１で構成された側面と、ドレイン１０３で構成された底面と、を有する。コンタクトプラグ３０１は、タングステンからなる導電部３０１１とチタンおよび／または窒化チタンからなるバリアメタル部３０１２とを有する。バリアメタル部３０１２はコンタクトホールの側面（層間絶縁膜２００、絶縁膜２０１）と導電部との間に位置する底部と、コンタクトホールの底面（ドレイン１０３）と導電部３０１１との間に位置する側部とを含む。
【００３８】
同様に、コンタクトプラグ３０２は層間絶縁膜２００および絶縁膜２０２を貫通するコンタクトホール内に設けられている。コンタクトホールは層間絶縁膜２００および絶縁膜２０２で構成された側面と、ドレイン１０７で構成された底面と、を有する。コンタクトプラグ３０２は、タングステンからなる導電部３０２１とチタンおよび／または窒化チタンからなるバリアメタル部３０２２とを有する。バリアメタル部３０２２はコンタクトホールの側面（層間絶縁膜２００、絶縁膜２０２）と導電部との間に位置する底部と、コンタクトホールの底面（ドレイン１０７）と導電部３０２１との間に位置する側部とを含む。
【００３９】
コンタクトプラグ３０１の径ＤＰＡ、コンタクトプラグ３０２の径ＤＰＢはそれが配されたコンタクトホールの径に一致しうる。ただし、コンタクトホールの内壁に絶縁膜を付加する場合にはコンタクトプラグの径はコンタクトホールの径より小さくなる。
【００４０】
転送トランジスタＴＸのゲート電極１２１に接続するコンタクトプラグ３０３の径ＤＰＣが、コンタクトプラグ３０１の径ＤＰＡの０．８０倍以上でありえ、１．３０倍未満でありえる。径ＤＰＣは径ＤＰＡと等しくすることができる。コンタクトプラグ３０３の径ＤＰＣはゲート電極の大きさよりも小さいことから、径ＤＰＣを小さくすることによる画素回路ＰＸＣの微細化への貢献は径ＤＰＡを小さくすることほど大きくはない。してみれば、歩留まり向上の観点において、径ＰＤＣを径ＤＰＡよりも大きくすること（ＤＰＣ＞ＤＰＡ）も好ましいといえる。
【００４１】
周辺トランジスタＰＲのゲート電極１２３に接続するコンタクトプラグ３０４の径ＤＰＤが、コンタクトプラグ３０２の径ＤＰＢの０．８０倍以上であり、１．３０倍未満である。径ＤＰＤは径ＤＰＢと等しくすること（ＤＰＢ＝ＤＰＤ）ができる。しかし、径ＰＤＤを径ＤＰＢよりも大きくすること（ＤＰＤ＞ＤＰＢ）で、コンタクトプラグ３０４の抵抗を低減でき、ゲートに対する遅延も抑制できる。
【００４２】
図２（ｂ）にはコンタクトプラグ３０１において、バリアメタル部３０１２の底部の厚さＴＢＡと、バリアメタル部３０１２の側部の厚さＴＳＡとを示している。また、図２（ｂ）にはコンタクトプラグ３０２において、バリアメタル部３０２２の底部の厚さＴＢＢと、バリアメタル部３０２２の側部の厚さＴＳＢとを示している。厚さＴＳＡは厚さＴＢＡにほぼ等しく、厚さＴＳＡに対する厚さＴＢＡの比はほぼ（ＴＢＡ／ＴＳＡ≒１）である。これに対して、厚さＴＢＢは厚さＴＳＢよりも大きく、厚さＴＳＢに対する厚さＴＢＢの比は１よりも大きい（ＴＢＢ／ＴＳＢ＞１）。このように、厚さＴＳＡに対する厚さＴＢＡの比は、厚さＴＳＢに対する厚さＴＢＢの比よりも小さいこと（ＴＢＡ／ＴＳＡ＜ＴＢＢ／ＴＳＢ）が好ましい。このような関係にすることで、画素回路における暗電流やランダムノイズなどのノイズの発生を抑制し、論理回路の動作速度を向上することができる。
【００４３】
バリアメタル部３０２２の底部の厚さＴＢＢはバリアメタル部３０１２の底部の厚さＴＢＡよりも厚くすること（ＴＢＢ＞ＴＢＡ）ができる。例えば厚さＴＢＡは１０ｎｍ以上であり、５０ｎｍ未満である。また、厚さＴＢＢは５０ｎｍ以上であり、１５０ｎｍ以下である。バリアメタル部３０１２およびバリアメタル部３０２２がチタン層と窒化チタンの積層構造を有する場合、導電部３０１１、３０２１側に窒化チタン層が位置し、コンタクトホールの側面および底面側にチタン層が位置する。バリアメタル部３０１２においてはチタン層を窒化チタン層よりも厚くできる。バリアメタル部３０２２においてはチタン層を窒化チタン層よりも薄くできる。例えばバリアメタル部３０１２のチタン層は９ｎｍ以上であり１２ｎｍ以下あり、窒化チタン層は７ｎｍ以上であり９ｎｍ以下である。例えばバリアメタル部３０２２のチタン層は１０ｎｍ以上であり５０ｎｍ以下あり、窒化チタン層は４０ｎｍ以上であり８０ｎｍ以下である。
【００４４】
なお、画素回路部１０においてトランジスタのソースやドレインに接続する他のコンタクトプラグ、例えばコンタクトプラグ３０５の径を、コンタクトプラグ３０１の径ＤＰＡと等しくすることができる。周辺回路部２０においてトランジスタのソースやドレインに接続する他のコンタクトプラグの径を、コンタクトプラグ３０２の径ＤＰＢと等しくすることができる。画素回路部１０においてトランジスタのゲートに接続する他のコンタクトプラグ、例えばコンタクトプラグ３０７の径を、コンタクトプラグ３０３の径ＤＰＣと等しくすることができる。画素回路部１０においてトランジスタのゲートに接続する他のコンタクトプラグの径を、コンタクトプラグ３０４の径ＤＰＤと等しくすることができる。また、コンタクトプラグが導電部とバリアメタル部とを含む上述した構成は画素回路部１０と周辺回路部２０の他のコンタクトプラグでも同様でありうる。そして、画素回路部１０のコンタクトプラグ３０１以外のコンタクトプラグのバリアメタル部の側部と底部の厚さの関係は、コンタクトプラグ３０１と同様でありうる。また、周辺回路部２０のコンタクトプラグ３０２以外のコンタクトプラグのバリアメタル部の側部と底部の厚さの関係も、コンタクトプラグ３０２と同様でありうる。また、画素回路部１０のコンタクトプラグ３０９の径をコンタクトプラグ３０１の径ＤＰＡと等しくすることができる。画素回路部１０の全てのコンタクトプラグの径を径ＤＰＢおよび径ＤＰＤの少なくとも一方よりも小さくすることができる。本実施形態は画素回路ＰＸＣのトランジスタのソースまたはドレインに接続された少なくとも１つのコンタクトプラグの径が論理回路ＬＧＣのトランジスタのソースまたはドレインに接続されたコンタクトプラグの径よりも小さければよい。
【００４５】
なお、コンタクトプラグ３０１とコンタクトプラグ３０７を１つの太いシェアードコンタクト型のコンタクトプラグとすることもできる。その場合、シェアードコンタクト型のコンタクトプラグの径は周辺回路部２０のコンタクトプラグ３０２の径ＤＰＢおよびコンタクトプラグ３０４の径ＤＰＤの少なくとも一方よりも大きくてもよい。例えば、径ＤＰＢや径ＤＰＤよりも大きい径のシェアードコンタク型のコンタクトプラグを用いつつ、径ＤＰＢや径ＤＰＤよりも小さい径のコンタクトプラグを、画素トランジスタＰＸのソースあるいはドレインに接続することで画素回路ＰＸＣの性能を向上できる。なお、シェアードコンタクト型のコンタクトプラグについては、特開２００８−８５３０４号公報を参照することができる。
【００４６】
コンタクトプラグ３０１が接続されるトランジスタとコンタクトプラグ３０２が接続されるトランジスタの違いを更に説明する。
【００４７】
図２（ｂ）に示すように、ゲート絶縁膜１１１の厚さがゲート絶縁膜１１２の厚さよりも小さい。周辺トランジスタＰＲを高速駆動する上で、薄いゲート絶縁膜１１２を採用することはゲート容量を低減できるため有利である。一方、転送トランジスタＴＸの転送特性を向上する上で、厚いゲート絶縁膜１１１を採用することはゲートに高い電圧を印加できる（耐圧が上昇する）ため有利である。ゲート絶縁膜の厚さの関係とコンタクトプラグの径の関係をこのようにすることが、画素回路と論理回路の性能を向上する上で好適である。なお、画素トランジスタＰＸも転送トランジスタＴＸと同様に厚いゲート絶縁膜１１３を有しうる。また、論理回路ＬＧＣのＰ型の周辺トランジスタも周辺トランジスタＰＲと同様に薄いゲート絶縁膜を有しうる。ゲート絶縁膜１１１、１１３の厚さは典型的には５ｎｍ以上であり１５ｎｍ以下であり、例えば１０ｎｍ以上であり１３ｎｍ以下である。ゲート絶縁膜１１２の厚さは典型的には１ｎｍ以上であり５ｎｍ以下であり、例えば３０ｎｍ以上であり４０ｎｍである。
【００４８】
ゲート絶縁膜１１１は酸化シリコンよりも誘電率の高い材料、例えば酸窒化シリコンや酸化ハフニウムで構成されていてもよく、ゲート絶縁膜１１２も同様である。
【００４９】
図２（ｂ）に示すように、転送トランジスタＴＸのドレイン１０３はシングルドレイン構造を有し、周辺トランジスタＰＲのドレイン１０７はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。転送トランジスタＴＸのゲート電極１２１の側面にはサイドウォールスペーサが設けられていないのに対し、周辺トランジスタＰＲのゲート電極１２２の側面にはサイドウォールスペーサ２０３が設けられている。シングルドレイン構造を有するドレイン１０３はコンタクトプラグ３０１の近傍以外は、ゲート電極１２１の端部まで均一な不純物濃度を有する半導体領域１０３１で構成されている。一方、ＬＤＤ構造のドレイン１０７は、サイドウォールスペーサ２０３の下に低不純物濃度の半導体領域１０７１が設けられている。さらにドレイン１０７は半導体領域１０７１よりもチャネル領域から離れた位置には高不純物濃度の半導体領域１０７２が設けられている。半導体領域１０７１の不純物濃度は半導体領域１０７２の不純物濃度よりも低い。このようにシングルドレイン構造を有するトランジスタに細いコンタクトプラグを用い、ＬＤＤ構造を有するトランジスタに太いコンタクトプラグを採用することも画素回路と論理回路の性能を向上する上で好適である。なお、画素回路ＰＸＣの画素トランジスタＰＸも同様にシングルドレイン構造を有し得る。また、論理回路ＬＧＣのＰ型の周辺トランジスタも同様にＬＤＤ構造を有し得る。
【００５０】
図２（ｂ）に示すように、周辺トランジスタＰＲのドレイン１０７はシリサイド領域１０７３を有している。シリサイド領域１０７３はコンタクトプラグ３０２に含まれるＷ（タングステン）やＴｉ（チタン）以外の金属、例えばＣｏ（コバルト）やＮｉ（ニッケル）などの金属とシリコンとの化合物（金属シリサイド）で構成されている。半導体に比べて導電率の高いシリサイド領域１０７３がコンタクトプラグ３０２と半導体領域１０７２との間に位置してこれらを接続することでコンタクト抵抗を低くすることができる。なお、シリサイド領域１０７３は層間絶縁膜２００（あるいは絶縁膜２０１）と半導体領域１０７２との間に延在している。このように配置することで、低抵抗なシリサイド領域１０７３の面積を大きくすることができるため、コンタクト抵抗を一層低減することができる。なお、論理回路ＬＧＣのＰ型の周辺トランジスタのソース・ドレインも同様にシリサイド領域を有し得る。
【００５１】
ゲート電極１２２はポリシリコン領域１２２１とシリサイド領域１２２２とを有する。シリサイド領域１２２２はコンタクトプラグ３０４に含まれるＷ（タングステン）やＴｉ（チタン）以外の金属、例えばＣｏ（コバルト）やＮｉ（ニッケル）などの金属とシリコンとの化合物（金属シリサイド）で構成されている。
【００５２】
図２（ｂ）に示すように、転送トランジスタＴＸのドレイン１０３を構成する半導体領域１０３１とコンタクトプラグ３０１との間には半導体領域１０３２が設けられている。この半導体領域１０３２の不純物濃度は半導体領域１０３１の不純物濃度よりも高い。さらに、半導体領域１０３２の不純物濃度は半導体領域１０７１の不純物濃度よりも高い。半導体領域１０３２の不純物濃度は半導体領域１０７２の不純物濃度よりも低くてもよい。半導体領域１０３２の不純物濃度は、例えば１×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下である。典型的な半導体領域１０３２の不純物濃度は３×１０１９ａｔｏｍｓ／ｃｍ３以上３×１０２０ａｔｏｍｓ／ｃｍ３以下である。また、半導体領域１０７１の不純物濃度は、例えば１×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３以下である。典型的な半導体領域１０７１の不純物濃度は３×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下である。高不純物濃度の半導体領域１０３２を設けることで、コンタクト抵抗を低くすることができる。半導体領域１０３２とコンタクトプラグ３０１との間にはシリサイド領域１０３３が設けられている。シリサイド領域１０３３はコンタクトプラグ３０２に含まれるＷ（タングステン）および／またはＴｉ（チタン）などの金属とシリコンとの化合物で構成されている。半導体に比べて導電率の高いシリサイド領域１０３３がコンタクトプラグ３０１と半導体領域１０３１、１０３２との間に位置してこれらを接続することでコンタクト抵抗を低くすることができる。シリサイド領域１０３３にコンタクトプラグに含まれない余計な金属を用いないことで、暗電流や白キズを低減することができる。高不純物濃度の半導体領域１０３２やシリサイド領域１０３３を省略することもできる。
【００５３】
ゲート電極１２１はポリシリコン領域を有する。当該ポリシリコン領域とコンタクトプラグ３０３との間に、コンタクトプラグ３０４に含まれる金属とシリコンとの化合物で構成されたシリサイド領域をシリサイド領域１０３３と同様に設けることができる。ゲート電極１２１と絶縁膜２０１との間にゲート電極１２１の上面と同じ形状を有する絶縁部材が設けられていてもよい。その場合、コンタクトプラグ３０３はこの絶縁部材を貫通してゲート電極１２１に接続することになる。
【００５４】
図１（ａ）のＴ１、Ｔ２、Ｔ３、Ｔ４は各回路に主に含まれるトランジスタの種類を示している。Ｔ１を第１種トランジスタ、Ｔ２を第２種トランジスタ、Ｔ３を第３種トランジスタ、Ｔ４を第４種トランジスタと称する。第１種トランジスタＴ１のソースやドレインに接続するコンタクトプラグの径は、径ＤＰＡでありうる。また、第１種トランジスタＴ１のゲートに接続するコンタクトプラグの径は、径ＤＰＣでありうる。第２、３、４種トランジスタＴ２、Ｔ３、Ｔ４のソースやドレインに接続するコンタクトプラグの径は径ＤＰＢでありうる。第２、３、４種トランジスタＴ２、Ｔ３、Ｔ４のゲートに接続するコンタクトプラグの径は径ＤＰＤでありうる。第３種トランジスタＴ３は論理回路を構成しうる。第３種トランジスタＴ３のゲート絶縁膜は第１種トランジスタＴ１がよりも薄い。第３種トランジスタＴ３のゲート絶縁膜は第１種トランジスタＴ１よりも薄い。第３種トランジスタＴ３の駆動電圧は第１種トランジスタＴ１よりも低い。第３種トランジスタＴ３のドレイン電流は第１種トランジスタＴ１がよりも低い。第２種トランジスタＴ２のゲート絶縁膜の厚さ、駆動電圧の高さ、ドレイン電流の大きさは、第３種トランジスタＴ３と同じであってもよいし、異なっていてもよい。第４種トランジスタＴ４で構成された回路は画素回路ＰＸＣへ電圧や電流を供給する。例えば、第４種トランジスタＴ４は読み出し回路４１０の電流源を構成する。第４種トランジスタＴ４のソースやドレインに接続されたコンタクトプラグの径は画素回路のトランジスタのソースやドレインに接続されたコンタクトプラグの径ＤＰＡよりも大きくできる。第４種トランジスタＴ４のゲートに接続されたコンタクトプラグの径は画素回路のトランジスタのゲートに接続されたコンタクトプラグの径ＤＰＡよりも大きくできる。
【００５５】
図３（ａ）は画素回路ＰＸＣのレイアウトの一例であり、図３（ｂ）は論理回路ＬＧＣのレイウアウトの一例である。図３（ａ）（ｂ）において、「ＣＰ」はコンタクトプラグの位置を、「ＩＳＯ」は素子分離領域の位置を、「ＧＡＴＥ」はゲート電極の位置を、「ＡＣＴ」は素子領域の位置を、それぞれ示す。なお、図２（ａ）の画素回路部１０は図３（ａ）における線Ｐ−Ｑにおける断面図であり、図２（ａ）の周辺回路部２０は図３（ｂ）における線Ｒ−Ｓにおける断面図である。
【００５６】
図３（ａ）に示すように、画素回路ＰＸＣにてゲート電極に接続するコンタクトプラグは素子領域の上に配されており、コンタクトプラグの下の素子領域はチャネル領域となっている。このようにチャネル領域の上にコンタクトプラグを配置することで、画素回路のレイアウトを微細化できる。この手法の代わりに、ゲート電極を素子分離領域の上に延在させて、その延在させた部分の上にコンタクトプラグを配置することもできる。その場合には、レイアウトが微細化できないが、チャネル領域へのダメージが減少するため、ノイズを低減することができる。細いコンタクトプラグを採用することで、コンタクトプラグを素子分離領域の上に配置しても、ゲート電極の素子分離領域上への延在量を小さくできるため、微細化に有利である。
【００５７】
本例の画素回路は光電変換部が、分離領域を介して互いに分離した複数の光電変換領域ＰＤ１、ＰＤ２を有している。そして、それらの光電変換領域ＰＤ１、ＰＤ２の電荷は、互いに分離した複数の電荷転送部ＴＸ１、ＴＸ２によって別々のタイミングで電荷検出部ＦＤへ転送できるようになっている。これにより本例の画素回路は瞳分割型位相差検出方式による焦点検出あるいは測距が可能になっている。本例では電荷転送部ＴＸ１、ＴＸ２は共通の電荷検出部ＦＤに電荷を転送するように構成しているが、電荷転送部ＴＸ１、ＴＸ２が別々の電荷検出部に電荷を転送するように構成することもできる。
【００５８】
図３（ｂ）に示すように、１つのソースまたはドレインに対して複数のコンタクトプラグが配置されている。これら複数のコンタクトプラグの少なくとも１つ、好ましくは全部のコンタクトプラグは上述した径ＤＰＢを有する太いコンタクトプラグである。このようにすることで、ソースやドレインに対する抵抗を一層低減できるため好ましい。換言すれば、１つのソースまたはドレインに対して複数のコンタクトプラグが配されるべきトランジスタに対して太いコンタクトプラグを用いることが有利である。
【００５９】
図１に示した周辺回路部２０における論理回路以外の周辺回路にも太いコンタクトプラグを用いることができる。このような論理回路以外の周辺回路はアナログ回路であり、画素回路や論理回路のトランジスタよりも大きい電流が流れる場合がある。そのような周辺回路のトランジスタに径ＴＢＢを有する太いコンタクトプラグを用いることは消費電力を抑制できるため好ましい。なお、論理回路のトランジスタではスイッチング時に電流が流れる程度であり画素回路のトランジスタよりも流れる電流量は小さい。
【００６０】
次に、撮像装置１０００の製造方法の一例を説明する。撮像装置１０００は半導体装置の一種であり、一般的なＣＭＯＳプロセスを用いて製造できる。
【００６１】
図４（ａ）に示すように、画素回路部１０に転送トランジスタＴＸや画素トランジスタＰＸ（不図示）を形成する。ゲート電極１２１が形成された画素回路部１０とゲート電極１２２が形成された周辺回路部２０に第１窒化シリコン膜を形成する。第１窒化シリコン膜から画素回路部１０には絶縁膜２０１を形成する。第１窒化シリコン膜の一部は周辺トランジスタＰＲのサイドウォールスペーサ２０３として残される。周辺回路部２０に周辺トランジスタＰＲを形成する。周辺トランジスタＰＲにはサリサイドプロセスによってシリサイド領域が形成されている。サリサイドプロセスでは画素トランジスタはシリサイドプロテクション膜によって保護されており、転送トランジスタＴＸおよび画素トランジスタＰＸ（不図示）にはシリサイド領域が形成されない。画素回路部１０と周辺回路部２０に第２窒化シリコン膜を形成し、第２窒化シリコン膜から絶縁膜２０２を形成する。絶縁膜２０１、２０２を覆う層間絶縁膜２００を形成し、層間絶縁膜２００にエッチバック法、リフロー法、ＣＭＰ法のうちの１つあるいは２つ以上の組み合わせによって平坦化処理を施す。
【００６２】
図４（ｂ）に示すように、ドレイン１０３の上において層間絶縁膜２００と絶縁膜２０１をエッチングしてコンタクトホール３０１０を形成する。コンタクトホール３０１０はテーパーを有していてもよい。そしてコンタクトホール３０１０を介してドレイン１０３に不純物をイオン注入することで半導体領域１０３２を形成する。その後、コンタクトホール３０１０内をウェットエッチングすると、図２（ｂ）に示すようにコンタクトホールの底部が凹面を呈するようになる。
【００６３】
図４（ｃ）に示すように、コンタクトホール３０１０にチタン層と窒化チタン層の積層膜であるバリアメタル膜３０１２０を形成し、さらにその上にタグステン層の単層膜である導電膜３０１１０を形成する。バリアメタル膜３０１２０は化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて成膜する。例えばバリアメタル膜３０１２０のチタン層をプラズマＣＶＤ法で形成し、その上に窒化チタン層を熱ＣＶＤ法で形成できる。バリアメタル膜３０１２０の材料や膜厚は上述したバリアメタル部３０１２の条件を採用できる。バリアメタル膜３０１２０のうち層間絶縁膜２００の上に形成される部分の膜厚がバリアメタル部３０１２の底部の厚さＴＢＡと略等しくなる。
【００６４】
図４（ｄ）に示すように、ＣＭＰ法によりコンタクトホール３０１０外の余分な導電膜３０１１０とバリアメタル膜３０１２０を除去してコンタクトプラグ３０１を形成する。
【００６５】
図４（ｅ）に示すように、ソース１０６の上において層間絶縁膜２００と絶縁膜２０２をエッチングしてコンタクトホール３０２０を形成する。コンタクトホール３０２０はテーパーを有していてもよく、テーパー角やテーパー形状はコンタクトホール３０１０と異なっていてもよい。
【００６６】
図５（ｆ）に示すように、コンタクトホール３０２０にチタン層と窒化チタン層の積層膜であるバリアメタル膜３０２２０を形成し、さらにその上にタグステン層の単層膜である導電膜３０２１０を形成する。バリアメタル膜３０２２０は物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて成膜する。例えばバリアメタル膜３０２２０のチタン層をスパッタ法で形成し、その上に窒化チタン層をスパッタ法で形成できる。バリアメタル膜３０２２０の材料や膜厚は上述したバリアメタル部３０２２の条件を採用できる。バリアメタル膜３０２２０のうち層間絶縁膜２００の上に形成される部分の膜厚がバリアメタル部３０２２の底部の厚さＴＢＢと略等しくなる。
【００６７】
図５（ｇ）に示すように、ＣＭＰ法によりコンタクトホール３０２０外の余分な導電膜３０２１０とバリアメタル膜３０２２０を除去してコンタクトプラグ３０２を形成する。
【００６８】
図５（ｈ）に示すように、チタン層と窒化チタン層の積層膜であるバリアメタル膜３１２０を形成する。さらにその上にアルミニウム層の単層膜である導電膜３１１０を形成する。さらにその上に窒化チタン層の単層膜であるバリアメタル膜３１３０を形成する。
【００６９】
図５（ｆ）に示すように、バリアメタル膜３０２２０をパターニングして複数の導電パターンを含む第１導電層３１０を形成する。第１導電層３１０を覆う様に層間絶縁膜２１０を形成する。後の工程はＣＭＯＳプロセスにおける多層配線技術を用いて行うことができる。
【００７０】
本例では、コンタクトプラグ３０１を形成した後にコンタクトプラグ３０２を形成したが、コンタクトプラグ３０２を形成した後にコンタクトプラグ３０１を形成してもよい。また、バリアメタル膜の成膜方法を異ならせたために別々にコンタクトホールを導電材料で充填しているが、共通の成膜方法で同時にコンタクトホール３０１０、３０２０を充填することもできる。また、径の異なるコンタクトホール３０１０、３０２０を共通のエッチング条件で同時に形成することもできる。
【００７１】
以上説明した実施形態は、本発明の技術思想を逸脱しない範囲において適宜に変更が可能である。
【符号の説明】
【００７２】
１  基板
ＰＸＣ  画素回路
ＬＧＣ  論理回路
１０００  撮像装置
ＴＸ  転送トランジスタ
１０３  ドレイン
３０１  コンタクトプラグ
ＤＰＡ  コンタクトプラグ３０１の径
ＰＲ  周辺トランジスタ
１０７  ドレイン
３０２  コンタクトプラグ
ＤＰＢ  コンタクトプラグ３０２の径
【図１】
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【図２】
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【図３】
0006650719.tif 000004
【図４】
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【図５】
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