(57)【特許請求の範囲】
【請求項１】
ボトムインナーノードを構成するダイと、
前記ダイ上に配置され、ジャンクションノードを構成する局所発熱部を有すると共に、追加のプレートノードを構成する半導体チップと
を備える半導体集積回路の数値流体力学を適用した解析方法において、
前記半導体集積回路の熱抵抗解析モデルを、前記ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗を有する多熱抵抗ネットワークで表現し、前記熱抵抗解析モデルに基づき、前記局所発熱部の発熱時の前記半導体集積回路の前記ジャンクションノードの温度を計算する、数値流体力学を適用した解析方法。
【請求項２】
前記プレートノードは、平面視において前記半導体チップの実質的に中心部に配置されることを特徴とする請求項１に記載の数値流体力学を適用した解析方法。
【請求項３】
前記熱抵抗解析モデルは
トップインナーノードと、
トップアウターノードと、
サイドノードと、
リードノードと、
ボトムアウターノードと
を備えることを特徴とする請求項１または２に記載の数値流体力学を適用した解析方法。
【請求項４】
前記リードノードは、さらにリードフットノードとリードサイドノードとを備えることを特徴とする請求項３に記載の数値流体力学を適用した解析方法。
【請求項５】
前記ボトムインナーノードと前記ボトムアウターノードは、前記半導体集積回路内において、前記半導体チップが搭載される実装基板の内側および外側に対応し、
前記トップインナーノードと前記トップアウターノードは、前記半導体集積回路内において、前記半導体チップが配置される上面ケースの内側および外側に対応し、
前記ジャンクションノードは、前記半導体集積回路内において、前記半導体チップの熱源となるジャンクション部に対応し、
前記サイドノードと前記リードノードは、前記半導体集積回路内において、前記半導体チップが配置される前記上面ケースのサイド部分およびリード端子の配置部分に対応していることを特徴とする請求項３または４に記載の数値流体力学を適用した解析方法。
【請求項６】
前記半導体チップは、複数の発熱源を備え、
前記局所発熱部は、前記複数の発熱源を併合した１つの発熱源を備えることを特徴とする請求項１〜５のいずれか１項に記載の数値流体力学を適用した解析方法。
【請求項７】
前記半導体チップは、複数チャネルの発熱源を備え、
前記局所発熱部は、前記複数チャネルの内の任意の１チャネルの発熱源を備えることを特徴とする請求項１〜５のいずれか１項に記載の数値流体力学を適用した解析方法。
【請求項８】
前記複数チャネルの発熱源は、複数個並列に配置されたパワートランジスタのジャンクション部を備えることを特徴とする請求項７に記載の数値流体力学を適用した解析方法。
【請求項９】
ボトムインナーノードを構成するダイと、
前記ダイ上に配置され、第１ジャンクションノードを構成する第１局所発熱部と、前記第１局所発熱部と離隔され、第２ジャンクションノードを構成する第２局所発熱部と
を有すると共に、追加のプレートノードを構成する半導体チップと
を備える半導体集積回路の数値流体力学を適用した解析方法において、
前記半導体集積回路の熱抵抗解析モデルを、前記第１ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗と、前記プレートノードと前記第２ジャンクションノード間の第３熱抵抗と、前記第１ジャンクションノードと前記第２ジャンクションノード間の第４熱抵抗とを有する多熱抵抗ネットワークで表現し、前記熱抵抗解析モデルに基づき、前記局所発熱部の発熱時の前記半導体集積回路の前記第１ジャンクションノード及び前記第２ジャンクションノードの温度を計算する、数値流体力学を適用した解析方法。
【請求項１０】
前記プレートノードは、平面視において前記半導体チップの実質的に中心部に配置されることを特徴とする請求項９に記載の数値流体力学を適用した解析方法。
【請求項１１】
前記熱抵抗解析モデルは
トップインナーノードと、
トップアウターノードと、
サイドノードと、
リードノードと、
ボトムアウターノードと
を備えることを特徴とする請求項９または１０に記載の数値流体力学を適用した解析方法。
【請求項１２】
前記リードノードは、さらにリードフットノードとリードサイドノードとを備えることを特徴とする請求項１１に記載の数値流体力学を適用した解析方法。
【請求項１３】
前記ボトムインナーノードと前記ボトムアウターノードは、前記半導体集積回路内において、前記半導体チップが搭載される実装基板の内側および外側に対応し、
前記トップインナーノードと前記トップアウターノードは、前記半導体集積回路内において、前記半導体チップが配置される上面ケースの内側および外側に対応し、
前記第１ジャンクションノードおよび前記第１ジャンクションノードは、前記半導体集積回路内において、前記半導体チップの熱源となる２つのジャンクション部に対応し、
前記サイドノードと前記リードノードは、前記半導体集積回路内において、前記半導体チップが配置される前記上面ケースのサイド部分およびリード端子の配置部分に対応していることを特徴とする請求項１１または１２に記載の数値流体力学を適用した解析方法。
【請求項１４】
前記半導体チップは、システム電源用集積回路を備えることを特徴とする請求項１１〜１３のいずれか１項に記載の数値流体力学を適用した解析方法。
【請求項１５】
前記第１局所発熱部と前記第２局所発熱部は異なる発熱プロファイルを備えることを特徴とする請求項１４に記載の数値流体力学を適用した解析方法。
【請求項１６】
前記第１局所発熱部は、ＤＣ／ＤＣコンバータブロックを備え、前記第２局所発熱部は、ＬＤＯレギュレータブロックを備えることを特徴とする請求項１４または１５に記載の数値流体力学を適用した解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、数値流体力学を適用した解析方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造工程においては、構想設計、基本設計、詳細設計、試作／デバック、および設計変更／量産の手順を経過するが、対策の自由度は、初期工程が大きく、後工程に行くほど低下する。また、製造における対策コストは、初期工程が小さく、後工程に行くほど増大する。したがって、初期工程に重みを置くことでトータルの工数削減を図ることができる。半導体集積回路の熱設計においても、初期工程に重みを置くフロントローディング化を進める必要がある。
【０００３】
半導体集積回路部品の小型化に伴い、実装基板上における各発熱部品の配置によって、装置の周囲温度Ｔaが大きく影響されるようになってきている。また、実装基板上における高密度実装に伴い、隣り合う半導体集積回路部品間で、熱的に干渉する状況も生じてきている。したがって、例えば、数値流体力学（ＣＦＤ：Computational Fluid Dynamics）を適用した解析が必要になり、解析に必要な熱抵抗モデルの必要性は高まっている。
【０００４】
ジャンクション温度をはじめ、半導体集積回路各部の温度を高精度で予測するためには、内部構造の正確なモデルが必要となる。例えば、解析ツールとして、半導体集積回路の内部構造を考慮した高精度のモデルが提案されており、標準化団体の電子機器技術評議会（ＪＥＤＥＣ：Joint Electron Device Engineering Councils）によって採用されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８，６２８，２３６号明細書
【特許文献２】特開２００８−１０６１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施の形態は、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な数値流体力学を適用した解析方法を提供する。
【課題を解決するための手段】
【０００７】
本実施の形態の一態様によれば、ボトムインナーノードを構成するダイと、前記ダイ上に配置され、ジャンクションノードを構成する局所発熱部を有すると共に、追加のプレートノードを構成する半導体チップとを備える半導体集積回路の数値流体力学を適用した解析方法において、前記半導体集積回路の熱抵抗解析モデルを、前記ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗を有する多熱抵抗ネットワークで表現し、前記熱抵抗解析モデルに基づき、前記局所発熱部の発熱時の前記半導体集積回路の前記ジャンクションノードの温度を計算する、数値流体力学を適用した解析方法が提供される。
【０００８】
本実施の形態の他の態様によれば、ボトムインナーノードを構成するダイと、前記ダイ上に配置され、第１ジャンクションノードを構成する第１局所発熱部と、前記第１局所発熱部と離隔され、第２ジャンクションノードを構成する第２局所発熱部とを有すると共に、追加のプレートノードを構成する半導体チップとを備える半導体集積回路の数値流体力学を適用した解析方法において、前記半導体集積回路の熱抵抗解析モデルを、前記第１ジャンクションノードと前記プレートノード間の第１熱抵抗と、前記プレートノードと前記ボトムインナーノード間の第２熱抵抗と、前記プレートノードと前記第２ジャンクションノード間の第３熱抵抗と、前記第１ジャンクションノードと前記第２ジャンクションノード間の第４熱抵抗とを有する多熱抵抗ネットワークで表現し、前記熱抵抗解析モデルに基づき、前記局所発熱部の発熱時の前記半導体集積回路の前記第１ジャンクションノード及び前記第２ジャンクションノードの温度を計算する、数値流体力学を適用した解析方法が提供される。
【発明の効果】
【００１０】
本実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な数値流体力学を適用した解析方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路の鳥瞰図。
【図２】第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路において、（ａ）トップインナーＴＩ、トップアウターＴＯ、サイドＳＩ、リードＬＥの説明図、（ｂ）リードＬＥのリードサイドＬＥＳおよびリードフットＬＥＦの説明図。
【図３】第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路において、（ａ）ボトムインナーＢＩ、ボトムアウターＢＯの説明図、（ｂ）トップインナーＴＩ、トップアウターＴＯの説明図、（ｃ）ジャンクションノードＪＮの説明図、（ｄ）サイドＳＩ、リードＬＥの説明図。
【図４】比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗モデル（ＪＥＳＤ１５−３）の形状の説明図。
【図５】比較例に係るＣＦＤ適用熱抵抗解析モデルとして、ＤＥＬＰＨＩモデル（ＪＥＳＤ１５−４）の形状の説明図。
【図６】比較例に係るＣＦＤ適用熱抵抗解析モデルとして、詳細モデル（規格無）の形状の説明図。
【図７】比較例として、詳細モデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。
【図８】比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。
【図９】比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。
【図１０】比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例。
【図１１】（ａ）比較例として、ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップの鳥瞰図、（ｂ）図１１（ａ）に対応するＤＥＬＰＨＩモデルの形状の説明図。
【図１２】（ａ）第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルを適用する半導体チップの鳥瞰図、（ｂ）図１２（ａ）に対応する局所ＤＥＬＰＨＩモデルの形状の説明図。
【図１３】第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルにおいて、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間の形状の説明図。
【図１４】第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体集積回路の鳥瞰構成図。
【図１５】第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップのチップ温度分布シミュレーション結果の模式的鳥瞰図。
【図１６】第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップの局所発熱部近傍の熱流束シミュレーション結果の模式図。
【図１７】（ａ）第１の実施の形態に係る熱抵抗解析モデルを適用した半導体集積回路において、ジャンクションノードＪＮから等温線ＥＴを引いた様子を説明する半導体チップ１０（ＰＮ）の断面方向の模式図、（ｂ）第１の実施の形態に係る熱抵抗解析モデルを適用した図１４に対応する半導体集積回路において、ジャンクションノードＪＮから等温線を引いた様子を説明する半導体チップの模式的上面図。
【図１８】第１の実施の形態に係る熱抵抗解析モデルとして局所ＤＥＬＰＨＩモデルを適用した半導体集積回路の各部の熱抵抗解析結果。
【図１９】(ａ)比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例、（ｂ）比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例、（ｃ）第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップのジャンクション温度と熱抵抗θJAの数値例。
【図２０】様々な基板仕様および、発熱源を全面および局所とする場合において、比較例として、詳細モデルおよびＤＥＬＰＨＩモデルを適用して計算した数値例、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した数値例。
【図２１】図２０における基板仕様であって、（ａ）１ｓ（１層）基板の模式的断面構造図、（ｂ）２ｓ（２層）基板の模式的断面構造図、（ｃ）２ｓ２ｐ（４層）基板の模式的断面構造図。
【図２２】第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルにおいて、局所発熱時の半導体集積回路上面方向への放熱を考慮する半導体集積回路の説明図。
【図２３】（ａ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体チップの鳥瞰図、（ｂ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルの形状の部分の説明図。
【図２４】（ａ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用するシステム電源用集積回路の模式的平面図、（ｂ）図２４（ａ）に対応するシステム電源用集積回路において、それぞれ発熱プロファイルが異なるＤＣ／ＤＣコンバータブロックおよびＬＤＯレギュレータブロックの模式的平面図、（ｃ）第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路の鳥瞰図。
【図２５】（ａ）第３の実施の形態に係る熱抵抗解析モデルとして、３個のジャンクションノードを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップの模式的平面図、（ｂ）第３の実施の形態に係る熱抵抗解析モデルとして、複数個のジャンクションノードを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップの模式的平面図。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
尚、以下の説明において、トップインナーノードＴＩを単にトップインナーＴＩと表現する場合もある。ボトムインナーノードＢＩ、ボトムアウターノードＢＯ、トップアウターノードＴＯ、サイドノードＳＩ、リードノードＬＥ、リードフットノードＬＥＦおよびリードサイドノードＬＥＳについても同様である。
【００１５】
[第１の実施の形態]
第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００の鳥瞰構成例は、図１に示すように表される。半導体集積回路１００内には、半導体（ＬＳＩ）チップが搭載可能である。
【００１６】
第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００において、トップインナーＴＩ、トップアウターＴＯ、サイドＳＩ、リードＬＥの各部の説明は、図２（ａ）に示すように表される。また、リードＬＥのリードフットＬＥＦおよびリードサイドＬＥＳの各部の説明は、図２（ｂ）に示すように表される。
【００１７】
第１の実施の形態に係る熱抵抗解析モデルを適用する半導体集積回路１００において、ボトムインナーＢＩ、ボトムアウターＢＯの各部の説明は、図３（ａ）に示すように表され、トップインナーＴＩ、トップアウターＴＯの各部の説明は、図３（ｂ）に示すように表される。また、ジャンクションノードＪＮの部分の説明は、図３（ｃ）に示すように表される。また、サイドＳＩ、リードＬＥの部分の説明は、図３（ｄ）に示すように表される。
【００１８】
（比較例）
比較例に係るＣＦＤ適用熱抵抗解析モデルとしては、解析の目的に応じて、詳細モデル、ＤＥＬＰＨＩモデル、２抵抗モデルの３つのモデルから選択可能である。詳細モデルは、熱的に等価であることを利用して簡易化しながらも、出来る限り詳細に内部構造をモデル化する。２抵抗モデルは、一般的に最も簡易な形式で、形状を２つの熱抵抗として簡易的にモデル化する。ＤＥＬＰＨＩモデルは、６つ以上の熱抵抗でモデル化した、２抵抗モデルよりも詳細な熱抵抗モデルである。
【００１９】
―２抵抗コンパクトモデル―
比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗コンパクトモデル（ＪＥＳＤ１５−３）の形状の説明は、図４に示すように表される。２抵抗コンパクトモデル（ＪＥＳＤ１５−３）の形状は、図４に示すように、半導体集積回路１００をジャンクションノードＪＮから上下に分けただけの簡単なモデルを備えている。すなわち、２抵抗コンパクトモデル（ＪＥＳＤ１５−３）は、図４に示すように、ジャンクションノードＪＮと、ケースノードＣＮと、ボードノードＢＮと、ジャンクションノードＪＮ・ケースノードＣＮ間に配置される熱抵抗θJCと、ジャンクションノードＪＮ・ボードノードＢＮ間に配置される熱抵抗θJBとを備える。ここで、ジャンクションノードＪＮは、半導体チップの熱源となるジャンクション部分に対応している。ケースノードＣＮは、ジャンクションノードＪＮから上方向に配置されるケース部分に対応している。また、ボードノードＢＮは、半導体チップが搭載される実装基板部分に対応している。
【００２０】
比較例に係るＣＦＤ適用熱抵抗解析モデルとして、２抵抗コンパクトモデル（ＪＥＳＤ１５−３）は、ジャンクションノードＪＮが１つのノードで構成されている。また、その発熱モデルとしての精度は低い。
【００２１】
―ＤＥＬＰＨＩコンパクトモデル―
比較例に係るＣＦＤ適用熱抵抗解析モデルとして、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５−４）の形状の説明は、図５に示すように表される。
【００２２】
ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５−４）の形状は、図５に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。すなわち、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５−４）は、図５に示すように、ジャンクションノードＪＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ・トップインナーノードＴＩ間に配置される熱抵抗θJTIと、ジャンクションノードＪＮ・トップアウターノードＴＯ間に配置される熱抵抗θJTOと、ジャンクションノードＪＮ・サイドノードＳＩ間に配置される熱抵抗θJSと、ジャンクションノードＪＮ・リードノードＬＥ間に配置される熱抵抗θJLと、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θJBIと、ジャンクションノードＪＮ・ボトムアウターノードＢＯ間に配置される熱抵抗θJBOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θS    Bと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
【００２３】
また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）に示すように、半導体集積回路内において、半導体チップが搭載される実装基板部分の内側部分および外側部分に対応している。
【００２４】
また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）に示すように、半導体集積回路内において、半導体チップが配置される上面ケース部分の内側部分および外側部分に対応している。
【００２５】
また、ジャンクションノードＪＮは、図３（ｃ）に示すように、半導体集積回路内において、半導体チップの熱源となるジャンクション部分に対応している。
【００２６】
また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）に示すように、半導体集積回路内において、半導体チップを搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
【００２７】
比較例に係る熱抵抗解析モデルとして、ＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５−４）は、ジャンクションノードＪＮが１つのノードで構成されている。また、その発熱モデルとしての精度は良好であるが、局所発熱に対しては、対応することが困難である。
【００２８】
―詳細モデル―
比較例に係るＣＦＤ適用熱抵抗解析モデルとして、半導体集積回路１００Ｍの詳細モデル（規格無）の形状の説明は、図６に示すように表される。すなわち、詳細モデルは、半導体集積回路１００Ｍを構成する半導体チップや各構成部分の寸法、物性値などが含まれているため、抽象度の低いモデルである。詳細モデルは、その発熱モデルとしての精度は精度は最良であるが、内部の詳細な情報が含まれるため、実際上は入手困難であり、また、規格が無く、品質は各社各様である。また、詳細なモデルであるため、計算時間がかかり、解析ツール間の互換性が低い。
【００２９】
比較例に係る詳細モデルは入手性に難が有る。また、比較例に係る２抵抗モデルは、詳細設計には、使えない。一方、比較例に係るＤＥＬＰＨＩモデルが現実的であるが、局所発熱に対しては、対応することが困難である。
【００３０】
（全面発熱時）
比較例として、詳細モデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図７に示すように表される。図７に示す例では、ジャンクション温度＝８２．５℃、熱抵抗θJA＝２０．６℃／Ｗである。
【００３１】
比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図８に示すように表される。図８に示す例では、ジャンクション温度＝８２．６℃、熱抵抗θJA＝２０．７℃／Ｗである。
【００３２】
比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの計算結果では、詳細モデルの計算結果と略一致しており、全面発熱時の発熱モデルとしての精度は良好である。
【００３３】
（局所発熱時）
比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図９に示すように表される。図９においては、熱源が複数のチャネルを有する半導体チップにおいて、その内の１チャネルのみが発熱する局所発熱時を想定している。図９に示す例では、接合最高温度＝１１５．５℃、熱抵抗θJA＝３１．６℃／Ｗである。
【００３４】
比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１０に示すように表される。図１０に示す例では、ジャンクション温度＝９１．９℃、熱抵抗θJA＝２３．７℃／Ｗである。
【００３５】
比較例として、ＤＥＬＰＨＩモデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの計算結果では、詳細モデルの計算結果とは、大きく異なった値を示しており、局所発熱時の発熱モデルとしての精度は低い。ＤＥＬＰＨＩモデルは、局所発熱には対応していない。
【００３６】
（比較例：ＤＥＬＰＨＩモデル）
比較例として、ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップ１０の鳥瞰構成は、図１１（ａ）に示すように表され、図１１（ａ）に対応するＤＥＬＰＨＩモデル形状の説明は、図１１（ｂ）に示すように表される。ＤＥＬＰＨＩモデルを適用する全面発熱時の半導体チップ１０では、図１１（ａ）に示すように、半導体チップ１０全体が、ジャンクションノードＪＮそのものとして表される。図１１（ａ）に対応するＤＥＬＰＨＩモデル形状を説明する図１１（ｂ）の構成は、図５に示したＤＥＬＰＨＩコンパクトモデル（ＪＥＳＤ１５−４）の形状と同様に、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えているため、重複説明は省略する。
【００３７】
（第１の実施の形態：局所ＤＥＬＰＨＩモデル）
第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の鳥瞰構成は、図１２（ａ）に示すように表され、図１２（ａ）に対応する局所ＤＥＬＰＨＩモデルの形状の説明は、図１２（ｂ）に示すように表される。
【００３８】
第１の実施の形態に係る熱抵抗解析モデルにおいては、１つプレートノードＰＮを追加することで、半導体チップ１０内の局所発熱を表現する局所ＤＥＬＰＨＩモデルを提供することができる。すなわち、第１の実施の形態に係る熱抵抗解析モデルにおいては、図１２（ａ）に示すように、半導体チップ１０において、例えばパワートランジスタなどのジャンクション部における局所発熱部をジャンクションノードＪＮで表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現する。
【００３９】
第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルの形状は、図１２（ｂ）に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。
【００４０】
すなわち、第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、図１２（ｂ）に示すように、ジャンクションノードＪＮと、追加されたプレートノードＰＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ・トップインナーノードＴＩ間に配置される熱抵抗θJTIと、ジャンクションノードＪＮ・トップアウターノードＴＯ間に配置される熱抵抗θJTOと、ジャンクションノードＪＮ・サイドノードＳＩ間に配置される熱抵抗θJSと、ジャンクションノードＪＮ・リードノードＬＥ間に配置される熱抵抗θJLと、ジャンクションノードＪＮ・プレートノードＰＮ間に配置される熱抵抗θJPと、プレートノードＰＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θPBIと、ジャンクションノードＪＮ・ボトムアウターノードＢＯ間に配置される熱抵抗θJBOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θSBと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
【００４１】
また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）と同様に、半導体集積回路内において、半導体チップ１０が搭載される実装基板部分の内側部分および外側部分に対応している。
【００４２】
また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）と同様に、半導体集積回路内において、半導体チップ１０が配置される上面ケース部分の内側部分および外側部分に対応している。
【００４３】
また、ジャンクションノードＪＮは、図１２（ａ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクション部分に対応している。
【００４４】
また、追加のプレートノードＰＮは、図１２（ａ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクションノードＪＮ以外の半導体チップ１０（ＰＮ）に対応している。
【００４５】
また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）と同様に、半導体集積回路内において、半導体チップ１０を搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
【００４６】
第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、１つプレートノードＰＮを追加して、局所発熱部をジャンクションノードＪＮで表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現することによって、チップ内の局所発熱を精度よく表現することができる。
【００４７】
第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルにおいて、ジャンクションノードＪＮ・ボトムインナーノードＢＩ間の形状の説明は、図１３に示すように表される。図１３は、図１２（ｂ）の破線部分を抽出したものである。
【００４８】
第１の実施の形態に係る熱抵抗解析モデルとして、プレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００の鳥瞰構成は、図１４に示すように表される。
【００４９】
第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００は、図１４に示すように、ダイ１４と、ダイ接続部１２と、半導体チップ１０とを備える。
【００５０】
半導体チップ１０は、ダイ１４上にダイ接続部１２を介して配置される。
【００５１】
ダイ１４は、基板上に搭載される金属層などのアイランドを構成し、局所ＤＥＬＰＨＩモデルにおけるボトムインナーノードＢＩに対応している。
【００５２】
ダイ接続部１２は、ダイ１４と半導体チップ１０を接続する半田層等で構成される。
【００５３】
半導体チップ１０の局所発熱部は、ジャンクションノードＪＮで表されている。また、局所発熱部（ジャンクションノードＪＮ）以外の半導体チップ１０部分は、プレートノードＰＮで表されているが、実質的に半導体チップ１０の中心ＣＥがプレートノードＰＮに対応している。すなわち、半導体チップ１０は、例えばパワートランジスタなどのジャンクション部からなる局所発熱部（ジャンクションノードＪＮ）と、局所発熱部（ＪＮ）以外の半導体チップ１０（プレートノードＰＮ）とを備える。
【００５４】
ジャンクションノードＪＮ・プレートノードＰＮ（ＣＥ）間には、熱抵抗θJPが配置され、プレートノードＰＮ・ボトムインナーノードＢＩ間には、熱抵抗θPBIが配置されている。
【００５５】
第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルは、１つプレートノードＰＮを追加し、ネットワークを追加することによって、チップ内の局所発熱を精度よく表現することができる。
【００５６】
（チップ温度分布）
第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップのチップ温度分布シミュレーション結果の模式的鳥瞰図は、図１５に示すように表される。図１５に示すように、局所発熱部における最高温度は約１１５．５℃であり、半導体チップの中心部分の温度は、約７９．４℃である。
【００５７】
（ジャンクション部の熱流束）
第１の実施の形態に係る熱抵抗解析モデルを適用した半導体チップの局所発熱部に対応するジャンクションノードＪＮ近傍の熱流束シミュレーション結果の模式図は、図１６に示すように表される。図１６に示すように、熱流束をベクトル表示すると、ほとんどが下側（ボトムインナーノード側：Ｃｕなどの基板側）に流れていることがわかる。下側に流れる熱流量は、ＣＦＤのシミュレーション結果より約２．９４Ｗである。以上より追加する熱抵抗θJPを計算すると、θJP＝（１１５．５℃−７９．４℃）／２．９４Ｗ＝１２．３℃／Ｗで表される。
【００５８】
（ジャンクションノードＪＮから等温線を引いた様子）
第１の実施の形態に係る熱抵抗解析モデルを適用した半導体集積回路において、ジャンクションノードＪＮから等温線ＥＴを引いた様子を説明する半導体チップ１０（ＰＮ）の断面方向の模式図は、図１７（ａ）に示すように表される。等温線ＥＴは、図１７（ａ）に示すように、破線で示されている。ジャンクションノードＪＮとジャンクションノードＪＮ近い等温線ＥＴ間の熱抵抗は、例えばθ1で表され、また順次、等温線ＥＴ間の熱抵抗は、例えばθ2・θ3で表されている。
【００５９】
また、第１の実施の形態に係る熱抵抗解析モデルを適用した図１４に対応する半導体集積回路において、ジャンクションノードＪＮから等温線を引いた様子を説明する半導体チップ１０（ＰＮ）の模式的上面図は、図１７（ｂ）に示すように表される。同様に、等温線ＥＴは、図１７（ｂ）に示すように、破線で示されている。
【００６０】
図１７に示すように、ジャンクションノードＪＮから半導体チップ１０（ＰＮ）中心ＣＥまで等温線ＥＴを引いて、そこまでの熱抵抗θJPを算出する。半導体チップ１０（ＰＮ）中心ＣＥが、実質的にプレートノードＰＮに対応している。
【００６１】
第１の実施の形態に係る熱抵抗解析モデルを適用した局所ＤＥＬＰＨＩモデルにおいては、任意の位置のジャンクションノードＪＮから半導体チップ１０（ＰＮ）中心ＣＥまで等温線ＥＴを引いて、そこまでの熱抵抗θJPを算出することによって、半導体チップ１０（ＰＮ）の上面の面最適化を図ることができる。さらに、半導体チップ１０（ＰＮ）の中心ＣＥからボトムインナーノードＢＩまでの熱抵抗が、θPBIで表される。
【００６２】
（各部の熱抵抗解析の具体例）
第１の実施の形態に係る熱抵抗解析モデルとして局所ＤＥＬＰＨＩモデルを適用した半導体集積回路の各部の熱抵抗解析結果は、図１８に示すように表される。図１８に示すように、始点ノード・終点ノード間に配置される熱抵抗の解析結果が数値（℃／Ｗ）で示されている。例えば、トップインナーノードＴＩ・トップアウターノードＴＯ間の熱抵抗は、１４８０．２５２（℃／Ｗ）である。プレートノードＰＮ・ジャンクションノードＪＮ間の熱抵抗は、１２．３（℃／Ｗ）である。プレートノードＰＮ・ボトムインナーノードＢＩ間の熱抵抗は、２．２６５６７（℃／Ｗ）である。
【００６３】
（熱抵抗θJAの数値例）
比較例として、詳細モデルを適用して計算した局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ａ）に示すように表される。詳細モデルにおいては、最高ジャンクション温度は、約１１５．５℃、熱抵抗θJAは、約３１．６℃／Ｗが得られている。
【００６４】
比較例として、ＤＥＬＰＨＩモデルを適用して計算した全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ｂ）に示すように表される。
ＤＥＬＰＨＩモデルにおいては、ジャンクション温度は、約９１．９℃、熱抵抗θJAは、約２３．７℃／Ｗが得られている。
【００６５】
一方、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用する半導体チップのジャンクション温度と熱抵抗θJAの数値例は、図１９（ｃ）に示すように表される。局所ＤＥＬＰＨＩモデルにおいては、最高ジャンクション温度は、約１１５．４℃、熱抵抗θJAは、約３１．６℃／Ｗが得られている。
【００６６】
ＤＥＬＰＨＩモデルを適用して計算した結果では、全面発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例となるため、詳細モデルを適用して計算した結果と比較して、相対的に誤差が大きい。
【００６７】
一方、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した結果では、プレートノードＰＮを追加することによって、局所発熱時の半導体チップのジャンクション温度と熱抵抗θJAの数値例となるため、詳細モデルを適用して計算した結果と比較して、相対的に誤差小さく、良好な結果がえられている。
【００６８】
（基板の放熱性能）
様々な基板仕様および、発熱源を全面および局所とする場合において、比較例として、詳細モデルおよびＤＥＬＰＨＩモデルを適用して計算した数値例、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用して計算した数値例は、図２０に示すように表される。
【００６９】
基板仕様について、図２１（ａ）・図２１（ｂ）・図２１（ｃ）を参照して説明する。
【００７０】
図２０における基板仕様として、１ｓ（１層）基板の模式的断面構造は図２１（ａ）に示すように表され、２ｓ（２層）基板の模式的断面構造は図２１（ｂ）に示すように表され、２ｓ２ｐ（４層）基板の模式的断面構造は図２１（ｃ）に示すように表される。
【００７１】
１ｓ（１層）基板は、図２１（ａ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１とを備える。第１電極層（フットプリント）Ｓ１上にはダイ１４（ＢＩ）を介して半導体チップ１０が配置される。
【００７２】
２ｓ（２層）基板は、図２１（ｂ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１と、絶縁基板１５０の第１電極層（フットプリント）Ｓ１に対向する裏面上に配置された第２電極層Ｓ２とを備える。
【００７３】
２ｓ２ｐ（４層）基板は、図２１（ｃ）に示すように、絶縁基板１５０と、絶縁基板１５０上に配置された第１電極層（フットプリント）Ｓ１と、絶縁基板１５０の第１電極層（フットプリント）Ｓ１に対向する裏面上に配置された第２電極層Ｓ２と、絶縁基板１５０の内部に埋め込まれた第１プレーン電極層Ｐ１と、第１プレーン電極層Ｐ１と第２電極層Ｓ２との間の絶縁基板１５０の内部に埋め込まれた第２プレーン電極層Ｐ２とを備える。第１電極層（フットプリント）Ｓ１上にはダイ１４（ＢＩ）を介して半導体チップ１０が配置される。第２電極層Ｓ２は、接地電極層として適用可能である。第１プレーン電極層Ｐ１は、接地電位（ＧＮＤ）に保持され、第２プレーン電極層Ｐ２は、電源電圧ＶCCの電位に保持されていても良い。
【００７４】
発熱源１ｃｈとは、例えば、複数チャネルの発熱源を想定して、その中の１チャネルのみが発熱した場合に対応している。複数チャネルの発熱源とは、例えば、パワートランジスタが複数個並列に配置された構成において、複数のジャンクションノードを有する場合などに対応する。
【００７５】
Ｔjはジャンクション温度である。ＴPNはダイ温度であり、ボトムインナー或いはアイランドと呼ばれるダイ１４の温度である。Ｔaは周囲温度である。Ｐ（Ｗ）は消費電力である。また、θJAは熱抵抗であり、ジャンクションノードＪＮと周囲環境間の熱抵抗を表す。図２０においては、詳細モデルとの熱抵抗θJAの誤差についても％表示されている。
【００７６】
全面発熱源の場合には、図２０に示すように、基板の放熱性能をパラメータにして、詳細モデルとＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造および２ｓ（２層）構造では、誤差が無いが、１ｓ（１層）構造では、基板の放熱性能が相対的に低いため、約３％の誤差を生じている。
【００７７】
局所発熱源（１ｃｈ）の場合には、図２０に示すように、基板の放熱性能をパラメータにして、詳細モデルとＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造では、約３３％の誤差を示し、２ｓ（２層）構造では、約２９％の誤差を示し、１ｓ（１層）構造では、約１２％の誤差を示している。一方、詳細モデルと局所ＤＥＬＰＨＩモデルの差を確認すると、２ｓ２ｐ（４層）構造では、誤差が無く、２ｓ（２層）構造では、約３％の誤差を示し、１ｓ（１層）構造では、約７％の誤差を示している。
【００７８】
局所ＤＥＬＰＨＩモデルは、基板の放熱性能が相対的に低くなるにつれて、相対的に誤差が増加する傾向が観られるが、詳細モデルとの誤差の範囲は、約１０％以下である。
【００７９】
したがって、第１の実施の形態に係る熱抵抗解析モデルとして、局所ＤＥＬＰＨＩモデルを適用すれば、基板の放熱性能が変わった場合に対しても十分に適用可能である。
【００８０】
また、半導体チップ上面への放熱が増える（下面の基板側への放熱能力低下）ことによって、誤差は大きくなる傾向が観られるが、半導体チップ上面側へのネットワークを追加することで、影響緩和ができる。
【００８１】
第１の実施の形態に係る熱抵抗解析モデルとしての局所ＤＥＬＰＨＩモデルにおいて、局所発熱時の半導体チップ上面方向への放熱を考慮する半導体集積回路１００の説明は、図２２に示すように表される。図２２に示すように、半導体チップ１０の局所発熱源としてのジャンクションノードＪＮから樹脂モールド層２００を介した上面方向への熱流ＴＦuと、半導体チップ１０・ダイ１４を介した絶縁基板１５０方向への熱流ＴＦdとの両方を考慮する。すなわち、半導体チップ上面側へのネットワークを追加することによって、誤差を縮小することができる。
【００８２】
第１の実施の形態に係る熱抵抗解析モデルとして、ノードを追加した局所ＤＥＬＰＨＩモデルによれば、局所発熱をモデル化可能である。
【００８３】
第１の実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
【００８４】
[第２の実施の形態：複数の局所発熱例]
第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱例、すなわち複数のジャンクションノードＪＮ１・ＪＮ２およびプレートノードＰＮを追加した局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の鳥瞰構成は、図２３（ａ）に示すように表され、その局所ＤＥＬＰＨＩモデルの形状部分の説明は、図２３（ｂ）に示すように表される。
【００８５】
第２の実施の形態に係る熱抵抗解析モデルにおいては、２つジャンクションノードＪＮ１・ＪＮ２とプレートノードＰＮを追加することで、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを提供することもできる。すなわち、第２の実施の形態に係る熱抵抗解析モデルにおいては、図２３（ａ）に示すように、半導体チップ１０において、例えば２個のパワートランジスタなどのそれぞれのジャンクション部における局所発熱部をジャンクションノードＪＮ１、ＪＮ２で表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現する。
【００８６】
第２の実施の形態に係る熱抵抗解析モデルとして、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルの形状は、図２３（ｂ）に示すように、半導体集積回路を多熱抵抗ネットワークで表現したモデルを備えている。
【００８７】
すなわち、第２の実施の形態に係る熱抵抗解析モデルとしての複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、図２３（ｂ）に示すように、ジャンクションノードＪＮ１と、ジャンクションノードＪＮ２と、プレートノードＰＮと、トップインナーノードＴＩと、トップアウターノードＴＯと、ボトムインナーノードＢＩと、ボトムアウターノードＢＯと、サイドノードＳＩと、リードノードＬＥと、ジャンクションノードＪＮ１・トップインナーノードＴＩ間に配置される熱抵抗θJ1TIと、ジャンクションノードＪＮ１・トップアウターノードＴＯ間に配置される熱抵抗θJ1TOと、ジャンクションノードＪＮ１・サイドノードＳＩ間に配置される熱抵抗θJ1Sと、ジャンクションノードＪＮ１・ジャンクションノードＪＮ２間に配置される熱抵抗θJ12と、ジャンクションノードＪＮ２・トップインナーノードＴＩ間に配置される熱抵抗θJ2TIと、ジャンクションノードＪＮ２・トップアウターノードＴＯ間に配置される熱抵抗θJ2TOと、ジャンクションノードＪＮ２・リードノードＬＥ間に配置される熱抵抗θJ2Lと、ジャンクションノードＪＮ２・ボトムアウターノードＢＯ間に配置される熱抵抗θJ2Bと、ジャンクションノードＪＮ２・プレートノードＰＮ間に配置される熱抵抗θJN2Pと、ジャンクションノードＪＮ１・プレートノードＰＮ間に配置される熱抵抗θJN1Pと、プレートノードＰＮ・ボトムインナーノードＢＩ間に配置される熱抵抗θNPBIと、ジャンクションノードＪＮ１・ボトムアウターノードＢＯ間に配置される熱抵抗θJ1BOと、トップインナーノードＴＩ・トップアウターノードＴＯ間に配置される熱抵抗θTIOと、トップインナーノードＴＩ・サイドノードＳＩ間に配置される熱抵抗θTSと、トップアウターノードＴＯ・リードノードＬＥ間に配置される熱抵抗θTLと、サイドノードＳＩ・ボトムインナーノードＢＩ間に配置される熱抵抗θSBと、リードノードＬＥ・ボトムアウターノードＢＯ間に配置される熱抵抗θLBと、ボトムインナーノードＢＩ・ボトムアウターノードＢＯ間に配置される熱抵抗θBIOとを備える。
【００８８】
また、ボトムインナーノードＢＩとボトムアウターノードＢＯは、図３（ａ）と同様に、半導体集積回路内において、半導体チップ１０が搭載される実装基板部分の内側部分および外側部分に対応している。
【００８９】
また、トップインナーノードＴＩとトップアウターノードＴＯは、図２（ａ）・図３（ｂ）と同様に、半導体集積回路内において、半導体チップ１０が配置される上面ケース部分の内側部分および外側部分に対応している。
【００９０】
また、ジャンクションノードＪＮ１・ＪＮ２は、図２３（ａ）に示すように、半導体集積回路内において、半導体チップ１０の複数の局所的な熱源となるジャンクション部分に対応している。
【００９１】
また、プレートノードＰＮは、図２３（ａ）・図２３（ｂ）に示すように、半導体集積回路内において、半導体チップ１０の局所的な熱源となるジャンクションノードＪＮ１・ＪＮ２以外の半導体チップ１０（ＰＮ）に対応している。
【００９２】
また、サイドノードＳＩとリードノードＬＥは、図２（ａ）・図３（ｄ）と同様に、半導体集積回路内において、半導体チップ１０を搭載するケース部分のサイド部分およびリード端子の配置部分に対応している。
【００９３】
第２の実施の形態に係る熱抵抗解析モデルとして、チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、局所発熱部をジャンクションノードＪＮ１・ＪＮ２で表現し、局所発熱部以外の半導体チップ１０部分をプレートノードＰＮで表現することによって、半導体チップ内の複数の局所発熱を精度よく表現することができる。
【００９４】
（具体例）
第２の実施の形態に係る熱抵抗解析モデルとして、半導体チップ内の複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する具体例として、システム電源用集積回路１４０の模式的平面構成は、図２４（ａ）に示すように表され、図２４（ａ）に対応するシステム電源用集積回路１４０において、それぞれ発熱プロファイルが異なるＤＣ／ＤＣコンバータブロック１２１（ＪＮ１）およびＬＤＯレギュレータブロック１２２（ＪＮ２）の模式的平面構成は、図２４（ｂ）に示すように表される。また、第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００の鳥瞰構成は、図２４（ｃ）に示すように表される。なお、図２４（ａ）においてはジャンクションノードＪＮ１・ＪＮ２については表示しているが、その他の各部の詳細説明は省略する。
【００９５】
第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルを適用する半導体集積回路１００は、図２４（ｃ）に示すように、ダイ１４と、ダイ接続部１２と、半導体チップ１０とを備える。
【００９６】
半導体チップ１０は、ダイ１４上にダイ接続部１２を介して配置される。
【００９７】
ダイ１４は、基板上に搭載される金属層などのアイランドを構成し、局所ＤＥＬＰＨＩモデルにおけるボトムインナーノードＢＩに対応している。
【００９８】
ダイ接続部１２は、ダイ１４と半導体チップ１０を接続する半田層等で構成される。
【００９９】
半導体チップ１０の局所発熱部は、ジャンクションノードＪＮ１・ＪＮ２で表されている。また、局所発熱部（ジャンクションノードＪＮ１・ＪＮ２）以外の半導体チップ１０部分は、プレートノードＰＮで表されているが、実質的に半導体チップ１０の中心ＣＥがプレートノードＰＮに対応している。
【０１００】
システム電源用集積回路１４０においては、図２４（ａ）・図２４（ｂ）に示すように、主として、ＤＣ／ＤＣコンバータブロック１２１（ＪＮ１）・ＬＤＯレギュレータブロック１２２（ＪＮ２）のそれぞれのパワートランジスタ部分において局所発熱を生じる。このため、ＤＣ／ＤＣコンバータブロック１２１に対応するジャンクションノードＪＮ１と半導体チップ１０の中心ＣＥとの間には、熱抵抗θJN1Pが配置され、ＬＤＯレギュレータブロック１２２に対応するジャンクションノードＪＮ２と半導体チップ１０の中心ＣＥとの間には、熱抵抗θJN2Pが配置される。プレートノードＰＮ・ボトムインナーノードＢＩ間には、熱抵抗θNPBIが配置されている。
【０１０１】
第２の実施の形態に係る熱抵抗解析モデルとして、複数の局所発熱を表現する局所ＤＥＬＰＨＩモデルは、ジャンクションノードＪＮ１・Ｎ２に対して、１つプレートノードＰＮを追加し、ネットワークを追加することによって、チップ内の局所発熱を精度よく表現することができる。
【０１０２】
第２の実施の形態によれば、複数箇所で局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
【０１０３】
[第３の実施の形態：複数の局所発熱例]
第３の実施の形態に係る熱抵抗解析モデルとして、３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の模式的平面構成は、図２５（ａ）に示すように表される。また、第３の実施の形態に係る熱抵抗解析モデルとして、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを有する場合に局所ＤＥＬＰＨＩモデルを適用する半導体チップ１０の模式的平面構成は、図２５（ｂ）に示すように表される。
【０１０４】
３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を有する場合には、図２５(ａ)に示すように、３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を併合したジャンクションノードＪＮとして表現しても良い。３個のジャンクションノードＪＮ１・ＪＮ２・ＪＮ３を併合したジャンクションノードＪＮとして表現することによって、ジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
【０１０５】
同様に、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを有する場合には、図２５(ｂ)に示すように、複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを併合したジャンクションノードＪＮとして表現しても良い。複数個のジャンクションノードＪＮ１・ＪＮ２・…・ＪＮｍ・…・ＪＮ２ｍ・…・ＪＮｎを併合したジャンクションノードＪＮとして表現することによって、ジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
【０１０６】
第３の実施の形態に係る熱抵抗解析モデルとして、多チャンネル発熱源が有る場合もジャンクションノードＪＮとプレートノードＰＮを有する局所ＤＥＬＰＨＩモデルと同様に取り扱うことができる。
【０１０７】
第３の実施の形態によれば、複数箇所で局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
【０１０８】
以上説明したように、本実施の形態によれば、局所発熱する半導体集積回路の熱抵抗解析モデルとして精度の良好な熱抵抗解析モデル、およびこの熱抵抗解析モデルを適用した半導体集積回路を提供することができる。
【０１０９】
[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１０】
このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１１１】
本実施の形態の熱抵抗解析モデルは、局所発熱する半導体集積回路に適用可能であり、この半導体集積回路を電子部品とするモバイル機器、車載機器、産業機器、医療機器、ディスプレイ装置など幅広い分野に適用可能である。
【符号の説明】
【０１１２】
１０…半導体チップ
１２…ダイ接続部
１４…ダイ（ボトムインナー、アイランド）
１００、１００Ｍ…半導体集積回路
１２１…ＤＣ／ＤＣコンバータブロック
１２２…ＬＤＯレギュレータブロック
１４０…システム電源用集積回路
１５０…絶縁基板
２００…樹脂モールド層
Ｓ１…第１電極層（フットプリント）
Ｓ２…第２電極層
Ｐ１…第１プレーン電極層
Ｐ２…第２プレーン電極層
ＢＩ…ボトムインナーノード
ＢＯ…ボトムアウターノード
ＴＩ…トップインナーノード
ＴＯ…トップアウターノード
ＳＩ…サイドノード
ＬＥ…リードノード
ＬＥＳ…リードサイドノード
ＬＥＦ…リードフットノード
ＣＮ…ケースノード
ＢＮ…ボードノード
ＪＮ、ＪＮ１、ＪＮ２、…、ＪＮｍ、…、ＪＮ２ｍ、…、ＪＮｎ…ジャンクションノード
ＰＮ…プレートノード（追加ノード）
θJA、TIO、θTS、θJTI、θJTO、θTL、θJS、θJL、θSB、θJBI、θJBO、θLB、θBIO、θJP、θPBI、θJ1TI、θJ2TI、θJ1TO、θJ1S、θJ12、θJ2L、θJ2TO、θJN1P、θJN2P、θJ2B、θNPBI、θJ1BO、θJP、θPBI、θ1、θ2、θ3…熱抵抗
ＥＴ…等温線
ＣＥ…中心
Ｔj…ジャンクション温度
ＴPN…プレートノード（追加ノード）温度
Ｔa…周囲温度
Ｐ…消費電力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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