(57)【特許請求の範囲】
【請求項１】
複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、
前記撮像装置は、
前記複数の撮像セルの前記列ごとにそれぞれ設けられた第１出力信号線および第２出力信号線を含む、複数の出力信号線と、
第１フィードバック回路と、
第２フィードバック回路と、
を備え、
前記複数の撮像セルの各々は、光電変換部および前記光電変換部で発生した電気信号を検出する信号検出回路を有し、
前記複数の撮像セルの各列は、それぞれが、前記複数の撮像セルの列方向に隣接して配置された第１撮像セルおよび第２撮像セルを含む複数の組を有し、
前記複数の組のそれぞれに含まれる前記第１撮像セルは、奇数行に位置し、かつ、前記第１出力信号線に接続されており、
前記複数の組のそれぞれに含まれる前記第２撮像セルは、偶数行に位置し、かつ、前記第２出力信号線に接続されており、
前記第１フィードバック回路は、前記第１撮像セルの前記光電変換部で発生した電気信号を負帰還させる第１帰還経路を形成し、
前記第２フィードバック回路は、前記第２撮像セルの前記光電変換部で発生した電気信号を負帰還させる第２帰還経路を形成する、撮像装置。
【請求項２】
前記光電変換部は、画素電極、対向電極および前記画素電極と前記対向電極との間に配置された光電変換層を有し、
前記信号検出回路は、前記画素電極にゲートが接続された第１トランジスタを含み、
前記第１フィードバック回路は、前記第１撮像セルの前記第１トランジスタを前記第１帰還経路の一部に含み、
前記第２フィードバック回路は、前記第２撮像セルの前記第１トランジスタを前記第２帰還経路の一部に含む、請求項１に記載の撮像装置。
【請求項３】
前記信号検出回路は、前記画素電極にソースおよびドレインの一方が電気的に接続された第２トランジスタを含み、
前記第１フィードバック回路は、前記第１撮像セルの前記第１トランジスタの出力を前記第１撮像セルの前記第２トランジスタの前記ソースおよび前記ドレインの他方に負帰還させ、
前記第２フィードバック回路は、前記第２撮像セルの前記第１トランジスタの出力を前記第２撮像セルの前記第２トランジスタの前記ソースおよび前記ドレインの他方に負帰還させる、請求項２に記載の撮像装置。
【請求項４】
前記第１撮像セルの前記第２トランジスタのソースおよびドレインの前記他方は、前記第１撮像セルの前記第１トランジスタのソースおよびドレインのうち前記第１出力信号線に電気的に接続される側に電気的に接続されており、
前記第２撮像セルの前記第２トランジスタのソースおよびドレインの前記他方は、前記第２撮像セルの前記第１トランジスタのソースおよびドレインのうち前記第２出力信号線に電気的に接続される側に電気的に接続されている、請求項３に記載の撮像装置。
【請求項５】
前記第１撮像セルの前記第１トランジスタのソースおよびドレインのうち前記第１出力信号線に電気的に接続される側と反対側に電気的に接続され、かつ、前記第２撮像セルの前記第１トランジスタのソースおよびドレインのうち前記第２出力信号線に電気的に接続される側と反対側に電気的に接続された電源線をさらに備える、請求項２から４のいずれかに記載の撮像装置。
【請求項６】
前記電源線には、互いに異なる２つの電圧が選択的に印加される、請求項５に記載の撮像装置。
【請求項７】
前記信号検出回路は、ソースおよびドレインの一方が前記画素電極に電気的に接続された第３トランジスタを含む、請求項３に記載の撮像装置。
【請求項８】
前記第３トランジスタのソースおよびドレインの他方は、前記第２トランジスタのソースおよびドレインの前記他方に電気的に接続されている、請求項７に記載の撮像装置。
【請求項９】
前記第１フィードバック回路および前記第２フィードバック回路は、それぞれ、第１反転増幅器および第２反転増幅器を含み、
前記第１フィードバック回路は、前記第１出力信号線の一部および前記第１反転増幅器を前記第１帰還経路の一部に含み、
前記第２フィードバック回路は、前記第２出力信号線の一部および前記第２反転増幅器を前記第２帰還経路の一部に含む、請求項１、２、３、７または８に記載の撮像装置。
【請求項１０】
前記第１反転増幅器の入力端子の一方および前記第２反転増幅器の入力端子の一方に供給される参照信号を生成する参照信号生成回路をさらに備え、
前記参照信号生成回路は、前記複数の撮像セルの配列の外側に配置されている、請求項９に記載の撮像装置。
【請求項１１】
前記第１出力信号線および前記第２出力信号線に電気的に接続された列回路をさらに備え、
前記参照信号生成回路は、前記参照信号を前記列回路に供給する、請求項１０に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が知られている。例えば下記の特許文献１は、光電変換層を有する光電変換素子Ｐを、信号読み出し回路１１が形成された半導体基板１０を覆う絶縁層２０上に配置した固体撮像素子を開示している（図２）。このような、いわゆる積層型の構造は、信号読み出し回路の上方に光電変換部が配置されるので開口率を維持しやすく、したがって、画素の微細化に有利である。
【０００３】
撮像装置の分野においては、ノイズ低減の要求がある。特に、光電変換によって生成された電荷のリセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要求がある。下記の特許文献２は、撮像領域における画素列ごとに帰還増幅器を設け、帰還増幅器を含む帰還経路の形成によってリセットノイズをキャンセルすることを提案している。参考のために、米国特許第６５３２０４０号明細書の開示内容の全てを本明細書に援用する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２２８６２１号公報
【特許文献２】米国特許第６５３２０４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２に提案されるような、帰還経路の形成によるリセットノイズのキャンセルは、信号の読み出しと比較して長い時間を必要とする。そのため、帰還経路の形成によるリセットノイズのキャンセルとフレームレートの向上とを両立させることは、一般に困難である。
【課題を解決するための手段】
【０００６】
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００７】
複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、前記撮像装置は、前記複数の撮像セルの前記列ごとにそれぞれ設けられた第１出力信号線および第２出力信号線を含む、複数の出力信号線と、第１フィードバック回路と、第２フィードバック回路とを備え、前記複数の撮像セルの各々は、光電変換部および前記光電変換部で発生した電気信号を検出する信号検出回路を有し、前記複数の撮像セルの各列は、前記第１出力信号線に接続された複数の第１撮像セルおよび前記第２出力信号線に接続された複数の第２撮像セルを含み、前記複数の第１撮像セルの各々は、奇数行に配置されており、前記複数の第２撮像セルの各々は、偶数行に配置されており、前記第１フィードバック回路は、前記第１撮像セルの前記光電変換部で発生した電気信号を負帰還させる第１帰還経路を形成し、前記第２フィードバック回路は、前記第２撮像セルの前記光電変換部で発生した電気信号を負帰還させる第２帰還経路を形成する、撮像装置。
【０００８】
包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路、方法またはコンピュータプログラムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システム、集積回路、方法およびコンピュータプログラムの任意の組み合わせによって実現されてもよい。
【０００９】
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
【発明の効果】
【００１０】
ノイズの低減と信号の高速な読み出しとを両立可能な撮像装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
【図２】図２は、画素アレイＰＡのある列に属する複数の撮像セル１０の駆動シーケンスの一例を示す模式図である。
【図３】図３は、同一の列に属する撮像セルの全てが共通の出力信号線に接続された回路構成を有する比較例の撮像装置を示す図である。
【図４】図４は、図２に示す駆動シーケンスにおける、各行の撮像セル１０の駆動タイミングをより詳細に示す図である。
【図５】図５は、撮像セル１０の回路構成の一例を示す図である。
【図６】図６は、図４を参照して説明した動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図７】図７は、撮像装置１００における動作の他の一例を示す概念図である。
【図８】図８は、図７に概略を示す第２の動作例をデジタル画像データの取得に適用した場合の、撮像セル１０の各行における駆動タイミングをより詳細に示す図である。
【図９】図９は、図７に概略を示す第２の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図１０】図１０は、撮像装置１００における動作のさらに他の一例を示す概念図である。
【図１１】図１１は、図１０に概略を示す第３の動作例をデジタル画像データの取得に適用した場合の、撮像セル１０の各行における駆動タイミングをより詳細に示す図である。
【図１２】図１２は、図１０に概略を示す第３の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図１３】図１３は、本開示の第２の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
【図１４】図１４は、図７に概略を示す第２の動作例を撮像装置２００に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図１５】図１５は、本開示の第３の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
【図１６】図１６は、本開示の第３の実施形態による撮像装置の例示的な回路構成の概略を示す図である。
【図１７】図１７は、図４を参照して説明した第１の動作例を撮像装置４００に適用したときの、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図１８】図１８は、図７に概略を示す第２の動作例を撮像装置４００に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す図である。
【図１９】図１９は、読み出し回路の他の一例を示す図である。
【図２０】図２０は、図１９に示す読み出し回路において、切り替え回路４７jの接続を変えた状態を示す図である。
【図２１】図２１は、第１および第２の実施形態に適用可能な、撮像セルの回路構成の他の例を示す図である。
【図２２】図２２は、第３の実施形態に適用可能な、撮像セルの回路構成の他の例を示す図である。
【図２３】図２３は、複数の撮像セルの同一例において、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。
【図２４】図２４は、複数の撮像セルの同一例において、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。
【図２５】図２５は、本開示の実施形態による撮像装置を有するカメラシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
本開示の一態様の概要は以下のとおりである。
【００１３】
［項目１］
複数の行および複数の列を有するマトリクス状に配列された複数の撮像セルを有する撮像装置であって、
撮像装置は、
複数の撮像セルの列ごとにそれぞれ設けられた第１出力信号線および第２出力信号線を含む、複数の出力信号線と、
第１フィードバック回路と、
第２フィードバック回路と、
を備え、
複数の撮像セルの各々は、光電変換部および光電変換部で発生した電気信号を検出する信号検出回路を有し、
複数の撮像セルの各列は、第１出力信号線に接続された複数の第１撮像セルおよび第２出力信号線に接続された複数の第２撮像セルを含み、
複数の第１撮像セルの各々は、奇数行に配置されており、
複数の第２撮像セルの各々は、偶数行に配置されており、
第１フィードバック回路は、第１撮像セルの光電変換部で発生した電気信号を負帰還させる第１帰還経路を形成し、
第２フィードバック回路は、第２撮像セルの光電変換部で発生した電気信号を負帰還させる第２帰還経路を形成する、撮像装置。
【００１４】
項目１の構成によれば、ある撮像セルから信号の読み出しを行いながら、同一列に属する他のある撮像セルに対して帰還経路を形成し得る。
【００１５】
［項目２］
光電変換部は、画素電極、対向電極および画素電極と対向電極との間に配置された光電変換層を有し、
信号検出回路は、画素電極にゲートが接続された信号検出トランジスタを含み、
第１フィードバック回路は、第１撮像セルの信号検出トランジスタを第１帰還経路の一部に含み、
第２フィードバック回路は、第２撮像セルの信号検出トランジスタを第２帰還経路の一部に含む、項目１に記載の撮像装置。
【００１６】
項目２の構成によれば、信号検出トランジスタの出力を帰還させることができる。
【００１７】
［項目３］
信号検出回路は、画素電極にソースおよびドレインの一方が電気的に接続されたフィードバックトランジスタを含み、
第１フィードバック回路は、第１撮像セルの信号検出トランジスタの出力を第１撮像セルのフィードバックトランジスタのソースおよびドレインの他方に負帰還させ、
第２フィードバック回路は、第２撮像セルの信号検出トランジスタの出力を第２撮像セルのフィードバックトランジスタのソースおよびドレインの他方に負帰還させる、項目２に記載の撮像装置。
【００１８】
項目３の構成によれば、フィードバックトランジスタを用いた帯域制限を実行し得る。
【００１９】
［項目４］
第１フィードバック回路および第２フィードバック回路は、それぞれ、第１反転増幅器および第２反転増幅器を含み、
第１フィードバック回路は、第１出力信号線の一部および第１反転増幅器を第１帰還経路の一部に含み、
第２フィードバック回路は、第２出力信号線の一部および第２反転増幅器を第２帰還経路の一部に含む、項目１から３のいずれかに記載の撮像装置。
【００２０】
［項目５］
第１反転増幅器の入力端子の一方および第２反転増幅器の入力端子の一方に供給される参照信号を生成する参照信号生成回路をさらに備え、
参照信号生成回路は、複数の撮像セルの配列の外側に配置されている、項目４に記載の撮像装置。
【００２１】
項目５の構成によれば、参照信号生成回路が画素アレイ外に配置されるので、撮像セルの微細化に有利である。
【００２２】
［項目６］
第１出力信号線および第２出力信号線に電気的に接続された列回路をさらに備え、
参照信号生成回路は、参照信号を列回路に供給する、項目５に記載の撮像装置。
【００２３】
項目６の構成によれば、参照信号を暗時レベルとして用いた雑音抑制処理を実行し得る。
【００２４】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００２５】
（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成の概略を示す。図１に示す撮像装置１００は、複数の撮像セル１０を含む画素アレイＰＡと、周辺回路とを有する。画素アレイＰＡを構成する複数の撮像セル１０は、複数の行および複数の列を有するマトリクス状に配列されている。
【００２６】
画素アレイＰＡ中の撮像セル１０の数は、例えば、数百万〜数千万個程度であり得る。図１では、図が過度に複雑になることを避けるために、行方向に沿って３個、列方向に沿って２個並んだ合計６個の撮像セル１０の群を代表的に示している。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向であるなお、図１は、撮像セル１０の配列をあくまで模式的に示しており、行方向に沿って並ぶ複数の撮像セル１０が厳密に直線状に並んでいる必要はない。例えば、行方向に沿って互いに隣接する２つの撮像セルの間で、一方の中心が他方の中心に対して列方向に沿って画素ピッチの半分程度ずれていてもよい。列方向に沿って並ぶ複数の撮像セル１０についても同様に、列方向に沿って厳密に直線状に並んでいる必要はない。
【００２７】
複数の撮像セル１０は、例えば半導体基板に２次元に配列されることにより、撮像領域を形成する。以下では、画素アレイＰＡにおけるある行および／またはある列を下付き文字によって指し示すことがある。例えば、第ｉ行第ｊ列に位置する撮像セル１０を、撮像セル１０i,jのように表記することがある（ｉおよびｊは、１以上の整数）。
【００２８】
本開示の実施形態では、撮像セル１０の列ごとに第１出力信号線３０ａおよび第２出力信号線３０ｂの組が設けられる。例えば、画素アレイＰＡの第ｊ列には、列方向に沿って延びる第１出力信号線３０ａjおよび第２出力信号線３０ｂjが配置され、第（ｊ＋１）列には、列方向に沿って延びる第１出力信号線３０ａj+1および第２出力信号線３０ｂj+1が配置される。各出力信号線の一端には、負荷トランジスタなどによって構成される定電流源が接続される。図示する例において、第ｊ列の第１出力信号線３０ａjおよび第２出力信号線３０ｂjの一端には、定電流源４０ａjおよび４０ｂjがそれぞれ接続されている。第（ｊ＋１）列の第１出力信号線３０ａj+1および第２出力信号線３０ｂj+1の一端には、定電流源４０ａj+1および４０ｂj+1がそれぞれ接続されている。
【００２９】
各撮像セル１０は、第１出力信号線３０ａおよび第２出力信号線３０ｂのいずれか一方との接続を有する。換言すれば、撮像セル１０の各列は、第１出力信号線３０ａとの接続を有する１以上の撮像セル１０と、第２出力信号線３０ｂとの接続を有する１以上の撮像セル１０とを含んでいる。この例では、第ｊ列に属する複数の撮像セル１０のうち、第ｉ行の撮像セル１０i,jおよび第（ｉ＋２）行の撮像セル１０i+2,jが第１出力信号線３０ａjに接続されており、第（ｉ＋１）行の撮像セル１０i+1,jが第２出力信号線３０ｂjに接続されている。また、この例では、第（ｊ＋１）列に属する複数の撮像セル１０についても第ｊ列と同様に、第ｉ行の撮像セル１０i,j+1および第（ｉ＋２）行の撮像セル１０i+2,j+1が第１出力信号線３０ａj+1に接続され、第（ｉ＋１）行の撮像セル１０i+1,j+1が第２出力信号線３０ｂj+1に接続されている。つまり、この例では、画素アレイＰＡにおける奇数行（または偶数行）の撮像セル１０が第１出力信号線３０ａに接続されており、偶数行（または奇数行）の撮像セル１０が第２出力信号線３０ｂに接続されている。
【００３０】
後述するように、撮像セル１０の各々は、光電変換部と、光電変換部で発生した電気信号を検出する信号検出回路とを有する。各撮像セル１０の信号検出回路は、典型的には、アドレストランジスタを含む。アドレストランジスタをオンとすることにより、所望の撮像セル１０の出力信号を、対応する出力信号線に読み出すことができる。
【００３１】
図１において模式的に示すように、アドレストランジスタにおけるオンおよびオフは、アドレス制御信号ＳＥＬを用いて行単位で制御され得る。アドレス制御信号ＳＥＬは、典型的には、周辺回路として配置される垂直走査回路（不図示）から供給される。アドレス制御信号ＳＥＬを用いて行単位で撮像セル１０を選択することにより、撮像セル１０から、対応する出力信号線に行単位で信号を読み出すことができる。ここでは、奇数行（または偶数行）に属する各撮像セル１０の出力が第１出力信号線３０ａを介して読み出され、偶数行（または奇数行）に属する各撮像セル１０の出力が第２出力信号線３０ｂを介して読み出される。
【００３２】
図１に例示する構成において、撮像セル１０の各列の第１出力信号線３０ａおよび第２出力信号線３０ｂは、切り替え回路４１に接続されている。図示するように、切り替え回路４１は、第１出力信号線３０ａおよび第２出力信号線３０ｂの組と、撮像セル１０の各列に対応して設けられた列回路４４との間に接続される。ここで例示する構成においては、切り替え回路４１と列回路４４との間に、第２の切り替え回路４２が接続されている。
【００３３】
切り替え回路４１は、第１出力信号線３０ａに接続された第１スイッチング素子Ｓ１および第２出力信号線３０ｂに接続された第２スイッチング素子Ｓ２を有する。第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２は、相補的に動作するように制御される。すなわち、第１スイッチング素子Ｓ１がオンのとき、第２スイッチング素子Ｓ２はオフであり、第１スイッチング素子Ｓ１がオフのとき、第２スイッチング素子Ｓ２はオンである。第１スイッチング素子Ｓ１がオンのとき、第１出力信号線３０ａと第２の切り替え回路４２との間の接続が確立され、第１出力信号線３０ａの電圧ＶＳＩＧａが切り替え回路４２に入力される。第２スイッチング素子Ｓ２がオンのとき、第２出力信号線３０ｂと切り替え回路４２との間の接続が確立され、第２出力信号線３０ｂの電圧ＶＳＩＧｂが切り替え回路４２に入力される。
【００３４】
切り替え回路４２は、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４を有する。第４スイッチング素子Ｓ４は、列回路４４と切り替え回路４１との間に接続されている。第３スイッチング素子Ｓ３は、列回路４４と、撮像装置１００の動作時に参照電圧ＶＲＥＦが印加される参照電圧線４６との間に接続されている。第１スイッチング素子Ｓ１、第２スイッチング素子Ｓ２、第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４は、例えば電界効果トランジスタ（ＦＥＴ）である。
【００３５】
参照電圧線４６は、参照電圧ＶＲＥＦを供給する電圧供給回路４８に接続されている。電圧供給回路４８は、特定の電源回路に限定されない。電圧供給回路４８は、参照電圧ＶＲＥＦを生成する回路であってもよいし、他の電源から供給された電圧を参照電圧ＶＲＥＦに変換する回路であってもよい。図示するように、参照電圧ＶＲＥＦを供給する電圧供給回路４８の画素アレイＰＡ外への配置は、画素の微細化に有利である。
【００３６】
切り替え回路４２における第３スイッチング素子Ｓ３および第４スイッチング素子Ｓ４は、上述の第１スイッチング素子Ｓ１および第２スイッチング素子Ｓ２と同様に、相補的に動作するように制御される。すなわち、第４スイッチング素子Ｓ４がオンのとき、切り替え回路４１と列回路４４との間の接続が確立されることにより、第１出力信号線３０ａの電圧ＶＳＩＧａおよび第２出力信号線３０ｂの電圧ＶＳＩＧｂのいずれか一方が入力ＶＩＮとして列回路４４に供給される。一方、第３スイッチング素子Ｓ３がオンのとき、参照電圧線４６と列回路４４との間の接続が確立され、列回路４４に参照電圧ＶＲＥＦが供給される。
【００３７】
列回路４４は、相関二重サンプリングに代表される雑音抑圧信号処理、アナログ−デジタル変換（ＡＤ変換）などを行う。この例では、列回路４４に上述の参照電圧ＶＲＥＦを供給することが可能であり、参照電圧ＶＲＥＦを雑音抑圧信号処理において利用することができる。列回路４４の出力は、不図示の水平信号読み出し回路に供給される。水平信号読み出し回路は、複数の列回路４４から水平共通信号線（不図示）に信号を順次に読み出す。
【００３８】
撮像装置１００は、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂを有する。この例では、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂが、撮像セル１０の列ごとに設けられている。例えば第ｊ列の第１フィードバック回路ＦＣａjは、第１出力信号線３０ａjに接続された撮像セル１０p,j（ここではｐ＝ｉ，ｉ＋２，ｉ＋４，…）の光電変換部で発生した電気信号を負帰還させる第１帰還経路を形成する。また、第ｊ列の第２フィードバック回路ＦＣｂjは、第２出力信号線３０ｂjに接続された撮像セル１０q,j（ここではｑ＝ｉ＋１，ｉ＋３，ｉ＋５，…）の光電変換部で発生した電気信号を負帰還させる第２帰還経路を形成する。なお、撮像装置１００の動作時における第１帰還経路の形成は、第１出力信号線３０ａjに接続された撮像セル１０p,jの全てに対して同時ではなく、１つずつ順次に実行される。同様に、撮像装置１００の動作時における第２帰還経路の形成は、第２出力信号線３０ｂjに接続された撮像セル１０q,jの全てに対して同時ではなく、１つずつ順次に実行される。
【００３９】
図１に示す例では、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂは、それぞれ、第１反転増幅器５０ａおよび第２反転増幅器５０ｂを有する。図示するように、第１反転増幅器５０ａの反転入力端子には、第１出力信号線３０ａが接続される。第１反転増幅器５０ａの出力端子には、第１フィードバック線５２ａが接続されている。第１フィードバック線５２ａには、第１出力信号線３０ａとの接続を有する撮像セル１０が接続されている。他方、第２反転増幅器５０ｂの反転入力端子は、第２出力信号線３０ｂに接続されている。第２反転増幅器５０ｂの出力端子には、第２フィードバック線５２ｂが接続されており、第２フィードバック線５２ｂには、第２出力信号線３０ｂとの接続を有する撮像セル１０が接続されている。
【００４０】
例えば第ｊ列に注目すると、第１出力信号線３０ａとの接続を有する撮像セル１０i,jおよび撮像セル１０i+2,jは、第１フィードバック線５２ａjとの接続を有し、第２出力信号線３０ｂとの接続を有する撮像セル１０i+1,jは、第２フィードバック線５２ｂjとの接続を有する。アドレス制御信号ＳＥＬiの制御により、例えばｉ行の撮像セル１０i,jを選択すると、撮像セル１０i,jの信号が第１出力信号線３０ａjを介して第１反転増幅器５０ａjに入力され、第１反転増幅器５０ａjの出力ＦＢＯａjが第１フィードバック線５２ａjを介して撮像セル１０i,jに帰還される。つまり、この例では、第１フィードバック回路ＦＣａは、第１出力信号線３０ａの一部および第１反転増幅器５０ａを第１帰還経路の一部に含む。同様に、例えば（ｉ＋１）行の撮像セル１０i+1,jを選択すれば、撮像セル１０i+1,jの信号が第２出力信号線３０ｂjを介して第２反転増幅器５０ｂjに入力され、第２反転増幅器５０ｂjの出力ＦＢＯｂjが第２フィードバック線５２ｂjを介して撮像セル１０i+1,jに帰還される。すなわち、この例では、第２フィードバック回路ＦＣｂは、第２出力信号線３０ｂの一部および第２反転増幅器５０ｂを第２帰還経路の一部に含んでいる。
【００４１】
なお、この例では、第１反転増幅器５０ａおよび第２反転増幅器５０ｂの非反転入力端子は、いずれも、参照電圧線４６に接続されている。したがって、第１帰還経路の形成時、第１出力信号線３０ａの電圧は、参照電圧ＶＲＥＦに収束する。また、第２帰還経路の形成時、第２出力信号線３０ｂの電圧は、参照電圧ＶＲＥＦに収束する。後述するように、この例では、リセットにおける基準電圧として参照電圧ＶＲＥＦが利用される。参照電圧ＶＲＥＦの具体的な値は、電源電圧（例えば３．３Ｖ）と接地（０Ｖ）との範囲内で任意に設定可能である。
【００４２】
（撮像装置１００における第１の動作例）
図２は、撮像装置１００における動作の一例を示す概念図である。図２における横軸Ｔは、時間を表しており、図２は、画素アレイＰＡのある列に属する複数の撮像セル１０の駆動シーケンスを模式的に示している。具体的には、図２中のＲｏｗ1、Ｒｏｗ2、Ｒｏｗk、Ｒｏｗk+1およびＲｏｗk+2は、それぞれ、第１行、第２行、第ｋ行、第（ｋ＋１）行および第（ｋ＋２）行の撮像セル１０における駆動シーケンスを表している。ここで、ｋは、１よりも大きな偶数である。
【００４３】
撮影においては、まず、各撮像セル１０に対するリセットを実行する。リセットは、信号電荷を蓄積するための電荷蓄積領域に残存している信号電荷を電荷蓄積領域の外部に排出し、電荷蓄積領域の電位を所定のリセット電圧にセットするための処理である。典型的には、電荷蓄積領域と、リセット電圧の供給源との間に配置されたトランジスタ（リセットトランジスタと呼ばれる）をオンとしてこれらを電気的に接続することによって電荷蓄積領域の電位を所定のリセット電圧にセットし、その後、そのトランジスタをオフとする。
【００４４】
リセットトランジスタのオフ時、ｋＴＣノイズが発生する。図１に例示する構成では、撮像装置１００が第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂを有するので、第１帰還経路および第２帰還経路の形成により、ｋＴＣノイズをキャンセルすることが可能である。第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂを利用したノイズキャンセル時の動作例の詳細は、後述する。
【００４５】
図１を参照して説明した回路構成では、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂが、非反転入力端子が参照電圧線４６に接続された第１反転増幅器５０ａおよび第２反転増幅器５０ｂをそれぞれ有している。そのため、第１帰還経路および第２帰還経路の形成により、第１出力信号線３０ａの電圧および第２出力信号線３０ｂの電圧が、いずれも参照電圧ＶＲＥＦに収束する。帰還経路の解消時にもノイズが発生し得るが、後述するように、この時に発生するノイズは、十分に小さいといってよい。したがって、帰還経路の解消後における第１出力信号線３０ａの電圧は、参照電圧ＶＲＥＦにおおよそ等しく、また、帰還経路の解消後における第２出力信号線３０ｂの電圧も、参照電圧ＶＲＥＦにおおよそ等しい。つまり、ここでは、露光を行う前の信号レベル（以下、「暗時レベル」と呼ぶことがある）は、参照電圧ＶＲＥＦにおおよそ等しい。以下では、説明の便宜のために、電荷蓄積領域の電位のリセットおよび帰還によるノイズの抑制の一連の動作を「フィードバックリセット」と呼ぶことがある。
【００４６】
図２中、矩形の網掛けＦＢｒ１およびＦＢｒ２は、フィードバックリセットの期間を模式的に示している。図２中、矩形の網掛けＥＸＰは、露光期間を模式的に示す。露光期間ＥＸＰの前のフィードバックリセットＦＢｒ１は、電荷蓄積領域から信号電荷を排出する、いわゆる電子シャッタに相当する。図２において模式的に示すように、電子シャッタとしてのフィードバックリセットＦＢｒ１は、行単位で順次に実行される。この例では、奇数行の撮像セル１０におけるフィードバックリセットＦＢｒ１は、第１フィードバック回路ＦＣａを用いて行われる。また、偶数行の撮像セル１０におけるフィードバックリセットＦＢｒ１は、第２フィードバック回路ＦＣｂを用いて行われる。
【００４７】
フィードバックリセットＦＢｒ１の実行後、露光を開始する。露光により、電荷蓄積領域に信号電荷が蓄積される。露光期間ＥＸＰの終了後、信号の読み出しを行う。この時に得られる画像信号は、照度に応じた信号レベルを有する。図２中、ハッチングの付された矩形ＳＲは、画像信号の読み出し期間を模式的に示す。図２に模式的に示すように、画像信号の読み出しも行単位で順次に実行される。奇数行の撮像セル１０からの画像信号の読み出しであれば、図１に示す切り替え回路４１の第１スイッチング素子Ｓ１および切り替え回路４２の第４スイッチング素子Ｓ４がオンである。偶数行の撮像セル１０からの画像信号の読み出しであれば、図１に示す切り替え回路４１の第２スイッチング素子Ｓ２および切り替え回路４２の第４スイッチング素子Ｓ４がオンである。以下では、ある行の画像信号の読み出しからその次の行の画像信号の読み出しまでの期間を１Ｈ期間と呼ぶことがある。ここでは、露光の前にフィードバックリセットＦＢｒ１を行っているので、ノイズの影響が低減された画像信号が得られる。
【００４８】
画像信号の読み出しの後、２回目のフィードバックリセットＦＢｒ２を実行する。フィードバックリセットＦＢｒ２も行単位で実行される。フィードバックリセットＦＢｒ２により、第１出力信号線３０ａから出力される電圧および第２出力信号線３０ｂから出力される電圧が、参照電圧ＶＲＥＦにおおよそ等しい電圧となる。すなわち、第１出力信号線３０ａから出力される信号および第２出力信号線３０ｂから出力される信号が暗時レベルと同等なレベルにまで低下する。
【００４９】
フィードバックリセットＦＢｒ２の終了後、出力信号を行単位で読み出す。この時に読み出される出力信号が、リセットレベルに対応するリセット信号である。図２中、ハッチングの付された矩形ＲＲは、リセット信号の読み出し期間を模式的に示す。期間ＳＲにおいて読み出された画像信号と、期間ＲＲにおいて読み出されたリセット信号との間の差分をとることにより、固定ノイズの影響が除去された信号が得られる。
【００５０】
図１を参照して説明したように、本開示の実施形態では、撮像セル１０の列ごとに第１出力信号線３０ａおよび第２出力信号線３０ｂの組を設け、同一の列に属する撮像セル１０の一部（例えば奇数行の撮像セル１０）を第１出力信号線３０ａに接続し、他の一部の撮像セル１０の一部（例えば偶数行の撮像セル１０）を第２出力信号線３０ｂに接続している。そのため、第１出力信号線３０ａに接続された撮像セル１０からの信号の読み出しと、第２出力信号線３０ｂに接続された撮像セル１０に対するフィードバックリセットとを並行して実行することが可能である。これにより、例えば、図２に模式的に示すように、ある行において信号を読み出している間（期間ＳＲおよび／または期間ＲＲ）に、他のある行において帰還経路を形成し、電子シャッタ（フィードバックリセットＦＢｒ１）を実行することができる。したがって、ノイズの影響を低減しながら、１フレーム分の画像を形成するための信号をより高速に読み出すことが可能であり、高フレームレートを実現し得る。
【００５１】
図３は、同一の列に属する撮像セルの全てが共通の出力信号線に接続された回路構成を有する撮像装置を比較例として示す。図３に示す撮像装置５００では、同一の列に属する複数の撮像セル１０が、共通の出力信号線３０に接続されている。図示するように、撮像セル１０の各列に対応して設けられた出力信号線３０の各々の一端には、定電流源４０および列回路４４が接続される。撮像装置５００は、垂直走査回路５１に接続された、行方向に沿って延びる複数の制御線を有する。同一の行に属する複数の撮像セル１０は、共通して同じ制御線に接続されている。
【００５２】
撮像装置５００は、撮像セル１０の列ごとに、反転増幅器５０をその一部に含むフィードバック回路ＦＣを有している。反転増幅器５０の入力端子のうちの一方には出力信号線３０が接続されており、出力端子にはフィードバック線５２が接続されている。図示するように、この例では、同一の列に属する複数の撮像セル１０は、共通のフィードバック線５２に接続されている。
【００５３】
比較例の撮像装置５００では、ある出力信号線３０との接続を有する複数の撮像セル１０の全てが、その出力信号線３０に対応するフィードバック線５２に接続されている。そのため、ある撮像セル１０に対して帰還経路を形成している時には、同一の列に属する他の撮像セル１０から並行して信号を読み出すことはできない。したがって、図２に示すように、同一の列において、ある行における、期間ＳＲの開始から期間ＲＲの終了までの期間と、他の行における電子シャッタ（フィードバックリセットＦＢｒ１）とをオーバーラップさせることはできない。つまり、ある行における、期間ＳＲの開始から期間ＲＲの終了までの一連の動作が終了してからでなければ、同一列の他の行において電子シャッタを開始することができない。換言すれば、撮像セル１０の列ごとに出力信号線３０およびフィードバック線５２を１本ずつ配置する構成においては、フレームレートは、ノイズキャンセリングに要する期間（典型的には数μ秒）による制約を受ける。これに対し、図１に例示した構成によれば、ある行における、期間ＳＲの開始から期間ＲＲの終了までの一連の動作の終了を待つことなく、同一列の他の行において電子シャッタを開始することが可能である。
【００５４】
図４は、撮像装置１００の撮像セル１０の各行における駆動タイミングをより詳細に示す。図４は、デジタル画像データを取り出す場合の動作の例である。なお、図４では、複雑さを回避するため、第１行および第２行における、露光期間ＥＸＰの前のフィードバックリセットＦＢｒ１を示していない。
【００５５】
図１に例示する構成において、列回路４４は、例えば積分型ＡＤ変換器を有し得る。この場合、列回路４４に入力される電圧をデジタル出力に変換するための期間が必要である。図４中、ハッチングの付された矩形ＤＣは、画像信号のＡＤ変換（ダウンカウント）に要する期間を模式的に示し、ハッチングの付された矩形ＵＣは、リセット信号のＡＤ変換（アップカウント）に要する期間を模式的に示す。図２を参照して説明したような典型的な動作においては、画像を形成するための信号として、期間ＳＲにおいて読み出された画像信号と、期間ＲＲにおいて読み出されたリセット信号との間の差分が取得されるので、配置された複数の列回路４４ごとの特性バラつきの影響がキャンセルされる。
【００５６】
図４に示す例では、期間ＳＲの開始から期間ＵＣの終了までの期間が１Ｈ期間であるといえる。図４に示すように、図１に例示した構成によれば、ある行における、期間ＳＲの開始から期間ＵＣの終了までの期間と、他の行における電子シャッタ（フィードバックリセットＦＢｒ１）とをオーバーラップさせることが可能である。
【００５７】
（撮像セル１０の回路構成の一例）
図５は、撮像セル１０の回路構成の一例を示す。図５に示すように、各撮像セル１０は、光の照射により電気信号を生成する光電変換部１１と、信号検出回路ＳＣとを有する。以下では、積層型の構造を有する撮像装置を例示する。すなわち、光電変換部１１として、画素電極１１ｘ、光電変換層１１ｙおよび光透過性の対向電極１１ｚの積層構造を例示する。もちろん、光電変換部１１としてフォトダイオードを用いることも可能である。
【００５８】
信号検出回路ＳＣは、信号検出トランジスタ１２を有する。この例では、信号検出回路ＳＣは、アドレストランジスタ１４をさらに有している。図示するように、アドレストランジスタ１４は、信号検出トランジスタ１２と、対応する出力信号線（第１出力信号線３０ａまたは第２出力信号線３０ｂ）との間に接続されている。アドレストランジスタ１４のゲートは、垂直走査回路（不図示）との接続を有するアドレス制御線（不図示）に接続されており、撮像装置１００の動作時、アドレス制御信号ＳＥＬが印加される。垂直走査回路は、アドレス制御線を介してアドレストランジスタ１４のオンおよびオフを制御することにより、選択した撮像セル１０の信号検出トランジスタ１２の出力を、対応する出力信号線に読み出すことができる。
【００５９】
信号検出トランジスタ１２およびアドレストランジスタ１４は、典型的には、半導体基板に形成されたＦＥＴである。以下では、トランジスタとしてＮチャンネルＭＯＳを例示する。なお、半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。信号検出トランジスタ１２およびアドレストランジスタ１４が形成された半導体基板上には、これらのトランジスタを覆う絶縁層が配置される。
【００６０】
光電変換部１１は、画素電極１１ｘと、対向電極１１ｚと、これらの間に配置された光電変換層１１ｙを有する。画素電極１１ｘは、半導体基板上に設けられた絶縁層上に、隣接する他の撮像セル１０の画素電極１１ｘから電気的に分離されるようにして撮像セル１０ごとに設けられる。画素電極１１ｘは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
【００６１】
光電変換層１１ｙは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１１ｚを介して入射した光を受けて正および負の電荷（正孔−電子対）を生成する。光電変換によって生成された正および負の電荷の一方を信号電荷として利用することができる。以下では、信号電荷として正孔を例示する。光電変換層１１ｙは、典型的には、複数の撮像セル１０にわたって形成される。光電変換層１１ｙは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００６２】
対向電極１１ｚは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１１ｙの受光面側に配置される。典型的には、対向電極１１ｚは、光電変換層１１ｙと同様に、複数の撮像セル１０にわたって形成される。撮像装置１００の動作時、対向電極１１ｚには、例えば１０Ｖ程度のバイアス電圧が印加される。バイアス電圧によって対向電極１１ｚの電位を画素電極１１ｘの電位よりも高くすることにより、光電変換によって生成された、信号電荷としての正の電荷（例えば正孔）を画素電極１１ｘによって収集することができる。
【００６３】
画素電極１１ｘは、信号検出トランジスタ１２のゲートに電気的に接続されている。以下では、画素電極１１ｘおよび信号検出トランジスタ１２のゲートの間のノードＦＤを「電荷蓄積ノードＦＤ」と呼ぶことがある。画素電極１１ｘによって収集された信号電荷は、電荷蓄積ノードＦＤをその一部に含む電荷蓄積領域に蓄積される。図示するように、信号検出トランジスタ１２のソースおよびドレインの一方（ここではドレイン）は、撮像装置１００の動作時に電源電圧ＶＤＤが印加される電源配線（ソースフォロア電源）に接続されており、信号検出トランジスタ１２は、光電変換部１１によって生成された電気信号を増幅して出力する。
【００６４】
図５に例示する構成において、信号検出回路ＳＣは、ソースおよびドレインの一方が電荷蓄積ノードＦＤに接続され、ソースおよびドレインの他方が、対応するフィードバック線（第１フィードバック線５２ａまたは第２フィードバック線５２ｂ）に接続されたリセットトランジスタ１６を含んでいる。リセットトランジスタ１６のゲートは、リセット制御線（不図示）に接続されており、撮像装置１００の動作時、リセット制御線を介してリセット制御信号ＲＳＴが印加される。リセット制御線は、例えば垂直走査回路（不図示）に接続されている。垂直走査回路は、リセット制御線を介してリセットトランジスタ１６をオンとすることにより、選択した撮像セル１０の電荷蓄積ノードＦＤの電位をリセットすることができる。この例では、リセットトランジスタ１６をオンとすることにより、電荷蓄積ノードＦＤに、対応するフィードバック線の電圧が印加される。
【００６５】
図５に示す例では、信号検出回路ＳＣは、さらに、第１容量素子２１と、第２容量素子２２と、フィードバックトランジスタ１８とを有している。第１容量素子２１は、電荷蓄積ノードＦＤと、フィードバックトランジスタ１８のソースおよびドレインの一方との間に接続されている。換言すれば、フィードバックトランジスタ１８のソースおよびドレインの一方は、第１容量素子２１を介して光電変換部１１の画素電極１１ｘに電気的に接続されている。フィードバックトランジスタ１８のソースおよびドレインの他方は、対応するフィードバック線（第１フィードバック線５２ａまたは第２フィードバック線５２ｂ）に接続されている。以下では、フィードバックトランジスタ１８と第１容量素子２１との間のノードを「リセットドレインノードＲＤ」と呼ぶことがある。
【００６６】
フィードバックトランジスタ１８のゲートは、フィードバック制御線（不図示）に接続されており、撮像装置１００の動作時、フィードバック制御線を介してフィードバック制御信号ＦＢが印加される。フィードバック制御線は、例えば垂直走査回路（不図示）に接続されている。垂直走査回路は、フィードバック制御線を介してフィードバックトランジスタ１８のオンおよびオフを切り替えることができる。
【００６７】
アドレストランジスタ１４がオンの状態においてフィードバックトランジスタ１８がオンとされると、選択された撮像セル１０の信号検出トランジスタ１２をその一部に含む帰還経路が形成される。図示する例では、例えば、第ｉ行の撮像セル１０i,jのアドレストランジスタ１４およびフィードバックトランジスタ１８をオンとすることにより、撮像セル１０i,jの信号検出トランジスタ１２をその一部に含む第１帰還経路が形成される。第（ｉ＋１）行の撮像セル１０i+1,jのアドレストランジスタ１４およびフィードバックトランジスタ１８をオンとすれば、撮像セル１０i+1,jの信号検出トランジスタ１２をその一部に含む第２帰還経路が形成される。このように、第１フィードバック回路ＦＣａは、第１出力信号線３０ａとの接続を有する撮像セル１０の信号検出トランジスタ１２を第１帰還経路の一部に含む回路であるといえる。また、第２フィードバック回路ＦＣｂは、第２出力信号線３０ｂとの接続を有する撮像セル１０の信号検出トランジスタ１２を第２帰還経路の一部に含む回路であるといえる。
【００６８】
第１帰還経路の形成時、第１フィードバック回路ＦＣａは、第１出力信号線３０ａとの接続を有する撮像セル１０における信号検出トランジスタ１２の出力を、フィードバックトランジスタ１８のソースおよびドレインのうち、リセットドレインノードＲＤに接続されていない側に負帰還させる。第２帰還経路の形成時、第２フィードバック回路ＦＣｂは、第２出力信号線３０ｂとの接続を有する撮像セル１０における信号検出トランジスタ１２の出力を、フィードバックトランジスタ１８のソースおよびドレインのうち、リセットドレインノードＲＤに接続されていない側に負帰還させる。
【００６９】
第２容量素子２２は、第１容量素子よりも大きな容量値を有する容量素子である。第２容量素子２２の一方の電極は、リセットドレインノードＲＤに接続される。撮像装置１００の動作時、第２容量素子２２の他方の電極に、所定の電圧ＶＲ（例えば０Ｖ）が印加される。撮像装置１００の動作時において、電圧ＶＲは、固定された電圧であってもよいし、例えばパルス状の電圧であってもよい。
【００７０】
電荷蓄積ノードＦＤと基準電位ＶＲとの間に、第１容量素子２１および第２容量素子２２の直列接続を含む容量回路を設け、信号検出回路ＳＣに、電荷蓄積ノードＦＤへのリセット電圧の供給を制御するリセットトランジスタ１６および帰還経路の形成を制御するフィードバックトランジスタ１８を含めることにより、より効果的にｋＴＣノイズを低減し得る。
【００７１】
ここで、図６を参照して、上述の第１の動作例における、各トランジスタおよび各スイッチング素子の制御の例をより詳細に説明する。
【００７２】
図６は、図４を参照して説明した動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。ここでは、画素アレイＰＡの第１行第ｊ列の撮像セル１０1,jおよび第ｋ行第ｊ列の撮像セル１０k,jにおける動作の一例を説明する。ここでは、第ｋ行は、偶数行のうちの１つである。
【００７３】
図６中、ＳＥＬ1およびＳＥＬkのグラフは、それぞれ、第１行および第ｋ行のアドレス制御信号ＳＥＬの変化を表している。同様に、ＲＳＴ1およびＲＳＴkのグラフは、それぞれ、第１行および第ｋ行のリセット制御信号ＲＳＴの変化を表し、ＦＢ1およびＦＢkのグラフは、それぞれ、第１行および第ｋ行のフィードバック制御信号ＦＢの変化を表している。φ１〜φ４のグラフは、それぞれ、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４の制御信号の変化を表している。ここでは、第１スイッチング素子Ｓ１〜第４スイッチング素子Ｓ４のいずれについても、制御信号がハイレベルのときにオンされるとしている。図６では、列回路４４jに対する入力電圧ＶＩＮjのおおよその変化、ならびに、第１行および第ｋ行に関して、図４に示す駆動シーケンスもあわせて示されている。
【００７４】
図６に示す例では、まず、制御信号φ１およびφ４がハイレベルに切り替えられている。このとき、列回路４４jが第１出力信号線３０ａjに接続された状態となり、列回路４４jには、ＶＩＮjとして第１出力信号線３０ａjの電圧ＶＳＩＧａjが入力される。この例では、アドレス制御信号ＳＥＬ1がハイレベルとされている。したがって、第１出力信号線３０ａjの電圧ＶＳＩＧａjは、露光期間において撮像セル１０1,jの電荷蓄積ノードＦＤに蓄積された信号電荷量に応じた電圧である。つまり、列回路４４jによって撮像セル１０1,jの画像信号が読み出される。図示するように、画像信号の読み出しの後、撮像セル１０1,jに対してフィードバックリセットＦＢｒ２およびリセット信号の読み出しが実行される。
【００７５】
ここで、第ｋ行に注目すると、第ｋ行に対しては、電子シャッタとしてのフィードバックリセットＦＢｒ１が実行されている。典型的には、第ｋ行の撮像セル１０の各トランジスタに対し、以下のような制御が実行される。
【００７６】
フィードバックリセットＦＢｒ１においては、第ｋ行のアドレス制御信号ＳＥＬkがハイレベルとされ、撮像セル１０k,jのアドレストランジスタ１４がオンとされる。アドレストランジスタ１４のオンにより、撮像セル１０k,jの信号検出トランジスタ１２の出力電圧が第２出力信号線３０ｂjに印加される。
【００７７】
アドレス制御信号ＳＥＬkがハイレベルとされた状態で、リセット制御信号ＲＳＴkおよびフィードバック制御信号ＦＢkをハイレベルとする。リセット制御信号ＲＳＴkがハイレベルとされることにより、撮像セル１０k,jのリセットトランジスタ１６がオンとなり、リセットトランジスタ１６を介して、撮像セル１０k,jの電荷蓄積ノードＦＤに第２フィードバック線５２ｂjが電気的に接続される。これにより、第２フィードバック線５２ｂjの電圧が撮像セル１０k,jの電荷蓄積ノードＦＤに供給され、電荷蓄積ノードＦＤの電圧が、第２出力信号線３０ｂjの電圧が参照電圧ＶＲＥＦとなるような電圧にリセットされる。
【００７８】
続けて、リセット制御信号ＲＳＴkをローレベルとすることにより、撮像セル１０k,jのリセットトランジスタ１６をオフとする。リセットトランジスタ１６のオフに伴ってｋＴＣノイズが発生する。しかしながら、リセットトランジスタ１６のオフ時、フィードバックトランジスタ１８がオンとされたままであるので、信号検出トランジスタ１２の出力を負帰還させる第２帰還経路が形成された状態が継続している。そのため、リセットトランジスタ１６をオフにすることによって生じたｋＴＣノイズは、第２フィードバック回路ＦＣｂjの利得をＡとすれば、１／（１＋Ａ）の大きさまでキャンセルされる。
【００７９】
次に、フィードバック制御信号ＦＢkをローレベルとすることにより、撮像セル１０k,jのフィードバックトランジスタ１８をオフとする。フィードバックトランジスタ１８のオフに伴い、ｋＴＣノイズが発生する。ただし、ここでは、図５を参照して説明したように、信号検出回路ＳＣが、第１容量素子２１および第２容量素子２２を含んでいる。そのため、フィードバックトランジスタ１８のオフによって電荷蓄積ノードＦＤの電圧に加わるｋＴＣノイズの大きさを、信号検出回路ＳＣ中に第１容量素子２１および第２容量素子２２を設けずにフィードバックトランジスタ１８を電荷蓄積ノードＦＤに直接接続した場合の（Ｃｆｄ／Ｃ２）1/2×（Ｃ１／（Ｃ１＋Ｃｆｄ））倍に抑圧することができる。このように、信号検出回路ＳＣに第１容量素子２１および第２容量素子２２を設けることにより、電荷蓄積ノードＦＤの電圧に加わるｋＴＣノイズの大きさをより低減することが可能である。なお、上記の式中、Ｃｆｄ、Ｃ１およびＣ２は、それぞれ、電荷蓄積ノードＦＤの容量値、第１容量素子２１の容量値および第２容量素子２２の容量値を表し、「×」は、乗算を意味する。
【００８０】
フィードバックリセットＦＢｒ１により、第２出力信号線３０ｂjの電圧ＶＳＩＧｂjは、参照電圧ＶＲＥＦにほぼ等しい電圧レベルとなる。この例のように、ノイズキャンセル開始時、すなわち、リセットトランジスタ１６のオフ時における出力信号線（ここでは第２出力信号線３０ｂj）の電圧を、ノイズキャンセル後の目標電圧である参照電圧ＶＲＥＦに近づけておくことにより、比較的短い時間でｋＴＣノイズをキャンセルすることが可能である。フィードバックリセットＦＢｒ１の終了後、アドレストランジスタ１４をオフとして、第ｋ行の露光（信号電荷の蓄積）を開始する。
【００８１】
図６の下部に示すように、この例では、第ｋ行のフィードバックリセットＦＢｒ１と並列的に、第１行の撮像セル１０1,jからの画像信号の読み出し、フィードバックリセットＦＢｒ２（露光後のフィードバックリセット）およびリセット信号の読み出しが実行されている。本開示の実施形態では、撮像セル１０k,jの出力を受ける出力信号線（第２出力信号線３０ｂj）と、撮像セル１０1,jの出力を受ける出力信号線（第１出力信号線３０ａj）とが別個の信号線であるので、このような並列的な制御が可能である。以下、画像信号およびリセット信号の読み出し時における制御の典型例を説明する。信号の読み出し動作自体は、各行の間で共通であるので、ここでは、第ｋ行における信号の読み出し時の制御を説明する。
【００８２】
図６における右側の各グラフを参照する。図示するように、第ｋ行からの信号の読み出に際しては、制御信号φ１およびφ２をそれぞれローレベルおよびハイレベルに切り替える。これにより、列回路４４jが第２出力信号線３０ｂjに接続された状態となり、列回路４４jには、ＶＩＮjとして第２出力信号線３０ｂjの電圧ＶＳＩＧｂjが入力される。
【００８３】
列回路４４jと第２出力信号線３０ｂjとを接続した後、第ｋ行のアドレス制御信号ＳＥＬkをハイレベルとすることにより、撮像セル１０k,jのアドレストランジスタ１４をオンとする。アドレストランジスタ１４がオンとされることにより、第２出力信号線３０ｂjの電圧ＶＳＩＧｂjが、露光期間において電荷蓄積ノードＦＤに蓄積された信号電荷量に応じた電圧に変化する。すなわち、列回路４４jは、第２出力信号線３０ｂjを介して撮像セル１０k,jからの画像信号を受け取る。ここでは、撮像セル１０k,jからの画像信号として電圧値ＶSLの電圧レベルが取得されている。
【００８４】
画像信号の取得後、フィードバックリセットＦＢｒ２を実行する。図６からわかるように、フィードバックリセットＦＢｒ２おける各トランジスタの制御は、フィードバックリセットＦＢｒ１（電子シャッタ）とほぼ同様であり得る。
【００８５】
フィードバックリセットＦＢｒ２の終了後、撮像セル１０k,jからのリセット信号の読み出しを実行する。具体的には、リセットトランジスタ１６のオフ後、ノイズキャンセル期間として予め設定しておいた時間が経過した時（典型的にはフィードバックトランジスタ１８のオフの直後）に、第２出力信号線３０ｂjの電圧レベルを取得する。フィードバックリセットＦＢｒ１の場合と同様に、フィードバックリセットＦＢｒ２により、列回路４４jへの入力電圧ＶＩＮjは、参照電圧ＶＲＥＦにほぼ等しい電圧レベルに変化する。したがって、リセット信号として、参照電圧ＶＲＥＦにほぼ等しい電圧値ＶRFの電圧レベルが取得される。
【００８６】
画像信号とリセット信号の差分をとることにより、固定ノイズを除去した信号が得られる。つまり、電圧値ＶSLの電圧レベルと電圧値ＶRFの電圧レベルとの差分が、画像の形成に用いられる信号Ｓである。このようにして、ｋＴＣノイズおよび固定ノイズが除去された信号が得られる。
【００８７】
（撮像装置１００における第２の動作例）
多くの場合において、上述のフィードバックリセットＦＢｒ１およびＦＢｒ２は、信号の読み出しと比較して長い時間を要する。さらなる高フレームレート化を実現すべく本願発明者らが検討を行ったところ、本願発明者らは、リセット信号を得るためのフィードバックリセットＦＢｒ２を省略し得ることを見出した。
【００８８】
図７は、撮像装置１００における動作の他の一例を示す概念図である。図８は、図７に概略を示す第２の動作例をデジタル画像データの取得に適用した場合の、撮像セル１０の各行における駆動タイミングをより詳細に示す。例えば図７と図２とを比較すればわかるように、ここで説明する第２の動作例では、画素アレイＰＡの各行に対して電子シャッタとしてのフィードバックリセットＦＢｒ１を実行し、信号の読み出しの対象の行における、露光期間ＥＸＰに続く２回目のフィードバックリセットＦＢｒ２を省略している。各行において、信号の読み出しと比較して長い時間を要するフィードバックリセットの回数を削減することにより、１Ｈ期間をより短縮し得る。したがって、さらなる高フレームレートを実現し得る。
【００８９】
図９は、図７に概略を示す第２の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。まず、図９における左側の各グラフを参照する。この例では、第ｋ行のフィードバックリセットＦＢｒ１（電子シャッタ）の実行中に、第１行における画像信号の読み出しおよびリセット信号の読み出しが実行されている。第ｋ行のフィードバックリセットＦＢｒ１における、第ｋ行のアドレス制御信号ＳＥＬk、リセット制御信号ＲＳＴkおよびフィードバック制御信号ＦＢkの制御は、図６を参照して説明した制御と同様であり、説明を省略する。
【００９０】
上述したように、信号の読み出し動作自体は、各行の間で共通である。したがって、第１行からの信号の読み出し動作に代えて、図９における右側の各グラフを参照しながら、第ｋ行からの信号の読み出し動作を説明する。なお、この例では、第ｋ行からの信号の読み出し時、第１行のアドレス制御信号ＳＥＬ1、リセット制御信号ＲＳＴ1およびフィードバック制御信号ＦＢ1は、いずれもローレベルとされており、第１行は、例えば露光が実行されている状態にある。
【００９１】
第ｋ行からの画像信号の読み出しに際し、まず、制御信号φ２およびφ４がハイレベルとされる。これにより、列回路４４jが第２出力信号線３０ｂjに接続された状態となる。また、第ｋ行のアドレス制御信号ＳＥＬkがハイレベルとされることにより、撮像セル１０k,jのアドレストランジスタ１４がオンとなる。これにより、第２出力信号線３０ｂjの電圧ＶＳＩＧｂjが、撮像セル１０k,jの信号検出トランジスタ１２の出力電圧、すなわち、撮像セル１０k,jの電荷蓄積ノードＦＤに蓄積された信号電荷に応じた電圧（ここでは電圧値ＶSL）に変化する。結果として、列回路４４jには、撮像セル１０k,jの出力電圧が印加される。すなわち、列回路４４jは、撮像セル１０k,jからの画像信号（ここでは電圧値ＶSL）を取得する。
【００９２】
画像信号の取得後、制御信号φ４およびφ３が、それぞれ、ローレベルおよびハイレベルに切り替えられる。これにより、参照電圧線４６と列回路４４jとの間の接続が確立された状態となり、列回路４４jに参照電圧ＶＲＥＦが印加される。列回路４４jは、この参照電圧ＶＲＥＦをリセット信号として取得する。すなわち、この第２の動作例では、期間ＳＲにおいて取得した電圧（電圧値：ＶSL）と、期間ＲＲにおいて取得した参照電圧ＶＲＥＦとの間の差分を、画像の形成に用いる信号Ｓとして取得する。
【００９３】
上述の第１の動作例では、撮像セル１０の各々について、フィードバックリセットＦＢｒ２の実行後に取得される、参照電圧ＶＲＥＦにほぼ等しい電圧値ＶRFをリセット信号の電圧レベルとして用いている。これは、フィードバックリセットＦＢｒ２の実行後の電圧レベルを暗時レベルとして用い得るからである。既に説明したように、電子シャッタとしてのフィードバックリセットＦＢｒ１を実行した場合の暗時レベルは、参照電圧ＶＲＥＦにおおよそ等しく、また、フィードバックリセットＦＢｒ２の実行後の電圧レベルも、参照電圧ＶＲＥＦにほぼ等しいといってよい。そのため、フィードバックリセットＦＢｒ２の実行後の電圧レベルを暗時レベルとみなすことができる。撮像セル１０ごとにフィードバックリセットＦＢｒ２の実行後の電圧レベルを取得し、その電圧レベルを撮像セル１０ごとの暗時レベルとして用いることにより、撮像セル１０間および撮像セル１０の列間のバラつきに起因する固定ノイズを除去し得る。このようなパターンノイズの原因としては、撮像セル１０ごとの、信号検出トランジスタ１２におけるしきい値電圧（Ｖｔｈ）のバラつき、出力信号線ごと（列ごとといってもよい）の、定電流の大きさのバラつき、出力信号線ごとの負荷（配線抵抗、寄生容量など）のバラつきが挙げられる。
【００９４】
これに対し、第２の動作例では、参照電圧ＶＲＥＦそのものをリセットレベルとして利用している。上述した理由から、各撮像セル１０における暗時レベルは、参照電圧ＶＲＥＦの電圧レベルにほぼ等しく、したがって、参照電圧ＶＲＥＦを全ての画素に共通して基準の電圧レベルとして用いることが可能である。
【００９５】
ただし、参照電圧ＶＲＥＦを共通の基準の電圧レベルとすると、画像信号としての電圧ＶSLから参照電圧ＶＲＥＦを差し引くことによっては、上述のパターンノイズを完全に除去することは困難である。しかしながら、上述のパターンノイズは、比較的容易に除去することが可能である。例えば、フレーム走査の休止期間（ブランキング期間ともいう）に、撮像セル１０の列間の信号レベルのバラつきを取得し、列間のバラつきの情報をメモリに保持しておくことができる。列間のバラつきの情報に基づき、取得された画像データから列ごとのバラつきを減算することにより、列間のバラつきに起因するパターンノイズを除去し得る。あるいは、撮像セル１０間および撮像セル１０の列間のバラつきを考慮した暗時レベルを予め取得して撮像装置１００の外部のメモリに保持しておいてもよい。例えば撮像装置１００外の回路において、外部メモリに保持された暗時レベルを撮像装置１００の出力から減算することによっても同様に、パターンノイズの影響を低減することが可能である。撮像装置１００の外部への、パターンノイズの残存した信号の出力が許容される場合には、撮像装置１００における、パターンノイズの除去のステップは、省略され得る。
【００９６】
このように、参照電圧ＶＲＥＦの電圧レベルを暗時レベルとして用いることにより、第２のフィードバックリセットＦＢｒ２を省略しながら、第１の動作例と同様に、ノイズの影響が低減された信号Ｓを高速に取得することが可能である。第２の動作例によれば、第１の動作例と比較してさらにフレームレートを向上させ得る。
【００９７】
また、画像信号の取得からリセット信号の取得までの間のフィードバックリセットが省略されているので、第２の動作例は、ｋＴＣノイズ低減の観点からは第１の動作例と比較して有利である。例えば、１回のフィードバックリセットによって残存するノイズ量がＮであり、かつ、フィードバックリセットＦＢｒ１およびＦＢｒ２の間で残存ノイズ量が共通であると仮定する。この場合、２回のフィードバックリセットを実行したときのトータルのノイズ量は、（Ｎ2＋Ｎ2）1/2＝２1/2Ｎと表される。つまり、フィードバックリセットの回数を１回とすることにより、２回のフィードバックリセットを実行したときと比較して、トータルのノイズ量を（１／２）1/2倍に低減することができる。
【００９８】
図１に例示する回路構成のように、例えば切り替え回路４２を用いて参照電圧線４６の電圧を列回路４４に選択的に印加可能な構成を採用することにより、低ノイズとフレームレートの向上とを両立させ得る。また、参照電圧線４６を反転増幅器５０（第１反転増幅器５０ａおよび第２反転増幅器５０ｂ）の入力端子に接続し、参照電圧を反転増幅器５０および列回路４４に供給可能な構成を採用することにより、参照電圧の電圧レベルを暗時レベルとして用いることができる。本開示の実施形態によれば、露光を行う前の信号レベルと参照電圧の電圧レベルとがほぼ揃っているので、暗時レベルに代えて参照電圧の電圧レベルを画像信号の電圧レベルとの間の差分に用いても、ダイナミックレンジの低下はほとんど生じない。
【００９９】
なお、期間ＲＲに続けて、電子シャッタを実行することなく再び露光期間ＥＸＰを開始してもよい。例えば、図９に示す例において、第ｋ行における期間ＲＲに続けて再び露光期間ＥＸＰを開始してもよい。第１の動作例では、画像信号の取得ごとに第２のフィードバックリセットＦＢｒ２を実行するので、画像信号の取得後における出力信号線の出力は、暗時レベルに近い電圧レベルに低下する。これに対し、第２の動作例では第２のフィードバックリセットＦＢｒ２が実行されないので、リセット信号の取得後に列回路４４jに対する入力電圧ＶＩＮjが参照電圧ＶＲＥＦに低下することに対して、出力信号線（ここでは第２出力信号線３０ｂj）における電圧（ここではＶＳＩＧｂj）の値は、ＶSLのまま維持される。すなわち、期間ＲＲに続けて再び露光期間ＥＸＰを開始することにより、先の露光で得られる情報を破壊することなく、信号電荷のさらなる蓄積が可能である。つまり、第２の動作例を適用することにより、非破壊の読み出しが可能である。
【０１００】
（撮像装置１００における第３の動作例）
撮像装置の利用される場面によっては、ノイズの低減よりも高フレームレートの撮影を優先させる方が有益なことがある。例えば、高速で動く物体を検出する用途など、高速なサンプリングが求められるる場面では、パターンノイズの混入は、あまり大きな問題とはならない。あるいは、星空の撮影など、フレームレートが数十分、数時間単位などの長時間である場合には、適切な露光量を決定するための中間的なセンシングデータが得られると有益である。
【０１０１】
図１０は、撮像装置１００における動作のさらに他の一例を示す概念図である。図１１は、図１０に概略を示す第３の動作例をデジタル画像データの取得に適用した場合の、撮像セル１０の各行における駆動タイミングをより詳細に示す。ここで説明する第３の動作例では、画素アレイＰＡの各行に対して、撮影の始めに電子シャッタとしてのフィードバックリセットＦＢｒ１を実行し（図１１において不図示）、その後、複数回の露光および信号の読み出しを実行する。また、例えば図１１と図８とを比較すればわかるように、ある行における、リセット信号のＡＤ変換のための期間ＵＣと、次の行における画像信号の読み出しの期間ＳＲとがオーバーラップするような駆動を実行する。したがって、さらに短い１Ｈ期間を実現し得る。
【０１０２】
図１２は、図１０に概略を示す第３の動作例における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図１２における右側の各グラフは、第ｋ行からの信号の読み出し時における各制御信号の変化の例を示している。この例における具体的な制御は、図９を参照して説明した制御と同様である。
【０１０３】
図１２において右側に示すように、第３の動作例においても、非破壊の読み出しが可能である。第３の動作例においては、例えば、露光開始時に電子シャッタとしてのフィードバックリセットＦＢｒ１を実行し、ある期間において複数回の露光期間を設けて各露光期間ごとに画像信号の読み出しを実行する。得られた画像信号の各々に基づいて、複数回の読み出しに対応して複数枚の画像を構築することができる。画像信号の読み出しが非破壊であるので、時系列に明度が増大するような一連の画像の群が得られる。これらの画像の群を、センシング画像として利用することができる。例えば、ある期間において一連の画像の群を取得することにより、これらの画像のデータに基づいて、高速で動く物体を検出することが可能である。あるいは、一連の画像の群における明度の変化から最適な露光時間を決定することができる。
【０１０４】
第３の動作例は、高速なオートフォーカス、移動する物体のセンシングなどに応用可能である。なお、撮影の始めにフィードバックリセットＦＢｒ１が実行されるので、ｋＴＣノイズの影響が低減されたセンシング画像を得ることができる。
【０１０５】
（第２の実施形態）
図１３は、本開示の第２の実施形態による撮像装置の例示的な回路構成の概略を示す。図１３では、画素アレイＰＡに含まれる複数の撮像セル１０のうち、第ｊ列に属する２つの撮像セル１０i,jおよび１０i+1,jが代表して図示されている。図１３に示す撮像装置２００と、図１を参照して説明した撮像装置１００との間の主な相違点は、撮像装置１００が第１出力信号線３０ａおよび第２出力信号線３０ｂに対応して第１反転増幅器５０ａおよび第２反転増幅器５０ｂを有していたことに対して、撮像装置２００では、各列ごとに１つの反転増幅器５０が設けられている点である。また、撮像装置２００は、第１出力信号線３０ａおよび第２出力信号線３０ｂの組と、反転増幅器５０との間に接続された第３の切り替え回路４３を有する。
【０１０６】
画素アレイＰＡにおける奇数行（または偶数行）の撮像セル１０が第１出力信号線３０ａに接続され、偶数行（または奇数行）の撮像セル１０が第２出力信号線３０ｂに接続される点は、第１の実施形態と共通である。図示するように、ここでは、第１出力信号線３０ａおよび第２出力信号線３０ｂは、切り替え回路４１および切り替え回路４３に接続されている。
【０１０７】
図１３に例示する構成において、切り替え回路４３は、第５スイッチング素子Ｓ５〜第８スイッチング素子Ｓ８を有する。第５スイッチング素子Ｓ５は、第１出力信号線３０ａおよび反転増幅器５０の反転入力端子の間に接続されており、第６スイッチング素子Ｓ６は、第２出力信号線３０ｂおよび反転増幅器５０の反転入力端子の間に接続されている。第７スイッチング素子Ｓ７は、反転増幅器５０の出力端子および第１フィードバック線５２ａの間に接続されており、第８スイッチング素子Ｓ８は、反転増幅器５０の出力端子および第２フィードバック線５２ｂの間に接続されている。第５スイッチング素子Ｓ５〜第８スイッチング素子Ｓ８は、例えばＦＥＴである。反転増幅器５０の非反転入力端子に参照電圧線４６が接続される点は、撮像装置１００と同様である。
【０１０８】
第５スイッチング素子Ｓ５および第６スイッチング素子Ｓ６は、相補的に動作するように制御される。第７スイッチング素子Ｓ７および第８スイッチング素子Ｓ８は、相補的に動作するように制御される。また、切り替え回路４３は、第５スイッチング素子Ｓ５がオンのとき、第７スイッチング素子Ｓ７がオンとなり、第６スイッチング素子Ｓ６がオンのとき、第８スイッチング素子Ｓ８がオンとなるように制御される。第５スイッチング素子Ｓ５および第７スイッチング素子Ｓ７がオンのとき、反転増幅器５０jをその経路の一部に含む、撮像セル１０i,jの出力を負帰還させる第１帰還経路が形成される。他方、第６スイッチング素子Ｓ６および第８スイッチング素子Ｓ８がオンのとき、反転増幅器５０jをその経路の一部に含む、撮像セル１０i+1,jの出力を負帰還させる第２帰還経路が形成される。
【０１０９】
第２の実施形態では、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂが、反転増幅器５０を共有している。そのため、図１３に例示する構成は、図４に示すように同一の列の異なる行の間でフィードバックリセットＦＢｒ１およびフィードバックリセットＦＢｒ２を並列的に実行するような制御には不適当である。しかしながら、第１の実施形態と同様に、上述の第２および第３の動作例と同様の制御を適用することが可能である。したがって、低ノイズの信号の高速な読み出しが可能である。また、非破壊読み出しも可能である。さらに、第２の実施形態では、第１フィードバック回路ＦＣａおよび第２フィードバック回路ＦＣｂの間で反転増幅器５０を共有するので、複数の撮像セル１０の列ごとに２つの反転増幅器を設ける必要がない。したがって、電力消費および／または撮像セルの面積を低減する観点からは、第１の実施形態よりも有利である。
【０１１０】
図１４は、図７に概略を示す第２の動作例を撮像装置２００に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図１４中、φ５〜φ８のグラフは、それぞれ、切り替え回路４３における第５スイッチング素子Ｓ５〜第８スイッチング素子Ｓ８の制御信号の変化を表している。ここでは、第５スイッチング素子Ｓ５〜第８スイッチング素子Ｓ８のいずれについても、制御信号がハイレベルのときにオンされるとしている。
【０１１１】
図１４における左側の各グラフを参照する。この例では、第１行の撮像セル１０1,jからの画像信号の読み出しの期間ＳＲおよびリセット信号の読み出しの期間ＲＲにおいて、制御信号φ６およびφ８がハイレベルとされている。制御信号φ６およびφ８がハイレベルとされることにより、第２帰還回路が形成される。したがって、図１４に示すように、第１行の撮像セル１０1,jからの信号の読み出しと並行して、第ｋ行の撮像セル１０k,jに対して電子シャッタとしてのフィードバックリセットＦＢｒ１を実行することができる。
【０１１２】
次に、図１４における右側の各グラフを参照する。ここでは、制御信号φ６およびφ８がローレベルに切り替えられることにより、第２帰還回路の形成が解消される。この状態でアドレス制御信号ＳＥＬｋ、制御信号φ２および制御信号φ４をハイレベルとすることにより、第２出力信号線３０ｂjと列回路４４jとの間の電気的な接続を確立して、第ｋ行の撮像セル１０k,jから画像信号を読み出すことができる。この例においても、参照電圧ＶＲＥＦがリセット信号として取得される。期間ＳＲにおいて取得した電圧（電圧値：ＶSL）から、期間ＲＲにおいて取得した参照電圧ＶＲＥＦを減算することにより、画像の形成に用いる信号Ｓを取得することができる。
【０１１３】
ＶＳＩＧｂjのグラフからわかるように、第２の実施形態においても、非破壊の読み出しが可能である。第３の動作例を適用する場合も、各トランジスタおよび各スイッチング素子に対して、第１の実施形態とほぼ同様の制御を実行すればよい。
【０１１４】
（第３の実施形態）
図１５は、本開示の第３の実施形態による撮像装置の例示的な回路構成の概略を示す。図１５に示す撮像装置３００における画素アレイＰＡは、マトリクス状に配列された複数の撮像セル２０を含む。図１５では、画素アレイＰＡに含まれる複数の撮像セル２０のうち、第ｊ列に属する２つの撮像セル２０i,jおよび２０i+1,jが代表して図示されている。図１５に示す撮像装置３００と、図１を参照して説明した撮像装置１００および図１３を参照して説明した撮像装置２００との間の主な相違点は、撮像装置３００における第１フィードバック回路ＦＣｃが、第１出力信号線３０ａjに対応して複数の撮像セル２０の列ごとに設けられる第１反転増幅器５０ａjを有しておらず、また、撮像装置３００における第２フィードバック回路ＦＣｄが、第２出力信号線３０ｂjに対応して複数の撮像セル２０の列ごとに設けられる第２反転増幅器５０ｂjを有していない点である。撮像装置３００では、第１帰還経路および第２帰還経路は、それぞれ、撮像セル２０i,j内および２０i+1,j内に形成される。
【０１１５】
図１５に例示する構成において、各撮像セル２０における信号検出トランジスタ１２のソースは、アドレストランジスタ１４のドレインに接続されている。アドレストランジスタ１４のソースは、対応する出力信号線（第１出力信号線３０ａまたは第２出力信号線３０ｂ）に接続されている。図示する例では、第ｉ行の撮像セル２０i,jにおけるアドレストランジスタ１４のソースは、第１出力信号線３０ａjに接続されており、第（ｉ＋１）行の撮像セル２０i+1,jにおけるアドレストランジスタ１４のソースは、第２出力信号線３０ｂjに接続されている。
【０１１６】
ここでは、第１出力信号線３０ａjおよび第２出力信号線３０ｂjの一端に、それぞれ、切り替え回路４４ａjおよび４４ｂjが接続される。第１出力信号線３０ａjに接続された切り替え回路４４ａjは、定電流源４１ａjおよび第１出力信号線３０ａjの間に接続されたスイッチング素子Ｓｏ１と、定電流源４２ａjおよび第１出力信号線３０ａjの間に接続されたスイッチング素子Ｓｏ２とを有する。第２出力信号線３０ｂjに接続された切り替え回路４４ｂjは、定電流源４１ｂjおよび第２出力信号線３０ｂjの間に接続されたスイッチング素子Ｓｅ１と、定電流源４２ｂjおよび第２出力信号線３０ｂjの間に接続されたスイッチング素子Ｓｅ２とを有する。定電流源４１ａjおよび定電流源４１ｂjの一端は、接地されている。
【０１１７】
第ｉ行の撮像セル２０i,jにおける信号検出トランジスタ１２のドレインおよび第（ｉ＋１）行の撮像セル２０i+1,jにおける信号検出トランジスタ１２のドレインは、ともに電源線３４jに接続されている。電源線３４jは、複数の撮像セル２０の列ごとに設けられる。電源線３４jの一端には、切り替え回路４５jが接続されている。切り替え回路４５jは、所定の第１の電圧ＶＡ１の供給源および電源線３４jの間に接続されたスイッチング素子Ｓｓ１と、所定の第２の電圧ＶＡ２の供給源および電源線３４jの間に接続されたスイッチング素子Ｓｓ２とを有する。第１の電圧ＶＡ１および第２の電圧ＶＡ２は、典型的には、それぞれ、電源電圧ＶＤＤおよび接地（ＧＮＤ）である。切り替え回路４５と、各撮像セル２０における信号検出トランジスタ１２とによって増幅器が構成される。
【０１１８】
第ｉ行の撮像セル２０i,jにおける第１フィードバック回路ＦＣｃは、ソースおよびドレインの一方が電荷蓄積ノードＦＤに接続されたフィードバックトランジスタ１９i,jを含む。フィードバックトランジスタ１９i,jのソースおよびドレインの他方は、フィードバック線５４i,jによって、信号検出トランジスタ１２およびアドレストランジスタ１４の間のノードに接続されている。フィードバックトランジスタ１９i,jおよび電荷蓄積ノードＦＤの寄生容量は、ＲＣフィルタ回路を構成する。フィードバックトランジスタ１９i,jのゲート電圧ＦＢiの制御によって第ｉ行のフィードバックトランジスタ１９i,jをオンとすることにより、撮像セル２０i,jの光電変換部１１の電気信号を負帰還させる第１帰還回路が形成される。第３の実施形態では、第１帰還回路が、撮像セル２０i,j内で閉じている。
【０１１９】
第（ｉ＋１）行の撮像セル２０i+1,jにおける第２フィードバック回路ＦＣｄも第１フィードバック回路ＦＣｃと同様に、ソースおよびドレインの一方が電荷蓄積ノードＦＤに接続されたフィードバックトランジスタ１９i+1,jを含む。フィードバックトランジスタ１９i+1,jのソースおよびドレインの他方は、フィードバック線５４i+1,jによって、信号検出トランジスタ１２およびアドレストランジスタ１４の間のノードに接続されている。第（ｉ＋１）行のフィードバックトランジスタ１９i+1,jをオンとすることにより、撮像セル２０i+1,jの光電変換部１１の電気信号を負帰還させる第２帰還回路が形成される。ここでは、第２帰還回路も、撮像セル２０i+1,j内で閉じている。
【０１２０】
ここで、各撮像セル２０における信号読み出し時およびフィードバックリセット時の動作の典型例を簡単に説明する。例えば第ｉ行の撮像セル２０i,jからの信号の読み出し時には、第ｉ行のアドレストランジスタ１４がオンとされた状態で、電源線３４jに接続された切り替え回路４５jのスイッチング素子Ｓｓ１、および、第１出力信号線３０ａjに接続された切り替え回路４４ａjのスイッチング素子Ｓｏ１がオンとされる。このとき、切り替え回路４５jのスイッチング素子Ｓｓ２および切り替え回路４４ａjのスイッチング素子Ｓｏ２をオフとする。これにより、撮像セル２０i,jの信号検出トランジスタ１２のドレインに電圧ＶＡ１（例えば電源電圧）が供給される。このとき、信号検出トランジスタ１２および定電流源４１ａjは、ソースフォロアを形成し、電荷蓄積ノードＦＤに蓄積された電荷量に応じた電圧が第１出力信号線３０ａjに読み出される。このときにおけるソースフォロアの増幅率は、１倍程度である。
【０１２１】
第（ｉ＋１）行の撮像セル２０i+1,jからの信号の読み出し時には、第（ｉ＋１）行のアドレストランジスタ１４がオンとされた状態で、切り替え回路４５jのスイッチング素子Ｓｓ１、および、第２出力信号線３０ｂjに接続された切り替え回路４４ｂjのスイッチング素子Ｓｅ１をオンとし、切り替え回路４５jのスイッチング素子Ｓｓ２をオフとすればよい。これにより、撮像セル２０i+1,jの信号検出トランジスタ１２のドレインに電圧ＶＡ１が供給される。このとき、信号検出トランジスタ１２および定電流源４１ｂjによってソースフォロアが形成され、撮像セル２０i+1,jの電荷蓄積ノードＦＤに蓄積された電荷量に応じた電圧が第２出力信号線３０ｂjに読み出される。
【０１２２】
他方、フィードバックリセット時、フィードバックリセットの対象の撮像セル２０におけるアドレストランジスタ１４をオンとする。例えば第ｉ行の撮像セル２０i,jに対してフィードバックリセットを実行する場合には、第ｉ行のアドレストランジスタ１４をオンとする。第（ｉ＋１）行の撮像セル２０i+1,jに対してフィードバックリセットを実行する場合であれば、第（ｉ＋１）行のアドレストランジスタ１４をオンとする。
【０１２３】
例えば第ｉ行の撮像セル２０i,jに対してフィードバックリセットを実行する場合、第ｉ行のアドレストランジスタ１４をオンとした状態で、フィードバックトランジスタ１９i,jをオンとする。これにより、信号検出トランジスタ１２の出力をフィードバックトランジスタ１９i,jのソースおよびドレインの一方に負帰還させる第１帰還経路が形成される。このとき、電源線３４jに接続された切り替え回路４５jのスイッチング素子Ｓｓ１およびスイッチング素子Ｓｓ２をそれぞれオフおよびオンに切り替えることにより、信号検出トランジスタ１２に電圧ＶＡ２（ここでは接地）を印加する。また、第１出力信号線３０ａjに接続された切り替え回路４４ａjのスイッチング素子Ｓｏ１およびスイッチング素子Ｓｏ２をそれぞれオフおよびオンに切り替える。これにより、撮像セル２０i,jの電荷蓄積ノードＦＤの電圧が所定の電圧にリセットされる。
【０１２４】
続けて、フィードバック制御信号ＦＢiの電圧レベルを例えばハイレベルとローレベルの間のレベルに低下させ、その後、フィードバック制御信号ＦＢiをローレベルとする。フィードバック制御信号ＦＢiの電圧レベルをハイレベルよりも低いレベルとすることにより、フィードバックトランジスタ１９i,jの動作帯域は、フィードバック制御信号ＦＢiがハイレベルの時と比較して狭くなる。フィードバック制御信号ＦＢiがローレベルに達すると、フィードバックトランジスタ１９i,jがオフとなり、第１帰還経路の形成が解消される。このとき、フィードバックトランジスタ１９i,jの動作帯域が信号検出トランジスタ１２の動作帯域よりも低い状態にあると、フィードバックトランジスタ１９i,jのオフによって発生するｋＴＣノイズが、第１帰還経路を形成しない場合と比較して小さくなる。切り替え回路４５と信号検出トランジスタ１２とによって形成される増幅器の増幅率を（−Ｄ）とすれば、フィードバックトランジスタ１９i,jのオフによって発生するｋＴＣノイズは、第１帰還経路を形成しない場合と比較して（１／（１＋Ｄ））1/2倍に抑制される。このように、フィードバック制御信号ＦＢiにより、フィードバックトランジスタ１９による帯域制限が可能である。Ｄの値は、１よりも大きく、数十〜数百程度の数値に設定され得る。例えば第（ｉ＋１）行の撮像セル２０i+1,jに対してフィードバックリセットを実行する場合も、上記と同様の制御を実行すればよい。
【０１２５】
第３の実施形態では、撮像セル２０に対する電流を切り替えることにより、信号の読み出し時には信号検出トランジスタをソースフォロアとして機能させ、フィードバックリセット時には信号検出トランジスタを増幅器として機能させている。上述したように、各画素内に帰還経路を形成した場合であっても、電荷蓄積ノードＦＤに残存するｋＴＣノイズを、帰還がない場合と比較して抑制することが可能である。なお、フィードバック制御信号ＦＢiとして傾斜電圧を用い、フィードバック制御信号ＦＢiの電圧レベルをハイレベルからローレベルに向けて減少させるような制御を実行してもよい。
【０１２６】
図１６は、本開示の第３の実施形態による撮像装置の例示的な回路構成の概略を示す。図１６に示す撮像装置４００は、上述の第１の電圧ＶＡ１を供給する共通電圧線３６および上述の第２の電圧ＶＡ２を供給する共通電圧線５５を有する。この例では、各列に対応して設けられる切り替え回路４５jのスイッチング素子Ｓｓ１の一端およびスイッチング素子Ｓｓ２の一端は、それぞれ、共通電圧線３６および５５に接続されている。例えば第ｊ列の切り替え回路４５jのスイッチング素子Ｓｓ１およびスイッチング素子Ｓｓ２におけるオンおよびオフの制御により、第ｊ列の電源線３４jの電圧Ｖｓｒｓjを第１の電圧ＶＡ１および第２の電圧ＶＡ２の間で切り替えることができる。
【０１２７】
図１６に例示する撮像装置４００は、画素アレイＰＡ外に、撮像セル２０のレプリカとしてのダミーセル４９を有する。ダミーセル４９は、第１ダミートランジスタ１２ｄ、第２ダミートランジスタ１４ｄおよび第３ダミートランジスタ１９ｄを含む。第１ダミートランジスタ１２ｄ、第２ダミートランジスタ１４ｄおよび第３ダミートランジスタ１９ｄは、それぞれ、画素アレイＰＡに含まれる各撮像セル２０の信号検出トランジスタ１２、アドレストランジスタ１４およびフィードバックトランジスタ１９と同様の構成を有する。
【０１２８】
第１ダミートランジスタ１２ｄのソースは、第２ダミートランジスタ１４ｄのドレインに接続されている。第２ダミートランジスタ１４ｄのソースは、スイッチング素子Ｓｄ１およびＳｄ２を有する切り替え回路４４ｄに接続されている。撮像装置４００の動作時、第２ダミートランジスタ１４ｄのゲートには、アドレス制御信号ＳＥＬdが印加される。撮像装置４００の動作時において、第２ダミートランジスタ１４ｄは、常にオンの状態であり得る。
【０１２９】
図示するように、スイッチング素子Ｓｄ１は、第２ダミートランジスタ１４ｄおよび定電流源Ｃｄ１の間に接続されており、スイッチング素子Ｓｄ２は、第２ダミートランジスタ１４ｄおよび定電流源Ｃｄ２の間に接続されている。定電流源Ｃｄ１およびＣｄ２の組は、上述の定電流源４１ａおよび４２ａの組ならびに定電流源４１ｂおよび４２ｂの組と同様の構成を有する電流源の組である。定電流源Ｃｄ１およびＣｄ２は、上述の定電流源４１ａおよび４２ａ、または、定電流源４１ｂおよび４２ｂと共通化され得る。典型的には、切り替え回路４４ｄのスイッチング素子Ｓｄ１およびＳｄ２におけるオンおよびオフの動作は、上述の切り替え回路４４ａのスイッチング素子Ｓｏ１およびＳｏ２、または、切り替え回路４４ｂのスイッチング素子Ｓｅ１およびＳｅ２におけるオンおよびオフの動作と共通である。
【０１３０】
他方、第１ダミートランジスタ１２ｄのドレインは、スイッチング素子Ｓｄｓ１およびＳｄｓ２を有する切り替え回路４５ｄに接続されている。スイッチング素子Ｓｄｓ１は、第１ダミートランジスタ１２ｄおよび共通電圧線３６の間に接続されており、スイッチング素子Ｓｄｓ２は、第１ダミートランジスタ１２ｄおよび共通電圧線５５の間に接続されている。典型的には、切り替え回路４５ｄのスイッチング素子Ｓｄｓ１およびＳｄｓ２におけるオンおよびオフの動作は、上述の切り替え回路４５のスイッチング素子Ｓｓ１およびＳｓ２におけるオンおよびオフの動作と共通である。共通電圧線３６は、不図示の電源との接続を有し、スイッチング素子Ｓｄｓ１がオンとされることにより、第１の電圧ＶＡ１がダミーセル４９に供給される。
【０１３１】
第１ダミートランジスタ１２ｄのゲートには、第３ダミートランジスタ１９ｄのソースおよびドレインの一方が接続される。第３ダミートランジスタ１９ｄのソースおよびドレインの他方は、第１ダミートランジスタ１２ｄのソースに接続されている。第３ダミートランジスタ１９ｄのゲート電圧ＦＢは、撮像セル２０に対するフィードバック制御信号ＦＢiと同様に制御され得る。ゲート電圧ＦＢの制御により、第３ダミートランジスタ１９ｄをオンとすると、ダミーセル４９内に、撮像セル２０における第１または第２帰還回路と同等の帰還回路を形成することができる。また、第３ダミートランジスタ１９ｄのオフにより、この帰還回路の形成が解消される。第３ダミートランジスタ１９ｄのゲート電圧ＦＢの制御により、撮像セル２０におけるフィードバックリセット後と同様の電圧レベルを生成することが可能である。生成された電圧は、第２ダミートランジスタ１４ｄおよび切り替え回路４４ｄの間のノードに一端が接続された基準信号線５３を介して第２の切り替え回路４２に供給される。基準信号線５３の他端は、第２の切り替え回路４２の第３スイッチング素子Ｓ３に接続されている。
【０１３２】
第１の電圧ＶＡ１を各撮像セル２０とダミーセル４９との間で共有することにより、ダミーセル４９により、各撮像セル２０のフィードバックリセット後と同様の電圧レベルを生成することが可能である。換言すれば、ダミーセル４９によって各撮像セル２０の暗時レベルにほぼ等しい電圧を生成することができる。ダミーセル４９によって生成された電圧を利用することにより、各撮像セル２０のフィードバックリセット後と同様の電圧レベルを基準として固定ノイズを除去することができ、したがって、ダイナミックレンジの低下を抑制することが可能である。
【０１３３】
図１７は、図４を参照して説明した第１の動作例を撮像装置４００に適用したときの、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。図１７中、φｏ１、φｏ２、φｅ１、φｅ２、φｓ１およびφｓ２のグラフは、それぞれ、切り替え回路４４ａのスイッチング素子Ｓｏ１およびＳｏ２、切り替え回路４４ｂのスイッチング素子Ｓｅ１およびＳｅ２、ならびに、切り替え回路４５のスイッチング素子Ｓｓ１およびＳｓ２の制御信号の変化を表している。スイッチング素子Ｓｏ１およびＳｏ２、スイッチング素子Ｓｅ１およびＳｅ２、ならびに、スイッチング素子Ｓｓ１およびＳｓ２のいずれについても、制御信号がハイレベルのときにオンされるとしている。
【０１３４】
図１７における左側の各グラフを参照する。この例では、第１行の撮像セル２０1,jからの画像信号の読み出しの期間ＳＲに続くリセット信号の読み出しの期間ＲＲに、第ｋ行の撮像セル２０k,jにおいてフィードバックリセットＦＢｒ１を実行している。第１行の撮像セル２０1,jからの画像信号の読み出しの期間ＳＲでは、アドレス制御信号ＳＥＬ1がハイレベルとされている。このとき、制御信号φｓ１がハイレベルであり、第１行の撮像セル２０1,jには、第１の電圧ＶＡ１が供給される。また、このとき、制御信号φ１およびφ４がハイレベルとされることにより、列回路４４jは、第１出力信号線３０ａjに電気的に接続された状態にある。図示するように、制御信号φｏ１、φｏ２、φｅ１およびφｅ２のうち、φｏ１がハイレベルとされ、他がローレベルとされることにより、撮像セル２０1,jの電荷蓄積ノードＦＤの電圧に応じた電圧ＶSL1が列回路４４jに印加される。
【０１３５】
期間ＳＲに続くリセット信号の読み出しの期間ＲＲでは、制御信号φ３およびφ４がそれぞれハイレベルおよびローレベルに切り替えられることにより、列回路４４jが基準信号線５３に電気的に接続される。列回路４４jは、基準信号線５３を介して、ダミーセル４９によって生成された、リセット信号に相当する電圧レベルＶdmを取得する。期間ＳＲに取得された電圧レベルＶSL1から電圧レベルＶdmを減算した信号が、撮像セル２０1,jの画像信号Ｓ1として列回路４４jから出力される。
【０１３６】
この例では、読み出しの期間ＲＲにおいて、撮像セル２０1,jに対してフィードバックリセットＦＢｒ２を実行している。このとき、制御信号φｏ２およびφｓ２が、ハイレベルに切り替えられる。フィードバックリセットＦＢｒ２は、フィードバック制御信号ＦＢ1を、中間的な電圧レベルを経るようにしてハイレベルからローレベルに連続的または非連続的に変化させることによって実行される。
【０１３７】
また、この例では、撮像セル２０1,jの読み出しの期間ＲＲにおいて、撮像セル２０1,jのフィードバックリセットＦＢｒ２と並行して、第ｋ行の撮像セル２０k,jに対して電子シャッタとしてのフィードバックリセットＦＢｒ１を実行している。このとき、制御信号φＳｅ２がハイレベルに切り替えられているが、第１出力信号線３０ａjと、第２出力信号線３０ｂjとは、電気的に分離された状態にある。したがって、この例のように、ある行におけるフィードバックリセットＦＢｒ２の実行中に、他のある行においてフィードバックリセットＦＢｒ１を実行することが可能である。
【０１３８】
次に図１７における右側の各グラフを参照する。ここでは、第ｋ行の撮像セル２０k,jからの画像信号の読み出しが実行されている（期間ＳＲ）。第ｋ行の撮像セル２０k,jからの画像信号の読み出しにおける制御は、第１行の撮像セル２０1,jからの画像信号の読み出しにおける制御とほぼ同様である。第ｋ行の撮像セル２０k,jからの画像信号の読み出しにおいては、制御信号φ２およびφ４をハイレベルとすることにより、第２出力信号線３０ｂjと列回路４４jとを電気的に接続する。また、撮像セル２０k,jのアドレストランジスタ１４をオンとした状態で、制御信号φｓ１およびφｅ１をハイレベルに切り替える。これにより、撮像セル２０k,jの電荷蓄積ノードＦＤの電圧に応じた電圧ＶSLkが列回路４４jに印加される。
【０１３９】
期間ＳＲに続くリセット信号の読み出しの期間ＲＲでは、制御信号φ３およびφ４がそれぞれハイレベルおよびローレベルに切り替えられることにより、列回路４４jが基準信号線５３に電気的に接続され、列回路４４jに、ダミーセル４９からリセット信号に相当する電圧レベルＶdmが印加される。期間ＳＲに取得された電圧レベルＶSLkから電圧レベルＶdmを減算した信号が、撮像セル２０k,jの画像信号Ｓkとして列回路４４jから出力される。
【０１４０】
図１８は、図７に概略を示す第２の動作例を撮像装置４００に適用した場合における、各トランジスタおよび各スイッチング素子の制御信号の変化の典型例を示す。
【０１４１】
図１８における左側の各グラフを参照する。上述の図１７と比較して、この例では、第１行における、期間ＲＲに続くフィードバックリセットＦＢｒ２が省略されており、リセット信号の読み出しと並行して、第ｋ行のフィードバックリセットＦＢｒ１が実行されている。
【０１４２】
第１行の撮像セル２０1,jからの画像信号の読み出しにおける各トランジスタおよび各スイッチング素子の制御は、図１７を参照して説明した制御と同様であり得る。その後、制御信号φ３がハイレベルに切り替えられることにより、期間ＲＲにおいて、リセット信号に相当する電圧レベルＶdmが、基準信号線５３を介してダミーセル４９から列回路４４jに印加される。
【０１４３】
このとき、フィードバック制御信号ＦＢ1をローレベルとした状態で続けて露光を実行すれば、ＶＳＩＧａjのグラフに示すように、信号電荷をさらに蓄積するような動作すなわち非破壊の読み出しが可能である。フィードバック制御信号ＦＢ1をローレベルとするとともに、制御信号φｏ２およびφｓ２をローレベルとしてもよい。
【０１４４】
図示するように、ここでは、リセット信号の読み出しの期間ＲＲに、第ｋ行の撮像セル２０k,jにおいてフィードバックリセットＦＢｒ１を実行している。第ｋ行の撮像セル２０k,jに対するフィードバックリセットＦＢｒ１における、撮像セル２０k,jの各トランジスタの制御は、図１７を参照して説明した制御と同様であり得る。
【０１４５】
次に、図１８における右側の各グラフを参照する。第ｋ行の撮像セル２０k,jからの画像信号の読み出しにおける各トランジスタおよび各スイッチング素子の制御も、図１７を参照して説明した制御と同様であり得る。また、期間ＲＲにおける、リセット信号に相当する電圧レベルＶdmの取得時の動作は、第１行の撮像セル２０1,jの場合と同様である。なお、この例では、期間ＲＲにおいてフィードバック制御信号ＦＢkがローレベルとされている。すなわち、図１８では、非破壊の読み出しを適用したときの制御を例示している。なお、第３の実施形態においても第３の動作例を適用可能であることは、当業者であれば容易に理解される。
【０１４６】
第３の実施形態によれば、フィードバックリセットにより、フィードバックトランジスタ１９i,jのオフによって発生するｋＴＣノイズが、帰還経路を形成しない場合と比較して（１／（１＋Ｄ））1/2倍に抑制される。画像信号は、１倍程度の増幅率で出力信号線（第１出力信号線３０ａまたは第２出力信号線３０ｂ）に出力されるので、ｋＴＣノイズの抑制された画像データが取得される。また、図１６を参照して説明したように、ダミーセル４９によって暗時レベルを生成し、画像信号の電圧レベルと暗時レベルとの差分を求めることにより、ダイナミックレンジの低下を抑制することが可能である。
【０１４７】
（改変例）
図１９は、読み出し回路の他の一例を示す。図１９に例示する構成では、第１出力信号線３０ａjおよび第１フィードバック線５２ａjの組と参照電圧線４６との間、および、第２出力信号線３０ｂjおよび第２フィードバック線５２ｂjの組と参照電圧線４６との間に切り替え回路４３jが接続されている。切り替え回路４３jは、上述の第１帰還経路の形成および解消、ならびに、第２帰還経路の形成および解消を切り替える複数のスイッチング素子を含む。また、図１９に例示する構成における列回路４４Ａjは、傾斜電圧Ｖｒｍｐを供給する電圧線４４Ｒとの接続を有する比較器４４Ｃを含む。
【０１４８】
図１９に例示するように、第１出力信号線３０ａjおよび第２出力信号線３０ｂjの組と、定電流源４０ａjおよび４０ｂjの組との間に、切り替え回路４７jを接続してもよい。切り替え回路４７jは、定電流源４０ａjおよび４０ｂjを第１出力信号線３０ａjおよび第２出力信号線３０ｂjのいずれに接続するかを切り替える１以上のスイッチング素子を含む。
【０１４９】
例えば、図１９に示すように、第１出力信号線３０ａjに定電流源４０ａjおよび４０ｂjの両方を接続することにより、第１出力信号線３０ａjに定電流源４０ａjのみを接続する場合と比較して、第１出力信号線３０ａjを流れる電流量を増大させることが可能である。すなわち、信号電流を増加させてより高速に信号を読み出し得る。同様に、図２０に示すように、第２出力信号線３０ｂjに定電流源４０ａjおよび４０ｂjの両方を接続することにより、第２出力信号線３０ｂjに定電流源４０ｂjのみを接続する場合と比較して信号電流を増加させることができるので、第２出力信号線３０ｂjを介した信号の読み出しを高速化し得る。
【０１５０】
図２１は、第１および第２の実施形態に適用可能な、撮像セルの回路構成の他の例を示す。図２１に示す撮像セル１５i,jと、図５を参照して説明した撮像セル１０i,jとの間の主な相違点は、撮像セル１５i,jでは、電荷蓄積ノードＦＤおよびフィードバック線５２j（図２０に示す例では第１フィードバック線５２ａj）がフィードバックトランジスタ１８を介して接続されている点である。撮像セル１５i,jは、上述の撮像セル１０i,jにおけるリセットトランジスタ１６、第１容量素子２１および第２容量素子２２を有していない。
【０１５１】
図２１に示すようなより単純な回路構成も採用し得る。撮像セル１５i,jにおけるフィードバックトランジスタ１８に対するフィードバック制御信号ＦＢiの制御は、図１５を参照して説明したフィードバックトランジスタ１９i,jに対するフィードバック制御信号ＦＢiの制御と同様であり得る。すなわち、中間的な電圧レベルを経るようにしてハイレベルからローレベルに連続的または非連続的にフィードバック制御信号ＦＢiを変化させることによって、上述のフィードバックリセットを実行することが可能である。
【０１５２】
図２２は、第３の実施形態に適用可能な、撮像セルの回路構成の他の例を示す。図２２に示す撮像セル２５i,jと、図１５を参照して説明した撮像セル２０i,jとの間の主な相違点は、撮像セル２５i,jの信号検出回路ＳＣが、アドレストランジスタ１４と信号検出トランジスタ１２との間のノードに接続された定電流源Ｃｃを有する点である。
【０１５３】
図２２に例示するように、各撮像セル２５i,j内に定電流源Ｃｃを配置することにより、フィードバックリセット（例えば電子シャッタとしてのフィードバックリセットＦＢｒ１）を撮像セル２５i,j内で完結させることが可能である。換言すれば、出力信号線３０j（図２２に示す例では第１出力信号線３０ａj）を用いることなくフィードバックリセットを実行することが可能であるので、より高速にノイズを低減し得る。なお、定電流源Ｃｃは、複数の撮像セル２５間で共有されていてもよい。定電流源Ｃｃが複数の撮像セル２５間で共有されることにより、１セルあたりの素子数を低減することができる。
【０１５４】
図２３および図２４は、複数の撮像セルの同一列において、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとを列方向に沿って交互に配置することによって得られる効果を説明するための図である。
【０１５５】
上述の実施形態では、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとが列方向に沿って交互に配置された構成を例示した。しかしながら、これらの２種の撮像セルの配置は、上述した例に限定されない。例えば、第１出力信号線３０ａに接続された２つの撮像セルの間に、第２出力信号線３０ｂに接続された撮像セルを２以上配置してもよい。また、例えば、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとをｈ行単位（ｈは２以上の整数）で交互に配置してもよい。ただし、第１出力信号線３０ａに接続された撮像セルと、第２出力信号線３０ｂに接続された撮像セルとを列方向に沿って交互に配置する方が、以下に説明するように、各撮像セルにおける露光時間の制御の自由度を向上させ得る。
【０１５６】
図２３は、第１出力信号線３０ａjに接続された撮像セル１０と、第２出力信号線３０ｂjに接続された撮像セル１０とが列方向に沿って交互に配置された構成を模式的に示している。一方、図２４は、第１出力信号線３０ａjに接続された撮像セル１０と、第２出力信号線３０ｂjに接続された撮像セル１０とが列方向に沿って２行単位で交互に配置された構成を模式的に示している。図２３および図２４は、ともに、第１出力信号線３０ａjに接続された撮像セル１０i+4,jから信号の読み出しを実行している状態を示している。このとき、第１出力信号線３０ａjとの接続を有する他の撮像セル（図２３の構成において１０i,jおよび１０i+2,j、図２４の構成において１０i,jおよび１０i+3,j、）からの信号の読み出しは、停止されている。
【０１５７】
既に説明したように、本開示の実施形態によれば、第１出力信号線３０ａjに接続された撮像セル１０i+4,jからの信号の読み出しと並行して、第２出力信号線３０ｂjに接続された撮像セル１０に対して電子シャッタを実行することが可能である。図２４の構成においては、第２出力信号線３０ｂjに接続された撮像セル１０における電子シャッタのタイミングは、撮像セル１０i+4,jからの信号の読み出しから、２Ｈ期間後（撮像セル１０i+2,j）、３Ｈ期間後（撮像セル１０i+1,j）、６Ｈ期間後、７Ｈ期間後、１０Ｈ期間後、１１Ｈ期間後である。したがって、図２４の構成においては、撮像セル１０i+4,jからの信号の読み出し時に電子シャッタを実行可能な撮像セルを指定する一般式としてより複雑な式を用いる必要があるので、露光時間の制御が複雑になる。これに対し、図２３の構成においては、より簡単な一般式により、撮像セル１０i+4,jからの信号の読み出し時に電子シャッタを実行可能な撮像セルを指定することが可能である。したがって、制御の自由度を向上させ得る。
【０１５８】
図２５は、本開示の実施形態による撮像装置を有するカメラシステムの構成例を示す。図２５に示すカメラシステム１０００は、レンズ光学系１０１と、撮像装置６００と、カメラ信号処理部１０２と、システムコントローラ１０３とを有する。撮像装置６００としては、上述の撮像装置１００〜４００のいずれも適用可能である。
【０１５９】
レンズ光学系１０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系１０１は、撮像装置１００の撮像面に光を集光する。カメラ信号処理部１０２は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部１０２は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を実行し、画像データ（または信号）を出力する。カメラ信号処理部１０２は、例えばＤＳＰ（Digital Signal Processor）などによって実現され得る。システムコントローラ１０３は、カメラシステム１０００の全体を制御する。システムコントローラ１０３は、例えばマイクロコンピュータによって実現され得る。撮像装置１００として上述した実施形態を適用することにより、ノイズの低減と信号の高速な読み出しとを両立させることが可能である。
【０１６０】
上述したように、本開示の実施形態によれば、ノイズの低減と信号の高速な読み出しとを両立させることが可能である。本開示の実施形態は、特に、撮像セル内に転送トランジスタを設けて相関二重サンプリングを適用する手法を単純に適用することが一般に困難な、積層型の撮像装置に有用である。また、本開示の実施形態によれば、電荷蓄積ノードＦＤに蓄積された信号電荷量を維持したまま、光電変換部によって生成された信号を連続して読み出す非破壊の読み出しも可能である。非破壊の読み出しは、センシングに有用であり、例えば、ドローン（無人車両、無人航空機または無人船舶など）、ロボット、ＦＡ（ファクトリーオートメーション）、モーションキャプチャなどに有用である。
【０１６１】
なお、上述の信号検出トランジスタ１２、アドレストランジスタ１４、リセットトランジスタ１６、フィードバックトランジスタ１８、１９、第１ダミートランジスタ１２ｄ、第２ダミートランジスタ１４ｄおよび第３ダミートランジスタ１９ｄの各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。トランジスタとして、ＦＥＴのほか、バイポーラトランジスタも用い得る。
【産業上の利用可能性】
【０１６２】
本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
【符号の説明】
【０１６３】
１０、１５、２０、２５    撮像セル
１１    光電変換部
１１ｘ    画素電極
１１ｙ    光電変換層
１１ｚ    対向電極
１２    信号検出トランジスタ
１４    アドレストランジスタ
１６    リセットトランジスタ
１８、１９    フィードバックトランジスタ
２１    第１容量素子
２２    第２容量素子
３０ａj    第ｊ列の第１出力信号線
３０ｂj    第ｊ列の第２出力信号線
３４j    電源線
３６、５５    共通電圧線
３８    参照電圧供給回路
４０ａj、４１ａj、４２ａj    第ｊ列の定電流源
４０ｂj、４１ｂj、４２ｂj    第ｊ列の定電流源
４１〜４３、４５    切り替え回路
４４ａj、４４ｂj、４７j    第ｊ列の切り替え回路
４４j、４４Ａj    第ｊ列の列回路
４６    参照電圧線
４８    電圧供給回路
４９    ダミーセル
５０j    第ｊ列の反転増幅器
５０ａj    第ｊ列の第１反転増幅器
５０ｂj    第ｊ列の第２反転増幅器
５２ａj    第ｊ列の第１フィードバック線
５２ｂj    第ｊ列の第２フィードバック線
５３    基準信号線
５４    フィードバック線
１００〜４００    撮像装置
Ｃｃ、Ｃｄ    定電流源
ＦＣａj    第ｊ列の第１フィードバック回路
ＦＣｂj    第ｊ列の第２フィードバック回路
ＦＣｃ    第１フィードバック回路
ＦＣｄ    第２フィードバック回路
Ｓ１〜Ｓ８    スイッチング素子
ＳＣ、ＳＣｃ    信号検出回路
Ｓｅ１、Ｓｅ２、Ｓｏ１、Ｓｏ２、Ｓｓ１、Ｓｓ２    スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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