(57)【特許請求の範囲】
【請求項１】
電流駆動能力が可変であり、データ信号を増幅した信号を伝送ラインを介して外部出力する出力ドライバと、
データアドレスによってデータの格納番地が指定されるデータ領域、及び前記出力ドライバの電流駆動能力を調整する為の出力調整データを格納する特定領域を有し、読出信号に応じて自身に格納されているデータを読み出す不揮発性のメモリと、
電源投入に応じて前記メモリの前記特定領域から前記出力調整データを読み出す出力調整データ読出部と、
前記メモリから読み出された前記出力調整データに基づいて前記出力ドライバの電流駆動能力を調整する電流駆動能力調整部と、を有し、
前記出力調整データ読出部は、
電源投入に応じて電源投入検出信号を生成する電源投入検出部と、
前記電源投入検出信号が生成される度に所定期間の間、前記特定領域の番地を指定する特定アドレス及び前記データアドレスのうちから前記特定アドレスを選択して前記メモリに供給し、前記所定期間の経過後は前記データアドレスを前記メモリに供給するセレクタと、
前記所定期間の間、前記電源投入検出信号を前記読出信号として前記メモリに供給する読出信号供給部と、を含むことを特徴とする半導体装置。
【請求項２】
前記出力ドライバは、夫々が前記データ信号に応じた電流を前記伝送ラインに送出する複数の増幅部を有するメインドライブ段と、
前記メインドライブ段を駆動するプリドライブ段と、を含み、
前記出力調整データは、前記複数の増幅部の各々を個別にアクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを指定する電流駆動能力設定情報を含み、
前記プリドライブ段は、前記メモリから読み出された前記出力調整データの前記電流駆動能力設定情報に基づき前記複数の増幅部のうちで前記アクティブ状態に指定された増幅部のみに前記データ信号を供給することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記増幅部の各々は、
ドレイン端が前記伝送ラインに接続されており、ソース端に電源電圧が印加されているｐチャネル型トランジスタと、
ドレイン端が前記伝送ラインに接続されており、ソース端に接地電圧が印加されているｎチャネル型トランジスタと、を含み、
前記プリドライブ段は、前記メモリから読み出された前記出力調整データの前記電流駆動能力設定情報に基づき前記複数の増幅部のうちで前記アクティブ状態に指定された増幅部の前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタ各々のゲート端に、前記データ信号に対応した駆動信号を供給することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記出力ドライバは、
夫々のドレイン端が前記伝送ラインに接続されており、夫々のソース端に電源電圧が印加されている複数のｐチャネル型トランジスタと、夫々のドレイン端が前記伝送ラインに接続されており、夫々のソース端に接地電圧が印加されている複数のｎチャネル型トランジスタと、を含むメインドライブ段と、
前記メインドライブ段を駆動するプリドライブ段と、を有し、
前記出力調整データは、前記複数のｐチャネル型トランジスタの各々を個別にアクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを示すｐチャネル側電流駆動能力設定情報と、前記複数のｎチャネル型トランジスタの各々を個別にアクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを示すｎチャネル側電流駆動能力設定情報と、を含み、
前記プリドライブ段は、前記ｐチャネル側電流駆動能力設定情報に基づき前記複数のｐチャネル型トランジスタのうちで前記アクティブ状態に指定されたｐチャネル型トランジスタのゲート端に前記データ信号に対応したｐチャネル駆動信号を供給すると共に、前記ｎチャネル側電流駆動能力設定情報に基づき前記複数のｎチャネル型トランジスタのうちで前記アクティブ状態に指定されたｎチャネル型トランジスタのゲート端に前記データ信号に対応したｎチャネル駆動信号を供給することを特徴とする請求項１に記載の半導体装置。
【請求項５】
データアドレスによってデータの格納番地が指定されるデータ領域と、電流駆動能力を調整する為の出力調整データを格納する特定領域とを有し、読出信号に応じて自身に格納されているデータを読み出す不揮発性のメモリ部と、
電流駆動能力が可変であり、前記メモリ部から読み出されたデータを外部出力する出力ドライバと、
電源投入に応じて前記メモリ部の前記特定領域から前記出力調整データを読み出す出力調整データ読出部と、
前記メモリ部から読み出された前記出力調整データに基づいて前記出力ドライバの電流駆動能力を調整する電流駆動能力調整部と、を有し、
前記出力調整データ読出部は、
電源投入に応じた電源投入検出信号を生成する電源投入検出部と、
前記電源投入検出信号が生成される度に所定期間の間、前記特定領域の番地を指定する特定アドレス及び前記データアドレスのうちから前記特定アドレスを選択して前記メモリ部に供給するセレクタと、
前記所定期間の間、前記電源投入検出信号を前記読出信号として前記メモリに供給する読出信号供給部と、を含むことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に内部生成されたデータ信号を外部出力する出力ドライバを含む半導体装置、及び半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体装置としての半導体ＩＣチップは、その内部で生成された各種信号のうちで、チップ外部に出力する信号に対しては、これを専用の出力ドライバを介して外部出力するようにしている。
【０００３】
このような出力ドライバとして、自身の駆動力、つまり電流駆動能力を調整可能にしたデータ出力回路が提案されている（例えば、特許文献１参照）。
【０００４】
かかるデータ出力回路には、使用者の要求する駆動力を指定する情報を切断又は非切断状態によって表すヒューズ素子が設けられており、当該ヒューズ素子の切断又は非切断状態に対応した２値の設定信号に基づきデータドライバの駆動力を調整している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２２５４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記したようなデータ出力回路では、データドライバの駆動力を調整する調整値を設定する為に、比較的チップ占有面積が大となるヒューズ素子を設ける必要があるので、装置規模の増大を招くという問題があった。また、ヒューズ素子の切断処理を行う為に、専用の装置を用意しなければならないので、製造コストが増加するという問題があった。
【０００７】
そこで、本発明は、製造コスト及び装置規模の増大を招くことなく、出力ドライバの電流駆動能力の調整をできるようにした半導体装置及び半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、電流駆動能力が可変であり、データ信号を増幅した信号を伝送ラインを介して外部出力する出力ドライバと、データアドレスによってデータの格納番地が指定されるデータ領域、及び前記出力ドライバの電流駆動能力を調整する為の出力調整データを格納する特定領域を有し、読出信号に応じて自身に格納されているデータを読み出す不揮発性のメモリと、電源投入に応じて前記メモリの前記特定領域から前記出力調整データを読み出す出力調整データ読出部と、前記メモリから読み出された前記出力調整データに基づいて前記出力ドライバの電流駆動能力を調整する電流駆動能力調整部と、を有し、前記出力調整データ読出部は、電源投入に応じて電源投入検出信号を生成する電源投入検出部と、前記電源投入検出信号が生成される度に所定期間の間、前記特定領域の番地を指定する特定アドレス及び前記データアドレスのうちから前記特定アドレスを選択して前記メモリに供給し、前記所定期間の経過後は前記データアドレスを前記メモリに供給するセレクタと、前記所定期間の間、前記電源投入検出信号を前記読出信号として前記メモリに供給する読出信号供給部と、を含む。
【０００９】
また、本発明に係る半導体メモリ装置は、データアドレスによってデータの格納番地が指定されるデータ領域と、電流駆動能力を調整する為の出力調整データを格納する特定領域とを有し、読出信号に応じて自身に格納されているデータを読み出す不揮発性のメモリ部と、電流駆動能力が可変であり、前記メモリ部から読み出されたデータを外部出力する出力ドライバと、電源投入に応じて前記メモリ部の前記特定領域から前記出力調整データを読み出す出力調整データ読出部と、前記メモリ部から読み出された前記出力調整データに基づいて前記出力ドライバの電流駆動能力を調整する電流駆動能力調整部と、を有し、前記出力調整データ読出部は、電源投入に応じた電源投入検出信号を生成する電源投入検出部と、前記電源投入検出信号が生成される度に所定期間の間、前記特定領域の番地を指定する特定アドレス及び前記データアドレスのうちから前記特定アドレスを選択して前記メモリ部に供給するセレクタと、前記所定期間の間、前記電源投入検出信号を前記読出信号として前記メモリに供給する読出信号供給部と、を含む。
【発明の効果】
【００１０】
本発明においては、出力ドライバの電流駆動能力（出力電流の供給能力）を調整する為の出力調整データを不揮発性のメモリに格納しておき、電源投入に応じて自動的に当該出力調整データをメモリから読み出し、この出力調整データに基づき出力ドライバの電流駆動能力を調整するようにしている。
【００１１】
よって、本発明によれば、半導体チップ内での占有面積が比較的大となるヒューズ素子を用いて、出力ドライバの電流駆動能力を調整する調整値を設定しておく装置に比して、装置規模を縮小化することが可能となる。更に、ヒューズ素子の切断処理を行う為の専用の装置が不要となるので、製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る半導体装置としての半導体メモリ装置１００の構成の一例を示すブロック図である。
【図２】電源投入時における出力調整データの読み出し動作を表すタイムチャートである。
【図３】不揮発性メモリ１４の記憶領域の形態の一例を示す図である。
【図４】調整信号生成部１６の内部構成を示す回路図である。
【図５】出力ドライバ１８の内部構成を示すブロック図である。
【図６】出力ドライブ回路ＤＶ０の一例を示す回路図である。
【図７】電流駆動能力の設定形態の一例を表す図である。
【図８】半導体メモリ装置１００の構成の他の一例を示すブロック図である。
【図９】不揮発性メモリ１４の記憶領域の形態の他の一例を示す図である。
【図１０】調整信号生成部１６Ａの内部構成を示す回路図である。
【図１１】出力ドライバ１８Ａの内部構成を示すブロック図である。
【図１２】出力ドライブ回路ＤＶ０の他の一例を示す回路図である。
【図１３】電流駆動能力の設定形態の他の一例を表す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１４】
図１は、本発明に係る半導体装置の一例としての半導体メモリ装置１００の概略構成を示すブロック図である。図１に示すように、半導体メモリ装置１００は、電源投入検出部１１、オアゲート１２、セレクタ１３、不揮発性メモリ１４、レジスタ１５、調整信号生成部１６、入力ドライバ１７及び出力ドライバ１８を含む。
【００１５】
電源投入検出部１１は、電源投入に応じて、図２に示すように当該電源の投入時点ｔ１から所定の初期化期間ＲＳＰが経過した時点で信号レベルが例えば論理レベル０の状態から論理レベル１の状態に遷移し、その状態を所定期間だけ維持する単一パルスの電源投入検出信号ＰＳを生成する。電源投入検出部１１は、かかる電源投入検出信号ＰＳを、オアゲート１２、セレクタ１３及びレジスタ１５に供給する。
【００１６】
オアゲート１２は、電源投入検出信号ＰＳ、又は外部供給された出力イネーブル信号ＯＥを、データ読出を促す読出信号ＲＤとして不揮発性メモリ１４に供給する。
【００１７】
セレクタ１３は、データアドレスＡＤＤ及び特定アドレスＥＸＡＤのうちの一方を、電源投入検出信号ＰＳに基づいて選択し、選択した方を不揮発性メモリ１４に供給する。すなわち、セレクタ１３は、図２に示すように電源投入検出信号ＰＳが論理レベル１を表す期間中は特定アドレスＥＸＡＤを不揮発性メモリ１４に供給する一方、電源投入検出信号ＰＳが論理レベル０を表す期間中はデータアドレスＡＤＤを不揮発性メモリ１４に供給する。
【００１８】
尚、データアドレスＡＤＤは、半導体メモリ装置１００の外部から供給された例えば３２ビットのアドレス情報である。また、特定アドレスＥＸＡＤは、出力ドライバ１８の電流駆動能力（電流供給能力）を調整する為の出力調整データが格納されている番地を例えば３２ビットで表すアドレス情報である。
【００１９】
不揮発性メモリ１４は、例えばＮＯＲ型又はＮＡＮＤ形フラッシュメモリのような不揮発性の半導体メモリである。不揮発性メモリ１４のデータの格納領域は、図３に示すように、通常データが記憶される通常データ領域ＤＡと、出力調整データが格納される特定領域ＸＡと、に区分けされている。この際、通常データ領域ＤＡ内では、データアドレスＡＤＤによってデータの格納番地が指定される。一方、特定領域ＸＡは、特定アドレスＥＸＡＤによって格納番地が指定される領域である。
【００２０】
特定領域ＸＡは、出力ドライバ１８の電流駆動能力を設定する為の出力調整データを格納しておく為の専用の領域である。例えば、出力ドライバ１８の電流駆動能力を低出力電流モード及び高出力電流モードの２段階で調整する場合には、図３に示すように、論理レベル０（低出力電流モード）又は論理レベル１（高出力電流モード）を有する出力調整データを特定領域ＸＡのビット０に予め書き込んでおく。
【００２１】
不揮発性メモリ１４は、読出信号ＲＤが論理レベル１を示す場合にはデータの読出状態となり、セレクタ１３から供給されたアドレス（ＡＤＤ又はＥＸＡＤ）にて示される番地に格納されている例えば３２ビットのデータ信号ＤＴ０〜ＤＴ３１をデータバスＤＢに送出する。一方、データの書き込み状態時には、不揮発性メモリ１４は、入出力データバスＩＯＢを介して外部供給された例えば３２ビットのデータ信号ＤＡＴ０〜ＤＡＴ３１を、入力ドライバ１７及びデータバスＤＢを介して取り込み、アドレス（ＡＤＤ又はＥＸＡＤ）にて示される番地に書き込む。入出力データバスＩＯＢは、データ信号ＤＡＴ０〜ＤＡＴ３１を夫々個別に伝送する為のラインＬ０〜Ｌ３１から構成されている。
【００２２】
レジスタ１５は、図２に示すように電源投入検出信号ＰＳにおける単一パルスの後縁部のタイミングで、データ信号ＤＴ０〜ＤＴ３１のうちのビット０に対応したＤＴ０、つまり出力調整データを取り込んで保持し、このＤＴ０の値（論理レベル０又は１）を示す出力調整データＡＪ０を、調整信号生成部１６に供給する。
【００２３】
図４は、調整信号生成部１６の内部構成の一例を示す回路図である。図４において、バッファＢＵは、出力調整データＡＪ０の値（論理レベル０又は１）を示すｐチャネル出力調整信号ＰＤＳを生成し、出力ドライバ１８に供給する。インバータＩＮＶは、出力調整データＡＪ０の論理レベルを反転させた値を有するｎチャネル出力調整信号ＮＤＳを生成し、出力ドライバ１８に供給する。すなわち、調整信号生成部１６は、出力調整データＡＪ０の値を示すｐチャネル出力調整信号ＰＤＳと、出力調整データＡＪ０の論理レベルを反転させた値を有するｎチャネル出力調整信号ＮＤＳとを出力ドライバ１８に供給する。
【００２４】
出力ドライバ１８は、電流駆動能力（電流供給能力）が可変であり、例えば３２ビットのデータ信号ＤＴ０〜ＤＴ３１を夫々個別に増幅して得たデータ信号ＤＡＴ０〜ＤＡＴ３１を、入出力データバスＩＯＢを介して外部出力する。
【００２５】
図５は、出力ドライバ１８の内部構成を示すブロック図である。図５に示すように、出力ドライバ１８は、例えば３２ビットのデータ信号ＤＴ０〜ＤＴ３１に夫々対応して設けられた出力ドライブ回路ＤＶ０〜ＤＶ３１を有する。尚、出力ドライブ回路ＤＶ０〜ＤＶ３１の各々には、出力イネーブル信号ＯＥ、ｐチャネル出力調整信号ＰＤＳ、及びｎチャネル出力調整信号ＮＤＳが供給される。
【００２６】
出力ドライブ回路ＤＶ０〜ＤＶ３１は、同一の回路構成を有する。以下に、出力ドライブ回路ＤＶ０〜ＤＶ３１のうちから出力ドライブ回路ＤＶ０を抜粋して、その回路構成について説明する。
【００２７】
図６は、当該出力ドライブ回路ＤＶ０の回路図である。図６に示すように、出力ドライブ回路ＤＶ０は、プリドライブ段１８１、及びメインドライブ段１８２を有する。
【００２８】
プリドライブ段１８１は、ナンドゲートＧ１及びＧ２、ノアゲートＧ３及びＧ４、インバータＩＶ１、ナンドゲートＧ５、ノアゲートＧ６、インバータＩＶ２及びＩＶ３を含む。
【００２９】
ナンドゲートＧ１の第１の入力端にはデータ信号ＤＴ０が供給されており、その第２の入力端にはナンドゲートＧ２から出力された２値のｎチャネル駆動信号ＮＯＮが供給されている。ナンドゲートＧ１の出力端子はノアゲートＧ４の第１の入力端に接続されている。ノアゲートＧ４の第２の入力端には、インバータＩＶ１によって出力イネーブル信号ＯＥの論理レベルを反転した信号が供給されている。ノアゲートＧ３の第１の入力端にはデータ信号ＤＴ０が供給されており、その第２の入力端にはノアゲートＧ４から出力された２値のｐチャネル駆動信号ＰＯＮが供給されている。ノアゲートＧ３の出力端子はナンドゲートＧ２の第１の入力端に接続されている。ナンドゲートＧ２の第２の入力端には、出力イネーブル信号ＯＥが供給されている。
【００３０】
上記した構成により、ノアゲートＧ４は、出力イネーブル信号ＯＥがディスエイブル状態を表す論理レベル０を有する場合には、ラインＬ０をハイインピーダンス状態に設定する論理レベル０のｐチャネル駆動信号ＰＯＮを生成する。一方、出力イネーブル信号ＯＥがイネーブル状態を表す論理レベル１を有する場合には、ノアゲートＧ４は、不揮発性メモリ１４から読み出されたデータ信号ＤＴ０と同一論理レベルを有するｐチャネル駆動信号ＰＯＮを生成する。ノアゲートＧ４は、上記したｐチャネル駆動信号ＰＯＮをノアゲートＧ３、ナンドゲートＧ５及びインバータＩＶ２の各々に供給する。
【００３１】
また、上記した構成により、ナンドゲートＧ２は、出力イネーブル信号ＯＥがディスエイブル状態を表す論理レベル０を有する場合には、ラインＬ０をハイインピーダンス状態に設定する論理レベル１のｎチャネル駆動信号ＮＯＮを生成する。一方、出力イネーブル信号ＯＥがイネーブル状態を表す論理レベル１を有する場合には、ナンドゲートＧ２は、不揮発性メモリ１４から読み出されたデータ信号ＤＴ０と同一論理レベルを有するｎチャネル駆動信号ＮＯＮを生成する。ナンドゲートＧ２は、上記したｎチャネル駆動信号ＮＯＮをナンドゲートＧ１、ノアゲートＧ６及びインバータＩＶ３の各々に供給する。
【００３２】
インバータＩＶ２は、ｐチャネル駆動信号ＰＯＮの論理レベルを反転させた信号を第１ｐチャネル駆動信号ＰＯ１としてメインドライブ段１８２に供給する。ナンドゲートＧ５は、ｐチャネル出力調整信号ＰＤＳが論理レベル０を表す場合には論理レベル１を有する第２ｐチャネル駆動信号ＰＯ２をメインドライブ段１８２に供給する。一方、ｐチャネル出力調整信号ＰＤＳが論理レベル１を表す場合には、ナンドゲートＧ５は、ｐチャネル駆動信号ＰＯＮの論理レベルを反転させた信号を第２ｐチャネル駆動信号ＰＯ２としてメインドライブ段１８２に供給する。
【００３３】
インバータＩＶ３は、ｎチャネル駆動信号ＮＯＮの論理レベルを反転させた信号を第１ｎチャネル駆動信号ＮＯ１としてメインドライブ段１８２に供給する。ノアゲートＧ６は、ｎチャネル出力調整信号ＮＤＳが論理レベル１を表す場合には論理レベル０を有する第２ｎチャネル駆動信号ＮＯ２をメインドライブ段１８２に供給する。一方、ｎチャネル出力調整信号ＮＤＳが論理レベル０を表す場合には、ノアゲートＧ６は、ｎチャネル駆動信号ＮＯＮの論理レベルを反転させた信号を第２ｎチャネル駆動信号ＮＯ２としてメインドライブ段１８２に供給する。
【００３４】
メインドライブ段１８２は、並列接続されたｐチャネルＭＯＳ（metal oxide semiconductor）型のトランジスタＱ１及びＱ２と、並列接続されたｎチャネルＭＯＳ型のトランジスタＱ３及びＱ４と、を含む。トランジスタＱ１及びＱ２各々のソース端には共に電源電圧ＶＣＣが印加されており、夫々のドレイン端は共にラインＬ０に接続されている。トランジスタＱ１のゲート端には第１ｐチャネル駆動信号ＰＯ１が供給されており、トランジスタＱ２のゲート端には第２ｐチャネル駆動信号ＰＯ２が供給されている。トランジスタＱ３及びＱ４各々のソース端には共に接地電圧が印加されており、夫々のドレイン端は共にラインＬ０に接続されている。トランジスタＱ３のゲート端には第１ｎチャネル駆動信号ＮＯ１が供給されており、トランジスタＱ４のゲート端には第２ｎチャネル駆動信号ＮＯ２が供給されている。メインドライブ段１８２は、ラインＬ０の電圧に対応した論理レベルを有するデータ信号ＤＡＴ０を出力する。
【００３５】
このように、メインドライブ段１８２は、トランジスタＱ１及びＱ３からなる第１のプッシュプル増幅部（以下、第１ＰＰ増幅部と称する）と、トランジスタＱ２及びＱ４からなる第２のプッシュプル増幅部（以下、第２ＰＰ増幅部と称する）とが並列に接続された構成を有する。尚、メインドライブ段１８２において、第１ＰＰ増幅部（Ｑ１、Ｑ３）は、常時、増幅動作が可能なアクティブ状態となっている。第２ＰＰ増幅部（Ｑ２、Ｑ４）は、ｐチャネル出力調整信号ＰＤＳが論理レベル１、ｎチャネル出力調整信号ＮＤＳが論理レベル０を有する場合にはアクティブ状態となる一方、ｐチャネル出力調整信号ＰＤＳが論理レベル０、ｎチャネル出力調整信号ＮＤＳが論理レベル１となる場合には増幅動作が停止した状態、いわゆる非アクティブ状態となる。
【００３６】
この際、第１及び第２ＰＰ増幅部が共にアクティブ状態となる場合には、メインドライブ段１８２は、第１及び第２ＰＰ増幅部の各々が送出した電流を合成した比較的高い電流をラインＬ０に送出する。一方、第１及び第２ＰＰ増幅部のうちの第２ＰＰ増幅部が非アクティブ状態にある場合には、メインドライブ段１８２は、第１ＰＰ増幅部が送出した電流だけをラインＬ０に送出する。
【００３７】
以下に、上記した構成を有する半導体メモリ装置１００における電流駆動能力の調整動作について説明する。
【００３８】
尚、半導体メモリ装置１００を動作させるにあたり、予め、出力ドライバ１８の電流駆動能力を設定しておく為の出力調整データを、図３に示す不揮発性メモリ１４の特定アドレスＥＸＡＤにて指定される特定領域ＸＡに書き込んでおく。例えば、出力ドライバ１８を、電流駆動能力が低い低出力電流モードで動作させる場合には、不揮発性メモリ１４の特定領域ＸＡのビット０に論理レベル０の出力調整データを書き込んでおく。一方、出力ドライバ１８を、電流駆動能力が高い高出力電流モードで動作させる場合には、不揮発性メモリ１４の特定領域ＸＡのビット０に論理レベル１の出力調整データを書き込んでおく。
【００３９】
ここで、半導体メモリ装置１００の電源を投入すると、当該電源投入に応じて図２に示すような単一パルスの電源投入検出信号ＰＳが生成される。この電源投入検出信号ＰＳに応じて、不揮発性メモリ１４は、特定領域ＸＡに格納されている３２ビット分のデータ信号ＤＴ０〜ＤＴ３１を図１に示すデータバスＤＢに送出する。すると、レジスタ１５は、図２に示す電源投入検出信号ＰＳにおける単一パルスの後縁部のタイミングで、データ信号ＤＴ０〜ＤＴ３１のうちのビット０に対応したデータ信号ＤＴ０の値、つまり出力調整データだけを取り込んで保持する。レジスタ１５は、この保持した出力調整データの値を示す出力調整データＡＪ０を調整信号生成部１６に供給する。
【００４０】
調整信号生成部１６は、図７に示すように出力調整データＡＪ０が論理レベル０を示す場合には、論理レベル０のｐチャネル出力調整信号ＰＤＳ、及び論理レベル１のｎチャネル出力調整信号ＮＤＳを、出力ドライブ回路ＤＶ０〜ＤＶ３１の各々に供給する。これにより、出力ドライブ回路ＤＶ０〜ＤＶ３１各々のメインドライブ段１８２に含まれる第１ＰＰ増幅部（Ｑ１、Ｑ３）は、図７に示すようにアクティブ状態に設定され、第２ＰＰ増幅部（Ｑ２、Ｑ４）は、図７に示すように非アクティブ状態に設定される。よって、この際、出力ドライバ１８は、電流駆動能力が低い低出力電流モードに設定される。
【００４１】
一方、図７に示すように、出力調整データＡＪ０が論理レベル１を示す場合には、調整信号生成部１６は、論理レベル１のｐチャネル出力調整信号ＰＤＳ、及び論理レベル０のｎチャネル出力調整信号ＮＤＳを、出力ドライブ回路ＤＶ０〜ＤＶ３１の各々に供給する。これにより、出力ドライブ回路ＤＶ０〜ＤＶ３１各々のメインドライブ段１８２に含まれる第１ＰＰ増幅部（Ｑ１、Ｑ３）及び第２ＰＰ増幅部（Ｑ２、Ｑ４）は、図７に示すように共にアクティブ状態に設定される。よって、この際、出力ドライバ１８は、電流駆動能力が高い高出力電流モードに設定される。
【００４２】
このように、半導体メモリ装置１００では、工場出荷時、或いは製品出荷後の初期使用時に、出力ドライバ１８の電流駆動能力を調整する為の出力調整データを不揮発性の不揮発性メモリ１４の特定領域（ＸＡ）に書き込んでおく。これにより、それ以降、半導体メモリ装置１００の電源投入が為される度に、自動的に不揮発性の不揮発性メモリ１４の特定領域（ＸＡ）から出力調整データが読み出され、その出力調整データに基づき出力ドライバ１８の電流駆動能力が調整されるのである。
【００４３】
従って、半導体メモリ装置１００によれば、ヒューズ素子を用いて電流駆動能力の調整値を設定しておく構成を採用した場合に比して、装置規模を縮小化することが可能となる。更に、半導体メモリ装置１００では、出力調整データを不揮発性のメモリに書き込むようにしているので、当該出力調整データを装置内に書き込む為の専用の書込装置を用意する必要が無い。よって、半導体メモリ装置１００によれば、出力調整データをヒューズ素子を利用して装置内部に記憶しておく構成を採用した場合に比して、製造コストを抑えることが可能となる。
【００４４】
尚、上記実施例では、出力ドライバ１８の電流駆動能力を２段階（低出力電流モード、高出力電流モード）で調整できるようにしているが、３段階以上の複数の段階で電流駆動能力の調整を行えるようにしても良い。
【００４５】
また、上記実施例では、メインドライブ段１８２において第２ＰＰ増幅部のｐチャネル型のトランジスタＱ２及びｎチャネル型のトランジスタＱ４を共に、アクティブ状態又は非アクティブ状態に設定しているが、夫々個別にアクティブ状態又は非アクティブ状態に設定できるようにしても良い。また、メインドライブ段１８２に含まれる各トランジスタ自体の電流駆動能力を異ならせるようにしても良い。
【００４６】
図８は、かかる点に鑑みて為された半導体メモリ装置１００の他の構成を示すブロック図である。尚、図８に示される構成では、図１に示されるレジスタ１５、調整信号生成部１６及び出力ドライバ１８に代えて、レジスタ１５Ａ、調整信号生成部１６Ａ及び出力ドライバ１８Ａを採用したものであり、その他の構成は図１に示されるものと同一である。ただし、図８に示す構成を採用した場合には、図９に示すように、不揮発性メモリ１４の特定アドレスＥＸＡＤにて示される番地のビット０〜３にて、予め出力ドライバ１８Ａの電流駆動能力を設定する為の４ビットの出力調整データを書き込んでおく。この際、出力調整データとしてのビット０及び１には、メインドライブ段のＰＰ増幅部のＰチャネル側から送出される電流駆動能力を４段階で指定するｐチャネル側電流駆動能力設定情報を書き込む。一方、出力調整データとしてのビット２及び３には、メインドライブ段のＰＰ増幅部のＮチャネル側に引き込む電流駆動能力を４段階で指定するｎチャネル側電流駆動能力設定情報を書き込む。
【００４７】
レジスタ１５Ａは、図２に示す電源投入検出信号ＰＳに応じて不揮発性メモリ１４の特定アドレスＥＸＡＤにて示される番地から読み出されたデータ信号ＤＴ０〜ＤＴ３１のうち、ビット０〜３に対応したデータ信号ＤＴ０〜ＤＴ３の値、つまり上記した出力調整データを取り込んで保持する。レジスタ１５Ａは、このように取り込んで保持した４ビットの出力調整データを示す出力調整データＡＪ０〜ＡＪ３を調整信号生成部１６Ａに供給する。
【００４８】
図１０は、調整信号生成部１６Ａの内部構成の一例を示す回路図である。図１０において、インバータＩＮＶは、出力調整データＡＪ０及びＡＪ１各々の論理レベルを反転させた値を有するｐチャネル出力調整信号ＰＤＳ０及びＰＤＳ１を生成する。バッファＢＵは、出力調整データＡＪ２及びＡＪ３各々の値（論理レベル０又は１）を示すｎチャネル出力調整信号ＮＤＳ０及びＮＤＳ１を生成する。調整信号生成部１６Ａは、これらｐチャネル出力調整信号ＰＤＳ０及びＰＤＳ１と、ｎチャネル出力調整信号ＮＤＳ０及びＮＤＳ１と、を出力ドライバ１８Ａに供給する。
【００４９】
図１１は、出力ドライバ１８Ａの内部構成を示すブロック図である。尚、出力ドライバ１８Ａは、図５に示す構成と同様に、例えば３２ビットのデータ信号ＤＴ０〜ＤＴ３１に夫々対応して設けられた出力ドライブ回路ＤＶ０〜ＤＶ３１を有する。尚、図１１に示す構成では、出力ドライブ回路ＤＶ０〜ＤＶ３１の各々には、出力イネーブル信号ＯＥと共に、ｐチャネル出力調整信号ＰＤＳ０及びＰＤＳ１、及びｎチャネル出力調整信号ＮＤＳ０及びＮＤＳ１が供給される。出力ドライブ回路ＤＶ０〜ＤＶ３１は、同一の回路構成を有する。
【００５０】
以下に、出力ドライブ回路ＤＶ０〜ＤＶ３１のうちから出力ドライブ回路ＤＶ０を抜粋して、その回路構成について説明する。
【００５１】
図１２は、当該出力ドライブ回路ＤＶ０の回路図である。図１２に示すように、出力ドライブ回路ＤＶ０は、プリドライブ段１８１Ａ及びメインドライブ段１８２Ａを有する。
【００５２】
尚、プリドライブ段１８１Ａでは、ナンドゲートＧ５がｐチャネル出力調整信号ＰＤＳに代えてＰＤＳ０の供給を受け、ノアゲートＧ６がｎチャネル出力調整信号ＮＤＳに代えてＮＤＳ０の供給を受けると共に、ナンドゲートＧ７及びノアゲートＧ８を新たに追加した点を除く他の構成は、図６に示すプリドライブ段１８１の内部構成と同一である。
【００５３】
すなわち、ナンドゲートＧ５は、ｐチャネル出力調整信号ＰＤＳ０が論理レベル０を表す場合には論理レベル１を有する第２ｐチャネル駆動信号ＰＯ２をメインドライブ段１８２Ａに供給する。一方、ｐチャネル出力調整信号ＰＤＳ０が論理レベル１を表す場合には、ナンドゲートＧ５は、ｐチャネル駆動信号ＰＯＮの論理レベルを反転させた信号を第２ｐチャネル駆動信号ＰＯ２としてメインドライブ段１８２Ａに供給する。
【００５４】
ナンドゲートＧ７は、ｐチャネル出力調整信号ＰＤＳ１が論理レベル０を表す場合には論理レベル１を有する第３ｐチャネル駆動信号ＰＯ３をメインドライブ段１８２Ａに供給する。一方、ｐチャネル出力調整信号ＰＤＳ１が論理レベル１を表す場合には、ナンドゲートＧ７は、ｐチャネル駆動信号ＰＯＮの論理レベルを反転させた信号を第３ｐチャネル駆動信号ＰＯ３としてメインドライブ段１８２Ａに供給する。
【００５５】
また、図１２において、ノアゲートＧ６は、ｎチャネル出力調整信号ＮＤＳ０が論理レベル１を表す場合には論理レベル０を有する第２ｎチャネル駆動信号ＮＯ２をメインドライブ段１８２Ａに供給する。一方、ｎチャネル出力調整信号ＮＤＳ０が論理レベル０を表す場合には、ノアゲートＧ６は、ｎチャネル駆動信号ＮＯＮの論理レベルを反転させた信号を第２ｎチャネル駆動信号ＮＯ２としてメインドライブ段１８２Ａに供給する。
【００５６】
ノアゲートＧ８は、ｎチャネル出力調整信号ＮＤＳ１が論理レベル１を表す場合には論理レベル０を有する第３ｎチャネル駆動信号ＮＯ３をメインドライブ段１８２Ａに供給する。一方、ｎチャネル出力調整信号ＮＤＳ１が論理レベル０を表す場合には、ノアゲートＧ８は、ｎチャネル駆動信号ＮＯＮの論理レベルを反転させた信号を第３ｎチャネル駆動信号ＮＯ３としてメインドライブ段１８２Ａに供給する。
【００５７】
メインドライブ段１８２Ａでは、トランジスタＱ１及びＱ２と並列にｐチャネルＭＯＳ型のトランジスタＱ５を新たに接続し、トランジスタＱ３及びＱ４と並列にｎチャネルＭＯＳ型のトランジスタＱ６を新たに接続した点を除く他の構成は図６に示すメインドライブ段１８２と同一である。すなわち、トランジスタＱ５のソース端がトランジスタＱ１及びＱ２各々のソース端に接続されており、トランジスタＱ５のドレイン端がトランジスタＱ１及びＱ２各々のドレイン端に接続されている。また、トランジスタＱ６のソース端がトランジスタＱ３及びＱ４各々のソース端に接続されており、トランジスタＱ６のドレイン端がトランジスタＱ３及びＱ４各々のドレイン端に接続されているのである。
【００５８】
尚、メインドライブ段１８２Ａにおいて、トランジスタＱ５単体での電流駆動能力は、トランジスタＱ１及びＱ２各々の単体での電流駆動能力をＩＰとした場合、この電流駆動能力ＩＰの２倍、つまり２・ＩＰである。また、メインドライブ段１８２Ａにおいて、トランジスタＱ６単体での電流駆動能力は、トランジスタＱ３及びＱ４各々の単体での電流駆動能力をＩＮとした場合、この電流駆動能力ＩＮの２倍、つまり２・ＩＮである。
【００５９】
以下に、図８〜図１２にて示される構成を有する半導体メモリ装置１００における電流駆動能力の調整動作について説明する。
【００６０】
尚、図８に示す半導体メモリ装置１００を動作させるにあたり、予め、出力ドライバ１８Ａの電流駆動能力を調整する為の４ビットの出力調整データを、図９に示す不揮発性メモリ１４の特定領域ＸＡに書き込んでおく。
【００６１】
図１３は、上記した４ビットの出力調整データと、当該出力調整データに応じて調整される出力ドライバ１８Ａの電流駆動能力との対応関係を示す図である。
【００６２】
ここで、出力調整データのビット０〜３のうちのビット０及び１には、メインドライブ段１８２Ａのｐチャネル型のトランジスタＱ２及びＱ５を個別に、アクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを示すｐチャネル側電流駆動能力設定情報が書き込まれる。
【００６３】
例えば、出力調整データのビット０が論理レベル０を有する場合にはｐチャネル出力調整信号ＰＤＳ０が論理レベル１となり、トランジスタＱ２がアクティブ状態（ＡＣＴ）に設定される。一方、出力調整データのビット０が論理レベル１を有する場合にはｐチャネル出力調整信号ＰＤＳ０が論理レベル０となり、トランジスタＱ２が非アクティブ状態（ＩＮＡＣＴ）に設定される。
【００６４】
また、出力調整データのビット１が論理レベル０を有する場合にはｐチャネル出力調整信号ＰＤＳ１が論理レベル１となり、トランジスタＱ５がアクティブ状態（ＡＣＴ）に設定される。一方、出力調整データのビット１が論理レベル１を有する場合にはｐチャネル出力調整信号ＰＤＳ１が論理レベル０となり、トランジスタＱ５が非アクティブ状態（ＩＮＡＣＴ）に設定される。
【００６５】
この際、ｐチャネル型のトランジスタＱ１は出力調整データの値に拘わらず、常時アクティブ状態（ＡＣＴ）に設定されている。
【００６６】
よって、出力調整データのビット０及び１に応じて、ｐチャネル型のトランジスタＱ１、Ｑ２及びＱ５からなるｐチャネル側ドライバにおいて、図１３に示すようにトランジスタＱ１、Ｑ２及びＱ５が全てアクティブ状態に設定された場合には、当該ｐチャネル側ドライバの電流駆動能力は４・ＩＰとなる。また、図１３に示すようにトランジスタＱ１、Ｑ２及びＱ５のうちのＱ１及びＱ５のみがアクティブ状態に設定された場合には、ｐチャネル側ドライバの電流駆動能力は３・ＩＰとなる。また、図１３に示すようにトランジスタＱ１、Ｑ２及びＱ５のうちのＱ１及びＱ２のみがアクティブ状態に設定された場合には、ｐチャネル側ドライバの電流駆動能力は２・ＩＰとなる。また、図１３に示すようにトランジスタＱ１、Ｑ２及びＱ５のうちのＱ１のみがアクティブ状態に設定された場合には、ｐチャネル側ドライバの電流駆動能力はＩＰとなる。
【００６７】
すなわち、トランジスタＱ１、Ｑ２及びＱ５の各々を個別にアクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを表すｐチャネル側電流駆動能力設定情報（出力調整データのビット０及び１の内容）により、ｐチャネル側ドライバの電流駆動能力が４段階（ＩＰ、２・ＩＰ、３・ＩＰ、４・ＩＰ）にて調整されるのである。
【００６８】
一方、出力調整データのビット０〜３のうちのビット２及び３には、メインドライブ段１８２Ａのｎチャネル型のトランジスタＱ４及びＱ６を個別に、アクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを示すｎチャネル側電流駆動能力設定情報が書き込まれる。
【００６９】
例えば、出力調整データのビット２が論理レベル０を有する場合にはｎチャネル出力調整信号ＮＤＳ０が論理レベル０となり、トランジスタＱ４がアクティブ状態（ＡＣＴ）に設定される。一方、出力調整データのビット２が論理レベル１を有する場合にはｎチャネル出力調整信号ＮＤＳ０が論理レベル１となり、トランジスタＱ４が非アクティブ状態（ＩＮＡＣＴ）に設定される。
【００７０】
また、出力調整データのビット３が論理レベル０を有する場合にはｎチャネル出力調整信号ＮＤＳ１が論理レベル０となり、トランジスタＱ６がアクティブ状態（ＡＣＴ）に設定される。一方、出力調整データのビット１が論理レベル１を有する場合にはｎチャネル出力調整信号ＮＤＳ１が論理レベル１となり、トランジスタＱ６が非アクティブ状態（ＩＮＡＣＴ）に設定される。
【００７１】
この際、ｎチャネル型のトランジスタＱ３は、出力調整データの値に拘わらずに常時アクティブ状態（ＡＣＴ）に設定されている。
【００７２】
よって、ｎチャネル型のトランジスタＱ３、Ｑ４及びＱ６からなるｎチャネル側ドライバにおいて、図１３に示すように出力調整データのビット２及び３に基づき、トランジスタＱ３、Ｑ４及びＱ６が全てアクティブ状態に設定された場合には、ｎチャネル側ドライバの電流駆動能力は４・ＩＮとなる。また、図１３に示すようにトランジスタＱ３、Ｑ４及びＱ６のうちのＱ３及びＱ６のみがアクティブ状態に設定された場合には、ｎチャネル側ドライバの電流駆動能力は３・ＩＮとなる。また、図１３に示すようにトランジスタＱ３、Ｑ４及びＱ６のうちのＱ３及びＱ４のみがアクティブ状態に設定された場合には、ｎチャネル側ドライバの電流駆動能力は２・ＩＮとなる。また、図１３に示すようにトランジスタＱ３、Ｑ４及びＱ６のうちのＱ３のみがアクティブ状態に設定された場合には、ｎチャネル側ドライバの電流駆動能力はＩＮとなる。
【００７３】
すなわち、トランジスタＱ３、Ｑ４及びＱ６の各々を個別にアクティブ状態及び非アクティブ状態のうちのいずれの状態に設定するのかを表すｎチャネル側電流駆動能力設定情報（出力調整データのビット２及び３の内容）に基づき、ｎチャネル側ドライバの電流駆動能力が４段階（ＩＮ、２・ＩＮ、３・ＩＮ、４・ＩＮ）にて調整されるのである。
【００７４】
上記したように、図８〜図１２に示す構成を有する半導体メモリ装置１００では、出力ドライバ１８Ａのｐチャネル側ドライバ（Ｑ１、Ｑ２、Ｑ５）の電流駆動能力と、ｎチャネル側ドライバ（Ｑ３、Ｑ４、Ｑ６）の電流駆動能力とを、夫々個別に４段階で調整可能になっている。
【００７５】
よって、例えば、出力ドライバ１８Ａから入出力データバスＩＯＢに送出されたデータ信号にオーバーシュートが生じる場合には、ｐチャネル側ドライバ（Ｑ１、Ｑ２、Ｑ５）の電流駆動能力を１段階以上低くするように出力調整データのビット０及び１の値を決定し、不揮発性メモリ１４の特定領域ＸＡに書き込んでおく。また、例えば出力ドライバ１８Ａから入出力データバスＩＯＢに送出されたデータ信号にアンダーシュートが生じる場合には、ｎチャネル側ドライバ（Ｑ３、Ｑ４、Ｑ６）の電流駆動能力を１段階以上低くするように出力調整データのビット２及び３の値を決定し、不揮発性メモリ１４の特定領域ＸＡに書き込んでおくのである。
【００７６】
従って、図８〜図１２に示す構成によれば、入出力データバスＩＯＢに送出されたデータ信号にオーバーシュート及びアンダーシュートのうちの一方だけが生じている場合にも、この一方だけをターゲットとした抑制処理（出力電流の低下）を施すことが可能となる。
【００７７】
また、上記実施例では、半導体メモリ装置１００を用いて本発明の構成を説明したが、本発明に係る半導体装置は、メモリ以外の機能を有する各種の信号処理回路が形成されている半導体装置にも同様に適用可能である。
【００７８】
要するに、本発明に係る半導体装置としては、以下の出力ドライバ、不揮発性のメモリ、出力調整データ読出部及び電流駆動能力調整部を含むものであれば良いのである。つまり、出力ドライバ（１８、１８Ａ）は、電流駆動能力が可変であり、データ信号を増幅した信号を伝送ライン（Ｌ０〜Ｌ３１）を介して外部出力する。不揮発性のメモリ（１４）は、出力ドライバの電流駆動能力を調整する為の出力調整データを格納する特定領域（ＸＡ）を有する。出力調整データ読出部（１１、１２、１３）は、電源投入に応じてメモリの特定領域から出力調整データを読み出す。電流駆動能力調整部（１５、１６）は、メモリから読み出された出力調整データに基づいて出力ドライバの電流駆動能力を調整する。
【符号の説明】
【００７９】
１１    電源投入検出部
１２    オアゲート
１３    セレクタ
１４    不揮発性メモリ
１５    レジスタ
１８    出力ドライバ
１８１  プリドライブ段
１８２  メインドライブ段
【図１】
0006670618.tif 000002
【図２】
0006670618.tif 000003
【図３】
0006670618.tif 000004
【図４】
0006670618.tif 000005
【図５】
0006670618.tif 000006
【図６】
0006670618.tif 000007
【図７】
0006670618.tif 000008
【図８】
0006670618.tif 000009
【図９】
0006670618.tif 000010
【図１０】
0006670618.tif 000011
【図１１】
0006670618.tif 000012
【図１２】
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【図１３】
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