(57)【特許請求の範囲】
【請求項１】
主表面と、前記主表面の反対側である裏面とを有する半導体基板と、
前記半導体基板内に配置された第１導電型のドリフト領域と、
前記半導体基板内において前記ドリフト領域よりも前記主表面側に配置された第２導電型のベース領域と、
前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に配置された第１導電型のソース領域と、
前記ソース領域および前記ドリフト領域に挟まれた前記ベース領域と絶縁しながら対向するゲート電極と、
前記半導体基板内において、前記ベース領域から前記裏面側に延びる第２導電型のコラム領域とを備え、
前記半導体基板は前記主表面に溝を有し、
前記ゲート電極は前記溝内に形成されており、
前記ベース領域の不純物濃度の分布は、前記主表面から前記裏面に向かう深さ方向に沿って複数のピーク値を有しており、
前記複数のピーク値は４つ以上のピーク値を有し、
前記コラム領域は、前記ベース領域側の端である第１端と、前記第１端の反対側の端である第２端とを含んでおり、
前記コラム領域の不純物濃度は、前記第１端と前記第２端との間の位置において最小値となっており、前記第１端と前記第２端との間の前記位置から前記第１端に近づくにつれて高くなっており、かつ前記第１端において最大値となっていない、半導体装置。
【請求項２】
前記ドリフト領域の不純物濃度は１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下である、請求項１に記載の半導体装置。
【請求項３】
前記コラム領域の不純物濃度は、前記第１端において最大値となっている、請求項１に記載の半導体装置。
【請求項４】
前記コラム領域の不純物濃度は、前記第１端から遠ざかるにしたがって減少している、請求項１に記載の半導体装置。
【請求項５】
主表面と、前記主表面の反対側である裏面とを有する半導体基板と、
前記半導体基板内に配置された第１導電型のドリフト領域と、
前記半導体基板内において前記ドリフト領域よりも前記主表面側に配置された第２導電型のベース領域と、
前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に配置された第１導電型のソース領域と、
前記ソース領域および前記ドリフト領域に挟まれた前記ベース領域と絶縁しながら対向するゲート電極と、
前記半導体基板内において、前記ベース領域から前記裏面側に延びる第２導電型のコラム領域とを備え、
前記半導体基板は前記主表面に溝を有し、
前記ゲート電極は前記溝内に形成されており、
前記ベース領域の不純物濃度の分布は、前記主表面から前記裏面に向かう深さ方向に沿って複数のピーク値を有しており、
前記複数のピーク値は４つ以上のピーク値を有し、
前記コラム領域の不純物濃度は、前記ベース領域の不純物濃度の分布における前記複数のピーク値のいずれよりも高く、
前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど前記コラム領域の前記不純物濃度に近くなっている、半導体装置
【請求項６】
前記ベース領域の深さは、１．０μｍ以上２．０μｍ以下である、請求項１に記載の半導体装置。
【請求項７】
前記ベース領域の深さは、１．５μｍ以上２．０μｍ以下である、請求項１に記載の半導体装置。
【請求項８】
前記ベース領域の不純物濃度の分布における前記複数のピーク値は、最も前記主表面の近くに位置する前記ピーク値以外のピーク値において最大値となる、請求項１記載の半導体装置。
【請求項９】
前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど高くなっている、請求項１に記載の半導体装置。
【請求項１０】
前記半導体基板は、前記ドリフト領域上において前記主表面に接し、かつ前記ソース領域によって取り囲まれるように形成されているバックゲート領域を有する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にパワー半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置においては、基板の主表面側から基板の裏面側に向かって電流が流れる縦型構造が主流である。このような縦型構造を有するパワー半導体装置の代表的なものとして、縦型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）がある。
【０００３】
縦型でトレンチゲート型のＭＯＳＦＥＴは、基板の裏面に形成されたｎ型ドレイン領域と、ｎ型ドレイン上に形成されたｎ型ドリフト領域と、ｎ型ドリフト領域中に形成されたｐ型ベース領域と、ｐ型ベース領域中であって基板の主表面に形成されたｎ型のソース領域と、ｐ型ベース領域にゲート絶縁膜を介在して対向するゲート電極とを有している。ゲート電極は、基板の主表面に形成された溝内に充填されている。
【０００４】
このようなｐ型ベース領域の形成方法として、注入深さを変化させて３段階のイオン注入を行い、その後熱処理を行う方法がある（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５３２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、パワー半導体装置の安全動作領域を確保するためには、チャネル長を長くすることが必要である。縦型でトレンチゲート型のＭＯＳＦＥＴにおいては、チャネル長は、ｐ型ベース領域の深さにより決定される。
【０００７】
しかしながら、特許文献１記載のｐ型ベース領域の形成方法においては、イオン注入の段数が３段階である。そのため、ｐ型ベース領域を厚く形成しようとする場合、イオン注入箇所の間隔が長くなる。その結果、ｐ型ベース領域中において、急峻な不純物濃度の濃度勾配が生じる。この急峻な不純物濃度の濃度勾配は、ｐ型ベース領域中の電位勾配をもたらす。
【０００８】
縦型のＭＯＳＦＥＴにおいては、ｎ型ソース領域、ｐ型ベース領域及びｎ型ドリフト領域により、ｎｐｎ型の寄生バイポーラトランジスタが形成されている。ｐ型ベース領域内における急峻な不純物濃度の濃度勾配に基づく電位差は、この寄生バイポーラトランジスタのベース電圧となる。そのため、ｐ型ベース領域内に急峻な不純物濃度の濃度勾配が形成されると、この寄生バイポーラトランジスタが動作してしまう。このような寄生バイポーラトンランジスタの動作は、パワー半導体素子の安全動作領域を狭くなる要因となる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に係る半導体装置は、主表面と、主表面の反対側である裏面とを有する半導体基板と、半導体基板内に配置された第１導電型のドリフト領域と、半導体基板内においてドリフト領域よりも主表面側に配置された第２導電型のベース領域と、半導体基板内においてドリフト領域との間でベース領域を挟むようにドリフト領域よりも主表面側に配置された第１導電型のソース領域と、ソース領域およびドリフト領域に挟まれたベース領域と絶縁しながら対向するゲート電極とを備え、半導体基板は主表面に溝を有し、ゲート電極は溝内に形成されており、ベース領域の不純物濃度の分布は、主表面から裏面に向かう深さ方向に沿って複数のピーク値を有しており、複数のピーク値は４つ以上のピーク値を有する。
【発明の効果】
【００１１】
一実施形態に係る半導体装置によると、半導体装置の安全動作領域を確保することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の断面図である。
【図２】図１のＩＩ−ＩＩに沿った不純物濃度の変化を示す模式図である。
【図３】第１の実施形態のフロントエンド工程における断面図である。
【図４】第１の実施形態のバックエンド工程における断面図である。
【図５】第２の実施形態に係る半導体装置の断面図である。
【図６】第２の実施形態に係る半導体装置の上面図である。
【図７】図５のＶＩＩ−ＶＩＩに沿った不純物濃度の変化を示す模式図である。
【図８】図５のＶＩＩＩ−ＶＩＩＩに沿った不純物濃度の変化を示す模式図である。
【図９】第２の実施形態のコラム領域形成工程における断面図である。
【図１０】第１の比較例に係る半導体装置の断面図である。
【図１１】図１０のＸＩ−ＸＩに沿った不純物濃度の変化を示す模式図である。
【図１２】第２の比較例に係る半導体装置の断面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩに沿った不純物濃度の変化を示す模式図である。
【図１４】第３の実施形態に係る半導体装置の断面図である。
【図１５】図１４のＡ−Ａに沿った不純物濃度の変化の第１例を示す模式図である。
【図１６】図１４のＡ−Ａに沿った不純物濃度の変化の第２例を示す模式図である。
【図１７】第３の実施形態に係る半導体装置における逆バイアスによる絶縁破壊直前の空乏層の形状を示す模式図である。
【図１８】第３の実施形態の変形例に係る半導体装置の断面図である。
【図１９】第３の比較例に係る半導体装置の断面図である。
【図２０】図１９のＢ−Ｂに沿った不純物濃度の変化を示す模式図である。
【図２１】第３の比較例に係る半導体装置における逆バイアスによる絶縁破壊直前の空乏層の形状を示す模式図である。
【図２２】第３の比較例に係る半導体装置におけるｐ型コラム領域の幅と耐圧との関係を示す模式図である。
【図２３】第３の実施形態に係る半導体装置におけるｐ型コラム領域の幅と耐圧との関係を示す模式図である。
【図２４】第４の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
【００１４】
（第１の実施形態）
以下に、第１の実施形態に係る半導体装置の構造について説明する。
【００１５】
図１に示すように、第１の実施形態に係る半導体装置は、主として、半導体基板ＳＵＢと、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Transistor）と、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。
【００１６】
半導体基板ＳＵＢは、主表面ＭＳと、主表面ＭＳの反対側である裏面ＢＳとを有している。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられる。半導体基板ＳＵＢには、ＭＩＳＦＥＴが形成されている。このＭＩＳＦＥＴは、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳと、ｐ型バックゲート領域ＰＢＧと、ゲート絶縁膜ＧＯと、ゲート電極ＧＥとを有している。
【００１７】
半導体基板ＳＵＢ内において、裏面ＢＳに接して、ｎ型ドレイン領域ＮＤが形成されている。裏面ＢＳ上には、ｎ型ドレイン領域ＮＤと接して、ドレイン電極ＤＥが形成されている。半導体基板ＳＵＢ内において、ｎ型ドレイン領域ＮＤの主表面ＭＳ側に、ｎ型ドリフト領域ＮＤＲが形成されている。なお、ｎ型ドレイン領域の代わりに、ｐ型領域が形成されていてもよい。なお、この場合、第１の実施形態に係る半導体装置は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）となる。半導体基板ＳＵＢ内において、ｎ型ドリフト領域ＮＤＲの主表面ＭＳ側に、ｐ型ベース領域ＰＢが形成されている。ｐ型ベース領域ＰＢは、深さＤを有している。深さＤは、ｐ型ベース領域ＰＢのｎ型ソース領域ＮＳと接している側とｐ型ベース領域ＰＢのｎ型ドリフト領域ＮＤＲに接している側との距離である。深さＤは、好ましくは１．０μｍ以上である。さらに好ましくは、深さＤは１．５μｍ以上である。
【００１８】
第１の実施形態に係る半導体装置においては、ｐ型ベース領域ＰＢとゲート絶縁膜ＧＯの界面に沿ってチャネルが形成される。そのため、ｐ型ベース領域ＰＢの深さＤが深くなるほどチャネル長が長くなる。すなわち、ｐ型ベース領域ＰＢの深さＤが深くなるほど、第１の実施形態の半導体装置の安全動作領域が広くなる。しかし、チャネル長が長くなることは、チャネル抵抗の増大につながる。そのため、ｐ型ベース領域ＰＢの深さＤは、好ましくは２．０μｍ以下である。
【００１９】
また、半導体基板ＳＵＢ内において、ｎ型ソース領域ＮＳ及びｐ型バックゲート領域ＰＢＧが、ｐ型ベース領域ＰＢの主表面側に主表面ＭＳに接して形成されている。換言すると、ｎ型ソース領域ＮＳは、ｎ型ドリフト領域との間でｐ型ベース領域を挟むように形成されている。ｎ型ソース領域ＮＳは、間隔を置いて配置されている。ｐ型バックゲート領域ＰＢＧは、ｎ型ソース領域ＮＳに取り囲まれるように形成されている。
【００２０】
半導体基板ＳＵＢの主表面ＭＳ上には、溝ＴＲが形成されている。溝ＴＲは、ｎ型ソース領域ＮＳの間に形成されている。溝ＴＲは、半導体基板ＳＵＢの主表面ＭＳから半導体基板ＳＵＢの裏面ＢＳに向かって形成されている。溝ＴＲは、ｎ型ソース領域ＮＳ及びｐ型ベース領域ＰＢの各々を貫通し、ｎ型ドリフト領域ＮＤＲに達している。
【００２１】
溝ＴＲ内に、ゲート電極ＧＥが形成されている。ゲート電極ＧＥには、例えば不純物が導入された多結晶シリコンが用いられる。ゲート電極ＧＥと溝ＴＲの表面の間には、ゲート絶縁膜ＧＯが形成されている。ゲート絶縁膜ＧＯには、例えば二酸化珪素（ＳｉＯ2）が用いられる。これにより、ゲート電極ＧＥは、ｎ型ソース領域ＮＳとｎ型ドリフト領域ＮＤＲによって挟まれているｐ型ベース領域ＰＢと絶縁しながら対向している。
【００２２】
半導体基板ＳＵＢの主表面ＭＳ上には、層間絶縁膜ＩＬＤが形成されている。層間絶縁膜ＩＬＤには、例えば二酸化珪素が用いられる。層間絶縁膜ＩＬＤには、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、ｎ型ソース領域ＮＳ及びｐ型バックゲート領域ＰＢＧ上に形成されている。
【００２３】
なお、図１には図示されていないが、ゲート電極ＧＥ上においてもコンタクトホールＣＨが形成されている。これにより、ｎ型ソース領域ＮＳ、ｐ型バックゲート領域ＰＢＧ及びゲート電極ＧＥが、層間絶縁膜ＩＬＤから露出している。
【００２４】
半導体基板ＳＵＢの主表面ＭＳ上及び層間絶縁膜ＩＬＤ上には、配線ＷＬが形成されている。これにより、配線ＷＬは、ｎ型ソース領域ＮＳ、ｐ型バックゲート領域ＰＢＧ及びゲート電極ＧＥと電気的に接続されている。配線ＷＬには、例えばアルミニウム（Ａｌ）、アルミニウム合金等が用いられる。
【００２５】
配線ＷＬ上には、保護膜ＰＶが形成されている。保護膜ＰＶには、例えば窒化シリコン（ＳｉＮ）等が用いられる。
【００２６】
以下に、第１の実施形態に係る半導体装置における半導体基板ＳＵＢ中の不純物濃度の分布について説明する。
【００２７】
ｎ型ソース領域ＮＳ及びｎ型ドレイン領域ＮＤの不純物濃度は、好ましくはｎ型ドリフト領域ＮＤＲの不純物濃度よりも高い。
【００２８】
ｐ型ベース領域ＰＢの不純物濃度の分布は、深さＤの方向（すなわち、主表面ＭＳから裏面ＢＳに向かう方向）に沿って、複数のピーク値を有している。ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は、４以上である。なお、ｐ型ベース領域ＰＢの深さＤが１．５μｍ以上である場合には、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は５以上であることが好ましい。以下においては、これらのピーク値を、半導体基板ＳＵＢの主表面ＭＳに近い側から順に、第１のピーク値Ｐ１、第２のピーク値Ｐ２、第３のピーク値Ｐ３び第４のピーク値Ｐ４とする。
【００２９】
第１のピーク値Ｐ１を示す位置と第２のピーク値Ｐ２を示す位置の間隔と、第２のピーク値Ｐ２を示す位置と第３のピーク値Ｐ３を示す位置の間隔と、第３のピーク値Ｐ３を示す位置と第４のピーク値を示す位置の間隔は、深さＤの方向に沿って等間隔であることが好ましい。これにより、ｐ型ベース領域ＰＢの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
【００３０】
図２に示すように、第１のピーク値Ｐ１は、第２のピーク値Ｐ２ないし第４のピーク値Ｐ４のうちの少なくともいずれか１つよりも低いことが好ましい。
【００３１】
第１の実施形態に係る半導体装置の閾値電圧は、第１のピーク値Ｐ１ないし第４のピーク値の最大値により決定される。第１のピーク値Ｐ１を示す位置は、半導体基板ＳＵＢの主表面ＭＳ側に最も近い位置にある。換言すれば、第１のピーク値Ｐ１を示す位置は、ｎ型ソース領域に最も近い位置にある。
【００３２】
ｎ型ソース領域ＮＳの不純物濃度は相対的に高くなっている。そのため、第１のピーク値Ｐ１は、ｎ型ソース領域ＮＳからの影響を受けやすい。その結果、ｐ型ベース領域ＰＢの不純物濃度の最大値が第１のピーク値Ｐ１である場合、ｎ型ソース領域ＮＳの影響により、閾値電圧が変動してしまう。したがって、ｐ型ベース領域ＰＢの不純物濃度の最大値は、第２のピーク値Ｐ２ないし第４のピーク値Ｐ４のいずれかであることが好ましい。すなわち、ｐ型ベース領域ＰＢの不純物濃度は、主表面ＭＳ側に最も近い位置にあるピーク値以外のピーク値において、最大値となっていることが好ましい。
【００３３】
第１のピーク値Ｐ１ないし第４のピーク値Ｐ４は、第１のピーク値Ｐ１＜第２のピーク値Ｐ２＜第３のピーク値Ｐ３＜第４のピーク値Ｐ４との関係を満たしていることが好ましい。すなわち、第１のピーク値Ｐ１ないし第４のピーク値Ｐ４は、半導体基板ＳＵＢの主表面ＭＳからの距離が長くなるほど（すなわち主表面ＭＳから離れるほど）高くなっていることが好ましい。これにより、ｐ型ベース領域ＰＢの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
【００３４】
さらに、第１のピーク値Ｐ１ないし第４のピーク値Ｐ４は、半導体基板ＳＵＢの主表面からの距離に応じて、直線的に増加していることが好ましい。すなわち、第１のピーク値Ｐ１値から第４のピーク値Ｐ４にかけての変化は、各ピーク値を示す位置の間の距離に比例して増加していることが好ましい。これにより、ｐ型ベース領域ＰＢの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
【００３５】
以下に、第１の実施形態に係る半導体装置の製造方法について説明する。
実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２を有している。
【００３６】
フロントエンド工程Ｓ１は、準備工程Ｓ１１と、ドリフト領域形成工程Ｓ１２と、溝形成工程Ｓ１３と、ゲート形成工程Ｓ１５と、ベース領域形成工程Ｓ１６と、ソース領域形成工程Ｓ１７と、バックゲート領域形成工程Ｓ１８とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、配線形成工程Ｓ２２と、保護膜形成工程Ｓ２３とを有している。
【００３７】
図３（Ａ）は、準備工程Ｓ１１における半導体装置の断面図である。準備工程Ｓ１１においては、図３（Ａ）に示すように、ｎ型ドレイン領域ＮＤが形成された半導体基板ＳＵＢが準備される。
【００３８】
図３（Ｂ）は、ドリフト領域形成工程Ｓ１２における半導体装置の断面図である。ドリフト領域形成工程Ｓ１２においては、図３（Ｂ）に示すように、ｎ型ドレイン領域ＮＤ上にｎ型ドリフト領域ＮＤＲが形成される。ｎ型ドリフト領域ＮＤＲの形成は、例えばＣＶＤ（Chemical  Vapor  Deposition）を用いたエピタキシャル成長により行われる。
【００３９】
図３（Ｃ）は、溝形成工程Ｓ１３における半導体装置の断面図である。溝形成工程Ｓ１３においては、図３（Ｃ）に示すように、ｎ型ドリフト領域ＮＤＲ中に、溝ＴＲ及びゲート絶縁膜ＧＯが形成される。
【００４０】
溝ＴＲの形成は、例えばＲＩＥ（Reactive  Ion  Etching）を行うことにより形成される。溝ＴＲ中のゲート絶縁膜ＧＯの形成は、例えば、ＣＶＤを用いたゲート絶縁膜ＧＯの堆積と、ＣＭＰ（Chemical  Mechanical  Polishing）を用いた溝ＴＲからはみ出したゲート絶縁膜ＧＯの除去とにより行われる。
【００４１】
図３（Ｄ）は、ゲート形成工程Ｓ１５における半導体装置の断面図である。ゲート形成工程Ｓ１５においては、図３（Ｄ）に示すように、ゲート電極ＧＥが形成される。ゲート電極ＧＥの形成は、例えば、ＲＩＥを用いた溝の形成と、ＣＶＤを用いた溝上へのゲート電極ＧＥの堆積と、ＣＭＰを用いた溝からはみ出したゲート電極ＧＥの除去とにより行われる。
【００４２】
図３（Ｅ）は、ベース領域形成工程Ｓ１６における半導体装置の断面図である。ベース領域形成工程Ｓ１６においては、図３（Ｅ）に示すように、ｎ型ドリフト領域ＮＤＲ中にｐ型ベース領域ＰＢが形成される。ｐ型ベース領域ＰＢの形成は、複数回のイオン注入と熱処理とにより行われる。
【００４３】
複数回のイオン注入におけるドーズ量は、例えば７×１０12／ｃｍ2である。複数回のイオン注入の回数は、好ましくは４回であるが、５回以上であってもよい。複数回のイオン注入の各々は、加速電圧を例えば７００ＫｅＶ、５００ＫｅＶ、３００ＫｅＶ、１００ＫｅＶと変化させることにより、注入深さが変化している。各段階のイオン注入時間は、高電圧で行う（深い位置に対して行う）イオン注入であるほど長くなっている。換言すれば、高電圧で行う（深い位置に対して行う）イオン注入であるほど、イオンの注入量が多くなっている。
【００４４】
図３（Ｆ）は、ソース領域形成工程Ｓ１７における半導体装置の断面図である。ソース領域形成工程Ｓ１７においては、図３（Ｆ）に示すように、ｐ型ベース領域ＰＢの半導体基板ＳＵＢの主表面ＭＳ側にｎ型ソース領域ＮＳが形成される。ｎ型ソース領域ＮＳの形成は、例えばイオン注入により行われる。
【００４５】
図３（Ｇ）は、バックゲート領域形成工程Ｓ１８における半導体装置の断面図である。バックゲート領域形成工程Ｓ１８においては、図３（Ｇ）に示すように、ｎ型ソース領域ＮＳ中にｐ型バックゲート領域ＰＢＧが形成される。ｐ型バックゲート領域ＰＢＧの形成は、例えばイオン注入により行われる。以上の工程により、フロントエンド工程Ｓ１が完了する。
【００４６】
図４（Ａ）は、層間絶縁膜形成工程Ｓ２１における半導体装置の断面図である。層間絶縁膜形成工程Ｓ２１においては、図４（Ａ）に示すように、主表面ＭＳ上に、コンタクトホールＣＨを有する層間絶縁膜ＩＬＤが形成される。層間絶縁膜ＩＬＤは、例えばＣＶＤを用いて形成される。コンタクトホールＣＨの形成は、例えばＲＩＥを用いて行われる。
【００４７】
図４（Ｂ）は、配線形成工程Ｓ２２における半導体装置の断面図である。配線形成工程Ｓ２２においては、図４（Ｂ）に示すように、層間絶縁膜ＩＬＤ、ｎ型ソース領域ＮＳ、ｐ型バックゲート領域ＰＢＧ及びゲート電極上に、配線ＷＬが形成される。配線ＷＬは、例えばスパッタを用いた成膜と、フォトリソグラフィー及びエッチングを用いたパターニングとにより形成される。
【００４８】
図４（Ｃ）は、保護膜形成工程Ｓ２３における半導体装置の断面図である。保護膜形成工程Ｓ２３においては、図４（Ｃ）に示すように、保護膜ＰＶが形成される。保護膜ＰＶの形成は、例えばＣＶＤにより行われる。
【００４９】
以下に、第１の実施形態に係る半導体装置の効果について説明する。
第１の実施形態に係る半導体装置においては、ｐ型ベース領域ＰＢの不純物濃度の分布は、４以上のピーク値を有している。そのため、各々のピーク値を示す位置の間隔が狭くなっている。そのため、ｐ型ベース領域ＰＢの深さＤが深くなったとしても、ｐ型ベース領域ＰＢの不純物濃度の分布に急峻な不純物濃度の勾配が生じにくい。その結果、第１の実施形態に係る半導体装置においては、安全動作領域を確保することが可能となる。
【００５０】
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置の構造について説明する。なお、ここでは、第１の実施形態と異なる点について主に説明する。
【００５１】
以下に、第２の実施形態に係る半導体装置の構造について説明する。
図５に示すように、第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様、半導体基板ＳＵＢと、ＭＩＳＦＥＴと、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。
【００５２】
半導体基板ＳＵＢは、第１の実施形態に係る半導体装置と同様、ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、第１の実施形態に係る半導体装置と同様、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳと、ｐ型バックゲート領域ＰＢＧとを有している。半導体基板ＳＵＢ内には、これらに加え、ｐ型コラム領域ＰＣＬが形成されている。
【００５３】
ｐ型コラム領域ＰＣＬは、半導体基板ＳＵＢ内において、ｐ型ベース領域ＰＢから半導体基板ＳＵＢの裏面ＢＳに向かって延びている。
【００５４】
図６に示すように、ｐ型コラム領域ＰＣＬは、半導体基板ＳＵＢの主表面ＭＳに垂直な方向から見て、円形である。
【００５５】
ｐ型コラム領域ＰＣＬの形状はこれに限定されるものではない。ｐ型コラム領域ＰＣＬは、半導体基板ＳＵＢの主表面ＭＳに垂直な方向から見て、正方形又は長方形の形状を有していてもよい。ｐ型コラム領域ＰＣＬは、半導体基板ＳＵＢの主表面ＭＳに垂直な方向から見て、ストライプ形状を有していてもよい。ｐ型コラム領域ＰＣＬは、半導体基板ＳＵＢの主表面ＭＳに垂直な方向からみて、千鳥状に配置されていてもよい。すなわち、ｐ型コラム領域ＰＣＬの形状は、ｎ型ドリフト領域ＮＤＲとの間でチャージバランスが保たれるのであれば、いかなる形状であってもよい。
【００５６】
以下に、第２の実施形態に係る半導体装置における半導体基板ＳＵＢ中の不純物濃度の分布について説明する。
【００５７】
ｎ型ドリフト領域ＮＤＲは、好ましくは１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下の不純物濃度を有している。これにより、ｎ型ドリフト領域の電気抵抗値が減少する。すなわち、第２の実施形態に係る半導体装置のオン抵抗を低減することができる。
【００５８】
ｎ型ドリフト領域ＮＤＲの不純物濃度が高くなると、ｎ型ドリフト領域ＮＤＲとｐ型ベース領域ＰＢとのｐｎ接合によって形成される空乏層が、ｎ型ドリフト領域ＮＤＲ中に延びにくくなる。そのため、通常は、ｎ型ドリフト領域ＮＤＲの不純物濃度が高くなると、耐圧が低下する。しかし、第２の実施形態に係る半導体装置においては、ｐ型コラム領域ＰＣＬが形成されている。そのため、ｎ型ドリフト領域ＮＤＲとｐ型コラム領域ＰＣＬのｐｎ接合により空乏層がｎ型ドリフト領域ＮＤＲに形成されるため、耐圧の低下が生じにくい。
【００５９】
ｐ型コラム領域ＰＣＬの不純物濃度は、ｐ型ベース領域ＰＢの不純物濃度よりも高いことが好ましい。より具体的には、ｐ型コラム領域ＰＣＬの不純物濃度は、ｐ型ベース領域ＰＢの不純物濃度の分布における第１のピーク値Ｐ１ないし第４のピーク値Ｐ４のいずれよりも高いことが好ましい。
【００６０】
図７に示すように、ｐ型ベース領域ＰＢの不純物濃度の分布は、第１の実施形態に係る半導体装置と同様、第１のピーク値Ｐ１、第２のピーク値Ｐ２、第３のピーク値Ｐ３び第４のピーク値Ｐ４とを有している。
【００６１】
ｐ型ベース領域の不純物濃度の分布における第１のピーク値Ｐ１ないし第４のピーク値Ｐ４は、第１のピーク値Ｐ１＜第２のピーク値Ｐ２＜第３のピーク値Ｐ３＜第４のピーク値Ｐ４との関係を満たしていることが好ましい。
【００６２】
図８に示すように、好ましくは、第１のピーク値Ｐ１ないし第４のピーク値Ｐ４は、半導体基板ＳＵＢの主表面ＭＳからの距離が長くなるほど（すなわち、主表面ＭＳから離れるほど）ｐ型コラム領域ＰＣＬの不純物濃度に近くなっている。
【００６３】
ｐ型ベース領域ＰＢの裏面ＢＳ側における不純物濃度が、ｐ型コラム領域ＰＣＬの不純物濃度と大きく異なっている場合、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界近傍において、急峻な不純物濃度の濃度勾配が生じるおそれがある。
【００６４】
このような急峻な不純物濃度の濃度勾配は、寄生バイポーラトランジスタ動作を惹起する。そのため、ｐ型ベース領域ＰＢが上記のような不純物濃度のピークを有することにより、安全動作領域を確保することができる。
【００６５】
以下に、第２の実施形態に係る半導体装置の製造方法について説明する。
第２の実施形態に係る半導体装置の製造方法は、溝形成工程Ｓ１３が行われた後であってゲート形成工程Ｓ１５が行われる前に、コラム領域形成工程Ｓ１４が行われる点において第１の実施形態に係る半導体装置の製造方法と異なっている。
【００６６】
また、第２の実施形態に係る半導体装置の製造方法は、ベース領域形成工程Ｓ１６における熱処理が、第１の実施形態に係る半導体装置の製造方法と異なっている。
【００６７】
まず、コラム領域形成工程Ｓ１４について以下に説明する。
図９に示すように、コラム領域形成工程Ｓ１４においては、ｎ型ドレイン領域ＮＤ中にｐ型コラム領域ＰＣＬが形成される。
【００６８】
ｐ型コラム領域ＰＣＬの形成は、例えば複数回のイオン注入と、熱処理とにより行われる。これにより、ｐ型コラム領域ＰＣＬとｎ型ドリフト領域ＮＤＲのｐｎ接合が形成される。複数回のイオン注入におけるドーズ量は、例えば３×１０13／ｃｍ2である。複数回のイオン注入の各々は、加速電圧が例えば２４００ＫｅＶ、１８００ＫｅＶ及び１００ＫｅＶと変化させることにより、注入深さが変化する。
【００６９】
次に、ベース領域形成工程Ｓ１６について以下に説明する。
第１の実施形態に係る半導体装置の製造方法と同様、ベース領域形成工程Ｓ１６においては、ｐ型ベース領域ＰＢが形成される。ｐ型ベース領域ＰＢの形成は、第１の実施形態に係る半導体装置の製造方法と同様、複数回のイオン注入と熱処理とにより行われる。これにより、ｐ型ベース領域ＰＢとｎ型ドリフト領域ＮＤＲのｐｎ接合が形成される。
【００７０】
第２の実施形態に係る半導体装置の製造方法においては、ベース領域形成工程Ｓ１６における熱処理の温度は、好ましくは８００℃以上９００℃以下である。また、ベース領域形成工程Ｓ１６における熱処理の時間は、好ましくは６０分以内である。
【００７１】
ｐ型コラム領域ＰＣＬの間隔は、ｐ型コラム領域ＰＣＬとｎ型ドリフト領域ＮＤＲのチャージバランスを確保するために設定されている。一旦ｐ型コラム領域ＰＣＬを形成した後に高い温度で又は長い時間熱処理を行うと、半導体基板ＳＵＢ中における不純物の拡散が進行することにより、ｐ型コラム領域ＰＣＬの幅が広がる。その結果、ｐ型コラム領域ＰＣＬの間隔が変化してしまう。そのため、第２の実施形態に係る半導体装置のベース領域形成工程Ｓ１６における熱処理は、上記のような温度範囲及び熱処理時間の範囲で行われることが好ましい。
【００７２】
以下に、第２の実施形態に係る半導体装置の効果について説明する。
第１の比較例に係る半導体装置における半導体基板ＳＵＢは、第２の実施形態に係る半導体装置の実施形態に係る半導体装置と同様、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｐ型コラム領域ＰＣＬと、ｎ型ソース領域ＮＳと、ｐ型バックゲート領域ＰＢＧとを有している。
【００７３】
第１の比較例に係る半導体装置におけるｐ型ベース領域ＰＢの深さＤは、１．０μｍ以上２．０μｍ以下である。また、第１の比較例に係る半導体装置におけるｎ型ドリフト領域ＮＤＲの不純物濃度は、１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下である。
【００７４】
第１の比較例に係る半導体装置は、ベース領域形成工程Ｓ１６において、第２の実施形態に係る半導体装置と同様、８００℃以上９００℃以下の熱処理温度、６０分以内の熱処理時間で熱処理が行われている。
【００７５】
しかしながら、第１の比較例に係る半導体装置においては、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は、第２の実施形態に係る半導体装置のｐ型ベース領域ＰＢと異なり、３である。
【００７６】
図１０及び図１１に示すように、第１の比較例に係る半導体装置におけるｐ型ベース領域ＰＢは、ｎ型領域ＮＲを有している。
【００７７】
第１の比較例に係る半導体装置におけるｐ型ベース領域ＰＢの深さＤは、１．０μｍ以上と深いにもかかわらず、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は３である。すなわち、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値を示す位置の間隔が広くなっている。また、第１の比較例に係る半導体装置におけるｎ型ドリフト領域ＮＤＲの不純物濃度は、１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下と高い。さらに、熱処理の条件も、８００℃以上９００℃以下の熱処理温度、６０分以内の熱処理時間と制限されている。
【００７８】
そのため、熱処理によってもｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値を示す位置の間のｎ型ドリフト領域ＮＤＲをｐ型化させるのに十分な不純物の拡散が行われない。その結果、ｐ型ベース領域ＰＢ中にｎ型領域ＮＲが残存してしまう場合があり、ｐ型ベース領域ＰＢを正常に形成することができなくなる。
【００７９】
また、ｐ型ベース領域ＰＢ中にｎ型領域ＮＲが残存しない場合であっても、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値を示す位置の間に、急峻な濃度勾配が形成されてしまう。
【００８０】
次に、第２の比較例について説明する。
第２の比較例に係る半導体装置における半導体基板ＳＵＢは、第２の実施形態に係る半導体装置と同様、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｐ型コラム領域ＰＣＬと、ｎ型ソース領域ＮＳと、ｐ型バックゲート領域ＰＢＧとを有している。また、第２の比較例に係る半導体装置におけるｎ型ドリフト領域ＮＤＲの不純物濃度は、１×１０16／ｃｍ3以上１×１０17／ｃｍ3以下である。
【００８１】
第２の比較例に係る半導体装置は、ベース領域形成工程Ｓ１６において、第２の実施形態に係る半導体装置と同様、８００℃以上９００℃以下の熱処理温度、６０分以内の熱処理時間で熱処理が行われている。
【００８２】
しかしながら、第２の比較例に係る半導体装置におけるｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は、３である。また、第２の比較例に係る半導体装置におけるｐ型ベース領域ＰＢの深さＤは、１．０μｍ未満である。
【００８３】
図１２及び図１３に示すように、第２の比較例に係る半導体装置におけるｐ型ベース領域ＰＢは、ｎ型領域ＮＲを有していない。
【００８４】
第２の比較例に係る半導体装置におけるｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は３であるが、第２の比較例に係る半導体装置のｐ型ベース領域ＰＢの深さＤは１．０μｍ未満である。すなわち、不純物濃度の分布におけるピーク値を示す位置の間隔は狭い。そのため、上記のような条件下での熱処理に伴う不純物拡散より、不純物濃度のピークの間のｎ型ドリフト領域ＮＤＲ領域をｐ型化させることができる。したがって、第２の比較例においては、ｎ型領域ＮＲを有しない正常なｐ型ベース領域ＰＢを形成することができる。
【００８５】
しかしながら、第２の比較例に係る半導体装置においては、ｐ型ベース領域ＰＢの深さＤが１．０μｍ未満であるため、チャネル長が短く、安全動作領域が狭い。
【００８６】
以下に、第１の比較例と第２の比較例との対比により、第２の実施形態に係る半導体装置の効果を説明する。
【００８７】
第２の実施形態に係る半導体装置におけるｐ型ベース領域ＰＢの深さＤは、１．０μｍ以上である。しかしながら、第２の実施形態に係る半導体装置におけるｐ型ベース領域ＰＢの不純物濃度の分布は４以上のピーク値を有しているため、不純物濃度の分布におけるピークを示す位置の間隔が狭くなっている。
【００８８】
そのため、第２の実施形態に係る半導体装置によると、熱処理に伴う不純物の拡散により、不純物濃度の分布におけるピーク値を示す位置の間の領域がｐ型化し、ｎ型領域ＮＲがｐ型ベース領域ＰＢに残存しない。また、第２の実施形態に係る半導体装置によると、不純物濃度の分布におけるピーク値を示す位置の間に急峻な濃度勾配が生じがたい。
【００８９】
さらに、第２の実施形態に係る半導体装置においては、ｐ型ベース領域ＰＢの深さＤが１．０μｍ以上２．０μｍである。そのため、第２の実施形態に係る半導体装置においては、チャネル長が長くなり、安全動作領域が広くなる。
【００９０】
（第３の実施形態）
以下に、第３の実施形態に係る半導体装置の構造について説明する。なお、ここでは第２の実施形態と異なる点について主に説明する。
【００９１】
図１４に示すように、第３の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と同様に、半導体基板ＳＵＢと、ＭＩＳＦＥＴと、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。
【００９２】
半導体基板ＳＵＢは、第２の実施形態に係る半導体装置と同様、ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、第１の実施形態に係る半導体装置と同様に、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳとを有している。半導体基板ＳＵＢは、第２の実施形態に係る半導体装置と同様に、ｐ型バックゲート領域ＰＢＧとを有していてもよい。半導体基板ＳＵＢは、第２の実施形態に係る半導体装置と同様に、ｐ型コラム領域ＰＣＬを有している。
【００９３】
しかしながら、第３の実施形態に係る半導体装置は、ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数が、４以上である必要がない点において、第２の実施形態に係る半導体装置と異なっている。また、第３の実施形態に係る半導体装置は、ｐ型コラム領域ＰＣＬの不純物濃度の分布に関しても、第２の実施形態に係る半導体装置と異なっている。
【００９４】
ｐ型コラム領域ＰＣＬは、第１端Ｅ１と第２端Ｅ２とを有している。第１端Ｅ１は、ｐ型コラム領域ＰＣＬのｐ型ベース領域ＰＢ側の端である。第２端Ｅ２は、第１端Ｅ１の反対側の端である。
【００９５】
第３の実施形態に係る半導体装置における不純物濃度の分布の第１の例について説明する。
【００９６】
図１５（図１５には、図１４中のＡ−Ａに沿った不純物濃度の分布が示されている）示すように、第３の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬの不純物濃度は、第１端Ｅ１において最大値となっている。第３の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬの不純物濃度は、第１端Ｅ１から遠ざかり、第２端Ｅ２に近づくにつれて（第１端Ｅ１から第２端Ｅ２に向かって）減少していてもよい。
【００９７】
第３の実施形態に係る半導体装置における不純物濃度の分布の第２の例について説明する。
【００９８】
図１６（図１６には、図１４中のＡ−Ａに沿った不純物濃度の分布が示されている）に示すように、ｐ型コラム領域ＰＣＬの不純物濃度は、第１端Ｅ１と第２端Ｅ２との間にある位置Ｍ１において最小値となっている。また、ｐ型コラム領域ＰＣＬの不純物濃度は、位置Ｍ１から第１端Ｅ１に近づくにつれて高くなっている。ｐ型コラム領域ＰＣＬの不純物濃度は、第１端Ｅ１において最大値となっていない。
【００９９】
第２の例においては、ｐ型コラム領域ＰＣＬの不純物濃度は、第２端Ｅ２付近において最大値となっていてもよい。ｐ型コラム領域ＰＣＬの不純物濃度は、位置Ｍ１から第２端Ｅ２に近づくにつれて高くなっていてもよい。第１端Ｅ１と位置Ｍ１との距離Ｌは、０．１μｍ以上０．５μｍ以下であることが好ましい。なお、第２の例においては、ｐ型コラム領域ＰＣＬの不純物濃度は、第１端Ｅ１において、ｐ型ベース領域ＰＢの不純物濃度より高くなっていてもよい。
【０１００】
逆バイアスによる絶縁破壊直前の状態においては、ｐ型コラム領域ＰＣＬとｎ型ドリフト領域ＮＤＲとにより、図１７に示される空乏層ＤＰＲが形成される。この空乏層ＤＰＲは、ｐ型コラム領域ＰＣＬが上記の第１の例又は第２の例に示される不純物濃度の分布を有することにより、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において、裏面ＢＳ側に凸となるように窪んでいる。
【０１０１】
図１４に示すように、ｎ型ドリフト領域ＮＤＲは、深さＤ１となっている。ｐ型コラム領域ＰＣＬは、深さＤ２となっている。ここで、ｎ型ドリフト領域の深さＤ１は、ｐ型ベース領域ＰＢとｎ型ドレイン領域ＮＤとの距離であり、ｐ型コラム領域ＰＣＬの深さＤ２は、ｐ型コラム領域ＰＣＬの第１端Ｅ１と第２端Ｅ２との距離である。例えば耐圧が５０Ｖである場合、深さＤ１は、１．８μｍ以上２．０μｍ以下であることが好ましく、深さＤ２は、１．８μｍ以上２．０μｍ以下であることが好ましい。また、例えば耐圧が４６Ｖである場合、深さＤ１は、１．６μｍ以上１．８μｍ以下であることが好ましく、深さＤ２は、１．６μｍ以上１．８μｍ以下であることが好ましい。
【０１０２】
以下に、第３の実施形態の変形例に係る半導体装置の構造について説明する。なお、以下においては、第３の実施形態に係る半導体装置と異なる点について主に説明する。
【０１０３】
図１８に示すように、第３の実施形態の変形例に係る半導体装置は、第３の実施形態に係る半導体装置と同様に、半導体基板ＳＵＢと、ＭＩＳＦＥＴと、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。
【０１０４】
半導体基板ＳＵＢは、第３の実施形態に係る半導体装置と同様、ＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴは、第１の実施形態に係る半導体装置と同様に、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳとを有している。半導体基板ＳＵＢは、第３の実施形態に係る半導体装置と同様に、ｐ型バックゲート領域ＰＢＧとを有していてもよい。半導体基板ＳＵＢは、第３の実施形態に係る半導体装置と同様に、ｐ型コラム領域ＰＣＬを有している。
【０１０５】
しかしながら、第３の実施形態の変形例に係る半導体装置は、半導体基板ＳＵＢが溝ＴＲを有していない点及びｎ型ソース領域ＮＳによって挟み込まれているｐ型ベース領域ＰＢの部分がゲート電極ＧＥとゲート絶縁膜ＧＯによって絶縁しながら対向している点において、第３の実施形態に係る半導体装置と異なっている。すなわち、第３の実施形態の変形例に係る半導体装置は、プレーナ型である点において、トレンチゲート型である第３の実施形態に係る半導体装置と異なっている。
【０１０６】
以下に、第３の実施形態に係る半導体装置の製造方法について説明する。
第３の実施形態に係る半導体装置の製造方法は、コラム領域形成工程Ｓ１４及びベース領域形成工程Ｓ１６を除き、第２の実施形態に係る製造方法と同様である。
【０１０７】
第３の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程Ｓ１４においては、第２の実施形態に係る半導体装置の製造方法と同様に、複数回のイオン注入及び熱処理が行われる。しかしながら、第３の実施形態に係る半導体装置の製造方法は、複数回のイオン注入の各々におけるドーズ量が異なっている点において、第２の実施形態に係る半導体装置の製造方法と異なっている。すなわち、第３の実施形態に係る半導体装置の製造方法のコラム領域形成工程Ｓ１４においては、複数回のイオン注入の各々は、半導体基板ＳＵＢの主表面ＭＳからの深さが深くなるにしたがって、ドーズ量が増加するように設定されている。
【０１０８】
第３の実施形態に係る半導体装置の製造方法におけるベース領域形成工程Ｓ１６は、イオン注入の回数が４回未満である点において、第２の実施形態に係る半導体装置の製造方法と異なっている。
【０１０９】
以下に、第３の実施形態に係る半導体装置の効果を、比較例と対比することにより説明する。
【０１１０】
図１９に示すように、第３の比較例に係る半導体装置は、半導体基板ＳＵＢと、ＭＩＳＦＥＴと、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。半導体基板ＳＵＢには、ＭＩＳＦＥＴが形成されている。このＭＩＳＦＥＴは、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳと、ｐ型バックゲート領域ＰＢＧと、ｐ型コラム領域ＰＣＬとを有している。この点において、第３の比較例に係る半導体装置は、第３の実施形態に係る半導体装置と同様である。
【０１１１】
しかしながら、第３の比較例に係る半導体装置においては、図２０（図２０には、図１９中のＢ−Ｂに沿った不純物濃度の分布が示されている）に示すように、ｐ型コラム領域ＰＣＬの不純物濃度が、第１端Ｅ１において最小値となっている。また、第３の比較例に係る半導体装置においては、ｐ型コラム領域ＰＣＬの不純物濃度が、第２端Ｅ２において最大値となっている。さらに、第３の比較例に係る半導体装置においては、ｐ型コラム領域ＰＣＬの不純物濃度が、第１端Ｅ１から第２端Ｅ２に近づくにつれて、上昇している。その結果、比較例に係る半導体装置においては、図２１に示すように、逆バイアスによる絶縁破壊直前の状態において、ｐ型コラム領域ＰＣＬとｎ型ドリフト領域ＮＤＲとにより形成される空乏層ＤＰＲが、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において平坦となっている。これらの点において、第３の比較例に係る半導体装置は、第３の実施形態に係る半導体装置と異なっている。
【０１１２】
第３の比較例に係る半導体装置においては、上記のとおり、絶縁破壊直前の空乏層ＤＰＲは、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において平坦となっている。そのため、第３の比較例に係る半導体装置においては、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界における電界集中が生じにくく、絶縁破壊が生じがたい。その結果、第３の比較例に係る半導体装置の耐圧は、ｐ型コラム領域ＰＣＬの寸法（深さ、幅等）によって決定される。図２２に示すように、第３の比較例に係る半導体装置においては、例えばｐ型コラム領域ＰＣＬがばらつくことにより、耐圧もばらつく。このように、ｐ型コラム領域ＰＣＬの寸法の製造ばらつきに起因した耐圧のばらつきが生じる。
【０１１３】
他方、第３の実施形態に係る半導体装置においては、上記のとおり、絶縁破壊直前の空乏層ＤＰＲは、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において裏面ＢＳ側に凸となるように窪んでいる。そのため、第３の実施形態に係る半導体装置においては、ｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界における電界集中が生じ、絶縁破壊が生じやすい。すなわち、第３の実施形態に係る半導体装置においては、ｐ型コラム領域ＰＣＬの不純物濃度により、耐圧を制御することができる。ｐ型コラム領域ＰＣＬの不純物濃度は、ばらつきの少ない工程であるイオン注入等により制御される。そのため、第３の実施形態に係る半導体装置の耐圧は、図２３に示すように、ｐ型コラム領域ＰＣＬの寸法の製造ばらつきの影響を受けにくい。したがって、第３の実施形態に係る半導体装置によると、耐圧のばらつきを抑制することができる。
【０１１４】
第３の実施形態に係る半導体装置において、ｐ型コラム領域ＰＣＬの不純物濃度が第１端Ｅ１において最大値となっている場合、空乏層ＤＰＲがｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において裏面ＢＳ側に凸に窪む。そのため、この場合にも、耐圧のばらつきを抑制することができる。
【０１１５】
第３の実施形態に係る半導体装置において、ｐ型コラム領域ＰＣＬの不純物濃度が第１端Ｅ１において最大値となっており、かつ第１端Ｅ１から遠ざかるにつれて減少している場合、ｐ型コラム領域ＰＣＬをイオン注入法により形成しやすい。そのため、この場合には、半導体装置の製造を容易にすることができる。
【０１１６】
第３の実施形態に係る半導体装置において、ｐ型コラム領域ＰＣＬの不純物濃度が、位置Ｍ１において最小値となっており、位置Ｍ１から第１端Ｅ１に向かうにしたがって高くなっており、かつ第１端Ｅ１において最大値となっていない場合には、空乏層ＤＰＲがｐ型ベース領域ＰＢとｐ型コラム領域ＰＣＬとの境界において裏面ＢＳ側に凸に窪む。そのため、この場合にも、耐圧のばらつきを抑制することができる。
【０１１７】
第３の比較例に係る半導体装置においては、耐圧をばらつきを考慮して、ｎ型ドリフト領域ＮＤＲの深さを設定する必要がある。具体的には、耐圧が高耐圧側に振れることを考慮して、ｎ型ドリフト領域ＮＤＲ及びｐ型コラム領域ＰＣＬを深く形成する必要がある。その結果、第３の比較例においては、オン抵抗が増大する。他方、実施形態に係る半導体装置においては、耐圧のばらつきが小さい。そのため、第３の実施形態に係る半導体装置においては、ばらつきを考慮してｎ型ドリフト領域ＮＤＲ及びｐ型コラム領域ＰＣＬを過度に深く形成する必要がない。そのため、第３の実施形態に係る半導体装置においては、耐圧が５０Ｖの場合は、深さＤ１を１．８μｍ以上２．０μｍ以下とし、深さＤ２を１．８μｍ以上２．０μｍ以下とすることにより（耐圧が４６Ｖの場合は、深さＤ１を１．６μｍ以上１．８μｍ以下とし、深さＤ２を１．６μｍ以上１．８μｍ以下とすることにより）、オン抵抗を低減することができる。
【０１１８】
（第４の実施形態）
以下に、第４の実施形態に係る半導体装置の構造について説明する。なお、以下においては、第２の実施形態と異なる点について主に説明する。
【０１１９】
図２４に示すように、第４の実施形態に係る半導体装置は、半導体基板ＳＵＢと、ＭＩＳＦＥＴと、層間絶縁膜ＩＬＤと、配線ＷＬと、保護膜ＰＶとを有している。半導体基板ＳＵＢには、ＭＩＳＦＥＴが形成されている。このＭＩＳＦＥＴは、ｎ型ドレイン領域ＮＤと、ｎ型ドリフト領域ＮＤＲと、ｐ型ベース領域ＰＢと、ｎ型ソース領域ＮＳとを有している。半導体基板ＳＵＢは、ｐ型バックゲート領域ＰＢＧとを有していてもよい。半導体基板ＳＵＢは、ｐ型コラム領域ＰＣＬを有している。ｐ型ベース領域ＰＢの不純物濃度の分布におけるピーク値の数は、４以上である。これらの点において、第４の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と同様である。
【０１２０】
しかしながら、第４の実施形態に係る半導体装置は、ｐ型コラム領域ＰＣＬの不純物濃度の分布において、第２の実施形態に係る半導体装置と異なっている。第４の実施形態に係る半導体装置においては、ｐ型コラム領域ＰＣＬは、ｐ型コラム領域ＰＣＬとｎ型ドレイン領域ＮＤとが逆バイアス状態となっている際にｐ型コラム領域ＰＣＬとｎ型ドリフト領域ＮＤＲとにより形成される空乏層が、ｐ型コラム領域とｐ型ベース領域ＰＢとの境界において、裏面ＢＳ側に凸に窪むことになる不純物濃度の分布を有している。すなわち、第４の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬを、第３の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬに置換した構造を有している。
【０１２１】
以下に、第４の実施形態に係る半導体装置の製造方法について説明する。
第４の実施形態に係る半導体装置に係る製造方法は、コラム領域形成工程Ｓ１４を除いて、第２の実施形態に係る半導体装置の製造方法と同様である。第４の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程Ｓ１４は、第３の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程Ｓ１４と同様である。
【０１２２】
以下に、第４の実施形態に係る半導体装置の効果について説明する。
上記のとおり、第４の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬを、第３の実施形態に係る半導体装置のｐ型コラム領域ＰＣＬに置換した構造を有している。そのため、第４の実施形態に係る半導体装置によると、製造時のｐ型コラム領域ＰＣＬの寸法のばらつきに起因した耐圧のばらつきを抑制しつつ、半導体装置の安全動作領域を確保することができる。
【０１２３】
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１２４】
ＢＳ  裏面、ＣＨ  コンタクトホール、Ｄ  深さ、ＤＥ  ドレイン電極、Ｅ１  第１端、Ｅ２  第２端、ＧＥ  ゲート電極、ＧＯ  ゲート絶縁膜、ＩＬＤ  層間絶縁膜、Ｍ１  位置、  ＭＳ  主表面、ＮＤ  ｎ型ドレイン領域、ＮＤＲ  ｎ型ドリフト領域、ＮＲ  ｎ型領域、ＮＳ  ｎ型ソース領域、Ｐ１  第１のピーク値、Ｐ２  第２のピーク値、Ｐ３  第３のピーク値、Ｐ４  第４のピーク値、ＰＢ  ｐ型ベース領域、ＰＢＧ  ｐ型バックゲート領域、ＰＣＬ  ｐ型コラム領域、ＰＶ  保護膜、Ｓ１  フロントエンド工程、Ｓ２  バックエンド工程、Ｓ１１  準備工程、Ｓ１２  ドリフト領域形成工程、Ｓ１３  溝形成工程、Ｓ１４  コラム領域形成工程、Ｓ１５  ゲート形成工程、Ｓ１６  ベース領域形成工程、Ｓ１７  ソース領域形成工程、Ｓ１８  バックゲート領域形成工程、Ｓ２１  層間絶縁膜形成工程、Ｓ２２  配線形成工程、Ｓ２３  保護膜形成工程、ＳＵＢ  基板、ＴＲ  溝、ＷＬ  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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