(57)【特許請求の範囲】
【請求項１】
第１の端子と第２の端子と制御端子を有するパワー素子のゲートに接続されるゲート配線と、
前記ゲート配線と接地配線との間に接続された複数のＮＭＯＳトランジスタと、
前記複数のＮＭＯＳトランジスタから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号を出力するトランジスタ選択回路と、
前記パワー素子のオンオフ状態を制御するゲート制御信号と、前記活性化指示信号と、に基づき前記トランジスタ選択回路が選択したトランジスタのオンオフ状態を制御するゲートモード設定回路と、
前記第２の端子の電圧が予め設定したターンオフ判定閾値を超えたか否かを判定する第１の電圧モニタ回路と、
前記ゲート制御信号が前記パワー素子をオフ状態にすることを示すとき、前記第１の電圧モニタ回路において、前記第２の端子の電圧が前記ターンオフ判定閾値を上回っていると判定される期間は、前記ゲートモード設定回路により前記複数のＮＭＯＳトランジスタのうち前記活性化指示信号により選択されたＮＭＯＳトランジスタを導通した状態に制御し、前記第２の端子の電圧が前記ターンオフ判定閾値以下であると判定される期間は、前記第２の端子の電圧が前記ターンオフ判定閾値を上回っている期間よりも導通した状態に制御する前記複数のＮＭＯＳトランジスタの数を多くするように前記複数のＮＭＯＳトランジスタを制御するプリブースト回路と、
を有する半導体装置。
【請求項２】
前記ゲート配線と電源配線との間に接続された複数のＰＭＯＳトランジスタを更に有し、
前記トランジスタ選択回路は、
前記複数のＮＭＯＳトランジスタ及び前記複数のＰＭＯＳトランジスタから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号を出力する請求項１に記載の半導体装置。
【請求項３】
前記第１の電圧モニタ回路は、前記パワー素子の前記第２の端子が電源配線側に短絡する天絡状態を検出する非飽和保護回路であり、
前記プリブースト回路は、前記ゲート制御信号が前記パワー素子をオン状態にすることを示すとき、前記第１の電圧モニタ回路が天絡状態を検出した場合は、前記複数のＮＭＯＳトランジスタを導通した状態に制御する請求項１に記載の半導体装置。
【請求項４】
前記第１の電圧モニタ回路は、
前記パワー素子の前記第２の端子がカソード端子に接続されるダイオードと、
前記ダイオードのアノード端子に一端が接続される抵抗と、
前記抵抗の他端が反転入力端子に接続され、正転入力端子に判定閾値が入力され、前記判定閾値と前記反転入力端子の電圧との大小関係に基づき判定信号の論理レベルを切り替えるコンパレータと、
前記コンパレータの前記反転入力端子と電源配線との間に接続される定電流源と、
前記コンパレータの反転入力端子と接地配線との間に接続されるコンデンサと、
を有する請求項１に記載の半導体装置。
【請求項５】
前記ゲートモード設定回路は、前記複数のＮＭＯＳトランジスタ毎に１つの出力値を出力し、
前記プリブースト回路は、
前記ゲート制御信号の反転信号と前記第１の電圧モニタ回路の出力値との論理積を演算する第１の論理積回路と、
前記複数のＮＭＯＳトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の出力値と前記第１の論理積回路の出力値との論理和を演算する複数の第１の論理和回路と、を有する請求項１に記載の半導体装置。
【請求項６】
前記ゲートモード設定回路は、前記複数のＮＭＯＳトランジスタ毎に設けられ、
前記ゲートモード設定回路は、それぞれが、
前記第１の電圧モニタ回路の出力値と前記活性化指示信号との論理和を演算する第２の論理和回路と、
前記第２の論理和回路の出力値と前記ゲート制御信号の反転信号との論理積を演算する第２の論理積回路と、
前記第１の電圧モニタ回路の出力値と前記ゲート制御信号の反転信号との反転論理和を演算する反転論理和回路と、
前記第２の論理積回路の出力値と前記反転論理和回路の出力値との論理和を演算し、前記ゲートモード設定回路の出力値として出力する第３の論理和回路と、を有する請求項５に記載の半導体装置。
【請求項７】
前記第２の端子の電圧が前記ターンオフ判定閾値よりも高いターンオン判定閾値を超えたか否かを判定する第２の電圧モニタ回路と、
前記パワー素子のゲート電圧と予め電圧値が設定されたゲート電圧判定閾値との大小関係に基づき論理レベルが切り替えられるゲート電圧判定信号を出力する電圧比較器と、を更に有し、
前記ゲートモード設定回路は、前記複数のＮＭＯＳトランジスタ毎に１つの第１の出力値を出力し、かつ、前記複数のＰＭＯＳトランジスタ毎に１つの第２の出力値を出力し、
前記プリブースト回路は、
前記ゲート制御信号の反転信号と前記第１の電圧モニタ回路の出力値との論理積を演算する第１の論理積回路と、
前記複数のＮＭＯＳトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の前記第１の出力値と前記第１の論理積回路の出力値との論理和を演算して、出力値を対応するＮＭＯＳトランジスタに与える複数の第１の論理和回路と、
前記ゲート制御信号の反転信号と前記第２の電圧モニタ回路の出力値の反転値との論理和を演算する第１の論理和回路と、
前記複数のＰＭＯＳトランジスタ毎に設けられ、それぞれが、対応する前記ゲートモード設定回路の前記第２の出力値と前記第１の論理和回路の出力値との論理積を演算して、出力値を対応するＰＭＯＳトランジスタに与える複数の第２の論理積回路と、を有する請求項２に記載の半導体装置。
【請求項８】
前記プリブースト回路は、
前記ゲート電圧判定信号の反転信号と前記ゲート制御信号の反転信号との論理和を演算する第２の論理和回路と、
前記ゲート電圧判定信号の反転信号と前記第１の電圧モニタ回路の出力値との倫理和を演算する第３の論理和回路と、を更に有し、
前記ゲートモード設定回路は、前記複数のＮＭＯＳトランジスタ毎に設けられる第１の論理回路群と、前記複数のＰＭＯＳトランジスタ毎に設けられる第２の論理回路群と、を有し、
前記第１の論理回路群は、それぞれが、
前記第１の電圧モニタ回路の出力値と前記活性化指示信号との論理和を演算する第４の論理和回路と、
前記第４の論理和回路の出力値と前記ゲート制御信号の反転信号との論理積を演算する第３の論理積回路と、
前記第２の論理和回路の出力値と前記第１の電圧モニタ回路の出力値との反転論理和を演算する反転論理和回路と、
前記第３の論理積回路の出力値と前記反転論理和回路の出力値との論理和を演算し、前記第１の出力値として出力する第５の論理和回路と、を有し、
前記第２の論理回路群は、それぞれが、
前記第３の論理和回路の出力値と前記活性化指示信号との反転論理積を演算する反転論理積回路と、
前記反転論理積回路の出力値と前記ゲート制御信号の反転信号との論理和を演算して、前記第２の出力値として出力する第６の論理和回路と、を有する請求項７に記載の半導体装置。
【請求項９】
前記パワー素子は、ＩＧＢＴ素子であって、
前記第１の端子はエミッタ端子であり、前記第２の端子はコレクタ端子であり、前記制御端子はゲート端子である請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばパワーデバイスのゲートに与える制御信号をスルーレート制御に基づき制御する半導体装置に関する。
【背景技術】
【０００２】
車両等を動作させるモータは、大きな出力を得るために大きな電力を必要とする。そのため、このようなハイパワーモータを駆動するインバータ回路は、高電圧と大電流に耐えるＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー素子を用いて構成される。そして、このパワー素子のゲートは、大きな容量の寄生容量を有する。そのため、パワー素子を動作させるためには、パワー素子のゲートを駆動するゲートドライバが用いられる。このゲートドライバの一例が特許文献１に開示されている。
【０００３】
特許文献１に記載の技術は、電力用半導体素子を駆動するゲート駆動回路において、電力用半導体素子のゲート容量を一定電流で充電する定電流ゲート駆動回路と、スイッチング素子および抵抗の直列回路を介して定電流ゲート駆動回路の入出力端間に並列に接続され、ゲート容量を一定電圧で充電する定電圧ゲート駆動回路と、を備え、電力用半導体素子を駆動する際に、定電流ゲート駆動回路と定電圧ゲート駆動回路の双方を用いて当該電力用半導体素子のゲート容量を充電する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４９４２８６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、パワー素子のゲートを充放電する場合、パワー素子のゲート電圧が閾値電圧を超えるまでに必要な充放電時間に起因して、パワー素子の動作開始タイミングが制御信号の立ち上がりタイミング又は立ち下がりタイミングに対して遅延するデットタイムが存在する。このデットタイムを短縮するためには、ゲート電圧が閾値に達するまでの時間を短くする必要があるが、特許文献１に記載の技術では、パワー素子毎の閾値電圧に合わせてゲート電圧を検出する検出電圧を最適化しなければならない。そのため、特許文献１に記載の技術では、パワー素子の閾値電圧とゲートドライバの回路動作とのマッチングをしなければならず、利用するパワー素子に最適なゲートドライバの動作を得ることが困難な問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、パワー素子をターンオフする際に、パワー素子のコレクタ電圧をモニタし、コレクタ電圧が予め決定した判定閾値を下回るまでの期間、パワー素子のゲートから電荷の引き抜きを行うＮＭＯＳトランジスタの数を、コレクタ電圧が判定閾値を下回った後よりも多くする。
【発明の効果】
【０００８】
前記一実施の形態によれば、パワー素子の閾値電圧によらず、パワー素子に最適な動作を行うゲートドライバを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置を含むインバータ回路のブロック図である。
【図２】実施の形態１にかかる半導体装置のブロック図である。
【図３】実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。
【図４】実施の形態２にかかる半導体装置のブロック図である。
【図５】実施の形態２にかかる半導体装置の通常時の動作を説明するタイミングチャートである。
【図６】実施の形態２にかかるインバータ回路においてパワー素子の天絡が発生したときの半導体装置の動作を説明するタイミングチャートである。
【図７】実施の形態３にかかる半導体装置のブロック図である。
【図８】実施の形態３にかかる半導体装置の第２の電圧モニタ回路のブロック図である。
【図９】実施の形態３にかかる半導体装置の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１０】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１１】
実施の形態１
実施の形態１にかかる半導体装置は、高出力モータ等の大電力を必要とする負荷回路を駆動するインバータ回路で用いられるパワー素子のゲートを駆動するゲートドライバである。なお、このパワー素子は、低オン抵抗且つ高耐圧の部品であれば良く、用いられる回路はインバータ回路に限られるものではない。
【００１２】
図１に実施の形態１にかかる半導体装置を含むインバータ回路のブロック図を示す。図１に示したブロック図では、インバータ回路の負荷回路となるモータを示した。このモータは三相駆動方式のものである。そのため、実施の形態１にかかるインバータ回路は３アーム式の回路となる。
【００１３】
図１に示すように、実施の形態１にかかるインバータ回路１は、制御部２、絶縁素子３ｂ、３ｄ、３ｆ、ゲートドライバ４ａ〜４ｆ、パワー素子５ａ〜５ｆを有する。制御部２は、パワー素子５ａ〜５ｆのゲートに与えるゲート制御信号（以下の説明では、パワーデバイス制御信号）を出力する。このパワーデバイス制御信号は、実施の形態１にかかるインバータ回路１ではＰＷＭ（Pulse Width Modulation）信号である。また、制御部２は、例えば、プログラムを実行する演算回路と、プログラム等を格納するメモリ、アナログデジタル変換回路・タイマー等の周辺回路とが１つの半導体パッケージ内に搭載されたマイクロコントローラ（ＭＣＵ：Micro Controller Unit）である。
【００１４】
絶縁素子３ｂ、３ｄ、３ｆは、制御部２とは異なる電圧範囲で動作するゲートドライバ４ｂ、４ｄ、４ｆに制御部２が出力するパワーデバイス制御信号を伝達する。つまり、絶縁素子３ｂ、３ｄ、３ｆは、パワーデバイス制御信号の振幅範囲の変換を行う。
【００１５】
ゲートドライバ４ａ〜４ｆは、パワーデバイス制御信号の論理レベルに基づきパワー素子５ａ〜５ｆのゲートの充放電を行う。また、ゲートドライバ４ａ〜４ｆは、パワー素子５ａ〜５ｆのコレクタ電圧に基づきパワー素子５ａ〜５ｆのゲートへの充放電速度を制御する。ゲートドライバ４ａ〜４ｆの詳細については後述する。
【００１６】
パワー素子５ａ〜５ｆは、それぞれ、パワートランジスタＰＴｒと、ダイオードＤと、を有する。ダイオードＤは、アノードがパワートランジスタＰＴｒのエミッタに接続され、カソードがパワートランジスタＰＴｒのコレクタに接続される。また、パワー素子５ａ〜５ｆは、それぞれ、第１の端子（例えば、エミッタ端子Ｔｅ）、第２の端子（例えば、コレクタ端子Ｔｃ）、制御端子（例えば、ゲート端子Ｔｇ）を有する。ここで、パワートランジスタＰＴｒは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子である。
【００１７】
インバータ回路１では、パワー素子５ａ、５ｂが電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第１のアームを構成する。パワー素子５ｃ、５ｄは、電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第２のアームを構成する。パワー素子５ｅ、５ｆは、電源配線ＶＤＤと接地配線ＶＳＳとの間に直列に接続され、第３のアームを構成する。
【００１８】
ここで、実施の形態１にかかるインバータ回路１では、ゲートドライバ４ａ〜４ｆに特徴の１つを有する。ゲートドライバ４ａ〜４ｆは同じ構成であるため、以下では、ゲートドライバ４ａを例に実施の形態１にかかるゲートドライバについて説明する。そこで、図２に実施の形態１にかかるゲートドライバ４ａのブロック図を示す。なお、図２では、ゲートドライバ４ａ内の回路とパワー素子５ａとの接続関係を説明するために、パワー素子５ａを示した。
【００１９】
図２に示すように、実施の形態１にかかるゲートドライバ４ａは、複数のＰＭＯＳトランジスタ（図２では、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎ、ｎはトランジスタの個数を示す整数）、複数のＮＭＯＳトランジスタ（図２では、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎ）を有する。また、実施の形態１にかかるゲートドライバ４ａは、トランジスタ選択回路１０、ゲートモード設定回路１１１〜１１ｎ、プリブースト回路１２、電圧モニタ回路１３、ゲート配線Ｗｇを有する。また、実施の形態１にかかるゲートドライバ４ａは、内部電源配線ＶＤＤｉに供給され、インバータ回路１の電源電圧よりも低い異なる内部電源電圧に基づき動作する。以下では、内部電源配線ＶＤＤｉを電源配線ＶＤＤｉと称す。
【００２０】
ゲート配線Ｗｇは、エミッタ端子Ｔｅとコレクタ端子Ｔｃとゲート端子Ｔｇを有するパワー素子５ａのゲートに接続される配線である。
【００２１】
ＰＭＯＳトランジスタＭＰ１〜ＭＰｎとＮＭＯＳトランジスタＭＮ１〜ＭＮｎは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタとを１つの組として、組毎にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが電源配線ＶＤＤｉと接地配線ＶＳＳとの間に直列に接続されるように設けられる。例えば、図２では、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とが電源配線ＶＤＤｉと接地配線ＶＳＳとの間に直列に接続される。また、別の観点では、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎは、ゲート配線Ｗｇと電源配線ＶＤＤｉとの間に接続される。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎは、ゲート配線Ｗｇと接地配線ＶＳＳとの間に接続される。なお、本実施の形態では、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタの数とが同じ例について説明するが、ＰＭＯＳトランジスタの数とＮＭＯＳトランジスタの数は異なっていても良い。
【００２２】
トランジスタ選択回路１０は、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号ＳＣＮｓ１〜ＳＣＮｓｎを出力する。活性化指示信号ＳＣＮｓ１〜ＳＣＮｓｎは、それぞれ、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎの１つに対応する信号である。また、トランジスタ選択回路１０は、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎから活性化するトランジスタを選択し、選択したトランジスタに対して活性化指示信号ＳＣＰｓ１〜ＳＣＰｓｎを出力する。活性化指示信号ＳＣＰｓ１〜ＳＣＰｓｎは、それぞれ、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎの１つに対応する信号である。
【００２３】
ゲートモード設定回路１１１〜１１ｎは、ゲート配線Ｗｇに接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの数に応じて設けられる。ゲートモード設定回路１１１〜１１ｎは、ゲート配線Ｗｇに接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのそれぞれに対してトランジスタのオンオフ状態を制御するゲート電圧を出力する。ここで、ゲートモード設定回路１１１〜１１ｎが出力するゲート電圧のうちＮＭＯＳトランジスタを制御するゲート電圧を第１の出力値と称し、ＰＭＯＳトランジスタを制御するゲート電圧を第２の出力値と称す。
【００２４】
ゲートモード設定回路１１１〜１１ｎは、それぞれ、パワー素子５ａのオンオフ状態を制御するゲート制御信号（例えば、パワーデバイス制御信号）と、活性化指示信号ＳＣＮｓ１〜ＳＣＮｓｎ、ＳＣＰｓ１〜ＳＣＰｓｎと、に基づきトランジスタ選択回路１０が選択したトランジスタのオンオフ状態を制御する。具体的には、ゲートモード設定回路１１１〜１１ｎは、パワーデバイス制御信号がハイレベルである場合に、活性化指示信号ＳＣＰｓ１〜ＳＣＰｓｎにより活性化が指示されたＰＭＯＳトランジスタにロウレベルのゲート電圧を与えると共に全てのＮＭＯＳトランジスタに対してロウレベルのゲート電圧を与える。また、ゲートモード設定回路１１１〜１１ｎは、パワーデバイス制御信号がロウレベルである場合に、活性化指示信号ＳＣＮｓ１〜ＳＣＮｓｎにより活性化が指示されたＮＭＯＳトランジスタにハイレベルのゲート電圧を与えると共に全てのＰＭＯＳトランジスタに対してハイレベルのゲート電圧を与える。
【００２５】
プリブースト回路１２は、電圧モニタ回路１３において、パワー素子５ａのコレクタ電圧Ｖｃがターンオフ判定閾値を上回っていると判定される期間は、ゲートモード設定回路１１１〜１１ｎによりＮＭＯＳトランジスタＭＮ１〜ＭＮｎを導通した状態に制御し、コレクタ電圧Ｖｃがターンオフ判定閾値以下であると判定される期間は、コレクタ電圧Ｖｃがターンオフ判定閾値を上回っている期間よりも導通した状態に制御するＮＭＯＳトランジスタの数を多くするようにＮＭＯＳトランジスタＭＮ１〜ＭＮｎを制御する。
【００２６】
電圧モニタ回路１３は、パワー素子５ａのコレクタ電圧が予め設定したターンオフ判定閾値を超えたか否かを判定する。具体的には、電圧モニタ回路１３は、パワー素子５ａのコレクタ電圧Ｖｃがターンオフ判定閾値よりも低い状態からコレクタ電圧Ｖｃがターンオフ判定閾値以上となった場合に出力値をハイレベルからロウレベルに切り替える。
【００２７】
ここで、ゲートモード設定回路１１１〜１１ｎ及びプリブースト回路１２の具体的な回路について説明する。なお、ゲートモード設定回路１１１〜１１ｎは、実質的に同じ回路であるため、ここではゲートモード設定回路１１１を用いてゲートモード設定回路について説明する。
【００２８】
プリブースト回路１２は、ＮＯＴ回路３１、第１の論理積回路（例えば、ＡＮＤ回路３２）、複数の第１の論理和回路（例えば、ＯＲ回路３３１〜３３ｎ）を有する。ＮＯＴ回路３１は、パワーデバイス制御信号の反転信号を出力する。ＡＮＤ回路３２は、パワーデバイス制御信号の反転信号と電圧モニタ回路１３の出力値との論理積を演算する。ＯＲ回路３３１〜３３ｎは、それぞれ、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎに対応して設けられる。ＯＲ回路３３１〜３３ｎは、それぞれ、対応するゲートモード設定回路の第１の出力値とＡＮＤ回路３２の出力値との論理和を演算して、対応するＮＭＯＳトランジスタに出力する。
【００２９】
ゲートモード設定回路１１１は、ＮＯＴ回路２１、第２の論理和回路（例えば、ＯＲ回路２２）、第２の論理積回路（例えば、ＡＮＤ回路２３）、反転論理和回路（例えば、ＮＯＲ回路２４）、第３の論理和回路（例えば、ＯＲ回路２５）、反転論理積回路（例えば、ＮＡＮＤ回路２６）、第４の論理和回路（例えば、ＯＲ回路２７）を有する。
【００３０】
ＮＯＴ回路２１は、パワーデバイス制御信号の反転信号を出力する。ＯＲ回路２２は、電圧モニタ回路１３の出力値と活性化指示信号ＳＣＮｓ１との論理和を演算する。ＡＮＤ回路２３は、パワーデバイス制御信号の反転信号とＯＲ回路２２の出力値との論理積を演算する。ＮＯＲ回路２４は、パワーデバイス制御信号の反転信号と電圧モニタ回路１３の出力値との反転論理和を演算する。ＯＲ回路２５は、ＡＮＤ回路２３の出力値とＮＯＲ回路２４の出力値との論理和を演算し、ゲートモード設定回路１１１の第１の出力値として出力する。
【００３１】
ＮＡＮＤ回路２６は、活性化指示信号ＳＣＰｓ１と電圧モニタ回路１３の出力値との反転論理積を演算する。ＯＲ回路２７は、ＮＡＮＤ回路２６の出力値とパワーデバイス制御信号の反転信号との論理和を演算し、ゲートモード設定回路１１１の第２の出力値として出力する。
【００３２】
続いて、実施の形態１にかかるゲートドライバの動作について説明する。そこで、図３に実施の形態１にかかるゲートドライバの動作を説明するタイミングチャートを示した。なお、図３に示した例は、トランジスタ選択回路１０がＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１のみを活性化対象として選択したものである。また、実施の形態１にかかるゲートドライバ４ａでは、パワー素子５ａをターンオフさせるときの動作に特徴の１つを有するものであるため、図３では、パワー素子５ａのターンオフ時の動作について示した。
【００３３】
図３に示すように、実施の形態１にかかるゲートドライバ４ａは、パワーデバイス制御信号がハイレベルからロウレベルに切り替わると（タイミングＴ１）、ゲートモード設定回路１１１によりそれまでロウレベルとなっていたＰＮＯＳトランジスタＭＰ１のゲート電圧Ｖｇｐ１をロウレベルからハイレベルに切り替える。これにより、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎが全てオフ状態となる。
【００３４】
また、タイミングＴ１では、タイミングＴ１以前の期間にパワー素子５ａがオンしていたことにより、コレクタ電圧Ｖｃがターンオフ判定閾値Ｖｔ＿ｏｆｆよりも低い状態となっている。そのため、タイミングＴ１では、電圧モニタ回路１３がハイレベルの出力値を出力する。これにより、実施の形態１にかかるゲートドライバ４ａでは、タイミングＴ１においてゲートモード設定回路１１１〜１１ｎがＮＭＯＳトランジスタＭＮ１〜ＭＮｎに与えるゲート電圧を全てハイレベルとする。
【００３５】
そして、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎによりパワー素子５ａのゲートからの電荷の引き抜きが行われると、パワー素子５ａがオフ状態に近づき、コレクタ電圧Ｖｃがターンオフ判定閾値Ｖｔ＿ｏｆｆを上回る（タイミングＴ２）。タイミングＴ２では、電圧モニタ回路１３の出力値がハイレベルからロウレベルに切り替わったことに応じて、ゲートモード設定回路１１１〜１１ｎが活性化を指示されていないＮＭＯＳトランジスタに与えるゲート電圧をハイレベルからロウレベルに切り替える。これにより、タイミングＴ２以降は、活性化が指示されたＮＭＯＳトランジスタＭＮ１のみによりパワー素子５ａのゲートへの電荷の引き抜きが行われる。そして、パワー素子５ａのゲート電圧の低下に伴いパワー素子５ａコレクタ電圧Ｖｃが上昇し、タイミングＴ３でのターンオフ動作が完了する。
【００３６】
上記説明より、実施の形態１にかかるゲートドライバは、制御対象となるパワー素子のコレクタ電圧に基づき、パワー素子のゲートを駆動するＮＭＯＳトランジスタの数を増加させるプリブースト動作を行う。そして、実施の形態１にかかるゲートドライバは、プリブースト動作を行うことで、図３のタイミングＴ１〜Ｔ２の期間の長さを短くすることができる。つまり、実施の形態１にかかるゲートドライバは、プリブースト動作によりパワーデバイス制御信号の論理レベルの切り替わりタイミングとパワー素子がターンオフするタイミングとの差であるデットタイムを短縮することができる。
【００３７】
ここで、パワー素子のコレクタ電圧Ｖｃは、パワートランジスタＰＴｒの活性化状態に基づき増減する。そのため、パワー素子のコレクタ電圧Ｖｃは、パワートランジスタＰＴｒのゲート電圧とパワートランジスタＰＴｒの閾値電圧との関係に基づき判断されるパワートランジスタＰＴｒの活性化状態よりも、パワートランジスタＰＴｒの活性化状態をより正確に反映したものとなる。
【００３８】
そのため、実施の形態１にかかるゲートドライバを用いることで、パワートランジスタＰＴｒの閾値電圧のバラツキによらず、パワートランジスタＰＴｒの活性化状態に応じたプリブースト動作の終了タイミングを設定することができる。つまり、実施の形態１にかかるゲートドライバによれば、パワートランジスタＰＴｒの活性化状態に応じたプリブースト動作の終了タイミングをパワートランジスタＰＴｒの閾値電圧のバラツキによらずに一定にすることができる。そして、実施の形態１にかかるゲートドライバを用いることでパワートランジスタＰＴｒの閾値電圧のバラツキに応じた回路のチューニングを必要としない。
【００３９】
パワー素子とゲートドライバは、異なる製造プロセスにより製造されることが多い。また、パワー素子とゲートドライバは、ユーザーが別個に揃えることがある。そのため、パワー素子の閾値電圧のバラツキは、ゲートドライバにおける回路定数との間に何ら関係を持たない。そのため、パワー素子の閾値電圧に応じてゲートドライバの回路定数をチューニングすることが難しい。しかしながら、実施の形態１にかかるゲートドライバを用いることで、このチューニングを必要としないため、パワー素子とパワーデバイスのマッチングに要する工程を削減することができる。
【００４０】
実施の形態２
実施の形態２では、電圧モニタ回路１３の具体的な回路の一例について説明する。実施の形態２では、電圧モニタ回路１３として、パワー素子のコレクタ端子Ｔｃが電源配線ＶＤＤ側に短絡する天絡状態を検出する非飽和保護回路（以下、ＤＥＳＡＴ（DE-SATuration）回路）を用いる。そこで、電圧モニタ回路１３として、ＤＥＳＡＴ回路４０を用いた実施の形態２にかかるゲートドライバのブロック図を図４に示す。
【００４１】
図４に示すように、ＤＥＳＡＴ回路４０は、ダイオード４１、抵抗４２、定電流源４３、コンデンサ４４、コンパレータ４５を有する。
【００４２】
ダイオード４１は、パワー素子のコレクタ端子がカソード端子に接続され、アノード端子が抵抗４２の一端に接続される。抵抗４２は、ダイオード４２のアノード端子とコンパレータ４５の反転入力端子との間に接続される。コンパレータ４５は、正転入力端子に判定閾値Ｖｔが入力され、判定閾値Ｖｔと反転入力端子の電圧との大小関係に基づき出力値（例えば、判定信号）の論理レベルを切り替える。定電流源４３は、コンパレータ４５の反転入力端子と電源配線ＶＤＤｉとの間に接続される。コンデンサ４４は、コンパレータ４５の反転入力端子と接地配線ＶＳＳとの間に接続される。
【００４３】
ＤＥＳＡＴ回路４０は、パワー素子のコレクタ端子が天絡状態となったことを検出する。そして、ＤＥＳＡＴ回路４０は、天絡状態を検出した場合に判定信号をハイレベルからロウレベルに切り替える。そのため、実施の形態２にかかるゲートドライバ４ａでは、ＤＥＳＡＴ回路４０が天絡状態を検出した場合には、ゲートモード設定回路１１１が、パワーデバイス制御信号の論理レベルにかかわらずにＮＭＯＳトランジスタＭＮ１〜ＭＮｎをオン状態に切り替え、かつ、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎをオフ状態に切り替える。
【００４４】
続いて、実施の形態２にかかるゲートドライバの動作を説明する。図５に実施の形態２にかかるゲートドライバにおいて天絡が生じていない通常動作時の動作を説明するタイミングチャートを示す。図５に示すタイミングチャートは、図３に示したタイミングチャートにコンパレータ４５の入力電圧のタイミングチャートを追加したものであり、動作は実施の形態１にかかるゲートドライバと同じである。
【００４５】
図５に示すように、ＤＥＳＡＴ回路４０では、パワー素子をターンオフさせる場合、パワー素子のコレクタ電圧Ｖｃが低い状態から徐々に上昇する。そのため、ＤＥＳＡＴ回路４０では、定電流源４３によりコンデンサ４４に供給される電流がコレクタ電圧Ｖｃがある程度上昇するまでパワー素子のコレクタに引き抜かれる。そして、コレクタ電圧Ｖｃがある程度上昇し、コンデンサ４４の充電が進むとコンパレータ４５の入力電圧が、判定閾値Ｖｔ＿ｏｆｆを超える。ここで、コンパレータ４５の入力電圧が判定閾値Ｖｔを上回ったときのコレクタ電圧Ｖｃがターンオフ判定閾値Ｖｔ＿ｏｆｆとなる。
【００４６】
続いて、図６に天絡が生じた場合の実施の形態２にかかるゲートドライバの動作を説明するタイミングチャートを示す。図６に示す例では、パワー素子がオン状態である期間内のタイミングＴＡで天絡が発生した場合を示す。
【００４７】
図６に示すように、パワー素子５がオン状態の期間に天絡が生じた場合（タイミングＴＡ）、コレクタ電圧Ｖｃが上昇する。そのため、ＤＥＳＡＴ回路４０では、このコレクタ電圧Ｖｃの上昇に伴いコンパレータ４５の入力電圧が上昇する。そして、コンパレータ４５の入力電圧が判定閾値Ｖｔを超えた時点（タイミングＴＢ）で、ＤＥＳＡＴ回路４０は、判定信号をロウレベルとする。
【００４８】
これにより、タイミングＴＢでゲートモード設定回路１１１〜１１ｎは、それまでロウレベルとしていたＰＭＯＳトランジスタＭＰ１に与えるゲート信号をロウレベルからハイレベルに切り替える。なお、タイミングＴＢでは、ゲートモード設定回路１１１〜１１ｎは、ＰＭＯＳトランジスタＭＰ２〜ＭＰｎに与えるゲート信号についてもハイレベルに切り替える。
【００４９】
また、タイミングＴＢでは、ゲートモード設定回路１１１〜１１ｎが、ＤＥＳＡＴ回路４０の判定信号がハイレベルからロウレベルに切り替わったことに応じて、ＮＯＲ回路２４の出力をロウレベルからハイレベルに切り替える。これにより、タイミングＴＢでは、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎに与えられるゲート電圧がロウレベルからハイレベルに切り替えられる。そのため、タイミングＴＢ以降は、パワー素子のゲート電圧がパワー素子がオフ状態となる電圧に維持される。また、パワー素子５ａがオフ状態となることで、パワー素子５ａに天絡に起因する過大電流がながれることを防止することができる。
【００５０】
上記説明より、実施の形態２にかかるゲートドライバでは、電圧モニタ回路１３に代えて、ＤＥＳＡＴ回路４０を用いる。ＤＥＳＡＴ回路４０を用いた場合であっても、プリブースト回路１２とＤＥＳＡＴ回路４０とにより実現されるプリブースト動作は、実施の形態１にかかるゲートドライバと同様に行うことができる。
【００５１】
そして、実施の形態２では、電圧モニタ回路１３としてＤＥＳＡＴ回路４０を用いることで、パワー素子を天絡状態から保護することができる。このＤＥＳＡＴ回路４０は、プリブースト動作とは関係なく設けられるものであり、元々ＤＥＳＡＴ回路４０を有しているゲートドライバであれば、プリブースト回路１２を追加することで、実施の形態１にかかるゲートドライバと同じプリブースト動作を行うことができる。つまり、実施の形態２にかかるゲートドライバを用いることで、追加回路を減らしながら、実施の形態１と同様のプリブースト動作を行うことができる。
【００５２】
実施の形態３
実施の形態３では、実施の形態２にかかるゲートドライバの変形例について説明する。この変形例では、パワー素子をターンオフさせる場合のプリブースト動作に加えて、パワー素子をターンオンさせる場合にもプリブースト動作を行う。そこで、実施の形態３にかかるゲートドライバのブロック図を図７に示す。
【００５３】
図７に示すように、実施の形態３にかかるゲートドライバ４ａは、プリブースト回路１２に代えてプリブースト回路７０を有する。また、実施の形態３にかかるゲートドライバ４ａは、ＤＥＳＡＴ回路４０を第１の電圧モニタ回路として用いる。そして、実施の形態２にかかるゲートドライバ４ａは、第２の電圧モニタ回路（例えば、電圧モニタ回路５０）及び電圧比較器６０を有する。
【００５４】
電圧モニタ回路５０は、パワー素子５ａのコレクタ電圧Ｖｃが予め設定したターンオン判定閾値Ｖｔ＿ｏｎを超えたか否かを判定する。具体的には、電圧モニタ回路５０は、パワー素子５ａのコレクタ電圧Ｖｃがターンオン判定閾値Ｖｔ＿ｏｎよりも高い状態からコレクタ電圧Ｖｃがターンオン判定閾値Ｖｔ＿ｏｎ以下となった場合に出力値をロウレベルからハイレベルに切り替える。ここで、電圧モニタ回路５０は、電圧比較器を有し、パワー素子５ａのコレクタ電圧Ｖｃと予め電圧値が設定された電圧閾値Ｖｔ２との大小関係に基づき論理レベルが切り替えられるコレクタ電圧判定信号を出力する。
【００５５】
ここで、図８に電圧モニタ回路５０のブロック図を示す。図８に示すように、電圧モニタ回路５０は、抵抗５１、５２、コンパレータ５３を有する。そして、コンパレータ５３は、正転入力端子にターンオン判定閾値Ｖｔ＿ｏｎに対応する判定閾値Ｖｔ２が入力され、反転入力端子にパワー素子５ａのコレクタ電圧Ｖｃを抵抗５１、５２で分圧した電圧が入力される。電圧モニタ回路５０では、抵抗５１、５２によりコレクタ電圧Ｖｃを分圧することで、コンパレータ５３の動作範囲内でコレクタ電圧Ｖｃと判定閾値Ｖｔ２との比較を行えるようにする。なお、実施の形態１にかかるゲートドライバ４ａでは、ＤＥＳＡＴ回路４０で用いられる判定閾値Ｖｔを判定閾値Ｖｔ１と称す。
【００５６】
また、図７に示すように、電圧比較器６０は、パワー素子５ａのゲート電圧と予め電圧値が設定されたゲート電圧判定閾値ＶｔＨとの大小関係に基づき論理レベルが切り替えられるゲート電圧判定信号を出力する。
【００５７】
プリブースト回路７０は、第１の論理積回路（例えば、ＡＮＤ回路３２）、複数の第１の論理積回路（例えば、ＯＲ回路３３１〜３３ｎ）、第１の論理積回路（例えば、ＯＲ回路７５）、複数の第２の論理積回路（例えば、ＡＮＤ回路７６１〜７６ｎ）、第２の転論理和回路（例えば、ＯＲ回路７３）、第３の論理和回路（例えば、ＯＲ回路７４）を有する。なお、プリブースト回路６０は、さらに、ＮＯＴ回路７１、７２を有する。
【００５８】
ＮＯＴ回路３１は、パワーデバイス制御信号の反転信号を出力する。ＡＮＤ回路３２は、パワーデバイス制御信号の反転信号とＤＥＳＡＴ回路４０の出力値との論理積を演算する。ＯＲ回路３３１〜３３ｎは、複数のＮＭＯＳトランジスタ毎に設けられ、それぞれが、対応するゲートモード設定回路１１１〜１１ｎの第１の出力値（ＮＭＯＳトランジスタに与えるゲート電圧）とＡＮＤ回路３２の出力値との論理和を演算して、出力値を対応するＮＭＯＳトランジスタに与える。
【００５９】
ＯＲ回路７５は、ゲート制御信号の反転信号と前記第２の電圧モニタ回路の出力値の反転値との論理和を演算する。ＡＮＤ回路７６１〜７６ｎは、複数のＰＭＯＳトランジスタ毎に設けられ、それぞれが、対応するゲートモード設定回路１１１〜１１ｎの第２の出力値（ＰＭＯＳトランジスタに与えるゲート電圧）とＯＲ回路７５の出力値との論理積を演算して、出力値を対応するＰＭＯＳトランジスタに与える。
【００６０】
ＮＯＴ回路７１は、パワーデバイス制御信号の反転信号を出力する。ＮＯＴ回路７２は、電圧比較器６０が出力するゲート電圧判定信号の反転信号を出力する。ＯＲ回路７３は、ゲート電圧判定信号の反転信号とパワーデバイス制御信号の反転信号との論理和を演算する。ＯＲ回路７４は、ゲート電圧判定信号の反転信号とＤＥＳＡＴ回路４０の出力値との倫理和を演算する。
【００６１】
なお、実施の形態３にかかるゲートモード設定回路１１１〜１１ｎは以下のような回路構成を有する。ゲートモード設定回路１１１〜１１ｎは、それぞれ、第１の論理回路群と第２の論理回路群を有する。第１の論理回路群は、ＮＯＴ回路２１、第４の論理和回路（例えば、ＯＲ回路２２）、第３の論理積回路（例えば、ＡＮＤ回路２３）、反転論理和回路（例えば、ＮＯＲ回路２４）、第５の論理和回路（例えば、ＯＲ回路２５）を有する。第２の論理回路群は、反転論理積回路（例えば、ＮＡＮＤ回路２６）、第６の論理和回路（例えば、ＯＲ回路２７）を有する。
【００６２】
ＮＯＴ回路２１は、パワーデバイス制御信号の反転信号を出力する。ＯＲ回路２２は、ＤＥＳＡＴ回路４０の出力値と活性化指示信号との論理和を演算する。ＡＮＤ回路２３は、パワーデバイス制御信号の反転信号とＯＲ回路２２の出力値との論理積を演算する。ＮＯＲ回路２４は、プリブースト回路７０のＯＲ回路７３の出力値とＤＥＳＡＴ回路４０の出力値との反転論理和を演算する。ＯＲ回路２５は、ＡＮＤ回路２３の出力値とＮＯＲ回路２４の出力値との論理和を演算し、ゲートモード設定回路１１１の第１の出力値として出力する。
【００６３】
ＮＡＮＤ回路２６は、活性化指示信号とプリブースト回路７０の出力値との反転論理積を演算する。ＯＲ回路２７は、ＮＡＮＤ回路２６の出力値とパワーデバイス制御信号の反転信号との論理和を演算し、ゲートモード設定回路１１１の第２の出力値として出力する。
【００６４】
続いて、実施の形態３にかかるゲートドライバ４ａの動作について説明する。そこで、図９に実施の形態３にかかるゲートドライバ４ａの動作を説明するタイミングチャートを示す。図９に示す例では、パワー素子５ａのターンオフ時のゲートドライバ４ａの動作に加え、パワー素子５ａをターンオンさせるときのゲートドライバ４ａの動作も示した。
【００６５】
図９に示すように、実施の形態３にかかるゲートドライバ４ａは、パワー素子５ａをターンオンさせる場合、パワーデバイス制御信号をロウレベルからハイレベルに切り替える（タイミングＴ１１）。そして、タイミングＴ１１では、タイミングＴ１１以前にパワー素子５ａがオフしていたことにより、コレクタ電圧Ｖｃがターンオン判定閾値Ｖｔ＿ｏｎよりも高い状態となっている。そのため、タイミングＴ１１では、ＤＥＳＡＴ回路４０及び電圧モニタ回路５０がロウレベルの出力値を出力する。一方、タイミングＴ１１では、パワー素子５ａのゲート電圧Ｖｇが未だ上昇しておらず、ゲート電圧判定閾値ＶｔＨよりも低い状態となっている。そのため、タイミングＴ１１では、電圧比較器６０が出力するゲート電圧判定信号がロウレベルとなる。
【００６６】
これにより、実施の形態３にかかるゲートドライバ４ａでは、タイミングＴ１１においてゲートモード設定回路１１１〜１１ｎがＮＭＯＳトランジスタＭＮ１〜ＭＮｎに与えるゲート電圧を全てロウレベルとする。また、電圧比較器６０が出力するゲート電圧判定信号がロウレベルであることから、プリブースト回路７０によりＰＭＯＳトランジスタＭＰ１〜ＭＰｎに与えられるゲート電圧が全てロウレベルになる。そして、タイミングＴ１１以降、ゲート電圧Ｖｇが上昇し、パワー素子５ａがオン状態に近づくにつれてパワー素子５ａのコレクタ電圧Ｖｃも低下する。
【００６７】
その後、タイミングＴ１２において、パワー素子５ａのコレクタ電圧Ｖｃがターンオン判定閾値Ｖｔ＿ｏｎを下回ると、電圧モニタ回路５０が出力値をロウレベルからハイレベルに切り替える。これにより、ゲートモード設定回路１１１〜１１ｎは、活性化状態が指示されているＰＭＯＳトランジスタＭＰ１に与えるゲート電圧のみをロウレベルとし、他のＰＭＯＳトランジスタに与えるゲート電圧をハイレベルとする。これにより、タイミングＴ１２以降は、ＰＭＯＳトランジスタＭＰ１によるパワー素子５ａのゲートへの充電が行われる。
【００６８】
ここで、ターンオン閾値電圧Ｖｔ＿ｏｎについて説明する。図９に示すように、実施の形態３にかかるゲートドライバ４ａでは、パワー素子５ａをターンオンさせる場合、パワー素子のコレクタ電圧Ｖｃが高い状態から徐々に低下する。コレクタ電圧Ｖｃの低下に伴い電圧モニタ回路５０のコンパレータ５３の入力電圧が低下する。そこで、コンパレータ５３の入力電圧が判定閾値Ｖｔ２を下回ったときのコレクタ電圧Ｖｃがターン判定閾値Ｖｔ＿ｏｎとるように判定閾値Ｖｔ２は設定される。
【００６９】
続いて、タイミングＴ１２以降、パワー素子５ａのゲートへの充電が進み、ゲート電圧Ｖｇが判定閾値Ｖｔ１を下回ると、ＤＥＳＡＴ回路４０は出力値をロウレベルからハイレベルに切り替える（タイミングＴ１３）。
【００７０】
続いて、タイミングＴ１３以降、パワー素子５ａのゲートへの充電が進み、ゲート電圧Ｖｇがゲート電圧判定閾値ＶｔＨを超えると電圧比較器６０が出力するゲート電圧判定信号がロウレベルからハイレベルに切り替わる（タイミングＴＣ）。ここで、実施の形態３にかかるゲートドライバ４ａでは、ゲート電圧判定信号がハイレベル、若しくは、ＤＥＳＡＴ回路４０の出力値及び電圧モニタ回路５０の出力値が共にハイレベルに切り替わった状態となったことに応じて、トランジスタ選択回路１０の活性化指示信号ＳＣＰｓ１〜ＳＣＰｓｎをハイレベルとする（図９の例では、ゲート電圧判定信号がハイレベルとなるタイミングＴＣ）。そして、このタイミングＴＣで、トランジスタ選択回路１０の活性化指示信号ＳＣＰｓ１〜ＳＣＰｓｎをハイレベルとすることにより、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎに与えられるゲート電圧がロウレベルとなり、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎが全てオン状態となる。また、タイミングＴＣでは、ＯＲ回路２５及びＯＲ回路２７の出力値がＤＥＳＡＴ回路４０の出力値の論理レベルの切り替わりに応じて変化する状態となる。
【００７１】
その後、タイミングＴ１４でパワーデバイス制御信号がハイレベルからロウレベルに切り替わると、図３のタイミングチャートのタイミングＴ１〜Ｔ３で説明した動作に基づきパワー素子５ａのゲート電圧を低下させるターンオフ動作が行われる（タイミングＴ１４〜Ｔ１８）。また、タイミングＴ１５以降はゲート電圧が低下するため、パワー素子５ａのゲート電圧がゲート電圧判定閾値ＶｔＨを下回るタイミングＴＤにおいて、電圧比較器５０が出力するゲート電圧判定信号がハイレベルからロウレベルに切り替わる。このタイミングＴＣ〜ＴＤの期間は、ＤＥＳＡＴ回路４０の動作に基づきパワー素子５ａを天絡状態から保護するＤＥＳＡＴ回路動作期間となる。
【００７２】
なお、図９に示すタイミングチャートでは、パワー素子５ａのコレクタ電圧Ｖｃがターンオフ判定閾値Ｖｔ＿ｏｆｆを上回るタイミングＴ１６においてＤＥＳＡＴ回路４０の出力値がハイレベルからロウレベルに切り替わることを示した。また、図９に示すタイミングチャートでは、パワー素子５ａのコレクタ電圧Ｖｃがターンオン判定閾値Ｖｔ＿ｏｎを上回るタイミングＴ１７において電圧モニタ回路５０の出力値がハイレベルからロウレベルに切り替わることを示した。
【００７３】
上記説明より、実施の形態３にかかるゲートドライバ４ａでは、電圧モニタ回路５０、電圧比較器６０及びプリブースト回路７０を用いることで、パワー素子５ａをターンオンさせるときにも活性化が指示されていないＰＭＯＳトランジスタを含むトランジスタによるゲートへの充電を行うプリブースト動作を行うことができる。
【００７４】
また、電圧モニタ回路５０、電圧比較器６０及びプリブースト回路７０を用いることで、ＤＥＳＡＴ回路４０を動作させるべき期間に対してのみＤＥＳＡＴ回路４０を動作させることができる。これにより、ＤＥＳＡＴ回路４０が意図しない期間に動作してパワー素子５ａの制御に不具合が生じる誤動作を防止することができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【００７６】
例えば、上記実施の形態で説明したゲートドライバ４ａ等は、ＩＧＢＴ以外のパワー素子に対しても適用することができる。
【符号の説明】
【００７７】
１  インバータ回路
２  制御部
３  絶縁素子
４ａ〜４ｆ  ゲートドライバ
５ａ〜５ｆ  パワー素子
１０  トランジスタ選択回路
１１１  ゲートモード設定回路
１２、７０  プリブースト回路
１３、５０  電圧モニタ回路
２１、３１、７１、７２  ＮＯＴ回路
２２、２５、２７、３３１〜３３ｎ、７３〜７５  ＯＲ回路
２３、３２、７６１〜７６ｎ  ＡＮＤ回路
２４  ＮＯＲ回路
２６  ＮＡＮＤ回路
４０  ＤＥＳＡＴ回路
４１  ダイオード
４２、５１、５２  抵抗
４３  定電流源
４４  コンデンサ
４５、５３  コンパレータ
６０  電圧比較器
ＭＰ１〜ＭＰｎ  ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮｎ  ＮＭＯＳトランジスタ
【図１】
0006659427.tif 000002
【図２】
0006659427.tif 000003
【図３】
0006659427.tif 000004
【図４】
0006659427.tif 000005
【図５】
0006659427.tif 000006
【図６】
0006659427.tif 000007
【図７】
0006659427.tif 000008
【図８】
0006659427.tif 000009
【図９】
0006659427.tif 000010