(57)【特許請求の範囲】
【請求項１】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスであって、
ゲートスタックと、
前記ＦｉｎＦＥＴデバイスのフィンであって、前記フィンはベースフィン部およびソース／ドレイン領域を含み、前記ベースフィン部は前記ＦｉｎＦＥＴデバイスのシャロートレンチ分離（ＳＴＩ）領域に囲まれており、前記ソース／ドレイン領域は前記ベースフィン部上に、および前記ＳＴＩ領域の上に形成されており、前記ソース／ドレイン領域はドープ材料を含み、前記ソース／ドレイン領域は前記ゲートスタックに近接しており、および実質的に平行な側壁を有している、フィンと、
ラップアラウンド型非シリサイドコンタクトであって、前記ラップアラウンド型非シリサイドコンタクトは、前記フィンの前記ソース／ドレイン領域を囲み、および前記フィンの前記ソース／ドレイン領域の前記実質的に平行な側壁に接触するように配置されており、前記ラップアラウンド型非シリサイドコンタクトは、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを含む、ラップアラウンド型非シリサイドコンタクトとを備えるＦｉｎＦＥＴデバイス。
【請求項２】
前記ゲートスタックは、前記フィンの前記ベースフィン部の表面上に位置する、請求項１に記載のＦｉｎＦＥＴデバイス。
【請求項３】
前記フィンの前記ベースフィン部は、シリコン、ゲルマニウム、シリコンゲルマニウム、またはリン化インジウムを含む、請求項２に記載のＦｉｎＦＥＴデバイス。
【請求項４】
前記ＭＩＳコンタクトは、前記ＦｉｎＦＥＴデバイスのｎ型金属酸化物半導体（ＮＭＯＳ）領域に結合されるか、または前記ダイレクトコンタクトは、前記ＦｉｎＦＥＴデバイスのｐ型金属酸化物半導体（ＰＭＯＳ）領域に結合される、請求項１に記載のＦｉｎＦＥＴデバイス。
【請求項５】
前記ＭＩＳコンタクトは、
前記ＦｉｎＦＥＴデバイスの前記ＮＭＯＳ領域上の酸化チタン層（ＴｉＯ２）と、
前記酸化チタン層上のチタン層（Ｔｉ）とを備える、請求項４に記載のＦｉｎＦＥＴデバイス。
【請求項６】
前記ダイレクトコンタクトは、前記ＦｉｎＦＥＴデバイスの前記ＰＭＯＳ領域上のチタン層（Ｔｉ）を備える、請求項４に記載のＦｉｎＦＥＴデバイス。
【請求項７】
携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１に記載のＦｉｎＦＥＴデバイス。
【請求項８】
フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを作製するための方法であって、
前記ＦｉｎＦＥＴデバイスのシャロートレンチ分離（ＳＴＩ）領域の上に前記ＦｉｎＦＥＴデバイスのフィンのソース／ドレイン領域をリセスエッチングするステップであって、前記フィンは、前記ＳＴＩ領域に囲まれたベースフィン部をさらに含む、ステップと、
前記フィンの前記ソース／ドレイン領域を再成長させるステップであって、前記フィンの再成長させたソース／ドレイン領域は、実質的に平行な側壁を有しており、およびドープ材料を含む、ステップと、
前記ＦｉｎＦＥＴデバイスのダミーゲートをゲートスタックによって置き換えるステップであって、前記フィンの前記ソース／ドレイン領域は、前記ゲートスタックに近接している、ステップと、
前記フィンの前記再成長させたソース／ドレイン領域を囲むラップアラウンド型非シリサイドコンタクトを作製するステップであって、前記ラップアラウンド型非シリサイドコンタクトは、前記フィンの前記再成長させたソース／ドレイン領域の前記実質的に平行な側壁に接触するように配置されており、前記ラップアラウンド型非シリサイドコンタクトは、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを含む、ステップとを含む方法。
【請求項９】
前記フィンの前記ソース／ドレイン領域を再成長させる前記ステップは、制御された＜１１１＞ファセット形成によるエピタキシャル成長を含む、請求項８に記載の方法。
【請求項１０】
前記ラップアラウンド型非シリサイドコンタクトを作製する前記ステップは、
前記ＦｉｎＦＥＴデバイスのｎ型金属酸化物半導体（ＮＭＯＳ）領域上に酸化チタン層（ＴｉＯ２）を堆積するステップと、
前記酸化チタン層上にチタン層（Ｔｉ）を堆積するステップとを含む、請求項８に記載の方法。
【請求項１１】
前記ラップアラウンド型非シリサイドコンタクトを作製する前記ステップは、前記ＦｉｎＦＥＴデバイスのｐ型金属酸化物半導体（ＰＭＯＳ）領域上に直接チタン層（Ｔｉ）を堆積するステップを含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年１１月２４日に出願された、Ｊｅｆｆｒｅｙ  Ｊｕｎｈａｏ  ＸＵらの「ＣＯＮＴＡＣＴ  ＷＲＡＰ  ＡＲＯＵＮＤ  ＳＴＲＵＣＴＵＲＥ」という名称の米国仮特許出願第６２／０８３，７１４号に対する利益を米国特許法第１１９条（ｅ）に基づき主張するものであり、この米国仮特許出願の開示は、参照によりその全体が本明細書に明示的に組み込まれる。
【０００２】
本開示の態様は、半導体デバイスに関し、より詳細には、コンタクトラップアラウンド構造に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）技術が進歩するにつれて、デバイス形状が小さくなる。形状およびデバイス間の「ピッチ」（間隔）を小さくすると、各デバイスが適切な動作に関して互いに干渉する場合がある。
【０００４】
フィンベースのデバイスは、半導体基板の表面上の３次元構造である。フィンベースのトランジスタは、フィンベースの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である場合があり、ＦｉｎＦＥＴと呼ばれることがある。ナノワイヤ電界効果トランジスタ（ＦＥＴ）も半導体基板の表面上の３次元構造である。ナノワイヤＦＥＴは、チャネル領域に接触し、デバイスのソースおよびドレイン領域として働く、ナノワイヤのドープされた部分を含む。ナノワイヤＦＥＴも、ＭＯＳＦＥＴデバイスの一例である。
【０００５】
ＭＯＳＦＥＴデバイスの性能は、チャネル長、ひずみ、および外部抵抗を含む多数の因子の影響を受けることがある。外部抵抗に寄与する１つの実質的な因子は、ソース／ドレイン領域と導電層との間の接触抵抗である。接触抵抗は、デバイス間の形状および「ピッチ」（間隔）が大幅に小さくされる高度技術ノードに対するデバイス性能およびスケーリング制限要因である。
【発明の概要】
【課題を解決するための手段】
【０００６】
半導体デバイスはゲートスタックを含む。半導体デバイスは、半導体デバイスの、ゲートスタックに近接した再成長させたソース／ドレイン領域の実質的にすべての表面領域の周りに配置され、かつこの表面領域に接触するラップアラウンド型コンタクトも含む。
【０００７】
コンタクトラップアラウンド構造を含む半導体デバイスを作製する方法は、半導体デバイスのソース／ドレイン領域を再成長させるステップを含む。この方法は、半導体デバイスのダミーゲートをゲートスタックによって置き換えるステップも含む。この方法は、半導体デバイスの、ゲートスタックに近接した再成長させたソース／ドレイン領域の実質的にすべての表面領域の周りに配置され、かつこの表面領域に接触するラップアラウンド型コンタクトを作製するステップをさらに含む。
【０００８】
半導体デバイスはゲートスタックを含む。半導体デバイスは、半導体デバイスの、ゲートスタックに近接した再成長させたソース／ドレイン領域の実質的にすべての表面領域に接触するための手段も含む。
【０００９】
上記では、後続の詳細な説明をより深く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点について以下において説明する。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。
【００１０】
本開示の一態様についてより完全に理解できるように、次に、添付の図面とともに以下の説明を参照する。
【図面の簡単な説明】
【００１１】
【図１】本開示の一態様における半導体ウエハの斜視図である。
【図２】本開示の一態様によるダイの断面図である。
【図３】本開示の一態様における金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの断面図である。
【図４】本開示の一態様によるフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を示す図である。
【図５Ａ】従来の接触構造を含むフィンベースの構造の断面図である。
【図５Ｂ】従来の接触構造を含むフィンベースの構造の断面図である。
【図６】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースの構造の断面図である。
【図７Ａ】本開示の一態様によるＭＩＳコンタクトとダイレクトコンタクトとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの断面図である。
【図７Ｂ】本開示の一態様によるＭＩＳコンタクトとダイレクトコンタクトとを含む相補型金属酸化物半導体（ＣＭＯＳ）デバイスの断面図である。
【図８】本開示の一態様によるコンタクトラップアラウンド構造を含むフィンベースのデバイスの断面図である。
【図９Ａ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｂ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｃ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｄ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｅ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｆ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｇ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｈ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｉ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｊ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｋ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図９Ｌ】本開示の一態様によるラップアラウンド型コンタクトを含むフィンベースのデバイスの構成を示す断面図である。
【図１０Ａ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｂ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｃ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｄ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｅ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｆ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｇ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｈ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｉ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｊ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｋ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１０Ｌ】本開示の一態様によるラップアラウンド型コンタクトを含むゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスの構成を示す断面図である。
【図１１Ａ】本開示の態様によるコンタクトラップアラウンド構造を含む半導体デバイスを作製するための方法を示す図である。
【図１１Ｂ】本開示の態様によるコンタクトラップアラウンド構造を含む半導体デバイスを作製するための方法を示す図である。
【図１２】本開示の態様が有利に使用される場合がある例示的なワイヤレス通信システムを示すブロック図である。
【図１３】一構成によるフィンベースの構造の回路、レイアウト、および論理設計に使用される設計用ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１２】
添付の図面に関して以下に記載される詳細な説明は、種々の構成について説明することを意図しており、本明細書において説明する概念が実践される場合がある唯一の構成を表すことは意図しない。詳細な説明は、様々な概念を十分に理解できるようにするための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施できることは当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを避けるために、よく知られている構造および構成要素がブロック図の形で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
【００１３】
半導体製造プロセスは、しばしば、３つの部分、すなわち、フロントエンドオブライン（ＦＥＯＬ）、ミドルオブライン（ＭＯＬ）、およびバックエンドオブライン（ＢＥＯＬ）に分割される。フロントエンドオブラインプロセスは、ウエハ準備、絶縁、ウェル形成、ゲートパターニング、スペーサ、およびドーパント注入を含む。ミドルオブラインプロセスは、ゲート形成および端子コンタクト形成を含む。しかしながら、ミドルオブラインプロセスのゲート形成および端子コンタクト形成は、特にリソグラフィパターニングに関して、製作フローのますます困難な部分となっている。バックエンドオブラインプロセスは、非シリサイド／非ジェミナイドコンタクトを使用してＦＥＯＬデバイスのソース／ドレイン領域に結合するための配線および誘電体層を形成することを含む。これらの配線は、プラズマ強化化学気相堆積（ＰＥＣＶＤ）堆積層間絶縁（ＩＬＤ）材料を使用するデュアルダマシンプロセスを用いて製作される場合がある。
【００１４】
集積回路（ＩＣ）技術が進歩するにつれて、デバイス形状が小さくなる。高度論理技術では、デバイス間の形状および「ピッチ」（間隔）が実質的に小さくされている。たとえば、７ナノメートル論理技術では、フィンピッチが高度にスケーリングされ（たとえば、２１〜２４ナノメートル）、非接触ゲートピッチも積極的に小さくされる（たとえば、３９〜４５ナノメートル）。
【００１５】
フィンベースのデバイスはＩＣ技術の顕著な進歩を表す。フィンベースのデバイスは、半導体基板の表面上の３次元構造である。フィンベースのトランジスタは、フィンベースの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である場合があり、ＦｉｎＦＥＴと呼ばれることがある。ナノワイヤ電界効果トランジスタ（ＦＥＴ）もＩＣ技術の顕著な進歩を表す。ゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスも半導体基板の表面上の３次元構造である。ＧＡＡナノワイヤベースのデバイスは、チャネル領域に接触し、デバイスのソースおよびドレイン領域として働く、ナノワイヤのドープされた部分を含む。ＧＡＡナノワイヤベースのデバイスも、ＭＯＳＦＥＴデバイスの一例である。
【００１６】
ＭＯＳＦＥＴデバイスの性能は、チャネル長、ひずみ、および外部抵抗を含む多数の因子の影響を受けることがある。外部抵抗に寄与する１つの実質的な因子は、ソース／ドレイン領域と導電層（たとえば、導電配線）との間の接触抵抗である。接触抵抗は、デバイス間の形状および「ピッチ」（間隔）が大幅に小さくされる高度技術ノードに対するデバイス性能およびスケーリング制限要因である。
【００１７】
デバイス形状が小さくされ、さらなるデバイス構造が集積回路に追加されるにつれて、接触抵抗が実質的なデバイス性能およびスケーリング制限要因になる。たとえば、デバイス間の形状および「ピッチ」（間隔）が大幅に小さくされる高度技術ノードでは、接触抵抗が適切なデバイス動作を妨げる場合がある。特に、７ナノメートル論理技術などの高度論理技術に関する改善されたデバイス性能および密度スケーリングを引き続きサポートするには、接触抵抗を小さくすることが望ましい。しかし、フィンベースのデバイスならびにＧＡＡナノワイヤベースのデバイスでは、フィン／ゲートの形状およびフィン／ゲートピッチが実質的な接触抵抗を生じさせる。
【００１８】
本開示の様々な態様は、半導体デバイス用のコンタクトラップアラウンド構造を作製するための技法を提供する。コンタクトラップアラウンド構造の半導体製造のプロセスフローは、フロントエンドオブライン（ＦＥＯＬ）プロセス、ミドルオブライン（ＭＯＬ）プロセス、およびバックエンドオブライン（ＢＥＯＬ）プロセスを含む場合がある。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことは理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合もあり、あるいはダイシングされていないウエハの基板を指す場合もある。同様に、ウエハおよびダイという用語は、入れ換えることによって信頼性が失われない限り、互換的に使用することができる。
【００１９】
本開示の態様は、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを有する高度にスケーリングされたフィン上にラップアラウンド型コンタクトを形成して接触抵抗を大幅に小さくするための画期的な集積フローを含む。本開示の追加の態様では、ゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスおよび他の同様の半導体デバイスのソース／ドレインとのＭＩＳコンタクトまたはダイレクトコンタクトを形成して接触抵抗を小さくすることもできる。コンタクトラップアラウンド構造は、ラップアラウンド型コンタクトを含み、７ナノメートル論理技術およびそれを超える技術などの高度論理技術の小さくされたデバイス形状内での動作を可能にする場合がある。コンタクトラップアラウンド構造は、既存の材料および処理能力を使用して作製されてもよく、一方、接触抵抗を実質的に小さくする。
【００２０】
図１は、本開示の一態様における半導体ウエハの斜視図である。ウエハ１００は、半導体ウエハであってよく、あるいはウエハ１００の表面上に半導体材料の１つまたは複数の層を有する基板材料であってもよい。ウエハ１００は、半導体材料であるとき、チョクラルスキー法を使用してシード結晶から成長させてもよく、その場合、シード結晶を半導体材料の溶融槽に浸漬させ、低速で回転させ、槽から取り出す。すると、この溶融材料は、シード結晶上に結晶の向きに結晶化する。
【００２１】
ウエハ１００は、ガリウムヒ素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）などの複合材料、インジウムガリウムヒ素（ＩｎＧａＡｓ）などの３元材料、４元材料、あるいは他の半導体材料用の基板材料とすることができる任意の材料であってもよい。多くの材料は本質的に結晶性を有する場合があるが、多結晶材料またはアモルファス材料がウエハ１００に使用されてもよい。
【００２２】
ウエハ１００またはウエハ１００に結合された層は、ウエハ１００の導電性を向上させる材料を備えてもよい。たとえば、限定としてではなく、シリコンウエハは、電荷がウエハ１００内を流れるのを可能にするようにウエハ１００に添加されたリンまたはホウ素を有してもよい。これらの添加剤は、ドーパントと呼ばれ、ウエハ１００またウエハ１００の一部内に余分な電荷担体（電子またはホールのいずれか）を生成する。余分な電荷担体が生成される領域、どの種類の電荷担体が生成されるか、およびウエハ１００における追加の電荷担体の量（密度）を選択することによって、ウエハ１００内またはウエハ１００上に様々に異なる種類の電子デバイスが形成されてもよい。
【００２３】
ウエハ１００は、ウエハ１００の結晶配向を示す配向１０２を有する。配向１０２は、図１に示すようにウエハ１００の平坦な縁部であっても、あるいはウエハ１００の結晶配向を示すための切欠きまたは他の表示であってもよい。配向１０２は、ウエハ１００内の結晶格子の平面に関するミラー指数を示す場合がある。
【００２４】
ミラー指数は、結晶格子における結晶面の表記体系を形成する。格子面は、結晶内の平面（ｈｋｌ）に関するミラー指数である３つの整数ｈ、ｋ、およびｌによって示される場合がある。各指数は、逆格子ベクトルに基づく方向（ｈ、ｋ、ｌ）に直交する平面を示す。各整数は通常、最小項で表される（たとえば、各整数の最大公約数は１にすべきである）。ミラー指数１００は、方向ｈに直交する平面を表し、指数０１０は方向ｋに直交する平面を表し、指数００１はｌに直交する平面を表す。いくつかの結晶では、負の数が使用され（指数の上の棒として表される）、窒化ガリウムなどのいくつかの結晶には、様々に異なる結晶面を適切に表すために３つよりも多くの数が使用される場合がある。
【００２５】
ウエハ１００は、必要に応じて加工された後、ダイシングライン１０４に沿って分割される。ダイシングライン１０４は、ウエハ１００をどこで分割または分離すべきであるかを示す。ダイシングライン１０４は、ウエハ１００上に作製された様々な集積回路の輪郭を画定してもよい。
【００２６】
ダイシングライン１０４が画定された後、ウエハ１００は、いくつかの部片として切断されるかまたはその他の方法によって分離されダイ１０６が形成される。各ダイ１０６は、多数のデバイスを有する集積回路であってもよく、あるいは単一の電子デバイスであってもよい。ダイ１０６の物理的サイズは、チップまたは半導体チップと呼ばれる場合もあり、ウエハ１００を特定のサイズに分離する能力ならびにダイ１０６が含むように設計される個々のデバイスの数に少なくとも部分的に依存する。
【００２７】
ウエハ１００が１つまたは複数のダイ１０６に分離された後、ダイ１０６はパッケージ内に実装され、ダイ１０６上に作製されたデバイスおよび／または集積回路の取り扱いを可能にしてもよい。パッケージには、シングルインラインパッケージ、デュアルインラインパッケージ、マザーボードパッケージ、フリップチップパッケージ、インジウムドット／バンプパッケージ、またはダイ１０６の取り扱いを可能にする他の種類のデバイスを含めてもよい。ダイ１０６は、ダイ１０６を別個のパッケージに実装されることなくワイヤボンディング、プローブ、または他の接続部を通して直接取り扱われてもよい。
【００２８】
図２は、本開示の一態様によるダイ１０６の断面図を示す。ダイ１０６には、基板２００が存在してもよく、基板２００は、半導体材料であり、ならびに／あるいは電子デバイス用の機械的支持体として働いてもよい。基板２００は、基板２００全体にわたって存在する（Ｎ−チャネルと呼ばれる）電子電荷担体または（Ｐ−チャネルと呼ばれる）ホール電荷担体のいずれかを有するドープされた半導体基板であってもよい。その後基板２００に電荷担体イオン／原子をドープして基板２００の電荷担持機能を変更してもよい。
【００２９】
基板２００（たとえば、半導体基板）内に、ウェル２０２および２０４が存在してもよく、ウェル２０２および２０４は、電界効果トランジスタ（ＦＥＴ）のソースおよび／またはドレインであってもよく、あるいはフィン構造ＦＥＴ（ＦｉｎＦＥＴ）のフィン構造であってもよい。ウェル２０２および／または２０４は、ウェル２０２および／または２０４の構造およびその他の特性ならびに基板２００の周囲構造に応じて他のデバイス（たとえば、レジスタ、キャパシタ、ダイオード、または他の電子デバイス）であってもよい。
【００３０】
半導体基板は、ウェル２０６とウェル２０８とを有してもよい。ウェル２０８は、完全にウェル２０６内に位置してもよく、場合によっては、バイポーラ接合トランジスタ（ＢＪＴ）を形成してもよい。ウェル２０６は、ダイ１０６内の電界および／または磁界からウェル２０８を分離するための分離ウェルとして使用されてもよい。
【００３１】
ダイ１０６に各層（たとえば、２１０〜２１４）が追加されてもよい。層２１０はたとえば、ウェル（たとえば、２０２〜２０８）を互いに分離するかまたはダイ１０６上の他のデバイスから分離する場合がある酸化物層または絶縁層であってもよい。そのような場合、層２１０は、二酸化ケイ素、ポリマー、誘電体、または別の絶縁層であってもよい。層２１０は、配線層であってもよく、その場合、層２１０は、銅、タングステン、アルミニウム、合金、またはその他の導電材料もしくは金属材料などの導電材料を含んでもよい。
【００３２】
層２１２は、層（たとえば、２１０および２１４）の所望のデバイス特性および／または材料に応じて誘電体層であってもあるいは導電層であってもよい。層２１４はカプセル化層であってもよく、カプセル化層は、外部の力から各層（たとえば、２１０および２１２）ならびにウェル２０２〜２０８および基板２００を保護する場合がある。たとえば、限定としてではなく、層２１４はダイ１０６を機械的損傷から保護する層であってもよく、あるいは層２１４は、電磁損傷または放射損傷からダイ１０６を保護する材料の層であってもよい。
【００３３】
ダイ１０６上に構成された電子デバイスは、多数のフィーチャまたは構造構成要素を備えてもよい。たとえば、ダイ１０６には、基板２００、ウェル２０２〜２０８、および必要に応じて各層（たとえば、２１０〜２１４）にドーパントを加えるために任意の数の方法が実施されてもよい。たとえば、限定としてではなく、ダイ１０６には、イオン注入、拡散プロセスを通じて結晶格子に打ち込まれるドーパント原子の堆積、化学気相堆積、エピタキシャル成長、またはその他の方法が実施されてもよい。各層（たとえば、２１０〜２１４）の選択的成長、材料選択、および一部の除去、ならびに基板２００およびウェル２０２〜２０８の選択的な除去、材料選択、およびドーパント濃度によって、本開示の範囲内において多数の異なる構造および電子デバイスが形成されてもよい。
【００３４】
さらに、基板２００、ウェル２０２〜２０８、および各層（たとえば、２１０〜２１４）は、様々なプロセスによって選択的に除去または追加されてもよい。化学ウェットエッチング、化学機械平坦化（ＣＭＰ）、プラズマエッチング、フォトレジストマスキング、ダマシンプロセス、およびその他の方法によって本開示の構造およびデバイスを作製してもよい。
【００３５】
図３は、本開示の一態様における金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス３００の断面図を示す。ＭＯＳＦＥＴデバイス３００は４つの入力端子を有してもよい。４つの入力は、ソース３０２、ゲート３０４、ドレイン３０６、および基板３０８を含む。ソース３０２およびドレイン３０６は、基板３０８内のウェル２０２および２０４として作製されてもよく、あるいは基板３０８の上方の領域としてまたはダイ１０６上の他の層の一部として作製されてもよい。そのような他の構造は、基板３０８の表面から突出するフィンまたはその他の構造であってもよい。さらに、基板３０８は、ダイ１０６上の基板２００であってもよいが、基板２００に結合された層（たとえば、２１０〜２１４）のうちの１つまたは複数であってもよい。
【００３６】
ＭＯＳＦＥＴデバイス３００は、電流が、ＭＯＳＦＥＴの種類に応じて１種類の電荷担体（たとえば、電子またはホールのいずれか）のみによって生成されるので単極デバイスである。ＭＯＳＦＥＴデバイス３００は、ソース３０２とドレイン３０６との間のチャネル３１０内の電荷担体の量を調節することによって動作する。ソース３０２に電圧Ｖｓｏｕｒｃｅ  ３１２が印加され、ゲート３０４に電圧Ｖｇａｔｅ  ３１４が印加され、ドレイン３０６に電圧Ｖｄｒａｉｎ  ３１６が印加される。基板３０８に別個の電圧Ｖｓｕｂｓｔｒａｔｅ  ３１８が印加されてもよい。ただし、電圧Ｖｓｕｂｓｔｒａｔｅ  ３１８は、電圧Ｖｓｏｕｒｃｅ  ３１２、電圧Ｖｇａｔｅ  ３１４、または電圧Ｖｄｒａｉｎ  ３１６のうちのいずれかに結合されてもよい。
【００３７】
チャネル３１０内の電荷担体を制御するために、ゲート３０４が電荷を蓄積する際に電圧Ｖｇａｔｅ  ３１４がチャネル３１０内に電界を形成する。ゲート３０４上に蓄積する電荷と反対の電荷がチャネル３１０内に蓄積し始める。ゲート絶縁体３２０は、ゲート３０４上に蓄積する電荷をソース３０２、ドレイン３０６、およびチャネル３１０から絶縁する。ゲート３０４およびチャネル３１０は、それらの間のゲート絶縁体３２０とともに、キャパシタを形成し、電圧Ｖｇａｔｅ  ３１４が上昇するにつれて、このキャパシタの１つのプレートとして働くゲート３０４上の電荷担体が蓄積し始める。このようにゲート３０４上に電荷が蓄積すると、反対の電荷担体がチャネル３１０内に吸引される。最終的に、チャネル３１０内に十分な電荷担体が蓄積され、ソース３０２とドレイン３０６との間に導電経路が形成される。この状態は「ＦＥＴのチャネルを開く」と呼ばれることがある。
【００３８】
電圧Ｖｓｏｕｒｃｅ  ３１２および電圧Ｖｄｒａｉｎ  ３１６、ならびに電圧Ｖｓｏｕｒｃｅ  ３１２および電圧Ｖｄｒａｉｎ  ３１６の電圧Ｖｇａｔｅ  ３１４との関係を変化させることによって、チャネル３１０を開く、ゲート３０４に印加される電圧の量を変更してもよい。たとえば、電圧Ｖｓｏｕｒｃｅ  ３１２は通常、電圧Ｖｄｒａｉｎ  ３１６の電位よりも高い電位を有する。電圧Ｖｓｏｕｒｃｅ  ３１２と電圧Ｖｄｒａｉｎ  ３１６との間の電圧差を大きくすると、チャネル３１０を開くのに使用される電圧Ｖｇａｔｅ  ３１４の量が変化する。さらに、電圧差を大きくすると、チャネル３１０内を電荷担体を移動させる電磁力の量が変化し、チャネル３１０を通過するより大きい電流が生成される。
【００３９】
ゲート絶縁体３２０材料は、酸化ケイ素であってもよく、あるいは酸化ケイ素とは異なる比誘電率（ｋ）を有する誘電体材料またはその他の材料であってもよい。さらに、ゲート絶縁体３２０は、材料の組合せまたは様々に異なる材料層であってもよい。たとえば、ゲート絶縁体３２０は、酸化アルミニウム、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、あるいはこれらの材料の積層体および／または合金であってもよい。本開示の範囲から逸脱することなく、ゲート絶縁体３２０用の他の材料が使用されてよい。
【００４０】
ゲート絶縁体３２０用の材料およびゲート絶縁体３２０の厚さ（たとえば、ゲート３０４とチャネル３１０との間の距離）を変更することによって、チャネル３１０を開くためのゲート３０４上の電荷の量を変化させてもよい。ＭＯＳＦＥＴデバイス３００の端子を示す記号３２２も示されている。（チャネル３１０内の電荷担体として電子を使用する）Ｎ−チャネルＭＯＳＦＥＴの場合、ゲート３０４端子から離れる方向を指す矢印が、記号３２２における基板３０８端子に施される。（チャネル３１０内の電荷担体としてホールを使用する）ｐ型ＭＯＳＦＥＴの場合、ゲート３０４端子に向かう方向を指す矢印が、記号３２２における基板３０８端子に施される。
【００４１】
ゲート３０４は、様々に異なる材料によって作られてもよい。いくつかの構成では、ゲート３０４は、ポリシリコンまたはポリとも呼ばれシリコンの導電形態である多結晶シリコンから作られる。本明細書では「ポリ」または「ポリシリコン」と呼ばれるが、金属、合金、または他の導電材料が、本開示において説明するゲート３０４用の適切な材料と考えられる。
【００４２】
いくつかのＭＯＳＦＥＴ構成では、ゲート絶縁体３２０には高ｋ値材料が望ましく、そのような構成では、他の導電材料が使用されてもよい。たとえば、限定としてではなく、「高ｋ金属ゲート」構成は、ゲート３０４端子に銅などの金属を使用してもよい。「金属」と呼ばれるが、多結晶材料、合金、または他の導電材料が、本開示において説明するゲート３０４用の適切な材料と考えられる。
【００４３】
ＭＯＳＦＥＴデバイス３００との相互接続またはダイ１０６における他のデバイス（たとえば、半導体）との相互接続を目的として、配線トレースまたは配線層が使用される。これらの配線トレースは、層（たとえば、２１０〜２１４）のうちの１つまたは複数に位置してもよく、あるいはダイ１０６の他の層内に位置してもよい。
【００４４】
図４は、本開示の一態様によるトランジスタを示す。フィン構造ＦＥＴ（ＦｉｎＦＥＴ  ４００）は、図３に関して説明するＭＯＳＦＥＴデバイス３００と同様に動作する。しかし、ＦｉｎＦＥＴ  ４００におけるフィン４１０を成長させるかまたは場合によっては基板３０８に結合する。基板３０８は、たとえば、酸化物層、窒化物層、金属酸化物層、またはシリコン層によって構成された半導体基板またはその他の同様の支持層であってもよい。フィン４１０は、ソース３０２とドレイン３０６とを含む。ゲート３０４が、フィン４１０上に配設されるとともに、ゲート絶縁体３２０を通して基板３０８上に配設される。高さＨｆｉｎ、幅Ｗｆｉｎ、および長さＬｆｉｎはフィンの寸法を表す。ＦｉｎＦＥＴ構造では、ＦｉｎＦＥＴ  ４００の物理的サイズは、図３に示すＭＯＳＦＥＴデバイス３００構造よりも小さくてもよい。物理的サイズがこのように小さくなることによって、ダイ１０６上に単位面積当たりにより多くのデバイスを設けることができる。
【００４５】
コンタクトラップアラウンド構造
フィンベースのデバイスはＩＣ技術の顕著な進歩を表す。フィンベースのデバイスは、半導体基板の表面上の３次元構造である。フィンベースのトランジスタは、フィンベースの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である場合があり、ＦｉｎＦＥＴと呼ばれることがある。ナノワイヤ電界効果トランジスタ（ＦＥＴ）もＩＣ技術の顕著な進歩を表す。ゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスも半導体基板の表面上の３次元構造である。ＧＡＡナノワイヤベースのデバイスは、チャネル領域に接触し、デバイスのソースおよびドレイン領域として働く、ナノワイヤのドープされた部分を含む。ＧＡＡナノワイヤベースのデバイスも、ＭＯＳＦＥＴデバイスの一例である。一構成では、ゲートオールアラウンドナノワイヤ電界効果トランジスタ（ＦＥＴ）について説明する。
【００４６】
ＭＯＳＦＥＴデバイスの性能は、チャネル長、ひずみ、および外部抵抗を含む多数の因子の影響を受けることがある。外部抵抗に寄与する１つの実質的な因子は、ソース／ドレイン領域と導電層との間の接触抵抗である。接触抵抗は、デバイス間の形状および「ピッチ」（間隔）が大幅に小さくされる高度技術ノードに対するデバイス性能およびスケーリング制限要因である。
【００４７】
デバイス形状が小さくされ、さらなるデバイス構造が集積回路に追加されるにつれて、接触抵抗が実質的なデバイス性能およびスケーリング制限要因になる。たとえば、デバイス間の形状および「ピッチ」（間隔）が大幅に小さくされる高度技術ノードでは、接触抵抗が適切なデバイス動作を妨げる場合がある。特に、７ナノメートル論理技術およびそれを超える技術などの高度論理技術に関する改善されたデバイス性能および密度スケーリングを引き続きサポートするには、接触抵抗を小さくすることが望ましい。しかし、フィンベースのデバイスならびにＧＡＡナノワイヤベースのデバイスでは、フィン／ゲートの形状およびフィン／ゲートピッチが実質的な接触抵抗を生じさせる。
【００４８】
本開示の様々な態様は、半導体デバイス用のコンタクトラップアラウンド構造を作製するための技法を提供する。コンタクトラップアラウンド構造の半導体製造のプロセスフローは、フロントエンドオブライン（ＦＥＯＬ）プロセス、ミドルオブライン（ＭＯＬ）プロセス、およびバックエンドオブライン（ＢＥＯＬ）プロセスを含む場合がある。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことは理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合もあり、あるいはダイシングされていないウエハの基板を指す場合もある。同様に、ウエハおよびダイという用語は、入れ換えることによって信頼性が失われない限り、互換的に使用することができる。
【００４９】
本開示の態様は、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを有する高度にスケーリングされたフィン上にラップアラウンド型コンタクトを形成して接触抵抗を大幅に小さくするための画期的な集積フローを含む。本開示の追加の態様では、ゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスおよび他の同様の半導体デバイスのソース／ドレインとのＭＩＳコンタクトまたはダイレクトコンタクトを形成して接触抵抗を小さくすることもできる。コンタクトラップアラウンド構造は、ラップアラウンド型コンタクトを含み、高度論理技術の小さくされたデバイス形状内での動作を可能にする場合がある。コンタクトラップアラウンド構造は、既存の材料および処理能力を使用して作製されてもよく、一方、接触抵抗を実質的に小さくする。
【００５０】
図５Ａは、第１の従来の接触構造５１０を含むフィンベースの構造５００の断面図を示す。フィンベースの構造５００は、集積回路内で使用されてもよい。フィン５２０は基板（図示せず）によって支持されてもよく、フィン５２０に特定の種類の電荷担体がドープされてもよく、それによって、フィン５２０は導電性を有する。基板は、半導体基板、シリコンオンインシュレータ（ＳＯＩ）基板、埋め込み酸化物（ＢＯＸ）層などであってもよい。ＳＯＩ基板は完全に空乏化されてもよい。フィン５２０には、最終デバイスにおいて必要とされる電荷担体の種類に応じてｎ型ドーパントまたはｐ型ドーパントがドープされてもよい。
【００５１】
フィン５２０に対する第１の従来の接触構造５１０は、完全にマージされたエピタキシャル成長または他の同様のプロセスを使用して作製されてもよい。完全にマージされたエピタキシャル成長によって形成される第１の従来の接触構造５１０の接触面積（ＣＡ）は次のように判定されてもよい。
ＣＡ＝ＣＤ＊［（ＮＦ−１）＊ＦＰ＋ＦＰ／ｃｏｓ（５５ｏ）］，        （１）
上式において、ＣＤは限界寸法であり、ＮＦはフィンの数であり、ＦＰはフィンピッチであり、これによって、第１の従来の接触構造５１０に関する接触表面積の算出が可能になる。
【００５２】
図５Ｂは、フィン５７０に対する第２の従来の接触構造５６０を含むフィンベースの構造５５０の断面図を示す。フィンベースの構造５５０は、集積回路内で使用されてもよい。フィン５７０は基板（図示せず）によって支持されてもよく、フィン５７０に特定の種類の電荷担体がドープされてもよく、それによって、フィン５７０は導電性を有する。フィン５７０には、最終デバイスに指定される電荷担体の種類に応じてｎ型ドーパントまたはｐ型ドーパントがドープされてもよい。
【００５３】
第２の従来の接触構造５６０は、部分的に接触したエピタキシャル成長または他の同様のプロセスを使用して作製されてもよい。この構成では、第２の従来の接触構造５６０が７０°の角度で作製される。部分的に接触したエピタキシャル成長によって形成される第２の従来の接触構造５６０の接触面積（ＣＡ）は次のように判定されてもよい。
ＣＡ＝ＣＤ＊ＦＰ／ｃｏｓ（５５ｏ）＊ＮＦ，        （２）
上式において、ＣＤは限界寸法であり、ＮＦはフィンの数であり、ＦＰはフィンピッチであり、これによって、第２の従来の接触構造５６０に関する接触表面積の算出が可能になる。
【００５４】
図６は、本開示の一態様によるラップアラウンド型コンタクト６１０を含むフィンベースの構造６００の断面図である。フィンベースの構造６００は、集積回路内で使用されてもよい。フィン６２０は基板（図示せず）によって支持されてもよく、フィン６２０に特定の種類の電荷担体がドープされてもよく、それによって、フィン６２０は導電性を有する。フィン６２０には、最終デバイスにおいて必要とされる電荷担体の種類に応じてｎ型ドーパントまたはｐ型ドーパントがドープされてもよい。
【００５５】
ラップアラウンド型コンタクト６１０は、成長または他の同様のプロセスに依存するのではなく、たとえば、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを使用して作製される。ＭＩＳコンタクトまたはダイレクトコンタクトによって形成されるラップアラウンド型コンタクト６１０の接触面積は次のように判定されてもよい。
ＣＡ＝ＣＤ＊（２＊ＦＨ＋ＦＷ／ｃｏｓ（５５ｏ））＊ＮＦ，        （３）
上式において、ＣＤは限界寸法であり、ＮＦはフィンの数であり、ＦＨはフィン高さであり、ＦＷはフィン幅であり、ＦＰはフィンピッチであり、これによって、ラップアラウンド型コンタクト６１０に関する接触表面積の算出が可能になる。
【００５６】
たとえば、７ナノメートル論理技術では、ＣＤ＝１４ナノメートル、ＦＰ＝２４ナノメートル、ＦＨ＝３５ナノメートル、ＦＷ＝６ナノメートル、およびＮＦ＝３である。これらの値に基づいて、第１の従来の接触構造５１０に関する接触表面積が数式（１）に従って、ＣＤ＝１４＊［（３−１）＊２４＋２４／０．５７］＝１４＊９０）＝＞ｘ１．００のように算出されてもよい。これらの値に基づいて、第２の従来の接触構造５６０に関する接触表面積が数式（２）に従って、ＣＤ＝１４＊２４／０．５７＊３＝１４＊１２６＝＞ｘ１．４０のように算出されてもよい。これら同じ値を使用して、ラップアラウンド型コンタクト６１０に関する接触表面積が数式（３）に従って、ＣＤ＝１４＊（２＊３５＋６／０．５７）＊３＝１４＊２４１＝＞ｘ２．６８のように算出されてもよい。ＦＨ＝６０ナノメートルを仮定すると、ラップアラウンド型コンタクト６１０に関する接触表面積は、第１の従来の接触構造５１０に関する接触表面積よりも４．３５倍大きく、第２の従来の接触構造５６０に関する接触表面積よりも３．１１倍大きく、それによって、接触抵抗が約５０％小さくなる場合がある。
【００５７】
図７Ａおよび図７Ｂは、本開示の一態様によるＭＩＳコンタクト７３０とダイレクトコンタクト７８０とを含む相補型金属酸化物半導体デバイス（ＣＭＯＳ）の断面図を示す。図７Ａにおいて、ｎ型ＣＭＯＳデバイス（ＮＭＯＳデバイス７００）は、フィン７２０を囲むｎ型金属酸化物半導体（ＮＭＯＳ）領域７４０を含む。ｎ型領域７４０は、ｎ型領域７４０を形成するようにリンドープシリコン（Ｓｉ−Ｐ）によって構成されてもよい。ゲート７１０は、フィン７２０上に形成される。ゲート７１０は、高ｋ層７１６と、ｎ型仕事関数層７１４と、導電層７１２（たとえば、タングステン（Ｗ）またはコバルト（Ｃｏ））とを含む。ゲート７１０上に自己整合コンタクト７０２が配設され、ゲート７１０の側壁上にゲートスペーサ７０４が配設される。
【００５８】
本開示の一態様では、ＮＭＯＳデバイス７００のソース／ドレイン領域との非シリサイドコンタクトが想定される。この構成では、ＮＭＯＳデバイス７００のソース／ドレイン領域（たとえば、ｎ型領域７４０）上に金属絶縁体半導体（ＭＩＳ）コンタクト７３０が堆積されてもよい。ＭＩＳコンタクト７３０は、ｎ型領域７４０上に第１の層７３６（たとえば、酸化チタン層（ＴｉＯ２））を含んでもよい。ＭＩＳコンタクト７３０は、第１の層７３６および導電材料７３２の側壁上に第２の層７３４（たとえば、チタン（Ｔｉ））を含んでもよい。
【００５９】
ＮＭＯＳデバイス７００のｎ型領域（たとえば、ソース／ドレイン）では、第２の層７３４（たとえば、チタン層（Ｔｉ））の化学気相堆積（ＣＶＤ）または物理気相堆積（ＰＶＤ）によって、第１の層７３６（たとえば、酸化チタン（ＴｉＯ２））が反応してｎ型領域７４０のリンドープシリコン材料上にＭＩＳコンタクト７３０の低抵抗率Ｔｉ／ＴｉＯ２−Ｘが形成される。代替的に、ｎ型領域７４０のリンドープシリコン材料上のダイレクトコンタクト（たとえば、チタン（Ｔｉ））もオプションである。ＭＩＳコンタクト７３０（またはダイレクトコンタクト）によって得られる接触抵抗率は、ｎ型領域７４０のリンドープシリコン材料上に堆積したときには１立方センチメートル当たり７Ｅ−９オーム（Ｏｈｍ−ｃｍ２）の範囲である。
【００６０】
図７Ｂにおいて、ｐ型ＣＭＯＳデバイス（ＰＭＯＳデバイス７５０）は、フィン７７０を囲むｐ型金属酸化物半導体（ＰＭＯＳ）領域７９０を含む。ｐ型領域７９０は、ｐ型領域７９０を形成するようにホウ素ドープシリコンゲルマニウム（ＳｉＧｅ−Ｂ）によって構成されてもよい。ゲート７６０は、フィン７７０上に形成される。ゲート７６０は、高ｋ層７６６と、ｐ型仕事関数層７６４と、導電層７６２（たとえば、タングステン（Ｗ））とを含む。ゲート７６０上に自己整合コンタクト７５２が配設され、ゲート７６０の側壁上にゲートスペーサ７５４が配設される。
【００６１】
本開示の一態様では、ＰＭＯＳデバイス７５０のソース／ドレイン領域との非ジェミナイドコンタクトが想定される。この構成では、ＰＭＯＳデバイス７５０のソース／ドレイン領域（たとえば、ｐ型領域７９０）上にダイレクトコンタクト７８０が堆積されてもよい。ダイレクトコンタクト７８０は、ｐ型領域７９０および導電材料７８２の側壁上に第１の層７８４（たとえば、チタン（Ｔｉ））を含んでもよい。ダイレクトコンタクト７８０によって得られる接触抵抗率は、ｐ型領域７９０のホウ素ドープゲルマニウム材料上に堆積したときには１立方センチメートル当たり２Ｅ−８オーム（Ｏｈｍ−ｃｍ２）の範囲である。
【００６２】
図８は、本開示の一態様によるコンタクトラップアラウンド構造を含むフィンベースのデバイス８００の断面図を示す。典型的に、フィンベースのデバイス８００は、ベースフィン部８２０を囲むシャロートレンチ分離（ＳＴＩ）領域８０９を含む。ベースフィン部８２０は、シリコン、ゲルマニウム、シリコンゲルマニウム、リン化インジウム、または他の同様の半導体材料であってもよい。たとえばフィンをマージすることなく制御された（１１１）ミラー指数ファセット形成によるエピタキシャル成長を使用してベースフィン部８２０上に再成長させたフィン部８７０が形成される。再成長させたフィン部８７０は、フィンベースのデバイス８００のソース／ドレインとして動作する。ｎ型であるフィンベースのデバイス８００（たとえば、ＮＦＥＴ）では、再成長させたフィン部８７０は、リンドープシリコン（ＳｉＰ）、カーボンリンドープシリコン（ＳｉＣＰ）、リンドープシリコンゲルマニウム（ＳｉＧｅＰ）、リンドープゲルマニウム（ＧｅＰ）、または他の同様の３／５（ＩＩＩ／Ｖ）材料によって構成される。ｐ型であるフィンベースのデバイス８００（たとえば、ＰＦＥＴ）では、再成長させたフィン部８７０は、ホウ素ドープシリコンゲルマニウム（ＳｉＧｅＢ）、ホウ素ドープゲルマニウム（ＧｅＢ）、または他の同様のドープ材料によって構成される。
【００６３】
この構成では、ＭＩＳコンタクト８３０またはダイレクトコンタクト８８０は、フィンベースのデバイス８００の再成長させたフィン部８７０（ソース／ドレイン）を囲む。コンタクト充填材料８３２（たとえば、タングステン（Ｗ）またはコバルト（Ｃｏ））が、再成長させたフィン部８７０を囲むＭＩＳコンタクト８３０またはダイレクトコンタクト８８０の材料上に配設される。さらに、ＭＩＳコンタクト８３０またはダイレクトコンタクト８８０の材料の側壁およびフィンスペーサ８０６上に酸化物（たとえば、プリメタル誘電体（ＰＭＤ）８０８）が位置する。フィンベースのデバイス８００はゲート８１０も含み、ゲート８１０上に自己整合コンタクト（ＳＡＣ）８０２（たとえば、窒化物ベースのＳＡＣ）を含み、ゲート８１０の側壁上にゲートスペーサ８０４（たとえば、窒化物ベースの低Ｋゲートスペーサ）を含む。ＳＡＣ  ８０２は、ゲート８１０を作製するためのエッチストップを構成してもよい。フィンベースのデバイス８００は、図９Ａ〜図９Ｌに示すように形成されてもよい。図９Ａ〜図９Ｌに対応する図１０Ａ〜図１０Ｌに示すようにゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイス１０００が形成されてもよい。図９Ａ〜図９Ｌに示すフィンベースのデバイス９００、または図９Ａ〜図９Ｌに対応する図１０Ａ〜図１０Ｌに示すＧＡＡナノワイヤベースのデバイス１０００を形成するためのプロセスについて、図１１Ａおよび図１１Ｂを参照して説明する。
【００６４】
図１１Ａは、本開示の態様によるコンタクトラップアラウンド構造を含む半導体デバイスを作製するための方法１１００を示す。図１１Ａおよび図１１Ｂにおいて説明するプロセスは、図９Ａ〜図９Ｌに示すフィンベースのデバイス９００、または図９Ａ〜図９Ｌに対応する図１０Ａ〜図１０Ｌに示すＧＡＡナノワイヤベースのデバイス１０００を形成するのを可能にする。ブロック１１０２において、ダミーポリゲートパターニングプロセスが完了してダミーポリゲート（たとえば、シリコン（Ｓｉ））が形成された後の新しいウエハが示されている。たとえば、図９Ａ／図１０Ａに示すように、ゲート９１０／１０１０のパターニング時にゲート９１０／１０１０上にハードマスク９０１／１００１（たとえば、酸化物）が配置される。ゲート９１０／１０１０は、シャロートレンチ分離（ＳＴＩ）領域９０９／１００９によって支持され、ＳＴＩ領域９０９／１００９は基板によって支持されてもよい。ゲート９１０／１０１０のソース／ドレイン領域は、図９Ｅ／図１０Ｅに示すように再成長させたソース／ドレイン９７０／１０７０によって設けられる。さらに、図９Ｌ／図１０Ｌに示すように、ダミーポリゲートも置き換えられゲート９１０／１０１０が形成される。
【００６５】
再び図１１Ａを参照すると、ブロック１１０４において、ダミーゲートおよびハードマスクの側壁上にゲートスペーサ（たとえば、窒化物ベースの低ｋゲートスペーサ）が形成される。たとえば、図９Ｂ／図１０Ｂに示すように、ゲート９１０／１０１０およびハードマスク９０１／１００１の側壁上にゲートスペーサ９０４／１００４が形成される。ブロック１１０６において、ソース／ドレイン（Ｓ／Ｄ）スペーサが形成される。たとえば、図９Ｃ／図１０Ｃに示すように、ゲート９１０／１０１０およびハードマスク９０１／１００１の側壁上にソース／ドレインスペーサ９０６／１００６が形成される。図９Ａに示すように、フィン９２０の側壁上にフィンスペーサ９０６が形成される。図１０Ａに示すように、ゲートオールアラウンド（ＧＡＡ）ナノワイヤスペーサ１００６がＧＡＡナノワイヤ１０２０の側壁上に形成される。
【００６６】
再び図１１Ａを参照すると、ブロック１１０８において、ソース／ドレイン領域のリセスエッチングが実行される。ソース／ドレイン領域は、Ｓ／Ｄスペーサを貫通してゲートスペーサに入るように凹状に設けられ、再成長させたソース／ドレイン部を形成する。図９Ｄに示すように、フィン９２０は、フィンスペーサ９０６およびゲートスペーサ９０４を貫通してリセスエッチングされる。図１０Ｄに示すように、ＧＡＡナノワイヤ１０２０は、ＧＡＡスペーサ１００６およびゲートスペーサ１００４を貫通してリセスエッチングされる。図９Ｅ／図１０Ｅに示すように、もはや軽ドープドレイン（ＬＤＤ）インプラントが再成長させたソース／ドレイン（Ｓ／Ｄ）領域から形成されることはない。
【００６７】
再び図１１Ａを参照すると、ブロック１１１０において、エピタキシャル成長を使用して再成長させたＳ／Ｄ部が形成される。再成長させたＳ／Ｄ部は、再成長させたＳ／Ｄ部をマージすることなく制御された（たとえば、＜１１１＞ミラー指数）ファセット形成によって形成されてもよい。たとえば、リンドープシリコン（ＳｉＰ）、炭素リンドープシリコン（ＳｉＣＰ）、またはリンドープゲルマニウム（ＧｅＰ）のエピタキシャル成長によって、ｎ型の再成長させたＳ／Ｄ領域（たとえば、ＮＦＥＴ）を形成してもよい。同様に、ホウ素ドープシリコンゲルマニウム（ＳｉＧｅＢ）またはホウ素ドープゲルマニウム（ＧｅＢ）のエピタキシャル成長によって、ｐ型の再成長させたＳ／Ｄ領域（たとえば、ＰＦＥＴ）を形成してもよい。図９Ｅ／図１０Ｅに示すように、上述のエピタキシャル成長を使用して、再成長させたＳ／Ｄ領域９７０／１０７０が形成される。この構成では、再成長させたＳ／Ｄ領域９７０／１０７０は実質的に平行な側壁を有する。図１０Ｅに示すように、ＧＡＡナノワイヤベースのデバイス１０００はｎ型Ｓ／Ｄ領域とｐ型Ｓ／Ｄ領域１０７０の両方を含む。ブロック１１１２において、プリメタル誘電体（ＰＭＤ）材料が堆積される。図９Ｆ／図１０Ｆに示すように、ＰＭＤ  ９０８／１００８は、フィンベースのデバイス９００またはＧＡＡナノワイヤベースのデバイス１０００上に堆積される。
【００６８】
図１１Ｂは、本開示の態様によるコンタクトラップアラウンド構造を含む半導体デバイスを作製するための図１１Ａの方法１１００をさらに示す。ブロック１１２０において、ＰＭＤ材料に対して化学機械研磨（ＣＭＰ）プロセスが実行され、このプロセスは、ポリダミーゲート上で停止し、ポリダミーゲートを露出させる。図９Ｇ／図１０Ｇに示すように、ＰＭＤ  ９０８／１００８に対してＣＭＰプロセスが実行され、ゲート９１０／１０１０が露出される。ブロック１１２２において、置換えゲートプロセスが実行されダミーゲートがアクティブゲートと置き換えられる。図９Ｈ／図１０Ｈに示すように、ダミーゲートが除去されてゲート９１０／１０１０が形成され、ＰＭＤ  ９０８／１００８上で停止するＣＭＰプロセスを使用してゲート９１０／１０１０が露出される。
【００６９】
図１０Ｈに示すように、ＧＡＡナノワイヤ１０２０の露出された部分上に高Ｋ層１０１６が堆積される。ＧＡＡナノワイヤ１０２０の第１の露出された部分上に第１の仕事関数材料（ＷＦＭ）（たとえば、ｎ型ＷＦＭ）が堆積され、ＮＦＥＴが形成される。さらに、ＧＡＡナノワイヤ１０２０の第２の露出された部分上に第２の仕事関数材料（ＷＦＭ）（たとえば、ｐ型ＷＦＭ）が堆積され、ＰＦＥＴが形成される。第１のＷＦＭおよび第２のＷＦＭ上に導電層１０１２（たとえば、タングステン（Ｗ）またはコバルト（Ｃｏ））が堆積されゲート１０１０の形成が完了する。最後に、ＣＭＰプロセスがＰＭＤ  １００８上で停止するように実行される。
【００７０】
再び図１１Ｂを参照すると、ブロック１１２４において、ゲートがリセスエッチングされ、次いで、その後のＣＭＰプロセス時にエッチストップ層として働く自己整合コンタクト（ＳＡＣ）が堆積され、ゲートの形成が完了する。図９Ｉ／図１０Ｉに示すように、導電層がエッチングされ、ＳＡＣ  ９０２／１００２が堆積される。ＳＡＣ  ９０２／１００２に対してＣＭＰプロセスが実行されてもよい。ゲート９１０／１０１０が完成した後、再成長させたＳ／Ｄ領域９７０／１０７０を囲むようにラップアラウンド型コンタクトが形成される。
【００７１】
ブロック１１２６において、ＳＡＣエッチングが実行され、ＰＭＤ酸化物とコンタクトキャビティ内のスペーサの両方が除去される。ＳＡＣエッチングは、再成長させたＳ／Ｄ領域への損傷を回避するように低損傷／無損傷エッチングであってもよい。原子層エッチング（ＡＬＥ）は、再成長させたＳ／Ｄ領域を露出させてもよい。図９Ｊ／図１０Ｊに示すように、ＰＭＤ  ９０８／１００８およびフィンスペーサ９０６／ＧＡＡスペーサ１００６のエッチングが、再成長させたＳ／Ｄ領域９７０／１０７０を露出させ、ＳＴＩ  ９０９／１００９およびゲートスペーサ９０４／１００４上で停止するように実行される。ブロック１１２８において、堆積によって、再成長させたＳ／Ｄ領域を囲む金属絶縁体半導体（ＭＩＳ）コンタクトおよびダイレクトコンタクトが形成される。図９Ｋ／図１０Ｋに示すように、再成長させたＳ／Ｄ領域９７０／１０７０を囲むようにＭＩＳコンタクト９３０／１０３０またはダイレクトコンタクト９８０／１０８０が形成される。ブロック１１３０において、再成長させたＳ／Ｄ領域を囲むＭＩＳコンタクトまたはダイレクトコンタクト上にコンタクト充填材料（たとえば、９３２／１０３２）が堆積される。図９Ｌ／図１０Ｌに示すように、再成長させたＳ／Ｄ領域９７０／１０７０を囲むようにＭＩＳコンタクト９３０／１０３０またはダイレクトコンタクト９８０／１０８０が形成され、フィンベースのデバイス９００またはＧＡＡナノワイヤベースのデバイス１０００の形成が完了する。
【００７２】
本開示の態様は、金属絶縁体半導体（ＭＩＳ）コンタクトまたはダイレクトコンタクトを有する高度にスケーリングされたフィン上にラップアラウンド型コンタクトを形成して接触抵抗を大幅に小さくするための画期的な集積フローを含む。本開示の追加の態様では、ゲートオールアラウンド（ＧＡＡ）ナノワイヤベースのデバイスおよび他の同様の半導体デバイスのソース／ドレインとのＭＩＳコンタクトまたはダイレクトコンタクトを形成して接触抵抗を小さくすることもできる。コンタクトラップアラウンド構造は、ラップアラウンド型コンタクトを含み、７ナノメートル論理技術およびそれを超える技術などの高度論理技術の小さくされたデバイス形状内での動作を可能にする場合がある。コンタクトラップアラウンド構造は、既存の材料および処理能力を使用して作製されてもよく、一方、接触抵抗を実質的に小さくする。
【００７３】
本開示の一態様による、ゲートスタックを含むフィンベースの構造について説明する。一構成では、フィンベースの構造は、フィンベースの構造の、ゲートスタックに近接した再成長させたソース／ドレイン領域の実質的にすべての表面領域に接触するための手段を含む。この接触手段は、ラップアラウンド型コンタクト６１０、ＭＩＳコンタクト８３０、またはダイレクトコンタクト８８０であってもよい。別の態様では、前述の手段は、前述の手段によって記載される前述の機能を実行するように構成された任意のモジュールまたは任意の装置もしくは材料であってもよい。
【００７４】
図１２は、本開示の一態様が有利に利用される場合がある例示的なワイヤレス通信システム１２００を示すブロック図である。例示として、図１２は、３つの遠隔ユニット１２２０、１２３０および１２５０と、２つの基地局１２４０とを示している。ワイヤレス通信システムがより多くの遠隔ユニットおよび基地局を有してよいことが認識されよう。遠隔ユニット１２２０、１２３０、および１２５０は、ＩＣデバイス１２２５Ａ、１２２５Ｃ、および１２２５Ｂを含み、これらは開示されたコンタクトを含んでいる。基地局、スイッチングデバイス、ネットワーク機器などの他のデバイスも、開示されたコンタクトを含んでもよいことが認識されよう。図１２は、基地局１２４０から遠隔ユニット１２２０、１２３０、および１２５０への順方向リンク信号１２８０、ならびに、遠隔ユニット１２２０、１２３０、および１２５０から基地局１２４０への逆方向リンク信号１２９０を示す。
【００７５】
図１２では、遠隔ユニット１２２０は携帯電話として示され、遠隔ユニット１２３０はポータブルコンピュータとして示され、かつ遠隔ユニット１２５０は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す他のデバイス、またはそれらの組合せであってよい。図１２は本開示の態様による遠隔ユニットを示すが、本開示は、これらの示された例示的なユニットには限定されない。本開示の態様は、開示された半導体デバイスを含む多くのデバイスにおいて適切に採用される場合がある。
【００７６】
図１３は、先に開示されたコンタクトなどのフィンベースの構造の回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション１３００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを含むハードディスク１３０１を含む。設計用ワークステーション１３００は、コンタクトなどの回路１３１０またはフィンベースの構造１３１２の設計を容易にするために、ディスプレイ１３０２も含む。記憶媒体１３０４が、回路１３１０またはフィンベースの構造１３１２の設計を有形に記憶するために設けられる。回路１３１０またはフィンベースの構造１３１２の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体１３０４上に記憶することができる。記憶媒体１３０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計用ワークステーション１３００は、記憶媒体１３０４から入力を受け取る、または記憶媒体１３０４に出力を書き込むための、ドライブ装置１３０３を含む。
【００７７】
記憶媒体１３０４上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定してもよい。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含んでもよい。記憶媒体１３０４上にデータを確保すると、半導体ウエハを設計するためのプロセス数が減ることによって、回路１３１０またはフィンベースの構造１３１２の設計が容易になる。
【００７８】
ファームウェアおよび／またはソフトウェアの実装形態の場合、方法は、本明細書で説明する機能を実行するモジュール（たとえば、手順、機能など）を用いて実施されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現する機械可読媒体が使用されてもよい。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサユニットによって実行されてもよい。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装されてもよい。本明細書において使用される「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
【００７９】
ファームウェアおよび／またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよい。例として、データ構造体で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用することができるとともに、コンピュータによってアクセスすることができる他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザーを用いて光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。
【００８０】
コンピュータ可読媒体に記憶することに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供されてもよい。たとえば、通信装置は、命令およびデータを表す信号を有するトランシーバを含んでもよい。命令およびデータは、１つまたは複数のプロセッサに、請求項に概説される機能を実施させるように構成される。
【００８１】
本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書において様々な変更、置換、および改変が行われてもよいことを理解されたい。たとえば、「上」や「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが上下逆さにされた場合、上は下になり、逆も同様である。加えて、横向きにされた場合、上および下は、基板または電子デバイスの両側のことを指すことがある。その上、本出願の範囲は、本明細書において説明したプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
【００８２】
本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることは、当業者であればさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に説明するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられる設計制約によって決まる。当業者は、前述の機能を具体的な適用例ごとに様々な方法で実装してもよいが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００８３】
本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書において説明された機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装されてもよい。
【００８４】
本開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せにおいて実施されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に存在してもよい。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化されてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣに存在する場合がある。ＡＳＩＣは、ユーザ端末に存在してもよい。代替形態では、プロセッサおよび記憶媒体は、個別構成要素としてユーザ端末内に存在してもよい。
【００８５】
１つまたは複数の例示的な設計では、前述の機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せにおいて実装される場合がある。ソフトウェアにおいて実装される場合、機能は、１つもしくは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスできる任意の入手可能な媒体であってもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用することができ、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスできる任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用するとき、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。
【００８６】
上記の説明は、本明細書において説明する種々の態様を、いかなる当業者も実践できるようにするために提供される。これらの態様に対する種々の修正が当業者に容易に明らかになり、本明細書において規定される一般原理は他の態様に適用される場合がある。したがって、特許請求の範囲は、本明細書に示された態様に限定されるように意図されているのではなく、特許請求の範囲の文言と整合する全範囲を許容するように意図されており、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」ではなく、むしろ「１つまたは複数」を意味するように意図されている。別段に明記されていない限り、「いくつかの」という用語は１つまたは複数を指している。項目のリスト「のうちの少なくとも１つ」に言及する句は、単一のメンバーを含むそれらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ；ｂ；ｃ；ａおよびｂ；ａおよびｃ；ｂおよびｃ；ならびにａ、ｂ、およびｃを包含するものとする。当業者に周知であり、または後に当業者に知られることになる、本開示全体にわたって説明された様々な態様の要素に対するすべての構造的および機能的均等物が、参照によって本明細書に明白に組み込まれ、特許請求の範囲によって包含されるものとする。さらに、本明細書に開示されるものは、そのような開示が特許請求の範囲において明示的に記載されているか否かにかかわらず、公に供されることは意図していない。いかなるクレーム要素も、要素が「のための手段」という句を使用して明確に記載されていない限り、または、方法クレームの場合、要素が「のためのステップ」という句を使用して記載されていない限り、米国特許法第１１２条第６項の規定に基づいて解釈されるべきではない。
【符号の説明】
【００８７】
１００  ウエハ
１０２  配向
１０４  ダイシングライン
１０６  ダイ
２００  基板
２０２  ウェル
２０４  ウェル
２０６  ウェル
２０８  ウェル
２１０  層
２１２  層
２１４  層
３００  ＭＯＳＦＥＴデバイス
３０２  ソース
３０４  ゲート
３０６  ドレイン
３０８  基板
３１０  チャネル
３１２  Ｖｓｏｕｒｃｅ
３１４  Ｖｇａｔｅ
３１６  Ｖｄｒａｉｎ
３１８  Ｖｓｕｂｓｔｒａｔｅ
３２０  ゲート絶縁体
３２２  記号
４００  ＦｉｎＦＥＴ
４１０  フィン
５００  フィンベースの構造
５１０  第１の従来の接触構造
５２０  フィン
５５０  フィンベースの構造
５６０  第２の従来の接触構造
５７０  フィン
６００  フィンベースの構造
６１０  ラップアラウンド型コンタクト
６２０  フィン
７００  ＮＭＯＳデバイス
７０２  自己整合コンタクト
７０４  ゲートスペーサ
７１０  ゲート
７１２  導電層
７１４  ｎ型仕事関数層
７１６  高Ｋ層
７２０  フィン
７３０  ＭＩＳコンタクト
７３２  導電材料
７３４  第２の層
７３６  第１の層
７４０  ｎ型領域
７５０  ＰＭＯＳデバイス
７５４  ゲートスペーサ
７５２  自己整合コンタクト
７６０  ゲート
７６２  導電層
７６４  ｐ型仕事関数層
７６６  高Ｋ層
７７０  フィン
７８０  ダイレクトコンタクト
７８２  導電材料
７８４  第１の層
７９０  ｐ型金属酸化半導体（ＰＭＯＳ）領域
８００  フィンベースのデバイス
８０２  自己整合コンタクト（ＳＡＣ）
８０４  ゲートスペーサ
８０６  フィンスペーサ
８０８  プリメタル誘電体（ＰＭＤ）
８０９  シャロートレンチ分離（ＳＴＩ）領域
８１０  ゲート
８２０  ベースフィン部
８３０  ＭＩＳコンタクト
８３２  コンタクト充填材料
８７０  再成長させたフィン部
８８０  ダイレクトコンタクト
９００  フィンベースのデバイス
９０１／１００１  ハードマスク
９０２／１００２  ＳＡＣ
９０４／１００４  ゲートスペーサ
９０６／１００６  ソース／ドレインスペーサ
９０８／１００８  プリメタル誘電体（ＰＭＤ）
９０９／１００９  シャロートレンチ分離（ＳＴＩ）領域
９１０／１０１０  ゲート
９２０  フィン
９３０／１０３０  ＭＩＳコンタクト
９３２／１０３２  コンタクト充填材料
９７０／１０７０  再成長させたソース／ドレイン領域
９８０／１０８０  ダイレクトコンタクト
１０００  ＧＡＡナノワイヤベースのデバイス
１００１  ゲート
１０１２  導電層
１０１６  高Ｋ層
１０２０  ＧＡＡナノワイヤ
１１１０  方法
１２２０、１２３０、１２５０  遠隔ユニット
１２２５Ａ、１２２５Ｂ、１２２５Ｃ  ＩＣデバイス
１２４０  基地局
１２８０  順方向リンク信号
１２９０  逆方向リンク信号
１３００  設計用ワークステーション
１３０１  ハードディスク
１３０２  ディスプレイ
１３０３  ドライブ装置
１３０４  記憶媒体
１３１０  回路
１３１２  フィンベースの構造
【図１】
0006659686.tif 000002
【図２】
0006659686.tif 000003
【図３】
0006659686.tif 000004
【図４】
0006659686.tif 000005
【図５Ａ】
0006659686.tif 000006
【図５Ｂ】
0006659686.tif 000007
【図６】
0006659686.tif 000008
【図７Ａ】
0006659686.tif 000009
【図７Ｂ】
0006659686.tif 000010
【図８】
0006659686.tif 000011
【図９Ａ】
0006659686.tif 000012
【図９Ｂ】
0006659686.tif 000013
【図９Ｃ】
0006659686.tif 000014
【図９Ｄ】
0006659686.tif 000015
【図９Ｅ】
0006659686.tif 000016
【図９Ｆ】
0006659686.tif 000017
【図９Ｇ】
0006659686.tif 000018
【図９Ｈ】
0006659686.tif 000019
【図９Ｉ】
0006659686.tif 000020
【図９Ｊ】
0006659686.tif 000021
【図９Ｋ】
0006659686.tif 000022
【図９Ｌ】
0006659686.tif 000023
【図１０Ａ】
0006659686.tif 000024
【図１０Ｂ】
0006659686.tif 000025
【図１０Ｃ】
0006659686.tif 000026
【図１０Ｄ】
0006659686.tif 000027
【図１０Ｅ】
0006659686.tif 000028
【図１０Ｆ】
0006659686.tif 000029
【図１０Ｇ】
0006659686.tif 000030
【図１０Ｈ】
0006659686.tif 000031
【図１０Ｉ】
0006659686.tif 000032
【図１０Ｊ】
0006659686.tif 000033
【図１０Ｋ】
0006659686.tif 000034
【図１０Ｌ】
0006659686.tif 000035
【図１１Ａ】
0006659686.tif 000036
【図１１Ｂ】
0006659686.tif 000037
【図１２】
0006659686.tif 000038
【図１３】
0006659686.tif 000039