(57)【特許請求の範囲】
【請求項１】
行列状に配列され、各々が放射線又は光に応じた電気信号が非破壊で読み出される複数の画素と、
前記複数の画素から非破壊で読み出された電気信号を順に出力する出力アンプと、
前記複数の画素から１のフレーム画像データとなる電気信号が非破壊で読み出される期間に、前記複数の画素のうちある行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行い、その後に次の行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行う制御部と、
を有する撮像装置であって、
前記制御部は、前記ある行の画素の非破壊読み出し処理を複数回行う間において、前記ある行の画素の複数回の非破壊読み出し処理のうち２回目以降の非破壊読み出し処理の開始の指示に応じて前記２回目以降の非破壊読み出し処理の開始の前に前記出力アンプのリセットを行う、ことを特徴とする撮像装置。
【請求項２】
前記制御部は、前記複数の画素の選択を行単位で行う行選択回路と、前記複数の画素の選択を列単位で行う列選択回路と、前記行選択回路と前記列選択回路と前記出力アンプとを制御する制御回路と、を含み、
前記制御回路は、前記行選択回路が前記ある行の画素の選択を行っている期間において、ａを１以上の自然数とすると、前記列選択回路が前記ある行の画素のａ回目の選択を最後に行う最後の列の画素のａ回目の選択を行ってから前記ある行の画素のａ＋１回目の選択を最初に行う最初の列の画素のａ＋１回目の選択を行うまでの間に、前記出力アンプのリセットを行うことを特徴とする請求項１に記載の撮像装置。
【請求項３】
行列状に配列され、各々が放射線又は光に応じた電気信号が非破壊で読み出される複数の画素と、
前記複数の画素から非破壊で読み出された電気信号を順に出力する出力アンプと、
前記複数の画素から１のフレーム画像データとなる電気信号が非破壊で読み出される期間に、前記複数の画素のうちある行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行い、その後に次の行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行う制御部と、
を有する撮像装置であって、
前記制御部は、前記複数の画素の選択を行単位で行う行選択回路と、前記複数の画素の選択を列単位で行う列選択回路と、前記行選択回路と前記列選択回路と前記出力アンプとを制御する制御回路と、を含み、
前記制御回路は、前記行選択回路が前記ある行の画素の選択を行っている期間において、ａを１以上の自然数とすると、前記列選択回路が前記ある行の画素のａ回目の選択を最後に行う最後の列の画素のａ回目の選択を行ってから前記ある行の画素のａ＋１回目の選択を最初に行う最初の列の画素のａ＋１回目の選択を行うまでの間に、前記出力アンプのリセットを行う、ことを特徴とする撮像装置。
【請求項４】
前記制御回路は、前記行選択回路に前記ある行の画素の選択を開始させる行選択開始信号と、前記列選択回路に列単位での前記複数の画素の選択を開始させる列選択開始信号と、を出力し、
前記列選択回路は、前記行選択開始信号に応じた１個目の前記列選択開始信号に基づいて前記ある行の複数の画素の１回目の選択を開始し、前記行選択開始信号に応じたａ＋１個目の前記列選択開始信号に基づいて前記ａ＋１回目の選択を開始し、
前記制御回路は、前記ａ＋１個目の前記列選択開始信号に応じて前記出力アンプのリセットを行うことを特徴とする請求項２又は３に記載の撮像装置。
【請求項５】
前記出力アンプのリセットは、前記出力アンプの入力に基準電圧を供給して前記出力アンプの出力を固定することによって行われる請求項２〜４のいずれか１項に記載の撮像装置。
【請求項６】
前記基準電圧は、前記複数の画素に前記放射線又は光が照射されていないときに前記複数の画素から読み出された電気信号と略等しいことを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記基準電圧を供給する電圧供給部を更に含むことを特徴とする請求項５又は６に記載の撮像装置。
【請求項８】
前記複数の画素は単結晶半導体からなる撮像基板に設けられており、前記出力アンプは前記撮像基板とは別の回路基板に設けられていることを特徴とする請求項７に記載の撮像装置。
【請求項９】
前記電圧供給部は、前記撮像基板と前記回路基板との間で電気的に接続されていることを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記電圧供給部は、前記撮像基板に設けられており、前記複数の画素と前記出力アンプの間で電気的に接続されていることを特徴とする請求項８に記載の撮像装置。
【請求項１１】
前記複数の画素は、夫々、放射線又は光を電荷に変換する変換部と、前記電荷を増幅するための増幅部と、前記変換部で変換された電荷が前記増幅部で増幅された信号を保持するための保持部と、を備えることを特徴とする請求項８から１０のいずれか１項に記載の撮像装置。
【請求項１２】
前記保持部は、第１感度の前記変換部で変換された電荷が前記増幅部で増幅された第１信号を保持するための第１保持部と、前記第１感度と異なる第２感度の前記変換部で変換された電荷が前記増幅部で増幅された第２信号を保持するための第２保持部と、前記増幅部のオフセット信号を保持するための第３保持部と、を含むことを特徴とする請求項１１に記載の撮像装置。
【請求項１３】
前記出力アンプは差動アンプであり、
導通することにより前記差動アンプの反転入力端子に前記第１信号を入力させる第１スイッチと、導通することにより前記反転入力端子に前記第２信号を入力させる第２スイッチと、導通することにより前記反転入力端子に前記基準電圧を入力させる第３スイッチと、導通することにより前記差動アンプの非反転入力端子に前記オフセット信号を入力させる第４スイッチと、導通することにより前記非反転入力端子に前記基準電圧を入力させる第５のスイッチと、を更に含むことを特徴とする請求項１２に記載の撮像装置。
【請求項１４】
前記回路基板は、前記出力アンプから出力されたアナログ信号である前記電気信号をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器からのデジタル信号に基づいて前記出力アンプ及び前記Ａ／Ｄ変換器のオフセット成分を補正するための補正用電圧を前記出力アンプの入力に供給する補正部と、を含み、
前記制御回路は、前記補正部が前記補正用電圧を出力している場合には前記電圧供給部による前記基準電圧の供給を行わないように制御することを特徴とする請求項１１から１３のいずれか１項に記載の撮像装置。
【請求項１５】
前記変換部は、前記放射線を光に変換する波長変換体と、前記光を前記電荷に変換する光電変換素子と、を含むことを特徴とする請求項１１から１４のいずれか１項に記載の撮像装置。
【請求項１６】
請求項１から１５のいずれか１項に記載の撮像装置と、
前記撮像装置からの信号を処理する処理装置と、
前記撮像装置に向けて放射線を発生する放射線発生装置と、
を備えることを特徴とする放射線撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及び放射線撮像システムに関する。
【背景技術】
【０００２】
放射線撮像システムに用いられる撮像装置は、放射線又は光に応じた電気信号を出力する画素が、行列状に複数配列されている。撮像装置は、行方向の複数の画素に電気的に接続された行選択線が列方向に複数配列されており、列方向の複数の画素に電気的に接続された列信号線が行方向に複数配列されている。複数の列信号線は、それぞれ列選択スイッチを介して出力信号線に電気的に接続され、出力信号線には出力信号線に伝送された信号をインピーダンス変換して出力する出力アンプが電気的に接続されている。複数の行選択線に電気的に接続された行選択回路により、複数の画素は行単位で選択される。そして、ある行の複数の画素が選択されている期間に複数の列選択スイッチに電気的に接続された列選択回路により、当該行の画素から順に電気信号が出力信号線及び出力アンプを介して出力される。
【０００３】
このような撮像装置において、特許文献１では、ある行の最後に選択された列の画素の電気信号が出力されてから、次の行の最初に選択される列の画素の電気信号が出力されるまでの期間に、出力アンプの入力に所望の基準電圧が供給されることが開示されている。最後に選択された列の画素と最初に選択される列の画素は遠くに配列されているため、それらの画素から出力される電気信号には大きな差が生じている場合がある。そのような場合、最後に選択された列の画素の電気信号が最初に選択される列の画素の電気信号に影響を与えることがある。特に走査速度が速く出力アンプのセトリングタイムが不足するような場合には、当該影響が画像アーチファクトして表れるおそれがある。特にこのような場合には、画素の電気信号が出力される毎に所望の基準電圧を供給していると出力アンプのセトリングタイムの不足が顕著となる。そのため、当該期間に、出力アンプの入力に所望の基準電圧が供給される所謂出力アンプのリセットを行うことが好ましく、このことにより、当該影響を低減している。
【０００４】
一方、このような撮像装置において、放射線又は光に応じた電気信号を非破壊で読み出す（出力する）ことが可能な画素を有する撮像装置が知られている。特許文献２では、非破壊読み出し可能な画素が行列状に複数配列された撮像装置において、ある行の画素を選択している期間に当該行の画素から電気信号が複数回非破壊で読み出される。このような処理を複数回の非破壊読み出し処理と称する。そして、特許文献２では、複数回非破壊で読み出された電気信号を加算平均処理することにより、ノイズを低減することが開示されている。また、特許文献３では、感度を変更して複数回非破壊読み出し可能な画素が行列状に複数配列された撮像装置が開示されている。そして、特許文献３では、ある行の画素を選択している期間に複数回非破壊読み出しされた電気信号に基づいてダイナミックレンジが拡張された画像が取得され得ることが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−０６９２３１号公報
【特許文献２】特開２０１３−１６２１６４号公報
【特許文献３】特開２０１５−０１２５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２及び特許文献３のような、ある行の画素を選択している期間に当該行の画素から電気信号が複数回非破壊で読み出され得る撮像装置に対して、出力アンプのリセットをどのように行うかは、検討の余地がある。そこで本発明は、ある行の画素を選択している期間に当該行の画素から電気信号が複数回非破壊で読み出され得る撮像装置に対して、十分なセトリングタイムを確保して当該影響に起因する画像アーチファクトを抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の撮像装置は、行列状に配列され、各々が放射線又は光に応じた電気信号が非破壊で読み出される複数の画素と、前記複数の画素から非破壊で読み出された電気信号を順に出力する出力アンプと、前記複数の画素から１のフレーム画像データとなる電気信号が非破壊で読み出される期間に、前記複数の画素のうちある行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行い、その後に次の行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行う制御部と、を有する撮像装置であって、前記制御部は、前記ある行の画素の非破壊読み出し処理を複数回行う間において、前記ある行の画素の複数回の非破壊読み出し処理のうち２回目以降の非破壊読み出し処理の開始の指示に応じて前記２回目以降の非破壊読み出し処理の開始の前に前記出力アンプのリセットを行う、ことを特徴とする。また、本発明の撮像装置は、行列状に配列され、各々が放射線又は光に応じた電気信号が非破壊で読み出される複数の画素と、前記複数の画素から非破壊で読み出された電気信号を順に出力する出力アンプと、前記複数の画素から１のフレーム画像データとなる電気信号が非破壊で読み出される期間に、前記複数の画素のうちある行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行い、その後に次の行の画素の夫々から電気信号が非破壊で読み出される非破壊読み出し処理を複数回行う制御部と、を有する撮像装置であって、前記制御部は、前記複数の画素の選択を行単位で行う行選択回路と、前記複数の画素の選択を列単位で行う列選択回路と、前記行選択回路と前記列選択回路と前記出力アンプとを制御する制御回路と、を含み、前記制御回路は、前記行選択回路が前記ある行の画素の選択を行っている期間において、ａを１以上の自然数とすると、前記列選択回路が前記ある行の画素のａ回目の選択を最後に行う最後の列の画素のａ回目の選択を行ってから前記ある行の画素のａ＋１回目の選択を最初に行う最初の列の画素のａ＋１回目の選択を行うまでの間に、前記出力アンプのリセットを行う、ことを特徴とする。
【発明の効果】
【０００８】
本発明により、ある行の画素を選択している期間に当該行の画素から電気信号が複数回非破壊で読み出され得る撮像装置に対して、十分なセトリングタイムを確保して当該影響に起因する画像アーチファクトを抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る放射線撮像システムの模式的ブロック図
【図２】一画素の構成の一例を示す模式的な回路図
【図３】撮像装置の動作の一例を説明するためのタイミングチャート
【図４】第１の実施形態に係る半導体基板１２０の内部構造の一例を説明するための模式的な回路図
【図５】第１の実施形態に係る回路基板の一例を説明する模式的な回路図
【図６】第１の実施形態に係る撮像装置の制御を説明するためのタイミングチャート
【図７】差動アンプの反転入力端子の電圧の変化を説明するための特性図
【図８】第２の実施形態に係る放射線撮像システムの模式的ブロック図
【図９】第２の実施形態に係る回路基板の一例を説明する模式的な回路図
【図１０】第２の実施形態に係る半導体基板１２０の内部構造の一例を説明するための模式的な回路図
【図１１】第２の実施形態に係る電圧供給部を説明するための模式的な回路図
【図１２】第２の実施形態にかかる制御を説明するためのフローチャート
【図１３】第２の実施形態に係る撮像装置の制御を説明するためのタイミングチャート
【図１４】第３の実施形態に係る半導体基板１２０の内部構造の一例を説明するための模式的な回路図
【図１５】第３の実施形態に係る回路基板の一例を説明する模式的な回路図
【図１６】第３の実施形態に係る撮像装置の制御を説明するためのタイミングチャート
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明を実施するための形態を詳細に説明する。なお、放射線は、典型的には、Ｘ線でありうるが、α線、β線、γ線などであってもよい。
【００１１】
（第１の実施形態）
まず、図１を用いて撮像装置を用いた放射線撮像システムを説明する。図１は、放射線撮像システムの模式的ブロック図である。
【００１２】
１００は撮像装置、１０１は画像処理装置、１０２は画像表示装置、１０３はＸ線発生装置（放射線発生装置）、１０４はＸ線管である。撮影時には制御装置１０１により、撮像装置１００とＸ線発生装置１０３が同期制御される。被写体を透過したＸ線は不図示のシンチレータにより可視光に変換され、光量に応じた光電変換後にＡ／Ｄ変換が行われ、Ｘ線照射に対応したフレーム画像データが撮像装置１００から画像処理装置１０１に転送される。転送されたフレーム画像データに対する画像処理が行われた後、画像表示装置１０２に放射線画像がリアルタイムに表示される。
【００１３】
撮像装置１００内部の１０５はフラットパネルセンサである。フラットパネルセンサ１０５は、矩形の半導体基板１２０が、不図示の基台上に７列×２行のマトリクス状にタイリングされている。半導体基板１２０は、シリコン半導体ウエハ等の単結晶半導体からなる撮像基板であり、行列状に配列された複数の画素を含む。半導体基板１２０は、つなぎ用エリアセンサとして、半導体基板１２０上に配列される画素は等ピッチで二次元に並んでおり、半導体基板１２０と半導体基板１２０の境界を挟んで画素が同じピッチになるようにタイリングされている。フラットパネルセンサ１０５の上辺と下辺部には、マトリクス状に並んだ外部端子（電極パット）を介して外部の回路基板と接続される。ここで、撮像装置１００は、基準電圧を供給する電圧供給部１２１を更に含む。電圧供給部１２１については後で詳細に説明する。
【００１４】
１０９は制御部で、画像処理装置１０１と制御コマンドの通信、同期信号の通信、画像処理装置１０１への画像データの送信をおこなう。また、撮像制御部１０９は、フラットパネルセンサの制御機能も兼ね備えており、フラットパネルセンサの駆動制御や撮影モード制御を行う。また、撮像制御部１０９は、撮像装置１００内の複数のＡ／Ｄ変換器１０８からＡ／Ｄ変換されたデジタル画像データをフレームデータに合成し、画像処理装置１０１に転送する。撮像制御部１０９は、本発明の制御回路に相当する。
【００１５】
１１０はコマンド制御用のインターフェースで、画像処理装置１０１からは撮像制御部１０９への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などが、撮像制御部１０９からは画像処理装置１０１へ撮像装置の状態等が通信される。１１１は画像データインターフェースで、取得された画像データが、撮像制御部１０９から画像処理装置１０１へ送られる。１１２はＲＥＡＤＹ信号で撮像装置１００が撮影可能状態になったことを撮像制御部１０９から画像処理装置１０１へ伝える信号である。１１３は外部同期信号で、画像処理装置１０１が撮像制御部１０９のＲＥＡＤＹ信号１１２を受け、撮像制御部１０９にＸ線曝射のタイミングを知らせる信号である。１１４は曝射許可信号で、曝射許可信号１１４がイネーブルの間に画像処理装置１０１からＸ線発生装置１０３に曝射信号が送信される。
【００１６】
次に、図２を用いて撮像装置の一画素の構成の一例を示す。画素Ｐは、変換部ＣＰと増幅部ＡＰとリセット部ＲＰと第１保持部ＳＨ１と第２保持部ＳＨ２と第３保持部ＳＨ３と第１出力部ＯＰ１と第２出力部ＯＰ２と第３出力部ＯＰ３とを含み得る。
【００１７】
変換部ＣＰは、フォトダイオードＰＤと、トランジスタＭ１と、フローティングディフュージョン容量ＣＦＤ（以下、ＦＤ容量ＣＦＤ）と、感度切り替え用の付加容量ＣＦＤ’とを有しうる。フォトダイオードＰＤは光電変換素子であり、照射された放射線に応じて波長変換体であるシンチレータで生じた光を電気信号に変換する。すなわち、変換部に含まれる変換素子として、放射線を光に変換する波長変換体と、光を電荷に変換する光電変換素子と、が用いられ得る。ただし、変換素子として、放射線を直接電荷に変換する素子を用いてもよい。具体的には、当該光に応じた量の電荷がフォトダイオードＰＤで発生し、発生した電荷量に応じたＦＤ容量ＣＦＤの電圧が増幅部ＡＰに出力される。また、感度切り替え用の容量ＣＦＤ’は、画素Ｐの放射線に対する感度を切り替えるために用いられ、トランジスタＭ１（スイッチ素子）を介してフォトダイオードＰＤに接続されている。ＷＩＤＥ信号が活性化されることによってトランジスタＭ１が導通状態になり、ＦＤ容量ＣＦＤと容量ＣＦＤ’との合成容量の電圧が増幅部ＡＰに出力される。すなわち、トランジスタＭ１の導通状態を制御することにより、第１感度の変換部ＣＰで変換された電荷に応じた電圧である第１信号と、第１感度と異なる第２感度の変換部で変換された電荷に応じた電圧である第２信号と、が増幅部ＡＰに出力され得る。
【００１８】
増幅部ＡＰは、第１制御トランジスタＭ３と第１増幅トランジスタＭ４とクランプ容量ＣＣＬと第２制御トランジスタＭ６と第２増幅トランジスタＭ７と各定電流源とを有する。第１制御トランジスタＭ３と第１増幅トランジスタＭ４と定電流源（例えばカレントミラー構成のトランジスタ）とは電流経路を形成するように直列に接続されている。第１制御トランジスタＭ３のゲートに入力されるイネーブル信号ＥＮが活性化されることによって、変換部ＣＰからの電圧を受ける第１増幅トランジスタＭ４が動作状態となる。このようにしてソースフォロワ回路が形成され、変換部ＣＰからの電圧を増幅した電圧が第１増幅トランジスタＭ４から出力される。第１増幅トランジスタＭ４から出力された電圧は、クランプ容量ＣＣＬを介して第２増幅トランジスタＭ７に入力される。第２制御トランジスタＭ６と第２増幅トランジスタＭ７と定電流源とは電流経路を形成するように直列に接続されている。第２制御トランジスタＭ６のゲートに入力されるイネーブル信号ＥＮが活性化されることによって、第１増幅トランジスタＭ４からの電圧を受ける第１増幅トランジスタＭ４が動作状態となる。このようにしてソースフォロワ回路が形成され、第１増幅トランジスタＭ４からの電圧を増幅した電圧が第２増幅トランジスタＭ７から出力される。クランプ容量ＣＣＬは第１増幅トランジスタＭ４と第２増幅トランジスタＭ７の間に直列に配置されている。クランプ容量ＣＣＬによるクランプ動作については、後に説明するリセット部ＲＰと併せて説明する。
【００１９】
リセット部ＲＰは、第１リセットトランジスタＭ２と第２リセットトランジスタＭ５とを含む。第１リセットトランジスタＭ２は、ＰＲＥＳ信号が活性化されることによってフォトダイオードＰＤに所定の電位を供給してフォトダイオードＰＤの電荷を初期化し、増幅部ＡＰに出力される電圧をリセットする。第２リセットトランジスタＭ５は、クランプ容量ＣＣＬと第２増幅トランジスタＭ７との間の接続ノードに所定の電位を供給することにより、第２増幅トランジスタＭ７から出力される電圧をリセットする。第１リセットトランジスタＭ２によるリセット時の変換部ＣＰからの電圧に応じた電圧がクランプ容量ＣＣＬの端子ｎ１に入力される。また、クランプ信号ＰＣＬが活性化されることにより第２リセットトランジスタＭ５が導通状態になり、所定の電位であるクランプ電圧ＶＣＬがクランプ容量ＣＣＬの端子ｎ２に入力される。このようにして、クランプ容量ＣＣＬの両端子ｎ１−ｎ２間で生じた電位差をノイズ成分としてクランプし、その後のフォトダイオードＰＤでの電荷の発生および蓄積に伴う電圧の変化分を信号成分として出力する。これがクランプ容量ＣＣＬを用いたクランプ動作であり、クランプ動作により変換部ＣＰで生じるｋＴＣノイズや第１増幅トランジスタＭ４のオフセット等のノイズ成分が抑制される。
【００２０】
第１保持部ＳＨ１は、第１感度の変換部ＣＰで変換された電荷が増幅部ＡＰで増幅された第１信号を保持するための部分であり、第１転送トランジスタＭ８と第１保持容量ＣＳ１とを含むサンプルホールド回路である。具体的には、制御信号ＴＳ１を用いて第１転送トランジスタＭ８の状態（導通状態または非導通状態）を切り替えることにより、第１感度の変換部ＣＰで変換された電荷が増幅部ＡＰで増幅された第１信号を容量ＣＳ１に転送して保持するサンプリングを行う。第１出力部ＯＰ１は、第１信号増幅トランジスタＭ１０と第１出力スイッチＳＷ９とを含む。第１信号増幅トランジスタＭ１０は、第１保持容量ＣＳ１に保持された電圧を増幅した信号を出力するためのトランジスタであり、第１出力スイッチＳＷ９は第１信号増幅トランジスタＭ１０によって出力された信号を転送するスイッチである。具体的には、第１出力スイッチＳＷ９に入力される制御信号ＶＳＲによって第１出力スイッチＳＷ９が導通状態となることにより、後段の定電流源（不図示）と第１信号増幅トランジスタＭ１０とでソースフォロワ回路が形成される。これにより、第１出力部ＯＰ１によって、画素Ｐから第１信号又は第１保持容量ＣＳ１に保持された電圧に基づく第１出力信号Ｓ１が出力され得る。
【００２１】
第２保持部ＳＨ２は、第１感度と異なる第２感度の変換部ＣＰで変換された電荷が増幅部ＡＰで増幅された第２信号を保持するための部分であり、第２転送トランジスタＭ１１と第２保持容量ＣＳ２とを含むサンプルホールド回路である。具体的には、制御信号ＴＳ２を用いて第２転送トランジスタＭ１１の状態（導通状態または非導通状態）を切り替えることにより、第２感度の変換部ＣＰで変換された電荷が増幅部ＡＰで増幅された第２信号を容量ＣＳ２に転送して保持するサンプリングを行う。第２出力部ＯＰ２は、第２信号増幅トランジスタＭ１３と第２出力スイッチＳＷ１２とを含む。第２信号増幅トランジスタＭ１３は、第２保持容量ＣＳ２に保持された電圧を増幅した信号を出力するためのトランジスタであり、第２出力スイッチＳＷ１２は第２信号増幅トランジスタＭ１３によって出力された信号を転送するスイッチである。具体的には、第２出力スイッチＳＷ１２に入力される制御信号ＶＳＲによって第２出力スイッチＳＷ１２が導通状態となることにより、後段の定電流源（不図示）と第２信号増幅トランジスタＭ１３とでソースフォロワ回路が形成される。これにより、第２出力部ＯＰ２によって、画素Ｐから第２信号又は第２保持容量ＣＳ２に保持された電圧に基づく第２出力信号Ｓ２が出力され得る。
【００２２】
第３保持部ＳＨ３は、増幅部ＡＰのオフセット信号を保持するための部分であり、第３転送トランジスタＭ１４と第３保持容量ＣＮとを含むサンプルホールド回路である。具体的には、制御信号ＴＳ３を用いて第３転送トランジスタＭ１４の状態（導通状態または非導通状態）を切り替えることにより、増幅部ＡＰのオフセット信号を容量ＣＮに転送して保持するサンプリングを行う。第３出力部ＯＰ３は、第３信号増幅トランジスタＭ１６と第３出力スイッチＳＷ１５とを含む。第３信号増幅トランジスタＭ１６は、第３保持容量ＣＮに保持された電圧を増幅した信号を出力するためのトランジスタであり、第３出力スイッチＳＷ１５は第３信号増幅トランジスタＭ１６によって出力された信号を転送するスイッチである。具体的には、第３出力スイッチＳＷ１５に入力される制御信号ＶＳＲによって第３出力スイッチＳＷ１５が導通状態となることにより、後段の定電流源（不図示）と第３信号増幅トランジスタＭ１６とでソースフォロワ回路が形成される。これにより、第３出力部ＯＰ３によって、画素Ｐからオフセット信号に基づく第３出力信号Ｎが出力され得る。
【００２３】
これらの第１〜第３出力部ＯＰ１〜ＯＰ３によって、第１〜第３信号は画素Ｐから非破壊で複数回読み出すことができる。このような画素Ｐがフラットパネルセンサ１０５に行列状に複数配置されている。
【００２４】
次に、図３を用いて撮像装置の複数の画素の動作の一例を説明する。ここで、各信号ＥＮ、ＴＳ１、ＴＳ２、ＰＲＥＳ、ＰＣＬ、ＴＮ、ＷＩＤＥは、それぞれ撮像制御部１０９から複数の画素Ｐのそれぞれに一括に供給される。それにより、以下で説明するリセット駆動ＲＤ及びサンプリング駆動ＳＤは、複数の画素Ｐに対して一括に行われる。
【００２５】
まず、時刻ｔ１で開始設定がなされ、ｔ２から駆動が開始される。ここで、ｔ２で始まるリセット駆動ＲＤについて説明する。リセット駆動ＲＤは、リセットとクランプを行う駆動である。まず、ｔ２で信号ＥＮをハイレベルとなり、第１増幅トランジスタＭ４、第２増幅トランジスタＭ７が動作状態にされる。次にｔ３で信号ＷＩＤＥと信号ＰＲＥＳがハイレベルとなり、トランジスタＭ１をオンした状態でフォトダイオードＰＤを基準電圧ＶＲＥＳに電気的に接続する。次にｔ４で信号ＰＣＬがハイレベルとなりトランジスタＭ５をオンし、クランプ容量Ｃｃｌの第２増幅トランジスタＭ７側に基準電圧ＶＣＬが接続される。信号ＴＳ１、ＴＳ２、ＴＮが同時にハイレベルとなり、第１転送トランジスタＭ８と第２転送トランジスタＭ１１と第３転送トランジスタＭ１４をオンする。ｔ５で信号ＰＲＥＳと信号ＷＩＤＥがローレベルとなり、リセットを終了し、クランプ容量Ｃｃｌの第１増幅トランジスタＭ４側にリセット電圧がセットされる。また、付加容量ＣＦＤ’もトランジスタＭ１のオンによりトランジスタＭ１側がリセット電圧で保持され、不定電圧が生じることを防ぐ。ｔ６でトランジスタＭ５をオフし、基準電圧ＶＣＬと基準電圧ＶＲＥＳの差分の電圧に応じた電荷がクランプ容量Ｃｃｌに蓄積されクランプが終了する。第１転送トランジスタＭ８と第２転送トランジスタＭ１１と第３転送トランジスタＭ１４もオフされ、第１保持容量ＣＳ１、第２保持容量ＣＳ２と第３保持容量ＣＮに基準電圧ＶＣＬにセットされた時の基準電圧信号がサンプルホールドされる。これにより残像の影響が低減される。リセット駆動ＲＤを終了し、ｔ６からフォトダイオードＰＤ、ＦＤ容量ＣＦＤによる光電変換部の蓄積が開始される。蓄積状態になったので撮像制御部１０９は画像処理装置１１１への曝射許可信号をイネーブルにしＸ線の曝射を要求する。ｔ７で信号ＥＮがローレベルとなり、第１増幅トランジスタＭ４、第２増幅トランジスタＭ７が非動作状態となる。リセット駆動ＲＤは全ての複数の画素に対して一括して行う。後に続くリセット駆動も全ての複数の画素に対して一括のタイミングで制御される。タイリングされた半導体基板は、動画撮影時に撮像素子間、走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、タイリングされた各撮像素子の全ての画素を一括して同一のタイミング、同一の期間でリセット駆動が行われる。その後一括露光による蓄積が行われ各画素回路のフォトダイオードＰＤで発生した光電荷がＦＤ容量ＣＦＤに蓄積される。
【００２６】
続いてｔ１１で始まるサンプリング駆動ＳＤについて説明する。ｔ１１で信号ＥＮがハイレベルとなり、ＦＤ容量ＣＦＤに蓄積されている電荷はソースフォロアとして動作する第１増幅トランジスタＭ４により電圧としてクランプ容量Ｃｃｌを介して第２増幅トランジスタＭ７に出力される。次にｔ１２で信号ＴＳ１がハイレベルとなり、第１転送トランジスタＭ８がオンされることで、ＦＤ容量ＣＦＤに蓄積されている電荷に応じた光信号が第２増幅トランジスタＭ７を介して第１保持容量ＣＳ１に一括転送される。この時の光信号は信号ＷＩＤＥをローレベルとしているので、高感度モードで取得された信号である。サンプルホールドを開始したので、ｔ１３で撮像制御部１０９は画像処理装置１１１への曝射許可信号をディセーブルとしＸ線曝射は禁止される。ｔ１４で信号ＴＳ１がローレベルとなり、第１転送トランジスタＭ８がオフされることで、第１保持容量ＣＳ１に高感度モードの光電荷信号がサンプルホールドされる。次にｔ１５で信号ＷＩＤＥがハイレベルとなり、トランジスタＭ１がオンとなる。トランジスタＭ１がオンされることで、フローティングディフュージョン部の容量が増え、画素の感度が高感度モードから低感度モードへと変化する。これにより、フローティングディフュージョン部の容量が付加容量ＣＦＤ’分だけ増えた分、ＰＤに残っていた電荷情報も読み出すことが可能となる。次にｔ１６で信号ＴＳ２がハイレベルとなり、第２転送トランジスタＭ１１がオンとなることで、低感度モードの光信号が第２増幅トランジスタＭ７を介して第２保持容量ＣＳ２に一括転送される。ｔ１７で信号ＴＳ２がローレベルとなり、第２転送トランジスタＭ１１がオフとなることで、第２保持容量ＣＳ２に低感度モードでの光電荷信号がサンプルホールドされる。次にｔ１８で信号ＰＲＥＳがハイレベルとなり、第１リセットトランジスタＭ２がオンとなり、ＦＤ容量ＣＦＤ及び付加容量ＣＦＤ’を基準電圧ＶＲＥＳにリセットする。次にｔ１９で信号ＰＣＬがハイレベルとなる。クランプ容量Ｃｃｌには電圧ＶＣＬと電圧ＶＲＥＳの差分の電圧にリセットノイズが重畳した電荷が蓄積される。ｔ２０で信号ＰＲＥＳがローレベルとなりリセットを完了する。また、信号ＷＩＤＥもローレベルとなり、付加容量ＣＦＤ’の電位を固定する。ｔ２１で信号ＴＮがハイレベルとなり、第３転送トランジスタＭ１４をオンすることで、基準電圧ＶＣＬにセットされた時のオフセット信号を第３保持容量ＣＮに転送する。続いてｔ２２で、信号ＴＮがローレベルとなり、第３転送トランジスタＭ１４がオフとなることで、第３保持容量ＣＮにオフセット信号がサンプルホールドされる。ｔ２３で信号ＰＣＬがローレベル、ｔ２４で信号ＥＮがローレベルとなり、サンプリング駆動ＳＤを終了する。サンプリング駆動ＳＤは全ての複数の画素に対して一括して行う。後に続くサンプリング駆動もこのタイミングで制御される。サンプリング駆動ＳＤの後、ｔ３１にて再びリセット駆動ＲＤが行われ、次のフレームのフォトダイオードＰＤでの蓄積が開始される。
【００２７】
なお、図２の画素において、フォトダイオードＰＤの蓄積開始のタイミングは、図３に示すｔ６やｔ２３である。また蓄積終了のタイミングはｔ１４である。なお、センサからの読み出しが可能な期間は、ｔ１７からｔ３１までの間である。サンプリング駆動ＳＤ終了後に画素の読み出し処理ＲＯが行われる。読み出し処理は画像表示までのディレイをできる限り短くするよう、サンプルホールド直後に行われることが好ましい。
【００２８】
次に、図４を用いて半導体基板１２０の内部構造の一例を説明する。半導体基板１２０は、複数の画素Ｐと、各画素Ｐを駆動するための垂直走査回路４０３と、各画素Ｐから信号読出を行うための水平走査回路４０４と、を備える。垂直走査回路４０３および水平走査回路４０４は、例えばシフトレジスタで構成されており、制御部１０９からの制御信号に基づいて動作する。垂直走査回路４０３は、制御線４０５を介して各画素Ｐに制御信号ＶＳＲを入力し、当該制御信号ＶＳＲに基づいて各画素Ｐを行単位で駆動する。すなわち、垂直走査回路４０３は行選択回路として機能し、信号読出を行うべき画素Ｐを行ごとに選択する。また、水平走査回路４０４は列選択回路として機能し、制御信号ＨＳＲに基づいて各画素Ｐを列ごとに選択して、当該各画素Ｐからの信号を順に出力させる（水平転送）。  また、画素アレイ１２０は、各画素Ｐの容量ＣＳ１に保持された第１信号を読み出すための端子ＥＳ１と、容量ＣＳ２に保持された第２信号を読み出すための端子ＥＳ２と、容量ＣＮに保持された電圧を読み出すための端子ＥＮと、を有する。また、各画素アレイ１２０はセレクト端子ＥＣＳをさらに有し、端子ＥＣＳが受ける信号が活性化されることによって、当該画素アレイ１２０の各画素Ｐの信号が、端子ＥＳ１、ＥＳ２及びＥＮを介して読み出されうる。
【００２９】
具体的には、前述の各画素Ｐの端子Ｓ１、Ｓ２及びＮは、各端子に対応する列信号線４０６〜４０８に接続されている。当該列信号線４０６〜４０８は、水平走査回路４０４からの制御信号に応答して導通状態になるスイッチＳＷＨを介して、アナログ出力線４０９〜４１１に接続されている。当該アナログ出力線４０９〜４１１の信号は、端子ＥＣＳが受ける信号に応答して導通状態になるスイッチＳＷＣＳを介して、端子ＥＳ１、ＥＳ２及びＥＮから出力される。
【００３０】
また、各半導体基板１２０は、垂直走査回路４０３および水平走査回路４０４を制御するための各制御信号を受ける端子ＨＳＴ、ＣＬＫＨ、ＶＳＴおよびＣＬＫＶをさらに有する。端子ＨＳＴは、水平走査回路４０４に入力されるスタートパルスを受ける。端子ＣＬＫＨは、水平走査回路４０４に入力されるクロック信号を受ける。端子ＶＳＴは、垂直走査回路４０３に入力されるスタートパルスを受ける。端子ＣＬＫＶは、垂直走査回路４０３に入力されるクロック信号を受ける。これらの各制御信号は、後述する制御部１０９から入力される。水平走査回路４０４は入力されたスタートパルスとクロック信号とに基づいて制御信号ＨＳＲを生成して出力し、垂直走査回路４０３は入力されたスタートパルスとクロック信号とに基づいて制御信号ＶＳＲを生成して出力する。これにより、第１信号又は第１出力信号、第２出力信号、及び、第３出力信号が、各画素からＸ−Ｙアドレス方式で順次に読み出される。すなわち、画素アレイ１２０では、各画素Ｐは行単位で制御され、各保持部に保持された信号が列単位で出力され（水平転送が為され）、信号読出が為される。ここで、水平走査回路４０４に入力されるスタートパルスが列選択開始信号に相当し、垂直走査回路４０３に入力されるスタートパルスが行選択開始信号に相当する。また、本発明の制御部は、本構成においては撮像制御部１０９と行選択回路である垂直走査回路４０３と列選択回路である水平走査回路４０４とを含むものである。
【００３１】
次に、図５を用いて、出力アンプを含む回路基板の一例を説明する。当該回路基板は、出力アンプである差動アンプ１０７と、Ａ／Ｄ変換器１０８と、を含む。半導体基板１２０の端子ＥＳ１と電気的に接続される端子Ｓ１と差動アンプ１０７の反転入力端子との間には第１スイッチＭ５０が配されている。また、半導体基板１２０の端子ＥＳ２と電気的に接続される端子Ｓ２と差動アンプ１０７の反転入力端子との間には第２スイッチＭ５１が配されている。また、電圧供給部１２１と電気的に接続される端子Ｖｃｅｘと差動アンプ１０７の反転入力端子との間には第３スイッチＭ５２が配されている。一方、半導体基板１２０の端子ＥＮと電気的に接続される端子Ｎと差動アンプ１０７の非反転入力端子との間には第４スイッチＭ５３が配されている。また、電圧供給部１２１と電気的に接続される端子Ｖｃｅｘと差動アンプ１０７の非反転入力端子との間には第５スイッチＭ５４が配されている。差動アンプ１０７の出力にはＡ／Ｄ変換器１０８が電気的に接続されており、制御信号ＡＤＣＬＫを受けてアナログ信号をデジタル信号に変換する。第１〜第５スイッチＭ５０〜Ｍ５４はそれぞれ、撮像制御部１０９からの制御信号φＳＷ１〜φＳＷ５に応じて導通／非導通が制御される。
【００３２】
次に、図６を用いて、本発明の特徴的な制御について説明する。なおここで示すφＶＳＴ〜φＡＤＣＬＫの各制御信号は、撮像制御部１０９から供給されるものである。ここで、読み出し処理中はチップセレクト端子ＣＳは常にハイレベルになっている。まずｔ１００で信号φＶＳＴがハイレベルとなり、垂直走査回路４０３がＶ１からスタートされるようセットされる。このφＶＳＴは、行選択開始信号に相当する。ｔ１１０でφＣＬＫＶがハイレベルとなり、行選択線Ｖ１が選択される。次いでｔ１１１でφＨＳＴがハイレベルとなり、水平走査回路４０４がＨ１からスタートされるようセットされる。このφＨＳＴは、列選択開始信号に相当する。これと同時にφＳＷ３、φＳＷ５がハイレベルとなり、差動アンプ１０７の反転入力と非反転入力に端子Ｖｃｅｘを介して電圧供給部１２１から基準電圧が入力される。端子Ｖｃｅｘはアナログ出力線４０９〜４１１に比べて十分にインピーダンスが低いため、差動アンプ１０７の反転入力端子および非反転入力端子はただちに基準電圧で安定する。これによって出力アンプである差動アンプ１０７のリセットが行われる。次いでｔ１１２においてφＨＳＴ、φＳＷ３、φＳＷ５がローレベルとなり、φＳＷ２、φＳＷ４がハイレベルとなる。それにより差動アンプ１０７の反転入力端子にＳ２つまり低感度モードの出力が接続され、非反転入力端子にはオフセット信号が入力される端子Ｎが電気的に接続される。同時にφＣＬＫＨがハイレベルとなり、列選択線のＨ１が選択され、画素（１，１）の第２出力信号Ｓ２およびオフセット信号Ｎの出力が差動アンプ１０７に入力される。次いでｔ１１３でφＡＤＣＬＫがハイレベルとなり、Ａ／Ｄ変換器１０８にてＡ／Ｄ変換が行われ、Ａ／Ｄ変換された画素（１，１）の高感度モードデジタル画像データＡＤＯＵＴを撮像制御部１０９に送信する。次いでｔ１１４にて再度φＣＬＫＨをハイレベルとなり、列選択線Ｈ２を選択し、同様に画素（２，１）から高感度モードのデジタル画像データＡＤＯＵＴを撮像制御部１０９に送信する。これをｎ列分繰り返し、低感度モードの１行分の画素を読み出す。次に、ｔ１１６でφＳＷ２、φＳＷ４がローレベルとなる。同時に再度φＳＷ３、φＳＷ５がハイレベルとなり、差動アンプ１０７の反転入力端子と非反転入力端子に端子Ｖｃｅｘを介して電圧供給部１２１から基準電圧が入力される。これによって出力アンプである差動アンプ１０７のリセットが行われる。また、同時にφＨＳＴがハイレベルとなり、水平走査回路４０４がＨ１から再度スタートされるようセットされ、Ｈｎの選択が解除される。すなわち、ある行の複数の画素の選択を行っているｔ１１０からｔ１２１の期間において、ある行の画素の複数回の非破壊読み出し処理のうち２回目以降の非破壊読み出し処理の開始の指示であるφＨＳＴに応じて差動アンプ１０７のリセットを行う。換言すると、ある行の画素の非破壊読み出し処理を行う間に、φＨＳＴに応じて差動アンプ１０７のリセットを行う。次に、ｔ１１７でφＨＳＴ、φＳＷ３、φＳＷ５がローレベルとなり、φＳＷ１、φＳＷ４がハイレベルとなる。差動アンプ１０７の反転入力端子に高感度モードの出力が接続され、非反転入力端子にはオフセット信号Ｎが接続さ��る。同時にφＣＬＫＨがハイレベルとなり、列選択線のＨ１が選択され、画素（１，１）の第１出力信号Ｓ１およびオフセット信号Ｎの出力が差動アンプ１０７に入力される。次いでｔ１１９でφＡＤＣＬＫがハイレベルとなり、Ａ／Ｄ変換器１０８にてＡ／Ｄ変換が行われ、Ａ／Ｄ変換された画素（１，１）の低感度モードのデジタル画像データＡＤＯＵＴを撮像制御部１０９に送信する。次いでｔ１２０にてφＣＬＫＨがハイレベルとなり、列選択線Ｈ２を選択し、画素（１，１）と同様に画素（２，１）の高感度モードのデジタル画像データＡＤＯＵＴを撮像制御部１０９に送信する。これを低感度モード同様に１行分ｎ回行ったのちｔ１２１にて再度φＣＬＫＶがハイレベルとなり、行選択線Ｖ２を選択する。行選択線Ｖ２においても行選択線Ｖ１と同様の駆動を行い、これをｍ回分繰り返すことにより、ｔ１３０）までにすべての画素において低感度モード、高感度モードのデジタル画像データを撮像制御部１０９に送信している。撮像制御部１０９に送信された低感度モードおよび高感度モードの画素データは、画像データインターフェース１１１により画像処理装置１０１に送信され、ダイナミックレンジ拡張のための画像処理が行われる。
【００３３】
なお、本発明の特徴は、ある行の画素の複数回の非破壊読み出し処理のうち２回目以降の非破壊読み出し処理の開始の指示に応じて出力アンプである差動アンプ１０７のリセットを行うことである。より具体的には、図６で説明したように、制御部である撮像制御部１０９、垂直走査回路４０３、及び、水平走査回路４０４は、行選択回路である垂直走査回路４０３がある行の複数の画素の選択を行っている期間において、以下の制御を行う。ここで、ａを１以上の自然数とする。列選択回路である水平走査回路４０４がａ回目の選択を最後に行う最後の列の画素（ｎ，１）のａ回目の選択を行ってからａ＋１回目の選択を最初に行う最初の列の画素（１，１）のａ＋１回目の選択を行うまでの間に、差動アンプ１０７のリセットを行う。この際、行選択開始信号であるφＶＳＴに応じたａ＋１個目の列選択開始信号であるｔ１１６のφＨＳＴに応じて、差動アンプ１０７のリセットを行うことが好ましい。このような制御によって、ある行の画素における複数回目の非破壊読み出し処理であっても、出力アンプのセトリングタイムが不足に起因する画像アーチファクトが抑制され得る。例えば、半導体基板１２０のＨ１側が遮蔽され、Ｈｎ側がまったく遮蔽されていなかった場合、すなわち画像にアーチファクトが出現しやすい。光強度が大きい画素データの次に小さい画素データを読み込む状況の場合、図６のｔ１１６時点では図７に示すように差動アンプ１０７の反転入力端子は照射された放射線に応じた電圧が出力される。しかしながら差動アンプ１０７の反転入力端子および非反転入力端子に端子Ｖｃｅｘに供給される基準電圧が電圧供給部１２１から供給される。この基準電圧が、放射線が照射されていないレベルと略等しいことがより好ましく、当該レベルに安定化することにより、ｔ１１８において差動アンプ１０７の出力に急峻な変化が発生することが抑制される。それにより、Ｈ１側の画素に放射線が照射されていなくとも画像アーチファクトが低減された画像出力を得ることができる。
【００３４】
なお、基準電圧が、放射線が照射されていないレベルと等しくない場合は、列選択線のＨ１が選択されている時間のみ、他の列選択線が選択されている時間より長くすればよい。すなわち、ｔ１１１およびｔ１１７でＨ１を選択後、ｔ１１３およびｔ１１８でφＡＤＣＬＫをハイレベルにするまでの時間を、差動アンプ１０７のセトリングタイムを考慮した時間にすればよい。またｔ１１４以降およびｔ１１９以降でφＣＬＫＨもそれに応じて遅らせればよい。
【００３５】
なお、本実施形態では、低感度モードの信号を先に画素から出力することによって、ｔ１１６からｔ１１７までの時間を、高感度モードの信号を先に画素から出力する場合に比べて短時間にできる。低感度モードより高感度モードの方が、画素データが差動アンプ１０７の飽和レベルに多く到達する。そのため、低感度モードの画素データを先に読み込んだ方がｔ１１６時点での差動アンプ１０７の入力端子間の電位差が小さい。そのため、駆動時間は短い。
【００３６】
なお、本実施形態では端子Ｖｃｅｘはアナログ出力線４０９〜４１１に比べて十分にインピーダンスが低いとしたが、たとえ十分に低くない場合においても適用できる。その場合、ｔ１１１およびｔ１１７にてφＨＳＴがローレベルとなった際、同時にφＳＷ２、φＳＷ３、φＳＷ４、φＳＷ５を制御するのではない。同時ではなく、Ｖｃｅｘがアナログ出力線４０９〜４１１をドライブ出来る時間に応じてφＳＷ２、φＳＷ３、φＳＷ４、φＳＷ５の制御を開始すればよい。また、φＣＬＫＨもφＳＷ２、φＳＷ３、φＳＷ４、φＳＷ５の制御と同時に開始すればよい。
【００３７】
なお、本実施形態では、低感度モードおよび高感度モードの画素データを読み出す方法について述べたが、感度を変更せず非破壊で複数回１行分の信号を読み出す駆動にも適用できる。その場合、例えば図６のｔ１１８においてφＳＷ１ではなくφＳＷ２をハイレベルとすれば、容易に実現可能である。
【００３８】
（第２の実施形態）
次に、第２の実施形態を、図８〜１３を用いて説明する。なお、第１の実施形態と同じ構成には同じ符号を付与し、詳細な説明は省略する。以下に、第１の実施形態との相違点を中心に、説明する。
【００３９】
図８に示すように、本実施形態の撮像装置は、更に、Ａ／Ｄ変換器１０８からのデジタル信号に基づいて差動アンプ１０７及びＡ／Ｄ変換器１０８のオフセット成分を補正するための補正用電圧を差動アンプ１０７の入力に供給するための補正部を備える。具体的には補正部は、補正信号ＤＡＩＮに応じた補正用電圧を差動アンプ１０７の入力に供給するためのＤ／Ａ変換器１３１および増幅器１３２を含む。また、図９にあるように、Ｄ／Ａ変換器１３１および増幅器１３２によって補正用電圧が差動アンプ１０７の反転入力端子に入力される。
【００４０】
図１０に示すように、本実施形態の撮像装置は、半導体基板１２０内に更に、基準電圧生成回路４３０を含み、アナログ出力線４０９〜４１１と基準電圧生成回路４３０とを端子ＳＥＬを介して撮像制御部１０９からの信号φＳＥＬに応じて電気的に接続される。図１１に基準電圧生成回路４３０の一例を示す。画素の第２増幅トランジスタＭ７と同等のトランジスタＭ７を経由し、図２と同様の基準電圧としてクランプ電圧ＶＣＬを基準電圧Ｖｒｅｆとして出力する。したがって、基準電圧Ｖｒｅｆはオフセット信号Ｎに相当する信号である。よって、半導体基板１２０の温度や動作電圧、外部からの雑音など半導体基板１２０の動作環境の変化によって生じるオフセット信号Ｎの変化に対応した信号を基準電圧Ｖｒｅｆから得ることが出来る。
【００４１】
次に、本実施形態における制御を、図１２のフローチャートを用いて説明する。撮影モード設定（Ｓ１）の後、オフセット補正用の目標値（補正用電圧）を生成するために、まずＤ／Ａ変換器１３１に基準値を出力する（Ｓ２）。続いて、撮像制御部１０９はφＳＥＬをハイの状態として、半導体基板１２０が基準電圧Ｖｒｅｆを出力するように制御する（Ｓ３）。半導体基板１２０が基準電圧Ｖｒｅｆを出力し始めると、撮像制御部１０９は、Ａ／Ｄ変換器１０８が出力するデータを所定のサンプル数Ｎ個だけサンプリングし、Ｎ個の目標値データＤＡｎの和ΣＤＡｎを計算しておく（Ｓ４）。（Ｓ２）において、Ｄ／Ａ変換器に基準値を設定しているので、ＤＡｎからの変動値を補正すれば１／ｆノイズによるオフセットを０に近づけることができる。また、ＤＡｎを取得するときの状態を±０にしているので、Ｄ／Ａ変換器のダイナミックレンジを有効に使うことができる。
【００４２】
次に、同期信号を検出し（Ｓ５）、画素のリセット、蓄積（Ｓ６）、サンプリング（Ｓ７）が終了した後に行われる、１／ｆノイズ補正のためのデータ取得を行う動作について説明する。
【００４３】
撮像制御部１０９はφＳＥＬをハイの状態として、半導体基板１２０から基準電圧Ｖｒｅｆを出力させる（Ｓ８）。基準電圧Ｖｒｅｆを出力した状態で、Ａ／Ｄ変換器１０８の出力データＤＢｎを所定数Ｎ個サンプリングし、和ΣＤＢｎを求める（Ｓ９）。基準電圧Ｖｒｅｆを出力することによって、半導体基板１２０、差動アンプ１０７、Ａ／Ｄ変換器１０８で発生する１／ｆノイズを目標値からの変動値として測定することができる。
【００４４】
ここで、撮像制御部１０９は、補正データとして、ＤＣｎ＝（ΣＤＡｎ−ΣＤＢｎ）／Ｎを計算し、結果をＤ／Ａ変換器１３１に出力する（Ｓ１０）。求められた補正値ＤＣｎは、目標値からの変動分を表す。出力された補正値はデジタルデータであるが、各Ｄ／Ａ変換器１３１によって、アナログ信号に変換され、増幅器１３２を介して、所定のアナログ信号処理を施し、加算回路で半導体基板１２０の出力信号に加算され、オフセットが補正される。たとえば、１／ｆノイズが発生し、オフセットが大きくなると、目標値ΣＤＡｎに対して、測定値ΣＤＢｎが大きくなるので、ＤＣｎがマイナスとなり、最終的に矩形半導体基板１２０の出力信号に重畳するオフセットを減じる方向に印加される。
【００４５】
このようにして、半導体基板１２０、差動アンプ１０７、Ａ／Ｄ変換器１０８で発生する１／ｆノイズを補正することができる。
【００４６】
次に、（Ｓ１１）の画素読み出し処理において、垂直走査回路４０３および水平走査回路４０４で複数の画素を走査することにより、各画素にサンプルホールドされた電圧を順次外部に出力しながら上記補正を行う。（Ｓ１１）の動作について図１３を用いて後述する。
【００４７】
以上を繰り返し、半導体基板１２０の画素の読み出しが行われる。撮像制御部１０９は、（Ｓ１２）において撮像終了か否かを判断し、撮像終了の場合は撮像動作を終了する。撮像終了でない場合は、（Ｓ５）に進み、引き続き次の撮像動作を行う。
【００４８】
次に、図１３を用いて、第１の実施形態における出力アンプのリセットとの差異を説明する。まずｔ２００でφＶＳＴをハイレベルとし、垂直走査回路４０３がＶ１からスタートされるようセットされる。ｔ２１０でφＣＬＫＶがハイレベルとなり、行選択線のＶ１が選択される。同時にＳＷ１、ＳＷ４、ＳＥＬがハイレベルとなり、差動アンプ１０７の反転入力端子に、基準電圧Ｖｒｅｆに１／ｆノイズ補正のための補正値を加算した電圧が、非反転入力端子に電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆを出力した状態で、Ａ／Ｄ変換器１０８の出力データＤＰｎを所定数Ｎ’個サンプリングし、和ΣＤＰｎ’を求める。ここで、動作前に行う目標値のデータ生成時に取得するサンプリング数Ｎと、読み出し時のオフセット補正のために取得するサンプリング数Ｎ’が等しい場合、補正データとして、ＤＲｎ＝（ΣＤＡｎ−ΣＤＰｎ’）／Ｎを得ることができる。（Ｓ４）、（Ｓ９）およびここでそれぞれサンプリングする個数は、同一でなくてもよい。たとえば、サンプリング数Ｎ＝Ｍ×Ｎ’である場合、ＤＲｎ＝（ΣＤＡｎ−ΣＤＰｎ’×Ｍ）／Ｎのように求めればよい。ｔ２１１でφＳＷ１、φＳＷ４、φＳＥＬをローレベルとし、φＨＳＴがハイレベルとなり、水平走査回路４０４がＨ１からスタートされるようセットされる。同時にφＳＷ３、φＳＷ５がハイレベルとなり、差動アンプ１０７の反転入力端子に端子Ｖｃｅｘに供給された基準電圧に１／ｆノイズ補正のための補正値が加算された電圧が、非反転入力端子に供給された基準電圧が入力される。ここで、計算により得られた補正値ＤＲｎをＤ／Ａ変換器１３１に出力する。これにより、サンプリング数の少ない場合でもランダムノイズの影響を抑え、かつ、読み出し中に変動する１／ｆノイズもリアルタイムに補正できる。以降、図６と同様に低感度モードの画素を１行分読み出す。次いで図６と同様にｔ２１２からｔ２１３にてφＳＷ３、φＳＷ５をハイレベルにする。それにより、差動アンプ１０７の反転入力に端子Ｖｃｅｘに供給された基準電圧に１／ｆノイズ補正のための補正値が加算された電圧が、非反転入力端子に端子Ｖｃｅｘに供給された基準電圧が入力される。その後は図６と同様にｔ２１４までに高感度モードの１行分の画素を読み出し、再度φＣＬＫＶをハイレベルとし、行選択線Ｖ２を選択する。同時φＳＥＬをハイレベルとする。このとき、φＳＷ１とφＳＷ４をハイレベルにした状態にしたままであるので、差動アンプ１０７の反転入力端子に上記加算された電圧が、非反転入力端子に電圧Ｖｒｅｆが入力される。以降はｔ２１５までに行選択線Ｖ１と同様の駆動を行い、これを行選択線Ｖｍまで繰り返す。このことにより、ｔ２３０までにすべての画素において１／ｆノイズをリアルタイムに補正しながら低感度モード、高感度モードのデジタル画像データを撮像制御部１０９に送信している。
【００４９】
図１３に示す駆動では、１／ｆノイズの補正データを取得する為の基準電圧Ｖｒｅｆを持つ回路においても、１行分のデータを読み出す前に、一度差動アンプ１０７の入力を端子Ｖｃｅｘに供給される基準電圧していることに特徴がある。信号φＳＥＬにて基準電圧Ｖｒｅｆを使用した場合、アナログ出力線４０９〜４１１および差動アンプ１０７の入力端までの容量を基準電圧生成回路４３０によってドライブする必要がある。しかしながら、基準電圧生成回路４３０は一般的に十分インピーダンスが低くないため、前述の容量をドライブするために、時間がかかってしまう。そこで、そのような場合でも外部の電圧供給部１２１を用いることにより、短時間で差動アンプ１０７の両方の入力をオフセット信号Ｎと同等の電圧にリセットすることが可能となる。
【００５０】
なお、本実施形態では、ｔ２１１にてφＳＥＬをローレベルとしφＳＷ３とφＳＷ５をハイレベルとしたが、それだけに限定されるものではない。それに代えて、ｔ２２０にてφＳＥＬをローレベルとし、ｔ２１１ではφＳＷ３とφＳＷ５をハイレベルとせず、φＳＷ１もしくはφＳＷ２とφＳＷ４をハイレベルとする制御でもよい。φＣＬＫＶにて行を選択した最初の１行目の出力では、１／ｆノイズの補正データを取得しており、差動アンプ１０７の入力はオフセット信号Ｎ相当であるため、あえて端子Ｖｃｅｘに供給された基準電圧を用いなくともよい。
【００５１】
（第３の実施形態）
次に、第３の実施形態を、図１４〜１６を用いて説明する。なお、第１及び第２の実施形態と同じ構成には同じ符号を付与し、詳細な説明は省略する。以下に、第２の実施形態との相違点を中心に、説明する。
【００５２】
図１４に示すように、図１０に示す第２の実施形態とは、出力イネーブル付きのマルチプレクサ４５０〜４５２、奇数列用アナログ出力線４４０〜４４２、および、偶数列用アナログ出力線４４３〜４４５が追加されている点で異なる。アナログ出力線４０９〜４１１の前段に、奇数列用および偶数列用のアナログ出力線を設けることにより、それぞれの容量成分を小さく抑えている。また、基準電圧Ｖｒｅｆとそれぞれのアナログ出力線（４０９、４１０、４１１、４４０、４４１、４４２、４４３、４４４、４４５）の接続にはソースフォロア等でインピーダンス変換を行う。これらにより短時間でそれぞれのアナログ出力線を内部基準電圧Ｖｒｅｆにできるようになっている。マルチプレクサ４５０、４５１、４５２はＳＥＬ信号がローレベルになることにより出力がイネーブルとなり、ハイレベルになることによりディスエ―ブルとなるように制御される。
【００５３】
図１５に示すように、図９に示す第２の実施形態とは、端子Ｖｃｅｘ、第３スイッチＭ５２、第４スイッチＭ５３、第５スイッチＭ５４が削除されている点で異なる。
【００５４】
次に、図１６を用いて、図１３に示す第２の実施形態との相違を説明する。図１６に示す駆動では、１／ｆノイズの補正データを取得する為の基準電圧Ｖｒｅｆを用いて差動アンプ１０７の入力を行の読み出し前にオフセット信号Ｎに相当する基準電圧にしていることに特徴がある。すなわち、基準電圧生成回路４３０のみが、電圧供給部として機能している。これにより、半導体基板１２０の外側に電圧供給部１２１を別途設けなくてよく、さらに電源とアナログ信号出力を選択する為のスイッチも不要となり、回路を簡略化することが可能となる。
【００５５】
なお、本実施形態では、アナログ出力線を奇数列と偶数列の２つに分けた例を示したが、さらに分割してもよい。分割数を増やせば各アナログ出力線の寄生容量が減少するため、より短時間での電圧安定化が図れる。
【００５６】
また、本実施形態では、基準電圧Ｖｒｅｆをソースフォロアにてインピーダンス変換を行うことにより、アナログ信号出力線へのドライブ能力を確保できるようにしたが、それに限らない。例えば、１／ｆノイズの補正データを取得している時間を除き、半導体基板１２０内部の電源ラインなどを用いて、アナログ出力線をオフセット信号Ｎに相当する電圧にしてもよい。
【００５７】
また、本実施形態では信号φＳＥＬにて基準電圧Ｖｒｅｆの出力を制御する構成にしたが、半導体基板１２０内の垂直走査回路４０３や水平走査回路４０４内の信号等により、φＳＥＬと同等のタイミング制御をしてもよい。
【００５８】
また、本実施形態では、図１６に示すようなφＳＷ１およびφＳＷ２の制御を行っているが、φＳＥＬをハイレベルにしている時はφＳＷ１、φＳＷ２どちらをハイレベルにしていてもよい。
【００５９】
更に、本実施形態では、図１５において第５スイッチＭ５４を削除したが、削除せず常にオン状態に制御してもよい。その場合、第１スイッチＭ５０及び第２スイッチＭ５１と同等のオン抵抗を持つスイッチにすると、差動アンプ１０７のオフセット電流を考慮した設計を行うことができる。
【符号の説明】
【００６０】
Ｐ  画素
１０７  差動アンプ（出力アンプ）
１０９  撮像制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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