(57)【特許請求の範囲】
【請求項１】
受光した光を電荷に変換する光電変換素子を各々が備えた複数の画素が二次元状に配置された撮像チップと、前記撮像チップから出力されるアナログ信号をデジタル信号に変換するＡＤ変換回路および前記デジタル信号に所定の信号処理を施す画像処理回路を備えた処理チップとが積層された積層型イメージセンサであって、
前記撮像チップおよび前記処理チップは、前記撮像チップにおける画素領域の周辺部分に形成された平坦な形状の接続部において電気的に接続されるとともに、前記接続部以外の領域において前記撮像チップおよび前記処理チップのそれぞれを曲げ変形可能であり、
前記撮像チップおよび前記処理チップの間における前記接続部以外の領域に空間部が形成されることを特徴とする積層型イメージセンサ。
【請求項２】
前記空間部は、前記撮像チップおよび前記処理チップの間における前記撮像チップにおける画素領域を含む位置に形成されることを特徴とする請求項１に記載の積層型イメージセンサ。
【請求項３】
前記撮像チップおよび前記処理チップを曲げ変形させて、前記撮像チップの撮像面の曲率を制御する曲率制御部が設けられることを特徴とする請求項１または２に記載の積層型イメージセンサ。
【請求項４】
請求項１ないし３のいずれか１項に記載の積層型イメージセンサと、
ズーミング時に前記撮像チップの撮像面の曲率を可変制御する制御手段と、を有することを特徴とする撮像装置。
【請求項５】
ユーザ操作に応じてズーム動作を行うズーム手段をさらに有し、
前記制御手段は、ズーム位置に応じて前記撮像チップの撮像面の曲率を可変制御することを特徴とする請求項４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子の撮像面の曲率を可変制御する技術に関する。
【背景技術】
【０００２】
近年、コンパクトデジタルカメラにも１型以上の大型のイメージセンサが搭載されるようになっている。これにより、従来は一眼レフカメラでしかできなかった超高感度での撮影や、被写体深度が浅くボケ味が生きる撮影などがコンパクトデジタルカメラでもできるようになる。
【０００３】
このようにコンパクトデジタルカメラに大型イメージセンサを搭載する場合、レンズも大型化する傾向にあるため、レンズを小型化することが必要となる。しかしながら、同等の性能を維持しつつレンズを小型化しようとした場合、被写体から撮像面へ入射する光線の入射角度（以下、光線入射角）が大きくなってしまうという課題がある。
【０００４】
このような課題を解決する手段として、特許文献１では、レンズ収差を補正するために、撮像面を湾曲させた構造の撮像素子が提案されている。また、特許文献２では、撮像素子の撮像面の曲率がレンズの像面収差に応じて設定されており、ズーミング時にテレ側とワイド側の間で曲率を可変制御する撮像装置が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４６０４３０７号公報
【特許文献２】特開２０１２−１８２１９４号公報
【特許文献３】特開２０１４−１１６３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
撮像素子の撮像面の曲率を可変制御するためには、例えば負圧が用いられる。図８（ａ）は、撮像素子の撮像面の曲率を制御する曲率制御機構の構成の概略図である。
【０００７】
図８（ａ）に示すように、撮像素子８００は、湾曲部８０２を有する半導体基板である撮像チップ８０１と、平坦部８０４および開口部８０５を有する台座８０３、底板８０６、吸引部８０７を備える。撮像チップ８０１は、台座８０３の表面側の平坦部８０４により支持される。また、底板８０６は、台座８０３の裏面側の開口部８０５を閉塞するように設けられる。そして、吸引部８０７は、底板８０６における開口部８０５に対応する位置に取り付けられている。
【０００８】
撮像チップ８０１は、中央部分に複数の画素が二次元状に配列された撮像面を有し、周辺部分に回路部を有している。
【０００９】
そして、吸引部８０７が、底板８０６により気密状態とされた開口部８０５の内部のガスを吸引し、開口部８０５の内部の気圧（負圧）を制御することにより湾曲部８０２の曲率を可変制御するように構成されている。
【００１０】
また近年、デジタルカメラに用いられるイメージセンサとして、信号処理用のＬＳＩ（集積回路）からなる信号処理チップ上に撮像用のＬＳＩ（集積回路）からなる撮像チップを積層した積層型イメージセンサが登場している。積層型イメージセンサは、画素ごと、または複数の画素に対して１つのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）が設けられており、マイクロバンプを介して、画素信号を信号処理チップに送出することができる。このように、撮像チップと信号処理チップを積層構造にすることで、省スペース化や処理の高速化等を実現することができる。特許文献３には、積層型イメージセンサの湾曲形状を変化させることで画質改善を行う技術が記載されている。
【００１１】
ところで、積層型イメージセンサは、マイクロバンプによって撮像チップから信号処理チップへ信号転送を行うため、積層型イメージセンサを湾曲させる際にマイクロバンプが存在する部分も湾曲させると、平坦部と湾曲部とで撮像特性に差異が発生する場合がある。また、湾曲形状を可変制御する場合には、湾曲形状が変わるたびに撮像特性が変化してしまう。さらに、マイクロバンプによる接続部分を湾曲させることで、接続部分にクラックが発生するなど接続不良も発生しやすくなる。
【００１２】
本発明では、上記課題に鑑みてなされ、その目的は、積層型イメージセンサの撮像面を湾曲させることによる撮像特性を悪化や接続不良を抑制できる技術を実現することである。
【課題を解決するための手段】
【００１３】
上記課題を解決し、目的を達成するために、本発明の積層型イメージセンサは、受光した光を電荷に変換する光電変換素子を各々が備えた複数の画素が二次元状に配置された撮像チップと、前記撮像チップから出力されるアナログ信号をデジタル信号に変換するＡＤ変換回路および前記デジタル信号に所定の信号処理を施す画像処理回路を備えた処理チップとが積層された積層型イメージセンサであって、前記撮像チップおよび前記処理チップは、前記撮像チップにおける画素領域の周辺部分に形成された平坦な形状の接続部において電気的に接続されるとともに、前記接続部以外の領域において前記撮像チップおよび前記処理チップのそれぞれを曲げ変形可能であり、前記撮像チップおよび前記処理チップの間における前記接続部以外の領域に空間部が形成されることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、積層型イメージセンサの撮像面を湾曲させることによる撮像特性を悪化や接続不良を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の撮像装置の構成を示すブロック図。
【図２】本実施形態の積層型イメージセンサの構成図。
【図３】本実施形態の撮像チップと処理チップの回路図。
【図４】本実施形態の積層型イメージセンサの撮像チップと処理チップとが重ね合わせて固定される様子を示す斜視図（ａ）、重ね合わせて固定された状態の正面図（ｂ）および（ｂ）のＸ−Ｘ断面図（ｃ）。
【図５】積層型イメージセンサと曲率制御部の構成を説明する図。
【図６】本実施形態の曲率制御処理に用いられる曲率制御テーブルを示す図。
【図７】本実施形態による撮像素子の撮像面の曲率制御処理を示すフローチャート。
【図８】従来の曲率制御部の構成を説明する図。
【発明を実施するための形態】
【００１６】
以下に、添付図面を参照して本発明を実施するための形態について詳細に説明する。尚、以下に説明する実施の形態は、本発明を実現するための一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。また、後述する各実施形態の一部を適宜組み合わせて構成しても良い。
【００１７】
以下、本発明を、コンパクトデジタルカメラなどの撮像装置に適用した実施形態について説明する。なお、本発明は、イメージセンサの撮像面の曲率を可変に制御できる機能を有する他の装置にも適用可能である。
【００１８】
＜装置構成＞図１を参照して、本発明に係る実施形態の撮像装置の構成および機能の概略について説明する。
【００１９】
図１において、本実施形態の撮像装置１００には１型以上の大型の撮像素子が搭載されている。
【００２０】
光学系１０１は、フォーカスレンズやズームレンズ、絞り、シャッター等を含む。
【００２１】
光学系制御部１０２は、主制御部１１１からの制御信号に基づいてレンズ、絞り、シャッターの駆動制御を行う。例えば、ズーミング時は、光学系制御部１０２は、ユーザのズーム操作に応じてズームレンズをテレ端とワイド端の間において所定のズーム倍率に対応する位置に移動させるズーム制御を行う。シャッターは、積層型イメージセンサ１０３の撮像面に結像される被写体像光の照射時間を調節するために機械的に駆動されるメカニカルシャッターである。絞りは、積層型イメージセンサ１０３の撮像面に結像される被写体像の光量を調節するものであり、機械的に駆動されることで開口径が可変な絞り羽根を含む。
【００２２】
積層型イメージセンサ（以下、センサチップともいう）１０３は、ＣＣＤやＣＭＯＳ等からなる第１の半導体基板である撮像チップ３００と第２の半導体基板である処理チップ３１０とを重ね合せた状態で固定して構成されている。撮像チップ３００は、光学系１０１を介して結像された被写体像を電気信号に変換する画素２００が二次元状に配列されて構成される。
【００２３】
処理チップ３１０は、撮像チップ３００の画素２００に対して、アナログ信号をデジタル信号に変換するＡＤ変換回路２１０と、ＡＤ変換回路２１０で生成されたデジタル信号に対して所定の信号処理等を施す画像処理回路２２０とを含む。
【００２４】
なお、センサチップ１０３の詳細な構成については、図２および図３を用いて後述する。
【００２５】
信号処理部１０６は、デジタル信号処理装置（ＤＳＰ）からなり、センサチップ１０３から出力されるデジタル信号に対して色変換処理やガンマ補正処理などの信号処理を施し、圧縮処理を行って画像データを生成する。また、信号処理部１０６は、主制御部１１１からの制御信号により画像データをメモリ部１０７や記録媒体１０９へ出力したり、メモリ部１０７や記録媒体１０９から読み出した画像データに所定の信号処理を施す。さらに、信号処理部１０６は、センサチップ１０３の出力信号から合焦状態や露光量等の測光データを検出する機能も有する。
【００２６】
撮像制御部１０４は、主制御部１１１からの制御信号に基づいてセンサチップ１０３を駆動するためのタイミング信号を発生し、センサチップ１０３の撮像チップ３００および処理チップ３１０に出力する。
【００２７】
曲率制御部１０５は、図５で後述するが、センサチップ１０３に設けられ、主制御部１１１からの制御信号に基づいてセンサチップ１０３の撮像面の曲率の可変制御を行う。
【００２８】
主制御部１１１は、ＣＰＵ、メインメモリ（ＲＡＭ）、入出力回路、タイマー回路などを有し、ＣＰＵがメモリ部１０７に格納されたプログラムをＲＡＭの作業エリアに展開し、実行することにより、装置全体の動作を制御する。
【００２９】
メモリ部１０７は、信号処理部１０６から出力される画像データを一時的に記憶する。また、メモリ部１０７は、主制御部１１１のＣＰＵの動作用の定数、プログラム、設定情報等が記録される。ここでいう、プログラムとは、本実施形態にて後述するセンサチップ１０３の撮像面の曲率の可変制御シーケンスを実行するためのプログラムのことである。
【００３０】
表示部１０８は、例えばＬＣＤや有機ＥＬが用いられ、画像の表示や操作補助のための表示、カメラの状態表示を行う他、撮影時には撮影画面と測距領域を表示する。
【００３１】
記録媒体１０９には、信号処理部１０６から出力される画像データ（静止画、動画が記録される。記録媒体１０９は、撮像装置１００に装着されるメモリカードやハードディスクドライブなどであっても良いし、撮像装置１００に内蔵されたフラッシュメモリやハードディスクドライブであってもよい。なお、メモリ部１０７と記録媒体１０９とを同一の構成としてもよい。
【００３２】
操作部１１０は、撮像装置１００への各種指示を入力するためのユーザ操作を受け付ける操作手段であり、ボタンやスイッチなどの物理的な操作部材や、タッチパネルを通じた入力手段など様々な形態が利用可能である。操作部１１０は、例えば、画像の撮影時や再生時の各種設定を行うメニュースイッチ、レンズのズーム動作を指示するズームレバー、撮影モードや再生モードなどの動作モードの切替スイッチ、シャッタースイッチ、電源スイッチなどを含む。主制御部１１１は、ユーザが操作部１１０を介して入力した指示や設定に基づいて撮像装置１００を制御すると共に、表示部１０８に設定情報や動作状態、画像などを表示する。
【００３３】
＜積層型イメージセンサの構成＞次に、図２から図４を参照して、本実施形態の積層型イメージセンサの構成について説明する。
【００３４】
図２は、本実施形態の積層型イメージセンサを構成する撮像チップ３００と処理チップ３１０の概略構成を例示している。
【００３５】
図２において、積層型イメージセンサ１０３は、画素２００が二次元状に配列された撮像チップ３００と、ＡＤ変換回路２１０が垂直方向の画素群ごとに必要数設けられた処理チップ３１０とを有する。また、処理チップ３１０は、各ＡＤ変換回路２１０が水平信号線３１１に接続された画像処理回路２２０を有する。撮像チップ３００と処理チップ３１０は、それぞれのマイクロパッド３０３と３１２が、図４に示すように、マイクロバンプ５１０を介して電気的に接続されるように、重ね合せた状態で固定されている。
【００３６】
ここで、撮像チップ３００の構成について説明する。
【００３７】
撮像チップ３００は、数百万単位の複数の画素２００が二次元状に配列されて画素群を形成しているが、図２では簡略化のため水平方向（行方向）に６画素、垂直方向（列方向）に３画素のみを示している。
【００３８】
本実施形態では、垂直方向の同じ列の画素２００が１つのＡＤ変換回路２１０を共有するように、各列ごとに垂直信号線３０１が設けられている。
【００３９】
各画素２００には選択トランジスタ２０５（図３参照）をオンにする選択信号線３０２が設けられている。各列における画素２００の信号は選択信号線３０２によって、順次、共有された垂直信号線３０１から出力される。
【００４０】
垂直信号線３０１は、マイクロパッド３０３に接続されており、マイクロバンプ５１０を介して処理チップ３１０へ画素信号を出力する。
【００４１】
なお、図２では、垂直信号線３０１を撮像チップ３００の上側と下側に振り分けてマイクロパッド３０３が設けられるように配線しているが、マイクロパッド３０３の位置はこれに限らず、別の配線レイアウトにしてもよい。
【００４２】
次に、処理チップ３１０の構成について説明する。
【００４３】
処理チップ３１０は、撮像チップ３００の垂直信号線３０１ごとにＡＤ変換回路２１０が設けられる。各ＡＤ変換回路２１０は、マイクロパッド３１２およびマイクロバンプ５１０を介して撮像チップ３００の垂直信号線３０１のマイクロパッド３０３に接続され、撮像チップ３００から画素信号を入力する。また、各ＡＤ変換回路２１０は水平信号線３１１により画像処理回路２２０に接続されており、ＡＤ変換回路２１０から出力された画像信号は水平信号線３１１を介して画像処理回路２２０に入力される。
【００４４】
図３は、図２に示す撮像チップ３００の１画素２００と処理チップ３１０のＡＤ変換回路２１０の回路構成を例示している。
【００４５】
画素２００は、フォトダイオード２０１、転送トランジスタ２０２、リセットトランジスタ２０３、増幅トランジスタ２０４および選択トランジスタ２０５の４つのトランジスタ回路を有する。これらのトランジスタ２０２〜２０５には、例えば、ＮチャネルのＭＯＳトランジスタが用いられる。
【００４６】
フォトダイオード２０１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、電子）に光電変換する。
【００４７】
フォトダイオード２０１のカソードは、転送トランジスタ２０２を介して増幅トランジスタ２０４のゲートと電気的に接続されている。この増幅トランジスタ２０４のゲートと電気的に接続されたノード２０６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００４８】
転送トランジスタ２０２は、フォトダイオード２０１のカソードとＦＤ部２０６との間に接続されている。そして、転送トランジスタ２０２のゲートに不図示の転送線を介して転送パルスφＴＲＳが印加されることによってオンとなり、フォトダイオード２０１で光電変換された光電荷をＦＤ部２０６に転送する。
【００４９】
リセットトランジスタ２０３は、ドレインが画素電源Ｖｄｄに、ソースがＦＤ部２０６にそれぞれ接続されている。そして、リセットトランジスタ２０３のゲートに不図示のリセット線を介してリセットパルスφＲＳＴが印加されることによってオンとなる。また、リセットトランジスタ２０３は、フォトダイオード２０１からＦＤ部２０６への信号電荷の転送に先立って、ＦＤ部２０６の電荷を画素電源Ｖｄｄに転送することによってＦＤ部２０６をリセットする。
【００５０】
増幅トランジスタ２０４は、ゲートがＦＤ部２０６に、ドレインが画素電源Ｖｄｄにそれぞれ接続されている。そして、増幅トランジスタ２０４は、リセットトランジスタ２０３によってリセットした後のＦＤ部２０６の電位をリセットレベルとして出力し、さらに転送トランジスタ２０２によって信号電荷を転送した後のＦＤ部２０６の電位を信号レベルとして出力する。
【００５１】
選択トランジスタ２０５は、例えば、ドレインが増幅トランジスタ２０４のソースに、ソースが出力信号線２０７にそれぞれ接続されている。そして、選択トランジスタ２０５のゲートに不図示の選択線を介して選択パルスφＳＥＬが印加されることによってオンとなり、フォトダイオード２０１を選択状態にして増幅トランジスタ２０４から出力される信号を出力信号線２０７に中継する。
【００５２】
なお、選択トランジスタ２０５については、画素電源Ｖｄｄと増幅トランジスタ２０４のドレインとの間に接続した回路構成にすることも可能である。
【００５３】
また、図３のように、１つの画素２００が４つのトランジスタで構成されるものに限られず、例えば、増幅トランジスタ２０４と選択トランジスタ２０５を兼用した３つのトランジスタで構成しても良い。
【００５４】
画素２００から出力信号線２０７を介して出力される画素信号は、ＡＤ変換回路２１０に転送される。ＡＤ変換回路２１０は、比較器２１１、アップダウンカウンタ（Ｕ／Ｄ ＣＮＴ）２１２、メモリ２１３、ＤＡコンバータ（ＤＡＣ）２１４を有する。
【００５５】
比較器２１１は、一対の入力端子の一方に上記出力信号線２０７が接続され、他方にＤＡＣ２１４が接続される。ＤＡＣ２１４は、撮像制御部１０４からの制御信号に応じてレベルがランプ的に変化するランプ信号を出力する。
【００５６】
そして、比較器２１１は、ＤＡＣ２１４から入力されるランプ信号のレベルと、出力信号線２０７から入力される画素信号のレベルとを比較する。例えば、比較器２１１は、画素信号のレベルがランプ信号のレベルより低い場合にはハイレベルの比較信号を出力し、画素信号のレベルがランプ信号のレベルより高い場合にはローレベルの比較信号を出力する。
【００５７】
アップダウンカウンタ２１２は、比較器２１１の出力端子に接続され、例えば、比較信号がハイレベルからローレベルとなる期間をカウントする。このカウント処理により、各画素２００の出力信号は完全なデジタル信号値へ変換される。
【００５８】
なお、アップダウンカウンタ２１２では、リセットレベルをカウントダウンしたカウント値から、画素信号のレベルをカウントアップして比較信号がハイレベルからローレベルとなるまでの期間をカウントする。
【００５９】
このように、ＡＤ変換回路２１０で、リセットレベルと画素信号レベルの差分を算出することで、リセットレベルを除く画素信号のみを抽出することができる。
【００６０】
メモリ２１３は、アップダウンカウンタ２１２に接続され、アップダウンカウンタ２１２による画素信号のカウントの際に、比較信号がハイレベルからローレベルとなるまでの期間のカウント値を記憶する。
【００６１】
メモリ２１３に記憶された画素信号は、画像処理回路２２０に転送され、その他の画素の信号と共にデジタル画像信号として各種の画像処理が施され、信号処理部１０６へ出力される。
【００６２】
図４（ａ）は、本実施形態の積層型イメージセンサ１０３の撮像チップ３００と処理チップ３１０とが重ね合わせて固定される様子を示す斜視図である。図４（ｂ）、（ｃ）は本実施形態の積層型イメージセンサ１０３の撮像チップ３００と処理チップ３１０とが重ね合わせて固定された状態の平面図および（ｂ）のＸ−Ｘ断面図である。
【００６３】
本実施形態のセンサチップ１０３は、撮像チップ３００の上面を受光部として、撮像チップ３００の下面にマイクロパッド３０３を設け、処理チップ３１０の上面にマイクロパッド３１２を設けて、これらマイクロパッド３０３、３１２がマイクロバンプ５１０を介して接続されるように、各チップを重ね合わせた状態で接着剤やはんだ等の接合手段５４０により固定される。
【００６４】
また、本実施形態のセンサチップ１０３は、撮像チップ３００と処理チップ３１０とが列単位で接続されているため、撮像チップ３００と処理チップ３１０とを接続するときに画素直下の領域を接続する必要がない。すなわち、本実施形態では、図２に示したように撮像チップ３００の垂直信号線３０１ごとにＡＤ変換回路２１０を共有する構成である。このため、撮像チップ３００の受光部の画素領域４００に対応する位置ではなく、画素領域４００の周辺部分のみにマイクロパッド３０３が形成されている。
【００６５】
図示のように、第１の半導体基板である撮像チップ３００は、中央部分に画素２００が二次元状に配列された受光部の画素領域４００を有し、周辺部分に回路部を有する矩形状であり、裏面の周辺部分にマイクロパッド３０３が設けられている。
【００６６】
第２の半導体基板である処理チップ３１０は、第１の半導体基板のマイクロパッド３０３に対応する位置にマイクロパッド３１２が設けられている。
【００６７】
本実施形態では、撮像チップ３００と処理チップ３１０の接続部５２０を、撮像チップ３００における画素領域４００の周辺部分と、それに対応する処理チップ３１０の周辺部分に設けている。また、撮像チップ３００と処理チップ３１０における各接続部５２０以外の領域には互いに接触していない空間部５３０が形成された状態となる。空間部５３０は、撮像チップ３００の裏面と処理チップ３１０の表面との間の領域であって、撮像チップ３００における画素領域４００を含む位置に形成される。
【００６８】
このように、撮像チップ３００と処理チップ３１０の接続部５２０において、撮像チップ３００の裏面と、処理チップ３１０の表面とを重ねた状態で、撮像チップの裏面に配置されたマイクロパッド３０３と、処理チップ３１０の表面に配置されたマイクロパッド３１２とがマイクロバンプ５１０を介して電気的に接続される。そして、撮像チップ３００と処理チップ３１０は電気特性を保持し、接続不良が発生しないように強固に固定される。
【００６９】
このように構成されたセンサチップ１０３は、図５で後述するように、接続部５２０が曲げ変形しない状態で撮像面が湾曲されるので、撮像チップ３００における画素領域４００を含む領域を湾曲させる際の撮像特性の悪化や接続部５２０の接続不良を抑制することができる。
【００７０】
＜曲率制御部＞次に、図５を参照して、本実施形態の曲率制御部１０５の構成および機能について説明する。
【００７１】
図５に示すように、積層型イメージセンサ１０３は、中央部分に湾曲部５０１を有する撮像チップ３００と、撮像チップ３００と接続部５２０で接続される処理チップ３１０と、平坦部５０４および開口部５０５を有する台座５０３、底板５０６、吸引部５０７を備える。センサチップ１０３は、撮像チップ３００の受光部を上面側、処理チップ３１０を下面側として、その周辺部分の平坦形状の接続部５２０が台座５０３の平坦部５０４に接着剤等により固定される。また、底板５０６は、台座５０３の裏面側の開口部５０５を閉塞するように設けられる。そして、吸引部５０７は、底板５０６における開口部５０５に対応する位置に取り付けられている。
【００７２】
湾曲部５０１は、接続部５２０を除くチップの中央部分が台座５０３の開口部５０５側に円弧状に三次元的に湾曲可能である。
【００７３】
そして、吸引部５０７が、底板５０６により気密状態とされた開口部５０５の内部のガスを吸引し、開口部５０５の内部の気圧（負圧）を制御することにより湾曲部５０１の曲率を可変制御するように構成されている。
【００７４】
図中の点線は、センサチップ１０３の撮像チップ３００および処理チップ３１０が吸引部５０７によって所定の曲率に湾曲した状態を例示している。
【００７５】
本実施形態によれば、図８（ｂ）に示すように撮像チップ８０１と処理チップ８１０をほぼ全面が密着した状態で接続した構造と比較して、センサチップ１０３を湾曲させるための柔軟性を確保することができ、積層型にする利点を保持したまま撮像面の曲率可変機能を実現することができる。
【００７６】
このように、本実施形態のセンサチップ１０３は、撮像チップ３００と処理チップ３１０が接続される画素領域周辺の接続部５２０を曲げ変形しない構成とし、接続部以外の領域を曲げ変形可能としたことにより、接続部５２０の形状を変化させずに、接続部以外の画素領域４００を含む領域の湾曲形状を高精度に制御できるようになる。また、センサチップ１０３の湾曲形状を変化させた場合であってもチップ間の信号転送時における撮像特性の変化を抑えることができ、接続部分の接続不良が発生しにくい構造を実現することができる。
【００７７】
なお、撮像チップ３００の撮像面の曲率を変更する方法としては、上記のような負圧を用いた方式以外に、圧電素子を用いる方式や、センサチップ１０３の裏面側に磁性膜を形成し、マグネットや電磁コイルで発生する磁力を制御することにより曲率を可変とする方式などが適用可能である。
【００７８】
＜曲率制御テーブル＞次に、図６を参照して、本実施形態の積層型イメージセンサ１０３の撮像面の曲率制御に用いられる曲率制御テーブルについて説明する。
【００７９】
図６（ａ）は、ズームレンズのズーム位置とセンサチップ１０３の撮像面の曲率制御に用いる曲率制御値Ｃとを関連付けた曲率制御テーブル、図６（ｂ）は、撮像チップ３００の湾曲部５０１の曲率制御値Ｃとズーム位置と湾曲形状の関係を示している。本実施形態の撮像装置１００のメモリ部１０７には、図６（ａ）に示すような曲率制御テーブルが格納されている。曲率制御部１０５は、この曲率制御値Ｃを用いてセンサチップ１０３の撮像面がズームレンズのズーム位置に応じた曲率になるように制御する。この曲率制御テーブルに設定される曲率制御値Ｃは、ズーム位置ごとに適正な曲率になるようにセンサチップ１０３に対して予め実験などを行うことで求められる。
【００８０】
図６（ｂ）に示す例では、ズーム位置がテレ側に近づくほど曲率が小さく（湾曲部５０１の形状がフラットに近づく）、ワイド側に近づくほど曲率が大きくなる（湾曲部５０１の湾曲度が増す）ように曲率制御値Ｃが設定される。なお、本実施形態のズームレンズは、画像の撮影時やライブビュー時においてズーム位置がワイド側に近いほど、センサチップ１０３の撮像面への光線入射角が大きくなるように構成されている。
【００８１】
また、図６（ａ）の曲率制御テーブルでは、ズーム位置としてＷｉｄｅ、Ｍ１などのズームポイントを用いているが、各ズーム位置での焦点距離を用いてもよい。
【００８２】
このような曲率制御テーブルを用いることによって、ズーミング時にズーム位置に応じて変化するズームレンズの光線入射角に対し、撮像特性が最適に保持されるようにセンサチップ１０３の撮像面の曲率を制御することができる。
【００８３】
＜撮像素子の撮像面の曲率の可変制御＞次に、図７を参照して、本実施形態の撮像装置１００による積層型イメージセンサ１０３の撮像面の曲率の可変制御シーケンスについて説明する。
【００８４】
なお、図７に示す処理は、撮像装置１００が撮影モード時に開始され、主制御部１１１と曲率制御部１０５が協働して実行される。なお、主制御部１１１のＣＰＵは、メモリ部１０７から読み出したプログラムをメインメモリに展開して実行することで、図７の処理を実現する。
【００８５】
主制御部１１１は、操作部１１０を介して撮影動作の開始指示が入力されると、ステップＳ７０１において、撮影シーケンスに関わる制御パラメータなどの各種条件の初期設定を行う。
【００８６】
ステップＳ７０２では、主制御部１１１は、操作部１１０のズームレバーなどの操作によって設定されたズームレンズのズーム位置に関する情報を取得する。
【００８７】
ステップＳ７０３では、主制御部１１１は、図６（ａ）の曲率制御テーブルを参照して、ステップＳ７０２で取得したズーム位置情報に対応する曲率に設定するための制御値Ｃを生成し、曲率制御部１０５に付与する。
【００８８】
ステップＳ７０４では、曲率制御部１０５は、ステップＳ７０３で与えられた制御値Ｃに基づいて吸引部５０７の負圧制御を行う。そして、センサチップ１０３における撮像チップ３００の湾曲部５０１を曲げ変形させ、所望の曲率になるように制御する。
【００８９】
ステップＳ７０５では、主制御部１１１は、操作部１１０を介して撮影終了指示が入力されたか判定し、入力された場合は処理を終了する。また、入力されていない場合には、ステップＳ７０２に戻り、取得したズーム位置情報に応じた曲率制御を繰り返し実行する。
【００９０】
以上のように、本実施形態によれば、センサチップ１０３における処理チップ３１０に中空形状４１０を形成したことで、センサチップ１０３を湾曲させる際の柔軟性を保持し、撮像チップ３００の撮像面の曲率を高精度に制御できる。
【００９１】
［他の実施形態］
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【００９２】
また、本実施形態では、撮像チップ３００と処理チップ３１０を積層した構造を例示したが、本発明はこれに限らず、チップ間で信号の入出力が行われる他の半導体集積回路チップを積層して構成する場合にも適用可能である。
【符号の説明】
【００９３】
１００…撮像装置、１０１…光学系、１０３…積層型イメージセンサ、１０５…曲率制御部、１０６…信号処理部、１１１…主制御部、３００…撮像チップ、３１０…処理チップ
【図１】
0006650721.tif 000002
【図２】
0006650721.tif 000003
【図３】
0006650721.tif 000004
【図４】
0006650721.tif 000005
【図５】
0006650721.tif 000006
【図６】
0006650721.tif 000007
【図７】
0006650721.tif 000008
【図８】
0006650721.tif 000009