(57)【特許請求の範囲】
【請求項１】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルにおける読み出しおよび書き込み動作であって、ビットセルは、
第１のビット線に接続された第１の磁気トンネル接合部（ＭＴＪ）と、
第２のビット線に接続された第２のＭＴＪと、
前記第１のＭＴＪに接続された第１の端子、ゼロボルトにバイアスされた接地導体に接続された第２の端子、および第３の端子を有する第１のトランジスタと、
前記第２のＭＴＪに接続された第１の端子、前記接地導体に接続された第２の端子、および第３の端子を有する第２のトランジスタと、
前記第１のトランジスタの前記第１の端子に接続された第１の端子、前記第２トランジスタの前記第１の端子に接続された第２の端子、および第３の端子を有する第３のトランジスタと、を含み、
前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタの各第３の端子は共通のワード線により制御可能であり、
この読み出し動作は、
前記第１のビット線および前記第２のビット線にそれぞれ読み出し電流を供給し、前記共通のワード線に制御信号を供給して、前記第１のトランジスタを導通モードにして前記第１のＭＴＪと前記接地導体との間に第１の電流を流し、前記第２のトランジスタを導通モードにして前記第２のＭＴＪと前記接地導体との間に第２の電流を流し、前記第３のトランジスタを導通モードにして前記第１のトランジスタの前記第１の端子と前記第２のトランジスタの前記第１の端子との間に第３の電流を流す工程と、
前記第１のビット線と前記第２のビット線との間の電圧差を測定する工程と、を含み、
この書き込み動作は、
前記共通のワード線に制御信号を供給して、前記第１のトランジスタを通電モードにして、前記第１のＭＴＪから前記第１のトランジスタを通って前記接地導体まで第１の電流経路を供給し、前記第３のトランジスタを通電モードにして、前記第１のＭＴＪから前記第３のトランジスタを通って前記第２のＭＴＪまで第２の電流経路を供給し、および前記第２のトランジスタを通電モードにして、前記第１のＭＴＪから前記接地導体まで前記第３のトランジスタおよび前記第２のトランジスタを通って第３の電流経路を供給する工程と、
第１のビット線に書き込み電流を供給し、前記接地導体はゼロボルトのままで、前記第１のＭＴＪと前記第２のＭＴＪとの双方を切り替える工程と、を含み、
前記書き込み電流が前記第１のＭＴＪを通った後に、前記第１の電流経路と前記第３の電流経路の電気抵抗がバランスし、前記第１のビット線からの前記書き込み電流の一部は、前記第２の電流経路に沿って、前記第２のＭＴＪを通って、前記第２のビット線に供給され、前記第２のＭＴＪを切り替える、
読み出しおよび書き込み動作。
【請求項２】
さらに、前記読み出し動作中に、前記第１のビット線と前記第２のビット線との間の電圧差を測定することにより、前記第１のＭＴＪおよび前記第２のＭＴＪのそれぞれの抵抗状態を決定する工程を含む請求項１に記載の読み出しおよび書き込み動作。
【請求項３】
前記ＭＲＡＭビットセルは、スピントランスファトルク（ＳＴＴ）ＭＲＡＭを含む請求項１に記載の読み出しおよび書き込み動作。
【請求項４】
前記第１、第２、および第３のトランジスタのそれぞれは、読み出し動作および書き込み動作の間に制御可能である請求項１に記載の読み出しおよび書き込み動作。
【請求項５】
前記接地導体は、接地グリッドを含む請求項１に記載の読み出しおよび書き込み動作。
【請求項６】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルにおける書き込み動作であって、ビットセルは、
第１のビット線に接続された第１の磁気トンネル接合部（ＭＴＪ）と、
第２のビット線に接続された第２のＭＴＪと、
前記第１のＭＴＪに接続された第１の端子、接地導体に接続された第２の端子、および第３の端子を有する第１のトランジスタと、
前記第２のＭＴＪに接続された第１の端子、前記接地導体に接続された第２の端子、および第３の端子を有する第２のトランジスタと、
前記第１のトランジスタの前記第１の端子に接続された第１の端子、前記第２トランジスタの前記第１の端子に接続された第２の端子、および第３の端子を有する第３のトランジスタと、を含み、
前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタの各第３の端子は共通のワード線により制御可能であり、
この書き込み動作は、
前記共通のワード線に制御信号を供給して、前記第１のトランジスタを通電モードにして、前記第１のＭＴＪから前記第１のトランジスタを通って前記接地導体まで第１の電流経路を供給し、前記第３のトランジスタを通電モードにして、前記第１のＭＴＪから前記第３のトランジスタを通って前記第２のＭＴＪまで第２の電流経路を供給し、および前記第２のトランジスタを通電モードにして、前記第１のＭＴＪから前記接地導体まで前記第３のトランジスタおよび前記第２のトランジスタを通って第３の電流経路を供給する工程と、
第１のビット線に書き込み電流を供給し、前記接地導体はゼロボルトのままで、前記第１のＭＴＪと前記第２のＭＴＪとの双方を切り替える工程と、を含み、
前記書き込み電流が前記第１のＭＴＪを通った後に、前記第１の電流経路と前記第３の電流経路の電気抵抗がバランスし、前記第１のビット線からの前記書き込み電流の一部は、前記第２の電流経路に沿って、前記第２のＭＴＪを通って、前記第２のビット線に供給され、前記第２のＭＴＪを切り替える、
書き込み動作。
【請求項７】
前記第１のＭＴＪおよび前記第２のＭＴＪは、相補型ＭＴＪであり、
前記第１のＭＴＪは並列状態であり、前記第２のＭＴＪが逆並列状態である請求項６に記載の書き込み動作。
【請求項８】
前記第１のＭＴＪは、並列状態から逆並列状態にスイッチングされ、前記第２のＭＴＪは、逆並列状態から並列状態にスイッチングされる請求項６に記載の書き込み動作。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）ビットセルの分野に関し、より具体的には、３トランジスタ・スピントルク転送ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）ビットセルに関する。
【背景技術】
【０００２】
埋め込みスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の代わりにＳＴＴ−ＭＲＡＭにおける関心が高まっている。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ）におけるデータの不揮発性記憶装置に使用されることができる。ＭＴＪは、誘電体層によって分離されたピン層および自由層を含み、ピン層および自由層の相対的な磁気配向は、ＭＴＪの電気抵抗を決定する。ＭＴＪは、ピン層および自由層の磁化が並列に並んでいるときに比較的低い抵抗を有し、ピン層および自由層の磁化がそれぞれ逆並列であるときに比較的高い抵抗を有する。ピン層の磁化は、固定されてもよいのに対して、自由層の磁化の方向は、ＭＴＪを介して比較的高い電流を流すことによって設定されてもよい。
【０００３】
トンネル磁気抵抗比（ＴＭＲ）は、逆並列状態および並列状態における抵抗の差異の尺度である。既存のＭＲＡＭの１つの欠点は、それらのＴＭＲが比較的低くかつ変動し、動作中において逆並列状態および並列状態を区別するのを困難とする。この問題に対処する１つの方法は、異なる状態における２つのＭＴＪを有する相補型セルを使用することである。したがって、高抵抗状態および低抵抗状態の２つの異なる組み合わせでバイナリデータが記憶されることができる。
【０００４】
相補型セルがＭＲＡＭビットセルの可読性を向上させるとしても、縮小された面積を有するより高速でかつよりエネルギ効率の高いＭＲＡＭビットセルの必要性が依然としてある。
【発明の概要】
【０００５】
本発明の実施の形態の少なくともいくつかの目的は、より高速でかつよりエネルギ効率の高い読み出し動作および／または書き込み動作を提供することである。さらなる目的は、縮小された面積を有するＭＲＡＭビットセルを提供することである。
【０００６】
本発明のこの目的および他の目的のうちの少なくとも１つは、独立請求項に定義された特徴を有するＭＲＡＭビットセル、読み出し動作および書き込み動作によって達成される。本発明の好ましい実施の形態は、従属請求項によって特徴付けられる。
【０００７】
本発明の第１の態様によれば、第１のビット線に接続された第１のＭＴＪと、第２のビット線に接続された第２のＭＴＪとを有するＭＲＡＭビットセルが提供される。第１のＭＴＪおよび第２のＭＴＪは、それぞれ、第１のトランジスタおよび第２のトランジスタによって接地コネクタまたは接地グリッドに接続されており、第１のトランジスタの第１の端子は、第１のＭＴＪに接続されており、第２のトランジスタの第１の端子は、第２のＭＴＪに接続されており、第１のトランジスタおよび第２のトランジスタのそれぞれの第２の端子は、接地導体に接続されている。さらに、第１のトランジスタの第１の端子に接続された第１の端子と、第２のトランジスタの第１の端子に接続された第２の端子とを有する第３のトランジスタが設けられている。
【０００８】
第２の態様によれば、読み出し動作が第１の態様にかかるＭＲＡＭビットセルにおいて提供される。本方法は、第１のトランジスタを開放すること、すなわち、第１のＭＴＪと接地導体との間を電流が流れるのを可能とするようにトランジスタを導通状態にすることと、第２のＭＴＪと接地導体との間を電流が流れるのを可能とするように第２のトランジスタを開放することと、第１のトランジスタの第１の端子と第２のトランジスタの第１の端子との間を電流が流れるのを可能とするように第３のトランジスタを開放することとを備える。さらに、第１のビット線および第２のビット線にそれぞれ読み出し電流（または読み出し電圧）が供給または印加され、第１のビット線と第２のビット線との間の電圧差（または電流差）が測定される。
【０００９】
第３の態様によれば、第１の態様にかかるＭＲＡＭビットセルにおいて書き込み動作が提供される。書き込み動作は、読み出し動作に関連して記載されたのと同様の方法で、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを開放することによって実行される。しかしながら、本態様によれば、第１のトランジスタと接地導体との間、第１のＭＴＪと第２のＭＴＪとの間、および、第２のトランジスタを介して第１のＭＴＪから接地導体まで電流が流れるのを可能とするように第１のビット線または第２のビット線に対して書き込み電流（または電圧）が供給される。
【００１０】
第４の態様によれば、第１の態様にかかるＭＲＡＭビットセルにおける方法が提供され、第１のトランジスタ、第２のトランジスタおよび第３のトランジスタが開放される。さらに、読み出し動作の場合、第１のビット線および第２のビット線にそれぞれ読み出し電流が供給または印加されるのに対して、書き込み動作の場合、第１のビット線に書き込み電流が供給される。書き込み電流は、読み出し電流よりも大きくすることができる。あるいは、読み出し電流は、比較的短時間、すなわち、自由層の配向をスイッチングするほど十分に短くはない時間、書き込み電流以上とすることができる。
【００１１】
ＭＲＡＭビットセルはまた、３トランジスタ２接合（３Ｔ−２ＭＴＪ）ＭＲＡＭビットセルまたは３Ｔ−２ＭＴＪ  ＭＲＡＭ差動ビットセルとも称されてもよい。さらに、第１のビット線および第２のビット線は、それぞれ、ビットセルの相補的または差動構成を示すビット線およびビット線バーと称されてもよい。
【００１２】
接地導体または接地グリッドは、ゼロ電圧にバイアスされてもよい。したがって、他の電圧を達成するために必要とされたであろう追加のドライバまたはセレクタは省略されてもよい。
【００１３】
動作中において、ワード線は、第１のＭＴＪおよび第２のＭＴＪ上の電圧またはそれらを介して流れる電流を制御するように、第１、第２および／または第３のトランジスタを制御、すなわち開閉するために使用されてもよい。換言すれば、トランジスタは、第１のビット線と第２のビット線、第１のビット線と接地導体、および／または第２のビット線と接地導体との間における電流経路を画定するように動作されてもよい。例えば第１のＭＴＪおよび第２のＭＴＪの抵抗をそれぞれ測定するために、ならびに、低抵抗状態から高抵抗状態にまたはその逆にＭＴＪをスイッチングするために異なる電流経路が使用されてもよい。
【００１４】
ＭＴＪは、トンネリング層によって分離された２つの強磁性層から形成されることができる記憶素子の例である。固定層またはピン層と称されてもよい２つの強磁性層のうちの１つは、特定の方向に固定された磁化を有する。自由層と称されてもよい２つの強磁性層のうちの他の１つは、２つの異なる状態に変更することができる磁化方向を有することができる。自由層の異なる状態は、論理「１」または論理「０」のいずれかを表すために使用されてもよい。より具体的には、ＭＴＪの電気抵抗は、自由層磁化および固定層磁化が互いに並列であるかまたは逆並列であるかに依存してもよい。例えば、論理「１」状態は、第１のＭＴＪの自由層磁化が第１のＭＴＪの固定層磁化に対して逆並列でありかつ第２のＭＴＪの自由層磁化が第２のＭＴＪの固定層磁化に並列であるときに表されることができる。ＭＴＪには、面内磁気異方性または垂直磁気異方性（ＰＭＡ）が付与されてもよい。ＭＲＡＭなどのメモリ素子は、個々にアドレス指定可能なＭＴＪのアレイから構築されてもよく、ＭＴＪは、相補的なデュオとしてアドレス指定可能としてもよい。
【００１５】
読み出し動作は、それぞれ、第１のＭＴＪおよび第２のＭＴＪの抵抗レベルを決定するプロセスを指し、ＭＴＪの高抵抗状態および低抵抗状態の組み合わせは、ビットセルに記憶されたバイナリデータを示すことができる。読み出し動作の間、第１および第２のトランジスタ（アクセストランジスタとも称される）は、第１のＭＴＪおよび第２のＭＴＪを接地導体に接続するように動作されてもよい。そして、ビットセルに記憶されたデータは、それぞれ、例えば第１のビット線および第２のビット線における第１のＭＴＪと第２のＭＴＪとの間の電圧差を測定することによって決定されてもよい。測定された電圧差は、先に記載されたＴＭＲおよび任意のトランジスタとのミスマッチ、すなわち、第１のトランジスタと第２のトランジスタとの間の抵抗の差によって影響を受けることがある。したがって、ビットセルの可読性を向上させるようにトランジスタのミスマッチを低減することが望ましい。これは、読み出し動作中に第３のトランジスタも開放することによって達成されてもよく、それにより、第１のトランジスタと第２のトランジスタとの間に第３の電流を流すのを可能とする。したがって、第３のトランジスタは、ビットセルの可読性または検知マージンを向上させるように、アクセストランジスタについてのトランジスタのミスマッチを均等化または少なくとも部分的に補償するために使用されてもよい。
【００１６】
書き込み動作は、ＭＴＪの抵抗レベルを高抵抗状態から低抵抗状態へとまたはその逆に変化させるかまたは反転させるプロセスを指すことができる。抵抗レベルは、ＭＴＪを介して十分に高い電流または書き込み電流を流すことによって変更することができる。スイッチングに必要な最低電流はまた、臨界書き込み電流とも称されてもよい。通常、臨界書き込み電流は、並列に対する逆並列（ＡＰ２Ｐ）スイッチよりも逆並列に対する並列（Ｐ２ＡＰ）スイッチのほうが高い。
【００１７】
本態様は、３Ｔ−２ＭＴＪ  ＭＲＡＭビットセルの構成が、Ｐ２ＡＰおよびＡＰ２Ｐスイッチングイベントの間の差異、すなわち、各スイッチングイベントについての２つの異なる書き込み電流の使用を可能とするという点で有利である。本態様によれば、書き込み電流は、Ｐ２ＡＰスイッチについてブーストされてもよく、ＡＰ２Ｐスイッチについて部分的に再使用されてもよい。したがって、例えば、ＡＰ２ＰスイッチとＰ２ＡＰスイッチとを区別しない従来の技術と比較して、エネルギ消費を低減することができる。有利な書き込み動作を例示的なプロセスを用いてここで説明する。
【００１８】
書き込み動作の間、３つ全てのトランジスタが開放されるかまたは導通モードにされてもよく、書き込み電流が第１のビット線を介して第１のＭＴＪに供給されてもよい。第１のＭＴＪを通過した後、書込み電流は、３つの異なる電流経路−第１のトランジスタを通る接地導体までの第１の経路、第３のトランジスタを通りかつ第２のＭＴＪを介した第２のビット線までの第２の経路、ならびに、第３のトランジスタを通る第２のトランジスタを介した接地導体までの第３の経路をとることができる。換言すれば、ビットセルを流れる全ての電流は、第１のＭＴＪを流れることができるのに対して、第２のＭＴＪを流れる電流は、接地導体までの第１の経路および第３の経路をとる電流に起因して低くなることがある。この構成は、第１のＭＴＪを通る総書き込み電流に対する第２のＭＴＪを通る電流の比がＰ２ＡＰスイッチについての臨界書き込み電流に対するＡＰ２Ｐスイッチについての臨界書き込み電流の比以上であるように、第１の経路および第３の経路の抵抗が選択されるかまたは平衡がとられるのを可能とする。
【００１９】
上記書き込みプロセスは、本発明にかかる書き込みプロセスの例であり、例えば第２のＭＴＪが並列状態から逆並列状態にスイッチングされる同様の動作が適用可能であることが理解される。そのような場合、書き込み電流は、代わりに第２のビット線を介して第２のＭＴＪに供給されてもよく、第２のＭＴＪを流れる書き込み電流の一部は、第１のＭＴＪにおけるＡＰ２Ｐスイッチに使用される。
【００２０】
したがって、本態様は、読み出しプロセスおよび書き込みプロセスが、接地導体をゼロ電位に保ちながら、ソース線およびドライバおよびそれに関連付けられたセレクタを使用することなく実行され得るＭＲＡＭビットセルを提供する。
【００２１】
トランジスタは、例えば、ｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタ、ｐ型金属酸化物半導体トランジスタ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタまたは他の適切なスイッチング素子とすることができる。第１のトランジスタ、第２のトランジスタおよび第３のトランジスタは、同じ種類であってもよく異なる種類であってもよい。さらに、それらトランジスタは、同じサイズ、容量および／または抵抗を有してもよく、またはそれらの用語において異なっていてもよいことが理解される。
【００２２】
いくつかの代替案にかかる接地グリッドは、電源グリッドとすることができることが理解される。１つの例において、第１のトランジスタは、接地グリッドに接続された第２の端子を有するＮＭＯＳトランジスタとすることができるのに対して、第２のトランジスタは、電源グリッドに接続された第２の端子を有するＰＭＯＳトランジスタとすることができる。
【００２３】
実施の形態によれば、第１、第２および第３のトランジスタのゲートは、それぞれ、ワード線に接続されてもよい。ワード線はまた、制御線と称されてもよく、トランジスタのそれぞれは、各ワード線の論理状態に基づいて個々に制御されてもよい。
【００２４】
実施の形態によれば、第１、第２、および第３のトランジスタのゲートは、それぞれ、単一のワード線によって制御されてもよい。これは、複数のワード線およびドライバの必要性を低減する。
【００２５】
実施の形態によれば、ＭＲＡＭビットセルは、自由層の磁区を直接トルクするようにスピンアライメントされた電子を利用するＳＴＴ−ＭＲＡＭである。ＳＴＴは、有利には、臨界書き込み電流が低減されるのを可能とする。
【００２６】
実施の形態によれば、接地導体は、フロントエンド・オブ・ライン（ＦＥＯＬ）に配置された埋め込み相互接続として形成されてもよい。埋め込み相互接続は、ＦＥＯＬとＢＥＯＬとの間に延在する局所的な相互接続によってトランジスタのゲートに接続されてもよい。埋め込み相互接続を使用することにより、上記金属層内の配線を容易とすることができる。
【００２７】
実施の形態によれば、接地導体は、接地グリッドである。接地グリッドは、複数の相互接続されたまたは縫合された接地線から形成されてもよい。例えば信号接地線と比較してグリッド構成の利点は、複数のビットセルの電流を運ぶ単一の接地線が、抵抗、電圧降下およびエレクトロマイグレーションの増大をもたらすことがあるということである。
【００２８】
上述したもの以外の他の実施の形態も可能であることが理解される。また、本発明の第１の態様にかかるＭＲＡＭビットセルについての記載された実施の形態における特徴のいずれかは、第２の態様にかかる読み出し動作、第３の態様にかかる書き込み動作および第４の態様にかかる方法と組み合わされてもよいことが理解される。本発明によるさらなる目的またはその特徴および利点は、以下の詳細な開示、図面および添付された特許請求の範囲を検討すると明らかになる。当業者は、以下に記載されるもの以外の実施の形態を形成するように本発明の異なる特徴を組み合わせることができることを理解する。
【図面の簡単な説明】
【００２９】
本発明の上記ならびに追加の目的、特徴および利点は、添付図面を参照して本発明の好ましい実施の形態の以下の例示的および非限定的な詳細な説明によって良好に理解される。
【００３０】
【図１ａ】ピン層および自由層が並列磁化状態にあるＭＴＪを概略的に示す。
【図１ｂ】ピン層および自由層が逆並列磁化状態にあるＭＴＪを概略的に示す。
【図２】実施の形態にかかるＭＲＡＭビットセルのレイアウトを概略的に示す。
【図３】実施の形態にかかる読み出し動作中のＭＲＡＭビットセルにおける異なる電流経路を概略的に示す。
【図４】実施の形態にかかる書き込み動作中のＭＲＡＭビットセルにおける異なる電流経路を概略的に示す。
【図５】実施の形態にかかるＭＲＡＭビットセルにおける方法を示すフローチャートである。
【００３１】
全ての図面は、概略的なものであり、必ずしも縮尺どおりではなく、一般に本発明の実施の形態を解明するために必要な部分を示しているにすぎず、他の部分は省略されるかまたは単に示唆されてもよい。
【発明を実施するための形態】
【００３２】
本発明の例示的な実施の形態が示される添付図面を参照して、本発明がここでより完全に以下に記載される。しかしながら、本発明は、多くの異なる形態で具現化されてもよく、本願明細書に記載された実施の形態に限定されるものと解釈されるべきではない。むしろ、これらの実施の形態は、本開示が当業者に本発明の範囲を伝えるように例として提供される。さらにまた、同様の符号は、全体を通して同じまたは類似の要素または構成要素を指している。
【００３３】
図１ａおよび図１ｂを参照すると、実施の形態にかかるＭＴＪの２つの異なる磁化状態が示されている。ＭＴＪ１０は、トンネリング層１４によって分離されたピンまたは固定層１３および自由層１５などの２つの強磁性層を含むことができる。固定層１３は、特定の方向に固定された磁化を有することができるのに対して、自由層１５の磁化は、例えばＭＴＪ１０を通る書き込み電流によって変更されてもよい。トンネリング層１４は、例えばＭｇＯと、例えばＣｏＦｅＢからなる強磁性層１３、１５とから形成されてもよい。
【００３４】
ピン層１３および自由層１５の磁化の方向は、（図１ａにおける矢印によって示される）互いに並列または逆並列（図１ｂ）とすることができる。ＭＴＪ１０の電気抵抗は、並列磁化状態の方が低く、逆並列磁化状態の方が高い。したがって、２つの異なる磁化状態または抵抗状態は、論理「１」または論理「０」のいずれかを記憶するために使用されてもよい。
【００３５】
図２において、図１ａおよび図１ｂを参照して記載されたＭＴＪと同様の２つの相補型ＭＴＪを含むＭＲＡＭビットセルのレイアウトが示されている。ＭＲＡＭビットセル１００は、相補的な状態に配置されてもよい第１のＭＴＪ１１１および第２のＭＴＪ１１２を備えることができる。すなわち、第１のＭＴＪ１１１が並列状態にある場合、第２のＭＴＪ１１２は逆並列状態にあり、その逆もしかりである。
【００３６】
第１のＭＴＪ１１１は、第１のビット線ＢＬ１に接続されてもよく、第２のＭＴＪ１１２は、第２のビット線ＢＬ２に接続されてもよい。さらに、第１のＭＴＪ１１１および第２のＭＴＪ１１２は、それぞれ、第１のトランジスタ１２１および第２のトランジスタ１２２を介して、共通接地グリッドＧＮＤなどの共通接地導体に接続されてもよい。この例において、第１のトランジスタ１２１および第２のトランジスタ１２２は、それぞれ、第１のＭＴＪ１１１および第２のＭＴＪ１１２に接続されたドレイン端子を有してもよいのに対して、ソース端子は、接地グリッドＧＮＤに接続されてもよい。第１のトランジスタ１２１および第２のトランジスタ１２２のゲートは、それぞれ、ワード線ＷＬに接続されてもよい。ワード線ＷＬは、互いに並列でありかつビット線ＢＬ１、ＢＬ２に対して直交してもよい。さらに、第１のＭＴＪ１１１と第２のＭＴＪ１１２との間に、例えば第１のトランジスタ１２１のドレイン端子に接続されたドレイン端子と第２のトランジスタ１２２のドレイン端子に接続されたソース端子とを有する第３のトランジスタ１２３が配置されてもよい。第１のトランジスタ１２１および第２のトランジスタ１２２と同様に、第３のトランジスタ１２３のゲートは、ワード線ＷＬに接続されてもよい。
【００３７】
図３を参照すると、図２を参照して記載されたＭＲＡＭビットセルと同様に構成されたＭＲＡＭビットセルにおける読み出し動作が示されている。読み出し動作の間、３つ全てのトランジスタ１２１、１２２、１２３を、各ワード線ＷＬによって開放することができる。導通状態において、トランジスタ１２１、１２２、１２３は、ビットセルを通る以下の３つの異なる電流経路を定義することができる：第１のトランジスタ１２１を通る第１のＭＴＪ１１１から接地グリッドＧＮＤまでの第１の電流経路Ｉ１；第２のトランジスタ１２２を通る第２のＭＴＪ１１２から接地グリッドＧＮＤまでの第２の電流経路Ｉ２；および第３のトランジスタ１２３および第２のトランジスタ１２２（または第１のトランジスタ１２１）を通る第１のＭＴＪ１１１（または第２のＭＴＪ１１２）から接地グリッドＧＮＤまでの第３の電流経路Ｉ３。第３の電流経路Ｉ３の方向は、それぞれ、第１および第２のトランジスタ１２１および１２２のドレインにおける電圧に依存し、第１および第２のトランジスタ１２１および１２２の間のトランジスタのミスマッチに応じていずれかの方向に配向されることができる。第３の電流経路Ｉ３は、ドレインを等しくすることによってミスマッチの影響を低減する方向に動作することができる。ビットセル１００によって記憶されたデータは、それぞれ、第１のビット線ＢＬ１および第２のビット線ＢＬ２によって第１のＭＴＪ１１１および第２のＭＴＪ１１２に対して読み出し電流ＩＲを供給することによって読み出されることができる。読み出し電流ＩＲは、第１の電流経路Ｉ１、第２の電流経路Ｉ２および第３の電流経路Ｉ３の１つまたはいくつかを介して接地グリッドＧＮＤに流すことができる。第１のＭＴＪ１１１および第２のＭＴＪ１１２の各抵抗状態、したがってビットセル１００に記憶されたバイナリデータを、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電圧差を測定することによって決定することができる。第１のトランジスタ１２１と第２のトランジスタ１２２との間のトランジスタミスマッチの場合、ミスマッチを、第３の電流経路Ｉ３を通る補償電流によって低減または緩和することができる。
【００３８】
図４は、本発明の実施の形態にかかる書き込み動作を示している。書き込み動作を、図２および図３に関連して記載されたＭＲＡＭビットセルと同様に構成されたＭＲＡＭビットセルにおいて実行することができる。第１のトランジスタ１２１を介した第１のＭＴＪ１１１から接地グリッドＧＮＤまでの第１の電流経路Ｉ１、第３のトランジスタ１２３を介した第１のＭＴＪ１１１から第２のＭＴＪ１１２までの第２の電流経路Ｉ２、および、第３のトランジスタ１２３および第２のトランジスタ１２２を介した第１のＭＴＪ１１１から接地グリッドＧＮＤまでの第３の電流経路Ｉ３を画定するように、ゲート電圧または制御信号をトランジスタ１２１、１２２、１２３のそれぞれに印加することができる。書き込み動作の間、第１のビット線ＢＬ１によって第１のＭＴＪ１１１に書き込み電流ＩＷが供給され、ビットセル１００を通って供給されることができる。第１の経路Ｉ１および第３の経路Ｉ３（および／または場合によっては第２の経路Ｉ２）の電気抵抗は、第１のＭＴＪ１１１を通る電流ＩＷが第１のＭＴＪ１１１を反転またはスイッチングするために必要とされるモーメントのために臨界書き込み電流以上であるように、また、第２のＭＴＪ１１２を通る電流Ｉ２が第２のＭＴＪ１１２を反転またはスイッチングするために必要とされるモーメントのために臨界書き込み電流以上であるように、平衡をとることができる。
【００３９】
図５は、実施の形態にかかるＭＲＡＭビットセルにおける方法を概略的に示している。ＭＲＡＭビットセルは、図２〜図４に関連して記載されたＭＲＡＭビットセルと同様に構成されてもよい。本実施の形態にかかる方法５００は、第１のトランジスタを開放する（すなわち、トランジスタを導通状態にする）ステップ（５１１）と、第２のトランジスタを開放するステップ（５１２）と、第３のトランジスタを開放するステップ（５１３）と、読み出し動作の場合、第１のビット線および第２のビット線にそれぞれ読み出し電流を供給するステップ（５２０）とを備えることができる。３つ全てのトランジスタが同じワード線に接続されている場合、それらは、略同時に動作または開放されるであろう。次のステップにおいて、第１のビット線と第２のビット線との間の電圧差を測定することができる（５３０）。方法５００は、さらにまたは代替的に、書き込み動作の場合、第１のビット線に書き込み電流を供給するステップ（５４０）を備えることができ、書き込み電流は、ＭＲＡＭビットセルに情報を記憶させるように読み出し電流より大きくすることができる。
【００４０】
結論として、ＭＲＡＭビットセルが開示されている。ＭＲＡＭビットセルは、第１のビット線に接続された第１のＭＴＪと、第２のビット線に接続された第２のＭＴＪとを備える。さらに、ＭＲＡＭビットセルは、第１のＭＴＪに接続された第１の端子および接地導体に接続された第２の端子を有する第１のトランジスタと、第２のＭＴＪに接続された第１の端子および接地導体に接続された第２の端子を有する第２のトランジスタと、第１のトランジスタの第１の端子に接続された第１の端子および第２のトランジスタの第１の端子に接続された第２の端子を有する第３のトランジスタとを備える。ＭＲＡＭビットセルにおける読み出し動作および書き込み動作ならびにそのようなＭＲＡＭビットセルにおける方法がまた開示されている。
【００４１】
本発明は、添付図面および上記説明において詳細に示されて記載されてきたが、そのような図示および記載は、説明的または例示的であって限定的ではないと考えられるべきである。本発明は、開示された実施の形態に限定されるものではない。開示された実施の形態に対する他の変更は、図面、開示および添付した特許請求の範囲の研究から特許請求された発明を実施する上で当業者によって理解されて達成されることができる。特定の尺度または特徴が相互に異なる従属請求項に記載されているという単なる事実は、これらの尺度または特徴の組み合わせが利用されることができないことを示すものではない。特許請求の範囲におけるいかなる参照符号も、その範囲を限定するものとして解釈されるべきではない。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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