(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より不純物濃度が一桁以上高い第２導電型の第２半導体領域と、
前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第２半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記ゲート電極と電気的に接続されたゲート電極パッドと、
を備え、
前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、
前記第１半導体層と前記第２半導体層が設けられており、
前記第１半導体領域と前記第２半導体領域は設けられておらず、
前記第１範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域と、
前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第２半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記ゲート電極と電気的に接続されたゲート電極パッドと、
を備え、
前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、
前記第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域よりも不純物濃度が一桁以上低く、前記第２半導体層より膜厚が薄い第２導電型の第３半導体層と、が設けられており、
前記第１範囲内の前記第３半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする半導体装置。
【請求項３】
前記ライフタイムキラー領域は、前記第１範囲内において、前記第２半導体層と前記第１半導体層との界面を超えて、更に前記第１半導体層に達することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ライフタイムキラー領域は、前記第１範囲内において、前記第３半導体層と前記第１半導体層との界面を超えて、更に前記第１半導体層に達することを特徴とする請求項２に記載の半導体装置。
【請求項５】
電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つから前記半導体基板への深さ方向にかけて、前記電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つと深さ方向に対向する第２範囲内では、
前記第１半導体層と前記第２半導体層が設けられており、
前記第１半導体領域と前記第２半導体領域は設けられておらず、
前記第２範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする請求項１に記載の半導体装置。
【請求項６】
電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つから前記半導体基板への深さ方向にかけて、前記電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つと深さ方向に対向する第２範囲内では、
前記第１半導体層と前記第３半導体層が設けられており、
前記第１半導体領域と前記第２半導体領域は設けられておらず、
前記第２範囲内の前記第３半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする請求項２に記載の半導体装置。
【請求項７】
第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より不純物濃度が一桁以上高い第２導電型の第２半導体領域を形成する第４工程と、
前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記第１半導体領域と前記第２半導体領域の表面に第１電極を形成する第６工程と、
前記半導体基板の裏面に第２電極を形成する第７工程と、
前記ゲート電極と電気的に接続されたゲート電極パッドを形成する第８工程と、
を含み、
前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、
前記第１半導体層と前記第２半導体層とを形成し、
前記第１半導体領域と前記第２半導体領域は形成せず、
前記第１範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記第２半導体層は前記第３半導体層を囲むことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。【０００４】
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献１参照）。【０００５】
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。【０００６】
図１１は、従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。図１１に示すように、ｎ+型炭化珪素基板１のおもて面にｎ-型炭化珪素エピタキシャル層２が堆積され、ｎ-型炭化珪素エピタキシャル層２の表面にｐ型ベース層３が選択的に設けられる。また、ｐ型ベース層３の表面にｎ+型ソース領域４、ｐ+型コンタクト領域５が選択的に設けられる。【０００７】
ｐ型ベース層３およびｎ+型ソース領域４との表面に、ゲート絶縁膜６を介してゲート電極８が設けられている。また、ｎ-型炭化珪素エピタキシャル層２、ｐ+型コンタクト領域５およびｎ+型ソース領域４の表面に、ソース電極１０が設けられている。また、ｎ+型炭化珪素基板１の裏面には、ドレイン電極１４が設けられている。【０００８】
図１１は、素子構造が形成されオン状態のときに電流が流れる活性領域の構造を示す断面図である。この中で、ゲートパッド部２０は、絶縁膜７および層間絶縁膜９によりｐ+型コンタクト領域と絶縁され、ゲート電極８と電気的に接続されたゲート電極パッド１１が設けられた領域であり、主素子として適用しない領域である。【０００９】
図１１の構造のＭＯＳＦＥＴにおいて、ソース電極１０に対しドレイン電極１４に正の電圧が印加された状態でゲート電極８にゲートしきい値Ｖｔｈ以下の電圧が印加されている場合には、ｐ型ベース層３とｎ-型炭化珪素エピタキシャル層２の間のＰＮ接合が逆バイアスされた状態であるため電流は流れない。一方、ゲート電極８にゲートしきい値Ｖｔｈ以上の電圧を印加すると、ゲート電極８直下のｐ型ベース層３の表面にはｎ型の反転層（チャネル）が形成されることにより電流が流れるため、ゲート電極８に印加する電圧によってＭＯＳＦＥＴのスイッチング動作を行うことができる。ＭＯＳＦＥＴがオフしている際、ソース電極１０に高電位を印加することでｐ型ベース層３とｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２からなる内蔵ＰＮ（ｐｉｎ）ダイオードを駆動できる。【００１０】
また、ゲートパッド下に形成したダイオード専用の金属電極により、ゲートパッド下に形成したＰＮダイオード及び内蔵ダイオードの順方向電圧Ｖｆを低下し、内蔵ダイオードのオン動作時の損失を低減する技術がある（例えば、下記特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１６−５８４９８号公報
【非特許文献】
【００１２】
【非特許文献１】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム  セミコンダクターズ  フォー  ハイパワー  エレクトロニクス（Ｏｐｔｉｍｕｍ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ｆｏｒ  Ｈｉｇｈ−Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー  トランザクションズ  オン  エレクトロン  デバイシズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ここで、ソース電極１０に高電位を印加して、内蔵ＰＮダイオードを駆動すると、内蔵ＰＮダイオードに電流が流れる（例えば、図１１のＡ）。縦型ＳｉＣ−ＭＯＳＦＥＴでは、縦方向（図１１のＹ軸方向）では、電位が同じであるため、電流は同心円状に広がる。この際、ゲート電極パッド１１が設けられた領域では、上部（Ｙ軸の正方向）に層間絶縁膜９が設けられているため、キャリアは上部に逃れることができない。【００１４】
このため、キャリアがゲート電極パッド１１の両端（例えば、図１１のＢ）に集中してしまう。この場合、この箇所で電導度変調の率が高くなり、結晶欠陥が発生しやすくなる。この結晶欠陥により、オン抵抗が増加して、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆが変動するという問題がある。【００１５】
この発明は、上述した従来技術による問題点を解消するため、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動する場合に結晶欠陥の発生を抑制できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より不純物濃度が一桁以上高い第２導電型の第２半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域と前記第２半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記ゲート電極と電気的に接続されたゲート電極パッドが設けられる。また、前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、前記第１半導体層と前記第２半導体層が設けられており、前記第１半導体領域と前記第２半導体領域は設けられておらず。前記第１範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられる。
【００１７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より高不純物濃度の第２導電型の第２半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記第１半導体領域と前記第２半導体領域の表面に第１電極が設けられる。前記半導体基板の裏面に第２電極が設けられる。前記ゲート電極と電気的に接続されたゲート電極パッドが設けられる。また、前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、前記第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体領域よりも不純物濃度が一桁以上低く、前記第２半導体層より膜厚が薄い第２導電型の第３半導体層と、が設けられている。前記第１範囲内の前記第３半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられる。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー領域は、前記第１範囲内において、前記第２半導体層と前記第１半導体層との界面を超えて、更に前記第１半導体層に達することを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー領域は、前記第１範囲内において、前記第３半導体層と前記第１半導体層との界面を超えて、更に前記第１半導体層に達することを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つから前記半導体基板への深さ方向にかけて、前記電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つと深さ方向に対向する第２範囲内では、前記第１半導体層と前記第２半導体層が設けられており、前記第１半導体領域と前記第２半導体領域は設けられておらず、前記第２範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つから前記半導体基板への深さ方向にかけて、前記電流センスパッド部、温度センスパッド部および演算回路部のいずれか１つと深さ方向に対向する第２範囲内では、前記第１半導体層と前記第３半導体層が設けられており、前記第１半導体領域と前記第２半導体領域は設けられておらず、前記第２範囲内の前記第３半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域が設けられることを特徴とする。
【００２３】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に、前記第２半導体層より不純物濃度が一桁以上高い第２導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記第１半導体領域と前記第２半導体領域の表面に第１電極を形成する第６工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第７工程を行う。次に、前記ゲート電極と電気的に接続されたゲート電極パッドを形成する第８工程を行う。また、前記ゲート電極パッドから前記半導体基板への深さ方向にかけて、前記ゲート電極パッドに対向する第１範囲内では、前記第１半導体層と前記第２半導体層とを形成し、前記第１半導体領域と前記第２半導体領域は形成せず、前記第１範囲内の前記第２半導体層の内部全体に、ライフタイムキラーを注入したライフタイムキラー領域を形成する。また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は前記第３半導体層を囲むことを特徴とする。
【００２４】
上述した発明によれば、ゲートパッド部において、ゲート電極パッドと深さ方向に対向する炭化珪素半導体基体の領域（下部領域）は、他の領域よりキャリアの再結合率が低くなっている。これにより、ソース電極（第１電極）に高電位を印加して、内蔵ＰＮダイオードを駆動する際、下部領域に流れる電流が減少し、電流の集中が軽減され、電導度変調の率が低くなり、結晶欠陥が発生することを低減できる。このため、結晶欠陥により半導体装置のオン抵抗が増加することがなく、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆの変動を抑えることができ、半導体装置の信頼性を保つことが可能になる。
【発明の効果】
【００２５】
本発明にかかる半導体装置および半導体装置の製造方法によれば、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動する場合に結晶欠陥の発生を抑制できるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１Ａ】図１Ａは、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である（その１）。
【図１Ｂ】図１Ｂは、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である（その２）。
【図２】図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である（その１）。
【図３】図３は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である（その２）。
【図４】図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である（その３）。
【図５】図５は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。
【図６】図６は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。
【図７】図７は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。
【図８】図８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。
【図９】図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１０】図１０は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図１１】図１１は、従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構造を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
【００２８】
（実施の形態１）
本発明にかかる半導体装置は、シリコンよりバンドギャップが広いワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１Ａ、図１Ｂは、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。
【００２９】
図１Ａ、図１Ｂに示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の半導体基板）１の主面（おもて面）上にｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
【００３０】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板１単体、またはｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。
【００３１】
図１Ａ、図１Ｂに示すように、実施の形態１にかかる炭化珪素半導体装置は、ドレイン領域となるｎ+型炭化珪素基板１のｎ-型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ドレイン電極（第２電極）１４が設けられている。また、外部装置と接続するためのドレイン電極パッド（不図示）が設けられている。
【００３２】
炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ-型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ型ベース層（第２導電型の第２半導体層）３が選択的に設けられている。ｐ型ベース層３は、例えばアルミニウム（Ａｌ）がドーピングされている。
【００３３】
ｐ型ベース層３の表面には、ｎ+型ソース領域（第１導電型の第１半導体領域）４およびｐ+型コンタクト領域（第２導電型の第２半導体領域）５が設けられている。また、ｎ+型ソース領域４およびｐ+型コンタクト領域５は互いに接する。ｎ+型ソース領域４は、ｐ+型コンタクト領域５の外周に配置されている。
【００３４】
また、ｐ型ベース層３の、ｎ+型ソース領域４とｎ-型炭化珪素エピタキシャル層２とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜６を介して、ｎ-型炭化珪素エピタキシャル層２の表面に設けられていてもよい。
【００３５】
図１Ａ、図１Ｂでは、１つと半分のＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。
【００３６】
層間絶縁膜９は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極８を覆うように設けられている。ソース電極（第１電極）１０は、層間絶縁膜９に開口されたコンタクトホールを介して、ｎ+型ソース領域４およびｐ+型コンタクト領域５に接する。ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０上には、電極パッド（不図示）が設けられている。
【００３７】
図１Ａ、図１Ｂは、素子構造が形成されオン状態のときに電流が流れる活性領域の構造を示す。この中で、ゲートパッド部２０は、ゲート電極８と電気的に接続されたゲート電極パッド１１が設けられた領域であり、ＭＯＳ構造が形成されず、主素子として適用しない領域である。ゲートパッド部２０では、炭化珪素半導体基体の表面に絶縁膜７が設けられ、その表面に層間絶縁膜９が設けられ、その表面にゲート電極パッド１１が設けられている。
【００３８】
ゲートパッド部２０において、ゲート電極パッド１１と深さ方向（ソース電極１０からドレイン電極１４への方向）に対向する炭化珪素半導体基体の領域（例えば、絶縁膜７直下のｐ型ベース層３、以下、下部領域と称する）は、ソース電極１０と深さ方向に対向する半導体領域（例えば、ｐ+型コンタクト領域５）よりキャリアの再結合率が低くなっている。このように、下部領域ではキャリアの再結合率が低いため、ソース電極１０に高電位を印加して、内蔵ＰＮダイオードを駆動する際、下部領域に流れる電流が減少する。このため、下部領域での電流の集中が軽減され、電導度変調の率が低くなり、結晶欠陥が発生することを低減できる。
【００３９】
具体的には、下部領域には、ｐ+型コンタクト領域５が設けられていなく、ｐ型ベース層３が設けられている。ｐ+型コンタクト領域５は、ソース電極１０のコンタクトホールの部分のみに設けられている。ｐ型ベース層３の不純物濃度は、ｐ+型コンタクト領域５の不純物濃度より、一桁低くなっている。例えば、ｐ+型コンタクト領域５の不純物濃度は、１×１０17〜１×１０19／ｃｍ3であり、ｐ型ベース層３の不純物濃度は、１×１０16〜１×１０18／ｃｍ3である。このように、不純物濃度を一桁低くすることで、下部領域は、キャリアの再結合率を低くしている。また、ｐ+型コンタクト領域５の不純物濃度を低くして、キャリアの再結合率を低くすることもできるが、コンタクト抵抗が大きくなるため、ｐ+型コンタクト領域５の不純物濃度を低くすることは好ましくない。
【００４０】
また、下部領域に、少数キャリアに対する再結合中心となるライフタイムキラーを注入したライフタイムキラー領域１６を設けてもよい。例えば、図１Ａに示すように、ｐ型ベース層３とｎ-型炭化珪素エピタキシャル層２との界面の近傍にライフタイムキラー領域１６を設けてもよい。また、図１Ｂに示すように、ｐ型ベース層３と重なるようにライフタイムキラー領域１６を設けても良い。また、ライフタイムキラーは、例えば、プロトン（Ｈ+）やヘリウム（Ｈｅ）によってできる格子欠陥である。また、ライフタイムキラーは、ライフタイムを減少させる元素、例えば金（Ａｕ）や白金（Ｐｔ）であってもよい。
【００４１】
図２〜図４は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図２〜図４に示すように、ソース電極１０およびゲート電極パッド１１が設けられた活性領域の周囲を囲んで耐圧を保持する終端構造部１７が設けられている。ここで、図１Ａ、図１Ｂは、図２のＡ−Ａ’における断面図である。
【００４２】
また、図３に示すように、素子の中央部に、図４に示すように、素子の周辺部に、ゲート電極パッド１１、電流センスパッド１２および温度センスパッド１３が、それぞれ１つまたは複数設けられている。電流センスパッド１２および温度センスパッド１３は、ゲートパッド部２０と同様にＭＯＳ構造が形成されず、主素子として適用しない領域である。このため、これらの領域と深さ方向に対向する炭化珪素半導体基体の領域もゲート電極パッド１１の下部領域と同様の構造であってもよい。また、電流センスパッド１２および温度センスパッド１３以外の、ＭＯＳ構造が形成されず、主素子として適用しない領域（例えば、演算回路部）と深さ方向に対向する炭化珪素半導体基体の領域も同様の構造であってもよい。
【００４３】
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。図５〜図８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば２×１０19／ｃｍ3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16／ｃｍ3の不純物濃度で窒素がドーピングされた厚さ１０μｍ程度のｎ-型炭化珪素エピタキシャル層２を成長させる。ここで、図５に示される構造となる。
【００４４】
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ-型炭化珪素エピタキシャル層２の表面層に、ｐ型ベース層３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ型ベース層３の不純物濃度が１×１０16〜１×１０18／ｃｍ3となるようにドーズ量を設定してもよい。ここで、図６に示される構造となる。
【００４５】
次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｎ+型ソース領域４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｐ+型コンタクト領域５を選択的に形成する。例えば、ドーパントをアルミニウムとし、ｐ+型コンタクト領域５の不純物濃度が１×１０17〜１×１０19／ｃｍ3となるようにドーズ量を設定してもよい。
【００４６】
また、ｐ+型コンタクト領域５は、ソース電極１０のコンタクトホールの部分のみに形成する。このため、ゲートパッド部２０において、ゲート電極パッド１１と深さ方向に対向する領域（下部領域）には、ｐ+型コンタクト領域５が形成されない。これにより、下部領域は、キャリアの再結合率が低くなる。ここで、図７に示される構造となる。
【００４７】
次に、ｎ+型ソース領域４、ｐ+型コンタクト領域５を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２０分間であってもよい。
【００４８】
ｎ+型ソース領域４、ｐ+型コンタクト領域５を形成する順序は種々変更可能である。
【００４９】
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６、絶縁膜７となる酸化膜を形成する。この熱酸化は、酸素（Ｏ2）と水素（Ｈ2）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層３およびｎ-型炭化珪素エピタキシャル層２の表面に形成された各領域が絶縁膜７、ゲート絶縁膜６で覆われる。
【００５０】
次に、ゲート絶縁膜６上に、ゲート電極８として、例えばリン（Ｐ）がドープされた多結晶シリコン層（ポリシリコン（ｐｏｌｙ−Ｓｉ）層）を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層３の、ｎ+型ソース領域４とｎ-型炭化珪素エピタキシャル層２とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ-型炭化珪素エピタキシャル層２上に多結晶シリコン層を残してもよい。
【００５１】
次に、ゲート絶縁膜６、絶縁膜７を覆うように、層間絶縁膜９として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を成膜する。層間絶縁膜９の厚さは１．０μｍであってもよい。次に、層間絶縁膜９、ゲート絶縁膜６および絶縁膜７をパターニングして選択的に除去してコンタクトホールを形成し、ｎ+型ソース領域４およびｐ+型コンタクト領域５を露出させる。次に、層間絶縁膜９を平坦化するための熱処理（リフロー）を行う。ここで、図８に示される構造となる。
【００５２】
次に、ゲート電極８上の層間絶縁膜９の表面に、ソース電極１０を成膜する。このとき、コンタクトホール内にもソース電極１０を埋め込み、ｎ+型ソース領域４およびｐ+型コンタクト領域５とソース電極１０とを接触させる。次に、コンタクトホール以外のソース電極１０を選択的に除去する。
【００５３】
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、ドレイン電極１４として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１とドレイン電極１４とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１０および層間絶縁膜９を覆うように、ゲート電極パッド１１およびソース電極パッドとなる電極パッドを堆積する。電極パッドの層間絶縁膜９上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッドを選択的に除去する。
【００５４】
次に、ドレイン電極１４の表面に、ドレイン電極パッドとして例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、保護膜を表面に形成してもよい。これにより、図１Ａ、図１Ｂに示すＭＯＳＦＥＴが完成する。
【００５５】
以上、説明したように、実施の形態１にかかる半導体装置によれば、ゲートパッド部において、ゲート電極パッドと深さ方向に対向する炭化珪素半導体基体の領域（下部領域）は、他の領域よりキャリアの再結合率が低くなっている。これにより、ソース電極に高電位を印加して、内蔵ＰＮダイオードを駆動する際、下部領域に流れる電流が減少し、電流の集中が軽減され、電導度変調の率が低くなり、結晶欠陥が発生することを低減できる。このため、結晶欠陥により半導体装置のオン抵抗が増加することがなく、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈと内蔵ＰＮダイオードの順方向電圧Ｖｆの変動を抑えることができ、半導体装置の信頼性を保つことが可能になる。
【００５６】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図９に示すように、実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース層３が下部領域に設けられず、下部領域にはｐ型炭化珪素層１５が設けられていることである。
【００５７】
ｐ型炭化珪素層１５の膜厚は、ｐ型ベース層３の膜厚より薄く、ｐ+型コンタクト領域５の膜厚と同程度である。また、ｐ型炭化珪素層１５は、ｐ型ベース層３と接続して、ｐ型炭化珪素層１５の不純物濃度は、１×１０16〜１×１０18／ｃｍ3である。このように、不純物濃度をｐ+型コンタクト領域５より一桁低くすることで、下部領域におけるキャリアの再結合率を低くしている。また、実施の形態２でも、例えば、ｐ型炭化珪素層１５とｎ-型炭化珪素エピタキシャル層２との界面の近傍にライフタイムキラー領域（不図示）を設けてもよい。
【００５８】
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。実施の形態２にかかる半導体装置の製造方法は、まず、実施の形態１と同様にｐ型ベース層３を選択的に形成する工程を行う。この際、実施の形態２では、下部領域にｐ型ベース層３を形成しない。
【００５９】
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ-型炭化珪素エピタキシャル層２の表面層に、ｐ型炭化珪素層１５を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ型炭化珪素層１５の不純物濃度が１×１０16〜１×１０18／ｃｍ3となるようにドーズ量を設定してもよい。
【００６０】
次に、実施の形態１と同様にｎ+型ソース領域４を選択的に形成する工程以降の工程を行うことで、図９に示すＭＯＳＦＥＴが完成する。また、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ｐ型炭化珪素層１５を形成する順序は種々変更可能である。
【００６１】
以上、説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１と同様に、下部領域は、他の領域よりキャリアの再結合率が低くなっている。このため、実施の形態２は、実施の形態１と同様の効果を有する。また、実施の形態２では、ｐ型炭化珪素層により、不純物濃度を一桁低くすることで、下部領域のキャリアの再結合率を低くしているため、ｐ型ベース層の不純物濃度を高くすることが可能になる。
【００６２】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図１０に示すように、実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ型ベース層３が下部領域に設けられず、下部領域には、ｎ-型炭化珪素エピタキシャル層２が設けられていることである。
【００６３】
ｎ-型炭化珪素エピタキシャル層２の不純物濃度が、例えば、１．０×１０16／ｃｍ3程度であるため、下部領域の不純物濃度は、ｐ+型コンタクト領域５の不純物濃度１×１０17〜１×１０19／ｃｍ3より一桁低くなる。このように、不純物濃度を一桁低くすることで、下部領域におけるキャリアの再結合率を低くしている。また、実施の形態３でも、例えば、ｎ-型炭化珪素エピタキシャル層２の内部にライフタイムキラー領域（不図示）を設けてもよい。
【００６４】
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
実施の形態３にかかる炭化珪素半導体装置は、実施の形態２にかかる炭化珪素半導体装置の製造方法において、ｐ型炭化珪素層１５を形成しないことにより製造される。このため、実施の形態３にかかる炭化珪素半導体装置の製造方法の説明は省略する。
【００６５】
以上、説明したように、実施の形態３にかかる半導体装置によれば、実施の形態１と同様に、下部領域は、他の領域よりキャリアの再結合率が低くなっている。このため、実施の形態３は、実施の形態１と同様の効果を有する。また、実施の形態３では、ｎ-型炭化珪素エピタキシャル層により、不純物濃度を一桁低くすることで、下部領域のキャリアの再結合率を低くしているため、ｐ型ベース層の不純物濃度を高くすることが可能になる。
【００６６】
また、実施の形態１〜３では、プレーナー型のＭＯＳＦＥＴについて説明してきたが、ゲートパッド部２０の構造を同様にすることで、トレンチ型のＭＯＳＦＥＴにも適用可能である。
【００６７】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。例えば、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いることで、ＩＧＢＴに適用することができる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６８】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００６９】
１  ｎ+型炭化珪素基板
２  ｎ-型炭化珪素エピタキシャル層
３  ｐ型ベース層
４  ｎ+型ソース領域
５  ｐ+型コンタクト領域
６  ゲート絶縁膜
７  絶縁膜
８  ゲート電極
９  層間絶縁膜
１０  ソース電極
１１  ゲート電極パッド
１２  電流センスパッド
１３  温度センスパッド
１４  ドレイン電極
１５  ｐ型炭化珪素層
１６  ライフタイムキラー領域
１７  終端構造部
２０  ゲートパッド部
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006766889.tif 000009
【図８】
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【図９】
0006766889.tif 000011
【図１０】
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【図１１】
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