(57)【特許請求の範囲】
【請求項１】
高電位側端子、低電位側端子、及び制御端子を有し、主電流経路に接続される主スイッチング素子と、
高電位側スイッチング素子と低電位側スイッチング素子と有し、前記高電位側スイッチング素子の出力端子と前記低電位側スイッチング素子の入力端子とを前記制御端子に電気的に接続するプッシュプル回路と、
前記低電位側スイッチング素子の入力端子と前記制御端子との間に接続される第１抵抗と、
前記第１抵抗と並列に接続される第１コンデンサと、
前記第１抵抗と前記制御端子との接続点と、前記高電位側端子と間に接続される第２コンデンサとを備え、
前記高電位側スイッチング素子の入力端子と前記低電位側スイッチング素子の出力端子は、駆動用電源に電気的に接続されており、
0006729693.tif 000003
式（１）を満たす駆動装置。
ただし、Ｃ１は前記第１コンデンサの静電容量を示し、Ｃ２は前記第２コンデンサの静電容量を示し、Ｃаは前記制御端子と前記低電位側端子との間で、前記主スイッチング素子の寄生容量を示し、Ｃｂは前記制御端子と高電位側端子との間で、前記主スイッチング素子の寄生容量を示す。
【請求項２】
前記主スイッチング素子のターンオフ時の回路動作において、
前記制御端子から前記低電位側スイッチング素子に流れる制御電流は、前記制御端子から前記第１コンデンサを通り前記低電位側スイッチング素子の入力端子に流れ、
前記第１コンデンサのインピーダンスが前記第１抵抗のインピーダンスより高くなると、前記制御電流の電流経路が前記第１コンデンサから前記第１抵抗に切り換わり、
前記制御電流の電流経路が前記第１コンデンサから前記第１抵抗に切り換わり前記制御電流が前記第１抵抗に流れた後に、前記第２コンデンサにチャージされた電荷が前記制御端子に供給される請求項１記載の駆動装置。
【請求項３】
前記第２コンデンサと直列に接続されるダイオードを備える
請求項１又は２記載の駆動装置。
【請求項４】
前記高電位側スイッチング素子の出力端子と前記制御端子との間に接続される第２抵抗とを備える
請求項１〜３のいずれか一項に記載の駆動装置。
【請求項５】
前記第２抵抗と並列に接続される第３コンデンサとを備える
請求項４に記載の駆動装置。
【請求項６】
前記第３コンデンサと直列に接続される第３抵抗とを備える
請求項５記載の駆動装置。
【請求項７】
前記高電位側スイッチング素子の出力端子と前記低電位側スイッチング素子の入力端子との間に接続される第４コンデンサを備え、
前記第４コンデンサの一端は前記高電位側スイッチング素子の出力端子に接続され、前記第４コンデンサの他端は前記低電位側スイッチング素子の入力端子と前記第１抵抗に接続されている請求項１〜６のいずれか一項に記載の駆動装置。
【請求項８】
前記第１コンデンサと直列に接続される第４抵抗とを備える
請求項１〜７のいずれか一項に記載の駆動装置。
【請求項９】
前記制御端子と前記低電位側端子との間の前記主スイッチング素子の寄生容量に対して、並列に接続される第５コンデンサを備える請求項１〜８のいずれか一項に記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動装置に関するものである。
【背景技術】
【０００２】
従来より、パワー半導体素子を備えた半導体回路として以下のような回路が知られている。還流モードでドレイン端子に流れ込む全電流のうち主成分がＦＥＴ電流となるように、パワー半導体素子の逆方向動作時の電圧をゲート・ドレイン間ダイオードの順方向電圧より低くするような特性に、半導体素子を設計する。また、ゲート・ドレイン間のダイオードが順バイアスされにくくするために、ショットキーダイオードがパワー半導体素子のゲート・ドレイン間に設けられる（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１５３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記半導体回路は、スイッチング損失の低減とサージ電圧の抑制を可能とする回路構成ではなかった。【０００５】
本発明が解決しようとする課題は、スイッチング損失を低減しつつサージ電圧を抑制できる駆動装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明は、主電流経路に主スイッチング素子を接続し、高電位側スイッチング素子の出力端子と低電位側スイッチング素子の入力端子とを主スイッチング素子の制御端子に電気的に接続し、低電位側スイッチング素子の入力端子と主スイッチング素子の制御端子との間に第１抵抗を接続し、第１抵抗と並列に第１コンデンサを接続し、第１抵抗と主スイッチング素子の制御端子との接続点と、主スイッチング素子の高電位側端子と間に第２コンデンサを接続することによって上記課題を解決する。
【発明の効果】
【０００７】
本発明は、スイッチング損失を低減しつつサージ電圧を抑制できる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係る駆動装置の回路図である。
【図２Ａ】図２Ａは、図１に対して、第１ステップにおける電流の導通経路を加えた図である。
【図２Ｂ】図２Ｂは、図１に対して、第２ステップにおける電流の導通経路を加えた図である。
【図２Ｃ】図２Ｃは、図１に対して、第３ステップにおける電流の導通経路を加えた図である。
【図３】図３は、本発明の他の実施形態に係る駆動装置の回路図である。
【図４】図４は、本発明の他の実施形態に係る駆動装置の回路図である。
【図５】図５は、本発明の他の実施形態に係る駆動装置の回路図である。
【図６】図６は、本発明の他の実施形態に係る駆動装置の回路図である。
【図７】図７は、本発明の他の実施形態に係る駆動装置の回路図である。
【図８】図８は、本発明の他の実施形態に係る駆動装置の回路図である。
【図９】図９は、本発明の他の実施形態に係る駆動装置の回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
《第１実施形態》
図１は、本実施形態に係る駆動装置の回路図である。本実施形態に係る駆動装置は、インバータ又はコンバータの電力変換装置（スイッチング回路）等に用いられる。駆動装置は、電力変換回路に含まれるスイッチング素子のオン、オフを切り替える。駆動装置は、電力変換装置に限らず、スイッチング素子を有した他の装置に用いられてもよい。
【００１１】
電力変換装置は、バッテリから出力される直流電力を交流電力に変換する。電力変換装置は、複数のスイッチング素子をブリッジ状に接続したインバータ回路を有している。インバータ回路は、複数のスイッチング素子の直列回路を複数有しており、各直列回路を並列に接続する。例えば三相のインバータ回路である場合には、直列回路は３つ並列に接続される。そして、複数のスイッチング素子の接続点が、三相モータに相毎に接続されている。
【００１２】
図１は、１相分の上アーム回路のスイッチング素子を駆動する駆動装置が図示されている。なお、本実施形態に係る駆動装置は、下アーム回路のスイッチング素子に適用してもよい。
【００１３】
図１に示すように、駆動装置は、スイッチング素子１、駆動用電源２、３、プッシュプル回路１０、抵抗２１、コンデンサ３１、３２、及び信号発生器５０を備えている。
【００１４】
スイッチング素子１は、高電圧、高電流のパワー半導体素子である。スイッチング素子１は、制御端子、高電位側端子、及び低電位側端子を有するトランジスタ（ＭＯＳＤＥＴ）である。スイッチング素子には、Ｓｉ又はＳｉＣ等のワイドバンドギャップ半導体で形成されたスイッチング素子が用いられる。以下の説明では、スイッチング素子１をＭＯＳＦＥＴとした上で説明する。ＭＯＳＦＥＴのドレイン端子（Ｄ）がスイッチング素子１の高電位側端子となり、ＭＯＳＦＥＴのソース端子がスイッチング素子１の低電位側端子となり、ＭＯＳＦＥＴのゲート端子がスイッチング素子１の制御端子となる。
【００１５】
スイッチング素子１は、主電流経路のうち、インバータ回路の中性点と給電母線との間の配線に接続されている。スイッチング素子１のドレイン端子が給電母線に接続され、スイッチング素子１のソース端子は中性点Ｏに接続されている。中性点Ｏは、上アームのスイッチング素子１と下アームのスイッチング素子との接続点である。主電流経路は、バッテリから給電母線を介して三相配線までの経路である。三相配線は、インバータ回路の各相の接続点と、三相モータの入出力端子とを接続する。
【００１６】
プッシュプル回路１０は、スイッチング素子１を駆動する駆動回路であって、トランジスタ１１とトランジスタ１２を有している。トランジスタ１１は、高電位側のスイッチング素子であり、ＮＰＮ型トランジスタである。トランジスタ１２は、低電位側のスイッチング素子であり、ＰＮＰ型トランジスタである。トランジスタ１１、１２には、例えばＩＧＢＴが用いられる。トランジスタ１１、１２は、ユニポーラトランジスタでもよく、バイポーラトランジスタでもよい。トランジスタ１１、１２は、信号発生器から送信されるスイッチング信号によって、オン、オフを切り替える。
【００１７】
トランジスタ１１とトランジスタ１２は、互いの電流の導通方向（順方向）を逆向きにしつつ、電気的に直列に接続されている。トランジスタ１１のコレクタ端子は、電源２の正極に接続されている。トランジスタ１１のエミッタ端子は、スイッチング素子１のゲート電極に接続されている。トランジスタ１２のコレクタ端子は電源３の負極に接続されている。トランジスタ１２のエミッタ端子は、スイッチング素子１のゲート電極に電気的に接続されている。トランジスタ１１、１２のベース端子は信号発生器５０にそれぞれ接続されている。
【００１８】
スイッチング素子１をターンオンする場合には、信号発生器５０がオン信号をトランジスタ１１に出力する。トランジスタ１１がオン状態になり、ゲート電流がトランジスタ１１のエミッタ端子からスイッチング素子１に流れる。すなわち、スイッチング素子１のターンオン動作において、トランジスタ１１のエミッタ端子が電流の出力端子となる。
【００１９】
また、スイッチング素子１をターンオフする場合には、信号発生器５０がオフ信号をトランジスタ１２に出力する。トランジスタ１２がオン状態になり、スイッチング素子１のゲートソース間にチャージされていた電荷が放電され、ゲート電流がゲート端子からトランジスタ１２のエミッタ端子に流れる。すなわち、スイッチング素子１のターンオフ動作において、トランジスタ１２のエミッタ端子が電流の入力端子となる。
【００２０】
電源２は、トランジスタ１１の駆動用電源である。電源３はトランジスタ１２の駆動用電源ある。電源２の負極及び電源３の正極は、信号発生器５０と中性点Ｏとを接続する配線に、接続されている。
【００２１】
抵抗２１は、トランジスタ１２のエミッタ端子とスイッチング素子１のゲート端子との間に接続されている。抵抗２１は、スイッチング素子１のゲート抵抗を調整するために接続されている。
【００２２】
コンデンサ３１は抵抗２１に対して並列に接続されている。すなわち、抵抗２１とコンデンサ３１の並列回路が、トランジスタ１２のエミッタ端子とスイッチング素子１のゲート端子との間に接続されている。コンデンサ３１は、スイッチング素子１のゲート抵抗を調整するために接続されている。
【００２３】
コンデンサ３２は、接続点Ｐとスイッチング素子１のゲート端子との間に接続されている。接続点Ｐは、抵抗２１とスイッチング素子１のゲート端子との接続点である。すなわち、コンデンサ３２はスイッチング素子１の寄生容量Ｃｇｄに対して並列に接続されている。寄生容量Ｃｇｄは、スイッチング素子１のゲートドレイン間の寄生容量である。コンデンサ３２は、スイッチング素子のターンオフ時のスイッチング速度を調整するために接続されている。
【００２４】
スイッチング素子１は、ＭＯＳＦＥＴの構造上、ゲートソース間に寄生容量Ｃｇｓを有し、ゲートドレイン間に寄生容量Ｃｇｄを有している。また、コンデンサ３１の静電容量（Ｃ１）とコンデンサ３２の静電容量（Ｃ２）との容量比（Ｃ１／Ｃ２：静電容量Ｃ２に対する静電容量Ｃ１の容量比）は、寄生容量の容量比（Ｃｇｓ／Ｃｇｄ）より大きい。すなわち、コンデンサ３１、３２の静電容量及びスイッチング素子１の寄生容量Ｃｇｓ、Ｃｇｄは、下記式（１）を満たすように設定されている。
【数１】
0006729693.tif 000002
【００２５】
信号発生器５０は、トランジスタ１１のベース端子及びトランジスタ１２のベース端子に対して、スイッチング信号を出力する。信号発生器５０は、トランジスタ１１のベース端子、トランジスタ１２のベース端子、及び中性点Ｏに接続されている。
【００２６】
次に、図２Ａ〜図２Ｃを用いて、スイッチング素子１がターンオフする時の回路動作を説明する。図２Ａ〜図２Ｃは、図１に対して、電流の導通経路を加えた図である。電流の導通経路は点線で示されている。また、図２Ａ〜図２Ｃは、スイッチング素子１がターンオフする時の電流の流れを時系列で図示している。以下に説明するように、ターンオフ時の駆動装置の回路動作は、３つのステップに分けられる。図２Ａは第１ステップにおける電流経路を図示しており、図２Ｂは第２ステップにおける電流経路を図示しており、図２Ｃは第３ステップにおける電流経路を図示している。
【００２７】
スイッチング素子１がオン状態で、信号発生器５０は、トランジスタ１１に対してオフ信号を出力し、トランジスタ１２に対してオン信号を出力する。トランジスタ１１はオフ状態になり、トランジスタ１２はオン状態になる。トランジスタ１２がオン状態になることで、スイッチング素子１のゲート端子からトランジスタ１２のコレクタ端子までの経路が導通状態となる。そして、スイッチング素子１の寄生容量Ｃｇｓにチャージされていた電荷が放電される。
【００２８】
スイッチング素子１のゲート端子とトランジスタ１２のエミッタ端子との間には、抵抗２１とコンデンサ３１の並列回路が接続されている。コンデンサ３１のインピーダンスは抵抗２１のインピーダンスよりも小さい。そのため、寄生容量Ｃｇｓにチャージされていた電荷は、スイッチング素子１のゲート端子からコンデンサ３１を通りトランジスタ１２のエミッタ端子までの経路で引き抜かれる。そのため、ターンオフ開始時のゲート電流は、図２Ａに示す経路で流れる。すなわち、ターンオフ開始直後（第１ステップ）のゲート電流は、低インピーダンスのコンデンサ３１を流れる。そのため、スイッチング素子１の電荷を高速で放電できる。その結果として、スイッチング速度を高めつつ、スイッチング損失を低減できる。
【００２９】
寄生容量Ｃｇｓにチャージされていた電荷のうち、コンデンサ３１の静電容量相当の電荷が放電されると、コンデンサ３１のインピーダンスが抵抗２１のインピーダンスより高くなる。すなわち、第１ステップ後の第２ステップでは、ゲート電流の経路は、スイッチング素子１のゲート端子から抵抗２１を通りトランジスタ１２のエミッタ端子までの経路に切り替わる（図２Ｂを参照）。寄生容量Ｃｇｓにチャージされていた電荷は、抵抗２１を通る経路によって、低速度で引き抜かれる。これにより、過剰にスイッチング速度が高くなることを抑制しつつ、サージ電圧を抑制できる。
【００３０】
スイッチング素子１のドレイン端子とソース端子には、主電流経路となる配線がそれぞれ接続されており、当該配線は寄生インダクタンスを含んでいる。そのため、スイッチング素子１のターンオフ時には、ドレインソース間でサージ電圧が発生する。また、スイッチング素子１のゲート端子とトランジスタ１２のエミッタ端子間でインピーダンスを下げることでスイッチング速度が高くなると、サージ電圧はさらに高くなる。
【００３１】
ドレインソース間でサージ電圧が変化すると、コンデンサ３２は正の電荷をスイッチング素子１のゲート端子に供給する。すなわち、第２ステップの後の第３ステップでは、図２Ｃに示すように、スイッチング素子１のゲートドレイン間で電流経路が形成され、コンデンサ３２の電荷がスイッチング素子のゲート端子に供給される。このとき、ドレインソース間のサージ電圧の変化量が正の場合に、正の電荷が、コンデンサ３２からスイッチング素子１のゲートに供給される。これにより、サージ電圧の変化量に応じて、スイッチング速度を抑制できる。その結果として、サージ電圧を抑制できる。
【００３２】
第３ステップにて、コンデンサ３２の電荷がスイッチング素子のゲート端子に供給されると、スイッチング素子１のゲート電圧が高くなるため、スイッチング素子１が誤ってターンオンする可能性がある（セルフターン現象が生じる可能性がある）。
【００３３】
本実施形態では、スイッチング素子１のセルフターン現象を防ぐために、コンデンサ３１の静電容量とコンデンサ３２の静電容量が、スイッチング素子１の寄生容量（Ｃｇｓ，Ｃｇｄ）に対して、上記の式（１）を満たすように、設定されている。スイッチング素子１のゲートドレイン間の静電容量は、コンデンサ３２と寄生容量Ｃｇｄとを並列接続したときの合成容量となり、ゲートソース間の静電容量は、コンデンサ３１と寄生容量Ｃｇｓとを並列接続したときの合成容量となる。そして、各コンデンサの容量が式（１）の条件を満たすことで、ドレインソース間の電圧が変化した場合に、ゲートソース間の電圧を下げることができる。これにより、スイッチング素子１のセルフターン現象を防止できる。
【００３４】
上記のように、本実施形態に係る駆動装置は、主電流経路にスイッチング素子１を接続し、トランジスタ１１のエミッタ端子とトランジスタ１２のエミッタ端子をスイッチング素子１のゲート端子に電気的に接続する。駆動装置は、トランジスタ１２のエミッタ端子とスイッチング素子１のゲート端子との間に抵抗２１を接続し、抵抗２１と並列にコンデンサ３１を接続し、抵抗２１とゲート端子との接続点Ｐとスイッチング素子１のドレイン端子との間にコンデンサ３２を接続する。これにより、スイッチング損失を低減しつつサージ電圧を抑制できる。
【００３５】
すなわち、コンデンサ３１が、抵抗２１と並列に接続することで、ターンオフ時のゲート抵抗が抑制され、スイッチング速度を高めることができる。その一方、スイッチング速度を高めることでサージ電圧も大きくなるため、抵抗２１を、スイッチング素子のゲート端子とトランジスタ１２のエミッタ端子との間に接続する。これにより、第２ステップにて、スイッチング速度を抑制できる。さらに、第１ステップにおけるスイッチング速度の増加は、ドレインソース間のサージ電圧の発生原因となる。本実施形態では、接続点Ｐとドレイン端子との間にコンデンサ３２を接続する。そのため、ドレインソース間におけるサージ電圧が変化すると、コンデンサ３２がゲートに対して電荷を供給するため、スイッチング速度を抑制できる。これにより、本実施形態では、スイッチング素子１のターンオフ動作において、第１ステップでスイッチング速度を高めて、スイッチング速度を高めることで生じるサージ電圧を、第２ステップの回路動作、及び、第３ステップの回路動作で抑制している。これにより、スイッチング損失の低減とサージ電圧の抑制を両立させることができる。
【００３６】
また本実施形態では、コンデンサ３１の静電容量（Ｃ１）、コンデンサ３２の静電容量（Ｃ２）、スイッチング素子１の寄生容量（Ｃｇｓ）、及びスイッチング素子１の寄生容量（Ｃｇｄ）が式（１）を満たすように設定されている。これにより、スイッチング素子１が誤ってターンオンすることを抑制できる。
【００３７】
《第２実施形態》
図３は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第１実施形態に対して、ダイオード４１を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、その記載を援用する。
【００３８】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、ダイオード４１を備えている。ダイオード４１は、接続点Ｐ１とスイッチング素子１のドレイン端子との間で、コンデンサ３２に対して直列に接続されている。ダイオード４１のアノード端子がコンデンサ３２に接続され、ダイオード４１のカソード端子が接続点Ｐに接続されている。すなわち、ダイオード４１の順方向がスイッチング素子１のドレインからゲートに向かう方向になるように、ダイオード４１はコンデンサ３２と直列に接続されている。
【００３９】
スイッチング素子１のターンオフ動作において、第３ステップでは、ドレインソース間のサージ電圧の変化により、コンデンサ３２の電荷がスイッチング素子１のゲートに供給される。コンデンサ３２とダイオード４１との直列接続により、ドレインソース間の電圧変化量が正の場合に、正の電荷がスイッチング素子１のゲートに供給され、ドレインソース間の電圧変化量が負の場合に、正の電荷がスイッチング素子１のゲートに供給されない。これにより、サージ電圧を抑制できる。
【００４０】
《第３実施形態》
図４は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第１実施形態に対して、抵抗２２を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、第１実施形態及び第２実施形態の記載を適宜、援用する。
【００４１】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、抵抗２２を備えている。抵抗２２は、トランジスタ１１のエミッタ端子とスイッチング素子１のゲート端子との間に接続されている。抵抗２１と抵抗２２との接続点Ｑは、接続点Ｐに接続されている。接続点Ｑは、プッシュプル回路１０からゲート信号を送る制御ラインを、ターンオン用のラインと、ターンオフ用のラインに分岐する分岐点となる。ターンオン用のラインはトランジスタ１１のエミッタ端子とスイッチング素子１のゲート端子を接続する。ターンオフ用のラインは、トランジスタ１２のエミッタ端子とスイッチング素子１のゲート端子を接続する。そして、抵抗２２はターンオン用のラインに接続されており、抵抗２１とコンデンサ３１との並列回路がターンオフ用のラインに接続されている。
【００４２】
これにより、本実施形態では、抵抗２２が、スイッチング素子１のターンオン時にゲート抵抗として作用するため、抵抗２２の抵抗値を設定することで、ターンオン時のスイッチング速度を調整できる。
【００４３】
なお、本実施形態に係る駆動装置は、第２実施形態と同様に、ダイオード４１を備えてもよい。
【００４４】
《第４実施形態》
図５は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第３実施形態に対して、コンデンサ３３を備える点が異なる。これ以外の構成は上述した第３実施形態と同じであり、第１〜第３実施形態の記載を適宜、援用する。
【００４５】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、コンデンサ３３を備えている。コンデンサ３３は抵抗２２と並列に接続されている。
【００４６】
スイッチング素子１がターンオフする際の回路動作を説明する。スイッチング素子１がオフ状態で、信号発生器５０が、トランジスタ１１に対してオン信号を出力し、トランジスタ１２に対してオフ信号を出力する。トランジスタ１１がオン状態になることで、電源２は、トランジスタ１１を介して、スイッチング素子１にゲート電流を流す。
【００４７】
スイッチング素子１のゲート端子とトランジスタ１１のエミッタ端子との間には、抵抗２２とコンデンサ３３の並列回路が接続されている。コンデンサ３３のインピーダンスは抵抗２２のインピーダンスよりも小さい。そのため、トランジスタ１１がオン状態になると、ゲート電流は、トランジスタ１１のエミッタ端子からコンデンサ３３を通りスイッチング素子１のゲート端子に流れる。これにより、ターンオン時のスイッチング速度を高めることができる。また、スイッチング素子１のターンオン時の動作遅れを短縮し、デッドタイムを削減できる。その結果として、制御の安全性を確保しつつ、スイッチング損失を低減できる。
【００４８】
なお、本実施形態に係る駆動装置は、第２実施形態と同様に、ダイオード４１を備えてもよい。
【００４９】
《第５実施形態》
図６は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第１実施形態に対して、抵抗２３を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、第１〜第４実施形態の記載を援用する。
【００５０】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、抵抗２３を備えている。抵抗２３は、コンデンサ３３と直列に接続されている。抵抗２３の一端は、抵抗２２とコンデンサ３３との並列回路に接続され、抵抗２３の他端は接続点Ｐに接続されている。
【００５１】
本実施形態では、トランジスタ１１のエミッタ端子とスイッチング素子１のゲート端子との間に、抵抗２２とコンデンサ３３との並列回路を接続することで、インピーダンスを下げている。また、エミッタ端子とゲート端子のとの間に、抵抗２３を接続することで、ゲート抵抗を高めている。すなわち、コンデンサ３３の接続が、スイッチング素子１のスイッチング速度を高くしつつ、抵抗２３の接続が、スイッチング速度を低くしている。
【００５２】
これにより、スイッチング素子１のターンオン動作において、初期のスイッチング速度をコンデンサ３３の静電容量で定めつつ、抵抗２３の抵抗値の設定により、初期のスイッチング速度を調整できる。その結果として、スイッチング素子１のターンオン動作により発生する電磁界ノイズを抑制することができる。
【００５３】
なお、本実施形態に係る駆動装置は、第２実施形態と同様に、ダイオード４１を備えてもよい。
【００５４】
《第６実施形態》
図７は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第１実施形態に対して、コンデンサ３４を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、第１〜第５実施形態の記載を適宜、援用する。
【００５５】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、コンデンサ３４を備えている。コンデンサ３４はトランジスタ１１のエミッタ端子とトランジスタ１２のエミッタ端子との間に接続されている。コンデンサ３４の一端はトランジスタ１１のエミッタ端子に接続されており、コンデンサ３４の他端はトランジスタ１２のエミッタ端子と抵抗２１に接続されている。また、コンデンサ３４は、プッシュプル回路１０の構成の一部となっている。
【００５６】
これにより、スイッチング素子１のターンオン時の動作遅れ及びスイッチング素子１のターンオフ時の動作遅れをそれぞれ短縮し、デッドタイムを削減できる。その結果として、制御の安全性を確保しつつ、スイッチング損失を低減できる。
【００５７】
なお、本実施形態に係る駆動装置は、第２実施形態と同様にダイオード４１を備えてもよい。また本実施形態に係る駆動装置は、第３実施形態と同様に抵抗２２を備えてもよい。また本実施形態に係る駆動装置は、第４実施形態と同様に抵抗２２及びコンデンサ３３を備えてもよい。また本実施形態に係る駆動装置は、第５実施形態と同様に抵抗２２、２３及びコンデンサ３３を備えてもよい。
【００５８】
《第７実施形態》
図８は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第５実施形態に対して、抵抗２４を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、第１〜第６実施形態の記載を援用する。
【００５９】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、抵抗２４を備えている。抵抗２４は、コンデンサ３１と直列に接続されている。抵抗２４の一端は、抵抗２１とコンデンサ３１との並列回路に接続され、抵抗２４の他端はトランジスタ１２のエミッタ端子に接続されている。
【００６０】
本実施形態では、トランジスタ１２のエミッタ端子とスイッチング素子１のゲート端子との間に、抵抗２１とコンデンサ３１との並列回路を接続することで、インピーダンスを下げている。また、エミッタ端子とゲート端子のとの間に、抵抗２４が接続することで、ゲート抵抗を高めている。すなわち、コンデンサ３１の接続が、スイッチング素子１のスイッチング速度を高くしつつ、抵抗２４の接続が、スイッチング速度を低くしている。
【００６１】
これにより、スイッチング素子１のターンオフ動作において、初期のスイッチング速度をコンデンサ３１の静電容量で定めつつ、抵抗２４の抵抗値の設定により、スイッチング速度を調整できる。その結果として、スイッチング素子１のターンオフ動作により発生する電磁界ノイズを抑制することができる。
【００６２】
なお、本実施形態に係る駆動装置は、第２実施形態と同様に、ダイオード４１を備えてもよい。また本実施形態に係る駆動装置は、第６実施形態と同様に、コンデンサ３４を備えてもよい。
【００６３】
《第８実施形態》
図９は、本発明の他の実施形態に係る駆動装置の回路図である。本実施形態では、第１実施形態に対して、コンデンサ３５を備える点が異なる。これ以外の構成は上述した第１実施形態と同じであり、第１〜第７実施形態の記載を適宜、援用する。
【００６４】
本実施形態に係る駆動装置は、スイッチング素子１等に加えて、コンデンサ３５を備えている。コンデンサ３５はスイッチング素子１の寄生容量Ｃｇｓに対して並列に接続されている。コンデンサ３５の一端は、接続点Ｐに接続されている。コンデンサ３５の他端は、中性点Ｏと電源３の正極とをつなげる配線に接続されている。
【００６５】
スイッチング素子１のゲートソース間の静電容量は、寄生容量Ｃｇｓとコンデンサ３５とを並列接続したときの合成容量となる。ドレインソース間の電圧が変化した場合に、ゲート電圧は、スイッチング素子１のゲートドレイン間の静電容量と、ゲートソース間の静電容量との容量比で決まる。本実施形態では、寄生容量Ｃｇｓに対してコンデンサ３５を並列接続することで、ゲート電圧を下げるような容量比に設定している。これにより、ドレインソース間の電圧が変化した場合に、ゲートソース間の電圧を下げることができ、スイッチング素子１のセルフターン現象を防止できる。
【００６６】
なお、本実施形態に係る駆動装置は、第２実施形態と同様にダイオード４１を備えてもよい。また本実施形態に係る駆動装置は、第３実施形態と同様に抵抗２２を備えてもよい。また本実施形態に係る駆動装置は、第４実施形態と同様に抵抗２２及びコンデンサ３３を備えてもよい。また本実施形態に係る駆動装置は、第５実施形態と同様に抵抗２２、２３及びコンデンサ３３を備えてもよい。また本実施形態に係る駆動装置は、第６実施形態と同様にコンデンサ３４を備えてもよい。また本実施形態に係る駆動装置は、第７実施形態と同様に抵抗２４を備えてもよい。
【００６７】
なお、各実施形態において追加した回路素子は、他の実施形態に係る駆動装置に適宜設けてもよい。
【符号の説明】
【００６８】
１…スイッチング素子
１１、１２…トランジスタ
２１〜２４…抵抗
３１〜３５…コンデンサ
４１…ダイオード
５０…信号発生器
Ｃｇｄ…寄生容量
Ｃｇｓ…寄生容量
Ｏ…中性点
Ｐ、Ｑ…接続点
【図１】
0006729693.tif 000004
【図２Ａ】
0006729693.tif 000005
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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