(57)【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップが実装されたパッケージと、
前記パッケージを覆う絶縁膜とを備え、
前記絶縁膜は、原子層がモノレイヤー毎に交互配列されたＴａ酸化膜とＳｉ酸化膜の積層構造を主成分とすることを特徴とする半導体装置。
【請求項２】
半導体チップが実装されたパッケージを形成する工程と、
前記パッケージを覆う絶縁膜を形成する工程とを備え、
原料化合物の分子をモノレイヤー毎に表面吸着及び反応による成膜とパージによる余剰分子の除去の過程を繰り返して積層する方法を用いて前記絶縁膜を形成し、
前記絶縁膜はＴａ酸化膜とＳｉ酸化膜の積層構造を主成分とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＦＥＴのゲート電極として、半導体基板に接合された下部電極と、下部電極よりも幅が広い上部電極とを含む庇構造を有するものがある。従来は、このような庇構造を有するゲート電極を覆う絶縁膜をＣＶＤ法により形成していた。しかし、庇の下側への絶縁膜材料の供給が低下するため、下部電極を覆う絶縁膜が他の部分より薄くなり、水に対する阻止能が低下して耐湿性が劣化しやすくなる。なお、庇構造を有するゲート電極を厚い絶縁膜で完全に埋め込んでしまえば（例えば、特許文献１参照）、上記の耐湿性劣化の問題を防ぐことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１５−９９８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、耐湿性劣化の問題を防ぐためにゲート電極を厚い絶縁膜で埋め込むと、絶縁膜の膜厚が必要以上に厚くなってＦＥＴの高周波特性が低下するという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は耐湿性と高周波特性の低下を防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、半導体チップと、前記半導体チップが実装されたパッケージと、前記パッケージを覆う絶縁膜とを備え、前記絶縁膜は、原子層がモノレイヤー毎に交互配列されたＴａ酸化膜とＳｉ酸化膜の積層構造を主成分とすることを特徴とする。
【発明の効果】
【０００７】
本発明では、庇構造を有するゲート電極を覆う絶縁膜として、原子層がモノレイヤー毎に交互配列された酸化膜を主成分とするものを用いる。そして、ゲート電極の下部電極を覆う絶縁膜の膜厚と上部電極を覆う絶縁膜の膜厚が同じになるようにする。これにより、耐湿性と高周波特性の低下を防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係る半導体装置を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】比較例に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の内部を示す平面図である。
【図９】図７の半導体装置を実装基板に実装した状態を示す断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。半導体基板１上に導電層２及びキャップ層３が設けられている。不導体部分４により素子間が分離されている。キャップ層３上に互いに離間してソース電極５及びドレイン電極６が設けられている。ソース電極５及びドレイン電極６はキャップ層３にオーミック接合されている。
【００１１】
キャップ層３の一部が除去されて凹部７が形成されている。導電層２上においてソース電極５とドレイン電極６との間にゲート電極８が設けられている。絶縁膜９が、導電層２、キャップ層３、ソース電極５、ドレイン電極６及びゲート電極８を覆っている。絶縁膜９は、ソース電極５、ドレイン電極６及びゲート電極８の少なくとも一部に直接的に接触している。
【００１２】
ゲート電極８は、凹部７の底面で導電層２にショットキー接合された下部電極８ａと、下部電極８ａ上に設けられ下部電極８ａよりも幅が広い上部電極８ｂとを含む庇構造を有する。上部電極８ｂの平面形状の面積は、下部電極８ａと導電層２の接合面積より大きい。絶縁膜９は、原子層がモノレイヤー毎に交互配列された酸化膜を主成分とする。ゲート電極８の下部電極８ａを覆う絶縁膜９の膜厚と上部電極８ｂを覆う絶縁膜９の膜厚が同じである。ここで、両者の膜厚が同じとは、完全に同一の場合だけでなく、±１０％以内の誤差がある略同一の場合も含む。
【００１３】
続いて、本実施の形態に係る半導体装置の製造方法を説明する。図２〜５は、本発明の実施の形態１に係る半導体装置の製造方法を示す断面図である。
【００１４】
まず、図２に示すように、半導体基板１上に導電層２及びキャップ層３をエピタキシャル成長法により形成する。ＦＥＴを形成したい領域のみをレジスト等で被覆した後に、例えば水素イオンを注入することで、不導体部分４を形成して素子間を分離する。
【００１５】
次に、図３に示すように、キャップ層３上にソース電極５及びドレイン電極６を例えば蒸着リフトオフ法により形成する。
【００１６】
次に、図４に示すように、庇構造を形成するゲート形成用のレジスト１０を形成する。所望の電流量になるように導電層２及びキャップ層３を例えばリン酸等でエッチングして凹部７を形成する。
【００１７】
次に、図５に示すように、庇構造を有するゲート電極８を例えば蒸着リフトオフ法により形成する。次に、図１に示すように、導電層２、キャップ層３、ソース電極５、ドレイン電極６及びゲート電極８を覆う絶縁膜９を形成する。ここで、原料化合物の分子をモノレイヤー毎に表面吸着及び反応による成膜とパージによる余剰分子の除去の過程を繰り返して積層する方法、例えばＡＬＤ（Atomic Layer Deposition）法を用いて絶縁膜９を形成する。その後、各素子間を結線する配線及びそれを被覆する保護膜を形成することで、半導体装置が製造される。
【００１８】
続いて、本実施の形態の効果を比較例と比較して説明する。図６は、比較例に係る半導体装置を示す断面図である。比較例では、庇構造を有するゲート電極８を覆う絶縁膜９をＣＶＤ法により形成する。しかし、ゲート電極８の庇と凹部７の底面との間隔が狭く、絶縁膜材料の供給が低下するため、下部電極８ａを覆う絶縁膜９が他の部分より薄くなる。従って、水に対する阻止能が低下して耐湿性が劣化しやすくなる。
【００１９】
これに対して、本実施の形態では、庇構造を有するゲート電極８を覆う絶縁膜９を、原料化合物の分子をモノレイヤー毎に表面吸着及び反応による成膜とパージによる余剰分子の除去の過程を繰り返して積層する方法、例えばＡＬＤ法を用いて形成する。即ち、絶縁膜９として、原子層がモノレイヤー毎に交互配列された酸化膜を主成分とするものを用いる。これにより、ゲート電極８の下部電極８ａを覆う絶縁膜９の膜厚と上部電極８ｂを覆う絶縁膜９の膜厚を同じにすることができる。従って、膜厚の不足部分により耐湿性が低下するのを防ぐことができる。さらに、耐湿性の低下を防ぐために絶縁膜９の膜厚を必要以上に厚くする必要がないため、高周波特性の低下を防ぐこともできる。
【００２０】
また、絶縁膜９はＴａ酸化膜を主成分とする絶縁膜である。これに限らず、絶縁膜９はＳｉ酸化膜を主成分とする絶縁膜でもよいし、絶縁膜９はＴａ酸化膜とＳｉ酸化膜の積層構造を主成分とする絶縁膜でもよい。特に、Ｔａ酸化膜とＳｉ酸化膜の積層構造を用いれば、各々の単層構造よりも半導体装置の信頼性及び高周波特性を向上させることができる。
【００２１】
実施の形態２．
図７は、本発明の実施の形態２に係る半導体装置を示す断面図である。図８は、本発明の実施の形態２に係る半導体装置の内部を示す平面図である。図９は、図７の半導体装置を実装基板に実装した状態を示す断面図である。
【００２２】
半導体チップ１１は、例えば半導体基板上にトランジスタ及び配線構造が設けられたものである。半導体チップ１１がワイヤ１２によりリード１３に接続されている。半導体チップ１１、ワイヤ１２及びリード１３の一部がモールド樹脂などで覆われて、半導体チップ１１を実装したパッケージ１４が形成されている。絶縁膜１５がパッケージ１４の筐体全体を覆っている。パッケージ１４は実装基板１６上に実装される。この際にリード１３が実装基板１６上の電極１７に接合される。
【００２３】
絶縁膜１５を、原料化合物の分子をモノレイヤー毎に表面吸着及び反応による成膜とパージによる余剰分子の除去の過程を繰り返して積層する方法、例えばＡＬＤ法を用いて形成する。即ち、絶縁膜１５として、原子層がモノレイヤー毎に交互配列された酸化膜を主成分とするものを用いる。
【００２４】
半導体チップ１１を実装したパッケージ１４は大きな段差を持つが、本実施の形態の絶縁膜１５はパッケージ１４の筐体の全露出箇所を均一な膜厚で覆うことができる。従って、高段差や背面部分の膜厚の不足部分によりパッケージ１４内のＦＥＴ又はＭＭＩＣの耐湿性が低下するのを防ぐことができる。
【００２５】
また、絶縁膜１５はＴａ酸化膜を主成分とする絶縁膜である。これに限らず、絶縁膜１５はＳｉ酸化膜を主成分とする絶縁膜でもよいし、絶縁膜１５はＴａ酸化膜とＳｉ酸化膜の積層構造を主成分とする絶縁膜でもよい。
【符号の説明】
【００２６】
１  半導体基板、２  導電層（半導体層）、３  キャップ層（半導体層）、５  ソース電極、６  ドレイン電極、７  凹部、８  ゲート電極、９，１５  絶縁膜、１１  半導体チップ、１４  パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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