(57)【特許請求の範囲】
【請求項１】
メモリセルアレイが複数のプレーンを有し、各プレーンには、ビット線とソース線との間にＮＡＮＤストリングが形成された半導体装置の動作方法であって、
読出し動作、書込み動作または消去動作を行うための少なくとも１つのプレーンを複数のプレーンの中から選択するステップと、
非選択プレーンのビット線を基準電圧に電気的に接続するステップと、
を有する方法。
【請求項２】
前記接続するステップは、非選択プレーンのビット線を、偶数ビット線または奇数ビット線を選択するビット線選択回路を介して仮想電源の基準電圧に接続する、請求項１に記載の方法。
【請求項３】
前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する、請求項２に記載の方法。
【請求項４】
仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる、請求項２または３に記載の方法。
【請求項５】
ＮＡＮＤストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、
動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される、請求項１ないし４いずれか１つに記載の方法。
【請求項６】
複数のプレーンを含み、各プレーンには、ビット線とソース線との間にＮＡＮＤストリングが形成されたメモリセルアレイと、
読出し動作、書込み動作または消去動作を行うための少なくとも１つのプレーンを選択する選択手段と、
前記選択手段によって選択されない非選択プレーンのビット線を基準電圧に電気的に接続する接続手段と、
を有する半導体装置。
【請求項７】
前記接続手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路を含み、非選択プレーンのビット線は、前記ビット線選択回路を介して仮想電源に接続される、請求項６に記載の半導体装置。
【請求項８】
前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する、請求項７に記載の半導体装置。
【請求項９】
仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる、請求項７または８に記載の半導体装置。
【請求項１０】
ＮＡＮＤストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、
動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される、請求項６ないし９いずれか１つに記載の半導体装置。
【請求項１１】
複数のプレーンに共通に、前記ゲート選択信号を生成するための駆動制御回路が設けられる、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に複数のプレーンを有するフラッシュメモリの動作方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のブロックを含むメモリセルアレイを含み、各ブロックには、ビット線側選択トランジスタとソース線側選択トランジスタとの間に複数のメモリセルが接続されたＮＡＮＤストリングが複数形成される。フラッシュメモリの微細化によりビット線側選択トランジスタ／ソース線側選択トランジスタとメモリセルとの距離が小さくなると、ビット線側選択トランジスタ／ソース線側選択トランジスタのドレイン端でゲート誘導ドレインリーク電流（ＧＩＤＬ：Gate Induced Drain Leakage）が発生し、これにより隣接するメモリセルのフローティングゲートに電子が注入され、メモリセルのしきい値が変動したり、あるいは誤書込みが生じてしまう。これを抑制するため、ビット線側選択トランジスタ／ソース線側選択トランジスタと隣接するメモリセルとの間に、データ記憶に無関係なダミーセルを配置している（例えば、特許文献１）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−５３５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ内に形成されるブロックの数を増やすことで記憶容量を増加させることが可能である。しかし、ブロック数を増やすと、ブロックの配列方向に延在するグローバルビット線の配線長が長くなり、その増加した負荷容量により読出し速度等が遅くなってしまう。そこで、記憶容量の増加を図りつつグローバルビット線の負荷容量を抑えるためにメモリセルアレイを複数に分割し、分割した複数のメモリセルアレイに一定数のブロックを形成している。
【０００５】
このようなメモリセルアレイを複数に分割したマルチプルプレーンのフラッシュメモリでは、１つのチップ上に複数のプレーンが形成され、１つのプレーンにおいて、メモリセルアレイ、行デコータ／駆動回路、列デコーダ、ページバッファ／センス回路等がそれぞれ機能的に動作可能である。また、コントローラや入出力回路は、複数のプレーンによって共有することができる。コントローラまたはアドレスデコーダ等は、入力された列アドレス情報に基づき複数のプレーンの中から１つまたは複数のプレーンを選択したり、選択されたプレーンにおいて読出し動作、プログラム動作、あるいは消去動作を制御する。プレーンの選択は、例えば、外部から入力されたアドレスに基づきコントローラが１つのプレーンを選択したり、あるいは複数のプレーンを同時に選択する。
【０００６】
図１に、２つのプレーンＰ０、Ｐ１が形成されたフラッシュメモリの概略を示す。同図には、プレーンＰ０とプレーンＰ１のそれぞれの一部のブロックｎ−１、ｎ、ｎ＋１と、それらの各ブロックのワード線を駆動する行駆動回路Ｘ＿ＤＲＶｎ−１、ｎ、ｎ＋１と、それらの各ブロックのビット線側選択トランジスタおよびソース線側選択トランジスタを駆動する２つの駆動制御回路１０Ａ、１０Ｂとが例示されている。
【０００７】
図２に、ブロックｎのＮＡＮＤストリングとビット線選択回路の構成を示す。ここには、１つの偶数グローバルビット線ＢＬＥと１つの奇数グローバルビット線ＢＬＯとこれらに接続されたＮＡＮＤストリングおよびビット線選択回路２０とが例示されている。１つのＮＡＮＤストリングは、直列に接続された複数のトランジスタから構成され、すなわち、グローバルビット線ＢＬＥ／ＢＬＯに接続されたビット線側選択トランジスタＳＥＬ＿Ｄと、ビット線側のダミーセルＤＣＤと、ソース線ＳＬに接続されたソース線側選択トランジスタＳＥＬ＿Ｓと、ソース線側のダミーセルＤＣＳと、これらダミーセル間に接続されたメモリセルＭＣ０〜ＭＣ３１とを有する。
【０００８】
ビット線選択回路２０は、偶数ビット線ＢＬＥを選択するためのトランジスタＢＬＳＥ、奇数ビット線ＢＬＯを選択するためのトランジスタＢＬＳＯ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＢＬＥに接続するためのトランジスタＹＢＬＥ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＢＬＯに接続するためのトランジスタＹＢＬＯを含んで構成される。
【０００９】
また、プレーンＰ０、Ｐ１のそれぞれに駆動制御回路１０Ａ、１０Ｂが用意される。駆動制御回路１０Ａ、１０Ｂは、ソース線側選択トランジスタＳＥＬ＿Ｓを駆動するための選択信号ＳＧＳとビット線選択トランジスタＳＥＬ＿Ｄを駆動するための選択信号ＳＧＤを出力する。駆動制御回路１０Ａ、１０Ｂは、フラッシュメモリの動作に応じて選択信号ＳＧＳ／ＳＧＤの電圧レベルを制御する。
【００１０】
例えば、読出し動作が行われるとき、プレーンＰ０が選択プレーン、プレーンＰ１が非選択プレーンとし、ブロックｎが選択されるものとする。行デコーダ（図示省略）は、行アドレスのデコード結果に基づきブロックｎを選択するためのブロック選択信号ＢＳＥＬｎを選択プレーンＰ０の行駆動回路Ｘ＿ＤＲＶｎおよび非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎに共通に出力する。これにより、選択プレーンＰ０および非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎのパストランジスタがオンする。なお、ブロック選択信号ＢＳＥＬｎは、ワード線や選択信号ＳＧＳ／ＳＧＤに印加される電圧がパストランジスタによってＶｔ降下しないように十分に高い電圧（例えば、ワード線に高電圧が印加されるならば、ブロック選択信号ＢＳＥＬｎの電圧はこれよりも十分に高い電圧）で駆動される。
【００１１】
選択プレーンＰ０では、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓがオンし、選択ワード線にＧＮＤ電圧が印加され、非選択ワード線に読み出し電圧Ｖｐａｓｓが印加され、選択プレーンＰ０のページバッファ／センス回路において選択メモリセルのデータが読み出され、これが外部に出力される。
【００１２】
他方、非選択プレーンＰ１では、図３に示すバイアス電圧でトランジスタが駆動され、行駆動回路Ｘ＿ＤＲＶのパストランジスタはオンされるが、選択信号ＳＧＳ／ＳＧＤがＧＮＤであるため、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓが強制的にオフされ、非選択プレーンＰ１のメモリセルは、選択プレーンＰ０の動作の影響を受けない。
【００１３】
駆動制御回路１０Ａ、１０Ｂは、高電圧の選択信号ＳＧＳ／ＳＧＤを出力する必要があるため、高電圧バイアスをスイッチングするため高電圧トランジスタやレベルシフタを持つ必要があり、それ故、レイアウト面積が大きくなる。これを解決するため、図４に示すフラッシュメモリは、２つのプレーンＰ０、Ｐ１によって共有される駆動制御回路１０を備えている。この場合、駆動制御回路１０は、選択プレーンＰ０と非選択プレーンＰ１の双方に共通の選択信号ＳＧＳ／ＳＧＤを出力する。このため、非選択プレーンＰ１のビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓを強制的にオフすることができず、非選択プレーンのＮＡＮＤストリングに不所望の電流が流れ、これによりメモリセルのしきい値分布が変動し得る、という課題がある。
【００１４】
図５に、読出し動作時に非選択プレーンＰ１の各トランジスタに印加されるバイアス電圧を示す。読出し動作が開始されるとき、ビット線選択回路２０の各トランジスタがオフ（ゲート電圧＝ＧＮＤ）であり、かつビット線側選択トランジスタＳＥＬ＿Ｄがオフ（選択信号ＳＧＤ＝ＧＮＤ）であるため、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、フローティング状態である。読出し動作が開始されると、駆動制御回路１０は、先ず選択信号ＳＧＤをＨレベル（ＶＳＧＤ＝例えば、４．５Ｖ）にセットする。この選択信号ＳＧＤは、非選択プレーンＰ１のビット線側選択トランジスタＳＥＬ＿Ｄにも供給される。そうすると、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、ゲートの選択信号ＳＧＤとの容量結合の影響を受け、グローバルビット線ＢＬＥ／ＢＬＯの電圧は、最終的にフローティング状態の０Ｖから０．５Ｖもしくはそれ以上の電圧（容量結合比による）まで上昇する。
【００１５】
次に、駆動制御回路１０は、選択信号ＳＧＳをＨレベル（ＶＳＧＳ＝例えば、４．５Ｖ）にセットし、この選択信号ＳＧＳは、非選択プレーンＰ１のソース線側選択トランジスタＳＥＬ＿Ｓにも供給される。ダミーセルＤＣＳ／ＤＣＤは、消去された状態（負のしきい値）であり、ダミーワード線ＤＷＬＳ／ＤＷＬＤにはＧＮＤが印加され、このとき、もし、ＮＡＮＤストリングの全てのメモリセル３０が深く消去された状態（負のしきい値）であると、ＮＡＮＤストリングにセル電流Ｉｃが発生する。つまり、オン状態であるビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓを介してグローバルビット線ＢＬＥ／ＢＬＯからソース線に電流が流れる。たとえ、ワード線ＷＬの全てがＧＮＤにセットされていても、このセル電流Ｉｃの発生は避けることができない。セル電流Ｉｃが流れると、メモリセルのしきい値分布を変動させ、信頼性の低下を招いてしまう。
【００１６】
本発明は、このような従来の課題を解決し、メモリセルのしきい値分布の安定化を図る高信頼性の半導体装置およびその動作方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る動作方法は、メモリセルアレイが複数のプレーンを有し、各プレーンには、ビット線とソース線との間にＮＡＮＤストリングが形成された半導体装置のものであって、読出し動作、書込み動作または消去動作を行うための少なくとも１つのプレーンを複数のプレーンの中から選択するステップと、非選択プレーンのビット線を基準電圧に電気的に接続するステップとを有する。
【００１８】
ある実施態様では、前記接続するステップは、非選択プレーンのビット線を、偶数ビット線または奇数ビット線を選択するビット線選択回路を介して仮想電源の基準電圧に接続する。ある実施態様では、前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する。ある実施態様では、仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる。ある実施態様では、ＮＡＮＤストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される。
【００１９】
本発明に係る半導体装置は、複数のプレーンを含み、各プレーンには、ビット線とソース線との間にＮＡＮＤストリングが形成されたメモリセルアレイと、読出し動作、書込み動作または消去動作を行うための少なくとも１つのプレーンを選択する選択手段と、前記選択手段によって選択されない非選択プレーンのビット線を基準電圧に電気的に接続する接続手段とを有する。
【００２０】
ある実施態様では、前記接続手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路を含み、非選択プレーンのビット線は、前記ビット線選択回路を介して仮想電源に接続される。ある実施態様では、前記ビット線選択回路は、非選択プレーンの偶数ビット線および奇数ビット線を仮想電源に接続する。ある実施態様では、仮想電源は、基準電圧を生成するための駆動能力の強いトランジスタと駆動能力の弱いトランジスタとを含み、非選択プレーンのビット線を基準電圧に接続するとき、前記駆動能力の弱いトランジスタがオンされ、前記駆動能力の強いトランジスタがオフされる。ある実施態様では、ＮＡＮＤストリングは、ビット線側選択トランジスタと複数のメモリセルとソース線側選択トランジスタとを含み、動作時、選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタと非選択プレーンのビット線側選択トランジスタおよびソース線側選択トランジスタとに共通のゲート選択信号が印加される。ある実施態様では、複数のプレーンに共通に、前記ゲート選択信号を生成するための駆動制御回路が設けられる。
【発明の効果】
【００２１】
本発明によれば、非選択プレーンのビット線を基準電圧に電気的に接続することで、非動作時または非選択時にプレーンのＮＡＮＤストリングに流れる不所望な電流の発生を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】従来のマルチプレーンタイプのフラッシュメモリの概略を示す図である。
【図２】メモリセルアレイのｎ番目のブロックのＮＡＮＤストリングとこれに接続されたビット線選択回路の構成を示す図である。
【図３】非選択プレーンにおけるＮＡＮＤストリングおよびビット線選択回路の各トランジスタのバイアス電圧を示す図である。
【図４】従来のマルチプレーンタイプのフラッシュメモリにおいて駆動制御回路が各プレーンに共有される構成を示す図である。
【図５】図４に示すフラッシュメモリの課題を説明する図である。
【図６】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図７】ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。
【図８】本発明の実施例に係る非選択プレーンの制御方法を示す図である。
【図９】本発明の実施例に係る仮想電源の駆動回路の構成を示す図である。
【図１０】本発明の実施例に係る他の仮想電源の駆動回路の構成を示す図である。
【発明を実施するための形態】
【００２３】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
【実施例】
【００２４】
図６は、本発明の実施例に係るマルチプレーンタイプのＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のプレーンＰ０、Ｐ１を含むメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続されデータの入力または出力を行う入出力回路１２０と、入出力回路１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０から受け取ったコマンドや外部制御信号（ＣＬＥ、ＡＬＥ等）に基づき各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘに基づきブロックの選択やワード線等の駆動を行うワード線選択・駆動回路１５０と、選択ページから読み出されたデータを保持したり、選択ページにプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、消去電圧Vers、読出し電圧Vreadなど）を生成する内部電圧発生回路１８０とを含んで構成される。
【００２５】
メモリアレイ１１０は、上記したように２つのプレーンＰ０、Ｐ１を含み、各プレーンには、列方向にｍ−１個のブロックが形成される。１つのブロックには、図２に示すように行方向に複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、ソース線側選択トランジスタＳＥＬ＿Ｓ、ソース線側ダミーセルＤＣＳ、直列に接続された複数のメモリセルＭＣ０〜ＭＣ３１、ドレイン側ダミーセルＤＣＤ、ビット線側選択トランジスタＳＥＬ＿Ｄとを含み、ソース線側選択トランジスタＳＥＬ＿Ｓが共通ソース線ＳＬに接続され、ビット線側選択トランジスタＳＥＬ＿Ｄが対応するグローバルビット線ＢＬＥまたはＢＬＯに接続される。
【００２６】
メモリセルＭＣ０〜ＭＣ３１のゲートに接続されたワード線ＷＬ０〜ＷＬ３１、およびダミーセルＤＣＳ、ＤＣＤのゲートに接続されたダミーワード線ＤＷＬＳ、ＤＷＬＤは、ワード線選択・駆動回路１５０によって駆動される。ワード線選択・駆動回路１５０は、選択プレーンまたは非選択プレーンのワード線およびダミーワード線を個別に駆動制御することが可能である。また、ソース線側選択トランジスタＳＥＬ＿Ｓおよびビット線側選択トランジスタＳＥＬ＿Ｄのゲートには、ワード線選択・駆動回路１５０に含まれる駆動制御回路１０（図４を参照）から選択信号ＳＧＳおよび選択信号ＳＧＤが供給される。駆動制御回路１０は、複数のプレーンによって共有され、つまり、選択プレーンおよび非選択プレーンの各選択ブロックに対して選択信号ＳＧＳ／ＳＧＤを共通に供給する。
【００２７】
なお、ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。また、１つのメモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
【００２８】
各プレーンの各ブロックのＮＡＮＤストリングは、ビット線側選択トランジスタＳＥＬ＿Ｄを介してグローバルビット線ＢＬＥ／ＢＬＯに接続され、グローバルビット線ＢＬＥ／ＢＬＯは、ビット線選択回路２０を介してページバッファ／センス回路１６０に接続される。
【００２９】
図７は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る読み出し電圧（例えば０Ｖ）を印加し、非選択ワード線に読み出しパス電圧Vpass（例えば４．５Ｖ）を印加し、選択信号ＳＧＤ／ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタＳＥＬ＿Ｄをオンさせ、ソース線側選択トランジスタＳＥＬ＿Ｓをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、ブロック単位でデータを消去する。
【００３０】
マルチプレーンタイプのフラッシュメモリ１００では、例えば、外部から入力された列アドレス情報Ａｙに基づきプレーンＰ０またはＰ１の選択が可能である。また、モードを選択するコマンドに応じてプレーンＰ０およびＰ１の双方を選択することも可能である。
コントローラ１４０は、読出し動作、プログラム動作および消去動作時に、選択プレーンおよび非選択プレーンを個別に制御することが可能である。ワード線選択・駆動回路１５０は、アドレス情報Ａｘに基づきブロックを選択するためのＨレベルのブロック選択信号ＢＳＥＬをパストランジスタのゲートに出力し、パストランジスタをオンさせるが、このブロック選択信号ＢＳＥＬは、同時に非選択プレーンにも出力される。つまり、選択プレーンのブロックに対応する非選択プレーンのブロックに接続されたパストランジスタもオンされる。また、上記したように、駆動制御回路１０から出力される選択信号ＳＧＳ／ＳＧＤは、フラッシュメモリの動作に応じた電圧で駆動され(図７を参照)、この駆動電圧がオン状態のパストランジスタを介して非選択プレーンのブロックに供給され、これが原因となって、非選択プレーンのＮＡＮＤストリングに不所望のセル電流Ｉｃが流れる（図５を参照）。
【００３１】
本実施例では、非選択プレーンのＮＡＮＤストリングの不所望のセル電流Ｉｃを抑制するため、非選択プレーンのグローバルビット線を基準電圧（例えば、ＧＮＤレベル）に接続することで、グローバルビット線がフローティング状態の容量結合により電圧上昇するのを防止する。
【００３２】
図８は、本実施例の非選択プレーンのグローバルビット線の制御方法を説明する図である。ここで、プレーンＰ０を選択プレーン、プレーンＰ１を非選択プレーンとし、選択ブロックｎの選択ページの読出しが行われるものと仮定する。
【００３３】
同図に示すように、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、ビット線選択回路２０を介して仮想電源ＶＩＲＰＷＲのＧＮＤレベルに電気的に接続される。コントローラ１４０は、プレーンの選択が行われていない非選択プレーンのグローバルビット線ＢＬＥ／ＢＬＯに接続されたビット線選択回路２０を制御し、トランジスタＹＢＬＥ／ＹＢＬＯにＨレベルの電圧ＹＰＡＳＳ（例えば、供給電圧ＶＤＤよりも大きな電圧）を印加し、偶数および奇数のグローバルビット線ＢＬＥ／ＢＬＯを仮想電源ＶＩＲＰＷＲに電気的に接続する。なお、図８には、１組の偶数および奇数のグローバルビット線ＢＬＥ／ＢＬＯが例示されているが、実際には、非選択プレーンの全てのグローバルビット線がビット線選択回路を介して仮想電源ＶＩＲＰＷＲのＧＮＤに電気的に接続される。
【００３４】
図９に、仮想電源ＶＩＲＰＷＲの駆動回路を示す。駆動回路２００は、供給電圧ＶＤＤと出力ノードＮとの間に接続されたＰ型のプルアップトランジスタＰＵと、出力ノードＮとＧＮＤとの間に接続されたＮ型のプルダウントランジスタＰＤと、出力ノードＮと出力端子ＶＩＲＰＷＲ＿ＯＵＴとの間に接続されたＮ型のトランジスタＱとを含む。これらトランジスタＰＵ、ＰＤ、Ｑの各ゲートには、コントローラ１４０から制御信号Ｓ１、Ｓ２、Ｓ３が印加される。コントローラ１４０は、プレーンが非選択であるとき、プルアップトランジスタＰＵをオフ、プルダウントランジスタＰＤをオン、トランジスタＱをオンさせ、出力端子ＶＩＲＰＷＲ＿ＯＵＴにＧＮＤを供給する。他方、選択プレーンでは、コントローラ１４０は、動作シーケンスに応じて制御信号Ｓ１、Ｓ２、Ｓ３をＨレベルまたはＬレベルに駆動し、出力端子ＶＩＲＰＷＲ＿ＯＵＴからＶＤＤやＧＮＤを提供する。
【００３５】
こうして、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、トランジスタＹＢＬＥ／ＹＢＬＯを介してＧＮＤレベルの仮想電源ＶＩＲＰＷＲに電気的に接続され、非動作時のグローバルビット線ＢＬＥ／ＢＬＯがフローティング状態ではなくＧＮＤレベルの電圧に固定される。
【００３６】
読出し動作が開始されると、先ず選択プレーンＰ０では、ページバッファ／センス回路１６０を用いてグローバルビット線ＢＬＥ／ＢＬＯおよびローカルビット線ＬＢＬＥ／ＬＢＬＯのプリチャージが行われる。ローカルビット線ＬＢＬＥ／ＬＢＬＯは、グローバルビット線ＧＢＬＥ／ＧＢＬからソース線ＳＬに至るＮＡＮＤストリングのパスである。駆動制御回路１０（図４を参照）は、ビット線のプリチャージを行うため、選択プレーンＰ０および非選択プレーンＰ１に共通の選択信号ＳＧＤをＧＮＤからＨレベル（例えば、ＶＳＧＤ＝４．５Ｖ）に駆動する。この駆動電圧は、選択プレーンＰ０および非選択プレーンＰ０のビット線側選択トランジスタＳＥＬ＿Ｄのゲートに印加され、ビット線側選択トランジスタＳＥＬ＿Ｄがオン状態になる。非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、フローティング状態ではなくＧＮＤレベルに固定された電圧であるため、グローバルビット線ＢＬＥ／ＢＬＯの電圧は、選択信号ＳＧＤの駆動電圧ＶＳＧＤの印加により上昇しない。つまり、ビット線側選択トランジスタＳＥＬ＿Ｄのゲートとグローバルビット線ＢＬＥ／ＢＬＯとの間の容量結合は事実上無視することができる。
【００３７】
次に、選択プレーンＰ０では、ビット線にプリチャージされた電荷がディスチャージ（放電）される。駆動制御信号１０は、ビット線のディスチャージを行うため、選択プレーンＰ０および非選択プレーンＰ１に共通の選択信号ＳＧＳをＧＮＤからＨレベル（例えば、ＶＳＧＳ＝４．５Ｖ）に駆動する。この駆動電圧は、選択プレーンＰ０および非選択プレーンＰ１のソース線側選択トランジスタＳＥＬ＿Ｓのゲートに印加され、ソース線側選択トランジスタＳＥＬ＿Ｓがオン状態になる。このとき、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯはＧＮＤレベルであるため、仮にメモリセルＭＣ０〜ＭＣ３１およびダミーセルＤＣＳ／ＤＣＤが強く消去された状態（しきい値が負）であったとしても、グローバルビット線ＢＬＥ／ＢＬＯからローカルビット線ＬＢＬＥ／ＬＢＬＯを介してソース線ＳＬにセル電流Ｉｃが流れるのを防止することができる。それ故、非選択プレーンＰ１において、メモリセルのしきい値分布が変動することが防止される。
【００３８】
次に、本発明の他の実施例について説明する。上記実施例では、非選択プレーンのグローバルビット線ＢＬＥ／ＢＬＯからソース線ＳＬに流れるセル電流Ｉｃの発生を抑制するが、グローバルビット線ＢＬＥ／ＢＬＯをＧＮＤにしたことで、ローカルビット線ＬＢＬＥ／ＬＢＬＯの電圧が容量結合により上昇したとき、ローカルビット線ＬＢＬＥ／ＬＢＬＯから、ビット線側選択トランジスタＳＥＬ＿Ｄ、グローバルビット線ＢＬＥ／ＢＬＯおよびビット線選択回路２０を介して仮想電源ＶＩＲＰＷＲにセル電流Ｉｖが流れ得る。
【００３９】
仮想電源ＶＩＲＰＷＲの駆動回路２００は、読出し動作時、いわゆるシールド読出しのために偶数ページまたは奇数ページの非選択ビット線をＧＮＤに放電させる。グローバルビット線の配線容量は大きく、非選択ビット線を短時間でＧＮＤに放電させるには、駆動回路２００のプルダウントランジスタＰＤに強い駆動能力が要求される。しかし、このような駆動能力の強いプルダウントランジスタＰＤにより上記したセル電流Ｉｖを放電させると、セル電流Ｉｖが一気に流れることでローカルビット線ＬＢＬＥ／ＬＢＬＯの電圧変動が大きくなり、メモリセルのしきい値に影響を及ぼすおそれがある。
【００４０】
そこで、本実施例の仮想電源ＶＩＲＰＷＲの駆動回路２１０は、図１０（Ｂ）に示すように、図９に示す駆動能力の強いプルダウントランジスタＰＤに加えて、駆動能力の弱いプルダウントランジスタＰＤ＿Ｗを設け、駆動能力の弱いプルダウントランジスタＰＤ＿Ｗを利用してセル電流Ｉｖを放電させる。駆動能力を異ならせる１つの方法として、プルダウントランジスタＰＤ＿Ｗの駆動能力は、プルダウントランジスタＰＤの駆動能力よりも小さく、つまり、プルダウントランジスタＰＤ＿ＷのＷ／Ｌ比は、プルダウンランジスタＰＤのＷ／Ｌ比よりも小さく構成され、それ故、プルダウントランジスタＰＤ＿Ｗが導通したときに流れるドレイン電流は、プルダウントランジスタＰＤが導通したときに流れるドレイン電流よりも小さい。この場合、駆動能力の強いプルダウントランジスタＰＤを駆動するときのゲート電圧と駆動能力の弱いプルダウントランジスタＰＤ＿Ｗを駆動するときのゲート電圧は同じ電圧レベルであってもよい。また、別の方法として、駆動能力の弱いプルトランジスタＰＤ＿Ｗを駆動するときのゲート電圧を、駆動能力の強いプルトランジスタＰＤを駆動するときのゲート電圧よりも小さくすることで、駆動能力の弱いプルダウントランジスタＰＤ＿Ｗを流れるドレイン電流を小さくするようにしてもよい。例えば、駆動能力の弱いプルダウントランジスタＰＤ＿Ｗのゲートには、カレントミラー回路により制御されたバイアス電圧が印加され、ドレイン電流が定電流化される。なお、トランジスタのＷ／Ｌ比を変えること、およびトランジスタのゲート電圧を変えることの双方を組合せてトランジスタの駆動能力を異ならせるようにしてもよい。
【００４１】
次に、本実施例の動作について説明する。図１０（Ａ）に示すように、非選択プレーンＰ１の選択信号ＳＧＤがＧＮＤからＨレベル（例えば、ＶＳＧＤ＝４．５Ｖ）に駆動されたとき、ゲートとグローバルビット線ＢＬＥ／ＢＬＯとの間のカップリングは殆ど生じない。しかし、ビット線側選択トランジスタＳＥＬ＿Ｄがオンするまでの期間中、つまり選択信号ＳＧＤの電圧ＶＳＧＤがトランジスタのしきい値より小さいとき（ＶＳＧＤ＜Ｖｔｈ）、ローカルビット線ＬＢＬＥ／ＬＢＬＯはフローティングであり、ゲートとローカルビット線ＬＢＬＥ／ＬＢＬＯ間の容量結合によりローカルビット線ＬＢＬＥ／ＬＢＬＯの電圧が幾分上昇する。その後、ビット線側選択トランジスタＳＥＬ＿Ｄがオン状態になると、ローカルビット線ＬＢＬＥ／ＬＢＬＯからビット線側選択トランジスタＳＥＬ＿Ｄを介して仮想電源ＶＩＲＰＷＲのＧＮＤレベルに向けてセル電流Ｉｖが流れる。
【００４２】
仮想電源の駆動回路２１０は、制御信号Ｓ１、Ｓ２に応答してプルアップトランジスタＰＵおよび駆動能力の強いプルダウントランジスタＰＤをオフし、制御信号Ｓ４、Ｓ３に応答して駆動能力の弱いプルダウントランジスタＰＤ＿ＷおよびトランジスタＱをオンさせる。これにより、セル電流Ｉｖの放電速度または放電量が制限され、ローカルビット線ＬＢＬＥ／ＬＢＬＯの急峻な電圧変動も抑制され、セル電流Ｉｖによるメモリセルへの影響を出来るだけ小さくすることができる。制御信号Ｓ４の電圧は、制御信号Ｓ３の電圧と同様でも良いが、上記したように、トランジスタのゲート電圧により駆動能力を調整させたい場合には、制御信号Ｓ４の電圧は、図示しないカレントミラー回路で生成されたバイアス電圧を使用することで、駆動能力の弱いプルダウントランジスタＰＤ＿Ｗを流れるドレイン電流をより小さく制御することもできる。
【００４３】
一方、選択プレーン側の仮想電源の駆動回路２１０は、例えば、シールド読出し等のために出力端子ＶＩＲＰＷＲ＿ＯＵＴにＧＮＤを提供するとき、制御信号Ｓ２、Ｓ４に応答して駆動能力の強いプルダウントランジスタＰＤと駆動能力の弱いプルダウントランジスタＰＲ＿Ｗの双方をオンし、非選択ビット線を短時間でＧＮＤレベルに放電させることができる。
【００４４】
上記実施例では、２つのプレーンを有するフラッシュメモリを例示したが、プレーンの数は２つに限らず、３つ以上であってもよい。例えば、プレーン数が４つであるとき、２つのプレーンにおいて１つの駆動制御回路１０が共有され、残りの２つのプレーンにおいて１つの駆動制御回路１０が供給されるようにしてもよいし、４つのプレーンにおいて１つの駆動制御回路１０が共有されるようにしてもよい。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４６】
１０、１０Ａ、１０Ｂ：駆動制御回路
２０：ビット線選択回路
Ｉｃ：セル電流
ＢＬＥ／ＢＬＯ：グローバルビット線
ＬＢＬＥ／ＬＢＬＯ：ローカルビット線
ＰＵ：プルアップトランジスタ
ＰＤ、ＰＤ＿Ｗ：プルダウントランジスタ
１００：フラッシュメモリ
【要約】
【課題】  メモリセルのしきい値分布の安定化を図る高信頼性の半導体装置を提供する。
【解決手段】  本発明のフラッシュメモリは、複数のプレーンを含むメモリセルアレイと、読出し動作、書込み動作または消去動作を行うための少なくとも１つのプレーンを選択する選択手段と、選択手段によって選択されない非選択プレーンのビット線を基準電圧に電気的に接続する接続手段とを有する。接続手段は、偶数ビット線または奇数ビット線を選択するビット線選択回路２０を含み、非選択プレーンのビット線ＢＬＥ／ＢＬＯは、ビット線選択回路２０を介して仮想電源ＶＩＲＰＷＲのＧＮＤに接続される。
【選択図】  図８【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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