(57)【特許請求の範囲】
【請求項１】
発振周波数の倍率を決める抵抗群と、入力電圧によって流れるベース電流でオンし、前記入力電圧からベースエミッタ間電圧を減じた第１のエミッタ電圧を出力する第１のトランジスタとを含み、前記抵抗群を介して前記第１のエミッタ電圧を増幅した電圧を出力する倍率設定回路と、
前記電圧をベースで受ける第２のトランジスタと、第３のトランジスタと、前記第３のトランジスタの第２のエミッタ電圧の上限を決める第４のトランジスタと、前記第３のトランジスタの前記第２のエミッタ電圧が印加されて電流が流れる抵抗とを含み、前記電圧を前記電流に変換する電圧−電流変換回路と、
前記電流に比例する充電電流で容量を充電して、所定の前記発振周波数のクロック信号を生成する周波数生成回路と、
を有することを特徴とする半導体集積装置。
【請求項２】
前記倍率設定回路は、前記入力電圧が印加される入力端子と、前記第１のトランジスタのベースとの間に、前記入力端子を通じて流れる入力電流の引き込みを制限する電流引き込み制限回路を備えることを特徴とする請求項１記載の半導体集積装置。
【請求項３】
前記倍率設定回路は、電流源と、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとから形成されるカレントミラー回路と、第１の抵抗と第２の抵抗とを含む前記抵抗群と、ＮＰＮトランジスタである前記第１のトランジスタと、入力抵抗およびＮＭＯＳトランジスタを含む前記電流引き込み制限回路とを備え、
前記入力抵抗の一端は、前記入力端子に接続し、前記入力抵抗の他端は、前記ＮＭＯＳトランジスタのドレインに接続し、前記電流源の入力端は、電源、前記第１、第２のＰＭＯＳトランジスタのソースと接続し、
前記電流源の出力端は、前記ＮＭＯＳトランジスタのゲート、前記第１のＰＭＯＳトランジスタのドレイン、前記第１のＰＭＯＳトランジスタのゲート、前記第２のＰＭＯＳトランジスタのゲートおよび前記ＮＰＮトランジスタのコレクタに接続し、
前記ＮＭＯＳトランジスタのソースは、前記ＮＰＮトランジスタのベースに接続し、前記ＮＭＯＳトランジスタのバックゲートは、グランドに接続し、
前記第２のＰＭＯＳトランジスタのドレインは、前記第２の抵抗の一端と、前記倍率設定回路の出力端に接続し、前記ＮＰＮトランジスタのエミッタは、前記第２の抵抗の他端と、前記第１の抵抗の一端と接続し、前記第１の抵抗の他端はグランドに接続する、
ことを特徴とする請求項２記載の半導体集積装置。
【請求項４】
前記電圧−電流変換回路は、電流源と、カレントミラー回路を形成する一方の第３のＰＭＯＳトランジスタと、第２のＰＮＰトランジスタである前記第２のトランジスタと、ＮＰＮトランジスタである第３のトランジスタと、第４のＰＮＰトランジスタである前記第４のトランジスタと、第３の抵抗である前記抵抗とを備え、
前記第２のＰＮＰトランジスタのベースは、前記倍率設定回路の出力端に接続し、
前記電流源の入力端は、電源と、前記第３のＰＭＯＳトランジスタのソースと接続し、
前記電流源の出力端は、前記第２のＰＮＰトランジスタのエミッタ、前記第４のＰＮＰトランジスタのエミッタおよび前記ＮＰＮトランジスタのベースに接続し、
前記ＮＰＮトランジスタのコレクタは、前記第３のＰＭＯＳトランジスタのドレインと、前記第３のＰＭＯＳトランジスタのゲートと接続し、
前記第４のＰＮＰトランジスタのベースは、前記ＮＰＮトランジスタのエミッタ電圧の上限を決める電圧が印加し、前記ＮＰＮトランジスタのエミッタは、前記第３の抵抗の一端と接続し、
前記第２のＰＮＰトランジスタのコレクタ、前記第４のＰＮＰトランジスタのコレクタおよび前記第３の抵抗の他端はグランドに接続する、
ことを特徴とする請求項１記載の半導体集積装置。
【請求項５】
前記周波数生成回路は、
第１のコンデンサと、
前記第１のコンデンサの充電電圧と第１の閾値電圧との比較結果に応じた第１のレベル信号を出力する第１のコンパレータと、
前記第１のコンデンサの容量と同じ容量を持つ第２のコンデンサと、
前記第２のコンデンサの充電電圧と前記第１の閾値電圧とは異なる第２の閾値電圧との比較結果に応じた第２のレベル信号を出力する第２のコンパレータと、
前記第１のレベル信号がセット端子に入力し、前記第２のレベル信号がリセット端子に入力されて、前記クロック信号を出力するＲＳフリップフロップと、
前記電圧−電流変換回路で生成された前記電流に比例する前記充電電流を、前記ＲＳフリップフロップから出力される前記クロック信号の正論理レベルにもとづいてスイッチングして、前記第１のコンデンサに流す第１のスイッチと、
前記クロック信号の正論理レベルにもとづいてスイッチングして、前記第１のコンデンサの充放電を行う第２のスイッチと、
前記充電電流を、前記ＲＳフリップフロップから出力される前記クロック信号の負論理レベルにもとづいてスイッチングして、前記第２のコンデンサに流す第３のスイッチと、
前記クロック信号の負論理レベルにもとづいてスイッチングして、前記第２のコンデンサの充放電を行う第４のスイッチと、
を備えることを特徴とする請求項１記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体集積装置に関する。
【背景技術】
【０００２】
電圧制御発振器は、入力電圧に比例して発振周波数を変化させる発振回路であり、ＰＬＬ（Phase Locked Loop）等の電子回路に広く使用されている。電圧制御発振器は、入力電圧を電流に変換し、その電流で容量を充電することで発振周波数を設定する。
【０００３】
従来技術として、例えば、入力端子と基準電位間に直列に接続された抵抗器により、入力端子から入力された電圧を分圧し、分圧電圧を該抵抗器の温度特性を相殺するトランジスタを介して電圧電流変換部へ出力して、入力インピーダンスを補正する電圧制御発振器が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１８７７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電圧制御発振器は、入力電圧に比例した発振周波数の倍率を設定して、倍率が設定された電圧を電流に変換し、その電流により容量を充電して、所定の発振周波数の信号を生成するという回路構成を有する。しかし、このような回路を構成する場合に、オペアンプを用いて実現すると、回路規模が増大するという問題がある。
【０００６】
本発明はこのような点に鑑みてなされたものであり、電圧制御発振を行う回路規模の縮小化を図った半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体集積装置は、発振周波数の倍率を決める抵抗群と、入力電圧によって流れるベース電流でオンし、前記入力電圧からベースエミッタ間電圧を減じた第１のエミッタ電圧を出力する第１のトランジスタとを含み、前記抵抗群を介して前記第１のエミッタ電圧を増幅した電圧を出力する倍率設定回路と、前記電圧をベースで受ける第２のトランジスタと、第３のトランジスタと、前記第３のトランジスタの第２のエミッタ電圧の上限を決める第４のトランジスタと、前記第３のトランジスタの前記第２のエミッタ電圧が印加されて電流が流れる抵抗とを含み、前記電圧を前記電流に変換する電圧−電流変換回路と、前記電流に比例する充電電流で容量を充電して、所定の前記発振周波数のクロック信号を生成する周波数生成回路と、を有することを特徴とする。
【発明の効果】
【０００８】
回路規模の縮小化が可能になる。
【図面の簡単な説明】
【０００９】
【図１】半導体集積装置の構成例を示す図である。
【図２】電圧制御発振器の構成例を示す図である。
【図３】入力端子電圧と発振周波数との関係を示す図である。
【図４】オペアンプの構成例を示す図である。
【図５】オペアンプの構成例を示す図である。
【図６】電圧制御発振回路の構成例を示す図である。
【図７】周波数生成回路の動作波形を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について図面を参照して説明する。
図１は半導体集積装置の構成例を示す図である。半導体集積装置１は、倍率設定回路１ａ、電圧−電流（以下、Ｖ−Ｉと表記）変換回路１ｂおよび周波数生成回路１ｃを備える。
【００１１】
倍率設定回路１ａは、電流引き込み制限回路１ａ−１、トランジスタＴｒ１（第１のトランジスタ）、抵抗群１ａ−２および電流源Ｉａ１、Ｉａ２を含む。
Ｖ−Ｉ変換回路１ｂは、トランジスタＴｒ２（第２のトランジスタ）、トランジスタＴｒ３（第３のトランジスタ）、トランジスタＴｒ４（第４のトランジスタ）、抵抗Ｒ３および電流源Ｉｂ１、Ｉｂ２を含む。
【００１２】
なお、トランジスタＴｒ１、Ｔｒ３は、例えば、ＮＰＮトランジスタであり、トランジスタＴｒ２、Ｔｒ４は、例えば、ＰＮＰトランジスタが使用される。また、抵抗群１ａ−２は、抵抗Ｒ１、Ｒ２を含む。
【００１３】
倍率設定回路１ａおよびＶ−Ｉ変換回路１ｂの構成素子の接続関係について記すと、電流引き込み制限回路１ａ−１の入力端は、入力端子ＦＢに接続し、電流引き込み制限回路１ａ−１の出力端は、トランジスタＴｒ１のベースに接続する。
【００１４】
電流源Ｉａ１、Ｉａ２の入力端は、電源ＶＤＤに接続し、電流源Ｉａ１の出力端は、トランジスタＴｒ１のコレクタに接続する。電流源Ｉａ２の出力端は、トランジスタＴｒ２のベースと、抵抗Ｒ２の一端と接続する。トランジスタＴｒ１のエミッタは、抵抗Ｒ２の他端と、抵抗Ｒ１の一端と接続する。
【００１５】
電流源Ｉｂ１、Ｉｂ２の入力端は、電源ＶＤＤに接続し、電流源Ｉｂ１の出力端は、トランジスタＴｒ２のエミッタ、トランジスタＴｒ４のエミッタおよびトランジスタＴｒ３のベースに接続する。電流源Ｉｂ２の出力端は、トランジスタＴｒ３のコレクタに接続し、トランジスタＴｒ３のエミッタは、抵抗Ｒ３の一端に接続する。
【００１６】
抵抗Ｒ１の他端、トランジスタＴｒ２、Ｔｒ４の各コレクタおよび抵抗Ｒ３の他端は、グランド（以下、ＧＮＤと表記）に接続する。
ここで、倍率設定回路１ａにおいて、トランジスタＴｒ１は、入力端子ＦＢに印加される入力電圧によって流れるベース電流でオンし、入力電圧からベースエミッタ間電圧を減じたエミッタ電圧Ｖｅ１（第１のエミッタ電圧）を出力する。そして、倍率設定回路１ａは、エミッタ電圧Ｖｅ１を、発振周波数の倍率を決める抵抗群１ａ−２を介して増幅した電圧Ｖｏｕｔを出力する。
【００１７】
Ｖ−Ｉ変換回路１ｂにおいて、トランジスタＴｒ２は、出力電圧Ｖｏｕｔをベースで受け、またトランジスタＴｒ４は、トランジスタＴｒ３のエミッタ電圧Ｖｅ２（第２のエミッタ電圧）の上限を決める。
【００１８】
そして、Ｖ−Ｉ変換回路１ｂは、トランジスタＴｒ３のエミッタ電圧Ｖｅ２を抵抗Ｒ３で電流Ｉｏｕｔに変換して出力する。周波数生成回路１ｃは、出力電流Ｉｏｕｔに比例する充電電流で容量を充電し、所定の発振周波数のクロック信号ｃｋを生成して出力する。
【００１９】
次に本発明の半導体集積装置の詳細を説明する前に、オペアンプを用いて回路を構成した電圧制御発振器について説明する。図２は電圧制御発振器の構成例を示す図である。電圧制御発振器１００は、倍率設定回路１０１、Ｖ−Ｉ変換回路１０２および周波数生成回路１０３を備える。
【００２０】
倍率設定回路１０１は、オペアンプＯＰ１、トランジスタＴｒ１１、および抵抗Ｒ１、Ｒ２を含み、入力端子ＦＢに印加される入力電圧（以下、入力端子電圧ＶＦＢと呼ぶ）に比例した発振周波数の倍率を決める電圧を出力する。
【００２１】
Ｖ−Ｉ変換回路１０２は、オペアンプＯＰ２、トランジスタＴｒ１２、電流源Ｉ１０および抵抗Ｒ３を含み、倍率設定回路１０１からの出力電圧を電流ＩＲ３に変換する。
周波数生成回路１０３は、Ｖ−Ｉ変換回路１０２からの出力電流ＩＲ３で、容量を充電して、所定の発振周波数のクロック信号ｃｋを生成する。なお、図２中のトランジスタＴｒ１１、Ｔｒ１２には、ＮＰＮトランジスタが使用されている。
【００２２】
倍率設定回路１０１およびＶ−Ｉ変換回路１０２の構成素子の接続関係について記すと、トランジスタＴｒ１１のコレクタは、入力端子ＦＢと、トランジスタＴｒ１１のベースと接続する。
【００２３】
トランジスタＴｒ１１のエミッタは、オペアンプＯＰ１の正側入力端子ＩＮ（＋）に接続する。オペアンプＯＰ１の負側入力端子ＩＮ（−）は、抵抗Ｒ１、Ｒ２の一端に接続する。
【００２４】
オペアンプＯＰ１の出力端子は、抵抗Ｒ２の他端と、オペアンプＯＰ２の正側入力端子ＩＮ２（＋）と接続し、オペアンプＯＰ２の正側入力端子ＩＮ１（＋）は、２．５Ｖに接続する。
【００２５】
オペアンプＯＰ２の出力端子は、トランジスタＴｒ１２のベースに接続し、オペアンプＯＰ２の負側入力端子ＩＮ（−）は、トランジスタＴｒ１２のエミッタと、抵抗Ｒ３の一端と接続する。
【００２６】
電流源Ｉ１０の入力端は、電源ＶＤＤ（例えば、５Ｖ）に接続し、電流源Ｉ１０の出力端は、トランジスタＴｒ１２のコレクタに接続する。抵抗Ｒ１、Ｒ３の他端は、ＧＮＤに接続する。
【００２７】
次に具体的な数値を示しながら、電圧制御発振器１００の動作について説明する。最初に、入力端子電圧ＶＦＢと発振周波数との関係について説明する。なお、以下に示す数値は一例であって任意の値に変更可能である。
【００２８】
図３は入力端子電圧と発振周波数との関係を示す図である。入力端子電圧ＶＦＢの変化と、発振周波数（クロック信号ｃｋの周波数）の変化との対応関係を示している。横軸は入力端子電圧ＶＦＢ、縦軸はクロック信号ｃｋの周波数ｆｏｓｃである。
【００２９】
入力端子電圧ＶＦＢが０Ｖから増加していく際、入力端子電圧ＶＦＢが０．７Ｖからクロック信号ｃｋの周波数が上昇し始め、入力端子電圧ＶＦＢが１．１５Ｖに達すると、クロック信号ｃｋの周波数が６０ｋＨｚになる（時間帯ｔ１）。クロック信号ｃｋの周波数が上昇する傾きは、１３２ｋＨｚ／Ｖである。
【００３０】
また、入力端子電圧ＶＦＢが１.１５Ｖ以上になると、周波数の上昇は停止し、クロック信号ｃｋの周波数は、６０ｋＨｚで一定になる（時間帯ｔ２）。
ここで、倍率設定回路１０１では、入力端子電圧ＶＦＢを、トランジスタＴｒ１１のベースエミッタ間電圧Ｖｂｅで減じた電圧（ＶＦＢ−Ｖｂｅ）が、オペアンプＯＰ１の入力端子ＩＮ（＋）に入力される。
【００３１】
オペアンプＯＰ１は、抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）にもとづき、電圧（ＶＦＢ−Ｖｂｅ）を（（Ｒ１＋Ｒ２）／Ｒ１）倍して、電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）を出力する。
【００３２】
Ｖ−Ｉ変換回路１０２では、オペアンプＯＰ２の入力端子ＩＮ２（＋）に、倍率設定回路１０１から出力された電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）が入力され、オペアンプＯＰ２によって、抵抗Ｒ３に流れる電流ＩＲ３が生成される。電流ＩＲ３は、Ｖ−Ｉ変換回路１０２の出力電流であり、（１／Ｒ３）・（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）と表せる。
【００３３】
なお、オペアンプＯＰ２の入力端子ＩＮ１（＋）に２．５Ｖを入力して、トランジスタＴｒ１２のエミッタ電圧Ｖｅの上限を２．５Ｖに制限している。したがって、トランジスタＴｒ１２のエミッタ電圧Ｖｅは、以下の式（１）のように表せる。なお、ｍｉｎ｛ａ，ｂ｝は、ａまたはｂの内、いずれか小さい値が選択されることを示す。
【００３４】
【数１】
0006657962.tif 000002
【００３５】
これにより、Ｖ−Ｉ変換回路１０２から出力される電流ＩＲ３は、式（２）となる。
【００３６】
【数２】
0006657962.tif 000003
【００３７】
周波数生成回路１０３では、式（２）に示される電流ＩＲ３を受信し、電流ＩＲ３にもとづいて容量を充電して、所定の発振周波数のクロック信号ｃｋを生成して出力する。
図４はオペアンプの構成例を示す図である。図２に示した電圧制御発振器１００のオペアンプＯＰ１の内部構成例を示している。オペアンプＯＰ１は、ＰＭＯＳ（P−Channel Metal Oxide Semiconductor）トランジスタＰ１１〜Ｐ１９、ＮＭＯＳ（N−Channel MOS）トランジスタＮ１１〜Ｎ１５、電流源Ｉ２１、抵抗Ｒ１１およびコンデンサＣ１１を含む。
【００３８】
各素子の接続関係を記すと、ＰＭＯＳトランジスタＰ１１のソースは、電源ＶＤＤと、ＰＭＯＳトランジスタＰ１２〜Ｐ１５の各ソースと接続する。ＰＭＯＳトランジスタＰ１１のゲートは、ＰＭＯＳトランジスタＰ１１のドレイン、ＮＭＯＳトランジスタＮ１２のドレインおよびＰＭＯＳトランジスタＰ１２〜Ｐ１５の各ゲートに接続する。
【００３９】
ＰＭＯＳトランジスタＰ１２のドレインは、ＰＭＯＳトランジスタＰ１８のソースと、ＰＭＯＳトランジスタＰ１６のゲートと接続する。ＰＭＯＳトランジスタＰ１３のドレインは、ＰＭＯＳトランジスタＰ１６のソースと、ＰＭＯＳトランジスタＰ１７のソースと接続する。ＰＭＯＳトランジスタＰ１４のドレインは、ＰＭＯＳトランジスタＰ１７のゲートと、ＰＭＯＳトランジスタＰ１９のソースと接続する。
【００４０】
電流源Ｉ２１の入力端は、電源ＶＤＤに接続し、電流源Ｉ２１の出力端は、ＮＭＯＳトランジスタＮ１１のドレイン、ＮＭＯＳトランジスタＮ１１のゲートおよびＮＭＯＳトランジスタＮ１２のゲートに接続する。
【００４１】
ＰＭＯＳトランジスタＰ１６のドレインは、ＮＭＯＳトランジスタＮ１３のドレイン、ＮＭＯＳトランジスタＮ１３のゲートおよびＮＭＯＳトランジスタＮ１４のゲートに接続する。
【００４２】
ＰＭＯＳトランジスタＰ１７のドレインは、ＮＭＯＳトランジスタＮ１４のドレイン、抵抗Ｒ１１の一端およびＮＭＯＳトランジスタＮ１５のゲートに接続する。抵抗Ｒ１１の他端は、コンデンサＣ１１の一端に接続し、コンデンサＣ１１の他端は、ＰＭＯＳトランジスタＰ１５のドレイン、ＮＭＯＳトランジスタＮ１５のドレインおよび出力端子に接続する。
【００４３】
ＮＭＯＳトランジスタＮ１１〜Ｎ１５の各ソース、ＰＭＯＳトランジスタＰ１８のドレインおよびＰＭＯＳトランジスタＰ１９のドレインは、ＧＮＤに接続する。ＰＭＯＳトランジスタＰ１８のゲートは、負側入力端子ＩＮ（−）に接続し、ＰＭＯＳトランジスタＰ１９のゲートは、正側入力端子ＩＮ（＋）に接続する。
【００４４】
図５はオペアンプの構成例を示す図である。図２に示した電圧制御発振器１００のオペアンプＯＰ２の内部構成例を示している。オペアンプＯＰ２は、ＰＭＯＳトランジスタＰ２１〜Ｐ２７、ＮＭＯＳトランジスタＮ２１〜Ｎ２５、トランジスタＴｒ２１〜Ｔｒ２３、電流源Ｉ２２、抵抗Ｒ２１およびコンデンサＣ２１を含む。なお、トランジスタＴｒ２１〜Ｔｒ２３は、ＰＮＰトランジスタである。
【００４５】
各素子の接続関係を記すと、ＰＭＯＳトランジスタＰ２１のソースは、電源ＶＤＤと、ＰＭＯＳトランジスタＰ２２〜Ｐ２５の各ソースと接続する。ＰＭＯＳトランジスタＰ２１のゲートは、ＰＭＯＳトランジスタＰ２１のドレイン、ＮＭＯＳトランジスタＮ２２のドレインおよびＰＭＯＳトランジスタＰ２２〜Ｐ２５の各ゲートに接続する。
【００４６】
ＰＭＯＳトランジスタＰ２２のドレインは、トランジスタＴｒ２１のエミッタと、ＰＭＯＳトランジスタＰ２６のゲートと接続する。ＰＭＯＳトランジスタＰ２３のドレインは、ＰＭＯＳトランジスタＰ２６のソースと、ＰＭＯＳトランジスタＰ２７のソースと接続する。ＰＭＯＳトランジスタＰ２４のドレインは、ＰＭＯＳトランジスタＰ２７のゲート、トランジスタＴｒ２２のエミッタおよびトランジスタＴｒ２３のエミッタに接続する。
【００４７】
電流源Ｉ２２の入力端は、電源ＶＤＤに接続し、電流源Ｉ２２の出力端は、ＮＭＯＳトランジスタＮ２１のドレイン、ＮＭＯＳトランジスタＮ２１のゲートおよびＮＭＯＳトランジスタＮ２２のゲートに接続する。
【００４８】
ＰＭＯＳトランジスタＰ２６のドレインは、ＮＭＯＳトランジスタＮ２３のドレイン、ＮＭＯＳトランジスタＮ２３のゲートおよびＮＭＯＳトランジスタＮ２４のゲートに接続する。ＰＭＯＳトランジスタＰ２７のドレインは、ＮＭＯＳトランジスタＮ２４のドレイン、抵抗Ｒ２１の一端およびＮＭＯＳトランジスタＮ２５のゲートに接続する。抵抗Ｒ２１の他端は、コンデンサＣ２１の一端に接続し、コンデンサＣ２１の他端は、ＰＭＯＳトランジスタＰ２５のドレイン、ＮＭＯＳトランジスタＮ２５のドレインおよび出力端子に接続する。
【００４９】
ＮＭＯＳトランジスタＮ２１〜Ｎ２５の各ソース、トランジスタＴｒ２１のコレクタ、トランジスタＴｒ２２のコレクタおよびトランジスタＴｒ２３のコレクタは、ＧＮＤに接続する。
【００５０】
トランジスタＴｒ２１のベースは、負側入力端子ＩＮ（−）に接続し、トランジスタＴｒ２２のベースは、正側入力端子ＩＮ２（＋）に接続し、トランジスタＴｒ２３のベースは、正側入力端子ＩＮ１（＋）に接続する。
【００５１】
ここで、上記のような電圧制御発振器１００では、図４、図５に示すような構成を有するオペアンプＯＰ１、ＯＰ２を用いて、図３に示すような入力端子電圧ＶＦＢと発振周波数ｆｏｓｃとの特性を持つ発振回路が構成されている。しかし、オペアンプを用いて回路を構成すると、回路規模が増大することになる。本発明はこのような点に鑑みてなされたものであり、回路規模の縮小化を図った半導体集積装置を提供するものである。
【００５２】
次に本発明の半導体集積装置１を適用した電圧制御発振回路の構成および動作について詳しく説明する。図６は電圧制御発振回路の構成例を示す図である。電圧制御発振回路１０は、倍率設定回路１１、Ｖ−Ｉ変換回路１２および周波数生成回路１３を備える。電圧制御発振回路１０では、オペアンプを用いずに、バイポーラ素子を用いて、倍率設定回路１１およびＶ−Ｉ変換回路１２を構成する。
【００５３】
なお、倍率設定回路１１は、図１の倍率設定回路１ａの機能を有し、Ｖ−Ｉ変換回路１２は、図１のＶ−Ｉ変換回路１ｂの機能を有する。また、周波数生成回路１３は、図１の周波数生成回路１ｃの機能を有する。
【００５４】
倍率設定回路１１は、電流源Ｉ１１、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、Ｐ２、トランジスタＴｒ１および抵抗Ｒ０、Ｒ１、Ｒ２を含む。なお、ＰＭＯＳトランジスタＰ１は第１のＰＭＯＳトランジスタ、ＰＭＯＳトランジスタＰ２は第２のＰＭＯＳトランジスタ、抵抗Ｒ０は入力抵抗、抵抗Ｒ１は第１の抵抗、抵抗Ｒ２は第２の抵抗に対応する。
【００５５】
Ｖ−Ｉ変換回路１２は、電流源Ｉ１２、ＰＭＯＳトランジスタＰ３、トランジスタＴｒ２〜Ｔｒ４および抵抗Ｒ３を含む。なお、ＰＭＯＳトランジスタＰ３は第３のＰＭＯＳトランジスタ、トランジスタＴｒ２は第２のＰＮＰトランジスタ、トランジスタＴｒ４は第４のＰＮＰトランジスタ、抵抗Ｒ３は第３の抵抗に対応する。
【００５６】
周波数生成回路１３は、ＮＭＯＳトランジスタＮ２、Ｎ３、ＰＭＯＳトランジスタＰ４〜Ｐ７、コンパレータｃｏｍｐ１、ｃｏｍｐ２、フリップフロップＩＣ１、および容量が共に等しいコンデンサＣ１、Ｃ２を含む。
【００５７】
なお、コンパレータｃｏｍｐ１は第１のコンパレータ、コンパレータｃｏｍｐ２は第２のコンパレータ、コンデンサＣ１は第１のコンデンサ、コンデンサＣ２は第２のコンデンサに対応する。
【００５８】
さらに、ＰＭＯＳトランジスタＰ５は第１のスイッチ、ＮＭＯＳトランジスタＮ２は第２のスイッチ、ＰＭＯＳトランジスタＰ７は第３のスイッチ、ＮＭＯＳトランジスタＮ３は第４のスイッチに対応する。
【００５９】
なお、トランジスタＴｒ１、Ｔｒ３は、ＮＰＮトランジスタであり、トランジスタＴｒ２、Ｔｒ４は、ＰＮＰトランジスタであり、フリップフロップＩＣ１は、ＲＳフリップフロップである。
【００６０】
構成素子の接続関係を記すと、抵抗Ｒ０の一端は、入力端子ＦＢに接続し、抵抗Ｒ０の他端は、ＮＭＯＳトランジスタＮ１のドレインに接続する。電流源Ｉ１１の入力端は、電源ＶＤＤ、ＰＭＯＳトランジスタＰ１〜Ｐ４、Ｐ６の各ソースと、電流源Ｉ１２の入力端と接続する。
【００６１】
電流源Ｉ１１の出力端は、ＮＭＯＳトランジスタＮ１のゲート、ＰＭＯＳトランジスタＰ１のドレイン、ＰＭＯＳトランジスタＰ１のゲート、ＰＭＯＳトランジスタＰ２のゲートおよびトランジスタＴｒ１のコレクタに接続する。ＮＭＯＳトランジスタＮ１のソースは、トランジスタＴｒ１のベースに接続する。ＮＭＯＳトランジスタＮ１のバックゲートは、ＧＮＤに接続する。
【００６２】
ＰＭＯＳトランジスタＰ２のドレインは、抵抗Ｒ２の一端と、トランジスタＴｒ２のベースと接続する。トランジスタＴｒ１のエミッタは、抵抗Ｒ２の他端と、抵抗Ｒ１の一端と接続する。
【００６３】
電流源Ｉ１２の出力端は、トランジスタＴｒ２、Ｔｒ４の各エミッタと、トランジスタＴｒ３のベースと接続する。トランジスタＴｒ３のコレクタは、ＰＭＯＳトランジスタＰ３のドレインと、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ６の各ゲートと接続する。
【００６４】
トランジスタＴｒ４のベースには、電圧Ｖａが印加し、トランジスタＴｒ３のエミッタは、抵抗Ｒ３の一端と接続する。ＰＭＯＳトランジスタＰ４のドレインは、ＰＭＯＳトランジスタＰ５のソースに接続する。
【００６５】
ＰＭＯＳトランジスタＰ５のドレインは、コンデンサＣ１の一端、ＮＭＯＳトランジスタＮ２のドレインおよびコンパレータｃｏｍｐ１の正側入力端子（＋）に接続し、コンパレータｃｏｍｐ１の負側入力端子（−）には、電圧Ｖｂが印加する。
【００６６】
ＰＭＯＳトランジスタＰ５のゲートは、ＮＭＯＳトランジスタＮ２のゲートおよびフリップフロップＩＣ１の出力端子（Ｑ）に接続する。ＰＭＯＳトランジスタＰ６のドレインは、ＰＭＯＳトランジスタＰ７のソースに接続し、ＰＭＯＳトランジスタＰ７のゲートは、ＮＭＯＳトランジスタＮ３のゲートと、フリップフロップＩＣ１の出力端子（Ｑｎ）に接続する。
【００６７】
ＰＭＯＳトランジスタＰ７のドレインは、コンデンサＣ２の一端、ＮＭＯＳトランジスタＮ３のドレインおよびコンパレータｃｏｍｐ２の正側入力端子（＋）に接続し、コンパレータｃｏｍｐ２の負側入力端子（−）には、電圧Ｖｃが印加する。
【００６８】
コンパレータｃｏｍｐ１の出力端子は、フリップフロップＩＣ１の入力端子（Ｓ）に接続し、コンパレータｃｏｍｐ２の出力端子は、フリップフロップＩＣ１の入力端子（Ｒ）に接続する。
【００６９】
抵抗Ｒ１、Ｒ３の他端、トランジスタＴｒ２、Ｔｒ４のコレクタ、コンデンサＣ１、Ｃ２の他端およびＮＭＯＳトランジスタＮ２、Ｎ３のソースは、ＧＮＤに接続する。
次に倍率設定回路１１の動作について説明する。倍率設定回路１１では、トランジスタＴｒ１のベースに電流を入力して、トランジスタＴｒ１をオンさせ、トランジスタＴｒ１のエミッタに接続される抵抗Ｒ１、Ｒ２を通じて電圧を出力するようにする。
【００７０】
ここで、図４に示したオペアンプＯＰ１の入力端子ＩＮ（＋）は、ＰＭＯＳトランジスタＰ１９のゲートになっている。このため、オペアンプＯＰ１の入力を受ける部分は、入力インピーダンスが高く、入力端子ＩＮ（＋）に流れ込む電流は小さいことがわかる。
【００７１】
このため、倍率設定回路１１においても、入力端子ＦＢから電流を引き込みすぎないように、入力端子ＦＢと、トランジスタＴｒ１のベースとの間に、抵抗Ｒ０およびＮＭＯＳトランジスタＮ１が挿入されている。
【００７２】
抵抗Ｒ０およびＮＭＯＳトランジスタＮ１は、トランジスタＴｒ１のベースに流れ込むベース電流を制限する役目を果たす。また、トランジスタＴｒ１は、ベース電流が小さくても、ｈＦＥ（電流増幅率）が十分高ければ、エミッタから電流を出力でき、入力端子ＦＢには影響を与えない。
【００７３】
このような構成にすることで、オペアンプＯＰ１と同じように、入力端子ＦＢから流れ込む電流が大きくならないように制限して、入力電流にもとづくＦＢ電圧特性の変化を抑制している。
【００７４】
一方、ＮＭＯＳトランジスタＮ１でベース電流が制限されたトランジスタＴｒ１がオンすると、トランジスタＴｒ１のエミッタ電圧、すなわち、抵抗Ｒ１、Ｒ２の分圧点であるノードｎ０の電位が（ＶＦＢ−Ｖｂｅ）になる。
【００７５】
ノードｎ０の電位が（ＶＦＢ−Ｖｂｅ）になると同時に、ＰＭＯＳトランジスタＰ１に電流が流れる。また、ＰＭＯＳトランジスタＰ１、Ｐ２は、カレントミラー回路を形成しているから、ＰＭＯＳトランジスタＰ１に電流が流れると、ＰＭＯＳトランジスタＰ２にも電流が流れる。
【００７６】
これによって、電圧（ＶＦＢ−Ｖｂｅ）が抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）に応じて増幅し、倍率設定回路１１からは、図１の電圧Ｖｏｕｔに相当する、出力電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）が、Ｖ−Ｉ変換回路１２のトランジスタＴｒ２のベースに印加されることになる。
【００７７】
なお、厳密には、抵抗Ｒ１に流れる電流は、ＰＭＯＳトランジスタＰ１に流れる電流と、ＰＭＯＳトランジスタＰ２に流れる電流との和になり、また抵抗Ｒ２に流れる電流は、ＰＭＯＳトランジスタＰ２に流れる電流となる。
【００７８】
このように、抵抗Ｒ１、Ｒ２それぞれに流れる電流には差がある。この差を無視できる程度に抵抗Ｒ１、Ｒ２には十分な電流を流すことが必要なため、ミラー比を大きくしている。例えば、（ＰＭＯＳトランジスタＰ１に流れる電流）：（ＰＭＯＳトランジスタＰ２に流れる電流）＝１：１２のミラー比とする。
【００７９】
なお、電流源Ｉ１１は、例えば、１μＡを流す定電流源であって、トランジスタＴｒ１がオンしたときに、ＰＭＯＳトランジスタＰ１に電流が流れ始めるためのドライブ電流源となる。
【００８０】
上記のような構成によって、倍率設定回路１１は、図２に示した倍率設定回路１０１と同じ機能を実現することができる。すなわち、倍率設定回路１１は、オペアンプＯＰ１を使用せずに、入力端子電圧ＶＦＢに比例した、倍率が（（Ｒ１＋Ｒ２）／Ｒ１）の電圧、すなわち、（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）を出力することができる。
【００８１】
次にＶ−Ｉ変換回路１２の動作について説明する。Ｖ−Ｉ変換回路１２において、まず、トランジスタＴｒ２と、トランジスタＴｒ３との関連を見ると、バイアスされたトランジスタＴｒ２のエミッタ電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）＋Ｖｂｅが、トランジスタＴｒ３のベースに印加される。
【００８２】
これにより、トランジスタＴｒ３のエミッタ電圧は、｛（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）＋Ｖｂｅ｝−Ｖｂｅとなる。すなわち、トランジスタＴｒ３のエミッタ電圧は、（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）となり、倍率設定回路１１の出力と同じ電圧となる（トランジスタＴｒ２は、Ｖｂｅを相殺させるためのバッファの役目を果たしている）。
【００８３】
一方、トランジスタＴｒ４は、トランジスタＴｒ３のエミッタ電圧の上限を電圧Ｖａに制限する役目を果たすものである。トランジスタＴｒ４が、トランジスタＴｒ２と、トランジスタＴｒ３との間に接続されているため、トランジスタＴｒ３のベース電圧は、トランジスタＴｒ４のベース電圧Ｖａと、ベースエミッタ間電圧Ｖｂｅとの和（Ｖａ＋Ｖｂｅ）によってクランプされる。
【００８４】
したがって、トランジスタＴｒ３のエミッタ電圧（図１のエミッタ電圧Ｖｅ２に相当）は、電圧Ｖａを２．５Ｖとすれば、上述した式（１）となる。
そして、トランジスタＴｒ３の電流増幅により、抵抗Ｒ３に流れる電流は、上述した式（２）と同じ電流ＩＲ３となる。なお、トランジスタＴｒ３のエミッタ電流とコレクタ電流とが同じとすると、電流ＩＲ３は、ＰＭＯＳトランジスタＰ３に流れる。
【００８５】
上記のような構成によって、Ｖ−Ｉ変換回路１２は、図２に示したＶ−Ｉ変換回路１０２と同じ機能を実現することができる。すなわち、Ｖ−Ｉ変換回路１２は、オペアンプＯＰ２を使用せずに、倍率設定回路１１から出力された電圧を電流に変換した、式（２）に示す電流ＩＲ３を出力することができる。
【００８６】
ここで、図２の電圧制御発振器１００では、図４、図５に示すような内部回路のオペアンプＯＰ１、ＯＰ２を用いて回路を構成しているために回路規模が大きくなる。これに対して、電圧制御発振回路１０では、倍率設定回路１１およびＶ−Ｉ変換回路１２を、オペアンプを用いずにバイポーラ素子を使用して構成して、図２の電圧制御発振器１００の倍率設定回路１０１およびＶ−Ｉ変換回路１０２と同じ機能を実現した。これにより、回路規模を大幅に縮小化することが可能になる。
【００８７】
次に周波数生成回路１３の動作について説明する。周波数生成回路１３では、Ｖ−Ｉ変換回路１２の出力電流ＩＲ３を、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ６のカレントミラー回路で１／Ｍ倍（Ｍ＝１、２、・・・）にした電流（充電電流）を用いて、コンデンサＣ１、Ｃ２の容量を充電することで、クロック信号ｃｋの周波数を生成する。
【００８８】
例えば、Ｖ−Ｉ変換回路１２の出力電流ＩＲ３を、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ６のカレントミラー回路で１／４にした電流を用いて容量を充電するためには、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ６のミラー比は、４：１：１になる。
【００８９】
図７は周波数生成回路の動作波形を示す図である。横軸は時間、縦軸は電圧である。なお、コンパレータｃｏｍｐ１の負側入力端子（−）に印加される電圧Ｖｂ（第１の閾値電圧）を２．５Ｖ、コンパレータｃｏｍｐ２の負側入力端子（−）に印加される電圧Ｖｃ（第２の閾値電圧）を０．６Ｖ、ＶＤＤ電圧を５Ｖとして以下説明する。
【００９０】
電圧Ｖｏｓｃ１は、図６に示すノードｎ１の電圧であり、コンデンサＣ１の充電電圧になる。ノードｎ１は、ＰＭＯＳトランジスタＰ５のドレイン、コンパレータｃｏｍｐ１の正側入力端子（＋）、コンデンサＣ１の一端およびＮＭＯＳトランジスタＮ２のドレインに接続している。
【００９１】
コンデンサＣ１が一定電流で充電される場合、コンデンサＣ１の充電時間をｄｔ１とすると、充電時間ｄｔ１において、０Ｖから充電を開始し、電圧Ｖｏｓｃ１が電圧２．５Ｖになると、１サイクルの充電が完了する。
【００９２】
また、コンパレータｃｏｍｐ１の正側入力端子（＋）には、電圧Ｖｏｓｃ１が入力し、負側入力端子（−）には、２．５Ｖが入力しているので、コンパレータｃｏｍｐ１は、電圧Ｖｏｓｃ１が２．５Ｖになったときだけ、Ｈレベルの信号を出力する。
【００９３】
このように、コンパレータｃｏｍｐ１の出力端子からは、ＬレベルとＨレベルを繰り返す、図７に示すようなパルス状の波形の電圧ｃｏｍｐ１ｏｕｔ（第１のレベル信号）が出力される。
【００９４】
電圧Ｖｏｓｃ２は、図６に示すノードｎ２の電圧であり、コンデンサＣ２の充電電圧になる。ノードｎ２は、ＰＭＯＳトランジスタＰ７のドレイン、コンパレータｃｏｍｐ２の正側入力端子（＋）、コンデンサＣ２の一端およびＮＭＯＳトランジスタＮ３のドレインに接続している。
【００９５】
コンデンサＣ２が一定電流で充電される場合、コンデンサＣ２の充電時間をｄｔ２とすると、充電時間ｄｔ２において、０Ｖから充電を開始し、電圧Ｖｏｓｃ２が０．６Ｖになると、１サイクルの充電が完了する。
【００９６】
また、コンパレータｃｏｍｐ２の正側入力端子（＋）には、電圧Ｖｏｓｃ２が入力し、負側入力端子（−）には、０．６Ｖが入力しているので、コンパレータｃｏｍｐ２は、電圧Ｖｏｓｃ２が０．６Ｖになったときだけ、Ｈレベルの信号を出力する。
【００９７】
このように、コンパレータｃｏｍｐ２の出力端子からは、ＬレベルとＨレベルを繰り返す、図７に示すようなパルス状の波形の電圧ｃｏｍｐ２ｏｕｔ（第２のレベル信号）が出力される。
【００９８】
一方、コンパレータｃｏｍｐ１の出力信号ｃｏｍｐ１ｏｕｔは、フリップフロップＩＣ１のセット端子（Ｓ）に入力し、コンパレータｃｏｍｐ２の出力信号ｃｏｍｐ２ｏｕｔは、フリップフロップＩＣ１のリセット端子（Ｒ）に入力しており、フリップフロップＩＣ１の出力信号を用い、下述の制御をすることで、コンパレータｃｏｍｐ１の出力信号ｃｏｍｐ１ｏｕｔと、コンパレータｃｏｍｐ２の出力信号ｃｏｍｐ２ｏｕｔとは、同時にＨレベルにならないように動作させている。以下その動作を説明する。
【００９９】
コンデンサＣ１の充電時間ｄｔ１では、フリップフロップＩＣ１の出力端子（Ｑ）からＬレベルが出力し、フリップフロップＩＣ１の出力端子（Ｑｎ）からＨレベルが出力する。
【０１００】
この場合、フリップフロップＩＣ１の出力端子（Ｑ）がＬレベルのとき、ＰＭＯＳトランジスタＰ５はオン、ＮＭＯＳトランジスタＮ２はオフするから、コンデンサＣ１は、ＰＭＯＳトランジスタＰ５を流れてきた充電電流で充電される。また、フリップフロップＩＣ１の出力端子（Ｑｎ）がＨレベルのとき、ＰＭＯＳトランジスタＰ７はオフ、ＮＭＯＳトランジスタＮ３はオンするから、コンデンサＣ２は、放電される。
【０１０１】
一方、コンデンサＣ２の充電時間ｄｔ２では、フリップフロップＩＣ１の出力端子（Ｑ）からＨレベルが出力し、フリップフロップＩＣ１の出力端子（Ｑｎ）からＬレベルが出力する。
【０１０２】
この場合、フリップフロップＩＣ１の出力端子（Ｑ）がＨレベルのとき、ＰＭＯＳトランジスタＰ５はオフ、ＮＭＯＳトランジスタＮ２はオンするから、コンデンサＣ１は、放電する。また、フリップフロップＩＣ１の出力端子（Ｑｎ）がＬレベルのとき、ＰＭＯＳトランジスタＰ７はオン、ＮＭＯＳトランジスタＮ３はオフするから、コンデンサＣ２は、ＰＭＯＳトランジスタＰ７を流れてきた充電電流で充電される。
【０１０３】
このように、時間帯ｄｔ１では、コンデンサＣ１が充電してコンデンサＣ２が放電し、時間帯ｄｔ２では、コンデンサＣ１が放電してコンデンサＣ２が充電する。このような充放電が繰り返されることにより、図７に示すような周波数のクロック信号ｃｋが生成される。
【０１０４】
以下、上記の周波数生成動作について数式を用いて説明する。コンデンサＣ１、Ｃ２を共に充電する充電電流を、電流Ｉｃｈとすれば、電流Ｉｃｈは、電流ＩＲ３の１／４であり、式（３）となる。
【０１０５】
【数３】
0006657962.tif 000004
【０１０６】
また、コンデンサの電荷をＱ、容量をＣ、充電電流をｉ、充電時間をｔ、コンデンサの充電電圧をＶとすれば、ｉ＝ｄＱ／ｄｔ＝ｄ（ＣＶ）／ｄｔ＝Ｃ・ｄＶ／ｄｔであるから、コンデンサＣ１、Ｃ２の充電に対して、以下の式（４ａ）、（４ｂ）が成り立つ。
【０１０７】
【数４】
0006657962.tif 000005
【０１０８】
周波数生成回路１３の出力であるクロック信号ｃｋは、コンパレータｃｏｍｐ１の出力でセット、コンパレータｃｏｍｐ２の出力でリセットされるＲＳフリップフロップの出力であり、クロック信号ｃｋの周期ｄｔは、ｄｔ＝ｄｔ１＋ｄｔ２になる。
【０１０９】
したがって、クロック信号ｃｋの周波数ｆｏｓｃは、式（４ａ）、（４ｂ）にもとづき、以下の式（５）になる。
【０１１０】
【数５】
0006657962.tif 000006
【０１１１】
具体的な数値として、Ｒ１＝３０ｋΩ×２、Ｒ２＝３０ｋΩ×９とすると、抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）＝５．５Ωとなる。また、Ｖｂｅ＝０．７Ｖ、Ｒ３＝２２４ｋΩ、Ｃ１＝Ｃ２＝１５ｐＦとする。
【０１１２】
ここで、倍率設定回路１１の出力電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）が２．５Ｖ以上のとき、すなわち（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）≧２．５Ｖに対して上記の数値を代入すると、ＶＦＢ≧１．１５Ｖとなる。ＶＦＢ≧１．１５Ｖは、図３に示す時間帯ｔ２の区間に該当する。
【０１１３】
したがって、ＶＦＢ≧１．１５Ｖのときの式（５）に対して、上記の数値を代入すると、式（６）のようになって、クロック信号ｃｋの周波数ｆｏｓｃ＝６０ｋＨｚと算出される。
【０１１４】
【数６】
0006657962.tif 000007
【０１１５】
一方、倍率設定回路１１の出力電圧（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）が２．５Ｖ以下のとき、すなわち（（Ｒ１＋Ｒ２）／Ｒ１）・（ＶＦＢ−Ｖｂｅ）≦２．５Ｖに上記の数値を代入すると、ＶＦＢ≦１．１５Ｖとなる。ＶＦＢ≦１．１５Ｖは、図３に示す時間帯ｔ１の区間に該当する。
【０１１６】
ここで、微小変化区間のクロック信号ｃｋの周波数ｆｏｓｃをΔｆｏｓｃ、微小変化区間の入力端子電圧ＶＦＢをΔＶＦＢとすると、ＶＦＢ≦１．１５Ｖのときの図３に示す時間帯ｔ１の区間の傾き、すなわち、クロック信号ｃｋの周波数ｆｏｓｃと入力端子電圧ＶＦＢとの変化率は、Δｆｏｓｃ／ΔＶＦＢである。
【０１１７】
したがって、ＶＦＢ≦１．１５Ｖのときの式（５）に対して、上記の数値を代入すると、変化率は式（７）のように計算されて、Δｆｏｓｃ／ΔＶＦＢ＝１３２ｋＨＺ／Ｖと算出される。
【０１１８】
【数７】
0006657962.tif 000008
【０１１９】
式（７）から、クロック信号ｃｋの周波数は、２．５Ｖで決まる上限周波数６０ｋＨｚに、倍率設定回路１１で設定した倍率である抵抗比（（Ｒ１＋Ｒ２）／Ｒ１）＝５．５を乗算した値で線形に変化することが示される。
【０１２０】
なお、コンパレータｃｏｍｐ１の負側入力端子（−）に印加される電圧Ｖｂを２．５Ｖとしたが、これは、電圧制御発振回路１０の動作電源ＶＤＤを５Ｖとしたときの中間電位に相当する。また、５Ｖの電源から２．５Ｖを生成するので、この２．５ＶをＶ−Ｉ変換回路１２内のトランジスタＴｒ４のベース電圧Ｖａにも使用して、回路の簡素化を図っている。
【０１２１】
さらに、コンパレータｃｏｍｐ２の負側入力端子（−）に印加される電圧Ｖｃを０．６Ｖとしたが、これは、クロック信号ｃｋのクロックデューティが８０％になるように決めたものである。すなわち、クロック信号ｃｋの周期は、（ｄｔ１／（ｄｔ１＋ｄｔ２））であり、ｄｔ１は２．５、ｄｔ２は０．６に比例するから、（２．５／（２．５＋０．６））×１００≒８０％となる。なお、これらの数値は一例であり、任意の値を設定できる。
【０１２２】
以上説明したように、本発明の半導体集積装置１は、オペアンプを用いずにバイポーラ素子を使用して、倍率設定回路およびＶ−Ｉ変換回路を構成したので、オペアンプを用いて構成した電圧制御発振器と比べて、回路規模を大幅に縮小化することが可能になる。
【０１２３】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
【符号の説明】
【０１２４】
１  半導体集積装置
１ａ  倍率設定回路
１ｂ  Ｖ−Ｉ変換回路
１ｃ  周波数生成回路
ＦＢ  入力端子
１ａ−１  電流引き込み制限回路
１ａ−２  抵抗群
Ｉａ１、Ｉａ２、Ｉｂ１、Ｉｂ２  電流源
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｔｒ１、Ｔｒ３  ＮＰＮトランジスタ
Ｔｒ２、Ｔｒ４  ＰＮＰトランジスタ
Ｖｅ１  第１のエミッタ電圧
Ｖｅ２  第２のエミッタ電圧
Ｖｏｕｔ  出力電圧
Ｉｏｕｔ  出力電流
ｃｋ  クロック信号
【図１】
0006657962.tif 000009
【図２】
0006657962.tif 000010
【図３】
0006657962.tif 000011
【図４】
0006657962.tif 000012
【図５】
0006657962.tif 000013
【図６】
0006657962.tif 000014
【図７】
0006657962.tif 000015