(57)【特許請求の範囲】
【請求項１】
半導体デバイスを製作するための方法であって、
歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造を用意するステップであって、前記ＳＳＯＩ構造は、少なくとも基板と、前記基板上に配設される誘電体層と、前記誘電体層上に配設されるシリコン・ゲルマニウム層と、前記シリコン・ゲルマニウム層上に直接配設される歪み半導体材料層とを備える、前記用意するステップと、
前記歪み半導体材料層および前記シリコン・ゲルマニウム層を前記誘電体層までエッチングすることにより、複数のフィンを前記ＳＳＯＩ構造上に形成するステップであって、前記複数のフィンのうちの少なくとも１つのフィンは、前記ＳＳＯＩ構造のｎＦＥＴ領域内にあり、且つ前記複数のフィンのうちの少なくとも１つのフィンは、前記ＳＳＯＩ構造のｐＦＥＴ領域内にある、前記形成するステップと、
第１のゲート構造を、前記ｎＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの第１の部分に接するように形成するステップであって、ここで、該第１のゲート構造は前記第１の部分を三方から包囲し、及び、前記シリコン・ゲルマニウム層が、前記誘電体層と、前記フィンの前記第１の部分の下部表面との間に配設されている、前記形成するステップと、
第２のゲート構造が前記ｐＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの第２の部分を三方から包囲するように、前記第２のゲート構造を前記第２の部分に接するように形成するステップと、
前記ｐＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの前記第２の部分に接する前記第２のゲート構造を除去するステップと、
前記第２の部分に接する前記第２のゲート構造を除去することにより露出される前記シリコン・ゲルマニウム層を除去するステップと、
第３のゲート構造が、前記ｐＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの前記第２の部分の四方すべてを包囲するように、前記第３のゲート構造を前記第２の部分に接するように形成するステップと
を含む、前記方法。
【請求項２】
前記シリコン・ゲルマニウム層のゲルマニウム含有量は、原子量パーセント単位で、５％から６０％の範囲にある、請求項１に記載の方法。
【請求項３】
前記シリコン・ゲルマニウム層は、５ｎｍから１００ｎｍの範囲にある厚さを有する、請求項１又は２に記載の方法。
【請求項４】
前記シリコン・ゲルマニウム層は、前記誘電体層上に、ウェハ・ボンディング・プロセスにより配設される、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記基板および前記誘電体層は、シリコン・オン・インシュレータ（ＳＯＩ）基板の構成要素であり、前記シリコン・ゲルマニウム層は、熱混合および凝縮プロセスが後に続く、シリコン・ゲルマニウムを前記ＳＯＩ基板上に堆積させることにより形成される、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記誘電体層は、埋め込み酸化物（ＢＯＸ）を含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記誘電体層は、二酸化ケイ素を含む、請求項１〜５のいずれか１項に記載の方法。
【請求項８】
前記シリコン・ゲルマニウム層を除去する前記ステップが、
前記第２の部分に接する前記第２のゲート構造を除去することにより露出される前記シリコン・ゲルマニウム層を、ＨＣｌガス・エッチを使用してエッチングするステップ
を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記基板は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、炭化ケイ素、ＩＩＩ−Ｖ型化合物半導体、ＩＩ−ＶＩ型化合物半導体、ならびに、それらの組合せおよび多層のうちの１つまたは複数を含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記複数のフィンは、６ｎｍから１０ｎｍの範囲にある厚さを有する、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
前記複数のフィンは、３０ｎｍから７０ｎｍの範囲にある高さを有する、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記第３のゲート構造は、流動性酸化物部分を含み、前記流動性酸化物部分は、前記誘電体層と、前記ｐＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの前記第２の部分の下部表面との間に配設される、請求項１〜１１のいずれか１項に記載の方法。
【請求項１３】
半導体デバイスであって、
歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造と、ここで、前記ＳＳＯＩ構造は、少なくとも基板と、前記基板上に配設されている誘電体層と、前記誘電体層上に配設されているシリコン・ゲルマニウム層と、前記シリコン・ゲルマニウム層上に直接配設されている歪み半導体材料層とを備えている、
前記歪み半導体材料層に形成される、前記ＳＳＯＩ構造上の複数のフィンと、ここで、前記複数のフィンのうちの少なくとも１つのフィンは、前記ＳＳＯＩ構造のｎＦＥＴ領域内にあり、且つ前記複数のフィンのうちの少なくとも１つのフィンは、前記ＳＳＯＩ構造のｐＦＥＴ領域内にある、
前記ｎＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの第１の部分に接する第１のゲート構造と、ここで、該第１のゲート構造が前記第１の部分を三方から包囲し、及び、前記シリコン・ゲルマニウム層が、前記誘電体層と、前記第１の部分の下部表面との間に配設されている、
前記ｐＦＥＴ領域内の前記複数のフィンのうちの前記少なくとも１つのフィンの第２の部分に接する第２のゲート構造と、ここで、該第２のゲート構造は前記第２の部分の四方すべてを包囲している、
を備えている、前記半導体デバイス。
【請求項１４】
前記第１のゲート構造および前記第２のゲート構造は各々、少なくともゲート誘電体材料およびゲート導体を備えている、請求項１３に記載の半導体デバイス。
【請求項１５】
前記ゲート誘電体材料は、二酸化ケイ素、酸窒化ケイ素、または高誘電率誘電体であり、
前記ゲート導体は、ポリシリコン、または金属である、
請求項１４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスに関し、より詳細には、ｐＦＥＴ領域での歪み解放を伴う、ｎＦＥＴ領域に対して歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板を利用することに関する。
【背景技術】
【０００２】
相補型金属酸化物半導体デバイス（ＣＭＯＳ）は、シリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）基板上に配置構成される、ｐ型およびｎ型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の、相補型で対称に向きを定められる対を使用する。論理機能のための電子信号を増幅またはスイッチするために使用されるＭＯＳＦＥＴは、チャネルにより接続されるソース領域およびドレイン領域を有する。ソース領域は、多数電荷キャリア（電子または正孔）の形式での電流がチャネルに進入する際に通る端子であり、ドレイン領域は、多数電荷キャリアの形式での電流がチャネルを離脱する際に通る端子である。ｐ型ＭＯＳＦＥＴ（本明細書では以降、「ｐＦＥＴ」）では多数電荷キャリアは、チャネルを通って流れる正孔であり、ｎ型ＭＯＳＦＥＴ（本明細書では以降、「ｎＦＥＴ」）では多数電荷キャリアは、チャネルを通って流れる電子である。ゲートは、チャネルの上方にあり、ソース領域とドレイン領域との間の電流の流れを制御する。チャネルは、２つ以上の表面を提供する、薄い「フィン」により画定され得るものであり、そのフィンによって、ゲートは、電流の流れを制御し、そのことにより、ｐＦＥＴおよびｎＦＥＴを「ｆｉｎＦＥＴ」デバイスにする。一般的にはフィンの長さは、幅より数桁大きい。
【０００３】
ｐＦＥＴおよびｎＦＥＴの製作で使用される基板は、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板を備え得る。そのような基板は一般的には、数ギガ・パスカル（ＧＰａ）の内在引っ張り応力を有し、そのことは一般的には、電子移動度を改善し、そのことにより、デバイス性能を改善する。これらの基板での歪みは、チャネルの長さおよび幅が、典型的なプレーナＭＯＳＦＥＴのものと比較して短い、短チャネルｆｉｎＦＥＴデバイスにおいてでさえ、静電特性での悪化を伴わない、デバイス性能での改善を考えに入れたものである。
【０００４】
これに対して、ＳＳＯＩ基板での大域的な内在応力が、あらかじめ決定された最大値（例えば、約１ＧＰａより大きい）を上回る時、ｐＦＥＴ  ｆｉｎＦＥＴデバイスの性能は、８から１５％だけ損なわれ得る。これは、ＳＳＯＩ基板での引っ張り応力の存在下での、正孔移動度悪化の帰結である。したがって、ｐＦＥＴデバイスのチャネルでの引っ張り応力を緩和すること、および、それらの性能をＳＯＩ基板レベルに改善／復元することが望ましい。これが実現され得るとき、ｎＦＥＴデバイスは、相補型ｐＦＥＴデバイスを悪化させることなく、より高い性能を有するように製造され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板上にｆｉｎＦＥＴデバイスの形成の方法および構造を提供する。
【課題を解決するための手段】
【０００６】
本発明の好ましい実施形態は、半導体デバイスを製作するための方法に関し、該方法は、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造を用意するステップであって、該ＳＳＯＩ構造は、少なくとも基板と、該基板上に配設される誘電体層と、誘電体層上に配設されるシリコン・ゲルマニウム層と、該シリコン・ゲルマニウム層上に直接配設される歪み半導体材料層とを備える、上記用意するステップを含む。該方法は、上記歪み半導体材料層および上記シリコン・ゲルマニウム層を上記誘電体層までエッチングすることにより、複数のフィンを該ＳＳＯＩ構造上に形成するステップであって、上記複数のフィンのうちの少なくとも１つのフィンは、該ＳＳＯＩ構造のｎＦＥＴ領域内にあり、且つ複数のフィンのうちの少なくとも１つのフィンは、該ＳＳＯＩ構造のｐＦＥＴ領域内にある、上記形成するステップをさらに含む。該方法は、第１のゲート構造を、上記ｎＦＥＴ領域内の上記複数のフィンのうちの上記少なくとも１つのフィンの第１の部分に接するように形成するステップをさらに含み、ここで、該第１のゲート構造は前記第１の部分を三方から包囲し、及び、前記シリコン・ゲルマニウム層が、前記誘電体層と、前記フィンの前記第１の部分の下部表面との間に配設されている。該方法は、第２のゲート構造が、上記ｐＦＥＴ領域内の上記複数のフィンのうちの上記少なくとも１つのフィンの第２の部分を三方から包囲するように、上記第２のゲート構造を上記第２の部分に接するように形成するステップをさらに含む。該方法は、上記ｐＦＥＴ領域内の複数のフィンのうちの上記少なくとも１つのフィンの上記第２の部分に接する第２のゲート構造を除去するステップをさらに含む。該方法は、上記第２の部分に接する上記第２のゲート構造を除去することにより露出される上記シリコン・ゲルマニウム層を除去するステップをさらに含む。該方法は、第３のゲート構造が、上記ｐＦＥＴ領域内の上記複数のフィンのうちの上記少なくとも１つのフィンの上記第２の部分の四方すべてを包囲するように、上記第３のゲート構造を上記第２の部分に接するように形成するステップをさらに含む。
【０００７】
本発明の別の好ましい実施形態は、半導体デバイスに関し、該半導体デバイスは、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造を備えており、該ＳＳＯＩ構造は、少なくとも基板と、該基板上に配設されている誘電体層と、該誘電体層上に配設されているシリコン・ゲルマニウム層と、該シリコン・ゲルマニウム層上に直接配設されている歪み半導体材料層とを備えている。該半導体デバイスは、上記歪み半導体材料層および上記シリコン・ゲルマニウム層に形成されている、該ＳＳＯＩ構造上の複数のフィンをさらに備えており、上記複数のフィンのうちの少なくとも１つのフィンは、該ＳＳＯＩ構造のｎＦＥＴ領域内にあり、且つ、上記複数のフィンのうちの少なくとも１つのフィンは、該ＳＳＯＩ構造のｐＦＥＴ領域内にある。該半導体デバイスは、上記ｎＦＥＴ領域内の複数のフィンのうちの少なくとも１つのフィンの第１の部分に接する第１のゲート構造をさらに備えており、該第１のゲート構造は、該第１の部分を三方から包囲し、及び、上記シリコン・ゲルマニウム層は、上記誘電体層と、上記第１の部分の下部表面との間に配設されている。該半導体デバイスは、上記ｐＦＥＴ領域内の複数のフィンのうちの少なくとも１つのフィンの第２の部分に接する第２のゲート構造をさらに備えており、該第２のゲート構造は、第２の部分の四方すべてを包囲している。
【０００８】
以下の詳細な説明は、例として与えられ、本開示を単にその説明に限定することを意図されないものであり、付随する図面との連関で、最も良好に、十分認識されるであろう。
【図面の簡単な説明】
【０００９】
【図１】本発明の１つの実施形態による、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造の断面視図である。
【図２】図１で図示される歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造から製作された、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ゲート構造に直角に（フィンに平行に）図示する図である。
【図３】ｐＦＥＴデバイスを、ゲート構造を通して、フィンに直角に図示する、図２で示される断面線２Ｂ−２Ｂを通して得られる断面視図である。
【図４】ｐＦＥＴデバイスのゲート構造が除去された後の、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ｎＦＥＴデバイスのゲート構造に直角に（フィンに平行に）図示する図である。
【図５】ｐＦＥＴデバイスを、ゲート構造の除去により形成されるゲート・トレンチを通して、フィンに直角に図示する、図４で示される断面線３Ｂ−３Ｂを通して得られる断面視図である。
【図６】ｐＦＥＴデバイスのゲート構造の除去により露出されるシリコン・ゲルマニウム層の部分が除去された後の、図４のｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ｎＦＥＴデバイスのゲート構造に直角に（フィンに平行に）図示する図である。
【図７】ｐＦＥＴデバイスを、ゲート構造の除去により露出されるシリコン・ゲルマニウム層の部分が除去された後のゲート・トレンチを通して、フィンに直角に図示する、図６で示される断面線４Ｂ−４Ｂを通して得られる断面視図である。
【図８】ｐＦＥＴデバイスでの新しいゲート構造の形成の後の、図６のｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ｎＦＥＴデバイスのゲート構造に直角に（フィンに平行に）図示する図である。
【図９】ｐＦＥＴデバイスを、新しいゲート構造の形成の後のゲート・トレンチを通して、フィンに直角に図示する、図８で示される断面線５Ｂ−５Ｂを通して得られる断面視図である。
【発明を実施するための形態】
【００１０】
請求される構造および方法の詳細な実施形態が本明細書で開示されるが、開示される実施形態は単に、様々な形式で具現化され得る、請求される構造および方法を説明するためのものであると理解されるべきである。加えて、様々な実施形態とともに与えられる例の各々は、説明のためのものであることが意図されており、制約的であることは意図されていない。さらに図は、必ずしも一定の縮尺ではなく、一部の特徴が、個別の構成要素の詳細を示すために大きく見せられることがある。したがって、本明細書で開示される特定の構造的および機能的な詳細を、限定的とではなく、単に当業者に、本開示の方法および構造を様々に用いることを教示するための代表的な基本原理と解釈すべきである。
【００１１】
「１つの実施形態」、「実施形態」、「例の実施形態」、その他への本明細書での言及は、説明する実施形態は、個別の特徴、構造、または特性を含み得るが、あらゆる実施形態が、必ずしもそれらの個別の特徴、構造、または特性を含み得るわけではないということを指し示すものである。さらにそのような語句は、必ずしも同じ実施形態に言及しているわけではない。さらに、個別の特徴、構造、または特性が実施形態とともに説明される時、そのような特徴、構造、または特性を、明示的に説明されるか否かを問わず、他の実施形態とともに好んで用いることは、当業者の知識の範囲内のことであるということを提言する。
【００１２】
本明細書の以降の説明の目的で、用語「上側」、「下側」、「右」、「左」、「垂直」、「水平」、「上部」、「下部」、およびそれらの派生語は、描かれた図において向きを定められるように、開示される本発明に関係するものとする。用語「上方にある」、「下方にある」、「頂部の」、「上部上の」、「上に定置される」、または「頂部に定置される」は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在するということを意味し、境界面構造などの介在要素が、第１の要素と第２の要素との間に存在することがある。用語「直接接触」は、第１の構造などの第１の要素、および、第２の構造などの第２の要素が、２つの要素の境界面で、何らかの中間の導電層、絶縁層、または半導体層を伴わずに接続されるということを意味する。
【００１３】
本明細書で説明するような回路は、集積回路チップに対する設計の一部分であり得る。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で創出され、コンピュータ・ストレージ・メディア（ディスク、テープ、物理ハード・ドライブ、または、ストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなど）に記憶され得る。設計者が、チップ、または、チップを製作するために使用されるフォトリソグラフィック・マスクを製作しないとき、設計者は、結果として生じる設計を、物理手段により（例えば、設計を記憶するストレージ・メディアのコピーを提供することにより）、または電子的に（例えば、インターネットを介して）、そのようなエンティティに、直接、または間接的に送り届けることがある。記憶された設計は次いで、フォトリソグラフィック・マスクの製作のために、適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、それらのフォトリソグラフィック・マスクは典型的には、ウェハ上に形成されることになる、当のチップ設計の複数個のコピーを含む。フォトリソグラフィック・マスクは、エッチングされる、または他の形で処理されることになる、ウェハ（または、そのウェハ上の層、あるいはその両方）の区域を画定するために利用される。
【００１４】
本明細書で説明するような方法は、集積回路チップの製作で使用され得る。結果として生じる集積回路チップは、製作者により、ベア・ダイとして、未加工ウェハ形式で（すなわち、複数個のパッケージ化されていないチップを有する、単一のウェハとして）、または、パッケージ化された形式で流通させられ得る。後者の事例ではチップは、シングル・チップ・パッケージ（マザーボード、または他の、より高いレベルのキャリアに付着させられるリードを伴う、プラスチック・キャリアなど）に、または、マルチチップ・パッケージ（表面相互接続または埋め込み相互接続の、いずれかまたは両方を有するセラミック・キャリアなど）に装着される。いずれの事例でも、チップは次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部分として、他のチップ、ディスクリート回路要素、または他の信号処理デバイス、あるいはその組合せとともに集積させられる。最終製品は、玩具および他の低価格帯応用例から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する先進的なコンピュータ製品の範囲にわたる、集積回路チップを含む任意の製品であり得る。
【００１５】
本発明の一部の実施形態は、ＦｉｎＦＥＴ性能増大のために、歪みチャネル材料が必要とされるということを認識する。ＳＳＯＩ基板を開始ウェハとして使用することが、歪みフィンをもたらすことになる。引っ張り歪みフィン（ＳＳＯＩ）は、ｎＦＥＴデバイスに対して有益であるが、ｐＦＥＴデバイスに対しては有益でない。したがって、ｐＦＥＴフィンでの引っ張り歪みを解放する必要性が存する。
【００１６】
本発明の実施形態は一般的には、ｎＦＥＴデバイスに対する引っ張り歪みフィン、および、ｐＦＥＴデバイスに対する緩和フィンを有する、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）基板上のｆｉｎＦＥＴデバイスの形成の構造および方法を提供する。構造は、ｐＦＥＴ領域内のフィンの下方の犠牲ＳｉＧｅ層を選択的にエッチングすることにより形成され得る。
【００１７】
ここで本発明を、図を参照して詳細に説明する。
【００１８】
図１は、本発明の１つの実施形態による、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造の断面視図を図示する。１つの実施形態ではＳＳＯＩ構造は、ＳＳＯＩ前駆構造(SSOI precursor)上に構築されるｆｉｎＦＥＴ構造を含む実施形態に対しては、基板１０と、誘電体層２０と、シリコン・ゲルマニウム層３０と、歪み半導体材料層４０とを含む。別の実施形態では、基板１０、誘電体層２０、およびシリコン・ゲルマニウム層３０は、熱混合シリコン・ゲルマニウム・オン・インシュレータ（ＴＭＳＧＯＩ：Thermally Mixed Silicon Germanium on Insulator）基板、または、歪みシリコン・ゲルマニウム・オン・インシュレータ（ＳＳＧＯＩ：strained silicon germanium on insulator）基板により置換され得る。
【００１９】
基板１０は、任意の従来の半導体基板材料から構成される。従来の半導体基板材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、炭化ケイ素、ＩＩＩ−Ｖ型（type III-V）化合物半導体、ＩＩ−ＶＩ型（type II-VI）化合物半導体、ならびに、それらの組合せおよび多層を含むが、それらに限定されない。
【００２０】
基板１０の上方にあるのは、誘電体層２０である。誘電体層２０は、埋め込み酸化物（ＢＯＸ：buried oxide）、または他の誘電体材料を含み得る。ＢＯＸ材料は、任意の従来の酸化物材料、例えば二酸化ケイ素（ＳｉＯ２）を含み得る。誘電体層２０は、約１０ｎｍから約５００ｎｍの典型的な厚さを有する。誘電体層２０は、基板１０の露出される表面を熱酸化することにより形成され得るものであり、または、基板１０上に、例えば、化学気相堆積（ＣＶＤ）もしくは原子層堆積（ＡＬＤ）を使用して堆積させられ得る。本明細書では、別段の注記がない限り、用語「堆積させること」は、材料が堆積させられるのに適切な、任意の今知られている、または後に開発される技法を含み得るものであり、それらの技法は、例えば、化学気相堆積（ＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、準常圧ＣＶＤ（ＳＡＣＶＤ：semi-atmosphere CVD）および高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ：limited reaction processing CVD）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザ支援堆積（laser assisted deposition）、熱酸化、熱窒化、スピン・オン法、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子ビーム・エピタキシ（ＭＢＥ）、めっき、蒸着を含むが、それらに限定されない。
【００２１】
誘電体層２０の上方にあるのは、シリコン・ゲルマニウム層３０である。シリコン・ゲルマニウム層３０は、誘電体層２０の上方に形成される。シリコン・ゲルマニウム層３０は、誘電体層２０の頂部に形成される。シリコン・ゲルマニウム層３０は、知られているｓｍａｒｔ  ｃｕｔ（Ｒ）プロセスが後に続くウェハ・ボンディング、または、熱混合および凝縮（condensation）プロセスが後に続く、シリコン・ゲルマニウムをＳＯＩウェハ上に堆積させること、のいずれかにより形成される。シリコン・ゲルマニウム層３０のＧｅ含有量は、典型的には、原子量％単位で、５％から６０％の範囲にわたり、２５％から５０％が好ましい。典型的には、形成されるシリコン・ゲルマニウム層３０は、約５ｎｍから約１００ｎｍの範囲にわたる、好ましくは１０ｎｍから２０ｎｍの範囲にわたる、厚さを有する。
【００２２】
シリコン・ゲルマニウム層３０の上方にあるのは、歪み半導体材料層４０である。歪み半導体材料層４０は、シリコン、シリコン・ゲルマニウム、または任意の適した半導体材料を含み得る。１つの実施形態では歪み半導体材料層４０は、下方にあるシリコン・ゲルマニウム層３０の格子寸法より少ない格子寸法を有する、エピタキシャル成長させられた２軸の引っ張り歪みＳｉ含有材料を含む。歪み半導体材料層４０は、その臨界厚さより少ない厚さに成長させられ得る。典型的には歪み半導体材料層４０は、約１０ｎｍから約１００ｎｍの範囲にわたる厚さに成長させられ得る。
【００２３】
図１で図示される歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造の形成に続いて、ｐＦＥＴおよびｎＦＥＴ「ｆｉｎＦＥＴ」デバイスが、従来のＭＯＳＦＥＴ処理ステップを使用して形成され、それらのステップは、従来のゲート酸化プレ・クリーンおよびゲート誘電体形成、ゲート導体形成およびパターニング、ゲート再酸化、ソースおよびドレイン・エクステンション形成、堆積およびエッチングによる側壁スペーサ形成、ならびに、ソースおよびドレイン形成を含むが、それらに限定されない。典型的なＦｉｎＦＥＴ製作の流れでは、フィンは最初に、ウェハの全体を通してパターニングされ、個々のデバイスは、一旦ゲート・スタック、スペーサ、および、隆起したソース／ドレイン構造が形成されると、分離される。本発明の実施形態は、下記で説明するように、従来のＭＯＳＦＥＴ処理に対する所定の処理ステップを変更または追加する。従来のＭＯＳＦＥＴ処理ステップの一部は、明瞭性のために本論考から除かれている。
【００２４】
図２は、本発明の１つの実施形態による、図１で図示される歪みシリコン・オン・インシュレータ（ＳＳＯＩ）構造から製作された、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ゲート構造５０およびゲート構造６０に直角に（フィン４３および４５に平行に）図示する。
【００２５】
フィン４３および４５は、リソグラフィを使用し、歪み半導体材料層４０、および下のシリコン・ゲルマニウム層３０を誘電体層２０までエッチングすることにより、歪み半導体材料層４０に形成される。フィン４３はｎＦＥＴ領域内にあり、フィン４５はｐＦＥＴ領域内にある。一旦形成されると、例示的なフィンの厚さは、約４ｎｍから約２０ｎｍであり、６〜１０ｎｍが好ましく、例示的なフィンの高さは、約２０ｎｍから約１００ｎｍであり、３０〜７０が好ましい。フィンの長さは、約１００ｎｍから数ミクロンの範囲にわたることがある。これに対してゲート・ピッチは、４０ｎｍから５００ｎｍであることがある。歪み半導体材料層４０およびシリコン・ゲルマニウム層３０は、ドライ・エッチ技法（例えば、反応性イオン・エッチング（ＲＩＥ）もしくは類するものなどのプラズマ・ドライ・エッチング、または、例えばフッ素含有ガスを使用する非プラズマ・エッチング技法）を使用してエッチングされ得る。
【００２６】
ｎＦＥＴ領域内、およびｐＦＥＴ領域内のゲート領域は、それぞれフィン４３および４５に対して横方向に積層される１つまたは複数の層により画定される。ゲート構造５０および６０を形成する際に、ゲート誘電体材料およびゲート導体が、フィン４３と４５との間、およびそれらのフィンの上方に堆積させられ、次いで、それぞれフィン４３および４５に対して横方向に延在するゲート・スタック層（ゲート構造５０およびゲート構造６０を成り立たせる層）を画定するために、リソグラフィおよびエッチ・ステップを使用してパターニングされる。１つの実施形態ではゲート構造５０および６０は、少なくともゲート誘電体材料およびゲート導体を含み得る。ゲート誘電体材料は例えば、二酸化ケイ素、酸窒化ケイ素、高誘電率（high-k）誘電体、その他を含み得る。ゲート導体は、ポリシリコン、金属、両方の組合せ、その他を含み得る。ｐＦＥＴおよびｎＦＥＴデバイスは、しきい値電圧を設定するために、所望に応じて、同一の、さもなければ異なる、ゲート・スタックを受け取り得る（フィン４３はｎＦＥＴ領域内にあり、フィン４５はｐＦＥＴ領域内にある）。
【００２７】
スペーサ７０は、ゲート構造５０およびゲート構造６０の反対位置の関係にある側に形成される。スペーサ７０は、ゲート構造５０およびゲート構造６０の側壁上での、インシュレータ材料の堆積およびパターニングにより形成される。インシュレータ材料は、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯ２、窒化炭素ケイ素、および類するものを含むが、それらに限定されない、任意の誘電体材料であり得る。
【００２８】
一旦ゲート構造５０および６０、ならびにスペーサ７０が形成されると、層間誘電体（ＩＬＤ：inter-layer dielectric）層８０が、ｎＦＥＴデバイスおよびｐＦＥＴデバイスの上方に（例えば、ゲート構造５０および６０の上方に、スペーサ７０の上方に、フィン４３および４５の上方に、誘電体層２０の何らかの露出される部分の上方に）、ＣＶＤなどの任意の適したプロセスにより形成される。ＩＬＤ層８０は、誘電体材料を含む。誘電体材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピン・オン・ガラス（ＳＯＧ）、フッ素化シリカ・ガラス（ＦＳＧ：fluorinated silica glass）、炭素ドープ酸化ケイ素（例えば、ＳｉＣＯＨ）、キセロゲル、エアロゲル、非晶質フッ素化炭素、Ｐａｒｙｌｅｎｅ（Ｒ）、ＢＣＢ（ｂｉｓ−ベンゾシクロブテン）、Ｆｌａｒｅ、ＳｉＬＫ（ダウ・ケミカル、ミッドランド、ミシガン州）、ポリイミド、非多孔質材料、多孔質材料、またはそれらの組合せ、あるいはその組合せを含み得る。一部の実施形態ではＩＬＤ層８０は、高密度プラズマ（ＨＤＰ）誘電体材料（例えば、ＨＤＰ酸化物）、または高アスペクト比プロセス（ＨＡＲＰ）誘電体材料（例えば、ＨＡＲＰ酸化物）、あるいはその両方を含み得る。ＩＬＤ層８０は、任意の適した厚さを含む。好ましくは、ＩＬＤ層８０は、約の厚さを含む。ＩＬＤ層８０は、１つもしくは複数の誘電体材料、または、１つもしくは複数の誘電体層、あるいはその両方を含み得るということが理解される。
【００２９】
その後ＩＬＤ層８０は、化学機械研磨（ＣＭＰ）プロセスにより、少なくともゲート構造６０の上部部分が露出されるまで平坦化される。１つの実施形態では、ＩＬＤ層８０の上部表面は、図２で図解されるように、ゲート構造５０および６０の上部表面、ならびに、スペーサ７０の上部表面と同一面である。
【００３０】
図３は、本発明の１つの実施形態による、ｐＦＥＴデバイスを、ゲート構造６０を通して、フィン４５（例えば、シリコン・ゲルマニウム層３０および歪み半導体材料層４０）に直角に図示する、図２で示される断面線３−３を通して得られる断面視図を図示する。図３は、フィン４５（例えば、シリコン・ゲルマニウム層３０および歪み半導体材料層４０）を三方から包囲するゲート構造６０を図示する。フィン４５は、現在は、シリコン・ゲルマニウム層３０および歪み半導体材料層４０から構成されるように示される。
【００３１】
図４は、ゲート構造６０が除去された後の、図２のｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ゲート構造５０に直角に（フィン４３および４５に平行に）図示する。
【００３２】
１つの実施形態ではゲート構造６０は、置換金属ゲート・プロセスを使用して除去される。除去プロセスは、ゲート構造６０をエッチングし、それを完全に除去するために実行される。図４で示されるように、ゲート構造６０の除去は、ゲート構造６０により被覆されるフィン４５の部分（例えば、歪み半導体材料層４０およびシリコン・ゲルマニウム層３０の部分）を露出させる、側壁スペーサ７０の間のゲート・トレンチを形成する。誘電体層２０は、エッチ停止層として働く。
【００３３】
従来の技法が、ゲート構造６０を除去するために用いられ得る。１つの実施形態では、マスク（示されない）が、ｎＦＥＴ領域の上方に（例えば、ゲート構造５０を保護し、一方で、ゲート構造６０の上部表面を露出されたままにするために、上方に）堆積させられる。１つの実施形態ではマスクは、窒化物ハードマスクである。様々な実施形態ではマスクは、例えば減圧化学気相堆積（ＬＰＣＶＤ）を使用して堆積させられる、約１０ｎｍの典型的な厚さを伴う窒化ケイ素（ＳｉＮ）であり得る。他の実施形態ではマスクは、ゲート構造６０の除去の間にエッチ・マスクとして働き得る任意のマスク材料（例えば、窒化物、酸化物／窒化物スタック、窒化チタン、窒化ケイ素、二酸化ケイ素、炭化ケイ素、炭化窒化ケイ素、その他）であり得る。
【００３４】
１つの実施形態では、ゲート構造５０を保護した後、露出されるゲート構造６０が、誘電体層２０、スペーサ７０の側壁、および、歪み半導体材料層４０の部分、および、シリコン・ゲルマニウム層３０の部分を露出させる、ＴＭＡＨなどのウェット化学エッチ、または、ＲＩＥなどのドライ・エッチを使用して除去される。当業者であれば、使用されるエッチングのタイプは、ゲート構造６０が構成される材料によって決まることになり、他のエッチ・プロセス、例えばウェット化学エッチ、レーザ・アブレーション、その他が使用され得るということを認識するであろう。
【００３５】
図５は、本発明の１つの実施形態による、ｐＦＥＴデバイスを、ゲート構造６０の除去により形成されるゲート・トレンチを通して、フィン４５（例えば、シリコン・ゲルマニウム層３０および歪み半導体材料層４０）に直角に図示する、図４で示される断面線５−５を通して得られる断面視図を図示する。図５は、ゲート構造６０の除去により形成されるゲート・トレンチを図示する。フィン４５（例えば、シリコン・ゲルマニウム層３０および歪み半導体材料層４０）は今や、三方に露出される。フィン４５は、現在は、シリコン・ゲルマニウム層３０および歪み半導体材料層４０から構成されるように示される。
【００３６】
図６は、本発明の１つの実施形態による、ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分が除去された後の、図４のｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ゲート構造５０に直角に（フィン４３および４５に平行に）図示する。
【００３７】
１つの実施形態では、ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分が除去される。ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分は、歪み半導体材料層４０の下の方から、例えばＨＣｌガス・エッチ・プロセスを使用して除去され得る。シリコン・ゲルマニウム層３０の部分の除去が、ゲート構造６０の除去により露出される歪み半導体材料層４０の部分の下部表面を露出させる。
【００３８】
図７は、本発明の１つの実施形態による、ｐＦＥＴデバイスを、ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分が除去された後のゲート・トレンチを通して、フィン４５（例えば、歪み半導体材料層４０）に直角に図示する、図６で示される断面線７−７を通して得られる断面視図を図示する。図７は、ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分が除去された後のゲート・トレンチを図示する。フィン４５（例えば、歪み半導体材料層４０）は今や、四方すべてに露出される。フィン４５は今や、歪み半導体材料層４０から構成されるように示される。加えてフィン４５の４面が、ゲート構造６０の除去により露出されるシリコン・ゲルマニウム層３０の部分の除去により露出され、そのことが、ゲート・トレンチを通って延在するフィンを創出する。
【００３９】
図８は、本発明の１つの実施形態による、ゲート構造９０の形成の後の、図６のｎＦＥＴデバイスおよびｐＦＥＴデバイスの断面視図を、（チャネル方向での）フィンの間の領域を通して、ゲート構造５０に直角に（フィン４３および４５に平行に）図示する。
【００４０】
１つの実施形態ではゲート構造９０は、例えばＣＶＤまたはＡＬＤを使用して堆積させられる、当業者に知られている材料のスタックを備え、高誘電率誘電体材料を含み得る。様々な実施形態では、ゲート構造９０の形成は、ゲート誘電体材料の堆積を含む。１つの実施形態ではゲート誘電体材料は、限定を伴わずに、二酸化ハフニウム（ＨｆＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ３）、または酸化ランタン（Ｌａ２Ｏ３）を含む、高誘電率誘電体材料から構成される。ゲート誘電体材料は、ＩＬＤ層８０の表面、スペーサ７０の露出される上部および側壁表面、誘電体層２０の露出される部分、ならびに、フィン４５（例えば、歪み半導体材料層４０）の露出される部分の四方に堆積させられる。
【００４１】
１つの実施形態ではゲート構造９０は、仕事関数設定金属（workfunction setting metal）と、ゲート導体材料とを含む。仕事関数設定金属は、ゲート誘電体材料の上方に堆積させられる、窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）などの材料であり得る。仕事関数設定金属の選択および使用は、ｆｉｎＦＥＴデバイスの所望の電気特性に基づくということが、当業者により十分認識されるはずである。ゲート導体材料は、仕事関数設定金属の上方に堆積させられ、ゲート・トレンチを、例えばタングステン（Ｗ）またはアルミニウム（Ａｌ）で充塞する。ゲート構造９０の様々な層および材料は、例として提示され、限定的であるようには定められない。ゲート構造９０を形成するために使用される過剰な材料は、ＩＬＤ層８０の表面から除去され得る。例えばＣＭＰが、ゲート誘電体材料と、仕事関数設定金属と、ゲート導体材料とを含む、ゲート構造９０を形成するために使用される過剰な材料を除去するために使用され得る。結果は、フィン４５（例えば、歪み半導体材料層４０）の部分の下の方に埋められ、そのフィン４５の部分を四方から包囲する、ゲート構造９０である。
【００４２】
別の実施形態ではゲート構造９０は、流動性酸化物（flowable oxide）部分を含む。流動性酸化物部分は、誘電体層２０と、フィン４５（例えば、歪み半導体材料層４０）の露出される部分の下部表面との間に配設される。１つの実施形態では流動性酸化物は、ゲート・トレンチの下部を、フィン４５（例えば、歪み半導体材料層４０）の露出される部分の下部表面の高さまで充塞する能力のある、任意のタイプの流動性酸化物であり得る。結果は、フィン４５（例えば、歪み半導体材料層４０）の部分の下の方に埋められる部分（流動性酸化物）と、フィン４５の部分を三方から包囲する別の部分とを伴う、ゲート構造９０である。
【００４３】
図９は、本発明の１つの実施形態による、ｐＦＥＴデバイスを、ゲート構造９０の形成の後のゲート・トレンチを通して、フィン４５（例えば、歪み半導体材料層４０）に直角に図示する、図８で示される断面線９−９を通して得られる断面視図を図示する。図９は、ゲート構造９０の形成の後のゲート・トレンチを図示する。フィン４５（例えば、歪み半導体材料層４０）は今や、ゲート構造９０により四方すべてを包囲される。別の実施形態ではゲート構造９０は、フィン４５（例えば、歪み半導体材料層４０）の部分の下の方に埋められる部分（流動性酸化物）と、フィン４５の部分を三方から包囲する別の部分とを有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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