(57)【特許請求の範囲】
【請求項１】
コア基板と、
前記コア基板上に配置され、パターン構造体と、前記パターン構造体に埋設された配線層とを有する再配線層とを備え、
前記再配線層は、半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有し、
前記拡張電極層は、前記再配線層の厚み方向全体にわたって形成されていることを特徴とする配線基板。
【請求項２】
前記素子搭載領域は複数設けられ、前記拡張電極層は、格子状に形成されていることを特徴とする請求項１に記載の配線基板。
【請求項３】
前記拡張電極層の幅は、０．２ｍｍ以上１５ｍｍ以下であることを特徴とする請求項１又は２に記載の配線基板。
【請求項４】
コア基板と、
前記コア基板上に配置され、パターン構造体と、前記パターン構造体に埋設された配線層とを有する再配線層と、
前記再配線層上に搭載された半導体素子とを備え、
前記再配線層は、前記半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有し、
前記拡張電極層は、前記再配線層の厚み方向全体にわたって形成されていることを特徴とする半導体装置。
【請求項５】
前記素子搭載領域は複数設けられ、前記拡張電極層は、格子状に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記拡張電極層の幅は、０．２ｍｍ以上１５ｍｍ以下であることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
コア基板を準備する工程と、
前記コア基板上に、パターン構造体と、前記パターン構造体に埋設された配線層とを有する再配線層を形成する工程とを備え、
前記再配線層は、半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有し、
前記拡張電極層は、前記再配線層の厚み方向全体にわたって形成されていることを特徴とする配線基板の製造方法。
【請求項８】
前記再配線層を形成する工程は、
前記コア基板上に絶縁レジストを供給する工程と、
モールドを準備し、前記モールドと前記コア基板とを近接させて、前記モールドと前記コア基板との間に前記絶縁レジストを展開して絶縁レジスト層を形成する工程と、
前記絶縁レジスト層を硬化させて絶縁材層とする工程と、
前記絶縁材層から前記モールドを引き離す工程と、
前記絶縁材層を現像することにより、拡張電極用凹部を有する絶縁性のパターン構造体を形成する工程と、
前記パターン構造体の前記拡張電極用凹部内に電解めっき法により導体層を形成する工程とを含み、
前記導体層は、前記拡張電極層の少なくとも一部を構成することを特徴とする請求項７に記載の配線基板の製造方法。
【請求項９】
請求項１乃至３のいずれか一項に記載の配線基板を準備する工程と、
前記配線基板の前記再配線層上に半導体素子を設ける工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板およびその製造方法、ならびに半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、半導体素子が搭載された半導体パッケージとして、例えばコア基板と、コア基板上に形成された再配線層と、この再配線層が形成された部位に実装された半導体素子とを有するものが知られている。このような再配線層は、絶縁材からなるパターン構造体と、パターン構造体の凹部に配設された微細な配線層とを有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２５８２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来、再配線層に微細な金属配線層を高いアスペクト比で形成するために、パターン構造体の凹部に対して電解めっき法を用いて金属皮膜を堆積させ、配線形成させる方法が一般的に用いられている。このとき、パターン構造体の周囲に外周電極を配置し、めっき液中の電極から外周電極に電流を供給することにより、パターン構造体の凹部にめっき層を析出させている。しかしながら、とりわけ基板サイズの大型化した場合や金属配線が微細である場合、シード電極に供給される電流に対する抵抗値が上昇し、析出するめっき層（配線層）の厚みが面内でばらつくことが課題となっている。例えば、外周電極に近い箇所に位置する金属配線のめっき層の厚みが厚くなる一方、外周電極から遠い箇所に位置する金属配線のめっき層の厚みが薄くなるという問題が生じ易い。
【０００５】
本発明はこのような点を考慮してなされたものであり、再配線層に含まれる配線層の厚みのばらつきを低減することが可能な、配線基板およびその製造方法、ならびに半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、コア基板と、前記コア基板上に配置され、配線層を有する再配線層とを備え、前記再配線層は、半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有することを特徴とする配線基板である。
【０００７】
本発明は、前記素子搭載領域は複数設けられ、前記拡張電極層は、格子状に形成されていることを特徴とする配線基板である。
【０００８】
本発明は、前記拡張電極層の幅は、０．２ｍｍ以上１５ｍｍ以下であることを特徴とする配線基板である。
【０００９】
本発明は、コア基板と、前記コア基板上に配置され、配線層を有する再配線層と、前記再配線層上に搭載された半導体素子とを備え、前記再配線層は、半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有することを特徴とする半導体装置である。
【００１０】
本発明は、前記素子搭載領域は複数設けられ、前記拡張電極層は、格子状に形成されていることを特徴とする半導体装置である。
【００１１】
本発明は、前記拡張電極層の幅は、０．２ｍｍ以上１５ｍｍ以下であることを特徴とする半導体装置である。
【００１２】
本発明は、コア基板を準備する工程と、前記コア基板上に、配線層を有する再配線層を形成する工程とを備え、前記再配線層は、前記半導体素子が搭載される素子搭載領域と、前記素子搭載領域の周囲において前記素子搭載領域を取り囲むように形成された拡張電極層とを有することを特徴とする配線基板の製造方法である。
【００１３】
本発明は、前記再配線層を形成する工程は、前記コア基板上に絶縁レジストを供給する工程と、モールドを準備し、前記モールドと前記コア基板とを近接させて、前記モールドと前記コア基板との間に前記絶縁レジストを展開して絶縁レジスト層を形成する工程と、前記絶縁レジスト層を硬化させて絶縁材層とする工程と、前記絶縁材層から前記モールドを引き離す工程と、前記絶縁材層を現像することにより、拡張電極用凹部を有する絶縁性のパターン構造体を形成する工程と、前記パターン構造体の前記拡張電極用凹部内に電解めっき法により導体層を形成する工程とを含み、前記導体層は、前記拡張電極層の少なくとも一部を構成することを特徴とする配線基板の製造方法である。
【００１４】
本発明は、前記配線基板を準備する工程と、前記配線基板の前記再配線層上に半導体素子を設ける工程とを備えたことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１５】
本発明によれば、再配線層に含まれる配線層の厚みのばらつきを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施の形態による配線基板を示す断面図である。
【図２】図２は、本発明の一実施の形態による配線基板を示す拡大断面図である。
【図３】図３は、本発明の一実施の形態による配線基板を示す平面図である。
【図４】図４（ａ）−（ｃ）は、本発明の一実施の形態による配線基板の製造方法を示す断面図である。
【図５】図５（ａ）−（ｃ）は、本発明の一実施の形態による配線基板及び半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）−（ｄ）は、再配線層を形成する工程の一部を示す断面図である。
【図７】図７（ａ）−（ｃ）は、再配線層を形成する工程の一部を示す断面図である。
【図８】図８（ａ）−（ｃ）は、再配線層を形成する工程の一部を示す断面図である。
【図９】図９（ａ）−（ｃ）は、再配線層を形成する工程の一部を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施の形態について、図１乃至図９を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
【００１８】
（配線基板の構成）
まず、図１乃至図３により、本実施の形態による配線基板の概略について説明する。図１は、本実施の形態による配線基板を示す断面図であり、図２は、図１の部分拡大図である。図３は、本実施の形態による配線基板を示す平面図である。
【００１９】
図１に示すように、配線基板１０は、後述する半導体素子７１（図５（ｃ）参照）を搭載するためのものである。この配線基板１０は、コア基板２０と、コア基板２０上に配置された再配線層３０とを備えている。
【００２０】
図２は、配線基板１０の部分拡大断面図である。図２に示すように、コア基板２０は、コア基材２１と、このコア基材２１の両面にそれぞれ積層された絶縁層２３Ａ、２３Ｂ、５４Ａ、５４Ｂと、コア基材２１の両面に絶縁層２３Ａ、２３Ｂ、５４Ａ、５４Ｂを介して積層された複数の導体層２４Ａ、２４Ｂ、５５Ａ、５５Ｂとを含む多層構造を有している。
【００２１】
このうちコア基材２１には、このコア基材２１を貫通する複数の表裏導通ビア部２２が埋設されている。また、コア基材２１の表面（図示例では、再配線層３０が配設されている面側）には、所定の表裏導通ビア部２２と接続される導体層２２ａが設けられている。さらに、コア基材２１の裏面には、所定の表裏導通ビア部２２と接続される導体層５３ａが設けられている。
【００２２】
このようなコア基材２１は、例えば、ガラスクロス含有のエポキシ樹脂、ビスマレイミドトリアジン樹脂、ポリフェニレンエーテル樹脂、アラミド樹脂、ベンゾシクロブテン樹脂、シクロオレフィンポリマー等の電気絶縁性材料であってよい。
【００２３】
コア基材２１の表面側には、絶縁層２３Ａ、２３Ｂを介して、導体層２４Ａ、２４Ｂが積層されている。そして、絶縁層２３Ａを介して上下に位置する導体層２２ａと導体層２４Ａとが層間接続体２５Ａで接続され、絶縁層２３Ｂを介して上下に位置する導体層２４Ａと導体層２４Ｂが層間接続体２５Ｂで接続されている。
【００２４】
また、コア基材２１の裏面側には、絶縁層５４Ａ、５４Ｂを介して、導体層５５Ａ、５５Ｂが積層されている。そして、絶縁層５４Ａを介して上下に位置する導体層５３ａと導体層５５Ａとが層間接続体５６Ａで接続され、絶縁層５４Ｂを介して上下に位置する導体層５５Ａと導体層５５Ｂとが層間接続体５６Ｂで接続されている。また、導体層５５Ｂの所望部位を露出するようにソルダーレジスト２７が配設され、ソルダーレジスト２７から露出する導体層５５Ｂには、はんだボール５１が設けられている。
【００２５】
このコア基板２０の表面側に位置する導体層２４Ｂはパッド部であり、このパッド部と接続するように多層配線構造体３６からなる再配線層３０が配設されている。この再配線層３０は、３層からなる配線層３２（３２Ａ、３２Ｂ、３２Ｃ）を有している。
【００２６】
再配線層３０の配線層３２Ｃ上にはニッケル層５７、金層５８が順次設けられるとともに、この金層５８を露出するようにソルダーレジスト５９が配設されている。金層５８は、後述するように接続パッド７２を介して半導体素子７１の端子７１ａと接続される。
【００２７】
再配線層３０は、コア基板２０上に形成されたパターン構造体３１（３１Ａ、３１Ｂ、３１Ｃ）と、パターン構造体３１に埋設された配線層３２（３２Ａ、３２Ｂ、３２Ｃ）とを有している。
【００２８】
パターン構造体３１は、例えば光硬化性樹脂からなる。この光硬化性樹脂は、一般に主剤、開始剤、架橋剤により構成される。また、光硬化性樹脂には、必要に応じて離型剤や密着剤が助剤として含有されていても良い。本実施の形態で使用する光硬化性樹脂には特に制限はなく、公知の光硬化性樹脂からパターン構造体３１の用途、要求される特性、物性等に応じて適宜選択することができる。パターン構造体３１の厚みは、例えば、１μｍ以上５０μｍ以下程度が好ましい。
【００２９】
配線層３２は、配線３３と、パッド部３４と、このパッド部３４に接続された層間接続ビア３５とを有している。パッド部３４と層間接続ビア３５とは、いずれも同一材料から構成されており、互いに一体化されている。配線層３２は、例えば、銅、ニッケル、ニッケルクロム合金等、導電性の良好な金属材料からなることが好ましい。
【００３０】
本実施の形態では、配線層３２が多層に形成されている。すなわち、パターン構造体３１Ａに配設された配線層３２Ａと、パターン構造体３１Ｂに配設された配線層３２Ｂと、パターン構造体３１Ｃに配設された配線層３２Ｃとからなる３層の配線層３２が形成されている。すなわち、コア基板２０上には、３層構造からなる多層配線構造体３６を含む再配線層３０が配置されている。
【００３１】
図３に示すように、配線基板１０は、複数のパッケージ領域１４を有している。各パッケージ領域１４は、それぞれ１つの半導体装置７０（図５（ｃ）参照）に対応する領域であり、平面視略矩形状を有している。すなわち、１つの配線基板１０からは、それぞれパッケージ領域１４に対応する複数の半導体装置７０が作製される。なお、図３において、便宜上３つのパッケージ領域１４を示している。
【００３２】
図３に示すように、再配線層３０は、素子搭載領域３７と、素子搭載領域３７の周囲に形成された拡張電極層３８とを有している。このうち素子搭載領域３７は、半導体素子７１（図５（ｃ）参照）が搭載される領域に相当し、それぞれ略矩形形状を有している。この場合、１つのパッケージ領域１４には、それぞれ５つの素子搭載領域３７が設けられているが、必ずしもこれに限られるものではなく、１つのパッケージ領域１４に１つ又は複数の素子搭載領域３７が設けられていても良い。
【００３３】
各素子搭載領域３７には、半導体素子７１の端子７１ａに接続される金層５８が露出している。この場合、金層５８は、それぞれ平面視略円形状を有している。複数の金層５８は、各素子搭載領域３７内で例えば正方格子点状に配置されている。金層５８の外周には、ソルダーレジスト５９が配置されている。なお、図３においては、便宜上一部の金層５８のみを示している。
【００３４】
拡張電極層３８は、複数の素子搭載領域３７を取り囲むように形成されている。具体的には、拡張電極層３８は、パッケージ領域１４の外周に沿って設けられている。この場合、拡張電極層３８は、平面視で格子状に形成されており、当該格子の開口部がそれぞれのパッケージ領域１４に対応している。なお、拡張電極層３８は、後述するように電解めっきにより形成されためっき層からなる。
【００３５】
本実施の形態において、拡張電極層３８は、パッケージ領域１４の外周全体にわたって形成されている。すなわち、拡張電極層３８の格子を形成する各辺は、互いに隣接する２つのパッケージ領域１４に跨がって配置されている。拡張電極層３８の格子を形成する一辺の幅ｗは、例えば０．２ｍｍ以上１５ｍｍ以下とすることが好ましい。拡張電極層３８の一辺の幅ｗを０．２ｍｍ以上とすることにより、拡張電極層３８の電気抵抗値のばらつきを低減し、配線層３２の厚みの面内ばらつきを低減することができる。また、拡張電極層３８の一辺の幅ｗを１５ｍｍ以下、好ましくは５ｍｍ以下とすることにより、配線基板１０に含まれるパッケージ領域１４の個数を一定数以上確保することができる。
【００３６】
なお、拡張電極層３８の平面形状は、必ずしもこれに限られるものではない。拡張電極層３８は、パッケージ領域１４の外周の一部のみに沿って設けられていても良く、あるいは、パッケージ領域１４の形状とは無関係に形成されていても良い。例えば、拡張電極層３８を各素子搭載領域３７に更に近接させて配置しても良い。後述するように、拡張電極層３８は、感光性絶縁レジスト層４２をモールド６０の遮光層６１によって覆って、非感光領域とすることによって形成される。このため、遮光層６１の形状を自由に設計することにより、拡張電極層３８を任意の形状とすることができる。
【００３７】
再度図２を参照すると、拡張電極層３８は、再配線層３０の厚み方向全体にわたって形成されている。すなわち拡張電極層３８の厚みは、再配線層３０の厚みと同一であり、例えば１μｍ以上５０μｍ以下としても良い。拡張電極層３８の断面積は、配線層３２を構成する各配線の断面積よりも大きい。このため、拡張電極層３８の電気抵抗は、各配線の電気抵抗よりも小さい。拡張電極層３８の上面（コア基板２０の反対側の面）は、パターン構造体３１Ｃの上面と同一平面上に位置している。拡張電極層３８の下面（コア基板２０側の面）は、パターン構造体３１Ａの下面と同一平面上に位置している。また拡張電極層３８の側面は、パターン構造体３１に密着している。なお、拡張電極層３８は、例えば銅等の導電率の高い金属材料からなっている。
【００３８】
なお、本実施の形態において、拡張電極層３８は、再配線層３０の配線層３２からは独立し、配線層３２に対して絶縁されているが、これに限らず、拡張電極層３８を配線層３２の一部と接続しても良い。この場合、拡張電極層３８を例えばグランド端子として用い、半導体素子７１の一部の端子７１ａと電気的に接続することができる。
【００３９】
（配線基板および半導体装置の製造方法）
次に、図４乃至図５により、本実施の形態による配線基板の製造方法について説明する。図４（ａ）−（ｃ）は、本実施の形態による配線基板の製造方法を示す断面図であり、図５（ａ）−（ｃ）は、本実施の形態による配線基板および半導体装置の製造方法を示す断面図である。図６乃至図９は、再配線層を形成する工程を示す断面図である。
【００４０】
まず、例えばビルトアップ基板からなるコア基板２０を準備する（図４（ａ））。コア基板２０は、コア基材２１と、このコア基材２１の両面にそれぞれ積層された絶縁層２３Ａ、２３Ｂ、５４Ａ、５４Ｂ及び導体層２２ａ、５３ａと、コア基材２１の両面に絶縁層２３Ａ、２３Ｂ、５４Ａ、５４Ｂを介して積層された複数の導体層２４Ａ、２４Ｂ、５５Ａ、５５Ｂとを有している。絶縁層５４Ｂの下面には、ソルダーレジスト２７が設けられている。
【００４１】
次に、コア基板２０上に１層からなる配線構造体３６Ａを形成する（図４（ｂ））。配線構造体３６Ａは、パターン構造体３１Ａと配線層３２Ａとを含んでいる。このとき、コア基板２０の絶縁層２３Ｂ上であって、互いに隣接するパッケージ領域１４（図３参照）の間に対応する領域に、拡張電極層３８の一部を構成する部分拡張電極層３８Ａが形成される。
【００４２】
次いで、図４（ｃ）に示すように、コア基板２０上にパターン構造体３１Ａ、３１Ｂ、３１Ｃと配線層３２Ａ、３２Ｂ、３２Ｃとを順次形成することにより、再配線層３０を形成する。この場合、再配線層３０は、コア基板２０上に形成された３層構造からなる多層配線構造体３６を含んでいる。再配線層３０は、例えば後述するようにインプリント法によって形成される。また、このとき、互いに積層された部分拡張電極層３８Ａ、３８Ｂ、３８Ｃにより、拡張電極層３８が形成される。次に、コア基板２０の再配線層３０上にソルダーレジスト５９を設ける。ソルダーレジスト５９からは、再配線層３０の配線層３２Ｃおよび拡張電極層３８が露出している。その後、再配線層３０の配線層３２Ｃ上に、ニッケル層５７、金層５８を順次積層する。
【００４３】
続いて、図５（ａ）に示すように、コア基板２０の裏面側のソルダーレジスト２７から露出する導体層５５Ｂにそれぞれはんだボール５１を設ける。このようにして、コア基板２０と、コア基板２０上に形成された多層配線構造体３６を含む再配線層３０とを備えた配線基板１０（図１）が得られる。
【００４４】
次に、図５（ｂ）に示すように、再配線層３０の表面側のソルダーレジスト５９から露出する配線層３２Ｃ上に、接続パッド７２を介して半導体素子７１を実装する。このとき、接続パッド７２は熱圧着されることにより、金層５８と半導体素子７１の端子７１ａとが接続される。また、半導体素子７１と再配線層３０との間隙には、熱硬化性樹脂を充填して加熱硬化することにより、アンダーフィル樹脂７３が形成される。このように実装される複数の半導体素子７１は、異種の半導体素子であってもよい。
【００４５】
その後、図５（ｃ）に示すように、各パッケージ領域１４（図参照）の外周に沿ってコア基板２０および再配線層３０を切断することにより、半導体装置７０が得られる。なお、このとき、拡張電極層３８はその幅方向略中央部で切断され、各半導体装置７０内に配設される。この場合、拡張電極層３８は、半導体装置７０の外周に沿って矩形状に設けられる。
【００４６】
（再配線層の形成方法）
次に、図６乃至図９により、上述した再配線層３０をインプリント法によって形成する工程（図４（ｃ））について詳細に説明する。
【００４７】
まず、転写基材となるコア基板２０上に感光性絶縁レジスト４１を供給する（図６（ａ））。なお、図６乃至図９においては、コア基板２０の詳細な構成については図示を省略している。
【００４８】
次に、インプリント用のモールド６０を準備し（図６（ｂ））、このモールド６０とコア基板２０とを近接させて、モールド６０とコア基板２０との間に感光性絶縁レジスト４１を展開して感光性絶縁レジスト層４２を形成する（図６（ｃ））。
【００４９】
次いで、モールド６０側から光照射を行い、感光性絶縁レジスト層４２を硬化させて絶縁材層４３とするとともに、モールド６０の遮光層６１とコア基板２０との間に位置する感光性絶縁レジスト層４２を未硬化のまま残存させる（図６（ｄ））。
【００５０】
その後、絶縁材層４３および残存する感光性絶縁レジスト層４２からモールド６０を引き離す（図７（ａ））。
【００５１】
次いで、絶縁材層４３を現像することにより、残存する感光性絶縁レジスト層４２を除去する（図７（ｂ））。これにより、凹部４５と、この凹部４５内に位置する層間接続ビア形成用の貫通孔４６と、後述する部分拡張電極層３８Ａを形成するための拡張電極用凹部５２とを有する絶縁性のパターン構造前駆体４４が、コア基板２０上に形成される。
【００５２】
その後、パターン構造前駆体４４にポストベーク処理を施して、パターン構造体３１を得る（図７（ｃ））。
【００５３】
次に、パターン構造体３１に導体バリア層４７を形成する（図８（ａ））。なお、図示例では、導体バリア層４７を太線で示している。この導体バリア層４７は、後工程にて形成する導体層の成分が絶縁性のパターン構造体３１に拡散することを防止するものである。導体バリア層４７は、例えば、ＴｉＮ等のチタン化合物、タングステン合金、モリブデン合金、ＳｉＮ等の珪素化合物、ＮｉＰ等のニッケル化合物、ＣｏＷＰ等のコバルト化合物、ＴａＮ等のタンタル化合物等、表面抵抗が数十Ω／□以上となる材料であってよく、スパッタリング法等の公知の真空成膜法により厚み１０ｎｍ以上３００ｎｍ以下の範囲で形成することができる。
【００５４】
次いで、導体バリア層４７上にシード電極層４８を形成する（図８（ｂ））。このシード電極層４８は、例えば、銅、ニッケル、ニッケルクロム合金等、表面抵抗が１Ω／□以下となる材料が好ましく、スパッタリング法等の公知の真空成膜法により厚み１０ｎｍ以上５００ｎｍ以下の範囲で形成することができる。
【００５５】
次に、シード電極層４８上に電解めっきにより導体を被着して、凹部４５と、このパッド部形成用の凹部４５内に位置する層間接続ビア形成用の貫通孔４６とを埋めるように導体層４９を形成する（図８（ｃ））。同様に、導体層４９は、部分拡張電極層３８Ａを形成するための拡張電極用凹部５２内にも埋設される。この際、コア基板２０の外周に、電解めっき用の外周電極３９が配置される。めっき液中で図示しない電極から電流を流すことにより、コア基板２０のシード電極層４８から外周電極３９に電流が流れ、シード電極層４８上に導体層４９が析出する。導体層４９が析出した後は、析出した導体層４９にも電流が流れる。この導体層４９は、配線層３２Ａ、層間接続ビア３５及び部分拡張電極層３８Ａを形成するものであり、例えば、銅、ニッケル、ニッケルクロム合金等、高い導電性を有する材料が好ましい。
【００５６】
本実施の形態において、上述したように、拡張電極用凹部５２内には、平面視格子状に部分拡張電極層３８Ａが形成される。部分拡張電極層３８Ａの断面積は、配線層３２Ａに含まれる個々の配線の断面積よりも大きい。このため、部分拡張電極層３８Ａの電気抵抗値が小さくなり、電流は部分拡張電極層３８Ａに流れやすい。このことにより、部分拡張電極層３８Ａを介して、部分拡張電極層３８Ａに囲まれた配線層３２Ａにも電流が略均一に流れ、配線層３２Ａの厚みをコア基板２０の面内で均一にすることができる。とりわけ、外周電極３９から離れた位置（コア基板２０の内側）にある配線層３２Ａの厚みと、外周電極３９に近い位置（コア基板２０の外周側）にある配線層３２Ａの厚みとを略均一にすることができる。
【００５７】
このような導体層４９は、パターン構造体３１の表面から数μｍ程度厚くなるように形成される。上述したように、配線層３２Ａの厚みは、面内全域にわたって略均一にされているので、導体層４９がパターン構造体３１の表面よりも厚くなる厚みを最小限度に抑えることができる。
【００５８】
次いで、導体層４９及びシード電極層４８を研磨して、パターン構造体３１の凹部４５と、凹部４５内に位置する層間接続ビア形成用の貫通孔４６と、拡張電極用凹部５２とにそれぞれ導体層４９及びシード電極層４８を残す（図９（ａ））。導体層４９及びシード電極層４８の研磨は、例えば、導体バリア層４７を研磨のストッパーとして、チタン、タングステン、モリブデン等の導体層４９よりも高硬度な金属またはそれらのいずれか１種を含む合金化合物を用いて行うことができる。導体層４９及びシード電極層４８の研磨は、例えばＣＭＰ（Chemical mechanical polishing）法によって行うことができる。上述したように、導体層４９がパターン構造体３１の表面よりも厚くなる厚みを最小限度に抑えることができるので、導体層４９及びシード電極層４８の研磨に用いる時間を短縮するとともに研磨パッドの消耗を低減することができる。また、研磨装置（ＣＭＰ装置）の台数を抑えることができるので、製造コストを低減することができる。
【００５９】
その後、さらに、露出する導体バリア層４７を除去する（図９（ｂ））。導体バリア層４７は、フラッシュエッチング法により除去することができる。
【００６０】
以上の一連の工程により、コア基板２０上に１層の配線層３２と、部分拡張電極層３８Ａとを形成することができる。このようにコア基板２０上に形成されたパターン構造体３１と、パターン構造体３１に埋設された配線層３２及び部分拡張電極層３８Ａとにより、配線構造体３６Ａが得られる。このうち配線層３２は、配線３３と、パッド部３４と、このパッド部３４に接続した層間接続ビア３５とを有している。
【００６１】
続いて、上記の一連の工程を所望の回数繰り返すことにより、所望の配線層を多層に形成する。図９（ｃ）は、上記の一連の工程を３回繰り返すことにより、パターン構造体３１Ａに配設された配線層３２Ａと、パターン構造体３１Ｂに配設された配線層３２Ｂと、パターン構造体３１Ｃに配設された配線層３２Ｃとからなる３層の配線層を形成した例を示している。また、パターン構造体３１Ａに配設された部分拡張電極層３８Ａと、パターン構造体３１Ｂに配設された部分拡張電極層３８Ｂと、パターン構造体３１Ｃに配設された部分拡張電極層３８Ｃとにより、拡張電極層３８が形成される。これにより、コア基板２０上に３層構造の多層配線構造体３６を含む再配線層３０が得られる。
【００６２】
以上説明したように本実施の形態によれば、再配線層３０は、半導体素子７１が搭載される素子搭載領域３７と、素子搭載領域３７の周囲に形成された拡張電極層３８とを有している。これにより、配線層３２を電解めっきにより形成する際、拡張電極層３８（部分拡張電極層３８Ａ〜３８Ｃ）によりコア基板２０の面内に均一に電流を流すことができ、配線層３２の厚みをコア基板２０の面内で均一にすることができる。
【００６３】
また、本実施の形態によれば、素子搭載領域３７は複数設けられ、拡張電極層３８は、格子状に形成されているので、拡張電極層３８がコア基板２０の全体に均一に配置される。これにより、コア基板２０の内側に位置する配線層３２と、コア基板２０の外側に位置する配線層３２との厚みを均一にすることができる。
【００６４】
また、本実施の形態によれば、再配線層３０を形成する際、まずコア基板２０上に絶縁レジスト４１を供給し、次にモールド６０とコア基板２０とを近接させて、モールド６０とコア基板２０との間に絶縁レジスト４１を展開して絶縁レジスト層４２を形成する。次いで、絶縁レジスト層４２を硬化させて絶縁材層４３とした後、絶縁材層４３からモールド６０を引き離す。次に、絶縁材層４３を現像することにより、拡張電極用凹部５２を有する絶縁性のパターン構造体３１を形成する。その後、拡張電極用凹部５２内に電解めっき法により拡張電極層３８の一部を構成する導体層４９を埋設する。このことにより、モールド６０の遮光層６１の形状を適宜設定することにより、任意の平面形状を有する拡張電極層３８を設けることができ、配線層３２へ電流を流す経路を自在に設定することができる。
【００６５】
上記実施の形態に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【符号の説明】
【００６６】
１０        配線基板
１４        パッケージ領域
２０        コア基板
３０        再配線層
３１        パターン構造体
３２        配線層
３７        素子搭載領域
３８        拡張電極層
７０        半導体装置
７１        半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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