(57)【特許請求の範囲】
【請求項１】
送信部と受信部との間で繰り返し送受信されるアナログ信号をサンプリングするＡ／Ｄ変換装置であって、
基準クロック信号と同一の周波数で位相の異なる複数のクロック信号を生成するクロック信号生成部と、
前記受信部で前記アナログ信号が受信される度に、前記アナログ信号を異なる前記クロック信号でサンプリングすることによりデジタルデータを得るＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で繰り返し得られた前記デジタルデータから、前記アナログ信号に対応する単位周期データを生成する演算部と、
前記演算部で前記単位周期データが生成される度に、前記送信部が前記アナログ信号を送信するタイミングと前記Ａ／Ｄ変換器がサンプリングを開始するタイミングとに対応する前記クロック信号を順次変更しながら、前記演算部に複数の前記単位周期データを生成させる制御部と、
を備え、
前記演算部は、複数の前記単位周期データを平均化する、
Ａ／Ｄ変換装置。
【請求項２】
前記演算部は、
平均化する各単位周期データに含まれる受信波形を同期させる、
請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記クロック信号生成部は、
位相の異なる２つのクロック信号に基づいて、中間位相のクロック信号を生成する位相補間回路を備える、
請求項１又は２に記載のＡ／Ｄ変換装置。
【請求項４】
前記位相補間回路は、
駆動力の異なる複数のインバータを備える、
請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
繰り返し送受信されるアナログ信号をサンプリングするＡ／Ｄ変換装置で実行されるジッタ補正方法であって、
基準クロック信号に基づいて、同一周波数で位相の異なる複数のクロック信号を生成し、
前記複数のクロック信号の中から選択された前記クロック信号のタイミングで、前記アナログ信号を繰り返し送信し、
前記アナログ信号を受信する度に、前記アナログ信号を異なる前記クロック信号でサンプリングすることによりデジタルデータを取得し、
繰り返し得られた前記デジタルデータから、前記アナログ信号に対応する単位周期データを生成し、
前記単位周期データを生成する度に、前記アナログ信号を送信するタイミングと前記アナログ信号のサンプリングを開始するタイミングとに対応する前記クロック信号を順次変更しながら、複数の前記単位周期データを生成して平均化する、
ジッタ補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置及びジッタ補正方法に関する。
【背景技術】
【０００２】
アナログ信号をサンプリングしてデジタル出力信号を得るアナログデジタル変換（Ａ／Ｄ変換）装置において、アナログ信号を高精度にデジタル化するためには、サンプリングされるアナログ信号の周期に対して、サンプリング周期を短く設定する必要がある。
【０００３】
しかしながら、サンプリング周期を短くするために、サンプリングタイミングを決定する基準クロックの周波数を高くするにも限界がある。そのため、基準クロックから一定の位相を遅らせたクロック信号を生成し、多相クロック信号とすることで、基準クロック信号よりも高い周波数のサンプリングを実現することが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−７１７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の多相クロック信号を用いてＡ／Ｄ変換のサンプリングタイミングを決定する場合、多相クロックを生成する発振回路、位相補間回路、マルチプレクサ等の回路の雑音、製造ばらつき等によって、各クロック信号の立ち上がりタイミングの間隔及び立ち下がりタイミングの間隔にばらつきが生じる。
【０００６】
これにより、サンプリング間隔がばらつくため、デジタル化された出力信号にはジッタ成分が含まれ、出力信号の精度（信号対雑音比）が低下する。
【０００７】
本発明は、上述の事情に鑑みてなされたものであり、簡易な構成で出力信号の精度を高めることができるＡ／Ｄ変換装置及びジッタ補正方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明の第１の観点に係るＡ／Ｄ変換装置は、
送信部と受信部との間で繰り返し送受信されるアナログ信号をサンプリングするＡ／Ｄ変換装置であって、
基準クロック信号と同一の周波数で位相の異なる複数のクロック信号を生成するクロック信号生成部と、
前記受信部で前記アナログ信号が受信される度に、前記アナログ信号を異なる前記クロック信号でサンプリングすることによりデジタルデータを得るＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で繰り返し得られた前記デジタルデータから、前記アナログ信号に対応する単位周期データを生成する演算部と、
前記演算部で前記単位周期データが生成される度に、前記送信部が前記アナログ信号を送信するタイミングと前記Ａ／Ｄ変換器がサンプリングを開始するタイミングとに対応する前記クロック信号を順次変更しながら、前記演算部に複数の前記単位周期データを生成させる制御部と、
を備え、
前記演算部は、複数の前記単位周期データを平均化する。
【００１２】
また、前記演算部は、
平均化する各単位周期データに含まれる受信波形を同期させてもよい。
【００１３】
また、前記クロック信号生成部は、
位相の異なる２つのクロック信号に基づいて、中間位相のクロック信号を生成する位相補間回路を備えてもよい。
【００１４】
また、前記位相補間回路は、
駆動力の異なる複数のインバータを備えてもよい。
【００１５】
この発明の第２の観点に係るジッタ補正方法は、
繰り返し送受信されるアナログ信号をサンプリングするＡ／Ｄ変換装置で実行されるジッタ補正方法であって、
基準クロック信号に基づいて、同一周波数で位相の異なる複数のクロック信号を生成し、
前記複数のクロック信号の中から選択された前記クロック信号のタイミングで、前記アナログ信号を繰り返し送信し、
前記アナログ信号を受信する度に、前記アナログ信号を異なる前記クロック信号でサンプリングすることによりデジタルデータを取得し、
繰り返し得られる前記デジタルデータから、前記アナログ信号に対応する単位周期データを生成し、
前記単位周期データを生成する度に、前記アナログ信号を送信するタイミングと前記アナログ信号のサンプリングを開始するタイミングとに対応する前記クロック信号を順次変更しながら、複数の前記単位周期データを生成して平均化する。
【発明の効果】
【００１６】
本発明によれば、複数の単位周期データを平均化してジッタ補正することができるので、簡易な構成で出力信号の精度を高めることが可能である。
【図面の簡単な説明】
【００１７】
【図１】実施の形態に係るＡ／Ｄ変換装置の構成を示すブロック図である。
【図２】位相同期回路の構成を示すブロック図である。
【図３】（Ａ）が実施の形態に係る位相補間回路の構成を示すブロック図であり、（Ｂ）が従来の位相補間回路の構成を示すブロック図である。
【図４】（Ａ）が駆動力の等しいインバータの構成例を示すブロック図であり、（Ｂ）が駆動力の異なるインバータの構成例を示すブロック図である。
【図５】位相補間回路の入出力波形を示す図である。
【図６】マルチプレクサの構成を示すブロック図である。
【図７】データ処理部のハードウエア構成を示すブロック図である。
【図８】等価時間サンプリングの例を示す概念図である。
【図９】単位周期データの平均化処理を示す概念図である。
【発明を実施するための形態】
【００１８】
以下、図を参照しつつ、本発明に係る実施の形態について説明する。
【００１９】
図１のブロック図に示すように、本実施の形態に係るＡ／Ｄ変換装置１０は、発振回路３０、クロック信号生成部２０、受信部３１、Ａ／Ｄ変換器３２、データ処理部４０を備える。
【００２０】
発振回路３０は、基準クロック信号ＲＣＬＫを生成し、クロック信号生成部２０に出力する回路であり、例えば、水晶発振子、コンデンサ等からなる水晶発振回路である。
【００２１】
クロック信号生成部２０は、入力された基準クロック信号ＲＣＬＫに基づいて、Ａ／Ｄ変換器３２のサンプリングタイミングを規定するサンプリングクロック信号ＳＣＬＫと、後述する送信部５０の放射パルスの送信タイミングを規定する送信クロック信号ＴＣＬＫとを生成する。クロック信号生成部２０は、生成したサンプリングクロック信号ＳＣＬＫをＡ／Ｄ変換器３２へ送るとともに、生成した送信クロック信号ＴＣＬＫを送信部５０へ送る。
【００２２】
より詳細には、クロック信号生成部２０は、図１に示すように、位相同期回路２０１、位相補間回路２０２、マルチプレクサ２０３、分周器２０４を備える。
【００２３】
位相同期回路２０１は、発振回路３０に接続されており、発振回路３０から基準クロック信号ＲＣＬＫを受け取る。位相同期回路２０１は、図２に示す一般的な構成の位相同期回路であって、基準クロック信号ＲＣＬＫに同期したクロック信号を出力する。
【００２４】
本実施の形態に係る位相同期回路２０１は、位相の異なる複数のクロック信号を出力する。この複数のクロック信号に基づいて、後述する位相補間回路２０２が、さらに中間位相のクロック信号を生成する。これにより、高周波でのサンプリングを行うことができる。詳細は後述する。
【００２５】
位相補間回路２０２は、位相同期回路２０１から受け取った位相の異なるクロック信号に基づいて、中間位相のクロック信号を生成する回路である。具体的には、位相補間回路２０２は、図３（Ａ）に示すように、駆動力の異なるインバータ２０２ａ〜２０２ｈを備える。位相補間回路２０２は、インバータ２０２ａ〜２０２ｈの駆動力によって、入力クロック信号Φｉ１と入力クロック信号Φｉ２との中間の位相のクロック信号を出力する。
【００２６】
インバータ２０２ａ〜２０２ｈの駆動力Ａ〜Ｈは、Ａ：Ｂ：Ｃ：Ｄ＝Ｈ：Ｇ：Ｆ：Ｅ＝４：３：２：１の比になるよう設定されている。本実施の形態に係るインバータ２０２ａ〜２０２ｈは、図４（Ａ）、（Ｂ）に示すように、ＣＭＯＳインバータである。各インバータの駆動力は、インバータを構成するトランジスタの数を変更することにより、調整している。具体的には、図４（Ａ）に示すように、出力クロック信号Φｏ３を生成するインバータ２０２ｃと２０２ｆは、ともにｎ型トランジスタ２個、ｐ型トランジスタ２個をそれぞれ並列に接続している。これに対し、図４（Ｂ）のように、出力クロック信号Φｏ２を生成するインバータ２０２ｂは、ｎ型トランジスタ３個、ｐ型トランジスタ３個をそれぞれ並列に接続することにより構成され、インバータ２０２ｅは、ｎ型トランジスタ１個、ｐ型トランジスタ１個で構成されている。
【００２７】
出力クロック信号Φｏ３は、従来の位相補間回路と同様の構成で生成される。すなわち、入力クロック信号Φｉ１が立ち下がると、インバータ２０２ａの出力によって、出力クロック信号Φｏ１が立ち上がるとともに、インバータ２０２ｃの出力によって、出力クロック信号Φｏ３が立ち上がる（図５）。この時、インバータ２０２ａの駆動力とインバータ２０２ｃの駆動力との比は、４：２（＝２：１）に設定されているので、出力クロック信号Φｏ３は、出力クロック信号Φｏ１に比べて緩やかに立ち上がる。
【００２８】
さらに、入力クロック信号Φｉ２が立ち下がると、インバータ２０２ｆの出力と、上記のインバータ２０２ｃの出力とが合成され、出力クロック信号Φｏ３が出力クロック信号Φｏ１と大凡等しい傾きで立ち上がる。また、入力クロック信号Φｉ２が立ち下がると、インバータ２０２ｈの出力によって出力クロック信号Φｏ５が立ち上がる。インバータ２０２ａの駆動力とインバータ２０２ｈの駆動力との比は、４：４（＝１：１）に設定されているので、出力クロック信号Φｏ５は、出力クロック信号Φｏ１、Φｏ３と大凡等しい傾きで立ち上がる。これにより、位相補間回路２０２は、入力クロック信号Φｉ１及びインバータ２０２ａに基づく出力クロック信号Φｏ１と、入力クロック信号Φｉ２及びインバータ２０２ｈに基づく出力クロック信号Φｏ５との中間位相を有する出力クロック信号Φｏ３を生成することができる。
【００２９】
本実施の形態の位相補間回路２０２は、さらに出力クロック信号Φｏ１と出力クロック信号Φｏ３との中間位相の出力クロック信号Φｏ２を生成するため、駆動力の異なるインバータ２０２ｂ、２０２ｅを備える。上述のように、インバータ２０２ａ、２０２ｂ、２０２ｃ、２０２ｅの駆動力の比は、４：３：２：１に設定されている。
【００３０】
これにより、入力クロック信号Φｉ１が立ち下がると、インバータ２０２ｂの出力によって、出力クロック信号Φｏ１よりも小さく、出力クロック信号Φｏ３よりも大きな傾きで出力クロック信号Φｏ２が立ち上がる。さらに、入力クロック信号Φｉ２が立ち下がると、インバータ２０２ｅの出力と、上記のインバータ２０２ｂの出力とが合成され、出力クロック信号Φｏ２が出力クロック信号Φｏ１、Φｏ３と大凡等しい傾きで立ち上がる。これにより、位相補間回路２０２は、入力クロック信号Φｉ１、Φｉ２から出力クロック信号Φｏ１と出力クロック信号Φｏ３との中間位相の出力クロック信号Φｏ２を生成することができる。
【００３１】
さらに、位相補間回路２０２は、出力クロック信号Φｏ３と出力クロック信号Φｏ５との中間位相の出力クロック信号Φｏ４を生成するよう構成されている。出力クロック信号Φｏ４を生成する回路構成は、上記出力クロック信号Φｏ２を生成する回路構成と比較して、入力クロック信号Φｉ１側のインバータの駆動力と入力クロック信号Φｉ２側のインバータの駆動力の比が入れ替わっている。その他の構成については、出力クロック信号Φｏ２の場合と同様であるため、説明を省略する。
【００３２】
上記のように、駆動力の異なるインバータを用いることで、入力クロック信号Φｉ１と入力クロック信号Φｉ２との間の位相を持つ３つのクロック信号を生成することができる。したがって、図３（Ｂ）のように、出力クロック信号Φｏ１と出力クロック信号Φｏ３から、中間位相の出力クロック信号Φｏ２を生成するための位相補間回路を追加する必要がなく、１段階で複数の中間位相クロック信号を生成することができる。これにより、２段階の位相補間回路を設けた場合と比較して、ランダムジッタや遅延ばらつきを低減することが可能である。
【００３３】
マルチプレクサ２０３は、図１及び図６に示すように、位相補間回路２０２で生成された複数のクロック信号を入力信号として受け取る。マルチプレクサ２０３は、制御部４１からの選択制御信号に従って、入力されたクロック信号のうち１つのクロック信号をサンプリングクロック信号ＳＣＬＫとして分周器２０４に送る。また、マルチプレクサ２０３は、制御部４１からの選択制御信号に従って、入力されたクロック信号のうち１つのクロック信号を、基準送信クロックＴＣＬＫ０として、分周器２０４に送る。基準送信クロックＴＣＬＫ０は、送信クロック信号ＴＣＬＫの基準となるクロック信号である。また、送信クロック信号ＴＣＬＫは、後述する送信部５０の信号送信タイミングを規定するクロック信号である。
【００３４】
分周器２０４は、マルチプレクサ２０３から受け取るサンプリングクロック信号ＳＣＬＫをＡ／Ｄ変換器３２に送る。また、分周器２０４は、マルチプレクサ２０３から受け取る基準送信クロックＴＣＬＫ０を分周する。分周器２０４は、分周したクロック信号を、送信クロック信号ＴＣＬＫとして、送信部５０に送信する。
【００３５】
送信部５０は、Ａ／Ｄ変換装置１０でサンプリングされるアナログ信号を送信する無線送信部であり、送信アンテナ５０１、送信信号処理部５０２を備える。送信信号処理部５０２は、クロック信号生成部２０から受け取る送信クロック信号ＴＣＬＫに従って送信信号を生成し、送信アンテナ５０１に送る。送信アンテナ５０１は、送信信号を送信する。
【００３６】
受信部３１は、送信部５０から送信された信号を受信する無線受信部であり、受信アンテナ３１１、受信信号処理部３１２を備える。受信アンテナ３１１は、受信した信号を受信信号処理部３１２に送る。受信信号処理部３１２は、受信した信号を、サンプリング対象の信号としてＡ／Ｄ変換器３２に送る。
【００３７】
Ａ／Ｄ変換器３２は、受信部３１から受け取るアナログ信号を、クロック信号生成部２０から受け取るサンプリングクロック信号ＳＣＬＫにしたがってサンプリングし、データ処理部４０の演算部４２に送る。
【００３８】
図１のブロック図に示すように、データ処理部４０は、制御部４１、演算部４２、記憶部４３を備える。
【００３９】
制御部４１は、Ａ／Ｄ変換装置１０全体を制御する。
【００４０】
演算部４２は、Ａ／Ｄ変換器３２によってサンプリングされたデジタルデータから、後述する単位周期データＵＤを生成する。また、単位周期データＵＤのジッタを補正するための平均化処理等を行う。
【００４１】
記憶部４３は、データ処理部４０で生成される単位周期データＵＤを記憶する。
【００４２】
図１に示すデータ処理部４０は、例えば、図７に示すハードウエア構成を有する。具体的には、データ処理部４０は、装置全体の制御を司るＣＰＵ（Central Processing Unit）６１と、ＣＰＵ６１の作業領域等として動作する主記憶部６２と、ＣＰＵ６１の動作プログラム等を記憶する外部記憶部６３と、Ａ／Ｄ変換器３２、クロック信号生成部２０等と通信を行う入出力インタフェース６７と、これらを接続するバス６８から構成される。
【００４３】
主記憶部６２は、ＲＡＭ（Random Access Memory）等から構成されている。主記憶部６２には、外部記憶部６３に記憶されており、ＣＰＵ６１を制御部４１として動作させるための動作プログラム及びデータがロードされる。また、主記憶部６２は、ＣＰＵ６１の作業領域（データの一時記憶領域）としても用いられる。
【００４４】
外部記憶部６３は、フラッシュメモリ等の不揮発性メモリから構成される。外部記憶部６３には、ＣＰＵ６１に実行させるための動作プログラムが予め記憶されている。動作プログラムは、具体的には、後述する単位周期データＵＤを生成する単位周期データ生成プログラム６３１と、単位周期データＵＤに含まれるジッタの影響を補正するためのジッタ補正プログラム６３２を含む。主記憶部６２及び外部記憶部６３は、記憶部４３として機能する。
【００４５】
次に、上記構成のＡ／Ｄ変換装置１０の動作を説明する。
【００４６】
クロック信号生成部２０は、発振回路３０から出力される１．６ＧＨｚの基準クロック信号ＲＣＬＫに基づいて、同一周波数で位相の異なる多相クロック信号を生成する。さらに、この多相クロック信号に基づいてサンプリングクロック信号ＳＣＬＫを生成し、Ａ／Ｄ変換器３２に送る。多相クロック信号における各クロック信号間の位相差、すなわち、生成される多相クロック信号の数は、サンプリングの対象となるアナログ信号の周波数等に応じて決定される。
【００４７】
図８のように、本実施の形態では、送信部５０は、送信信号として所定の周波数の放射パルスを繰り返し送信する。放射パルスの中心周波数は、例えば５ＧＨｚであり、２００ｐｓのパルス幅を有する。送信部５０は、この放射パルスを１００ＭＨｚの繰り返し周期で送信する。
【００４８】
一般的に、２００ｐｓのパルス幅の中で、複数回のサンプリングを行い、入力信号を実時間でＡ／Ｄ変換することは、困難である。そこで、本実施の形態では、図８に概念的に示すように、１パルス波について１回のサンプリングを行い、パルス波を繰り返して出力し、サンプリングタイミングを相対的に移動する。これにより、１パルス波について、等価的に複数点のサンプリングを可能とする（等価時間サンプリング）。
【００４９】
具体的には、位相同期回路２０１は、入力された基準クロック信号ＲＣＬＫに基づいて、位相の異なる１．６ＧＨｚのクロック信号ＣＬｉ＿ｎ（ｎは１〜１６の整数）を生成する。クロック信号ＣＬｉ＿１は、基準クロック信号に同期しており、クロック信号ＣＬｉ＿２は、ＣＬｉ＿１よりも４０ｐｓ、すなわち基準クロック（１．６ＧＨｚ）の１周期である６４０ｐｓの１／１６だけ遅延した信号である。以下、４０ｐｓずつ遅延したクロック信号としてＣＬｉ＿１〜ＣＬｉ＿１６が生成される。位相同期回路２０１は、クロック信号ＣＬｉ＿ｎを位相補間回路２０２に送る。
【００５０】
位相補間回路２０２は、上述のように、位相の異なる２つの入力クロック信号から３つの中間位相のクロック信号を生成する回路を基本の回路構成とする。本実施の形態に係る位相補間回路２０２は、この基本の回路構成を１６個備える。それぞれの基本の回路構成は、クロック信号ＣＬｉ＿ｎと、ＣＬｉ＿ｎから４０ｐｓ遅れたＣＬｉ＿（ｎ＋１）とから、中間位相のクロック信号ＣＬｏ＿（４ｎ−２）、ＣＬｏ＿（４ｎ−１）、ＣＬｏ＿４ｎを生成する。
【００５１】
これにより、位相補間回路２０２は、１０ｐｓずつ遅延したクロック信号ＣＬｏ＿ｍ（ｍは１〜６４の整数）を生成し、マルチプレクサ２０３に送る。尚、ｎ＝１６の場合は、クロック信号ＣＬｉ＿１６とＣＬｉ＿１とから、中間位相のクロック信号ＣＬｏ＿６２、ＣＬｏ＿６３、ＣＬｏ＿６４を生成する。
【００５２】
制御部４１は、基準送信クロックＴＣＬＫ０を選択するための、選択制御信号をマルチプレクサ２０３に送る。基準送信クロックＴＣＬＫ０は、送信クロック信号ＴＣＬＫの基準となるクロック信号である。マルチプレクサ２０３は、選択制御信号にしたがって、周波数１．６ＧＨｚであるクロック信号ＣＬｏ＿１〜ＣＬｏ＿６４のうち１つのクロック信号を選択し、１／１６に分周する。そして、分周によって１００ＭＨｚとなったクロック信号を送信クロック信号ＴＣＬＫとして送信部５０に送信する。
【００５３】
送信部５０は、送信クロック信号ＴＣＬＫの立ち上がりタイミングで放射パルスを送信する。これにより、送信部５０から送信される送信信号は、１０ｎｓの周期（１００ＭＨｚ）で繰り返される信号となる。
【００５４】
また、制御部４１は、Ａ／Ｄ変換器３２のサンプリングタイミングを規定するサンプリングクロック信号ＳＣＬＫとして、クロック信号ＣＬｏ＿１〜ＣＬｏ＿６４のうち１つのクロック信号を選択するための選択制御信号をマルチプレクサ２０３に送る。マルチプレクサ２０３は、サンプリングクロック信号ＳＣＬＫとして選択されたクロック信号を、分周器２０４を介して、Ａ／Ｄ変換器３２に送る。
【００５５】
制御部４１は、クロック信号ＣＬｏ＿１、ＣＬｏ＿２、・・・、ＣＬｏ＿６４のように、１０ｐｓずつ遅延したクロック信号ＣＬｏ＿ｍをサンプリングクロック信号ＳＣＬＫとして、順次選択する。より具体的には、制御部４３は、最初にクロック信号ＣＬｏ＿１をサンプリングクロック信号ＳＣＬＫとして選択し、クロック信号ＣＬｏ＿１が立ち上がった時点から１０ｎｓ後に、サンプリングクロック信号ＳＣＬＫをクロック信号ＣＬｏ＿２に変更する。その後、１０ｎｓごとに、サンプリングクロック信号ＳＣＬＫを変更することで、送信クロック信号ＴＣＬＫの１周期ごとにサンプリングクロック信号ＳＣＬＫは、１０ｐｓずれる。言い換えれば、放射パルスの送信周期に対して、サンプリングクロック信号ＳＣＬＫの周期が１０ｐｓずれることになる。
【００５６】
Ａ／Ｄ変換器３２は、上述のサンプリングクロック信号ＳＣＬＫに従って、受信部３１から受け取った受信アナログ信号をサンプリングし、演算部４２に送る。
【００５７】
演算部４２は、受け取ったサンプリングデータを、サンプリングクロック信号ＳＣＬＫとして選択されたクロック信号ＣＬｏ＿ｍごと、すなわち１０ｎｓ分ごとの６４個のデータ群に分割する。そして、これら６４のデータ群を１０ｐｓずつずらして重ね合わせることにより、図８の出力データを生成する。これにより、高速な周期を有する放射パルス信号を、より低速なサンプリング周期で等価的にサンプリングすることが可能となる。
【００５８】
演算部４２は、上記の重ね合わせによって得られた出力データを１つの単位周期データＵＤとして記憶部４３に記憶させる。言い換えれば、演算部４２は、受信アナログ信号の１０ｎｓ分（１００ＭＨｚの１周期分）を、等価的に１０ｐｓの周期（１００ＧＨｚ）でサンプリングした単位周期データＵＤとして、記憶部４３に記憶させる。
【００５９】
すなわち、単位周期データＵＤは、送信波形としての放射パルスを含み、平均化によるジッタ補正の対象となる、単位長さのデジタルデータである。上記では、単位周期データＵＤの長さを送信クロック信号ＴＣＬＫの１周期分とすることで、後述する平均化処理を容易にしている。
【００６０】
ところで、各クロック信号ＣＬｏ＿ｍ間の位相差は、マルチプレクサ内の回路のばらつき等により、必ずしも均等ではない。したがって、上記のようにデジタル化された単位周期データＵＤは、ジッタを含んでいる。
【００６１】
本実施の形態に係るＡ／Ｄ変換装置１０は、サンプリングを開始するクロック信号を変更しながら単位周期データＵＤを取得し、記憶部４３に記憶させる。そして、記憶されている複数の単位周期データＵＤを平均化することにより、ジッタ成分を補正する。
【００６２】
より具体的には、まず、マルチプレクサ２０３は、制御部４１の選択制御信号にしたがって、基準送信クロックＴＣＬＫ０としてクロック信号ＣＬｏ＿１を選択し、分周器２０４に送る。分周器２０４は、受け取った基準送信クロックＴＣＬＫ０を分周し、同期クロック信号としての送信クロック信号ＴＣＬＫを生成して、送信部５０に送る。
【００６３】
また、上述のようにクロック信号ＣＬｏ＿１から開始されるサンプリングクロック信号ＳＣＬＫにより、Ａ／Ｄ変換器３２が１０ｎｓ分のサンプリングを６４回行って、デジタルデータを取得する。演算部４２は、取得されたデジタルデータから単位周期データＵＤ＿１を生成し、記憶部４３に記憶させる。
【００６４】
１０ｎｓ分のサンプリングが完了した後、制御部４１は、マルチプレクサ２０３にリセット信号を送る。マルチプレクサ２０３は、リセット信号を受けると、送信クロック信号ＴＣＬＫを生成するための基準送信クロックＴＣＬＫ０をクロック信号ＣＬｏ＿１からＣＬｏ＿２に変更する。また、６４回のサンプリングを開始するクロック信号をＣＬｏ＿２に変更する。
【００６５】
これにより、次にＡ／Ｄ変換器３２がサンプリングする１０ｎｓ分のデジタルデータからなる単位周期データＵＤ＿２は、図９に概念的に示すように、単位周期データＵＤ＿１に対して、サンプリングに用いられるクロック信号が１０ｐｓ分ずれたデータになる。
【００６６】
Ａ／Ｄ変換装置１０は、送信クロック信号のリセットを所定の回数、例えば１０回繰り返し、１０個の単位周期データＵＤを生成する。
【００６７】
その後、演算部４２は、記憶部４３に記憶されている１０個の単位周期データＵＤを読み込み、各単位周期データＵＤを構成するデータ要素ごとに平均値を求める。
【００６８】
具体的には、平均化する各単位周期データをＵＤ＿ｋ（ｋ＝１〜１０）、単位周期データＵＤ＿ｋを構成するｊ番目のデータ要素をａｋ＿ｊ（ｊ＝１〜１０００）で定義する。そして、求める出力データのデータ要素ａ＿ｊを次式によって求める。
【００６９】
【数１】
0006747709.tif 000002
【００７０】
上式により求められた各データ要素に基づいて、出力データを生成する。
【００７１】
本実施の形態に係るＡ／Ｄ変換装置１０では、送信クロック信号ＴＣＬＫと、サンプリングクロック信号ＳＣＬＫの変更タイミングとを同期させているので、各単位周期データＵＤ中で放射パルスが表れる位置は一定である。このため、上式により各データ要素を単純に平均することで、放射パルスの波形を残したまま、ジッタ成分を補正することが可能となる。
【００７２】
以上説明したように、本実施の形態に係るＡ／Ｄ変換装置１０では、複数の単位周期データＵＤを平均化することにより、単位周期データＵＤに含まれるジッタ成分を容易に補正することができる。より詳細には、サンプリングに用いる各クロック信号ＣＬｏ＿ｍ間の位相差、すなわち立ち上がりタイミング間のずれに起因するサンプリングデータの誤差を平均化処理によって補正することができる。
【００７３】
以上、本発明の実施の形態を説明したが、この発明は上記の実施の形態に限定されず、種々の変形及び応用が可能である。
【００７４】
上述したＡ／Ｄ変換装置１０では、送信クロック信号のリセット回数及び単位周期データＵＤの取得回数を１０回としたが、これに限られない。これらの回数は、予想されるジッタの大きさに対して、十分な補正効果が得られる回数であればよい。より正確な出力波形を得たい場合は、クロック信号ＣＬｏ＿ｍの数に等しい回数、すなわち６４回、リセットを行い、全てのクロック信号ＣＬｏ＿ｍを開始クロックとして選択すればよい。
【００７５】
また、サンプリングクロック信号ＳＣＬＫの開始クロック信号ＣＬｏ＿ｍは、連続する位相のクロック信号ＣＬｏ＿ｍを選択しなくてもよい。例えば、選択するクロック信号ＣＬｏ＿ｍ間の位相差を順次変更してもよいし、ランダムに選択してもよい。
【００７６】
また、サンプリングクロック信号ＳＣＬＫの開始クロック信号ＣＬｏ＿ｍは、変更しなくてもよい。例えば、開始クロック信号をＣＬｏ＿１とする単位周期データＵＤを１０回取得し、取得した単位周期データＵＤを平均化することとしてもよい。この方法は、ＣＬｏ＿ｍ間の位相ばらつきに基づくジッタの影響よりも、Ａ／Ｄ変換時に生じるランダムジッタの影響を低減したい場合のジッタ補正方法として有効である。
【００７７】
また、上述のＡ／Ｄ変換装置１０では、送信クロック信号ＴＣＬＫをリセットする際に、サンプリングクロック信号ＳＣＬＫの開始クロック信号ＣＬｏ＿ｍを変更し、送信クロック信号ＴＣＬＫと、サンプリングクロック信号ＳＣＬＫとを調整することとしたが、サンプリングクロック信号ＳＣＬＫの開始クロック信号ＣＬｏ＿ｍは変更せず、送信クロック信号ＴＣＬＫのみを任意に切り替えることとしてもよい。
【００７８】
この場合、単位周期データＵＤ中に受信波形として含まれる放射パルスは、単位周期データＵＤ中のどの位置に表れるか不明となる。そのため、データ処理部４１による平均化処理の前処理として、記憶されている単位周期データＵＤ中の放射パルスの立ち上がり、頂点部分等のシンボル検出を行う。例えば、単位周期データＵＤ中の連続する３つのデータ要素のうち、中心のデータ要素が最も大きくなる部分をシンボル位置である頂点部として検出する。
【００７９】
そして、検出されたシンボル位置に基づいて各単位周期データＵＤを同期させてから、平均化処理を行う。これにより、クロック信号ＳＣＬＫの調整が不要となり、データ処理部４０による演算処理のみで容易にジッタの補正を行うことが可能となる。
【００８０】
また、上述した位相補間回路２０２のインバータ２０２ａ〜２０２ｈは、異なる個数のトランジスタを備えることとした。これにより、各インバータの駆動力が異なるように構成したが、これに限られない。例えば、各インバータが備えるトランジスタのゲート幅、ゲート長等を変化させることにより、各インバータの駆動力が異なるように構成してもよい。
【００８１】
また、データ処理部４０として、汎用のコンピュータ装置を用いることとしてもよい。これにより、より簡易な回路構成でＡ／Ｄ変換装置を構成することができる。
【００８２】
本発明は上述した各実施の形態に限定されるものではなく、本発明の範囲は、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される種々の変更によって得られる実施の形態も、本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８３】
本発明は、癌等、生体内の異常組織検出装置に用いられるＡ／Ｄ変換装置として好適である。また、本発明は、異常組織検出装置に限らず、繰り返し入力される高周波のアナログ信号をデジタル変換するＡ／Ｄ変換装置に応用可能である。
【符号の説明】
【００８４】
１０    Ａ／Ｄ変換装置
２０    クロック信号生成部
３０    発振回路
３１    受信部
３２    Ａ／Ｄ変換器
４０    データ処理部
４１    制御部
４２    演算部
４３    記憶部
５０    送信部
６１    ＣＰＵ
６２    主記憶部
６３    外部記憶部
６７    入出力インタフェース
６８    バス
２０１  位相同期回路
２０２  位相補間回路
２０２ａ〜２０２ｈ  インバータ
２０３  マルチプレクサ
２０４  分周器
３１１  受信アンテナ
３１２  受信信号処理部
５０１  送信アンテナ
５０２  送信信号処理部
６３１  単位周期データ生成プログラム
６３２  ジッタ補正プログラム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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