(57)【特許請求の範囲】
【請求項１】
それぞれが固定の特性と機能を有する素子により構成される要素が複数実装され、それぞれが固定の特性と機能を有する回路により構成される要素が複数実装され、または前記素子と前記回路により構成される要素が複数実装された半導体装置であって、
前記実装された複数の要素の間を接続する複数の配線と、
前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉する複数のスイッチ手段であって、この複数のスイッチ手段のいずれかのスイッチ手段を開放状態とし、いずれかのスイッチ手段を閉成状態とすることにより、接続された前記複数の要素によって生じる回路機能を複数実現させるスイッチ手段と、
前記複数のスイッチ手段におけるいずれかのスイッチ手段を開放状態とし、前記複数のスイッチ手段におけるいずれかのスイッチ手段を閉成状態とするかのみを指示する１セットの開閉情報が、前記複数の回路機能にそれぞれ対応して、当該半導体の起動時には複数セット記憶された状態となっており、当該半導体の起動時には前記複数セットの開閉情報の各セットがそれぞれ異なる識別情報により読み出し可能に設定された状態となっている記憶手段と、
前記記憶手段に所要の識別情報が与えられることにより読み出される１セットの開閉情報に基づき前記複数のスイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現する開閉制御手段と、
電力の供給を受けるための電源端子と、
前記電源端子から電力供給を受ける前記複数の要素及び前記開閉制御手段に至る経路に設けられ、該経路を開放閉成する電源制御スイッチ手段と、
前記複数の要素及び前記開閉制御手段に流れる電流を監視し、過電流を検出する過電流検出手段と、
この過電流検出手段による検出結果に応じて前記電源制御スイッチ手段による開放閉成を制御する電源制御手段と
を具備する半導体装置において、
前記開閉制御手段は、当該半導体装置が起動されたときに、前記記憶手段から出力される１セットの開閉情報に基づき前記スイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現することを特徴とする半導体装置。
【請求項２】
端子が実装され、
端子と複数の要素間を結ぶ配線に、前記スイッチ手段が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の素子による素子アレイを備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数の回路による回路アレイを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記記憶手段は、複数の回路機能に対応する複数の開閉情報セットを記憶し、外部からの上記回路機能のいずれかを特定する識別情報を受けて、対応する開閉情報セットを前記開閉制御手段へ出力することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記開閉制御手段は外部から制御信号に応じて開閉制御を行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
配線は、複数の要素間を結ぶ配線マトリックスにより構成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の素子、複数の回路または素子と回路が実装された半導体装置において、これらの素子、回路を適宜接続して所要回路機能を持たせるようにすることが可能な半導体装置に関するものである。
【背景技術】
【０００２】
従来、抵抗、容量、トランジスタなどのアナログ素子を配置したウエハーを用意しておき、顧客の要望に応じた機能とするために、配線層のガラスマスクを変えることで対応するアナログマスタースライス方式の半導体装置が知られている。
【０００３】
上術したアナログマスタースライス方式の半導体装置の製造方法を、図１３に示す。素子アレイマスクは一つであるため、Ｓ１〜Ｓ４、Ｓ１１〜Ｓ１２、Ｓ２１〜Ｓ２４として示されるアナログ素子それぞれの特性や位置は固定である。配線層マスクにより配線パターンを変更して、所要回路機能を有する半導体装置１００を製造することができる。しかしながら、このアナログマスタースライス方式では、幾つかの回路機能を有する半導体装置を製造するためは、対応する数の配線層マスクを用意する必要がある。
【０００４】
上記に対し、特許文献１には、ライブラリを使用する場合にも下地上の素子の利用効率を上昇させようとする観点から、素子の定数の変更工程をレイアウト設計に含める半導体集積回路が開示されている。しかしながら、この技術によっても所要回路機能を持たせるようにするためには、幾つかの配線層マスクを用意する必要があることに変わりはない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２９９４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような半導体装置の現状に鑑みてなされたもので、その目的は、複数の配線層マスクを必要とせずに、一つの半導体装置によって複数の回路機能を選択的に実現することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、それぞれが固定の特性と機能を有する素子により構成される要素が複数実装され、それぞれが固定の特性と機能を有する回路により構成される要素が複数実装され、または前記素子と前記回路により構成される要素が複数実装された半導体装置であって、
前記実装された複数の要素の間を接続する複数の配線と、
前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉する複数のスイッチ手段であって、この複数のスイッチ手段のいずれかのスイッチ手段を開放状態とし、いずれかのスイッチ手段を閉成状態とすることにより、接続された前記複数の要素によって生じる回路機能を複数実現させるスイッチ手段と、
前記複数のスイッチ手段におけるいずれかのスイッチ手段を開放状態とし、前記複数のスイッチ手段におけるいずれかのスイッチ手段を閉成状態とするかのみを指示する１セットの開閉情報が、前記複数の回路機能にそれぞれ対応して、当該半導体の起動時には複数セット記憶された状態となっており、当該半導体の起動時には前記複数セットの開閉情報の各セットがそれぞれ異なる識別情報により読み出し可能に設定された状態となっている記憶手段と、
前記記憶手段に所要の識別情報が与えられることにより読み出される１セットの開閉情報に基づき前記複数のスイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現する開閉制御手段と、
電力の供給を受けるための電源端子と、
前記電源端子から電力供給を受ける前記複数の要素及び前記開閉制御手段に至る経路に設けられ、該経路を開放閉成する電源制御スイッチ手段と、
前記複数の要素及び前記開閉制御手段に流れる電流を監視し、過電流を検出する過電流検出手段と、
この過電流検出手段による検出結果に応じて前記電源制御スイッチ手段による開放閉成を制御する電源制御手段と
を具備する半導体装置において、
前記開閉制御手段は、当該半導体装置が起動されたときに、前記記憶手段から出力される１セットの開閉情報に基づき前記スイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現することを特徴とする。
【０００８】
本発明に係る半導体装置では、端子が実装され、端子と複数の要素間を結ぶ配線に、前記スイッチ手段が設けられていることを特徴とする。
【０００９】
本発明に係る半導体装置では、複数の素子による素子アレイを備えることを特徴とする。
【００１０】
本発明に係る半導体装置では、複数の回路による回路アレイを備えることを特徴とする。
【００１２】
本発明に係る半導体装置では、前記記憶手段は、複数の回路機能に対応する複数の開閉情報セットを記憶し、外部からの上記回路機能のいずれかを特定する識別情報を受けて、対応する開閉情報セットを前記開閉制御手段へ出力することを特徴とする。
【００１３】
本発明に係る半導体装置では、前記開閉制御手段は外部から制御信号に応じて開閉制御を行うことを特徴とする。
【００１４】
本発明に係る半導体装置では、配線は、複数の要素間を結ぶ配線マトリックスにより構成されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、複数の素子、複数の回路、または素子と回路が、複数の要素として実装され、前記実装された要素の間を接続する複数の配線と、前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉するスイッチ手段と、前記スイッチ手段の開閉を制御して実装された要素により所要回路機能を実現する開閉制御手段とを具備するので、スイッチ手段の開閉により所要回路機能を実現することができ、複数の配線層マスクを必要としない。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成図。
【図２】本発明の第２の実施形態に係る半導体装置の構成図。
【図３】本発明の実施形態に係る半導体装置に用いられる配線マトリックスの構成図。
【図４】本発明の第３の実施形態に係る半導体装置の構成図。
【図５】本発明の第４の実施形態に係る半導体装置の構成図。
【図６】本発明の第５の実施形態に係る半導体装置の構成図。
【図７】本発明の第６の実施形態に係る半導体装置の構成図。
【図８】本発明の第７の実施形態に係る半導体装置の構成図。
【図９】本発明の第８の実施形態に係る半導体装置の構成図。
【図１０】本発明の第９の実施形態に係る半導体装置の構成図。
【図１１】本発明の第１０の実施形態に係る半導体装置の概略構成図。
【図１２】本発明の第１１の実施形態に係る半導体装置の概略構成図。
【図１３】アナログマスタースライス方式の半導体装置の製造方法を示す説明図。
【発明を実施するための形態】
【００１８】
以下添付図面を参照して、本発明の半導体装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１は第１の実施形態に係る半導体装置の概略構成ブロック図である。半導体装置１０には、開閉制御手段として、制御回路１１が備えられている。また、制御回路１１には、要素としての素子アレイ部１２が接続されている。素子アレイ部１２には、トランジスタ、抵抗、容量などの素子が複数配列されて実装されている。上記実装された要素の間は、複数の配線によって接続されるものである。
【００１９】
図１の実施形態の、より詳細な第２の実施形態の具体例は、図２に示されるようである。即ち、素子アレイ部１２には、素子Ｓ１〜Ｓ３と、スイッチ手段ＳＷ１〜ＳＷ７が備えられている。スイッチ手段ＳＷ１〜ＳＷ７は、配線に設けられ、配線による経路の接続と遮断とを実現するために開閉するものである。なお、スイッチ手段ＳＷ１〜ＳＷ７は、複数のスイッチにより構成されているが、図３以降に示されている１つ１つのスイッチもスイッチ手段である。
【００２０】
上記スイッチ手段ＳＷ１〜ＳＷ７は、制御回路１１に接続されている。制御回路１１は、開閉制御手段として、一般的に上記スイッチ手段の開閉を制御して、半導体装置１０に実装された要素により所要回路機能を実現するものと定義することができる。図２から図１０までの実施形態では、開閉制御手段である制御回路１１は、外部から制御信号に応じて開閉制御を行うように構成されている。
【００２１】
スイッチ素子間の配線は、配線マトリックスにより構成しても良い。この図２の実施形態では、スイッチ素子ＳＷ７とスイッチ素子ＳＷ４、ＳＷ５、ＳＷ６の間は、配線マトリックスにより構成されている。図３は、一般的な配線マトリックスを説明するための図であって、スイッチ素子ＳＷ１１〜ＳＷ１３とスイッチ素子ＳＷ１４〜ＳＷ１６の間にある楕円形の破線により囲んだ部分内の配線が、配線マトリックスにより構成されている。素子Ｓ４〜Ｓ６に接続された縦の配線と、素子Ｓ１〜Ｓ３に接続された横の配線との交差点は、必要に応じて接続した構成としても良い。なお、図４以降のスイッチ手段には、符号を省略する。
【００２２】
図４に、素子を具体化して示した第３の実施形態を示す。この実施形態は、素子としてＦＥＴトランジスタＴ１〜Ｔ７、容量Ｃ１、抵抗Ｒ１を用いている。このＦＥＴトランジスタＴ１〜Ｔ７、容量Ｃ１、抵抗Ｒ１によりアンプ回路を構成可能な構成を備えている。また、この実施形態では、端子Ｍ１〜Ｍ５が設けられており、端子Ｍ１〜Ｍ５から延びている配線にもスイッチ手段が設けられている。スイッチ手段は、図示の位置に設けられている。制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。
【００２３】
図５に、第４の実施形態として、素子と回路が実装された半導体装置を示す。素子としては抵抗Ｒ１〜Ｒ６を用いており、回路としてはオペアンプＯＰ１、ＯＰ２及びＡＤコンバータを用いて構成した半導体装置を示す。スイッチ手段は、図示の位置に設けられている。この構成により、ＡＤコンバータ１８の入力をオペアンプＯＰ１、ＯＰ２のいずれから得る回路機能とするかなどの選択を制御回路１１が行い、スイッチング手段の開閉により実現することができる。
【００２４】
図６は、ヒステリシスコンバータを回路としての、オペアンプＯＰ１と基準電圧生成を行うＢＧＲ（Band Gap Reference）１４、素子としての抵抗Ｒ１〜Ｒ４、ＦＥＴトランジスタＴ１により回路を構成した第５の実施形態を示している。この実施形態も、制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。
【００２５】
図７は、非反転増幅回路をオペアンプＯＰ１抵抗Ｒ１、Ｒ２により構成した半導体装置に、外部のセンサ１５とＤＡコンバータ１６の出力を与える構成の第６の実施形態を示す。この実施形態も、制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。
【００２６】
図８は、複数の回路が実装された第７の実施形態の構成例であり、素子は実装されていない。回路として、増幅器１７とＡＤコンバータ１８と基準電圧生成を行うＢＧＲ（Band Gap Reference）１９を備えた回路の実施形態である。外部にセンサ２１が設けられ、センサ２１の出力を増幅器１７により増幅してＡＤコンバータ１８によりディジタル化して外部の演算装置２２へ送る構成となっている。増幅器１７を、ＢＧＲ１９を用いた比較器として機能させることもできる。即ち、制御回路１１のスイッチ手段に対する開閉制御によって、所要の回路機能を実現することが可能である。
【００２７】
図９は、異常電流を検出した場合に電流を遮断する機能を持った第８の実施形態である。この実施形態では、要素である素子アレイ部・回路アレイ部２３、２４に流れる電流を監視し、過電流を検出する過電流検出手段として、検出器２５を備える。素子アレイ部・回路アレイ部２３、２４には、少なくとも１の素子、少なくとも１の回路、配線及びスイッチ手段が含まれる。電力を供給する端子Ｍ１から素子アレイ部・回路アレイ部２３、２４に至る経路に検出素子としての抵抗２６を接続し、この抵抗２６に流れる電流を検出器２５により監視し、検出結果に応じて電源制御スイッチ手段ＳＷ０１による開放閉成を制御する。この構成によって、素子アレイ部・回路アレイ部２３、２４に含まれる回路や素子の破壊を防ぐことができる。また、素子アレイ部・回路アレイ部２３、２４内部のスイッチ手段に対する開閉制御を制御回路１１が実行するによって、所要の回路機能を実現することが可能である。
【００２８】
図１０は、増幅器０１、０２、０３を回路アレイとして備え、この増幅器０１、０２、０３と端子Ｍ１〜Ｍ６間のスイッチ手段を制御回路１１によって制御する構成を採用した第９の実施形態を示す。端子Ｍ１〜Ｍ３を演算装置３１に接続し、演算装置３１がゲートドライバ３２を介してモータドライバ３３を制御してモータ３４の回転駆動制御を行う。また、モータ３４の回転をホールセンサ及びエンコーダ３５により検出して、演算装置３１にフィードバックして回転の駆動制御に用いる構成を採用している。図示のスイッチ手段に対する開閉制御を制御回路１１が実行するによって、所要の回路機能を実現することが可能である。
【００２９】
図１１に第１０の実施形態を示す。この半導体装置１０Ａには、素子アレイ部・回路アレイ部２５、制御回路１１Ａ、更に、記憶手段４０が備えられている。素子アレイ部・回路アレイ部２５は、既に説明してきた通り、素子アレイや回路アレイ、配線、スイッチ手段を含むものである。また、記憶手段４０は、いずれのスイッチ手段を開放状態とし、いずれのスイッチ手段を閉成状態とするかを示す開閉情報が記憶された構成とすることができる。そして、制御回路１１Ａは、開閉制御手段であり、上記記憶手段４０に記憶されている開閉情報に基づき開閉制御を行う構成とすることができる。
【００３０】
以上の通りに構成されている半導体装置１０Ａでは、この装置が起動すると、制御回路１１Ａは、上記記憶手段４０に記憶されている開閉情報に基づき開閉制御を行うので、いずれかのスイッチ手段が開放状態とされ、いずれかのスイッチ手段が閉成状態とされる。これにより、半導体装置１０Ａでは、所要の回路機能が実現される。回路機能の変更を行うときには、記憶手段４０の内容を書き換えることにより行うことができる。これによって、所要の回路機能を実現することが可能である。
【００３１】
図１２に第１１の実施形態を示す。この半導体装置１０Ｂには、素子アレイ部・回路アレイ部２５、制御回路１１Ｂ、更に、記憶手段５０が備えられている。素子アレイ部・回路アレイ部２５は、既に説明してきた通り、素子アレイや回路アレイ、配線、スイッチ手段を含むものである。また、記憶手段５０は、いずれのスイッチ手段を開放状態とし、いずれのスイッチ手段を閉成状態とするかを示す開閉情報（１セット）が複数セット記憶された構成とすることができる。従って、記憶手段５０は、複数の回路機能に対応する複数の開閉情報セットを記憶している。記憶手段５０は、外部からの上記回路機能のいずれかを特定する識別情報（図１２では、識別符号）を受けて、対応する開閉情報セットを開閉制御手段である制御回路１１Ｂへ出力する。
【００３２】
この構成により、所望の回路機能に対応する識別情報を記憶手段５０へ送出することにより、記憶手段５０は、対応する開閉情報セットを制御回路１１Ｂへ出力する。制御回路１１Ｂは、開閉情報に基づき開閉制御を行うので、いずれかのスイッチ手段が開放状態とされ、いずれかのスイッチ手段が閉成状態とされる。従って、外部から識別情報を変更することで、何時でも回路機能を状況に合わせて変更することができる。
【００３３】
なお、図１１、図１２の実施形態の素子アレイ部・回路アレイ部２５においても、図９のように異常電流を検出した場合に電流を遮断する機能を持った第８の実施形態の構成を採用することができる。この構成の採用により、素子アレイ部・回路アレイ部２５に含まれる回路や素子の破壊を防ぐことができる。
【符号の説明】
【００３４】
１０、１０Ａ、１０Ｂ  半導体装置
１１、１１Ａ、１１Ｂ  制御回路
１２  素子アレイ部
２３〜２５  素子アレイ部・回路アレイ部
ＳＷ１〜ＳＷ７  スイッチ手段
【図１】
0006747765.tif 000002
【図２】
0006747765.tif 000003
【図３】
0006747765.tif 000004
【図４】
0006747765.tif 000005
【図５】
0006747765.tif 000006
【図６】
0006747765.tif 000007
【図７】
0006747765.tif 000008
【図８】
0006747765.tif 000009
【図９】
0006747765.tif 000010
【図１０】
0006747765.tif 000011
【図１１】
0006747765.tif 000012
【図１２】
0006747765.tif 000013
【図１３】
0006747765.tif 000014