(57)【特許請求の範囲】
【請求項１】
スイッチング素子を備え、外部電源と接続され、前記スイッチング素子のスイッチング動作により前記外部電源の電圧を所定の電圧に昇圧する力率改善回路と；
この力率改善回路の出力電圧に対応する電圧と基準電圧との差分を増幅する誤差増幅器と；
この誤差増幅器の出力側の電圧に基づいて前記スイッチング素子のゲート信号を生成し前記スイッチング素子のスイッチングを制御する制御手段と；
前記誤差増幅器の出力側に接続され、前記制御手段による前記力率改善回路のフィードバック応答時間を設定するコンデンサと；
クランプ回路用スイッチング素子を有し、このクランプ回路用スイッチング素子のゲート端子に印加される電圧と前記クランプ回路用スイッチング素子の閾値電圧との差が、前記制御手段の前記制御範囲下限電圧より下に設定されることにより前記誤差増幅器の出力側の電圧が前記制御範囲下限電圧以下の予め定められた電圧以下とならないようにクランプするクランプ回路と；を具備し、
前記クランプ回路により前記出力電圧のディップを抑制する
ことを特徴とする電源装置。
【請求項２】
クランプ回路は、起動時に誤差増幅器の制御範囲下限電圧より下の予め定められた電圧までコンデンサを充電する
ことを特徴とする請求項１記載の電源装置。
【請求項３】
スイッチング素子を備え、外部電源と接続され、前記スイッチング素子のスイッチング動作により前記外部電源の電圧を所定の電圧に昇圧する力率改善回路を具備した電源装置の制御装置であって、
前記力率改善回路の出力電圧に対応する電圧と基準電圧との差分を増幅する誤差増幅器と；
この誤差増幅器の出力側の電圧に基づいて前記スイッチング素子のゲート信号を生成し前記スイッチング素子のスイッチングを制御する制御手段と；
クランプ回路用スイッチング素子を有し、このクランプ回路用スイッチング素子のゲート端子に印加される電圧と前記クランプ回路用スイッチング素子の閾値電圧との差が、前記制御手段の前記制御範囲下限電圧より下に設定されることにより前記誤差増幅器の出力側の電圧が前記制御範囲下限電圧以下の予め定められた電圧以下とならないようにクランプするクランプ回路と；を具備し、
前記クランプ回路により出力電圧のディップを抑制し、
前記誤差増幅器の出力側に接続されるコンデンサにより、前記制御手段による前記力率改善回路のフィードバック応答時間を設定している
ことを特徴とする電源装置の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、力率改善回路の出力電圧に対応する電圧と基準電圧との差分に基づいて力率改善回路のスイッチング素子のスイッチングを制御する電源装置およびその制御装置に関する。
【背景技術】
【０００２】
従来、スイッチング素子を制御し力率改善する力率改善回路(アクティブフィルタ)では、力率を改善するために、スイッチング素子電流のピーク電流や平均電流を外部電源(商用交流電源)の入力電圧に比例した値に制御する必要がある。このとき、出力電圧の僅かな変化に応答して入力電流が歪まないようにするために、一般的には、出力電圧制御を、外部電源周期の半波(５０Ｈｚでは１０ｍｓ、６０Ｈｚでは８．３ｍｓ)間で制御が掛からないように、フィードバックの応答帯域を２０Ｈｚ以下に落として制御している。
【０００３】
このようなフィードバック回路の例としては、力率改善回路の出力電圧を抵抗分圧した電圧を例えばトランスコンダクタンスタイプの誤差増幅器で検出し、この誤差増幅器の出力端子に付加されたコンデンサによりフィードバック帯域を落とすものがある。その制御回路は、誤差増幅器の出力側の電圧に応じたオン幅、または、入力電圧検出信号と誤差増幅器の出力側の電圧とを演算しその演算結果に基づいたスイッチング素子電流に制御することで力率を改善している。
【０００４】
しかしながら、上述のように、力率改善回路においてはフィードバック応答帯域を落とした設定とするため、過渡的な応答が非常に遅く、急な負荷変動時の出力電圧のオーバーシュートやアンダーシュートが問題となることがある。
【０００５】
オーバーシュートは、所定電圧以上の過電圧を検出すると発振を止めて、所定電圧以上の電圧の出力を防止することが一般的である。
【０００６】
一方、アンダーシュートは、急な負荷変動時や電源起動時において、誤差増幅器の出力側の電圧が制御電圧範囲を逸脱して下限電圧まで振り切ってしまうことがある。その場合、誤差増幅器の出力端子に付加された上記のコンデンサによって、制御電圧範囲に戻るまでに時間を要し、大きな応答遅れが発生する。そのため、この応答遅れによって出力電圧に大きなディップが生じないようにする必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−６９７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、力率を低下させることなく出力電圧のディップを抑制できる電源装置およびその制御装置を提供することである。
【課題を解決するための手段】
【０００９】
実施形態の電源装置は、力率改善回路と、誤差増幅器と、制御手段と、コンデンサと、クランプ回路とを有する。力率改善回路は、スイッチング素子を備え、外部電源と接続され、スイッチング素子のスイッチング動作により外部電源の電圧を所定の電圧に昇圧する。誤差増幅器は、力率改善回路の出力電圧に対応した電圧と基準電圧との差分を増幅する。制御手段は、誤差増幅器の出力側の電圧に基づいてスイッチング素子のゲート信号を生成しスイッチング素子のスイッチングを制御する。コンデンサは、誤差増幅器の出力側に接続され、制御手段による力率改善回路のフィードバック応答時間を設定する。クランプ回路は、クランプ回路用スイッチング素子を有し、このクランプ回路用スイッチング素子のゲート端子に印加される電圧とクランプ回路用スイッチング素子の閾値電圧との差が、制御手段の制御範囲下限電圧より下に設定されることにより誤差増幅器の出力側の電圧が制御範囲下限電圧以下の予め定められた電圧以下とならないようにクランプする。クランプ回路により出力電圧のディップを抑制する。
【発明の効果】
【００１０】
本発明によれば、クランプ回路のゲート端子に印加される電圧とクランプ回路用スイッチング素子の閾値電圧との差が制御手段の所定の制御範囲下限電圧より下に設定されているので、クランプ回路が、誤差増幅器の出力側の電圧が制御範囲下限電圧を大きく下回らないようにクランプすることができ、力率を低下させることなく出力電圧のディップを抑制するとともに、通常の制御には影響を与えないことが期待できる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態の電源装置を示す回路図である。
【図２】(a)は同上電源装置の制御に関するタイミングチャート、(b)は比較例としての従来例の電源装置の制御に関するタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、一実施形態の構成を、図面を参照して説明する。
【００１３】
図１において、11は電源装置であり、この電源装置11は、例えばＬＥＤなどの負荷に給電するためのものである。
【００１４】
そして、この電源装置11は、外部電源である商用交流電源ｅに接続される入力部12、ＬＥＤなどの負荷が接続される図示しない出力部、入力部12に接続されるフィルタ回路(図示せず)、このフィルタ回路に接続される整流回路14、この整流回路14の出力側に接続される力率改善回路15、この力率改善回路15の入力側と整流回路14との間に接続される入力電圧検出部16、力率改善回路15の出力側に接続される出力電圧検出部17、力率改善回路15の出力電圧を平滑する例えば電解コンデンサなどの平滑素子18、この平滑素子18(力率改善回路15の出力側)と出力部との間に接続される電圧変換回路19、および、力率改善回路15の動作を制御する制御装置(フィードバック回路)20を備えている。
【００１５】
整流回路14としては、例えばダイオードブリッジなどの全波整流回路が用いられ、この整流回路の入力端がフィルタ回路を介して商用交流電源eに接続され、整流回路14の出力端に力率改善回路15の入力端および入力電圧検出部16が接続されている。
【００１６】
力率改善回路15は、入力部12および整流回路14を介して商用交流電源ｅと接続され、この整流回路14で整流された電源電圧を所定の電源電圧に昇圧する例えば電流臨界型の昇圧チョッパ回路であり、整流回路14(直流電源部)の出力端間に、チョッパチョークであるインダクタＬの一次巻線L1と、例えばＮチャネル型のＭＯＳＦＥＴであるスイッチング素子Q1と、このスイッチング素子Q1のドレイン電流を電圧として検出するための電圧検出用の抵抗R1との直列回路が接続されているとともに、インダクタＬ(一次巻線L1)とスイッチング素子Q1との接続点にダイオードＤと平滑素子18との直列回路が接続されている。そして、スイッチング素子Q1に制御装置20が接続され、この制御装置20による制御によってスイッチング素子Q1がスイッチングすることで、入力電流波形を正弦波に近づけ、力率を改善するようになっている。
【００１７】
入力電圧検出部16は、力率改善回路15の入力端間に直列に接続された複数(一対)の入力電圧検出抵抗R2を備え、これら入力電圧検出抵抗R2により分圧された電圧に基づいて力率改善回路15の入力電圧Vinを検出するようになっている。
【００１８】
出力電圧検出部17は、力率改善回路15の出力端間に直列に接続された複数(一対)の出力電圧検出抵抗R3が直列に接続されて構成され、これら出力電圧検出抵抗R3により分圧された出力検出電圧VFBに基づいて力率改善回路15の出力電圧Voutを検出するようになっている。
【００１９】
電圧変換回路19は、力率改善回路15で昇圧された電源電圧(出力電圧Vout)を所定の電源電圧に降圧して負荷に出力する例えば降圧チョッパ回路などのＤＣ−ＤＣコンバータで構成されている。
【００２０】
制御装置20は、力率改善回路15の入力電圧Vin(整流回路14の出力電圧)と力率改善回路15の出力電圧Voutとに基づいてスイッチング素子Q1のオン時間およびオフ時間を設定するものであり、本実施形態では、いわゆる乗算器(マルチプライヤ)制御方式のものが用いられる。すなわち、この制御装置20は、力率改善回路15の出力電圧Vout(出力電圧Voutに対応(比例)する出力検出電圧VFB)と基準電圧Vth1とを比較しその誤差を増幅する誤差増幅器23と、この誤差増幅器23の出力信号と、入力電圧検出部16の入力電圧検出抵抗R2の中点(接続点)に接続され力率改善回路15の入力電圧Vin(入力電圧Vinに対応(比例)する入力検出電圧Vin1)とを乗算する乗算器24、この乗算器24の出力信号と、力率改善回路15のスイッチング素子Q1のドレイン電流(電源電流)に対応(比例)する電圧VDとを比較するコンパレータ25、および、このコンパレータ25からの出力信号によりスイッチング素子Q1のオン時間を設定するゲート信号GSを生成するドライバ回路26を備える制御手段27と、誤差増幅器23の出力信号の電圧Vcompをクランプするクランプ回路29とを備えている。さらに、この制御装置20の誤差増幅器23には、制御手段27のフィードバック応答時間を設定するコンデンサＣが接続されている。
【００２１】
誤差増幅器23は、例えばトランスコンダクタンスタイプのもので、非反転入力端子に基準電圧Vth1が接続され、反転入力端子に出力電圧検出部17の出力電圧検出抵抗R3の中点(接続点)が接続されている。
【００２２】
コンパレータ25は、非反転入力端子に乗算器24の出力側が接続され、反転入力端子にスイッチング素子Q1と抵抗R1との接続点が接続されている。
【００２３】
ドライバ回路26は、スイッチング素子Q1のゲート端子と接続されているとともに、インダクタＬの一次巻線L1と磁気結合された二次巻線(補助巻線)L2と接続されて、二次巻線L2に誘起された一次巻線L1の誘起電圧に比例した電圧が、インダクタＬに蓄えられたエネルギーが出力側へ全て吐き出されることで降下し始めるタイミングを検出することで、インダクタＬに流れる電流の臨界点を検出している。そして、このドライバ回路26は、二次巻線L2からの電圧に基づいてインダクタＬの電流がゼロになったことを検出すると、スイッチング素子Q1をオン状態にするようになっている。
【００２４】
クランプ回路29は、例えばＮチャネル型のＭＯＳＦＥＴであるクランプ回路用スイッチング素子Q2を備え、このクランプ回路用スイッチング素子Q2のゲート端子に所定の電圧Vth2が印加され、ドレイン端子に電圧V1が印加され、かつ、ソース端子が誤差増幅器23の出力端子に接続されている。ここで、電圧Vth2とクランプ回路用スイッチング素子Q2の閾値電圧との差(Vth2−(閾値電圧))で決まるクランプ電圧は、制御手段27の制御範囲下限電圧V2より下に設定されている。
【００２５】
コンデンサＣは、誤差増幅器23の出力端子に接続され、力率改善回路15の出力電圧Voutの僅かな変化に応答して入力電流が歪まないようにするために、一般的には、力率改善回路15の出力電圧制御を、外部電源(商用交流電源ｅ)周期の半波間で制御が掛からないように、制御手段27(制御装置20)のフィードバックの応答帯域を例えば２０Ｈｚ以下に設定するように容量が選択されている。
【００２６】
次に、上記一実施形態の動作を説明する。
【００２７】
電源装置11を起動すると、商用交流電源ｅが整流回路14で整流されて力率改善回路15に入力される。このとき、制御装置20のクランプ回路29は、クランプ回路用スイッチング素子Q2のゲート−ソース間電圧(Vgs)が大きく、クランプ回路用スイッチング素子Q2がオンされ、コンデンサＣを制御手段27の制御範囲下限電圧V2より下の予め定められた電圧まで充電する(図２(a))。力率改善回路15では、制御装置20のドライバ回路26によりスイッチング素子Q1がスイッチング動作し、整流回路14で整流された電源電圧を所定の電源電圧に昇圧し、平滑素子18により平滑された電圧を電圧変換回路19に供給する。そして、この電圧変換回路19により所定の電圧に降圧して負荷に供給する。
【００２８】
制御装置20では、誤差増幅器23が、力率改善回路15の出力電圧Vout(出力電圧Voutに対応(比例)する出力検出電圧VFB)と基準電圧Vth1とを比較しその誤差を増幅して出力信号として出力し、この出力信号と力率改善回路15の入力電圧Vin(入力電圧Vinに対応(比例)する入力検出電圧Vin1)とが乗算器24で乗算されてコンパレータ25の非反転入力端子に入力される。このコンパレータ25では、非反転入力端子に入力された乗算器24の出力信号と、反転入力端子に入力されたスイッチング素子Q1のドレイン電流に対応する電圧VDとを比較し、その比較結果に基づいてドライバ回路26に信号を出力する。そして、ドライバ回路26では、コンパレータ25からの出力信号、および、二次巻線L2を介して検出したインダクタＬに流れる電流値に基づき、スイッチング素子Q1のゲート信号GSを生成する。この結果、力率改善回路15の出力電圧Voutに対応(比例)する出力検出電圧VFBが基準電圧Vth1に近づくように、すなわち力率改善回路15の出力電圧Voutが目標値に近づくようにフィードバック制御される。
【００２９】
このとき、例えば定格負荷から軽負荷に切り換わり、再度定格負荷に戻るような、急な負荷変動を考えると、定格負荷から軽負荷に切り換わるときに、出力電圧Voutが基準電圧Vth1を超えるように上昇すると、誤差増幅器23の出力信号(電圧Vcomp)が低下し、クランプ回路29のクランプ回路用スイッチング素子Q2のゲート−ソース間電圧(Vgs)が大きくなることで、クランプ回路用スイッチング素子Q2がオンされ、誤差増幅器23の出力信号(電圧Vcomp)が電圧Vth2とクランプ回路用スイッチング素子Q2の閾値電圧との差以下とならない、すなわち制御範囲下限電圧V2を大きく下回らないようにクランプされる(図２(a))。これにより、再度負荷が軽負荷から定格負荷にそのタイミングで切り換わったとしても、制御範囲下限電圧V2より少し低い電圧でクランプされているため、誤差増幅器23の出力信号(電圧Vcomp)を制御範囲まで速やかに上昇させることができる。
【００３０】
したがって、上記の一実施形態によれば、出力電圧Voutの急激な低下に対する制御装置20(制御手段27)の応答を改善し、力率を低下させることなく出力電圧Voutのディップを抑制できる。この結果、例えば比較例として示す従来例(図２(b))のように、誤差増幅器23の出力信号(電圧Vcomp)が制御手段27の制御範囲下限電圧V2以下まで振り切って制御電圧範囲に戻るまでに時間を要して大きな応答遅れが発生し、出力電圧Voutに大きなディップが生じることがなく、例えば力率改善回路15の次段に接続された電圧変換回路19の停止などの不具合を招くことがない。
【００３１】
また、コンデンサＣは、制御装置20(制御手段27)による応答を商用交流電源ｅの周期の半波より遅らせるように比較的大きな容量を有しているので、起動時の出力電圧Voutの立ち上がりが遅くなる傾向があるものの、クランプ回路29は、起動時にコンデンサＣを予め誤差増幅器23の所定の制御範囲下限電圧V2より下の予め定められた電圧まで充電するため、起動時の出力電圧Voutの立ち上がりを改善でき、いわゆるクイックスタートが可能になる。すなわち、クランプ回路29を、クイックスタート用のコンデンサＣの充電回路として兼用するので、安価な回路構成を実現できる。
【００３２】
しかも、クランプ回路29の電圧Vth2とクランプ回路用スイッチング素子Q2の閾値電圧との差は、制御手段27の所定の制御範囲下限電圧V2より下に設定されているので、通常の制御には影響を与えることがない。
【００３３】
なお、上記一実施形態において、力率改善回路15は、制御装置20(制御手段27)に乗算器24を用いる乗算器制御方式としたが、乗算器24を用いない電圧制御方式としてもよい。
【００３４】
また、電源装置11には、力率改善回路15の出力電圧Voutのオーバーシュートを防止する過電圧保護回路を設けてもよい。
【００３５】
本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
11    電源装置
15    力率改善回路
20    制御装置
23    誤差増幅器
27    制御手段
29    クランプ回路
Ｃ    コンデンサ
ｅ    外部電源である商用交流電源
Q1    スイッチング素子
Q2 クランプ回路用スイッチング素子
【図１】
0006747766.tif 000002
【図２】
0006747766.tif 000003