(57)【特許請求の範囲】
【請求項１】
半導体素子を搭載する基板と、
前記基板における前記半導体素子を搭載する面に固着される外部端子と、
前記基板における前記半導体素子を搭載する面に対向して設けられ、前記半導体素子の主電極と電気的に接続された配線パターン、および前記外部端子が挿入される第１貫通孔を有する第１プリント基板と、
前記第１プリント基板における前記配線パターンが設けられる面に対向して設けられ、前記配線パターンと対向する面に搭載された磁気センサ、および前記外部端子が挿入される第２貫通孔を有する第２プリント基板と、
前記第１プリント基板および前記第２プリント基板の間に設けられ、前記第１プリント基板および前記第２プリント基板の間を一定間隔に維持する支持体と、
を備える半導体装置。
【請求項２】
前記支持体は、前記磁気センサを囲むように前記第２プリント基板に設けられる請求項１に記載の半導体装置。
【請求項３】
前記配線パターンと前記磁気センサとの間隔を、前記支持体によって調整可能とした請求項１又は２に記載の半導体装置。
【請求項４】
前記支持体は、絶縁体である請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記磁気センサは、前記第１プリント基板の前記配線パターンに対向するように前記第２プリント基板に搭載される請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記磁気センサは、前記配線パターンとの間に設けられる磁気シールドを有する、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記磁気センサは、
第１駆動電圧の供給を受けて第１信号を出力する第１磁気センサ素子と、
第２駆動電圧の供給を受けて第２信号を出力する第２磁気センサ素子と、
を有し、
前記第１信号及び前記第２信号に基づいて、前記配線パターンに流れる電流に応じた電流センス信号を生成する生成部をさらに備える請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記磁気センサは、
磁気センサ素子と、
前記磁気センサ素子に供給する駆動電圧を、第１駆動電圧及び第２駆動電圧の間で切り替える切替部と、
を有し、
前記磁気センサ素子に前記第１駆動電圧を供給したことに応じて前記磁気センサ素子が出力する第１信号及び前記磁気センサ素子に前記第２駆動電圧を供給したことに応じて前記磁気センサ素子が出力する第２信号に基づいて、前記配線パターンに流れる電流に応じた電流センス信号を生成する生成部をさらに備える請求項１から６のいずれか一項に記載の半導体装置。
【請求項９】
前記生成部は、前記第１信号及び前記第２信号の差に基づいて、前記電流センス信号を生成する請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１駆動電圧及び前記第２駆動電圧の一方は、０Ｖである請求項７から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記電流センス信号を基準値と比較する比較部と、
前記電流センス信号が、基準値を超えたことに応じて、前記半導体素子をオフ状態とする制御部と、
をさらに備える請求項７から１０のいずれか一項に記載の半導体装置。
【請求項１２】
一端が前記基板上の前記半導体素子に電気的に接続され、前記第１プリント基板に設けられた貫通孔を通して延伸する導電ポストを更に備える請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記半導体素子は、ＳｉＣ半導体素子である請求項１から１２のいずれか一項に記載の半導体装置。
【請求項１４】
回路層付絶縁基板の第１回路層に、接合材及び半導体素子を搭載する工程と、
外部端子を前記第１回路層に固着する工程と、
第１プリント基板に形成された第２回路層に導電ポストを固着させ、前記第１プリント基板の第１貫通孔に前記外部端子を挿入し、前記導電ポストを前記半導体素子の主電極及び前記第１回路層に接続する工程と、
第２プリント基板に磁気センサ及び前記磁気センサの周囲に支持体を固着させる工程と、
前記第２プリント基板の第２貫通孔に前記外部端子を挿入し、前記第２プリント基板を前記第１プリント基板上に載置する工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、シリコンカーバイド化合物半導体（ＳｉＣ）素子等の化合物半導体素子のような次世代半導体素子を搭載したパワー半導体モジュールの開発が進められている。ＳｉＣ素子は、従来のシリコン半導体（Ｓｉ）素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型のパワー半導体モジュール（半導体装置とも呼ぶ）を実現することができる（例えば、特許文献１参照）。
特許文献１  特開２０１５−２０１９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、次世代半導体素子のインテリジェント化において、シャント抵抗、変流器（ＣＴ）、サーミスタ等、半導体素子の動作状態をセンシングするセンサの実装が問題となる。従来の半導体素子ではセンサは半導体素子内に実装されるところ、次世代半導体素子は小型化が要請され、センサを半導体素子内に実装することが難しい。また、センサを実装できない場合、誤動作時に半導体素子を保護すること、例えば過電流が半導体素子に通電した際にこれを高速でオフ（すなわち、ソフトシャットダウン）するなどの動作制御を単体ですることができない。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、絶縁板及び第１回路層を有する絶縁基板と、第１回路層に固着され、主電極を有する半導体素子と、第１回路層に固着される外部端子と、第１回路層に一面を対向して設けられ、第２回路層と、半導体素子の主電極及び第１回路層の少なくとも一方と第２回路層とを接続する導電ポストと、外部端子が挿入される第１貫通孔と、を有する第１プリント基板と、第１プリント基板における第２回路層が設けられた面に一面を対向して設けられ、第１プリント基板側の一面に磁気センサが搭載され、外部端子が挿入される第２貫通孔と、第２回路層と磁気センサとの間隔を一定に保持する支持体と、を有する第２プリント基板と、を備える半導体装置が提供される。
【０００５】
本発明の第２の態様においては、回路層付絶縁基板の第１回路層に、接合材及び半導体素子を搭載する工程と、外部端子を第１回路層に固着する工程と、第１プリント基板に形成された第２回路層に導電ポストを固着させ、第１プリント基板の第１貫通孔に外部端子を挿入し、導電ポストを半導体素子の主電極及び第１回路層に接続する工程と、第２プリント基板に磁気センサ及び磁気センサの周囲に支持体を固着させる工程と、第２プリント基板の第２貫通孔に外部端子を挿入し、第２プリント基板を第１プリント基板上に載置する工程と、を有する半導体装置の製造方法が提供される。
【０００６】
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体装置の回路系の断面構成を、図２における基準線ＡＡに関する側面視において示す。
【図２】本実施形態に係る半導体装置の回路系の構成を、図１の基準線ＢＢに関する平面視において示す。
【図３】本実施形態に係る半導体装置の回路系の構成を、図１の基準線ＣＣに関する平面視において示す。
【図４】本実施形態に係る半導体装置の回路系の構成を、図１の基準線ＤＤに関する平面視において示す。
【図５】半導体装置の回路系の等価回路図を示す。
【図６】本実施形態に係る半導体装置の回路系の構成を、図１の基準線ＥＥに関する平面視において示す。
【図７】磁気センサ素子の感度曲線の一例を示す。
【図８】磁気センサ素子の時間応答の一例を示す。
【図９】半導体装置の制御系の構成を示す。
【図１０】駆動電圧に対する磁気センサ素子の時間応答の一例を示す。
【図１１】駆動電圧に対する磁気センサ素子の感度曲線の一例を示す。
【図１２】通常動作時における磁気センサ素子の時間応答の一例を示す。
【図１３】半導体装置の製造手順のフローを示す。
【図１４】半導体装置の製造工程における絶縁基板の製造を示す。
【図１５】半導体装置の製造工程における第１プリント基板の製造を示す。
【図１６】半導体装置の製造工程における第２プリント基板の製造を示す。
【図１７】半導体装置の製造工程における回路系の組み立てを示す。
【図１８】半導体装置の製造工程における第３プリント基板の製造を示す。
【図１９】半導体装置の製造工程における検出系の組み立てを示す。
【図２０】半導体装置の製造工程における回路系及び検出系のパッケージングを示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
本実施形態に係る半導体装置１００は、ＳｉＣ素子等の化合物半導体素子を搭載したパワー半導体モジュールをインテリジェントパワーモジュール（ＩＰＭ）化した装置であり、半導体素子とともにその動作状態をセンシングするセンサをモジュール内のセンシング対象に対して位置精度良く組み込み、そのセンサの出力を用いて半導体素子を高速で動作制御することを目的とする。本実施形態では、一例として、半導体素子の動作状態を示す状態量としてこれに通電される電流の量を採用し、半導体素子の動作制御としてこれをソフトシャットダウン（単にシャットダウンとも呼ぶ）することを考える。
【００１０】
なお、本明細書において、用語「接続」は、特に断らない限り、被接続部材が電気的に接続対象に接続されることを意味し、被接続部材が直接、接続対象に接続されるだけでなく、はんだ、金属焼結材等の導電性接合材を介して接続されることも含む。
【００１１】
半導体装置１００は、回路系１０、検出系２０、パッケージ２９、及び制御系３０を備える。
【００１２】
図１は、半導体装置１００の回路系１０及び検出系２０の断面構成を、図２における基準線ＡＡに関する側面視において示す。回路系１０は、半導体素子を組み入れて回路を構成するシステムであり、絶縁基板１１、半導体素子１２及び１３、第１プリント基板１４、導電ポスト１５、第２プリント基板１６、導電ポスト１７、並びに外部端子１９を含む。
【００１３】
絶縁基板１１は、半導体素子１２及び１３がはんだ等の接合材を介して固着される基板であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。絶縁基板１１は、絶縁板１１ａ、回路層１１ｂ、及び回路層１１ｃを含む。絶縁板１１ａは、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される矩形状の板状部材である。回路層１１ｂは、例えば銅、アルミニウム等の導電性金属を用いて、絶縁板１１ａの主面（本実施形態では上面）に設けられている。回路層１１ｃは、回路層１１ｂと同様に銅、アルミニウム等の導電性金属を用いて、絶縁板１１ａの裏面（本実施形態では下面）に設けられている。
【００１４】
図２は、図１の基準線ＢＢに関する平面視における回路系１０の構成、すなわち絶縁基板１１の上面上の構成（特に、絶縁板１１ａの主面上に設けられた回路層１１ｂの構成）を示す。回路層１１ｂは、第１〜第５領域１１ｂ１〜１１ｂ５を有する。
【００１５】
第１領域１１ｂ１は、矩形状を有し、絶縁板１１ａ上における図面上側約３分の２の領域内に設けられている。第１領域１１ｂ１上の中央に、後述する半導体素子１２及び１３が図面横方向に並設されている。第１領域１１ｂ１の図面上側の２つの角部近傍に、後述するドレイン端子１９Ａが立設されている。
【００１６】
第２〜第５領域１１ｂ２〜１１ｂ５は、それぞれ、矩形状を有し、絶縁板１１ａ上における図面下側約３分の１の領域内に図面横方向に並設されている。第２領域１１ｂ２は、絶縁板１１ａ上の図面左側に位置し、後述する導通ポスト１５Ｆ及びソース端子１９Ｂが立設されている。第３領域１１ｂ３は、第２領域１１ｂ２に隣接し、後述する導電ポスト１５Ｄ及びゲート端子１９Ｃが立設されている。第４領域１１ｂ４は、第３領域１１ｂ３に隣接し、後述する導電ポスト１５Ｅ及び補助ソース端子１９Ｄが立設されている。第５領域１１ｂ５は、第４領域１１ｂ４に隣接して絶縁板１１ａ上の図面右側に位置し、後述する導通ポスト１５Ｆ及びソース端子１９Ｂが立設されている。
【００１７】
半導体素子１２は、本実施形態の半導体装置１００に組み込まれるスイッチング素子であり、例えば、表面及び裏面のそれぞれに電極が設けられた縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１２は、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。
【００１８】
半導体素子１２は、ＭＯＳＦＥＴ（又はＩＧＢＴ）の場合に、表面にソース電極（又はエミッタ電極）及びゲート電極、裏面にドレイン電極（又はコレクタ電極）を有する。半導体素子１２は、ドレイン電極（又はコレクタ電極）をはんだ等の接合材１８により回路層１１ｂの第１領域１１ｂ１に接続することで、その裏面にて絶縁基板１１上に固定される。
【００１９】
半導体素子１３は、本実施形態の半導体装置１００に組み込まれる素子あり、一例として、半導体素子１２に逆並列に接続されるダイオードを採用することができる。半導体素子１３は、表面にアノード電極、裏面にカソード電極を有する。半導体素子１３は、カソード電極をはんだ等の接合材１８により回路層１１ｂの第１領域１１ｂ１に接続することで、その裏面にて絶縁基板１１上に固定される。なお、回路層１１ｂの第１領域１１ｂ１により、半導体素子１３のカソード電極は半導体素子１２のドレイン電極に接続される。
【００２０】
第１プリント基板（単にプリント基板とも呼ぶ）１４は、半導体素子１２及び１３の表面電極を外部端子１９に接続する回路基板であり、図１に示すように、絶縁板１４ａ及び回路層１４ｂを有する。絶縁板１４ａは、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁板１４ａには、外部端子１９及び導電ポスト１５を通す複数の貫通孔１４ｈが設けられている。外部端子１９を通す貫通孔１４ｈは、外部端子１９によりプリント基板１４に設けられている導電ポストと半導体素子１２及び１３の電極とを位置決めするために使用される。回路層１４ｂは、回路層１１ｂと同様に、銅、アルミニウム等の導電性金属を用いて、絶縁板１４ａの表面（本実施形態では上面）に設けられている。プリント基板１４は、その裏面を絶縁基板１１の表面（すなわち、絶縁板１１ａの主面）に対向して絶縁基板１１と平行に配置されている。
【００２１】
なお、プリント基板１４は、後述する導電ポスト１５により支持されて絶縁基板１１上に固定されている。ここで、導電ポスト１５とともに又はこれに代えて支持部材（不図示）により支持することで、プリント基板１４を絶縁基板１１上に固定することとしてもよい。
【００２２】
図３は、図１の基準線ＣＣに関する平面視における回路系１０の構成、すなわちプリント基板１４の上面上の構成（特に、絶縁板１４ａの上面上に設けられた回路層１４ｂの構成）を示す。回路層１４ｂは、第１領域１４ｂ１及び第２領域１４ｂ２を有する。
【００２３】
第１領域１４ｂ１は、逆向きの略Ｕ字状に成形され、上面視において、半導体素子１２のソース電極、半導体素子１３のアノード電極、並びに絶縁基板１１の回路層１１ｂの第１領域１１ｂ２、第４領域１１ｂ４、及び第５領域１１ｂ５のそれぞれに少なくとも部分的に重なる。
【００２４】
第２領域１４ｂ２は、横向きの略Ｌ字状に成形され、上面視において、第１領域１４ｂ１の内側に位置して、半導体素子１２のゲート電極及び絶縁基板１１の回路層１１ｂの第３領域１１ｂ３に少なくとも部分的に重なる。
【００２５】
なお、第１領域１４ｂ１及び第２領域１４ｂ２は、絶縁板１４ａの上面上の多くの領域を占めて大面積に成形してもよい。それにより、インダクタンスの低減が図られる。また、第１領域１４ｂ１及び第２領域１４ｂ２の両方を絶縁板１４ａの表面に設けるに限らず、裏面に設けてもよいし、一方を表面及び他方を裏面に設けてもよい。
【００２６】
導電ポスト１５は、絶縁基板１１とプリント基板１４との間に設けられ、それらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。導電ポスト１５は、導電ポスト１５Ａ及び１５Ｂ、導電ポスト１５Ｃ及び１５Ｄ、導電ポスト１５Ｅ、及び導電ポスト１５Ｆを含む。
【００２７】
導電ポスト１５Ａは、半導体素子１２のソース電極（またはこれに繋がる端子）上に立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、ソース電極を回路層１４ｂの第１領域１４ｂ１に接続する。導電ポスト１５Ｂは、半導体素子１３のアノード電極（またはこれに繋がる端子）上に立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、アノード電極を回路層１４ｂの第１領域１４ｂ１に接続する。導電ポスト１５Ａ、第１領域１４ｂ１、及び導電ポスト１５Ｂにより、半導体素子１２のソース電極と半導体素子１３のアノード電極とが相互に接続される。
【００２８】
導電ポスト１５Ｃは、半導体素子１２のゲート電極（またはこれに繋がる端子）上に立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、ゲート電極を回路層１４ｂの第２領域１４ｂ２に接続する。導電ポスト１５Ｄは、回路層１１ｂの第３領域１１ｂ３上に立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、第３領域１１ｂ３を回路層１４ｂの第２領域１４ｂ２に接続する。導電ポスト１５Ｃ、第２領域１４ｂ２、及び導電ポスト１５Ｄにより、半導体素子１２のゲート電極と回路層１１ｂの第３領域１１ｂ３に接合されているゲート端子１９Ｃとが接続される。
【００２９】
導電ポスト１５Ｅは、回路層１１ｂの第４領域１１ｂ４上に立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、第４領域１１ｂ４を回路層１４ｂの第１領域１４ｂ１に接続する。
【００３０】
導電ポスト１５Ｆは、回路層１１ｂの第２領域１１ｂ２及び第５領域１１ｂ５上にそれぞれ立設され、絶縁板１４ａの貫通孔１４ｈを介して上方に延伸して、第２領域１１ｂ２及び第５領域１１ｂ５を回路層１４ｂの第１領域１４ｂ１に接続する。
【００３１】
なお、導電ポスト１５Ａ〜１５Ｆは、その下端をはんだ等の接合材１８により半導体素子１２及び１３並びに回路層１１ｂに接続することでそれらの上に立設され、その上端をはんだ、ロウ付け、又はカシメにより第１プリント基板の回路層１４ｂに接続される。
【００３２】
なお、導電ポスト１５Ａ〜１５Ｆは、１つに限らず複数又は２つに限らずそれ以上の数、設けることとしてもよい。例えば、３以上の導電ポスト１５Ａを、半導体素子１２のソース電極と回路層１４ｂの第１領域１４ｂ１との間に設けてもよい。同様に、３以上の導電ポスト１５Ｂを、半導体素子１３のアノード電極と回路層１４ｂの第１領域１４ｂ１との間に設けてもよい。同様に、複数の導電ポスト１５Ｃを、半導体素子１２のゲート電極と回路層１４ｂの第２領域１４ｂ２との間に設けてもよい。
【００３３】
第２プリント基板（単にプリント基板とも呼ぶ）１６は、半導体素子１２の表面電極を外部端子１９に接続するとともに半導体素子１２に通電する電流を取り出す回路基板であり、図１に示すように、絶縁板１６ａ及び回路層１６ｂを有する。絶縁板１６ａは、絶縁板１４ａと同様に、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁板１６ａには、外部端子１９及び導電ポスト１７を通す複数の貫通孔１６ｈが設けられている。回路層１６ｂは、回路層１１ｂ及び回路層１４ｂと同様に、銅、アルミニウム等の導電性金属を用いて、絶縁板１６ａの表面（本実施形態では上面）に設けられている。プリント基板１６は、その裏面をプリント基板１４の表面に対向してプリント基板１４と平行に配置されている。
【００３４】
なお、プリント基板１６は、後述する導電ポスト１７及び支持体（不図示）により支持することで、プリント基板１４上に固定されている。
【００３５】
図４は、図１の基準線ＤＤに関する平面視において回路系１０の構成、すなわちプリント基板１６の上面上の構成（特に、絶縁板１６ａの上面上に設けられた回路層１６ｂの構成）を示す。回路層１６ｂは、逆向きの略Ｙ字状に成形され、上面視において、半導体素子１２のソース電極並びに絶縁基板１１の回路層１１ｂの第２領域１１ｂ２、第４領域１１ｂ４、及び第５領域１１ｂ５のそれぞれに少なくとも部分的に重なる。
【００３６】
回路層１６ｂは、上面視において半導体素子１２のソース電極と重なる一端と絶縁基板１１の回路層１１ｂの第２領域１１ｂ２、第４領域１１ｂ４、及び第５領域１１ｂ５と重なる他端との間に、一定の幅を有する電流路１６ｂ０を含む。電流路１６ｂ０には、半導体素子１２のソース電極から出力される電流が通過する。
【００３７】
なお、プリント基板１６の裏面に、半導体素子１２又は半導体素子１３の電磁シールドとしての金属層（不図示）を設けてもよい。金属層は、例えば銅、アルミニウム等の導電性金属を用いて裏面上の広い範囲に、ただし後述する外部端子１９及び導電ポスト１７と非接触で設けることができる。
【００３８】
なお、電流路１６ｂ０を含む回路層１６ｂは、プリント基板１６上に設けるに限らず、プリント基板１４の絶縁板１４ａ上に回路層１４ｂとともに設けてもよい。係る場合、回路系１０はプリント基板１６を含まないで構成することができる。
【００３９】
導電ポスト１７は、プリント基板１４及び１６の間に設けられ、それらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。導電ポスト１７は、導電ポスト１７Ａ、導電ポスト１７Ｅ、及び導電ポスト１７Ｆを含む。
【００４０】
導電ポスト１７Ａは、プリント基板１４の回路層１４ｂの第１領域１４ｂ１上に立設され、絶縁板１６ａの貫通孔１６ｈを介して上方に延伸して、導電ポスト１５Ａにより第１領域１４ｂ１に接続されている半導体素子１２のソース電極を回路層１６ｂに接続する。
【００４１】
導電ポスト１７Ｅは、プリント基板１４の回路層１４ｂの第１領域１４ｂ１上に立設され、絶縁板１６ａの貫通孔１６ｈを介して上方に延伸して、導電ポスト１５Ｅにより第１領域１４ｂ１に接続されている回路層１１ｂの第４領域１１ｂ４を回路層１６ｂに接続する。
【００４２】
導電ポスト１７Ｆは、プリント基板１４の回路層１４ｂの第１領域１４ｂ１上に立設され、絶縁板１６ａの貫通孔１６ｈを介して上方に延伸して、導電ポスト１５Ｆにより第１領域１４ｂ１に接続されている回路層１１ｂの第２領域１１ｂ２及び第５領域１１ｂ５を回路層１６ｂに接続する。
【００４３】
なお、導電ポスト１７Ａ，１７Ｅ及び１７Ｆは、その下端をはんだ等の接合材１８により回路層１４ｂの第１領域１４ｂ１に接続することでその上に立設され、その上端をはんだ、ロウ付け、又はカシメにより回路層１６ｂに接続される。
【００４４】
なお、導電ポスト１７Ａ，１７Ｅ及び１７Ｆは、１つに限らず複数又は２つに限らずそれ以上の数、設けることとしてもよい。例えば、３以上の導電ポスト１７Ａ、複数の導電ポスト１７Ｅ、或いは３以上の導電ポスト１７Ｆを、回路層１４ｂの第１領域１４ｂ１と回路層１６ｂとの間に設けてもよい。
【００４５】
外部端子１９は、半導体素子１２及び１３から出力される電流を半導体装置１００外に出力する又は半導体装置１００外から半導体素子１２及び１３に信号を入力するための端子である。外部端子１９は、例えば銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。外部端子１９は、ドレイン端子１９Ａ、ソース端子１９Ｂ、ゲート端子１９Ｃ、及び補助ソース端子１９Ｄを含む。
【００４６】
ドレイン端子１９Ａは、絶縁基板１１の回路層１１ｂの第１領域１１ｂ１の２つの角部上に各１つ立設されている。ドレイン端子１９Ａは、第１領域１１ｂ１を介して、半導体素子１２のドレイン電極及び半導体素子１３のカソード電極に接続する。
【００４７】
ソース端子１９Ｂは、２つの端子を含む。一方の端子は、絶縁基板１１の回路層１１ｂの第２領域１１ｂ２上に立設され、第２領域１１ｂ２を介して、導電ポスト１５Ｆ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１７Ａ及び１７Ｆ、並びに回路層１６ｂに接続される。他方の端子は、絶縁基板１１の回路層１１ｂの第５領域１１ｂ５上に立設され、第５領域１１ｂ５を介して、導電ポスト１５Ｆ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１７Ａ及び１７Ｆ、並びに回路層１６ｂに接続される。それにより、ソース端子１９Ｂは、順に、回路層１１ｂの第２領域１１ｂ２及び第５領域１１ｂ５、導電ポスト１５Ｆ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１５Ａ及び１５Ｂを介して、又は、回路層１１ｂの第２領域１１ｂ２及び第５領域１１ｂ５、導電ポスト１５Ｆ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１７Ｆ、回路層１６ｂ、導電ポスト１７Ａ、回路層１４ｂの第１領域１４ｂ１、及び導電ポスト１５Ａ及び１５Ｂを介して、半導体素子１２のソース電極及び半導体素子１３のアノード電極に接続する。
【００４８】
ゲート端子１９Ｃは、絶縁基板１１の回路層１１ｂの第３領域１１ｂ３上に立設され、順に、回路層１１ｂの第３領域１１ｂ３、導電ポスト１５Ｄ、回路層１４ｂの第２領域１４ｂ２、及び導電ポスト１５Ｃを介して、半導体素子１２のゲート電極に接続する。
【００４９】
補助ソース端子１９Ｄは、絶縁基板１１の回路層１１ｂの第４領域１１ｂ４上に立設され、第４領域１１ｂ４を介して、導電ポスト１５Ｅ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１７Ａ及び１７Ｅ、並びに回路層１６ｂに接続される。それにより、補助ソース端子１９Ｄは、順に、回路層１１ｂの第４領域１１ｂ４、導電ポスト１５Ｅ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１５Ａ及び１５Ｂを介して、又は、回路層１１ｂの第４領域１１ｂ４、導電ポスト１５Ｅ、回路層１４ｂの第１領域１４ｂ１、導電ポスト１７Ｅ、回路層１６ｂ、導電ポスト１７Ａ、回路層１４ｂの第１領域１４ｂ１、及び導電ポスト１５Ａ及び１５Ｂを介して、半導体素子１２のソース電極及び半導体素子１３のアノード電極に接続する。
【００５０】
外部端子１９は、接合材による接合、超音波接合、圧入、又は溶接により絶縁基板１１の回路層１１ｂ上に立設することができる。また、外部端子１９をプリント基板１４及び１６のそれぞれの貫通孔１４ｈ及び１６ｈ並びに後述するプリント基板２１の貫通孔２１ｈに通すことで、プリント基板１４、１６、及び２１を絶縁基板１１に対して平行に位置決めすることができる。
【００５１】
図５は、半導体装置１００の回路系１０の等価回路図を示す。本実施形態の半導体装置１００は、入力信号をゲート端子１９Ｃ（並びに回路層１１ｂの第３領域１１ｂ３、導電ポスト１５Ｄ、回路層１４ｂの第２領域１４ｂ２、及び導電ポスト１５Ｃ）を介して半導体素子１２に入力することで、ドレイン端子１９Ａから電流Ｉｄが導かれ、その電流が順に半導体素子１２、導電ポスト１５Ａ及び１７Ａを介して、プリント基板１６の回路層１６ｂの電流路１６ｂ０に流れ、導通ポスト１７Ｆ（又は導通ポスト１７Ｅ）、回路層１４ｂの第１領域１４ｂ１、及び導通ポスト１５Ｆ（又は導通ポスト１５Ｅ）、回路層１１ｂの第２領域１１ｂ２及び第５領域１１ｂ５（又は第４領域１１ｂ４）、並びにソース端子１９Ｂ（又は補助ソース端子１９Ｄ）から出力される。ここで、電流路１６ｂ０に流れる電流Ｉｄが、磁気センサ２２により検知される。
【００５２】
検出系２０は、回路系１０に組み込まれた半導体素子の動作状態をセンシングするシステムであり、プリント基板２１、磁気センサ２２、及び制御端子２３を含む。
【００５３】
第３プリント基板（単にプリント基板とも呼ぶ）２１は、半導体素子１２に通電する電流を検出する磁気センサ２２を搭載する回路基板であり、図１に示すように、絶縁板２１ａ及び回路層２１ｂを有する。絶縁板２１ａは、絶縁板１４ａ及び１６ａと同様に、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁板２１ａには、外部端子１９及び制御端子２３を通す複数の貫通孔２１ｈが設けられている。また、絶縁板２１ａに、後述する制御端子２３が立設されている。回路層２１ｂは、回路層１１ｂ並びに回路層１４ｂ及び１６ｂと同様に、銅、アルミニウム等の導電性金属を用いて、絶縁板２１ａの表面（本実施形態では下面）に設けられている。プリント基板２１は、磁気センサ２２が搭載される表面をプリント基板１６の上面に対向してプリント基板１６と平行に配置されている。また、磁気センサ２２の周囲には、センシング対象である電流路１６ｂ０と磁気センサ２２との位置関係を所定に保持するための支持体２４が設けられている。支持体２４は、銅、アルミニウム等の導電性金属を用いてもよいが、好ましくはセラミック、樹脂等の絶縁体材料等から構成される。
【００５４】
なお、プリント基板２１は、外部端子１９を貫通孔２１ｈに通すことでプリント基板１６の表面に対して平行な面において正確に位置決めされ、磁気センサ２２の周囲に設けられた支持体２４によってプリント基板１６に対して平行に位置決めされる。なお、支持体２４は、磁気センサ２２の周囲に設けるだけでなく、プリント基板２１の外周部に設けてもよい。また、支持体２４は、プリント基板１６上に設けられてもよく、支持体２４に大径部を設け、支持体２４が設けられた位置に対応した貫通孔をプリント基板２１に設け、貫通孔に挿入し係止することでプリント基板１６に対して平行に位置決めしても良い。
【００５５】
図６は、図１の基準線ＥＥに関する平面視において回路系１０の構成、すなわちプリント基板２１の下面上の構成（特に、後述する磁気センサ２２の配置及び回路層２１ｂの構成）を示す。絶縁板１４ａの表面（すなわち、下面）上において、プリント基板１６の回路層１６ｂに含まれる電流路１６ｂ０と重なる位置に、後述する磁気センサ２２が設置されている。回路層２１ｂは、複数（本実施形態では８つ）の配線を含み、それぞれの一端を磁気センサ２２に接続し、図面上側に延びて他端を制御端子２３に接続する。
【００５６】
なお、回路層２１ｂは、絶縁板２１ａの下面に限らず上面に設けてもよい。係る場合、絶縁板２１ａに貫通穴を設け、これに例えば導電性金属を通すことで、絶縁板２１ａの上面に設けられた回路層２１ｂを下面に設置された磁気センサ２２に接続する。或いは、回路層２１ｂは、絶縁板２１ａの下面と上面との両方に設けてもよい。係る場合、絶縁板２１ａに貫通穴を設け、これに例えば導電性金属を通すことで、絶縁板２１ａの下面と上面とのそれぞれに設けられる回路層を接続する。ここで、絶縁板２１ａの下面に第１配線を設けてこれを磁気センサ２２に接続し、第１配線に対して交差して第２配線を上面に設けて制御端子２３に接続してもよい。これにより、磁気センサ２２の入出力を制御端子２３に含まれる任意の端子に接続することができる。
【００５７】
磁気センサ２２は、プリント基板１６の回路層１６ｂに含まれる電流路１６ｂ０に電流が流れることにより発生する磁場を検知して、半導体素子１２に通電される電流の量を検出するセンサである。磁気センサ２２は、２つの磁気センサ素子２２Ａ及び２２Ｂを含む。
【００５８】
磁気センサ素子２２Ａ及び２２Ｂは、それぞれ個別のチップ内に構成され、平面視において図面横方向、すなわちプリント基板１６の回路層１６ｂの電流路１６ｂ０において電流が流れる方向に対して直交する方向に、電流路１６ｂ０の中心に対して対称な位置に並設されている。なお、磁気センサ素子２２Ａ及び２２Ｂは、単一のチップ内に構成してもよい。係る場合、それぞれの感磁部を、電流路１６ｂ０において電流が流れる方向に対して直交する方向に、電流路１６ｂ０の中心に対して対称な位置に並設することとする。磁気センサ素子２２Ａ（２２Ｂ）は、回路層２１ｂに含まれる４つの配線（残りの４つの配線）を介して制御端子２３に含まれる各２つの制御端子２３ａ及び２３ｂ（２３ｃ及び２３ｄ）に接続されている。
【００５９】
磁気センサ素子２２Ａ及び２２Ｂとして、例えば、ＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｉｃ  Ｒｅｓｉｓｔａｎｃｅ）センサを採用することができる。磁気センサ素子２２Ａ（２２Ｂ）は、ブリッジ接続された４つのＧＭＲ素子を有し、ブリッジに含まれる４つの接点のうち対向する２つの接点に制御端子２３ａ（２３ｃ）を介して駆動電圧を供給することで磁場を検知し、その検知信号を対向する残りの２つの接点から制御端子２３ｂ（２３ｃ）を介して出力する。
【００６０】
図７は、磁気センサ素子２２Ａ及び２２Ｂの感度曲線の一例を示す。ＧＭＲ素子の特徴より、磁気センサ素子２２Ａ及び２２Ｂの出力ＶＧＭＲは、強度Ｂ１以下の磁場に対して小さい感度を有し、強度Ｂ１以上且つ強度Ｂ２（＞Ｂ１）以下の磁場に対して大きな感度を有し、強度Ｂ２以上の磁場に対して小さい感度を有する。つまり、出力ＶＧＭＲは、被検出磁場の強度Ｂの増大に対して、強度Ｂ１以下では緩やかに増大し、強度Ｂ１以上且つ強度Ｂ２以下では急激に増大し、強度Ｂ２以上では緩やかに増大し、そして飽和する。ここで、強度Ｂ１以上且つ強度Ｂ２以下の強度範囲を反応領域と呼ぶ。そこで、被測定電流に対して過電流を検出するための閾値をその閾値の被測定電流により発生する磁場の強度が反応領域内に位置するように、例えば被測定電流が流れる電流路と磁気センサ素子２２Ａ及び２２Ｂと間の距離を定める、電流路１６ｂ０の幅を増減する、或いは電流路と磁気センサ素子２２Ａ及び２２Ｂとの間に適当な磁気シールドを設けるなどにより、センサが検知する被測定電流から発生する磁場の強度を最適化する。それにより、磁気センサ素子２２Ａ及び２２Ｂにより、被測定電流に対して閾値を超える過電流を高速で検出することが可能となる。
【００６１】
図８は、半導体素子１２の短絡時における最適化された磁気センサ素子２２Ａ及び２２Ｂの時間応答の一例を示す。上段は、半導体素子１２の短絡時において、そのソース電極から出力されて電流路１６ｂ０に流れた電流Ｉｄの時間変化を示す。時刻ｔ０にて半導体素子１２が短絡した後、電流Ｉｄは時間ｔとともに増大し、ピークを呈し、そして振動を繰り返しつつ減衰する。下段は、この電流Ｉｄに対する磁気センサ素子２２Ａ及び２２Ｂの出力ＶＧＭＲの時間変化を示す。なお、磁気センサ素子２２Ａ及び２２Ｂの駆動電圧は、有限の電圧値に最適化されているものとする。出力ＶＧＭＲは、電流Ｉｄの増大にすぐさま反応し、半導体素子１２が短絡した時刻ｔ０から時間τ経過後に極大を呈している。時間τは、例えば５００ナノ秒程度である。従って、磁気センサ素子２２Ａ及び２２Ｂにより、被測定電流に対して閾値を超える過電流を高速で検出できることがわかる。また、出力ＶＧＭＲの極大値は、例えば１ボルトのオーダーである。従って、出力ＶＧＭＲを増幅することなく処理でき、ひいては制御系３０を簡素に構成することができる。
【００６２】
なお、ＧＭＲセンサに限らず、上述のような特性を有する他の磁気センサを磁気センサ素子２２Ａ及び２２Ｂとして採用してもよい。
【００６３】
制御端子２３は、磁気センサ２２に駆動電圧を供給し、磁場の検知結果を出力するための端子である。制御端子２３は、例えば銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。制御端子２３は、本実施形態では８つの端子（各２つの制御端子２３ａ，２３ｂ，２３ｃ、及び２３ｄ）を含む。なお、先述の通り、２つの制御端子２３ａ（２３ｃ）は、磁気センサ素子２２Ａ（２２Ｂ）においてブリッジ接続された４つのＧＭＲ素子に、対向する２つの接点を介して共通の駆動電圧を供給するため、対向する２つの接点に配線接続される共通の１つの制御端子に置き換えてもよい。制御端子２３は、プリント基板２１の絶縁板２１ａに設けられた貫通孔２１ｈを介して一端を絶縁板２１ａの下面に設けられた回路層２１ｂに含まれるいずれかの配線に接続し、他端を上方に延伸して、プリント基板２１上に立設されている。
【００６４】
パッケージ２９は、回路系１０の構成各部を封止する部材である。パッケージ２９は、例えば絶縁性の熱硬化性樹脂の封止材を用いて、半導体素子１２及び１３が実装された絶縁基板１１、導電ポスト１５により半導体素子１２及び１３と接続されたプリント基板１４、導電ポスト１７により半導体素子１２に接続する電流路１６ｂ０を有するプリント基板１６、及び磁気センサ２２が搭載されたプリント基板２１を内部に、半導体素子１２及び１３から出力される電流を半導体装置１００外に出力する外部端子１９及び磁気センサ２２に駆動電圧を供給するとともに検知信号を出力する制御端子２３をその上端を外部に突出して残りを内部に、封止する。
【００６５】
図９は、半導体装置１００の制御系３０の構成を示す。制御系３０は、磁気センサ２２から検知信号を受信して半導体素子１２を動作制御するシステムであり、生成部３１、比較部３２、及び制御部３３を含む。なお、制御系３０は、例えば制御プログラムを実行することにより、生成部３１、比較部３２、及び制御部３３を発現するマイクロコンピュータとしてもよいし、差分器、比較器、基準電源等の回路素子から構成されるアナログ回路としてもよい。
【００６６】
生成部３１は、磁気センサ２２が出力する検知信号に基づいて、電流路１６ｂ０に流れる電流の量に応じた電流センス信号を生成するユニットである。生成部３１は、制御端子２３ａ及び２３ｃを介して互いに異なる第１及び第２駆動電圧Ｖｄｄ１，Ｖｄｄ２をそれぞれ磁気センサ２２に含まれる磁気センサ素子２２Ａ及び２２Ｂに供給する。磁気センサ素子２２Ａ及び２２Ｂは、それぞれ第１及び第２駆動電圧Ｖｄｄ１，Ｖｄｄ２の供給を受けて、それらに応じた出力信号Ｖｏｕｔ１，Ｖｏｕｔ２を出力する。
【００６７】
図１０は、駆動電圧Ｖｄｄに対する磁気センサ素子２２Ａ及び２２Ｂの時間応答の変化の一例を示す。上段は、半導体素子１２の短絡時において、そのソース電極から出力されて電流路１６ｂ０に流れた電流Ｉｄの時間変化を示す。時刻０にて半導体素子１２が短絡した後、電流Ｉｄは時間ｔとともに２つの極大を呈して増大し、飽和し、そして急激に減衰してゼロになる。
【００６８】
中段は、この電流Ｉｄに対して、（ａ）０Ｖ、（ｂ）１５Ｖ、及び（ｃ）２５Ｖの駆動電圧Ｖｄｄにより駆動された磁気センサ素子２２Ａ及び２２Ｂの出力Ｖｏｕｔの時間変化を示す。出力Ｖｏｕｔは、駆動電圧Ｖｄｄが増大すると、それに応じて振幅を増大する。ただし、０Ｖの駆動電圧Ｖｄｄに対しても、出力Ｖｏｕｔは有限の振幅を呈している。
【００６９】
下段は、（ａ）０Ｖの駆動電圧Ｖｄｄに対する出力Ｖｏｕｔ（０Ｖ）を基準としてデカップリングした（ｂ）１５Ｖ及び（ｃ）２５Ｖの駆動電圧Ｖｄｄに対する出力Ｖｏｕｔ、すなわち（ｄ）ｄＶｏｕｔ（１５Ｖ）＝Ｖｏｕｔ（１５Ｖ）−Ｖｏｕｔ（０Ｖ）及び（ｅ）ｄＶｏｕｔ（２５Ｖ）＝Ｖｏｕｔ（１５Ｖ）−Ｖｏｕｔ（０Ｖ）の時間変化を示す。いずれの出力ｄＶｏｕｔ（１５Ｖ）及びｄＶｏｕｔ（２５Ｖ）も、電流Ｉｄの増大に追従して急速に立ち上がり、電流Ｉｄの減少に追従して急速に立ち下がる。出力ｄＶｏｕｔの立ち上がり時間τは５００ナノ秒程度である。ここで、出力ｄＶｏｕｔ（１５Ｖ）及びｄＶｏｕｔ（２５Ｖ）の振幅は、駆動電圧Ｖｄｄにほぼ比例して増大している。
【００７０】
図１１は、駆動電圧Ｖｄｄに対する磁気センサ素子２２Ａ及び２２Ｂの感度曲線、すなわち図１０上段に示した電流Ｉｄに対する図１０下段に示した出力（ｄ）ｄＶｏｕｔ（１５Ｖ）及び（ｅ）ｄＶｏｕｔ（２５Ｖ）の変化を示す。いずれの出力も、電流Ｉｄの増大に対して反応領域で急激に増大し、飽和する。その飽和値に対して例えば９０％程度またはそれ以下の基準値を定める、すなわち（ｅ）ｄＶｏｕｔ（２５Ｖ）の飽和値１．００（任意単位）として、例えば（ｄ）ｄＶｏｕｔ（１５Ｖ）に対して０．６２、（ｅ）ｄＶｏｕｔ（２５Ｖ）に対して０．８８と基準値を定めることで、電流Ｉｄの過電流検出が可能となることがわかる。
【００７１】
そこで、生成部３１は、２つの基準電源及び差分器（いずれも不図示）を有し、２つの基準電源により低駆動電圧Ｖｄｄ１及び高駆動電圧Ｖｄｄ２を生成してそれぞれ磁気センサ素子２２Ａ及び２２Ｂに供給し、それらの出力信号Ｖｏｕｔ１，Ｖｏｕｔ２を差分器に入力して電流センス信号ｄＶｏｕｔ＝Ｖｏｕｔ２（Ｖｄｄ２）−Ｖｏｕｔ１（Ｖｄｄ１）を生成する。ここで、低駆動電圧Ｖｄｄ１は一例として０Ｖ、高駆動電圧Ｖｄｄ２は一例として１５Ｖ又は２５Ｖとする。なお、これらの駆動電圧Ｖｄｄ１及びＶｄｄ２は一例であり、過電流検出の基準値とともに適宜定めてよい。例えば、低駆動電圧Ｖｄｄ１は０Ｖに限らず、高駆動電圧Ｖｄｄ２より低い他の電圧値としてよい。また、高駆動電圧Ｖｄｄ２は、後述する比較部３２により電流センス信号を処理するのに適当な電圧値とするとよい。
【００７２】
比較部３２は、生成部３１に接続されて、これから入力される電流センス信号を基準値と比較するユニットである。比較部３２は、基準電源及び比較器（いずれも不図示）を含み、基準電源により過電流検出の基準値に対応する基準電圧を生成し、これと電流センス信号とを比較器に入力して比較結果を表す信号を生成する。
【００７３】
制御部３３は、比較部３２に接続されて、これから入力される比較結果に基づいて半導体素子１２を動作制御する。制御部３３は、比較結果より電流センス信号が基準値を超えたこと、すなわち過電流の検出に応じてオフ信号ＶＧを生成し、ゲート端子１９Ｃを介して半導体素子１２のゲート電極に入力する。それにより、半導体素子１２がオフされて通電が止められ、半導体装置１００が例えば５００ナノ秒程度で高速でソフトシャットダウンされる。
【００７４】
なお、制御部３３は、比較結果より電流センス信号が基準値を下回り、過電流が解消されたことに応じてオン信号ＶＧを生成し、ゲート端子１９Ｃを介して半導体素子１２のゲート電極に入力することで、半導体素子１２を動作回復することとしてもよい。
【００７５】
図１２は、通常動作時における磁気センサ素子２２Ａ及び２２Ｂの時間応答の一例を示す。上段は、通常動作時において、半導体素子１２のソース電極から出力されて電流路１６ｂ０に流れた電流Ｉｄの時間変化を示す。電流Ｉｄは、時刻０にて半導体素子１２がオンされると急激に立ち上がってほぼ一定になり、一定時間の経過後に半導体素子１２がオフされると急激に立ち下がってゼロになる。ここで、電流Ｉｄの最大は、過電流検出の閾値よりも十分小さい。
【００７６】
下段は、（ａ）０Ｖの駆動電圧Ｖｄｄに対する出力Ｖｏｕｔ（０Ｖ）を基準としてデカップリングした（ｂ）１５Ｖ及び（ｃ）２５Ｖの駆動電圧Ｖｄｄに対する出力Ｖｏｕｔ、すなわち（ｄ）ｄＶｏｕｔ（１５Ｖ）＝Ｖｏｕｔ（１５Ｖ）−Ｖｏｕｔ（０Ｖ）及び（ｅ）ｄＶｏｕｔ（２５Ｖ）＝Ｖｏｕｔ（１５Ｖ）−Ｖｏｕｔ（０Ｖ）の時間変化を示す。いずれの出力ｄＶｏｕｔ（１５Ｖ）及びｄＶｏｕｔ（２５Ｖ）も、電流Ｉｄの変化に追従して変化せず、ほぼノイズのみを示している。ここで、出力ｄＶｏｕｔ（１５Ｖ）及びｄＶｏｕｔ（２５Ｖ）の振幅の最大は、それぞれ、０．４４及び０．３５（任意単位）であり、それぞれの基準値に対して十分なマージンが得られている。従って、通常動作時において、過電流時に動作保護するよう構成された制御系３０が誤って動作制御して、半導体装置１００がソフトシャットダウンされるおそれはほぼないことがわかる。
【００７７】
半導体装置１００の製造方法について説明する。図１３に、半導体装置１００の製造方法の手順を示す。なお、次の説明において用いる図１４から図２０は、各工程に係る半導体装置１００の構成要素を図２における基準線ＡＡに関する側面視において示す。
【００７８】
ステップＳ１では、半導体素子１２及び１３を搭載する絶縁基板１１が製造される。図１４に示すように、絶縁基板１１は、絶縁板１１ａの主面及び裏面にそれぞれ回路層１１ｂ及び回路層１１ｃを設けることで製造される。さらに、回路層１１ｂの第１領域１１ｂ１に半導体素子１２及び１３が、はんだ等の接合材１８により実装される。また、外部端子１９が、絶縁基板１１上の回路層１１ｂにはんだ等の接合材を介して立設される。なお、外部端子１９は、絶縁基板１１上の回路層１１ｂに設けられた凹部に圧入等することによって立設されてもよい。
【００７９】
ステップＳ２では、第１プリント基板１４が製造される。図１５に示すように、プリント基板１４は、絶縁板１４ａの表面に回路層１４ｂを設け、複数の貫通孔１４ｈを形成することで製造される。さらに、回路層１４ｂの第１領域１４ｂ１に導電ポスト１５がはんだ、ロウ付け、圧入又はカシメを用いて接続される。
【００８０】
ステップＳ３では、第２プリント基板１６が製造される。図１６に示すように、プリント基板１６は、絶縁板１６ａの表面に半導体素子１２に流れる電流を通電する電流路１６ｂ０を含む回路層１６ｂを設け、複数の貫通孔１６ｈを形成することで製造される。さらに、回路層１６ｂに導電ポスト１７がはんだ、ロウ付け、圧入又はカシメを用いて接続される。
【００８１】
ステップＳ４では、絶縁基板１１、プリント基板１４及び１６から回路系１０が組み立てられる。
【００８２】
図１７に示すように、まず、絶縁基板１１上に立設された外部端子１９をプリント基板１４の貫通孔１４ｈに通して絶縁基板１１の主面にプリント基板１４の裏面を対向し、プリント基板１４に接続された導電ポスト１５の下端をはんだ、ロウ付け、又はカシメにより絶縁基板１１の回路層１１ｂ、半導体素子１２及び１３の電極等に接続する。
【００８３】
次に、絶縁基板１１上に立設された外部端子１９をプリント基板１６の貫通孔１６ｈに通してプリント基板１４の表面にプリント基板１６の裏面を対向し、導電ポスト１７の下端をはんだ、ロウ付け、又はカシメによりプリント基板１４の回路層１４ｂに接続する。それにより、プリント基板１４及び１６が、絶縁基板１１上に積層される。
【００８４】
最後に、加熱炉等を用いて接合材１８をリフローすることで、絶縁基板１１上に半導体素子１２及び半導体素子１３が接合され、さらに絶縁基板１１、プリント基板１４及び１６が接合されて、回路系１０が構成される。
【００８５】
ステップＳ５では、磁気センサ２２を搭載する第３プリント基板２１が製造される。図１８に示すように、プリント基板２１は、絶縁板２１ａの表面に回路層２１ｂを設け、複数の貫通孔２１ｈを形成することで製造される。さらに、絶縁板２１ａの表面に磁気センサ２２が実装される。また、絶縁板２１ａの表面に、磁気センサ２２を周囲して、支持体２４がはんだ、ロウ付け、圧入又はカシメを用いて接続することで立設される。なお、支持体２４は、検出する電流値によって磁気センサ２２との位置を調整できるように、支持体長さ又は第３プリント基板へ圧入する量が調整される。このため、支持体は、略円錐形状、雄ネジ状の略円柱状の形態等であって、圧入量が調整可能な形状であってもよい。本実施形態では、磁気センサ２２と第２プリント基板１６の第２回路層１６ｂとの距離は、１ｍｍ〜１０ｍｍの範囲が望ましい。
【００８６】
ステップＳ６では、プリント基板２１及び制御端子２３から検出系２０が組み立てられる。図１９に示すように、プリント基板２１の複数の貫通孔２１ｈにそれぞれ制御端子２３を通し、その一端を回路層２１ｂに含まれる配線に接続し、他端をプリント基板２１の裏面側に延伸することで、プリント基板２１上に制御端子２３が立設される。
【００８７】
ステップＳ７では、回路系１０及び検出系２０をパッケージングする。図２０に示すように、回路系１０のプリント基板１６の表面から上方に延伸する外部端子１９を検出系２０のプリント基板２１の複数の貫通孔２１ｈに通してプリント基板２１の表面をプリント基板１６の表面に対向させ、プリント基板２１に立設された支持体２４によりプリント基板２１をプリント基板１６上に支持することで、検出系２０が回路系１０上に支持される。
【００８８】
ここで、外部端子１９をプリント基板２１の複数の貫通孔２１ｈに通すことで検出系２０に含まれるプリント基板２１が回路系１０に含まれるプリント基板１６に対して図面横方向に位置決めされ、さらにプリント基板２１上に磁気センサ２２を周囲して立設された支持体２４によりプリント基板２１がプリント基板１６に対して図面縦方向に位置決めされ、それにより磁気センサ２２が電流路１６ｂ０から離間（すなわち電流路１６ｂ０と非接触）するとともに電流路１６ｂ０に対して精度良く位置決めされる。ここでは、プリント基板２１に実装された磁気センサ２２の磁気センサ素子２２Ａ及び２２Ｂが、プリント基板１６の回路層１６ｂの電流路１６ｂ０において電流が流れる方向に対して直交する方向に、電流路１６ｂ０の中心に対して対称な位置に配置される。
【００８９】
この状態において、封止材を用いてパッケージ２９を形成することで、回路系１０及び検出系２０の構成各部が内部に、ただし外部端子１９及び制御端子２３の上端を外部に露出して、封止される。ここで、制御系３０を構成するマイクロコンピュータ又はアナログ回路はパッケージ２９外に設けられ、制御端子２３に接続される。なお、制御系３０を構成するマイクロコンピュータ又はアナログ回路を含めてパッケージ内に封止してもよい。係る場合、外部端子１９の上端のみを外部に露出する。
【００９０】
なお、本実施形態に係る半導体装置１００において、半導体素子１２は、ＳｉＣから構成されるＳｉＣ素子に限らず、Ｓｉから構成されるＳｉ素子であってもよい。また、半導体素子１２は、ＭＯＳＦＥＴ及びＩＧＢＴに限らず、スイッチング動作が可能な単一の半導体素子又は複数の半導体素子の組み合わせであってもよい。
【００９１】
なお、本実施形態に係る半導体装置１００では、半導体素子１２の過電流を検出する１つの磁気センサ２２（一組の磁気センサ素子２２Ａ及び２２Ｂ）を組み込んだが、これに限らず、例えば過電流を検出する半導体素子又は回路素子の数に応じて複数の磁気センサ２２を組み込んでもよい。係る場合、過電流を通電する電流路１６ｂ０をプリント基板１６に複数設け、これに対応して磁気センサ２２をプリント基板２１上に複数設ける。
【００９２】
なお、本実施形態に係る半導体装置１００では、デカップリングのために、１つの磁気センサ２２に２つの磁気センサ素子２２Ａ及び２２Ｂを組み込み、それぞれに異なる電圧値を有する２つの駆動電圧を供給し、それぞれの出力の差分を生成してデカップリングすることで電流センス信号を生成することとしたが、これに限らず、１つの磁気センサ２２に３以上の磁気センサ素子を組み込み、それぞれに異なる電圧値を有する３以上の駆動電圧を供給し、それぞれの出力を任意に組み合わせてデカップリングすることで電流センス信号を生成してもよい。
【００９３】
また、１つの磁気センサ２２に１つの磁気センサ素子のみを組み込んでもよい。係る場合、磁気センサ２２は、磁気センサ素子に供給する駆動電圧Ｖｄｄを少なくとも低駆動電圧Ｖｄｄ１及び高駆動電圧Ｖｄｄ２の間で切り換える切替部をさらに有し、生成部３１は、第１駆動電圧Ｖｄｄ１を供給したことに応じて磁気センサ素子が出力する信号と第２駆動電圧Ｖｄｄ２を供給したことに応じて磁気センサ素子が出力する信号とに基づいて、電流センス信号を生成する。
【００９４】
なお、本実施形態に係る半導体装置１００は、半導体素子１２の動作制御として、その過電流を検出して高速でソフトシャットダウンするよう構成したが、これに限らず、半導体素子１２を通電する電流を検出し、その検出結果に基づいて、例えば電流量が過大な場合にこれを減少し、過少な場合にこれを増大することで電流を安定化するなど、半導体素子１２を任意に動作制御することとしてもよい。
【００９５】
なお、本実施形態に係る半導体装置１００の検出系２０において採用した磁気センサ２２について、電流路１６ｂ０に流れる電流を高精度で検出するために、磁気センサ素子２２Ａ及び２２Ｂを、磁気シールドを用いてカバーしてもよい。磁気センサ素子２２Ａ及び２２Ｂは、例えばＳｉ基板の上面を絶縁膜により覆い、その上に磁気センサ素子を構成するＧＭＲ素子を実装し、ＧＭＲ素子を含めてＳｉ基板の上面をさらに絶縁層により覆い、ＧＭＲ素子の上面を含むＳｉ基板上の範囲に例えば強磁性体を用いて磁気シールドを設ける。磁気シールドにより磁気センサ素子を外部磁場から遮蔽するとともに、電流路１６ｂ０に流れる電流により生じる強い磁場を適度に遮蔽することで、磁気センサ素子２２Ａ及び２２Ｂにより電流路１６ｂ０に流れる電流を高い感度で検出することが可能となる。
【００９６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００９８】
１０…回路系、１１…絶縁基板、１１ａ…絶縁板、１１ｂ…回路層、１１ｂ１…第１領域、１１ｂ２…第２領域、１１ｂ３…第３領域、１１ｂ４…第４領域、１１ｂ５…第５領域、１１ｃ…回路層、１２，１３…半導体素子、１４…プリント基板、１４ａ…絶縁板、１４ｂ…回路層、１４ｂ１…第１領域、１４ｂ２…第２領域、１４ｈ…貫通孔、１５，１５Ａ，１５Ｂ，１５Ｃ，１５Ｄ，１５Ｅ，１５Ｆ…導電ポスト、１６…プリント基板、１６ａ…絶縁板、１６ｂ…回路層、１６ｂ０…電流路、１６ｈ…貫通孔、１７，１７Ａ，１７Ｅ，１７Ｆ…導電ポスト、１８…接合材、１９…外部端子、１９Ａ…ドレイン端子、１９Ｂ…ソース端子、１９Ｃ…ゲート端子、１９Ｄ…補助ソース端子、２０…検出系、２１…プリント基板、２１ａ…絶縁板、２１ｂ…回路層、２１ｈ…貫通孔、２２…磁気センサ、２２Ａ…磁気センサ素子、２２Ｂ…磁気センサ素子、２３，２３ａ，２３ｂ，２３ｃ，２３ｄ…制御端子、２４…支持体、２９…パッケージ、３０…制御系、３１…生成部、３２…比較部、３３…制御部、１００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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