(57)【特許請求の範囲】
【請求項１】
回路であって、
少なくとも１つのリード部を有する導電性クリップであって、前記回路における少なくとも１つの構成要素に結合される、前記導電性クリップと、
前記導電性クリップの端部に位置する少なくとも１つのリード部と、
前記少なくとも１つのリード部を受け取るように寸法付けられる少なくとも１つの開口を有する第１のリードフレームと、
を含み、
前記少なくとも１つのリード部が、前記少なくとも１つの開口において受け取られ、前記少なくとも１つのリード部が、前記回路の外部導体である、回路。
【請求項２】
請求項１に記載の回路であって、
前記導電性クリップが、第２のリードフレームの少なくとも一部である、回路。
【請求項３】
請求項２に記載の回路であって、
前記第１のリードフレームが少なくとも部分的に第１の平面上にあり、前記第２のリードフレームが少なくとも部分的に第２の平面上にある、回路。
【請求項４】
請求項１に記載の回路であって、
前記少なくとも１つの開口の境界を画定する複数のタブを更に含む、回路。
【請求項５】
請求項１に記載の回路であって、
前記導電性クリップが、少なくとも１つのトランジスタの第１のノードに結合される、回路。
【請求項６】
請求項５に記載の回路であって、
前記第１のリードフレームが、前記少なくとも１つのトランジスタの第２のノードに結合される、回路。
【請求項７】
請求項１に記載の回路であって、
第１のトランジスタのソースと第２のトランジスタのドレインとが、前記導電性クリップ上に組み立てられる、回路。
【請求項８】
請求項７に記載の回路であって、
前記第１のトランジスタの前記ドレインと前記第２のトランジスタの前記ソースとが、前記第１のリードフレーム上に組み立てられる、回路。
【請求項９】
請求項７に記載の回路であって、
前記第１のトランジスタのゲートが、前記導電性クリップに結合される、回路。
【請求項１０】
回路であって、
トランジスタの少なくとも第１のノードに結合される導電性クリップと、
前記導電性クリップの端部に位置し、前記導電性クリップと一体的に形成される、少なくとも１つのリード部と、
前記少なくとも１つのリード部を受け取るように寸法付けられる少なくとも１つの開口を有するリードフレームと、
を含み、
前記トランジスタの第２のノードが前記リードフレームに結合され、前記少なくとも１つのリード部が前記少なくとも１つの開口において受け取られ、前記少なくとも１つのリード部が前記回路の外部導体である、回路。
【請求項１１】
回路を製造する方法であって、
第１のリードフレームの一部と第２のリードフレームの一部との間に少なくとも１つの電子構成要素を載置することであって、前記第１のリードフレームが前記第１のリードフレームの端部に位置するリード部を有し、前記リード部が転移により前記第１のリードフレームよりも異なる平面に存在し、前記第２のリードフレームが前記第２のリードフレームと同じ平面上の少なくとも１つの導電性クリップと前記リード部を受け取るように寸法付けられる少なくとも１つの開口とを有する、前記載置することと、
前記リード部が前記少なくとも１つの開口に受け取られるように、スエージすることにより前記第１のリードフレームの前記リード部を前記第２のリードフレームの少なくとも１つの導電性クリップに取り付けることと、
前記第１のリードフレームと前記第２のリードフレームとから個々の構成要素をシンギュレートすることと、
を含み、
前記リード部がシンギュレートした後の前記電子構成要素のリードである、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記シンギュレートすることが、前記少なくとも１つの導電性クリップと前記第１のリードフレームとの間のいかなる電気的コンタクトを切断する、方法。
【請求項１３】
請求項１１に記載の方法であって、
シンギュレーションの前に少なくとも前記リード部をモールド化合物に入れることを更に含む、方法。
【請求項１４】
請求項１３に記載の方法であって、
前記リード部の少なくとも一部が、シンギュレーションの後に前記モールド化合物から露出される、方法。
【請求項１５】
請求項１１に記載の方法であって、
前記スエージすることが、前記第１のリードフレームのリード部を固定するために前記第１のリードフレームのリード部を前記第２のリードフレームの少なくとも１つの導電性クリップ内に押し込むことを含む、方法。
【請求項１６】
請求項１５に記載の方法であって、
モールディングに関連する圧力が前記第１のリードフレームと前記第２のリードフレームとに印加されるときに前記第１のリードフレームのリード部が移動しない、方法。
【請求項１７】
請求項１１に記載の方法であって、
前記スエージすることが、前記第１のリードフレームのリード部分を固定するために前記第１のリードフレームのリード部を前記第２のリードフレームの少なくとも１つの導電性クリップ内に変形させる、方法。
【請求項１８】
請求項１７に記載の方法であって、
モールディングに関連する圧力が前記第１のリードフレームと前記第２のリードフレームとに印加されるときに前記第１のリードフレームのリード部が移動しない、方法。
【請求項１９】
請求項１１に記載の方法であって、
前記シンギュレートすることが、前記第１のリードフレームと前記第２のリードフレームとの間のいかなる電気的コンタクトを切断する、方法。
【請求項２０】
請求項１１に記載の方法であって、
前記電子構成要素がデュアル電界効果トランジスタ（ｄｕａｌ  ＦＥＴ）回路である、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
幾つかの集積回路は、集積回路を印刷回路基板に物理的及び電気的に結合する、クワッドフラットノーリード（ＱＦＮ）及びデュアルフラットノーリード（ＤＦＮ）デバイスなどのノーリードパッケージを有する。マイクロリードフレーム（ＭＬＦ）及びスモールアウトラインノーリード（ＳＯＮ）デバイスとしても知られている、平坦なノーリードデバイスは、印刷回路基板におけるスルーホールなしに集積回路を印刷回路基板の表面に接続する、表面実装技術に基づく。幾つかの例において、平坦なノーリードパッケージは、典型的に、平坦な銅リードフレーム基板で製造されるチップスケールプラスチック封止されるパッケージに近い。パッケージ上の周辺ランドは、印刷回路基板に対する電気的結合を提供する。こういったランドは、コンタクトとして機能し、集積回路の内部のリードと称され得るが、こういったリードは、集積回路パッケージの境界を越えて延在しない。
【背景技術】
【０００２】
幾つかの集積回路及び他の電子デバイスは、回路及びデバイス内の電子構成要素に結合される導電性クリップを有する。クリップは第１の平面上にあり得、回路及びデバイスのためのリード又はコンタクトが第２の平面上にあり得る。クリップはリードにはんだ付けされるか又はその他の方式で電気的及び／又は機械的に接合され、これにより、デバイスと集積回路の外部コンタクトとの間の付加的な抵抗がもたらされる。接合は、回路及びデバイスにおけるウィークスポットも提供する。例えば、接合は、クラック及びその他の欠陥の影響を受け易く、これは、回路及びデバイスを動作不能とし得る。
【発明の概要】
【０００３】
或る回路が、その回路における少なくとも一つの構成要素に結合される導電性クリップを含む。少なくとも一つのリード部が、導電性クリップの端部上に位置する。この回路は更に、少なくとも一つのリード部を受け取るような寸法とされる少なくとも一つの開口を有する第１のリードフレームを含む。この少なくとも一つのリード部は、少なくとも一つの開口において受け取られ、この少なくとも一つのリード部は、回路の外部導体である。
【図面の簡単な説明】
【０００４】
【図１】クリップとリードとの間の接合を示す、デバイスの一部の側部断面図である。
【０００５】
【図２】クリップとリードとの間の接合を示す、図１のデバイス全体の頂部等角図である。
【０００６】
【図３】接合におけるクラックの位置を示す、図１及び図２のクリップとリードとの間の接合の拡大された切取図である。
【０００７】
【図４】第１のリードフレームの一例の頂部平面図である。
【０００８】
【図５】第２のリードフレームの一例の頂部平面図である。
【０００９】
【図６】図４のリードフレーム上のタブの一例を示す切取立面図である。
【００１０】
【図７】図４及び図５のリードフレームの、それらが共に配置された後の頂部平面図である。
【００１１】
【図８】スエージプロセスの後、リードに取り付けられた図５のクリップの側部立面図である。
【００１２】
【図９】第１のＦＥＴデバイス及び第２のＦＥＴデバイスを含む構造の側部切取図である。
【００１３】
【図１０】図９の構造を製造する例示の方法のフローチャートである。
【発明を実施するための形態】
【００１４】
図１は、電子デバイス１００の一部の側部断面図であり、クリップ１０２とリード１０４との間の接合を示す。デバイス１００の例には、クワッドフラットノーリード（ＱＦＮ）又はデュアルフラットノーリード（ＤＦＮ）パッケージにおける集積回路が含まれる。クリップ１０２は、回路又は集積回路内の少なくとも一つの電子構成要素（図１には示していない）に結合される銅などの導電性材料である。幾つかの実施例において、クリップ１０２は、少なくとも一つの電界効果トランジスタ（ＦＥＴ）のソース又はドレインに電気的に結合される。リード１０４は、同様に導電性材料であり、デバイス１００を他の電子デバイスに結合するためのリードとして機能する。例えば、リード１０４は、デバイス１００を、印刷回路基板上の導体に電子的及び機械的に結合し得る。
【００１５】
デバイス１００は、従来のモールディング手法により適用されるモールド１０６内に入れられる。リード１０４は、モールド１０６により包まれておらず、デバイス１００のための導電性ランドとして機能する、表面１０７を有する。デバイス１００の印刷回路基板（図示せず）へのアッセンブリの間、表面１０７は、印刷回路基板の表面上のはんだなど、接合材料上にセットされる。接合材料を硬化させた後、デバイス１００は、印刷回路基板におけるスルーホールを利用することなく印刷回路基板に電気的及び機械的に結合される。
【００１６】
クリップ１０２及びリード１０４は異なる平面上にあり、そのため、クリップ１０２は、クリップ１０２の端部１１０をリード１０４の平面に導く、斜めの部分１０８を有する。クリップ１０２の端部１１０は、リード１０４の表面１１４に近接して位置し、接合化合物１１６により接合領域１１５において表面１１４に機械的及び電気的に結合される。幾つかの実施例において、接合化合物１１６は、はんだであるか、又は、一般的に、クリップ及びリードを共に結合する導電性エポキシである。
【００１７】
図２は、図１のデバイス１００の一例の頂部等角図である。クリップ１０２は電子構成要素に電気的に結合され、電子構成要素は、図２の実施例においてトランジスタＱ１及びＱ２である。トランジスタＱ１は、クリップ２００にも電気的及び機械的に結合される。例えば、クリップ１０２は、トランジスタＱ１のソースに結合され得、クリップ２００は、トランジスタＱ１のドレインに結合され得る。クリップ２００は、トランジスタＱ１のドレインを外部回路又はデバイスに結合する、図２には示していないリードに電気的に結合され得る。トランジスタＱ１のゲートは、クリップ２０２に結合され、クリップ２０２は、接合材料２０８によりリード２０４に接合される。クリップ１０２は、トランジスタＱ２のソースに電気的及び機械的に接合される。
【００１８】
クリップ１０２及びリード１０４（並びにクリップ２０２及びリード２０４）間の接合には、幾つかの電気的及び機械的問題がある。クリップ１０２とリード１０４との間の接合を参照すると、接合は、クリップ１０２とリード１０４との間の比較的高い抵抗をつくる。例えば、抵抗は、下記の位置、即ち、クリップ１０２、クリップ１０２と接合材料１１６との間のコンタクト、接合材料１１６、接合材料１１６とリード１０４との間のコンタクト、及びリード１０４にある。これらの抵抗は直列であり、低抵抗の銅であり得る、クリップ１０２及びリード１０４の材料の抵抗より大きくし得る。従って、クリップ１０２のリード１０４への接合は、クリップ１０２に結合される電子構成要素とリード１０４との間の比較的高い抵抗を提供し得、これは、これらの構成要素の機能にマイナスの影響を与え得る。
【００１９】
機械的に、クリップ１０２とリード１０４との間の接合は、デバイス１００におけるウィークスポットであり、クラック又はその他の欠陥の影響を受け易い。図３は、図１及び図２のクリップ１０２とリード１０４との間の接合領域１１５の拡大された切取図であり、接合材料１１６におけるクラック３００の位置を示す。クラック３００は、温度変化、又は、接合材料１１６、クリップ１０２、及び／又はリード１０４に応力を与えるその他の要因の結果として、拡張及び収縮に起因して応力がかかることなど、応力によって生じ得る。クラック３００は接合材料１１６に位置し、そのため、それは接合材料１１６における抵抗を増大させ得、クリップ１０２とリード１０４との間の高抵抗に関する上述の問題を悪化させ得る。幾つかの状況において、クラック３００は、クリップ１０２とリード１０４との間を完全に分離させ得、これはデバイス１００の欠陥につながり得る。
【００２０】
本明細書に記載されるデバイスは、クリップ及びリードを、２つのデバイスではなく、共に接合される単一デバイスとして形成又は製造することによって、クリップとリードとの間の接合に関連付けられる上述の問題を克服する。図４は、第１のリードフレーム４００の頂部平面図である。図５は、第２のリードフレーム５００の頂部平面図である。リードフレーム４００及び５００は、デュアルＦＥＴデバイスの一部であり、デュアルＦＥＴデバイスにおいて、ＦＥＴ同士が、電気的に直列に結合され、物理的に隣り合わせに配される。デュアルＦＥＴデバイスの利用は、クリップが本明細書に記載するようにリード内に製造され得る、多くの応用例の一例である。
【００２１】
第１のリードフレーム４００は、複数の部分４０２を有する。部分４０２の各々は、本明細書において第１のＦＥＴ及び第２のＦＥＴと称されるデュアルＦＥＴを有する、単一デバイスを構成する。図４の例において、第１のリードフレーム４００は４つの部分４０２を有するが、任意の数の部分４０２が存在し得る。部分４０２はフレーム４０６により結合され、フレーム４０６は、部分４０２内の構成要素を支持し、部分４０２を互いに接続する。
【００２２】
図４の例において、第１のリードフレーム４００は、その上に第１のＦＥＴのノードが製造される第１のクリップ又は導体４１０を有する。本明細書に記載される例において、第１のＦＥＴのドレインは、第１の導体４１０の表面４１２上に製造される。複数の保持体（retainer）４１４が、第１の導体４１０をフレーム４０２に接続し、第１の導体４１０を、製造の間フレーム４０２に対して固定箇所に維持するように機能する。製造における後のプロセスが、保持体４１４を切断し、そのため、保持体４１４は、第１のＦＥＴを他の回路及び／又は電子構成要素に結合するための導体として機能する。
【００２３】
第２のクリップ又は導体４２０が、その上に第２のＦＥＴのソースが製造される表面４２２を有する。複数の保持体４２４が、第２の導体４２０をフレーム４０２に接続し、第２の導体４２０を、製造の間フレーム４０２に対して固定箇所に維持するように機能する。第１の導体４１０と同様に、保持体４２４は、後の製造プロセスの間に切断され、第２のＦＥＴを他の回路及び／又は電子構成要素に結合するための導体として機能する。第３のクリップ又は導体４３０が、第２のＦＥＴのゲートに結合する。保持体４３４が、第３の導体４３０をフレーム４０２に接続し、保持体４１４及び４２４と同じ機能を果たす。
【００２４】
複数の保持体４４０が、フレーム４０２から延在し、これ以降に更に詳細に説明するように第２のリードフレーム５００の一部を受け取るように働く。保持体４４０は、空間４４４により分離される複数のタブ４４２を含み、第２のリードフレーム５００の一部が、これ以降に更に詳細に説明するように空間４４４内に受け取られる。
【００２５】
図６は、図４の保持体４４０の一例を示す切取立面図である。図６の例において、第２のリードフレーム５００の一部が、タブ４４２間の空間４４４を埋めている。タブ４４２は、第２のリードフレーム５００の高さを超えて延在する拡張された部分６００を有する。図６の例において、拡張された部分６００は、先がとがっているか又は実質的に三角である。拡張された部分６００は、スエージプロセスの間、タブ４４２と第２のリードフレーム５００との間の空間を埋めるために金属を提供する。
【００２６】
再び図５を参照すると、第２のリードフレーム５００は、表面５０４を備える第１のクリップ又は導体５０２を有する。表面５０４は、ＦＥＴを含むデバイスの頂部表面であり、幾つかの実施例において、これは、デバイスの外部表面である。第１の導体５０２は、表面５０４とは反対の表面（図５には示していない）を有し、その上に第１のＦＥＴのソース及び第２のＦＥＴのドレイン両方が製造される。第２のリードフレーム５００は、第１の導体５０２をフレーム５１２に接続する複数の保持体５１０を有する。フレーム５１２は、図４のフレーム４０２と同じ様式で機能する。第２のクリップ又は導体５２０が、第１のＦＥＴのゲートに結合する。第２の導体５２０は、保持体５２２によりフレーム５１２に対して固定位置に保たれる。
【００２７】
第１の導体５０２は、ボディ部から延在する複数のリード５５０を有し、第２の導体５２０は、ボディ部から延在するリード５５２を有する。リード５５０及び５５２は、リード部と称されることもある。リード５５０は、移行部（transition）５５４により第１の導体５０２に接続され、リード５５２は、移行部５５６により第２の導体５２０に接続される。移行部５５４及び５５６は、リード５５０及び５５２を、第１の導体５０２及び第２の導体５２０のボディ部が位置する平面よりも低い、一つ又は複数の平面まで下げる。リード５５０及び５５２は、第１の導体５０２における他の構成要素と一体的に形成される。
【００２８】
製造の間、ＦＥＴのソース、ゲート、及びドレインのための材料が、リードフレーム４００及び５００の導体上に製造される。例えば、ＦＥＴの構成要素は、導体４１０、４２０、及び４３０上に製造され得るか、又は導体４１０、４２０、及び４３０に電気的に結合され得る。ＦＥＴの層の一例を更に下記で説明する。その後、第２のリードフレーム５００は、第１のリードフレーム４００上に置かれ得、はんだ接合又はその他の接合が、ＦＥＴを形成するために硬化され得る。
【００２９】
図７は、図４及び図５のリードフレーム４００及び５００の、これらが共に配置された後の頂部平面図である。図７は、第２のリードフレーム５００が第１のリードフレーム４００の頂部に置かれている上面図である。図７に示すように、第１の導体５０２のリード５５０及び第２の導体５２０のリード５５２は、保持体４４０の空間４４４内に受け取られる。保持体４４０内のリード５５０及び５５２の配置は、図６の立面図により示されている。ＦＥＴにおけるはんだ及び／又は他の接合材料は、リード５５０及び５５２が空間４４４において受け取られた後、硬化される。
【００３０】
製造のこの時点で、ＦＥＴ内の接合材料は硬化され、リードフレーム４００及び５００は、シンギュレーションの前に、モールディング化合物で包まれる必要がある。リード５５０及び５５２は、モールディング前に保持体４４０に固定され、これにより、モールディング及びシンギュレーションプロセスの間、リード５５０及び５５２が固定位置に固定される。図８は、スエージプロセスの後、リード５５０及び５５２に取り付けられる保持体４４０を示す。図６を更に参照すると、スエージプロセスは、保持体４４０の頂部部分６００をリード５５０及び５５２内に押しつぶし又は変形させており、これにより、リード５５０及び５５２が固定位置に固定される。従って、リード５５０及び５５２は、導体５０２及び５２０（図５）より低い平面上にあり、これらは、モールディングに関連付けられる圧力がリードフレーム４００及び５００に印加されるとき動かない。コーキング（かしめ）及びその他の接合手法など、リード５５０及び５５２を第１の保持体４４０に固定するための他の手法が適用され得る。
【００３１】
図９は、第１のＦＥＴデバイス９０２及び第２のＦＥＴデバイス９０４を含む構造９００の側部切取図である。構造９００の図は、モールディング化合物を示さないが、これは、ＦＥＴデバイス９０２及び９０４の頂部表面９０８及び底部表面９１０間に延在し得る。ＦＥＴデバイス９０２及び９０４の各々は２つのＦＥＴを有し、これらは、前述の第１のＦＥＴ９１４及び第２のＦＥＴ９１６である。これらのデバイスは、保持体４４０を通過するシンギュレーションライン９２０に沿ってシンギュレートされる。従って、シンギュレーションは、リード５５０及び５５２（図９には示していない）が、第２のリード及び第１のリードフレーム４００に電気的に接しないように、第１のリードフレーム４００と第２のリードフレーム５００との間の如何なる電気的コンタクトも壊す。シンギュレーションの後、リード５５０及び５５２の端部は、露出され、それらのそれぞれのデバイス９０２及び９０４のための電気的導体として機能する。
【００３２】
図１０は、上述のように２つのリードフレームを備えるデバイスを製造する例示の方法のフローチャート１０００である。工程１００２は、第１のリードフレームの一部と第２のリードフレームの一部との間の少なくとも一つの電子構成要素を製造することを含む。第１のリードフレームはリード部を有する。工程１００４は、第１のリードフレームのリード部を第２のリードフレームに取り付けることを含む。工程１００６は、少なくとも一つの構成要素をシンギュレートすることを含む。リード部は、シンギュレートした後の電子構成要素のリードである。
【００３３】
上述のデバイスは、例示の目的で、デュアルトランジスタを備えて製造される。他の実施例において、デバイスは、単一トランジスタなど、他の構成要素を備えて製造される。一体に形成されるリード（上述）は、リードから構成要素への電気抵抗を低減し、熱伝導率を増大する。例えば、一体に形成されるリードは、接合材料を介する熱の導通なしに、効率的な熱の搬送を可能にする。
【００３４】
集積回路の幾つかの例を本明細書において詳細に説明したが、本発明の特許請求の範囲内で、説明した例示の実施例に変形が可能であり、他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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