(57)【特許請求の範囲】
【請求項１】
出力端子と、
第１端子および第２端子と、
第１トランジスタ、第２トランジスタ、及びインバータを含む第１回路と、
第３トランジスタ、第４トランジスタ、第１ノードを有する第３回路、及び第２ノードを有する第４回路を含む第２回路と、を有し、
前記インバータの入力端子は、前記第２端子と電気的に接続され、
前記インバータの出力端子は、前記出力端子と電気的に接続され、
前記第１トランジスタのソース及びドレインの一方と、前記第２トランジスタのソース及びドレインの一方とは、第１電位が供給される配線と電気的に接続され、
前記第１トランジスタのソース及びドレインの他方と、前記第２トランジスタのソース及びドレインの他方とは、前記第２端子と電気的に接続され、
前記第１トランジスタのゲートは、前記インバータの前記出力端子と電気的に接続され、
前記第３回路は、前記第１ノードと電気的に接続された第５トランジスタを有し、且つ前記第５トランジスタをオフにすることで前記第１ノードを電気的に浮遊状態にする機能を有し、
前記第４回路は、前記第２ノードと電気的に接続された第６トランジスタを有し、且つ前記第６トランジスタをオフにすることで前記第２ノードを電気的に浮遊状態にする機能を有し、
前記第３トランジスタは、ソース及びドレインの一方が前記第１端子と電気的に接続され、ソース及びドレインの他方が前記第４トランジスタのソース及びドレインの一方と電気的に接続され、
前記第４トランジスタのソース及びドレインの他方は、前記第２端子と電気的に接続され、
前記第１ノードは、前記第３トランジスタのゲートと電気的に接続され、
前記第２ノードは、前記第４トランジスタのゲートと電気的に接続されている、半導体装置。
【請求項２】
請求項１において、
第３端子および第４端子を有し、
前記第５トランジスタは、ソース及びドレインの一方が前記第３端子と電気的に接続され、ソース及びドレインの他方が前記第１ノードと電気的に接続され、前記第３端子と前記第１ノードとの間の導通状態を制御する機能を有し、
前記第６トランジスタは、ソース及びドレインの一方が前記第４端子と電気的に接続され、ソース及びドレインの他方が前記第２ノードと電気的に接続され、前記第４端子と前記第２ノードとの間の導通状態を制御する機能を有する、半導体装置。
【請求項３】
請求項２において、
前記第５トランジスタ及び前記第６トランジスタの各々は、チャネルが形成される酸化物半導体層と、前記酸化物半導体層の上方のゲート電極とを有し、
前記酸化物半導体層は、第１の膜厚を有する第１の部分と、前記第１の膜厚より大きい第２の膜厚を有する第２の部分と、を有する絶縁層の前記第２の部分の上に配置され、
チャネル幅方向における断面視において、前記ゲート電極は、ゲート絶縁膜を介して前記酸化物半導体層の側面と面する部分と、前記第２の部分の側面と面する部分と、を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、半導体装置、電子部品、及び電子機器に関する。
【０００２】
なお本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一形態の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法を一例として挙げることができる。
【背景技術】
【０００３】
プログラマブル・ロジック・デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、複数のプログラマブル・ロジック・エレメント（ＰＬＥ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）及びプログラマブルスイッチエレメント（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｗｉｔｃｈ  Ｅｌｅｍｅｎｔ）で構成されている。ＰＬＤでは、各ＰＬＥの機能の情報や、プログラマブルスイッチエレメントによるＰＬＥ間の接続構造の情報をコンフィギュレーション・データとして、コンフィギュレーション・メモリ内に格納している。
【０００４】
近年、普及しているコンフィギュレーション・メモリは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で使用されるインバータループにコンフィギュレーション・データを格納している。インバータループに保持する電位をパストランジスタのゲートに与えて出力信号を出力し、該出力信号によってプログラマブル・ロジック・エレメントの機能に切り替え等を行うことができる。
【０００５】
近年では、チャネルが酸化物半導体層に形成されるトランジスタのソース及びドレインの一方を、パストランジスタのゲートに接続し、パストランジスタのゲートにコンフィギュレーション・データに相当する電位を保持させるコンフィギュレーション・メモリとする構成が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−２５１８９４号公報
【非特許文献】
【０００７】
【非特許文献１】Ｂ．Ｈ．Ｃａｌｈｏｕｎ  ｅｔ  ａｌ．，“Ｆｌｅｘｉｂｌｅ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｕｌｔｒａｌｏｗ  Ｐｏｗｅｒ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  ＩＥＥＥ，Ｆｅｂ．２０１０，ｐｐ．２６７―２８２．
【非特許文献２】Ｐ．Ｊ．Ｇｒｏｓｓｍａｎｎ  ｅｔ  ａｌ．，“Ｍｉｎｉｍｕｍ  Ｅｎｅｒｇｙ  Ａｎａｌｙｓｉｓ  ａｎｄ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｖｅｒｉｆｉｃａｔｉｏｎ  ｏｆ  ａ  Ｌａｔｃｈ−Ｂａｓｅｄ  Ｓｕｂｔｈｒｅｓｈｏｌｄ  ＦＰＧＡ”，ＩＥＥＥ  Ｔｒａｎｓ．  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｄｅｃ．２０１２，ｖｏｌ．５９，ｎｏ．１２，ｐｐ．９４２―９４６．
【非特許文献３】Ｔ．Ａｏｋｉ  ｅｔ  ａｌ．，“Ｎｏｒｍａｌｌｙ−Ｏｆｆ  Ｃｏｍｐｕｔｉｎｇ  ｗｉｔｈ  Ｃｒｙｓｔａｌｌｉｎｅ  ＩｎＧａＺｎＯ−ｂａｓｅｄ  ＦＰＧＡ”，ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ．  Ｔｅｃｈ．Ｐａｐｅｒｓ，２０１４，ｐｐ．５０２―５０３．
【非特許文献４】Ｎ．Ｌｏｔｚｅ  ｅｔ  ａｌ．，“Ａ  ６２ｍＶ  ０．１３μｍ  ＣＭＯＳ  Ｓｔａｎｄａｒｄ−Ｃｅｌｌ−Ｂａｓｅｄ  Ｄｅｓｉｇｎ  Ｔｅｃｈｎｉｑｕｅ  Ｕｓｉｎｇ  Ｓｃｈｍｉｔｔ−Ｔｒｉｇｇｅｒ  Ｌｏｇｉｃ”，ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｊａｎ．２０１２，ｖｏｌ．４７，ｎｏ．１，ｐｐ．４７−６０．
【非特許文献５】Ｒ．Ｚｉｍｍｅｒｍａｎｎ  ａｎｄ  Ｗ．Ｆｉｃｈｔｎｅｒ，“Ｌｏｗ−Ｐｏｗｅｒ  Ｌｏｇｉｃ  Ｓｔｙｌｅｓ：  ＣＭＯＳ  Ｖｅｒｓｕｓ  Ｐａｓｓ−Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ”，ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｊｕｌ．１９９７，ｖｏｌ．３２，ｎｏ．７，ｐｐ．１０７９−１０９０．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一形態は、消費電力を低減すること、または回路面積を縮小することを課題の一とする。または、本発明の一形態は、新規な構成の半導体装置、その動作方法等を提供することを課題の一とする。
【０００９】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１０】
本発明の一形態は、出力端子と、第１、および第２端子と、第１回路と、第２回路とを有し、第１回路は第１トランジスタ、第２トランジスタおよびインバータを有し、第２回路は第３トランジスタ、第４トランジスタ、第３回路および第４回路を有し、第３回路は第１ノードを有し、第４回路は第２ノードを有し、インバータの入力端子は第２端子に電気的に接続され、インバータの出力端子は出力端子に電気的に接続され、第１トランジスタと第２トランジスタは第１電位が供給される配線と第２端子間に並列に電気的に接続され、第１トランジスタのゲートはインバータの出力端子と電気的に接続され、第３回路は第１ノードを電気的に浮遊状態にする機能を有し、第４回路は第２ノードを電気的に浮遊状態にする機能を有し、第３トランジスタと第４トランジスタは第１端子と第２端子との間に直列に電気的に接続され、第１ノードは第３トランジスタのゲートに電気的に接続され、第２ノードは第４トランジスタのゲートに電気的に接続されている半導体装置である。
【００１１】
上記の形態において、第３端子および第４端子を有し、第３回路は第５トランジスタを有し、第４回路は第６トランジスタを有し、第５トランジスタは第３端子と第１ノードとの間の導通状態を制御する機能を有し、第６トランジスタは第４端子と第２ノードとの間の導通状態を制御する機能を有していてもよい。ここで、第５、および第６トランジスタはチャネルが形成される酸化物半導体層を有していてもよい。
【００１２】
または、本発明の一形態は、出力端子と、第１、及び第２端子と、第１回路と、複数の第２回路とを有し、複数の第２回路は第１端子と第２端子間との間に並列に電気的に接続され、第１回路は第１トランジスタ、第２トランジスタおよびインバータを有し、第２回路は第３乃至第６トランジスタ、第１および第２ノード、並びに、第３端子および第４端子を有し、インバータの入力端子は第２端子に電気的に接続され、インバータの出力端子は出力端子に電気的に接続され、第１トランジスタと第２トランジスタは第１電位が供給される配線と第２端子間に並列に電気的に接続され、第１トランジスタのゲートはインバータの出力端子と電気的に接続され、第３トランジスタと第４トランジスタは第１端子と第２端子との間に直列に電気的に接続され、第１ノードは第３トランジスタのゲートに電気的に接続され、第２ノードは第４トランジスタのゲートに電気的に接続され、第５トランジスタは第１ノードと第３端子との間の導通状態を制御する機能を有し、第６トランジスタは第２ノードと第４端子との間の導通状態を制御する機能を有する半導体装置である。
【００１３】
上記の形態において、第５および第６トランジスタはチャネルが形成される酸化物半導体層を有していてもよい。または、上記の形態において、半導体装置はスイッチ回路またはマルチプレクサを有していてもよい。スイッチ回路またはマルチプレクサは、パストランジスタロジックと、パストランジスタロジック内のパストランジスタのゲートの電位を保持するアナログメモリとを有していてもよい。
【発明の効果】
【００１４】
本発明の一形態によって、消費電力を低減することが可能になる。または、本発明の一形態によって、回路面積を縮小することが可能になる。または、本発明の一形態には、新規な構成の半導体装置、または同動作方法等を提供することを可能にする。
【００１５】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００１６】
【図１】記憶回路の構成例を示す回路図。
【図２】Ａ、Ｂ：記憶回路の動作例を示すタイミングチャート。
【図３】記憶回路の構成例を示す回路図。
【図４】記憶回路の動作例を示すタイミングチャート。
【図５】記憶回路の動作例を示すタイミングチャート。
【図６】スイッチ回路の構成例を示す回路図。
【図７】スイッチ回路の構成例を示す回路図。
【図８】スイッチ回路の構成例を示すブロック図。
【図９】ＰＬＤの構成例を示すブロック図。
【図１０】ＰＬＥの構成例を示すブロック図。
【図１１】ＰＬＥ内のＬＣＥＬＬの構成例を示す回路図。
【図１２】Ａ：ＰＬＤのデバイス構造の一例を示す断面図。Ｂ、Ｃ：トランジスタの構成例を示す断面図。
【図１３】Ａ：電子部品の作製工程の一例を示すフローチャート。Ｂ：電子部品の斜視模式図。
【図１４】Ａ−Ｆ：電子部品を用いた電子機器を説明するための図。
【図１５】Ａ：ＯＳトランジスタの構成例を示す平面図。Ｂ−Ｄ：図１５Ａの断面図。
【図１６】Ａ：図１５Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。
【図１７】Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。
【図１８】Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
【図１９】試作したＦＰＧＡのチップの写真。
【図２０】Ａ、Ｂ：ＦＰＧＡ内のＲＳおよびＰＬＥのデバイスシミュレーション結果を示す図。
【図２１】試作したＦＰＧＡのブロック図。
【図２２】Ａ−Ｃ：ＦＰＧＡの動作シーケンスを説明する図。
【図２３】Ａ：ＦＰＧＡのＲＳｓのブロック図。Ｂ：ＲＳの回路図。
【図２４】ＲＳの動作タイミングチャート。
【図２５】Ａ：ＰＬＥのブロック図。Ｂ：ＭＵＸの回路図。Ｃ：ＭＵＸのＡＰＴの回路図。
【図２６】ＣＤＬの回路図。
【図２７】ＣＤＬの動作タイミングチャート。
【図２８】試作したＦＰＧＡおよび比較例の、電圧ＬＶＤＤに対する最大動作周波数、消費電力および電力遅延積の測定結果を示す図。
【発明を実施するための形態】
【００１７】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【００１８】
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１９】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００２０】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電体、不純物領域等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である。
【００２１】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００２２】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いいに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２３】
本明細書等において、“第１”、“第２”、“第３”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
【００２４】
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“＿１”、“＿２”、“＜ｎ＞”、“［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＷＬを個々に区別する場合、行番号を利用して、２行目の配線ＷＬを配線ＷＬ［２］と記載する場合がある。
【００２５】
本明細書等において、例えば、クロック信号ＣＬＫを、信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
【００２６】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２７】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２８】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【００２９】
以下に本発明の実施の形態および実施例を示すが、実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態および実施例の記載内容に限定して解釈されるものではない。
【００３０】
（実施の形態１）
本実施の形態では、データを記憶する機能を有する半導体装置について説明する。
【００３１】
＜＜記憶回路の構成例１＞＞
図１に示す記憶回路１００は、回路１０および回路１１３を有する。記憶回路１００には電位ＶＨ１、ＶＬ１が供給されている。電位ＶＨ１は高電源電位であり、電位ＶＬ１は低電源電位である。
【００３２】
＜＜回路１０＞＞
回路１０は、回路１１、回路１２を有する。回路１１は、パストランジスタＭＳ１と回路１１１を有する。回路１２はパストランジスタＭＳ２と回路１１２を有する。回路１０において、ノードａ１とノードａ２との間にパストランジスタＭＳ１とパストランジスタＭＳ２とが直列に電気的に接続されている。ここでは、ノードａ１の論理レベルを低レベル（“Ｌ”）に維持するため、ノードａ１にＶＬ１が入力されている。ＶＬ１は、０ボルトや接地電位（ＧＮＤ）とすればよい。ノードａ２には回路１１３が電気的に接続されている。パストランジスタＭＳ１のゲートには回路１１１が電気的に接続され、パストランジスタＭＳ２のゲートには回路１１２が電気的に接続されている。回路１１１はパストランジスタＭＳ１の導通状態を設定するデータを保持する機能を有し、回路１１２はパストランジスタＭＳ２の導通状態を設定するデータを保持する機能を有する。
【００３３】
＜回路１１１＞
回路１１１は記憶回路１００のデータ保持回路であり、ノードＮ１、トランジスタＭＯ１、および容量素子Ｃ１を有する。回路１１１は、ＤＲＡＭセルと同様な１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のメモリである。また、回路１１１はアナログ電位を保持することが可能であるため、アナログメモリと呼ぶこともできる。トランジスタＭＯ１は、信号ｄａ１（データ信号）が入力されるノードとノードＮ１との間を導通するためのパストランジスタである。トランジスタＭＯ１のゲートには信号ｗｒ１が入力される。ノードＮ１は、信号ｄａ１が書き込まれるデータ保持ノードである。ノードＮ１はパストランジスタＭＳ１のゲートと電気的に接続されている。容量素子Ｃ１はノードＮ１の電荷を保持する保持容量である。容量素子Ｃ１の端子にはＶＬ１が印加される。
【００３４】
＜回路１１２＞
回路１１２は、ノードＮ２およびトランジスタＭＯ２を有する。トランジスタＭＯ２は、信号ｄａ２が入力されるノードとノードＮ２との間を導通するためのパストランジスタである。トランジスタＭＯ２のゲートには信号ｗｒ２が入力される。ノードＮ２はパストランジスタＭＳ２のゲートに電気的に接続されている。回路１１２は、回路１１１と同様に、アナログ電位を保持することが可能であるため、アナログメモリと呼ぶこともできる。回路１１２では、ノードＮ２の電荷保持容量はノードＮ２の寄生容量（例えば、パストランジスタＭＳ２のゲート容量）になる。回路１１２に、回路１１１と同様にノードＮ２に接続される容量素子を意図的に設けてもよい。他方、回路１１１に容量素子Ｃ１を設けないようにすることも可能である。
【００３５】
回路１１１、回路１１２をアナログメモリとして機能させることができるため、回路１１、回路１２は、それぞれ、アナログメモリが組み込まれたパストランジスタ（ＡＰＴ）と呼ぶことができ、回路１０は、複数のＡＰＴで構成される回路（ＡＰＴｓ）と呼ぶことができる。
【００３６】
（トランジスタＭＯ１、ＭＯ２）
回路１１１において、トランジスタＭＯ１をオフにすることで、ノードＮ１が電気的に浮遊状態になり、回路１１１はデータ保持状態となる。なお、回路１１１のデータ保持期間を長くするには、トランジスタＭＯ１が、オフ電流の極めて小さいトランジスタであることが好ましい。その理由は、トランジスタＭＯ１のオフ電流が小さい程、浮遊状態のノードＮ１の電位変化が小さくなるためである。よって、同様の理由で、回路１１２において、トランジスタＭＯ２のオフ電流が極めて小さいトランジスタであることが好ましい。
【００３７】
オフ電流が極めて小さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
【００３８】
トランジスタのオフ電流を極めて小さくするには、チャネルをバンドギャップが広い半導体、例えばバンドギャップが３．０ｅＶ以上の半導体で形成すればよい。このような半導体としては、金属酸化物を含む酸化物半導体が挙げられる。チャネルが形成される酸化物半導体層を有するトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）は、熱励起によるリーク電流が小さく、またオフ電流が極めて小さい。
【００３９】
オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎ型である場合、例えば、閾値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。
【００４０】
ＯＳトランジスタの酸化物半導体は、インジウム（Ｉｎ）および亜鉛（Ｚｎ）の少なくとも一方を含むものが好ましい。ＯＳトランジスタを構成する酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物が代表的である。電子供与体（ドナー）となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体を高純度化酸化物半導体と呼ぶことにする。高純度化酸化物半導体でチャネルを形成することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。酸化物半導体、およびＯＳトランジスタについては、実施の形態３で説明する。
【００４１】
＜回路１１３＞
回路１１３は、記憶回路１００のノードａ２に高レベルの電位（“Ｈ”）を供給する機能を有する。回路１１３はトランジスタＭＤ２、および回路１１４を有する。回路１１４はトランジスタＭＤ１、およびインバータＩＮＶ１を有する。回路１１３の出力論理は、回路１０のパストランジスタＭＳ１とパストランジスタＭＳ２の導通状態に応じて決定される。回路１１４は、プリチャージしたノードａ２の“Ｈ”を維持する機能を有する。トランジスタＭＤ２は、電位ＶＨ１が供給されるノードとノードａ２間を導通するためのパストランジスタであり、ノードａ２を高レベル（“Ｈ”）にプリチャージする機能を有する。トランジスタＭＤ２のゲートには信号ｗｒ３が入力される。トランジスタＭＤ２がオンである期間は、ノードａ２が“Ｈ”となるため、出力ノードの論理レベルは“Ｌ”に維持される。よって、回路１１３は、一種のダイナミックロジック回路である。トランジスタＭＤ２がオンである期間がプリチャージ期間であり、ノードａ２がＶＨ１に充電される。トランジスタＭＤ２がオフである期間が評価期間であり、パストランジスタＭＳ１、ＭＳ２のオン、オフによって、ノードａ２は電気的浮遊状態が維持され、その電位レベルが“Ｈ”が維持されるか、あるいは、放電され、その電位レベルが“Ｌ”になる。
【００４２】
＜動作例＞
図２は記憶回路１００のタイミングチャートの一例を示す。記憶回路１００はコンフィギュレーション・データである信号ｄａ１を保持し、コンフィギュレーション・データに依存した固定電位を出力する機能を有する回路である。図２ＡはノードＮ１に“Ｈ”を書き込む例であり、図２ＢはノードＮ１に“Ｌ”を書きこむ例である。
【００４３】
期間Ｐ１は、回路１１１の書き込み期間である。信号ｗｒ２が“Ｈ”であるためトランジスタＭＯ２がオン状態である。まず、回路１１１にデータが書き込まれる。このとき信号ｗｒ３が“Ｌ”になることでトランジスタＭＤ２がオン状態になる。つまり、ノードａ２は“Ｈ”となり、出力ノードが“Ｌ”となる。信号ｗｒ１が“Ｈ”になり、トランジスタＭＯ１がオンになることで、ノードＮ１に信号ｄａ１が書き込まれる。図２Ａの例ではノードＮ１は“Ｈ”となり、図２Ｂの例では“Ｌ”となる。トランジスタＭＯ１がオフになる、すなわち、ノードＮ１が浮遊ノードとなることで、ノードＮ１の電荷が保持される。したがって、回路１１１はデータ保持状態になる。
【００４４】
期間Ｐ２は、回路１１２の書き込み期間である。信号ｗｒ３が“Ｈ”になることでトランジスタＭＤ２はオフとなる。このとき、ノードＮ２は“Ｌ”から“Ｈ”になる。そのため、図２Ａの例では、パストランジスタＭＳ１およびパストランジスタＭＳ２がともに導通状態となり、ノードａ２とノードａ１との間が導通状態となるため、ノードａ１に供給されているＶＬ１によってノードａ２は“Ｌ”（ＶＬ１）となる。これにより、出力ノードは“Ｈ”となる。他方、図２Ｂの例では、ノードＮ２は“Ｌ”から“Ｈ”になるが、ノードＮ１の保持電位が“Ｌ”であるためパストランジスタＭＳ１が非導通状態である。ノードａ２とノードａ１との間が非導通状態であるため、ノードａ２は回路１１４によって“Ｈ”を維持し、出力ノードは“Ｌ”を維持する。信号ｗｒ２が“Ｌ”になりトランジスタＭＯ２がオフになることで、ノードＮ２は浮遊ノードとなるので、ノードＮ１の電荷が保持される。したがって、回路１１２はデータ保持状態になる。
【００４５】
期間Ｐ３はデータ出力期間である。ノードＮ１の電位に依存した論理をもつ信号が出力ノードから出力される。信号ｗｒ１が“Ｌ”、信号ｗｒ２が“Ｌ”、信号ｗｒ３が“Ｈ”を維持することでトランジスタＭＯ１、ＭＯ２、ＭＤ２はオフを維持する。図２Ａの例では、出力ノードから“Ｈ”の信号が出力され、図２Ｂの例では出力ノードから“Ｌ”の信号が出力される。
【００４６】
回路１１１および回路１１２は、ＯＳトランジスタの極小オフ電流によって不揮発性の記憶回路であり、データの保持に電力を必要としない。期間Ｐ３において、回路１１１、回路１１２はデータを保持する状態にあるため、これらに信号を供給する駆動回路は動作する必要がない。したがって、駆動回路はパワーゲーティングによって電源供給を停止することができる。上記構成により、記憶回路１００を組み込む半導体装置の消費電力を削減することができる。例えば、このような半導体装置において、出力ノードに電気的に接続されている組み合わせ回路が記憶回路１００から読み出したデータを処理している期間は、パワーゲーティングによって回路１１１、回路１１２、およびこれらの駆動回路への電源を遮断するような電源管理を行えばよい。
【００４７】
なお、チャネル部に酸化物半導体層を有するトランジスタにおいて、オフ電流が極めて小さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路の場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。
【００４８】
図１に示す記憶回路１００は組み合わせ回路（例えば、ルック・アップ・テーブル、マルチプレクサ等）が処理するデータを保持するための回路として用いることができ、様々な処理装置に適用することが可能である。例えば、ＰＬＤ（ブログラマブルロジックデバイス）のコンフィギュレーション・データを格納するコンフィギュレーション・メモリに記憶回路１００を適用することができる。
【００４９】
ＰＬＤは、１のプログラマブル・ロジック・エレメント（ＰＬＥ、論理ブロックともいう。）と、１の他のＰＬＥとの間の導通状態を制御するプログラミング可能なスイッチ回路を有する。ＰＬＥは、例えば、ルックアップテーブル（ＬＵＴ）やマルチプレクサなどの組み合わせ回路を有する。
【００５０】
ＰＬＤは、スイッチ回路の接続状態やＰＬＥの回路構成を変更することで、回路構成の変更が可能である。また、ＰＬＥが処理する論理を変更することで、ＰＬＤの機能を変更することができる。接続構造や論理を設定するためのデータがコンフィギュレーション・データと呼ばれ、コンフィギュレーション・データが格納されるための記憶回路がコンフィギュレーション・メモリと呼ばれる。コンフィギュレーション・データをコンフィギュレーション・メモリに格納することがコンフィギュレーションと呼ばれる。特に、コンフィギュレーション・メモリに格納されているコンフィギュレーション・データを書き換える（更新する）ことをリコンフィギュレーションとよぶ。ＰＬＤをユーザの目的に応じた回路構成に設定することは、所望のコンフィギュレーション・データを作成（プログラム）し、コンフィギュレーションすることで実現することができる。
【００５１】
マルチコンテキストＰＬＤ（ＭＣ−ＰＬＤ）は、コンフィギュレーション・データのセットを複数格納することが可能なコンフィギュレーション・メモリを有している。ＭＣ−ＰＬＤでは、ロードするコンフィギュレーション・データのセットを切り替えることでだけで、回路構成を高速に変更することができる。また、ＭＣ−ＰＬＤでは動的コンフィギュレーションが可能であり、処理の実行中に非選択のコンフィギュレーション・データのセットを書き換えることができる。記憶回路１００を応用することで、マルチコンテキストに対応したコンフィギュレーション・メモリ（以下、ＭＣコンフィギュレーション・メモリと呼ぶ）を構成することができる。図３に、そのような記憶回路の一例を示す。
【００５２】
＜＜記憶回路の構成例２＞＞
図３に示す記憶回路１０１は記憶回路１００の変形例であり、ｎ個（ｎは２以上の整数）の回路１０、回路１１３、ｎ本の配線２１、配線２２、配線２３、ｎ本の配線２４を有する。記憶回路１０１において、回路１１１−１１３の動作および機能は記憶回路１００と同様である。
【００５３】
ノードａ１は配線２５と電気的に接続されている。配線２５は電位ＶＬ１を供給する機能を有する。ノードａ２は回路１１３と電気的に接続されている。配線２１＜０＞−２１＜ｎ−１＞には、それぞれ、信号ｗｒ１＜０＞−ｗｒ１＜ｎ−１＞が入力される。配線２２には、信号ｃｆｇが入力される。配線２３には信号ｗｒ２が入力される。配線２４＜０＞−２４＜ｎ−１＞には、それぞれ、信号ｃｔｘ＜０＞−ｃｔｘ＜ｎ−１＞が入力される。なお、信号ｃｔｘ＜０＞−ｃｔｘ＜ｎ−１＞を信号ｃｔｘ＜ｎ−１：０＞と表記する場合がある。これは他の信号、回路１０等についても同様である。
【００５４】
回路１０＜０＞−１０＜ｎ−１＞はノードａ１とノードａ２との間に並列に電気的に接続されている。回路１０＜ｊ＞は、回路１１＜ｊ＞および回路１２＜ｊ＞を有する（ｊは０以上ｎ−１以下の整数）。回路１１＜ｊ＞はパストランジスタＭＳ１および回路１１１＜ｊ＞を有し、配線２１＜ｊ＞および配線２２と電気的に接続されている。回路１２＜ｊ＞はパストランジスタＭＳ２および回路１１２＜ｊ＞を有し、配線２３および配線２４＜ｊ＞と電気的に接続されている。回路１１＜ｎ−１：０＞は、ｎ個のコンフィギュレーション・データを格納することができる記憶回路を成している。信号ｃｆｇはコンフィギュレーション・データ信号として機能することができる。回路１２＜ｎ−１：０＞によって、コンフィギュレーション・データを出力する回路１１＜ｊ＞が選択される。このように、ｎ個の回路１２は、コンテキストを選択するためのセレクタを成している。
【００５５】
よって、コンテキスト機能が不要であれば、各回路１０を、回路１２を設けない回路構成とすればよい。
【００５６】
＜動作例＞
図４、図５に記憶回路１０１の動作例を示す。ここでは、信号ｃｆｇはコンフィギュレーション・データ信号であり、コンテキストを選択する機能を有する。信号ｃｔｘ＜ｎ−１：０＞のうちｃｔｘ＜ｊ＞のみが“Ｈ”となることでアドレス番号ｊ（行番号）の回路１１２＜ｊ＞のパストランジスタＭＳ２が導通状態となり、回路１１１＜ｊ＞が格納しているコンフィギュレーション・データに依存する論理が出力ノードから出力される。以下、この状態をＣｏｎｔｅｘｔ＜ｊ＞が選択される、と表現することもある。
【００５７】
期間Ｐ１は、コンフィギュレーション動作が行われる。期間Ｐ１−１では、トランジスタＭＤ２をオンにしてノードａ２の電位をＶＨ２にプリチャージする。ここでＶＨ２は高電源電位である。すなわち、期間Ｐ１−１では、ノードａ２の論理レベルを“Ｈ”にすることで、出力ノードを“Ｌ”に固定する。信号ｗｒ１＜ｎ−１：０＞が順次”Ｈ“となり、信号ｗｒ２を“Ｈ”にして、回路１１＜０＞−１１＜ｎ−１＞に信号ｃｆｇを書き込む。ここでは、ノードＮ１＜０＞、Ｎ＜ｎ−１＞には“Ｈ”のコンフィギュレーション・データが書き込まれ、他のノードＮには、”Ｌ”のコンフィギュレーション・データが書き込まれる。期間Ｐ１−２では、信号ｗｒ３を“Ｈ”にすることでトランジスタＭＤ２をオフにする。信号ｗｒ２を“Ｈ”にして、回路１２＜ｎ−１：０＞に、信号ｃｔｘ＜ｎ−１：０＞を書き込む。ここでは、Ｃｏｎｔｅｘｔ＜０＞を選択するため、信号ｃｔｘ＜０＞のみが“Ｈ”であり、他の信号ｃｔｘ＜ｎ−１：１＞は“Ｌ”である。
【００５８】
期間Ｐ２は、データの読み出し動作が行われる。つまり、記憶回路１０１を組み込んだＰＬＤが通常動作をする期間である。Ｃｏｎｔｅｘｔ＜０＞が選択されているので、回路１１＜０＞のコンフィギュレーション・データが出力される。ノードＮ１＜０＞が“Ｈ”であるため、回路１１＜０＞のパストランジスタＭＳ１と回路１２＜０＞のパストランジスタＭＳ２が導通状態となり、ノードａ２の電位が“Ｌ”となる。したがって、出力ノードから“Ｈ”の信号が出力される。
【００５９】
期間Ｐ３は、コンテキストの切り替え動作が行われる。図５の例では、Ｃｏｎｔｅｘｔ＜０＞からＣｏｎｔｅｘｔ＜１＞に切り替えるため、回路１２＜０＞−１２＜ｎ−１＞のコンテキスト・データが書き換えられる。まず、期間Ｐ１−２と同じ論理レベルの信号ｃｔｘ＜ｎ−１：０＞が入力される。そして、信号ｗｒ２を“Ｈ”にする。次に、信号ｗｒ３を“Ｌ”にすることでトランジスタＭＤ２をオンにし、信号ｃｔｘ＜ｎ−１：０＞を“Ｌ”にすることで回路１２＜０＞−１２＜ｎ−１＞のパストランジスタＭＳ２を非導通状態とし、ノードａ１とノードａ２との間の貫通電流を防止する。信号ｗｒ３が“Ｈ”になると、トランジスタＭＤ２がオフ状態となる。また、信号ｃｔｘ＜１＞が“Ｈ”、他の信号ｃｔｘが“Ｌ”となることで、ノードＮ２＜１＞に“Ｈ”、他のノードＮ２に“Ｌ”が与えられる。
【００６０】
期間Ｐ４では、Ｃｏｎｔｅｘｔ＜１＞が選択される。ノードＮ１＜１＞が“Ｌ”であるため、ノードａ２は“Ｈ”を維持する。したがって、出力ノードからは“Ｌ”の信号が出力される。
【００６１】
記憶回路１００、１０１は、パストランジスタをベースにした回路であるため、ＳＲＡＭと比較して少ない素子数で１のデータを保持することができる。よって、記憶回路１００、１０１を組み込んだ半導体装置を小型化でき、また消費電力を低減できる。また、ＳＲＡＭは、１のデータを保持するため、その反転データ信号をメモリセルに書き込む必要があるが、記憶回路１００、１０１はその必要がない。そのため、記憶回路１００、１０１の書き込み回路、および読み出し回路の構成を簡単化することができる。
【００６２】
＜＜スイッチ回路の構成例＞＞
図１に示す回路１０は、プログラム可能なスイッチ回路として用いることができる。そのようなスイッチ回路の例を図６―図８に示す。
【００６３】
図６に示すスイッチ回路１２０は、図１に示す回路１０で構成されており、ノードａ１が入力ノードＩＮであり、ノードａ２が出力ノードＯＵＴである。
【００６４】
図７に示すスイッチ回路１２１は、ｎ個の回路１０で構成されており、記憶回路１０１から回路１１３を除いた回路に対応する。スイッチ回路１２１は、マルチコンテキストに対応したスイッチ回路である。ｎ個の回路１０の何れか１つのパストランジスタＭＳ２を導通し、同回路１０のパストランジスタＭＳ１の導通状態によって入力ノードＩＮと出力ノードＯＵＴとの間の接続状態が決定する。
【００６５】
図８に示すスイッチ回路１２２は複数のスイッチ回路１２１を有する。スイッチ回路１２１は、ｐ行ｑ列のアレイ状に配列されている（ｐ、ｑは２以上の整数）。入力ノードＩＮ＜ｊ＞（ｊは０以上、ｑ−１以下の整数）は、第ｊ列に配列されたｐ個のスイッチ回路１２１により、ＯＵＴ＜０＞−ＯＵＴ＜ｐ−１＞と電気的に接続される。なお、各スイッチ回路１２１の導通状態はコンフィギュレーション・データに依存する。
【００６６】
＜＜ＰＬＤの構成例＞＞
図９にＰＬＤの構成例を示す。図９はマルチコンテキスト方式のＰＬＤの一例を示す。図９に示すＰＬＤ２００は、ロジック部、入出力部および周辺回路を有する。ロジック部は、ロジックアレイ（ＬＡ）２１１、２１２、スイッチアレイ（ＳＷＡ）２２１−２２３を有する。入出力部は、入出力アレイ（ＩＯＡ）２２４、２２５を有する。周辺回路はロジック部および入出力部を駆動するための機能回路を有する。例えば、周辺回路は、クロック生成装置２３０、コンフィギュレーション・コントローラ２３１、コンテキスト・コントローラ２３２、列駆動回路２３４、行駆動回路２３５を有する。
【００６７】
ＬＡ２１１、２１２は、それぞれ複数のプログラマブル・ロジック・エレメント（ＰＬＥ）２０を有する。図９の例では、ＬＡ２１１は１０個のＰＬＥ２０（ＰＬＥ＿００−ＰＬＥ＿０９）を有し、ＬＡ２１２は１０個のＰＬＥ２０（ＰＬＥ＿１０−ＰＬＥ＿１９）を有する。ＩＯＡ２２４、２２５は、ＰＬＤ２００の外部端子とＬＡ２１１、２１２との間の信号の入出力を制御する機能を有する。ＩＯＡ２２４、２２５それぞれ、互いに異なる外部端子と電気的に接続されている複数の入出力回路（ＩＯ）を有する。図９の例では、ＩＯＡ２２４は１０個の入出力回路（ＩＯ＿００−ＩＯ＿０９）を有し、ＩＯＡ２２５は１０個の入出力回路（ＩＯ＿１０−ＩＯ＿１９）を有する。
【００６８】
ＳＷＡ２２１−２２３には、図８のスイッチ回路１２２が適用されている。ＳＷＡ２２１−２２３はそれぞれ複数のスイッチ回路３１を有する。スイッチ回路３１内の表記は、スイッチ回路３１の機能を表している。例えば、“ＰＬＥ０＊  ｔｏ  ＩＯ００”とは、スイッチ回路３１が、ＰＬＥ＿００−ＰＬＥ＿０９の出力ノードとＩＯ＿００の入力ノードとの間の導通状態を制御するためのスイッチであることを示しており、コンフィギュレーション・データおよびコンテキスト・データに従って、スイッチ回路３１は、ＰＬＥ＿００−ＰＬＥ＿０９とＩＯ＿００との電気的な接続関係を決定する。
【００６９】
クロック生成装置２３０は、外部から入力されるクロック信号から、ＰＬＤ２００内で使用される１または複数のクロック信号を生成する機能を有する。列駆動回路２３４は信号ｃｆｇを生成する機能を有する。行駆動回路２３５は信号ｗｒ１を生成する機能を有する。コンフィギュレーション・コントローラ２３１は、列駆動回路２３４および行駆動回路２３５を制御する機能を有する。コンテキスト・コントローラ２３２は、コンテキスト・データの書き込み、および書き換えを制御する機能を有する。コンテキスト・コントローラ２３２は、信号ｗｒ２、信号ｃｔｘおよび信号ｗｒ３を生成する機能を有する。
【００７０】
＜＜ＰＬＥの構成例＞＞
図１０はＰＬＥ２０の構成例を示す。ＰＬＥ２０はプログラム可能な論理回路であり、ロジックセル（ＬＣＥＬＬ）２５０、およびコンフィギュレーション・メモリ部２５１を有する。ＬＣＥＬＬ２５０の機能は、コンフィギュレーション・メモリ部２５１から出力されるコンフィギュレーション・データで決定される。ＬＣＥＬＬ２５０は、データ信号ｄａｔａｉｎの論理に応じた信号ｄａｔａｏｕｔを生成する機能を有する。ＬＣＥＬＬ２５０には、クロック信号ＣＬＫ、リセット信号ＲＥＳＥＴ等の制御信号が入力される。
【００７１】
コンフィギュレーション・メモリ部２５１は、複数の記憶回路２５５を有する。記憶回路２５５は、図３の記憶回路１０１で構成されている。ここでは、記憶回路２５５がｐ行ｑ列のアレイ状に配置されている（ｐ、ｑは２以上の整数）。第ｊ行、第ｋ列の記憶回路２５５には、信号ｗｒ１＜ｊｎ−１：（ｊ−１）ｎ＞、および信号ｃｆｇ＜ｋ−１＞が入力される。ここで、ｊは１以上ｐ以下の整数であり、ｋは１以上ｑ以下の整数である。コンフィギュレーション・メモリ部２５１の記憶回路２５５に共通して、プリチャージ用の信号ｗｒ３、およびコンフィギュレーション用の信号ｗｒ２、ｃｔｘ＜ｎ−１：０＞が入力される。
【００７２】
＜＜ＬＣＥＬＬの構成例＞＞
図１１はＬＣＥＬＬ２５０の構成例を示す。図１１に示すＬＣＥＬＬ２５０は、複数のロジック回路を有する。例えば、排他的論理和回路群（ＥＸＯＲｓ）２６１、マルチプレクサ（ＭＵＸ）２６２、セレクタ（ＳＥＬ）２６３、２６４、フリップフロップ回路（ＦＦ）２６５を有する。ＦＦ２６５は、レジスタとして機能する回路である。ＦＦ２６５は、データが入力される端子Ｄ、リセット信号ＲＥＳＥＴが入力される端子ＸＲ、クロック信号ＣＬＫが入力される端子、データを出力する端子Ｑを有する。コンフィギュレーション・メモリ部２５１から出力されるコンフィギュレーション・データによって、ＬＣＥＬＬ２５０内の組み合わせ回路（２６２―２６４）の論理機能が変更される。
【００７３】
データ信号ｄａｔａｉｎ＿Ｌは、スイッチ回路３１を経てＬＣＥＬＬ２５０に入力される。データ信号ｄａｔａｏｕｔ＿Ｌは、他のスイッチ回路３１に入力される。複数のＬＣＥＬＬ２５０によってキャリーチェーンを形成するため、隣接するＬＣＥＬＬ２５０間で、キャリー信号（ｃａｒｒｙ  ｓｉｇｎａｌｓ）の入出力が行われる。また、複数のＬＣＥＬＬ２５０によってレジスタチェーンを形成するため、隣接するＬＣＥＬＬ２５０間でレジスタチェーン信号（ｒｅｇｉｓｔｅｒ  ｃｈａｉｎ  ｓｉｇｎａｌ）の入出力が行われる。
【００７４】
＜＜ＰＬＤのデバイス構造＞＞
図１２に、ＰＬＤ２００のデバイス構造の一例を示す。図１２Ａは、ＰＬＤ２００として試作した回路を特定の線で切った断面図ではなく、ＰＬＤ２００の層構造、接続構造等の理解が容易になるように表した断面図である。ここでは、代表して、回路１０（図１）を図示している。回路１０は、スイッチ回路３１、ＰＬＥ２０の記憶回路２５５に設けられている回路である。
【００７５】
図１２Ａにおいて、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
【００７６】
ここでは、パストランジスタＭＳ１、ＭＳ２はプレナー型であり、半導体基板７００に作製されている。半導体基板として、例えば単結晶シリコンウエハを用いればよい。７０１は素子分離層である。半導体基板７００の半導体はシリコンに限定されない、その他、ゲルマニウム、炭化シリコン、シリコンゲルマニウム等からなる第１４族元素の半導体基板、窒化ガリウムなどの化合物からなる化合物半導体基板でもよい。パストランジスタＭＳ１、ＭＳ２は、不純物領域７４０、導電層７４１、ゲート絶縁層７４２、および側壁絶縁層７４３を有する。
【００７７】
パストランジスタＭＳ１、ＭＳ２は、側壁絶縁層７４３の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。特に、パストランジスタＭＳ１、ＭＳ２をｎ型とする場合は、ホットキャリアによる劣化を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。
【００７８】
また、パストランジスタＭＳ１、ＭＳ２としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層７４３を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の動作の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【００７９】
ここでは、半導体基板７００がバルク型であるが、ＳＯＩ型でもよい。また、ＳＯＩ型半導体基板の半導体層を支持する基板は半導体基板でもよいし、絶縁基板でもよいし、導電体基板でもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板が挙げられる。導電体基板としては、例えば、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。また、可撓性基板（例えば、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなど）を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【００８０】
また半導体基板７００を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【００８１】
図１２Ｂ、Ｃに示すトランジスタＭＳ７０を、パストランジスタＭＳ１、ＭＳ２に適用することができる。図１２Ｃは、図１２Ｂの切断線Ｅ−Ｆによる断面図である。トランジスタＭＳ７０は、チャネルが形成される半導体層７５６と、不純物領域７５１と、不純物領域７５５と、ゲート絶縁膜７５３と、ゲート電極７５２と、側壁絶縁層７５４と、素子分離層７０１を有する。半導体層７５６は凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７５３及びゲート電極７５２が設けられている。このようなトランジスタは半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板７００の一部を加工して凸部を形成する場合を示したが、ＳＯＩ型半導体基板を加工して凸形状を有する半導体層を形成してもよい。
【００８２】
パストランジスタＭＳ１、ＭＳ２を覆って絶縁層７０３が設けられている。絶縁層７０３上に、トランジスタＭＯ１、ＭＯ２および容量素子Ｃ１が設けられている。絶縁層７０４がトランジスタＭＯ１、ＭＯ２および容量素子Ｃ１を覆っている。トランジスタＭＯ１、トランジスタＭＯ２は、チャネルが形成される酸化物半導体層を有するＯＳトランジスタである。ＯＳトランジスタの詳細は実施の形態３で説明する。ここでは、トランジスタＭＯ１、ＭＯ２は、図１７Ａに示すＯＳトランジスタ５０２と同様のデバイス構造を有する。
【００８３】
絶縁層７０３、７０４は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体層中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭＯ１、ＭＯ２の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【００８４】
トランジスタＭＯ１、ＭＯ２、容量素子Ｃ１は、絶縁層７０３上に形成されている。絶縁層７０５により、トランジスタＭＯ１、ＭＯ２のゲート絶縁層および容量素子Ｃ１の誘電体が構成されている。トランジスタＭＯ１は酸化物半導体層７１０＿１、および導電層７２０−７２２を有する。トランジスタＭＯ２は酸化物半導体層７１０＿２、および導電層７２４−７２６を有する。容量素子Ｃ１は導電層７２１、７２３を有する。酸化物半導体層７１０＿１、７１０＿２は、酸化物半導体層７１１−７１３を有する。
【００８５】
回路１０として機能するように、導電層７３０、７３１およびプラグ７３２―７３４により、パストランジスタＭＳ１、ＭＳ２、トランジスタＭＯ１、ＭＯ２および容量素子Ｃ１が配線される。
【００８６】
導電層７２０−７２６、７３０、７３１は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００８７】
プラグ７３２―７３４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００８８】
図１２Ａでは、容量素子Ｃ１をトランジスタＭＯ１、ＭＯ２と同じ層に設けている例である。容量素子Ｃ１をトランジスタＭＯ１、ＭＯ２に積層してもよい。またトランジスタＭＯ１、ＭＯ２とパストランジスタＭＳ１、ＭＳ２との間にある層に設けてもよい。
【００８９】
（実施の形態２）
本実施の形態では、上掲の実施の形態の半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例等について説明する。
【００９０】
図１３Ａは、電子部品に適用される半導体装置の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【００９１】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１３Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【００９２】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【００９３】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【００９４】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【００９５】
電子部品は、上述の実施の形態の半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。
【００９６】
完成した電子部品の斜視模式図を図１３Ｂに示す。図１３Ｂでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１３Ｂに示すように、電子部品１０００は、リード１００１及び回路部１００３を示している。電子部品１０００は、例えばプリント基板１００２に実装される。このような電子部品１０００が複数組み合わされて、それぞれがプリント基板１００２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板１００４は、電子機器等の内部に設けられる。
【００９７】
本実施の形態に係るＰＬＤ自体をプロセッサとして、あるいはＰＬＤをＣＰＵ（中央演算処理装置）、ＭＣＵ（マイクロコントローラユニット）、センサデバイス等に組み込んで、各種の処理を実行するプロッセサとして用いることができる。ＰＬＤと他の回路を１つの半導体チップ（ＩＣチップ）実装した、Ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ（ＳＯＣ、ＳｏＣ）として電子部品を構成することができる。センサデバイスにＰＬＤを組み込む場合、複数のセンサで検出されたデータを１のＰＬＤで処理するようにすることで、電子部品の小型化、多機能化が可能である。
【００９８】
また、実施の形態１に係る半導体装置は、動的消費電力を低減できるため、これを組み込んだ電子部品のプロセッサ自体の消費電力も低減できる。このようなプロセッサは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器のプロセッサに用いることが可能である。本実施の形態により、電子機器の小型化、消費電力を削減することが可能である。
【００９９】
例えば、電子機器には、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体の画像データを読み出し、その画像を表示するディスプレイを有する装置）等が挙げられる。その他に、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１４に示す。
【０１００】
図１４Ａは携帯型ゲーム機の構成例を示す。携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。
【０１０１】
図１４Ｂは携帯情報端末の構成例を示す。携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２とが接続されており、筐体９１１と筐体９１２との間の角度は、接続部９１５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間の角度によって、表示部９１３で表示される画像の向きの変更や、画像の表示／非表示の切り換えを行う構成としてもよい。また、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を適用してもよい。
【０１０２】
図１４Ｃはノート型パーソナルコンピュータの構成を示す。パーソナルコンピュータ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。
【０１０３】
図１４Ｄは家庭用電化製品の一例であり、ここでは電気冷凍冷蔵庫を示す。電気冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。
【０１０４】
図１４Ｅはビデオカメラの構成例を示す。ビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は、接続部９４６により接続されており、筐体９４１と筐体９４２の間の角度は接続部９４６により変更可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行う構成としてもよい。
【０１０５】
図１４Ｆは自動車の構成の一例を示す外観図である。自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。自動車９５０は、エンジンを動力とするものでもよいし、電気自動車、またはハイブリッド自動車であってもよい。
【０１０６】
（実施の形態３）
本実施の形態では、酸化物半導体、およびＯＳトランジスタ等について説明する。
【０１０７】
＜＜ＯＳトランジスタ構成例１＞＞
図１５にＯＳトランジスタの構成の一例を示す。図１５ＡはＯＳトランジスタの構成の一例を示す上面図である。図１５Ｂは、ｙ１−ｙ２線断面図であり、図１５Ｃはｘ１−ｘ２線断面図であり、図１５Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１５Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図１５Ｃおよび図１５Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図１５Ａでは、一部の構成要素が省略されている。
【０１０８】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体（ＯＳ）層５２１−５２３、導電層５３０、導電層５４１、および導電層５４２を有する。絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極として機能する。ここでは、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３をまとめてＯＳ層５２０と呼ぶ。
【０１０９】
図１５Ｂ、Ｃに示すように、ＯＳ層５２０は、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３の順に積層している部分を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２３とでなる積層上に設けられており、それぞれ、積層上面、および積層のチャネル長方向の側面と接している。また図１５の例では、導電層５４１、５４２は絶縁層５１２とも接している。ＯＳ層５２３は、ＯＳ層５２１、５２２、および導電層５４１、５４２を覆うように形成されている。ＯＳ層５２３の下面はＯＳ層５２２の上面と接している。
【０１１０】
ＯＳ層５２０において、絶縁層５１３を介して、ＯＳ層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１５Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、ＯＳ層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、ＯＳ層５２２の全体に（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流を有することができる。
【０１１１】
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。
【０１１２】
ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、ＯＳ層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０がＯＳ層５２２の下方まで伸び、ＯＳ層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。
【０１１３】
図１５に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができるＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。チャネル長は少なくとも１０ｎｍとすればよい。
【０１１４】
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。
【０１１５】
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１１６】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１１７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１１８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１１９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１２０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１２１】
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
【０１２２】
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２はＯＳ層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１２３】
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。
【０１２４】
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）等の金属、もしくはこれら金属を主成分とする合金、またはこれらを主成分とする化合物で形成することが好ましい。
【０１２５】
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。
【０１２６】
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１２７】
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０１２８】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一形態は、これらに限定されない。
【０１２９】
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体膜と接して設けることで、酸化物半導体膜との界面に酸化マンガンを形成することができ、酸化マンガンの存在によりＣｕの拡散を防ぐことができる。よって、Ｃｕ−Ｍｎ合金層を導電層５４１、導電層５４２に用いることが好ましい。また、後述する導電層５３１（図１７）も、導電層５３０と同様に作製することができる。
【０１３０】
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、ＯＳ層５２０からの酸素の外部への拡散と、外部からＯＳ層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１３１】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物のＯＳ層５２０への混入防止、ＯＳ層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。
【０１３２】
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。
【０１３３】
＜酸化物半導体層＞
ＯＳ層５２１−５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ等）がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であり、または、酸素との結合エネルギーがインジウムよりも高い元素であり、または、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、ＯＳ層５２１−５２３は、インジウムを含む酸化物層に限定されない。ＯＳ層５２１−５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ層、Ｚｎ−Ｍｇ酸化物等で形成することができる。また、ＯＳ層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、ＯＳ層５２１、ＯＳ層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
【０１３４】
ＯＳ層５２２は、インジウムを含む酸化物半導体に限定されない。ＯＳ層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１３５】
ＯＳ層５２２は、例えば、エネルギーギャップが大きい酸化物で形成するとよい。ＯＳ層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１３６】
ＯＳ層５２２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。酸化物半導体はＺｎを含むと結晶化しやすくなる場合があるため、ＯＳ層５２２はＺｎを含むことが好ましい。
【０１３７】
ＯＳ層５２２とＯＳ層５２１の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、ＯＳトランジスタ５０１の閾値電圧が変動してしまう。そのため、ＯＳ層５２１は、ＯＳ層５２２を構成する金属元素の少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３の界面には、界面準位が形成されにくくなり、ＯＳトランジスタ５０１の閾値電圧等の電気特性のばらつきを、低減することができる。
【０１３８】
ＯＳ層５２３は、ＯＳ層５２２を構成する金属元素を少なくとも１つをその構成要素に含むことが好ましい。これにより、ＯＳ層５２２とＯＳ層５２３との界面では、界面散乱が起こりにくくなり、キャリアの動きが阻害されにくくなるので、ＯＳトランジスタ５０１の電界効果移動度を高くすることができる。
【０１３９】
ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３は、少なくともインジウムを含むと好ましい。なお、ＯＳ層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、ＯＳ層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、ＯＳ層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、ＯＳ層５２３は、ＯＳ層５２１と同種の酸化物を用いても構わない。または、ＯＳ層５２１または／およびＯＳ層５２３がインジウムを含まなくても構わない場合がある。例えば、ＯＳ層５２１または／およびＯＳ層５２３が酸化ガリウムとすることができる。
【０１４０】
ＯＳ層５２１−５２３のうち、ＯＳ層５２２が最もキャリア移動度が高いことが好ましい。これにより、絶縁層５１１から離間しているＯＳ層５２２にチャネルを形成することができる。
【０１４１】
例えば、Ｉｎ−Ｍ−Ｚｎ酸化物等のＩｎを含む酸化物は、Ｉｎの含有率を高めることでキャリア移動度を高めることができる。Ｉｎ−Ｍ−Ｚｎ酸化物では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。
【０１４２】
酸化物半導体膜をスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる場合がある。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物のターゲットを用いる場合、酸化亜鉛は、酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースとＩｎ−Ｇａ−Ｚｎ酸化物膜との組成のずれが生じやすい。具体的には、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物膜は、Ｚｎの含有量がソースよりも少なくなる。したがって、あらかじめ組成の変化を考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外にも圧力や成膜に用いるガスなどの影響でも変化する。
【０１４３】
ＯＳ層５２２がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：１：１、３：１：２、または４：２：４．１が好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１のターゲットを用いて成膜された半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。
【０１４４】
ＯＳ層５２１及びＯＳ層５２３がスパッタリング法で作製されたＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるターゲットの金属元素の原子数比Ｉｎ：Ｍ：Ｚｎは、１：３：２、または１：３：４が好ましい。
【０１４５】
酸化物半導体膜をスパッタリング法で成膜する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、ターゲットは、成膜する酸化物半導体の組成にあわせて、適宜選択すればよい。
【０１４６】
高純度真性または実質的に高純度真性である酸化物半導体を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体に水分等が取り込まれることを可能な限り防ぐことができる。
【０１４７】
＜エネルギーバンド構造＞
次に、ＯＳ層５２１、ＯＳ層５２２、およびＯＳ層５２３の積層により構成されるＯＳ層５２０の機能およびその効果について、図１６Ｂに示すエネルギーバンド構造図を用いて説明する。図１６Ａは、ＯＳトランジスタ５０１のチャネル領域を拡大した図であり、図１５Ｂの部分拡大図である。図１６Ｂに、図１６Ａで点線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０１のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０１を例に説明するが、ＯＳトランジスタ５０２−５０６でも同様である。
【０１４８】
図１６Ｂ中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
【０１４９】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ  ＪＯＢＩＮ  ＹＶＯＮ社  ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社  ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
【０１５０】
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０１５１】
ＯＳ層５２２は、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の大きい酸化物層である。例えば、ＯＳ層５２２として、ＯＳ層５２１およびＯＳ層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１５２】
ＯＳトランジスタ５０１のゲート（導電層５３０）に電圧を印加すると、ＯＳ層５２１、ＯＳ層５２２、ＯＳ層５２３のうち、電子親和力が大きいＯＳ層５２２にチャネルが形成される。
【０１５３】
インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、ＯＳ層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１５４】
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０１５５】
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。
【０１５６】
また、ＯＳ層５２１とＯＳ層５２２との間にはＯＳ層５２１とＯＳ層５２２の混合領域が存在する場合がある。また、ＯＳ層５２３とＯＳ層５２２との間にはＯＳ層５２３とＯＳ層５２２の混合領域が存在する場合がある。混合領域は、界面準位密度が低くなるため、ＯＳ層５２１−５２３の積層体（ＯＳ層５２０）は、それぞれの界面近傍においてエネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１５７】
このようなエネルギーバンド構造を有するＯＳ層５２０において、電子はＯＳ層５２２を主として移動することになる。そのため、ＯＳ層５２１と絶縁層５１２との界面に、または、ＯＳ層５２３と絶縁層５１３との界面に準位が存在したとしても、これらの界面準位により、ＯＳ層５２０中を移動する電子の移動が阻害されにくくなるため、ＯＳトランジスタ５０１のオン電流を高くすることができる。
【０１５８】
また、図１６Ｂに示すように、ＯＳ層５２１と絶縁層５１２の界面近傍、およびＯＳ層５２３と絶縁層５１３の界面近傍には、それぞれ、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、ＯＳ層５２１、およびＯＳ層５２３があることにより、ＯＳ層５２２とトラップ準位Ｅｔ５０２とを遠ざけることができる。ＯＳトランジスタ５０１は、チャネル幅方向において、ＯＳ層５２２の上面と側面がＯＳ層５２３と接し、ＯＳ層５２２の下面がＯＳ層５２１と接して形成されている（図１５Ｃ参照）。このように、ＯＳ層５２２をＯＳ層５２１とＯＳ層５２３で覆う構成とすることで、トラップ準位Ｅｔ５０２の影響をさらに低減することができる。
【０１５９】
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、ＯＳ層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタの閾値電圧はプラス方向にシフトしてしまう。従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、ＯＳトランジスタ５０１の閾値電圧の変動が低減され、ＯＳトランジスタ５０１の電気特性を良好なものとすることができるため、好ましい。
【０１６０】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル領域の物理的な凹凸が大きい場合にも阻害される。または、チャネル領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０１６１】
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、ＯＳ層５２２の上面または下面（被形成面、ここではＯＳ層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
【０１６２】
例えば、ＯＳ層５２２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、ＯＳ層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。例えば、ＯＳ層５２２のある深さにおいて、または、ＯＳ層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１６３】
ＯＳ層５２２の酸素欠損を低減するために、例えば、絶縁層５１２に含まれる過剰酸素を、ＯＳ層５２１を介してＯＳ層５２２まで移動させる方法などがある。この場合、ＯＳ層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１６４】
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造を有する場合、ＯＳ層５２２の全体にチャネルが形成されるようにすることができる。ＯＳ層５２２の厚さは１０ｎｍ以上１００ｎｍ以下、または１０ｎｍ以上３０ｎｍ以下とすればよい。
【０１６５】
また、トランジスタのオン電流を高くするためには、ＯＳ層５２３を薄くすればよい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有するＯＳ層５２３とすればよい。一方、ＯＳ層５２３は、ＯＳ層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、ＯＳ層５２３は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有するＯＳ層５２３とすればよい。また、ＯＳ層５２３は、絶縁膜５１２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１６６】
また、信頼性を高くするためには、ＯＳ層５２１は厚く、ＯＳ層５２３は薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有するＯＳ層５２１とすればよい。ＯＳ層５２１を厚くすることで、隣接する絶縁体とＯＳ層５２１との界面からチャネルの形成されるＯＳ層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有するＯＳ層５２１とすればよい。
【０１６７】
酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。
【０１６８】
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０１６９】
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【０１７０】
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有していればよい。
【０１７１】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０１７２】
図１５は、ＯＳ層５２０が３層構造の例であるが、これに限定されない。例えば、ＯＳ層５２０をＯＳ層５２１またはＯＳ層５２３のない２層構造とすることができる。または、ＯＳ層５２１の上もしくは下、またはＯＳ層５２３上もしくは下に、ＯＳ層５２１、ＯＳ層５２２およびＯＳ層５２３として例示した酸化物半導体層のいずれか一を有する４層構造とすることもできる。または、ＯＳ層５２０の任意の層の間、ＯＳ層５２０の上、ＯＳ層５２０の下のいずれか二箇所以上に、ＯＳ層５２１―５２３として例示した酸化物半導体層を一または複数を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
【０１７３】
＜＜ＯＳトランジスタの構成例２＞＞
図１７Ａに示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。ＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。ＯＳトランジスタ５０２は、導電層５４１および導電層５４２の形状、および絶縁層５１１上に導電層５３１が設けられていることが、ＯＳトランジスタ５０１と異なる。
【０１７４】
導電層５３１はバックゲート電極として機能する。導電層５３１に、一定の電位を供給してもよいし、導電層５３０と同じ電位や同じ信号を供給してもよいし、異なる電位や異なる信号を供給してもよい。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。
【０１７５】
ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、ＯＳ層５２１とＯＳ層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、ＯＳ層５２１およびＯＳ層５２２の側面に接する領域を有していない。
【０１７６】
例えば、次のような工程を経て、ＯＳ層５２１、５２２、導電層５４１、５４２を作製することができる。ＯＳ層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、ＯＳ層５２１とＯＳ層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
【０１７７】
導電層５３１は、ＯＳトランジスタ５０２のバックゲート電極として機能させることができる。図１５に示すＯＳトランジスタ５０１や後述するＯＳトランジスタ５０３−５０６（図１７（Ｂ）、（Ｃ）及び図１８）にも、導電層５３１を設けることができる。
【０１７８】
＜＜ＯＳトランジスタの構成例３、４＞＞
図１７Ｂに示すＯＳトランジスタ５０３はＯＳトランジスタ５０１の変形例であり、図１７Ｃに示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、ＯＳ層５２３および絶縁層５１３がエッチングされている。そのため、ＯＳ層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
【０１７９】
＜＜ＯＳトランジスタの構成例５、６＞＞
図１８Ａに示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１８Ｂに示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、ＯＳ層５２３と導電層５４１との間に層５５１を有し、ＯＳ層５２３と導電層５４２との間に層５５２を有する。
【０１８０】
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で、または、導電層５４１、５４２よりも抵抗が高い導電体層で、形成することができる。例えば、層５５１、層５５２、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの１または複数を含んでも構わない。
【０１８１】
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１８２】
また、層５５１、５５２は、ＯＳ層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。
【０１８３】
層５５１、５５２は、導電層５４１、５４２よりも高抵抗であることが好ましい。また、層５５１、５５２は、ＯＳトランジスタ５０５、５０６のチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率は、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下であるとよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。これにより、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても飽和特性を良好にすることができる。なお、動作中にＯＳトランジスタ５０５、５０６のソースとドレインとが入れ替わらない回路構成であれば、層５５１または層５５２の一方のみ（例えば、ドレイン側）を設けるほうが好ましい場合がある。
【０１８４】
＜＜酸化物半導体の構造について＞＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。
【０１８５】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０１８６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１８７】
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１８８】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１８９】
ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０１９０】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１９１】
また、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることを確認することができる。
【０１９２】
また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。
【０１９３】
酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０１９４】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０１９５】
また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
【０１９６】
また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１９７】
＜微結晶酸化物半導体＞
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０１９８】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０１９９】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２００】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２０１】
＜非晶質酸化物半導体＞
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。
【０２０２】
非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ  ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。
【０２０３】
＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０２０４】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。鬆を有するため、ａ−ｌｉｋｅ  ＯＳは不安定な構造である。また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳはｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２０５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２０６】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２０７】
酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタの半導体層を、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜から形成してもよい。
【０２０８】
＜＜成膜方法＞＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
【０２０９】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２１０】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２１１】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２１２】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２１３】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに換えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いることも可能であるが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用いてもよい。
【実施例１】
【０２１４】
本発明の一形態であるマルチコンテキストＦＰＧＡが作製され、この動作検証が行われた。本実施例ではこれについて説明する。
【０２１５】
実施の形態１等が示したように、ＯＳトランジスタは、酸化物半導体が活性層であるため、オフ電流が極めて小さい。例えば、８５℃での規格化されたオフ電流が１×１０−２１Ａ／μｍ未満であることが実現できる。ＯＳトランジスタを適用することで、データの保持に電源の供給が不要な、所謂不揮発性メモリとして、コンフィギュレーション・メモリ（以下、ＣＭと呼ぶ場合がある。）を用いることができる。
【０２１６】
＜＜試作したＦＰＧＡ＞＞
試作したＦＰＧＡは、コンテキスト数が２のマルチコンテキストＦＰＧＡである。図１９は試作したＦＰＧＡのチップ写真を示す。チップは、Ｓｉ  ＦＥＴ（電界効果トランジスタ）で構成されたＣＭＯＳ回路とＯＳ  ＦＥＴとを組み合わせたハイブリッドデバイスである。本ＦＰＧＡのＣＭには記憶回路１０１（図３）が適用され、ＰＬＥ間の配線スイッチ（ＲＳ、ルーティング・スイッチ）にはスイッチ回路１２１（図７）が適用されている。
【０２１７】
ＯＳ  ＦＥＴの活性層をＩｎ−Ｇａ―Ｚｎ酸化物（ＩＧＺＯ）でなるＣＡＡＣ−ＯＳで形成した。以下、本ＦＰＧＡのＯＳ  ＦＥＴをＣＡＡＣ−ＩＧＺＯ  ＦＥＴと呼ぶ。図１２に示すＰＬＤ２００のように、チップはＣＭＯＳプロセスで作製されたＳｉ  ＦＥＴ上にＣＡＡＣ−ＩＧＺＯ  ＦＥＴを積層することで作製された。ＣＭＯＳプロセスのテクノロジーノードは０．１８μｍであり、ＣＡＡＣ−ＩＧＺＯ  ＦＥＴのテクノロジーノードは０．８μｍである。チップのサイズは２４．７５ｍｍ２である。
【０２１８】
＜＜設計＞＞
一般的な、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、特定用途向け集積回路）などでは、サブスレッショルド駆動を実現する設計指針が提案されている（非特許文献４）。ＦＰＧＡでサブスレッショルド駆動を実現するには、ＰＬＥ間のスイッチを構成するパストランジスタの閾値電圧（Ｖｔ）落ち、低オン電流（Ｉｏｎ）／オフ電流（Ｉｏｆｆ）比の並列スイッチによるリーク電流など、ＡＳＩＣ等とは異なる固有の問題の対処が求められる（非特許文献１）。本ＦＰＧＡはサブスレッショルド駆動を可能とするために新規な設計指針に基づいて設計されている。
【０２１９】
本ＦＰＧＡにおいて、ＰＬＥとして一般的なＣＭＯＳ  ＡＳＩＣのサブスレッショルド駆動で採用されている低トランジスタ・スタック（ｌｏｗ  ｔｒａｎｓｉｓｔｏｒ  ｓｔａｃｋ）が、すなわち、ＮＯＴ、２入力ＮＡＮＤ及び２入力ＮＯＲ並びそれらのゲートで構成されたフリップフロップ回路で構成するＣＭＯＳスタンダードセルライブラリが用いられた（非特許文献４）。なお、サブスレッショルド駆動向けにシュミット・トリガ・ロジックが提案されているが（非特許文献４）、この手法はサブスレッショルド電圧駆動時のみしかメリットが無く、本ＦＰＧＡが適用できるアプリケーションによっては適さない場合がある。
【０２２０】
本ＦＰＧＡのＲＳは、高Ｖｔ（約０．４Ｖ）のｎ型Ｓｉ  ＦＥＴをパストランジスタに用い、そのゲートに高レベル電位を供給するためのＣＡＡＣ−ＩＧＺＯ  ＦＥＴを含むアナログメモリ（ＡＭ）を積層することにより、低Ｉｏｆｆ及び高Ｉｏｎを、すなわち、高Ｉｏｎ／Ｉｏｆｆ比をもつ。本ＲＳのＡＭは不揮発性アナログメモリとみなせるため、高レベル電位は当該ＡＭのコンフィギュレーション動作、およびコンテキスト切り替え動作が行われている期間のみ供給することで、通常動作時の低消費電力化が可能であり、ＡＭが組み込まれたパストランジスタ（Ａｎａｌｏｇ  Ｍｅｍｏｒｙ  ｂｕｉｌｔ−ｉｎ  Ｐａｓｓ  Ｔｒａｎｓｉｓｔｏｒ、ＡＰＴ）は、オーバードライブ電圧を維持するための電力を下げることが可能である。
【０２２１】
本ＡＰＴは、パストランジスタロジック（ＰＴＬ）に応用することができる。ＡＰＴベースのＰＴＬ（ＡＰＴＬ）は、過去に提案されたＰＴＬ（非特許文献５）と異なり、ＣＭＯＳトランスミッションゲート、または相補的な回路構成とする必要がない。よって、ＡＰＴＬをＲＳのコンテキストの選択回路、およびＰＬＥ内のＭＵＸ等に適用することで、本ＦＰＧＡの回路規模を縮小することができ、また、加えてサブスレッショルド駆動であることで、本ＦＰＧＡの消費電力をさらに削減することができる。
【０２２２】
＜デバイスシミュレーション＞
図２０は、本ＦＰＧＡのＲＳおよびＰＬＥ内のＭＵＸのＳＰＩＣＥシミュレーション結果を示す。パストランジスタのゲート電圧（ＨＶＤＤ）に対する出力電圧のＨ／Ｌレベル比（Ｖｏｕｔ（Ｈ）／Ｖｏｕｔ（Ｌ））を、Ｈ／Ｌレベル比に対する特性ばらつきとバイアス条件とがワーストケースである条件下で見積もっている。図２０ＡはＲＳのパストランジスタのＨ／Ｌレベル比を示し、図２０ＢはＰＬＥ内のＭＵＸのパストランジスタのＨ／Ｌレベル比を示す。
【０２２３】
図２０Ａ内の回路は、シミュレーションに用いたＲＳの等価回路である。直列に電気的に接続されている２個のｎ型Ｓｉ−ＦＥＴが６４行並列に電気的に接続されている。図２０Ｂ内の回路は、シミュレーションに用いたＭＵＸの等価回路である。直列に電気的に接続されている６個のｎ型Ｓｉ−ＦＥＴが１６行並列に電気的に接続されている。ＨＶＤＤ、ＬＶＤＤは、ＲＳ，ＭＵＸの高レベル電源電位であり、ＨＶＤＤ＞ＬＶＤＤである。また、Ｖｃｔｘ＜１：０＞はコンテキスト信号の電位を、Ｖｍｅｍはコンフィギュレーション・データ信号の電位を示している。
【０２２４】
ＨＶＤＤを０Ｖから０．８Ｖまで変化させ、ＬＶＤＤを０．２Ｖ、０．３Ｖ、０．３５Ｖ、０．４Ｖ、０．５Ｖにした場合のＲＳおよびＭＵＸのＶｏｕｔ（Ｈ）／Ｖｏｕｔ（Ｌ）を見積もった。図２０は、低電圧駆動（低ＬＶＤＤ）である程、低ＨＶＤＤでＶｏｕｔ（Ｈ）／Ｖｏｕｔ（Ｌ）が向上しており、これは、本ＡＰＴＬが低電圧駆動に適していることを示している。
【０２２５】
＜＜ＦＰＧＡの構成、動作シーケンス＞＞
図２１はＦＰＧＡのブロック図を示す。ＦＰＧＡは、３つの電源ドメイン、入出力（Ｉ／Ｏ）ドメイン、高電位（ＨＶＤＤ）ドメイン、低電位（ＬＶＤＤ）ドメインを有する。Ｉ／Ｏドメインは、プログラム可能なＩ／Ｏ回路を有する。ＨＶＤＤドメインはコンフィギュレーション・コントローラ、コンテキスト・コントローラ、行ドライバ、列ドライバを有する。ＬＶＤＤドメインはＰＬＥおよびＲＳが設けられているプログラム可能な領域を有する。ＰＬＥ、ＲＳはそれぞれＡＰＴを有する。ＦＰＧＡは外部から、信号Ｃｏｎｔｅｘｔ、ＣＬＫ，ＲＳＴが入力される。信号ＣＬＫはクロック信号であり、信号ＲＳＴはリセット信号である。信号Ｃｏｎｔｅｘｔは、コンテキストの切り替えのタイミングを制御するための信号である。
【０２２６】
図２２はＦＰＧＡの動作シーケンスを示す。ＦＰＧＡはコンフィギュレーション、通常、コンテキスト切り替えの３つのモードを有する。信号名＊＿Ｈ、＊＿Ｌは、ＨＶＤＤドメイン、ＬＶＤＤドメインで生成される信号であることを表す。
【０２２７】
コンフィギュレーション・モードでは、コンフィギュレーション・データがＣＭ（つまり、一部のＡＭ）に書き込まれ、全回路に電源が供給される（図２２Ｂ）。ＦＰＧＡの起動時に、コンフィギュレーション・モードが実行される。通常モードでは、ＨＶＤＤドメインからの信号は要求されないため、ＨＶＤＤドメインはパワーゲーティングされる（図２２Ａ）。コンテキスト切り替えモードでは、コンテキスト・コントローラは電源オンであり、コンテキスト・データ（コンテキスト選択／非選択）がコンテキスト選択回路用のＡＰＴのＡＭに書き込まれ、ＭＵＸ用のデータがＰＬＥ内のＭＵＸに書き込まれる。コンテキスト切り替え後は、コンテキスト・コントローラはパワーゲーティングされる。ここで、ＨＶＤＤドメインの回路が電源オフであっても、ＣＭおよびＲＳのＡＭがデータを保持しているため、ＬＶＤＤドメインは電力を消費せずに回路機能を維持することが可能である。
【０２２８】
＜＜ＲＳｓ＞＞
図２３Ａは複数のＲＳがアレイ状に配列されているスイッチ部ＲＳｓのブロック図を示す。図２３Ａにおいて、ｎ、ｍは０を超える整数である。図２３ＢはＲＳの回路図を示す。図２４はＲＳの動作タイミングチャートを示す。
【０２２９】
ＲＳは、図７に示すスイッチ回路１２１と同様の回路構成を有し、同様に動作する。ＲＳは、２のＡＰＴｃｆｇと２のＡＰＴｃｔｘを有する。ＡＰＴｃｆｇは、パストランジスタＭＳｃｆｇおよびアナログメモリＡＭｃｆｇを有する。ＡＭｃｆｇはトランジスタＭＯｃｆｇ、ノードＮｃｆｇ、および容量素子Ｃｃｆｇを有する。ＡＰＴｃｔｘは、パストランジスタＭＳｃｔｘおよびアナログメモリＡＭｃｔｘを有する。ＡＭｃｔｘはトランジスタＭＯｃｔｘ、ノードＮｃｔｘ、および容量素子Ｃｃｔｘを有する。パストランジスタＭＳｃｆｇ、ＭＳｃｔｘはｎ型Ｓｉ  ＦＥＴであり、トランジスタＭＯｃｆｇ、ＭＯｃｔｘはＣＡＡＣ−ＩＧＺＯ  ＦＥＴである。
【０２３０】
ＲＳの入力ノードは、ＰＬＥの出力ノードと電気的に接続され、信号Ｉｎ＿Ｌが入力される。ＲＳの出力ノードは、他のＰＬＥの入力ノードと電気的に接続され、信号Ｏｕｔ＿Ｌを出力する。ＲＳには、信号Ｗｃｆｇ＿Ｈ＜１：０＞、Ｄｃｆｇ＿Ｈが行ドライバ、列ドライバから入力され、信号Ｗｃｔｘ＿Ｈ、Ｄｃｔｘ＿Ｈがコンテキスト・コントローラから入力される。Ｄｃｆｇ＿Ｈはコンフィギュレーション・データ信号である。Ｄｃｔｘ＿Ｈはコンテキストを選択するための信号であり、ＲＳの一つの経路を選択する。
【０２３１】
図２４において、ＨＶＤＤドメインのノードの高レベル電位はＨＶＤＤであり、低レベル電位はＧＮＤである。コンフィギュレーション・モードにおいて、コンフィギュレーション・データがノードＮｃｆｇに書き込まれる。ＭＳｃｆｇのゲート電圧（Ｎｃｆｇ電圧）はＨＶＤＤまたはＧＮＤ（接地電位）になる。また、コンテキスト＜０＞が選択されるため、Ｎｃｔｘ＜０＞がＨＶＤＤになり、Ｎｃｔｘ＜１＞がＧＮＤになる。コンテキスト切り替えモードにおいて、コンテキスト＜１＞が選択されるためのＤｃｔｘ＿Ｈ＜１：０＞が、それぞれ、ＡＭｃｔｘ＜１：０＞に書き込まれ、Ｎｃｔｘ＜０＞はＧＮＤとなり、Ｎｃｔｘ＜１＞はＨＶＤＤとなる。
【０２３２】
通常モード（コンテキスト＜０＞）では、ＲＳの入力ノードと出力ノードとの間に信号伝達経路が形成されるため、信号Ｏｕｔ＿Ｌの電位は信号Ｉｎ＿Ｌの電位に応じて変化する。通常モード（コンテキスト＜１＞）では、ＲＳの入力ノードと出力ノードとの間の信号伝達経路が遮断されるため、信号Ｉｎ＿Ｌに関わらず信号Ｏｕｔ＿ＬはＧＮＤである。通常モードでは、ＭＯｃｆｇ、ＭＯｃｔｘをオフにすることでＮｃｆｇとＮｃｔｘの電位が保持されるので、ＨＶＤＤドメインをパワーゲーティングすることができる。したがって、高Ｉｏｎ／Ｉｏｆｆ比を有するパストランジスタＭＳｃｆｇとＭＳｃｔｘにより低電圧スイング信号が伝送できるため、本ＦＰＧＡは低電圧駆動に好適である。
【０２３３】
＜＜ＰＬＥ＞＞
図２５ＡはＰＬＥのブロック構成示す。図２５Ａに示すようにＰＬＥは、４個の２入力排他的ＯＲ（ＥＸ−ＯＲ）、ＬＵＴ、ＭＵＸ、２のＳＥＬ、フリップフロップを有する。ＰＬＥには、複数のコンフィギュレーション・データ・ロジック（ＣＤＬ）が設けられている。ＣＤＬで生成されるデータ信号によって、ＬＵＴ等の順序回路の回路構成が変更される。
【０２３４】
図２５ＢはＭＵＸの回路図を示す。本ＦＰＧＡには、ＡＰＴＬベースのＭＵＸを設けている。図２５Ｃは、ＭＵＸのＡＰＴの回路図を示す。ＭＵＸは、複数のＣＤＬ（ＣＤＬｓ）、ｍｕｘデータ・ロジック、複数のＡＰＴｍｕｘがアレイ状に配列されているＡＰＴＬを有する。ＡＰＴｍｕｘは、パストランジスタＭＳｍｕｘおよびＡＭｍｕｘを有する。ＡＭｍｕｘはトランジスタＭＯｍｕｘおよびノードＮｍｕｘを有する。パストランジスタＭＳｍｕｘはｎ型Ｓｉ  ＦＥＴであり、トランジスタＭＯｍｕｘはＣＡＡＣ−ＩＧＺＯ  ＦＥＴである。ＡＭｍｕｘの構成、動作はＲＳ内のＡＭｃｔｘと同様である。
【０２３５】
ＡＰＴＬベースのＭＵＸは、ＣＭＯＳスタンダードセルベースのＭＵＸと比較して素子数を削減できるため、回路面積の縮小が可能である。本ＦＰＧＡのＭＵＸは１６入力である。３２個のＣＤＬが、ＡＭｃｆｇで保持するコンフィギュレーション・データに応じて、ＬＵＴとＭＵＸへのデータ信号を生成する。ｍｕｘデータ・ロジックはＣＤＬｓのデータ信号を処理する。信号Ｉｎ１＿Ｌ―Ｉｎ１６＿Ｌの何れか１つを出力するため、ＣＤＬｓの出力データがＡＰＴＬ内の各ＡＰＴｍｕｘのパストランジスタＭＳｍｕｘのオンオフを決定する。
【０２３６】
ＰＬＥにおいて、ＣＤＬおよびｍｕｘデータ・ロジックは、ＨＶＤＤドメインの回路である。ＣＤＬは、コンフィギュレーション・モード及びコンテキスト切り替えモードでは電源オンにされ、通常モードではパワーゲーティングされる。
【０２３７】
＜＜ＣＤＬ＞＞
記憶回路１０１（図３）がＣＤＬに適用されている。図２６はＣＤＬの回路図を示し、図２７はＣＤＬのタイミングチャートを示す。ＣＤＬは、ＲＳと同様の回路構成を一部に有し、ダイナミックロジック回路をさらに有する。ダイナミックロジック回路は、Ｓｉ  ＦＥＴで構成されている。ＣＤＬのＲＳと同様の回路部分はＲＳと同様に機能する。ＡＭｃｆｇのコンフィギュレーション・データと選択されたコンテキスト・データ（Ｄｃｔｘ＿Ｈ＜０＞またはＤｃｔｘ＿Ｈ＜１＞）とに応じて、ＣＤＬはＨＶＤＤＰＬＥまたはＧＮＤを出力する。
【０２３８】
＜＜ＦＰＧＡの動作周波数、消費電力＞＞
室温における本ＦＰＧＡの特性を測定した。図２８は、パワーゲーティングされるＨＶＤＤドメインを除いたＬＶＤＤドメイン（プログラマブル領域）の、通常モードにおけるＬＶＤＤに対する最大動作周波数Ｆｍａｘ、消費電力、電力遅延積を示す。
【０２３９】
本ＦＰＧＡの回路構成は１０のＰＬＥを直列に接続したシフト回路とし、周期的なパルスシフト動作について測定を行った。本ＦＰＧＡが少なくとも１時間は正常動作することを確認しており、これは、ＡＭが少なくとも１時間はデータを保持できることを示している。ＳＰＩＣＥシミュレーションでは、コンテキスト切り替えモードにおけるコンテキスト切り替えのためのエネルギーは１．５７ｎＪである。
【０２４０】
ＰＬＥ内のＡＰＴＬベースのＭＵＸの有効性を確認するため、ＣＭＯＳスタンダードセルベースのＭＵＸをＰＬＥ内に設けたＦＰＧＡ（ＣＭＯＳ  ＦＰＧＡ）を比較のために作製した。ＡＰＴＬベースのＭＵＸのＰＬＥの面積、およびトランジスタの数は、ＣＭＯＳスタンダードセルベースのＭＵＸのＰＬＥよりも、それぞれ、５．４％、および５．６％削減されている。
【０２４１】
図２８において、実線は提案のＦＰＧＡ（測定数ｎ＝１０、ＨＶＤＤ＝２．１Ｖ）の平均値を表し、点線は比較例のＣＭＯＳ  ＦＰＧＡ（ｎ＝８）の平均値を表す。本ＦＰＧＡの最低動作電圧Ｖｍｉｎは３５０ｍＶで、そのＦｍａｘは８．３３ｋＨｚであり、ＣＭＯＳ  ＦＰＧＡのＶｍｉｎは３８０ｍＶで、そのＦｍａｘは２６．０ｋＨｚである。本ＦＰＧＡとＣＭＯＳ  ＦＰＧＡで駆動周波数に有意な違いはみられていない。一方、平均消費電力（ｎ＝４）は、動作電圧３８０ｍＶの場合、本ＦＰＧＡが１．３３μＷであり、ＣＭＯＳ  ＦＰＧＡが２．０４μＷである。これは、本ＦＰＧＡが、動作速度を維持したままＣＭＯＳ  ＦＰＧＡよりも約３５％消費電力を削減できることを示しており、ＰＬＥ内のＭＵＸがＡＰＴＬベースであることの効果に相当する。
【０２４２】
我々は、非特許文献３において、０．１８μｍ  ＣＭＯＳ  ＦＥＴと０．８μｍ  ＣＡＡＣ−ＩＧＺＯ  ＦＥＴとのハイブリッドプロセスにより作製したＦＰＧＡを報告している。この従前のＦＰＧＡについて同様の測定をしたところ、Ｖｍｉｎは８８０ｍＶであり、ＶｍｉｎにおけるＦｍａｘは３３．３ｋＨｚである。これに対して、本ＦＰＧＡは７３０ｍＶでのＦｍａｘは５．２１ＭＨｚであり、本ＦＰＧＡはより低い駆動電圧でより高い動作周波数を実現している。このことは、従前設計よりも処理性能が１５０倍以上向上していることを示している。
【０２４３】
また、１０個のＰＬＥのシフト動作において、本ＦＰＧＡの電力遅延積は駆動電圧が５００ｍＶのとき１５．６ｐＷｓである。非特許文献２で報告された、揮発性メモリ（ＳＲＡＭ）を有する従前ＦＰＧＡの１６並列の４ビットカウンタ動作での消費電力は、電源電圧０．２６Ｖおよび動作周波数３２２ｋＨｚのとき３４．６μＷである。本ＦＰＧＡのＰＬＥ当りの電力遅延積（１．５６ｐＷｓ）は、従前ＦＰＧＡ（１．６８ｐＷｓ）と同程度である。つまり、本実施例で提案した設計指針は低電圧動作と性能向上とを実現することができる。
【０２４４】
例えば、センサネットワークには多様なデバイスが求められるため、処理要求に応じて再構成可能なＰＬＤが好適である。また、センサネットワーク向けデバイスには、環境発電（エネルギーハーベスト）で得た電力で高性能処理を可能とするため、動作電圧が数１００ｍＶ程度のサブスレッショルド駆動が求められている（非特許文献１、非特許文献２）。本発明の一形態のＰＬＤは、通常動作において、動作速度性能を低下させることなく低消費電力化を実現できるため、サブスレッショルド駆動を実現することができ、センサネットワーク向けデバイスとして好適な性能を有している。
【符号の説明】
【０２４５】
１０−１２  回路
１００、１０１  記憶回路
１１１−１１４  回路
１２０−１２３  スイッチ回路
【図１】
0006785543.tif 000002
【図２】
0006785543.tif 000003
【図３】
0006785543.tif 000004
【図４】
0006785543.tif 000005
【図５】
0006785543.tif 000006
【図６】
0006785543.tif 000007
【図７】
0006785543.tif 000008
【図８】
0006785543.tif 000009
【図９】
0006785543.tif 000010
【図１０】
0006785543.tif 000011
【図１１】
0006785543.tif 000012
【図１２】
0006785543.tif 000013
【図１３】
0006785543.tif 000014
【図１４】
0006785543.tif 000015
【図１５】
0006785543.tif 000016
【図１６】
0006785543.tif 000017
【図１７】
0006785543.tif 000018
【図１８】
0006785543.tif 000019
【図１９】
0006785543.tif 000020
【図２０】
0006785543.tif 000021
【図２１】
0006785543.tif 000022
【図２２】
0006785543.tif 000023
【図２３】
0006785543.tif 000024
【図２４】
0006785543.tif 000025
【図２５】
0006785543.tif 000026
【図２６】
0006785543.tif 000027
【図２７】
0006785543.tif 000028
【図２８】
0006785543.tif 000029