(57)【特許請求の範囲】
【請求項１】
シングルエンド構成のＡ／Ｄ変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、第１の演算値及び第２の演算値を出力する出力、並びに、第１の入力、第２の入力及び出力を含む演算増幅回路を有するゲインステージと、
前記第１の演算値及び前記第２の演算値の一方と変換参照電圧とを利用して、一又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
前記ディジタル信号を利用して制御信号を生成する論理回路と、
クロック信号を生成するクロック発生回路と、
第１の出力及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、前記制御信号を利用して前記第１の出力及び前記第２の出力を介して前記ゲインステージに提供するＤ／Ａ変換回路と、を備え、
前記ゲインステージは、第１の容量部及び第２の容量部を含む前段容量部を含み、
前記第１の容量部は、第１のキャパシタを含み、
前記第２の容量部は、第２のキャパシタを含み、
前記演算増幅回路の前記第２の入力は、基準電位を受け、
前記第１の基準参照電圧は、前記第２の基準参照電圧より高く、
前記ゲインステージは、スイッチ回路及び第３のキャパシタを含み、
前記スイッチ回路は、前記クロック信号を利用して、前記演算増幅回路の前記第１の入力に前記第１の容量部及び前記第２の容量部の一方を接続し、前記基準電位に前記第１の容量部及び前記第２の容量部の他方を接続し、
前記Ａ／Ｄ変換器は、前記第１の演算値を生成する第１のＡ／Ｄ変換動作と、前記第２の演算値を生成する第２のＡ／Ｄ変換動作と、を行い、
前記第１のＡ／Ｄ変換動作では、前記ゲインステージが、第１の格納動作及び第１の演算動作を並行して行う第１の動作と、第２の格納動作及び第２の演算動作を並行して行う第２の動作と、を交互に行い、
前記第１の格納動作では、前記入力から供給される前記アナログ信号が前記第１の容量部に格納され、
前記第１の格納動作では、前記第１のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記アナログ信号が前記第１のキャパシタに格納され、
前記第１の演算動作では、前記第２の容量部に基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第１の演算動作では、前記第２のキャパシタが前記Ｄ／Ａ変換回路の前記第２の出力と前記演算増幅回路の前記第１の入力との間に接続され、且つ、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第２のキャパシタに基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２の格納動作では、前記入力から供給される前記アナログ信号が前記第２の容量部に格納され、
前記第２の格納動作では、前記第２のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記アナログ信号が前記第２のキャパシタに格納され、
前記第２の演算動作では、前記第１の容量部に基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２の演算動作では、前記第１のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、且つ、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第１のキャパシタに基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２のＡ／Ｄ変換動作では、前記ゲインステージが、第３の格納動作を行う第３の動作と、第４の演算動作を行う第４の動作と、を交互に行い、
前記第３の格納動作では、前記第１の演算値又は前記第２の演算値が前記前段容量部に格納され、
前記第３の格納動作では、前記第１のキャパシタ及び第２のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第２の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第１の演算値又は前記第２の演算値が前記第１のキャパシタ及び第２のキャパシタに格納され、
前記第４の演算動作では、前記前段容量部に基づく前記第２の演算値が前記ゲインステージの前記出力に生成され、
前記第４の演算動作では、前記第１のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第２のキャパシタが前記Ｄ／Ａ変換回路の前記第２の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第１のキャパシタ及び前記第２のキャパシタに基づく前記第２の演算値が前記ゲインステージの前記出力に生成される、Ａ／Ｄ変換器。
【請求項２】
シングルエンド構成のＡ／Ｄ変換器であって、
ディジタル値に変換されるアナログ信号を受ける入力、第１の演算値及び第２の演算値を出力する出力、並びに、第１の入力、第２の入力及び出力を含む演算増幅回路を有するゲインステージと、
前記第１の演算値及び前記第２の演算値の一方と変換参照電圧とを利用して、一又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、
前記ディジタル信号を利用して制御信号を生成する論理回路と、
クロック信号を生成するクロック発生回路と、
第１の出力及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、前記制御信号を利用して前記第１の出力及び前記第２の出力を介して前記ゲインステージに提供するＤ／Ａ変換回路と、を備え、
前記ゲインステージは、第１の容量部及び第２の容量部を含む前段容量部を含み、
前記第１の容量部は、第１のキャパシタ及び第４のキャパシタを含み、
前記第２の容量部は、第２のキャパシタ及び第５のキャパシタを含み、
前記演算増幅回路の前記第２の入力は、基準電位を受け、
前記第１の基準参照電圧は、前記第２の基準参照電圧より高く、
前記ゲインステージは、スイッチ回路及び第３のキャパシタを含み、
前記スイッチ回路は、前記クロック信号を利用して、前記演算増幅回路の前記第１の入力に前記第１の容量部及び前記第２の容量部の一方を接続し、前記基準電位に前記第１の容量部及び前記第２の容量部の他方を接続し、
前記Ａ／Ｄ変換器は、前記第１の演算値を生成する第１のＡ／Ｄ変換動作と、前記第２の演算値を生成する第２のＡ／Ｄ変換動作と、を行い、
前記第１のＡ／Ｄ変換動作では、前記ゲインステージが、第１の格納動作及び第１の演算動作を並行して行う第１の動作と、第２の格納動作及び第２の演算動作を並行して行う第２の動作と、を交互に行い、
前記第１の格納動作では、前記入力から供給される前記アナログ信号が前記第１の容量部に格納され、
前記第１の格納動作では、前記第１のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記アナログ信号が前記第１のキャパシタに格納され、
前記第１の演算動作では、前記第２の容量部に基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第１の演算動作では、前記第２のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第２のキャパシタに基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２の格納動作では、前記入力から供給される前記アナログ信号が前記第２の容量部に格納され、
前記第２の格納動作では、前記第２のキャパシタが前記ゲインステージの前記入力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記アナログ信号が前記第２のキャパシタに格納され、
前記第２の演算動作では、前記第１の容量部に基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２の演算動作では、前記第１のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第１のキャパシタに基づく前記第１の演算値が前記ゲインステージの前記出力に生成され、
前記第２のＡ／Ｄ変換動作では、前記ゲインステージが、第３の格納動作を行う第３の動作と、第４の演算動作を行う第４の動作と、を交互に行い、
前記第３の格納動作では、前記第１の演算値又は前記第２の演算値が前記前段容量部に格納され、
前記第４の演算動作では、前記前段容量部に基づく前記第２の演算値が前記ゲインステージの前記出力に生成され、
前記第２のＡ／Ｄ変換動作の前記第３の動作は、前記第３の格納動作と並行して行われる第３の演算動作をさらに含み、
前記第２のＡ／Ｄ変換動作の前記第４の動作は、前記第４の演算動作と並行して行われる第４の格納動作をさらに含み、
前記第３の格納動作では、前記第１のキャパシタ及び前記第４のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記第１の演算値又は前記第２の演算値が前記第１のキャパシタ及び前記第４のキャパシタに格納され、
前記第３の演算動作では、前記第２のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第５のキャパシタが前記Ｄ／Ａ変換回路の前記第２の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第２の演算値が前記ゲインステージの前記出力に生成され、
前記第４の格納動作では、前記第２のキャパシタ及び前記第５のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第２の入力との間に接続されることにより、前記第２の演算値が前記第２のキャパシタ及び前記第５のキャパシタに格納され、
前記第４の演算動作では、前記第１のキャパシタが前記Ｄ／Ａ変換回路の前記第１の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第４のキャパシタが前記Ｄ／Ａ変換回路の前記第２の出力と前記演算増幅回路の前記第１の入力との間に接続され、前記第３のキャパシタが前記演算増幅回路の前記出力と前記演算増幅回路の前記第１の入力との間に接続されることにより、前記第２の演算値が前記ゲインステージの前記出力に生成される、Ａ／Ｄ変換器。
【請求項３】
イメージセンサデバイスであって、
イメージセンサセルのアレイを含むセルアレイと、
前記セルアレイに接続されており複数のＡ／Ｄ変換器を含む変換器アレイと、を備え、
前記Ａ／Ｄ変換器の各々は、前記セルアレイのカラム線を介して前記イメージセンサセルに接続されており、
前記Ａ／Ｄ変換器の各々は、請求項１又は２に記載されたものである、イメージセンサデバイス。
【請求項４】
請求項１又は２に記載のＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法であって、
前記入力から供給される前記アナログ信号を前記第１の容量部に格納する前記第１の格納動作としての第１の格納ステップ、及び、前記第２の容量部に基づく前記第１の演算値を前記ゲインステージの前記出力に生成する前記第１の演算動作としての第１の演算ステップ、を並行して行う第１のステップと、
前記入力から供給される前記アナログ信号を前記第２の容量部に格納する前記第２の格納動作としての第２の格納ステップ、及び、前記第１の容量部に基づく前記第１の演算値を前記ゲインステージの前記出力に生成する前記第２の演算動作としての第２の演算ステップ、を並行して行う第２のステップと、
前記第１のステップ及び前記第２のステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップと、
前記積分型Ａ／Ｄ変換ステップにおける前記第１の演算値である残差アナログ信号を前記前段容量部に格納する動作を行う第３のステップと、
前記前段容量部に基づく前記第２の演算値を前記ゲインステージの前記出力に生成する前記第４の演算動作としての第４の演算ステップを行う第４のステップと、
前記第２の演算値を前記前段容量部に格納する前記第３の格納動作としての第３の格納ステップを行う第５のステップと、
前記第４のステップ及び前記第５のステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、を有するアナログ信号からディジタル信号を生成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器、イメージセンサデバイス及びアナログ信号からディジタル信号を生成する方法に関する。
【背景技術】
【０００２】
特許文献１には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器では、入力されたアナログ信号に対して積分型（又はフォールディング積分型）Ａ／Ｄ変換動作が行われると共に、フォールディング積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換動作が行われる。フォールディング積分型Ａ／Ｄ変換では、入力信号の標本化及び標本値の積分を繰り返しながらＡ／Ｄ変換のための演算が行われることにより、アナログ信号からディジタル信号が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開２０１２／１１１８２１号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたＡ／Ｄ変換器では、積分によるノイズ低減を図りながらフォールディング動作によってダイナミックレンジが拡大される。入力信号に対する積分動作の回数は、ダイナミックレンジといったＡ／Ｄ変換器の性能に影響を及ぼす。そこで、Ａ／Ｄ変換器における積分動作の高速化が望まれていた。
【０００５】
そこで、本発明は、積分動作の高速化によりＡ／Ｄ変換器の性能を向上させることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面は、シングルエンド構成のＡ／Ｄ変換器であって、ディジタル値に変換されるアナログ信号を受ける入力、第１の演算値及び第２の演算値を出力する出力、並びに、第１の入力、第２の入力及び出力を含む演算増幅回路を有するゲインステージと、第１の演算値及び第２の演算値の一方と変換参照電圧とを利用して、一又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、ディジタル信号を利用して制御信号を生成する論理回路と、クロック信号を生成するクロック発生回路と、第１の出力及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、制御信号を利用して第１の出力及び第２の出力を介してゲインステージに提供するＤ／Ａ変換回路と、を備える。ゲインステージは、第１の容量部及び第２の容量部を含む前段容量部を含み、演算増幅回路の第２の入力は、基準電位を受け、第１の基準参照電圧は、第２の基準参照電圧より高く、ゲインステージは、スイッチ回路を含み、スイッチ回路は、クロック信号を利用して、演算増幅回路の第１の入力に第１の容量部及び第２の容量部の一方を接続し、基準電位に第１の容量部及び第２の容量部の他方を接続し、Ａ／Ｄ変換器は、第１の演算値を生成する第１のＡ／Ｄ変換動作と、第２の演算値を生成する第２のＡ／Ｄ変換動作と、を行い、第１のＡ／Ｄ変換動作では、ゲインステージが、第１の格納動作及び第１の演算動作を並行して行う第１の動作と、第２の格納動作及び第２の演算動作を並行して行う第２の動作と、を交互に行い、第１の格納動作では、入力から供給されるアナログ信号が第１の容量部に格納され、第１の演算動作では、第２の容量部に基づく第１の演算値がゲインステージの出力に生成され、第２の格納動作では、入力から供給されるアナログ信号が第２の容量部に格納され、第２の演算動作では、第１の容量部に基づく第１の演算値がゲインステージの出力に生成され、第２のＡ／Ｄ変換動作では、ゲインステージが、第３の格納動作を行う第３の動作と、第４の演算動作を行う第４の動作と、を交互に行い、第３の格納動作では、第１の演算値又は第２の演算値が前段容量部に格納され、第４の演算動作では、前段容量部に基づく第２の演算値がゲインステージの出力に生成される。
【０００７】
このＡ／Ｄ変換器によれば、同一の回路構成において動作手順の制御を行うことにより、フォールディング積分型のＡ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型のＡ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。ここで、第１のＡ／Ｄ変換動作では、ゲインステージが、第１の格納動作及び第１の演算動作を並行して行う第１の動作と、第２の格納動作及び第２の演算動作を並行して行う第２の動作と、を交互に行う。この動作によれば、格納動作と演算動作とが並行して行われるので、１クロックあたりの処理数が増加する。従って、Ａ／Ｄ変換器における積分動作が高速化されるので、Ａ／Ｄ変換器の性能を向上させることができる。
【０００８】
第１の容量部は、第１のキャパシタを含み、第２の容量部は、第２のキャパシタを含み、ゲインステージは、第３のキャパシタを含み、第１の格納動作では、第１のキャパシタがゲインステージの入力と基準電位との間に接続されることにより、アナログ信号が第１のキャパシタに格納され、第１の演算動作では、第２のキャパシタがＤ／Ａ変換回路の第２の出力と演算増幅回路の第１の入力との間に接続され、且つ、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第２のキャパシタに基づく第１の演算値がゲインステージの出力に生成され、第２の格納動作では、第２のキャパシタがゲインステージの入力と基準電位との間に接続されることにより、アナログ信号が第２のキャパシタに格納され、第２の演算動作では、第１のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、且つ、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第１のキャパシタに基づく第１の演算値がゲインステージの出力に生成され、第３の格納動作では、第１のキャパシタ及び第２のキャパシタが演算増幅回路の出力と基準電位との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第１の演算値又は第２の演算値が第１のキャパシタ及び第２のキャパシタに格納され、第４の演算動作では、第１のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、第２のキャパシタがＤ／Ａ変換回路の第２の出力と演算増幅回路の第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第１のキャパシタ及び第２のキャパシタに基づく第２の演算値がゲインステージの出力に生成されてもよい。
【０００９】
このＡ／Ｄ変換器によれば、格納動作と演算動作とが並行して行われるので、１クロックあたりの処理数が増加する。従って、Ａ／Ｄ変換器における積分動作が高速化されるので、Ａ／Ｄ変換器の性能を向上させることができる。
【００１０】
第１の容量部は、第１のキャパシタ及び第４のキャパシタを含み、第２の容量部は、第２のキャパシタ及び第５のキャパシタを含み、ゲインステージは、第３のキャパシタを含み、第１の格納動作では、第１のキャパシタがゲインステージの入力と演算増幅回路の第２の入力との間に接続されることにより、アナログ信号が第１のキャパシタに格納され、第１の演算動作では、第２のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第２のキャパシタに基づく第１の演算値がゲインステージの出力に生成され、第２の格納動作では、第２のキャパシタがゲインステージの入力と演算増幅回路の第２の入力との間に接続されることにより、アナログ信号が第２のキャパシタに格納され、第２の演算動作では、第１のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第１のキャパシタに基づく第１の演算値がゲインステージの出力に生成され、第２のＡ／Ｄ変換動作の第３の動作は、第３の格納動作と並行して行われる第３の演算動作をさらに含み、第２のＡ／Ｄ変換動作の第４の動作は、第４の演算動作と並行して行われる第４の格納動作をさらに含み、第３の格納動作では、第１のキャパシタ及び第４のキャパシタが演算増幅回路の出力と演算増幅回路の第２の入力との間に接続されることにより、第１の演算値又は第２の演算値が第１のキャパシタ及び第４のキャパシタに格納され、第３の演算動作では、第２のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、第５のキャパシタがＤ／Ａ変換回路の第２の出力と演算増幅回路の第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第２の演算値がゲインステージの出力に生成され、第４の格納動作では、第２のキャパシタ及び第５のキャパシタが演算増幅回路の出力と演算増幅回路の第２の入力との間に接続されることにより、第２の演算値が第２のキャパシタ及び第５のキャパシタに格納され、第４の演算動作では、第１のキャパシタがＤ／Ａ変換回路の第１の出力と演算増幅回路の第１の入力との間に接続され、第４のキャパシタがＤ／Ａ変換回路の第２の出力と演算増幅回路の第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と演算増幅回路の第１の入力との間に接続されることにより、第２の演算値がゲインステージの出力に生成されてもよい。
【００１１】
このＡ／Ｄ変換器は、第２のＡ／Ｄ変換動作において、ゲインステージが、第３の格納動作及び第３の演算動作を並行して行う第３の動作と、第４の格納動作及び第４の演算動作を並行して行う第４の動作と、を交互に行う。この動作によれば、第２のＡ／Ｄ変換動作における格納動作と演算動作とが並行して行われるので、１クロックあたりの処理数が増加する。従って、Ａ／Ｄ変換器の性能をさらに向上させることができる。
【００１２】
本発明の別の側面は、イメージセンサデバイスである。イメージセンサデバイスは、イメージセンサセルのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器を含む変換器アレイと、を備え、Ａ／Ｄ変換器の各々は、セルアレイのカラム線を介してイメージセンサセルに接続されており、Ａ／Ｄ変換器の各々は、上記した、Ａ／Ｄ変換器である。このイメージセンサデバイスによれば、Ａ／Ｄ変換器がシングルエンド型で構成されるので、イメージセンサデバイスの面積を小さくできる。
【００１３】
本発明の更なる別の側面は、上記したＡ／Ｄ変換器を用いてアナログ信号からディジタル信号を生成する方法である。この方法は、入力から供給されるアナログ信号を第１の容量部に格納する第１の格納動作としての第１の格納ステップ、及び、第２の容量部に基づく第１の演算値をゲインステージの出力に生成する第１の演算動作としての第１の演算ステップ、を並行して行う第１のステップと、入力から供給されるアナログ信号を第２の容量部に格納する第２の格納動作としての第２の格納ステップ、及び、第１の容量部に基づく第１の演算値をゲインステージの出力に生成する第２の演算動作としての第２の演算ステップ、を並行して行う第２のステップと、第１のステップ及び第２のステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップと、積分型Ａ／Ｄ変換ステップにおける第１の演算値である残差アナログ信号を前段容量部に格納する動作を行う第３のステップと、前段容量部に基づく第２の演算値をゲインステージの出力に生成する第４の演算動作としての第４の演算ステップを行う第４のステップと、第２の演算値を前段容量部に格納する第３の格納動作としての第３の格納ステップを行う第５のステップと、第４のステップ及び第５のステップを所定回数繰り返して行う巡回型Ａ／Ｄ変換ステップと、を有する。
【００１４】
この方法によれば、シングルエンド構成のＡ／Ｄ変換器を用いて、入力されたアナログ信号がフォールディング積分によりＡ／Ｄ変換され、その残差アナログ信号が巡回型Ａ／Ｄ変換されることにより、両Ａ／Ｄ変換の結果からアナログ信号に対応するディジタル信号が生成される。ここでフォールディング積分によるＡ／Ｄ変換では、第１の格納動作及び第１の演算動作を並行して行う第１の動作と、第２の格納動作及び第２の演算動作を並行して行う第２の動作と、が交互に行われる。この動作によれば、格納動作と演算動作とが並行して行われるので、１クロックあたりの処理数が増加する。従って、Ａ／Ｄ変換器における積分動作が高速化されるので、Ａ／Ｄ変換動作の性能を向上させることができる。
【発明の効果】
【００１５】
本発明によれば、積分動作の高速化によりＡ／Ｄ変換器の性能が向上する。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係るＡ／Ｄ変換器の回路ブロックを示す図面である。
【図２】図２は、図１に示されたＡ／Ｄ変換器において実行される積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換の動作を示す図面である。
【図３】図３は、図１に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。
【図４】図４は、図１に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図面である。
【図５】図５は、第２の実施形態に係るＡ／Ｄ変換器の回路ブロックを示す図面である。
【図６】図６は、図５に示されたＡ／Ｄ変換器において実行される積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換の動作を示す図面である。
【図７】図７は、図５に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。
【図８】図８は、図５に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図面である。
【図９】図９は、イメージセンサセルを示す図面である。
【発明を実施するための形態】
【００１７】
＜第１の実施形態＞
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
図１は、第１の実施形態に係るＡ／Ｄ変換器１１の回路図である。Ａ／Ｄ変換器１１は、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換器１１は、当該Ａ／Ｄ変換器１１が含むスイッチの時系列の制御パターンの変更により、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作を実現する。
【００１９】
このＡ／Ｄ変換器１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。また、Ａ／Ｄ変換器１１は、参照電圧発生回路３７及びクロック発生器（クロック発生回路）４１を含む。
【００２０】
ゲインステージ１５は、入力１５ａ、及び出力１５ｂを含む。入力１５ａは、ディジタル値に変換されるアナログ信号ＶＩＮを受ける。出力１５ｂは、第１の演算値ＶＯＰ１及び第２の演算値ＶＯＰ２を提供する。また、ゲインステージ１５は、前段容量部２０、シングルエンド型の演算増幅回路２３、及びスイッチ回路６０を含む。
【００２１】
前段容量部２０は、第１の容量部としての第１のキャパシタ２５、及び第２の容量部としての第２のキャパシタ２７を含む。また、ゲインステージ１５は、演算増幅回路２３の帰還容量としての第３のキャパシタ２９を含む。
【００２２】
第１のキャパシタ２５、第２のキャパシタ２７、及び第３のキャパシタ２９は、各種の信号値の格納及び演算のための容量である。ここで、第３のキャパシタ２９の容量Ｃ２は、第１のキャパシタ２５の容量Ｃ１ａより大きい。また、第３のキャパシタ２９の容量Ｃ２は、第２のキャパシタ２７の容量Ｃ１ｂより大きい。これにより、フォールディング積分型Ａ／Ｄ変換である第１のＡ／Ｄ変換動作において入力されるアナログ信号ＶＯＰ１は、その容量比（Ｃ１ａ／Ｃ２，Ｃ１ｂ／Ｃ２）に従って減衰されて積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号ＶＩＮの電圧範囲も、第１のキャパシタ２５と第２のキャパシタ２７との容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器１１を構成できる。
【００２３】
第３のキャパシタ２９の容量は、第１のキャパシタ２５の容量又は第２のキャパシタ２７の容量の２倍である。即ち、Ｃ１ａ＝１／２×Ｃ２及びＣ１ｂ＝１／２×Ｃ２といった関係が成立する。このような第１のキャパシタ２５及び第２のキャパシタ２７を含むＡ／Ｄ変換器１１によれば、フォールディング積分型Ａ／Ｄ変換において入力されるアナログ信号ＶＩＮは、１／２に減衰されてサンプリング及び積分される。従って、フォールディング積分型Ａ／Ｄ変換において出力されるアナログ信号である第１の演算値ＶＯＰ１の電圧範囲も、第１のキャパシタ２５と第２のキャパシタ２７との容量比に従って１／２となる。従って、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。
【００２４】
演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを含む。第１の入力２３ａは、反転入力端子である。第２の入力２３ｃは、非反転入力端子である。出力２３ｂは、出力端子である。従って、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転する。第２の入力２３ｃは、基準電位線ＬＣＯＭに接続される。第２の入力２３ｃは、基準電位ＶＣＯＭを受ける。
【００２５】
ゲインステージ１５は、複数のスイッチ４３，４７，４９，５１，５３，５５，５７，５９，６１，６３，６７を含む。図１に示されるスイッチ４３，４７，４９，５１，５３，５５，５７，５９，６１，６３，６７の配置は一例である。これらのスイッチ４３，４７，４９，５１，５３，５５，５７，５９，６１，６３，６７の制御は、クロック発生器４１によって行われる。スイッチ回路６０は、スイッチ４７，４９，５５，５７を含む。スイッチ回路６０は、クロック信号（φ１１，φ２１，φ１２，φ２２）を利用して、演算増幅回路２３の第１の入力２３ａに第１のキャパシタ２５及び第２のキャパシタ２７の一方を接続させ、基準電位線ＬＣＯＭに第１のキャパシタ２５及び第２のキャパシタ２７の他方を接続させる。具体的には、スイッチ４７は、基準電位線ＬＣＯＭに第１のキャパシタ２５を接続させる。スイッチ４９は、演算増幅回路２３の第１の入力２３ａに第１のキャパシタ２５を接続させる。スイッチ５５は、基準電位線ＬＣＯＭに第２のキャパシタ２７を接続させる。スイッチ５７は、演算増幅回路２３の第１の入力２３ａに第２のキャパシタ２７を接続させる。
【００２６】
基準電圧源３３，３５は、参照電圧発生回路３７へ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬを供給する。
【００２７】
参照電圧発生回路３７は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくとも一方に基づき、第１の変換参照電圧ＶＲＣＨ及び第２の変換参照電圧ＶＲＣＬの少なくとも一方を生成する。
【００２８】
Ａ／Ｄ変換回路１７は、ゲインステージ１５の出力１５ｂから出力される第１の演算値ＶＯＰ１又は第２の演算値ＶＯＰ２に基づき、参照電圧発生回路３７から提供される変換参照電圧ＶＲＣＨ，ＶＲＣＬに応じたディジタル信号Ｄを生成する。例えば、第１のＡ／Ｄ変換動作では、第１の変換参照電圧ＶＲＣＨとして電圧ＶＲＣ１Ｈが参照電圧発生回路３７からＡ／Ｄ変換回路１７へ提供される。また、第２のＡ／Ｄ変換動作では、第１の変換参照電圧ＶＲＣＨとして電圧ＶＲＣ２Ｈが参照電圧発生回路３７からからＡ／Ｄ変換回路１７へ供給され、第２の変換参照電圧ＶＲＣＬとして電圧ＶＲＣ２Ｌが参照電圧発生回路３７からからＡ／Ｄ変換回路１７へ供給される。
【００２９】
論理回路１９は、ディジタル信号Ｄに応じた制御信号ＶＣＯＮＴ（例えばφＤＨ，φＤＬ，φＤＳ）を生成する。
【００３０】
Ｄ／Ａ変換回路２１は、第１の出力２１ａ、第２の出力２１ｂ、及びスイッチ回路３１を含む。Ｄ／Ａ変換回路２１は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくともいずれか一方を、制御信号ＶＣＯＮＴに基づくスイッチ回路３１の動作により、第１の出力２１ａ及び第２の出力２１ｂの少なくとも一方を介してゲインステージ１５に提供する。
【００３１】
ここで、スイッチ回路３１は、スイッチ３１ａ，３１ｂを動作させることにより第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬをそれぞれ第１の出力２１ａ及び第２の出力２１ｂに供給する。スイッチ回路３１は、スイッチ３１ａ，３１ｃを動作させることにより第１の基準参照電圧ＶＲＨを第１の出力２１ａ及び第２の出力２１ｂの両方に供給する。スイッチ回路３１は、スイッチ３１ｂ，３１ｃを動作させることにより第２の基準参照電圧ＶＲＬを第１の出力２１ａ及び第２の出力２１ｂの両方に供給する。Ｄ／Ａ変換回路２１の第１の出力２１ａは、スイッチ６３を介して第１のキャパシタ２５の一端２５ａに接続される。Ｄ／Ａ変換回路２１の第２の出力２１ｂは、スイッチ６７を介して第２のキャパシタ２７の一端２７ａに接続される。スイッチ３１ａ，３１ｂ，３１ｃの開閉は、それぞれ、論理回路１９からの制御信号φＤＨ，φＤＳ，φＤＬによって制御されるので、ディジタル信号Ｂ１，Ｂ０の値は、制御信号φＤＨ，φＤＳ，φＤＬのうちのいずれがアクティブになるかを決定する。
【００３２】
ゲインステージ１５は、図２に示されるように、第１の格納動作ＳＴ１ａ及び第１の演算動作ＳＴ１ｂを並行して行う第１の動作ＳＴ１と、第２の格納動作ＳＴ２ａ及び第２の演算動作ＳＴ２ｂを並行して行う第２の動作ＳＴ２と、を交互に行う。また、ゲインステージ１５は、第３の格納動作ＳＴ３ａを行う第３の動作ＳＴ３と、第４の演算動作ＳＴ４ｂを行う第４の動作ＳＴ４と、を交互に行う。
【００３３】
第１の演算動作ＳＴ１ｂ及び第２の演算動作ＳＴ２ｂでは、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７、及び第３のキャパシタ２９により第１の演算値ＶＯＰ１を生成する。
【００３４】
第１の格納動作ＳＴ１ａでは、第１のキャパシタ２５は、ゲインステージ１５の入力１５ａから供給されるアナログ信号ＶＩＮを格納する。
【００３５】
第２の格納動作ＳＴ２ａでは、第２のキャパシタ２７は、ゲインステージ１５の入力１５ａから供給されるアナログ信号ＶＩＮを格納する。
【００３６】
第１の演算動作ＳＴ１ｂでは、第２の格納動作ＳＴ２ａにおいてアナログ信号ＶＩＮが第２のキャパシタ２７に格納された場合には、第２のキャパシタ２７がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第１の演算動作ＳＴ１ｂでは、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。上述した第２のキャパシタ２７、第３のキャパシタ２９と、演算増幅回路２３との接続により、第１の演算値ＶＯＰ１がゲインステージ１５の出力１５ｂに生成される。
【００３７】
第２の演算動作ＳＴ２ｂでは、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第２の演算動作ＳＴ２ｂでは、第１の演算動作ＳＴ１ｂと同様に、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。上述した第１のキャパシタ２５、第３のキャパシタ２９と、演算増幅回路２３との接続により、第１の演算値ＶＯＰ１がゲインステージ１５の出力１５ｂに生成される。
【００３８】
ゲインステージ１５は、第３の格納動作ＳＴ３ａを行う第３の動作ＳＴ３と、第４の演算動作ＳＴ４ｂを行う第４の動作ＳＴ４と、を交互に行う。
【００３９】
第３の格納動作ＳＴ３ａでは、第１の演算値ＶＯＰ１又は第２の演算値ＶＯＰ２を第１のキャパシタ２５及び第２のキャパシタ２７に格納する。第４の演算動作ＳＴ４ｂでは、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７、及び第３のキャパシタ２９により第２の演算値ＶＯＰ２を生成する。すなわち、第４の演算動作ＳＴ４ｂでは、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続され、第２のキャパシタ２７がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成により、第２の演算値ＶＯＰ２がゲインステージ１５の出力１５ｂに生成される。
【００４０】
次に、図２、図３及び図４を参照して、Ａ／Ｄ変換器１１において行われる積分型Ａ／Ｄ変換ステップとしての第１のＡ／Ｄ変換動作、及び巡回型Ａ／Ｄ変換ステップとしての第２のＡ／Ｄ変換動作について説明する。
【００４１】
まず、Ａ／Ｄ変換器１１における第１のＡ／Ｄ変換動作を説明する。図２の（ａ）部に示されるように、第１のＡ／Ｄ変換動作は、第１のキャパシタ２５を利用する第１の動作ＳＴ１と、第２のキャパシタ２７を利用する第２の動作ＳＴ２とを含む。すなわち、図１に示されたＡ／Ｄ変換器１１によれば、第１のＡ／Ｄ変換動作に含まれる格納処理と演算処理とが、第１のキャパシタ２５及び第２のキャパシタ２７によって並列処理される。従って、１クロックあたりの処理数を増加させ得るので、Ａ／Ｄ変換器１１における積分動作を高速化させることができる。
【００４２】
以下に説明する各ステップにおける格納動作及び演算動作は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３，５５，５７，５９，６１，６３，６７により実現される。
【００４３】
まず、Ａ／Ｄ変換器１１は、第１の初期格納ステップＳＴｆ１を行う。この動作では、クロック信号（φ１１＝１，φ２１＝０，φ１２＝１，φ２２＝０，φ３＝０，φＲ＝１，φＳ＝１，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝１）により、スイッチ４３，４７，５５，５７，５９，６７は導通とされ、スイッチ４９，５１，５７，６１，６３は非導通とされる。
【００４４】
上記したクロック信号によれば、ゲインステージ１５は、図３の（ａ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５は、ゲインステージ１５の入力１５ａと基準電位線ＬＣＯＭとの間に接続される。また、演算増幅回路２３の出力２３ｂは、演算増幅回路２３の第１の入力２３ａに接続される。この回路構成によれば、ゲインステージ１５の入力１５ａを介して受けたアナログ信号ＶＩＮが第１のキャパシタ２５に格納される。また、第２のキャパシタ２７は、Ｄ／Ａ変換回路２１の第２の出力２１ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、Ｄ／Ａ変換回路２１の第２の出力２１ｂから供給された第２の基準参照電圧ＶＲＬが第２のキャパシタ２７に格納される。また、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。
【００４５】
第１の初期格納ステップＳＴｆ１において第１のキャパシタ２５（容量Ｃ１ａ）に蓄積される電荷（Ｑ１ａ）は、式（１）により示される。
【数１】
0006681616.tif 000002
【００４６】
続いて、Ａ／Ｄ変換器１１は、第２のステップとしての第２の動作ＳＴ２を行う。第２の動作ＳＴ２は、第２の演算ステップとしての第２の演算動作ＳＴ２ｂ、及び第２の格納ステップとしての第２の格納動作ＳＴ２ａを含む。この第２のステップでは、クロック信号（φ１１＝０，φ２１＝１，φ１２＝１，φ２２＝０，φ３＝０，φＲ＝０，φＳ＝１，φＳｌ１＝０，φＳｌ２＝１，φＰ１＝１，φＮ１＝０）により、スイッチ４３，４９，５５，６１，６３は導通とされ、スイッチ４７，５１，５３，５７，５９，６７は非導通とされる。
【００４７】
上記したクロック信号によれば、ゲインステージ１５は、図３の（ｂ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５は、Ｄ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第１のキャパシタ２５に格納されたアナログ信号ＶＩＮに対応する第１の演算値ＶＯＰ１がゲインステージ１５の出力１５ｂに生成される。すなわち、第２の演算ステップとしての第２の演算動作ＳＴ２ｂが行われる。
【００４８】
第１の初期格納ステップＳＴｆ１に続いて行われる第２の演算動作ＳＴ２ｂにおいて、Ｄ／Ａ変換回路２１は、第２の基準参照電圧ＶＲＬを第１の出力２１ａ及びスイッチ６３を介して第１のキャパシタ２５の一端２５ａに提供する。なお、このような動作は、第１の初期格納動作ＳＴｆ１に続いて行われる第２の演算動作ＳＴ２ｂのみに行われる。２回目以降の演算動作では、Ａ／Ｄ変換回路１７が生成するディジタル値に基づいてＤ／Ａ変換回路２１が動作する。この動作については後述する。
【００４９】
そして、第２の演算動作ＳＴ２ｂにおいて生成される第１の演算値ＶＯＰ１は、式（２Ａ）により示され、Ｃ１ａとＣ２の関係が式（２Ｂ）とすると、式（２Ｃ）により示される。
【数２】
0006681616.tif 000003
【００５０】
第２のステップにおいて、第２のキャパシタ２７は、ゲインステージ１５の入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５の入力１５ａを介して受けたアナログ信号ＶＩＮが第２のキャパシタ２７に格納される。すなわち、第２の格納ステップとしての第２の格納動作ＳＴ２ａが行われる。第２のキャパシタ２７（容量Ｃ１ｂ）に蓄積される電荷（Ｑ１ｂ）は、式（３）により示される。
【数３】
0006681616.tif 000004
【００５１】
続いて、Ａ／Ｄ変換器１１は、ディジタル信号Ｄ（＝Ｂ１）の値に従って、第１のステップとしての第１の動作ＳＴ１を行う。第１の動作ＳＴ１は、第１の演算ステップとしての第１の演算動作ＳＴ１ｂ、及び第１の格納ステップとしての第１の格納動作ＳＴ１ａを含む。この第１のステップでは、クロック信号（φ１１＝１，φ２１＝０，φ１２＝０，φ２２＝１，φ３＝０，φＲ＝０，φＳ＝１，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝１）により、スイッチ４３，４７，５７，５９，６７は導通とされ、スイッチ４９，５１，５３，５５，６１，６３は非導通とされる。
【００５２】
上記したクロック信号によれば、ゲインステージ１５は、図３の（ｃ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５は、ゲインステージ１５の入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５の入力１５ａを介して受けたアナログ信号ＶＩＮが第１のキャパシタ２５に格納される。すなわち、第１の格納ステップとしての第１の格納動作ＳＴ１ａが行われる。
【００５３】
また、第２のキャパシタ２７は、Ｄ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２のキャパシタ２７に格納されたアナログ信号ＶＩＮに対応する第１の演算値ＶＯＰ１がゲインステージ１５の出力１５ｂに生成される。すなわち、第１の演算ステップとしての第１の演算動作ＳＴ１ｂが行われる。
【００５４】
第１の演算動作ＳＴ１ｂでは、Ａ／Ｄ変換回路１７は、１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する。この場合には、ディジタル信号Ｄは、１ビット（Ｂ１）のみであり、２値を表せる。コンパレータ１７ａにおいて基準として用いられる信号は、変換参照電圧ＶＲＣ１Ｈである。コンパレータ１７ａは、以下のように動作する。
ＶＯＰ１，ＶＯＰ２＞ＶＲＣ１Ｈであるとき  Ｂ１＝１
ＶＯＰ１，ＶＯＰ２≦ＶＲＣ１Ｈであるとき  Ｂ１＝０
【００５５】
Ｄ／Ａ変換回路２１は、コンパレータ１７ａからのディジタル信号Ｂ１に基づく制御信号ＶＣＯＮＴに応じて、以下のような制御を行う。
Ｂ１＝１であるとき：ＶＤＡ１＝ＶＲＨ，ＶＤＡ２＝ＶＲＬ
Ｂ１＝０であるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＬ
【００５６】
第１の演算動作ＳＴ１ｂにおいて生成される第１の演算値ＶＯＰ１は、式（４Ａ）により示され、Ｃ１ｂとＣ２の関係が式（４Ｂ）とすると、式（４Ｃ）により示される。式（４Ｃ）におけるΔＶＲは下記式（４Ｄ）により示される。
【数４】
0006681616.tif 000005
【００５７】
続いて、ディジタル信号Ｄ（２）の値に応じて、Ａ／Ｄ変換器１１は、図３の（ｂ）部に示される、第２のステップとしての第２の動作ＳＴ２を行う。すなわち、Ａ／Ｄ変換器１１は、第１のステップ及び第２のステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを実施する。具体的に、積分型Ａ／Ｄ変換ステップでは、第１の初期格納動作ＳＴｆ１の後に、第２のステップが実行される。この第２のステップでは、第２の演算動作ＳＴ２ｂと同時に第２の格納動作ＳＴ２ａが実行される。第２のステップの後に、第１のステップが実行される。この第１のステップでは、第１の演算動作ＳＴ１ｂと同時に第１の格納動作ＳＴ１ａが実行される。そして再び、第２のステップが実行される。この第２のステップでは、第２の演算動作ＳＴ２ｂと同時に第２の格納動作ＳＴ２ａが実行される。このように、積分型Ａ／Ｄ変換ステップでは、第１のステップＳＴ１と第２のステップＳＴ２とを繰り返す。
【００５８】
第１のＡ／Ｄ変換動作において、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの第１の演算値ＶＯＰ１は、式（５Ａ）により示される。式（５Ａ）におけるΔＶＲは下記式（５Ｂ）により示される。
【数５】
0006681616.tif 000006
【００５９】
なお、以上の説明は、第１の初期格納動作ＳＴｆ１に続いて行われる第２の演算動作における参照電圧ＶＲＩとして第２の基準参照電圧ＶＲＬを採用した場合の例である。これに対して、第１の初期格納動作ＳＴｆ１に続いて行われる第２の演算動作における参照電圧ＶＲＩとして第１の基準参照電圧ＶＲＨを採用してもよい。
【００６０】
次に、図２及び図４を参照して、Ａ／Ｄ変換器１１における、巡回型Ａ／Ｄ変換ステップとしての第２のＡ／Ｄ変換動作について説明する。図２の（ｂ）部に示されるように、第２のＡ／Ｄ変換動作は、第１のキャパシタ２５及び第２のキャパシタ２７を利用する第３のステップとしての第３の動作ＳＴ３、及び第４のステップとしての第４の動作ＳＴ４を含む。
【００６１】
まず、Ａ／Ｄ変換器１１は、第３のステップとしての第３の動作ＳＴ３を行う。第３の動作ＳＴ３は、第２の初期格納ステップＳＴｆ２としての第３の格納動作ＳＴ３ａを含む。この第３のステップでは、クロック信号（φ１１＝１，φ２１＝０，φ１２＝１，φ２２＝０，φ３＝１，φＲ＝０，φＳ＝０，φＳｌ１＝１，φＳｌ２＝１，φＰ１＝０，φＮ１＝０）により、スイッチ４７，５１，５５，５９，６１は導通とされ、スイッチ４３，４９，５３，５７，６３，６７は非導通とされる。
【００６２】
上記したクロック信号によれば、ゲインステージ１５は、図４の（ａ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５は、演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。また、第２のキャパシタ２７は、演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。第３のキャパシタ２９の一端２９ａは、スイッチ５１，５９を介して第１のキャパシタ２５の一端２５ａに接続される。第３のキャパシタ２９の一端２９ａは、スイッチ５１，６１を介して第２のキャパシタ２７の一端２７ａにも接続される。この回路構成によれば、第３のキャパシタ２９に蓄積されていた残差アナログ信号である第１の演算値ＶＯＰ１が第１のキャパシタ２５及び第２のキャパシタ２７に格納される。すなわち、第３の格納ステップとしての第３の格納動作ＳＴ３ａが行われる。
【００６３】
また、第１の演算値ＶＯＰ１がゲインステージ１５の出力１５ｂを介してコンパレータ１７ａ，１７ｂに提供される。コンパレータ１７ａ，１７ｂは、提供された第１の演算値ＶＯＰ１に基づき、ディジタル信号Ｂ１，Ｂ０を生成する。ディジタル値Ｂ１，Ｂ０の生成については後述する。
【００６４】
続いて、Ａ／Ｄ変換器１１は、第３の動作ＳＴ３に引き続き、ディジタル信号Ｄ（＝Ｂ１＋Ｂ０）の値に従って、第４のステップとしての第４の動作ＳＴ４を行う。第４の動作ＳＴ４は、第４の演算ステップとしての第４の演算動作ＳＴ４ｂを含む。この第４のステップでは、クロック信号（φ１１＝０，φ２１＝１，φ１２＝０，φ２２＝１，φ３＝０，φＲ＝０，φＳ＝０，φＳｌ１＝０，φＳｌ２＝０，φＰ＝１，φＮ＝１）により、スイッチ４９，５７，６３，６７は導通とされ、スイッチ４３，４７，５１，５３，５５，５９，６１は非導通とされる。
【００６５】
上記したクロック信号によれば、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９と、演算増幅回路２３とは、図４の（ｂ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５は、Ｄ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。第２のキャパシタ２７は、Ｄ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７及び第３のキャパシタ２９により第２の演算値ＶＯＰ２が生成される。すなわち、第４の演算ステップとしての第４の演算動作ＳＴ４ｂが行われる。
【００６６】
ここで、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからのディジタル信号Ｄ（＝Ｂ１＋Ｂ０）に従ってスイッチ回路３１が制御され、第１の基準参照電圧ＶＲＨ又は第２の基準参照電圧ＶＲＬが提供される。
【００６７】
コンパレータ１７ａ，１７ｂは、Ａ／Ｄ変換回路１７に含まれる。コンパレータ１７ａは、入力アナログ信号（例えば、第１の演算値ＶＯＰ１又は第２の演算値ＶＯＰ２）を第１の変換参照電圧ＶＲＣ２Ｈと比較することにより、比較結果信号Ｂ１を提供する。また、コンパレータ１７ｂは、入力アナログ信号を第２の変換参照電圧ＶＲＣ２Ｌと比較することにより、比較結果信号Ｂ０を提供する。変換参照電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌは、参照電圧発生回路３７から提供される。ディジタル信号Ｄは、Ａ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ０，Ｂ１）を有しており、各ビット（Ｂ０，Ｂ１）は、「１」又は「０」を取り得る。ディジタル信号Ｄは、（Ｄ＝Ｂ０＋Ｂ１）と表される。Ａ／Ｄ変換器１１では、ビット（Ｂ０，Ｂ１）の組み合わせにより１回の積分動作又は一巡回ごとのディジタル値は第１の値（Ｄ＝０）、第２の値（Ｄ＝１）及び第３の値（Ｄ＝２）を有する。すなわち、コンパレータ１７ａ，１７ｂは、以下のように動作する。
ＶＯＰ１，ＶＯＰ２＞ＶＲＣ２Ｈのとき          Ｄ＝２（Ｂ１＝１，Ｂ０＝１）
ＶＲＣ２Ｌ＜ＶＯＰ１，ＶＯＰ２≦ＶＲＣ２Ｈのとき  Ｄ＝１（Ｂ１＝０，Ｂ０＝１）
ＶＯＰ１，ＶＯＰ２≦ＶＲＣ２Ｌのとき          Ｄ＝０（Ｂ１＝０，Ｂ０＝０）
【００６８】
ディジタル信号が「Ｄ＝２」のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧ＶＲＨが提供されるように制御されながら図４の（ｂ）部に示された動作が行われる。一方、ディジタル信号が「Ｄ＝０」のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧ＶＲＬが提供されるように制御されながら図４の（ｂ）部に示された動作が行われる。さらに、ディジタル信号が「Ｄ＝１」のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬが提供されるように制御されながら図４の（ｂ）部に示された動作が行われる。
【００６９】
第１のＡ／Ｄ変換動作において１個のコンパレータ１７ａが用いられるとき、参照電圧発生回路３７は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬに基づき、電圧ＶＲＣ１Ｈを生成する。また、第２のＡ／Ｄ変換動作において２個のコンパレータ１７ａ，１７ｂが用いられるとき、参照電圧発生回路３７は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬに基づき、電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌを生成する。参照電圧発生回路３７は、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬと、第１のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ１Ｈと、第２のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ２Ｈ及び第２の変換参照電圧ＶＲＣ２Ｌと、の関係が以下に示されるように動作する。このように第１のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ１Ｈと、第２のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ２Ｈ及び第２の変換参照電圧ＶＲＣ２Ｌが生成されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。
ＶＲＣ１Ｈ＝（ＶＲＨ＋ＶＲＬ）／２
（ＶＲＨ＋ＶＲＬ）／２＜ＶＲＣ２Ｈ＜ＶＲＨ
ＶＲＬ＜ＶＲＣ２Ｌ＜（ＶＲＨ＋ＶＲＬ）／２
【００７０】
２個のコンパレータ１７ａ，１７ｂが用いられるとき、Ｄ／Ａ変換回路２１のスイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、第１の出力２１ａに第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬのいずれかを提供する。また、スイッチ回路３１は、制御信号ＶＣＯＮＴに応答して、第２の出力２１ｂに第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬのいずれかを提供する。
【００７１】
第１の出力２１ａに提供される電圧をＶＤＡ１とし、第２の出力２１ｂに提供される電圧をＶＤＡ２とすると、Ｄ／Ａ変換回路２１は、論理回路１９からの制御信号ＶＣＯＮＴに応答して、例えば、下記のような制御を行う。
第１の条件（Ｄ＝２）が満たされるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＨ
第２の条件（Ｄ＝１）が満たされるとき：ＶＤＡ１＝ＶＲＨ，ＶＤＡ２＝ＶＲＬ
第３の条件（Ｄ＝０）が満たされるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＬ
【００７２】
続いて、ゲインステージ１５は、第４の演算動作ＳＴ４ｂに引き続き、図４の（ａ）部に示される、第３の格納ステップとしての第３の格納動作ＳＴ３ａを行う。第３の格納動作ＳＴ３ａでは、第４の演算動作ＳＴ４ｂにおける第２の演算値ＶＯＰ２を第１のキャパシタ２５及び第２のキャパシタ２７に格納する。
【００７３】
そして、ゲインステージ１５は、巡回型Ａ／Ｄ変換動作として、第３の動作ＳＴ３及び第４の動作ＳＴ４を所定回数繰り返して行う。
【００７４】
このＡ／Ｄ変換器１１によれば、第１のキャパシタ２５及び第２のキャパシタ２７により、アナログ信号ＶＩＮを交互にサンプリング（格納）することで、同じＡ／Ｄ変換時間に対して積分動作の回数を約２倍まで高め、巡回型Ａ／Ｄ変換動作でゲインを２倍にすることで、より高速且つ低ノイズのＡ／Ｄ変換動作を実現できる。
【００７５】
＜第２の実施形態＞
次に、第２の実施形態に係るＡ／Ｄ変換器、及び当該Ａ／Ｄ変換器を用いたアナログ信号からディジタル信号を生成する方法について説明する。
【００７６】
図５は、第２の実施形態に係るＡ／Ｄ変換器１１Ａの回路図である。Ａ／Ｄ変換器１１Ａは、第１の実施形態に係るＡ／Ｄ変換器１１と同様に、いわゆるフォールディング積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。ゲインステージ１５Ａの前段容量部２０Ａは、第１のキャパシタ２５及び第４のキャパシタ２６を含む第１の容量部と、第４のキャパシタ２６及び第５のキャパシタ２８を含む第２の容量部と、を有する。また、Ａ／Ｄ変換器１１Ａのゲインステージ１５Ａは、スイッチ６７，６９，７１，７３をさらに含む。このような構成を含むゲインステージ１５Ａによれば、積分型Ａ／Ｄ変換動作における格納動作及び演算動作を並列して行うことできる。さらに、ゲインステージ１５Ａによれば、巡回型Ａ／Ｄ変換動作における格納動作及び演算動作を並列して行うことできる。
【００７７】
図５に示される追加されたスイッチ６７，６９，７１，７３の配置は一例である。これらのスイッチ６７，６９，７１，７３の制御は、クロック発生器４１によって行われる。スイッチ６３は、Ｄ／Ａ変換回路２１の第１の出力２１ａに第１のキャパシタ２５を接続する。スイッチ６７は、Ｄ／Ａ変換回路２１の第１の出力２１ａに第２のキャパシタ２７を接続する。スイッチ６５は、Ｄ／Ａ変換回路２１の第２の出力２１ｂに第４のキャパシタ２６を接続する。スイッチ６９は、Ｄ／Ａ変換回路２１の第２の出力２１ｂに第５のキャパシタ２８を接続する。スイッチ７１は、第１のキャパシタ２５の一端２５ａを第４のキャパシタ２６の一端２６ａに接続させる。スイッチ７３は、第２のキャパシタ２７の一端２７ａを第５のキャパシタ２８の一端２８ａに接続させる。
【００７８】
図６の（ｂ）部に示されるように、ゲインステージ１５Ａによって行われる動作では、第３の動作ＳＴ３が第３の格納動作ＳＴ３ａと並行して行う第３の演算動作ＳＴ３ｂをさらに含み、第４の動作ＳＴ４が第４の演算動作ＳＴ４ｂと並行して行う第４の格納動作ＳＴ４ａをさらに含む。
【００７９】
第１の演算動作ＳＴ１ｂ及び第２の演算動作ＳＴ２ｂでは、演算増幅回路２３、第１のキャパシタ２５、第２のキャパシタ２７、第３のキャパシタ２９により第１の演算値ＶＯＰ１を生成する。
【００８０】
第１の格納動作ＳＴ１ａでは、第１のキャパシタ２５は、ゲインステージ１５Ａの入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５Ａの入力１５ａから供給されるアナログ信号ＶＩＮは、第１のキャパシタ２５に格納される。
【００８１】
第１の格納動作ＳＴ１ａと並行して行われる第１の演算動作ＳＴ１ｂでは、第２のキャパシタ２７がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第１の格納動作ＳＴ１ａでは、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａに接続される。この回路構成によれば、第１の演算値ＶＯＰ１がゲインステージ１５Ａの出力１５ｂに生成される。
【００８２】
第２の格納動作ＳＴ２ａでは、第２のキャパシタ２７は、ゲインステージ１５Ａの入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５Ａの入力１５ａから供給されるアナログ信号ＶＩＮが第２のキャパシタ２７に格納される。
【００８３】
第２の格納動作ＳＴ２ａと並行して行われる第２の演算動作ＳＴ２ｂでは、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第２の演算動作ＳＴ２ｂでは、第１の演算動作ＳＴ１ｂと同様に、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第１の演算値ＶＯＰ１がゲインステージ１５Ａの出力１５ｂに生成される。
【００８４】
第３の格納動作ＳＴ３ａでは、第１のキャパシタ２５が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。また、第４のキャパシタ２６が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、第１の演算値ＶＯＰ１又は第２の演算値ＶＯＰ２が第１のキャパシタ２５及び第４のキャパシタ２６に格納される。
【００８５】
第３の格納動作ＳＴ３ａと並行して行われる第３の演算動作ＳＴ３ｂでは、第２のキャパシタ２７がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第５のキャパシタ２８がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第３の演算動作ＳＴ３ｂでは、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２がゲインステージ１５Ａの出力１５ｂに生成される。
【００８６】
第４の格納動作ＳＴ４ａでは、第２のキャパシタ２７が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。また、第５のキャパシタ２８が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２が第１のキャパシタ２５及び第４のキャパシタ２６に格納される。
【００８７】
第４の格納動作ＳＴ４ａと並行して行われる第４の演算動作ＳＴ４ｂでは、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第４のキャパシタ２６がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第４の演算動作ＳＴ４ｂでは、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２がゲインステージ１５Ａの出力１５ｂに生成される。
【００８８】
次に、図７を参照して、Ａ／Ｄ変換器１１Ａにおいて行われる積分型Ａ／Ｄ変換ステップとしての第１のＡ／Ｄ変換動作、及び巡回型Ａ／Ｄ変換ステップとしての第２のＡ／Ｄ変換動作について説明する。
【００８９】
まず、Ａ／Ｄ変換器１１Ａにおける第１のＡ／Ｄ変換動作を説明する。図６の（ａ）部は、ゲインステージ１５Ａにおいて行われる第１のＡ／Ｄ変換動作を示す。以下に説明する各ステップにおける格納動作及び演算動作は、スイッチ４３，４７，４９，５１，５３，５５，５７，５９，６１，６３，６５，６７，６９，７１，７３により実現される。
【００９０】
Ａ／Ｄ変換器１１Ａは、第１のステップとしての第１の動作ＳＴ１を行う。具体的には、Ａ／Ｄ変換器１１Ａは、第１の初期格納ステップとしての第１の格納動作ＳＴｆ１を行う。ゲインステージ１５Ａには、クロック信号（φ１１＝１，φ２１＝０，φ１２＝０，φ２２＝０，φ３＝０，φＲ＝１，φＳ＝１，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝０，φＰ２＝０，φＮ２＝０，φＭ１＝０，φＭ２＝０）が入力される。このクロック信号によれば、スイッチ４３，４７，５３，５９が導通とされ、スイッチ４９，５１，５５，５７，６１，６３，６５，６７，６９，７１，７３が非導通とされる。
【００９１】
上記したクロック信号によれば、ゲインステージ１５Ａは、図７の（ａ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５がゲインステージ１５Ａの入力１５ａと基準電位線ＬＣＯＭとの間に接続される。また、演算増幅回路２３の出力２３ｂは、演算増幅回路２３の第１の入力２３ａに接続される。この回路構成によれば、ゲインステージ１５Ａの入力１５ａを介して受けたアナログ信号ＶＩＮが第１のキャパシタ２５に格納される。
【００９２】
第１の初期格納ステップＳＴｆ１において第１の容量部を構成する第１のキャパシタ２５（容量Ｃ１ａａ）に蓄積される電荷（Ｑ１ａ）は、式（６）により示される。
【数６】
0006681616.tif 000007
【００９３】
続いて、Ａ／Ｄ変換器１１Ａは、ディジタル信号Ｄ（＝Ｂ１）の値に従って、第２のステップとしての第２の動作ＳＴ２を行う。第２の動作ＳＴ２は、第２の演算ステップとしての第２の演算動作ＳＴ２ｂ及び第２の格納ステップとしての第２の格納動作ＳＴ２ａを含む。ゲインステージ１５Ａには、クロック信号（φ１１＝０，φ２１＝１，φ１２＝１，φ２２＝０，φ３＝０，φＲ＝０，φＳ＝１，φＳｌ１＝０，φＳｌ２＝１，φＰ１＝１，φＮ１＝０，φＰ２＝０，φＮ２＝０，φＭ１＝０，φＭ２＝０）が入力される。このクロック信号によれば、スイッチ４３，４９，５５，６１，６３が導通とされ、スイッチ４７，５１，５７，５３，５９，６５，６７，６９，７１，７３が非導通とされる。
【００９４】
上記したクロック信号によれば、ゲインステージ１５Ａは、図７の（ｂ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第１のキャパシタ２５に格納されたアナログ信号ＶＩＮに対応する第１の演算値ＶＯＰ１がゲインステージ１５Ａの出力１５ｂに生成される。すなわち、第２の演算ステップとしての第２の演算動作ＳＴ２ｂが行われる。
【００９５】
また、上記したクロック信号によれば、第２のキャパシタ２７がゲインステージ１５Ａの入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５Ａの入力１５ａを介して受けたアナログ信号ＶＩＮが第２のキャパシタ２７に格納される。すなわち、第２の格納ステップとしての第２の格納動作ＳＴ２ａが行われる。
【００９６】
続いて、Ａ／Ｄ変換器１１Ａは、ディジタル信号Ｄ（＝Ｂ１）の値に従って、第１のステップとしての第１の動作ＳＴ１を行う。第１の動作ＳＴ１は、第１の演算ステップとしての第１の演算動作ＳＴ１ｂ及び第１の格納ステップとしての第１の格納動作ＳＴ１ａを含む。ゲインステージ１５Ａには、クロック信号（φ１１＝１，φ２１＝０，φ１２＝０，φ２２＝１，φ３＝０，φＲ＝０，φＳ＝１，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝０，φＰ２＝１，φＮ２＝０，φＭ１＝０，φＭ２＝０）が入力される。このクロック信号によれば、スイッチ４３，４７，５７，５９，６７が導通とされ、スイッチ４９，５１，５３，５５，６１，６３，６５，６９，７１，７３が非導通とされる。
【００９７】
上記したクロック信号によれば、ゲインステージ１５Ａは、図７の（ｃ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５がゲインステージ１５Ａの入力１５ａと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、ゲインステージ１５Ａの入力１５ａを介して受けたアナログ信号ＶＩＮが第１のキャパシタ２５に格納される。すなわち、第１の格納ステップとしての第１の格納動作ＳＴ１ａが行われる。
【００９８】
また、第２のキャパシタ２７がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。そして、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２のキャパシタ２７に格納されたアナログ信号ＶＩＮに対応する第１の演算値ＶＯＰ１がゲインステージ１５Ａの出力１５ｂに生成される。すなわち、第１の演算ステップとしての第１の演算動作ＳＴ１ｂが行われる。
【００９９】
続いて、ディジタル信号Ｄ（＝Ｂ１）の値に応じて、Ａ／Ｄ変換器１１Ａは、図７の（ｂ）部に示される、第２のステップとしての第２の動作ＳＴ２を行う。すなわち、Ａ／Ｄ変換器１１Ａは、第１のステップ（図７の（ｃ）部参照）及び第２のステップ（図７の（ｂ）部参照）を所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを行う。
【０１００】
第１のＡ／Ｄ変換動作において、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの第１の演算値ＶＯＰ１は、式（７Ａ）により示される。また、Ｃ１ａａ及びＣ１ｂａは下記式（７Ｂ）及式（７Ｃ）により示される。なお、第２の実施形態におけるフォールディング積分型のＡ／Ｄ変換動作は、第１の実施形態におけるフォールディング積分型のＡ／Ｄ変換動作と全く同じ動作である。従って、式（７Ａ）は、式（５Ａ）と全く同じである。
【数７】
0006681616.tif 000008
【０１０１】
次に、Ａ／Ｄ変換器１１Ａにおける、巡回型Ａ／Ｄ変換ステップとしての第２のＡ／Ｄ変換動作について説明する。図６の（ｂ）部に示されるように、第２のＡ／Ｄ変換動作は、第３のステップとしての第３の動作ＳＴ３、及び第４のステップとしての第４の動作ＳＴ４を含む。
【０１０２】
まず、Ａ／Ｄ変換器１１Ａは、第３のステップとしての第３の動作ＳＴ３を行う。第３の動作ＳＴ３は、第２の初期格納ステップＳＴｆ２としての第３の格納動作ＳＴ３ａを含む。ゲインステージ１５Ａには、クロック信号（φ１１＝１，φ２１＝０，φ１２＝０，φ２２＝０，φ３＝１，φＲ＝０，φＳ＝０，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝０，φＰ２＝０，φＮ２＝０，φＭ１＝１，φＭ２＝０）が入力される。このクロック信号によれば、スイッチ４７，５１，５９，７１が導通とされ、スイッチ４３，４９，５３，５５，５７，６１，６３，６５，６７，６９，７３が非導通とされる。
【０１０３】
上記したクロック信号によれば、ゲインステージ１５Ａは、図８の（ａ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５及び第４のキャパシタ２６が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、残差アナログ信号である第１の演算値ＶＯＰ１が第１のキャパシタ２５及び第４のキャパシタ２６に格納される。すなわち、第３の格納ステップとしての第３の格納動作ＳＴ３ａが行われる。
【０１０４】
続いて、Ａ／Ｄ変換器１１Ａは、ディジタル信号Ｄ（＝Ｂ１＋Ｂ０）の値に従って、第４のステップとしての第４の動作ＳＴ４を行う。第４の動作ＳＴ４は、第４の演算ステップとしての第４の演算動作ＳＴ４ｂ及び第４の格納ステップとしての第４の格納動作ＳＴ４ａを含む。ゲインステージ１５Ａには、クロック信号（φ１１＝０，φ２１＝１，φ１２＝１，φ２２＝０，φ３＝１，φＲ＝０，φＳ＝０，φＳｌ１＝０，φＳｌ２＝１，φＰ１＝１，φＮ１＝１，φＰ２＝０，φＮ２＝０，φＭ１＝０，φＭ２＝１）が入力される。このクロック信号によれば、スイッチ４９，５１，５５，６１，６３，６５，７３が導通とされ、スイッチ４３，４７，５３，５７，５９，６７，６９，７１が非導通とされる。
【０１０５】
上記したクロック信号によれば、ゲインステージ１５Ａは、図８の（ｂ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第４のキャパシタ２６がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２がゲインステージ１５Ａの出力１５ｂに生成される。すなわち、第４の演算ステップとしての第４の演算動作ＳＴ４ｂが行われる。
【０１０６】
また、第２のキャパシタ２７及び第５のキャパシタ２８が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２が第２のキャパシタ２７及び第５のキャパシタに格納される。すなわち、第４の格納ステップとしての第４の格納動作ＳＴ４ａが行われる。
【０１０７】
続いて、Ａ／Ｄ変換器１１Ａは、ディジタル信号Ｄ（＝Ｂ１＋Ｂ０）の値に従って、第５のステップとしての第３の動作ＳＴ３を行う。第３の動作ＳＴ３は、第３の演算ステップとしての第３の演算動作ＳＴ３ｂ及び第３の格納ステップとしての第３の格納動作ＳＴ３ａを含む。ゲインステージ１５Ａには、クロック信号（φ１１＝１，φ２１＝０，φ１２＝０，φ２２＝１，φ３＝１，φＲ＝０，φＳ＝０，φＳｌ１＝１，φＳｌ２＝０，φＰ１＝０，φＮ１＝０，φＰ２＝１，φＮ２＝１，φＭ１＝１，φＭ２＝０）が入力される。このクロック信号によれば、スイッチ４７，５１，５７，５９，６７，６９，７１が導通とされ、スイッチ４３，４９，５３，５５，６１，６３，６５，７３が非導通とされる。
【０１０８】
上記したクロック信号によれば、ゲインステージ１５Ａは、図８の（ｃ）部に示されるような回路を構成する。具体的には、第１のキャパシタ２５及び第４のキャパシタ２６が演算増幅回路２３の出力２３ｂと基準電位線ＬＣＯＭとの間に接続される。この回路構成によれば、第４の演算動作ＳＴ４ｂにおいて生成された第２の演算値ＶＯＰ２が第１のキャパシタ２５及び第４のキャパシタ２６に格納される。すなわち、第３の格納ステップとしての第３の格納動作ＳＴ３ａが行われる。
【０１０９】
第２のキャパシタ２７がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第５のキャパシタ２８がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。この回路構成によれば、第２の演算値ＶＯＰ２がゲインステージ１５Ａの出力１５ｂに生成される。すなわち、第３の演算ステップとしての第３の演算動作ＳＴ３ｂが行われる。
【０１１０】
そして、ゲインステージ１５Ａは、巡回型Ａ／Ｄ変換動作として、第３の動作ＳＴ３及び第４の動作ＳＴ４を所定回数だけ繰り返し行う。
【０１１１】
＜第３の実施形態＞
【０１１２】
本発明の別の側面は、イメージセンサデバイスである。図９は、イメージセンサの画素を示す図面である。このイメージセンサデバイスは、イメージセンサセル２ａのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器１１を含む変換器アレイとを備える。Ａ／Ｄ変換器１１の各々は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続される。Ａ／Ｄ変換器１１を備えるイメージセンサデバイスによれば、高感度で高速動作が可能であり、且つ広いダイナミックレンジを実現することができる。
【０１１３】
イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＤＦが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭＳのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭＲのゲートはリセット線Ｒに接続される。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＤＦの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続される。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介してカラム線８に接続される。トランジスタＭＡは、選択トランジスタＭＳを介して浮遊拡散層ＦＤの電荷量に応じた電位をカラム線に提供する。
【０１１４】
この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。即ち、イメージセンサセル２ａは、まず、リセット制御信号をリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。トランジスタＭＡを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＤＦから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。このように、画素であるイメージセンサセル２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。
【０１１５】
ここで、変換器アレイは、第１の実施形態に係るＡ／Ｄ変換器１１に代えて、第２の実施形態に係るＡ／Ｄ変換器１１Ａを有していてもよい。すなわち、１個のイメージセンサセル２ａに対して、１個のＡ／Ｄ変換器１１Ａが接続されていてもよい。このような構成によれば、１個のＡ／Ｄ変換器１１Ａで積分型Ａ／Ｄ変換動作及び巡回型Ａ／Ｄ変換動作を行えるので、イメージセンサデバイスにおけるＡ／Ｄ変換器１１Ａの回路面積を小さくすることができる。
【０１１６】
また、１個のイメージセンサセル２ａに対して、Ａ／Ｄ変換器１１とＡ／Ｄ変換器１１Ａとが接続された構成とすることもできる。具体的には、イメージセンサセル２ａの出力ラインにＡ／Ｄ変換器１１のゲインステージ１５Ａの入力１５ａが接続される。そして、Ａ／Ｄ変換器１１のゲインステージ１５Ａの出力１５ｂには、Ａ／Ｄ変換器１１Ａのゲインステージ１５Ａの入力１５ａが接続される。この構成によれば、積分型Ａ／Ｄ変換動作をＡ／Ｄ変換器１１で行い、巡回型Ａ／Ｄ変換動作をＡ／Ｄ変換器１１Ａで行う。従って、積分型Ａ／Ｄ変換動作と巡回型Ａ／Ｄ変換動作とが並列処理（パイプライン処理）できるので、Ａ／Ｄ変換器の性能をさらに向上させることができる。
【０１１７】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【０１１８】
例えば、Ａ／Ｄ変換器１１，１１Ａは、イメージセンサセル２ａからの信号に対する相関２重サンプリング（ＣＤＳ）処理を適用してもよい。この処理は、アナログ領域で行ってもよいし（アナログＣＤＳ）、ディジタル領域で行ってもよい（ディジタルＣＤＳ）。
【符号の説明】
【０１１９】
２ａ…イメージセンサセル、１１，１１Ａ…Ａ／Ｄ変換器、１５，１５Ａ…ゲインステージ、１５ａ…入力、１５ｂ…出力、１７…Ａ／Ｄ変換回路、１７ａ，１７ｂ…コンパレータ、１９…論理回路、２０…前段容量部、２１…Ｄ／Ａ変換回路、２１ａ…第１の出力、２１ｂ…第２の出力、２３…演算増幅回路、２３ａ…第１の入力、２３ｃ…第２の入力、２３ｂ…出力、２５…第１のキャパシタ（第１の容量部）、２７…第２のキャパシタ（第２の容量部）、３３，３５…基準電圧源、３７…参照電圧発生回路、４１…クロック発生器、６０…スイッチ回路、Ｄ…ディジタル値、ＳＴ１…第１の動作、ＳＴ１ａ…第１の格納動作、ＳＴ１ｂ…第１の演算動作、ＳＴ２…第２の動作、ＳＴ２ｂ…第２の格納動作、ＳＴ２ａ…第２の演算動作、ＳＴ３…第３の動作、ＳＴ３ａ…第３の格納動作、ＳＴ３ｂ…第３の演算動作、ＳＴ４…第４の動作、ＳＴ４ｂ…第４の演算動作、ＳＴ４ａ…第４の格納動作、ＶＩＮ…アナログ信号、ＶＯＰ１…第１の演算値、ＶＯＰ２…第２の演算値、ＶＲＨ…第１の基準参照電圧、ＶＲＬ…第２の基準参照電圧、ＶＣＯＭ…基準電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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