(57)【特許請求の範囲】
【請求項１】
少なくとも一つの発光構成要素（ＬＤ）を制御する回路構成（ＴＣ）であって、
電気アイドル状態の存在の場合に、少なくとも一つの差動入力（ＩＮ＋，ＩＮ−）を監視する少なくとも一つのＩＤＬＥ検出器（ＩＤ）と、
前記差動入力（ＩＮ＋，ＩＮ−）におけるＥＩ状態が中断または再開される場合に、ＩＤＬＥ検出器（ＩＤ）によってトリガされる少なくとも一つの時間遅延ブロック（ＴＤ）と、
前記差動入力（ＩＮ＋，ＩＮ−）が、ＬＦＰＳ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐｅｒｉｏｄｉｃ  Ｓｉｇｎａｌｌｉｎｇ）によって駆動されるか、または、ＳＳ（Ｓｕｐｅｒ
Ｓｐｅｅｄ）／ｅＳＳ（ｅｎｈａｎｃｅｄ  Ｓｕｐｅｒ  Ｓｐｅｅｄ）シグナリングによって駆動されるかを検出する少なくとも一つの信号種別検出器（ＳＤ）であって、前記信号種別検出器（ＳＤ）が、前記時間遅延ブロック（ＴＤ）によってもたらされる時間遅延よりも小さい判断待ち時間を有する、少なくとも一つの信号種別検出器と、
ＬＦＰＳまたはＳＳ／ｅｓｓシグナリングが送信されるべきか否かの判断を実行する少なくとも一つの判断回路（ＤＴ）であって、前記判断は、前記ＩＤＬＥ検出器（ＩＤ）、前記信号種別検出器（ＳＤ）、および前記時間遅延ブロック（ＴＤ）からの情報に基づいている、少なくとも一つの判断回路と、
前記判断回路（ＤＴ）に接続されている少なくとも一つの入力段（ＩＳ）と、
前記発光構成要素（ＬＤ）を駆動するために設けられている少なくとも一つの出力段（ＯＳ）であって、前記出力段（ＯＳ）が、前記判断回路（ＤＴ）によってターンオンまたはターンオフされる、少なくとも一つの出力段と、を備え、
前記時間遅延は、約２００ｎｓよりも長くないＬＦＰＳバーストを表すＬＦＰＳ  ｐｉｎｇシーケンスと、少なくとも約５００ｎｓのＬＦＰＳバーストによって表されるＬＢＰＳ論理「０」の区別に関して選択される回路構成。
【請求項２】
前記時間遅延ブロック（ＴＤ）は、約３５０ｎｓの時間遅延をもたらす少なくとも一つのエッジトリガ型の時間遅延ユニットである、請求項１に記載の回路構成。
【請求項３】
前記発光構成要素（ＬＤ）は、少なくとも一つの電気光変換器である、請求項１または２に記載の回路構成。
【請求項４】
前記ＬＦＰＳまたはＳＳ／ｅＳＳシグナリングは、ＵＳＢ３に基づいている、請求項１から請求項３のいずれか一項に記載の回路構成。
【請求項５】
少なくとも一つの受光構成要素（ＰＤ）から受け取った光信号（ＳＩ）を処理する回路構成（ＲＣ）であって、
少なくとも一つの判断回路（ＤＲ）であって、前記判断回路（ＤＲ）が光信号（ＳＩ）によってトリガされ、前記判断回路（ＤＲ）がトリガされた後、所定の時間遅延を超え、且つ光入力信号ＳＩが当該遅延時間内で一定のままである場合は、ＬＦＰＳイネーブル信号（ＥＮ＿ＬＦＰＳ）を出力し、前記判断回路（ＤＲ）がトリガされた後、所定の時間遅延中に、前記所定の時間遅延より短いパルス持続時間を有する３つの連続パルスを検出した場合は、三番目のパルスが検出された直後に、ＳＳ／ｅＳＳイネーブル信号（ＥＮ＿ＳＳ）を出力する、少なくとも一つの判断回路（ＤＲ）と、
前記判断回路（ＤＲ）からの前記ＬＦＰＳイネーブル信号（ＥＮ＿ＬＦＰＳ）によってゲートで制御され、またはオンに切り替えられる少なくとも一つの発振段（ＯＣ）と、
前記判断回路（ＤＲ）が出力した前記ＬＦＰＳイネーブル信号（ＥＮ＿ＬＦＰＳ）によって作動される少なくとも一つのＬＦＰＳ出力ドライバ（ＬＯ）と、
前記判断回路（ＤＲ）が出力した前記ＳＳ／ｅＳＳイネーブル信号（ＥＮ＿ＳＳ）によって作動される少なくとも一つのＳＳ／ｅＳＳ出力ドライバ（ＳＯ）と、を備え、
前記所定の時間遅延は、約３５０ｎｓの時間遅延である回路構成。
【請求項６】
少なくとも一つの増幅器（ＡＭ）が、前記判断回路（ＤＲ）の上流に接続される、請求項５に記載の回路構成。
【請求項７】
前記増幅器（ＡＭ）は、少なくとも一つのインピーダンス変換増幅器（ＴＩＡ）および／または少なくとも一つの制限増幅器（ＬＡ）である、請求項６に記載の回路構成。
【請求項８】
前記発振段（ＯＣ）は、約３０ＭＨｚの周波数を含む、請求項５から請求項７のいずれか一項に記載の回路構成。
【請求項９】
受光構成要素（ＰＤ）は、少なくとも一つのフォトダイオードである、請求項５から請求項８のいずれか一項に記載の回路構成。
【請求項１０】
前記ＬＦＰＳ出力ドライバ（ＬＯ）からのＬＦＰＳ出力または前記ＳＳ／ｅＳＳ出力ドライバ（ＳＯ）からのＳＳ／ｅＳＳ出力は、ＵＳＢ３に基づいている、請求項５から請求項９のいずれか一項に記載の回路構成。
【請求項１１】
少なくとも一つの回路構成（ＴＣ）を用いて、少なくとも一つの発光構成要素（ＬＤ）を制御する方法であって、
電気アイドル状態の存在の場合に、少なくとも一つの差動入力（ＩＮ＋，ＩＮ−）を少なくとも一つのＩＤＬＥ検出器（ＩＤ）によって監視するステップと、
前記差動入力（ＩＮ＋，ＩＮ−）におけるＥＩ状態が中断または再開される場合に、前記ＩＤＬＥ検出器（ＩＤ）によって、少なくとも一つの時間遅延ブロック（ＴＤ）をトリガするステップと、
少なくとも一つの信号種別検出器（ＳＤ）を用いて、前記差動入力（ＩＮ＋，ＩＮ−）が、ＬＦＰＳ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐｅｒｉｏｄｉｃ  Ｓｉｇｎａｌｌｉｎｇ）によって駆動されるか、または、ＳＳ（Ｓｕｐｅｒ  Ｓｐｅｅｄ）／ｅＳＳ（ｅｎｈａｎｃｅｄ  Ｓｕｐｅｒ  Ｓｐｅｅｄ）シグナリングによって駆動されるかを検出するステップであって、前記信号種別検出器（ＳＤ）が、前記時間遅延ブロック（ＴＤ）によってもたらされる時間遅延よりも小さい判断待ち時間を有するステップと、
少なくとも一つの判断回路（ＤＴ）を用いて、ＬＦＰＳまたはＳＳ／ｅｓｓシグナリングが送信されるべきか否かの判断を実行するステップであって、前記判断は、前記ＩＤＬＥ検出器（ＩＤ）、前記信号種別検出器（ＳＤ）、および前記時間遅延ブロック（ＴＤ）からの情報に基づいているステップと、
少なくとも一つの入力段（ＩＳ）が前記判断回路（ＤＴ）に接続されるステップと、
少なくとも一つの出力段（ＯＳ）によって、前記発光構成要素（ＬＤ）を駆動するステップであって、前記出力段（ＯＳ）が、少なくとも一つの入力段（ＩＳ）の下流に接続され、および前記判断回路（ＤＴ）によってターンオンまたはターンオフされるステップと、を含み、
前記時間遅延は、約２００ｎｓよりも長くないＬＦＰＳバーストを表すＬＦＰＳ  ｐｉｎｇシーケンスと、少なくとも約５００ｎｓのＬＦＰＳバーストによって表されるＬＢＰＳ論理「０」の区別に関して選択される方法。
【請求項１２】
少なくとも一つの回路構成（ＲＣ）を用いて、光信号（ＳＩ）を処理する方法であって、前記光信号（ＳＩ）は、少なくとも一つの受光構成要素（ＰＤ）から受信されたものである方法において、
前記光信号（ＳＩ）を用いて、少なくとも一つの判断回路（ＤＲ）をトリガし、前記判断回路（ＤＲ）がトリガされた後、所定の時間遅延を超え、且つ光入力信号ＳＩが当該遅延時間内で一定のままである場合は、ＬＦＰＳイネーブル信号（ＥＮ＿ＬＦＰＳ）を出力し、前記判断回路（ＤＲ）がトリガされた後、所定の時間遅延中に、前記所定の時間遅延より短いパルス持続時間を有する３つの連続パルスを検出した場合は、三番目のパルスが検出された直後に、ＳＳ／ｅＳＳイネーブル信号（ＥＮ＿ＳＳ）を出力するステップと、
前記判断回路（ＤＲ）からの前記ＬＦＰＳイネーブル信号により、少なくとも一つの発振段（ＯＣ）をゲートで制御し、またはオンに切り替えるステップと、
前記判断回路（ＤＲ）が出力した前記ＬＦＰＳイネーブル信号（ＥＮ＿ＬＦＰＳ）によって、少なくとも一つのＬＦＰＳ出力ドライバ（ＬＯ）を作動させるステップ、または、前記判断回路（ＤＲ）が出力した前記ＳＳ／ｅＳＳイネーブル信号（ＥＮ＿ＳＳ）によって、少なくとも一つのＳＳ／ｅＳＳ出力ドライバ（ＳＯ）を作動させるステップと、を含み、
前記所定の時間遅延は、約３５０ｎｓの時間遅延である方法。
【請求項１３】
請求項１から請求項４のいずれか一項に記載の回路構成（ＴＣ）から光信号（ＳＩ）を出力するステップと、
前記光信号（ＳＩ）を少なくとも一つの光伝送ラインにより伝送するステップと、を有するＵＳＢ３規格準拠のデータ伝送方法。
【請求項１４】
前記光伝送ラインは、少なくとも一つの導波路である請求項１３に記載のデータ伝送方法。
【請求項１５】
少なくとも一つの光伝送ラインにより、光信号（ＳＩ）を伝送するステップと、
請求項５から請求項１０のいずれか一項に記載の回路構成（ＲＣ）により前記光信号（ＳＩ）を受け取るステップと、を有するＵＳＢ３規格準拠のデータ伝送方法。
【請求項１６】
前記光伝送ラインは、少なくとも一つの導波路である請求項１５に記載のデータ伝送方法。
【請求項１７】
請求項１１の方法により少なくとも一つの発光構成要素（ＬＤ）を制御するステップと、
前記発光構成要素（ＬＤ）から出力された光信号（ＳＩ）を少なくとも一つの光伝送ラインにより伝送するステップと、を有するＵＳＢ３規格準拠のデータ伝送方法。
【請求項１８】
前記光伝送ラインは、少なくとも一つの導波路である請求項１７に記載のデータ伝送方法。
【請求項１９】
少なくとも一つの光伝送ラインにより、光信号（ＳＩ）を、少なくとも一つの受光構成要素（ＰＤ）に対して伝送するステップと、
少なくとも一つの前記受光構成要素（ＰＤ）から受け取った前記光信号（ＳＩ）を、請求項１２の方法により処理するステップと、を有するＵＳＢ３規格準拠のデータ伝送方法。
【請求項２０】
前記光伝送ラインは、少なくとも一つの導波路である請求項１９に記載のデータ伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基本的には、少なくとも一つの光リンクを通じて信号を送信するという技術分野に関し、前記信号は、具体的には、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）３規格、例えば、ＵＳＢ３．０規格、またはＵＳＢ３．１規格に基づいている。
【０００２】
より具体的には、本発明は、回路構成および少なくとも一つの発光構成要素を制御する方法に関し、ならびに回路構成および少なくとも一つの受光構成要素から受け取った光信号を処理する方法に関する。
【背景技術】
【０００３】
シリアル通信／相互接続プロトコルは、異なる装置間で通信するための有効な機構を形成する。それらのプロトコルは、プロトコルとの互換性に必要な信号特性、タイミングおよび状態変更を定義する規格を含むことができる。一つのシリアル通信プロトコルは、ＵＳＢプロトコルである。
【０００４】
ＵＳＢは、電子産業において既に幅広く採用されており、ＵＳＢ３は、少なくとも５ギガビット／秒（５Ｇｂｐｓ）のデータレートを可能にし、それによって、ＵＳＢ２．０に優る著しい速度の向上ならびに著しい電力の節約を呈している。ＵＳＢ３は、限定するものではないが、デスクトップコンピュータ、ラップトップ、タブレット、外部ハードドライブ、プリンタ、携帯電話およびスマートフォンを含む多くの異なる装置で用いることができる。
【０００５】
このような状況において、高速ＵＳＢインタフェースは、二つのポート間のリンク上のバスでの信号起動および低電力管理を管理する通信のサイドバンドを利用する。このサイドバンドは、ＬＦＰＳ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐｅｒｉｏｄｉｃ  Ｓｉｇｎａｌｌｉｎｇ）と呼ばれている。ＬＦＰＳは、所定の周波数範囲を用いて、初期化および電力管理情報を伝える。例えば、ＵＳＢ３がＬＦＰＳを利用するのに対して、以前の二つのＵＳＢバージョン（＝ＵＳＢ１およびＵＳＢ２）は、ＬＦＰＳを利用しない。
【０００６】
ＵＳＢ３仕様を用いて、高速インタフェースの正しい動作を確実にするために、レシーバは、高速データレートを正しく検出しなければならない。さらに、電力管理のコストを低減するために、レシーバは、低電力ＵＳＢ３．０リンクにおいて１０ＭＨｚ〜５０ＭＨｚのデータレートを伴う低速ＬＦＰＳ信号を検出するＬＦＰＳ検出器を含むことができる。
【０００７】
ＵＳＢホストと、ＵＳＢ装置との間の受動電流ケーブル（相互）接続は、約１．５ｍに制限されている。
【０００８】
ＵＳＢ３規格に基づくリモートホスト装置は、ファイバを通じてＵＳＢルートポートに接続することができるが、ＵＳＢ規格ベースのＬＦＰＳは、電子光間トランスミッタには直接的には適していない。
【０００９】
ＵＳＢ３．１規格に基づくリピータを用いた能動電流ケーブル接続は、プロトコルレベルの充分なサポートのため、リモートホスト装置と、ＵＳＢ３．１リピータの複雑な実施を要する。
【００１０】
ＵＳＢ３．１規格は、電気アイドル（ｅｌｅｃｔｒｉｃａｌ  ｉｄｌｅ：ＥＩ）状態と、二つのＵＳＢ３．１で作動可能な装置間での通信のための二種類のシグナリングとを定義する。最初のシグナリングの種類はＬＦＰＳであり、第二の種類は、ＳＳ（ＳｕｐｅｒＳｐｅｅｄ）シグナリングまたはエンハンスドＳＳ（ｅＳＳ）シグナリングである。
【００１１】
ＬＦＰＳは、電気アイドル（ＥＩ）状態とともに、ＬＦＰＳシーケンスまたはＬＦＰＳベースのＰＷＭ（ｐｕｌｓｅ−ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）シグナリング（ＬＢＰＳ）を生成する。ＬＢＰＳは、ＬＦＰＳベースのＰＷＭメッセージ（ＬＢＰＭ）のための基準を与える。
【００１２】
電気アイドル（ＥＩ）状態は、ゼロ差動入力電圧Ｖｉｎｄｉｆｆとして定義される。電気シグナリング領域において、このような第三のレベルは、（差動正、差動負およびゼロ差動入力電圧を）容易に送信することができるが、典型的な光データ伝送システムは、通常、二つのシグナリング状態、すなわち、光「０」および光「１」のみを伝送することができる。
【００１３】
この電気アイドル（ＥＩ）状態により、ＬＦＰＳシーケンスは、光リンクを通じた直接送信には適していない。光リンクを通じてＬＦＰＳシーケンスを送信するためには、まず、適切なデータフォーマットに変換しなければならない。
【００１４】
対照的に、ＳＳ／ｅＳＳシグナリングは、ＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）平衡形、非ゼロ復帰（ｎｏｎ−ｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ：ＮＲＺ）ラインコードを用い、それらは、光リンクを通じた直接伝送に適している。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した欠点および不備から、および概説した従来技術を考慮して、本発明の目的は、少なくとも一つの光リンクを通じたＬＦＰＳシーケンスが作動可能であるような上述した種類の回路構成、および上述した種類の方法をさらに発展させることである。
【課題を解決するための手段】
【００１６】
この目的は、本願明細書に記載されている特徴を伴う本発明による回路構成によって、および本願明細書に記載されている特徴を伴う本発明による方法によって実現される。本発明の有利な実施形態および適宜のさらなる発展は、上述され、および以下に記載されている。
【００１７】
この目的は、少なくとも一つの発光構成要素を制御する回路構成によって実現され、前記回路構成は、
電気アイドル状態の存在の場合に、少なくとも一つの差動入力（ＩＮ＋，ＩＮ−）を監視する少なくとも一つのＩＤＬＥ検出器（ＩＤ）と、
差動入力（ＩＮ＋，ＩＮ−）におけるＥＩ状態が中断または再開される場合に、ＩＤＬＥ検出器（ＩＤ）によってトリガされる少なくとも一つの時間遅延ブロック（ＴＤ）と、
差動入力（ＩＮ＋，ＩＮ−）が、ＬＦＰＳ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐｅｒｉｏｄｉｃ  Ｓｉｇｎａｌｌｉｎｇ）によって駆動されるか、または、ＳＳ（Ｓｕｐｅｒ  Ｓｐｅｅｄ）／ｅＳＳ（ｅｎｈａｎｃｅｄ  Ｓｕｐｅｒ  Ｓｐｅｅｄ）シグナリングによって駆動されるかを検出する少なくとも一つの信号種別検出器（ＳＤ）であって、前記信号種別検出器（ＳＤ）が、時間遅延ブロック（ＴＤ）によってもたらされる時間遅延よりも小さい判断待ち時間を有する、少なくとも一つの信号種別検出器と、
ＬＦＰＳまたはＳＳ／ｅｓｓシグナリングが送信されるべきか否かの判断を実行する少なくとも一つの判断回路（ＤＴ）であって、前記判断は、ＩＤＬＥ検出器（ＩＤ）および／または信号種別検出器（ＳＤ）からの情報に基づいている、少なくとも一つの判断回路と、
判断回路（ＤＴ）に接続されている少なくとも一つの入力段（ＩＳ）と、
発光構成要素（ＬＤ）を駆動するために設けられている少なくとも一つの出力段（ＯＳ）であって、前記出力段（ＯＳ）が、判断回路（ＤＴ）によってターンオンまたはターンオフされる、少なくとも一つの出力段と、
を備えている。
【００１８】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、時間遅延ブロック（ＴＤ）は、約３５０ｎｓの時間遅延をもたらす少なくとも一つのエッジトリガ型の時間遅延ユニットである。
【００１９】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、時間遅延は、約２００ｎｓよりも長くないＬＦＰＳバーストを表すＬＦＰＳ  ｐｉｎｇシーケンスと、少なくとも約５００ｎｓのＬＦＰＳバーストによって表されるＬＢＰＳ論理「０」の区別に関して選択される。
【００２０】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、発光構成要素（ＬＤ）は、少なくとも一つの電気光変換器、具体的には、少なくとも一つの発光ダイオード（ＬＥＤ）または少なくとも一つの電気発光素子または少なくとも一つのレーザ、例えば、少なくとも一つの半導体レーザである。
【００２１】
この目的はさらに、少なくとも一つの受光構成要素（ＰＤ）から受け取った光信号（ＳＩ）を処理する回路構成の実施形態によって実現され、前記回路構成（ＲＣ）は、
時間遅延機能を含む少なくとも一つの判断回路（ＤＲ）であって、前記判断回路（ＤＲ）が光信号（ＳＩ）によってトリガされる、少なくとも一つの判断回路と、
判断回路（ＤＲ）からの少なくとも一つのイネーブル信号（ＥＮ＿ＬＦＰＳ，ＥＮ＿ＳＳ）によってゲートで制御され、またはオンに切り替えられる少なくとも一つの発振段（ＯＣ）と、
光信号（ＳＩ）がＬＦＰＳに基づいている場合に作動される少なくとも一つのＬＦＰＳ出力ドライバ（ＬＯ）と、
光信号（ＳＩ）がＳＳ／ｅＳＳシグナリングに基づいている場合に作動される少なくとも一つのＳＳ／ｅＳＳ出力ドライバ（ＳＯ）と、
を備えている。
【００２２】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、少なくとも一つの増幅器（ＡＭ）が、判断回路（ＤＲ）の上流に接続されている。
【００２３】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、増幅器（ＡＭ）は、少なくとも一つのインピーダンス変換増幅器（ｔｒａｎｓｉｍｐｅｄａｎｃｅ  ａｍｐｌｉｆｉｅｒ：ＴＩＡ）および／または少なくとも一つの制限増幅器（ｌｉｍｉｔｉｎｇ  ａｍｐｌｉｆｉｅｒ：ＬＡ）である。
【００２４】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、時間遅延機能は、約３５０ｎｓの時間遅延をもたらす。
【００２５】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、発振段（ＯＣ）は、約３０ＭＨｚの周波数を含む。
【００２６】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、受光構成要素（ＰＤ）は、少なくとも一つのフォトダイオードである。
【００２７】
この目的はさらに、本発明による回路構成の実施形態によって実現され、この場合、ＬＦＰＳまたはＳＳ／ｅＳＳシグナリングは、ＵＳＢ３、具体的には、ＵＳＢ３．０またはＵＳＢ３．１に基づいている。
【００２８】
この目的はさらに、少なくとも一つの回路構成（ＴＣ）を用いて、少なくとも一つの発光構成要素（ＬＤ）を制御する方法によって実現され、その方法は、
電気アイドル状態の存在の場合に、少なくとも一つの差動入力（ＩＮ＋，ＩＮ−）を少なくとも一つのＩＤＬＥ検出器（ＩＤ）によって監視するステップと、
差動入力（ＩＮ＋，ＩＮ−）におけるＥＩ状態が中断または再開される場合に、ＩＤＬＥ検出器（ＩＤ）によって、少なくとも一つの時間遅延ブロック（ＴＤ）をトリガするステップと、
少なくとも一つの信号種別検出器（ＳＤ）を用いて、差動入力（ＩＮ＋，ＩＮ−）が、ＬＦＰＳ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐｅｒｉｏｄｉｃ  Ｓｉｇｎａｌｌｉｎｇ）によって駆動されるか、または、ＳＳ（Ｓｕｐｅｒ  Ｓｐｅｅｄ）／ｅＳＳ（ｅｎｈａｎｃｅｄ  Ｓｕｐｅｒ  Ｓｐｅｅｄ）シグナリングによって駆動されるかを検出するステップであって、前記信号種別検出器（ＳＤ）が、時間遅延ブロック（ＴＤ）によってもたらされる時間遅延よりも小さい判断待ち時間を有するステップと、
少なくとも一つの判断回路（ＤＴ）を用いて、ＬＦＰＳまたはＳＳ／ｅｓｓシグナリングが送信されるべきか否かの判断を実行するステップであって、前記判断は、ＩＤＬＥ検出器（ＩＤ）および／または信号種別検出器（ＳＤ）からの情報に基づいているステップと、
少なくとも一つの入力段（ＩＳ）が判断回路（ＤＴ）に接続されるステップと、
少なくとも一つの出力段（ＯＳ）によって、発光構成要素（ＬＤ）を駆動するステップであって、前記出力段（ＯＳ）が、少なくとも一つの入力段（ＩＳ）の下流に接続され、および判断回路（ＤＴ）によってターンオンまたはターンオフされるステップと、
を含む。
【００２９】
この目的はさらに、少なくとも一つの回路構成（ＲＣ）を用いて、光信号（ＳＩ）を処理する方法によって実現され、前記光信号（ＳＩ）は、少なくとも一つの受光構成要素（ＰＤ）から受信されたものであり、その方法は、
光信号（ＳＩ）を用いて、時間遅延機能を含む少なくとも一つの判断回路（ＤＲ）をトリガするステップと、
判断回路（ＤＲ）からの少なくとも一つのイネーブル信号により、少なくとも一つの発振段（ＯＣ）をゲートで制御し、またはオンに切り替えるステップと、
光信号（ＳＩ）がＬＦＰＳに基づいている場合に、少なくとも一つのＬＦＰＳ出力ドライバ（ＬＯ）を作動させるステップと、
光信号（ＳＩ）がＳＳ／ｅＳＳシグナリングに基づいている場合に、少なくとも一つのＳＳ／ｅＳＳ出力ドライバ（ＳＯ）を作動させるステップと、
を含む。
【００３０】
この目的はさらに、ＵＳＢ３、具体的には、ＵＳＢ３．０またはＵＳＢ３．１、少なくとも一つの光伝送ラインを通じたデータ転送プロトコルシリアル通信に対する、本発明による少なくとも一つの回路構成の利用によって、および／または本発明による方法の利用によって実現される。
【００３１】
この目的はさらに、本発明による利用の実施形態によって実現され、この場合、光伝送ラインは、少なくとも一つの導波路、具体的には、少なくとも一つのファイバ、例えば、少なくとも一つのガラスファイバである。
【００３２】
本発明は、少なくとも一つの光リンクを通じた伝送に適したデータフォーマットへのＬＦＰＳシーケンス変換の機構に対応する。
【００３３】
ＬＦＰＳ信号は、２０ｎｓ〜１００ｎｓの周期を有する周期信号として定義される。ＬＦＰＳベースのＰＷＭ（ｐｕｌｓｅ−ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）シグナリング（ＬＢＰＳ）は、実際のＬＦＰＳ信号と、後に続く電気アイドル（ＥＩ）状態の持続時間比に基づいて、二つの論理状態を送信するのに用いられる。二分の一（１：２）のＬＦＰＳとＥＩ状態の時間比は、論理「０」を指し、また、２（２：１）の比は、論理「１」を指す。
【００３４】
本発明による電気回路構成および本発明による方法は、持続時間比を、光データ伝送に適している非ゼロ復帰（ＮＲＺ）信号に変換する。
【００３５】
本発明の範囲内では、光または発光または受光という用語は、（約７８９テラヘルツ〜約３８５テラヘルツの周波数に相当する）約３８０ナノメートル〜約７８０ナノメートルの波長範囲に及ぶ可視電磁放射線だけではないと理解されたい。
【００３６】
正確に言えば、光または発光という用語は、非可視のスペクトル、具体的には、ＩＲ（ｉｎｆｒａｒｅｄ）範囲（約２，０００ナノメートルまでの波長範囲、または、約１５０テラヘルツまでの周波数範囲）を含む全電磁波長または周波数スペクトル、例えば、約８５０ナノメートルの波長、または、約３５０テラヘルツの周波数として理解されたい。
【発明の効果】
【００３７】
本発明は、以下の利点を有する。
・電子光間トランスミッタおよび光電子間レシーバのための適切なデータフォーマットへのＵＳＢ規格ベースのＬＦＰＳの単純化した変換
・プロトコルレベルでのデータの分析を必要としない、ＵＳＢ３プロトコルの物理層内での本発明の実施
・特に、受動電流ケーブル（相互）接続と比較して、ＵＳＢホスト装置間相互接続長の拡張を可能にする、光リンクを通じたＵＳＢ３．０またはＵＳＢ３．１規格準拠のデータの伝送の使用可能性
【００３８】
上述したように、本発明に関する教示を有利な方法で具体化し、およびさらに展開するさまざまな可能性がある。この目的のために、一方においては、上記の説明および独立クレームが参照され、他方においては、本発明のさらなる実施形態、特徴および利点が、特に図１〜図６によって示されている例示的な実施形態によって、以下に詳細に説明されている。
【００３９】
図１〜図６においては、類似または同様の実施形態、要素または形状構成には、同一の参照数字が与えられている。
【図面の簡単な説明】
【００４０】
【図１】本発明による回路構成の送信部または送信側の実施形態を概念的概略図で示し、前記回路構成は、本発明の方法に従って作動する。
【図２】図１の回路構成の送信部または送信側におけるＬＦＰＳ送信を比較図表で示し、時間が右軸にプロットされている。
【図３】図１の回路構成の送信部または送信側におけるＳＳ／ｅＳＳシグナリング伝送を比較図表で示し、時間が右軸にプロットされている。
【図４】本発明による回路構成の受信部または受信側の実施形態を概念的概略図で示し、前記回路構成は、本発明の方法に従って作動する。
【図５】図４の回路構成の受信部または受信側におけるＬＦＰＳ復元を比較図表で示し、時間が右軸にプロットされている。
【図６】図４の回路構成の受信部または受信側におけるＳＳ／ｅＳＳシグナリング復元を比較図表で示し、時間が右軸にプロットされている。
【発明を実施するための形態】
【００４１】
ＵＳＢ３．１信号の伝送に適した光トランスミッタＴＣの原理概略図が図１に図示されている。
【００４２】
回路構成ＴＣの送信部または送信側の主要構成要素は以下の通りである。
・ＩＤＬＥ検出器ＩＤ
・信号種別検出器ＳＤ
・エッジトリガ型の３５０ｎｓの時間遅延ＴＤ
・判断回路ＤＴ
・入力段ＩＳおよび出力段ＯＳ
【００４３】
ＩＤＬＥ検出器ＩＤは、光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−に直接接続され、電気アイドル（ＥＩ）状態の存在の場合に、この入力ＩＮ＋，ＩＮ−を監視する。
【００４４】
光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−にも接続されている信号種別検出器ＳＤは、この入力ＩＮ＋，ＩＮ−が、ＬＦＰＳによって駆動されるのか、または、ＳＳ／ｅＳＳシグナリングによって駆動されるのかを検出する。
【００４５】
判断回路ＤＴは、ＩＤＬＥ検出器ＩＤおよび信号種別検出器ＳＤから受信した情報に基づいて、ＬＦＰＳまたはＳＳ／ｅＳＳを送信すべきか否かの判断を実行することになる。エッジトリガ型の３５０ｎｓの時間遅延ブロックＴＤからのｔｄ３５０信号と、ＩＤＬＥ信号との間の論理結合により、この判断は、光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−におけるリンク状態が変化した後、約３５０ｎｓ後にのみ行われる。
【００４６】
（約３５０ｎｓの）時間遅延ｔｄ３５０は、約２００ｎｓよりも長くないＬＦＰＳバーストを表すＬＦＰＳ  ｐｉｎｇシーケンスと、少なくとも約５００ｎｓのＬＦＰＳバーストによって表されるＬＢＰＳ論理「０」の区別に関して選択される。
【００４７】
したがって、２００ｎｓ〜５００ｎｓの間に任意の持続時間を有するＬＦＰＳバーストは、ＵＳＢ３．１規格に適合する有効なＬＦＰＳ信号ではない。この状況は、本発明による回路構成ＴＣおよび本発明による方法が、異なるＬＦＰＳバーストを識別することを可能にする。
【００４８】
光トランスミッタＴＣにおけるＬＦＰＳ伝送の原理が図２に図示されている。
【００４９】
光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−における電気アイドル（ＥＩ）状態が中断された場合（ＩＤＬＥ信号はアサート停止になっている）、ＩＤＬＥ検出器ＩＤは、３５０ｎｓの時間遅延ブロックＴＤのカウンタおよび信号種別検出器ＳＤをトリガすることになる。
【００５０】
信号種別検出器ＳＤは、特定の判断待ち時間ｔｌａｔを有する。本発明による回路構成ＴＣおよび本発明による方法の機能性にとって、この判断待ち時間が３５０ｎｓの遅延ブロックＴＤによって導入される遅延よりも小さいことは本質的なことである。
【００５１】
判断回路ＤＴは、約３５０ｎｓの遅延を超えるとすぐに、出力段ＯＳをターンオンし、その出力段は、レーザダイオードＬＤを介して一定の電流（信号ＬＳｏｕｔがアサートされる）を駆動し、その電流は、レーザダイオードＬＤによって光信号ＳＩに変換されることになる。
【００５２】
光信号ＳＩのターンオフは、同様の方法で行われる。光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−における新たな電気アイドル（ＥＩ）状態が検出される（ＩＤＬＥ信号がアサートされる）とすぐに、３５０ｎｓの時間遅延ブロックＴＤのカウンタが再び始動される。判断回路ＤＴは、約３５０ｎｓの遅延を超えるとすぐに、出力段ＯＳをターンオフし、その出力段は、レーザダイオードＬＤを介して、一定の電流を遮断することになる（信号ＬＳｏｕｔがアサート停止になる）。
【００５３】
図２に図示されているように、入力におけるＬＦＰＳ信号の持続時間ｔＢＵＲＳＴは、出力段ドライブの持続時間ｔＤＲＶに等しいが、約３５０ｎｓだけ遅延している。
【００５４】
この導入された遅延は、それぞれより長いＵＳＢ３．１ケーブル長によって導入されるであろう遅延に等しいため、システム全体に対しては重要ではない。
【００５５】
本発明の回路構成および本発明の方法を用いて、光トランスミッタＴＣの入力ＬＦＰＳ信号は、光トランスミッタＴＣの出力ＯＵＴにおいて、そのエンベロープに変換する。このアプローチの主な利点は、持続時間が保持され、および信号種別検出器ＳＤの待ち時間とは無関係であり、したがって、光トランスミッタＴＣの低電力実装を可能にするということである。
【００５６】
光トランスミッタＴＣにおけるＳＳ／ｅＳＳシグナリング伝送の原理が図３に図示されている。図２のＬＦＰＳ伝送の場合と同様のアプローチがここで利用される。
【００５７】
光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−における電気アイドル（ＥＩ）状態が中断された場合（ＩＤＬＥ信号はアサート停止になっている）、ＩＤＬＥ検出器ＩＤは、３５０ｎｓの時間遅延ブロックＴＤのカウンタおよび信号種別検出器ＳＤをトリガすることになる。
【００５８】
信号種別検出器ＳＤは、ＳＳ／ｅＳＳ信号入力種別に基づいて、約３５０ｎｓの遅延以内にそのＳＳ／ｅＳＳ出力をアサートし、そのことは、入力段ＩＳおよび出力段ＯＳがＳＳ／ｅＳＳデータ伝送をサポートできるように、それらの入力段および出力段をターンオンするように、接続された判断回路ＤＴに伝える。
【００５９】
ＳＳ／ｅＳＳ入力信号の光出力ＯＵＴへの伝播の前に、出力段ＯＳは、判断回路ＤＴからの約２５ｎｓの持続時間を有する信号ＬＳｏｕｔを介した３つの連続パルスによって駆動される。
【００６０】
このアプローチは、以下で説明するように、本発明による光レシーバＲＣ（図４〜図６参照）が、入力信号種別を判断するのに役に立つ。
【００６１】
入力段ＩＳおよび出力段ＯＳのターンオフは、同様の方法で行われる。光トランスミッタＴＣの差動入力ＩＮ＋，ＩＮ−における新たな電気アイドル（ＥＩ）状態が検出される（ＩＤＬＥ信号がアサートされる）とすぐに、判断回路ＤＴは、入力段ＩＳおよび出力段ＯＳを直ちにターンオフする。
【００６２】
光トランスミッタＴＣの対応部、すなわち、光レシーバＲＣは、受信した光信号ＳＩからオリジナルのＬＦＰＳバーストを復元し、または、光レシーバＲＣにおいて、ＳＳ／ｅＳＳ信号を出力する。
【００６３】
光レシーバＲＣの原理概略図が図４に図示されている。
【００６４】
回路構成ＲＣのこの受信部または受信側の主要構成要素は以下のとおりである。
・増幅器ＡＭ、具体的には、インピーダンス変換増幅器ＴＩＡおよび制限増幅器ＬＡ
・３５０ｎｓの時間遅延を含む判断回路ＤＲ
・３０ＭＨｚの発振器ＯＣ
・ＬＦＰＳ出力ドライバＳＯ
・ＳＳ／ｅＳＳ出力ドライバＳＯ
【００６５】
光レシーバＲＣにおけるＬＦＰＳ復元の原理が図５に図示されている。
【００６６】
フォトダイオードＰＤは、インピーダンス変換増幅器ＴＩＡ、制限増幅器ＬＡおよび判断回路ＤＲとともに、入ってくる光信号ＳＩを電圧に変換する。
【００６７】
光レシーバＲＣの入力ＩＮにおいて、光信号ＳＩが検出されると、判断回路ＤＲの入力における電圧レベル、判断回路ＤＲおよび３５０ｎｓの遅延カウンタのそれぞれがトリガされることになる。
【００６８】
約３５０ｎｓの時間遅延を超え、且つ光入力信号ＳＩが、この遅延時間内で一定のままであるとすぐに、判断回路ＤＲは、イネーブル信号ＥＮ＿ＬＦＰＳをアサートする。入ってくる光ＬＦＰＳ信号パルスの持続時間は、アサートされたイネーブル信号ＥＮ＿ＬＦＰＳの持続時間に等しい。
【００６９】
このイネーブル信号ＥＮ＿ＬＦＰＳは、内部の３０ＭＨｚ発振器ＯＣをゲートで制御する（オンに切り替える）のに用いられ、およびＬＦＰＳ出力ドライバＬＯを、電気アイドル（ＥＩ）状態の駆動から、実際には復元されたＬＥＰＳ信号である、光レシーバＲＣの出力ＯＵＴ＋，ＯＵＴ−における発振器ＯＣの３０ＭＨｚ信号の駆動に切り替えるのに用いられる。
【００７０】
光レシーバＲＣでＳＳ／ｅＳＳ伝送およびＳＳ／ｅＳＳ復元の原理が図６に図示されている。
【００７１】
光信号ＳＩが光レシーバＲＣの入力ＩＮで検出されると、判断回路ＤＲおよび３５０ｎｓの遅延カウンタが始動される。
【００７２】
３５０ｎｓの時間遅延中に、レシーバＲＣが、光入力信号ＳＩ内に、約２５ｎｓのパルス持続時間を有する３つの連続パルスを検出した場合、判断回路ＤＲは、三番目のパルスが検出された直後に、ＳＳ／ｅＳＳ出力ドライバＳＯ（信号ＥＮ＿ＳＳがアサートされる）を作動可能にする。
【００７３】
このことは、光レシーバＲＣが、高速ＳＳ／ｅＳＳ信号を受信することを可能にする。
【符号の説明】
【００７４】
ＡＭ    増幅器
ＤＲ    回路構成ＲＣにおける判断回路
ＤＴ    回路構成ＴＣにおける判断回路
ＥＮ＿ＬＦＰＳ  ＬＦＰＳの場合の判断回路ＤＲからのイネーブル信号
ＥＮ＿ＳＳ  ＳＳ／ｅＳＳシグナリングの場合の判断回路ＤＲからのイネーブル信号
ＩＤ    ＩＤＬＥ検出器
ＩＮ    回路構成ＲＣの入力
ＩＮ＋  回路構成ＴＣの差動入力ＩＮ＋，ＩＮ−の第一の、具体的には正の端子
ＩＮ−  回路構成ＴＣの差動入力ＩＮ＋，ＩＮ−の第二の、具体的には負の端子
ＩＳ    入力段
ＬＤ    発光構成要素
ＬＯ    ＬＦＰＳ出力ドライバ
ＯＣ    発振段
ＯＳ    出力段
ＯＵＴ  回路構成ＴＣの出力
ＯＵＴ＋  回路構成ＲＣの差動出力ＯＵＴ＋，ＯＵＴ−の第一の、具体的には正の端子
ＯＵＴ−  回路構成ＲＣの差動出力ＯＵＴ＋，ＯＵＴ−の第二の、具体的には負の端子
ＰＤ    受光構成要素
ＲＣ    回路構成、具体的には光レシーバ（の受信部または受信側）
ＳＤ    信号種別検出器
ＳＩ    光信号、具体的には光
ＳＯ    ＳＳ／ｅＳＳシグナリング出力ドライバ
ＴＣ    回路構成、具体的には光トランスミッタ（の送信部または送信側）
ＴＤ    時間遅延ブロック
Ｖｉｎｄｉｆｆ  差動入力ＩＮ＋，ＩＮ−における電圧
Ｖｏｕｔｄｉｆｆ  差動出力ＯＵＴ＋，ＯＵＴ−における電圧
【図１】
0006681840.tif 000002
【図２】
0006681840.tif 000003
【図３】
0006681840.tif 000004
【図４】
0006681840.tif 000005
【図５】
0006681840.tif 000006
【図６】
0006681840.tif 000007