(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタと、
入力ポートと前記電界効果トランジスタのソース端子との間に接続され、バイアス電圧を中心にして変化する入力信号を出力する入力側整合回路と、
出力ポートと前記電界効果トランジスタのドレイン端子との間に接続された出力側整合回路と、
前記電界効果トランジスタのゲート端子と第１基準電圧源との間に接続された容量と、
前記電界効果トランジスタの前記ゲート端子と前記第１基準電圧源との間に接続された抵抗と、
前記抵抗と前記第１基準電圧源との間に接続され、前記ゲート端子に前記抵抗を介して正のゲートバイアス電圧を印加するゲートバイアス電圧源と、を有することを特徴とする増幅回路。
【請求項２】
前記入力側整合回路は、第１端が前記入力ポートと前記ソース端子と間のノードに接続され、第２端が前記第１基準電圧源に接続されたチョークコイルを含み、前記バイアス電圧は前記第１基準電圧源の電圧である請求項１に記載の増幅回路。
【請求項３】
前記ゲートバイアス電圧源は、前記ゲートバイアス電圧を変更可能であり、
前記入力ポートの信号の電力検波器をさらに有し、
前記ゲートバイアス電圧源は、前記電力検波器の検出した検波電力量が大きくなったときに前記電界効果トランジスタのゲート・ソース間電圧を小さくするように前記ゲートバイアス電圧を変化させる請求項１に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関する。
【背景技術】
【０００２】
図１は、無線通信システムのブロック図である。
無線通信システムは、送信部および受信部を有する。送信部は、搬送信号として使用する高周波信号を発生する発振器１１と、送信側ベースバンド回路１３と、ベースバンド信号を高周波信号で変調する変調回路１２と、変調した信号を増幅する高出力増幅器１４と、送信アンテナ１５と、を有する。受信部は、受信アンテナ２１と、受信信号を増幅する低雑音増幅器(Low Noise Amplifier: LNA)２２と、増幅された受信信号を復調する復調回路２３と、復調したベースバンド信号を処理する受信側ベースバンド回路２４と、を有する。図１に示した無線通信システムの構成は広く知られているので、詳しい説明は省略する。
【０００３】
図１に示すように、受信部において、受信アンテナ２１で受信した受信信号は、低雑音増幅器２２により増幅される。以下に説明する増幅器は、図１のような無線通信システムに用いられる高周波信号を増幅する低雑音増幅器に関するが、これに限定されるものではない。
【０００４】
低雑音増幅器の基本性能は、増幅利得、雑音特性、周波数特性、ダイナミックレンジ（取り扱える電力レベルの大きさ）で評価される。
【０００５】
図１のような通信システムにおいて、受信器のすぐ側に送信器が配置された場合や、送信された電力が極近距離で反射した場合など、想定よりも大きな電力が受信機に入力される過入力の状況が発生する場合がある。一般に、低雑音増幅器は、サイズの小さなＭＥＳ(Metal-Semiconductor)ＦＥＴ、ＨＥＭＴ等の電界効果トランジスタ(Field Effect Transistor: FET)により形成するため、大きな電力にたいして壊れやすい。そのため、過入力が発生すると、低雑音増幅器に含まれるＦＥＴが破壊されるという問題が発生する。
【０００６】
図２は、ソース接地した電界効果トランジスタ（ＦＥＴ）により形成した増幅器に大きな電力が入力されたときにＦＥＴが壊れるメカニズムを説明する図である。図２では、説明を簡単にするため、正弦波が入力された場合を考える。
【０００７】
図２に示すように、増幅器は、ＦＥＴ３４と、入力ポート３１とＦＥＴ３４のゲート端子との間に接続された入力側整合回路３２と、電圧源３３と、出力ポート３６とＦＥＴ３４のドレイン端子との間に接続された出力側整合回路３５と、を有する。ＦＥＴ３４のソースはグランドＧＮＤに接続（接地）される。入力側整合回路３２は、図示のように接続されたインピーダンス素子４１、４２および４３を有し、入力ポート３１とＦＥＴ３４のゲート端子間のインピーダンスを整合（マッチング）する。インピーダンス素子４２はゲートバイアス電圧を出力する電圧源３３を介してグランド（ＧＮＤ）に接続される。これにより、入力側整合回路３２のノードの電圧は、ゲートバイアス電圧を中心にして高周波の入力信号の電圧に応じて変化し、ＦＥＴ３４のゲートに印加される。ゲートバイアス電圧は、ＦＥＴ３４による増幅の利得が高くなるように設定され、例えばディプレッション型のＦＥＴの場合には、−２〜０Ｖ程度である。以下の説明では、入力側整合回路３２と電圧源３３を合わせて入力側整合回路と称する場合がある。
【０００８】
出力側整合回路３５は、ＦＥＴ３４のドレイン端子と出力ポート３６間のインピーダンスを整合（マッチング）する。なお、図示していないが、必要に応じて出力側整合回路３５に直流電圧を供給する電圧源が設けられ、その電源を含めて出力側整合回路と称する場合がある。
図２の増幅器の回路構成は、ＦＥＴ３４のソースを接地する広く知られた回路構成である。
【０００９】
図２の増幅器で、入力信号が小さい場合は問題ないが、大きくなると、Ａ部に示すように電圧が正となるとき、その電圧レベルがＦＥＴ３４のゲート・ソース間で構成されるダイオードのオン電圧よりも高くなると、ゲート・ソース間に電流が流れる。この電流は、電圧値が大きくなるほど大きくなり、一定レベルを超えるとＦＥＴ３４のゲートが破壊される。特に高周波用のＦＥＴは微細ゲートで形成するため壊れやすいという問題がある。
【００１０】
サイズの大きなＦＥＴ、または耐圧の大きなＦＥＴを用いることにより、破壊耐圧を向上させることはできるが、ここでは回路的な工夫により耐圧を向上させる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第２００７／９９６２２号
【特許文献２】特開平３−１５８００８号公報
【特許文献３】特開２０１４−１７５６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、回路的な工夫により、過入力に対して壊れにくい増幅器を実現することである。
【課題を解決するための手段】
【００１３】
１つの態様では、増幅回路は、電界効果トランジスタと、入力側整合回路と、出力側整合回路と、容量と、抵抗と、ゲートバイアス電圧源と、を有する。入力側整合回路は、入力ポートと電界効果トランジスタのソース端子との間に接続され、バイアス電圧を中心にして変化する入力信号を出力する。出力側整合回路は、出力ポートと電界効果トランジスタのドレイン端子との間に接続される。容量は、電界効果トランジスタのゲート端子と第１基準電圧源との間に接続される。抵抗は、電界効果トランジスタのゲート端子と第１基準電圧源との間に接続される。ゲートバイアス電圧源は、抵抗と第１基準電圧源との間に接続され、ゲート端子に抵抗を介して正のゲートバイアス電圧を印加する。
【発明の効果】
【００１４】
本発明によれば、過入力に対して壊れにくい増幅器が得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、無線通信システムのブロック図である。
【図２】図２は、ソース接地した電界効果トランジスタ（ＦＥＴ）により形成した増幅器に大きな電力が入力されたときにＦＥＴが壊れるメカニズムを説明する図である。
【図３】図３は、第１実施形態の増幅回路の構成を示す図である。
【図４】図４は、第２実施形態の増幅回路の構成を示す図である。
【図５】図５は、第２実施形態の増幅回路の動作および効果を説明する図であり、（Ａ）が抵抗を除いた状態を、（Ｂ）が抵抗を設けた第２実施形態の増幅回路の状態を示す。
【図６】図６は、第２実施形態の増幅回路において、容量値と抵抗値を決定する処理を説明する図であり、（Ａ）が測定のための回路構成を、（Ｂ）が入力信号とゲート電圧の変化を示すタイムチャートである。
【図７】図７は、第３実施形態の増幅回路の構成を示す図である。
【図８】図８は、第４実施形態の増幅回路の構成を示す図である。
【図９】図９は、第５実施形態の増幅回路の構成を示す図である。
【図１０】第４実施形態の増幅器を２段に接続した場合の構成を示す。
【図１１】図１１は、第２実施形態の増幅回路についてのシミュレーション結果を示し、具体的には、図６の（Ａ）に示した回路でのシミュレーション結果を示す。
【図１２】図１２は、第２実施形態の増幅回路についてのシミュレーション結果を示し、具体的には、図６の（Ａ）に示した回路で出力側整合回路をインダクタンス素子で実現した時のシミュレーション結果を示す。
【発明を実施するための形態】
【００１６】
図３は、第１実施形態の増幅回路の構成を示す図である。
第１実施形態の増幅回路は、電界効果トランジスタ（ＦＥＴ）５４と、入力側整合回路５２と、電圧源５３と、出力側整合回路５５と、容量Ｃ１と、抵抗Ｒ１と、電圧源５７と、を有する。ＦＥＴ５４は、ＭＥＳトランジスタ(Metal-Semiconductor Transistor)、ＨＥＭＴ(High Electron Mobility Transistor)のような電界効果トランジスタである。入力側整合回路５２は、入力ポート５１とＦＥＴ５４のソース端子との間に接続され、電圧源５３からバイアス電圧Ｖ１の供給を受け、バイアス電圧Ｖ１を中心にして変化する入力信号を出力する。入力側整合回路５２は、入力ポート５１とＦＥＴ５４のソース端子の間のインピーダンス整合を行う。入力ポート５１に接続される信号系のインピーダンスが、ＦＥＴ５４のソース入力のインピーダンスに一致する場合にはインピーダンス整合を行う必要はない。出力側整合回路５５は、出力ポート５６とＦＥＴ５４のドレイン端子との間に接続されて、その間のインピーダンス整合を行う。出力側整合回路５５も、出力ポート５６が接続される信号系のインピーダンスが、ＦＥＴ５４のドレイン出力のインピーダンスに一致する場合にはインピーダンス整合を行う必要はない。出力側整合回路５５は、電圧源５７からバイアス電圧Ｖ２の供給を受け、バイアス電圧Ｖ２を中心にして変化する出力信号を出力する。前述のように、入力側整合回路５２と電圧源５３を合わせて入力側整合回路と称し、出力側整合回路５５と電圧源５７を合わせて入力側整合回路と称する場合がある。
【００１７】
容量Ｃ１はＦＥＴ５４のゲート端子と第１基準電圧源（ＧＮＤ）との間に接続され、抵抗Ｒ１はＦＥＴ５４のゲート端子とＧＮＤとの間に接続される。
【００１８】
第１実施形態の増幅回路は、ＦＥＴ５４をゲート接地した回路であり、入力ポート５１から入力側整合回路５２を介してソースに入力される入力信号を増幅し、ドレインから出力側整合回路５５を介して出力ポート５６に出力する。第１実施形態の増幅回路の動作については、第２実施形態と合わせて後述する。
【００１９】
第１実施形態の増幅回路は、図１の無線通信システムの受信部の低雑音増幅器（ＬＮＡ）２２として使用され、その場合には、入力ポート５１が受信アンテナ２１の出力端子に、出力ポート５６が復調回路２３の入力ノードに対応する。これは、後述する第２実施形態から第５実施形態の増幅回路についても同様である。
【００２０】
図４は、第２実施形態の増幅回路の構成を示す図である。
第２実施形態の増幅回路は、第１実施形態の増幅回路において、入力側整合回路５２および電圧源５３をチョークコイル等のインダクタンス素子Ｌ１で実現した回路である。第２実施形態の増幅回路は、入力側整合回路を設ける必要が無く、バイアス電圧Ｖ１が０Ｖの場合の回路である。入力ポート５１とＦＥＴ５４のソース端子は、インダクタンス素子Ｌ１により、直流（ＤＣ）的には第１基準電圧（ＧＮＤ）に接続されている（接地されている）が、高周波成分については接地されていないとみなせる。
【００２１】
図５は、第２実施形態の増幅回路の動作および効果を説明する図であり、（Ａ）が抵抗Ｒ１を除いた状態を、（Ｂ）が抵抗Ｒ１を設けた第２実施形態の増幅回路の状態を示す。
【００２２】
前述のように、第１および第２実施形態の増幅回路は、ＦＥＴ５４をゲート接地しており、入力信号を反転増幅して出力信号として出力する。増幅が行える入力信号の範囲（ダイナミックレンジ）が規定されており、例えばダイナミックレンジを超えた正の電圧レベルが入力された場合、出力信号は飽和して一定レベルになる。図５の（Ａ）および（Ｂ）に示すように、ダイナミックレンジを大きく超えた負の電圧レベルが入力された場合、ＦＥＴ５４のゲート・ソース間電圧が、ゲート・ソース間に形成されるダイオードのオン電圧よりも大きな電圧になる場合が生じる。この場合、図５の（Ａ）のように、ゲートが直接ＧＮＤに接続されていると、ＧＮＤから、ゲートおよびソース（ゲート・ソース間ダイオード）を介して大きな順方向電流が流れる。入力信号の負の電圧レベルが、ＦＥＴ５４を破壊するレベルＶdestroyより低くなると、大きな順方向電流が流れ、ＦＥＴ５４を破壊する。これに対して、図５の（Ｂ）に示すように抵抗Ｒ１を設けた場合、ＧＮＤから、ゲートおよびソース（ゲート・ソース間ダイオード）を介して流れる順方向電流により、ゲートにおいて−Ｒfb×Ｉの電圧降下が発生し、ゲートとソース間の電圧は小さくなり、ＦＥＴ５４は破壊されにくくなる。言い換えれば、ＦＥＴ５４を破壊する入力信号の負の電圧レベルは、実質的にレベルＶdestroyよりさらに低くなる。
【００２３】
図５は、第２実施形態の増幅回路の構成を例としているが、第２実施形態の増幅回路の構成においても、上記の説明の通り、ＦＥＴ５４は破壊されにくくなる。
第１および第２実施形態の増幅回路では、容量Ｃ１の容量値を、対象とする信号周波数に対してインピーダンスを小さくするような値としている。このため、抵抗Ｒ１を設けても、ＦＥＴ５４のゲートは容量Ｃ１を介して接地されるため、利得や雑音指数等の高周波特性を劣化させることは無い。
【００２４】
上記の通り、抵抗Ｒ１は、過入力が入った時にゲート電圧を下げるように働く。一方、入力信号が過入力の状態（負の大きな電圧）からゼロに近いレベルに変化した時、電圧降下された状態から通常のバイアス電圧が印加される状態へただちに復帰し、所定の増幅を行える状態になる必要がある。このため、過入力により電圧降下された状態から通常のバイアス電圧が印加される状態へ復帰する時間を短くする必要がある。この回復時間は、容量Ｃ１の容量値Cgateと抵抗Ｒ１の抵抗値Rfbによる時定数τ決まり、所定の回復時間になるように、CgateとRfbを決定する。
【００２５】
図６は、第２実施形態の増幅回路において、CgateとRfbを決定する処理を説明する図であり、（Ａ）が測定のための回路構成を、（Ｂ）が入力信号とゲート電圧の変化を示すタイムチャートである。
【００２６】
図６の（Ａ）に示すように、第２実施形態の増幅回路において、ＦＥＴ５４のゲート電圧Vgateを測定する端子７０を設ける。出力側整合回路５５は、Ｍ．Ｎで示され、出力ポート５６における直流電圧レベルを設定するため、出力側整合回路５５と出力ポート５６の接続ノードを電源５７の間にインダクタンス素子Ｌ１０が設けられる。
【００２７】
図６の（Ｂ）に示すように、４０ＧＨｚの入力信号Pinが、過入力である大きな振幅の正弦波である場合、過入力によりゲート・ソース間に電流Iが流れ、ゲート電圧VgateはRfb×Iだけ低下した状態になる。この状態から通常の小さな振幅の信号に変化すると、ゲート電圧Vgateは徐々に上昇し、その回復時間τはRfb×Cgateで表される。増幅回路に要求される回復時間τになるように、CgateとRfbを決定する。なお、第１実施形態の増幅回路におけるCgateとRfbも同様に決定される。
【００２８】
図７は、第３実施形態の増幅回路の構成を示す図である。
第３実施形態の増幅回路は、第２実施形態の増幅回路において、抵抗Ｒ１を第１基準電圧源（ＧＮＤ）に接続するのではなく、正のゲートバイアス電圧Ｖ３を出力する電圧源５８に接続することが異なる。これにより、増幅回路の動作点が正側にＶ３だけシフトされ、入力信号が負の電圧の時にＦＥＴ５４のゲート・ソース間電圧が大きくなるが、図５で説明したように抵抗Ｒ１による電圧降下のためにゲート電圧が低下するのでＦＥＴ５４は壊れない。第３実施形態の増幅回路は、第２実施形態の増幅回路に比べてダイナミックレンジが広くなる。
【００２９】
図８は、第４実施形態の増幅回路の構成を示す図である。
第４実施形態の増幅回路は、第３実施形態の増幅回路において、出力側整合回路５５を、インダクタンス素子Ｌ２０で実現したものである。第４実施形態の増幅回路では、図６の（Ａ）と同様に、インダクタンス素子Ｌ２０と出力ポート５６の接続ノードを、インダクタンス素子Ｌ１０を介して電圧Ｖ２を出力する電圧源５７に接続する。これにより、出力信号は、Ｖ２を中心にして変化する信号となる。したがって、出力側整合回路５５は、インダクタンス素子Ｌ２０だけでなく、インダクタンス素子Ｌ１０および電圧源５７により形成されるといえる。
【００３０】
図９は、第５実施形態の増幅回路の構成を示す図である。
第５実施形態の増幅回路は、第３実施形態の増幅回路において、電源５８を出力電圧が可変の電源６２に置き換え、入力ポート５１に入力する入力信号の電力（振幅）を検出する電力検波器６１を設けた構成を有する。電力検波器６１の検出した入力信号の電力に応じて電源６２の出力する電圧を変化させる。具体的には、入力信号の電力が大きい時には電源６２の出力する電圧を大きくし、入力信号の電力が小さい時には電源６２の出力する電圧を小さくする。
【００３１】
第５実施形態の増幅回路では、ＦＥＴ５４のゲート電圧は、入力信号の電力に応じて常に適切に設定される。
【００３２】
以上説明した第１から第５実施形態の増幅回路を使用する場合、高い増幅率を実現するために多段に接続する場合がある。
図１０は、図８に示した第４実施形態の増幅器を２段に接続した場合の構成を示す。入力側整合回路を形成するインダクタンス素子Ｌ１は、入力ポート５１に対応して１つ設ける。また、出力側整合回路を形成するインダクタンス素子Ｌ１０および電源５７は、出力ポート５６に対応して１組設ける。
【００３３】
以上、第１から第５実施形態について説明したが、一部の実施形態の増幅回路について、シミュレーションにより効果を確認した。
図１１は、第２実施形態の増幅回路についてのシミュレーション結果を示し、具体的には、図６の（Ａ）に示した回路でのシミュレーション結果を示す。
【００３４】
このシミュレーション結果は、入力信号Pinが周波数を40GHzの正弦波信号で、Ｒ１の抵抗値（Rfb）を1kΩとし、入力信号Pinのレベル（振幅）を-20dBmから+20dBmまで変化させたとき、ゲート端子の電圧（Vgate）をモニタしたものである。図１１に示すように、10dBm以上まで信号電力を高めると、ゲート電圧Vgateが低下していくことを確認した。
【００３５】
図１２は、第２実施形態の増幅回路についてのシミュレーション結果を示し、具体的には、図６の（Ａ）に示した回路で出力側整合回路５５をインダクタンス素子Ｌ２０で実現した時のシミュレーション結果を示す。
このシミュレーション結果は、入力信号Pinが周波数を40GHzの正弦波信号で、入力電力を15dBmに固定した状態で、Ｒ１の抵抗値（Rfb）を0から5kΩまで変えたときのゲート電圧の変化を示したものである。入力電力を15dBmに固定した場合、負荷インピーダンスを50Ωとすると正弦波信号の電圧は±1.75Vで変化する。
図１２に示すように、抵抗値を大きくすることでゲート電圧が低下することを確認できる。たとえばゲート・ソース間に0.7Vの電圧がかかったときにトランジスタが壊れると仮定すると、Rfbが０Ωの場合、7dBmの入力電力（電圧振幅±1.4V）以上になると壊れてしまう。これに対して、Rfbを1kΩにすることにより、15dBmの入力電力にたいして、ソース電圧の最小値は-1.75Vになり、Vgateは-1.2Vまで低下する。したがって、ゲート・ソース間電圧は0.5Vとなるため破壊を免れる。
【００３６】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００３７】
５１    入力ポート
５２    入力側整合回路
５３    電源
５４    電界効果トランジスタ（ＦＥＴ）
５５    出力側整合回路
５６    出力ポート
Ｃ１    容量
Ｒ１    抵抗
【図１】
0006747031.tif 000002
【図２】
0006747031.tif 000003
【図３】
0006747031.tif 000004
【図４】
0006747031.tif 000005
【図５】
0006747031.tif 000006
【図６】
0006747031.tif 000007
【図７】
0006747031.tif 000008
【図８】
0006747031.tif 000009
【図９】
0006747031.tif 000010
【図１０】
0006747031.tif 000011
【図１１】
0006747031.tif 000012
【図１２】
0006747031.tif 000013