(57)【特許請求の範囲】
【請求項１】
電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記最小の分周数に対応付けられた基準周波数の周波数信号を前記ＤＤＳにて発生させる場合に、前記クロック信号供給部から、予め設定された周波数範囲内にスプリアス成分の周波数が存在しない、互いに異なるクロック周波数のクロック信号を供給可能なとき、前記記憶部には、これら互いに異なるクロック周波数に起因して発生するスプリアス成分の周波数が、前記周波数範囲に最も近い近傍スプリアス成分について、当該周波数範囲の上下限値と、前記近傍スプリアス成分の周波数との差の絶対値が最大となるクロック周波数を持つクロック信号と、前記基準周波数と最小の分周数とが対応付けて記憶されていることを特徴とする周波数シンセサイザ。
【請求項２】
電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記ＤＤＳは、前記設定部から取得した基準周波数に対応するディジタル設定値の設定を行い、外部から供給された動作クロックに基づいて動作するＤＤＳ設定部を備え、
前記クロック信号供給部は、前記動作クロックを互いに異なる逓倍数で逓倍して前記複数のクロック周波数のクロック信号を用意するための逓倍器を備えたことを特徴とする周波数シンセサイザ。
【請求項３】
電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記記憶部には、予め区分された複数の周波数範囲毎に、前記クロック周波数、及び最小の分周数と対応付けて、各周波数範囲内に含まれる予め設定した代表周波数に対応する基準周波数が記憶され、前記出力周波数の設定値が前記複数の周波数範囲のうちのいずれの周波数範囲内の値に対応するか計算する計算部と、前記計算部にて特定された周波数範囲内の代表周波数と、前記出力周波数の設定値との差分値を可変分周器に設定された分周数にて除した値と、前記代表周波数に対応して記憶された基準周波数とに基づき、前記出力周波数の設定値の基準周波数を生成する生成部と、を備えたことを備えたことを特徴とする周波数シンセサイザ。
【請求項４】
前記ＤＤＳから出力された周波数信号をアナログ信号に変換して出力するディジタル／アナログ変換部を備え、
前記ディジタル／アナログ変換部は、前記クロック信号供給部から供給されたクロック信号に基づいて動作することを特徴とする請求項１ないし３のいずれか一つに記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＳ（Direct Digital Synthesizer）を用いて発生させた基準周波数信号との位相比較を行って、電圧制御発振器より周波数信号を出力するＰＬＬ回路を備えた周波数シンセサイザに関する。
【背景技術】
【０００２】
周波数シンセサイザは、電圧制御発振器から出力された周波数信号を分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較器にて取り出し、ループフィルタを介してこの位相差に対応する制御電圧を電圧制御発振器にフィードバックするＰＬＬ（Phase Locked Loop）回路を備え、このＰＬＬ回路を利用して安定した周波数信号を出力する。そして、分周器の分周数や基準周波数信号側に設けられた分周器の分周数を種々変化させることにより、所望の周波数の周波数信号を出力することができる。
【０００３】
上述の周波数シンセサイザから出力される周波数信号の周波数を高速に切り替える手法として、基準周波数信号の周波数を高くする手法がある。しかしながら高周波の基準周波数信号を用いると、分周器の分周数に応じて切り替えられる出力周波数のステップ幅が大きくなってしまい、微細な周波数調整を行うことができない。
【０００４】
そこで、周波数シンセサイザに高周波の基準周波数信号を供給しつつ、微細な周波数調整を可能とする手法として、基準周波数信号の信号源としてＤＤＳ（Direct Digital Synthesizer）を用いるものがある。ＤＤＳは、クロック信号の入力タイミングに応じて出力された位相データに基づき、波形テーブルから振幅データを読み出すことにより、所望の周波数の周波数信号を得る装置である。このＤＤＳで発生させた信号を基準周波数信号として利用することにより、周波数シンセサイザから出力される周波数信号の周波数を微細に変更しつつ、高速な切り替えを実現することができる。
【０００５】
ところが、ＤＤＳから出力される周波数信号にはスプリアス成分が含まれており、このスプリアス成分は、周波数シンセサイザから出力される周波数信号の品質を低下させる要因となる。スプリアス成分の発生原因は種々あるが、その一つとしてＤＤＳを動作させるクロック信号の周波数（クロック周波数）に起因して発生する高調波成分が、折り返し雑音（エイリアシング）としてＤＤＳの使用周波数帯域内に現れる場合がある。
【０００６】
ここで引用文献１には、ＤＤＳを利用した周波数シンセサイザにおいて、クロック信号を発生させる基準発振器とＤＤＳとの間にプログラム分周器を設け、ＤＤＳの出力周波数Ｆｏに応じてスプリアスの周波数を予め計算し、これらスプリアスの周波数が予め設定した周波数範囲内に存在しないクロック信号がＤＤＳへと供給されるように、プログラム分周器の分周を設定する構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−２５６０５８号公報：段落００２４、００２６、００２９、図１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
引用文献１に記載の周波数シンセサイザにおいては、プログラム分周器にてＤＤＳに供給されるクロック信号の周波数を変化させることにより、ＤＤＳの出力に含まれるスプリアスの発生位置を調節することができる。この結果、例えば周波数シンセサイザに設けられているループフィルタのループ帯域よりも十分に高い周波数のスプリアスを発生させて、このスプリアスをループフィルタにて除去している。
【０００９】
しかしながらＤＤＳを利用した周波数シンセサイザの出力である周波数信号に含まれる不要な周波数成分は、上述の高調波スプリアス成分に限られず、例えば周波数シンセサイザの構成に起因するものがある。このため、ＤＤＳに供給されるクロック信号の周波数を変更する場合には、これら他の要因への影響も考慮して総合的な対策を講じる必要がある。
【００１０】
本発明はこのような事情の下になされたものであり、その目的は、出力周波数を高速で切り替え可能であって、出力周波数信号中の不要な周波数成分が少ない周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【００１１】
第１の発明に係る周波数シンセサイザは、電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記最小の分周数に対応付けられた基準周波数の周波数信号を前記ＤＤＳにて発生させる場合に、前記クロック信号供給部から、予め設定された周波数範囲内にスプリアス成分の周波数が存在しない、互いに異なるクロック周波数のクロック信号を供給可能なとき、前記記憶部には、これら互いに異なるクロック周波数に起因して発生するスプリアス成分の周波数が、前記周波数範囲に最も近い近傍スプリアス成分について、当該周波数範囲の上下限値と、前記近傍スプリアス成分の周波数との差の絶対値が最大となるクロック周波数を持つクロック信号と、前記基準周波数と最小の分周数とが対応付けて記憶されていることを特徴とする。
また、第２の発明に係る周波数シンセサイザは、電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記ＤＤＳは、前記設定部から取得した基準周波数に対応するディジタル設定値の設定を行い、外部から供給された動作クロックに基づいて動作するＤＤＳ設定部を備え、
前記クロック信号供給部は、前記動作クロックを互いに異なる逓倍数で逓倍して前記複数のクロック周波数のクロック信号を用意するための逓倍器を備えたことを特徴とする。
さらに第３の発明に係る周波数シンセサイザは、電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路を備えた周波数シンセサイザにおいて、
クロック信号に基づいて動作し、前記電圧制御発振器から出力する周波数信号の出力周波数の設定値を前記可変分周器に設定された分周数にて除した値に対応する基準周波数を持つ基準周波数信号を発生させるためのＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに供給するためのクロック信号供給部と、
前記複数のクロック周波数から選択されるクロック周波数のクロック信号により前記ＤＤＳを動作させて、前記基準周波数を持つ基準周波数信号を前記ＤＤＳから発生させる場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数が予め設定された周波数範囲内に存在せず、且つ、前記可変分周器の分周数が最小となる基準周波数が予め求められ、これらクロック周波数、基準周波数、及び最小の分周数を対応付けて記憶する記憶部と、
前記出力周波数の設定値に対応する、クロック周波数、基準周波数、及び最小の分周数の組み合わせを選択し、前記クロック信号供給部、ＤＤＳ及び可変分周器に設定する設定部と、を備え、
前記記憶部には、予め区分された複数の周波数範囲毎に、前記クロック周波数、及び最小の分周数と対応付けて、各周波数範囲内に含まれる予め設定した代表周波数に対応する基準周波数が記憶され、前記出力周波数の設定値が前記複数の周波数範囲のうちのいずれの周波数範囲内の値に対応するか計算する計算部と、前記計算部にて特定された周波数範囲内の代表周波数と、前記出力周波数の設定値との差分値を可変分周器に設定された分周数にて除した値と、前記代表周波数に対応して記憶された基準周波数とに基づき、前記出力周波数の設定値の基準周波数を生成する生成部と、を備えたことを備えたことを特徴とする。
【００１２】
上述の周波数シンセサイザは、下記の特徴を備えていてもよい。
（ａ）前記ＤＤＳから出力された周波数信号をアナログ信号に変換して出力するディジタル／アナログ変換部を備え、前記ディジタル／アナログ変換部は、前記クロック信号供給部から供給されたクロック信号に基づいて動作すること。
【発明の効果】
【００１３】
本発明によれば、ＤＤＳを動作させるクロック信号を切り替え、このＤＤＳにて発生させた基準周波数信号をＰＬＬ回路の位相比較に利用して、周波数シンセサイザから周波数信号を出力するにあたり、基準周波数信号の周囲にスプリアス成分が存在せず、且つ、周波数シンセサイザに設けられた可変分周器の分周数が最小となるクロック周波数、基準周波数の組み合わせを選択する。この結果、周波数シンセサイザから出力される周波数信号中の不要な周波数成分を総合的に低減し、且つ、位相雑音が低くなるように最適化される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る周波数シンセサイザの全体構成を示すブロック図である。
【図２】前記周波数シンセサイザに設けられているＰＬＬ回路のブロック図である。
【図３】前記周波数シンセサイザに設けられているＤＤＳのブロック図である。
【図４】高調波に起因するスプリアス成分の発生パターンの説明図である。
【図５】高調波の発生位置と、スプリアス周波数の算出法との関係に係る説明図である。
【図６】スプリアス周波数の第１の計算例を示す表である。
【図７】スプリアス周波数の第２の計算例を示す表である。
【図８】スプリアス周波数の第３の計算例を示す表である。
【図９】スプリアス周波数の第４の計算例を示す表である。
【図１０】チャネルに対応付けてメモリに設定されている基準周波数、可変分周器の分周数、及びクロック周波数の設定例である。
【図１１】各設定項目を決定する手順を示す説明図である。
【図１２】第２の実施の形態に係る周波数シンセサイザのブロック図である。
【図１３】前記周波数シンセサイザに設けられている計算部のブロック図である。
【図１４】前記周波数シンセサイザに設けられているＤＤＳ設定データ生成部のブロック図である。
【図１５】前記周波数シンセサイザ内のメモリに登録されるデータの説明図である。
【発明を実施するための形態】
【００１５】
図１〜図４を参照しながら本発明の実施の形態に係る周波数シンセサイザ１の全体構成について説明する。  
周波数シンセサイザ１は、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）３２を備えたＰＬＬ回路３と、このＰＬＬ回路３に位相比較用の基準周波数信号を供給するＤＤＳ２とを備え、複数のチャネルに対応付けて設定された周波数ｆＶＣＯの周波数信号をＶＣＯ３２から出力することができる。
【００１６】
図２に示すようにＰＬＬ回路３は、ＶＣＯ３２と、ＶＣＯ３２から出力された周波数信号を予め設定された分周数に基づいて分周する可変分周器３０２と、ＤＤＳ２から取得した基準周波数信号（基準周波数ｆｃ）の位相と、可変分周器３０２にて分周された周波数信号の位相とを比較し、位相差を出力する位相比較器（位相比較部）３０１と、位相比較器３０１から出力された位相差に対応する制御電圧を取り出してＶＣＯ３２にフィードバックするループフィルタ３１とを備えている。
【００１７】
図１、図２に示すように、本例の位相比較器３０１及び可変分周器３０２は共通のＰＬＬ−ＩＣ３０内に設けられ、可変分周器３０２は外部からの設定信号により、分周数Ｎを変更することができる。
【００１８】
図３に示すようにＤＤＳ２は、出力する基準周波数ｆｃに対応して設定されたディジタル設定値ＦＤＡＴＡを、外部から供給されたクロック信号ｆｃｌｋの入力タイミングに応じて累積加算し、基準周波数信号ｆｃの位相データとして出力する位相アキュムレータ２１１と、正弦波の振幅データを位相データに対応付けて記憶し、位相アキュムレータ２１１から取得した位相データに対応する振幅データを出力する正弦波テーブル２１２と、正弦波テーブル２１２から出力されたディジタル信号をアナログ信号に変換するディジタル／アナログ変換部（ＤＡＣ（Digital Analog Convertor）２２と、基準周波数信号ｆｃに含まれる高周波成分を除去するローパスフィルタ（以下、「フィルタ」という）２３と、を備えている。  
また図１、図３に示すように、本例の位相アキュムレータ２１１及び正弦波テーブル２１２は共通のＤＤＳ信号処理部２１内に設けられている。
【００１９】
例えば位相アキュムレータ２１１を構成する加算器のビット数が２０ビット（ｋ＝２０）であり、クロック周波数のディジタル値がＦｃｌｋである場合、ＤＤＳ２の解像度Ｄは下記（１）式で表され、ディジタル設定値ＦＤＡＴＡは（２）式より求めることができる。ここでＦｃは基準周波数のディジタル値である。  
Ｄ＝Ｆｃｌｋ／（２２０）  …（１）  
ＦＤＡＴＡ＝Ｆｃ／Ｄ  
＝Ｆｃ／（Ｆｃｌｋ／（２２０））  …（２）
【００２０】
一般に、ＤＤＳ２にて発生させた周波数信号には高調波成分の折り返し雑音スプリアス成分として含まれている。図４は、ＤＤＳ２にて発生させた基準周波数信号（基準周波数ｆｃ）の高調波に起因するスプリアス成分の発生パターンを示している。クロック周波数ｆｃｌｋのクロック信号によりＤＤＳ２を動作させるとき、ＤＤＳ２の使用周波数帯域は０≦ｆｃ≦ｆｃｌｋ／２の範囲となる。この使用周波数帯域内には、基準周波数信号ｆｃ（基本波）の高調波（ｎ・ｆｃ、但し、ｎ＝２，３，…）の折り返し雑音（エイリアシング）がスプリアス成分として現れる。
【００２１】
図４において、２倍波（２ｆｃ）のスプリアス成分は、ｆｃｌｋ／２を基準に折り返した周波数ｆｃｌｋ−２ｆｃの位置に発生する（図４中に、折り返し前後の周波数の対応関係を一点鎖線で示してある）。また、３倍波（３ｆｃ）のスプリアス成分は、ｆｃｌｋを基準に折り返して発生した周波数２ｆｃｌｋ−３ｆｃの折り返し成分が、さらにｆｃｌｋ／２を基準に折り返されて周波数−ｆｃｌｋ＋３ｆｃの位置に現れる（図４中に、折り返し前後の周波数の対応関係を二点鎖線で示してある）。
【００２２】
このように、「ｍ・（ｆｃｌｋ／２）（但し、ｍ＝１、２、…）」の高次の折り返し位置における折り返しの影響までも考慮すると、折り返し雑音の影響によるスプリアス成分は、例えば数百次の高調波までがスプリアス成分としてＤＤＳ２の使用周波数帯域内に現れることとなる。
【００２３】
そして下記（３）式で表される範囲に発生する高調波のスプリアス成分の周波数（スプリアス周波数ｆＳｎ）は、下記（４）式で計算することができる。
｛（２ｍ−１）／２｝・ｆｃｌｋ＜ｎ・ｆｃ≦ｍ・ｆｃｌｋ  …（３）
ｆＳｎ＝ｍ・ｆｃｌｋ−ｎ・ｆｃ  …（４）
（但し、ｍ＝１，２，３，…、ｎ＝２，３，…）
なお図５には、（３）式に相当する範囲を灰色で示してある。
【００２４】
一方、下記（５）式で表される範囲に発生する高調波のスプリアス周波数）は、下記（６）式で計算することができる。
ｍ・ｆｃｌｋ＜ｎ・ｆｃ≦｛（２ｍ＋１）／２｝・ｆｃｌｋ  …（５）
ｆＳｎ＝ｎ・ｆｃ−ｍ・ｆｃｌｋ  …（６）
（但し、ｍ＝１，２，３，…、ｎ＝２，３，…）
なお図５には、（５）式に相当する範囲を白色で示してある。
【００２５】
また、可変分周器３０２の分周数がＮであり、ＰＬＬ回路３にて分周後の周波数信号と、基準周波数信号との位相が揃っている（ロックしている）とき、基準周波数ｆｃとＶＣＯ３２の出力周波数ｆＶＣＯとの関係は、下記（７）式で表される。
ｆＶＣＯ＝Ｎ・ｆｃ  …（７）
【００２６】
以上に説明した（３）〜（７）式の関係によれば、周波数シンセサイザ１から、周波数ｆＶＣＯの周波数信号を出力するにあたり、ＰＬＬ回路３を動作させるクロック周波数ｆｃｌｋ、及び可変分周器３０２の分周数が分かれば、クロック周波数と基準周波数ｆｃとの関係に基づいてスプリアス周波数ｆＳｎを予め知ることができる。  
これらの関係は、クロック周波数ｆｃｌｋを変更することで、スプリアス周波数ｆＳｎの発生位置を変えることができることも意味している。
【００２７】
本実施の形態に係る周波数シンセサイザ１は、上述の考え方に基づきＤＤＳ２に供給されるクロック信号のクロック周波数ｆｃｌｋを切り替えることができる構成となっている。  
当該構成に関し、図１に示すようにＤＤＳ２には、ＤＤＳ信号処理部２１（位相アキュムレータ２１１）に供給されるクロック信号を切り替える第１の切替スイッチ２５と、当該第１の切替スイッチ２５の切り替え設定を行うＤＤＳ制御部（ＤＤＳ設定部）２４と、ＤＤＳ信号処理部２１に供給されるクロック信号の切り替えに合わせて、ＤＡＣ２２に供給されるクロック信号を切り替える第２の切替スイッチ２６とを備えている。
【００２８】
本例のＤＤＳ２においては、ＤＤＳ信号処理部２１側の第１の切替スイッチ２５やＤＤＳ制御部２４は、ＤＤＳ信号処理部２１と共通のＤＤＳ−ＩＣ２０に設けられている。またＤＤＳ制御部２４は、ＤＤＳ信号処理部２１、及びＤＡＣ２２の第１の切替スイッチ２５、２６の切り替えに加え、ＤＤＳ信号処理部２１内の位相アキュムレータ２１１へ基準周波数信号ｆｃに対応するディジタル設定値ＦＤＡＴＡを出力する機能や、ＤＡＣ２２に対してリセット動作を実行させるためのリセット信号を出力する機能を備えている。
【００２９】
図１に示すように、ＤＤＳ２には動作クロックとしてクロック周波数ｆｃｌｋ０のクロック信号が供給されている。そして、当該クロック信号を互いに逓倍数が異なる逓倍器（第１の逓倍器４１、第２の逓倍器４２）にて逓倍した出力が、第１、第２の切替スイッチ２５、２６にて切り替えられ、ＤＤＳ信号処理部２１（位相アキュムレータ２１１）及びＤＡＣ２２に供給される。
【００３０】
本実施の形態においては、例えばＤＤＳ制御部２４用の動作クロックのクロック周波数がｆｃｌｋ０＝４０ＭＨｚであり、このクロック信号を第１の逓倍器４１、第２の逓倍器４２にて各々５逓倍、６逓倍して、クロック周波数ｆｃｌｋ１＝２００ＭＨｚ、ｆｃｌｋ２＝２４０ＭＨｚのクロック信号が切り替えられてＤＤＳ２に供給される。  
クロック周波数ｆｃｌｋ０のクロック信号を供給する周波数源や第１、第２の逓倍器４１、４２、第１の切替スイッチ２５は、本実施の形態のクロック信号供給部に相当する。
【００３１】
複数のクロック信号を切り替え可能な上記ＤＤＳ２を利用すれば、既述の（３）〜（７）式の関係に基づき、可変分周器３０２の分周数Ｎとクロック周波数ｆｃｌｋとを適宜変化させ、所定の周波数範囲内に高調波に起因するスプリアス周波数ｆＳｎが存在しない基準周波数ｆｃを決定することができる。そしてこの基準周波数ｆｃを持つ基準周波数信号との位相比較を行ってＰＬＬ回路３を作動させると、スプリアス成分の影響が少ない周波数信号を周波数シンセサイザ１から出力することができる。
【００３２】
一方で、基準周波数ｆｃの設定に応じて可変分周器３０２の分周数Ｎが変化し、またＤＤＳ２を動作させるクロック周波数ｆｃｌｋも変化する周波数シンセサイザ１においては、これら分周数やクロック周波数が周波数シンセサイザ１から出力される周波数信号に与える影響も無視できないことを発明者らは把握している。
【００３３】
例えば周波数シンセサイザ１にて発生する位相雑音レベルＮｏｉｓｅ[ｄＢｃ／Ｈｚ]は、下記（８）式で表される。  
Ｎｏｉｓｅ＝Ｎｏｉｓｅ（ＰＬＬ）＋１０・ｌｏｇ（ｆｃ）
＋２０・ｌｏｇ（Ｎ）  …（８）
ここでＮｏｉｓｅ（ＰＬＬ）は、ＰＬＬ−ＩＣ３０内で発生する位相雑音である。
【００３４】
既述の（７）式によれば、周波数シンセサイザ１に対して設定される可変分周器３０２の分周数Ｎと、基準周波数ｆｃとは逆比例の関係にあり、分周数（または基準周波数）を大きくするに従って、基準周波数（または分周数）が小さくなる。一方で、（８）式によれば分周数の変更の影響は、ｌｏｇ（Ｎ）の２０倍で効いてくるので、できる限り小さな分周数を選択する方が、基準周波数ｆｃの増大に起因する位相雑音の影響を抑える効果が大きい。
【００３５】
本実施の形態に係る周波数シンセサイザ１は、この考え方に基づいて、所定の出力周波数ｆＶＣＯを示すチャネルに対応させて、予め設定した範囲内にスプリアス成分が存在せず、且つ、分周数が最小となるクロック周波数ｆｃｌｋ、基準周波数ｆｃ、分周数Ｎの組み合わせがメモリ（記憶部）１２内に予め記憶されている。そして、周波数シンセサイザ１に設けられた制御部１１にてチャネル設定信号の入力を受け付け、そのチャネルに対応するクロック周波数ｆｃｌｋ、基準周波数ｆｃ、分周数Ｎの組み合わせを選択し、第１の切替スイッチ２５の切り替え、ＤＤＳ信号処理部２１に対するディジタル設定値ＦＤＡＴＡの設定、及び可変分周器３０２に対する分周数の設定を行う構成となっている。  
この観点において、制御部１１やＤＤＳ制御部２４は、本実施の形態の設定部を構成している。
【００３６】
以下、クロック周波数ｆｃｌｋ、基準周波数ｆｃ、分周数Ｎの設定例について、簡単な例を挙げて説明する。なお、以下の計算例は、本発明の内容を理解するうえでの便宜上の設定値を示したものであり、実際の設定値を示すものではない。
図６〜図９の各表には、出力周波数ｆＶＣＯ＝９２０ＭＨｚ、９６０ＭＨｚ、１０００ＭＨｚ、１０４０ＭＨｚの周波数信号をＶＣＯ３２から出力する場合において、クロック周波数ｆｃｌｋを２００（＝ｆｃｌｋ１）ＭＨｚ、２４０（＝ｆｃｌｋ２）ＭＨｚと変化させ、また可変分周器３０２の分周数Ｎを２０、２３、２６、２９と変化させたときの２倍波〜６倍波までの高調波成分の周波数（上段側のセル）及び、各高調波のスプリアス成分の周波数（下段側のセル）を示している。
【００３７】
ここで図６〜図９には、（３）式で示される範囲（図５の灰色で示した範囲）に発生する高調波成分の周波数が示されているセルを灰色で塗り潰して表示してある。また、予め設定されている周波数範囲を４８±１０ＭＨｚとし、この周波数範囲内に含まれるスプリアス周波数には表中の数字に下線を付してある。
【００３８】
図６に示す例（ｆＶＣＯ＝９２０ＭＨｚ）では、クロック周波数ｆｃｌｋ１＝２００ＭＨｚの場合は、分周数Ｎ＝２０、２６において４８±１０ＭＨｚの周波数範囲内にスプリアス周波数が存在しない。また、クロック周波数ｆｃｌｋ２＝２４０ＭＨｚの場合は、分周数Ｎ＝２６において上記周波数範囲内にスプリアス周波数が存在しない。従って、これらクロック周波数ｆｃｌｋ１、ｆｃｌｋ２に応じて選択される分周数を比較すると、分周数が最小（Ｎ＝２０）となるクロック周波数ｆｃｌｋ１が選択される。そして分周数Ｎ＝２０とｆＶＣＯ＝９２０ＭＨｚとに基づいて基準周波数ｆｃ＝４６．０００ＭＨｚが算出される。  
この結果、ｆＶＣＯ＝９２０ＭＨｚに対応する設定値として、「クロック周波数ｆｃｌｋ１＝２００ＭＨｚ、基準周波数ｆｃ＝４６．０００ＭＨｚ、分周数Ｎ＝２０」の値がメモリ１２に登録される（図１０のチャネルＣＨ１０参照）。
【００３９】
一方、図７（ｆＶＣＯ＝９６０ＭＨｚ）、図９（ｆＶＣＯ＝１０４０ＭＨｚ）の例では、上記周波数範囲内にスプリアス周波数が存在せず、且つ、分周数Ｎが最小となる組み合わせは、クロック周波数ｆｃｌｋ２＝２４０ＭＨｚ側に存在する（図７においてはＮ＝２３、図９においてはＮ＝２０）。  
この結果、図１０のチャネルＣＨ１１に示すように、ｆＶＣＯ＝９６０ＭＨｚに対応する設定値として、「クロック周波数ｆｃｌｋ２＝２４０ＭＨｚ、基準周波数ｆｃ＝４１．７３９ＭＨｚ、分周数Ｎ＝２３」が登録され、またチャネルＣＨ１３に示すようにｆＶＣＯ＝１０４０ＭＨｚに対応する設定値として「クロック周波数ｆｃｌｋ２＝２４０ＭＨｚ、基準周波数ｆｃ＝５２．０００ＭＨｚ、分周数Ｎ＝２０」が登録される。
【００４０】
次いで、図８（ｆＶＣＯ＝９６０ＭＨｚ）の例においては、クロック周波数ｆｃｌｋ１＝２００ＭＨｚ、ｆｃｌｋ２＝２４０ＭＨｚのいずれにおいても、上記周波数範囲内にスプリアス周波数が存在せず、且つ、分周数Ｎが最小となる組み合わせにおける分周数が等しい（Ｎ＝２３）。そこでこの場合は、上記周波数範囲に最も近いスプリアス周波数（近傍スプリアスの周波数）を比較し、上記周波数範囲の上限値、または下限値からの距離（周波数差の絶対値）がより大きくなる方のクロック周波数を採用している。
【００４１】
図８によれば、クロック周波数ｆｃｌｋ１＝２００ＭＨｚの場合は６次スプリアスｆＳ６＝６０．８７０ＭＨｚが最も上記周波数範囲の上限値（５８ＭＨｚ）に近い。一方、クロック周波数ｆｃｌｋ２＝２４０ＭＨｚの場合は、４次スプリアスｆＳ４＝６６．０８７が上記周波数範囲の上限値（５８ＭＨｚ）に近い。これらのスプリアス成分と、上記周波数範囲の上限値または下限値（本例の場合は上限値）との距離Δｆ（周波数差の絶対値）がより大きいのは、クロック周波数ｆｃｌｋ２＝２４０ＭＨｚである（クロック周波数ｆｃｌｋ１の場合は、Δｆ＝１２．８７０ＭＨｚ、クロック周波数ｆｃｌｋ２の場合は、Δｆ＝１８．０８７ＭＨｚ、）。  
この結果、図１０のチャネルＣＨ１２に示すように、ｆＶＣＯ＝１０００ＭＨｚに対応する設定値として「クロック周波数ｆｃｌｋ２＝２４０ＭＨｚ、基準周波数ｆｃ＝４３．４７８ＭＨｚ、分周数Ｎ＝２３」が登録される。
【００４２】
図１１には、以上に説明したメモリ１２に登録される設定項目（クロック周波数ｆｃｌｋ、基準周波数ｆｃ、分周数Ｎ）の算出手順をまとめてある。  
初めに、周波数シンセサイザ１からの出力周波数ｆＶＣＯに応じて、クロック周波数ｆｃｌｋ及び可変分周器３０２の分周数Ｎを変化させてＤＤＳ２から基準周波数信号を発生させたときのスプリアス周波数を算出する（工程Ｐ１）。
【００４３】
次に、予め設定した周波数範囲内にスプリアス周波数が存在せず、分周数が最小となるクロック周波数ｆｃｌｋと分周数Ｎとの組み合わせを選択する（工程Ｐ２）。更に、分周数Ｎが最小となる組み合わせが複数ある場合は、上記周波数範囲に最も近い近傍スプリアスのスプリアス周波数が、当該周波数範囲の上限値または下限値から遠い方のクロック周波数を選択する（工程Ｐ３）。
【００４４】
そして、選択した分周数Ｎから基準周波数ｆｃを算出し、これらクロック周波数ｆｃｌｋ、基準周波数ｆｃ、及び分周数Ｎの組み合わせを出力周波数ｆＶＣＯと対応付けてチャネル登録する（工程Ｐ４）。  
図１０に示すように、メモリ１２には、これら設定項目の組み合わせが例えば１００チャネル記憶されている。
【００４５】
以上に説明した構成を備える周波数シンセサイザ１の作用について説明する。
図１に示すように周波数シンセサイザ１の制御部１１は、メモリ１２に登録されているチャネルの選択を外部から受け付け、選択されたチャネルに対応する設定項目の組み合わせをメモリ１２から読み出す。次いで制御部１１は、読み出した設定項目に基づき、ＰＬＬ−ＩＣ３０に対して可変分周器３０２の分周数の設定を行い、また、ＤＤＳ２のＤＤＳ制御部２４に対して、選択されたクロック周波数ｆｃｌｋ、及び基準周波数ｆｃに対応する情報を出力する。
【００４６】
ＤＤＳ制御部２４は、選択されたクロック周波数ｆｃｌｋに基づき、第１の切替スイッチ２５及び第２の切替スイッチ２６の切り替えを実行する。またＤＤＳ制御部２４は、基準周波数ｆｃに対応するディジタル設定値ＦＤＡＴＡを算出してＤＤＳ信号処理部２１の位相アキュムレータ２１１に対して出力すると共に、ＤＡＣ２２のリセットを行う。
【００４７】
この結果、選択されたクロック周波数ｆｃｌｋによってＤＤＳ２が作動し、基準周波数ｆｃの基準周波数信号がＰＬＬ回路３へと出力される。ＰＬＬ回路３の位相比較器３０１においては、基準周波数信号と、可変分周器３０２で分周されたＶＣＯ３２の出力信号との位相比較が行われ、位相差の大きさに応じてＶＣＯ３２へとフィードバックされる制御電圧が増減される。
【００４８】
そして、前記位相差がほぼゼロとなるとＰＬＬ回路３がロックして、出力周波数ｆＶＣＯで安定し、且つ、不要波な周波数成分の少ない周波数信号がＶＣＯ３２から出力される。  
本実施の形態に係るＤＤＳ２を備えた周波数シンセサイザ１においては、例えば３０〜４０マイクロ秒毎にチャネルが切り替わった場合でも、２０〜３０マイクロ秒程度の応答時間で出力周波数の安定した周波数信号を出力することができる。
【００４９】
本実施の形態に係る周波数シンセサイザ１によれば以下の効果がある。ＤＤＳ２を動作させるクロック信号を切り替え、このＤＤＳ２にて発生させた基準周波数信号をＰＬＬ回路３の位相比較に利用して、周波数シンセサイザ１から周波数信号を出力するにあたり、基準周波数信号の周囲にスプリアス成分が存在せず、且つ、周波数シンセサイザ１に設けられた可変分周器３０２の分周数が最小となるクロック周波数、基準周波数の組み合わせを選択する。この結果、周波数シンセサイザ１から出力される周波数信号中の不要な周波数成分を総合的に低減し、且つ、位相雑音が最も低くなるように最適化される。
【００５０】
次に、図１２〜図１５を参照しながら第２の実施の形態に係る周波数シンセサイザ１ａについて説明する。なお、図１２〜図１４において、図１〜図３に示した周波数シンセサイザ１と共通の構成要素には、これらの図に付したものと共通の符号を付してある。  
第２の実施の形態に係る周波数シンセサイザ１ａは、図１０に示した各チャネルに対応付けて設定されている出力周波数の間隔（例えば数十ＭＨｚ間隔）よりも細かい周波数間隔（例えば１ｋＨｚ間隔）でＶＣＯ３２の出力周波数ｆＶＣＯの設定を受け付けることが可能な構成となっている。
【００５１】
ここで図１０を用いて説明したように、各チャネルのＶＣＯ３２の出力周波数の設定値、この設定値に対応して選択されるクロック周波数ｆｃｌｋ、ＤＤＳ２の基準周波数ｆｃ、及びＰＬＬ回路３の分周数Ｎは、予めメモリ１２内に登録されている。しかしながら、例えば１ｋＨｚ間隔で選択される全ての出力周波数に対して、これらのデータを登録するとすれば、必要となるメモリ１２の容量が膨大となってしまう。
【００５２】
図５〜図９を用いて説明したように、メモリ１２に登録される各データは、ＤＤＳ２から出力される基準周波数ｆｃ（ＶＣＯ３２の出力周波数ｆＶＣＯを分周数Ｎで除した周波数）と、この基準周波数ｆｃ及びクロック周波数ｆｃｌｋによって決まるスプリアス周波数ｆＳｎとの距離Δｆに基づいて決定される。一方で、（４）式や（６）式に示したスプリアス周波数ｆＳｎの計算式によれば、レベルの大きな比較的低次のスプリアスにおいては、基準周波数ｆｃを数ｋＨｚ程度変化させたとしてもスプリアス周波数ｆＳｎが大幅に変化するものでもない。
【００５３】
そうすると、ＶＣＯ３２の出力周波数ｆＶＣＯを１ｋＨｚ間隔で次第に変化させていったとき、選択されるクロック周波数ｆｃｌｋ１、ｆｃｌｋ２や分周数Ｎの値が出力周波数ｆＶＣＯの変化に応じてめまぐるしく変化するわけではなないことが分かる。実際に、図５〜図９を用いて説明した既述の手法で選択されるクロック周波数ｆｃｌｋ１、ｆｃｌｋ２や分周数Ｎは、数十ｋＨｚ〜数百ｋＨｚ程度の、より粗い間隔で変化することが予め確認されている。
【００５４】
この事実によれば、ＶＣＯ３２の出力周波数ｆＶＣＯが１ｋＨｚ間隔で設定される場合であっても、メモリ１２に登録するクロック周波数ｆｃｌｋ１、ｆｃｌｋ２や分周数Ｎは、これよりも粗い周波数間隔で設定してもよい。一方で、基準周波数ｆｃについては、出力周波数ｆＶＣＯの設定間隔に対応して、高解像度で設定することが要求される。
【００５５】
以上に説明した考え方に基づき、本例の周波数シンセサイザ１ａのメモリ１２内には、１００ｋＨｚ間隔でクロック周波数ｆｃｌｋ１、ｆｃｌｋ２や分周数Ｎの設定データが登録されている（図１５（ａ））。一方、１ｋＨｚ間隔で入力されるＶＣＯ３２の出力周波数ｆＶＣＯの設定値（指定周波数）を用いて、これらの設定値の選択、及び前記指定周波数に対応してＤＤＳ２から基準周波数ｆｃの周波数信号を出力するためのディジタル設定値ＦＤＡＴＡの生成が行われる。  
なお、以下の説明では、クロック周波数はｆｃｌｋ１＝２００ＭＨｚ、ｆｃｌｋ２＝２４０ＭＨｚから選択可能であり、分周数はＮ＝１６、２０、３２、４０から選択可能であるとする。
【００５６】
上述の各設定値の選択、及びディジタル設定値ＦＤＡＴＡの生成を行うため、周波数シンセサイザ１ａは、前記指定周波数から、既述の各設定値に対応付けられているメモリ１２のアドレスの算出、及びディジタル設定値ＦＤＡＴＡを生成する際に用いる端数周波数番号の算出を行う計算部１３と、ディジタル設定値ＦＤＡＴＡの生成を行うＤＤＳ設定データ生成部１４と、を備えている。
【００５７】
初めに図１５（ａ）を参照しながらメモリ１２に登録される各種設定データの内容を説明しておく。例えば１ｋＨｚ（０．００１ＭＨｚ）間隔で１ＭＨｚ〜数百ＭＨｚまでの出力周波数ｆＶＣＯを指定可能とする場合に、メモリ１２には、１００ｋＨｚ間隔で設定されたＶＣＯ３２の出力周波数範囲に対応して、既述の手法（図５〜図９参照）で選択したクロック周波数ｆｃｌｋ、分周数Ｎに加えて、ディジタル設定値ＦＤＡＴＡを生成するためのＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’に対応する値が登録されている。
【００５８】
例えば出力周波数範囲が１９９．９００〜１９９．９９９ＭＨｚであるとき、（７）式に基づいて、当該範囲の最小値ｆＶＣＯ（ｍｉｎ）＝１９９．９００ＭＨｚ（代表周波数）を、分周数Ｎで除して基準周波数ｆｃを求める。そしてこの基準周波数ｆｃのディジタル値ＦＣと、選択されたクロック周波数ｆｃｌｋのディジタル値Ｆｃｌｋとを用い、（２）式に基づいてＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’が算出され、この値に対応するデータがメモリ１２に登録される（図１５（ａ）中には「ＦＤＡＴＡ（１９９．９００）」と記載してある）。
【００５９】
メモリ１２内において、上述のクロック周波数ｆｃｌｋ、ＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’、分周数Ｎは、各出力周波数範囲の上位４桁を切り出した値に対応して設定されたメモリアドレスと関連付けて登録されている。即ち、既述の１９９．９００〜１９９．９９９ＭＨｚの出力周波数範囲内の出力周波数範囲ｆＶＣＯに対しては、後述する指定周波数データとの対応関係に基づき、メモリアドレス「１９８９」が設定されている。  
なお図１５（ｂ）に示すように、メモリ１２内に実際に登録されている各種設定データは、計算部１３やＤＤＳ設定データ生成部１４にて実行される演算の内容に応じて設定、加工されたバイナリデータであるが、具体的なデータ構成については後段で説明する。
【００６０】
図１３に構成例を示した計算部１３は、周波数シンセサイザ１ａに入力された出力周波数ｆＶＣＯの設定値（指定周波数）に基づき、当該出力周波数が含まれる周波数範囲に対して設定されたメモリアドレスの算出と、メモリ１２に登録されているＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’と組み合わせてＤＤＳ２のディジタル設定値ＦＤＡＴＡを生成するための端数周波数番号の算出とを行う。
【００６１】
周波数シンセサイザ１ａに対しては、指定周波数データ（バイナリデータ）が入力される。指定周波数データは、出力周波数ｆＶＣＯの設定値（指定周波数）に対応させて予め設定されたチャネル番号である。例えば、図１５（ａ）に示す「１．０００〜１．０９９ＭＨｚ」の出力周波数範囲に対しては、１ｋＨｚ間隔で「０〜９９」の指定周波数データが対応付けられ、「１．１００〜１．１９９ＭＨｚ」の出力周波数範囲に対しては「１００〜１９９」の指定周波数データが対応付けられている。従って、「１９９．９００〜１９９．９９９ＭＨｚ」の出力周波数範囲に対しては、「１９８９００〜１９８９９９」の指定周波数データが対応付けられ、「２００．０００〜２００．０９９ＭＨｚ」の出力周波数範囲に対しては、「１９９０００〜１９９０９９」の指定周波数データが対応付けられていることが分かる。
【００６２】
周波数シンセサイザ１ａに入力された指定周波数データは、加算部１３１にて当該データに「１」が加算され、さらに乗算部１３２にて「２２２／１００」に対応する値である「４１９４３」が乗算される。こうして得られたデータに対し、切り捨て演算部１３３にて下位２２ビットを切り捨てる演算を行った結果が、メモリアドレスとなる。
【００６３】
上述の演算は、指定周波数データが１００の何倍（自然数）に相当する値であるかを算出するものである。例えば、指定周波数データが「１９９００１（指定周波数２００．００１ＭＨｚに相当する）」である場合、上述の演算を行うと、メモリアドレス「１９９０」に対応するバイナリデータ「１１１１１０００１１０」が出力される。一方で、指定周波数データが「１９８９９９（指定周波数１９９．９９９ＭＨｚに相当する）」である場合に同様の演算を行うと、メモリアドレス「１９８９」に対応するバイナリデータ「１１１１１０００１０１」が出力される。
【００６４】
さらに計算部１３においては、切り捨て演算部１３３からの出力に対して乗算部１３４にて「１００」を乗算し、さらに加算部１３５にて指定周波数との差分値を取る。そして切り出し演算部１３６にて、前記差分値の下位７ビットを切り出して端数周波数番号を得る。
【００６５】
この演算は、指定周波数データを１００ｋＨｚに相当する間隔でカウントする切り捨て演算部１３３での演算にて切り捨てられた下２桁の数値を取り出すものである。例えば、指定周波数データが「１９９００１（指定周波数２００．００１ＭＨｚ）」にて取り出される端数周波数番号のデータは、「１９９００１」の下２桁の数値「０１」に対応する「００００００１」である。一方、指定周波数データが「１９８９９９（指定周波数１９９．９９９ＭＨｚ）」にて取り出されるデータは、「１９８９９９」の下２桁の数値「９９」に対応する「１１０００１１」である。
【００６６】
図１５（ｂ）に示すように、メモリ１２には、計算部１３から出力されるメモリアドレスに対応付けて、クロック周波数ｆｃｌｋを設定するための「クロック周波数設定データ」、既述の「ＤＤＳ出力粗周波数設定データ」、及び分周数Ｎを設定するための「分周数設定データ」が登録されている。
【００６７】
クロック周波数設定データは、各クロック周波数ｆｃｌｋ１＝２００ＭＨｚ、ｆｃｌｋ２＝２４０ＭＨｚに対応させて「０／１」の値が割り当てられている。ＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’は、図１５（ａ）にて説明したバイナリデータであり、後述のＤＤＳ設定データ生成部１４内で行われる演算に対応させて、「ＦＤＡＴＡ’」のデータが登録されている。また分周数設定データとしては、本例にて選択可能な分周数「Ｎ＝１６、２０、３２、４０」に対応させて「００／０１／１０／１１」の値が割り当てられている。
【００６８】
例えば、指定周波数が「１９９．９９９ＭＨｚ（指定周波数データ１９８９９９）」のとき、計算部１３から出力されるメモリアドレス「１９８９」に対応付けられている各設定データは、図１５（ａ）に示す出力周波数範囲「１９９．９００〜１９９．９９９ＭＨｚ」に対応する値である。即ち、クロック周波数ｆｃｌｋ＝２００ＭＨｚ（＝ｆｃｌｋ１）、分周数Ｎ＝２０を選択する設定データ、及びこれらクロック周波数、分周数を用いて（７）式、及び（２）式に基づいて算出された、代表周波数ｆＶＣＯ（ｍｉｎ）＝１９９．９００ＭＨｚのときのＤＤＳ２のディジタル設定値（ＦＤＡＴＡ（１９９．９００））である。  
指定周波数に基づいて計算部１３からメモリアドレスが出力されると、制御部１１によってこれらの設定データが読み出されることになる。
【００６９】
また指定周波数が「２００．００１ＭＨｚ（指定周波数データ１９９００１）」のときは、同様の考え方に基づいて登録された出力周波数範囲「２００．０００〜２００．０９９ＭＨｚ」に対応する各設定データが読み出される。
【００７０】
次に、図１４に構成例を示すＤＤＳ設定データ生成部１４にて行われる演算の概要について説明する。外部から指定周波数データ（ＶＣＯ３２から出力されるべき出力周波数ｆＶＣＯに対応付けられたチャネル番号）が入力されたとき、ＤＤＳ２に対して設定されるべきディジタル設定値ＦＤＡＴＡは、指定周波数を、メモリ１２から読み出された分周数設定データに対応する分周数Ｎで除した値である、基準周波数ｆｃに基づいて算出される（（２）式）。
【００７１】
このディジタル設定値ＦＤＡＴＡを算出するにあたって、メモリ１２には出力周波数範囲に対応付けて、１００ｋＨｚ単位刻みのＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’に対応するデータが登録されている。そうすると、ＤＤＳ設定データ生成部１４においては、ＤＤＳ出力粗周波数にて切り捨てられている、指定周波数の下２桁に対応するディジタル設定値を算出すればよい。
【００７２】
図１５（ａ）によると、例えば指定周波数が「１９９．９９９ＭＨｚ（１９９９９９ｋＨｚ）」のとき、分周数はＮ＝２０なので、基準周波数はｆｃ＝１９９９９９／２０（＝（１９９００＋９９）／２０）［ｋＨｚ］となる。一方で、メモリ１２に登録されているデータからは「１９９９００／２０ｋＨｚ」に対応するＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’が得られるので、残る「９９／２０ｋＨｚ」に対応する設定データを生成すればよい。
【００７３】
指定周波数が「１９９９９９ｋＨｚ」のとき既述の（２）式は下記（２）’式のように書き替えることができる。  
ＦＤＡＴＡ（１９９９９９）＝Ｆｃ（１９９９９９）／（Ｆｃｌｋ／（２２０））  
＝｛Ｆｃ（１９９９００）＋Ｆｃ（９９）｝／（Ｆｃｌｋ／（２２０））  
＝ＦＤＡＴＡ’＋Ｆｃ（９９）／（Ｆｃｌｋ／（２２０））  …（２）’  
そうすると、上記「９９／２０ｋＨｚ」に対応する設定データは、（２）’の右辺第２項「Ｆｃ（９９）／（Ｆｃｌｋ／（２２０））」から計算することができる。
【００７４】
ここで（２）式の説明にて定義したように、Ｆｃは基準周波数のディジタル値である。従って、指定周波数９９ｋＨｚに相当するディジタル値Ｆｃ（９９）は、指定周波数１ｋＨｚに相当するディジタル値Ｆｃ（１）の９９倍値である。よって（２）’の右辺第２項は「９９・Ｆｃ（１）／（Ｆｃｌｋ／（２２０））」と書き替えることが可能であり、「Ｆｃ（１）／（Ｆｃｌｋ／（２２０））」を係数とみなしたとき、当該係数に乗算される「９９」の値は、計算部１３から出力される端数周波数番号に他ならない。
【００７５】
そこで、分周数Ｎ＝２０が選択される場合には、予め「Ｆｃ（１）／（Ｆｃｌｋ／（２２０））」に相当する係数を登録しておき、計算部１３から出力された端数周波数番号に対して、当該係数を乗算すれば、「９９／２０ｋＨｚ」に対応する設定データを計算できる。そして、この計算結果と、メモリ１２から読み出して得られたＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’とを加算することによって、基準周波数ｆｃに対応するディジタル設定値ＦＤＡＴＡを生成することができる。
図１４に示すＤＤＳ設定データ生成部１４は上述の演算を行うことが可能な構成となっている。
【００７６】
ここで既述のように、本例の周波数シンセサイザ１ａにおいては４種類の分周数Ｎが選択可能であり、選択される分周数Ｎはクロック周波数ｆｃｌｋ１、ｆｃｌｋ２の選択に応じて変化する。従って、分周数Ｎとクロック周波数ｆｃｌｋ１、ｆｃｌｋ２との組み合わせに応じて決定される８種類の係数（Ｆｃ（１）／（Ｆｃｌｋ／（２２０）））を予め登録しておけば、全てのケースに対応して基準周波数ｆｃを生成することが可能となる。
【００７７】
そこでＤＤＳ設定データ生成部１４は、クロック周波数ｆｃｌｋ１が選択されたときに、各分周数Ｎ（＝１６、２０、３２、４０）に応じて選択される４種類の係数が登録されたレジスタ１４１ａ〜１４１ｄと、クロック周波数ｆｃｌｋ２が選択されたときに、各分周数Ｎに応じて選択される４種類の係数が登録されたレジスタ１４２ａ〜１４２ｄとを備える。なお、１ｋＨｚ刻みの指定周波数に相当する係数「Ｆｃ（１）／（Ｆｃｌｋ／（２２０））」の設定に伴う量子化誤差の影響を低減するため、各レジスタ１４２ａ〜１４２ｄには、上記係数に２４を乗じて有効桁数を増やした値を登録してある。また、この桁数調整は、周波数シンセサイザ１ａに要求される精度に応じて適宜省略してもよい（その場合は、後述の乗算部１４７、１４８における演算も省略される）。  
そして、メモリ１２から読み出された分周数設定データに基づき、前段セレクタ１４３ａ、１４３ｂにて、対応する分周数Ｎの係数が読み出され、これらの係数が後段セレクタ１４４に出力される。
【００７８】
後段セレクタ１４４では、メモリ１２から読み出されたクロック周波数設定データに基づき、２つの前段セレクタ１４３ａ、１４３ｂにて選択された係数のうち、指定周波数の出力に適したクロック周波数ｆｃｌｋ１／ｆｃｌｋ２側の係数を選択する。この係数に対して、計算部１３から出力された端数周波数番号を乗算部１４５にて乗算すると、既述の（２）’式の右辺第２項に相当する設定データが算出される。
【００７９】
一方、メモリ１２から読み出されたＤＤＳ出力粗周波数設定データに対応する値に対しては、レジスタ１４２ａ〜１４２ｄに登録されている係数に合わせて乗算部１４７にて「２４」が乗算された後、加算部１４６にて、端数側の設定データと加算され、さらに乗算部１４８にて２−４を乗ずる処理を行って桁数調整を行い、基準周波数ｆｃに対応するディジタル設定値ＦＤＡＴＡが生成される。ＤＤＳ設定データ生成部１４からはこのディジタル設定値ＦＤＡＴＡが出力される。
【００８０】
以上、図１２〜図１５を用いて説明した第２の実施の形態に係る周波数シンセサイザ１ａの説明をまとめると、メモリ（記憶部）１２には、例えば１００ｋＨｚ単位で区分された複数の周波数範囲毎に、図５〜図９を用いて説明した手法で決定されたｆｃｌｋ、分周数Ｎと対応付けて、予め設定した代表周波数（例えば各周波数範囲の最小値）に対応する基準周波数ｆｃのＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’が記憶されている。そして、計算部１３は、ＶＣＯ３２の出力周波数の設定値（指定周波数）が複数の周波数範囲のうちのいずれの周波数範囲内の値に対応するかメモリアドレスを計算する。またＤＤＳ設定データ生成部１４は、計算部１３にて特定された前記周波数範囲内の代表周波数と、指定周波数との差分値（端数番号）を分周数Ｎにて除した値に対応する値（乗算部１４５から出力される設定データ）と、代表周波数に対応してメモリ１２に登録されたＤＤＳ出力粗周波数設定値ＦＤＡＴＡ’とに基づき、指定周波数の基準周波数ｆｃに対応するディジタル設定値ＦＤＡＴＡを生成する。
【００８１】
次に、第２の実施の形態に係る周波数シンセサイザ１ａの作用を述べる。外部からＶＣＯ３２の出力周波数ｆＶＣＯの設定値（指定周波数データ）が入力されると、算出部１３にてメモリアドレスと端数周波数番号の算出が行われる。
【００８２】
制御部１１は、算出されたメモリアドレスに基づき、クロック周波数設定データ、ＤＤＳ出力粗周波数設定データ、分周数設定データをメモリ１２から読み出し、ＤＤＳ設定データ生成部１４に入力する。また、ＤＤＳ設定データ生成部１４には算出部１３から出力された端数周波数番号が入力され、これらのデータに基づいて指定周波数をＶＣＯ３２から出力するのに好適な基準周波数ｆｃのディジタル設定値ＦＤＡＴＡが生成される。
【００８３】
さらに制御部１１は、メモリから読み出したクロック周波数設定データとＤＤＳ設定データ生成部１４から取得したディジタル設定値ＦＤＡＴＡをＤＤＳ２のＤＤＳ制御部２４に入力する。この結果、第１の切替スイッチ２５及び第２の切替スイッチ２６の切り替えやディジタル設定値ＦＤＡＴＡに対応するＤＤＳ信号処理部２１の位相アキュムレータ２１１の設定などが行われる。  
また制御部１１は、メモリ１２から読み出した分周数設定データをＰＬＬ−ＩＣ３０に出力し、可変分周器３０２の分周数の設定を行う。
【００８４】
これらの設定により、ＶＣＯ３２の出力周波数ｆＶＣＯを１ｋＨｚ単位で変化させつつ、第１の実施の形態に係る周波数シンセサイザ１と同様に、周波数信号中の不要な周波数成分を総合的に低減し、且つ、位相雑音が最も低くなるように最適化された周波数信号を出力することができる。
【００８５】
ここで図１２〜図１５に示した第２の実施の形態に係る周波数シンセサイザ１ａにおいては、基準周波数ｆｃから求められる粗周波数設定値ＦＤＡＴＡ’に対応するデータをメモリ１２に登録しておき、このデータを読み出してＤＤＳ設定データ生成部１４にて基準周波数ｆｃのディジタル設定値ＦＤＡＴＡの生成を行う場合について説明した。  
一方で、第１の実施の形態に係る周波数シンセサイザ１と同様に、ディジタル設定値ＦＤＡＴＡはＤＤＳ制御部２４にて算出する構成としてもよい。
【００８６】
この場合には、メモリ１２には、出力周波数範囲の最小値に対応する基準周波数ｆｃに対応する値（例えば最小値ｆＶＣＯ（ｍｉｎ）＝１９９．９００ＭＨｚ、分周数Ｎ＝２０の場合、１９９９００ｋＨｚ／２０に対応する値）が登録される。また、ＤＤＳ設定データ生成部１４では、選択されたクロック周波数ｆｃｌｋに応じて係数を変更する必要がないので、４つの分周数Ｎに応じて４つのレジスタ１４１ａ〜１４１ｄのみが設けられる。
【００８７】
そして、これらのレジスタ１４１ａ〜１４１ｄ内には、基準周波数を１ｋＨｚ変更するのに必要な係数（１／分周数Ｎ）が登録され、選択された分周数Ｎに応じてこれらの係数がセレクタ１４３ａにより選択される。そして、選択された係数が乗算部１４５にて端数番号と乗算され、当該乗算値と、メモリ１２から読み出された算出した基準周波数ｆｃ（ｍｉｎ）とが加算されて、基準周波数ｆｃとしてＤＤＳ制御部２４に出力されることとなる。
【００８８】
以上に説明した第１、第２の実施形態に係る周波数シンセサイザ１、１ａにおいては、切り替え可能なクロック信号の数は、図１、図１２に示した２つの例に限定されるものではない。クロック周波数が異なる３つ以上のクロック信号を切り替え自在に利用してもよい。また、クロック周波数の異なる複数のクロック信号を用意する手法は、図１、図１２に例示されたＤＤＳ制御部２４などＤＤＳ−ＩＣ２０の動作クロックを逓倍する場合に限定されない。高周波信号を分周数が互いに異なる分周器で分周してもよいし、逓倍器の逓倍数や分周器の分周数を可変としてもよい。さらには、発振周波数が互いに異なる発振器から、クロック周波数の異なるクロック信号を供給してもよい。
【００８９】
また周波数シンセサイザ１、１ａは、ＤＤＳ２から供給される周波数信号を分周して、この分周された周波数信号を基準周波数としてもよい。（８）式で説明したように、分周器で分周した周波数信号には位相雑音が含まれるが、ＶＣＯ３２の出力周波数への影響として問題の無いレベルであれば、ＤＤＳ２の出力側に分周器を設けることを否定するものではない。
【符号の説明】
【００９０】
１、１ａ    周波数シンセサイザ
１１        制御部
１２        メモリ
１３        計算部
１４        ＤＤＳ設定データ生成部
２          ＤＤＳ
２１        ＤＤＳ信号処理部
２２        ＤＡＣ
２５        第１の切替スイッチ
２６        第２の切替スイッチ
３          ＰＬＬ回路
３０        ＰＬＬ−ＩＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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