(57)【特許請求の範囲】
【請求項１】
第１のラインと、
信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、
前記第１のラインに接続されている第１の短絡用パッドと、
第１の出力パッドと、
前記第１の出力パッドに接続されている出力ラインと、
オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、を含む半導体チップと、
前記第１の短絡用パッドと前記第１の出力パッドとを前記半導体チップの外部で短絡する第１の配線と、を有することを特徴とする半導体装置。
【請求項２】
前記半導体チップが実装されているフィルム状回路基板を有し、
前記第１の配線は、前記フィルム状回路基板に形成されている配線であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の配線はボンディングワイヤであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、前記半導体チップを含むＷＬＣＳＰ（Wafer Level Chip Size Package）であり、
前記第１の配線は前記ＷＬＣＳＰにおける再配線層であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
前記半導体チップは、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
前記出力ラインに接続されている共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記第１〜第ｎのスイッチを順次択一的にオン状態に設定し、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチを全てオフ状態に固定するテスト制御部と、を更に含むことを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
【請求項６】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
前記半導体チップは、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
一端が前記出力ラインに接続されており、他端が前記共通出力ラインに接続されている共通出力スイッチと、
一端が前記共通出力ラインに接続されており、他端に接地電位が印加されている接地スイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記共通出力スイッチをオン状態、前記接地スイッチをオフ状態に設定すると共に前記第１〜第ｎのスイッチを順次択一的にオン状態に設定する一方、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチ及び前記共通出力スイッチを全てオフ状態に設定すると共に前記接地スイッチをオン状態に設定するテスト制御部と、を更に含むことを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
【請求項７】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
前記半導体チップは、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
前記出力ラインに接続されている共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
前記第２〜第ｎのラインに夫々接続されている第２〜第ｎの短絡用パッドと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記第１〜第ｎのスイッチを順次択一的にオン状態に設定し、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチを全てオフ状態に固定するテスト制御部と、を含み、
前記第２〜第ｎの短絡用パッドと前記第２〜第ｎの出力パッドとを、互いに対応したもの同士で接続する第２〜第ｎの配線が形成されていることを特徴とする請求項１〜４のいずれか１に記載の半導体装置。
【請求項８】
第１のラインと、
信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、
一端が前記第１のラインに接続されている第１の抵抗と、
前記第１の抵抗の他端に接続されている短絡用パッドと、
一端が前記第１のラインに接続されている第１のスイッチと、
第１の出力パッドと、
一端が前記第１の出力パッドに接続されている第１の出力抵抗と、
前記第１の出力抵抗の他端に接続されている出力ラインと、
一端が前記出力ラインに接続されており他端が前記第１のスイッチの他端に接続されている出力スイッチと、を含む半導体チップと、
前記短絡用パッドと前記第１の出力パッドとを接続する第１の配線と、を有することを特徴とする半導体装置。
【請求項９】
前記半導体チップが実装されているフィルム状回路基板を有し、
前記第１の配線は、前記フィルム状回路基板に形成されている配線であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の配線はボンディングワイヤであることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記半導体装置は、前記半導体チップを含むＷＬＣＳＰ（Wafer Level Chip Size Package）であり、
前記第１の配線は前記ＷＬＣＳＰにおける再配線層であることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記第１の抵抗の抵抗値は前記第１の出力抵抗の抵抗値と等しいことを特徴とする請求項８〜１１のいずれか１に記載の半導体装置。
【請求項１３】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
前記半導体チップは、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
一端が前記第１のスイッチ及び前記出力スイッチ各々の他端に接続されており、自身の他端が前記共通出力ラインに接続されている共通出力スイッチと、
一端が前記共通出力ラインに接続されており、他端に接地電位が印加されている接地スイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記共通出力スイッチ及び前記出力スイッチをオン状態、前記接地スイッチをオフ状態に設定すると共に前記第１〜第ｎのスイッチを順次択一的にオン状態に設定する一方、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチ、前記共通出力スイッチ及び前記出力スイッチを全てオフ状態に設定すると共に前記接地スイッチをオン状態に設定するテスト制御部と、を更に含むことを特徴とする請求項８〜１２のいずれか１に記載の半導体装置。
【請求項１４】
第１のラインと、
信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、
第１の出力パッドと、
前記第１の出力パッドに接続されている出力ラインと、
オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、
前記第１のラインに接続されている第１の短絡用パッドと、を含み、
前記第１の出力パッド及び前記第１の短絡用パッドが同一のバンプ領域内に形成されていることを特徴とする半導体チップ。
【請求項１５】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
前記出力ラインに接続されている共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が
前記テストモードを表す場合には前記第１〜第ｎのスイッチを順次択一的にオン状態に設定し、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチを全てオフ状態に固定するテスト制御部と、を更に含むことを特徴とする請求項１４に記載の半導体チップ。
【請求項１６】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
一端が前記出力ラインに接続されており、他端が前記共通出力ラインに接続されている共通出力スイッチと、
一端が前記共通出力ラインに接続されており、他端に接地電位が印加されている接地スイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記共通出力スイッチをオン状態、前記接地スイッチをオフ状態に設定すると共に前記第１〜第ｎのスイッチを順次択一的にオン状態に設定する一方、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチ及び前記共通出力スイッチを全てオフ状態に設定すると共に前記接地スイッチをオン状態に設定するテスト制御部と、を更に含むことを特徴とする請求項１４に記載の半導体チップ。
【請求項１７】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
前記出力ラインに接続されている共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
前記第２〜第ｎのラインに夫々接続されている第２〜第ｎの短絡用パッドと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記第１〜第ｎのスイッチを順次択一的にオン状態に設定し、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチを全てオフ状態に固定するテスト制御部と、を含むことを特徴とする請求項１４に記載の半導体チップ。
【請求項１８】
第１のラインと、
信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、
一端が前記第１のラインに接続されている第１の抵抗と、
前記第１の抵抗の他端に接続されている短絡用パッドと、
一端が前記第１のラインに接続されている第１のスイッチと、
第１の出力パッドと、
一端が前記第１の出力パッドに接続されている第１の出力抵抗と、
前記第１の出力抵抗の他端に接続されている出力ラインと、
一端が前記出力ラインに接続されており他端が前記第１のスイッチの他端に接続されている出力スイッチと、を含み、
前記第１の出力パッド及び前記短絡用パッドが同一のバンプ領域内に形成されていることを特徴とする半導体チップ。
【請求項１９】
前記第１の抵抗の抵抗値は前記第１の出力抵抗の抵抗値と等しいことを特徴とする請求項１８に記載の半導体チップ。
【請求項２０】
前記信号処理回路は前記信号処理によって第２〜第ｎ（ｎは２以上の整数）の出力信号を生成し、
第２〜第ｎの出力パッドと、
前記第２〜第ｎの出力信号を前記第２〜第ｎの出力パッドに夫々個別に供給する第２〜第ｎのラインと、
共通出力ラインと、
夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、
一端が前記第１のスイッチ及び前記出力スイッチ各々の他端に接続されており、自身の他端が前記共通出力ラインに接続されている共通出力スイッチと、
一端が前記共通出力ラインに接続されており、他端に接地電位が印加されている接地スイッチと、
テストモード及び通常モードのうちの一方を表すテスト信号を受け、前記テスト信号が前記テストモードを表す場合には前記共通出力スイッチ及び前記出力スイッチをオン状態、前記接地スイッチをオフ状態に設定すると共に前記第１〜第ｎのスイッチを順次択一的にオン状態に設定する一方、前記テスト信号が前記通常モードを表す場合には前記第１〜第ｎのスイッチ、前記共通出力スイッチ及び前記出力スイッチを全てオフ状態に設定すると共に前記接地スイッチをオン状態に設定するテスト制御部と、を更に含むことを特徴とする請求項１８又は１９に記載の半導体チップ。
【請求項２１】
第１〜第ｎ（ｎは２以上の整数）のラインと、信号処理を行って生成した第１〜第ｎの出力信号を前記第１〜第ｎのラインに夫々送出する信号処理回路と、第１〜第ｎの出力パッドと、前記第１の出力パッドに接続されている出力ラインと、オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、前記出力ラインに接続されている共通出力ラインと、夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、前記第１のラインに接続されている第１の短絡用パッドと、を含む半導体チップのテスト方法であって、
前記第１〜第ｎのスイッチを順次択一的にオン状態に設定することにより前記第１の出力パッドから前記第１〜第ｎの出力信号を時分割にて取得し、テスト終了後は前記第１〜第ｎのスイッチを全てオフ状態に固定設定することを特徴とするテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にテスト回路を含む半導体装置、半導体チップ及び半導体チップのテスト方法に関する。
【背景技術】
【０００２】
半導体装置では、その製品出荷前に、入力端子に所定の信号を与えたときに出力端子に所望の出力信号が出力されるか否かを確認する為のテストを行う。当該テストを実施する為に、例えば、半導体装置の各出力端子に接続されているパッドにプローブ針を接触させ、このプローブ針を介して出力信号を取得している。
【０００３】
ところで、表示パネル用のドライバＩＣ等のように出力端子の数が膨大となる半導体装置では、出力端子数の増大に伴うＩＣチップ面積の増加を抑える為に、互いに隣接するパッド同士の間隔を狭めることが望まれている。
【０００４】
この際、パッド同士の間隔を狭くすると、プローブ針同士が互いに干渉しないように各パッドにプローブ針を接触することが困難となる。そこで、このような問題点を解決する為に、各出力端子に接続されているパッド各々の信号を択一的に取り出す為のスイッチ回路と、テストパッドとを新たに設け、当該スイッチ回路によって選択された１つの信号をテストパッドから出力させるようにした半導体装置が提案された（例えば特許文献１参照）。かかる構成によれば、テスト時には、当該半導体装置のテストパッドだけにプローブ針を接触させれば良いので、パッド同士の間隔が狭くても確実にプローブ針をテストパッドに接触させることが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１６３２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した半導体装置では、テスト用として、プローブ針を接触させることができる程度の表面積を有するテストパッドを新たに設けなければならないので、その分だけ、主機能を司る回路部の占有面積が小さくなるという問題が生じた。
【０００７】
また、かかる半導体装置では、上記したスイッチ回路として、テストを行う場合にだけ出力バッファと出力パッドとの接続を遮断するスイッチ素子が設けられている。従って、通常使用時においては、出力バッファから出力された信号は、このスイッチ素子を介して出力パッドから外部に出力されることになる。
【０００８】
よって、出力バッファにおけるスルーレート特性を所望の特性にする為には、当該スイッチ素子として、オン抵抗が低いトランジスタ、つまり表面積が比較的大となるトランジスタを採用する必要があり、半導体装置のサイズの増大を招くという問題が生じた。
【０００９】
そこで、本発明は、出力特性の劣化及び装置規模の増大を招くことなく、製品出荷前のテストを実施することが可能な半導体装置、半導体チップ及び半導体チップのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１のラインと、信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、前記第１のラインに接続されている第１の短絡用パッドと、第１の出力パッドと、前記第１の出力パッドに接続されている出力ラインと、オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、を含む半導体チップと、前記第１の短絡用パッドと前記第１の出力パッドとを前記半導体チップの外部で短絡する第１の配線と、を有する。
【００１１】
また、本発明に係る半導体装置は、第１のラインと、信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、一端が前記第１のラインに接続されている第１の抵抗と、前記第１の抵抗の他端に接続されている短絡用パッドと、一端が前記第１のラインに接続されている第１のスイッチと、第１の出力パッドと、一端が前記第１の出力パッドに接続されている第１の出力抵抗と、前記第１の出力抵抗の他端に接続されている出力ラインと、一端が前記出力ラインに接続されており他端が前記第１のスイッチの他端に接続されている出力スイッチと、が形成されている半導体チップと、前記短絡用パッドと前記第１の出力パッドとを接続する第１の配線と、を有する。
【００１２】
また、本発明に係る半導体チップは、第１のラインと、信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、前記第１のラインに接続されている第１の短絡用パッドと、第１の出力パッドと、前記第１の出力パッドに接続されている出力ラインと、オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、を含み、前記第１の出力パッド及び前記第１の短絡用パッドが同一のバンプ領域内に形成されている。
【００１３】
また、本発明に係る半導体チップは、第１のラインと、信号処理を行って生成した第１の出力信号を前記第１のラインに送出する信号処理回路と、一端が前記第１のラインに接続されている第１の抵抗と、前記第１の抵抗の他端に接続されている短絡用パッドと、一端が前記第１のラインに接続されている第１のスイッチと、第１の出力パッドと、一端が前記第１の出力パッドに接続されている第１の出力抵抗と、前記第１の出力抵抗の他端に接続されている出力ラインと、一端が前記出力ラインに接続されており他端が前記第１のスイッチの他端に接続されている出力スイッチと、を含み、前記第１の出力パッド及び前記短絡用パッドが同一のバンプ領域内に形成されている。
【００１４】
また、本発明に係る半導体チップのテスト方法は、第１〜第ｎ（ｎは２以上の整数）のラインと、信号処理を行って生成した第１〜第ｎの出力信号を前記第１〜第ｎのラインに夫々送出する信号処理回路と、第１〜第ｎの出力パッドと、前記第１の出力パッドに接続されている出力ラインと、オン状態時には前記第１のラインと前記出力ラインとを接続し、オフ状態時には前記第１のラインと前記出力ラインとの接続を遮断する第１のスイッチと、前記出力ラインに接続されている共通出力ラインと、夫々の一端が前記第２〜第ｎのラインに個別に接続されており、夫々の他端が前記共通出力ラインに共通に接続されている第２〜第ｎのスイッチと、前記第１のラインに接続されている第１の短絡用パッドと、を含む半導体チップのテスト方法であって、前記第１〜第ｎのスイッチを順次択一的にオン状態に設定することにより前記第１の出力パッドから前記第１〜第ｎの出力信号を時分割にて取得し、テスト終了後は前記第１〜第ｎのスイッチを全てオフ状態に固定設定することを特徴とするテスト方法。
【発明の効果】
【００１５】
本発明によれば、プローブ針を接触させる為のテスト用パッドを設けることなく既存の出力パッドを利用して半導体チップのテストを行うことが可能となる。更に、当該半導体チップを含む半導体装置では、内部の信号処理回路で生成された出力信号はテスト用のスイッチ素子を通ることなく出力パッドに供給される。
【００１６】
よって、本発明によれば、出力特性の劣化及び装置規模の増大を招くことなく、製品出荷前のテストを実施することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】製造直後の半導体チップ１０に形成されている回路の一例を示す回路図である。
【図２】半導体チップ１０の製品出荷前のテストを実施する為のシステム構成を示すブロック図である。
【図３】テスト信号ＴＳＴに応じて、図１に示される半導体チップ１０のテスト回路ＴＣで実施される動作の一例を示すタイムチャートである。
【図４】テスト終了後に、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを金属配線ＬＤで接続する配線処理を施した半導体装置１００の模式図である。
【図５】製造直後の半導体チップ１０に形成されている、第２の実施例としての回路を示す回路図である。
【図６】テスト信号ＴＳＴに応じて、図５に示される半導体チップ１０のテスト回路ＴＣで実施される動作の一例を示すタイムチャートである。
【図７】製造直後の半導体チップ１０に形成されている、第３の実施例としての回路を示す回路図である。
【図８】テスト終了後に、図７に示す短絡用パッド（Ｐ１Ｔ〜ＰｎＴ）と出力パッド（ＯＴ１〜ＯＴｎ）とを金属配線ＬＤで接続する配線処理を施した半導体装置１００の模式図である。
【図９】製造直後の半導体チップ１０に形成されている、第４の実施例としての回路を示す回路図である。
【図１０】テスト信号ＴＳＴに応じて、図９に示される半導体チップ１０のテスト回路ＴＣで実施される動作の一例を示すタイムチャートである。
【図１１】テスト終了後に、図９に示す短絡用パッドＰ１Ｔと出力パッドＯＴ１とを金属配線ＬＤで接続する配線処理を施した半導体装置１００の模式図である。
【図１２】図１、図４、図５、図９、図１１に示す半導体チップ１０に形成されている短絡用パッドＰ１Ｔ及び出力パッドＯＴ１〜ＯＴｎ各々の半導体チップ上でのレイアウト形態の一例を示す正面図である。
【図１３】図７、図８に示す半導体チップ１０に形成されている短絡用パッドＰ１Ｔ及び出力パッドＯＴ１〜ＯＴｎ各々の半導体チップ上でのレイアウト形態の一例を示す正面図である。
【図１４】フィルム状回路基板４０の配線を利用して半導体チップ１０に形成されている短絡用パッドと出力パッドとが接続されているＣＯＦ実装形態の半導体装置１００を示す外観図である。
【図１５】ワイヤボンディングによって半導体チップ１０に形成されている短絡用パッドと出力パッドとが接続されている半導体装置１００の断面を示す断面図である。
【図１６】再配線層７０によって半導体チップ１０に形成されている短絡用パッドと出力パッドとが接続されているＷＬＣＳＰ形態の半導体装置１００の断面を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を参照しつつ詳細に説明する。
【実施例１】
【００１９】
図１は、製造直後の半導体チップ１０に形成されている回路の一例を示す回路図である。図１に示すように半導体チップ１０には、信号処理回路ＭＣ、出力バッファＢ１〜Ｂｎ（ｎは２以上の整数）、テスト回路ＴＣ、及び出力パッドＯＴ１〜ＯＴｎが形成されている。
【００２０】
信号処理回路ＭＣは、半導体チップ１０として要求される信号処理（説明せず）を行って生成したデータ信号Ｄ１〜Ｄｎを出力バッファＢ１〜Ｂｎに供給する。
【００２１】
出力バッファＢ１〜Ｂｎは、データ信号Ｄ１〜Ｄｎを夫々個別に例えば利得１で増幅することにより生成した出力データ信号ＤＤ１〜ＤＤｎを、ラインＬ１〜Ｌｎを介してテスト回路ＴＣに供給する。尚、ラインＬ１〜ＬｎのうちのＬ２〜Ｌｎは、半導体チップ１０の出力パッドＯＴ２〜ＯＴｎに夫々個別に接続されている。
【００２２】
テスト回路ＴＣは、バッファＢ１〜Ｂｎに夫々対応して設けられたスイッチ素子ＳＷ１〜ＳＷｎ、短絡用パッドＰ１Ｔ、出力ラインＱＬ、共通出力ラインＴＬ、及びテスト制御部ＴＣＵを有する。
【００２３】
テスト回路ＴＣ内では、スイッチ素子ＳＷ１の一端にラインＬ１が接続されており、スイッチ素子ＳＷ２の一端にラインＬ２が接続されている。同様にして、スイッチ素子ＳＷ（ｋ）（ｋは３〜ｎの整数）の一端には、ラインＬ（ｋ）が接続されている。
【００２４】
スイッチ素子ＳＷ１の他端は出力ラインＱＬを介して出力パッドＯＴ１に接続されている。
【００２５】
尚、ラインＬ１には、短絡用の配線を接続する為の短絡用パッドＰ１Ｔが形成されている。
【００２６】
スイッチ素子ＳＷ２〜ＳＷｎ各々の他端は、共通出力ラインＴＬに供給に接続されている。共通出力ラインＴＬの一端は出力ラインＱＬに接続されている。
【００２７】
テスト制御部ＴＣＵは、テストモード及び通常モードのうちの一方を表すテスト信号ＴＳＴを受け、当該テスト信号ＴＳＴに応じて、スイッチ素子ＳＷ１〜ＳＷｎ各々の状態（オン状態又はオフ状態）を個別に指定するスイッチ素子ＳＷ１〜ＳＷｎを生成する。
【００２８】
すなわち、テスト制御部ＴＣＵは、テスト信号ＴＳＴが通常モードを表す例えば論理レベル０を有する場合には、スイッチ素子ＳＷ１〜ＳＷｎを全てオフ状態に設定するスイッチ信号Ｓ１〜Ｓｎを生成する。一方、テスト信号ＴＳＴが論理レベル０の状態から、テストモードを表す論理レベル１の状態に遷移すると、テスト制御部ＴＣＵは、スイッチ素子ＳＷ１〜ＳＷｎを順次、択一的にオン状態に設定するスイッチ信号Ｓ１〜Ｓｎを生成する。
【００２９】
テスト制御部ＴＣＵは、生成したスイッチ信号Ｓ１〜Ｓｎを、夫々に対応したスイッチ素子ＳＷ１〜ＳＷｎの制御端に供給する。
【００３０】
スイッチ素子ＳＷ１は、オン状態を指定するスイッチ信号Ｓ１に応じてオン状態となり、ラインＬ１と出力ラインＱＬとを接続する。これにより、出力バッファＢ１からラインＬ１を介して供給された出力データ信号ＤＤ１が、スイッチ素子ＳＷ１及び出力ラインＱＬを介して出力パッドＯＴ１に供給される。一方、オフ状態を指定するスイッチ信号Ｓ１に応じて、スイッチ素子ＳＷ１はオフ状態となり、ラインＬ１と出力ラインＱＬとの接続を遮断する。
【００３１】
スイッチ素子ＳＷ２は、オン状態を指定するスイッチ信号Ｓ２に応じてオン状態となり、ラインＬ２と共通出力ラインＴＬとを接続する。これにより、出力バッファＢ２からラインＬ２を介して供給された出力データ信号ＤＤ２が、スイッチ素子ＳＷ２、共通出力ラインＴＬ及び出力ラインＱＬを介して出力パッドＯＴ１に供給される。一方、オフ状態を指定するスイッチ信号Ｓ２に応じて、スイッチ素子ＳＷ２はオフ状態となり、ラインＬ２と共通出力ラインＴＬとの接続を遮断する。
【００３２】
同様にして、スイッチ素子ＳＷ（ｋ）（ｋは３〜ｎの整数）は、スイッチ信号Ｓ（ｋ）がオン状態を指定している場合にはオン状態となり、ラインＬ（ｋ）と共通出力ラインＴＬとを接続する。これにより、出力バッファＢ（ｋ）からラインＬ（ｋ）を介して供給された出力データ信号ＤＤ（ｋ）が、スイッチ素子ＳＷ（ｋ）、共通出力ラインＴＬ及び出力ラインＱＬを介して出力パッドＯＴ１に供給される。一方、スイッチ信号Ｓ（ｋ）がオフ状態を指定する場合には、スイッチ素子ＳＷ（ｋ）はオフ状態となり、ラインＬ（ｋ）と共通出力ラインＴＬとの接続を遮断する。
【００３３】
図２は、半導体チップ１０の製品出荷前のテストを実施する為のシステム構成を示すブロック図である。すなわち、かかるテストを実施するにあたり、先ず、図２に示すように、ＬＳＩテスタ２０のプローブ針３０をテスト対象となる半導体チップ１０の出力パッドＯＴ１〜ＯＴｎのうちのＯＴ１のみに接触させる。ここで、ＬＳＩテスタ２０は、テスト信号ＴＳＴを半導体チップ１０に供給する。
【００３４】
図３は、テスト信号ＴＳＴに応じて半導体チップ１０のテスト回路ＴＣで実施される動作の一例を示すタイムチャートである。図２において、先ず、ＬＳＩテスタ２０は、通常モードを表す論理レベル０のテスト信号ＴＳＴを半導体チップ１０に供給する。尚、製品出荷時には、通常モードを表す論理レベル０のテスト信号ＴＳＴが常に半導体チップ１０に供給されるように、当該テスト信号ＴＳＴのレベルが例えば接地電位に固定される。
【００３５】
テスト信号ＴＳＴが論理レベル０の状態にある間、テスト制御部ＴＣＵは、スイッチ素子ＳＷ１〜ＳＷｎを全てオフ状態に設定するスイッチ信号Ｓ１〜Ｓｎをスイッチ素子ＳＷ１〜ＳＷｎに供給する。よって、この間、スイッチ素子ＳＷ１〜ＳＷｎが全てオフ状態となるので、出力パッドＯＴ１は出力バッファＢ１〜Ｂｎのいずれとも接続されない。従って、ＬＳＩテスタ２０は、プローブ針３０からの信号取得が無いと判断する。
【００３６】
その後、ＬＳＩテスタ２０は、テスト信号ＴＳＴを論理レベル０の状態から、テストモードを表す論理レベル１の状態に切り替える。テスト制御部ＴＣＵは、テスト信号ＴＳＴが論理レベル０から論理レベル１へ遷移すると、例えば、図３に示すように、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、・・・、ＳＷｎの順に、各スイッチ素子を順次択一的に所定期間Ｔの間だけオン状態に設定するスイッチ信号Ｓ１〜Ｓｎをスイッチ素子ＳＷ１〜ＳＷｎの制御端に供給する。
【００３７】
これにより、先ず、スイッチ素子ＳＷ１〜ＳＷｎのうちのＳＷ１だけがオン状態、他のスイッチ素子が全てオフ状態となるので、出力バッファＢ１が出力した出力データ信号ＤＤ１が、出力ラインＱＬを介して図３に示すように出力パッドＯＴ１から出力される。
【００３８】
次に、スイッチ素子ＳＷ１〜ＳＷｎのうちのＳＷ２だけがオン状態、他のスイッチ素子が全てオフ状態に切り替わるので、出力バッファＢ２が出力した出力データ信号ＤＤ２が、共通出力ラインＴＬ及び出力ラインＱＬを介して、図３に示すように出力パッドＯＴ１に供給される。
【００３９】
次に、スイッチ素子ＳＷ１〜ＳＷｎのうちのＳＷ３だけがオン状態、他のスイッチ素子が全てオフ状態に切り替わるので、出力バッファＢ３が出力した出力データ信号ＤＤ３が共通出力ラインＴＬ及び出力ラインＱＬを介して、図３に示すように出力パッドＯＴ１から出力される。
【００４０】
以下同様にして、出力バッファＢ４〜Ｂｎの各々が出力した出力データ信号ＤＤ４〜ＤＤｎが順次、共通出力ラインＴＬ及び出力ラインＱＬを介して出力パッドＯＴ１から出力される。
【００４１】
よって、図２に示すようにプローブ針３０を出力パッドＯＴ１〜ＯＴｎのうちのＯＴ１に接触させておけば、ＬＳＩテスタ２０は、当該プローブ針３０を介して、出力バッファＢ１〜Ｂｎ各々の出力状態を時分割にて取得することが可能となる。
【００４２】
そして、上記したテストが終了し、良品であると判定された半導体チップ１０に対しては、図４に示すように、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを、銅や金又はこれらを含む合金等の金属配線ＬＤにて接続する配線処理を施す。これにより、半導体装置１００では、スイッチ素子ＳＷ１の両端が金属配線ＬＤによって短絡される。よって、かかる配線処理後、出力バッファＢ１から出力された出力データ信号ＤＤ１は、スイッチ素子ＳＷ１を通ることなく、金属配線ＬＤを介して直接、出力パッドＯＴ１に供給されるようになる。
【００４３】
以上のように、半導体チップ１０では、テスト時には、既存の出力パッド（ＯＴ１〜ＯＴｎ）のうちの１の出力パッド（ＯＴ１）から、複数の出力信号（ＤＤ１〜ＤＤｎ）を時分割にて取得できるようにしている。よって、半導体チップ１０によれば、複数の出力信号（ＤＤ１〜ＤＤｎ）を時分割にて出力させる為の専用のテストパッド、つまり、プローブ針を接触させることが出来る程度の表面積を有するテストパッドを設けた構成に比して、装置規模を縮小化することが可能となる。
【００４４】
また、製品出荷後の半導体チップ１０では、出力バッファ（Ｂ１）から出力された出力データ信号（ＤＤ１）は、テスト用に設けたスイッチ素子（ＳＷ１）を介さずに、金属配線（ＬＤ）を介して直接、出力パッド（ＯＴ１）に供給されるようになる。よって、出力特性の劣化を抑えることが可能となる。
【実施例２】
【００４５】
図５は、製造直後の半導体チップ１０に形成されている、第２の実施例としての回路を示す回路図である。尚、図５に示す構成では、図１に示すテスト制御部ＴＣＵに代えてテスト制御部ＴＣＵａを採用すると共に、共通出力スイッチとしてスイッチ素子ＳＷｘを新たに設け、更に接地スイッチとしてスイッチ素子ＳＷｙを新たに設けた点を除く他の構成は図１に示されるものと同様である。
【００４６】
スイッチ素子ＳＷｘは、スイッチ信号Ｓｘに応じてオン状態又はオフ状態に設定される。スイッチ素子ＳＷｘは、オン状態に設定された場合には、出力ラインＱＬと共通出力ラインＴＬとを接続する。一方、オフ状態に設定された場合には、スイッチ素子ＳＷｘは、出力ラインＱＬと共通出力ラインＴＬとの接続を遮断する。尚、スイッチ素子ＳＷｘは、出力ラインＱＬの近傍位置に形成されるのが好ましい。
【００４７】
スイッチ素子ＳＷｙは、スイッチ信号Ｓｙに応じてオン状態又はオフ状態に設定される。この際、スイッチ素子ＳＷｙは、オン状態に設定された場合には、共通出力ラインＴＬに接地電位ＧＮＤを印加する。一方、オフ状態に設定された場合には、スイッチ素子ＳＷｙは、共通出力ラインＴＬへの接地電位ＧＮＤの印加を停止する。
【００４８】
ここで、半導体チップ１０のテスト回路ＴＣとして図５に示す構成を採用した場合にも、図１に示す構成を採用した場合と同様に、図２に示すシステム構成でテストを行う。この際、半導体チップ１０として図５に示す構成を採用した場合に為されるテスト動作は、図１に示す構成を採用した場合と同様である。つまり、テスト制御部ＴＣＵａは、図１に示すテスト制御部ＴＣＵと同様に、テスト信号ＴＳＴが論理レベル０から論理レベル１に遷移すると、スイッチ素子ＳＷ１〜ＳＷｎを図６に示すように順次、択一的にオン状態に設定するスイッチ信号Ｓ１〜Ｓｎをスイッチ素子ＳＷ１〜ＳＷｎの制御端に供給する。これにより、図６に示すように、出力バッファＢ１〜Ｂｎの各々が出力した出力データ信号ＤＤ１〜ＤＤｎが順次、共通出力ラインＴＬ及び出力ラインＱＬを介して出力パッドＯＴ１から出力される。
【００４９】
ただし、テスト制御部ＴＣＵａでは、図６に示すように、テスト信号ＴＳＴが論理レベル０を表している間、つまり通常モード時には、スイッチ素子ＳＷｘをオフ状態に設定するスイッチ信号Ｓｘをスイッチ素子ＳＷｘの制御端に供給する。これにより、スイッチ素子ＳＷｘはオフ状態に設定され、共通出力ラインＴＬと出力ラインＱＬとの接続を遮断する。よって、出力パッドＯＴ１〜ＯＴｎに夫々接続されている出力ラインＱＬ及びラインＬ２〜Ｌｎのうちで、出力ラインＱＬのみに接続されていた共通出力ラインＴＬが当該出力ラインＱＬから電気的に切り離される。つまり、通常モード時には、共通出力ラインＴＬの配線容量分が出力ラインＱＬから排除され、出力パッドＯＴ１〜ＯＴｎの各々に対応した出力経路（Ｌ１〜Ｌｎ、ＱＬ）毎の配線容量が均一となる。これにより、出力パッドＯＴ１〜ＯＴｎ各々から出力される信号の出力特性の均一化を図ることが可能となる。
【００５０】
更に、テスト信号ＴＳＴが論理レベル０を表す通常モード時には、テスト制御部ＴＣＵａは、図６に示すように、スイッチ素子ＳＷｙをオン状態に設定するスイッチ信号Ｓｙを、スイッチ素子ＳＷｙの制御端に供給する。これにより、スイッチ素子ＳＷｙはオン状態に設定され、接地電位ＧＮＤを共通出力ラインＴＬに印加する。すなわち、通常モード時には、不要となる共通出力ラインＴＬを接地電位ＧＮＤに固定しておくことにより、共通出力ラインＴＬによって生じるノイズの低減を図るのである。
【００５１】
そして、テスト終了後、良品であると判定された半導体チップ１０に対しては、図１に示す構成を有する半導体チップ１０と同様に、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを金属配線ＬＤにて図４に示すように接続する配線処理を施す。
【００５２】
よって、製品出荷後の半導体チップ１０では、出力バッファＢ１から出力された出力データ信号ＤＤ１が、テスト用に設けたスイッチ素子ＳＷ１を介さずに、金属配線ＬＤを介して直接、出力パッドＯＴ１に供給されるようになるので、出力特性の劣化を抑えることが可能となる。
【実施例３】
【００５３】
図７は、製造直後の半導体チップ１０に形成されている、第３の実施例としての回路を示す回路図である。尚、図７に示す構成では、短絡用の配線を接続する為の短絡用パッドＰ２Ｔ〜ＰｎＴを夫々ラインＬ２〜Ｌｎに形成した点を除く他の構成は図１に示すものと同一である。この際、出力バッファＢ（ｔ）（ｔは２〜ｎの整数）の出力端から短絡用パッドＰ（ｔ）ＴまでのラインＬ（ｔ）による配線長が、出力バッファＢ１の出力端から短絡用パッドＰ１ＴまでのラインＬ１による配線長と、等しくなるような位置に短絡用パッドＰ２Ｔ〜ＰｎＴが夫々形成されているのが好ましい。
【００５４】
ここで、テスト回路ＴＣとして図７に示す構成を採用した場合にも、図１に示す構成を採用した場合と同様に、図２に示すシステム構成で半導体チップ１０のテストを行う。この際、半導体チップ１０として図７に示す構成を採用した場合に為されるテスト動作は、図１に示す構成を採用した場合と同様である。
【００５５】
そして、当該テストの終了後、良品であると判定された半導体チップ１０に対しては、図８に示すように、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを金属配線ＬＤにて接続し、更に、短絡用パッドＰ（ｔ）（ｔは２〜ｎの整数）と出力パッドＯＴ（ｔ）とを金属配線ＬＤにて接続する配線処理を施す。これにより、出力バッファＢ（ｔ）から出力パッドＯＴ（ｔ）までの出力経路中にも、出力バッファＢ１から出力パッドＯＴ１までの出力経路と同様に金属配線ＬＤが介在することになる。
【００５６】
よって、図８に示す構成によれば、各出力経路の配線材料（ラインＬ、金属配線ＬＤ）を同一にしたので、出力パッドＯＴ１〜ＯＴｎ各々から出力される信号の信号強度を均一にすることが可能となる。
【実施例４】
【００５７】
図９は、製造直後の半導体チップ１０に形成されている、第４の実施例としての回路を示す回路図である。尚、図９に示す構成は、テスト制御部ＴＣＵａに代えてテスト制御部ＴＣＵｂを採用し、新たに抵抗Ｒ０、及び出力スイッチとしてのスイッチ素子ＳＷｐを追加した点を除く他の構成は、図５に示されるものと同一である。
【００５８】
図９に示す構成は、出力パッドＯＴ１〜ＯＴｎ各々の近傍に形成されているＥＳＤ（Electro Static Discharge）保護回路ＥＳ１〜ＥＳｎ（図１、図４、図５、図７、図８では記載を省略）を考慮して為されたものである。
【００５９】
ＥＳＤ保護回路ＥＳ１〜ＥＳｎは同一の回路構成からなり、夫々が出力抵抗ＲＺ０、ダイオードＤ１及びＤ２からなる。例えば、ＥＳＤ保護回路ＥＳ１では、ダイオードＤ１のアノード端及びダイオードＤ２のカソード端が出力パッドＯＴ１に接続されている。ダイオードＤ１のカソード端は電源ラインＤＬに接続されており、ダイオードＤ２のアノード端は接地ラインＧＬに接続されている。更に、ＥＳＤ保護回路ＥＳ１では、出力抵抗ＲＺ０の一端が出力パッドＯＴ１に接続されており、その他端が出力ラインＱＬに接続されている。尚、ＥＳＤ保護回路ＥＳ１〜ＥＳｎの各々に設けられている出力抵抗ＲＺ０は、静電放電に伴い出力パッド（ＯＴ１〜ＯＴｎ）を介して出力バッファ（Ｂ１〜Ｂｎ）に流れ込む電流量を低下させるという役目を担う。更に、出力抵抗ＲＺ０は、出力パッド（ＯＴ１〜ＯＴｎ）に接続される外部機器とのインピーダンスの整合を図る役目も兼ねている。
【００６０】
ところで、半導体チップ１０の製造後に、短絡用パッドＰＩＴ及び出力パッドＯＴ１間を金属配線ＬＤで短絡すると出力抵抗ＲＺ０には電流が流れなくなり、この出力抵抗ＲＺ０による上記した効果が発揮されなくなる。
【００６１】
そこで、図９に示すテスト回路ＴＣでは、出力抵抗ＲＺ０と同一の抵抗値を有する抵抗Ｒ０を設けている。抵抗Ｒ０の一端はラインＬ１に接続されておりその他端に短絡用パッドＰ１Ｔが接続されている。更に、図９に示すテスト回路ＴＣでは、スイッチ素子ＳＷ１の他端とスイッチ素子ＳＷｘの一端が互いに接続されているノードと、出力ラインＱＬとの間にスイッチ素子ＳＷｐを設けている。スイッチ素子ＳＷｐは、スイッチ信号Ｓｐに応じてオン状態又はオフ状態に設定される。スイッチ素子ＳＷｐは、オン状態に設定された場合には、かかるノードと、出力ラインＱＬとを電気的に接続する一方、オフ状態に設定された場合には、その接続を遮断する。
【００６２】
ここで、半導体チップ１０のテスト回路ＴＣとして図９に示す構成を採用した場合にも、図５に示す構成を採用した場合と同様に、図２に示す形態でテストを行う。この際、図９に示す構成を採用した場合に為されるテスト動作は、図５に示す構成を採用した場合と同様である。つまり、テスト制御部ＴＣＵｂは、テスト制御部ＴＣＵａと同様に、テスト信号ＴＳＴが論理レベル０から論理レベル１に遷移すると、スイッチ素子ＳＷ１〜ＳＷｎを図１０に示すように順次、択一的にオン状態に設定するスイッチ信号Ｓ１〜Ｓｎをスイッチ素子ＳＷ１〜ＳＷｎの制御端に供給する。
【００６３】
また、テスト信号ＴＳＴが論理レベル１を表している間、テスト制御部ＴＣＵｂは、図１０に示すようにスイッチ素子ＳＷｘ及びＳＷｐを共にオン状態に設定させるスイッチ信号Ｓｘ及びＳｐを、スイッチ素子ＳＷｘ及びＳＷｐ各々の制御端に供給する。更に、テスト信号ＴＳＴが論理レベル１を表している間、テスト制御部ＴＣＵｂは、図１０に示すようにスイッチ素子ＳＷｙをオフ状態に設定させるスイッチ信号Ｓｙをスイッチ素子ＳＷｙの制御端に供給する。
【００６４】
これにより、テスト信号ＴＳＴが論理レベル１を表している間に亘り、図１０に示すように、出力バッファＢ１〜Ｂｎの各々が出力した出力データ信号ＤＤ１〜ＤＤｎが、共通出力ラインＴＬ、スイッチ素子ＳＷｘ、スイッチ素子ＳＷｐ及び出力ラインＱＬを介して出力パッドＯＴ１から出力される。
【００６５】
一方、テスト信号ＴＳＴが論理レベル０を表している間、つまり通常モード時には、テスト制御部ＴＣＵｂは、図１０に示すように、スイッチ素子ＳＷｘ及びＳＷｐを共にオフ状態に設定することを示すスイッチ信号Ｓｘ及びＳｐを、スイッチ素子ＳＷｘ及びＳＷｐの制御端に供給する。更に、テスト制御部ＴＣＵｂは、スイッチ素子ＳＷｙをオン状態に設定することを示すスイッチ信号Ｓｙを、スイッチ素子ＳＷｙの制御端に供給する。
【００６６】
これにより、スイッチ素子ＳＷｘによって共通出力ラインＴＬと出力ラインＱＬとの接続が遮断される。よって、出力パッドＯＴ１〜ＯＴｎに夫々接続されている出力ラインＱＬ及びラインＬ２〜Ｌｎのうちで、出力ラインＱＬのみに接続されていた共通出力ラインＴＬが、当該出力ラインＱＬから電気的に切り離される。つまり、通常モード時には、共通出力ラインＴＬの配線容量分が出力ラインＱＬから排除されるので、出力パッドＯＴ１〜ＯＴｎの各々に対応した出力経路（Ｌ１〜Ｌｎ、ＱＬ）毎の配線容量が均一となる。これにより、出力パッドＯＴ１〜ＯＴｎ各々から出力される信号の出力特性の均一化を図ることが可能となる。
【００６７】
更に、テスト信号ＴＳＴが論理レベル０を表す通常モード時には、不要となる共通出力ラインＴＬが接地電位ＧＮＤに固定されるので、ノイズ低減が図られるようになる。
【００６８】
そして、テスト終了後、良品であると判定された半導体チップ１０に対して、図１１に示すように、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを金属配線ＬＤにて接続する配線処理を施す。
【００６９】
よって、当該配線処理が施された半導体チップ１０では、出力バッファＢ１から出力された出力データ信号ＤＤ１は、ラインＬ１、抵抗Ｒ０、及び金属配線ＬＤを介して出力パッドＯＴ１に供給される。よって、当該配線処理が施された半導体チップ１０では、ＥＳＤ保護回路ＥＳ１に設けられている出力抵抗ＲＺ０に代えて抵抗Ｒ０が、出力パッドＯＴ１を介して流れ込んでしまう、静電放電に伴う電流の抑制、並びに外部機器とのインピーダンス整合を為す抵抗となる。尚、抵抗Ｒ０として、その抵抗値を変更可能な構成を採用しておけば、テスト時において抵抗Ｒ０の抵抗値を調整することにより、レイアウトに起因する負荷バラツキを抑えるように調整することが可能となる。また、テスト時において抵抗Ｒ０の抵抗値を、そのテスト動作に最適な値に調整することができるので、デバッグの容易化、及びテスト時間の短縮を図ることが可能となる。
【００７０】
尚、上記した図１、図４、図５、図９及び図１１に示す回路図では、短絡用パッドＰ１Ｔと、出力パッドＯＴ１とがスイッチ素子ＳＷ１を挟んで互いに離間した位置に記載されている。また、図７及び図８に示す回路図では、短絡用パッドＰ１Ｔ〜ＰｎＴと、夫々に対応した出力パッドＯＴ１〜ＯＴｎとがスイッチ素子ＳＷ１〜ＳＷｎを挟んで互いに離間した位置に記載されている。
【００７１】
しかしながら、実際の半導体チップ１０のレイアウト上では、短絡用パッドＰ１Ｔと出力パッドＯＴ１、並びに短絡用パッドＰ１Ｔ〜ＰｎＴ及び出力パッドＯＴ１〜ＯＴｎのうちで互いに接続関係にあるもの同士は、同一のバンプ搭載領域に形成されている。
【００７２】
例えば、図１、図４、図５、図９及び図１１に示す構成の半導体チップ１０では、図１２に示すように、同一の大きさを有するパッド領域ＰＡＡ２〜ＰＡＡｎの各々に、出力パッドＯＴ２〜ＯＴｎの各々が形成されている。ただし、パッド領域ＰＡＡ１には、短絡用パッドＰ１Ｔと、出力パッドＯＴ１とが形成されている。つまり、１つの出力パッドが２つに分割され、その一方が短絡用パッドＰ１Ｔ、他方が出力パッドＯＴ１として同一のパッド領域ＰＡＡ１内に形成されているのである。この際、半導体チップ１０の出荷時には、図１２に示すように、短絡用パッドＰ１Ｔと出力パッドＯＴ１とが金属配線ＬＤにて接続される。
【００７３】
また、例えば図７及び図８に示す構成の半導体チップ１０では、図１３に示すように、パッド領域ＰＡＡ１〜ＰＡＡｎの各々内において、互いに接続関係にある一対の出力パッド及び短絡用パッドが形成されている。この際、半導体チップ１０の出荷時には、図１３に示すように、パッド領域ＰＡＡ１〜ＰＡＡｎの各々内において、短絡用パッドと出力パッドとが金属配線ＬＤにて接続される。
【００７４】
以上のように、図１、図５又は図７に示す半導体チップ１０では、以下のような第１のライン、信号処理回路、第１の出力パッド、出力ライン、第１のスイッチ及び第１の短絡用パッドを有し、第１の出力パッド及び第１の短絡用パッドを同一のバンプ領域（ＰＡＡ１）内に形成している。尚、信号処理回路（ＭＣ）は、信号処理を行って生成した第１の出力信号（ＤＤ１）を第１のライン（Ｌ１）に送出する。第１のラインには第１の短絡用パッド（Ｐ１Ｔ）が接続されており、第１の出力パッド（ＯＴ１）には出力ライン（ＱＬ）が接続されている。第１のスイッチ（ＳＷ１）は、オン状態時には第１のラインと出力ラインとを接続し、オフ状態時には第１のラインと出力ラインとの接続を遮断する。
【００７５】
また、図９に示す半導体チップ１０では、上記した第１のライン、信号処理回路、短絡用パッド、第１のスイッチ、第１の出力パッド及び出力ラインの他に、第１の出力抵抗、出力スイッチ及び第１の抵抗を含み、第１の出力パッド及び短絡用パッドを同一のバンプ領域（ＰＡＡ１）内に形成している。信号処理回路（ＭＣ）は、信号処理を行って生成した第１の出力信号（ＤＤ１）を第１のライン（Ｌ１）に送出する。第１のラインには第１の抵抗（Ｒ０）の一端が接続されており、この第１の抵抗の他端には短絡用パッド（Ｐ１Ｔ）が接続されている。また、第１のラインには第１のスイッチ（ＳＷ１）の一端が接続されている。第１の出力パッド（ＯＴ１）には第１の出力抵抗（ＲＺ０）の一端が接続されており、当該第１の出力抵抗の他端には出力ライン（ＱＬ）が接続されている。更に、この出力ラインには、出力スイッチ（ＳＷｐ）の一端が接続されており、当該出力スイッチの他端には第１のスイッチの他端が接続されている。
【００７６】
そして、半導体チップ１０の製造後に、当該半導体チップ１０に形成されている短絡用パッドと出力パッドとを金属配線ＬＤによって接続することにより、出荷用の半導体装置を製造するのである。
【００７７】
ここで、半導体チップ１０が、例えばフィルム状回路基板に実装される、いわゆるＣＯＦ（Chip On Film）実装の形態で出荷される場合には、このフィルム状回路基板に形成される配線を金属配線ＬＤとして、短絡用パッドと出力パッドとの接続を行うようにしても良い。例えば、図１４に示すように、半導体チップ１０をフィルム状回路基板４０に実装した半導体装置１００では、半導体チップ１０の出力パッドＯＴ１〜ＯＴｎの各々には、フィルム状回路基板４０の表面に形成されている配線４０ａの一端が夫々個別に接続されており、各配線４０ａの他端がフィルム状回路基板４０の端部に配置されている。ここで、出力パッドＯＴ１に接続されている配線４０ａの一端は、出力パッドＯＴ１のみならず短絡用パッドＰ１Ｔにも接続されている。
【００７８】
また、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを接続するにあたり、半導体チップ１０製造後のワイヤボンディング処理により、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを、ボンディングワイヤとしての金属配線ＬＤで接続するようにしても良い。
【００７９】
図１５は、上記したワイヤボンディング処理によって製造された半導体装置１００における、図１２に示すＷ−Ｗ線での断面を示す断面図である。図１５に示す半導体装置１００では、ワイヤボンディング処理により、半導体チップ１０の短絡用パッドＰ１Ｔと出力パッドＯＴ１とが、ボンディングワイヤとしての金属配線ＬＤで接続されており、出力パッドＯＴ１とインナーリードＬＦとが、ボンディングワイヤとしての金属配線ＬＬＤで接続されている。更に、図１５に示す半導体装置１００では、インナーリードＬＦの一部、つまり金属配線ＬＬＤが接続されている接続部を含む端部領域と、半導体チップ１０と、金属配線ＬＤ及びＬＬＤとが、例えばエポキシ樹脂等からなるモールド樹脂５０で封止されている。
【００８０】
また、例えば半導体チップ１０のパッケージとしてＷＬＣＳＰ（Wafer Level Chip Size Package）を採用する場合には、ＷＬＣＳＰを製造する上で実施される再配線工程において、短絡用パッドと出力パッドとの接続を行うようにしても良い。
【００８１】
図１６は、半導体チップ１０をＷＬＣＳＰでパッケージ化して製造された半導体装置１００における、図１２に示すＷ−Ｗ線での断面を示す断面図である。
【００８２】
すなわち、ＷＬＣＳＰでは、テスト終了後の半導体チップ１０の各パッド（Ｐ１Ｔ〜ＰｎＴ、ＯＴ１〜ＯＴｎ等）を除く表面にパッシベーション層６０が形成される。そして、例えばアルミニウム等からなる再配線層７０が、パッシベーション層６０の表面の一部と、短絡用パッドＰ１Ｔ及び出力パッドＯＴ１各々の表面とを覆うように形成される。かかる再配線層７０が金属配線ＬＳとして、短絡用パッドＰ１Ｔと出力パッドＯＴ１とを電気的に接続する。再配線層７０の表面には、出力パッドＯＴ１に供給された出力データ信号ＤＤ１をパッケージ外部に導出する半球状のはんだバンプ８０が形成されている。更に、バンプ８０の一部の表面領域を除き、パッシベーション層６０及び再配線層７０各々の表面がモールド樹脂９０で封止されている。
【００８３】
要するに、図４及び図８に示される半導体装置１００は、以下のような構成を有する半導体チップ（１０）と、第１の配線（ＬＤ）と、を有するものである。つまり、半導体チップは、第１のライン、信号処理回路、第１の出力パッド、出力ライン、第１のスイッチ及び第１の短絡用パッドを有する。信号処理回路（ＭＣ）は、信号処理を行って生成した第１の出力信号（ＤＤ１）を第１のライン（Ｌ１）に送出する。また、第１の出力パッド（ＯＴ１）には出力ライン（ＱＬ）が接続されており、第１のスイッチ（ＳＷ１）は、オン状態時には第１のラインと出力ラインとを接続し、オフ状態時には第１のラインと出力ラインとの接続を遮断する。第１のラインには、第１の短絡用パッド（Ｐ１Ｔ）が接続されている。更に、図４及び図８に示される半導体装置には、半導体チップに形成されている上記第１の短絡用パッド（Ｐ１Ｔ）と第１の出力パッド（ＯＴ１）とを接続する第１の配線（ＬＤ）が設けられている。
【００８４】
また、図１１に示される半導体装置１００は、上記した第１のライン、信号処理回路、短絡用パッド、第１のスイッチ、第１の出力パッド及び出力ラインの他に、第１の出力抵抗、出力スイッチ及び第１の抵抗を含む半導体チップ（１０）と、第１の配線（ＬＤ）と、を有する。つまり、信号処理回路（ＭＣ）は、信号処理を行って生成した第１の出力信号（ＤＤ１）を第１のライン（Ｌ１）に送出する。第１のラインには第１の抵抗（Ｒ０）の一端が接続されており、この第１の抵抗の他端には短絡用パッド（Ｐ１Ｔ）が接続されている。また、第１のラインには第１のスイッチ（ＳＷ１）の一端が接続されている。第１の出力パッド（ＯＴ１）には第１の出力抵抗（ＲＺ０）の一端が接続されており、当該第１の出力抵抗の他端には出力ライン（ＱＬ）が接続されている。更に、この出力ラインには、出力スイッチ（ＳＷｐ）の一端が接続されており、当該出力スイッチの他端には第１のスイッチの他端が接続されている。更に、図１１に示される半導体装置には、半導体チップに形成されている上記した短絡用パッド（Ｐ１Ｔ）と第１の出力パッド（ＯＴ１）とを接続する第１の配線（ＬＤ）が設けられている。
【符号の説明】
【００８５】
１０            半導体チップ
ＬＤ            金属配線
ＯＴ１〜ＯＴｎ  出力パッド
Ｐ１Ｔ〜ＰｎＴ  短絡用パッド
ＱＬ            出力ライン
ＳＷ１〜ＳＷｎ  スイッチ素子
ＴＣ            テスト回路
ＴＣＵ          テスト制御部
ＴＬ            共通出力ライン
【図１】
0006655461.tif 000002
【図２】
0006655461.tif 000003
【図３】
0006655461.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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