(57)【特許請求の範囲】
【請求項１】
受光信号を出力する画素回路と、
前記受光信号を第１のゲインで増幅するプログラマブルゲインアンプと、
前記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第２のゲインで増幅してディジタル変換するアナログ／ディジタル変換回路と、
前記アナログ／ディジタル変換回路を制御する制御回路と、
を有し、
前記アナログ／ディジタル変換回路の入力電圧範囲は、前記プログラマブルゲインアンプの基準電圧を基準に設定される
ことを特徴とする撮像装置。 
【請求項２】
前記アナログ／ディジタル変換回路は、サイクリック型アナログ／ディジタル変換回路であり、
前記制御回路は、前記アナログ／ディジタル変換回路が前記プログラマブルゲインアンプの前記増幅信号に基づいてサンプリングした信号を、制御により前記アナログ／ディジタル変換回路の回路構成を変更して前記第２のゲインで増幅させる、
ことを特徴とする請求項１に記載の撮像装置。 
【請求項３】
前記アナログ／ディジタル変換回路は、
前記増幅信号に基づいてサンプリングした信号電圧Ｖｏｕｔ（ｉ）をディジタル信号に変換するコンパレータと、
前記コンパレータが出力した前記ディジタル信号を帰還してアナログ信号電圧Ｖｄａｃを出力するディジタル／アナログ変換回路と、
前記ディジタル／アナログ変換回路の前記出力が入力接続された場合に、前記コンパレータに増幅信号電圧Ｖｏｕｔ（ｉ＋１）＝２×Ｖｏｕｔ（ｉ）−Ｖｄａｃを満たす信号が出力される回路構成と、
を有し、
前記制御回路は、前記ディジタル／アナログ変換回路のアナログ信号電圧Ｖｄａｃを一定に固定し、且つ前記アナログ／ディジタル変換回路の前記出力を制御により入力接続させる、
ことを特徴とする請求項２に記載の撮像装置。 
【請求項４】
前記制御回路は、
前記ディジタル／アナログ変換回路に対する前記アナログ信号電圧Ｖｄａｃの固定を解除した状態において前記入力接続の制御を複数回繰り返すことにより、前記コンパレータにＶｏｕｔ（ｉ＋１）＝２×Ｖｏｕｔ（ｉ）−Ｖｄａｃを満たす信号電圧Ｖｏｕｔ（ｉ＋１）を繰り返し出力させる、
ことを特徴とする請求項３に記載の撮像装置。 
【請求項５】
前記プログラマブルゲインアンプはオフセット補正できる容量結合型プログラマブルゲインアンプである、
ことを特徴とする請求項１乃至４の内の何れか一項に記載の撮像装置。 
【請求項６】
前記アナログ／ディジタル変換回路は１サイクル当たり１．５ビットのアナログ／ディジタル変換を行う、
ことを特徴とする請求項１乃至４の内の何れか一項に記載の撮像装置。 
【請求項７】
前記アナログ／ディジタル変換回路は１サイクル当たり２．５ビットのアナログ／ディジタル変換を行う、
ことを特徴とする請求項１乃至４の内の何れか一項に記載の撮像装置。 
【請求項８】
前記アナログ／ディジタル変換回路のアナログ／ディジタル変換における１サイクル当たりのビット出力方式は、前記コンパレータの判定基準の設定に基づく、
ことを特徴とする請求項３又は４に記載の撮像装置。 
【請求項９】
前記撮像装置はＣＭＯＳラインセンサであることを特徴とする請求項１乃至８の内の何れか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
電子機器（例えば複写機やファクシミリなど）の画像入力用のイメージセンサの一つに、ＣＭＯＳ（Complementary  MOS）イメージセンサがある。ＣＭＯＳイメージセンサは、画素からの信号をプログラマブルゲインアンプ（ＰＧＡ（Programmable-Gain  Amplifier））で増幅し、その増幅された信号をアナログ／ディジタル変換回路（ＡＤＣ（Analog  to  Digital  Converter））でアナログ／ディジタル（ＡＤ（Analog−to−Digital））変換してディジタル出力する。それらＰＧＡやＡＤＣは画素アレイの各画素や列（カラム）などの単位に必要となる。画素ピッチは数μｍと狭いので、それらの回路をオンチップ化する場合は、ピッチ幅に収まるよう占有面積をできる限り抑えなければならない。その取り組みの一つとしてＡＤＣにランプＡＤＣやサイクリック型ＡＤＣを適用したものが多く利用されている。
【０００３】
ＣＭＯＳイメージセンサのＰＧＡにおいてゲインを得る発明が開示された文献がある。その文献には、ＣＤＳの出力信号を、信号の大きさに合わせて複数の領域に区分し、区分した信号を、領域毎に設定したゲインによりＰＧＡにて増幅する、という技術が開示されている（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の構成では、ＰＧＡのゲインを高くとろうとすると、素子のサイズの比を大きくしなければならない。具体的には、ＰＧＡが画素ピッチ（画素ピッチの整数倍）に収まらなくなるので画素ピッチの直交方向である縦方向にＰＧＡの占有面積を広げる必要がある。このように、ＰＧＡのゲインを高くとろうとすると、回路面積の増加につながるという問題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、ＰＧＡでのゲイン負担分を減らすことができ、回路面積を縮小することができる撮像装置を提供することにある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、発明の一実施の形態の撮像装置は、受光信号を出力する画素回路と、上記受光信号を第１のゲインで増幅するプログラマブルゲインアンプと、上記プログラマブルゲインアンプで増幅された増幅信号を、制御による回路構成の変更により第２のゲインで増幅してディジタル変換するアナログ／ディジタル変換回路と、上記アナログ／ディジタル変換回路を制御する制御回路と、を有し、前記アナログ／ディジタル変換回路の入力電圧範囲は、前記プログラマブルゲインアンプの基準電圧を基準に設定されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＰＧＡでのゲイン負担分を減らすことができ、回路面積を縮小することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施形態にかかる撮像装置を備える電子機器の構成の一例を示すブロック図である。
【図２】図２は、図１に示す撮像装置が有する各ブロックの、ＣＭＯＳラインセンサにおけるレイアウトの一例を示す図である。
【図３】図３は、ＰＧＡの回路の一例を示す図である。
【図４】図４は、サイクリック型ＡＤＣの回路の一例を示す図である。
【図５Ａ】図５Ａは、ＡＤＣのリセットフェーズのときの接続状態を示す回路図である。
【図５Ｂ】図５Ｂは、ＡＤＣのデータ入力フェーズのときの接続状態を示す回路図である。
【図５Ｃ】図５Ｃは、ＡＤＣのホールドフェーズのときの接続状態を示す回路図である。
【図５Ｄ】図５Ｄは、ＡＤＣのサンプルフェーズのときの接続状態を示す回路図である。
【図６】図６は、１サイクル当たり１．５ビットの冗長構成でＡＤ変換するときのコンパレータの入出力特性の一例を示す図である。
【図７】図７は、ＡＤＣの制御タイミングと入出力状態の一例を示す図である。
【図８】図８は、ＡＤＣを図７に示すように動作させた場合の、各動作フェーズにおける出力電圧の変化の一例を示す図である。
【図９】図９は、１サイクル当たり２．５ビットの冗長構成でＡＤ変換するときのコンパレータの入出力特性の一例を示す図である。
【図１０Ａ】図１０Ａは、ＡＤＣのリセットフェーズのときの接続状態を示す回路図である。
【図１０Ｂ】図１０Ｂは、ＡＤＣのデータ入力フェーズのときの接続状態を示す回路図である。
【図１０Ｃ】図１０Ｃは、ＡＤＣの信号増幅フェーズのときの接続状態を示す回路図である。
【図１０Ｄ】図１０Ｄは、ＡＤＣの増幅信号入力フェーズのときの接続状態を示す回路図である。
【図１０Ｅ】図１０Ｅは、ＡＤＣのホールドフェーズのときの接続状態を示す回路図である。
【図１０Ｆ】図１０Ｆは、ＡＤＣのサンプルフェーズのときの接続状態を示す回路図である。
【図１１】図１１は、アンプモードを含むＡＤＣの制御タイミングと入出力状態の一例を示す図である。
【図１２】図１２は、ＡＤＣを図１１に示すように動作させた場合の、各動作フェーズにおける出力電圧の変化の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の一実施形態について説明する。なお、図面において、同一の構成要素には同一の符号を付している。
【００１０】
図１は本発明の一実施形態にかかる撮像装置を備える電子機器の構成の一例を示すブロック図である。図１に示す電子機器は例えば複合機、ファクシミリ装置、イメージスキャナ装置などである。
【００１１】
図１に示すように、本実施形態にかかる電子機器は、撮像装置６０と、画像信号処理回路５と、表示部６とを備える。撮像装置６０は、フォトダイオード１Ｒ，１Ｇ，１Ｂを含む画素回路１と、ＦＰＮ（Fixed  Pattern  Noise）抑圧回路２と、プログラマブルゲインアンプ（ＰＧＡ（Programmable-Gain  Amplifier））３と、アナログ／ディジタル変換回路（ＡＤＣ（Analog  to  Digital  Converter））４とを備えて構成される。
【００１２】
図１において、画素回路１はＲＧＢ３色を受光するフォトダイオード１Ｒ，１Ｇ，１Ｂを備え、フォトダイオード１Ｒ，１Ｇ，１Ｂで受光した光の量（光量）に比例する電荷信号を画素アンプ（不図示）で電圧に変換してＦＰＮ抑圧回路２に出力する。なお、本明細書においては、当該電荷信号に基づいて変換される、ＰＧＡ３に入力されるまでの各信号が「受光信号」に相当する。
【００１３】
ＦＰＮ抑圧回路２は例えばサンプルホールド回路により構成され、画素回路１の各フォトダイオード１Ｒ，１Ｇ，１Ｂからの信号電圧からトランジスタの製造バラツキによるノイズ成分を除去する。
【００１４】
ＰＧＡ３はＦＰＮ抑圧回路２から出力された信号電圧（Ｖｓｉｇ）を、所定のゲイン（第１のゲイン）で増幅してＡＤＣ４に出力する。
【００１５】
ＡＤＣ４はＰＧＡ３から出力された信号電圧（アナログ増幅信号）ＶＰＧＡＯＵＴをディジタルデータに変換して画像信号処理回路５に出力する。
【００１６】
画像信号処理回路５は、撮像装置６０の動作タイミングを制御する制御回路５０（図４参照）を有する。また、画像信号処理回路５は、撮像装置６０からのディジタルデータを入力して例えばエッジ強調処理、二値化処理、ディザ処理などの所定の画像信号処理を行う画像信号処理部を有し、画像信号処理により得た画像を例えば表示部６に表示する。
【００１７】
本実施の形態では、一例として、ＡＤＣ４にサイクリック型ＡＤＣを使用し、ＡＤＣ４においてゲイン（第２のゲイン）を得る方法を説明する。
【００１８】
図２は、図１に示す撮像装置６０が有する各ブロックの、ＣＭＯＳラインセンサにおけるレイアウトの一例を示す図である。ＣＭＯＳラインセンサは撮像装置６０の一例である。図２に示すＣＭＯＳラインセンサ２０の基板１０には、フォトダイオード１Ｒ，１Ｇ，１Ｂを縦２列に並置し、その２列の幅（画素ピッチの２倍）ＷにＰＧＡ３やＡＤＣ４などの各ブロックを配置している。信号処理回路７は、制御回路５０（図４参照）などを含む回路である。
【００１９】
なお、図２には一例として、２組のフォトダイオード１Ｒ，１Ｇ，１Ｂを単位にＰＧＡ３とＡＤＣ４とを配置した例を示しているが、ＰＧＡ３とＡＤＣ４とを配置する画素数の単位は任意であって良い。また、ここでは、ＡＤＣ４と信号処理回路７とをオンボードに収めた１チップのディジタル出力構成のものを示しているが、ＡＤＣ４や信号処理回路７については、オフボードとしても良い。この場合、撮像装置６０は、アナログ出力構成のチップとＡＤＣ４や信号処理回路７などの一式を含むものとして構成される。
【００２０】
図２に示すように、本例では、画素ピッチの２倍である数μｍ程度の狭い幅（幅Ｗ）にＰＧＡ３やＡＤＣ４などを設けている。ＰＧＡ３で大きなゲインを得る場合、ＰＧＡ３の回路面積を大きくしなければならず、カラム１１の縦方向にＰＧＡ３の占有面積を広げる必要がある。これは、回路面積が増加しチップの大型化することにつながる。本実施形態では、ＰＧＡ３の回路面積ができる限り小さくなるようにＰＧＡ３のゲイン負担分の一部（第２のゲイン）をＡＤＣ４に割り当てている。以下に、本実施形態に係るＰＧＡ３とＡＤＣ４の具体的な構成について説明する。
【００２１】
図３はＰＧＡ３（図２参照）の回路の一例を示す図である。図３において、ＰＧＡ３はオフセット補正機能のついた容量結合型ＰＧＡであって、演算増幅器であるオペアンプ３０と、キャパシタ３１，３２と、スイッチ３３とを備えて構成される。ここで、キャパシタ３１は容量Ｃｉｎ１を有する入力側のキャパシタである。キャパシタ３２は容量Ｃｏｕｔ１を有し、オペアンプ３０の出力端子と非反転入力端子とを接続する帰還用キャパシタである。スイッチ３３はキャパシタ３２と並列に接続され、キャパシタ３２の蓄積電荷をリセットするように機能する。スイッチ３３は、例えばＭＯＳトランジスタなどで構成される。ＶＣＯＭ＿ＰＧＡは所定の電圧発生回路により発生された基準電圧であり、オペアンプ３０の反転入力端子に印加される。ＰＧＡ３は、ＦＰＮ抑圧回路２から出力される信号電圧Ｖｓｉｇを、設定のゲイン（第１のゲイン）で増幅し、増幅後の信号電圧ＶＰＧＡＯＵＴを出力する。
【００２２】
以上のように構成されたＰＧＡ３のゲインは、容量比Ｃｏｕｔ１／Ｃｉｎ１で決定される。また、信号電圧Ｖｓｉｇを増幅する前にスイッチ３３をオンすることで、出力電圧ＶＰＧＡＯＵＴは基準電圧ＶＣＯＭ＿ＰＧＡとなるようにオフセットされる。これにより、出力電圧ＶＰＧＡＯＵＴは、ＦＰＮ抑圧回路２の信号電圧Ｖｓｉｇが、基準電圧ＶＣＯＭ＿ＰＧＡを基準にＣｏｕｔ１／Ｃｉｎ１倍されたものとなる。このように、ＰＧＡ３は、回路面積を小さいままに保つことのできる回路要素により構成することができる。より高いゲインが必要なとき、ＰＧＡ３で得られるゲイン（第１のゲイン）では不足が生じるため、次に示すＡＤＣ４で不足分のゲイン（第２のゲイン）を得ることになる。
【００２３】
図４はＡＤＣ４（図２参照）の一例として示すサイクリック型ＡＤＣの回路の一例を示す図である。図４において、ＡＤＣ４は、演算増幅器であるオペアンプ４０と、キャパシタ４１、４２と、コンパレータ４３と、スイッチ４４ａ〜４４ｅと、ディジタル／アナログ変換回路（ＤＡＣ（Digital  to  Analog  Converter））４５と、制御回路５０とを備える。
【００２４】
キャパシタ４１は入力側のキャパシタであって、容量Ｃｉｎ２を有する。キャパシタ４２は帰還用キャパシタであって、容量Ｃｏｕｔ２を有する。スイッチ４４ａ〜４４ｅは、例えばＭＯＳトランジスタで構成される。スイッチ４４ａ〜４４ｅは、それぞれ制御回路５０からの制御信号Ｓａ〜Ｓｄに基づいてオンとオフとが切り替えられる。制御回路５０は、スイッチ４４ａ〜４４ｅに対し、それぞれに対応する制御信号Ｓａ〜Ｓｄを出力し、スイッチ４４ａ〜４４ｅの切り替えによりＡＤＣ４の動作フェーズを切り替える。また、制御回路５０は、ＤＡＣ４５に対し、制御信号Ｓｆを出力し、ＤＡＣ４５に固定電圧を設定する。
【００２５】
ＰＧＡ３からの出力電圧ＶＰＧＡＯＵＴはスイッチ４４ａ及びキャパシタＣｉｎ２を介してオペアンプ４０の非反転入力端子に入力される。ＤＡＣ４５はコンパレータ４３からのディジタル信号をアナログ信号にＤＡ（Digital  to  Analog）変換し、そのアナログ信号の出力電圧（アナログ信号電圧）Ｖｄａｃが、スイッチ４４ｂ及びキャパシタ４１を介してオペアンプ４０の非反転入力端子に入力される。オペアンプ４０の反転入力端子には所定の基準電圧ＶＣＯＭ＿ＡＤＣが印加される。オペアンプ４０の出力端子はスイッチ４４ｅを介して非反転入力端子に接続され、また、オペアンプ４０の出力端子はスイッチ４４ｃ及びキャパシタ４２を介して非反転入力端子に接続される。スイッチ４４ａとキャパシタ４１との接続点は、スイッチ４４ｄを介し、キャパシタ４２及びスイッチ４４ｃの接続点に接続される。コンパレータ４３は、スイッチ４４ｃとスイッチ４４ｄとキャパシタ４２との接続点に接続される。
【００２６】
オペアンプ４０は非反転入力端子に入力される信号電圧から基準電圧ＶＣＯＭ＿ＡＤＣを減算してその減算結果の電圧を増幅して出力する。コンパレータ４３は入力される信号電圧を所定のしきい値と比較してディジタル信号を出力する。コンパレータ４３から出力されたディジタル信号はＤＡＣ４５へとループ帰還される。また、コンパレータ４３から出力されたディジタル信号は信号処理回路７（図２参照）のロジック回路に入力され、出力電圧ＶＰＧＡＯＵＴの変換後のビット列として構成される。ＤＡＣ４５はコンパレータ４３から帰還されるディジタル信号をアナログ信号（アナログ信号電圧Ｖｄａｃ）に変換する。
【００２７】
次に、ＡＤＣ４の動作について説明する。先ず、図５〜図９を参照して、リセットフェーズＴ１、データ入力フェーズＴ２、ホールドフェーズＴ３、及びサンプルフェーズＴ４をサイクリックに行うアナログ／ディジタル（ＡＤ（Analog−to−Digital））変換の動作フェーズについて説明する。その説明後、図１０〜図１２を参照して、ＡＤＣ４にてゲイン（第２のゲイン）を得るためのアンプモードにおける動作フェーズについて説明する。なお、以下において、各スイッチ４４ａ〜４４ｅのオンとオフとの切り替えは、制御回路５０が各スイッチ４４ａ〜４４ｅに対し、それぞれの制御信号Ｓａ〜制御信号Ｓｅを出力することにより行うものとする。
【００２８】
図５ＡはＡＤＣ４のリセットフェーズＴ１のときの接続状態を示す回路図である。図５ＢはＡＤＣ４のデータ入力フェーズＴ２のときの接続状態を示す回路図である。図５ＣはＡＤＣ４のホールドフェーズＴ３のときの接続状態を示す回路図である。図５ＤはＡＤＣ４のサンプルフェーズＴ４のときの接続状態を示す回路図である。
【００２９】
（１）リセットフェーズＴ１（図５Ａ参照）では、図４に示すＡＤＣ４の、スイッチ４４ｂ，４４ｃ，４４ｄ，４４ｅがオンし、スイッチ４４ａがオフする。これにより、オペアンプ４０の出力を基準電圧ＶＣＯＭ＿ＡＤＣにオフセットする。
【００３０】
（２）データ入力フェーズＴ２（図５Ｂ参照）では、スイッチ４４ａ，４４ｃ，４４ｄがオンし、スイッチ４４ｂ、４４ｅがオフする。そして、入力電圧Ｖｉｎとして信号電圧ＶＰＧＡＯＵＴを入力する。これにより、そのアナログ値をサンプリングし、このときの出力電圧Ｖоｕｔをコンパレータ４３が所定のしきい値（ＡＤＣ４のフルスケールに対応する基準電圧）と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、上記ビット列のＭＳＢ（Most  Significant  Bit）を構成する。
【００３１】
（３）ホールドフェーズＴ３（図５Ｃ参照）では、スイッチ４４ｂ，４４ｃがオンし、スイッチ４４ａ，４４ｄ，４４ｅがオフする。これにより、コンパレータ４３から帰還されたディジタル信号に対応する、ＤＡＣ４５の出力電圧Ｖｄａｃが、キャパシタ４１の電極に印加される（入力接続される）。このとき、オペアンプ４０は入力電圧ＶｉｎとＤＡＣ４５の出力電圧Ｖｄａｃとの差分電圧をキャパシタ４１とキャパシタ４２とで決まる増幅率で増幅し、その出力電圧Ｖｏｕｔをコンパレータ４３に出力する。
【００３２】
このときの出力電圧ＶｏｕｔをＶｏｕｔ（ｉ＋１）とし、直前のフェーズでの出力電圧ＶоｕｔをＶｏｕｔ（ｉ）すると、次の関係が成り立つ。
【００３３】
Ｖｏｕｔ（ｉ＋１）
＝Ｖｏｕｔ（ｉ）＋（Ｃｏｕｔ２／Ｃｉｎ２）（Ｖｏｕｔ（ｉ）−Ｖｄａｃ）
＝（１＋（Ｃｏｕｔ２／Ｃｉｎ２））Ｖｏｕｔ（ｉ）
−（Ｃｏｕｔ２／Ｃｉｎ２）Ｖｄａｃ                  ・・・（１）
【００３４】
更に、キャパシタ４１，４２の容量Ｃｉｎ２，Ｃｏｕｔ２を同じにすることで次式（２）を得る。
【００３５】
Ｖｏｕｔ（ｉ＋１）＝２×Ｖｏｕｔ（ｉ）−Ｖｄａｃ    ・・・（２）
【００３６】
つまり、ホールドフェーズＴ３により、出力電圧Ｖｏｕｔは、２倍に増幅され、コンパレータ４３が予測した予測値Ｖｄａｃが差し引かれたものになる。
【００３７】
（４）サンプルフェーズＴ４（図５Ｄ参照）では、スイッチ４４ｃ，４４ｄがオンし、スイッチ４４ａ，４４ｂ，４４ｅがオフする。これにより、出力電圧Ｖоｕｔ（ｉ＋１）をコンパレータ４３が所定のしきい値（ＡＤＣ４のフルスケールに対応する基準電圧）と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、ＭＳＢに続く下位ビットを構成する。
【００３８】
図６は、１サイクル当たり１．５ビットの冗長構成でＡＤ変換するときのコンパレータ４３の入出力特性の一例を示す図である。
【００３９】
ここで、ＡＤＣ４の入力電圧範囲を図６に示すようにＶＲＥＦＮ〜ＶＲＥＦＰとする。なお、ＰＧＡ３の出力電圧ＶＰＧＡＯＵＴは、基準電圧ＶＣＯＭ＿ＰＧＡを基準に出力される。従って、ＡＤＣ４の入力電圧範囲における基準電圧ＶＲＥＦＰと、ＰＧＡ３の基準電圧ＶＣＯＭ＿ＰＧＡとの間に差があると、その分がオフセットになってしまう。そのため、電圧ＶＲＥＦＰとＶＣＯＭ＿ＰＧＡは同じ値が理想的であり、そのように設定することが好ましい。
【００４０】
この入力電圧範囲の間の電圧をＶＲＥＦＮ４，ＶＲＥＦＰ４とすると、ＶＲＥＦＮ４，ＶＲＥＦＰ４はそれぞれ、ばらつきを無視すると次式のようになる。
【００４１】
ＶＲＥＦＮ４＝（３／８）×（ＶＲＥＦＰ−ＶＲＥＦＮ）    ・・・（３）
ＶＲＥＦＰ４＝（５／８）×（ＶＲＥＦＰ−ＶＲＥＦＮ）    ・・・（４）
【００４２】
１．５ビットの冗長構成において、コンパレータ４３（図５参照）は２つのコンパレータを使用して入力電圧が３値（「−１」、「０」、「１」）のディジタル信号の内の何れに当たるかを判定し、判定結果として２ビット幅のディジタルコード（それぞれ「００」、「０１」、「１０」）を出力する。具体的に、コンパレータ４３は、入力電圧が電圧ＶＲＥＦＮ〜ＶＲＥＦＮ４の範囲の場合、「−１」と判定する。また、コンパレータ４３は、入力電圧が電圧ＶＲＥＦＮ４〜ＶＲＥＦＰ４の範囲の場合、「０」と判定する。さらに、コンパレータ４３は、入力電圧が電圧ＶＲＥＰ４〜ＶＲＥＦＰの範囲の場合、「１」と判定する。コンパレータ４３からＤＡＣ４５には、ディジタル信号を符号化した信号が帰還される。
【００４３】
ＤＡＣ４５は、入力ディジタル信号が「−１」を示す場合、電圧ＶＲＥＦＮの信号を出力する。また、ＤＡＣ４５は、入力ディジタル信号が「０」を示す場合、電圧（ＶＲＥＦＮ＋ＶＲＥＦＰ）／２の信号を出力する。さらに、ＤＡＣ４５は、入力ディジタル信号が「１」を示す場合、電圧ＶＲＥＦＰの信号を出力する。
【００４４】
続いて、データ入力フェーズＴ２の後にホールドフェーズＴ３とサンプルフェーズＴ４とのサイクルを複数回繰り返す場合の、各フェーズにおけるＡＤＣ４の入出力状態について説明する。
【００４５】
図７は、ＡＤＣ４の制御タイミングと入出力状態の一例を示す図である。図８は、出力電圧Ｖоｕｔの変化の一例を示す図である。図７と図８には、リセットフェーズＴ１とデータ入力フェーズＴ２の後に、ホールドフェーズＴ３とサンプルフェーズＴ４とのサイクルを６回行ったところまでのものを示している。
【００４６】
図７の制御信号Ｓａ、Ｓｂ、・・・、Ｓｅには、それぞれ、スイッチ４４ａ、４４ｂ、・・・、４４ｅのオンとオフとを切り替えるパルスの入力タイミングを示している。パルスの立ち上がりで対応するスイッチをオンし、パルスの立下りで対応するスイッチをオフする。
【００４７】
図７のＣＯＭＰには、コンパレータ４３の出力信号波形を示している。コンパレータ４３は、データ入力フェーズＴ２と各サンプルフェーズＴ４のタイミングで３値（「-１」、「０」、「１」）の内の何れかのディジタル信号を出力する。
【００４８】
図７のＤＡＣには、ＤＡＣ４５の出力信号波形を示している。ＤＡＣ４５は、ホールドフェーズＴ３のタイミングで３値（ＶＲＥＦＮ、（ＶＲＥＦＮ＋ＶＲＥＦＰ）／２、ＶＲＥＦＰ）の何れかのアナログ信号（アナログ電圧）を出力する。
【００４９】
図７のＤＩＧデータには、出力電圧ＶＰＧＡＯＵＴの変換後のビット列の波形を示している。既に式（２）で説明したように、ホールドフェーズＴ３において、出力電圧Ｖｏｕｔは、２倍に増幅される。従って、ホールドフェーズＴ３とサンプルフェーズＴ４のサイクルを繰り返す度に、式（２）が成立する。そのサイクルを繰り返した後のビット列は、より高い分解能を示すものとなり、出力電圧ＶＰＧＡＯＵＴに近似する。
【００５０】
なお、本例の１．５ビットの冗長構成では、ホールドフェーズＴ３とサンプルフェーズＴ４の動作をＮ回繰り返すと、Ｎ＋１ビットの分解能に相当するものが生成される。
【００５１】
図８に一例として示すように、データ入力フェーズＴ２では、出力電圧Ｖоｕｔに、ＰＧＡ３からの信号電圧ＶＰＧＡＯＵＴに基づく電圧値が現れる。続くホールドフェーズＴ３で、出力電圧ＶоｕｔがＤＡＣ４５の出力電圧Ｖｄａｃを基準に２倍されたものにホールドされる。サンプルフェーズＴ４では、出力電圧ＶоｕｔはホールドフェーズＴ３でホールドされたものに維持され、この際にコンパレータ４３からディジタル信号が出力される。その後もホールドフェーズＴ３とサンプルフェーズＴ４はサイクリックに繰り返され、出力電圧Ｖоｕｔが図８に示すように変化する。
【００５２】
図８に示す例では、出力電圧Ｖоｕｔは、１回目のホールドフェーズＴ３に切り替わる前に、電圧ＶＲＥＦＰ４〜ＶＲＥＦＰの範囲にある。このため、このホールドフェーズＴ３において出力電圧Ｖоｕｔは電圧ＶＲＥＦＰを基準に２倍される。図８には、２倍される前後の、基準の電圧からの出力電圧Ｖоｕｔの向きと大きさを、それぞれ、矢印Ｘ１と矢印Ｘ２で示している。また、２倍される前後の出力電圧Ｖоｕｔのペアを矢印Ｙで示している。
【００５３】
２回目のホールドフェーズＴ３では、このホールドフェーズＴ３に切り替わる前に、出力電圧Ｖоｕｔは電圧ＶＲＥＦＮ４〜ＶＲＥＦＰ４の範囲にある。このため、このホールドフェーズＴ３において出力電圧Ｖоｕｔは電圧（ＶＲＥＦＮ＋ＶＲＥＦＰ）／２を基準に２倍される。３回目のホールドフェーズＴ３では、このホールドフェーズＴ３に切り替わる前に、出力電圧Ｖоｕｔは電圧ＶＲＥＦＮ〜ＶＲＥＦＮ４の範囲にある。このため、このホールドフェーズＴ３において出力電圧Ｖоｕｔは電圧ＶＲＥＦＰを基準に２倍される。４回目以後については説明の繰り返しになるため、説明を省略する。
【００５４】
図９は、１サイクル当たり２．５ビットの冗長構成でＡＤ変換するときのコンパレータ４３の入出力特性の一例を示す図である。１サイクル当たりのビット数を１．５ビットから２．５ビットに変更することで、１サイクルあたりのビット数が増えた分、サイクル数を減らすことができる。また、ＡＤ変換の処理時間を短縮できる。ここで、Ｃｏｕｔ２／Ｃｉｎ２＝３とすることで、次式（５）を得る。
【００５５】
Ｖｏｕｔ（ｉ＋１）＝４×Ｖｏｕｔ（ｉ）−３×Ｖｄａｃ  ・・・（５）
【００５６】
従って、出力電圧Ｖｏｕｔを４倍に増幅できる。
【００５７】
ここで、電圧ＶＲＥＦＮ〜ＶＲＥＦＰの間を、図８に示すようにＶａ〜Ｖｆで分割する。電圧Ｖａ〜Ｖｆはそれぞればらつきを無視すると次式のようになる。
【００５８】
Ｖａ＝（３／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）        ・・・（６）
Ｖｂ＝（５／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）        ・・・（７）
Ｖｃ＝（７／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）        ・・・（８）
Ｖｄ＝（９／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）        ・・・（９）
Ｖｅ＝（１１／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）      ・・・（１０）
Ｖｆ＝（１３／１６）×（ＶＲＥＦＰ−ＶＲＥＦＮ）      ・・・（１１）
【００５９】
１．５ビットと２．５ビットのビット出力方式はコンパレータ４３の判定基準（Ｖａ、Ｖｂ、Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆなど）の設定などにより切り替える。
【００６０】
次に、ＡＤＣ４におけるアンプモードを含む動作について説明する。本実施の形態では、リセットフェーズＴ１、データ入力フェーズＴ２、ホールドフェーズＴ３、及びサンプルフェーズＴ４をサイクリックに行うＡＤ変換の動作において、データ入力フェーズＴ２とホールドフェーズＴ３の間に、信号増幅フェーズＴ２１と増幅信号入力フェーズＴ２２からなるアンプモードの動作を行わせる。このアンプモードの動作は、ＰＧＡ３から出力される信号電圧をＡＤ変換する前に信号増幅する動作であり、この動作がＡＤＣ４におけるゲイン（第２のゲイン）の負担を可能にする。また、各動作フェーズはサイクリックに機能するため、分解能も維持できる。ＡＤＣ４の一連の動作は以下の通りである。
【００６１】
図１０ＡはＡＤＣ４のリセットフェーズＴ１のときの接続状態を示す回路図である。図１０ＢはＡＤＣ４のデータ入力フェーズＴ２のときの接続状態を示す回路図である。図１０ＣはＡＤＣ４の信号増幅フェーズＴ２１のときの接続状態を示す回路図である。図１０ＤはＡＤＣ４の増幅信号入力フェーズＴ２２のときの接続状態を示す回路図である。図１０ＥはＡＤＣ４のホールドフェーズＴ３のときの接続状態を示す回路図である。図１０ＦはＡＤＣ４のサンプルフェーズＴ４のときの接続状態を示す回路図である。
【００６２】
この場合のＡＤＣ４の一連の動作は、以下のようになる。
（１）リセットフェーズＴ１（図１０Ａ参照）は、図５Ａと同様であり、説明の繰り返しになるため、ここでの説明を省略する。
【００６３】
（２）データ入力フェーズＴ２（図１０Ｂ参照）は、図５Ｂと比較して次の点が異なる。コンパレータ４３から出力されるディジタル信号を出力電圧ＶＰＧＡＯＵＴの変換後のビット列（ＭＳＢ）に使用しない。
【００６４】
（３）信号増幅フェーズＴ２１（図１０Ｃ参照）では、図４の、スイッチ４４ｂ、４４ｃがオンし、スイッチ４４ａ、４４ｄ、４４ｅがオフする。更に、ＤＡＣ４５の出力電圧Ｖｄａｃが基準電圧ＶＲＥＦＰに固定される。これにより、ＤＡＣ４５からキャパシタ４１の電極に基準電圧ＶＲＥＦＰが印加される（入力接続される）。このとき、出力電圧ＶоｕｔがＤＡＣ４５の基準電圧ＶＲＥＦＰを基準に２倍に増幅され、ゲイン（第２のゲイン）が得られる。
【００６５】
（４）増幅信号入力フェーズＴ２２（図１０Ｄ参照）は、図５Ｄと略同様である。この場合には、増幅信号入力フェーズＴ２２の切り替え前のフェーズにおける出力電圧Ｖоｕｔの２倍の電圧値を、コンパレータ４３が所定のしきい値（ＡＤＣ４のフルスケールに対応する基準電圧）と比較してディジタル信号を出力する。このディジタル信号は、ロジック回路に出力され、ビット列のＭＳＢとして構成される。
【００６６】
（５）ホールドフェーズＴ３（図１０Ｅ参照）は、図５Ｃと同様に動作する。
【００６７】
（６）サンプルフェーズＴ４（図１０Ｆ参照）は、図５Ｄと同様に動作する。
【００６８】
図１１は、アンプモードを含むＡＤＣ４の制御タイミングと入出力状態の一例を示す図である。図１２は、出力電圧Ｖоｕｔの変化の一例を示す図である。図１１と図１２には、それぞれ図７と図８と比較すると、データ入力フェーズＴ２の後に信号増幅フェーズＴ２１と増幅信号入力フェーズＴ２２とで示すアンプモードを含めている。更に、制御信号Ｓｆのパルスの入力タイミングを含めている。
【００６９】
図１１の制御信号Ｓｆに示すように、信号増幅フェーズＴ２１の期間、制御回路５０はＤＡＣ４５にパルスを入力することにより、ＤＡＣ４５の出力電圧Ｖｄａｃを基準電圧ＶＲＥＦＰに固定する。この固定により、信号が増幅、つまりゲイン（第２のゲイン）が得られ、続く増幅信号入力フェーズＴ２２において、ＤＩＧデータのビット列としてＭＳＢビットが出力される。信号増幅フェーズＴ２１以外は、制御回路５０がＤＡＣ４５へのパルスの入力を停止するため、ＤＡＣ４５は、コンパレータ４３からの帰還信号に応じて出力電圧Ｖｄａｃを切り替えるように動作する。
【００７０】
図１２には、一例として、図８のデータ入力フェーズＴ２に示すようなＶＲＥＦＰからの信号電圧が半分にされたレベルでＰＧＡ３から信号電圧ＶＰＧＡＯＵＴが入力された場合の、出力電圧Ｖｏｕｔの変化を示している。つまり、ＰＧＡ３でのゲインを減らした場合の例を示している。
【００７１】
図１２に示すように、データ入力フェーズＴ２では、出力電圧Ｖоｕｔに、ＰＧＡ３からの上記半分の信号電圧ＶＰＧＡＯＵＴに基づく電圧値が現れる。続く信号増幅フェーズＴ２１で、出力電圧ＶоｕｔがＤＡＣ４５の出力電圧Ｖｄａｃ（ここでは固定のＶＲＥＦＰ）を基準に２倍され、ホールドされる。つまり、半分の信号電圧ＶＰＧＡＯＵＴが２倍に増幅され、その後の増幅信号入力フェーズＴ２２の段階で、図８に示すデータ入力フェーズＴ２と同様、ビット列のＭＳＢが生成される。その後のホールドフェーズＴ３とサンプルフェーズＴ４の動作に基づく出力電圧Ｖоｕｔの変化は、図８と同様のものとなる。
【００７２】
このように、アンプモードを含めたことにより、ＰＧＡ３で減らしたゲイン負担分をＡＤＣ４において得ることができる。
【００７３】
本実施形態において、ＡＤＣ４における出力電圧の増幅率は、Ｃｏｕｔ２／Ｃｉｎ２の容量比やＤＡＣ４５の出力電圧Ｖｄａｃの設定を変えることにより変更することができる。従って、アンプモードだけ出力電圧Ｖｏｕｔを４倍にし、それ以降２倍にすることも可能であるし、アンプモードだけ出力電圧Ｖｏｕｔを２倍にし、それ以降４倍にすることも可能である。なお、出力電圧Ｖｏｕｔに対する増幅率は２又は４に限定されない。アンプモードについては増幅率は１を超える値であれば良い。
【００７４】
また、信号増幅フェーズＴ２１と増幅信号入力フェーズＴ２２を１度だけでなく、複数回繰り返すことで、データ入力フェーズＴ２の出力結果電圧をさらにＡＤＣ４で増幅させることが可能である。
【００７５】
さらに、信号増幅フェーズＴ２１の動作は、同様の動作のホールドフェーズＴ３の動作よりも静定時間が短いので、ホールドフェーズＴ３よりも短い時間で実行することで、アンプモードの所要時間を短縮できる。
【００７６】
以上の実施形態においては、ＣＭＯＳラインセンサ２０を構成しているが、本発明はこれに限らず、ＣＣＤラインセンサを構成してもよい。
【００７７】
以上説明したように、本実施形態に係る撮像装置によれば、ＰＧＡのゲイン配分を減らし、減らした分のゲインをＡＤＣに持たせることができる。また、本実施形態に係る撮像装置によれば、ＡＤＣ４自体の回路構成は変更しなくても、接続の制御により回路構成を変えることで、ＡＤＣ４にゲインを持たせることができる。これにより、ＰＧＡでのゲイン負担分の面積を縮小でき、ＰＧＡの占有面積を減らすことが可能になる。
【符号の説明】
【００７８】
１…画素回路、
１Ｒ，１Ｇ，１Ｂ…フォトダイオード、
２…ＦＰＮ抑圧回路、
３…プログラマブルゲインアンプ（ＰＧＡ）、
４…アナログ／ディジタル変換回路（ＡＤＣ）、
５…画像信号処理回路、
６…表示部、
７…信号処理回路、
１０…基板、
１１…カラム、
２０…ＣＭＯＳラインセンサ、
３０…オペアンプ、
３１，３２…キャパシタ、
４０…オペアンプ、
４１，４２…キャパシタ、
４３…コンパレータ、
４４ａ〜４４ｅ…スイッチ、
４５…ディジタル／アナログ変換回路（ＤＡＣ）、
５０…制御回路、
６０…撮像装置。
【先行技術文献】
【特許文献】
【００７９】
【特許文献１】特開２０１０−４１２２１号公報
【図１】
0006805753.tif 000002
【図２】
0006805753.tif 000003
【図３】
0006805753.tif 000004
【図４】
0006805753.tif 000005
【図５Ａ】
0006805753.tif 000006
【図５Ｂ】
0006805753.tif 000007
【図５Ｃ】
0006805753.tif 000008
【図５Ｄ】
0006805753.tif 000009
【図６】
0006805753.tif 000010
【図７】
0006805753.tif 000011
【図８】
0006805753.tif 000012
【図９】
0006805753.tif 000013
【図１０Ａ】
0006805753.tif 000014
【図１０Ｂ】
0006805753.tif 000015
【図１０Ｃ】
0006805753.tif 000016
【図１０Ｄ】
0006805753.tif 000017
【図１０Ｅ】
0006805753.tif 000018
【図１０Ｆ】
0006805753.tif 000019
【図１１】
0006805753.tif 000020
【図１２】
0006805753.tif 000021