(57)【特許請求の範囲】
【請求項１】
高密度ファンアウトパッケージ構造であって、
導電性相互接続層を含むコンタクト層であり、前記導電性相互接続層が複数の導電性部分を含み、前記複数の導電性部分の各々がアクティブダイに面する第１の面と、再配線層に面する第２の面と、少なくとも１つの側壁とを有する、コンタクト層と、
第１のバリアライナーであり、前記導電性相互接続層が前記導電性相互接続層の前記複数の導電性部分の各々の前記少なくとも１つの側壁および前記第１の面上に前記第１のバリアライナーを含む、第１のバリアライナーと、
第１の導電性相互接続部を前記導電性相互接続層に結合するように構成された複数の導電性ルーティング層を含む前記再配線層であって、前記複数の導電性ルーティング層の第１の導電性ルーティング層が複数の導電性セクションを含み、前記導電性セクションの各々が前記アクティブダイに面する第１の面を有しており、第２のバリアライナーが前記導電性セクションの各々の前記第１の面上に配置されている、前記再配線層と、
前記第１のバリアライナーに結合された第１のビアであり、前記第１のビアが、前記第１のバリアライナーを第２の導電性相互接続部を介して前記アクティブダイに結合するように構成される、第１のビアと
を含む高密度ファンアウトパッケージ構造。
【請求項２】
前記第１の導電性相互接続部がボールグリッドアレイである、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項３】
前記第１および第２のバリアライナーがタンタルを含む、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項４】
前記第１のビアが、前記第１のバリアライナー上のアンダーバンプ導電層と、前記アンダーバンプ導電層上にあり前記第２の導電性相互接続部に結合された導電性材料とを含む、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項５】
前記導電性相互接続層が、第１のバックエンドオブライン（ＢＥＯＬ）導電性相互接続層（Ｍ１）を含む、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項６】
前記第２の導電性相互接続部が導電性ピラーまたは導電性バンプを含む、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項７】
前記第２の導電性相互接続部が前記アクティブダイのコンタクトパッドに結合される、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項８】
前記導電性相互接続層が、第２のビア、または前記導電性ルーティング層上の導電性トレースを介して、前記再配線層の前記複数の導電性ルーティング層のうちの１つに結合される、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項９】
前記第１のビアがミドルオブライン０ビアを含み、前記第２のビアがＢＥＯＬの第１のビアを含む、請求項８に記載の高密度ファンアウトパッケージ構造。
【請求項１０】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータのうちの少なくとも１つの中に組み込まれる、請求項１に記載の高密度ファンアウトパッケージ構造。
【請求項１１】
高密度ファンアウトパッケージ構造のための方法であって、
キャリア基板上にコンタクト層を製造するステップであり、前記コンタクト層が導電性相互接続層を含み、前記導電性相互接続層が複数の導電性部分を含み、前記複数の導電性部分の各々が前記導電性相互接続層の前記複数の導電性部分の各々の側壁および第１の面上に第１のバリアライナーを有している、ステップと、
複数の導電性ルーティング層を含む再配線層を製造するステップであり、前記複数の導電性ルーティング層が第１の導電性相互接続部を前記導電性相互接続層に結合するように構成された、ステップと、
前記第１のバリアライナー上に配置された第１のビアを形成するために、前記キャリア基板を除去した後に、前記コンタクト層の開口内に導電性材料を堆積させるステップと、次いで、
第２の導電性相互接続部を使用してアクティブダイを前記第１のビアに取り付けるステップであり、前記導電性相互接続層の前記複数の導電性部分の各々の前記第１の面上の前記第１のバリアライナーが前記アクティブダイに面する、ステップと
を含み、
前記複数の導電性ルーティング層の第１の導電性ルーティング層が複数の導電性セクションを含み、前記導電性セクションの各々が前記アクティブダイに面する第１の面を有しており、第２のバリアライナーが前記導電性セクションの各々の前記第１の面上に配置されている、方法。
【請求項１２】
前記導電性材料を堆積させるステップが、
前記第１のバリアライナー上にアンダーバンプ導電層を堆積させるステップと、
前記導電性材料を、前記アンダーバンプ導電層上に、前記第２の導電性相互接続部に結合して堆積させる、ステップと
をさらに含む、請求項１１に記載の高密度ファンアウトパッケージ構造のための方法。
【請求項１３】
前記第１のバリアライナーとして前記アクティブダイに面する前記導電性相互接続層の前記複数の導電性部分の各々の前記第１の面上にタンタルを堆積するステップをさらに含む、請求項１１に記載の高密度ファンアウトパッケージ構造のための方法。
【請求項１４】
前記コンタクト層を製造するステップが、
前記キャリア基板上に絶縁層を堆積させるステップと、
前記絶縁層上に誘電体層を堆積させるステップと、
第１のバックエンドオブライン導電性相互接続層を使用して前記導電性相互接続層の前記導電性部分を製造するステップと
をさらに含む、請求項１１に記載の高密度ファンアウトパッケージ構造のための方法。
【請求項１５】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末、固定位置データユニット、およびコンピュータのうちの少なくとも１つに前記高密度ファンアウトパッケージ構造を組み込むステップをさらに含む、請求項１１に記載の高密度ファンアウトパッケージ構造のための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１４年１０月３１日に出願された「ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＦＡＮ  ＯＵＴ  ＰＡＣＫＡＧＥ  ＳＴＲＵＣＴＵＲＥ」という名称の米国仮特許出願第６２／０７３，８０４号に対する利益を米国特許法第１１９条（ｅ）の下に主張するものであり、この仮特許出願の開示全体は参照により本明細書に明示的に組み込まれる。
【０００２】
本開示の態様は、半導体デバイスに関し、より詳細には、高密度ファンアウト（ＨＤＦＯ）構造の製造のための高密度ファンアウト技法に関する。
【背景技術】
【０００３】
集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ：  ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）、中間工程（ＭＯＬ：  ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）、および配線工程（ＢＥＯＬ：  ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）を含み得る。基板工程は、ウエハ作製、絶縁、ウェル形成、ゲートパターニング、スペーサ、エクステンションおよびソース／ドレイン注入、シリサイド形成、ならびにデュアルストレスライナー形成を含むことができる。中間工程は、ゲートコンタクト形成を含むことができる。中間工程層は、半導体デバイストランジスタまたは他の同様の能動素子に近接した中間工程コンタクト、ビア、または他の層を含み得るが、これらに限定されない。配線工程は、基板工程および中間工程中に作製された半導体デバイスを相互接続するための一連のウエハ処理ステップを含むことができる。現代の半導体チップ製品の製造の成功には、採用される材料とプロセスの間の相互作用が必要である。
【０００４】
インターポーザは、インターポーザがシステムオンチップ（ＳｏＣ）の半導体ダイが実装されるベースとして働くダイ実装技術である。インターポーザは、ファンアウトウエハレベルパッケージ構造の一例である。インターポーザは、半導体ダイ（たとえば、メモリモジュールおよびプロセッサ）とシステムボードとの間の電気的接続をルーティングするための導電性トレースおよび導電性ビアの配線層を含み得る。インターポーザは、半導体デバイス（たとえば、ダイまたはチップ）の活性表面上のボンドパッドの接続パターンを、システムボードへの接続により適した再配線された接続パターンに提供する再配線層（ＲＤＬ）を含み得る。ほとんどの用途では、インターポーザは、ダイオードおよびトランジスタなどの能動素子は含まない。
【０００５】
ウエハレベルパッケージ構造の製造は、再配線層を形成する前に、チップの最初の取り付けプロセスに従ってウエハレベルパッケージ構造に半導体デバイス（たとえば、ダイまたはチップ）を取り付けることを含み得る。しかしながら、チップの最初の取り付けプロセスによって、再配線層の形成中の半導体デバイス上の応力のために、および／または再配線層に関連する欠陥のために半導体デバイスに不具合が生じる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
高密度ファンアウトパッケージ構造は、コンタクト層を含み得る。コンタクト層は、アクティブダイに面する第１の面と、再配線層に面する第２の面とを有する導電性相互接続層を含む。高密度ファンアウトパッケージ構造は、導電性相互接続層の第１の面上にバリア層を有する。高密度ファンアウトパッケージ構造は、導電性ルーティング層を有する再配線層も含み得る。導電性ルーティング層は、第１の導電性相互接続部を導電性相互接続層に結合するように構成され得る。高密度ファンアウトパッケージ構造は、バリアライナーに結合されるとともに、第２の導電性相互接続部を用いてアクティブダイに結合するように構成された第１のビアをさらに含み得る。
【０００７】
高密度ファンアウトパッケージ構造を製造する方法は、キャリア基板上にコンタクト層を製造するステップを含み得る。コンタクト層は、第１の面上にバリアライナーを有する導電性相互接続層を含み得る。この方法は、再配線層（ＲＤＬ）を製造するステップも含み得る。再配線層は、第１の導電性相互接続部を導電性相互接続層に結合するように構成された導電性ルーティング層を含み得る。この方法は、キャリア基板を除去した後に、バリアライナー上に配置された第１のビアを形成するために、コンタクト層の開口内に導電性材料を堆積させるステップをさらに含み得る。この方法は、第２の導電性相互接続部を使用してビアにアクティブダイを取り付けるステップも含み得る。導電性相互接続層の第１の面上のバリアライナーは、アクティブダイに面し得る。
【０００８】
高密度ファンアウトパッケージ構造は、コンタクト層を含み得る。コンタクト層は、アクティブダイに面する第１の面を有する導電性相互接続層を含む。高密度ファンアウトパッケージ構造は、導電性相互接続層の第１の面上にバリア層を有する。高密度ファンアウトパッケージ構造は、第１の導電性相互接続部を導電性相互接続層に結合するための手段も含み得る。導電性相互接続層の第２の面は、結合手段に面し得る。高密度ファンアウトパッケージ構造は、バリアライナーに結合されるとともに、第２の導電性相互接続部を用いてアクティブダイに結合するように構成された第１のビアをさらに含み得る。
【０００９】
上記では、後続の詳細な説明をより深く理解することができるように、本開示の特徴および技術的利点について、かなり大まかに概説してきた。本開示の追加の特徴および利点が、以下で説明されることになる。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。そのような同等な構成が、添付の特許請求の範囲に記載されるような本開示の教示から逸脱しないことも、当業者には理解されたい。本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、さらなる目的および利点とともに、以下の説明を添付の図と併せて検討することからより十分に理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことは明確に理解されたい。
【００１０】
本開示のより完全な理解が得られるように、ここで、添付の図面と併せて以下の説明が参照される。
【図面の簡単な説明】
【００１１】
【図１】本開示の一態様における半導体ウエハの斜視図である。
【図２】本開示の一態様によるダイの断面図である。
【図３】本開示の一態様による高密度ファンアウトパッケージ構造を示す図である。
【図４Ａ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｂ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｃ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｄ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｅ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｆ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｇ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｈ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｉ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｊ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｋ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｌ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図４Ｍ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ａ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ｂ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ｃ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ｄ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ｅ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図５Ｆ】本開示の一態様による製造の一段階における高密度ファンアウトパッケージ構造を示す図である。
【図６】本開示の一態様による高密度ファンアウトパッケージ構造を製造するための方法を示すプロセスフロー図である。
【図７】本開示の構成を有利に利用することができる例示的なワイヤレス通信システムを示すブロック図である。
【図８】一構成による半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。
【発明を実施するための形態】
【００１２】
添付の図面に関して以下に記載される詳細な説明は、種々の構成を説明することを意図しており、本明細書において説明される概念が実践される場合がある唯一の構成を表すことは意図していない。詳細な説明は、様々な概念を十分に理解できるようにするための具体的な詳細を含む。しかしながら、これらの特定の詳細なしにこれらの概念が実施され得ることは当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書において説明されるときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図されており、「または」という用語の使用は、「排他的論理和」を表すことが意図されている。
【００１３】
一部の説明された実装形態は、インターポーザ技術などのウエハレベルパッケージ構造に関する。インターポーザは、一般に、インターポーザがその間に配置された状態で、１つの構成要素または基板と、第２の構成要素または基板との間の直接的な電気的相互接続に使用され得る中間層として働く。たとえば、インターポーザは、第１の構成要素（たとえば、ダイ）上の対応するパッドと位置合わせされ得るパッド構成を片面に有し、第２の構成要素（たとえば、パッケージ基板、システムボードなど）上のパッドに対応する異なるパッド構成を第２の面上に有し得る。インターポーザは、単一のパッケージ上に複数のチップを集積するために広く使用されている。さらに、インターポーザ基板は、ガラスおよび石英、有機物、または他の同様の材料で構成され、通常、いくつかの相互接続層を含み得る。
【００１４】
インターポーザなどのウエハレベルパッケージ構造の製造は、再配線層（ＲＤＬ）の形成を含み得る。再配線層は、能動素子（たとえば、ダイまたはチップ）の活性表面上のボンドパッドの接続パターンの、基板（たとえば、システムボード、パッケージ基板、プリント回路基板など）への接続により適した再配線接続パターンへの拡張を可能にし得る。従来の製造技法は、チップの最初の取り付けプロセスに従って再配線層を形成する前に能動素子を取り付けることを含む。しかしながら、チップの最初の取り付けプロセスでは、欠陥は再配線層に関連しないと仮定している。残念なことに、再配線層の欠陥は能動素子の損失を招く可能性がある。加えて、再配線層の形成中に能動素子に応力が加わると、能動素子に欠陥が生じる可能性がある。
【００１５】
本開示の様々な態様は、高密度ファンアウト（ＨＤＦＯ）パッケージ構造の製造の技法を提供する。ＨＤＦＯパッケージ構造の半導体製造のためのプロセスフローは、基板工程（ＦＥＯＬ）、中間工程（ＭＯＬ）、および配線工程（ＢＥＯＬ）を含むことができる。「層」という用語は、膜を含み、別段述べられていない限り、垂直厚または水平厚を示すものと解釈されるべきではないことは理解されよう。本明細書において説明されるように、「基板」という用語は、ダイシングされたウエハの基板を指す場合があるか、または、ダイシングされていないウエハの基板を指す場合がある。同様に、チップおよびダイという用語は、入れ換えられると信じることが難しくない限り、互換的に使用することができる。
【００１６】
本明細書で説明するように、ミドルオブライン相互接続層は、バックエンドオブラインの第１の導電層（たとえば、金属１（Ｍ１））を集積回路の酸化物拡散（ＯＤ）層に接続するため、ならびに、Ｍ１を集積回路の能動素子に接続するための、導電性相互接続部を指すことがある。Ｍ１を集積回路のＯＤ層に接続するためのミドルオブライン相互接続層は、「ＭＤ１」および「ＭＤ２」と呼ばれることがある。Ｍ１を集積回路のポリゲートに接続するためのミドルオブライン相互接続層は、「ＭＰ」と呼ばれることがある。ミドルオブライン０ビア（Ｖ０）は、Ｍ１をミドルオブライン相互接続層に接続し得る。
【００１７】
本開示の態様によるＨＤＦＯパッケージ構造は、複数のアクティブダイまたはシングルチップ構造を含む。ＨＤＦＯパッケージ構造は、チップの最後の取り付けプロセスに従って製造され得る。チップの最後の取り付けプロセスは、再配線層が形成された後、アクティブダイをＨＤＦＯパッケージ構造に取り付けることを含む。たとえば、再配線層は、欠陥のある再配線層への取り付けを回避するためにアクティブダイが取り付けられる前にテストを介して検証され得る。
【００１８】
本開示の一態様では、ＨＤＦＯパッケージ構造は、導電性相互接続層を含むコンタクト層を含む。導電性相互接続層は、アクティブダイに面する第１の面と、再配線層に面する第２の面とを含み得る。第１の導電性相互接続部（たとえば、ボールグリッドアレイ（ＢＧＡ））は、ＨＤＦＯパッケージ構造を外部デバイスに結合し得る。導電性ライナーは、導電性相互接続層の第１の面上に配置され得る。導電性ライナーは、タンタルのバリアまたはシードライナーであり得る。バリアライナーは、アクティブダイへの相互接続部の形成（たとえば、電気めっき）中に、導電性相互接続層の保護を提供し得る。
【００１９】
再配線層（ＲＤＬ）は、コンタクト層の導電性相互接続層に結合される。再配線層は、ファンアウトルーティング層であり得る。再配線層は、第１の導電性相互接続部を導電性相互接続層に結合するように構成された導電性ルーティング層を含む。上述したように、再配線層は、再配線層の形成中のアクティブダイの損傷を回避するために、アクティブダイを取り付ける前に形成される。再配線層は、全厚ウエハ上に形成された裏面再配線層（ＢＲＤＬ）とすることができる。裏面再配線層にＨＤＦＯパッケージ構造を実装することにより、アクティブダイの歩留まりが向上し、ＨＤＦＯパッケージ構造の歪みが低減する。
【００２０】
アクティブダイの第２の導電性相互接続部を相互接続するために、ビアがバリアライナーに結合され得る。導電性材料は、１つまたは複数の導電性相互接続部を含み得る。たとえば、第２の導電性材料は、アンダーバンプ導電性相互接続部、はんだ材料および／または導電性ピラーを含み得る。アンダーバンプ導電性相互接続部は、バリアライナーの表面を露出させる導電層内の開口部に配置され得る。導電性ピラーは、ダイのコンタクトパッドに結合され得る。はんだ材料は、アンダーバンプ導電性相互接続部と導電性ピラーとの間にある。アンダーバンプ導電性相互接続部および導電性ピラーは、銅であってもよい。
【００２１】
図１は、本開示の一態様における半導体ウエハの斜視図を示す。ウエハ１００は半導体ウエハであってもよく、または、ウエハ１００の表面上に半導体材料の１つまたは複数の層を有する基板材料であってもよい。ウエハ１００は、半導体材料である場合、種結晶が半導体材料の溶浴に浸漬され、ゆっくりと回転させ、浴から取り除かれるチョクラルスキー法を使用して種結晶から成長させることができる。次いで、溶融材料は、結晶の向きに、種結晶上に結晶化する。
【００２２】
ウエハ１００は、ヒ化ガリウム（ＧａＡｓ）または窒化ガリウム（ＧａＮ）などの複合材料、インジウムガリウム砒素（ＩｎＧａＡｓ）などの３元材料、４元材料、または他の半導体材料の基板材料であり得る任意の材料であり得る。材料の多くは本質的に結晶質であり得るが、ウエハ１００に多結晶または非晶質材料が使用されてもよい。
【００２３】
ウエハ１００、またはウエハ１００に結合される層には、ウエハ１００をより導電性にする材料が供給され得る。たとえば、限定としてではなく、シリコンウエハは、ウエハ１００に電荷が流れることを可能にするために、ウエハ１００に添加されるリンまたはホウ素を有してもよい。これらの添加剤はドーパントと呼ばれ、ウエハ１００またはウエハ１００の部分内に追加の電荷キャリア（電子または正孔のいずれか）を供給する。追加の電荷キャリアが供給されるエリア、どのタイプの電荷キャリアが提供されるか、およびウエハ１００内の追加の電荷キャリアの量（密度）を選択することによって、異なるタイプの電子デバイスがウエハ１００内またはウエハ１００上に形成され得る。
【００２４】
ウエハ１００は、ウエハ１００の結晶配向を示す配向１０２を有する。配向１０２は、図１に示されるように、ウエハ１００の平坦な縁部であってもよく、またはウエハ１００の結晶配向を示すノッチもしくは他の印であってもよい。配向１０２は、ウエハ１００内の結晶格子の面についてのミラー指数を示し得る。
【００２５】
ミラー指数は、結晶格子における結晶面の記法システムを形成する。格子面は、結晶における平面（ｈｋｌ）のミラー指数である３つの整数ｈ、ｋ、ｌによって示され得る。各指数は、逆格子ベクトルに基づいて方向（ｈ、ｋ、ｌ）に直交する平面を示す。整数は、通常、最も低い項で書かれる（たとえば、それらの最大公約数は１である）。ミラー指数１００は、方向ｈに直交する平面を表し、指数０１０は、方向ｋに直交する平面を表し、指数００１は、ｌに直交する平面を表す。いくつかの結晶では、負の数が使用され（指数番号の上にバーとして書かれている）、窒化ガリウムなど、いくつかの結晶では、異なる結晶面を適切に表すために３つを超える数が使用され得る。
【００２６】
ウエハ１００が必要に応じて処理されると、ウエハ１００は、ダイシングライン１０４に沿って分割される。ダイシングライン１０４は、ウエハ１００がどこで分けられるまたは分割されるべきかを示す。ダイシングライン１０４は、ウエハ１００上に製造された様々な集積回路の輪郭を画定し得る。
【００２７】
ダイシングライン１０４がひとたび画定されると、ダイ１０６を形成するために、ウエハ１００が切断されるか、さもなければ分割され得る。ダイ１０６の各々は、多くのデバイスを有する集積回路であってもよく、または単一の電子デバイスであってもよい。チップまたは半導体チップとも呼ばれ得るダイ１０６の物理的サイズは、少なくとも部分的には、ウエハ１００をいくつかのサイズに分離する能力、ならびにダイ１０６が含むように設計されている個々のデバイスの数に応じて決まる。
【００２８】
ひとたびウエハ１００が１つまたは複数のダイ１０６に分離されると、ダイ１０６は、ダイ１０６上に製造されたデバイスおよび／または集積回路へのアクセスを可能にするためにパッケージに実装され得る。パッケージングは、シングルインラインパッケージング、デュアルインラインパッケージング、マザーボードパッケージング、フリップチップパッケージング、インジウムドット／バンプパッケージング、またはダイ１０６へのアクセスを提供する他のタイプのデバイスを含み得る。ダイ１０６は、ダイ１０６を別個のパッケージに実装することなく、ワイヤボンディング、プローブ、または他の接続を介して直接アクセスされるようにしてもよい。
【００２９】
図２は、本開示の一態様によるダイ１０６の断面図を示す。ダイ１０６には、半導体材料であり得る、および／または電子デバイスのための機械的支持として働き得る基板２００があり得る。基板２００は、基板２００全体にわたって存在する電子（Ｎチャネルと呼ばれる）または正孔（Ｐチャネルと呼ばれる）電荷キャリアのいずれかを有するドープされた半導体基板であり得る。電荷キャリアイオン／原子による基板２００のその後のドーピングは、基板２００の電荷搬送能力を変化させる可能性がある。
【００３０】
基板２００（たとえば、半導体基板）内には、電界効果トランジスタ（ＦＥＴ）のソースおよび／またはドレインであり得るウェル２０２および２０４があり得、あるいはウェル２０２および／または２０４は、フィン構造ＦＥＴ（ＦｉｎＦＥＴ）のフィン構造であり得る。ウェル２０２および／または２０４は、ウェル２０２および／または２０４の構造および他の特性、ならびに基板２００の周囲構造に応じて、他のデバイス（たとえば、抵抗器、キャパシタ、ダイオード、または他の電子デバイス）であってもよい。
【００３１】
半導体基板は、ウェル２０６およびウェル２０８も有し得る。ウェル２０８は、完全にウェル２０６内にあってもよく、場合によっては、バイポーラ接合トランジスタ（ＢＪＴ）を形成してもよい。ウェル２０６は、ダイ１０６内の電界および／または磁界からウェル２０８を分離するための分離ウェルとしても使用され得る。
【００３２】
層（たとえば、２１０〜２１４）がダイ１０６に追加され得る。層２１０は、たとえば、ウェル（たとえば、２０２〜２０８）を互いから、またはダイ１０６上の他のデバイスから分離することができる酸化物層または絶縁層であり得る。そのような場合、層２１０は、二酸化ケイ素、ポリマー、誘電体、または別の電気絶縁層であり得る。層２１０は、相互接続層であってもよく、その場合、銅、タングステン、アルミニウム、合金、または他の導電性材料もしくは金属材料などの導電性材料を含み得る。
【００３３】
層２１２は、所望のデバイス特性および／または層（たとえば、２１０および２１４）の材料に応じて、誘電層または導電層であってもよい。層２１４は、外部の力から、層（たとえば、２１０および２１２）、ならびにウェル２０２〜２０８および基板２００を保護し得る封入層であってもよい。たとえば、限定としてではなく、層２１４は、ダイ１０６を機械的損傷から保護する層であってもよく、または層２１４は、ダイ１０６を電磁気または放射線の損傷から保護する材料の層であってもよい。
【００３４】
ダイ１０６上に設計された電子デバイスは、多くの特徴または構造構成要素を含み得る。たとえば、ダイ１０６は、基板２００、ウェル２０２〜２０８、および必要な場合、層（たとえば、２１０〜２１４）にドーパントを付与するための任意の数の方法に曝され得る。たとえば、限定としてではなく、ダイ１０６は、イオン注入、ドーパント原子の堆積に曝され得、ドーパント原子は、拡散プロセス、化学気相堆積、エピタキシャル成長、または他の方法によって結晶格子に駆動される。層（たとえば、２１０〜２１４）の一部の選択的成長、材料選択、および除去、ならびに基板２００およびウェル２０２〜２０８の選択的除去、材料選択、およびドーパント濃度によって、多くの異なる構造および電子デバイスが本開示の範囲内で形成されてもよい。
【００３５】
さらに、基板２００、ウェル２０２〜２０８、および層（たとえば、２１０〜２１４）は、様々なプロセスによって選択的に除去または追加され得る。化学的ウェットエッチング、化学機械的平坦化（ＣＭＰ）、プラズマエッチング、フォトレジストマスキング、ダマシンプロセス、および他の方法が本開示の構造およびデバイスを作り得る。
【００３６】
図３は、本開示の一態様による高密度ファンアウト（ＨＤＦＯ）パッケージ構造３００を示す。ＨＤＦＯパッケージ構造３００は、第１の導電性相互接続部３５０（たとえば、裏面）を第２の導電性相互接続部３１０（たとえば、前面）を介してアクティブダイ３０２に結合し得る。この構成では、第２の導電性相互接続部３１０は、ピラー形状を有し、第１の導電性部分３０４（たとえば、導電性トレースまたはコンタクトパッド）、第２の導電性部分３０６（たとえば、はんだ材料）、および第３の導電性部分３０８（たとえば、アクティブダイ３０２の導電性ピラー）を含む。別の構成では、第２の導電性相互接続部は、導電性バンプ（たとえば、はんだ材料）を使用して製造され得る。ＨＤＦＯパッケージ構造３００は、１つまたは複数の誘電体層（たとえば、窒化物）の間に形成された導電性相互接続層３３０（３３０ａ、３３０ｂ、３３０ｃ）を有するコンタクト層３２０も含む。ＨＤＦＯパッケージ構造３００は、たとえばアンダーフィル相互接続層３４８を介して第１の導電性相互接続部３５０に結合された導電性ルーティング層（たとえば、３４２、３４４、３４６）を含む再配線層３４０も含む。
【００３７】
コンタクト層３２０の導電性相互接続層３３０（たとえば、３３０ａ、３３０ｂ、３３０ｃ）と組み合わされた再配線層３４０の導電性ルーティング層（たとえば、３４２、３４４、３４６）は、アクティブダイ３０２と第１の導電性相互接続部３５０（たとえば、ボールグリッドアレイ（ＢＧＡ））との間の通信を容易にする。たとえば、導電性相互接続層３３０は、第１のバックエンドオブライン（ＢＥＯＬ）導電性相互接続層（たとえば、金属１（Ｍ１））を使用して形成される。導電性相互接続層３３０は、コンタクト層３２０の誘電体層によって囲まれ、第１のビア３２２（たとえば、ミドルオブライン（ＭＯＬ）０ビア（Ｖ０））を介して第２の導電性相互接続部３１０に結合され得る。
【００３８】
この構成では、導電性相互接続層３３０（たとえば、３３０ｂ）は、第２のビア３２４（たとえば、ＢＥＯＬの第１のビア（Ｖ１）または導電性トレース）を介して再配線層３４０に結合され、第１ビア３２２を介してアクティブダイ３０２に結合される。第１のビア３２２は、ダマシンプロセス、付加的なエッチングおよび充填プロセス、レーザービアおよび充填プロセス、またはビア形成のための他の同様のプロセスによって形成され得る。第２のビア３２４は、再配線層３４０の導電性ルーティング層であってもよい。導電性ルーティング層（たとえば、３４２、３４４、３４６）は、再配線層３４０のポリマー誘電体材料内に形成され得る。導電性相互接続層３３０および導電性ルーティング層（たとえば、３４２、３４４、３４６）は、銅または他の適切な導電性材料から構成され得る。
【００３９】
本開示の一態様では、導電性相互接続層３３０の部分（たとえば、３３０ａ、３３０ｂ、３３０ｃ）は、バリアライナー３３２（たとえば、３３２ａ、３３２ｂ、３３２ｃ）によって部分的に囲まれている。たとえば、バリアライナー３３２は、アクティブダイ３０２に面する導電性相互接続層３３０の側壁および第１の面上に配置され得る。しかしながら、バリアライナー３３２は、再配線層３４０に面し、アクティブダイ３０２とは反対の方向を向く導電性相互接続層３３０の第２の面上にはない。バリアライナー３３２は、導電性相互接続層３３０の製造プロセス中に鋳物工場によって提供され得る。バリアライナー３３２は、ＨＤＦＯパッケージ構造３００の製造中に形成されてもよいが、バリアライナー３３２は、ＨＤＦＯパッケージ構造３００の製造より前に形成されてもよい。バリアライナー３３２は、タンタルなどの障壁材料または他の適切な障壁材料から構成され得る。
【００４０】
再配線層３４０は、第２のビア３２４に結合された第１の導電性ルーティング層３４２を含む。この構成では、バリアライナー３３２の一部（たとえば、３３２ｄ）は、第２のビア３２４の側壁、およびアクティブダイ３０２に面する第１の導電性ルーティング層３４２の表面上に配置される。第１の導電性ルーティング層３２６は、たとえば、第２のＢＥＯＬ相互接続層（たとえば、金属２（Ｍ２））を使用して形成される。第２の導電性ルーティング層３４６は、第３のビア３４４（たとえば、第２のＢＥＯＬビア（Ｖ２））を介して第１の導電性ルーティング層３２６に結合される。第２の導電性ルーティング層３４６は、たとえば、第３のＢＥＯＬ導電性相互接続層（たとえば、金属３（Ｍ３））を使用して形成される。第２の導電性ルーティング層３４６は、たとえばアンダーフィル相互接続層３４８を介して第１の導電性相互接続部３５０にも結合される。第１の導電性相互接続部３５０は、システムボード、パッケージ基板、または他の適切なキャリア基板（図示せず）に結合し得る。第１の導電性相互接続部３５０は、ボールグリッドアレイ（ＢＧＡ）相互接続構造に従って構成され得る。
【００４１】
図４Ａ〜図４Ｍは、本開示の態様による製造の様々な段階におけるＨＤＦＯパッケージ構造４００を示す。たとえば、図４Ａ〜図４Ｌは、図４Ｍに示されたＨＤＦＯパッケージ構造４００の順次製造手法を示す。
【００４２】
図４Ａから始まり、キャリア基板（たとえば、半導体ウエハ）４６０が提供される。キャリア基板４６０は、たとえば、シリコンベースの基板、ガラスベースの基板、または半導体ウエハ用のバルク基板で実装されたものなど他の材料であってもよい。キャリア基板４６０の活性表面上に絶縁層４６２が堆積され得る。絶縁層４６２は、酸化物または他の適切な絶縁材料であってもよい。コンタクト層４２０の第１の誘電体層は、絶縁層４６２上に堆積され得る。コンタクト層４２０は、酸化物、窒化物、または他の類似の絶縁体材料を含むパッシベーション層であってもよく、信号を絶縁し、様々な回路および導電性素子を保護し得る。
【００４３】
図４Ｂにおいて、再配線層４４０とアクティブダイ４０２との間で信号をルーティングするための導電性相互接続層４３０は、コンタクト層４２０の第１の誘電体層上に導電性材料（たとえば、銅）を堆積させることによって形成される。導電性相互接続層４３０は、導電性部分４３０ａ、４３０ｂ、および４３０ｃを含み得る。導電性部分４３０ａ、４３０ｂ、および４３０ｃは、第１のＢＥＯＬ相互接続層（たとえば、Ｍ１）を使用して形成され得る。この構成では、導電性部分４３０ａ、４３０ｂ、および４３０ｃは、バリアライナー４３２（たとえば、４３２ａ、４３２ｂ、４３２ｃ）によって部分的に囲まれている。バリアライナー４３２は、キャリア基板４６０に面する導電性部分４３０ａ、４３０ｂ、および４３０ｃの側壁および第１の面上に配置される。しかしながら、バリアライナー４３２は、キャリア基板４６０とは反対の方向を向いている導電性部分４３０ａ、４３０ｂ、および４３０ｃの第２の面上に配置されていない。バリアライナー４３２（たとえば、タンタル）は、導電性相互接続層４３０の製造プロセス中に鋳物工場によって提供される。
【００４４】
図４Ｃでは、コンタクト層４２０の追加の誘電体層が堆積される。コンタクト層４２０の誘電体層は、窒化物層（たとえば、シリコン窒化物（ＳｉＮ））で構成され得る。バリアライナー４３２によって覆われていない導電性部分４３０ａ、４３０ｂ、および４３０ｃの第２の面を露出させるために、コンタクト層４２０の誘電体材料内の１つまたは複数の開口部４２６ａ、４２６ｂ、４２６ｃが形成される。たとえば、導電性部分４３０ａ、４３０ｂ、および４３０ｃの露出部分は、再配線層の導電性ルーティング層に結合するための接触領域を画定し得る。
【００４５】
図４Ｄ〜図４Ｉでは、再配線層（たとえば、図４Ｌおよび図４Ｍに示される４４０）の第１の導電性ルーティング層４４２がコンタクト層４２０上に形成される。再配線層は、全厚ウエハ（たとえば、キャリア基板４６０）上に形成される裏面再配線層（ＢＲＤＬ）であってもよい。本開示の一態様によれば、ＨＤＦＯパッケージ構造４００に１つまたは複数のアクティブダイを取り付ける前に、再配線層が形成される。再配線層は、コンタクト層４２０の誘電体層上に形成されてもよい。再配線層の形成は、ビアまたは他の相互接続（たとえば、導電性パッド、導電性トレースなど）によって導電性ルーティング層を形成し、導電性ルーティング層を相互接続することを含む。
【００４６】
図４Ｄでは、第１の導電性ルーティング層４４２がコンタクト層４２０上に形成される。第１の導電性ルーティング層４４２は、第２のＢＥＯＬ相互接続（たとえば、Ｍ２）を使用して形成され得る。第１の導電性ルーティング層４４２を形成することは、導電性相互接続層４３０へのコンタクトの形成を含む。たとえば、第２のビア４２４は、開口部４２６ｂのうちの１つと導電性部分４３０ｂのうちの１つの第２の面上に導電性材料を堆積させることによって形成され得る。第２のビア４２４は、第１のＢＥＯＬビア（Ｖ１）を使用して形成され得る。第２のビア４２４は、複合スルーシリコンビアを形成するためのプロセスを使用するのではなく、コンタクト層４２０内の開口部４５０ｂに導電性材料を堆積させることによって形成される。第１の導電性ルーティング層４４２は、コンタクト層４２０の表面上の第２のビア４２４上およびバリアライナー４３２ｄ上に形成される。
【００４７】
図４Ｅでは、再配線層４４０の第１の材料層（たとえば、ポリマー誘電体材料）が、コンタクト層４２０上および第１の導電性ルーティング層４４２の各部分上に堆積される。たとえば、第１の層ポリマー誘電体が、第１の導電性ルーティング層４４２の部分上に堆積される。
【００４８】
図４Ｆでは、第１の導電性ルーティング層４４２の表面を露出させるために、再配線層４４０の第１の材料層内に開口部が形成される。この例では、再配線層４４０の第１の材料層は、第１の導電性ルーティング層４４２の接触領域を露出させる開口部４４１を含む。第１の導電性ルーティング層４４２の接触領域は、キャリア基板４６０とは反対の方向を向いている。
【００４９】
図４Ｇでは、再配線層４４０の第２の導電性ルーティング層４４６は、再配線層４４０の第１の材料層上に形成される。第２の導電性ルーティング層４４６は、導電性部分を含む第２のＢＥＯＬ相互接続（たとえば、Ｍ２）を使用して形成され得る。第２の導電性ルーティング層４４６を形成することは、再配線層４４０の第１の材料層上に再配線導電性部分を形成することを含む。たとえば、第２の導電性ルーティング層４４６の接触領域は、第３のビア４４４を介して第１の導電性ルーティング層４４２の接触領域に結合される。第３のビア４４４は、再配線層４４０の第１の材料層内の開口部４４１に形成される。第３のビア４４４は、第２のＢＥＯＬビア（たとえば、Ｖ２）として形成され得る。
【００５０】
図４Ｈでは、再配線層４４０の第２の材料層は、再配線層４４０の第１の材料層上に堆積される。再配線層４４０の第２の材料層は、第２の導電性ルーティング層４４６の各部分上に堆積される。たとえば、ポリマー誘電体材料の第２の層は、第２の導電性ルーティング層４４６の各導電性部分上、および再配線層４４０のポリマー誘電体材料の第１の層上に堆積される。
【００５１】
図４Ｉでは、第２の導電性ルーティング層４４６の表面を露出させるために、再配線層４４０の第２の材料層内に開口部４４３が形成される。この例では、開口部４４３は、第２の導電性ルーティング層４４６の接触領域を露出させる。第２の導電性ルーティング層４４６の露出された接触領域は、外部デバイスに接続するために準備され得る。本開示の一態様では、第２の導電性ルーティング層４４６の接触領域は、ボールグリッドアレイ（ＢＧＡ）相互接続構造に従って構成され得る。たとえば、第２の導電性ルーティング層４４６の接触領域は、ボールグリッドアレイ（ＢＧＡ）相互接続構造を外部デバイスに接続するためのアンダーフィル相互接続層を受けるように構成され得る。
【００５２】
図４Ｊでは、外部デバイスへのＨＤＦＯパッケージ構造４００の接続を可能にするために、開口部４４３に導電性材料が堆積され得る。この構成では、アンダーフィル相互接続層４４８（たとえば、アンダーバンプメタライゼーション（ＵＢＭ）層、シード層など）が第２の導電性ルーティング層４４６の開口部４４３および接触領域４７０ｂに堆積される。アンダーフィル相互接続層４４８は、外部デバイスに接続するための第１の導電性相互接続部（たとえば、図４Ｍの４５０）を受けるように構成され得る。
【００５３】
図４Ｋでは、キャリア基板４６０を除去することによって、ＨＤＦＯパッケージ構造４００を所望の厚さまで薄くすることができる。たとえば、キャリア基板４６０および他の層（たとえば、絶縁層４６２および／またはコンタクト層４２０の誘電体層の一部）が除去され得る。これらの層は、平坦化プロセスまたは他のプロセス（たとえば、研削、研磨またはエッチング）によって除去され得る。キャリア基板４６０および絶縁層４６２の除去は、コンタクト層４２０の表面を露出させる。導電性相互接続層４３０の導電性部分４３０ｂのうちの１つの上にバリアライナー部分４３２ｂを露出させるために、コンタクト層４２０の誘電体層内に開口部４２５が形成される。開口部４４５は、再配線層４４０とは反対の方向を向くバリアライナー４３２のバリアライナー部分４３２ｂの接触領域を露出させる。この露出した接触領域は、アクティブダイをＨＤＦＯパッケージ構造４００に結合するための相互接続部と嵌合するように構成され得る。
【００５４】
図４Ｌでは、第１のビア４２２は、開口部４２５内に導電性材料（たとえば、銅）を堆積させることによって形成される。第１のビア４２２上およびコンタクト層４２０上に、第２の導電性相互接続部（たとえば、図４Ｍの第２の導電性相互接続部４１０）の第１の導電性部分４０４（たとえば、導電性トレースまたはコンタクトパッド）が形成される。第１のビア４２２および第１の導電性部分４０４は、デュアルダマシンプロセスによって形成され得る。第１のビア４２２および第１の導電性部分３０４は、アンダーフィル相互接続層（たとえば、ＵＢＭ層）であってもよい。第１の導電性部分４０４は、図４Ｍに示されるように、導電性ピラー、またはアクティブダイをＨＤＦＯパッケージ構造４００に結合するための他の同様の相互接続部と結合するように構成され得る。
【００５５】
図４Ｍでは、アクティブダイ４０２は、第２の導電性相互接続部４１０（たとえば、前面）を介してＨＤＦＯパッケージ構造４００に結合される。本開示の一態様では、第２の導電性相互接続部４１０は、ピラー形状を有し、第１の導電性部分３０４（たとえば、導電性トレースまたはコンタクトパッド）、第２の導電性部分３０６（たとえば、はんだ材料）、および第３の導電性部分３０８（たとえば、アクティブダイ３０２の導電性ピラー）を含む。この構成では、第１の導電性部分４０４、第２の導電性部分４０６、および第３の導電性部分４０８の組合せが、アクティブダイ４０２とＨＤＦＯパッケージ構造４００との間の導電性ピラー相互接続部を形成する。
【００５６】
図５Ａ〜図５Ｆは、本開示の態様による製造の様々な段階における別のＨＤＦＯパッケージ構造５００を示す。図４Ａ〜図４Ｍと同様に、図５Ａ〜図５Ｆは、ＨＤＦＯパッケージ構造５００の製造のための順次プロセスを示す。
【００５７】
図５Ａから始まり、第１のキャリア基板（たとえば、半導体ウエハ）５６０が提供される。絶縁層５６２は、第１のキャリア基板５６０の表面５４４上に堆積され得る。コンタクト層５２０の第１の誘電体層は、絶縁層５６２上に堆積され得る。コンタクト層５２０の第１の誘電体層は、酸化物、窒化物、または他の類似の絶縁体材料を含むパッシベーション層であってもよく、信号を絶縁し、様々な回路および導電性素子を保護し得る。
【００５８】
図５Ｂにおいて、再配線層とアクティブダイとの間で信号をルーティングするための導電性相互接続層５３０は、コンタクト層５２０の第１の誘電体層上に堆積される。たとえば、導電性相互接続層５３０は、導電性部分を含む第１のＢＥＯＬ相互接続層（たとえば、Ｍ１）であってもよい。コンタクト層５２０の第２の誘電体層は、第１の誘電体層上および導電性相互接続層５３０上に堆積される。導電性部分４２０ａ、４２０ｂ、および４２０ｃと同様に、導電性部分５２０ａ、５２０ｂ、および５２０ｃは、バリアライナー５３２（５３２ａ、５３２ｂ、５３２ｃ）によって部分的に囲まれ得る。バリアライナー５３２（たとえば、鋳物工場からの）は、タンタルまたは他の適切な障壁材料であってもよい。
【００５９】
図４Ｄ〜図４Ｉと同様に、図５Ｃは、コンタクト層５２０上に形成され、導電性相互接続層５３０の導電性部分５３０ｂに結合された再配線層５４０を示す。上述のように、再配線層５４０は、１つまたは複数のアクティブダイをＨＤＦＯパッケージ構造５００に取り付ける前に形成される。再配線層５４０を形成することは、導電性ルーティング層（たとえば５４２、５４６）を形成し、ビア（たとえば、５２４、５４４）または他の同様の相互接続によって導電性ルーティング層（たとえば５４２、５４６）を相互接続することを含む。
【００６０】
たとえば、第１の導電性ルーティング層５４２（たとえば、Ｍ２）がコンタクト層５２０上に形成され、第２のビア５２４（たとえば、Ｖ１）を使用して導電性相互接続層５３０の導電性部分５３０ｂに結合される。第２の導電性ルーティング層５４６（たとえば、Ｍ３）は、第１のポリマー誘電体層上に形成され、第３のビア５２４（たとえば、Ｖ２）を使用して第１の導電性ルーティング層５２６に結合される。
【００６１】
第２の導電性ルーティング層５４６の接触領域は、ＨＤＦＯパッケージ構造５００を１つまたは複数の外部デバイスに接続するための導電性相互接続部に結合され得る。本開示の一態様では、第２の導電性ルーティング層５４６の接触領域は、ボールグリッドアレイ（ＢＧＡ）相互接続構造に従って構成され得る。たとえば、第２の導電性ルーティング層５４６の接触領域は、ボールグリッドアレイ（ＢＧＡ）相互接続構造を１つまたは複数の外部デバイスに接続するためのはんだ相互接続部を受けるように構成され得る。本開示の一態様では、アンダーフィル相互接続層５４８（たとえば、裏面ＵＢＭ層）が、第２の導電性ルーティング層５４６の接触領域上に堆積される。たとえば、アンダーフィル相互接続層５４８は、第２の導電性ルーティング層５４６の接触領域上に堆積され得る。
【００６２】
本開示のいくつかの態様では、残りのプロセスを実行するために、（図５Ｄに示されるように）第２のキャリア基板５７０がＨＤＦＯパッケージ構造５００に取り付けられ得る。
【００６３】
図５Ｄでは、ＨＤＦＯパッケージ構造５００が所望の厚さになるように、ＨＤＦＯパッケージ構造５００の層が除去される。ＨＤＦＯパッケージ構造５００の層は、第２のキャリア基板５７０の支持とともに除去される。上記のように、第２のキャリア基板５７０は、層を除去しながらＨＤＦＯパッケージ構造５００の支持を提供する。第２のキャリア基板５７０は、除去された第１のキャリア基板５６０と反対側のＨＤＦＯパッケージ構造５００の露出面に取り付けられ得る。たとえば、第２のキャリア基板５７０は、第１のキャリア基板５６０および他の層（たとえば、絶縁層５６２およびコンタクト層５２０の誘電体層）を除去するための構造剛性またはベースを提供するように構成され得る。これらの層は、平坦化プロセスまたは他の同様のプロセス（たとえば、研削、研磨またはエッチング）によって除去され得る。
【００６４】
あるいは、層の除去は、図５Ｅに示されるように、コンタクト層５２０の表面を露出させるために、第１のキャリア基板５６０および絶縁層５６２を除去することを含み得る。
【００６５】
図５Ｅでは、アクティブダイ５０２は、１つまたは複数の相互接続部によってＨＤＦＯパッケージ構造５００に結合される。この構成では、コンタクト層５２０内に第１のビア５２２（たとえばＶ０）が形成される。第１のビア５２２は、シード層またはアンダーフィル相互接続層５０４でライニングされ得る。第１のビア５２２は、アクティブダイをＨＤＦＯパッケージ構造５００に結合するために、第２の導電性相互接続部５１０に位置合わせされる。たとえば、アクティブダイ５０２をＨＤＦＯパッケージ構造５００に結合するためのコンタクトパッド５０８と結合するために、はんだ材料がアンダーフィル相互接続層５０４上に堆積され得る。
【００６６】
図５Ｆでは、モールド材料５８０は、再配線層５４０に対向するアクティブダイ５０２の表面に結合される。本開示の態様によるＨＤＦＯパッケージ構造は、図４Ａ〜図４Ｍおよび図５Ａ〜図５Ｆに示される層の数に限定されないことを認識されたい。
【００６７】
図６は、本開示の一態様による高密度ファンアウト（ＨＤＦＯ）パッケージ構造を製造するための方法６００を示すフロー図である。ブロック６０２において、コンタクト層がキャリア基板上に製造される。コンタクト層は、たとえば、図３および図４Ｍに示されるように、第１の面上にバリアライナーを有する導電性相互接続層を含む。ブロック６０４において、再配線層（ＲＤＬ）が製造される。ＲＤＬは、第１の導電性相互接続部を導電性相互接続層に結合するように構成された導電性ルーティング層を含む。ブロック６０６において、キャリア基板を除去した後に、バリアライナー上に第１のビアを形成するために、コンタクト層の開口内に導電性材料が堆積される。たとえば、図４Ｋおよび図４Ｌに示されるように、第１のビア４２２は、キャリア基板４６０を除去した後に形成される。ブロック６０８において、アクティブダイは、第２の導電性相互接続部を使用してビアに取り付けられる。この構成では、たとえば、図４Ｍに示されるように、導電性相互接続層４３０の第１の面上のバリアライナー４３２がアクティブダイ４０２に面する。
【００６８】
一構成では、高密度ファンアウトパッケージ（ＨＤＦＯ）パッケージ構造は、第１の導電性相互接続部を導電性相互接続層に結合するための手段を含む。この構成では、導電性相互接続層の第２の面が結合手段に面し、導電性相互接続層の第１の面がアクティブダイに面する。本開示の一態様では、結合手段は、図４Ｍおよび図５Ｆの再配線層４４０／５５０であり、結合手段によって列挙される機能を実行するように構成される。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたデバイスまたは任意の層であってよい。
【００６９】
本開示の態様によるＨＤＦＯパッケージ構造は、複数のアクティブダイまたはシングルチップ構造を含む。ＨＤＦＯパッケージ構造は、チップの最後の取り付けプロセスに従って製造され得る。チップの最後の取り付けプロセスは、再配線層が形成された後、アクティブダイをＨＤＦＯパッケージ構造に取り付けることを含む。たとえば、再配線層は、欠陥のある再配線層への取り付けを回避するためにアクティブダイが取り付けられる前にテストを介して検証され得る。
【００７０】
本開示の一態様では、ＨＤＦＯパッケージ構造は、導電性相互接続層を含むコンタクト層を含む。導電性相互接続層は、アクティブダイに面する第１の面と、再配線層に面する第２の面とを含み得る。第１の導電性相互接続部（たとえば、ボールグリッドアレイ（ＢＧＡ））は、ＨＤＦＯパッケージ構造を外部デバイスに結合し得る。導電性ライナーは、導電性相互接続層の第１の面上に配置され得る。導電性ライナーは、タンタルのバリアまたはシードライナーであり得る。バリアライナーは、アクティブダイへの相互接続部の形成（たとえば、電気めっき）中に、導電性相互接続層の保護を提供し得る。
【００７１】
再配線層（ＲＤＬ）は、コンタクト層の導電性相互接続層に結合される。再配線層は、ファンアウトルーティング層であり得る。再配線層は、第１の導電性相互接続部を導電性相互接続層に結合するように構成された導電性ルーティング層を含む。上述したように、再配線層は、再配線層の形成中のアクティブダイの損傷を回避するために、アクティブダイを取り付ける前に形成される。再配線層は、全厚ウエハ上に形成された裏面再配線層（ＢＲＤＬ）とすることができる。裏面再配線層にＨＤＦＯパッケージ構造を実装することにより、アクティブダイの歩留まりが向上し、ＨＤＦＯパッケージ構造の歪みが低減する。
【００７２】
アクティブダイの第２の導電性相互接続部を相互接続するために、ビアがバリアライナーに結合され得る。導電性材料は、１つまたは複数の導電性相互接続部を含み得る。たとえば、第２の導電性材料は、アンダーバンプ導電性相互接続部、はんだ材料および／または導電性ピラーを含み得る。アンダーバンプ導電性相互接続部は、バリアライナーの表面を露出させる導電層内の開口部に配置され得る。導電性ピラーは、ダイのコンタクトパッドに結合され得る。はんだ材料は、アンダーバンプ導電性相互接続部と導電性ピラーとの間にある。アンダーバンプ導電性相互接続部および導電性ピラーは、銅であってもよい。
【００７３】
図７は、本開示の態様が有利に利用され得る例示的ワイヤレス通信システム７００を示すブロック図である。例示のために、図７は、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを理解されよう。リモートユニット７２０、７３０および７５０は、開示されたＨＤＦＯパッケージ構造を含むＩＣデバイス７２５Ａ、７２５Ｃおよび７２５Ｂを含む。基地局、スイッチングデバイス、およびネットワーク機器などの他のデバイスは、開示されたＨＤＦＯパッケージ構造をさらに含むことができることを認識されよう。図７は、基地局７４０からリモートユニット７２０、７３０、および７５０への順方向リンク信号７８０、ならびに、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７９０を示す。
【００７４】
図７では、リモートユニット７２０は携帯電話として示され、リモートユニット７３０はポータブルコンピュータとして示され、かつリモートユニット７５０は、ワイヤレスローカルループシステムにおける固定位置遠隔ユニットとして示されている。たとえば、リモートユニット７２０、７３０、および７５０は、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、通信デバイス、携帯情報端末（ＰＤＡ）などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶する、もしくは取り出す他のデバイス、またはそれらの組合せであってよい。図７は本開示の態様によるリモートユニットを示すが、本開示はこれらの例示的に示されるユニットに限定されない。本開示の態様は、開示されたデバイスを含む、多くのデバイスにおいて適切に採用され得る。
【００７５】
図８は、上で開示されたデバイスのような、半導体コンポーネントの回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計ワークステーション８００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを含むハードディスク８０２を含む。設計用ワークステーション８００はまた、回路８０６、またはＨＤＦＯパッケージ構造などの半導体構成要素８０８の設計を容易にするためにディスプレイ８０４を含む。記憶媒体８１０が、回路８０６または半導体構成要素８０８の設計を有形に記憶するために設けられる。回路８０６または半導体構成要素８０８の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体８１０上に記憶することができる。記憶媒体８１０は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。それに加えて、設計ワークステーション８００は、記憶媒体８１０から入力を受け入れ、記憶媒体８０４に出力を書き込むための駆動装置８１２を含む。
【００７６】
記憶媒体８１０上に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含み得る。記憶媒体８１０上のデータを与えることは、半導体ウエハを設計するためのプロセス数を減らすことによって、回路８０６または半導体構成要素８０８の設計を容易にする。
【００７７】
ファームウェアおよび／またはソフトウェアの実装形態の場合、方法は、本明細書で説明する機能を実行するモジュール（たとえば、手順、機能など）を用いて実施され得る。本明細書で説明する方法を実施する際に、命令を有形に具現する機械可読媒体が使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され得、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内またはプロセッサユニットの外部に実装され得る。本明細書では、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定すべきではない。
【００７８】
ファームウェアおよび／またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてよい。例として、データ構造体で符号化されたコンピュータ可読媒体、およびコンピュータプログラムで符号化されたコンピュータ可読媒体がある。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスできる入手可能な媒体とすることができる。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用され得るとともに、コンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザーを用いて光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。
【００７９】
コンピュータ可読媒体に記憶することに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを表す信号を有する送受信器を含むことができる。命令およびデータは、１つまたは複数のプロセッサに、請求項に概説される機能を実施させるように構成される。
【００８０】
本開示およびその利点が詳細に説明されたが、添付の特許請求の範囲によって定義される本開示の技術から逸脱することなく、明細書で様々な変更、置換、および改変が行われ得ることを理解されたい。たとえば、「上」や「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指し得る。その上、本出願の範囲は、本明細書において説明されたプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実行するかまたは実質的にそれと同じ結果を達成する、現存するかまたは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをそれらの範囲内に含むことを意図する。
【００８１】
本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合があることは、当業者であればさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、全般にそれらの機能に関してこれまで説明されてきた。そのような機能性がハードウェアとして実装されるか、ソフトウェアとして実装されるかは、特定の用途およびシステム全体に課せられる設計制約によって決まる。当業者は、上述の機能を特定の適用例ごとに様々な方法で実現できるが、そのような実装上の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
【００８２】
本明細書の開示に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、本明細書において説明された機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタロジック、個別のハードウェア構成要素、またはそれらの任意の組合せを用いて、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであってもよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
【００８３】
本開示に関連して説明された方法またはアルゴリズムのステップは、ハードウェアにおいて直接、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せにおいて実施することができる。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に存在することができる。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体は、プロセッサに一体化され得る。プロセッサおよび記憶媒体は、ＡＳＩＣに存在する場合がある。ＡＳＩＣは、ユーザ端末に存在し得る。代替形態では、プロセッサおよび記憶媒体は、個別構成要素としてユーザ端末内に存在してもよい。
【００８４】
１つまたは複数の例示的な設計では、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装される場合がある。ソフトウェアで実装される場合、機能は、１つもしくは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムのある場所から別の場所への転送を容易にする任意の媒体を含む通信媒体との両方を含む。記憶媒体は、汎用コンピュータまたは専用コンピュータによってアクセスできる任意の入手可能な媒体とすることができる。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用され得るとともに、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスできる任意の他の媒体を含むことができる。また、任意の接続も厳密にはコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用してウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用するとき、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は、通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）は、データをレーザーで光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲に含まれるべきである。
【００８５】
本開示の上記の説明は、当業者が本開示を実施するかまたは使用することを可能にするために提供される。本開示に対する種々の変更が、当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲を逸脱することなく、他の変形形態に適用される場合がある。したがって、本開示は、本明細書に記載の例および設計に限定されることを意図するものではなく、本明細書で開示される原理および新規の特徴と一致する最も広い範囲が与えられるべきである。
【符号の説明】
【００８６】
１００  ウエハ
１０２  配向
１０４  ダイシングライン
１０６  ダイ
２００  基板
２０２  ウェル
２０４  ウェル
２０６  ウェル
２０８  ウェル
２１０  層
２１２  層
２１４  層
３００  ＨＤＦＯパッケージ構造
３０２  アクティブダイ
３０４  第１の導電性部分
３０６  第２の導電性部分
３０８  第３の導電性部分
３１０  第２の導電性相互接続部
３２０  コンタクト層
３２２  第１のビア
３２４  第２のビア
３２６  第１の導電性ルーティング層
３３０  導電性相互接続層
３３２  バリアライナー
３４０  再配線層
３４２  導電性ルーティング層
３４４  導電性ルーティング層
３４６  導電性ルーティング層
３４８  アンダーフィル相互接続層
３５０  第１の導電性相互接続部
４００  ＨＤＦＯパッケージ構造
４０２  アクティブダイ
４０４  第１の導電性部分
４１０  第２の導電性相互接続部
４２０  コンタクト層
４２２  第１のビア
４２４  第２のビア
４２５  開口部
４２６ａ  開口部
４２６ｂ  開口部
４２６ｃ  開口部
４３０  導電性相互接続層
４３２  バリアライナー
４４０  再配線層
４４１  開口部
４４２  第１の導電性ルーティング層
４４４  第３のビア
４４６  第２の導電性ルーティング層
４４８  アンダーフィル相互接続層
４５０ｂ  開口部
４６０  キャリア基板
４６２  絶縁層
４７０ｂ  接触領域
５００  ＨＤＦＯパッケージ構造
５０２  アクティブダイ
５０８  コンタクトパッド
５１０  第２の導電性相互接続部
５２０  コンタクト層
５２２  第１のビア
５２４  ビア
５３０  導電性相互接続層
５３２  バリアライナー
５４０  再配線層
５４２  導電性ルーティング層
５４４  表面
５４４  ビア
５４６  導電性ルーティング層
５４８  アンダーフィル相互接続層
５６０  キャリア基板
５６２  絶縁層
５７０  第２のキャリア基板
５８０  型材料
７２０  リモートユニット
７２５  ＩＣデバイス
７３０  リモートユニット
７４０  基地局
７５０  リモートユニット
７８０  順方向リンク信号
７９０  逆方向リンク信号
８００  設計ワークステーション
８０２  ハードディスク
８０４  ディスプレイ
８０６  回路
８０８  半導体構成要素
８１０  記憶媒体
８１２  駆動装置
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
0006672285.tif 000006
【図４Ｃ】
0006672285.tif 000007
【図４Ｄ】
0006672285.tif 000008
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
0006672285.tif 000013
【図４Ｊ】
0006672285.tif 000014
【図４Ｋ】
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【図４Ｌ】
0006672285.tif 000016
【図４Ｍ】
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【図５Ａ】
0006672285.tif 000018
【図５Ｂ】
0006672285.tif 000019
【図５Ｃ】
0006672285.tif 000020
【図５Ｄ】
0006672285.tif 000021
【図５Ｅ】
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【図５Ｆ】
0006672285.tif 000023
【図６】
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【図７】
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【図８】
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