(57)【特許請求の範囲】
【請求項１】
プログラマブル集積回路（ＩＣ）用の相互接続回路であって、
前記プログラマブルＩＣ内のノードから受信するように結合された入力端子と、
前記プログラマブルＩＣ内の別のノードに送信するように結合された出力端子と、
前記プログラマブルＩＣのメモリセルから受信するように結合された第１制御端子および第２制御端子と、
前記入力端子と前記出力端子との間におよび前記第１制御端子と前記第２制御端子とに結合された相補型金属酸化物半導体（ＣＭＯＳ）パスゲートとを備え、
前記ＣＭＯＳパスゲートは、閾値電圧を有するように形成されたＮチャネルトランジスタおよび、低閾値電圧を有するように形成されたＰチャネルトランジスタを含み、前記Ｎチャネルトランジスタの前記閾値電圧および前記Ｐチャネルトランジスタの前記低閾値電圧の各々は、前記プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される複数の閾値電圧から選択され、
前記Ｐチャネルトランジスタは、第１供給電圧に結合されたボディ端子を含み、
前記Ｎチャネルトランジスタは、前記第１供給電圧に関する基準電圧に結合されたボディ端子を含み、
前記Ｐチャネルトランジスタのゲート端子には、接地電圧と第２供給電圧との間で切り替わる第１制御信号が結合され、
前記第２供給電圧は、前記Ｐチャネルトランジスタの前記ボディ端子に結合された前記第１供給電圧よりも高く、前記Ｐチャネルトランジスタをバンド間トンネル領域に動作させる電圧よりも低く、
前記Ｎチャネルトランジスタのゲート端子には、前記基準電圧と、前記入力端子に結合された入力信号の供給電圧よりも高い第３供給電圧との間で切り替わる第２の制御信号が結合される、相互接続回路。
【請求項２】
前記ＣＭＯＳパスゲートは、前記Ｐチャネルトランジスタと並列に結合された前記Ｎチャネルトランジスタを含み、
前記Ｎチャネルトランジスタは、前記入力端子に結合された第１端子と、前記出力端子に結合された第２端子と、前記第１制御端子に結合されたゲート端子とを含み、
前記Ｐチャネルトランジスタは、前記入力端子に結合された第１端子と、前記出力端子に結合された第２端子と、前記第２制御端子に結合されたゲート端子とを含む、請求項１に記載の相互接続回路。
【請求項３】
前記ＣＭＯＳパスゲートと前記出力端子との間に結合されたドライバをさらに備える、請求項１〜２のいずれか一項に記載の相互接続回路。
【請求項４】
前記プログラマブルＩＣの別のメモリセルから受信するように、第２入力端子と前記出力端子との間におよび第３制御端子と第４制御端子とに結合された、さらなるＣＭＯＳパスゲート回路をさらに備え、
前記さらなるＣＭＯＳパスゲート回路は、低閾値電圧を有するように形成されたＰチャネルトランジスタを含む、請求項１〜３のいずれか一項に記載の相互接続回路。
【請求項５】
プログラマブルＩＣ内のノードを選択的に接続する方法であって、
相補型金属酸化膜半導体（ＣＭＯＳ）パスゲート回路の入力端子で、入力ノードからの入力信号を受信するステップを含み、前記ＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備え、前記Ｎチャネルトランジスタは閾値電圧を有し、前記Ｐチャネルトランジスタは低閾値電圧を有し、前記Ｎチャネルトランジスタの前記閾値電圧および前記Ｐチャネルトランジスタの前記低閾値電圧の各々は、前記プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される複数の閾値電圧から選択され、
第１供給電圧を前記Ｐチャネルトランジスタのボディ端子に供給するステップと、
前記第１供給電圧に関する基準電圧を前記Ｎチャネルトランジスタのボディ端子に供給するステップと、
前記プログラマブルＩＣのメモリセルからの第１制御信号を用いて、前記Ｐチャネルトランジスタのゲート端子を駆動するステップとを含み、前記第１制御信号は、接地電圧と第２供給電圧との間で切り替わり、前記第２供給電圧は、前記Ｐチャネルトランジスタの前記ボディ端子に結合された前記第１供給電圧よりも高く、前記Ｐチャネルトランジスタをバンド間トンネル領域に動作させる電圧よりも低く、
前記基準電圧と、前記入力端子に結合された入力信号の供給電圧よりも高い第３供給電圧との間で切り替わる、前記メモリセルからの第２制御信号を用いて、前記Ｎチャネルトランジスタのゲート端子を駆動するステップと、
前記第１制御信号および前記第２制御信号に応答して、前記ＣＭＯＳパスゲート回路からの出力信号を出力ノードに供給するステップとを含む、方法。
【請求項６】
さらなるＣＭＯＳパスゲート回路の入力端子で、別の入力ノードからの別の入力信号を受信するステップを含み、前記さらなるＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備え、前記さらなるＣＭＯＳパスゲート回路の前記Ｐチャネルトランジスタは、低閾値電圧を有するように構成され、
前記プログラマブルＩＣのさらなるメモリセルからの第３制御信号を用いて、前記さらなるＣＭＯＳパスゲートの前記Ｎチャネルトランジスタのゲート端子を駆動するステップと、
前記さらなるメモリセルからの第４制御信号を用いて、前記さらなるＣＭＯＳパスゲートの前記Ｐチャネルトランジスタのゲート端子を駆動するステップとをさらに含む、請求項５に記載の方法。
【請求項７】
前記プログラマブルＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備え、
前記入力ノードおよび前記出力ノードの各々は、前記ＦＰＧＡのロジック素子または相互接続セグメントを含む、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、一般的に電子回路に関し、特にプログラマブル集積回路用の低閾値電圧Ｐチャネルトランジスタを備える相互接続回路に関する。
【背景技術】
【０００２】
背景
集積回路（ＩＣ）を実装して、特定の機能を実行することができる。一種類のＩＣとして、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のようなプログラマブルＩＣが挙げられる。ＦＰＧＡは、通常、整列されたプログラム可能なタイルを含む。これらのプログラマブルタイルは、例えば、入力／出力ブロック（ＩＯＢ）、構成可能ロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。さまざまなロジック素子は、プログラマブル相互接続構造によって、相互接続することができる。プログラマブル相互接続構造は、構成メモリ内の静的メモリセルを介してプログラム可能な相互接続回路の間に位置する多数の相互接続セグメントを含む。プログラムされた相互接続回路を使用して、相互接続セグメントおよびロジック素子を選択的に相互接続することができる。相互接続回路は、入力ノードを出力ノードに選択的に接続するトランジスタパスゲートを含むことができる。トランジスタのパスゲートによりもたらした相互接続遅延は、ＦＰＧＡの性能を大きく妨げるボトルネックである。
【発明の概要】
【課題を解決するための手段】
【０００３】
概要
低閾値電圧Ｐチャネルトランジスタを備えるプログラマブル集積回路（ＩＣ）用の相互接続回路が記載される。一例示的な実現例において、プログラマブルＩＣ用の相互接続回路は、プログラマブルＩＣ内のノードから受信するように結合された入力端子と、プログラマブルＩＣ内の別のノードに送信するように結合された出力端子と、プログラマブルＩＣのメモリセルから受信するように結合された第１制御端子および第２制御端子と、入力端子と出力端子との間におよび第１制御端子と第２制御端子とに結合された相補型金属酸化物半導体（ＣＭＯＳ）パスゲートとを備える。ＣＭＯＳパスゲートは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成されたＰチャネルトランジスタを含む。
【０００４】
別の例示的な実現例において、プログラマブルＩＣは、相互接続セグメント、構成メモリセル、および構成メモリセルの一部によってプログラム可能な相互接続回路を介して相互接続セグメントに結合されたロジック素子を含む。第１相互接続回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備える第１ＣＭＯＳパスゲート回路を含む。Ｐチャネルトランジスタは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成される。
【０００５】
別の例示的な実現例において、プログラマブルＩＣ内のノードを選択的に結合する方法は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備えるＣＭＯＳパスゲート回路の入力端子で、入力ノードから入力信号を受信するステップを含む。Ｐチャネルトランジスタは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成される。この方法は、プログラマブルＩＣのメモリセルからの第１制御信号を用いて、Ｎチャネルトランジスタのゲート端子を駆動するステップと、メモリセルからの第２制御信号を用いて、Ｐチャネルトランジスタのゲート端子を駆動するステップと、第１制御信号および第２制御信号に応答して、ＣＭＯＳパスゲート回路からの出力信号を出力ノードに結合するステップとを含む。
【０００６】
上記に列挙した特徴を詳細に理解するように、上記の簡単な概要のより詳細な説明は、例示的な実現例を参照して記載され、その一部が添付の図面に示される。留意すべきことは、添付の図面は、代表的な実現例のみを示し、発明の範囲を限定するものとして考えるべきではないことである。
【図面の簡単な説明】
【０００７】
【図１】一例示的な実現例に従って、プログラマブルＩＣの構造を示す図である。
【図２】一例示的な実現例に従って、相互接続回路を示すブロック図である。
【図３】一例示的な実現例に従って、プログラマブルＩＣの一部分を示すブロック図である。
【図４】一例示的な実現例に従って、プログラマブルＩＣ内のノードを選択的に接続する方法を示す流れ図である。
【図５】一例示的な実現例に従って、２つのＰチャネルトランジスタのソース−ゲート電圧とドレイン電流との関係を示すグラフである。
【発明を実施するための形態】
【０００８】
容易に理解するために、可能であれば、同一の参照番号を使用して、図面に共通する同一の要素を示す。一実施例の要素は、他の実施例に有益に組み込むことができると考えられる。
【０００９】
詳細な説明
低閾値電圧Ｐチャネルトランジスタを備えるプログラマブル集積回路（ＩＣ）用の相互接続回路が記載される。例示的な実現例において、相互接続回路は、１つ以上の高性能相補型金属酸化物半導体（ＣＭＯＳ）パスゲート回路を含む。これらのＣＭＯＳパスゲート回路は、メモリセルによって制御され、プログラマブルＩＣの入力ノードを出力ノードに選択的に結合する。各入力ノードおよび各出力ノードは、プログラマブルＩＣ内の導体またはワイヤ、例えばロジック素子の端子またはプログラマブル相互接続構造の相互接続セグメントであってもよい。相互接続回路は、例えば、ロジック素子を相互接続セグメントに、ロジック素子を他のロジック素子に、または相互接続セグメントをプログラマブル相互接続構造内の他の相互接続セグメントに結合することができる。
【００１０】
各高性能ＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを含む。Ｐチャネルトランジスタは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成される。低閾値電圧Ｐチャネルトランジスタは、各ＣＭＯＳパスゲート回路を通る信号の遅延を低減することによって、相互接続回路の性能を向上させる。低閾値電圧ＰチャネルトランジスタがＣＭＯＳパスゲート回路を通るリーク電流を増加させるが、パスゲートリーク電流は、プログラマブル相互接続構造における総リーク電流の小さな成分である。さらに、いくつかの例において、Ｐチャネルトランジスタをバックバイアスすることによって、Ｐチャネルトランジスタがオフ状態にあるときの準閾値リーク電流を低減することができる。したがって、リーク電流の増加の正味影響は最小である一方、性能が大幅に向上する。高性能ＣＭＯＳパスゲート回路の低電圧閾値Ｐチャネルトランジスタを使用するワット当たりの性能のトレードオフは、プログラマブル相互接続構造の供給電圧を増加する技術またはプログラマブル相互接続構造のドライバに低閾値電圧トランジスタを使用する技術などの相互接続性能を向上させる他の技術よりも優れている。以下で、これらの態様および他の態様をさらに説明する。
【００１１】
図１を参照して、図１は、ＦＰＧＡ構造１００を示している。ＦＰＧＡ構造１００は、マルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能なロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、設定およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（例えば、設定ポートおよびクロックポート）、および他のプログラマブルロジック１０８、例えばデジタルクロックマネージャ、アナログ／デジタルコンバータおよびシステム監視ロジックなどの多数の異なるプログラム可能なタイルを含む。また、一部のＦＰＧＡは、専用プロセッサブロック（ＰＲＯＣ）１１０を含む。設定およびクロッキングロジック１０５は、ＦＰＧＡ構造１００の全体に分散された構成メモリセル（図示せず）を含む。
【００１２】
一部のＦＰＧＡにおいて、各プログラマブルタイルは、少なくとも１つのプログラム可能な相互接続素子（ＩＮＴ）１１１を含むことができる。図１の上部の例示によって示すように、プログラム可能な相互接続素子１１１は、同一タイル内のプログラム可能なロジック素子の入力端子および出力端子１２０への接続１２０を有する。また、各プログラマブル相互接続素子１１１は、同一タイルまたは他のタイル内の隣接するプログラマブル相互接続素子のセグメント１２２を相互接続するための接続を含む。さらに、各プログラマブル相互接続素子１１１は、ロジックブロック（図示せず）の間に位置する一般ルーティングリソースのセグメント１２４を相互接続するための接続を含む。一般ルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント１２４）のトラックを含むロジックブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般ルーティングリソースの相互接続セグメント（例えば、相互接続セグメント１２４）は、１つ以上のロジックブロックを跨る。プログラマブル相互接続素子１１１は、一般ルーティングリソースと共に、図示されたＦＰＧＡ用のプログラマブル相互接続構造構造（プログラマブル相互接続）を実現する。各プログラマブル相互接続素子１１１は、入力相互接続セグメントと出力相互接続セグメントとの間のさまざまな種類のスイッチ、例えばクロスポイントスイッチ、ブレークポイントスイッチおよび多重化スイッチなどを実現することができる相互接続回路を含むことができる。以下、図２を参照して、プログラマブル相互接続素子１１１に使用される例示的な相互接続回路を説明する。
【００１３】
例示的な実現例において、ＣＬＢ  １０２は、ユーザロジックを実現するようにプログラムすることができる構成可能なロジック素子（ＣＬＥ）１１２と、単一のプログラム可能な相互接続素子（ＩＮＴ）１１１とを含むことができる。ＢＲＡＭ  １０３は、１つ以上のプログラム可能な相互接続素子の他に、ＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。一般的には、タイルに含まれる相互接続素子の数は、タイルの高さに依存する。図示された例において、ＢＲＡＭタイルは、５つのＣＬＢと同様の高さを有するが、他の数（例えば、４つ）のＣＬＢと同様の高さを有してもよい。ＤＳＰタイル１０６は、適切な数のプログラム可能な相互接続素子の他に、ＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ  １０４は、たとえば、１つのプログラム可能な相互接続素子（ＩＮＴ）１１１の他に、２つの入力／出力ロジック素子（ＩＯＬ）１１５を含むことができる。当業者には明らかなように、例えばＩ／Ｏロジック素子１１５に接続された実際のＩ／Ｏパッドは、一般的に入力／出力ロジック素子１１５の面積に限定されない。
【００１４】
図示された例において、（図１に示された）ダイ中央付近の水平領域は、設定、クロックおよび他の制御ロジックに使用される。この水平領域または水平コラムから延在する垂直コラム１０９は、ＦＰＧＡの全幅に亘ってクロックおよび設定信号を分配するように使用される。
【００１５】
図１に示された構造を利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的なコラム状構造を乱す追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。例えば、プロセッサブロック１１０は、複数列のＣＬＢおよびＢＲＡＭを跨る。プロセッサブロック１１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラおよび周辺装置などの完全なプログラム可能な処理システムに及ぶさまざまな構成要素であってもよい。
【００１６】
なお、図１は、単に例示的なＦＰＧＡ構造を示すことを意図している。例えば、一行内のロジックブロックの数、行の相対幅、行の数および順番、行に含まれるロジックブロックの種類、ロジックブロックの相対サイズ、および図１の上部に示された相互接続／ロジック実装は、単に例示的なものである。例えば、実際のＦＰＧＡにおいて、ユーザロジックの効率的な実装を容易にするために、一般的に、ＣＬＢの２つ以上の隣接する行は、ＣＬＢの出現する箇所に含まれる。隣接するＣＬＢ行の数は、ＦＰＧＡの全体サイズによって変化する。さらに、図１のＦＰＧＡは、本明細書に記載の例示的な相互接続回路を使用することができるプログラマブルＩＣの一例を示している。本明細書に記載された相互接続回路は、他の種類のプログラマブルＩＣに、例えば複合プログラマブルロジック素子（ＣＰＬＤ）またはロジック素子を選択的に接続するためのプログラマブル相互接続構造を備える任意種類のプログラマブルＩＣに使用されてもよい。
【００１７】
図２は、一例示的な実現例に従って、相互接続回路２００を示すブロック図である。相互接続回路２００は、一般的に、入力ノード２０４に結合された第１入力端子２１８−１と、入力ノード２０６に結合された第２入力端子２１８−２と、オプションのドライバ２１０を介して出力ノード２０８に結合された出力端子２２０とを含む。また、相互接続回路２００は、制御端子２２２−１および２２２−２、制御端子２２４−１および２２４−２にも結合されている。入力ノード２０４および２０６の各々は、ロジック素子の出力（例えば、ＣＬＢ、ＩＯＢ、ＢＲＡＭおよびＤＳＰなどの出力）であってもよく、または相互接続セグメント（例えば、別の相互接続回路に結合された相互接続セグメント）の出力であってもよい。出力ノード２０８は、ロジック素子の入力であってもよく、または相互接続セグメントの入力であってもよい。入力ノード２０４は、信号ＩＮ１を提供し、入力ノード２０６は、信号ＩＮ２を提供する。出力ノード２０８は、信号ＯＵＴを提供する。相互接続回路２００は、入力ノード２０４または入力ノード２０６のいずれか一方を出力ノード２０８に選択的に結合するマルチプレクサとして機能する。相互接続回路２００は、ロジック素子を一般ルーティングリソースに結合するプログラム可能な相互接続素子１１１の一部であってもよく、一般ルーティングリソース内の相互接続セグメントを結合するスイッチブロックの一部であってもよい。
【００１８】
相互接続回路２００は、ＣＭＯＳパスゲート回路２０２−１および２０２−２（まとめて「ＣＭＯＳパスゲート回路２０２」と呼ぶ）を含む。ＣＭＯＳパスゲート回路２０２−１は、並列に結合されたＮチャネルトランジスタＱ１およびＰチャネルトランジスタＱ２を含む。ＣＭＯＳパスゲート回路２０２−２は、並列に結合されたＮチャネルトランジスタＱ３およびＰチャネルトランジスタＱ４を含む。いくつかの例において、ドライバ２１０は、ＣＭＯＳパスゲート回路２０２−１または２０２−２の出力をバッファするために設けられてもよい。
【００１９】
ＮチャネルトランジスタＱ１およびＱ３は、Ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）とも呼ばれ、ＰチャネルトランジスタＱ２およびＱ４は、Ｐ型金属酸化物半導体（ＰＭＯＳ）ＦＥＴとも呼ばれる。金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）は、ソース端子と、ドレイン端子と、ゲート端子と、ボディ端子（基板端子）とを含む４端子素子である。慣例では、電荷キャリアは、ソース端子からトランジスタのゲートチャネルに入り、ドレイン端子からゲートチャネルを離れる。トランジスタＱ１〜Ｑ４がパスゲートとして形成されているため、慣例で規定されたソース端子およびドレイン端子は、入力端子２１８−１および２１８−２の電圧と出力端子２２０の電圧との間の相対値に依存する。したがって、本明細書において、トランジスタＱ１〜Ｑ４は、ゲート端子およびボディ端子に加えて、入力端子側の第１端子および出力端子側の第２端子を有するものとして説明される。
【００２０】
トランジスタＱ１およびＱ２の第１端子は、入力端子２１８−１に結合される。トランジスタＱ１およびＱ２の第２端子は、出力端子２２０に結合される。トランジスタＱ１のボディ端子は、基準電圧ＶＲＥＦ（例えば、電気的接地または既知の電圧源）に結合される。トランジスタＱ２のボディ端子は、基準電圧よりも高い供給電圧ＶＤＤに結合される。本明細書に使用された場合、基準電圧は、ロジックロー（logic low）またはロジック「０」を示し、電圧ＶＤＤは、ロジックハイ（logic high）またはロジック「１」を示す。トランジスタＱ１のゲート端子は、制御端子２２２−１に結合され、信号Ｍ１を受信する。トランジスタＱ２のゲート端子は、制御端子２２２−２に結合され、信号Ｍ１′を受信する。信号名を修飾する符号「′」は、ロジック反転を意味する。一例において、信号Ｍ１およびＭ１′は、メモリセル２１２によって生成され得る。一例として、明瞭性のため、参照電圧ＶＲＥＦを電気的接地（すなわち、ゼロ電圧）として仮定する。
【００２１】
トランジスタＱ３およびＱ４の第１端子は、入力端子２１８−２に結合される。トランジスタＱ３およびＱ４の第２端子は、出力端子２２０に結合される。トランジスタＱ３のボディ端子は、基準電圧に結合される。トランジスタＱ４のボディ端子は、供給電圧ＶＤＤに結合される。トランジスタＱ３のゲート端子は、制御端子２２４−１に結合され、信号Ｍ２を受信する。トランジスタＱ４のゲート端子は、制御端子２２４−２に結合され、信号Ｍ２′を受信する。一例において、信号Ｍ２およびＭ２′は、メモリセル２１４によって生成され得る。
【００２２】
メモリセル２１２および２１４は、電圧を経時的に維持できる任意種類のメモリセルを含むことができる。一例において、メモリセル２１２および２１４は、静的ランダムアクセスメモリ（ＲＡＭ）セルなどを含む。メモリセル２１２および２１４は、プログラマブルＩＣの構成メモリ２１６の一部であってもよい。図示では、４つの信号Ｍ１、Ｍ１′、Ｍ２およびＭ２′が２つのメモリセルによって生成されると示されているが、他の例において、これらの信号は、１つ以上のメモリセルによって生成され得る。
【００２３】
動作時、メモリセル２１２、２１４は、ＣＭＯＳパスゲート回路２０２−１、２０２−２の制御端子を駆動することによって、ＣＭＯＳパスゲート回路２０２−１または２０２−２の一方を無効にし、入力信号を出力信号として通過させるように他方を有効にする。例示として、以下の議論では、ＣＭＯＳパスゲート回路２０２−１が有効にされており、ＣＭＯＳパスゲート回路２０２−２が無効にされているとして仮定する。ＣＭＯＳパスゲート回路２０２−１を有効にするために、制御信号Ｍ１は、ＶＤＤまたはＶＤＤよりも高い電圧（本明細書においてＶＧＧと呼ばれる）のような供給電圧である。したがって、制御信号Ｍ１′は、基準電圧である。ＣＭＯＳパスゲート回路２０２−２を無効にするために、制御信号Ｍ２は、基準電圧であり、制御信号Ｍ２′は、供給電圧ＶＤＤまたはＶＧＧである。
【００２４】
以下の実施例において、ＮチャネルトランジスタおよびＰチャネルトランジスタは、さまざまなバイアス条件に応答して「オン」または「オフ」に切換えるものとして記載される。本明細書に使用された場合、トランジスタは、（「ドレイン電流」と呼ばれた）電流をゲートチャネルを通って伝導するようにバイアスされているとき（例えば、ＭＯＳＦＥＴがオーミックまたは飽和領域で動作しているとき）に、「オン」に切換えられ、ゲートチャネルを通る電流を遮断するようにバイアスされているとき（例えば、ＭＯＳＦＥＴがカットオフ領域で動作しているとき）に、「オフ」に切換えられる。「オフ」に切換えられたトランジスタは、準閾値電流または「リーク」電流を伝導することができる。
【００２５】
有効にされたＣＭＯＳパスゲート回路２０２−１の場合、出力端子２２０が基準電圧にあり、信号ＩＮ１が基準電圧から供給電圧ＶＤＤに遷移する（例えば、ロジックローからロジックハイまたは「立上りエッジ条件」に遷移する）状況で考察する。立上りエッジ条件において、ＮチャネルトランジスタＱ１の第１端子および第２端子は、それぞれドレインおよびソースとして機能し、ＰチャネルトランジスタＱ２の第１端子および第２端子は、それぞれソースおよびドレインとして機能する。ＮチャネルトランジスタＱ１の場合、ゲート電圧（ＶＧ）は、供給電圧ＶＤＤまたはＶＧＧに等しく、ドレイン電圧（ＶＤ）は、基準電圧に等しく、ソース電圧（ＶＳ）は、基準電圧から供給電圧ＶＤＤまで経時的に変動する。したがって、ＮチャネルトランジスタＱ１のゲート−ソース間電圧（ＶＧＳ）は、変動して電圧φ−ＶＯに等しい（φは、供給電圧ＶＤＤまたはＶＧＧであり、ＶＯは、出力端子２２０の出力電圧である）。ＮチャネルトランジスタＱ１は、出力電圧ＶＯがφ−ＶＴＮ（ＶＴＮは、ＮチャネルトランジスタＱ１の閾値電圧である）に等しくなるまで、オンである。ＶＯがφ−ＶＴＮに等しくなると、ＮチャネルトランジスタＱ１のＶＧＳが閾値電圧ＶＴＮに等しくなり、ＮチャネルトランジスタＱ１は、オフに切換えられる。ソース−ボディ電圧（ＶＳＢ）が非ゼロであるため、閾値電圧ＶＴＮは、ボディ効果によって最小値ＶＴＮＯから増加する。ＰチャネルトランジスタＱ２の場合、ＶＧは、基準電圧に等しく、ＶＳは、供給電圧ＶＤＤに等しく、ＶＤは、基準電圧から供給電圧ＶＤＤまで経時的に変動する。したがって、ソース−ゲート間電圧（ＶＳＧ）は、定数であり、ＶＤＤに等しい。ＰチャネルトランジスタＱ２は、ＶＯがＶＤＤに等しくなるまでオンである。
【００２６】
したがって、立上りエッジ条件において、出力端子２２０がＶＤＤに等しくなる前に、ＮチャネルトランジスタＱ１がオフに切換えられ、ＰチャネルトランジスタＱ２のみで充電電流を供給する。トランジスタのうち一方のみが充電電流を供給する場合、駆動力が低下するため、出力信号の立上り時間が増加する。出力信号の立上り時間の増加は、ＣＭＯＳパスゲート回路２０２−１の信号遅延の増加をもたらす。出力信号の立上り時間は、ＶＤＤより高い供給電圧ＶＧＧを用いてＮチャネルトランジスタＱ１のゲートを駆動することによって改善することができる。ＮチャネルトランジスタＱ１のゲート駆動電圧を増加することによって、ＮチャネルトランジスタＱ１は、より長い時間でＰチャネルトランジスタＱ２と並列に充電電流を供給することができ、出力信号の立上り時間を改善することができる。
【００２７】
次に、出力端子２２０がＶＤＤにあり、信号ＩＮ１がＶＤＤから基準電圧に遷移する（例えば、ロジックハイからロジックローまたは「立下りエッジ条件」に遷移する）状況を考察する。立下りエッジ条件において、ＮチャネルトランジスタＱ１の第１端子および第２端子は、それぞれソースおよびドレインとして機能し、ＰチャネルトランジスタＱ２の第１端子および第２端子は、それぞれドレインおよびソースとして機能する。ＮチャネルトランジスタＱ１の場合、ＶＧは、供給電圧ＶＤＤまたはＶＧＧに等しく、ＶＳは、基準電圧に等しく、ＶＤは、ＶＤＤと基準との間に経時的に変動する。したがって、ＮチャネルトランジスタＱ１のＶＳＧは、定数であり、ＶＤＤまたはＶＧＧに等しい。ＮチャネルトランジスタＱ１は、ＶＯが基準電圧に等しくなるまで、オンのままである。ＰチャネルトランジスタＱ２の場合、ＶＧは、基準電圧に等しく、ＶＤは、基準電圧に等しく、ＶＳは、ＶＤＤと基準との間に経時的に変動する。したがって、ＰチャネルトランジスタＱ２のＶＳＧは、変動してＶＯに等しい。ＰチャネルトランジスタＱ２は、ＶＯがＶＴＰ（ＶＴＰは、ＰチャネルトランジスタＱ２の閾値電圧である）に等しくなるまで、オンである。ＶＯがＶＴＰに等しくなると、ＰチャネルトランジスタＱ２のＶＳＧが閾値電圧ＶＴＰに等しくなり、ＰチャネルトランジスタＱ２は、オフに切換えられる。ソース−ボディ電圧（ＶＳＢ）が非ゼロであるため、閾値電圧ＶＴＰは、ボディ効果によって最小値ＶＴＰ０から増加する。
【００２８】
したがって、立下りエッジ条件において、出力端子２２０が基準電圧に等しくなる前に、ＰチャネルトランジスタＱ２は、オフに切換えられ、ＮチャネルトランジスタＱ１のみで充電電流を供給する。トランジスタのうち一方のみが充電電流を供給する場合、出力信号の立下り時間が増加するため、ＣＭＯＳパスゲート回路２０２−１の信号遅延が増加する。ＰチャネルトランジスタＱ２のゲートが基準電圧で駆動されるため、上述した立上りエッジ条件のように、ゲート駆動電圧を増加することによって立下り時間を改善することができない。立下り時間およびＣＭＯＳパスゲート回路２０２−１による信号遅延を改善するために、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように、ＰチャネルトランジスタＱ２を構成することができる。
【００２９】
所定のＣＭＯＳプロセスの場合、プロセスの技術ライブラリは、複数の閾値電圧を有するＰチャネルトランジスタ、例えば、高閾値電圧（例えば、最も高い閾値電圧）を有するＰチャネルトランジスタおよび低閾値電圧（例えば、最も低い閾値電圧）を有するＰチャネルトランジスタを含むことができる。当技術分野に既知であるように、トランジスタの閾値電圧は、ゲート酸化膜の厚さおよびドーピング濃度などのプロセスパラメータを変更することによって選択的に構成することができる。例えば、２０ナノメートル（ｎｍ）ＣＭＯＳプロセスにおいて、Ｐチャネルトランジスタの高閾値電圧は、２５０〜３００ミリボルト（ｍｖ）の間にあり、Ｐチャネルトランジスタの低閾値電圧は、１６０〜１７０ｍｖにある。言うまでもなく、Ｐチャネルトランジスタの高閾値電圧範囲および低閾値電圧範囲は、特定のＣＭＯＳプロセスに応じて変化し得る。所定のＣＭＯＳプロセスを行うための低閾値電圧を有するようにＣＭＯＳパスゲート２０２−１内のＰチャネルトランジスタＱ２を構成することによって、ＰチャネルトランジスタＱ２は、立下りエッジ条件の間に、より長い時間でＮチャネルトランジスタＱ１と並列に充電電流を供給することができる。これによって、出力信号の立下り時間が改善され、ＣＭＯＳパスゲート回路２０２−１による信号遅延が減少する。「低閾値電圧」という用語は、所定のＣＭＯＳプロセスの技術ライブラリにおけるＰチャネルトランジスタの複数の閾値電圧から選択された低い閾値電圧または最も低い閾値電圧を包含することを意味する。いくつかの例において、低閾値電圧Ｐチャネルトランジスタは、所定のＣＭＯＳプロセスの技術ライブラリ用に選択可能な他の閾値電圧よりも低い閾値電圧を有する。他の例において、低閾値電圧Ｐチャネルトランジスタは、所定のＣＭＯＳプロセスの技術ライブラリにおいて最も低い閾値電圧を有する。
【００３０】
Ｐチャネルトランジスタの低閾値電圧は、無効にされているＣＭＯＳパスゲート回路のリーク電流を増加させる。例えば、ＣＭＯＳパスゲート回路２０２−２は、本例において無効にされ、トランジスタＱ３およびＱ４は、上述した立上り条件および立下り条件の両方においてオフである。オフ状態において、トランジスタＱ３およびＱ４の両方は、準閾値領域で動作し、リーク電流を伝導する。Ｎチャネルトランジスタの閾値電圧とＰチャネルトランジスタの閾値電圧とがほぼ等しい場合、Ｐチャネルトランジスタのリーク電流は、Ｎチャネルトランジスタのリーク電流よりも３〜１０倍小さくなる。しかしながら、ＰチャネルトランジスタＱ４が所定のＣＭＯＳプロセスを行うための低閾値電圧を有するように形成されているため、ＰチャネルトランジスタＱ４を通るリーク電流は、ＮチャネルトランジスタＱ３を通るリーク電流とほぼ等しい。したがって、低閾値電圧Ｐチャネルトランジスタの使用によって、ＣＭＯＳパスゲート回路２０２−２を通るリーク電流が増加する。しかしながら、ＣＭＯＳパスゲート回路を通るリーク電流は、プログラマブル相互接続構造における総リーク電流の小さな成分である。プログラム可能な相互接続セグメントの他の回路、例えばドライバは、ＣＭＯＳパスゲート回路よりもはるかに高いリーク電流に貢献する。したがって、ＣＭＯＳパスゲート回路における低閾値電圧Ｐチャネルトランジスタを使用することによるリーク電流の正味の増加は最小である一方、性能は大幅に向上する。
【００３１】
一例において、低閾値電圧Ｐチャネルトランジスタを通るリーク電流は、この素子をバックバイアスすることによって、例えば基板電圧よりも一定の範囲の高い供給電圧（例えば、ＶＧＧまたはＶＤＤよりも高い他の供給電圧）でゲートを駆動することによって、低減することができる。この範囲を超えて、基板電圧に対してゲート電圧を更なる増加すると、ゲート誘起ドレインリーク（ＧＩＤＬ）によって、Ｐチャネルトランジスタは、バンド間トンネル領域で動作し、リーク電流を増加するように機能する。この範囲は、ＣＭＯＳパスゲート回路内に設けられた特定のＰチャネルトランジスタに対して、経験的および／または理論的に決定することができる。
【００３２】
図５は、一実施例に従って、２つのＰチャネルトランジスタのソース−ゲート電圧とドレイン電流との関係を示すグラフ５００である。グラフ５００は、対数目盛のドレイン電流（ＩＤＳ）を表すｙ軸と、ソース−ゲート電圧（ＶＳＧ）を表すｘ軸とを含む。曲線５０２は、高閾値電圧ＰチャネルトランジスタのＶＳＧとＩＤＳとの間の関係を示し、曲線５０４は、低閾値電圧ＰチャネルトランジスタのＶＳＧとＩＤＳとの関係を示している。バックバイアスを行わない（即ち、ＶＳＧ＝０）場合、高閾値電圧Ｐチャネルトランジスタのリーク電流がＩＯＦＦ１であり、低閾値電圧Ｐチャネルトランジスタのリーク電流がＩＯＦＦ４である。図示のように、低閾値電圧トランジスタは、より高いリーク電流を示す（即ち、ＩＯＦＦ４＞ＩＯＦＦ１）。Ｐチャネルトランジスタにバックバイアスを印加することによって、例えばゲートにＶＧＧを印加し、基板にＶＤＤを印加することによって（ＶＧＧ＞ＶＤＤ）、ＶＳＧを負の値にすることができる。バックバイアスによって、高閾値Ｐチャネルトランジスタのリーク電流がＩＯＦＦ２になり、低閾値電圧Ｐチャネルトランジスタのリーク電流がＩＯＦＦ３になる。図示のように、バックバイアスは、各Ｐチャネルトランジスタのリーク電流を減少する。さらに、バックバイアスされた低閾値電圧Ｐチャネルトランジスタのリーク電流（ＩＯＦＦ３）は、バックバイアスされていない高閾値電圧Ｐチャネルトランジスタの公称リーク電流（ＩＯＦＦ１）よりも小さい。曲線５０２および５０４は、極端なバックバイアスの場合、Ｐ−チャネルトランジスタが準閾値領域からバンド間トンネル領域に遷移し、リーク電流が減少するのではなく増加し始めることを示している。非限定的な例において、ＶＧＧは、所定の低閾値ＰチャネルトランジスタのＶＤＤよりも２００〜３００ｍｖ高くであってもよい。Ｐチャネルトランジスタの特定の性質によって、ＶＧＧは、ＶＤＤの他の範囲内にあってもよい。
【００３３】
図３は、一実施例に従って、プログラマブルＩＣの一部分３００を示すブロック図である。その一部分３００は、相互接続回路３０２ａ〜３０２ｄ（まとめて「相互接続回路３０２」という）と、ロジック素子３０４および３０６とを含む。相互接続回路３０２は、プログラマブルＩＣのプログラマブル相互接続構造の一部であってもよい。ロジック素子３０４および３０６は、ＣＬＢ、ＩＯＢ、ＢＲＡＭ、ＤＳＰなどのプログラマブルＩＣのプログラマブルロジックブロックの一部であってもよい。相互接続回路３０２ａは、ＣＭＯＳパスゲート回路３１０−１〜３１０−Ｎ（まとめて「ＣＭＯＳパスゲート回路３１０」という）（Ｎは、０より大きい整数である）を含む。ＣＭＯＳパスゲート回路３１０は、ドライバ３１２を介して、相互接続セグメント３０８ａのうち１つをロジック素子３０６に選択的に結合する。ＣＭＯＳパスゲート回路３１０−１〜３１０−Ｎは、メモリセル３１２ａ−１〜３１２ａ−Ｎ（まとめて「メモリセル３１２ａ」という）によってそれぞれ制御される。各ＣＭＯＳパスゲート回路３１０は、低閾値電圧ＰＭＯＳトランジスタを含み、上述した図２のように構成することができる。相互接続回路３０２ａと同様に、相互接続回路３０２ｂ〜３０２ｄを構成することができる。相互接続回路３０２ｂ〜３０２ｄは、メモリセル３１２ｂ〜３１２ｄによってそれぞれ制御される。相互接続回路３０２ｂは、相互接続セグメント３０８ｂのうち１つを相互接続回路３０２ｃに選択的に結合する。相互接続回路３０２は、相互接続回路３０２ｂの出力または相互接続セグメント３０８ｃのうち１つをロジック素子３０４に選択的に接続する。相互接続回路３０２ｄは、ロジック素子３０４の出力、ロジック素子３０６の出力または相互接続セグメント３０８ｄのうち１つを別のノード（図示せず）に接続する。
【００３４】
図３は、プログラマブルＩＣのプログラマブル相互接続構造の簡略例を示している。この例において、相互接続回路３０２は、マルチプレクサとして記載される。他の例において、相互接続回路は、ブレークポイントスイッチ、クロスポイントスイッチなどの他の種類の回路を実現することができる。上述したように、これらの他の種類の相互接続回路は、低閾値Ｐチャネルトランジスタを各々備えるＣＭＯＳパスゲート回路を含むことができる。
【００３５】
図４は、一例示的な実現例に従って、プログラマブルＩＣ内のノードを選択的に接続する方法４００を示す流れ図である。方法４００は、ステップ４０２から開始する。ステップ４０２において、低閾値電圧Ｐチャネルトランジスタを備えるＣＭＯＳパスゲート回路の入力端子で、入力ノードからの入力信号を受信する。ステップ４０４において、１つ以上のメモリセルからの第１制御信号および第２制御信号を用いて、ＣＭＯＳパスゲート回路のＮチャネルトランジスタおよびＰチャネルトランジスタのゲート端子を駆動する。ステップ４０６において、制御信号に応答して、ＣＭＯＳパスゲート回路からの出力信号を出力ノードに結合する。選択的にステップ４０８において、低閾値電圧Ｐチャネルトランジスタを備える他のＣＭＯＳパスゲート回路の入力端子で、他の入力ノードからの他の入力信号を受信する。選択的にステップ４１０において、他のＣＭＯＳパスゲート回路のＮチャネルトランジスタおよびＰチャネルトランジスタのゲート端子を駆動して、出力ノードから他の入力信号を絶縁する。
【００３６】
低閾値電圧Ｐチャネルトランジスタを備えるプログラマブルＩＣ用の相互接続回路が記載されている。相互接続遅延は、ＦＰＧＡなどのプログラマブルＩＣの性能に大きな影響を与えることができる。プログラマブル相互接続構造は、多数の相互接続回路を含むことができる。各相互接続回路は、１つ以上のＣＭＯＳパスゲート回路を含むことができる。Ｎチャネルトランジスタのゲートを「オーバードライブ」する（例えば、入力された供給電圧よりも高い供給電圧でゲートを駆動する）ことにより、ＣＭＯＳパスゲート回路から追加の性能を得ることができる。しかしながら、Ｐチャネルトランジスタは、オーバードライブの恩恵を受けない。むしろ、上述の実現例で説明したように、Ｐチャネルトランジスタは、プログラマブルＩＣのＣＭＯＳプロセスに使用される低閾値電圧を有するように形成されることができる。低閾値電圧Ｐチャネルトランジスタは、ＣＭＯＳパスゲートの性能を向上させ、信号遅延を低減する。低閾値電圧ＰチャネルトランジスタがＣＭＯＳパスゲート回路を通るリーク電流を増加させるが、パスゲートのリーク電流は、プログラマブル相互接続構造における総リーク電流の小さな成分である。また、Ｐチャネルトランジスタは、オフ状態（例えば、ゲート電圧がバルク電圧よりも大きい）で蓄積領域に動作する。さらに、Ｐチャネルトランジスタのゲートをバックバイアスすることよって、リーク電流をさらに制限することができる。
【００３７】
上述した高性能ＣＭＯＳパスゲート回路は、マルチプレクサ、ブレークポイントスイッチおよびクロスポイントスイッチなどのようなさまざまな構成を有する相互接続回路に用いることができる。従来、ＰＭＯＳ素子が非常に弱く、実装面積の増加に連れて十分な性能を提供できなかったため、ＮＭＯＳのみのパスゲートがプログラマブル相互接続に使用されてきた。最近のＣＭＯＳプロセスは、駆動力ではＮＭＯＳ素子と同様の性能を示すＦｉｎＦＥＴ素子などのＰＭＯＳ素子を提供することができる。したがって、本明細書に記載の高性能ＣＭＯＳパスゲート回路を使用して、プログラマブル相互接続構造において相互接続回路を実装することができる。高性能ＣＭＯＳパスゲート回路は、相互接続のパワーを大幅に増加することなく且つ相互接続の実装面積に影響を与えず、プログラマブル相互接続の性能重視セクションに追加の性能を与える。さらに、高性能ＣＭＯＳパスゲートは、ゲート長の短縮およびトランジスタのチャネル幅の増加などのトランジスタの幾何形状の大幅な変更に頼らず、性能を改善することができる。
【００３８】
上述した例示的な回路は、一般的に電子回路に関し、特に低閾値電圧Ｐチャネルトランジスタを備えるプログラマブル集積回路用の相互接続回路に関する。プログラマブル集積回路（ＩＣ）のためのそのような相互接続回路の一部は、プログラマブルＩＣ内のノードから受信するように結合された入力端子と、プログラマブルＩＣ内の別のノードに送信するように結合された出力端子と、プログラマブルＩＣのメモリセルから受信するように結合された第１制御端子および第２制御端子と、入力端子と出力端子との間におよび第１制御端子と第２制御端子とに結合された相補型金属酸化物半導体（ＣＭＯＳ）パスゲートとを備え、ＣＭＯＳパスゲートは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成されたＰチャネルトランジスタを含む。
【００３９】
相互接続回路の一部において、ＣＭＯＳパスゲートは、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを含み、Ｎチャネルトランジスタは、入力端子に結合された第１端子と、出力端子に結合された第２端子と、第１制御端子に結合されたゲート端子とを含み、Ｐチャネルトランジスタは、入力端子に結合された第１端子と、出力端子に結合された第２端子と、第１制御端子に結合されたゲート端子とを含む。
【００４０】
相互接続回路の一部において、Ｎチャネルトランジスタは、基準電圧に結合されたボディ端子を含み、Ｐチャネルトランジスタは、供給電圧に結合されたボディ端子を含む。
【００４１】
相互接続回路の一部において、Ｎチャネルトランジスタのゲート端子には、入力端子に結合された入力信号の供給電圧よりも高い供給電圧を有する制御信号が結合される。
【００４２】
相互接続回路の一部は、ＣＭＯＳパスゲートと出力端子との間に結合されたドライバをさらに備えることができる。
【００４３】
相互接続回路の一部は、プログラマブルＩＣの別のメモリセルから受信するように、第２入力端子と出力端子との間におよび第３制御端子と第４制御端子とに結合された別のＣＭＯＳパスゲート回路をさらに備え、ＣＭＯＳパスゲート回路は、低閾値電圧を有するように形成されたＰチャネルトランジスタを含む。
【００４４】
相互接続回路の一部において、ＣＭＯＳパスゲート回路のＰチャネルトランジスタのゲート端子は、基準電圧に結合され、別のＣＭＯＳパスゲート回路のＰチャネルトランジスタのゲート端子には、第２入力端子に結合された入力信号の供給電圧よりも高い供給電圧が結合される。
【００４５】
別の例示的な実施例において、プログラマブル集積回路（ＩＣ）を提供することができる。例えば、プログラマブル集積回路（ＩＣ）は、相互接続セグメントと、構成メモリセルと、構成メモリセルの一部によりプログラム可能な相互接続回路を介して相互接続セグメントに結合されたロジック素子とを備え、第１相互接続回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを有する第１相補型金属酸化膜半導体（ＣＭＯＳ）パスゲート回路を含み、Ｐチャネルトランジスタは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成される。
【００４６】
プログラマブルＩＣの一部は、第１構成メモリセルをさらに備え、第１構成メモリセルは、Ｎチャネルトランジスタのゲート端子に結合された第１出力と、Ｐチャネルトランジスタのゲート端子に結合された第２出力とを含むことができる。
【００４７】
プログラマブルＩＣの一部において、第１構成メモリセルは、パスゲート回路に供給される入力信号の供給電圧よりも高い供給電圧を有する制御信号を用いて、Ｎチャネルトランジスタのゲート端子を駆動するように結合される。
【００４８】
プログラマブルＩＣの一部において、第１相互接続回路は、第１ＣＭＯＳパスゲート回路の出力に結合されたドライバを含む。
【００４９】
プログラマブルＩＣの一部において、第１相互接続回路は、第２ＣＭＯＳパスゲート回路を含み、ドライバは、第２ＣＭＯＳパスゲート回路の出力に結合され、第２ＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを含み、Ｐチャネルトランジスタは、低閾値電圧を有するように形成される。
【００５０】
プログラマブルＩＣの一部は、第２ＣＭＯＳパスゲート回路のＮチャネルトランジスタのゲート端子に結合された第１出力と、第２ＣＭＯＳパスゲート回路のＰチャネルトランジスタのゲート端子に結合された第２出力とを有する第２構成メモリセルをさらに備え、第１構成メモリセルは、基準電圧を用いて第１ＣＭＯＳパスゲート回路のＰチャネルトランジスタのゲート端子を駆動するように結合され、第２構成メモリセルは、第２ＣＭＯＳパスゲート回路に結合される入力信号の供給電圧よりも高い供給電圧を用いて、第２ＣＭＯＳパスゲート回路のＰチャネルトランジスタのゲート端子を駆動するように結合される。
【００５１】
プログラマブルＩＣの一部において、少なくとも１つの追加の相互接続回路はそれぞれ、少なくとも１つのＣＭＯＳパスゲート回路を含み、少なくとも１つのＣＭＯＳパスゲート回路はそれぞれ、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを有し、Ｐチャネルトランジスタは、低閾値電圧を有するように形成される。
【００５２】
プログラマブルＩＣの一部において、プログラマブルＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える。
【００５３】
本明細書に記載の例示的な方法は、一般的に、プログラマブルＩＣ内のノードを選択的に接続する方法に関する。例えば、プログラマブルＩＣ内のノードを選択的に接続するこのような方法は、相補型金属酸化膜半導体（ＣＭＯＳ）パスゲート回路の入力端子で、入力ノードからの入力信号を受信するステップを含み、ＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備え、Ｐチャネルトランジスタは、プログラマブルＩＣを製造するために用いられるＣＭＯＳプロセスに使用される低閾値電圧を有するように形成され、プログラマブルＩＣのメモリセルからの第１制御信号を用いて、Ｎチャネルトランジスタのゲート端子を駆動するステップと、メモリセルからの第２制御信号を用いて、Ｐチャネルトランジスタのゲート端子を駆動するステップと、第１制御信号および第２制御信号に応答して、ＣＭＯＳパスゲート回路からの出力信号を出力ノードに結合するステップとを含む。
【００５４】
一部の方法において、第１制御信号は、入力信号の供給電圧よりも高い供給電圧を有する。
【００５５】
一部の方法は、別のＣＭＯＳパスゲート回路の入力端子で、別の入力ノードからの別の入力信号を受信するステップを含み、別のＣＭＯＳパスゲート回路は、Ｐチャネルトランジスタと並列に結合されたＮチャネルトランジスタを備え、Ｐチャネルトランジスタは、低閾値電圧を有するように形成され、プログラマブルＩＣの別のメモリセルからの第３制御信号を用いて、別のＣＭＯＳパスゲートのＮチャネルトランジスタのゲート端子を駆動するステップと、別のメモリセルからの第４制御信号を用いて、別のＣＭＯＳパスゲートのＰチャネルトランジスタのゲート端子を駆動するステップとをさらに含む。
【００５６】
一部の方法において、第２制御信号は、基準電圧を有し、第４制御信号は、別の入力信号の供給電圧よりも高い供給電圧を有する。
【００５７】
一部の方法において、プログラマブルＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備え、入力ノードおよび出力ノードの各々は、ＦＰＧＡのロジック素子または相互接続セグメントを含む。
【００５８】
上述の例示的な実現例は、プログラマブルＩＣのプログラマブル相互接続構造の相互接続回路に使用される高性能ＣＭＯＳパスゲート回路を含む。高性能ＣＭＯＳパスゲート回路は、一般的にＩＣ内で入力ノードを出力ノードに結合する他の種類の相互接続回路でも使用できる。
【００５９】
特定の実施例に従って上記の説明を行ったが、本発明の基本的な範囲から逸脱することなく、他の実施例を考案することができ、その範囲が以下の特許請求の範囲によって決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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