(57)【特許請求の範囲】
【請求項１】
物理的複製困難関数（ＰＵＦ）半導体デバイスであって、
長さを規定するように第１の方向に、かつ、厚さを規定するように、前記第１の方向に垂直な第２の方向に沿って延在する半導体基板と、
前記半導体基板上の半導体構造の少なくとも１つの対と
を備え、半導体構造の前記少なくとも１つの対が、
第１の閾値電圧を規定する第１の形状を有する第１のゲート誘電体層を含む第１の半導体構造、および
前記第１の形状に関して前記長さでは対応する部分が前記厚さでは大小が逆に配置構成され、かつ、前記第１の閾値電圧とは異なる第２の閾値電圧を規定する、第２の形状を有する第２のゲート誘電体層を含む第２の半導体構造
を備える、ＰＵＦ半導体デバイス。
【請求項２】
前記第１のゲート誘電体層および前記第２のゲート誘電体層は各々、第１の厚さを有する第１の誘電体層部分と、前記第１の誘電体層部分の前記第１の厚さとは異なる第２の厚さを有する第２の誘電体層部分とを含む、請求項１に記載のＰＵＦ半導体デバイス。
【請求項３】
前記第１の誘電体層部分は、第１の長さを有し、前記第２の誘電体層部分は、前記第１の誘電体層部分の前記第１の長さとは異なる第２の長さを有する、請求項２に記載のＰＵＦ半導体デバイス。
【請求項４】
前記第１のゲート誘電体層の前記第１の誘電体層部分は、前記第１の半導体構造の第１の領域に位置し、前記第１のゲート誘電体層の前記第２の誘電体層部分は、前記第１の半導体構造の第２の領域に位置し、前記第２のゲート誘電体層の前記第１の誘電体層部分は、前記第１の半導体構造の前記第１の領域に対応する、前記第２の半導体構造の第１の領域に位置し、前記第２のゲート誘電体層の前記第２の誘電体層部分は、前記第１の半導体構造の前記第２の領域に対応する、前記第２の半導体構造の第２の領域に位置する、請求項３に記載のＰＵＦ半導体デバイス。
【請求項５】
前記第１の半導体構造の前記第１の領域に位置する前記第１の誘電体層部分の前記第１の厚さは、前記第２の半導体構造の前記第１の領域に位置する前記第１の誘電体層部分の前記第１の厚さとは異なる、請求項４に記載のＰＵＦ半導体デバイス。
【請求項６】
半導体構造の前記少なくとも１つの対は、半導体構造の複数の対を含み、半導体構造の各対は、閾値電圧差を規定し、半導体構造の前記対の各閾値電圧差は、互いとは異なる、請求項５に記載のＰＵＦ半導体デバイス。
【請求項７】
物理的複製困難関数（ＰＵＦ）半導体デバイスを製作する方法であって、
第１の誘電体区域を規定する第１の形状を有する第１のゲート誘電体層を、半導体基板の第１の活性領域上に形成し、前記第１の誘電体区域とは異なる第２の誘電体区域を規定する第２の形状を有する第２のゲート誘電体層を、前記半導体基板の第２の活性領域上に形成することであって、前記第２の形状は、前記第１の形状に関して長さでは対応する部分が厚さでは大小が逆に配置構成される、前記形成することと、
第１の半導体構造を、前記第１の半導体構造の第１の閾値電圧を規定するように、前記第１のゲート誘電体層上に形成し、第２の半導体構造を、前記第１の閾値電圧とは異なる、前記第２の半導体構造の第２の閾値電圧を規定するように、前記第２のゲート誘電体層上に形成することと
を含む、方法。
【請求項８】
前記第１のゲート誘電体層および前記第２のゲート誘電体層の各々を形成することは、
第１の厚さを有する前記第１のゲート誘電体層の第１の誘電体層部分、および、前記第１のゲート誘電体層の前記第１の誘電体層部分より大きい第２の厚さを有する前記第１のゲート誘電体層の第２の誘電体層部分を規定するように前記第１のゲート誘電体層の部分を陥凹させることと、
第１の厚さを有する前記第２のゲート誘電体層の第１の誘電体層部分、および、前記第２のゲート誘電体層の前記第１の誘電体層部分より大きい第２の厚さを有する前記第２のゲート誘電体層の第２の誘電体層部分を規定するように前記第２のゲート誘電体層の部分を陥凹させることと
をさらに含む、請求項７に記載の方法。
【請求項９】
前記第１のゲート誘電体層および前記第２のゲート誘電体層の各々を形成することは、
第１の長さを規定するように、前記第１のゲート誘電体層の前記第１の誘電体層部分を、かつ、前記第１の長さとは異なる第２の長さを規定するように、前記第１のゲート誘電体層の前記第２の誘電体層部分を形成することと、
第１の長さを規定するように、前記第２のゲート誘電体層の前記第１の誘電体層部分を、かつ、前記第１の長さとは異なる第２の長さを規定するように、前記第２のゲート誘電体層の前記第２の誘電体層部分を形成することと
をさらに含む、請求項８に記載の方法。
【請求項１０】
前記第１のゲート誘電体層および前記第２のゲート誘電体層の各々を形成することは、
第１の厚さを伴う、前記第１の半導体構造の前記第１の誘電体層部分、および、前記第１の半導体構造の前記第１の厚さとは異なる第２の厚さを伴う、前記第２の半導体構造の前記第１の誘電体層部分を形成すること
をさらに含む、請求項９に記載の方法。
【請求項１１】
半導体構造の各対が、互いとは異なる閾値電圧差を有するように、前記半導体基板上に半導体構造の複数の対を形成することをさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、物理的複製困難関数（ＰＵＦ：physicalunclonable function）を含む半導体デバイスに関する。
【背景技術】
【０００２】
デバイスばらつきは典型的には、プロセス変動により引き起こされ、そのデバイスばらつきは、より小さなデバイスでは、はるかに重大なものである。そのようなばらつきは、適正な回路動作において意味を持つものであり、プロセス改善が、デバイスばらつきを縮小するために行われる。最近では、デバイスばらつきは、情報技術において、セキュリティを強制するために探究および応用されている。インターネットに関係した、ネットワーク、回路、およびアプリケーションのセキュリティが、なお一層厳格になるにつれて、半導体デバイス通信の間で共有される情報を保護することが望ましくなってきた。
【０００３】
半導体デバイスの無許可の複製を防止するための１つの手法は、物理的半導体デバイスを、数値ビットのランダム・セットによって符号化するための、物理的複製困難関数（ＰＵＦ）の使用である。ＰＵＦは、数値ビットのセット、例えば１２８個のビットを生成して、行列「Ａ」を形成する。Ｙ＝Ａ＊Ｘの計算が、ＰＵＦの演算の間に実行される。ここで「Ａ」は、ＰＵＦから生成される要素を有する行列であり、「Ｘ」は、「チャレンジ」と呼ばれる入力ベクトルであり、「Ｙ」は、「レスポンス」と呼ばれる出力ベクトルである。行列「Ａ」および入力ベクトルは、チップ所有者に知られるのみであるべきであり、そのことによって、所有者のみが、レスポンスが正しいかどうかを知ることができる。
【０００４】
ＰＵＦは典型的には、物理的半導体デバイスで具現化されるものであり、評価するのは容易であるが予測するのは難しい、トランジスタ構造の対の間の閾値電圧（Ｖｔ）のランダム変動をもたらした。トランジスタ構造の各対は、「０」ビットまたは「１」ビットのいずれかを出力する。ＰＵＦから１つのチップで生成されるビットは、経時的に、固定され一定でなければならない。加えて、異なるＰＵＦチップから生成されるビットの間の相関は、ランダムでなければならない。ＰＵＦを含む半導体デバイスは、デバイスを製作する製造プロセスまでも考えに入れると、製作するのは容易であるが、再現するのは事実上不可能である（すなわち、複製困難である）ということでなければならない。ＰＵＦを含む半導体デバイスを製作する従来の方法は、典型的には、１つまたは複数のＰＵＦ製作プロセスを、標準的な半導体デバイス・プロセス・フロー内に追加する。しかしながら、追加されるＰＵＦ製作プロセスは、半導体デバイスを製作するための全体的なコストを増大し得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
物理的複製困難関数（ＰＵＦ）半導体デバイスおよびその製作方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の少なくとも１つの非限定的な実施形態によれば、物理的複製困難関数（ＰＵＦ）半導体デバイスは、長さを規定するように第１の方向に、かつ厚さを規定するように、第１の方向とは根本的に異なった（opposite）第２の方向に沿って延在する半導体基板を含む。半導体構造の少なくとも１つの対が、半導体基板上に形成される。半導体構造は、第１の半導体構造と、第２の半導体構造とを含む。第１の半導体構造は、第１の閾値電圧を規定する第１の誘電体区域を有する第１のゲート誘電体層を含む。第２の半導体構造は、第１の閾値電圧とは異なる第２の閾値電圧を規定する、第１の区域とは異なる第２の誘電体区域を有する第２のゲート誘電体層を含む。
【０００７】
別の非限定的な実施形態によれば、物理的複製困難関数（ＰＵＦ）半導体デバイスを製作する方法は、第１の誘電体区域を有する第１のゲート誘電体層を、半導体基板の第１の活性領域上に形成し、第１の誘電体区域とは異なる第２の誘電体区域を有する第２のゲート誘電体層を、半導体基板の第２の活性領域上に形成することを含む。方法は、第１の半導体構造を、第１の半導体構造の第１の閾値電圧を規定するように、第１のゲート誘電体層上に形成し、第２の半導体構造を、第１の閾値電圧とは異なる、第２の半導体構造の第２の閾値電圧を規定するように、第２のゲート誘電体層上に形成することをさらに含む。
【０００８】
さらに別の非限定的な実施形態によれば、物理的複製困難関数（ＰＵＦ）半導体デバイスを製作する方法は、複数のゲート誘電体層を半導体基板上に形成することを含む。各ゲート誘電体層は、互いに関して異なってサイズ設定されるゲート誘電体区域を有する。方法は、半導体構造を、各ゲート誘電体層上に、各半導体構造が、互いに関して異なる閾値電圧を有するように、形成することをさらに含む。
【０００９】
別の非限定的な実施形態によれば、物理的複製困難関数（ＰＵＦ）半導体デバイスは、半導体基板上の複数のゲート誘電体層を備える。各ゲート誘電体層は、互いに関して異なるゲート誘電体区域を有する。半導体構造は、各ゲート誘電体層上に形成される。各半導体構造は、互いに関して異なる閾値電圧を有する。
【００１０】
さらに別の非限定的な実施形態によれば、物理的複製困難関数（ＰＵＦ）半導体アレイ・システムは、半導体基板上の半導体構造の少なくとも１つの対を備える。各半導体構造は、それぞれの半導体構造の閾値電圧を規定するゲート誘電体層を含む。各ゲート誘電体層は、互いに関して異なるゲート誘電体区域を、各閾値電圧が互いとは異なるように有する。マイクロコントローラが、入力電圧を各半導体構造に付与するように、かつ各半導体デバイスの閾値電圧を、入力電圧に応じて決定するように構成される。マイクロコントローラは、電圧差を、各半導体デバイスの閾値電圧に基づいて決定し、バイナリ・ビットを、半導体構造の少なくとも１つの対に、電圧差と閾値との比較に基づいて割り当てる。
【００１１】
追加的な特徴が、本発明の技術によって実現される。他の実施形態が、詳細に本明細書で説明され、請求される本発明の一部分とみなされる。本発明を、特徴とともに、より良好に理解するために、説明、および図面を参照する。
【００１２】
本発明とみなされる主題は、添付の特許請求の範囲において、特に指摘され、明確に請求される。上述の特徴は、付随する図面と連関して行われる、以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００１３】
【図１】本発明の少なくとも１つの非限定的な実施形態による、デバイスの閾値電圧のランダム変動を発生させるための、ゲート酸化物厚さのランダム変動を有する、複数のトランジスタ構造対を含むＰＵＦ半導体デバイスの断面図である。
【図２】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、非限定的な実施形態による、シャロウ・トレンチ・アイソレーション領域（ＳＴＩ）により互いから分離される、第１および第２の活性領域を含む、開始半導体オン・インシュレータ（ＳＯＩ）基板の断面図である。
【図３】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、酸化物層を各活性領域の内部に形成する酸化プロセスの後での、図２の開始基板を例示する図である。
【図４】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、酸化プロセスの後で、活性半導体層に形成される、第１および第２の酸化物層を含む、図３の開始基板を例示する図である。
【図５】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、遮断フォトレジスト層を、ＰＵＦ半導体デバイスの上部表面上に堆積させた後の、図４の基板を例示する図である。
【図６】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、開口部をフォトレジスト層にパターニングして、酸化物層の部分を露出させる、フォトリソグラフィ・プロセスを実行した後の、図５の基板を例示する図である。
【図７】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、酸化物層の露出させた部分を部分的に陥凹させた後の、図６の基板を例示する図である。
【図８】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、残りのフォトレジスト層を除去して、第１および第２の酸化物層部分を含む第１の酸化物層と、第１および第２の酸化物層部分を含む第２の酸化物層とを露出させた後の、図７の基板を例示する図である。
【図９】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第１の酸化物層上の第１のゲート構造、および、第２の酸化物層上の第２のゲート構造の形成の後での、図８の基板を例示する図である。
【図１０】非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第１および第２の酸化物層の部分をエッチングして、活性半導体層上のソース／ドレイン領域を露出させた後、ならびに、ソース／ドレイン要素を、それぞれのソース／ドレイン領域上に形成して、第１のゲート構造および第２のゲート構造の閾値電圧のランダム変動をもたらすＰＵＦ半導体デバイスを形成した後の、図９の基板を例示する図である。
【図１１】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、開口部をフォトレジスト層にパターニングして、第１の酸化プロセスによって形成される初期の酸化物層の部分を露出させる、フォトリソグラフィ・プロセスの後での、基板を例示する図である。
【図１２】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、酸化物層の露出させた部分を完全に陥凹させて、下方にある活性半導体層の部分を露出させた後の、図１１の基板を例示する図である。
【図１３】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第２の酸化プロセスを受ける、図１２の基板を例示する図である。
【図１４】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第２の酸化物層部分を、露出させた活性半導体層のそれぞれの部分から形成する、第２の酸化プロセスの後での、図１３の基板を例示する図である。
【図１５】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、残りのフォトレジスト層を除去して、残りの初期の酸化物層部分より薄い第２の酸化物層部分を有する第１の酸化物層と、残りの初期の酸化物層部分より薄い第２の酸化物層部分を有する第２の酸化物層とを含むものである、上部表面を露出させた後の、図１４の基板を例示する図である。
【図１６】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第１の酸化物層上の第１のゲート構造、および、第２の酸化物層上の第２のゲート構造の形成の後での、図１５の基板を例示する図である。
【図１７】別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイスを製作するプロセス・フローを例示する図であり、第１および第２の酸化物層の部分をエッチングして、活性半導体層上のソース／ドレイン領域を露出させた後、ならびに、ソース／ドレイン要素を、それぞれのソース／ドレイン領域上に形成して、第１のゲート構造および第２のゲート構造の閾値電圧のランダム変動をもたらすＰＵＦ半導体デバイスを形成した後の、図１６の基板を例示する図である。
【図１８】複数のＰＵＦ半導体デバイスと、ランダムに生成されるｎビット・バイナリ値を、ＰＵＦ半導体デバイスの閾値電圧差のランダム変動に基づいて決定するように構成されるマイクロコントローラとを含む、ＰＵＦアレイ・システムのブロック図である。
【発明を実施するための形態】
【００１４】
本発明の様々な実施形態が、デバイスの閾値電圧（Ｖｔ）のランダム変動を、追加的なＰＵＦ製作プロセスを要することなくもたらす、大きい金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）構造の対を含むＰＵＦ半導体デバイスを提供する。大きいＭＯＳＦＥＴ構造は、例えば、おおよそ６０ナノメートル（ｎｍ）からおおよそ１２０ｎｍの範囲にわたるチャネル長さを含み、そのことは、安定性を改善し、一方で、それでもなおＶｔの容認可能な変動を提供する。
【００１５】
追加的なＰＵＦ製作プロセスを、標準的な半導体デバイス製作プロセス・フロー内に実装する、従来の半導体デバイスとは違い、本発明の少なくとも１つの実施形態は、Ｖｔの変動を、トランジスタ構造の対のゲート誘電体厚さの変動によって誘導する。実例として、ゲート誘電体の厚さが低減される際に、それぞれのトランジスタ構造をスイッチ・オンするために必要な電圧の量もまた低減される。すなわち、上記のトランジスタの各対からの閾値電圧のオフセットは、自己増強され（self-enhanced）、すなわち、一方のトランジスタは、より低いＶｔを有し、他方のトランジスタは、（必然的に）より高いＶｔを有する。したがって、本発明の少なくとも１つの実施形態は、各トランジスタ構造のゲート誘電体層をランダムに変動させて、第１のトランジスタ構造と、第２のトランジスタ構造のＶｔとの間での、Ｖｔの変動をもたらす。
【００１６】
ゲート誘電体厚さの変動は、半導体デバイスのゲート構造を形成する時に調整され得るものであり、そのことにより、追加的なＰＵＦプロセスを半導体製作プロセス内に組み込む必要性を排除する。例えば、少なくとも１つの非限定的な実施形態は、トランジスタの各対が、根本的に異なった向き（すなわち、厚さおよび長さ）で、不均一であるのみでなく、さらには非対称である、ゲート誘電体を有する、トランジスタ対のアレイを含むＰＵＦデバイスを提供する。したがって、ＰＵＦ半導体デバイスを製作するためのコストは低減される。
【００１７】
別の実施形態によれば、ＰＵＦデバイス（例えば、トランジスタ対、またはさらに、トランジスタ対のゲート酸化物）を製作する方法は、両方のトランジスタを部分的に被覆する、単一の遮断リソ／レジストを利用する。それでも、第１のトランジスタの第１の部分は、第２のトランジスタの同様の部分より多く、リソ・エッチに対して露出させる。したがって、第１のトランジスタのゲート誘電体、および、第２のトランジスタの第２のゲート誘電体は、不均一の様式で製作され、そのことが必然的に、ゲート誘電体の、根本的に異なった形状／区域を形成する。このように、トランジスタ対、すなわち、不均一のゲート誘電体は、根本的に異なった向きで、長さおよび厚さで、各対に対して、相互に関して非対称であるが、同時に、同一のプロセス・フローに沿って、プロセス・フローで存在する遮断マスクを使用して製作され（すなわち、互いに関して逆に製作され）得る。したがって、余分なプロセス、マスク、またはコストは要されない。
【００１８】
次に図１を参照すると、ＰＵＦ半導体デバイス１００が、非限定的な実施形態によって例示されている。ＰＵＦ半導体デバイス１００は、単一のウェハ（図示せず）上の１つまたは複数のデバイス構造１０２ａおよび１０２ｂを含む。第１のデバイス構造１０２ａおよび第２のデバイス構造１０２ｂが示されるが、本発明はそのことに限定されないということが認識されるべきである。
【００１９】
第１のデバイス構造１０２ａは、第１の半導体基板１０６ａ上に形成される、第１の半導体ゲート構造１０４ａと、第２の半導体ゲート構造１０４ｂとを含む。第１の半導体基板１０６ａは、例えば、第１の半導体オン・インシュレータ（ＳＯＩ）基板１０６ａを含む。実施形態によれば、第１のＳＯＩ基板１０６ａは、バルク基板層１０８ａと、バルク基板層１０８ａの上部表面上に形成される埋め込み絶縁体層１１０ａと、埋め込み絶縁体層１１０ａの上部表面上に形成される１つまたは複数の活性半導体層１１２ａとを含む。バルク基板層１０８ａは、例えばケイ素（Ｓｉ）を含む。埋め込み絶縁体層１１０ａは、例えば酸化ケイ素（ＳｉＯ２）を含む。活性半導体層１１２ａは、例えばＳｉを含む。第１のＳＯＩ基板１０６ａは、活性半導体層１１２ａを相互から電気的に隔離する、１つまたは複数のシャロウ・トレンチ・アイソレーション（ＳＴＩ）領域１１４ａをさらに含む。ＳＴＩ領域１１４ａは、例えばＳｉＯ２を含む。
【００２０】
第１の半導体ゲート構造１０４ａおよび第２の半導体ゲート構造１０４ｂは、それぞれの活性半導体層１１２ａの上部表面上に形成される。第１の半導体ゲート構造１０４ａは、当業者により理解されるように、第１のゲート電極１１６ａと、第１のゲート電極１１６ａの側壁上に形成されるスペーサ１１８ａとを含む。第１の半導体ゲート構造１０４ａは、例えばＳｉＯ２を含む、第１のゲート誘電体層１２０ａをさらに含む。第１のゲート誘電体層１２０ａは、第１の半導体ゲート構造１０４ａと、活性半導体層１１２ａとの間に挿入される。
【００２１】
さらに図１を参照すると、第１のゲート誘電体層１２０ａは、第１のゲート部分１２２ａと、第２のゲート部分１２４ａとを含む。第１のゲート部分１２２ａは、第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）は、第１のゲート部分１２２ａの第１のゲート誘電体区域を規定する第１の形状を創出する。非限定的な実施形態によれば、第１のゲート誘電体区域は、１２０ａの総合的なゲート誘電体長さの約２０％から約８０％であり、第１のゲート誘電体層１２０ａと同じ幅を有し得る。例えば、総合的なゲート誘電体区域は、長さで約２０ｎｍから約８０ｎｍ、幅で約４０ｎｍから約２００ｎｍの寸法を有し、約０．５ｎｍから約４ｎｍの厚さである。
【００２２】
第２のゲート部分１２４ａは、第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）は、第２のゲート部分１２４ａの第２のゲート誘電体区域を規定する第２の形状を創出する。第２のゲート誘電体層１２０ｂの第２の形状は、すなわち、第１のゲート誘電体層１２０ａに関して逆に配置構成される。非限定的な実施形態によれば、第２のゲート誘電体層は、例えば、長さで約２０ｎｍから約５０ｎｍの範囲にわたり、約２ｎｍから約１０ｎｍの厚さである。
【００２３】
非限定的な実施形態によれば、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）とは異なってサイズ設定される。例えば、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）より小さい。加えて、第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）は、第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）とは異なってサイズ設定される。例えば、第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）は、第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。
【００２４】
図１で示される第２の半導体ゲート構造１０４ｂに目を向けると、第２のゲート電極１１６ｂは、当業者により理解されるように、ゲート電極側壁上に形成されるスペーサ１１８ｂを含む。第２の半導体ゲート構造１０４ｂは、例えばＳｉＯ２を含む、第２のゲート誘電体層１２０ｂをさらに含む。第２のゲート誘電体層１２０ｂは、第２の半導体ゲート構造１０４ｂと、それぞれの活性半導体層１１２ａとの間に挿入される。
【００２５】
第２のゲート誘電体層１２０ｂは、第１のゲート部分１２２ｂと、第２のゲート部分１２４ｂとを含む。第１のゲート部分１２２ｂは、第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）は、第１のゲート部分１２２ｂの第１のゲート誘電体区域を規定する。第２のゲート部分１２４ｂは、第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）は、第２のゲート部分１２４ｂの第２のゲート誘電体区域を規定する。
【００２６】
第１のゲート誘電体層１２０ａと同様に、第２のゲート誘電体層１２０ｂは、第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）とは異なってサイズ設定される第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）を有し、第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）とは異なってサイズ設定される第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）を有する。例えば、第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）より小さい。しかしながら、第１のゲート誘電体層１２０ａとは違い、第２のゲート誘電体層１２０ｂは、第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）より大きい（すなわち、より厚い）第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）を有する。
【００２７】
したがって、少なくとも１つの非限定的な実施形態は、第１のゲート誘電体層１２０ａの全体的なゲート誘電体区域が、第２のゲート誘電体層１２０ｂの全体的なゲート誘電体区域とは異なる、第１のデバイス構造１０２ａを提供する。例えば、第１のゲート誘電体層１２０ａの全体的なゲート誘電体区域は、第２のゲート誘電体層１２０ｂの全体的なゲート誘電体区域より小さい。この様式では、第１の半導体ゲート構造１０４ａの第１の閾値電圧（Ｑ１＿Ｖｔ）は、第２の半導体ゲート構造１０４ｂの第２の閾値電圧（Ｑ２＿Ｖｔ）より小さい。
【００２８】
次に、図１で示される第２のデバイス構造１０２ｂに目を向けると、第３の半導体ゲート構造１０４ｃおよび第４の半導体ゲート構造１０４ｄが、第２の半導体基板１０６ｂ上に形成される。第１の半導体基板１０６ａと同様に、第２の半導体基板１０６ｂは、例えば、第２の半導体オン・インシュレータ（ＳＯＩ）基板１０６ｂを含む。実施形態によれば、第２のＳＯＩ基板１０６ｂは、バルク基板層１０８ｂと、バルク基板層１０８ｂの上部表面上に形成される埋め込み絶縁体層１１０ｂと、埋め込み絶縁体層１１０ｂの上部表面上に形成される１つまたは複数の活性半導体層１１２ｂとを含む。バルク基板層１０８ｂは、例えばケイ素（Ｓｉ）を含む。埋め込み絶縁体層１１０ｂは、例えば酸化ケイ素（ＳｉＯ２）を含む。活性半導体層１１２ｂは、例えばＳｉを含む。第２のＳＯＩ基板１０６ｂは、活性半導体層１１２ｂを相互から電気的に隔離する、１つまたは複数のシャロウ・トレンチ・アイソレーション（ＳＴＩ）領域１１４ｂをさらに含む。ＳＴＩ領域１１４ｂは、例えばＳｉＯ２を含む。
【００２９】
第３の半導体ゲート構造１０４ｃおよび第４の半導体ゲート構造１０４ｄは、それぞれの活性半導体層１１２ｂの上部表面上に形成される。第３の半導体ゲート構造１０４ｃは、当業者により理解されるように、ゲート電極１１６ｃと、ゲート電極１１６ｃの側壁上に形成されるスペーサ１１８ｃとを含む。第３の半導体ゲート構造１０４ｃは、例えばＳｉＯ２を含む、第３のゲート誘電体層１２０ｃをさらに含む。第３のゲート誘電体層１２０ｃは、第３の半導体ゲート構造１０４ｃと、それぞれの活性半導体層１１２ｂとの間に挿入される。
【００３０】
さらに図１を参照すると、第３のゲート誘電体層１２０ｃは、第１のゲート部分１２２ｃと、第２のゲート部分１２４ｃとを含む。第１のゲート部分１２２ｃは、第１のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿１）は、第１のゲート部分１２２ｃの第１のゲート誘電体区域を規定する。非限定的な実施形態によれば、第１のゲート誘電体区域は、例えば、長さで約２０ｎｍから約８０ｎｍ、幅で約４０ｎｍから約２００ｎｍの範囲にわたり、約０．５ｎｍから約４ｎｍの厚さである。
【００３１】
第２のゲート部分１２４ｃは、第２のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿２）は、第２のゲート部分１２４ｃの第２のゲート誘電体区域を規定する。非限定的な実施形態によれば、第２の誘電体区域は、例えば、長さで約６０ｎｍから約１２０ｎｍ、幅で約４０ｎｍから約２００ｎｍの範囲にわたり、約１ｎｍから約４ｎｍの厚さである。
【００３２】
非限定的な実施形態によれば、第２のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿１）とは異なってサイズ設定される。例えば、第２のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ３＿Ｌｏｘ＿１）より大きい。加えて、第２のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿２）は、第１のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿１）とは異なってサイズ設定される。例えば、第１のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿１）は、第２のゲート誘電体厚さ（Ｑ３＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。
【００３３】
図１で示される第４の半導体ゲート構造１０４ｄに目を向けると、第４のゲート電極１１６ｄは、当業者により理解されるように、ゲート電極側壁上に形成されるスペーサ１１８ｄを含む。第４の半導体ゲート構造１０４ｄは、例えばＳｉＯ２を含む、第４のゲート誘電体層１２０ｄをさらに含む。第４のゲート誘電体層１２０ｄは、第４の半導体ゲート構造１０４ｄと、それぞれの活性半導体層１１２ｂとの間に挿入される。
【００３４】
第４のゲート誘電体層１２０ｄは、第１のゲート部分１２２ｄと、第２のゲート部分１２４ｄとを含む。第１のゲート部分１２２ｄは、第１のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿１）は、第１のゲート部分１２２ｄの第１のゲート誘電体区域を規定する。第２のゲート部分１２４ｄは、第２のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿２）は、第２のゲート部分１２４ｄの第２のゲート誘電体区域を規定する。
【００３５】
第３のゲート誘電体層１２０ｃと同様に、第４のゲート誘電体層１２０ｄは、第１のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿１）とは異なってサイズ設定される第２のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿２）を有し、第１のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿１）とは異なってサイズ設定される第２のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿２）を有する。例えば、第２のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿２）は、第１のゲート誘電体長さ（Ｑ４＿Ｌｏｘ＿１）より大きい。しかしながら、第３のゲート誘電体層１２０ｃとは違い、第４のゲート誘電体層１２０ｄは、第２のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿２）より大きい（すなわち、より厚い）第１のゲート誘電体厚さ（Ｑ４＿Ｔｏｘ＿１）を有する。
【００３６】
したがって、少なくとも１つの非限定的な実施形態は、第３のゲート誘電体層１２０ｃの全体的なゲート誘電体区域が、第４のゲート誘電体層１２０ｄの全体的なゲート誘電体区域とは異なる、第２のデバイス構造１０２ｂを提供する。例えば、第３のゲート誘電体層１２０ｃの全体的なゲート誘電体区域は、第４のゲート誘電体層１２０ｄの全体的なゲート誘電体区域より大きい。この様式では、第３の半導体ゲート構造１０４ｃの閾値電圧（Ｑ３＿Ｖｔ）は、第４の半導体ゲート構造１０４ｄの閾値電圧（Ｑ４＿Ｖｔ）より大きい。
【００３７】
より詳細に下記で論考するように、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１〜Ｑ４＿Ｌｏｘ＿１）と、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２〜Ｑ４＿Ｌｏｘ＿２）との間のサイズ設定の差異が、ランダムに、第１のゲート誘電体層１２０ａ〜第４のゲート誘電体層１２０ｄの製作の間に発生する。結果として、第１のランダム閾値電圧差が、第１のデバイス構造１０２ａの第１の半導体ゲート構造１０４ａ〜第２の半導体ゲート構造１０４ｂの対の間で生み出され、第２のランダム閾値電圧差が、第２のデバイス構造１０２ｂの第３の半導体ゲート構造１０４ｃ〜第４の半導体ゲート構造１０４ｄの第２の対の間で提供される。各閾値電圧差は、「０」ビット出力または「１」ビット出力のいずれかを生成するために、それぞれの閾値と比較され得る。したがって、本発明の少なくとも１つの実施形態は、容易に評価され得るが、予測するのは難しい、または、再現するのは事実上不可能である、あるいはその両方であり得る、「０」ビットまたは「１」ビットのランダム連続物を生成する、ＰＵＦ半導体デバイス１００を提供する。
【００３８】
次に図２〜１０に目を向けると、一連の図が、非限定的な実施形態によるＰＵＦ半導体デバイス２００を製作するプロセス・フローを例示している。図２を参照すると、半導体オン・インシュレータ（ＳＯＩ）開始基板２０２が例示されている。ＳＯＩ基板２０２が例示されているが、従来のバルク半導体基板が、本発明の範囲から逸脱することなく使用され得るということが認識されるべきである。ＳＯＩ基板２０２は、バルク基板層２０４と、バルク基板層２０４の上部表面上に形成される埋め込み絶縁体層２０６と、埋め込み絶縁体層２０６の上部表面上に形成される１つまたは複数の第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂとを含む。バルク基板層２０４は、例えばケイ素（Ｓｉ）を含む。埋め込み絶縁体層２０６は、例えば酸化ケイ素（ＳｉＯ２）を含む。第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂは、例えばＳｉを含む。ＳＯＩ基板２０２は、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂを相互から電気的に隔離する、１つまたは複数のシャロウ・トレンチ・アイソレーション（ＳＴＩ）領域２１０をさらに含む。ＳＴＩ領域２１０は、例えばＳｉＯ２を含む。
【００３９】
次に図３を参照すると、当業者により理解されるような酸化プロセスを受ける、ＳＯＩ基板２０２が例示されている。酸化プロセスは、例えば熱酸化プロセスを含む。加えて酸化プロセスは、ドライ酸化プロセスを含み得るものであり、そのドライ酸化プロセスは、ＳＯＩ基板２０２、および特に、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂ（すなわち、活性Ｓｉ）を、分子酸素イオン（Ｏ２）に対して、例えば、おおよそ摂氏８００度（℃）からおおよそ１２００℃の範囲にわたる高温で露出させる。Ｏ２イオンの名が明かされているが、他のイオンが、第１の酸化プロセスによって形成される初期の第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂとは異なる材料を含む、第２の誘電体層部分を形成するために使用され得るということが認識されるべきである。ドライ熱酸化プロセスは、ウェット熱酸化プロセスによって置換されることがあり、そのウェット熱酸化プロセスは、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂを、例えば超高純度（ＵＨＰ）スチームなどの水蒸気に対して露出させるものであるということが、さらには認識されるべきである。
【００４０】
図４に目を向けると、先の熱酸化プロセスの結果として、各々の第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂの上部部分に埋められた、第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂを含む、ＳＯＩ基板２０２が例示されている。この様式では、各々の第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂは、それぞれの第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂと、埋め込み絶縁体層２０６との間に挿入される。第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂは、ＳｉＯ２を含み、より詳細に下記で論考するように、ゲート誘電体層として利用され得る。第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂの深さは、ＳＯＩ基板２０２が、先の熱酸化プロセスに対して露出する時間に基づいて制御され得る。非限定的な実施形態によれば、第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂは、例えば、おおよそ２ｎｍからおおよそ１０ｎｍの範囲にわたる初期の深さを有し得る。
【００４１】
次に図５を参照すると、遮断フォトレジスト層２１４が、ＳＯＩ基板２０２の上部表面上に直接堆積させられ、ＳＴＩ領域２１０、および、第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂを完全に被覆する。遮断フォトレジスト層２１４は、例えば、ＳＯＩ基板の上部表面上に、例えばスピン・コーティングを含む、様々な堆積方法を使用して堆積させられ得る、当業者により理解されるような有機感光性材料を含む。
【００４２】
図６を参照すると、遮断フォトレジスト層２１４は、それぞれ、下方にある第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂの、第１の誘電体層部分２１８ａ〜２１８ｂを露出させる、１つまたは複数の第１の開口部２１６ａ〜第２の開口部２１６ｂを、その遮断フォトレジスト層２１４に形成するためにパターニングされる。パターニング・プロセスは、フォトマスク（図示せず）を、遮断フォトレジスト層２１４と、例えば紫外線（ＵＶ）光源などの光源との間に挿入することを含む。フォトマスクは、そのフォトマスクを貫いて形成される開口部を含む。この様式では、フォトマスクの貫通していない部分は、ＵＶ光の第１の部分を遮断し、一方で、ＵＶ光の第２の部分は、マスク開口部を通過し、遮断フォトレジスト層２１４に達する。ＵＶ光は、遮断フォトレジスト層２１４の部分と反応し、そのことによって、第１の開口部２１６ａ〜第２の開口部２１６ｂが、その遮断フォトレジスト層２１４に形成される。第１の開口部２１６ａ〜第２の開口部２１６ｂのサイズは、ＵＶ光露出に起因して、相互に関してランダムに変動させられる。非限定的な実施形態によれば、第１の開口部２１６ａは、第１のサイズ（Ｄ１）を有し、第２の開口部２１６ｂは、図６でさらに示されるように、Ｄ１より小さい第２のサイズ（Ｄ２）を有する。この様式では、第１の開口部２１６ａによって露出させた第１の誘電体層部分２１８ａは、第２の開口部２１６ｂによって露出させた、反対側の第１の誘電体層部分２１８ｂより大きい区域を有する。すなわち、単一の遮断リソ／レジストが、第１の誘電体層部分２１８ａより多く、第１の誘電体層部分２１８ｂを被覆する。
【００４３】
図７に目を向けると、露出させた第１の誘電体層部分２１８ａ、および、反対側の露出させた第１の誘電体層部分２１８ｂは、残りの遮断フォトレジスト層２１４により被覆される、第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂの、それぞれの残りの誘電体層部分２２０ａ〜２２０ｂより下に陥凹させられる。様々なエッチング技術が、例えばフッ化水素（ＨＦ）エッチング液を含めて、露出させた第１の誘電体層部分２１８ａ、および、露出させた第１の誘電体層部分２１８ｂをエッチングするために実施され得る。非限定的な実施形態によれば、露出させた第１の誘電体層部分２１８ａ、および、反対側の露出させた第１の誘電体層部分２１８ｂは、例えば、おおよそ０．５ｎｍからおおよそ３ｎｍの範囲にわたる厚さを有するように陥凹させられ得る。
【００４４】
次に図８を参照すると、残りの遮断フォトレジスト層２１４が、ＰＵＦ半導体デバイス２００の上部表面から除去される。この段階では、ＰＵＦ半導体デバイス２００の上部表面は、より詳細に下記で論考するように、互いに関して非対称である、第１のゲート誘電体層２１２ａと、第２のゲート誘電体層２１２ｂとを含む。第１のゲート誘電体層２１２ａは、それぞれの第１の誘電体層部分２１８ａと、第２の誘電体層部分２２０ａ（すなわち、残りの誘電体層部分２２０ａ）とを有する。第１の誘電体層部分２１８ａおよび第２の誘電体層部分２２０ａは、互いに関して異なる寸法を有する、左誘電体層部分２１８ａ、および、右誘電体層部分２２０ａを規定する。
【００４５】
同様に、第２のゲート誘電体層２１２ｂは、それぞれの第１の誘電体層部分２１８ｂと、第２の誘電体層部分２２０ｂ（すなわち、残りの誘電体層部分２２０ｂ）とを有する。第２のものの、第１の誘電体層部分２１８ｂおよび第２の誘電体層部分２２０ｂは、互いに関して異なる寸法を有する、右誘電体層部分２１８ｂ、および、左誘電体層部分２２０ｂを規定する。
【００４６】
第１のゲート誘電体層２１２ａの第１の誘電体層部分２１８ａは、第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）は、第１の誘電体層部分２１８ａの第１の誘電体区域を規定する。第１のゲート誘電体層２１２ａの第２の誘電体層部分２２０ａは、第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）は、第２の誘電体層部分２２０ａの第２の誘電体区域を規定する。
【００４７】
第１の誘電体層部分２１８ａの寸法は、第２の誘電体層部分２２０ａの寸法とは異なる。非限定的な実施形態によれば、第１の誘電体層部分２１８ａの第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）は、第２の誘電体層部分２２０ａの第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。加えて、第１の誘電体層部分２１８ａの第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）は、第２の誘電体層部分２２０ａの第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）より大きい。
【００４８】
図８で例示される非限定的な実施形態をさらに参照すると、第２のゲート誘電体層２１２ｂの第１の誘電体層部分２１８ｂは、第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）は、第１の誘電体層部分２１８ｂの第１の誘電体区域を規定する。第２のゲート誘電体層２１２ｂの第２の誘電体層部分２２０ｂは、第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）は、第２の誘電体層部分２２０ｂの第２の誘電体区域を規定する。
【００４９】
第１のゲート誘電体層２１２ａと同様に、第２のゲート誘電体層２１２ｂは、第２の誘電体層部分２２０ｂとは異なる寸法を有する、第１の誘電体層部分２１８ｂを含む。非限定的な実施形態によれば、第１の誘電体層部分２１８ｂの第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）は、第２の誘電体層部分２２０ｂの第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。しかしながら、第１の誘電体層部分２１８ｂの第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）は、第２の誘電体層部分２２０ｂの第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）より小さい。したがって、第２のゲート誘電体層２１２ｂの全体的な第２の誘電体区域は、第１のゲート誘電体層２１２ａの全体的な第１の誘電体区域より大きい。
【００５０】
図８でさらに例示されるように、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂは、互いに関して逆に製作される。例えば、第１のゲート誘電体層２１２ａは、第１のサイズ（Ｄ１）を伴う、第１の誘電体層部分２１８ａ、すなわち、左誘電体層部分２１８ａと、第２のサイズ（Ｄ２）を伴う、第２の誘電体層部分２２０ａ、すなわち、右誘電体層部分２２０ａとを有する。しかしながら、第２のゲート誘電体層２１２ｂは、第２のサイズ（Ｄ２）を伴う、第１の誘電体層部分２１８ｂ、すなわち、右誘電体層部分２１８ｂと、第１のサイズ（Ｄ１）を伴う、第２の誘電体層部分２２０ｂ、すなわち、左誘電体層部分２２０ｂとを有する。すなわち、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１８ａの第１のサイズ（Ｄ１）は、第２のゲート誘電体層２１２ｂに対応する左誘電体層部分２２０ｂの第１のサイズ（Ｄ１）と対等である。しかしながら、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１８ａの厚さは、例えば、第２のゲート誘電体層２１２ｂに対応する左誘電体層部分２２０ｂの厚さより小さい。
【００５１】
同様に、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの第２のサイズ（Ｄ２）は、第２のゲート誘電体層２１２ｂに対応する右誘電体層部分２１８ｂの第２のサイズ（Ｄ２）と対等である。しかしながら、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの厚さは、例えば、第２のゲート誘電体層２１２ｂに対応する右誘電体層部分２１８ｂの厚さより大きい。したがって、第２のゲート誘電体層２１２ｂは、第１のゲート誘電体層２１２ａに関して逆に製作される。第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂの寸法は、限定的でないということが認識されるべきである。例えば、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１８ａの厚さは、第２のゲート誘電体層２１２ｂに対応する左誘電体層部分２２０ｂの厚さより大きいことがあり、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの厚さは、第２のゲート誘電体層２１２ｂに対応する右誘電体層部分２１８ｂの厚さより小さいことがある。
【００５２】
次に図９に目を向けると、第１のゲート構造２２２ａが、第１のゲート誘電体層２１２ａ上に形成され、第２のゲート構造２２２ｂが、第２のゲート誘電体層２１２ｂ上に形成される。第１のゲート構造２２２ａおよび第２のゲート構造２２２ｂの各々は、当業者により理解されるように、ダミー・ゲートまたは金属ゲートを備える、第１のゲート電極領域２２４ａ〜第２のゲート電極領域２２４ｂを含む。第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂはさらには、それぞれの第１のゲート電極領域２２４ａ〜第２のゲート電極領域２２４ｂの側壁上に形成されるスペーサ２２６ａ〜２２６ｂを含む。スペーサ２２６ａ〜２２６ｂは、窒化ケイ素（ＳｉＮ）を含む、ただしそれに限定されない、様々な材料を含み得る。
【００５３】
第１のゲート構造２２２ａは、第１のゲート電極領域２２４ａが、第１の誘電体層部分２１８ａの部分、および、第２の誘電体層部分２２０ａの部分上に配設されるように、第１のゲート誘電体層２１２ａ上に形成される。同様の様式で、第２のゲート構造２２２ｂは、第２のゲート電極領域２２４ｂが、第１の誘電体層部分２１８ｂの部分、および、第２の誘電体層部分２２０ｂの部分上に配設されるように、第２のゲート誘電体層２１２ｂ上に形成される。同様の方式で、第２のゲート構造２２２ｂは、第２のゲート電極領域２２４ｂが、部分的に、第１の誘電体層部分２１８ｂ上に、かつ部分的に、第２の誘電体層部分２２０ｂ上に配設されるように、第２のゲート誘電体層２１２ｂ上に形成される。しかしながら、第２のゲート誘電体層２１２ｂの全体的な第２の誘電体区域（例えば、全体的な誘電体厚さ）は、第１のゲート誘電体層２１２ａの全体的な第１の誘電体区域（例えば、全体的な酸化物厚さ）より大きい（すなわち、第２の誘電体層部分２２０ｂは、第１の誘電体層部分２１８ｂより厚い）（すなわち、第１の誘電体層部分２１８ａは、第２の誘電体層部分２２０ｂより薄い）ので、第２のゲート構造２２２ｂは、第１のゲート構造２２２ａの第１の閾値電圧（Ｑ１＿Ｖｔ）より大きい第２の閾値電圧（Ｑ２＿Ｖｔ）を有する。換言すれば、第１のゲート構造２２２ａをスイッチ・オンするために要される電圧は、第２のゲート構造２２２ｂをスイッチ・オンするために要される電圧より小さく、なぜならば、第１のゲート電極領域２２４ａの下の方に形成される全体的な第１の誘電体区域（例えば、全体的な酸化物厚さ）は、第２のゲート電極領域２２４ｂの下の方に形成される全体的な第２の誘電体区域（例えば、全体的な酸化物厚さ）より小さいからである。
【００５４】
次に図１０を参照すると、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂの部分が、それぞれ、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂのソース／ドレイン領域に対応する位置から除去される。ソース／ドレイン要素２２８ａ〜２２８ｂが次いで、ソース／ドレイン領域（すなわち、露出させた第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂ）上に、例えば、当業者により理解されるようなエピタキシ結晶成長を含む、様々な技術を使用して形成される。したがって、半導体構造（例えば、トランジスタ）の対を含むＰＵＦ半導体デバイス２００。各半導体構造は、それぞれ、詳細に上記で説明したプロセス・フローによって形成される、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂのランダム・サイズ変動に起因する、ランダムに創出される第１の閾値電圧および第２の閾値電圧（Ｑ１＿Ｖｔ、Ｑ２＿Ｖｔ）を有する、第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂを含む。
【００５５】
例えば、第１のゲート誘電体層２１２ａの第１の誘電体層部分２１８ａは、第１の半導体構造の第１の領域（例えば、左領域）に位置し、第１のゲート誘電体層２１２ａの第２の誘電体層部分２２０ａは、第１の半導体構造の第２の領域（例えば、右領域）に位置する。同様に、第２のゲート誘電体層２１２ｂの第２の誘電体層部分２２０ｂは、第１の半導体構造の第１の領域（例えば、左領域）と対等である、第２の半導体構造の第１の領域（例えば、左領域）に位置し、第２のゲート誘電体層２１２ｂの第１の誘電体層部分２１８ｂは、第１の半導体構造の第２の領域（例えば、右領域）と対等である、第２の半導体構造の第２の領域（例えば、右領域）に位置する。この様式では、第１および第２の半導体構造の、対等である領域に位置する誘電体層部分の厚さは、異なって形成され得る。実例として、第１の半導体構造の第１の領域に位置する第１の誘電体層部分２１８ａの厚さは、第２の半導体構造の第１の領域に位置する第２の誘電体層部分２２０ｂの厚さとは異なる。
【００５６】
第１の閾値電圧（Ｑ１＿Ｖｔ）と第２の閾値電圧（Ｑ２＿Ｖｔ）との間の電圧差は、例えば、より詳細に下記で論考するように、マイクロコントローラ（図１０では図示せず）を使用して決定され得る。マイクロコントローラは、電圧差を閾値とさらに比較して、特定のＰＵＦ半導体デバイス２００に対応する、「０」ビットまたは「１」ビットのいずれかを決定し得る。例えば、電圧差が閾値より下であるとき、マイクロコントローラは、「０」ビット出力をＰＵＦ半導体デバイス２００に割り当てる。しかしながら、電圧差が閾値以上であるとき、マイクロコントローラは、「１」ビット出力をＰＵＦ半導体デバイス２００に割り当てる。電圧差は、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂのランダム・サイズ設定に基づくので、ＰＵＦ半導体デバイス２００（すなわち、第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂの対）に割り当てられるビット出力もまた、ランダムである。
【００５７】
したがって、少なくとも１つの実施形態は、評価するのは容易であるが、予測するのは厄介であり、かつ再創出するのは事実上不可能である、半導体構造の対の間の閾値電圧（Ｖｔ）のランダム変動をもたらすＰＵＦ半導体デバイス２００を提供する。非限定的な実施形態によれば、上記の半導体構造（例えば、トランジスタ）の各対からの閾値電圧のオフセットは、自己増強され、すなわち、一方の半導体構造は、より低いＶｔを有し、しかるに他方の半導体構造は、必然的により高いＶｔを有する。さらに、Ｖｔのランダム変動は、ゲート誘電体層のランダム・サイズ設定に基づくので、ランダム変動は、追加的なＰＵＦ製作プロセスをもたらすことなく、標準的な半導体製作プロセス・フローを使用して達成され得る。結果として、ＰＵＦ半導体デバイス２００を製作するための全体的なコストが低減される。
【００５８】
次に図１１〜１７、すなわち、別の非限定的な実施形態による、ゲート長さのランダム変動を有するＰＵＦ半導体デバイス２００を製作するプロセス・フローを例示する一連の図に目を向ける。図１１を参照すると、第１の開口部２１６ａ〜第２の開口部２１６ｂを遮断フォトレジスト層２１４にパターニングして、それぞれ、第１の酸化プロセスによって形成される、初期の第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂの、第１の誘電体層部分２１８ａ〜２１８ｂを露出させる、フォトリソグラフィ・プロセスの後での、ＳＯＩ基板２０２が例示されている。詳細に上記で説明したように、パターニング・プロセスは、フォトマスク（図示せず）を、遮断フォトレジスト層２１４と、例えば紫外線（ＵＶ）光源などの光源との間に挿入することを含む。フォトマスクは、そのフォトマスクを貫いて形成されるパターン開口部を含み、そのことによって、フォトマスクの貫通していない部分は、ＵＶ光の第１の部分を遮断し、一方で、パターン開口部によって、ＵＶ光の第２の部分は、遮断フォトレジスト層２１４に達することが可能となる。ＵＶ光は、遮断フォトレジスト層２１４の部分と反応し、そのことによって、第１の開口部２１６ａ〜第２の開口部２１６ｂが、その遮断フォトレジスト層２１４に形成される。第１の開口部２１６ａ〜第２の開口部２１６ｂのサイズは、ＵＶ光露出に起因して、相互に関してランダムに変動させられる。非限定的な実施形態によれば、第１の開口部２１６ａは、第１のサイズ（Ｄ１）を有し、第２の開口部２１６ｂは、図１１でさらに示されるように、Ｄ１より大きい第２のサイズ（Ｄ２）を有する。この様式では、露出させた第１の誘電体層部分２１８ａの区域は、反対側の露出させた第１の誘電体層部分２１８ｂの区域より小さい。
【００５９】
図１２は、以前に露出させた第１の誘電体層部分２１８ａ〜２１８ｂを完全に陥凹させて、下方にある第１の活性半導体層２０８ａ、および、下方にある第２の活性半導体層２０８ｂの各々を部分的に露出させた後の、図１１のＳＯＩ基板２０２を例示する。様々なエッチング技術が、例えばＨＦエッチング液を含めて、露出させた第１の誘電体層部分２１８ａ〜２１８ｂをエッチングするために実施され得る。第１の開口部２１６ａのサイズは、第２の開口部２１６ｂのサイズより小さいので、露出させた第１の活性半導体層２０８ａの区域は、露出させた第２の活性半導体層２０８ｂの区域より小さい。
【００６０】
次に図１３を参照すると、第２の酸化プロセスを受ける、ＳＯＩ基板２０２が例示されている。第２の酸化プロセスは本質的には、ＳＯＩ基板２０２全体に付与される。しかしながら、第１の活性半導体層２０８ａおよび第２の活性半導体層２０８ｂの露出させた部分のみが、第２の酸化プロセスに反応する。第２の酸化プロセスは、初期の第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂを形成するために使用される第１の酸化プロセスと同様であり得る。例えば第２の酸化プロセスは、ＳＯＩ基板２０２、および特に、露出させた第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂ（すなわち、活性Ｓｉ）を、分子酸素イオン（Ｏ２）に対して高温で露出させる、ドライ熱酸化プロセスであり得る。高温は例えば、おおよそ摂氏８００度（℃）からおおよそ１２００℃の範囲にわたることがある。Ｏ２イオンの名が明かされているが、他のイオンが、第１の酸化プロセスによって形成される初期の第１のゲート誘電体層２１２ａ〜第２のゲート誘電体層２１２ｂとは異なる材料を含む、第２の誘電体層部分を形成するために使用され得るということが認識されるべきである。ドライ熱酸化プロセスは、ウェット熱酸化プロセスによって置換されることがあり、そのウェット熱酸化プロセスは、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂを、例えば超高純度（ＵＨＰ）スチームなどの水蒸気に対して露出させるものであるということが、さらには認識されるべきである。
【００６１】
図１４を参照すると、前述の第２の酸化プロセスの後での、ＳＯＩ基板２０２が例示されている。第２の酸化プロセスの結果として、第１の誘電体層部分２１９ａ〜２１９ｂが、それぞれ、露出させた第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂから形成される。第１のゲート誘電体層２１２ａの、第１の誘電体層部分２１９ａ、例えば、左誘電体層部分２１９ａは、第１のゲート誘電体層２１２ａの、第２の誘電体層部分２２０ａ、例えば、右誘電体層部分２２０ａとは、異なる長さと、異なる厚さとを有する。同様に、第２のゲート誘電体層２１２ｂの、第１の誘電体層部分２１９ｂ、例えば、右誘電体層部分２１９ｂは、第２のゲート誘電体層２１２ｂの、第２の誘電体層部分２２０ｂ、例えば、左誘電体層部分２２０ｂとは、異なる長さと、異なる厚さとを有する。したがって、結果として生じる第１のゲート誘電体層２１２ａ、および、結果として生じる第２のゲート誘電体層２１２ｂは、互いに関して、逆に製作され、非対称である。第１の誘電体層部分２１９ａ〜２１９ｂは、残りの誘電体層部分２２０ａ〜２２０ｂの厚さより小さい第１の厚さを有するように示されるが、第２の酸化プロセスが、残りの誘電体層部分２２０ａ〜２２０ｂの厚さより大きい厚さを有する、第１の誘電体層部分２１９ａ〜２１９ｂを形成するために使用され得るということは可能である。
【００６２】
図１５は、残りのフォトレジスト層を除去して、残りの誘電体層部分２２０ａより薄い第１の誘電体層部分２１９ａを有する第１のゲート誘電体層２１２ａと、残りの誘電体層部分２２０ｂより薄い第１の誘電体層部分２１９ｂを有する第２のゲート誘電体層２１２ｂとを含むものである、上部表面を露出させた後の、図１４の基板を例示する。例えば、第１のゲート誘電体層２１２ａの第１の誘電体層部分２１９ａは、第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）は、第１の誘電体層部分２１９ａの第１の誘電体区域を規定する。第１のゲート誘電体層２１２ａの第２の誘電体層部分２２０ａは、第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）は、第２の誘電体層部分２２０ａの第２の誘電体区域を規定する。
【００６３】
図１５でさらに例示されるように、第１の誘電体層部分２１９ａの寸法は、第２の誘電体層部分２２０ａの寸法とは異なる。例えば、第１の誘電体層部分２１９ａの第１のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿１）は、残りの誘電体層部分２２０ａの第２のゲート誘電体厚さ（Ｑ１＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。加えて、第１の誘電体層部分２１９ａの第１のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿１）は、残りの誘電体層部分２２０ａの第２のゲート誘電体長さ（Ｑ１＿Ｌｏｘ＿２）より小さい。
【００６４】
図１５で例示される非限定的な実施形態をさらに参照すると、第２のゲート誘電体層２１２ｂの第１の誘電体層部分２１９ｂは、第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）と、第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）とを有する。第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）および第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）は、第１の誘電体層部分２１９ｂの第１の誘電体区域を規定する。第２のゲート誘電体層２１２ｂの残りの誘電体層部分２２０ｂは、第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）と、第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）とを有する。第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）および第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）は、残りの誘電体層部分２２０ｂの第２の誘電体区域を規定する。
【００６５】
第１のゲート誘電体層２１２ａと同様に、第２のゲート誘電体層２１２ｂは、残りの誘電体層部分２２０ｂとは異なる寸法を有する、第１の誘電体層部分２１９ｂを含む。非限定的な実施形態によれば、第１の誘電体層部分２１９ｂの第１のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿１）は、残りの誘電体層部分２２０ｂの第２のゲート誘電体厚さ（Ｑ２＿Ｔｏｘ＿２）より小さい（すなわち、より薄い）。しかしながら、第１の誘電体層部分２１９ｂの第１のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿１）は、残りの誘電体層部分２２０ｂの第２のゲート誘電体長さ（Ｑ２＿Ｌｏｘ＿２）より大きい。したがって、第２のゲート誘電体層２１２ｂの全体的な誘電体区域は、第１のゲート誘電体層２１２ａの全体的な誘電体区域より小さい。
【００６６】
図１５でさらに例示されるように、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂは、互いに関して逆に製作される。例えば、第１のゲート誘電体層２１２ａは、第１のサイズ（Ｄ１）を伴う左誘電体層部分２１９ａと、Ｄ１より大きい第２のサイズ（Ｄ２）を伴う右誘電体層部分２２０ａとを有する。第２のゲート誘電体層２１２ｂは、第１のサイズ（Ｄ１）を伴う左誘電体層部分２２０ｂと、Ｄ１より大きい第２のサイズ（Ｄ２）を伴う右誘電体層部分２１９ｂとを有する。すなわち、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１９ａの第１のサイズ（Ｄ１）は、第２のゲート誘電体層２１２ｂに対応する左誘電体層部分２２０ｂの第１のサイズ（Ｄ１）と対等である。しかしながら、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１９ａの厚さは、例えば、第２のゲート誘電体層２１２ｂの左誘電体層部分２２０ｂの厚さより小さい。
【００６７】
同様に、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの第２のサイズ（Ｄ２）は、第２のゲート誘電体層２１２ｂに対応する右誘電体層部分２１９ｂの第２のサイズ（Ｄ２）と対等である。しかしながら、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの厚さは、例えば、第２のゲート誘電体層２１２ｂの右誘電体層部分２１９ｂの厚さより大きい。第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂの寸法は、限定的でないということが認識されるべきである。例えば、第１のゲート誘電体層２１２ａに対応する左誘電体層部分２１９ａの厚さは、第２のゲート誘電体層２１２ｂに対応する左誘電体層部分２２０ｂの厚さより大きいことがあり、第１のゲート誘電体層２１２ａに対応する右誘電体層部分２２０ａの厚さは、第２のゲート誘電体層２１２ｂに対応する右誘電体層部分２１９ｂの厚さより小さいことがある。
【００６８】
図１６に目を向けると、第１のゲート構造２２２ａが、第１のゲート誘電体層２１２ａ上に形成され、第２のゲート構造２２２ｂが、第２のゲート誘電体層２１２ｂ上に形成される。第１のゲート構造２２２ａおよび第２のゲート構造２２２ｂの各々は、当業者により理解されるように、ダミー・ゲートまたは金属ゲートを備える、第１のゲート電極領域２２４ａ〜第２のゲート電極領域２２４ｂを含む。第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂはさらには、それぞれの第１のゲート電極領域２２４ａ〜第２のゲート電極領域２２４ｂの側壁上に形成されるスペーサ２２６ａ〜２２６ｂを含む。スペーサ２２６ａ〜２２６ｂは、窒化ケイ素（ＳｉＮ）を含む、ただしそれに限定されない、様々な材料を含み得る。
【００６９】
第１のゲート構造２２２ａは、第１のゲート電極領域２２４ａが、部分的に、第１の誘電体層部分２１９ａ上に、かつ、部分的に、残りの誘電体層部分２２０ａ上に配設されるように、第１のゲート誘電体層２１２ａ上に形成される。同様の方式で、第２のゲート構造２２２ｂは、第２のゲート電極領域２２４ｂが、部分的に、第１の誘電体層部分２１９ｂ上に、かつ、部分的に、残りの誘電体層部分２２０ｂ上に配設されるように、第２のゲート誘電体層２１２ｂ上に形成される。しかしながら、第２のゲート誘電体層２１２ｂの全体的な第２の誘電体区域（例えば、全体的な酸化物厚さ）は、第１のゲート誘電体層２１２ａの全体的な第１の誘電体区域（例えば、全体的な誘電体厚さ）より小さいので、第２のゲート構造２２２ｂは、第１のゲート構造２２２ａの第１の閾値電圧（Ｑ１＿Ｖｔ）より小さい第２の閾値電圧（Ｑ２＿Ｖｔ）を有する。換言すれば、第１のゲート構造２２２ａをスイッチ・オンするために要される電圧は、第２のゲート構造２２２ｂをスイッチ・オンするために要される電圧より大きく、なぜならば、第１のゲート電極領域２２４ａの下の方に形成される全体的な誘電体区域（例えば、全体的な酸化物厚さ）は、第２のゲート電極領域２２４ｂの下の方に形成される全体的な誘電体区域（例えば、全体的な酸化物厚さ）より大きいからである。
【００７０】
次に図１７を参照すると、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂの部分が、それぞれ、第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂのソース／ドレイン領域に対応する位置から除去される。ソース／ドレイン要素２２８ａ〜２２８ｂが次いで、ソース／ドレイン領域（すなわち、露出させた第１の活性半導体層２０８ａ〜第２の活性半導体層２０８ｂ）上に、例えば、当業者により理解されるようなエピタキシ結晶成長を含む、様々な技術を使用して形成される。したがって、ＰＵＦ半導体デバイス２００は、第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂの対を含むように形成され、それらのゲート構造は各々、詳細に上記で説明したプロセス・フローによって形成される、第１のゲート誘電体層２１２ａおよび第２のゲート誘電体層２１２ｂのランダム・サイズ変動に起因する、ランダムに創出される第１の閾値電圧および第２の閾値電圧（Ｑ１＿Ｖｔ、Ｑ２＿Ｖｔ）を有する。
【００７１】
第１の閾値電圧（Ｑ１＿Ｖｔ）と第２の閾値電圧（Ｑ２＿Ｖｔ）との間の電圧差は、例えば、より詳細に下記で論考するように、マイクロコントローラ（図１７では図示せず）を使用して決定され得る。マイクロコントローラは、電圧差を閾値とさらに比較して、特定のＰＵＦ半導体デバイス２００に対応する、「０」ビットまたは「１」ビットのいずれかを決定し得る。例えば、電圧差が閾値より下であるとき、マイクロコントローラは、「０」ビット出力をＰＵＦ半導体デバイス２００に割り当てる。しかしながら、電圧差が閾値以上であるとき、マイクロコントローラは、「１」ビット出力をＰＵＦ半導体デバイス２００に割り当てる。電圧差は、第１のゲート誘電体層２１２ａと第２のゲート誘電体層２１２ｂとの間のランダム・サイズ設定変動に基づくので、ＰＵＦ半導体デバイス２００（すなわち、第１のゲート構造２２２ａ〜第２のゲート構造２２２ｂの対）に割り当てられるビット出力もまた、ランダムである。
【００７２】
したがって、少なくとも１つの実施形態は、評価するのは容易であるが、予測するのは厄介であり、かつ、再創出するのは事実上不可能である、半導体構造の対の間の閾値電圧（Ｖｔ）のランダム変動をもたらすＰＵＦ半導体デバイス２００を提供する。さらに、Ｖｔのランダム変動は、ゲート構造のゲート誘電体層のランダム・サイズ設定に基づくので、ランダム変動は、追加的なＰＵＦ製作プロセスをもたらすことなく、標準的な半導体製作プロセス・フローを使用して達成され得る。結果として、ＰＵＦ半導体デバイス２００を製作するための全体的なコストが低減される。
【００７３】
次に図１８を参照すると、ＰＵＦアレイ・システム３００のブロック図が、非限定的な実施形態によって例示されている。ＰＵＦアレイ・システム３００は、コントローラおよびリーダ（すなわち、マイクロコントローラ）３０２に接続される、任意の数のＰＵＦ半導体デバイス１００ａ〜１００ｎを含み得る。各ＰＵＦ半導体デバイス１００ａ〜１００ｎは、第１の半導体ゲート構造１０４ａと、第２の半導体ゲート構造１０４ｂとを含む。第１の半導体ゲート構造１０４ａは、第１の閾値電圧（Ｖｔ１）を有し、第２の半導体ゲート構造１０４ｂは、第２の閾値電圧（Ｖｔ２）を有する。
【００７４】
マイクロコントローラ３０２は、入力電圧（Ｖｉｎ）および接地電位（Ｖｇ）を、ＰＵＦアレイ・システム３００の各ＰＵＦ半導体デバイス１００ａ〜１００ｎに提供するように構成される。ＶｉｎおよびＶｇに応じて、マイクロコントローラ３０２は、第１の閾値電圧および第２の閾値電圧（Ｖｔ１、Ｖｔ２）を決定し、電圧差（ΔＶｔ＝Ｖｔ２−Ｖｔ１）を計算する。マイクロコントローラ３０２は、電圧差を閾値とさらに比較して、それぞれのＰＵＦ半導体デバイス１００ａ〜１００ｎに対応する、バイナリ出力、すなわち、「０」ビットまたは「１」ビットを決定する。例えば、電圧差（ΔＶｔ）が閾値（Ｔｈ）より下であるとき、マイクロコントローラ３０２は、「０」ビット出力をＰＵＦ半導体デバイス１００ａ〜１００ｎに割り当てる。しかしながら、電圧差（ΔＶｔ）が閾値以上であるとき、マイクロコントローラ３０２は、「１」ビット出力を割り当てる。ＰＵＦアレイ・システム３００により出力されるビットの総数は、ＰＵＦアレイ・システム３００内のＰＵＦ半導体デバイス１００ａ〜１００ｎの数に対応する。電圧差は、第１の半導体ゲート構造１０４ａ〜第２の半導体ゲート構造１０４ｂの閾値電圧に基づき、それらの閾値電圧は、第１の誘電体層および第２の誘電体層のランダム・サイズ設定に基づくので、ＰＵＦアレイ・システム３００の総合的なビット出力もまた、ランダムである。したがってＰＵＦアレイ・システム３００は、容易に分析され得るが、再現するのは事実上不可能であり得る、閾値電圧（Ｖｔ）の変動をもたらす、ゲート誘電体層のランダム変動を有する複数のＰＵＦ半導体デバイス１００ａ〜１００ｎを含む。
【００７５】
コンピュータ可読記憶媒体を、本明細書で使用される際は、本質的には、電波もしくは他の自由伝搬する電磁波、導波路もしくは他の伝送媒体を介して伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、または、電線を介して伝送される電気信号などの、一時的な信号であると解釈すべきではない。
【００７６】
本明細書で使用される際は、用語、モジュールは、特定用途向け集積回路（ＡＳＩＣ）、電子回路、１つもしくは複数のソフトウェアもしくはファームウェア・プログラムを実行するプロセッサ（共有、専用、またはグループ）およびメモリ、組合せ論理回路、または、説明した機能性を提供する他の適した構成要素、あるいはその組合せを含む、ハードウェア・モジュールを指す。
【００７７】
本発明の様々な実施形態の説明は、例示の目的のために提示されたものであるが、網羅的であること、または、開示した実施形態に限定されることを意図されない。多くの変更および変形が、当業者には、説明した実施形態の範囲および思想から逸脱することなく明らかとなろう。本明細書で使用される専門用語は、実施形態の原理、実用的な用途、もしくは、市場で見出される技術に対する技術的改善を最良に解説するために、または、当業者の他の者が、本明細書で開示した実施形態を理解することを可能にするために選定されたものである。
【００７８】
本明細書で使用される専門用語は、単に特定の実施形態を説明する目的のためのものであり、本発明に関して限定的であることを意図されない。本明細書で使用される際は、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈において別段に明瞭に指示しない限り、複数形もまた含むことを意図される。用語「備える」または「含む」あるいはその両方は、本明細書で使用される時は、記載された特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、もう１つの他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループ、あるいはその組合せの、存在または追加を妨げないということが、さらに理解されよう。
【００７９】
添付の特許請求の範囲での、すべてのミーンズ・プラス・ファンクションまたはステップ・プラス・ファンクション要素の、対応する構造、材料、行為、および均等物は、具体的に請求されるように、他の請求される要素と組み合わせて機能を実行するための、任意の構造、材料、または行為を含むことを意図される。本発明の説明は、例示および説明の目的のために提示されたものであるが、網羅的であること、または、開示した形式での本発明に限定されることを意図されない。多くの変更および変形が、当業者には、本発明の範囲および思想から逸脱することなく明らかとなろう。実施形態は、発明的な教示の原理、および、実用的な用途を最良に解説するために、かつ、当業者の他の者が、企図される特定の使用に適するような様々な変更を伴う様々な実施形態のために、本発明を理解することを可能にするために、選定および説明されたものである。
【００８０】
本明細書で図示されるフロー図は、１つの例にすぎない。この図、または、その図で説明した動作に対する多くの変形が、本発明の思想から逸脱することなく存し得る。実例として、動作は、異なる順序で実行されてよく、または動作は、追加、削除、もしくは変更されてよい。これらの変形のすべては、請求される本発明の一部分とみなされる。
【００８１】
様々な実施形態を説明したが、当業者は、現在、および、将来においての両方で、添付の特許請求の範囲に含まれる様々な変更を行い得るということが理解されよう。これらの特許請求の範囲を、最初に説明した本発明に対する適正な保護を維持するものであると解釈すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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