(57)【特許請求の範囲】
【請求項１】
３次元のメモリデバイスであって、
ワード線の複数の階層に積層された複数のメモリ素子であって、それぞれがビット線アドレス、ワード線アドレスおよびサブブロックアドレスを用いてアドレス可能であり、２次元アドレスは、ワード線アドレスおよびビット線アドレスを含み、サブブロックセレクタを用いた３次元アドレスは前記メモリデバイスのメモリ素子の階層の複数の部分のうちの１つを指示する、複数のメモリ素子と、
前記複数のメモリ素子に結合される選択ロジックであって、
第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のコマンドの受信に応答して第１のワード線、第１のビット線および第１のサブブロックを充電し、前記第１の部分にアクセスした後に、前記第１のビット線および前記第１のサブブロックを放電し、
前記第１のワード線アドレスおよび第２のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第２の部分を特定する第２のコマンドに応答して、前記第１のビット線および第２のサブブロックを充電し、前記第１のワード線を放電および再充電しないで前記第１のワード線に対する充電を維持し、前記第２の部分にアクセスした後に、前記第１のビット線および前記第２のサブブロックを放電する、
選択ロジックと、
前記第１のコマンドおよび前記第２のコマンドを実行するべく前記第１の部分および前記第２の部分にアクセスする制御ロジックと
を備えるメモリデバイス。
【請求項２】
前記メモリデバイスは、３次元ＮＡＮＤメモリデバイスを備える、請求項１に記載のメモリデバイス。
【請求項３】
前記第１の部分および前記第２の部分はそれぞれ、メモリデータの第１および第２のページを備える、請求項１または２に記載のメモリデバイス。
【請求項４】
前記第１の部分および前記第２の部分は、アクセスすべきメモリ範囲の部分を備える、請求項１から３のいずれか一項に記載のメモリデバイス。
【請求項５】
前記サブブロックセレクタは、１６個のサブブロックのうちの１つを選択する、請求項１から４のいずれか一項に記載のメモリデバイス。
【請求項６】
前記第１のコマンドおよび前記第２のコマンドは、複数の読み出しコマンド、または複数のプログラムコマンド、または複数の検証コマンドを備える、請求項１から５のいずれか一項に記載のメモリデバイス。
【請求項７】
前記選択ロジックは、前記第１のワード線への選択電圧を維持し、前記第１のワード線、または、複数の非選択ワード線のいずれかをリセットしないで、全ての前記複数の非選択ワード線への非選択ワード線電圧を維持する、請求項１から６のいずれか一項に記載のメモリデバイス。
【請求項８】
連続アクセス動作のために、前記選択ロジックは、複数のサブブロックの数に等しいアクセスコマンドの数に応答して前記第１のワード線を放電および再充電しないで、前記第１のワード線に対する充電を維持し、前記第１のワード線で最後のサブブロックにアクセスした後、前記第１のワード線を放電し、後続の連続アクセスコマンドに応答して前記第１のサブブロックで第２のワード線を充電する、請求項１から７のいずれか一項に記載のメモリデバイス。
【請求項９】
連続アクセス動作のために、前記選択ロジックは、一連のアクセスコマンドに応答して前記第１のワード線を放電および再充電しないで、前記第１のワード線に対する充電を維持し、前記第１のワード線で最後のサブブロックにアクセスした後、前記第１のワード線を放電し、後続の連続アクセスコマンドに応答して前記第１のサブブロックで第２のワード線を充電する、請求項１から８のいずれか一項に記載のメモリデバイス。
【請求項１０】
前記第１のコマンドと前記第２のコマンドとはそれぞれ、第１の読み出しコマンドと、第２の読み出しコマンドとを備え、さらに、
前記第１の読み出しコマンドに応答して前記第１の部分で第１のビットを読み出し、前記第２の読み出しコマンドに応答して前記第２の部分で第２のビットを読み出すセンシング回路と、
前記第１のビットおよび前記第２のビットを表わすメモリコントローラにデータを送信する出力回路と
を備える、請求項１から９のいずれか一項に記載のメモリデバイス。
【請求項１１】
３次元のメモリデバイスのデータにアクセスするためのメモリコントローラであって、前記メモリコントローラは、
前記メモリデバイスに結合する複数のハードウェアコネクタあって、前記メモリデバイスとデータを交換するデータ線と、前記メモリデバイスにコマンドおよびアドレスを送信するコマンド／アドレス信号線を含み、前記メモリデバイスは、複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、前記メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元アドレスとを用いてアドレス可能である、複数のハードウェアコネクタと、
アクセスコマンドを生成するコマンド生成ロジックであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のアクセスコマンドと、複数のメモリ素子の第２の部分を特定する第２のアクセスコマンドとを含む、コマンド生成ロジックと、
Ｉ／Ｏ（入力／出力）回路であって、前記メモリデバイスに、
前記第１のアクセスコマンドに応答して第１のワード線、第１のビット線および第１のサブブロックを充電させ、前記第１の部分にアクセスした後に、前記第１のビット線および前記第１のサブブロックを放電させ、複数のアクセス動作のために前記第１のワード線にアクセスするための前記第１のワード線を放電および再充電しないで、前記第１のワード線に対する充電を維持させ、
前記第２のアクセスコマンドに応答して前記第１のビット線および第２のサブブロックを充電させ、前記第２の部分にアクセスした後に、前記第１のビット線および前記第２のサブブロックを放電させるべく、前記コマンド／アドレス信号線を介して前記第１のアクセスコマンドを前記メモリデバイスに送信し、前記メモリデバイスからデータを受信する、Ｉ／Ｏ（入力／出力）回路と
を備えるメモリコントローラ。
【請求項１２】
前記第１の部分は、メモリデータの第１のページを備える、請求項１１に記載のメモリコントローラ。
【請求項１３】
前記コマンド生成ロジックは、メモリデータの前記第１の部分のために前記第１のアクセスコマンドを生成し、アドレスの範囲を特定し、前記メモリデバイスは、特定された前記アドレスの範囲内の前記第１のワード線の全てのデータ部分のために前記第１のワード線に対する充電を維持する、請求項１１に記載のメモリコントローラ。
【請求項１４】
前記コマンド生成ロジックは、読み出しコマンドまたはプログラムコマンドを生成する、請求項１１に記載のメモリコントローラ。
【請求項１５】
前記コマンド生成ロジックは、前記メモリデバイスに１つのコマンドに応答して一連の複数のアクセス動作を実行させる前記１つのコマンドを生成し、前記メモリデバイスは、全てのアクセス動作のためにアクセスする全てのデータ部分に対する前記第１のワード線への充電を維持する、請求項１１に記載のメモリコントローラ。
【請求項１６】
前記コマンドは、第１および第２のワード線の複数のサブブロックを特定し、前記コマンドは、前記メモリデバイスに、前記第１のワード線のサブブロックに対する全てのアクセスのために、前記第１のワード線を放電および再充電しないで、前記第１のワード線に対する充電を維持させ、前記第１のワード線で最後のサブブロックにアクセスした後、前記第１のワード線を放電させ、第２のワード線のサブブロックに対する全てのアクセスのために、前記第２のワード線を充電し、前記第２のワード線に対する充電を維持させる、請求項１１に記載のメモリコントローラ。
【請求項１７】
３次元メモリデバイスからのデータを読み出すシステムであって、前記システムは、
データを格納する３次元積層型のメモリデバイスであって、前記メモリデバイスは複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、前記ワード線アドレスで複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元アドレスとを用いてアドレス可能である、メモリデバイスと、
前記メモリデバイスに結合し、アクセスコマンドを生成するコマンド生成ロジックを含むメモリコントローラであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のアクセスコマンドと、複数のメモリ素子の第２の部分を特定する第２のアクセスコマンドとを含む、メモリコントローラと、
前記第１のアクセスコマンドの受信に応答して、第１のワード線、第１のビット線および第１のサブブロックを充電し、前記第１のアクセスコマンドをサービスする前記第１のワード線の前記第１のサブブロックおよび第２のサブブロックに対する複数のアクセス動作を実行するべく、前記第１の部分にアクセスした後に、前記第１のビット線および前記第１のサブブロックを放電し、
前記第２のアクセスコマンドの受信に応答して、前記第１のビット線および前記第２のサブブロックを充電し、前記第１のワード線を放電および再充電しないで、前記第１のワード線に対する充電を維持し、前記第２の部分にアクセスした後に、前記第１のビット線および前記第２のサブブロックを放電する前記メモリデバイスのデコードロジックと、
前記メモリデバイスからアクセスされたデータに基づき表示を生成するべく結合されるタッチスクリーンディスプレイと
を備えるシステム。
【請求項１８】
３次元のメモリデバイスにアクセスするための方法であって、
メモリコントローラから１または複数のアクセスコマンドを受信する段階であって、前記メモリコントローラで、前記メモリデバイスのあらゆるメモリ素子は、ワード線アドレスおよびビット線アドレスを含む２次元アドレスと、前記メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元アドレスとで３次元にアドレス可能であり、前記１または複数のアクセスコマンドは、第１のワード線アドレスおよび第１のサブブロックセレクタに対して読み出すべき複数のメモリ素子の第１の部分を特定する、段階と、
前記１または複数のアクセスコマンドに応答して、第１のサブブロックおよび第２のサブブロックで第１のワード線にアクセスするべく複数のアクセス動作を生成する段階と、
前記複数のアクセス動作を実行するべく応答して前記第１のワード線、第１のビット線および第１のサブブロックを充電する段階と、
前記第１のサブブロックで前記第１のワード線にアクセスする段階と、
前記第１の部分にアクセスした後に、前記第１のビット線および前記第１のサブブロックを放電する段階と、
前記第１のワード線を放電しないで、充電された前記第１のワード線を維持する段階と、
前記第１のビット線および前記第２のサブブロックを充電し、前記第２のサブブロックで前記第１のワード線にアクセスする段階と
を備える方法。
【請求項１９】
前記複数のアクセス動作を生成する段階は、複数の部分を含むデータセクションにアクセスする要求に応答して前記複数のアクセス動作を生成する段階を含み、各アクセス動作は、単一の部分にアクセスする、請求項１８に記載の方法。
【請求項２０】
前記複数のアクセス動作を生成する段階は、１または複数の読み出し動作、プログラム動作または検証動作、あるいはその組み合わせを生成する段階を備える、請求項１８に記載の方法。
【請求項２１】
請求項１８から２０のいずれか一項による３次元のメモリデバイスにアクセスするための手段を備える３次元メモリデバイスにアクセスするための装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、概して、３次元メモリデバイスに関し、特に、３Ｄメモリにアクセスするための階層モードに関する。
［著作権表示／許可］
【０００２】
本特許文献の開示は、部分的に著作権保護の対象となる材料を含み得る。著作権所有者は本特許文献または、米国特許商標庁の特許包袋もしくは記録の通りに特許文献もしくは特許開示が何人により再現されるだろうと異議を申し立てないが、その他の点ではあらゆる著作権およびその他の権利を留保する。「著作権、２０１４年、インテル（登録商標）コーポレーション、無断複写・転載禁止」という著作権表示は、後述される全てのデータおよび本明細書の添付図面にある全てのデータ、ならびに、後述される任意のソフトウェアに適用される。
【背景技術】
【０００３】
コンピューティングデバイスおよび電子デバイスは、より高い性能およびより大きなストレージ容量がそれらのデバイスから期待される中で、サイズが縮小し続けている。なお、より多くの構成要素およびより大きな占有面積が使用されるにつれて、それらのデバイスは、より大きな電力を消費する。サイズおよび消費電力は、電子デバイス、特にハンドヘルドデバイスおよびモバイルデバイスにおける重要な要因である。電子デバイス製造の最近の開発により、密度を著しく増大することができる３次元（３Ｄ）回路を可能にした。そのような密度が増大した回路は、密度の増大および省電力化のための機会のせいでメモリデバイスアプリケーションに対して特に関心が集まっている。
【０００４】
しかしながら、３Ｄメモリ回路は、省電力化を提供するはずであるが、３Ｄメモリ回路はそのアーキテクチャに起因して予期されない電力非効率を体験する場合がある。例えば、３Ｄメモリにおいて、ワード線容量（ＣＷＬ）は、同等の２Ｄ構造と比較して著しく増大する。３Ｄアーキテクチャは、階層およびサブブロックにてワード線を有し得、ワード線の実効長とそれゆえにその容量を増大させる。容量の増大は、ｔＲ（読み出し時間）をより遅くし、２Ｄメモリと比較したビット当たりのエネルギーの点から読み出しをより費用がかかるものにする。２Ｄメモリアレイの連続読み出しにおいて、メモリは１本のワード線を充電し、そのワード線を読み出し、次いでそのワード線を放電する。メモリは次いで、次のワード線に対してそのプロセスを繰り返す。３Ｄメモリアレイに対する従来のアプローチにおいて、ワード線を充電し、ワード線を読み出し、次いでワード線を放電するという同様なプロセスは、ワード線を充電するために必要とされるエネルギー量に起因してはるかに費用がかかる。
【図面の簡単な説明】
【０００５】
以下の説明は、本発明の実施形態の実装例として与えられる説明図を有する図の解説を含む。図面は、限定としてではなく、例として理解されるべきである。本明細書で用いられるとき、１または複数の「実施形態」への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、および／または特性を説明するものと理解される。従って、本明細書に現れる「１つの実施形態において」または「代替的な実施形態において」などの表現は、本発明の様々な実施形態および実装を説明し、必ずしも全て同じ実施形態を意味するものではない。しかしながら、それらはまた、必ずしも相互に排他的であるわけではない。
【０００６】
【図１】連続部分間のワード線を放電しないで連続部分にアクセスする３Ｄメモリの実施形態のブロック図である。
【０００７】
【図２】３Ｄメモリのための階層読み出しモードの実施形態のシグナル伝達ダイアグラムである。
【０００８】
【図３】３Ｄメモリのための経時的な電流使用の実施形態のグラフィック表示である。
【０００９】
【図４Ａ】３Ｄメモリで読み出しコマンドをサービスするためのプロセスの実施形態のフロー図である。
【００１０】
【図４Ｂ】３Ｄメモリでブロック読み出しコマンドをサービスするためのプロセスの実施形態のフロー図である。
【００１１】
【図５Ａ】３Ｄメモリからの読み出しのためのプロセスの実施形態のフロー図である。
【００１２】
【図５Ｂ】３Ｄメモリからのブロック読み出しするためのプロセスの実施形態のフロー図である。
【００１３】
【図６】３Ｄメモリのための階層プログラムモードおよび階層プログラム検証の実施形態のシグナル伝達ダイアグラムである。
【００１４】
【図７】３Ｄメモリのための階層消去検証が続く消去の実施形態のシグナル伝達ダイアグラムである。
【００１５】
【図８】ワード線を放電しないで連続部分にアクセスする３Ｄメモリが実装され得るコンピューティングシステムの実施形態のブロック図である。
【００１６】
【図９】ワード線を放電しないで連続部分にアクセスする３Ｄメモリが実装され得るモバイルデバイスの実施形態のブロック図である。
【００１７】
特定の詳細および実装の説明が以下に続く。これらは、後述される実施形態のうちのいくつかまたは全てを示し得る図面の説明を含むと共に、本明細書に提示される発明の概念の他の潜在的な実施形態または実装も論ずる。
【発明を実施するための形態】
【００１８】
本明細書に説明されるように、３次元（３Ｄ）メモリデバイスための階層モードは、同一のワード線の異なるサブブロックでの複数のアクセスに対してメモリが一度だけでワード線を充電するのを可能にする。従って、ワード線を継続的に切り替えるか、充電および放電するかではなく、メモリデバイスは、ワード線を一度に充電し、異なるデータ部分にアクセスするべくサブブロックセレクタを切り替えることができる。メモリアクセスコマンドは、メモリ部分を読み出すための読み出しコマンド、メモリ部分に書き込むためのプログラムまたは書き込みコマンド、メモリ部分を検証するための検証コマンド、または、ワード線が充電された場合の他のアクセスコマンドとなり得る。３Ｄメモリの各メモリ素子は、素子の２次元（２Ｄ）の複数の階層または平面としてアドレス可能である。従って、メモリ素子は、ワード線アドレスおよびビット線アドレスを含む２Ｄアドレスと、メモリデバイスのメモリ素子の複数の階層または平面のうちの１つの一部分を指示するサブブロックセレクタを用いた３次元とでアドレス可能となり得る。階層は、ワード線の階層となり得、そこで、サブブロックセレクタは、階層内のワード線のどの部分がアクセスされるべきかを指示する。従って、階層モードは、次の階層または次のワード線に移動する前に、順次または連続アクセス動作のために階層の全ての部分にアクセスする。従って、階層モードは、階層の各部分がアクセスされる間、メモリデバイスがアクセス電圧に充電されたワード線を維持するのを可能にする。メモリデバイスは、その階層の全ての部分がアクセスされている場合、ワード線を放電することができる。
【００１９】
メモリコントローラは、メモリの第１の部分にアクセスするアクセスコマンドを生成し、そのコマンドをメモリデバイスに送信する。メモリデバイスは、コマンドの受信に応答して第１のワード線および第１のサブブロックを充電する。メモリの第２の部分にアクセスするための連続アクセスコマンドに関して、メモリデバイスは、第１のワード線を放電することなく充電された第１のワード線を維持し、同一の階層の第２の部分にアクセスするべく、連続コマンドに応答して、第２のサブブロックセレクタを充電する。１つの実施形態において、メモリ素子は、ＮＡＮＤメモリセルである。１つの実施形態において、各部分はメモリのページである。１つの実施形態において、各ワード線は、複数のページ（例えば、８、１６、３２などの２進数のページ）それぞれを、サブブロックアドレスまたはサブブロックセレクタを介して個別にアドレス可能な部分として格納する。１つの実施形態において、階層アクセスモードは、階層読み出しモードである。階層読み出しモードは、ワード線内の各サブブロックへのアクセスを可能にするが、異なるワード線の同一のサブブロックアドレスを読み出すか、さもなければ連続読み出しサイクル間でワード線を放電するであろう３Ｄメモリに適用される標準ページ読み出しモードとは対照的である。
【００２０】
メモリデバイスへの言及は、異なるメモリタイプに適用し得る。メモリデバイスは概して、揮発性メモリ技術に言及する。揮発性メモリは、デバイスへの電力が遮断されたならば、その状態（ひいては、その上に記憶されたデータ）が不定であるメモリである。ダイナミック揮発性メモリは、状態を維持するためにデバイス内に記憶されたデータをリフレッシュすることを必要とする。ダイナミック揮発性メモリの１つの例は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、または同期ＤＲＡＭ（ＳＤＲＡＭ）などの何らかの変形を含む。１つの実施形態において、メモリは、ブロックアドレス可能メモリデバイスである。１つの実施形態において、メモリは、ＮＡＮＤメモリである。本明細書に説明されるメモリサブシステムは、バイトアドレス可能メモリ（例えば、３次元クロスポイントメモリデバイス）などの多くのメモリ技術か、３次元にアドレス可能なメモリ素子を用いた他の３次元メモリアーキテクチャと互換性があり得る。以下の説明は添付図面を参照する。これらの図面は、素子または構成要素を必ずしも縮尺通りに提示するものではないことが理解されるであろう。特定の素子は、説明および論考を目的として意図的に不釣り合いに描かれている。
【００２１】
図１は、連続部分の読み出しの間にワード線を放電しないで連続部分にアクセスする３Ｄメモリの実施形態のブロック図である。システム１００は、３Ｄメモリを含むコンピューティングデバイスを表わす。ホスト１１０は、システム１００の機能を制御するべく動作を実行するハードウェアプラットフォームを表わす。ホスト１１０は、ホストの動作を実行するホストプロセッサであるプロセッサ１１２を含む。１つの実施形態において、プロセッサ１１２は、単一のコアプロセッサである。１つの実施形態において、プロセッサ１１２は、マルチコアプロセッサである。プロセッサ１１２は、ホストオペレーティングシステムまたはシステム１００用のソフトウェアプラットフォームを実行する汎用プロセッサとなり得る。１つの実施形態において、プロセッサ１１２は、ホスト１１０上の特定用途向けプロセッサ、グラフィックプロセッサ、周辺機器プロセッサまたは他のコントローラもしくは処理ユニットである。プロセッサ１１２は、複数のエージェントまたはソフトウェアプログラム（具体的に示さず）を実行する。エージェントは、プロセッサ１１２で動作されるべきスタンドアローンプログラムおよび／またはスレッド、プロセス、ソフトウェアモジュールもしくは他のコードおよびデータであり得る。
【００２２】
プロセッサ１１２による動作の実行中に、プロセッサによって実行されるエージェントは、キャッシュ（図示せず）に格納されておらず、それゆえメモリ１３０から取得されるべき、読み出し動作が満たされるデータおよび／またはコードを要求することができる。プロセッサによって実行されるエージェントは、プログラムまたは書き込み動作によって満たされるデータへの変更を生成することができる。他のアクセス動作は、プログラム動作または消去動作を検証するための検証動作を含むことができる。従って、プロセッサ１１２によって実行されるエージェントを介したホスト１１０は、メモリ１３０へのデータアクセス要求をする。１つの実施形態において、メモリコントローラ１２０は、ホスト１１０からのデータアクセス要求を受信および処理する。メモリコントローラ１２０は、メモリ１３０へのアクセスを管理する回路またはロジックまたはプロセッサを表す。１つの実施形態において、メモリコントローラ１２０は、ホスト１１０の一部である。１つの実施形態において、メモリコントローラ１２０は、プロセッサ１１２の一部である。１つの実施形態において、メモリコントローラ１２０は、プロセッサ１１２と共に共通の基板上に統合される。１つの実施形態において、メモリコントローラは、プロセッサ１１２とは別個のチップであり、プロセッサ１１２と共にマルチチップパッケージ（ＭＣＰ）に統合され得る。 
【００２３】
１つの実施形態において、メモリコントローラ１２０は、ホスト１１０からの着信要求を格納および処理する待ち行列またはロジックを表す入力バッファ１２２を含む。Ｃ／Ａ（コマンド／アドレス）ロジック１２４は、メモリアクセスコマンドを生成しメモリコントローラ１２０とメモリ１３０との間のＩ／Ｏ（入力／出力）インターフェースを駆動するメモリコントローラ１２０内のロジックを表す。メモリコントローラ１２０は、メモリ１３０との相互接続またはＩ／Ｏインターフェースを通じてコマンド、アドレスおよびデータ情報を交換するＩ／Ｏ回路を含む。加えて、メモリ１３０は、メモリコントローラ１２０とデータを交換するＩ／Ｏ回路を含む。Ｃ／Ａロジック１２４は、メモリ１３０に送信するコマンドおよびアドレス情報を生成するコマンド生成ロジックとなるか、これを含むことができる。概して、Ｃ／Ａロジック１２４は、コマンドおよびアドレス情報を示す情報を交換すべく、Ｃ／Ａバスまたはデバイス間に結合されている信号線群を介して、コマンドおよびアドレス情報をメモリ１３０に提供する。メモリコントローラ１２０とメモリ１３０との間のインターフェースは、メモリ１３０がデータをメモリコントローラ１２０に転送し戻すためのＣ／Ａ信号線およびデータ線を含むことができる。
【００２４】
メモリ１３０は、メモリアクセスコマンドを受信および処理するデコードロジック１３２を含む。コマンドに基づいて、デコードロジック１３２は、アレイ内のメモリ素子にアクセスするべく３Ｄメモリアレイ１３４内の異なる信号線を選択する。図１は、３Ｄアレイ１３４の１つの実施形態の拡大図を含む。図において、各トランジスタは、メモリ素子を表わす。アレイ１３４は、ワード線ＷＬ［０：（Ｎ−１）］と、Ｐビット線ＢＬ［０：（Ｐ−１）］とのＮ個の階層を有するように説明される。ビット線およびワード線のアドレスは、メモリ素子またはメモリセルに対する２次元のアドレス情報を提供する。これらの２次元のアドレス情報に加えて、メモリ素子は、サブブロックアドレスまたはサブブロックインジケータによってアドレスされ、Ｍ個のサブブロックＳＧＤ［０：（Ｍ−１）］としてアレイ１３４にラベル付けされる。
【００２５】
１つの実施形態において、アレイ１３４は、３次元を提供する複数のサブブロックと共に、ワード線およびビット線の２Ｄ平面に適応されたＮＡＮＤメモリブロックである。説明されるように、ビット線は、（各ワード線ＷＬ［０：（Ｎ−１）］が階層である）ワード線の階層の平面と交差する。従って、１つの実施形態において、サブブロックＳＧＤ［０：（Ｍ−１）］は、階層内またはワード線の平面内の個別のセグメントへと各ワード線を分割する。あるいは、各サブブロックは、ビット線アドレスおよびワード線アドレスによって示される２Ｄアドレス場所の平面と交差すると考えられ得る。各ラベルＷＬ［０］、ＷＬ［１］、ＳＧＤ［０］などは、デコードロジック１３２の制御ロジックによって提供される選択信号を指示する。従って、デコードロジック１３２は、説明される信号線の各々を選択する選択ロジックを含む。アレイ１３４の信号線は、ドライバから様々な素子または構成要素への充電を提供する配線またはトレースまたは他の導体であることは理解されるだろう。ドライバ回路デコードロジック１３２は、各信号線を所望の動作用の所望の電圧に充電するべく充電を提供する。各信号線は、特定の動作と関連する関連電圧レベルを有することができる。例えば、各ワード線は、動作用に選択されるワード線と、動作用に選択されないワード線とをそれぞれ、指示する選択電圧と、非選択電圧とを有することができる。
【００２６】
１つの実施形態において、アレイ１３４は、当技術分野にて理解されるように、特定の次元内の全ての素子に適用される他のグローバル選択信号線を含む。例えば、アレイ１３４は、読み出しに備えて、全てのビット線およびワード線を読み出し電圧に充電するべく、選択線信号を有することができる。別の例として、アレイ１３４は、書き込みに備えて全てのビット線およびワード線をプログラム電圧に充電するべく、選択線信号を有することができる。アレイ１３４において、ワード線の長さは、相当なものとなり得ることは理解されるだろう。１つの実施形態において、ワード線の階層の数は、ワード線の数十または数ダースのオーダー（例えば、Ｎ＝２８、３２、３６、７０以上）である。１つの実施形態において、サブブロックの数は、数個または数十個のオーダー（例えば、Ｍ＝８、１６以上）である。通常、アレイ１３４のビット線の数は、数百本から数千本のオーダー（例えば、Ｐ＝２Ｋ）である。従って、１つの実施形態において、各ビット線は、ワード線の長さと比べると比較的短い。例えば、たとえ各ビット線が全てのワード線階層および全てのサブブロックを横断するかもしれないとしても、各ワード線は、全てのサブブロックおよびビット線を横断する。従って、ワード線用の充電時間と、ワード線を充電するために必要とされる電流量は、メモリデバイス１３０の消費電力の重要な原因となり得ることが理解されるだろう。
【００２７】
Ｃ／Ａロジック１２４は、メモリ１３０のアーキテクチャに関する情報で構成される。従って、Ｃ／Ａロジック１２４は、Ｍ、ＮおよびＰ値を知り、メモリ素子がどのようにアレイ１３４に配置されるかを理解する。従って、Ｃ／Ａロジック１２４は、アクセスされるべく所望されるメモリ素子と、メモリ素子を選択するために必要とされる時間量とに基づきコマンドと、コマンドに対するスケジュールタイミング（例えば、センシング回路にてメモリ値をラッチするべくビット線電圧を印加する前にいつまで複数の線を充電すべきか）を生成することができる。Ｃ／Ａロジック１２４は、コマンドおよびアドレス情報を生成し、デコードロジック１３２に送信する。デコードロジック１３２は、Ｃ／Ａロジック１２４によって提供される３Ｄアドレス情報に従って様々な信号線（ワード線、ビット線、サブブロック）を選択または駆動する選択ロジックであるか、それを含む。連続読み出しのために、Ｃ／Ａロジック１２４は、一部分と、次いで、次のまたは後続の部分とを読み出すべく、アドレス情報をインクリメントして連続コマンドを提供することができる。例えば、Ｃ／Ａロジック１２４は、メモリの複数の隣接する部分またはページを読み出し／プログラミングするべく一連のアクセスコマンドを生成することができる。
【００２８】
メモリ１３０は、内部コントローラを含む（明示的に示せず）。内部コントローラは、メモリコントローラ１２０によって送信されたコマンドを実行するべく内部コマンドを生成する。内部コントローラは、ロジック１３２からの信号のタイミングおよび生成を制御するべくデコードロジック１３２を管理する。従って、内部コントローラは、コマンドに応答して、読み出し、書き込みおよび／または検証のためにアレイ１３４のメモリ素子へのアクセスを制御する制御ロジックとみなされ得る。内部コントローラは、感知／出力ロジック１３６からの信号のタイミングおよび生成を制御するべく感知／出力ロジック１３６を管理する。従って、内部コントローラは、アレイ１３４からアクセスされたデータの出力を制御する制御ロジックとみなされ得る。
【００２９】
１つの実施形態において、メモリコントローラ１２０は、階層読み出しモードまたは階層プログラムモード等の階層アクセスモードでメモリデバイス１３０にアクセスする。１つの実施形態において、メモリコントローラ１２０および／またはメモリデバイス１３０は、モードレジスタ（図示せず）または他の構成レジスタもしくはメモリデバイス用の構成設定を介して階層アクセスモードを設定する。１つの実施形態において、階層モードは、開始および終了アドレスを示すコマンドによって設定され、そこに、メモリ１３０はメモリコントローラ１２０によって提供される範囲内の全てのアドレスにコマンドを適用する。階層アクセスモードにおいて、メモリコントローラ１２０は、単一階層のワード線にわたって連続するデータブロックにアクセスするコマンドを生成する。従来、メモリは、ワード線（例えば、ＷＬ［０］）を充電し、サブブロック（例えば、ＳＧＤ［０］）にアクセスし、次いでワード線を放電するものである。メモリは次に、次のワード線（例えば、ＷＬ［１］）または次のサブブロック（例えば、ＳＧＤ［１］）にアクセスすることができるが、ワード線を再充電しなければならないだろう。
【００３０】
階層アクセスモードにおいて、メモリ１３０は、ワード線（例えば、ＷＬ［０］）を充電し、次にワード線を再充電する必要なく、アクセス電圧にてワード線を維持しつつ各サブブロック（ＳＧＤ［０：（Ｍ−１）］）に連続してアクセスする。意義深いことには、アクセス用のワード線の選択はまた、複数の他のワード線の非選択が必要となり得るが、これは、各読み出しサイクルにかかる放電がまた、非選択ワード線の再充電を必要とすることを意味する。従って、ワード線を充電するべく要求されるエネルギー量は、Ｍ回のアクセス動作にわたって分散され得る。電力使用に関するより詳細は、図３に関して以下に説明される。各サブブロックは、メモリデバイスの異なる部分にアクセスするべく、アクセスサイクルまたはアクセスコマンド／動作ごとに選択され得る。１つの実施形態において、各部分は、各ワード線がそれぞれサブブロックセレクタを介して選択可能であるＭ個のページを格納するメモリページ全体である。
【００３１】
メモリデバイス１３０は、読み出しデータをメモリコントローラ１２０に送信し戻すセンシングおよび出力ロジック１３６を含む。メモリコントローラ１２０は次に、ホスト１１０で実行しているデータ要求に対して責任があるエージェントにデータを提供することができる。センシング回路は、メモリセルに格納されるデータビットの値を特定するべくラッチまたは他の回路部品を含むことができる。出力回路は、メモリ素子に格納されたデータの読み出しを表示する出力信号を生成するドライバおよび他の回路を含むことができる。従って、データ読み出し部分は、出力ロジック１３６が読み出しアクセスコマンドに応答してメモリコントローラ１２０に送信する複数ビットのデータになる。
【００３２】
図２は、３Ｄメモリ用の階層読み出しモードの実施形態のシグナル伝達ダイアグラムである。標準ページ読み出しモード２０２は、３Ｄブロックベースのメモリデバイスに適用される標準ページ読み出しモードシーケンスを表わす。１つの実施形態において、図１のシステム１００などのメモリサブシステムは、順次読み出し用の階層読み出しモード２０４に従って読み出しシーケンスを使用する。標準ページ読み出しモード２０２は、階層読み出しモード２０４との比較を目的として主に説明される。破線による垂直線は、メモリサブシステムＩ／Ｏインターフェース（メモリコントローラとメモリデバイスとの間のインターフェースなど）内の様々なイベントまたは動作の発生のおよその相対時間を表す。
【００３３】
標準ページ読み出しモードにおいて、信号ＳＧＳ２１０は、ビット線のシグナル伝達を説明する。ＳＧＤ［０］２２０は、第１のサブブロック用のシグナル伝達ダイアグラムを表わし、ＳＧＤ［１］２３０は、第２のサブブロック用のシグナル伝達ダイアグラムを表わす。ＳＧＤ［２：Ｍ−１］２４０は、非選択サブブロック用のシグナル伝達ダイアグラムを表わす。ＷＬ［０］２５０は、第１の選択ワード線用のシグナル伝達ダイアグラムを表わす。ＷＬ［１：Ｎ−１］２６０は、非選択ワード線用のシグナル伝達ダイアグラムを表わす。様々な信号の大きさが通常、相対的な電圧レベルの差を表わすが、表示される信号は必ずしも縮尺通りとは限らず、おおむね表示するように意図されることが理解されるだろう。実用的なシステムの実装は、使用される技術および特定のアーキテクチャに基づいて変化するだろう。１つの実施形態において、信号２１０、２２０、２３０および２４０は、非選択された場合の大体０Ｖから選択された場合のおよそ４Ｖまでスイングすることができる。１つの実施形態において、信号２５０および２６０は、ワード線が選択ワード線である場合、およそ０Ｖと１Ｖとの間でスイングすることができ、ワード線が非選択ワード線である場合、およそ０Ｖと５−６Ｖとの間でスイングすることができる。再度、縮尺は必ずしも表現されないが、これらの信号は、信号の充電および信号の放電と関連するランプアップ時間およびランプダウン時間を説明する。ランプアップ時間およびランプダウン時間は変化し得る。具体的に説明されていないが、同一のサイズの信号線に関して、より高い電圧レベルが通常、より低い電圧よりも長いランピング時間を有することは理解されるだろう。
【００３４】
標準ページ読み出しモード２０２に説明されるように、３Ｄメモリに適用される従来のページ読み出し方法は、ページ０読み出し用のＷＬ［０］２５０（または、任意の読み出し部分）を充電し、次に読み出しの終了でそれを放電する工程を含む。ページ１の後続の読み出しは、ＷＬ［０］２５０を充電し、次にそれを放電する工程を再度含むであろう。ワード線のＭ個の部分の全てを読み出すべく、ワード線は、Ｍ回切り替えられるものであろう。同様に、非選択ワード線はまた、Ｍ回切り替えられ、より高い電圧になる必要があるものであろう。
【００３５】
１つの実施形態において、階層読み出しモード２０４は、ワード線のＭ個の部分全て（Ｍは、サブブロックの数）に関して、読み出しサイクル全体のために選択ワード線を充電する。従って、説明のために２個のサブブロックＳＧＤ［０］およびＳＧＤ［１］を考慮すれば、階層読み出しモード２０４はそれぞれ、ワード線選択シグナル伝達ダイアグラムＷＬ＿ＳＥＬ２５２とワード線非選択シグナル伝達ダイアグラムＷＬ＿ＤＥＳＥＬ２６２を説明し、ＳＧＤ［０］２２２およびＳＧＤ［１］２３２のサブブロックのためのシグナル伝達ダイアグラム、および、ＢＬ２７０のビット線のためのシグナル伝達ダイアグラムを説明する。１つの実施形態において、ＢＬ２７０はＳＧＳ２１０を示す。ＷＬ＿ＳＥＬ２５２は、選択されているＮ本のワード線のいずれかのためのシグナル伝達ダイアグラムを表わすことが理解されるだろう。同様に、ＷＬ＿ＤＥＳＥＬ２６２は、選択されない（Ｎ−１）本の他のワード線のためのシグナル伝達ダイアグラムを表わす。説明のために、図の下部にて、ＷＬ［０］が選択ワード線として与えられ、これは、ＷＬ［１：Ｎ−１］が非選択ワード線であることを意味するものであることに気づかれよう。
【００３６】
１つの実施形態において、メモリコントローラ（システム１００のメモリコントローラ１２０など）は、階層読み出しコマンド（ｃｍｄ）２８０を用いて階層読み出しモード２０４を開始する。そのようなコマンドは、コマンドシグナル伝達の部分として、および／またはメモリデバイスのためのモードレジスタまたは他の構成を設定する部分として生成され得る。１つの実施形態において、メモリコントローラは、第１の読み出しコマンドを用いて階層読み出しコマンド２８０をメモリデバイスに送信する。第１の階層読み出しコマンド後に、メモリコントローラは、ワード線を充電するのを可能にする期間待機する。標準の読み出し２０２と階層読み出しモード２０４との間の充電およびタイミング差は、図２に説明されないことは理解されるだろう。階層読み出しモード２０４の第２のコマンドは、階層読み出しモード２０４の第１の読み出しコマンドの完了後、標準ページ読み出しモード２０２の同等なコマンドシーケンスよりも早く発行され得る。標準ページ読み出しモード２０２では、メモリコントローラは、サイクルが単一のメモリ部分の読み出しのためのコマンドの送信および処理である場合、読み出しサイクルごとにワード線の充電を待たなければならないからである。
【００３７】
階層読み出しモード２０４は、ピークＩＣＣまたは電源電流である信号２５２および２６２にかかるより遅いランピングを明白に示すが、一方メモリコントローラはワード線を充電するべく給電を待っている。１つの実施形態において、メモリ選択ロジックはＢＬ２７０を充電し、第１のサブブロック、ＳＧＤ［０］２２２を選択する。ビット線は、一度メモリ素子の閾値電圧に到達すると、電荷がメモリ素子の電圧レベルをラッチし得るセンシング回路に移動することは理解されるだろう。ＢＬ２７０の破線は、ＢＬ２７０の実線が、選択ロジックがビット線を選択／充電し続けることを説明する中で、センシング回路を充電するべくメモリセルを介したビット線電圧の放電を説明する。選択ロジックは、サブブロックＳＧＤ［０］２２２およびビット線ＢＬ２７０を放電するが、図示されるように、ＷＬ＿ＳＥＬ２５２は高電圧に維持したままでワード線を放電しない。
【００３８】
ページ０のデータ出力として示される期間は、メモリデバイス出力回路がメモリ読み出し部分またはページのビット値を送信することを表わす。１つの実施形態において、データ出力は、メモリコントローラからの読み出しコマンドに特定される第１のアドレスでのページ０の順次読み出しデータ出力である。ＷＬ＿ＳＥＬ２５２およびＷＬ＿ＤＥＳＥＬ２６２は、これらの充電値に維持されることは気づかれるであろう。メモリコントローラは、異なるサブブロックアドレスまたはセレクタＳＧＤ［１］を用いて同一のワード線（例えば、ＷＬ［０］）のアドレスを有するページ１用の後続の読み出しコマンドを生成する。従って、ビット線ＢＬ２７０は再度充電され、サブブロックはＳＧＤ［１］を選択することにより充電される。再度、メモリ選択ロジックは、適切な線を充電し、データを読み出すべく選択信号を生成する。センシング回路は、感知およびラッチ動作を提供し、出力回路はメモリコントローラへのページ１のデータ出力信号を生成する。
【００３９】
１つの実施形態において、メモリコントローラは、メモリデバイスに階層読み出しモードを抜け出させるべく、階層読み出し終了コマンド２９０を生成する。１つの実施形態において、階層読み出し終了コマンド２９０は、ワード線電圧を放電するメモリへの信号である。メモリコントローラは、選択ワード線の全ての部分が読み出された時はいつでも、階層読み出し終了コマンド２９０を生成する。読み出された部分は、ワード線の全ての部分となり得る。１つの実施形態において、読み出された部分は、ワード線の選択部分にすぎない。１つの実施形態において、ワード線から読み出された部分は、隣接または連続していない（例えば、ＳＧＤ［１］を読み出すことなく、ＳＧＤ［０］、次にＳＧＤ［２］を読み出す）。階層読み出しモード２０４に対して、メモリコントローラは、ワード線を放電および再充電（例えば、切り替え）をする必要なく、同一のワード線の全ての部分を読み出すことができる。
【００４０】
図３は、３Ｄメモリのための経時的な電流使用の実施形態のグラフィック表示である。標準ページ読み出しモード３１０は、ワード線が各読み出しサイクル後に放電される場合に、読み出すための従来のページ読み出しモードアプローチを表わす。標準ページ読み出しモード３１０は、図２の標準ページ読み出しモード２０２などの標準ページ読み出しモードシーケンスにて動作するメモリデバイス用の電流動作の１つの例となり得る。階層読み出しモード３２０は、サブブロックが読み出し用に切り替えられながら、ワード線への充電が維持される場合の階層読み出しモードに対する経時的な電流利用を表す。階層読み出しモード３２０は、本明細書に説明される階層読み出しモードの任意の実施形態による電流挙動の１つの例となり得る。図２と同様に、標準ページ読み出しモード３１０は階層読み出しモード３２０と対比して主に説明される。階層読み出しモード３２０は具体的に階層読み出しモードでのメモリデバイスの電力特性に言及するが、同様の電力特性は、ワード線電圧が、サイクルごとに放電および再充電される代わりに、動作間で維持される任意のタイプのメモリアクセス動作に対して起こり得ることは理解されるだろう。従って、階層読み出しモードの例は、限定的なものと理解されるべきではない。
【００４１】
ダイアグラム３１２は、２Ｄブロック読み出しメモリのための電源電流ＩＣＣ対時間を表わす。ダイアグラム３１４は、３Ｄブロック読み出しメモリのためのＩＣＣ対時間を表わす。ダイアグラム３１２および３１４の両方において、メモリは、データ読み出しの部分ごとにワード線を選択および放電する。１つの実施形態において、ワード線選択電圧は、読み出しが１．０Ｖであり、非選択には５−６Ｖである。ワード線の充電は、３Ｄ回路における相当量の電力および時間を消費する。
【００４２】
ダイアグラム３１２において、読み出し動作と関連する全ての選択回路および入力回路のための電流は、Ｉ＿ｏｔｈｅｒとしてグループ化され、既知のメモリアーキテクチャにておよそ４０μｓ（マイクロ秒）間の２０ｍＡ電流ドローをほぼ表わすことができる。ワード線を充電する電流ドローを表わす、各読み出しサイクル中の電流使用による短いスパイクが存在することに気づかれよう。ダイアグラム３１２の２Ｄケースにおいて、電流ドローは、およそ５０ｍＡであり、およそ１μｓ間続く。ダイアグラム３１４において、Ｉ＿ｏｔｈｅｒによって示される「他の」回路のための同等の電流ドローがあり、ダイアグラム３１４の３Ｄケースにてより長く続き得る。３Ｄメモリのより大きなワード線に対する充電および放電時間は、より大きな容量に起因して時間がかかり、ワード線を充電するためのおよそ１０μｓに起因して、２Ｄケースの４０μｓの代わりに、読み出しサイクルまたは読み出し動作をおよそ５０μｓまで延長し得る。従って、ダイアグラム３１４は、読み出し動作ごとにワード線の充電と関連する１０μｓ間の〜５０ｍＡドローを説明する。
【００４３】
ダイアグラム３１２の２Ｄメモリと、ダイアグラム３１４の３Ｄメモリとが、Ｍ個の連続するメモリページを読み出す場合を仮定する。従来の読み出し時間ｔＲ＿ｃｏｎｖは、以下のように表現され得る。ｔＲ＿ｃｏｎｖ＝ｔＰＵ  Ｐ＋ｔＷＬ＋ｔＢＬ＋ｔＷＬｒｓｔ＋ｔＰＤＮで、ただし、ｔＰＵＰは「他の」回路用のパワーアップ時間、ｔＷＬはワード線用のランピング時間、ｔＢＬはビット線用のランピング時間、ｔＷＬｒｓｔはワード線をリセットまたは放電するための時間、ｔＰＤＮはメモリ入力、出力および選択回路用のパワーダウン時間である。２Ｄケース用のｔＲは、およそ１０μｓ＋１０μｓ＋５μｓ＋１０μｓ＋５μｓ〜４０μｓとなり得るが、３Ｄケース用のｔＲは、およそ１０μｓ＋２０μｓ＋５μｓ＋１０μｓ＋５μｓ〜５０μｓとなり得る。２Ｄケースにおいて、平均電源電流ＩＣＣ＿ａｖｅは、およそ２０ｍＡとなるように算出され得、これは、３２ＫＢページサイズに対しておよそ８ｐＪ／ｂｉｔのコストを与える。３Ｄケースに関しては、ＩＣＣ＿ａｖｅはおよそ３０ｍＡとなるべく算出され得、これは、同一のページサイズに対しておよそ１４ｐＪ／ｂｉｔのコストを与え、それは、従来の２Ｄメモリ読み出しと比較して、従来の３Ｄ読み出し性能が、時間とビット当たりのエネルギーとの両方でより悪くなることを示す。
【００４４】
階層読み出しモード３２０に関して、ダイアグラム３２２は、他の回路のための同様の平均電流ドローを示し、ダイアグラム３１４に見られるように、ワード線を充電するための同様なスパイクを示す。しかしながら、Ｍ回の読み出しに対してワード線を一度しか充電する必要がないことに起因して、各読み出しが同一ワード線の異なるサブブロックにアクセスする場合、電流スパイクによるエネルギーコストは、経時的に分散され得る。メモリが一連の読み出し動作または読み出しサイクルに対して充電されたワード線を維持する３Ｄケースのための読み出し時間は、以下のように有効ｔＲとして表現することができる。ｔＲ＿ｐｒｏｐ＿１６ｓｕｂ−ｂｌｏｃｋｓ＝ｔＰＵＰ＋ｔＷＬ＋ｔＢＬ０＋ｔＳＧＤ１＋ｔＢＬ１＋ｔＳＧＤ２＋ｔＢＬ２...．＋ｔＳＧＤ１５＋ｔＢＬ１５＋ｔＷＬｒｓｔ＋ｔＰＤＮであり、ただし、ｔＰＵＰ、ｔＰＤＮおよびｔＷＬｒｓｔは上記に述べたものと同一となり得る。ｔＷＬの値は、上記の３Ｄケースに対するものと同一となり得、ｔＢＬ［０：１５］の値はそれぞれ、上記に述べたｔＢＬの同等物となり得る。ｔＳＧＤ［１：１５］の値はそれぞれ、およそ２．５μｓとなり得る。時間の著しい改善について言及する。シーケンスの最初の読み出しは、ｔＷＬを必要とするが、次に後続の連続読み出しはそれぞれ、ワード線を充電するためのランプアップ時間よりもはるかに短くなり得る。従って、１つの実施形態において、ｔＲ＿ｐｒｏｐ＿１６ｓｕｂ−ｂｌｏｃｋｓ＝１０μｓ＋２０μｓ＋５μｓ＋１５×（２．５μｓ＋５μｓ）＋１０μｓ＋５μｓ〜１６３μｓである。１６３μｓは、１６個のサブブロックを読み出すためである。１６回の読み出し全てにわたって全ｔＲ時間を平均化した場合、サブブロック当たりｔＲ＿ａｖｅ〜１０ｕｓ（１６３／１６〜１０）となる。なお、ビット当たりの平均エネルギーは著しく改善され得、２４ｍＡのＩＣＣ＿ａｖｅ、および、１６個のサブブロック当たり３５ｐＪ／ｂｉｔすなわち２ｐＪ／ｂｉｔとなる。
【００４５】
標準ページ読み出しモード３１０において、それぞれの新たな読み出しは前述のものと同じであるので、単一のシーケンスが説明される。比較のために、階層読み出しモード３２０はまた、１本のワード線の読み出しから別のワード線の読み出しまでの移行を説明する。ワード線ＷＬ［０］でのサブブロック読み出し後に、メモリコントローラは、ＷＬ［１］でのデータ部分のための読み出しコマンド送信することができることに気づかれよう。ワード線は異なるので、メモリはＷＬ［０］を放電し、ＷＬ［１］を充電する。ＷＬ［１］の充電は、ＷＬ［０］用に記述されるのと同様な特性を有し、ＷＬ［１］を充電するためのエネルギーは、順次読み出しに対するＷＬ［１］の複数の部分にわたって同様に分散され得る。
【００４６】
図４Ａは、３Ｄメモリで読み出しコマンドをサービスするためのプロセスの実施形態のフロー図である。３Ｄメモリで読み出しコマンドをサービスするためのプロセス４００は、本明細書に説明される任意の実施形態によるメモリデバイスによって実行され得る。例えば、システム１００のメモリ１３０は、プロセス４００に従って動作を実行することができる。プロセス４００は具体的に階層読み出しモードを扱うが、プロセス４００の例は、限定的ではない。同様なプロセスが、書き込みまたはプログラム動作、ならびに検証動作に対して適用され得ることが理解されるだろう。それぞれの場合において、ワード線電圧は、放電されずにデータアクセス動作の複数の部分にわたって維持され得る。従って、階層読み出しモードに関連したプロセス４００の例は一例にすぎず、限定的ではない。当業者なら、アクセス動作をプログラミングおよび検証するにあたりプロセス４００を適用する方法を理解するであろう。
【００４７】
メモリは、関連するメモリコントローラから順次読み出しの第１のデータ部分のための読み出しコマンドを受信する（４０２）。メモリサブシステムには多くの個別のメモリデバイスが存在し得ることは理解されるだろう。メモリリソースは、チャネル、ランク、バンク、モジュールおよび／または他の機構として編成され得る。特定の実装は、メモリリソースの階層がほとんどないが、最新のコンピューティングデバイスは通常、各チャネルにて複数のランクおよび複数のメモリデバイスを用いて複数のチャネルに沿ってメモリを分離する。メモリサブシステムは、複数の異なるメモリコントローラを有することができ、各メモリデバイスは、関連するメモリへのアクセスを管理するように制御されるメモリと関連する。読み出しコマンドは、複数のデバイスまたは複数の他の階層分離に並列に送信され得、各メモリリソースはデータをメモリコントローラに戻すべく読み出しコマンドをサービスまたは実行するだろう。
【００４８】
従って、メモリは、読み出しデータの第１の部分の３Ｄアドレスをデコードし、そこに、３Ｄアドレスは、ビット線アドレス、ワード線アドレスおよびサブブロックアドレスまたはセレクタを含む（４０４）。１つの実施形態において、メモリ選択回路は、第１の部分を読み出すべく選択ワード線を充電する（４０６）。選択回路はまた、非選択ワード線を非選択ワード線電圧に充電することが必要となり得る。一度充電されると、選択回路は、第１のデータ部分でのメモリ素子の読み出しを引き起こし、データを感知することができる。メモリ出力回路は、メモリコントローラに感知データを送信する（または、送信用のデータをバッファする）（４０８）。
【００４９】
１つの実施形態において、メモリは、次のデータ部分のために後続の読み出しコマンドを受信する（４１０）。後続の読み出しコマンドが、同一のワード線用ではない場合（４１２  ＮＯ分岐）、メモリは、そのワード線または複数のワード線を放電し、読み出しのために新たなワード線を選択することができる（４１４）。新たなワード線を選択する工程は、新たなワード線を適切な読み出し電圧に充電し、適切な待ち時間を待機する工程を含むことが理解されるだろう。１つの実施形態において、メモリコントローラは、メモリにワード線を放電させ、新たなワード線を選択させるべく明確なコマンドを提供する。後続の読み出しコマンドが同一のワード線に対してである場合（４１２  ＹＥＳ分岐）、メモリは、ワード線を放電しないでそのワード線電圧レベルまたは複数のワード線電圧レベルを維持することができる（４１６）。従って、メモリは、新たな読み出しコマンドごとに放電に関連したエネルギーコストに直面さらなるしない。
【００５０】
新たなワード線を選択した（４１４）後、または、同一のワード線を維持した（４１６）後、メモリはコマンド用に適切なサブブロックアドレスを選択する（４１８）。メモリは、その次の部分のアドレスでデータを感知し、データをメモリコントローラに送信する（４２０）。行われるべきさらなる読み出しが存在しない場合（４２２  ＮＯ分岐）、読み出しサービスは終了する。行われるべきさらなる読み出しが存在する場合（４２２  ＹＥＳ分岐）、メモリは後続の読み出しコマンドおよび３Ｄアドレスを受信し、次の部分に対する読み出しをサービスまたは実行する（４１０）。
【００５１】
図４Ｂは、３Ｄメモリにてブロック読み出しコマンドをサービスするためのプロセスの実施形態のフロー図である。３Ｄメモリでブロック読み出しコマンドをサービスするためのプロセス４３０は、本明細書に説明される任意の実施形態によるメモリデバイスによって実装され得る。例えば、システム１００のメモリ１３０は、プロセス４３０に従って動作を実行することができる。プロセス４３０は、プロセス４００の代替例となり得る。プロセス４００と同様に、プロセス３００は具体的には、階層読み出しモードを扱うが、プロセス４３０の例は、限定的ではない。同様なプロセスが、書き込みまたはプログラム動作、ならびに検証動作に対して適用され得ることは理解されるだろう。それぞれの場合において、ワード線電圧は、放電されないでデータアクセス動作の複数の部分にわたって維持され得る。従って、階層読み出しモードに関連したプロセス４３０の例は一例にすぎず、限定的ではない。当業者なら、アクセス動作をブロックプログラミングおよび検証するべくプロセス４３０の適用の仕方を理解するであろう。
【００５２】
メモリは、関連するメモリコントローラからの順次読み出しの第１のデータ部分のために読み出しコマンドを受信する（４０２）。読み出しコマンドは、ブロック読み出しコマンドであり、複数の連続するメモリアクセス動作を実行するべくメモリを動作させることができる。例えば、コマンドは、アドレスの範囲または開始および終了アドレスを特定することができる。コマンドは、アクセスするべき第１のアドレスと、複数の部分を示すことができる。従って、メモリは、読み出しデータの第１の部分の３Ｄアドレスをデコードし、３Ｄアドレスは、ビット線アドレス、ワード線アドレスおよびサブブロックアドレスまたはセレクタを含む（４０４）。１つの実施形態において、メモリ選択回路は、第１の部分を読み出すべく選択ワード線を充電する（４０６）。選択回路はまた、非選択ワード線を非選択ワード線電圧に充電する必要があり得る。一度充電されると、選択回路は第１のデータ部分にてメモリ素子の読み出しを引き起こし、データを感知することができる。メモリ出力回路は、メモリコントローラへの送信のために、感知データを送信するか、感知データをキャッシュする（４０８）。
【００５３】
メモリに対する内部のコントローラ（例えば、オンダイコントローラ）は、選択および他の制御信号の制御、データアクセス動作を実行するためのシグナル伝達のタイミングの管理のようなメモリデバイスの動作を管理することは理解されるだろう。１つの実施形態において、メモリ位置の範囲にアクセス動作を実行するようにメモリに要求するブロック読み出しコマンドまたは他のコマンドに応答して、内部コントローラは、アクセス動作を制御することができる。従って、１つの実施形態において、第１の部分でのデータを読み出すか、それにアクセスした後、メモリはワード線を放電しないでワード線電圧レベルまたは複数のワード線電圧レベルを維持することができる（４１６）。従って、メモリは、新たな読み出しコマンドごとの放電に関連するエネルギーコストに直面しない。
【００５４】
１つの実施形態において、内部コントローラは、３Ｄアドレスのアドレスをインクリメントする。例えば、内部コントローラは、メモリアクセス動作用の次の部分として、次のサブブロックを選択するべくサブブロックアドレスをインクリメントすることができる（４３２）。次の部分を選択した後、メモリは、その次の部分のアドレスでデータを感知し、そのデータをメモリコントローラに送信する、または、それをメモリコントローラへの送信のためにキャッシュもしくはバッファする（４３４）。１つの実施形態において、読み出すべきワード線にさらなるサブブロックが存在する場合（４３６  ＹＥＳ分岐）、メモリ（内部コントローラを介して）は、ワード線を放電しないでワード線電圧レベル維持し（４１６）、読み出すべき次の部分を選択すべくアドレスをインクリメントする（４３２）。さらなるサブブロックが存在しない場合（４３６  ＮＯ分岐）、１つの実施形態において、メモリは、アクセスすべきアドレスの範囲にさらなるワード線が存在するかどうかを決定する。アクセスすべきさらなるワード線が存在しない場合（４３８  ＮＯ分岐）、読み出しサービスは終了する。アクセスすべき別のワード線が存在する場合（４３８  ＹＥＳ分岐）、メモリは、ワード線を放電し（４４０）、次の部分のためにワード線アドレスをインクリメントする。メモリは次に、次のワード線と、次の部分としてのサブブロックを選択し、読み出し動作用にワード線を充電することができる（４４２）。メモリは次に、次の部分のデータを感知し、読み出しコマンドをサービスし続ける（４０８）。
【００５５】
図５Ａは、３Ｄメモリからの読み出しのためのプロセスの実施形態のフロー図である。３Ｄメモリからの読み出しのためのプロセス５００は、本明細書に説明される任意の実施形態によるメモリコントローラによって実装され得る。例えば、システム１００のメモリコントローラ１２０は、プロセス５００に従って動作を実行することができる。プロセス５００は具体的に、メモリコントローラからメモリへの読み出しアクセスを扱うが、プロセス５００の例は、限定的ではない。同様なプロセスが、書き込みまたはプログラム動作、ならびに検証動作に対して適用され得ることが理解されるだろう。それぞれの場合において、ワード線電圧は、放電されずにデータアクセス動作の複数の部分にわたって維持され得る。従って、ブロック読み出しに関連したプロセス５００の例は一例にすぎず、限定的ではない。当業者なら、アクセス動作をプログラミングおよび検証するべくプロセス５００の適用の仕方を理解するであろう。
【００５６】
メモリコントローラは、ホストからのデータ要求を受信する（５０２）。要求は、３Ｄメモリへのアクセスがあるホスト上で実行する任意のエージェントまたはプロセスからなされ得る。１つの実施形態において、メモリコントローラは、要求をサービスする、または、実行すべく順次読み出しを実行することを決定する（５０４）。順次読み出しまたは連続読み出しは、複数のデータ部分を順に読み出し、複数の読み出し動作または読み出しサイクルを連続して実行する。読み出すべき後続または次のデータ部分のアドレスは、必ずしもこれに限られないが、３次元のうちの１つのアドレス指定に順次的となり得る。
【００５７】
メモリコントローラは、ビット線アドレス、ワード線アドレスおよびサブブロックアドレスまたはセレクタを含む３Ｄアドレスを用いて読み出すべき第1のデータ部分を特定する（５０６）。メモリコントローラは、第１の部分を読み出すべく第１の読み出しコマンドを生成する（５０８）。メモリコントローラは、３Ｄメモリに第１の読み出しコマンドを送信し、メモリにコマンドに応答して選択ワード線を充電させ、選択アドレスでのデータを読み出させ、データをメモリコントローラに転送する（５１０）。１つの実施形態において、メモリは、選択ワード線を読み出し電圧レベルに充電し、非選択ワード線を非選択電圧レベルに充電する。１つの実施形態において、メモリコントローラは、メモリからの第１のデータ部分を受信する（５１２）。 
【００５８】
１つの実施形態において、メモリコントローラは、次の部分のための３Ｄアドレスを含む、読み出すべき次のデータ部分を特定する。少なくとも１つの順次読み出しに関しては、メモリコントローラは、前の部分と同一のワード線アドレスを有するが、異なるサブブロックアドレスを有する次の部分を特定する（５１４）。メモリコントローラは、次の部分を読み出すべく次の読み出しコマンドを生成し（５１６）、次のコマンドをメモリに送信する。後続の読み出しコマンドの受信に応答して、メモリは、同一のワード線電圧レベルを維持し、他のサブブロックでのデータを読み出し、読み出しデータをメモリコントローラに転送する（５１８）。１つの実施形態において、メモリコントローラは、メモリからの次のデータ部分を受信する（５２０）。１つの実施形態において、データはメモリにて待ち行列に入れられ、バースト転送され得る。従って、１つの実施形態において、メモリコントローラは、一連の読み出しコマンドを生成し、メモリは、一連のコマンドを実行し、全てのコマンドからのデータを待ち行列に入れる。メモリは次に、送信トランザクション当たりのデータ一部分を送信する代わりに、複数の送信サイクルにてデータを送信することができる。
【００５９】
１つの実施形態において、メモリコントローラは、ワード線の最後のサブブロックが読み出されたかどうかを決定する（５２２）。ワード線の最後の部分が読み出されていない場合（５２４  ＮＯ分岐）、メモリコントローラは、同一のワード線のために次のサブブロックを特定し、読み出しコマンドを発行することができる（５１４）。ワード線の最後の部分が読み出されている場合（５２４  ＹＥＳ分岐）、１つの実施形態において、メモリコントローラは、異なるワード線アドレスを有する次のデータ部分を特定することができる（５２６）。１つの実施形態において、メモリコントローラは、異なるワード線アドレスの次の部分のために次の読み出しコマンドを生成し（５２８）、それをメモリに送信することができる。そのような次の読み出しコマンドに応答して、３Ｄメモリは、ワード線を充電し、データを読み出し、データをメモリコントローラに転送することができる（５３０）。メモリコントローラは次に、データを受信し（５２０）、もしあれば、さらなるデータ部分に対して続行することができる。
【００６０】
図５Ｂは、３Ｄメモリからのブロック読み出しのためのプロセスの実施形態のフロー図である。３Ｄメモリからの読み出しのためのプロセス５００は、本明細書に説明される任意の実施形態によるメモリコントローラによって実装され得る。例えば、システム１００のメモリコントローラ１２０は、プロセス５００に従って動作を実行することができる。プロセス５００は具体的には、メモリコントローラからメモリへの読み出しアクセスを扱うが、プロセス５００の例は、限定的ではない。同様なプロセスが、書き込みまたはプログラム動作、ならびに検証動作に対して適用され得ることが理解されるだろう。それぞれの場合において、ワード線電圧は、放電されずに、データアクセス動作の複数の部分にわたって維持され得る。従って、ブロック読み出しに関連したプロセス５００の例は一例にすぎず、限定的ではない。当業者なら、アクセス動作をプログラミングおよび検証するべくプロセス５００の適用の仕方を理解するであろう。
【００６１】
メモリコントローラは、ホストからのデータ要求を受信する（５０２）。要求は、３Ｄメモリへのアクセスがあるホスト上で実行する任意のエージェントまたはプロセスからなされ得る。１つの実施形態において、メモリコントローラは、要求をサービスする、または実行するべく、順次読み出しを実行するように決定する（５０４）。１つの実施形態において、メモリコントローラは、読み出すべき複数のデータ部分を含むデータセクションを特定する。メモリコントローラは、第１のデータ部分のためにビット線アドレス、ワード線アドレス、サブブロックアドレスまたはセレクタを含む３Ｄアドレスを用いてセクションを特定することができる（５４２）。１つの実施形態において、メモリコントローラは、第１のデータ部分を読み出す読み出しコマンドを生成し、第１のワード線アドレスおよび最後のワード線アドレス、またはアドレスの範囲を含む（５４４）。
【００６２】
メモリコントローラは、コマンドに応答してメモリに選択ワード線を充電させ、特定ワード線のために全てのサブブロックを読み出させ、データをメモリコントローラに送信すべく、コマンドを３Ｄメモリに送信する（５４６）。１つの実施形態において、メモリは、選択ワード線を読み出し電圧レベルに充電すると共に、非選択ワード線を非選択電圧レベルに充電し、内部コントローラを介して、ワード線を放電しないで一連の複数の読み出し動作を実行する。内部読み出し動作がワード線の変更を必要とする場合、メモリはワード線を放電し、新たなワード線を選択し、次いでそのワード線から読み出される全てのサブブロックのためにそのワード線の複数の電圧レベルを維持することができる。メモリコントローラは、メモリからセクション用のデータを受信する（５４８）。
【００６３】
図６は、３Ｄメモリ用の階層プログラムモードおよび階層プログラム検証の実施形態のシグナル伝達ダイアグラムである。１つの実施形態において、図１のシステム１００などのメモリサブシステムは、順次書き込み用の階層プログラムモード６０２と、順次書き込みを検証するための階層プログラム検証６０４とに基づくプログラムシーケンスを使用する。１つの実施形態において、階層プログラム６０２は、書き込みサイクル全体に対して、プログラミングすべきワード線の全ての部分のために選択ワード線を充電する。１つの実施形態において、階層プログラム６０２の例は、８個のサブブロック（ＳＧＤ［０：７］）および４本のワード線（ＷＬ［０：３］）を前提とする。説明のために２つのサブブロックＳＧＤ［０］およびＳＧＤ［１］を考慮すれば、階層プログラム６０２は、選択ワード線ＷＬ［０］６６０および非選択ワード線ＷＬ［１：３］６７０のためのシグナル伝達を説明する。ＳＧＤ［０］６３０、ＳＧＤ［１］６４０およびＳＧＤ［２：７］６５０は、サブブロック選択線用のシグナル伝達を説明する。ＢＬ６１０は、ビット線用のシグナル伝達ダイアグラムを説明し、ＳＧＳ６２０は、選択ゲート用のシグナル伝達ダイアグラムを説明する。 
【００６４】
シグナル伝達ダイアグラムは、必ずしも縮尺通りとは限らないが、１つの実施形態において、信号６３０、６４０および６５０は、非選択された場合の大体０Ｖから選択された場合のおよそ２Ｖまでスイングすることができる。１つの実施形態において、信号６６０および６７０は、ワード線のプログラムメモリ素子に選択される場合、およそ０Ｖと２０Ｖとの間でスイングすることができ、非選択される場合、およそ０Ｖと１０Ｖとの間でスイングすることができる。ＢＬ６１０において、ビットがロジック１にプログラミングされる場合、電圧はハイに設定され得、ビットがロジック０にプログラミングされる場合、電圧はローに設定され得る。ページの異なるビットは、特定のビット線に基づいて１または０に個別に設定され得ることが理解されるだろう。１つの実施形態において、ページ０のプログラミングは、ＷＬ［０］およびＳＧＤ［０］の選択を含む。システムは、ＷＬ［０］を同一の電圧レベルに維持し、ＳＧＤ［１］を選択することによりページ１をプログラミングする。そのようなサイクルは、選択されるＷＬ［０］のサブブロックの同数に対して継続することができる。
【００６５】
階層プログラム検証６０４において、メモリは、階層プログラム６０２にてなされるプログラミングを検証することができる。ＢＬ６１２は、読み出しビットの信号を説明し、より高い線がメモリセルの内容が「０」である場合のビット線信号を表し、破線がメモリセルの内容が「１」である場合のビット線信号を表す。１つの実施形態において、信号ＳＧＳ６２２は、書き込まれたデータを検証する読み出しのために選択されるサブブロックごとに選択される。１つの実施形態において、信号６２２、６３２、６４２および６５２は、それぞれ、非選択および選択された場合、およそ０Ｖと４Ｖとの間で切り替わることができる。信号ＳＧＤ［０］６３２、ＳＧＤ［１］６４２およびＳＧＤ［２：７］６５２は、書き込みを検証するための所望されるサブブロックを選択することができる。階層プログラム検証６０４に関して、１つの実施形態において、選択ワード線ＷＬ［０］６６２は、およそ１Ｖに充電またはランピングされ得、ワード線にて検証される全てのサブブロックのために（例えば、メモリの内部コントローラによって）維持され得る。階層プログラム検証６０４に関して、１つの実施形態において、非選択ワード線ＷＬ［１：３］６７２は、およそ６Ｖに充電またはランピングされ得、ワード線にて検証される全てのサブブロックのために（例えば、メモリの内部コントローラによって）に維持され得る。
【００６６】
図７は、３Ｄメモリ用の階層消去検証が続く消去の実施形態のシグナル伝達ダイアグラムである。１つの実施形態において、図１のシステム１００などのメモリサブシステムは、消去を検証するための階層消去検証モード７０４に従って階層消去検証シーケンスを使用する。１つの実施形態において、ブロック消去７０２は、既知であることに従う順次消去動作である。信号７１０は、ビット線および選択ゲート信号用のシグナル伝達ダイアグラムを説明し、およそ２０Ｖすなわちメモリ部分を消去またはリセットするための電圧レベルまで上げられ得る。信号７２０は、選択ゲートのシグナル伝達ダイアグラムを表わす。信号７３０は、サブブロックセレクタのためのシグナル伝達を表わす。１つの実施形態において、メモリは、選択されたメモリの部分を消去するべく、信号７２０および７３０をおよそ１５Ｖに充電する。１つの実施形態において、メモリは、信号ＷＬ［０：３］７４０によって説明されるように、消去用におよそ１Ｖにワード線を充電することができる。信号の各々は、ブロック消去コマンド７５０に応答して選択され得る。
【００６７】
階層消去検証７０４において、メモリは、ブロック消去７０２にてなされるプログラミングを検証することができる。ＢＬ７１２は、読み出しビットの信号を説明し、より高い線がメモリセルの内容が「０」である場合のビット線信号を表し、破線がメモリセルの内容が「１」である場合のビット線信号を表す。１つの実施形態において、信号ＳＧＳ７２２は、消去を検証するべき読み出しのために選択された時、サブブロックごとに選択される。１つの実施形態において、信号７２２、７３２、７３４および７３６はそれぞれ、非選択および選択された場合、およそ０Ｖと４Ｖとの間で切り替わることができる。信号ＳＧＤ［０］７３２、ＳＧＤ［１］７３４およびＳＧＤ［２：７］７３６は、消去を検証するための所望されるサブブロックを選択することができる。階層消去検証７０４に関して、１つの実施形態において、選択ワード線ＷＬ［０］７４２は、およそ０．５Ｖに充電またはランピングされ、ワード線にて検証される全てのサブブロックのために（例えば、メモリの内部コントローラによって）維持され得る。階層プログラム検証７０４に関して、１つの実施形態において、非選択ワード線ＷＬ［１：３］７４４は、およそ６Ｖに充電またはランピングされ得、ワード線にて検証されるべき全てのサブブロック用（例えば、メモリの内部コントローラによって）に維持される。
【００６８】
図８は、ワード線を放電しないで連続部分にアクセスする３Ｄメモリが実装されるコンピューティングシステムの実施形態のブロック図である。システム８００は、本明細書に説明される任意の実施形態によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、サーバ、ゲームもしくはエンタテインメント制御システム、スキャナ、コピー機、プリンタ、ルーティングもしくはスイッチングデバイス、または他の電子デバイスであり得る。システム８００は、処理、工程管理、およびシステム８００に対する命令の実行を提供するプロセッサ８２０を含む。プロセッサ８２０は、システム８００用の処理を提供するべく、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、処理コア、または他の処理ハードウェアを含み得る。プロセッサ８２０は、システム８００の動作全体を制御し、１または複数のプログラム可能な汎用もしくは専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラム可能なコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能ロジックデバイス（ＰＬＤ）等、またはそのようなデバイスの組み合わせであるか、またはこれらを含み得る。
【００６９】
メモリサブシステム８３０は、システム８００のメインメモリを表し、プロセッサ８２０により実行されるべきコード、またはルーチンを実行するときに用いられるべきデータ値のための一時的なストレージを提供する。メモリサブシステム８３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ等の１または複数のメモリデバイス、１または複数の様々なランダムアクセスメモリ（ＲＡＭ）、もしくは他の複数のメモリデバイス、またはそのようなデバイスの組み合わせを含み得る。メモリサブシステム８３０は、とりわけ、オペレーティングシステム（ＯＳ）８３６を格納して、そのホストとして働き、システム８００内での命令の実行のためのソフトウェアプラットフォームを提供する。加えて、他の命令８３８は、システム８００のロジックおよび処理を提供するべく、メモリサブシステム８３０から記憶および実行される。ＯＳ８３６および命令８３８は、プロセッサ８２０によって実行される。メモリサブシステム８３０は、データ、命令、プログラム、または他のアイテムを格納するメモリデバイス８３２を含む。１つの実施形態において、メモリサブシステムは、メモリコントローラ８３４を含み、これは、メモリデバイス８３２にコマンドを生成して発するメモリコントローラである。メモリコントローラ８３４がプロセッサ８２０の物理的な部分であり得ることが理解されるだろう。
【００７０】
プロセッサ８２０およびメモリサブシステム８３０は、バス／バスシステム８１０に結合される。バス８１０は、適切なブリッジ、アダプタ、および／もしくはコントローラによって接続された任意の１または複数の個別の物理的バス、通信線／インターフェース、および／または二地点間接続を表す抽象概念である。従って、バス８１０は例えば、システムバス、周辺機器構成要素相互接続（ＰＣＩ）バス、ハイパートランスポートもしくは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バス（一般に「ファイヤワイヤ」と呼ばれる）のうちの１または複数を含み得る。バス８１０のバスはまた、ネットワークインターフェース８５０のインターフェースに対応し得る。
【００７１】
システム８００はまた、バス８１０に結合された１または複数の入力／出力（Ｉ／Ｏ）インターフェース８４０、ネットワークインターフェース８５０、１または複数の内部大容量ストレージデバイス８６０、および周辺機器インターフェース８７０を含む。Ｉ／Ｏインターフェース８４０は１または複数のインターフェース構成要素を含み得、ユーザはこれを介してシステム８００とインタラクトする（例えば、ビデオ、オーディオ、および／または英数字のインターフェース）。ネットワークインターフェース８５０は、１または複数のネットワークを通して遠隔デバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力をシステム８００に提供する。ネットワークインターフェース８５０は、イーサネット（登録商標）アダプタ、無線相互接続構成要素、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線もしくは無線規格ベースのインターフェースまたは専有のインターフェースを含み得る。
【００７２】
ストレージ８６０は、１または複数の磁気、ソリッドステートもしくは光学ベースのディスク、または組み合わせ等の不揮発性の態様で大量のデータを格納する任意の従来の媒体であるか、またはこれらを含み得る。ストレージ８６０は、持続的な状態でコードまたは命令およびデータ８６２を保持する（すなわち、値は、システム８００への電力の遮断にもかかわらず確保される）。ストレージ８６０は一般的には「メモリ」とみなされ得るが、メモリ８３０は命令をプロセッサ８２０に提供する実行メモリまたは動作メモリである。ストレージ８６０は不揮発性であるが、メモリ８３０は揮発性メモリ（すなわち、システム８００への電力が遮断されると、データの値または状態が不定になる）を含み得る。
【００７３】
周辺機器インターフェース８７０は、具体的に上述されない任意のハードウェアインターフェースを含み得る。周辺機器は、概して、システム８００に従属して接続するデバイスを指す。従属的接続は、動作が実行され、ユーザがインタラクトするソフトウェアおよび／またはハードウェアプラットフォームを、システム８００が提供するものである。
【００７４】
１つの実施形態において、メモリ８３２は３Ｄメモリを含み、メモリサブシステム８３０は階層アクセスマネージャ８８０を含む。階層アクセスマネージャ８８０は、メモリコントローラ８３４および／またはメモリ８３２のロジックを表わし得る。階層アクセスマネージャ８８０は、メモリ８３２が一連のアクセスコマンドの間、ワード線電圧レベルを維持した状態で、メモリコントローラ８３４がメモリ８３２からのデータ部分に一度に１つの階層だけアクセスするのを可能にする。１つの実施形態において、アクセスコマンドは、読み出しコマンドである。１つの実施形態において、アクセスコマンドは、プログラムコマンドである。１つの実施形態において、アクセスコマンドは検証コマンドである。従って、アクセスコマンドと関連するエネルギーコストは、メモリの複数の部分に対するアクセス動作にわたって分散され得、同一のワード線の後続の部分へのアクセスは、改善されたタイミングで実行され得る。
【００７５】
図９は、ワード線を放電しないで連続部分にアクセスする３Ｄメモリが実装されるモバイルデバイスの実施形態のブロック図である。デバイス９００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、無線対応電子書籍リーダ、ウェアラブルコンピューティングデバイス、または他のモバイルデバイス等のモバイルコンピューティングデバイスを表す。構成要素のうちの特定のものが概して示され、そのようなデバイスの全ての構成要素がデバイス９００に示されているわけではないことが理解されるだろう。 
【００７６】
デバイス９００は、デバイス９００の主な処理動作を実行するプロセッサ９１０を含む。プロセッサ９１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム可能ロジックデバイス等、１または複数の物理的デバイス、または他の処理手段を含み得る。プロセッサ９１０によって実行される処理動作は、その上でアプリケーションおよび／またはデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザと、もしくは他のデバイスとのＩ／Ｏ（入力／出力）に関連した動作、電力管理に関連した動作、および／またはデバイス９００を別のデバイスに接続することに関連した動作を含む。これらの処理動作は、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する動作も含み得る。
【００７７】
１つの実施形態において、デバイス９００はオーディオサブシステム９２０を含み、これは、オーディオ機能をコンピューティングデバイスに提供することに関連したハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）構成要素およびソフトウェア（例えば、ドライバ、コーデック）構成要素を表す。オーディオ機能は、スピーカ出力および／またはヘッドフォン出力、ならびにマイク入力を含み得る。そのような機能用のデバイスは、デバイス９００へと統合され得るか、デバイス９００に接続され得る。１つの実施形態において、ユーザは、プロセッサ９１０によって受信および処理されるオーディオコマンドを提供することで、デバイス９００とインタラクトする。
【００７８】
ディスプレイサブシステム９３０は、ユーザがコンピューティングデバイスとインタラクトする視覚表示および／または触知表示を提供するハードウェア（例えば、ディスプレイデバイス）構成要素およびソフトウェア（例えば、ドライバ）構成要素を表す。ディスプレイサブシステム９３０はディスプレイインターフェース９３２を含み、これは、ユーザに表示を提供するのに用いられる特定のスクリーンまたはハードウェアデバイスを含む。１つの実施形態において、ディスプレイインターフェース９３２は、表示に関連した少なくともいくつかの処理を実行するためにプロセッサ９１０から分離したロジックを含む。１つの実施形態において、ディスプレイサブシステム９３０は、ユーザに対する出力および入力の両方を提供するタッチスクリーンデバイスを含む。
【００７９】
Ｉ／Ｏコントローラ９４０は、ユーザとのインタラクションに関連するハードウェアデバイスおよびソフトウェア構成要素を表す。Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０および／またはディスプレイサブシステム９３０の部分であるハードウェアを管理するよう動作し得る。加えて、Ｉ／Ｏコントローラ９４０は、デバイス９００に接続する追加のデバイスの接続ポイントを説明し、それを通じてユーザはシステムとインタラクトし得る。例えば、デバイス９００に取り付けられ得るデバイスは、マイクデバイス、スピーカまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、あるいはカードリーダまたは他のデバイスなどの特定のアプリケーションとともに用いるための他のＩ／Ｏデバイスを含み得る。
【００８０】
上述したように、Ｉ／Ｏコントローラ９４０は、オーディオサブシステム９２０および／またはディスプレイサブシステム９３０とインタラクトし得る。例えば、マイクまたは他のオーディオデバイスを通じた入力は、デバイス９００の１または複数のアプリケーションまたは機能に入力またはコマンドを提供し得る。なお、オーディオ出力がディスプレイ出力の代わりに、またはそれに加えて提供され得る。別の例において、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ９４０によって少なくとも部分的に管理され得る入力デバイスとして機能する。Ｉ／Ｏコントローラ９４０により管理されるＩ／Ｏ機能を提供するべく、デバイス９００上に追加のボタンまたはスイッチも存在し得る。
【００８１】
１つの実施形態において、Ｉ／Ｏコントローラ９４０は、デバイス９００に含まれ得る加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、または他のハードウェア等のデバイスを管理する。入力は直接のユーザインタラクションの部分であり得、ならびに環境入力をシステムに提供してその動作に影響を及ぼし得る（ノイズのフィルタリング、輝度検出に対するディスプレイの調整、カメラ用のフラッシュの適用、または他の機能など）。１つの実施形態において、デバイス９００はバッテリ電力の使用量、バッテリの充電、および省電力動作に関連した機能を管理する電力管理９５０を含む。
【００８２】
メモリサブシステム９６０は、デバイス９００に情報を格納するためのメモリデバイス９６２を含む。メモリサブシステム９６０は、不揮発性（メモリデバイスへの電力が遮断されても状態は変化しない）メモリデバイス、および／または揮発性（メモリデバイスへの電力が遮断されると状態が不定になる）メモリデバイスを含み得る。メモリ９６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、ならびに、システム９００のアプリケーションおよび機能の実行に関連したシステムデータ（長期間であろうと一時的であろうと）を格納し得る。１つの実施形態において、メモリサブシステム９６０はメモリコントローラ９６４（これはまた、システム９００の制御の部分とみなされ得、可能性としてプロセッサ９１０の部分とみなされ得る）を含む。メモリコントローラ９６４は、メモリデバイス９６２にコマンドを生成して発するスケジューラを含む。
【００８３】
接続９７０は、デバイス９００が外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線および／または有線コネクタ、ならびに通信ハードウェア）およびソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局等の個別のデバイス、ならびにヘッドセット、プリンタ、または他のデバイス等の周辺機器であり得る。
【００８４】
接続９７０は、複数の異なるタイプの接続を含み得る。一般化するべく、デバイス９００はセルラー接続９７２および無線接続９７４と共に説明される。セルラー接続９７２は概して、無線キャリアによって提供されるセルラー方式ネットワーク接続を意味し、例えば、ＧＳＭ（登録商標）（移動体通信用グローバルシステム）あるいはその変形規格または派生規格、ＣＤＭＡ（符号分割多重アクセス）あるいはその変形規格または派生規格、ＴＤＭ（時分割多重化）あるいはその変形規格または派生規格、ＬＴＥ（ロングタームエボリューションであり、「４Ｇ」とも呼ばれる）、または他のセルラーサービス規格などを介して提供される。無線接続９７４は、セルラーでない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）、および／またはワイドエリアネットワーク（ＷｉＭａｘ（登録商標）など）、または他の無線通信を含み得る。無線通信は、非固体媒体を介した変調電磁放射の使用によるデータ転送を指す。有線通信は、固体通信媒体を介して行われる。
【００８５】
周辺接続９８０は、周辺接続を行うハードウェアインターフェースおよびコネクタ、ならびにソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含む。デバイス９００は、他のコンピューティングデバイスに対する周辺デバイスである場合（「外へ（ｔｏ）」９８２）と、デバイス９００に接続される周辺デバイスを有する場合（「外から（ｆｒｏｍ）」９８４）の両方になり得ることが理解されるだろう。デバイス９００は、通常、デバイス９００上でコンテンツを管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）する等の目的のために他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。なお、ドッキングコネクタは、デバイス９００がコンテンツの出力を制御することを可能にする特定の周辺機器、例えば、オーディオビジュアルシステムまたは他のシステムに、デバイス９００が接続することを可能にし得る。
【００８６】
専有のドッキングコネクタまたは他の専有の接続ハードウェアに加えて、デバイス９００は一般的または規格ベースのコネクタによって周辺接続９８０を行い得る。一般的なタイプは、（多数の異なるハードウェアインターフェースのうちのいずれかを含み得る）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインターフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、または他のタイプを含み得る。
【００８７】
１つの実施形態において、メモリ９６２は、３Ｄメモリを含み、メモリサブシステム９６０は階層アクセスマネージャ９６６を含む。階層アクセスマネージャ９６６は、メモリコントローラ９６４および／またはメモリ９６２のロジックを表わすことができる。階層アクセスマネージャ９６６は、メモリ９６２が一連のアクセスコマンドの間、ワード線電圧レベルを維持した状態で、メモリコントローラ９６４がメモリ９６２からのデータ部分に一度に１つの階層だけアクセスするのを可能にする。１つの実施形態において、アクセスコマンドは、読み出しコマンドである。１つの実施形態において、アクセスコマンドは、プログラムコマンドである。１つの実施形態において、アクセスコマンドは、検証コマンドである。従って、アクセスコマンドと関連するエネルギーコストは、メモリの複数の部分に対するアクセス動作にわたって分散され得、同一のワード線の後続の部分へのアクセスは、改善されたタイミングで実行され得る。
【００８８】
１つの態様において、３次元メモリデバイスは、ワード線の複数の階層に積層された複数のメモリ素子であって、それぞれがビット線アドレス、ワード線アドレスおよびサブブロックアドレスを用いてアドレス可能であり、２次元アドレスは、ワード線アドレスおよびビット線アドレスを含み、サブブロックセレクタを用いた３次元はメモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示する、複数のメモリ素子と、
複数のメモリ素子に結合される選択ロジックであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のコマンドの受信に応答して第１のワード線および第１のサブブロックを充電し、第１のワード線アドレスおよび第２のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第２の部分を特定する第２のコマンドに応答して第１のワード線を放電および再充電しないで第１のワード線に対する充電を維持する、選択ロジックと、
第１および第２のコマンドを実行するべく第１の部分および第２の部分にアクセスする制御ロジックと
を備える。
【００８９】
１つの実施形態において、メモリデバイスは、３次元ＮＡＮＤメモリデバイスを備える。１つの実施形態において、第１の部分および第２の部分は、それぞれ、メモリデータの第１および第２のページを備える。１つの実施形態において、第１の部分および第２の部分は、アクセスするメモリ範囲の複数の部分を備える。１つの実施形態において、サブブロックセレクタは、１６個のサブブロックのうちの１つを選択する。１つの実施形態において、第１および第２のコマンドは、読み出しコマンドを備える。１つの実施形態において、第１および第２のコマンドは、プログラムコマンドを備える。１つの実施形態において、選択ロジックは、第１のワード線への選択電圧を維持し、第１のワード線、または、複数の非選択ワード線のいずれかをリセットしないで、全ての複数の非選択ワード線への非選択ワード線電圧を維持する。１つの実施形態において、連続アクセス動作に関して、選択ロジックは、サブブロックの数に等しいアクセスコマンドの数に応答して第１のワード線を放電または再充電しないで、第１のワード線に対する充電を維持し、第１のワード線での最後のサブブロックにアクセスした後第１のワード線を放電し、後続の連続アクセスコマンドに応答して第１のサブブロックの第２のワード線を充電する。１つの実施形態において、連続アクセス動作に関して、選択ロジックは、一連のアクセスコマンドに応答して第１のワード線を放電または再充電することなく、第１のワード線に対する充電を維持し、第１のワード線での最後のサブブロックにアクセスした後第１のワード線を放電し、後続の連続アクセスコマンドに応答して第１のサブブロックの第２のワード線を充電する。１つの実施形態において、第１および第２のコマンドは、読み出しコマンドを備え、さらに、第１の読み出しコマンドに応答して第１の部分で第１のビットを読み出し、第２の読み出しコマンドに応答して第２の部分で第２のビットを読み出すセンシング回路と、第１のビットおよび第２のビットを表すメモリコントローラにデータを送信する出力回路とを備える。
【００９０】
１つの態様において、３次元メモリデバイスのデータにアクセスするためのメモリコントローラは、
メモリデバイスに結合する複数のハードウェアコネクタであって、メモリデバイスとデータを交換するデータ線と、メモリデバイスにコマンドおよびアドレスを送信するコマンド／アドレス信号線を含み、メモリデバイスは、複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とを用いてアドレス可能である、複数のハードウェアコネクタと、
アクセスコマンドコマンドを生成するコマンド生成ロジックであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のコマンドを含む、コマンド生成ロジックと、
Ｉ／Ｏ（入力／出力）回路であって、メモリデバイスに、第１のアクセスコマンドに応答して第１のワード線および第１のサブブロックを充電させ、複数のアクセス動作のために第１のワード線にアクセスするための第１のワード線を放電および再充電しないで第１のワード線に対する充電を維持させるべく、コマンド／アドレス信号線を介して第１のアクセスコマンドをメモリデバイスに送信し、メモリデバイスからデータを受信する、Ｉ／Ｏ（入力／出力）回路と
を含む。
【００９１】
１つの実施形態において、第１の部分は、メモリデータの第１のページを備える。１つの実施形態において、コマンド生成ロジックは、メモリデータの第１の部分のために第１のコマンドを生成し、アドレスの範囲を特定し、メモリデバイスは、特定されたアドレスの範囲内のワード線の全てのデータ部分のために第１のワード線に対する充電を維持する。１つの実施形態において、コマンド生成ロジックは、読み出しコマンドを生成する。１つの実施形態において、コマンド生成ロジックは、プログラムコマンドを生成する。１つの実施形態において、コマンド生成ロジックは、に、１つのコマンドに応答して一連の複数のアクセス動作をメモリデバイスに実行させる１つのコマンドを生成し、メモリデバイスは、全てのアクセス動作のためにアクセスする全てのデータ部分に対する第１のワード線への充電を維持する。  １つの実施形態において、コマンドは、第１および第２のワード線の複数のサブブロックを特定し、コマンドは、メモリデバイスに、第１のワード線のサブブロックに対する全てのアクセスのために、第１のワード線を放電および再充電しないで、第１のワード線に対する充電を維持させ、第１のワード線で最後のサブブロックにアクセスした後、第１のワード線を放電させ、第２のワード線のサブブロックに対する全てのアクセスのために、第２のワード線を充電し、第２のワード線に対する充電を維持させる。 
【００９２】
１つの態様において、３次元メモリデバイスからのデータを読み出すシステムは、
データを格納する３次元積層型のメモリデバイスであって、メモリデバイスは複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、ワード線アドレスで複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とを用いてアドレス可能である、メモリデバイスと、
メモリデバイスに結合し、アクセスコマンドを生成するコマンド生成ロジックを含むメモリコントローラであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定するアクセスコマンドを含む、メモリコントローラと、
アクセスコマンドの受信に応答して、第１のワード線および第１のサブブロックを充電し、アクセスコマンドをサービスする第１のワード線の第１のサブブロックおよび他のサブブロックに対する複数のアクセス動作を実行するべく、第１のワード線を放電および再充電しないで、第１のワード線に対する充電を維持するメモリデバイスでのデコードロジックと、
メモリデバイスからアクセスされたデータに基づき表示を生成するべく結合されるタッチスクリーンディスプレイと
を備える。
【００９３】
１つの実施形態において、メモリデバイスは、３次元ＮＡＮＤメモリデバイスを備える。１つの実施形態において、第１の部分は、メモリデータの第１のページを備え、メモリデバイスの各ワード線は、複数のページを格納する。１つの実施形態において、サブブロックセレクタは、１６個のサブブロックのうちの１つを選択する。１つの実施形態において、コマンド生成ロジックは、メモリデータの第１の部分のためにアクセスコマンドを生成し、アクセスコマンドのために複数のアドレスの範囲を特定し、メモリデバイスは、特定された複数のアドレスの範囲内のワード線の全てのデータ部分のために第１のワード線に対する充電を維持する。１つの実施形態において、コマンド生成ロジックは、読み出しコマンドを生成する。１つの実施形態において、コマンド生成ロジックは、プログラムコマンドを生成する。１つの実施形態において、デコードロジックは、選択電圧を第１のワード線に維持し、第１のワード線か、非選択ワード線のいずれかをリセットしないで、非選択ワード線電圧を全ての非選択ワード線に維持する。１つの実施形態において、連続アクセス動作のために、デコードロジックは、サブブロックの数に等しいアクセスコマンドの数に応答して第１のワード線を放電または再充電しないで、第１のワード線に対する充電を維持し、第１のワード線で最後のサブブロックにアクセスした後、第１のワード線を放電し、後続の連続アクセスコマンドに応答して第１のサブブロックで第２のワード線を充電する。１つの実施形態において、連続アクセス動作のために、デコードロジックは、複数のアクセスコマンドに応答して第１のワード線を放電および再充電しないで、第１のワード線に対する充電を維持し、第１のワード線で最後のサブブロックにアクセスした後、前記第１のワード線を放電し、後続の連続アクセスコマンドに応答して第１のサブブロックで第２のワード線を充電する。 
【００９４】
１つの態様において、３次元メモリデバイスにアクセスするための方法は、メモリコントコントローラから１または複数のアクセスコマンドを受信する工程であって、メモリコントローラで、メモリデバイスのあらゆるメモリ素子は、ワード線アドレスおよびビット線アドレスを含む２次元アドレスと、メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とで３次元にアドレス可能であり、１または複数のアクセスコマンドは、第１のワード線アドレスおよび第１のサブブロックセレクタに対して読み出すべき複数のメモリ素子の第１の部分を特定する、工程と、
１または複数のアクセスコマンドに応答して、第１のサブブロックおよび第２のサブブロックで第１のワード線にアクセスするべく複数のアクセス動作を生成する工程と、
複数の動作を実行するべく応答して第１のワード線を充電する工程と、
第１のサブブロックで第１のワード線にアクセスする工程と、
第１のワード線を放電しないで、充電された第１のワード線を維持する工程と、
第２のサブブロックで第１のワード線にアクセスする工程と
を含む。
【００９５】
１つの実施形態において、複数のアクセス動作を生成する工程は、複数の部分を含むデータセクションにアクセスする要求に応答して複数のアクセス動作を生成する工程を含み、各アクセス動作は、単一の部分にアクセスする。１つの実施形態において、複数のアクセス動作を生成する工程は、１または複数の読み出し動作、複数のプログラム動作または複数の検証動作、あるいはその組み合わせを生成する工程を備える。 
【００９６】
１つの態様において、３次元メモリデバイスにアクセスするための装置は、メモリコントローラから１または複数のアクセスコマンドを受信するための手段であって、メモリコントローラで、メモリデバイスのあらゆるメモリ素子は、ワード線アドレスおよびビット線アドレスを含む２次元アドレスと、メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とで複数の３次元にアドレス可能であり、１または複数のアクセスコマンドは、第１のワード線アドレスおよび第１のサブブロックセレクタに対して読み出すべき複数のメモリ素子の第１の部分を特定する、手段と、
１または複数のアクセスコマンドに応答して、第１のサブブロックおよび第２のサブブロックで第１のワード線にアクセスするべく複数のアクセス動作を生成するための手段と、
動作を実行するべく応答して第１のワード線を充電するための手段と、
第１のサブブロックで第１のワード線にアクセスするための手段と、
第１のワード線を放電することなく充電された第１のワード線を維持するための手段と、
第２のサブブロックで第１のワード線にアクセスするための手段とを含む。
【００９７】
１つの実施形態において、複数のアクセス動作を生成するための手段は、複数の部分を含むデータセクションにアクセスする要求に応答して複数のアクセス動作を生成するための手段を含み、各アクセス動作は、単一の部分にアクセスする。１つの実施形態において、複数のアクセス動作を生成するための手段は、１または複数の読み出し動作、プログラム動作または検証動作、あるいは組み合わせを生成するための手段を備える。 
【００９８】
本明細書において説明される複数のフロー図は、様々な処理動作の複数のシーケンスの複数の例を提供する。フロー図は、ソフトウェアまたはファームウェアルーチンにより実行されるべき複数の動作、ならびに物理的動作を示し得る。１つの実施形態において、フロー図は、ハードウェアおよび／またはソフトウェアの形で実装され得る有限ステートマシン（ＦＳＭ）の状態を説明し得る。特定のシーケンスまたは順序で示されているが、別途指定されない限り、動作の順序は変更され得る。従って、図示される複数の実施形態は、専ら一例としてのみ理解されるべきであり、処理は異なる順序で実行され得、いくつかの動作は並行して実行され得る。なお、１または複数の動作は、様々な実施形態において省略され得る。従ってあらゆる実施形態において、全ての動作が必要とされるわけではない。他の複数の処理フローが可能である。構成要素は、別の構成要素と動作またはインタラクトを実行するように構成され得る。構成要素は、ハードウェア手段またはソフトウェア手段によって、あるいは組み合わせによって構成され得る。構成要素は、回路または相互接続デバイスを介して提供される複数の物理的接続によって構成され得る。
【００９９】
様々な動作または機能が本明細書に説明される限りにおいて、動作または機能は、ソフトウェア、コード、命令、構成、および／またはデータとして説明され、または定義され得る。コンテンツは、直接に実行可能なもの（「オブジェクト」または「実行可能な」形式）、ソースコード、または差分コード（「デルタ」または「パッチ」コード）であり得る。本明細書に説明される複数の実施形態におけるソフトウェアコンテンツは、コンテンツが格納された製造物品によって、または通信インターフェースを介してデータを送信するように通信インターフェースを動作させる方法によって提供され得る。機械可読記憶媒体は、説明された機能または動作を機械に実行させ得、機械（例えば、コンピューティングデバイス、電子システムなど）によってアクセス可能な形式で情報を格納する任意の機構、例えば、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）などを含む。通信インターフェースは、別のデバイスと通信するために、ハードワイヤード、無線、光などの媒体のいずれかとインターフェース接続する任意の機構、例えば、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどを含む。通信インターフェースは、設定パラメータを提供することで、および／または通信インターフェースを準備する信号を送信することで、ソフトウェアコンテンツを記述するデータ信号を提供するよう構成され得る。通信インターフェースは、通信インターフェースに送信される１または複数のコマンドまたは信号を介してアクセスされ得る。
【０１００】
本明細書に説明される様々な構成要素は、説明される動作または機能を実行するための手段であり得る。本明細書に説明される各構成要素は、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。これらの構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装され得る。
【０１０１】
本明細書に説明されることに加え、開示された本発明の複数の実施形態および実装に対して、これらの範囲を逸脱することなく様々な変形がなされ得る。従って、本明細書の複数の説明図および例は、限定的な意味ではなく例示として解釈されるべきである。本発明の範囲は、以下に続く特許請求の範囲を参照することによってのみ判断されるべきである。
［項目１］
３次元のメモリデバイスであって、
ワード線の複数の階層に積層された複数のメモリ素子であって、それぞれがビット線アドレス、ワード線アドレスおよびサブブロックアドレスを用いてアドレス可能であり、２次元アドレスは、ワード線アドレスおよびビット線アドレスを含み、サブブロックセレクタを用いた３次元は上記メモリデバイスのメモリ素子の階層の複数の部分のうちの１つを指示する、複数のメモリ素子と、
上記複数のメモリ素子に結合される選択ロジックであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のコマンドの受信に応答して第１のワード線および第１のサブブロックを充電し、上記第１のワード線アドレスおよび第２のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第２の部分を特定する第２のコマンドに応答して上記第１のワード線を放電および再充電しないで上記第１のワード線に対する充電を維持する、選択ロジックと、
上記第１のコマンドおよび上記第２のコマンドを実行するべく上記第１の部分および上記第２の部分にアクセスする制御ロジックと
を備える３次元メモリデバイス。
［項目２］
上記メモリデバイスは、３次元ＮＡＮＤメモリデバイスを備える、項目１に記載のメモリデバイス。
［項目３］
上記第１の部分および上記第２の部分はそれぞれ、メモリデータの第１および第２のページを備える、項目１または２に記載のメモリデバイス。
［項目４］
上記第１の部分および上記第２の部分は、アクセスすべきメモリ範囲の部分を備える、項目１から３のいずれか一項に記載のメモリデバイス。
［項目５］
上記サブブロックセレクタは、１６個のサブブロックのうちの１つを選択する、項目１から４のいずれか一項に記載のメモリデバイス。
［項目６］
上記第１のコマンドおよび上記第２のコマンドは、複数の読み出しコマンド、または複数のプログラムコマンド、または複数の検証コマンドを備える、項目１から５のいずれか一項に記載のメモリデバイス。
［項目７］
上記選択ロジックは、上記第１のワード線への選択電圧を維持し、上記第１のワード線、または、複数の非選択ワード線のいずれかをリセットしないで、全ての上記複数の非選択ワード線への非選択ワード線電圧を維持する、項目１から６のいずれか一項に記載のメモリデバイス。
［項目８］
連続アクセス動作のために、上記選択ロジックは、複数のサブブロックの数に等しいアクセスコマンドの数に応答して上記第１のワード線を放電および再充電しないで、上記第１のワード線に対する充電を維持し、上記第１のワード線で最後のサブブロックにアクセスした後、上記第１のワード線を放電し、後続の連続アクセスコマンドに応答して上記第１のサブブロックで第２のワード線を充電する、項目１から７のいずれか一項に記載のメモリデバイス。
［項目９］
連続アクセス動作のために、上記選択ロジックは、一連のアクセスコマンドに応答して上記第１のワード線を放電および再充電しないで、上記第１のワード線に対する充電を維持し、上記第１のワード線で最後のサブブロックにアクセスした後、上記第１のワード線を放電し、後続の連続アクセスコマンドに応答して上記第１のサブブロックで第２のワード線を充電する、項目１から８のいずれか一項に記載のメモリデバイス。
［項目１０］
上記第１のコマンドと上記第２のコマンドとはそれぞれ、第１の読み出しコマンドと、第２の読み出しコマンドとを備え、さらに、
上記第１の読み出しコマンドに応答して上記第１の部分で第１のビットを読み出し、上記第２の読み出しコマンドに応答して上記第２の部分で第２のビットを読み出すセンシング回路と、
上記第１のビットおよび上記第２のビットを表わす上記メモリコントローラにデータを送信する出力回路と
を備える、項目１から９のいずれか一項に記載のメモリデバイス。
［項目１１］
３次元のメモリデバイスのデータにアクセスするためのメモリコントローラであって、上記メモリコントローラは、
上記メモリデバイスに結合する複数のハードウェアコネクタあって、上記メモリデバイスとデータを交換するデータ線と、上記メモリデバイスにコマンドおよびアドレスを送信するコマンド／アドレス信号線を含み、上記メモリデバイスは、複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、上記メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とを用いてアドレス可能である、複数のハードウェアコネクタと、
アクセスコマンドを生成するコマンド生成ロジックであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定する第１のアクセスコマンドを含む、コマンド生成ロジックと、
Ｉ／Ｏ（入力／出力）回路であって、上記メモリデバイスに、上記第１のアクセスコマンドに応答して第１のワード線および第１のサブブロックを充電させ、複数のアクセス動作のために上記第１のワード線にアクセスするための上記第１のワード線を放電および再充電しないで、上記第１のワード線に対する充電を維持させるべく、上記コマンド／アドレス信号線を介して上記第１のアクセスコマンドを上記メモリデバイスに送信し、上記メモリデバイスからデータを受信する、Ｉ／Ｏ（入力／出力）回路と
を備えるメモリコントローラ。
［項目１２］
上記第１の部分は、メモリデータの第１のページを備える、項目１１に記載のメモリコントローラ。
［項目１３］
上記コマンド生成ロジックは、メモリデータの上記第１の部分のために上記第１のアクセスコマンドを生成し、アドレスの範囲を特定し、上記メモリデバイスは、特定された上記アドレスの範囲内の上記第１のワード線の全てのデータ部分のために上記第１のワード線に対する充電を維持する、項目１１に記載のメモリコントローラ。
［項目１４］
上記コマンド生成ロジックは、読み出しコマンドまたはプログラムコマンドを生成する、項目１１に記載のメモリコントローラ。
［項目１５］
上記コマンド生成ロジックは、上記メモリデバイスに１つのコマンドに応答して一連の複数のアクセス動作を実行させる上記１つのコマンドを生成し、上記メモリデバイスは、全てのアクセス動作のためにアクセスする全てのデータ部分に対する上記第１のワード線への充電を維持する、項目１１に記載のメモリコントローラ。
［項目１６］
上記コマンドは、第１および第２のワード線の複数のサブブロックを特定し、上記コマンドは、上記メモリデバイスに、上記第１のワード線のサブブロックに対する全てのアクセスのために、上記第１のワード線を放電および再充電しないで、上記第１のワード線に対する充電を維持させ、上記第１のワード線で最後のサブブロックにアクセスした後、上記第１のワード線を放電させ、第２のワード線のサブブロックに対する全てのアクセスのために、上記第２のワード線を充電し、上記第２のワード線に対する充電を維持させる、項目１１に記載のメモリコントローラ。
［項目１７］
３次元メモリデバイスからのデータを読み出すシステムであって、上記システムは、
データを格納する３次元積層型のメモリデバイスであって、上記メモリデバイスは複数のメモリ素子を含み、それぞれがワード線アドレスおよびビット線アドレスを含む２次元アドレスと、上記ワード線アドレスで複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とを用いてアドレス可能である、メモリデバイスと、
上記メモリデバイスに結合し、アクセスコマンドを生成するコマンド生成ロジックを含むメモリコントローラであって、第１のワード線アドレスおよび第１のサブブロックセレクタに対してアクセスするべく複数のメモリ素子の第１の部分を特定するアクセスコマンドを含む、メモリコントローラと、
上記アクセスコマンドの受信に応答して、上記第１のワード線および上記第１のサブブロックを充電し、上記アクセスコマンドをサービスする上記第１のワード線の上記第１のサブブロックおよび他のサブブロックに対する複数のアクセス動作を実行するべく、上記第１のワード線を放電および再充電しないで、上記第１のワード線に対する充電を維持する上記メモリデバイスのデコードロジックと、
上記メモリデバイスからアクセスされたデータに基づき表示を生成するべく結合されるタッチスクリーンディスプレイと
を備えるシステム。
［項目１８］
３次元のメモリデバイスにアクセスするための方法であって、
メモリコントローラから１または複数のアクセスコマンドを受信する段階であって、上記メモリコントローラで、上記メモリデバイスのあらゆるメモリ素子は、ワード線アドレスおよびビット線アドレスを含む２次元アドレスと、上記メモリデバイスの複数のメモリ素子の階層の複数の部分のうちの１つを指示するサブブロックセレクタを用いた３次元とで３次元にアドレス可能であり、上記１または複数のアクセスコマンドは、第１のワード線アドレスおよび第１のサブブロックセレクタに対して読み出すべき複数のメモリ素子の第１の部分を特定する、段階と、
上記１または複数のアクセスコマンドに応答して、上記第１のサブブロックおよび第２のサブブロックで上記第１のワード線にアクセスするべく複数のアクセス動作を生成する段階と、
上記複数のアクセス動作を実行するべく応答して上記第１のワード線を充電する段階と、
上記第１のサブブロックで上記第１のワード線にアクセスする段階と、
上記第１のワード線を放電しないで、充電された上記第１のワード線を維持する段階と、
上記第２のサブブロックで上記第１のワード線にアクセスする段階と
を備える方法。
［項目１９］
上記複数のアクセス動作を生成する段階は、複数の部分を含むデータセクションにアクセスする要求に応答して上記複数のアクセス動作を生成する段階を含み、各アクセス動作は、単一の部分にアクセスする、項目１８に記載の方法。
［項目２０］
上記複数のアクセス動作を生成する段階は、１または複数の読み出し動作、プログラム動作または検証動作、あるいはその組み合わせを生成する段階を備える、項目１８に記載の方法。
［項目２１］
項目１８から２０のいずれか一項による３次元のメモリデバイスにアクセスするための手段を備える３次元メモリデバイスにアクセスするための装置。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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