(57)【特許請求の範囲】
【請求項１】
供給された電流の大きさによって異なる抵抗値または磁化方向に変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に並列に接続した選択トランジスタをさらに備え、前記選択トランジスタは、オンである場合とオフである場合とで、当該メモリセルに所定の大きさの電流が供給されたときに前記不揮発性記憶素子を異なる抵抗値または磁化方向に変化させ、
前記行方向に配列された前記メモリセルが直列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線を備えることを特徴とする不揮発性メモリ。
【請求項２】
所定の大きさの電流を供給されることにより抵抗値または磁化方向が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に直列に接続した副選択トランジスタと、前記不揮発性記憶素子と前記副選択トランジスタに並列に接続した選択トランジスタと、をさらに備え、
前記行方向に配列された前記メモリセルが直列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートおよび前記副選択トランジスタのゲートにそれぞれ入力するワード線および副ワード線を備えることを特徴とする不揮発性メモリ。
【請求項３】
第１の端子と第２の端子とを介して所定の大きさの電流を供給されることにより前記端子の少なくとも一方と第３の端子との間の抵抗値が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に並列に接続した選択トランジスタと、前記不揮発性記憶素子の前記第３の端子に接続したダイオードと、をさらに備え、
前記行方向に配列された前記メモリセルが直列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線と、前記列方向に配列された前記メモリセルのそれぞれにおける前記ダイオードに接続した読出用ビット線と、を備えることを特徴とする不揮発性メモリ。
【請求項４】
第１の端子と第２の端子とを介して所定の大きさの電流を供給されることにより前記端子の少なくとも一方と第３の端子との間の抵抗値が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に並列に接続した選択トランジスタと、前記不揮発性記憶素子の前記第３の端子に接続した読出用選択トランジスタと、をさらに備え、
前記行方向に配列された前記メモリセルが直列に接続されると共に、前記メモリセルのそれぞれにおける前記読出用選択トランジスタが共通のソース電位に接続し、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線を備えることを特徴とする不揮発性メモリ。
【請求項５】
第１の端子と第２の端子とを介して所定の大きさの電流を供給されることにより前記端子の少なくとも一方と第３の端子との間の抵抗値が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に並列に接続した選択トランジスタと、前記不揮発性記憶素子の前記第３の端子に接続した読出用選択トランジスタと、をさらに備え、
前記行方向に配列された前記メモリセルが直列に接続され、前記メモリセルのそれぞれにおける前記読出用選択トランジスタに接続した読出用ソース線を備え、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線をさらに備えることを特徴とする不揮発性メモリ。
【請求項６】
前記メモリセルは、前記不揮発性記憶素子に直列に接続した副選択トランジスタをさらに備え、前記不揮発性記憶素子と前記副選択トランジスタが前記選択トランジスタに並列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記副選択トランジスタのゲートに入力する副ワード線をさらに備えることを特徴とする請求項３ないし請求項５のいずれか一項に記載の不揮発性メモリ。
【請求項７】
第１の端子と第２の端子とを介して所定の大きさの電流を供給されることにより前記端子の少なくとも一方と第３の端子との間の抵抗値が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に直列に接続した副選択トランジスタと、前記不揮発性記憶素子と前記副選択トランジスタに並列に接続した選択トランジスタと、をさらに備え、前記不揮発性記憶素子が前記第３の端子で前記選択トランジスタおよび前記副選択トランジスタのそれぞれに並列に接続され、
前記行方向に配列された前記メモリセルが直列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートおよび前記副選択トランジスタのゲートにそれぞれ入力するワード線および副ワード線を備えることを特徴とする不揮発性メモリ。
【請求項８】
第１の端子と第２の端子とを介して所定の大きさの電流を供給されることにより前記端子の少なくとも一方と第３の端子との間の抵抗値が変化する不揮発性記憶素子を備えたメモリセルを、行と列との２次元配列してなる不揮発性メモリであって、
前記メモリセルは、前記不揮発性記憶素子に並列に接続した選択トランジスタと、前記選択トランジスタおよび前記不揮発性記憶素子に直列に接続した副選択トランジスタと、をさらに備え、前記不揮発性記憶素子が前記第３の端子で前記副選択トランジスタに並列に接続され、
前記行方向に配列された前記メモリセルが直列に接続され、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートおよび前記副選択トランジスタのゲートにそれぞれ入力するワード線および副ワード線を備えることを特徴とする不揮発性メモリ。
【請求項９】
前記不揮発性記憶素子が、スピン注入磁化反転素子または磁壁移動素子を含む請求項２ないし請求項８のいずれか一項に記載の不揮発性メモリ。
【請求項１０】
前記不揮発性記憶素子が、供給された電流の大きさによって異なる抵抗値または磁化方向に変化する請求項２ないし請求項８のいずれか一項に記載の不揮発性メモリ。
【請求項１１】
前記不揮発性記憶素子が磁気光学材料を備え、
空間光変調器として使用される請求項１ないし請求項１０のいずれか一項に記載の不揮発性メモリ。
【請求項１２】
選択トランジスタと所定の大きさの電流を供給されることにより抵抗値または磁化方向が変化する不揮発性記憶素子とを備えるメモリセルを、行と列との２次元配列してなり、前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線を備える不揮発性メモリ、
前記選択トランジスタに印加するゲート電圧を出力するゲート電圧生成装置、および、
前記ゲート電圧生成装置と前記ワード線とを電気的に接続自在とするスイッチング素子を備える記憶装置であって、
前記メモリセルは、前記不揮発性記憶素子と前記選択トランジスタとが並列に接続され、
前記不揮発性メモリは、前記行方向に配列された前記メモリセルが直列に接続され、
前記ゲート電圧生成装置は、前記不揮発性メモリの行毎に設けられた可変抵抗器を直列に接続してなる分圧器と、前記分圧器の一端に接続した電源とを備え、
各行において、前記ワード線が、当該行に設けられた前記可変抵抗器の一端に前記スイッチング素子を介して接続し、前記可変抵抗器は、前記スイッチング素子への信号と共通する信号を入力されることにより抵抗値が段階的に変化することを特徴とする記憶装置。
【請求項１３】
請求項１ないし請求項１１のいずれか一項に記載の不揮発性メモリ、前記不揮発性メモリの選択トランジスタに印加するゲート電圧を出力するゲート電圧生成装置、および前記ゲート電圧生成装置と前記不揮発性メモリのワード線とを電気的に接続自在とするスイッチング素子を備える記憶装置であって、
前記ゲート電圧生成装置は、前記不揮発性メモリの行毎に設けられた可変抵抗器を直列に接続してなる分圧器と、前記分圧器の一端に接続した電源とを備え、
各行において、前記ワード線が、当該行に設けられた前記可変抵抗器の一端に前記スイッチング素子を介して接続し、前記可変抵抗器は、前記スイッチング素子への信号と共通する信号を入力されることにより抵抗値が段階的に変化することを特徴とする記憶装置。
【請求項１４】
前記不揮発性メモリが副ワード線を備え、
前記ゲート電圧生成装置と前記不揮発性メモリの副ワード線とを電気的に接続自在とするスイッチング素子をさらに備えることを特徴とする請求項１３に記載の記憶装置。
【請求項１５】
前記可変抵抗器は、前記ワード線に接続するスイッチング素子および前記副ワード線に接続するスイッチング素子への各信号と共通する信号を入力されることにより、抵抗値が３段階に変化することを特徴とする請求項１４に記載の記憶装置。
【請求項１６】
不揮発性記憶素子と前記不揮発性記憶素子に並列に接続した選択トランジスタとを備えるメモリセルを行と列との２次元配列してなり、前記行方向に配列されたメモリセルが直列に接続された不揮発性メモリの、書込みまたは読出しをする不揮発性メモリの駆動方法であって、
選択した行の前記メモリセルの群に電流を直列に供給する行選択操作と、
前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに接続するワード線を経由して、非選択の列のメモリセルにおける前記選択トランジスタに、前記列毎に設定された高さのゲート電圧を印加する列選択操作と、を行うことを特徴とする不揮発性メモリの駆動方法。
【請求項１７】
前記メモリセルが、前記不揮発性記憶素子に直列に接続する副選択トランジスタをさらに備え、前記不揮発性記憶素子と前記副選択トランジスタが前記選択トランジスタに並列に接続され、
前記列選択操作において、前記列方向に配列された前記メモリセルのそれぞれにおける前記副選択トランジスタのゲートに接続する副ワード線を経由して、選択した列のメモリセルにおける前記副選択トランジスタに、前記列毎に設定された高さのゲート電圧を印加することを特徴とする請求項１６に記載の不揮発性メモリの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリおよびその駆動方法、ならびに前記不揮発性メモリを備える記憶装置に関する。
【背景技術】
【０００２】
不揮発性、高速アクセス性、高集積性のすべてを満足するランダムアクセスメモリ（ＲＡＭ）として、メモリセルにおける磁気抵抗効果素子の抵抗の高低を２値のデータとする磁気抵抗ランダムアクセスメモリ（Magnetoresistive Random Access Memory：ＭＲＡＭ）が開発されている。特に近年は、配線（導線）からの磁界印加により書き込む方式の初期のＭＲＡＭに代えて、磁気抵抗効果素子に電流を直接に供給することで抵抗値を変化させるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭ（以下、単にＭＲＡＭという）が開発されている（例えば特許文献１，２、非特許文献１〜３）。また、同様に電気的に素子の抵抗を変化させる不揮発性メモリとして、素子に金属酸化物を適用した抵抗変化型メモリ（Resistive Random Access Memory：ＲｅＲＡＭ）が開発されている。
【０００３】
不揮発性メモリの一例として、１Ｔ１Ｒ型のメモリセルを備える選択トランジスタ型のＭＲＡＭを図４３に示す。図４３（ａ）に示すように、磁気メモリ１１０はＭＲＡＭであり、メモリセル１０６がスピン注入磁化反転素子等の磁気抵抗効果素子１（図３参照）を備える。そして、磁気メモリ１１０において、磁気抵抗効果素子１は、磁気メモリ１１０において縦横に交差するビット線ＢＬとソース線ＳＬを経由して双方向に所定の電流密度の電流を書込／読出電流回路１０９に内蔵した電流源から供給されると、抵抗値が高低の２値に変化する。この磁気抵抗効果素子１の抵抗値が２値のいずれかになることで、メモリセル１０６に‘１’または‘０’のデータを書込みされたことになる。そして、磁気抵抗効果素子１の抵抗値が変化しない程度の大きさの定電流を電流源から供給しながら、ビット線ＢＬの出力を電圧比較器９３で参照電位と比較することで、磁気抵抗効果素子１の抵抗の高低を判定して、‘１’または‘０’のデータを読出しされる。また、特に読出しにおいて定電流が非選択のメモリセル１０６の磁気抵抗効果素子１へ漏れないように、メモリセル１０６が、磁気抵抗効果素子１にトランジスタ４１を直列に接続してこのトランジスタ４１を経由してソース線ＳＬに接続される。また、メモリセル１０６がトランジスタ４１を備えることで、図４３（ｂ）に示すように、ビット線ＢＬとソース線ＳＬを平行に設けた磁気メモリ１１０Ａとすることもできる。
【０００４】
このようなメモリセル１０６は、例えば図４４に示すように、基板１４０の表層にＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）でトランジスタ４１（ソース４ｓ、ドレイン４ｄ1、ゲート４ｇ1）を形成し、そのドレイン４ｄ1に磁気抵抗効果素子１の一対の電極の一方の下部電極１５２を接続し、他方の上部電極１５１をビット線ＢＬにすることで構成される。基板１４０はｐ型Ｓｉ基板（ｐ−ｓｕｂ）が適用され、その表面の薄い酸化膜を挟んで成膜されたｐｏｌｙ−Ｓｉ膜でゲート４ｇ1が形成され、表層にｎ型不純物イオンを注入して形成されたｎ+拡散層でソース４ｓおよびドレイン４ｄ1が形成される。図４４に示すメモリセル１０６は、同じソース線ＳＬ（配線１５３）に接続される２つの隣り合うメモリセル１０６，１０６毎にトランジスタ４１のソース４ｓを共有して、セルサイズをＸ方向に縮小している。また、図４４においては、上部電極１５１（ビット線ＢＬ）をＹ方向（Ｘ方向と直交する方向）に延設した図４３（ａ）に示す磁気メモリ１１０にしているが、上部電極１５１を配線１５３と平行に延設して、図４３（ｂ）に示す磁気メモリ１１０Ａにすることもできる。なお、図４４においては、トランジスタ４１のゲート４ｇ1に接続するワード線ＷＬが省略され、空白部分には絶縁層が設けられている。
【０００５】
また、磁気メモリ１１０，１１０Ａは、磁気抵抗効果素子１に磁気光学材料を適用することで、メモリセル１０６を画素とする磁気光学式の空間光変調器に適用することができる（例えば特許文献３，４）。この場合、上部電極１５１（ビット線ＢＬ）は導電性酸化物のような透明電極材料で形成される。あるいは、特許文献５のように、光変調部である磁化自由層に電極を接続しない並設デュアルピン構造のスピン注入磁化反転素子（図８参照）を適用することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１５０４８２号公報
【特許文献２】特開２０１１−１１９５３７号公報
【特許文献３】特開２００８−８３６８６号公報
【特許文献４】特開２０１１−２５２２号公報
【特許文献５】特許第５８３６８５８号公報
【非特許文献】
【０００７】
【非特許文献１】Y. Huai, M. Pakala, Z. Diao, Y. Ding, “Spin-transfer switching current distribution and reduction in magnetic tunneling junction-based structures”, IEEE Transactions on magnetics, Vol.41, No.10, p.2621, Oct. 2005
【非特許文献２】E.B.Mayer, D.C.Ralph, J.A.Katine, R.N.Louie, R.A.Buhrman, “Current-induced switching of domains in magnetic multilayer devices”, Science, 1999, Vol.285, pp.867-870
【非特許文献３】石綿延行，外６名，「電流誘起磁壁移動現象の高速MRAMへの応用」，日本磁気学会，２０１０年，まぐね，Magnetics Japan, Vol.5, No.4, pp.178-183
【非特許文献４】M. Nakayama, T. Kai, N. Shimomura, M. Amano, E. Kitagawa, T. Nagase, M. Yoshikawa, T. Kishi, S. Ikegawa, H. Yoda, “Spin transfer switching in TbCoFe/CoFeB/MgO/CoFeB/TbCoFe magnetic tunnel junctions with perpendicular magnetic anisotropy”, Journal of Applied Physics, Vol.103, 07A710 (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
記憶装置においては短時間でより多くのデータを処理することが要求されているが、ＭＲＡＭを高集積化しても、シリアルに（ビット毎に）書込みをすると、所望のビット数のデータを書き込むためには時間を要し、かつ大量の消費電流を要する。特に、空間光変調器に適用されて動画を表示するものは、大容量のデータで構成される１つの画像を高速で表示することが要求され、さらに近年は、例えばスーパーハイビジョン（超高精細度テレビジョン、Ultra High Definition Television）のような大容量のデータを数十〜数百Ｇｂｐｓの超高速で処理することが要求されている。しかしながら、磁気メモリ１１０，１１０Ａのように、それぞれのメモリセル１０６がビット線ＢＬとソース線ＳＬを介して並列に電流源に接続されていると、複数のメモリセルに同時に書込みをするためには、同時に書込みをする（選択する）メモリセル１０６の数だけ大きな電流を供給することになる。このような大きな電流を供給するためには、ビット線ＢＬ、ソース線ＳＬを構成する各配線が太く形成される必要があり、各列に太い配線を設けることになる。
【０００９】
書込みに要する電流を低減するために、ＴＭＲ（Tunnel MagnetoResistance：トンネル磁気抵抗）素子等のスピン注入磁化反転素子における材料の選択等により反転電流密度を低くしたり（例えば非特許文献４）、スピン注入磁化反転よりも低い電流密度で駆動する磁壁移動方式のＭＲＡＭ（例えば特許文献２、非特許文献３）が開発されている。しかし、素子毎の駆動電流の低減だけで、増大するデータの処理に伴う大容量化に対応することには限界がある。
【００１０】
本発明は前記問題点に鑑み創案されたもので、電流を大きくすることなく、複数のメモリセルに同時に書込みをすることのできる不揮発性メモリ、およびその駆動方法、ならびに前記不揮発性メモリを備える記憶装置を提供することが課題である。
【課題を解決するための手段】
【００１１】
すなわち、本発明に係る不揮発性メモリは、２つの端子を介して所定の大きさの電流を供給されることにより抵抗値または磁化方向が変化する不揮発性記憶素子を備えたメモリセルを行と列とに２次元配列してなり、前記メモリセルが前記不揮発性記憶素子に並列に接続した選択トランジスタをさらに備え、前記行方向に配列された前記メモリセルが直列に接続され、前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに入力するワード線を備えることを特徴とする。
【００１２】
かかる構成により、不揮発性メモリは、複数のメモリセルが直列に電流源に接続されるので、これらのメモリセルにおいて選択した数にかかわらず、一定の大きさの電流で書込みをすることができる。
【００１３】
本発明に係る記憶装置は、前記不揮発性メモリ、前記不揮発性メモリの選択トランジスタに印加するゲート電圧を出力するゲート電圧生成装置、および前記ゲート電圧生成装置と前記不揮発性メモリのワード線とを電気的に接続自在とするスイッチング素子を備え、前記ゲート電圧生成装置が、前記不揮発性メモリの行毎に設けられた可変抵抗器を直列に接続してなる分圧器と、前記分圧器の一端に接続した電源とを備える。そして、この記憶装置は、各行において、前記ワード線が、当該行に設けられた前記可変抵抗器の一端に前記スイッチング素子を介して接続し、前記可変抵抗器は、前記スイッチング素子への信号と共通する信号を入力されることにより抵抗値が段階的に変化することを特徴とする。
【００１４】
かかる構成により、記憶装置は、簡易な構造のゲート電圧生成装置を備えて、不揮発性メモリの同じ構造の選択トランジスタを備えた複数のメモリセルに電流を直列に供給しても、それぞれの選択トランジスタを駆動することができる。
【００１５】
本発明に係る不揮発性メモリの駆動方法は、不揮発性記憶素子と前記不揮発性記憶素子に並列に接続した選択トランジスタとを備えるメモリセルを行と列との２次元配列してなり、前記行方向に配列されたメモリセルが直列に接続された不揮発性メモリの書込みまたは読出しをする方法である。この不揮発性メモリの駆動方法は、選択した行の前記メモリセルの群に電流を直列に供給する行選択操作と、前記列方向に配列された前記メモリセルのそれぞれにおける前記選択トランジスタのゲートに接続するワード線を経由して、非選択の列のメモリセルにおける前記選択トランジスタに前記列毎に設定された高さのゲート電圧を印加する列選択操作と、を行うことを特徴とする。
【００１６】
かかる手段により、不揮発性メモリの同じ構造の選択トランジスタを備えた複数のメモリセルに電流を直列に供給しても、それぞれの選択トランジスタを駆動することができる。
【発明の効果】
【００１７】
本発明に係る不揮発性メモリによれば、当該不揮発性メモリの１以上の所望のメモリセルに高速かつ少ない電流で書込みをすることができる。また、本発明に係る不揮発性メモリの駆動方法によれば、前記不揮発性メモリを同じ構造のメモリセルで構成することができる。また、本発明に係る記憶装置によれば、同じ構造のメモリセルで構成された前記不揮発性メモリを備えることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２】本発明の第１実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図３】本発明の第１実施形態に係る磁気メモリのメモリセルに搭載された磁気抵抗効果素子の模式図であり、（ａ）、（ｂ）は磁気抵抗効果素子および光変調素子としての動作を、（ｃ）、（ｄ）はスピン注入磁化反転動作を説明する図である。
【図４】図１に示す等価回路図の部分であり、本発明の第１実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図５】図１に示す等価回路図の部分であり、本発明の第１実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図６】メモリセル列における選択トランジスタの電位の段階的な変化を説明する図であり、（ａ）は図４（ａ）に、（ｂ）は図５（ｂ）に該当する。
【図７】本発明の第１実施形態の変形例に係る空間光変調器のメモリセルの構造を説明する模式図である。
【図８】本発明の第１実施形態の変形例に係る空間光変調器に搭載された光変調素子の模式図であり、（ａ）、（ｂ）は磁化自由層の磁化方向が上向きと下向きの状態を示す図、（ｃ）、（ｄ）はスピン注入磁化反転動作を説明する図である。
【図９】本発明の第１実施形態の変形例に係る空間光変調器に搭載された光変調素子の模式図であり、（ａ）、（ｂ）は磁性細線の磁化反転領域の磁化方向が上向きと下向きの状態を示す図、（ｃ）、（ｄ）は磁壁移動を説明する図である。
【図１０】本発明の第２実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図１１】本発明の第２実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図１２】図１０に示す等価回路図の部分であり、本発明の第２実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図１３】図１０に示す等価回路図の部分であり、本発明の第２実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図１４】シミュレーションによる本発明の第２実施形態に係る磁気メモリの読出しにおける抵抗値の最小変化率のメモリセル数依存性のグラフである。
【図１５】本発明の第３実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図１６】本発明の第３実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図１７】本発明の第３実施形態に係る磁気メモリのメモリセルに搭載された磁気抵抗効果素子の模式図である。
【図１８】図１５に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図１９】図１５に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図２０】図１５に示す等価回路図の部分であり、本発明の第３実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図２１】図１５に示す等価回路図の部分に相当し、本発明の第３実施形態に係る磁気メモリの読出しの方法の変形例を説明するためのメモリセル列の等価回路図である。
【図２２】図１５に示す等価回路図の部分に相当し、本発明の第３実施形態に係る磁気メモリの読出しの方法の変形例を説明するためのメモリセル列の等価回路図である。
【図２３】本発明の第３実施形態に係る磁気メモリのメモリセルに搭載された別の磁気抵抗効果素子の模式図である。
【図２４】本発明の第３実施形態に係る磁気メモリのメモリセルに搭載された別の磁気抵抗効果素子の模式図である。
【図２５】本発明の第３実施形態の変形例に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２６】図２５に示す等価回路図の部分であり、本発明の第３実施形態の変形例に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図２７】本発明の第４実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図２８】図２７に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図２９】図２７に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図３０】図２７に示す等価回路図の部分であり、本発明の第４実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図３１】本発明の第５実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図３２】本発明の第５実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図３３】図３１に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図３４】図３１に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図３５】図３１に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図３６】図３１に示す等価回路図の部分であり、本発明の第５実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図３７】本発明の第６実施形態に係る磁気メモリを備えた記憶装置の等価回路図である。
【図３８】本発明の第６実施形態に係る磁気メモリのメモリセルの構造を説明する模式図である。
【図３９】図３７に示す等価回路図の部分であり、本発明の第６実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図４０】図３７に示す等価回路図の部分であり、本発明の第６実施形態に係る磁気メモリへの書込みの方法を説明するためのメモリセル列の等価回路図である。
【図４１】図３７に示す等価回路図の部分であり、本発明の第６実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図４２】図３７に示す等価回路図の部分であり、本発明の第６実施形態に係る磁気メモリの読出しの方法を説明するためのメモリセル列の等価回路図である。
【図４３】（ａ）、（ｂ）は、従来の磁気メモリを備えた記憶装置の等価回路図である。
【図４４】図４３（ａ）に示す磁気メモリのメモリセルの構造を説明する模式図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る不揮発性メモリおよび記憶装置を実現するための形態について、図面を参照して説明する。
【００２０】
〔第１実施形態〕
本発明の第１実施形態に係る磁気メモリ（不揮発性メモリ）１０は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）であり、図１に示すように、記憶装置９０のサブブロックメモリとして２つ搭載されている。磁気メモリ１０は、メモリセル６を２次元（図１における縦横）配列して備える。２つの磁気メモリ１０，１０は同一の構造であり、図１においては省略して、それぞれ一部のメモリセル６を示す。
【００２１】
記憶装置９０は、磁気メモリ１０，１０を備え、さらに以下の磁気メモリ１０の駆動回路を備える。すなわち記憶装置９０は、磁気メモリ１０，１０の行毎に設けられたワード線選択トランジスタ７１，７２と、磁気メモリ１０，１０のメモリセル６の第１選択トランジスタ４１および第２選択トランジスタ４２に印加するゲート電圧を出力するゲート電圧生成回路（ゲート電圧生成装置）８０，８０と、磁気メモリ１０，１０全体の列毎に設けられたビット線選択トランジスタ７３，７４および電圧比較器９３と、列アドレスデータを受けて磁気メモリ１０の１列以上を選択する列デコーダ９２と、行アドレスデータを受けて磁気メモリ１０の１行以上を選択する行デコーダ９１と、列デコーダ９２が選択したメモリセル６の列に電流を供給する書込／読出電流回路９と、を備える。
【００２２】
記憶装置９０は、磁気メモリ１０の構造、各行のワード線の本数、およびゲート電圧生成回路８０を除いて、図４３（ｂ）に示す従来の磁気メモリ１１０Ａを備えた記憶装置１９０Ａと同様の構成であり、磁気メモリ１０およびゲート電圧生成回路８０以外の各部品は公知のものを適用することができる。具体的には、書込／読出電流回路９は、定電流源９４，９５（図４、図５参照）を内蔵し、磁気メモリ１０の選択された列のメモリセル６に、図示しない制御回路からの命令により、これらの定電流源９４，９５から読出しや書込みのための定電流を指定された向きで供給する。電圧比較器９３は、センスアンプやコンパレータ、参照電位発生回路等を内蔵し、磁気メモリ１０の各列のビット線ＢＬＴに接続され、読出し時に、ビット線ＢＬＴの出力を参照電位（閾値）Ｖrefと比較して、結果を制御回路へ出力する。
【００２３】
行デコーダ９１は、書込みおよび読出しにおいて、選択した行のワード線ＷＬＴに接続する第１ワード線選択トランジスタ７１、および非選択の行のワード線ＷＬＢに接続する第２ワード線選択トランジスタ７２を、共にＯＮ状態（ドレイン−ソース間に電流が流れる状態）にする。これにより、選択されたメモリセル６の第１選択トランジスタ４１、非選択のメモリセル６の第２選択トランジスタ４２が、それぞれワード線ＷＬＴ，ＷＬＢを経由してゲート電圧Ｖｇを印加されることによりＯＮ状態になる。ゲート電圧生成回路８０は、分圧回路を内蔵して、行毎に段階的に変位させた電圧をゲート電圧Ｖｇ1，Ｖｇ2，…，ＶｇNとして出力する（図４、図５参照）。ゲート電圧生成回路８０の構成の詳細は、後記の磁気メモリの書込方法にて説明する。列デコーダ９２は、選択した列のビット線選択トランジスタ７３，７４を共にＯＮ状態にして、磁気メモリ１０のビット線ＢＬＴ，ＢＬＢを書込／読出電流回路９の定電流源９４または定電流源９５に接続させる。なお、図１等の等価回路図において、トランジスタ７１，７２，７３，７４は、磁気メモリ１０の第１選択トランジスタ４１および第２選択トランジスタ４２（適宜、選択トランジスタ４１，４２）と同じ図記号で表記されるが、ＭＯＳＦＥＴに限られず、後記書込方法および読出方法にて説明する動作の可能なスイッチング素子であればよい。以下、本実施形態に係る磁気メモリについて詳細に説明する。
【００２４】
図１に示すように、磁気メモリ１０のメモリセル６は、一重の環状の回路を形成して、１個の磁気抵抗効果素子（不揮発性記憶素子）１、ならびに第１選択トランジスタ（副選択トランジスタ）４１および第２選択トランジスタ（選択トランジスタ）４２の２個のトランジスタをこの回路上に備える。そして、メモリセル６は、第１選択トランジスタ４１と第２選択トランジスタ４２の間と、第２選択トランジスタ４２と磁気抵抗効果素子１の間の２箇所に、それぞれ入出力端子を有して、列方向（図１においては横方向）に隣り合うメモリセル６，６同士で接続する。言い換えると、メモリセル６は、磁気抵抗効果素子１とこれに直列に接続した第１選択トランジスタ４１が、第２選択トランジスタ４２に並列に接続してなる。なお、この直列に接続して列方向に配列されたメモリセル６の一群を適宜「メモリセル列」６０と称する。メモリセル列６０の両端には、ビット線ＢＬＴ，ＢＬＢが接続される。そして、磁気メモリ１０は、メモリセル６の直列方向に直交する方向（図１における縦方向、以下、行方向）に配列するメモリセル６，６，…，６の選択トランジスタ４１，４２の各ゲート４ｇ1，４ｇ2（図２参照）に入力するワード線ＷＬＴ，ＷＬＢを備える。
【００２５】
磁気メモリ１０は、メモリセル６の数を特に限定されず、特に、後記の磁気メモリの書込方法にて説明するように、１つのメモリセル列６０に配列されたメモリセル６には、理論上は電流を大きくすることなく、同時に‘１’、‘０’の一方のデータを書込みすることができる。一方で、図１に示すように、メモリセル列６０においては、各メモリセル６の磁気抵抗効果素子１と第１選択トランジスタ４１、または第２選択トランジスタ４２のいずれか一方を経由して直列に接続されている。通常、磁気抵抗効果素子１の２値の抵抗値ＲP，ＲAPや選択トランジスタ４１，４２のＯＮ抵抗ＲONは、金属電極材料で形成される通常の配線よりも抵抗が高い。したがって、メモリセル列６０は、メモリセル６の数が多くなると、これらの抵抗値が加算されて全体の抵抗値（ビット線ＢＬＴ−ＢＬＢ間抵抗値）が高くなるため、書込みにおける負荷が増大し、また、読出しの精度が低下する。メモリセル６の数が多くなるとさらに、書込みにおいて選択トランジスタ４１，４２に印加するゲート電圧の調整が困難になる。したがって、磁気メモリ１０は、メモリセル列６０にすなわち列方向に配列されるメモリセル６の数を、磁気抵抗効果素子１の抵抗値ＲP，ＲAP、および磁気抵抗効果素子１の磁化反転電流密度に基づく書込み用の電流Ｉw、ならびに選択トランジスタ４１，４２のＯＮ抵抗ＲON等に応じて設計することが好ましい。そして、記憶装置９０は、記憶容量に応じて磁気メモリ１０を１つまたは複数搭載すればよく、図１では、２つの磁気メモリ１０，１０に並列に書込／読出電流回路９が接続する回路を有する。
【００２６】
本実施形態に係る磁気メモリ１０は、一例として、表層に選択トランジスタ４１，４２を形成された基板４０上に、磁気抵抗効果素子１、ならびにこれらの素子同士および隣り合うメモリセル６を互いに接続する配線５１，５２を形成してなる。詳しくは図２に示すように、選択トランジスタ４１，４２のソース４ｓ、ドレイン４ｄ1，４ｄ2、ゲート４ｇ1，４ｇ2が基板４０の表層に形成されている。そして、第１選択トランジスタ４１のドレイン４ｄ1は、配線５１（接続部５１ｃ、中継層５１ａ、層間部５１ｄ、抵抗接続層５１ｂ）で、磁気抵抗効果素子１の上面に接続される。一方、第２選択トランジスタ４２のドレイン４ｄ2は、配線５２（接続部５２ｃ1、抵抗接続層５２ａ、接続部５２ｃ2）で、磁気抵抗効果素子１の下面と、隣（図１、図２において右側）のメモリセル６の選択トランジスタ４１，４２の共有のソース４ｓに接続される。なお、図２では、左から順に、メモリセル列６０におけるビット線ＢＬＴから１、２行目のメモリセル６，６を、簡略化した外観図で示し、特に配線５１，５２の形状を単純化して表す。さらに、メモリセル６は、行方向（図２のＹ方向）に延伸した配線（図１のワード線ＷＬＴ，ＷＬＢ）が選択トランジスタ４１，４２のゲート４ｇ1，４ｇ2に接続しているが、図２では省略する。また、図２の空白部分には絶縁層が設けられている。
【００２７】
（磁気抵抗効果素子）
磁気抵抗効果素子１は、メモリセル６における記憶素子であり、２値のデータ‘１’、‘０’を抵抗値の高低として記憶し、所定の大きさの電流を供給されることで抵抗値が変化する。本実施形態においては、磁気抵抗効果素子１は、ＣＰＰ−ＧＭＲ（Current Perpendicular to the Plane Giant MagnetoResistance：垂直通電型巨大磁気抵抗）素子やＴＭＲ（Tunnel MagnetoResistance：トンネル磁気抵抗）素子等のスピン注入磁化反転素子であり、例えば図３（ａ）、（ｂ）に示すように、磁化固定層１１、磁化自由層３の２つの磁性膜で中間層２を挟んだ積層構造を有し、上下に一対の端子ｐ１，ｐ２を有する。なお、図３に示す磁気抵抗効果素子１においては、磁化自由層３を上に積層して備えるが、磁化固定層１１を上に備えてもよい。さらに磁気抵抗効果素子１は、最下層に配線５２への密着性を得るための下地膜を、最上層に製造工程で磁性膜を保護するための保護膜を、それぞれＲｕ等の非磁性の金属膜で備えてもよい（図示省略）。磁気抵抗効果素子１を構成するこれらの各層は、例えばスパッタリング法や分子線エピタキシー（ＭＢＥ）法等の公知の方法で連続的に成膜されて積層される。
【００２８】
ここで、磁気抵抗効果素子１には、ＴＭＲ素子、ＣＰＰ−ＧＭＲ素子のいずれのスピン注入磁化反転素子も適用することができる。ＴＭＲ素子は、中間層（障壁層）として絶縁膜を備えるため、抵抗値がＣＰＰ−ＧＭＲ素子の１０〜数百倍程度と高い。本実施形態に係る磁気メモリ１０においては、各メモリセル６の磁気抵抗効果素子１が第１選択トランジスタ４１と交互に直列に接続されて電流を供給されるため、メモリセル列６０として多数のメモリセル６を配列して同時に書込みをするためには、抵抗が低いＣＰＰ−ＧＭＲ素子を磁気抵抗効果素子１に適用することが好ましい。一方で、ＴＭＲ素子は高抵抗かつ磁気抵抗比（ＭＲ比）が高いので抵抗値の変化量が大きい。したがって、磁気メモリ１０は、ＴＭＲ素子が適用されると、読出しの精度が高くなり、微細化され易く、読出し用の電流Ｉrを小さくすることができる。詳しくは後記の磁気メモリの書込／読出方法にて説明するように、磁気メモリ１０について、記憶容量密度（メモリセル６の面積）や磁気メモリ１０全体の書込所要時間、書込／読出の消費電流等、要求される特性に応じて磁気抵抗効果素子１の態様が選択される。
【００２９】
磁気抵抗効果素子１は、平面視において、一般的なスピン注入磁化反転素子と同様に、３００ｎｍ×４００ｎｍ相当の面積以下であることが好ましく、特に５０〜１００ｎｍ×１００〜３００ｎｍ程度に相当する面積であることが好ましい。また、磁気抵抗効果素子１は、平面視形状が、図２では略正方形で表されるが、後記第２実施形態（図１１参照）のように長方形であってもよく、さらには矩形に限られない。
【００３０】
磁化固定層１１および磁化自由層３は、ＣＰＰ−ＧＭＲ素子やＴＭＲ素子に用いられる公知の磁性材料にて構成することができ、特に磁気抵抗効果素子１が微細化され易いことから、垂直磁気異方性材料を適用することが好ましい。具体的には、Ｆｅ，Ｃｏ，Ｎｉ等の遷移金属とＰｄ，Ｐｔのような貴金属とを繰り返し積層したＣｏ／Ｐｄ多層膜のような多層膜、Ｔｂ−Ｆｅ−Ｃｏ，Ｇｄ−Ｆｅ等の希土類金属と遷移金属との合金（ＲＥ−ＴＭ合金）のようなフェリ磁性体、Ｌ１0系の規則合金としたＦｅＰｔ，ＦｅＰｄ等が挙げられる。
【００３１】
また、書込み用の電流Ｉwが供給されても磁化方向が固定されているように、磁化固定層１１は、その保磁力Ｈcpが磁化自由層３の保磁力Ｈcfよりも十分に大きく設計され、そのために、それぞれの材料を選択したり、磁化自由層３よりも厚く形成される。具体的には、磁化固定層１１の厚さは３〜５０ｎｍの範囲において、磁化自由層３の厚さは１〜２０ｎｍの範囲において、それぞれ設計されることが好ましい。
【００３２】
中間層２は、磁気抵抗効果素子１がＴＭＲ素子であれば、ＭｇＯ，Ａｌ2Ｏ3，ＨｆＯ2のような絶縁体や、Ｍｇ／ＭｇＯ／Ｍｇのような絶縁体を含む積層膜からなり、その厚さは０．１〜２ｎｍとすることが好ましい。また、磁気抵抗効果素子１がＣＰＰ−ＧＭＲ素子であれば、中間層２は、Ｃｕ，Ａｇ，Ａｌのような非磁性金属からなり、その厚さは１〜１０ｎｍとすることが好ましい。
【００３３】
磁気抵抗効果素子１の抵抗値の変化とその動作を、図３を参照して説明する。磁気抵抗効果素子１は、磁化方向が固定された磁化固定層１１と、磁化方向が回転可能な磁化自由層３を備え、磁化自由層３の磁化方向が磁化固定層１１と同じ方向（平行）か逆（１８０°異なる）方向（反平行）かで、その積層方向における抵抗値、すなわち上下に接続した電極（配線）５１，５２（図２の抵抗接続層５１ｂ，５２ａ）間の抵抗値が変化する。詳しくは、磁気抵抗効果素子１は、図３（ａ）に示す磁化方向が平行な状態における抵抗値ＲPよりも、図３（ｂ）に示す磁化方向が反平行な状態における抵抗値ＲAPの方が高い（ＲP＜ＲAP）。
【００３４】
そして、スピン注入磁化反転素子である磁気抵抗効果素子１は、膜面垂直方向における双方向のいずれかに一定以上の電流密度の電流Ｉwを供給されることで、その電流の向きによって磁化自由層３の磁化方向が変化する。具体的には、図３（ｃ）に示すように、定電流源９５の「＋」を磁気抵抗効果素子１の上に、「−」を下に接続して、磁化自由層３側（端子ｐ１）から磁化固定層１１へ電流Ｉwを供給して、磁化固定層１１側から電子を注入する。すると、磁化方向を上向きに固定された磁化固定層１１により当該磁化固定層１１の磁化方向と向きの異なる下向きのスピンを持つ電子ｄDが弁別されて、磁化自由層３は上向きのスピンを持つ電子ｄUが偏って注入される。磁化自由層３は、その内部電子のスピンが注入された電子ｄUのスピンにより回転し、これに伴い磁化方向が回転する。すなわち磁化自由層３の磁化方向が下向きの状態（図３（ｂ）参照）で前記の通り電流Ｉwが供給されると、磁化方向が磁化固定層１１と同じ上向きに反転（スピン注入磁化反転、以下、適宜磁化反転という）する。反対に、図３（ｄ）に示すように、磁気抵抗効果素子１の上に定電流源９５の「−」を、下に「＋」を接続して、磁化固定層１１側（端子ｐ２）から磁化自由層３へ電流Ｉwを供給して、磁化自由層３側から電子を注入する。すると、下向きのスピンを持つ電子ｄDが磁化固定層１１により弁別されて磁化自由層３に留まるため、磁化自由層３の磁化方向は下向きになる。
【００３５】
このように、磁気抵抗効果素子１は、膜面垂直方向に電流を供給されることで、磁化自由層３の磁化方向が磁化固定層１１と同じ方向（平行）または１８０°異なる方向（反平行）になる。したがって、磁気抵抗効果素子１は、例えばデータ‘１’を磁化自由層３の磁化方向が下向きに、データ‘０’を上向きに設定した場合、‘１’を記録するときには磁化固定層１１側から、‘０’を記録するときには磁化自由層３側から、電流Ｉwを供給する。そして、磁気抵抗効果素子１は、磁化自由層３の磁化方向により抵抗値が変化し、‘１’が記録されると抵抗値ＲAPに、‘０’が記録されると抵抗値ＲPになる。なお、磁気抵抗効果素子１は、上下に接続した電極５１，５２から電流を供給されるので、磁化自由層３と磁化固定層１１に一対の端子を有する可変抵抗器であるといえ、この端子に電流源（定電流源９５）が接続される。また、磁気抵抗効果素子１において、磁化自由層３の磁化方向が平行、反平行のいずれかを示していれば、その磁化方向を反転させる大きさ以上の電流（Ｉw）が供給されるまでは、当該磁化自由層３の保磁力Ｈcfにより磁化方向が保持される。したがって、磁気抵抗効果素子１は、不揮発性の記憶素子になる。また、書込み用の電流、すなわち磁化反転電流として、パルス電流のように、磁化方向を反転させる電流値（Ｉw）をピーク電流として一時的に到達する電流（直流パルス電流）を用いることができる。
【００３６】
一方、データ‘１’、‘０’の読出し、すなわち磁気抵抗効果素子１の抵抗値の高低の判定は、図３（ａ）、（ｂ）に示すように、磁化反転しない大きさの定電流Ｉrを定電流源９４から供給して、定電流源９４の出力に接続した電圧比較器９３で電圧の高低を判定することで行うことができる。なお、図３（ａ）、（ｂ）においては、電流Ｉrは、磁気抵抗効果素子１の磁化自由層３側から磁化固定層１１へ供給されているが、この向きが逆でもよい。
【００３７】
（第１選択トランジスタ、第２選択トランジスタ）
メモリセル６において、第１選択トランジスタ４１は磁気抵抗効果素子１に直列に接続され、第２選択トランジスタ４２は、磁気抵抗効果素子１とこれに接続した第１選択トランジスタ４１に並列に接続される。メモリセル６が選択されたとき、第１選択トランジスタ４１をＯＮ状態に、第２選択トランジスタ４２をＯＦＦ状態にすることで、第１選択トランジスタ４１を経由して磁気抵抗効果素子１に電流が供給される。一方、メモリセル６が非選択のとき、第１選択トランジスタ４１をＯＦＦ状態に、第２選択トランジスタ４２をＯＮ状態にすることで、第２選択トランジスタ４２の方へ電流を迂回させて磁気抵抗効果素子１に電流が流れないようにする。したがって、選択トランジスタ４１，４２はそれぞれ、磁気抵抗効果素子１に供給する書込み用、読出し用の電流Ｉw，Ｉrが流れるため、特に書込み用の電流Ｉwに対応した構造とする。さらに、本実施形態に係る磁気メモリ１０において、メモリセル列６０は、メモリセル６毎の、第１選択トランジスタ４１と磁気抵抗効果素子１、または第２選択トランジスタ４２が直列に接続された経路に電流が流れるので、負荷を抑えるために、ＯＮ抵抗ＲONが十分に低くなるように設計されることが好ましい。
【００３８】
第１選択トランジスタ４１および第２選択トランジスタ４２は、例えばＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）で形成され、また、前記した通り同じ大きさの電流が流れるので、同一構造とすることができる。さらに選択トランジスタ４１，４２は、メモリセル６の２つの入出力端子の一方でソース同士が接続しているので、ｎ型ＭＯＳ（ＮＭＯＳ）の場合は、図２に示すようにソース４ｓを１つのｎ+拡散層で共有した構造とすることができる。なお、本発明に係る磁気メモリにおいて、選択トランジスタ４１，４２は、電流を供給する向きによって「ソース」と「ドレイン」が入れ替わるが、本明細書では便宜上、ビット線ＢＬＴ側をソース、ビット線ＢＬＢ側をドレインと称する。このような選択トランジスタ４１，４２として、ＭＯＳＦＥＴは、シリコン（Ｓｉ）基板（基板４０）の表層に形成されたり、ガラス等のその他の公知の基板上に結晶Ｓｉ膜を成膜して形成される。
【００３９】
ここで、本実施形態に係る磁気メモリ１０においては、選択したメモリセル列６０、すなわちソース−ドレイン間に電流が流れるメモリセル列６０における選択トランジスタ４１，４２（ＭＯＳＦＥＴ）のみがベース（サブストレート）電源を接続される。そのため、磁気メモリ１０は、選択トランジスタ４１，４２を構成するＭＯＳＦＥＴのベースがメモリセル列６０毎に設けられるように、基板４０にｎ型Ｓｉ基板（ｎ−ｓｕｂ）を適用して、その表層にｐ−ｗｅｌｌがメモリセル列６０毎に分離して形成される。そして、ｐ−ｗｅｌｌのそれぞれの表層（基板４０の表層）に、ソース４ｓおよびドレイン４ｄ1，４ｄ2を構成するｎ+拡散層と共に、ｐ−ｗｅｌｌをＧＮＤ（０Ｖ）に電気的に接続するためのｐ+拡散層が形成され、配線５０を接続される。あるいは、ｐ型Ｓｉ基板（ｐ−ｓｕｂ）を適用してもよく、この場合は、表層にｎ−ｗｅｌｌが形成されて、さらにｎ−ｗｅｌｌの表層にｐ−ｗｅｌｌが形成される（図示せず）。
【００４０】
後記するように、メモリセル列６０は、配列するメモリセル６の数が多くなるにしたがい、電位の最も高い端のメモリセル６の選択トランジスタ４１，４２のドレイン４ｄ1，４ｄ2またはソース４ｓの電位が高くなる。この最高電位となるｎ+拡散層の電位とｐ−ｗｅｌｌの電位（０Ｖ）との電位差（後記する定電流源９５の最大出力電圧ＶwMAX）がＭＯＳＦＥＴの降伏電圧に到達することのないように、磁気メモリ１０が設計される。具体的には、ＭＯＳＦＥＴの構造（降伏電圧、選択トランジスタ４１，４２のＯＮ抵抗ＲON）や磁気抵抗効果素子１の構造（抵抗値ＲAP、反転電流）に応じて、メモリセル列６０に配列するメモリセル６の数が設計される。
【００４１】
あるいは、１つのメモリセル列６０において、ｐ−ｗｅｌｌが２以上に分割して設けられてもよく、１つのｐ−ｗｅｌｌあたりのメモリセル６（選択トランジスタ４１，４２）の数を少なくすることにより、ｎ+拡散層とｐ−ｗｅｌｌとの最大電位差を抑制することができる。このとき、ｐ−ｗｅｌｌは、メモリセル列６０において電位の最も低い側の端の１つのみが、電位をＧＮＤ（０Ｖ）に固定される。また、メモリセル列６０における電位の高低順は、電流を供給する向きによって入れ替わる。そこで、電流の向きによらず、各ｐ−ｗｅｌｌが当該ｐ−ｗｅｌｌにおいて電位の最も低いｎ+拡散層と同じ電位になるように、基板４０を構成する。詳しくは、１つのｐ−ｗｅｌｌにおいて、ビット線ＢＬＴ側の端のメモリセル６の選択トランジスタ４１，４２のソース４ｓと、ビット線ＢＬＢ側の端のメモリセル６の第２選択トランジスタ４２のドレイン４ｄ2にまたは磁気抵抗効果素子１を経由して第１選択トランジスタ４１のドレイン４ｄ1に接続する配線５２の抵抗接続層５２ａと、のいずれか一方が電流の向きにより切り替えられてｐ+拡散層に接続するように構成する（図示せず）。
【００４２】
（配線）
配線５１，５２，５０およびワード線ＷＬＴ，ＷＬＢは、例えば、Ｃｕ，Ａｌ，Ａｕ，Ａｇ，Ｔａ，Ｃｒ等の金属やその合金のような一般的な金属電極材料で形成される。そして、スパッタリング法等の公知の方法により成膜、フォトリソグラフィ、およびエッチングまたはリフトオフ法等によりストライプ状等の所望の形状に加工される。配線５１，５２は、磁気抵抗効果素子１の書込み用、読出し用の電流を供給するために、特に書込み用の電流Ｉwに対応した配線とする。ワード線ＷＬＴ，ＷＬＢは、選択トランジスタ４１，４２を駆動する（ＯＮ状態にする）ための電圧（ゲート電圧Ｖｇ）をゲートに印加するために適した配線とする。
【００４３】
（基板）
基板４０は、メモリセル６を２次元配列するための土台であり、特に本実施形態に係る磁気メモリ１０は、表層に選択トランジスタ４１，４２がＭＯＳＦＥＴで形成される。そのために、基板４０は、シリコン（Ｓｉ）基板を材料とすることが好ましい。あるいは、基板４０は、その他の公知の基板材料、具体的にはＳｉＯ2（酸化ケイ素、ガラス）等の基板上に結晶Ｓｉ膜を成膜したものを材料とすることができる。
【００４４】
（絶縁層）
絶縁層は、２次元配列されたメモリセル６における基板４０上の磁気抵抗効果素子１，１間や、配線５１，５２間等を、互いに絶縁するために設けられる。絶縁層は、例えばＳｉＯ2やＡｌ2Ｏ3等の酸化膜やＳｉ窒化物（Ｓｉ3Ｎ4）等の公知の絶縁材料を適用することができる。特に、磁気抵抗効果素子１がＴＭＲ素子である場合に、磁気抵抗効果素子１，１間に設けられる絶縁層は、磁化固定層１１、磁化自由層３の各端部間での電流のリークを防止するために、ＭｇＯ等の障壁層と同じ絶縁材料、または特に絶縁性の高いＳｉＯ2で形成されていることが好ましい。一方、磁気抵抗効果素子１が、磁化固定層１１および磁化自由層３に極めて酸化し易いＲＥ−ＴＭ合金からなる層を含む場合は、磁気抵抗効果素子１に接触する部分（磁気抵抗効果素子１，１間）に設けられる絶縁層は、Ｏを浸入させ易いＳｉＯ2等の酸化物よりも、Ｓｉ窒化物やＭｇＦ2等のＯ（酸素）を含有しない非酸化物、あるいはＯを放出し難いＭｇＯ等を適用することが好ましい。また、磁気抵抗効果素子１の下方に設けられる部分（基板４０上から中継層５１ａ、抵抗接続層５２ａ間まで）の絶縁層は、半導体装置の層間絶縁膜に適用されるＢＰＳＧ（Boron Phosphorus Silicon Glass）やＰＳＧ（Phosphorus Silicon Glass）を適用してもよい。
【００４５】
〔磁気メモリの製造方法〕
本発明の第１実施形態に係る磁気メモリは、公知の選択トランジスタ型のＭＲＡＭ（図４４参照）と同様に製造することができる。すなわち、Ｓｉ基板の表層にＭＯＳＦＥＴで選択トランジスタ４１，４２を形成して基板４０を製造する工程、ワード線ＷＬＴ，ＷＬＢ、配線５０，５２、および配線５１の接続部５１ｃと中継層５１ａ、ならびにこれらの間を埋める絶縁層を形成する工程、磁気抵抗効果素子１、および配線５１の層間部５１ｄと抵抗接続層５１ｂ、ならびにこれらの間を埋める絶縁層を形成する工程を行う。以下、磁気メモリ１０の製造方法の一例を説明する。
【００４６】
（トランジスタの形成）
まず、ｎ型Ｓｉ基板（ｎ−ｓｕｂ）に、選択トランジスタ４１，４２を形成する領域（アクティブ領域）外のＳｉＯ2の埋込みを行い、次に、ｐ型不純物イオンを注入して、ｐ−ｗｅｌｌをメモリセル列６０毎に形成する。表面全体に薄い酸化膜（ＳｉＯ2膜）を形成し、その上にｐｏｌｙ−Ｓｉ膜を成膜してゲート４ｇ1，４ｇ2を形成する。ｐ−ｗｅｌｌに、ｎ型不純物イオンを注入してｎ+拡散層（ソース４ｓおよびドレイン４ｄ1，４ｄ2）を形成し、ｐ型不純物イオンを注入してｐ+拡散層を形成する。
【００４７】
（配線の形成）
次に、磁気抵抗効果素子１の下方に設けられる配線とこれらの間を埋める絶縁層を形成する。基板４０（選択トランジスタ４１，４２）上に層間絶縁膜を成膜して、この層間絶縁膜の、選択トランジスタ４１，４２のソース４ｓ、ドレイン４ｄ1，４ｄ2、ゲート４ｇ1，４ｇ2、およびｐ+拡散層のそれぞれの上にホール（ビア）を形成する。層間絶縁膜のホールに金属電極材料を埋め込んで、接続部５１ｃ、接続部５２ｃ1，５２ｃ2、配線５０およびワード線ＷＬＴ，ＷＬＢを形成し、さらに中継層５１ａおよび抵抗接続層５２ａを形成する。必要に応じて表面を平坦化処理して、中継層５１ａおよび抵抗接続層５２ａ、ならびにこれらの間を埋める絶縁層が表面に形成された状態にする。
【００４８】
（磁気抵抗効果素子の形成）
中継層５１ａ、抵抗接続層５２ａ、および絶縁層の上に、磁気抵抗効果素子１の各層を構成する下地膜、磁化固定層１１、中間層２、磁化自由層３、保護膜を連続して成膜、積層する。この積層膜を、電子線リソグラフィおよびイオンビームミリング法等で、磁気抵抗効果素子１の形状に加工する。具体的には、保護膜上に磁気抵抗効果素子１の形状のレジストパターンを形成し、保護膜から下地膜までをエッチングして、抵抗接続層５２ａの上に磁気抵抗効果素子１を形成する。その上から磁気抵抗効果素子１の全体の厚さに合わせた絶縁膜を成膜し、レジストパターンをその上の絶縁膜ごと除去する（リフトオフ）。次に、絶縁膜の中継層５１ａの上にホール（ビア）を形成し、このホールに金属電極材料を埋め込んで、配線５１の層間部５１ｄを形成する。層間部５１ｄおよび磁気抵抗効果素子１の上に、配線５１の抵抗接続層５１ｂを形成して、磁気メモリ１０が得られる。
【００４９】
磁気抵抗効果素子１は、配線５１の層間部５１ｄと同様に、絶縁層に孔を形成して、埋め込んで形成してもよく、さらに層間部５１ｄの後に形成してもよい。すなわち、表面に中継層５１ａ、抵抗接続層５２ａ、および絶縁層が形成された後に、磁気抵抗効果素子１の全体の厚さに合わせた絶縁膜を成膜し、前記と同様に層間部５１ｄを形成し、次に磁気抵抗効果素子１を形成する。特に磁気抵抗効果素子１が耐熱性の劣るＲＥ−ＴＭ合金からなる層を含む場合は、このような手順で製造することで、製造時における磁気抵抗効果素子１へのダメージが抑えられるので好ましい。
【００５０】
（磁気メモリの初期設定）
磁気メモリ１０は、使用（書込）前に、すべてのメモリセル６の磁気抵抗効果素子１の磁化固定層１１の磁化方向を所定の向き（図３では上向き）に揃える初期設定を行う。詳しくは、磁気メモリ１０の全体に磁化固定層１１の保磁力Ｈcpよりも大きな磁界を印加する。この磁界印加は、完成した（製造後の）磁気メモリ１０に限られず、磁気メモリ１０の製造工程途中において磁化固定層１１用の磁性膜材料を成膜した後以降であれば、どの段階であっても実施することができる。
【００５１】
〔磁気メモリの書込／読出方法〕
本発明の第１実施形態に係る磁気メモリの書込／読出方法を、図４および図５を参照して説明する。図４、図５では、簡潔に説明するために、磁気メモリ１０における１列のメモリセル６（１つのメモリセル列６０）を示し、さらにこのメモリセル列６０に４つのメモリセル６が配列されているとし、適宜、図中左からメモリセル６1，６2，６3，６4と称する。この図４、図５に示すメモリセル列６０が列デコーダ９２（図１参照）により選択されて（ビット線選択トランジスタ７３，７４：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４にビット線ＢＬＴ，ＢＬＢが接続している。ここでは、メモリセル６1，６2，６3，６4にそれぞれ‘０’、‘１’、‘１’、‘０’のデータを書込みし、また、このデータを読出しするものとして説明する。
【００５２】
なお、記憶装置９０においては、図１に示すように２つの磁気メモリ１０が並列に書込／読出電流回路９に接続されている。そこで、行デコーダ９１により、非選択の（書込／読出をしない）方の磁気メモリ１０について、１以上の同じ行の第１、第２ワード線選択トランジスタ７１，７２の両方をＯＦＦ状態にして、この磁気メモリ１０の各メモリセル列６０の回路を切断して電流が供給されないようにする。
【００５３】
（磁気メモリの書込方法）
まず、図４（ａ）を参照して、データ‘０’の書込みについて説明する。行デコーダ９１によりすべての行が選択され、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＮ状態、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＦＦ状態である。これにより、４つすべてのメモリセル６において、第１選択トランジスタ４１がＯＮ状態、第２選択トランジスタ４２がＯＦＦ状態である。なお、図４および後記の図５において、第１ワード線選択トランジスタ７１および第２ワード線選択トランジスタ７２は、ＯＮ状態のとき、白抜き矢印を付して表す。この状態で、定電流源９５によりメモリセル列６０にビット線ＢＬＴ側からビット線ＢＬＢ側へ右方向に電流Ｉwを供給すると、各メモリセル６において、電流Ｉwが第１選択トランジスタ４１を経由して磁気抵抗効果素子１に供給される。図２に示すように、第１選択トランジスタ４１のドレイン４ｄ1は配線５１により磁気抵抗効果素子１の上面すなわち磁化自由層３に接続しているため、磁化自由層３の磁化方向は磁化固定層１１と平行な上向きになる（図３（ｃ）参照）。したがって、４つすべてのメモリセル６にデータ‘０’が書込みされる。
【００５４】
次に、図４（ｂ）を参照して、データ‘１’の書込みについて説明する。行デコーダ９１により中央の２行（２行目と３行目）が選択され、図４（ｂ）に示すように、両端の２行（１行目と４行目）が非選択状態に切り替えられて、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＦＦ状態に、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＮ状態になる。これにより、両端の２つのメモリセル６1，６4において、第１選択トランジスタ４１がＯＦＦ状態、第２選択トランジスタ４２がＯＮ状態である。この状態で、定電流源９５によりメモリセル列６０に、今度はビット線ＢＬＢ側から左方向へ電流Ｉwを供給する。すると、中央の２つのメモリセル６2，６3においては、図４（ａ）とは逆方向に電流Ｉwが磁気抵抗効果素子１に供給されるため、磁化自由層３の磁化方向が磁化固定層１１と反平行な下向きに反転する（図３（ｄ）参照）。一方、メモリセル６1，６4においては、電流Ｉwが第２選択トランジスタ４２を経由して磁気抵抗効果素子１を迂回して流れるため、これらの磁気抵抗効果素子１には電流Ｉwが供給されず、磁化自由層３の磁化方向は変化せず、上向きを維持する。その結果、メモリセル６2，６3が‘１’に書き替えられて、メモリセル列６０に左から‘０’、‘１’、‘１’、‘０’のデータが書込みされる。
【００５５】
このように、メモリセル６が第２選択トランジスタ４２による開閉自在な迂回路を設けられていることにより、直列に接続されてメモリセル列６０を構成していても、その中の任意のメモリセル６に限定して磁気抵抗効果素子１に電流を供給することができる。そして、１つのメモリセル列６０について、メモリセル６の数にかかわらずそれらすべてに‘１’、‘０’のデータを、最少２回の電流供給により書込みすることができる。また、理論上（磁気抵抗効果素子１および選択トランジスタ４１，４２の各抵抗による負荷を無視した場合に）、１つのメモリセル列６０に供給する電流が、１個の磁気抵抗効果素子１を磁化反転させる大きさで足りる。
【００５６】
磁気メモリ１０の書込みにおいて、定電流源９５は、一定の電流Ｉwを供給し、その出力電圧Ｖwが、下式（１）に表されるようにＢＬＴ−ＢＬＢ間の抵抗値、すなわちメモリセル列６０の抵抗値ΣＲCELLkに依存する。このメモリセル列６０の抵抗値ΣＲCELLkは、下式（２）で表される。図４に示すように、メモリセル６は、電流Ｉwの経路が、選択されたときには第１選択トランジスタ４１と磁気抵抗効果素子１、非選択のときには第２選択トランジスタ４２のみであるから、各抵抗値ＲCELLsl，ＲCELLnsを合算して抵抗値ΣＲCELLkが得られる。なお、本明細書において、例えばメモリセル６について、ｋ行目（１≦ｋ≦Ｎ）のメモリセル６kの抵抗値ＲCELLkのメモリセル列６０に配列されたＮ個すべての和（総和）を、「Σ」の上下の添字「Ｎ」、「ｋ＝１」を省略して、適宜「ΣＲCELLk」と表す。また、「Ｎ」はメモリセル列６０に配列されたメモリセル６の数であり、第２実施形態以降も同様に表す。「ＲP/AP」は、選択したメモリセル６に記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。また、第１選択トランジスタ４１および第２選択トランジスタ４２のＯＮ抵抗ＲONは、後記するようにゲート−ソース間電圧Ｖgsに依存する変数であり、メモリセル６毎に異なり得るが、ここでは定数として表す。このように、メモリセル列６０の抵抗値ΣＲCELLkは、メモリセル列６０における選択したメモリセル６の数ｍによって異なり、さらに、書込みされた選択したメモリセル６の磁気抵抗効果素子１の抵抗値ＲP，ＲAPと共に変化し、これに伴い、定電流源９５は出力電圧Ｖwが変化する。
【数１】
0006694275.tif 000002
【００５７】
ここで、メモリセル列６０はメモリセル６が直列に接続されてなるので、両端（ビット線ＢＬＴ，ＢＬＢ）に接続した定電流源９５から電流Ｉwが供給されているとき、メモリセル６毎に、当該メモリセル６の抵抗（抵抗値ＲCELLsl，ＲCELLns）によって、定電流源９５の出力電圧Ｖwから０Ｖ（負の出力）まで電位が段階的に降下する。したがって、メモリセル列６０においては、メモリセル６毎に、それぞれの選択トランジスタ４１，４２のソース電位Ｖｓおよびドレイン電位Ｖｄ（適宜、まとめて電位）が段階的に異なる。例えば、図４（ａ）に示すようにビット線ＢＬＴの側から電流Ｉwが供給されているとき、各メモリセル６の第１選択トランジスタ４１の電位Ｖｓk，Ｖｄk（ｋ＝１〜４）は、図６（ａ）に表される。一方、磁気メモリ１０のすべてのメモリセル６が同じ構造で、それぞれのメモリセル６に設けられた選択トランジスタ４１，４２も同じ構造のＭＯＳＦＥＴであるから、そのしきい値電圧Ｖth等も同じ値である。したがって、各メモリセル６の選択トランジスタ４１，４２に印加するゲート電圧Ｖｇは、当該メモリセル６毎に設定されることが好ましい。
【００５８】
詳しくは、選択トランジスタ４１，４２は、電流Ｉwが流れるように、ゲート電圧Ｖｇのソース電位Ｖｓに対する電位差（ゲート−ソース間電圧Ｖgs）が（Ｖth＋Ｖds）以上（Ｖgs≧Ｖth＋Ｖds、線形領域）である必要がある。さらに、選択トランジスタ４１，４２は、ゲート−ソース間電圧Ｖgsが大きくなるにしたがいＯＮ抵抗ＲONが低くなり、このようなゲート−ソース間電圧Ｖgsになるゲート電圧Ｖｇを各メモリセル６の選択トランジスタ４１，４２に印加することにより、メモリセル列６０の抵抗値ΣＲCELLkが低減され、書込みにおける負荷が抑制される。一方、ＭＯＳＦＥＴ（選択トランジスタ４１，４２）において、ゲート−ソース間電圧Ｖgsは、過大になるとゲート酸化膜が破壊されるので、その最大定格（破壊電圧）Ｖ(BR)gsに到達することのないようにゲート電圧Ｖｇが設定される必要がある。書込みにおいては、Ｖds＝Ｉw×ＲONであるから、すべてのメモリセル６の第１選択トランジスタ４１または第２選択トランジスタ４２のゲート−ソース間電圧Ｖgsが、下式（３）で表される範囲になるように、メモリセル６毎にゲート電圧Ｖｇが設定される。そのために、記憶装置９０は、磁気メモリ１０の行（ｋ）毎に変位させたゲート電圧Ｖｇkを出力するゲート電圧生成回路８０を備える。以下、ゲート電圧生成回路８０について、図４を参照して説明する。
【数２】
0006694275.tif 000003
【００５９】
（ゲート電圧生成回路）
ゲート電圧生成回路８０は、電位の高い側から、パルス電源９６、保護抵抗８５、Ｎ個（図４では４個）の分圧抵抗器８１、ダイオード８３、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、分圧抵抗器８１のそれぞれに並列に接続した抵抗切替トランジスタ７８を備える。ゲート電圧生成回路８０はさらに、保護抵抗８５を挟んだパルス電源９６の出力と定電流源９５の正の出力（図４（ａ）ではビット線ＢＬＴ、図４（ｂ）ではビット線ＢＬＢ）との間に順に接続する、ツェナーダイオード８６およびダイオード８７を備える。分圧抵抗器８１は固定抵抗器であり、並列に接続された抵抗切替トランジスタ７８と共に可変抵抗器８を構成する。抵抗切替トランジスタ７８は、行デコーダ９１からの第２ワード線選択トランジスタ７２と共通の信号によりＯＮ状態になって、可変抵抗器８を低抵抗に切り替える。
【００６０】
パルス電源９６は、電圧可変型の直流（ＤＣ）電源であり、メモリセル列６０において最も電位の高いメモリセル６（図４（ａ）ではメモリセル６1）の第１選択トランジスタ４１または第２選択トランジスタ４２に印加するゲート電圧以上の電圧ＶｇH，ＶｇH´をパルス出力する。これにより、ゲート電圧生成回路８０から出力するすべてのゲート電圧がパルス出力するため、各メモリセル６の第１選択トランジスタ４１または第２選択トランジスタ４２は、第１ワード線選択トランジスタ７１または第２ワード線選択トランジスタ７２がＯＮ状態においてＯＮ／ＯＦＦを繰り返す。したがって、定電流源９５からメモリセル列６０に供給される電流は、パルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。保護抵抗８５は固定抵抗器であり、パルス電源９６を保護するために設けられる。
【００６１】
ゲート基電圧電源９８は、メモリセル列６０において最も電位の低いメモリセル６（図４（ａ）ではメモリセル６4）の第１選択トランジスタ４１または第２選択トランジスタ４２に印加するゲート電圧を確保するために設けられる。ダイオード８３は、パルス電源９６の停止時（ベース期間）に、ゲート基電圧電源９８から選択トランジスタ４１，４２のゲート電圧Ｖｇとして出力させないために、カソードがゲート基電圧電源９８に接続される。ツェナーダイオード８６は、メモリセル列６０の書込みや読出しにおいて最も電位の高いメモリセル６の選択トランジスタ４１，４２の保護素子であり、パルス電源９６の出力電圧ＶｇH，ＶｇH´が定電流源９５の出力電圧Ｖwに対して一定以上高い場合に電流を流して差を抑えて、ゲート−ソース間電圧Ｖgsが過大にならないようにする。ダイオード８７は、主にパルス電源９６の停止時に、定電流源９５からゲート電圧生成回路８０へ電流を流出させないために、ツェナーダイオード８６とは極性を逆向きに、カソードが定電流源９５に接続される。なお、図４（ａ）と図４（ｂ）に示すように、可変抵抗器８（分圧抵抗器８１、抵抗切替トランジスタ７８）以外のゲート電圧生成回路８０の構成要素は、電流Ｉwの供給の向きによって位置が入れ替わる。したがって、これらの要素は２ずつ設けられていてもよい。
【００６２】
ビット線ＢＬＴ側から右方向へ電流Ｉwを供給するとき（‘０’の書込み時）の、ゲート電圧生成回路８０による行（ｋ）毎のゲート電圧Ｖｇkの出力について、図４（ａ）および図６（ａ）を参照して説明する。まず、メモリセル列６０のすべてのメモリセル６の第１選択トランジスタ４１（または第２選択トランジスタ４２）において共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を式（３）の範囲に設定する。ゲート−ソース間電圧Ｖgstypは、ここでは、上限の最大定格Ｖ(BR)gsに対してある程度マージンを設けることが好ましい。また、このゲート−ソース間電圧Ｖgstypにおける第１選択トランジスタ４１のＯＮ抵抗ＲONを、ＲON＝１／β(Ｖgs−Ｖth)より算出する（β：選択トランジスタ４１，４２の利得係数）。そして、設定したゲート−ソース間電圧Ｖgstypとなる、行（ｋ）毎のゲート電圧Ｖｇkを出力するように、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0´を設定する。
【００６３】
前記したように、図４（ａ）においては、すべてのメモリセル６が選択されている。したがって、行デコーダ９１によりすべての行の第２ワード線選択トランジスタ７２がＯＦＦ状態であり、これに伴い、抵抗切替トランジスタ７８もＯＦＦ状態である。パルス電源９６から保護抵抗８５を経由して出力した電圧ＶｇHは、ワード線選択トランジスタ７１を経由して、メモリセル６1の第１選択トランジスタ４１にゲート電圧Ｖｇ1として印加される（Ｖｇ1＝ＶｇH）。パルス電源９６の出力電圧ＶｇHは一方で、破線矢印で表すように１行目の分圧抵抗器８１を経由して電圧降下して、メモリセル６2の第１選択トランジスタ４１にゲート電圧Ｖｇ2として印加される。以下、同様に分圧抵抗器８１を１個ずつ経由して、ゲート電圧Ｖｇ3，Ｖｇ4として、それぞれメモリセル６3，６4の各第１選択トランジスタ４１に印加される。
【００６４】
各行の分圧抵抗器８１は同じ抵抗値Ｒdivであるので、各ゲート電圧Ｖｇkについて、Ｖｇ1−Ｖｇ2＝Ｖｇ2−Ｖｇ3＝Ｖｇ3−Ｖｇ4＝Ｖｇ4−Ｖｇ0´＝ΔＶｇである。すなわち、ゲート電圧生成回路８０は、図６（ａ）に表されるように、ＶｇHからＶｇ0´（ダイオード８３の抵抗は無視する）までΔＶｇずつ均等に降下した（Ｎ＋１）通りの電圧を出力する。そして、パルス電源９６およびゲート基電圧電源９８が出力する電圧ＶｇH、Ｖｇ0´をそれぞれ適切な値に設定することにより、すべてのメモリセル６の第１選択トランジスタ４１においてゲート−ソース間電圧Ｖgskが設定したＶgstypに一致するゲート電圧Ｖｇkが出力されることになる。図６（ａ）に両矢印の実線部分で表されるゲート−ソース間電圧Ｖgs1，Ｖgs2，Ｖgs3，Ｖgs4が、Ｖgstypである。なお、パルス電源９６およびゲート基電圧電源９８の出力について、それぞれ保護抵抗８５およびダイオード８３の抵抗はここでは無視する。
【００６５】
‘０’の書込みにおいて、パルス電源９６の出力電圧ＶｇHはメモリセル６1の第１選択トランジスタ４１のゲート電圧Ｖｇ1であり（ＶｇH＝Ｖｇ1）、この第１選択トランジスタ４１のドレイン電位Ｖｄ1は、式（１）に表した定電流源９５の出力電圧（正の電位）Ｖwである（Ｖｄ1＝Ｖw）。そして、式（２）に表したように、メモリセル列６０の抵抗値ΣＲCELLkは、選択したｍ個のメモリセル６のそれぞれの磁気抵抗効果素子１の抵抗値によって変動する。書込み前における抵抗値がＲP，ＲAPのいずれかであるかは不明であるので、第１選択トランジスタ４１を確実に線形領域で動作させるために、定電流源９５の出力電圧Ｖw（＝ドレイン電位Ｖｄ1）を想定される範囲において最大値ＶwMAXである、すなわちメモリセル列６０の抵抗値ΣＲCELLkが最大になる場合を仮定する。そのために、すべての選択したメモリセル６は、磁気抵抗効果素子１の抵抗値が高い方のＲAPであるとき、すなわちデータが‘１’のときの抵抗値ＲCELLsl(1)と仮定する。したがって、定電流源９５の最大出力電圧ＶwMAXは下式（４）で表される。なお、図４（ａ）のようにすべてのメモリセル６を選択する場合には、下式（４）、および後記の式（５）、式（８）において、ｍ＝Ｎである。
【数３】
0006694275.tif 000004
【００６６】
メモリセル６1の第１選択トランジスタ４１は、ソース電位Ｖｓ1が（Ｖｄ1−Ｉw×ＲON）であるから、ゲート電圧Ｖｇ1すなわちパルス電源９６の出力電圧ＶｇHを下式（５）で表されるように設定することにより、設定したゲート−ソース間電圧Ｖgstypとなる。
【数４】
0006694275.tif 000005
【００６７】
一方、メモリセル列６０において最も電位の低いメモリセル６N（図４（ａ）ではメモリセル６4）の第１選択トランジスタ４１は、ソース電位ＶｓNが（Ｉw×ＲAP）であるから、下式（６）で表されるゲート電圧ＶｇNであればよい。このようなゲート電圧ＶｇNが出力されるためには、隣り合うメモリセル６k，６k+1の各第１選択トランジスタ４１のソース電位の差（Ｉw×ＲCELLsl）にΔＶｇを一致させる。したがって、ゲート基電圧電源９８の出力電圧Ｖｇ0´は下式（７）で表されるように設定される。このようなパルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0´を設定することにより、すべてのメモリセル６の第１選択トランジスタ４１に、式（３）を満足する同一のゲート−ソース間電圧Ｖgstypになるゲート電圧Ｖｇkが出力される。
【数５】
0006694275.tif 000006
【００６８】
‘０’の書込みにおいては、選択したメモリセル６がデータ‘０’に書込みされて、磁気抵抗効果素子１の抵抗値がＲAPからＲPに低下するため、抵抗値がＲCELLsl(1)からＲCELLsl(0)に低下する。これに伴いメモリセル列６０の抵抗値ΣＲCELLkが低下し、定電流源９５の出力電圧Ｖwが降下する。そのため、各メモリセル６の第１選択トランジスタ４１は、図６（ａ）に破線で表されるようにソース電位Ｖｓが降下し、その分、ゲート−ソース間電圧Ｖgsが増大し、その結果、ＯＮ抵抗が低下して、メモリセル列６０の抵抗値ΣＲCELLkがさらに低下する。ゲート−ソース間電圧Ｖgsの増大およびそれによるＯＮ抵抗の低下は、すべてのメモリセル６を選択するのではない場合（１≦ｍ≦Ｎ−１）の非選択のメモリセル６の第２選択トランジスタ４２についても同様である。このように、各メモリセル６の抵抗値ＲCELLsl(0)，ＲCELLnsは低下するが、各行のゲート電位Ｖｇkは変化しないので、メモリセル６毎に第１選択トランジスタ４１または第２選択トランジスタ４２のゲート−ソース間電圧Ｖgsk（適宜区別して、Ｖgsk´と表す）が設定した値Ｖgstypと異なり（Ｖgstyp＜Ｖgsk´）、したがって、ＯＮ抵抗ＲONk´（ＲONk´＜ＲON）も異なる。
【００６９】
さらに、すべてのメモリセル６を選択するのではない場合には、メモリセル列６０において何行目のメモリセル６を選択するかによって、各メモリセル６kの選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsk´およびＯＮ抵抗ＲONk´が異なる。詳しくは、ｋ行目のメモリセル６kにおいて、その電位の低い側に接続された（Ｎ−ｋ）個のメモリセル６のうちの選択された数が多いほど、選択トランジスタ４１，４２のソース電位Ｖｓkの低下が大きく、ＯＮ抵抗ＲONk´が低くなる。すなわち、選択されたｍ個のメモリセル６が、メモリセル列６０において電位の最も低い端のメモリセル６から順にｍ個である場合に、メモリセル列６０の抵抗値ΣＲCELLkの変化が最も大きい。このときの定電流源９５の出力電圧Ｖwを最小出力電圧ＶwMINとして、下式（８）で表す。さらに、下式（８）のΣＲONk´は、選択したメモリセル６の数ｍが多いほど小さく（Ｎ×ＲONとの差が大きく）、ｍ＝Ｎのときに最小になる。メモリセル６k毎の第１選択トランジスタ４１または第２選択トランジスタ４２のゲート−ソース間電圧Ｖgsk´およびＯＮ抵抗ＲONk´は、シミュレーションによって算出される。
【数６】
0006694275.tif 000007
【００７０】
各メモリセル６kの第１選択トランジスタ４１のゲート−ソース間電圧Ｖgsk´が最大定格Ｖ(BR)gsに到達しないように、‘０’の書込み前の（選択したすべてのメモリセル６のデータが‘１’と仮定したときの）ゲート−ソース間電圧Ｖgstypを設定する。メモリセル列６０においてゲート−ソース間電圧Ｖgsk´が最大、すなわちソース電位Ｖｓkの降下量が最大になるのは、電位の最も高いメモリセル６1の第１選択トランジスタ４１であり、さらにすべてのメモリセル６を選択したとき（ｍ＝Ｎ）である（図６（ａ）参照）。したがって、下式（９）で表されるように、この第１選択トランジスタ４１のゲート−ソース間電圧Ｖgs1´が最大定格Ｖ(BR)gsに到達しなければよい。下式（９）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（１０）を満足するように設定される。なお、「ΔＲP」は、磁気抵抗効果素子１の抵抗値の変化量（ΔＲP＝ＲAP−ＲP）を表す。
【数７】
0006694275.tif 000008
【００７１】
式（１０）を満足するゲート−ソース間電圧Ｖgsが存在するためには、磁気メモリ１０は下式（１１）を満足する必要がある。そのために、メモリセル列６０は、磁気抵抗効果素子１の抵抗値の変化量ΔＲPや選択トランジスタ４１，４２のＯＮ抵抗ＲON等に基づいて配列するメモリセル６の数Ｎが設計される。特に、選択トランジスタ４１，４２は、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsが大きいことが好ましい。
【数８】
0006694275.tif 000009
【００７２】
さらに、各メモリセル６の選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、パルス電源９６の出力電圧ＶｇHは、常に下式（１２）を満足する必要がある。そのため、ゲート電圧生成回路８０は、ツェナーダイオード８６により、電位差（ＶｇH−Ｖw）が下式（１３）で表されるツェナー電圧Ｖzを超えたら、パルス電源９６からメモリセル列６０（ビット線ＢＬＴ）へ電流を流して、電圧ＶｇHが常に式（１２）を満足するように構成される。このような構成により、メモリセル列６０の抵抗値ΣＲCELLkにかかわらず、すべてのメモリセル６の選択トランジスタ４１，４２が破壊されることなく線形領域で動作する。なお、ツェナー電圧Ｖzに電流が流れてパルス電源９６とビット線ＢＬＴが導通すると、メモリセル列６０に供給される電流Ｉwが増大して定電流源９５で設定した電流Ｉw0を超える（Ｉw＞Ｉw0）ため、導通することのないことが好ましい。そのため、ツェナー電圧Ｖzはゲート基電圧電源９８の出力電圧Ｖｇ0´以上に設定される。
【数９】
0006694275.tif 000010
【００７３】
ビット線ＢＬＢ側から左方向へ電流Ｉwを供給するとき（‘１’の書込み時）の、ゲート電圧生成回路８０による行（ｋ）毎のゲート電圧Ｖｇkの出力について、図４（ｂ）を参照して説明する。電流Ｉwの向きに合わせてメモリセル列６０における電位の高低が逆転し、これに伴い各行のゲート電圧Ｖｇkの電位の高低の順序が入れ替わる以外は、‘０’の書込み時（図４（ａ）参照）と概ね同様であり、式（３）の範囲で設定した同じゲート−ソース間電圧Ｖgstypが適用される。ただし、ここでは、選択しないメモリセル６がある場合（１≦ｍ≦Ｎ−１）があり、式（１）および式（２）に表されるように、その分、定電流源９５の出力電圧Ｖwが低減される。そのため、ゲート電圧生成回路８０は、非選択の行におけるゲート電圧Ｖｇkの降下量が、この行のメモリセル６kでの電位の降下に対応して小さくなるように構成される。以下に、非選択のメモリセル６がある場合のゲート電圧Ｖｇkの降下について説明する。
【００７４】
前記した通り、ゲート電圧生成回路８０において、並列に接続された分圧抵抗器８１と抵抗切替トランジスタ７８は、可変抵抗器８を構成する。図４（ｂ）に破線矢印で表すように、非選択の行においては、第２ワード線選択トランジスタ７２と共通の行デコーダ９１からの信号により抵抗切替トランジスタ７８がＯＮ状態になり、可変抵抗器８の抵抗値は、抵抗切替トランジスタ７８のＯＮ抵抗ＲdvONと分圧抵抗器８１の抵抗値Ｒdivの合成抵抗（Ｒdiv||ＲdvON）となる。一方、選択時の可変抵抗器８の抵抗値は、分圧抵抗器８１の抵抗値Ｒdivである。したがって、下式（１４）に表されるように、Ｒdivと（Ｒdiv||ＲdvON）の比が、メモリセル６の選択、非選択時の各抵抗値ＲCELLsl，ＲCELLnsの比に略一致すればよい。そのため、分圧抵抗器８１および抵抗切替トランジスタ７８は、各抵抗値Ｒdiv，ＲdvONが下式（１５）を満足するように設計されることが好ましい。ここでは、メモリセル列６０の共通のゲート−ソース間電圧Ｖgstypを、定電流源９５の最大出力電圧ＶwMAXに基づいて、すなわちすべての磁気抵抗効果素子１の抵抗値がＲAPであると仮定して設定しているので、Ｒdiv／ＲdvON＝ＲAP／ＲONとする。
【数１０】
0006694275.tif 000011
【００７５】
なお、式（１５）を満足する抵抗切替トランジスタ７８のＯＮ抵抗の調整が困難な場合は、抵抗切替トランジスタ７８に固定抵抗器を直列に接続すればよい（図示せず）。ゲート電圧生成回路８０の可変抵抗器８は、分圧抵抗器８１および抵抗切替トランジスタ７８に限られず、行デコーダ９１からの第２ワード線選択トランジスタ７２への信号に連動して、下式（１４）の比で２段階に抵抗値が変化する構造であればよい。ゲート電圧生成回路８０は、このような構成により、選択か非選択かに応じて、各ゲート電圧Ｖｇkの変化量を２段階に切り替えて出力する（後記の読出しにおける図６（ｂ）参照）。
【００７６】
‘１’の書込みにおいて、ゲート基電圧電源９８の出力電圧Ｖｇ0はメモリセル６1の第１選択トランジスタ４１のゲート電圧Ｖｇ1であり（Ｖｇ0＝Ｖｇ1）、この第１選択トランジスタ４１のソース電位Ｖｓ1は定電流源９５の負の出力（０Ｖ）である（Ｖｓ1＝０Ｖ）。したがって、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（１６）に表されるようにゲート−ソース間電圧Ｖgs（Ｖgstyp）と同じ電圧に設定される。また、パルス電源９６とゲート基電圧電源９８の出力電圧ＶｇH´、Ｖｇ0間の電位差は、‘０’の書込みにおけるパルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH、Ｖｇ0´間の電位差と同じであればよい。すなわち、パルス電源９６の出力電圧ＶｇH´は下式（１７）に表される。
【数１１】
0006694275.tif 000012
【００７７】
‘０’の書込み時と同様に、各メモリセル６の選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、パルス電源９６の出力電圧ＶｇH´は、常に下式（１８）を満足する必要がある。そのために、ゲート電圧生成回路８０は、ツェナーダイオード８６により、（ＶｇH´−Ｖw）が下式（１９）で表されるツェナー電圧Ｖzを超えたら、パルス電源９６からメモリセル列６０（ビット線ＢＬＢ）へ電流を流すように構成される。
【数１２】
0006694275.tif 000013
【００７８】
このように、‘１’の書込みは、‘０’の書込みに対して、ゲート電圧生成回路８０の出力とメモリセル列６０との電位差が（Ｉw×ＲON）すなわち選択トランジスタ４１，４２のドレイン−ソース間電圧Ｖds分ずれており、ゲート−ソース間電圧Ｖgsの式（１０）の範囲等、それ以外については‘０’の書込みと同様である。なお、‘０’の書込みにおいても、選択しないメモリセル６があってもよい（１≦ｍ≦Ｎ−１）。図４（ａ）に示すように、‘０’の書込み、すなわちビット線ＢＬＴ側から電流Ｉwを供給すると、同じメモリセル６kの第１選択トランジスタ４１と第２選択トランジスタ４２とでソース電位Ｖｓkが（Ｉw×ＲP/AP）異なるが、同じｋ行目の可変抵抗器８によって異なるゲート電圧Ｖｇkが出力されるため、ゲート−ソース間電圧Ｖgsはほぼ一定になる。
【００７９】
磁気メモリ１０の行の数（Ｎ）と同数の可変抵抗器８を直列に接続してなる分圧回路を内蔵したゲート電圧生成回路８０により、書込みをするメモリセル６の数ｍに応じて最も高い電位（パルス電源９６の出力電圧ＶｇH，ＶｇH´）と最も低い電位（ゲート基電圧電源９８の出力電圧Ｖｇ0，Ｖｇ0´）を式（５）、式（７）、式（１６）、式（１７）に表されるように管理することで、選択、非選択にかかわらずすべてのメモリセル６の選択トランジスタ４１，４２に適正なゲート電圧Ｖｇが出力される。その結果、すべてのメモリセル６において、選択トランジスタ４１，４２をゲート破壊することなく低いＯＮ抵抗ＲONで動作させて負荷が抑えられる。また、パルス電源９６の出力がツェナーダイオード８６およびダイオード８７を経由してメモリセル列６０の電位の最も高い側に接続されているので、各メモリセル６の選択トランジスタ４１，４２がゲート破壊される虞がない。
【００８０】
すべてのメモリセル６の選択トランジスタ４１，４２において共通とするゲート−ソース間電圧Ｖgstypは、選択したすべてのメモリセル６のデータが‘０’（磁気抵抗効果素子１の抵抗値ＲP）であると仮定して設定されてもよい。この場合は、メモリセル６のデータが‘１’のときに、選択トランジスタ４１，４２のソース電位Ｖｓが上昇して、ゲート−ソース間電圧Ｖgsが減少してＯＮ抵抗ＲONが増大する。したがって、電位の上昇幅が最大である電位の最も高いメモリセル６において、選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgs´（＜Ｖgstyp）が線形領域である（Ｖgs´≧Ｖth＋Ｉw×ＲON´）ように、ゲート−ソース間電圧Ｖgstypが設定される。また、すべてのメモリセル６において、選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsは、式（３）の範囲であれば共通の値でなくてもよい。
【００８１】
磁気メモリ１０の書込みにおいては、メモリセル列６０のすべてのメモリセル６に‘１’を書込みした後に、‘０’を書込みしてもよい。また、１回目の書込みにおいてすべての行を選択せずに‘１’または‘０’を書込みする行のみを選択してもよい。また、‘０’、‘１’を、それぞれ１回で書込みしなくてもよく、例えば２n-1ずつに分けて書込みをしてもよく（ｎ：自然数）、磁気抵抗効果素子１の抵抗値ＲP，ＲAPが特に高い場合に負荷を抑制することができる。また、図１に示すように、行方向に２つ以上（図１では２つ）の磁気メモリ１０が並列に設けられている記憶装置９０においては、磁気メモリ１０，１０のそれぞれから１列ずつメモリセル列６０を選択して、同時に‘１’や‘０’をメモリセル６に書込みすることもできる。また、１回目の書込みにおいて、磁気メモリ１０の２列以上（２以上のメモリセル列６０）を選択して、これらのメモリセル列６０に並列に電流Ｉwを供給して、選択したメモリセル列６０のすべてのメモリセル６に同時に同じデータを書込みしてもよい。この場合、ゲート電圧生成回路８０は、保護抵抗８５を挟んだパルス電源９６の出力から分岐して、同時に選択したメモリセル列６０のそれぞれのビット線ＢＬＴ（またはビット線ＢＬＢ）に接続するツェナーダイオード８６およびダイオード８７を備えることが好ましい。
【００８２】
（磁気メモリの読出方法）
図５に示すメモリセル列６０のメモリセル６1，６2，６3，６4は、それぞれ‘０’、‘１’、‘１’、‘０’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲP，ＲAP，ＲAP，ＲPである。図５（ａ）において、行デコーダ９１により１行目が選択されると、左端のメモリセル６1の第１選択トランジスタ４１がＯＮ状態、第２選択トランジスタ４２がＯＦＦ状態になり、それ以外の３つのメモリセル６2，６3，６4の第１選択トランジスタ４１がＯＦＦ状態、第２選択トランジスタ４２がＯＮ状態になる。この状態で定電流源９４からメモリセル列６０に磁気抵抗効果素子１が磁化反転しない大きさの電流（定電流）Ｉrを供給すると、左端のメモリセル６1においては、電流Ｉrが第１選択トランジスタ４１と磁気抵抗効果素子１に流れ、他のメモリセル６2，６3，６4においては、第２選択トランジスタ４２に流れる。
【００８３】
また、図５（ｂ）において、行デコーダ９１により２行目が選択されると、左から２行目のメモリセル６2の第１選択トランジスタ４１がＯＮ状態、第２選択トランジスタ４２がＯＦＦ状態になり、それ以外のメモリセル６1，６3，６4の第１選択トランジスタ４１がＯＦＦ状態、第２選択トランジスタ４２がＯＮ状態になる。この状態でメモリセル列６０に供給された電流Ｉrは、左端のメモリセル６1においては第２選択トランジスタ４２に流れ、メモリセル６2においては第１選択トランジスタ４１と磁気抵抗効果素子１に流れ、残りのメモリセル６3，６4においては、再び第２選択トランジスタ４２に流れる。このように、磁気メモリ１０の読出しにおいては、書込みにおいて１つのメモリセル６を選択した場合と同じ経路で、メモリセル列６０に電流Ｉrが流れる。
【００８４】
磁気メモリ１０の読出しにおいて、定電流源９４は、一定の電流Ｉrを供給するために、その出力電圧Ｖrが、書込みにおける定電流源９５と同様に、下式（２０）に表されるようにメモリセル列６０の抵抗値ΣＲCELLkに依存する。前記した通り、読出しにおいては、１つのメモリセル６を選択した書込みと同様に電流が流れるので、メモリセル列６０の抵抗値ΣＲCELLkは、式（２）に示す書込みにおける抵抗値ΣＲCELLkについてｍ＝１としたもので、下式（２１）で表される。「ＲP/AP」は、選択したメモリセル６j（１≦ｊ≦Ｎ）に記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指し、例えば、図５（ａ）に示すようにメモリセル６1を選択したときは抵抗値ＲP、図５（ｂ）に示すようにメモリセル６2を選択したときは抵抗値ＲAPである。また、第１選択トランジスタ４１および第２選択トランジスタ４２のＯＮ抵抗ＲONは、書込み時と同様、定数として表す。
【数１３】
0006694275.tif 000014
【００８５】
したがって、磁気メモリ１０は、メモリセル列６０において、１つのメモリセル６を選択し、各メモリセル６の選択トランジスタ４１，４２のＯＮ抵抗を制御して定電流Ｉrを供給されることにより、書込みと共通の配線を用いて、選択したメモリセル６に記憶されたデータの読出しをすることができる。詳しくは、メモリセル列６０に定電流Ｉrを供給したときの定電流源９４の出力電圧Ｖrを、ビット線ＢＬＴに接続した電圧比較器９３により参照電位（閾値）Ｖrefと比較して低いか高いかで、選択したメモリセル６の磁気抵抗効果素子１の抵抗値がＲP，ＲAP、すなわちデータが‘０’、‘１’のいずれであるかが判定される。そして、メモリセル列６０において選択する行を１行ずつ切り替えることにより、各メモリセル６に記憶されたデータを読出しすることができる。
【００８６】
また、書込みと同様に、メモリセル列６０におけるすべてのメモリセル６の第１選択トランジスタ４１または第２選択トランジスタ４２を、設定したＯＮ抵抗ＲONで動作させるために、メモリセル６毎にゲート電圧Ｖｇが設定されてゲート電圧生成回路８０から出力される。すなわち、本実施形態に係る磁気メモリ１０の読出しは、‘０’の書込み（図４（ａ）参照）と同様の方法で、ただし、メモリセル列６０に電流Ｉrを供給して行う。また、読出しにおいては、選択するメモリセル６の数ｍを１に固定し（ｍ＝１）、また、メモリセル列６０に連続電流で電流Ｉrを供給する。そのため、図５に示すように、ゲート電圧生成回路８０は、パルス電源９６に代えて定電源９７が電圧ＶｇHを出力する。ゲート電圧生成回路８０のその他の構成は書込方法にて説明した通りであり、可変抵抗器８が行デコーダ９１からの第２ワード線選択トランジスタ７２への信号に連動して抵抗値が変化する。したがって、磁気メモリ１０の読出しにおいても、まず、すべてのメモリセル６の選択トランジスタ４１，４２について、ゲート−ソース間電圧Ｖgs（Ｖgstyp）を（Ｖth＋Ｖds）以上最大定格Ｖ(BR)gs未満に、すなわちＶds＝Ｉr×ＲONより下式（２２）の範囲に設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONを算出する。
【数１４】
0006694275.tif 000015
【００８７】
そして、定電流源９４の出力電圧Ｖrが下式（２３）の最大値ＶrMAXになるように、選択したメモリセル６のデータが‘１’であると仮定し、定電源９７の出力電圧ＶｇHが下式（２４）で表される。また、ゲート基電圧電源９８の出力電圧Ｖｇ0´は下式（２５）で表される。これらは、‘０’の書込みにおける式（４）、式（５）および式（７）について、電流Ｉwを電流Ｉrに、ｍを１に、それぞれ置き換えたものである。なお、ゲート基電圧電源９８については、下式（２５）および式（７）を同時に満足する出力電圧Ｖｇ0´に設定して、書込み、読出しを問わず、一定の電圧Ｖｇ0´を出力してもよい。
【数１５】
0006694275.tif 000016
【００８８】
また、書込みと同様に、選択したメモリセル６のデータが‘１’と仮定して設定したゲート−ソース間電圧Ｖgstypに基づいて出力されたゲート電圧Ｖｇkが、データが‘０’であった場合に最大定格Ｖ(BR)gsに到達しないように、定電流源９４の出力電圧Ｖrの最小値ＶrMINに基づいて設定される。読出しにおいては、選択するメモリセル６が常に１つであり（ｍ＝１）、図５（ｂ）に示すメモリセル６2を選択した場合を表した図６（ｂ）に示すように、その電位の低い側に接続されたすべての非選択のメモリセル６3，６4の第２選択トランジスタ４２については、データによってソース電位Ｖｓ3，Ｖｓ4が変化しない。したがって、定電流源９４の最小出力電圧ＶrMINは、メモリセル列６０において電位の最も低い側のメモリセル６Nを選択し、かつそのデータが‘０’であった場合の出力電圧であり、下式（２６）で表される。このような場合を想定して、メモリセル６毎の選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgs´およびＯＮ抵抗ＲON´が、シミュレーションによって算出される。このときの、電位の最も高い側のメモリセル６1の第２選択トランジスタ４２のゲート電圧Ｖｇ1（＝ＶｇH）について、ソース電位Ｖｓ1（＝ＶrMIN−Ｉr×ＲON´）との電位差が最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（２７）を満足するように設定される。
【数１６】
0006694275.tif 000017
【００８９】
また、ツェナーダイオード８６のツェナー電圧Ｖzは、式（１３）に基づいて、下式（２８）を満足するように設定され、式（１３）も同時に満足する場合は、書込み時と同じツェナーダイオード８６を適用することができる。読出しにおいては、定電源９７の出力電圧ＶｇHは、定電流源９４の出力電圧Ｖrとの差がツェナーダイオード８６のツェナー電圧Ｖzを超えると、メモリセル列６０に供給される電流Ｉrが増大して判定が困難になるので、特に最大定格Ｖ(BR)gsに対して十分なマージンを有して設定されることが好ましい。
【数１７】
0006694275.tif 000018
【００９０】
磁気メモリ１０の読出しにおいては、メモリセル列６０に配列されたメモリセル６の数Ｎが多くなると、メモリセル列６０の抵抗値ΣＲCELLkが増大するために、変化量（ΔＲP）に対して、抵抗値ΣＲCELLkの変化率（ΔＲP／ΣＲCELLk）が低下する。その結果、読出しの精度が低下し、あるいは読出しを可能にするために電流Ｉrを大きくする必要が生じる。なお、磁気メモリ１０においては、選択したメモリセル６のデータが‘０’の場合に、‘１’の場合と比較して、このメモリセル６の磁気抵抗効果素子１の抵抗値ＲPだけでなく、一部のメモリセル６の選択トランジスタ４１，４２についても低いＯＮ抵抗ＲON´になる。そのため、選択したメモリセル６のデータによるメモリセル列６０の抵抗値ΣＲCELLkの変化量は、磁気抵抗効果素子１の抵抗値の変化量ΔＲPよりも大きい。ただし、ここではＯＮ抵抗ＲONで一定であると仮定して、以下の通り、メモリセル列６０の抵抗値ΣＲCELLkの変化率について検証する。
【００９１】
例えば、ＣＰＰ−ＧＭＲ素子はＭＲ比が高いもので数％程度であり、これを磁気抵抗効果素子１に適用した場合、メモリセル列６０の抵抗変化率は次のように算出される。磁気抵抗効果素子１について、ＭＲ比５％（ΔＲP／ＲP＝０．０５）と仮定し、さらに抵抗値ＲPが選択トランジスタ４１，４２のＯＮ抵抗ＲONの１／２（０．５ＲON＝ＲP）であると仮定すると、メモリセル列６０の抵抗変化率は、Ｎ＝１６で０．１５％、Ｎ＝３２で０．０７７％になる。これに対して、選択トランジスタ４１，４２のＯＮ抵抗ＲONを半減させて、すなわち磁気抵抗効果素子１の抵抗値ＲPと同値（ＲON＝ＲP）にすると、メモリセル列６０の抵抗変化率は、Ｎ＝１６で０．２９％、Ｎ＝３２で０．１５％、Ｎ＝６４で０．０７７％と、ほぼ２倍になる。
【００９２】
このように、本実施形態に係る磁気メモリ１０において、読出し用の電流Ｉrを大きくすることなく高精度に読出しをするためには、ＭＲ比の高い磁気抵抗効果素子１を適用したり、メモリセル列６０に配列されるメモリセル６の数Ｎを低減すること以外に、選択トランジスタ４１，４２を、面積を大きく設計する等してＯＮ抵抗ＲONを低減すればよい。これらの設計は、書込みのための式（１１）を満足する磁気メモリ１０の設計と併せて行われる。
【００９３】
本実施形態に係る磁気メモリ１０においては、ＭＲ比が高く、かつＯＮ抵抗ＲONの５倍程度またはそれよりも抵抗の高いＴＭＲ素子を磁気抵抗効果素子１に適用することによって、読出しの精度を高くすることもできる。一方で、ＴＭＲ素子は抵抗値ＲP，ＲAPが高いので、磁気抵抗効果素子１に適用されると、書込みにおいて、メモリセル列６０の抵抗値ΣＲCELLkが高くなって負荷が増大し（式（２）参照）、さらに抵抗値の変化量ΔＲPが大きいので、式（１１）を満足するために、メモリセル列６０に配列するメモリセル６の数Ｎが少なく制限される場合がある。一方で、ＴＭＲ素子は反転電流密度が小さく電流Ｉwを低減することができるため、負荷等がある程度は相殺される。
【００９４】
図５においては、電流Ｉrがビット線ＢＬＴの側からメモリセル列６０に供給されているが、電流Ｉrの向きは逆でもよい。この場合は、図４（ｂ）に示す‘１’の書込みと同様に、ゲート電圧生成回路８０の定電源９７やツェナーダイオード８６等の接続箇所を入れ替える。また、定電源９７の出力電圧ＶｇHが最大定格Ｖ(BR)gsに対して十分なマージンを有して設定することができ、選択トランジスタ４１，４２が破壊される虞のない場合は、ゲート電圧生成回路８０は、ツェナーダイオード８６およびダイオード８７を経由して定電流源９４の正（＋）に接続しなくてもよい。具体的には、電流Ｉrが十分に小さいことにより定電流源９４の出力差（ＶrMAX−ＶrMIN）が小さい、選択トランジスタ４１，４２の最大定格Ｖ(BR)gsが大きい、等の場合が挙げられる。
【００９５】
また、図５では、１つのメモリセル列６０を示して、メモリセル６を１つずつ読出しする方法を説明したが、記憶装置９０は、磁気メモリ１０から選択した１行における２以上のメモリセル６を並行して読出しすることもできる。詳しくは、記憶装置９０は、書込／読出電流回路９が２以上の定電流源９４を内蔵し（図示せず）、列デコーダ９２により磁気メモリ１０の２以上の列を選択して、これらの列毎にビット線ＢＬＴ，ＢＬＢを定電流源９４に接続し、それぞれのメモリセル列６０に電流Ｉrを供給しながら、選択した１行の各メモリセル６を、各列のビット線ＢＬＴに接続した電圧比較器９３（図１参照）により読出しすることができる。このとき、ゲート電圧生成回路８０は、ツェナーダイオード８６およびダイオード８７を接続する場合には、書込方法にて説明したように、同時に選択したメモリセル列６０毎（定電流源９４毎）に備えることが好ましい。
【００９６】
磁気メモリ１０の書込みおよび読出しにおいては、ゲート電圧生成回路８０の分圧回路によらずに、各行のゲート電圧Ｖｇを個別にシミュレーションで算出して出力してもよい。具体的には、メモリセル６毎に、選択トランジスタ４１，４２の想定されるソース電位Ｖｓの最小値およびドレイン電位Ｖｄの最大値を、当該メモリセル６の行アドレス、およびメモリセル列６０において負の側に配列されたメモリセル６の内の選択された数に基づいて算出し、最大定格Ｖ(BR)gsに到達せずに線形領域で動作させるゲート電圧Ｖｇを設定する。
【００９７】
〔空間光変調器〕
本発明の第１実施形態に係る磁気メモリは、磁気抵抗効果素子の磁化自由層に磁気光学材料を適用することにより、磁気抵抗効果素子を光変調素子とする反射型の空間光変調器に適用することができる（特許文献３，４参照）。空間光変調器とする磁気メモリ１０は、図２において、磁気抵抗効果素子１の上面に接続する配線５１の抵抗接続層５１ｂをＩＴＯ，ＩＺＯ等の透明電極材料で形成する。そして、磁気抵抗効果素子１について、上側に磁化自由層３を配置し、平面視形状における一辺の長さを入射光の回折限界（波長の１／２程度）以上とする。ただし、スピン注入磁化反転素子である磁気抵抗効果素子１は、平面視サイズが大きくなると磁化反転し難くなるため、画素を大きくする場合には、２個以上が一対の配線５１，５２に並列に接続されて設けられてもよい（図示せず）。磁気メモリ１０を空間光変調器として動作させる、すなわち所定の光変調素子の明暗（磁気抵抗効果素子の‘１’、‘０’）を設定するための構成は、図１に示す記憶装置９０と同様である。ただし、読出しによる書込みエラーの検出をしないのであれば、書込／読出電流回路９の定電流源９４および電圧比較器９３、ならびにゲート電圧生成回路８０の定電源９７は不要である。また、読出しをしない場合には、磁気抵抗効果素子１に抵抗の低いＣＰＰ−ＧＭＲ素子を適用して、メモリセル列６０のメモリセル６の数を多くすることができる。さらにこの場合には、磁気抵抗効果素子１の中間層２に反射率の高いＡｇを適用することが好ましく、これにより光の取出し効率の高い空間光変調器が得られる。
【００９８】
（光変調素子の動作）
本実施形態に係る磁気メモリにおける磁気抵抗効果素子の、光変調素子としての動作を、図３（ａ）、（ｂ）を参照して説明する。上方から配線５１（抵抗接続層５１ｂ）を透過して磁気抵抗効果素子１に入射した光は、中間層２または配線５２（抵抗接続層５２ａ）により反射し、再び配線５１を透過して上方へ出射する。その際、磁性体である磁化自由層３の磁気光学効果（カー効果）により、光はその偏光面が回転（旋光）して出射する。さらに、磁性体の磁化方向が１８０°異なると、当該磁性体の磁気光学効果による旋光の向きは反転する。したがって、図３（ａ）、（ｂ）にそれぞれ示す、磁化自由層３の磁化方向が互いに１８０°異なる磁気抵抗効果素子１における旋光角は＋θk，−θkで、互いに逆方向に偏光面が回転する。なお、旋光角＋θk，−θkは、磁化自由層３での１回の反射による旋光（カー回転）に限られず、例えば磁気抵抗効果素子１における多重反射により累積された角度も含める。
【００９９】
本発明の第１実施形態に係る不揮発性メモリは、不揮発性記憶素子として磁気抵抗効果素子を備えた磁気メモリ（ＭＲＡＭ）として説明したが、抵抗変化型メモリ（ＲｅＲＡＭ）とすることもできる（図示せず）。また、本実施形態に係る不揮発性メモリは、ユニポーラ（単極性）駆動型のような電流の大小によって磁化方向や抵抗値を変化させる不揮発性記憶素子を適用することもできる。このような不揮発性メモリは、書込みにおいて、電流の向きに代えて、電流の大きさを２段階に切り替えて供給することにより、‘１’、‘０’のデータが書込みされる。
【０１００】
〔第１実施形態の変形例〕
本発明の第１実施形態に係る磁気メモリは、特に空間光変調器に適用される場合に、磁気抵抗効果素子（光変調素子）に並設デュアルピン構造のスピン注入磁化反転素子を適用してもよい（特許文献５参照）。以下、空間光変調器に適用される、本発明の第１実施形態の変形例に係る磁気メモリについて、図７、図８、および図９を参照して説明する。第１実施形態（図１〜５参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１０１】
本発明の第１実施形態の変形例に係る空間光変調器（不揮発性メモリ）１０は、画素（メモリセル）６の光変調素子（不揮発性記憶素子）１Ａ以外が、第１実施形態に係る磁気メモリ１０と同様の構成で、第１実施形態と同一の等価回路（図１参照）で表される。したがって、空間光変調器１０、画素６等の符号は、第１実施形態に係る磁気メモリ１０、メモリセル６等と同じ符号を付す。そして、本変形例に係る空間光変調器１０は、図７に示すように、第１実施形態（図２参照）と同様に、画素６が、基板４０Ａの表層に形成された選択トランジスタ４１，４２に配線５１，５２で光変調素子１Ａを接続してなる。図７では、図２と同様に、左から順に、画素列６０におけるビット線ＢＬＴから１、２行目の画素６，６を簡略化して示し、ワード線ＷＬＴ，ＷＬＢを省略し、また、空白部分に絶縁層を設けている。また、基板４０Ａは、隣り合う画素６，６のビット線ＢＬＴ側の画素６の第２選択トランジスタ４２のドレイン４ｄ2とビット線ＢＬＢ側の画素６の第１選択トランジスタ４１のソース４ｓ1とを１つのｎ+拡散層（図中、符号４ｄ2／ｓ1を付す）で共有した構造であり、第１実施形態に係る磁気メモリ１０の基板４０（図２参照）と同一の等価回路で表される。以下、光変調素子１Ａの構造について説明する。
【０１０２】
（光変調素子）
光変調素子１Ａは並設デュアルピン構造のスピン注入磁化反転素子であり、図８（ａ）、（ｂ）に示すように、膜面方向に離間して並んだ２つの磁化固定層１１，１２を備え、その上に中間層２１，２２を挟んで１つの磁化自由層３を積層して備え、断面形状が上下反転した凹字型である。磁化固定層１１，１２は第１実施形態における磁気抵抗効果素子１の磁化固定層１１と、中間層２１，２２は磁気抵抗効果素子１の中間層２と、それぞれ同様の構造である。ただし、磁化固定層１１と磁化固定層１２は、互いに逆向きの磁化方向に固定されるために、保磁力が磁化自由層３の保磁力Ｈcfよりも十分に大きくかつ互いに異なるような材料で形成されている、または、一方がＲｕ等の交換結合膜を挟まれた積層構造からなる。また、光変調素子１Ａは、２つのスピン注入磁化反転素子が、厚さ数十ｎｍ以下の磁化自由層３のみで直列に接続された構成であるので、全体の抵抗値が第１実施形態における磁気抵抗効果素子１の２倍以上になる。したがって、空間光変調器１０において後記するように書込みエラーの検出をしない場合は特に、光変調素子１Ａは、中間層２１，２２が共に非磁性金属で形成されることが好ましい。
【０１０３】
光変調素子１Ａは、磁化固定層１１／中間層２１／磁化自由層３、磁化固定層１２／中間層２２／磁化自由層３の各３層からなる２つのスピン注入磁化反転素子を磁化自由層３で接続した構成である。すなわち、光変調素子１Ａは、これら３層が積層された各領域がスピン注入磁化反転素子として機能するので、これらの平面視形状がスピン注入磁化反転素子として好適なものであればよい。一方、光変調素子１Ａは、磁化固定層１１／中間層２１／磁化自由層３、磁化固定層１２／中間層２２／磁化自由層３の２つのスピン注入磁化反転素子同士の間隔、すなわち磁化自由層３単層のみで構成される領域の長さ（図８における横方向長）は特に規定されない。したがって、光変調素子１Ａは、この間隔を長く形成して、図８における横方向に大きくすることができる。例えば、光変調素子１Ａは、磁化固定層１１／中間層２１、磁化固定層１２／中間層２２を磁化反転に好適なサイズの各１００ｎｍ×４００ｎｍに形成し、全体すなわち磁化自由層３の平面視サイズを４００ｎｍ×４００ｎｍに形成して、光変調素子に好適なサイズにすることができる。空間光変調器１０は、さらに画素６を大きくするために、２個以上の光変調素子１Ａを図８における紙面垂直方向に並べて、一対の配線５１，５２に並列に接続して設けてもよい（図示せず）。
【０１０４】
図８（ｃ）、（ｄ）に示すように、光変調素子１Ａは、磁化固定層１１，１２に接続した配線５１，５２（一対の端子ｐ１，ｐ２）を介して、定電流源９５から向きを変えて電流Ｉwを供給されることにより、磁化自由層３の磁化方向が反転する。したがって、光変調素子１Ａは、図３に示す磁気抵抗効果素子１と同じく、一対の端子を介して電流を供給される不揮発性記憶素子であるといえる。さらに、光変調素子１Ａは、電流経路上における磁化自由層３の両側に、磁化方向が異なる２つの磁化固定層１１，１２を備えることにより、磁化自由層３に、一方の磁化固定層から注入されるスピンの偏った電子が他方の磁化固定層に弁別されて留まり、安定した磁化反転動作をする。また、光変調素子１Ａは、磁化固定層１１，１２が積層された領域同士の間を含めた磁化自由層３の全体が磁化反転するため、前記した通り、磁化固定層１１，１２等をスピン注入磁化反転に好適な平面視サイズに抑えつつ、磁化自由層３を大きく形成して、画素６の開口率の高い空間光変調器を得ることができる。
【０１０５】
光変調素子１Ａは、下側（磁化固定層１１，１２）に一対の端子の両方を有するので、これを備える本変形例に係る空間光変調器１０の画素６は、図７に示すように、配線５１，５２が、同じ高さに設けられた抵抗接続層５１ａ，５２ａで光変調素子１Ａ（磁化固定層１１，１２）の下面に接続する。したがって、画素６は、光変調素子１Ａの上面すなわち磁化自由層３の上に配線を接続する必要がなく、透明電極材料が不要である。なお、図７において、光変調素子１Ａは、磁化固定層１１を左側に、磁化固定層１２を右側にして配置されている。また、図７において、画素６、特に配線５１，５２は図２と同様に簡略化して表されるが、画素６のレイアウト設計上、例えば抵抗接続層５１ａ，５２ａを中継層として、図２の層間部５１ｄおよびその上の抵抗接続層５１ｂのように層を増やしてもよい。
【０１０６】
（空間光変調器の製造方法）
本変形例に係る空間光変調器１０は、第１実施形態に係る磁気メモリ１０と同様に、Ｓｉ基板の表層にＭＯＳＦＥＴで選択トランジスタ４１，４２を形成して基板４０Ａを製造する工程、ワード線ＷＬＴ，ＷＬＢおよび配線５１，５２、ならびにこれらの間を埋める絶縁層を形成する工程を行い、その後に、光変調素子１Ａおよび光変調素子１Ａ，１Ａ間を埋める絶縁層を形成する工程を行って製造することができる。以下、光変調素子１Ａを形成する方法の一例を説明する。
【０１０７】
表面、すなわち配線５１，５２の抵抗接続層５１ａ，５２ａ、およびこれらの間を埋める絶縁層を平坦化処理し、その上に、光変調素子１Ａの下地膜、磁化固定層１１，１２、および中間層２１，２２までの合計の厚さに合わせた絶縁膜を成膜する。絶縁膜上に磁化固定層１１の形状を空けたレジストパターンを形成し、絶縁膜をエッチングして抵抗接続層５１ａを露出させる。このとき、反応性イオンエッチング（ＲＩＥ）のような比較的加工ダメージの少ない方法を適用し、金属電極材料からなる抵抗接続層５１ａに対して絶縁膜（例えばＳｉＯ2、Ｓｉ窒化物）のエッチング選択性の高い条件でエッチングすることが好ましい。このような方法により、エッチングで形成される絶縁層の側壁の立ち上がりに丸みが残らないようにオーバーエッチングを施しても、抵抗接続層５１ａまでエッチングされることがなく、エッチング面が抵抗接続層５１ａ上の絶縁膜の成膜前の表面に揃えられる。この上から、下地膜、磁化固定層１１、中間層２１を連続して成膜、積層し、レジストパターンを除去する（リフトオフ）。これにより、抵抗接続層５１ａ上に磁化固定層１１／中間層２１が形成され、その周囲を絶縁膜で埋められた状態になる。
【０１０８】
次に、前記と同様に、磁化固定層１２の形状を空けたレジストパターンを形成し、絶縁膜をエッチングして抵抗接続層５２ａを露出させ、下地膜、磁化固定層１２、中間層２２を連続して成膜、積層し、レジストパターンを除去する（リフトオフ）。これにより、抵抗接続層５１ａ上に磁化固定層１１／中間層２１が、抵抗接続層５２ａ上に磁化固定層１２／中間層２２が、それぞれ形成され、その周囲を絶縁膜（絶縁層）で埋められ、かつ表面の中間層２１，２２および絶縁層が平坦な状態になる。
【０１０９】
中間層２１，２２および絶縁層の上に、磁化自由層３、保護膜を連続して成膜する。このとき、中間層２１，２２と磁化自由層３との密着性を得るために、スパッタ装置にて、磁化自由層３を成膜する前に、Ａｒ，Ｋｒ等のプロセスガスのイオンやプラズマによるクリーニングを中間層２１，２２等の表面に行うことが好ましい。保護膜上に光変調素子１Ａの形状のレジストパターンを形成し、保護膜および磁化自由層３をエッチングして、光変調素子１Ａを形成する。その上から絶縁膜を成膜し、レジストマスクをその上の絶縁膜ごと除去して（リフトオフ）、空間光変調器１０が得られる。
【０１１０】
このように、光変調素子１Ａは、平面視形状の異なる磁化固定層１１，１２および中間層２１，２２と、磁化自由層３とを分けて形成することにより得られる。また、磁化固定層１１と磁化固定層１２を、その上の中間層２１，２２と共に分けて成膜することにより、保磁力の異なる磁性材料あるいは一方に交換結合膜を備えた構造とすることができ、さらに中間層２１，２２を磁化固定層１１，１２の製造時における保護膜にする。なお、磁化固定層１１，１２を構成する磁性材料を同時に（一体に）成膜して、一方の領域にのみイオンを照射することにより保磁力を低減することもできる（特開２０１３−２５７４３７号公報参照）。
【０１１１】
また、前記と同様に選択トランジスタ４１，４２、配線、および絶縁層を形成して表面を平坦化処理した基板に、別の基板（図示せず）上に形成した光変調素子１Ａを貼り合わせてもよい。この場合、光変調素子１Ａは、透明基板上に、磁化自由層３を下にして形成され、さらに抵抗接続層５１ａ，５２ａに接合するために、これらの形状に合わせた金属膜を磁化固定層１１，１２上に形成する。
【０１１２】
（空間光変調器の初期設定）
本変形例に係る空間光変調器１０は、第１実施形態と同様に外部磁界を印加して、すべての画素６の光変調素子１Ａの磁化固定層１１，１２の磁化方向をそれぞれ所定の向きに揃える。前記した通り、磁化固定層１１と磁化固定層１２は互いに異なる磁化方向に固定されるために、次の手順で初期設定を行う。まず、磁化固定層１１，１２の保磁力の大きい方（磁化固定層１１とする）よりもさらに大きな磁界を印加して、磁化固定層１１，１２を共に同じ磁化方向に揃える。次に、磁化固定層１１の保磁力よりも小さくかつ磁化固定層１２の保磁力よりも大きな磁界を逆向きに印加して、磁化固定層１２のみの磁化方向を磁化固定層１１と逆向きに揃える。あるいは、磁化固定層１１，１２の一方が交換結合膜を備えた異なる積層構造である場合は、磁化固定層１１，１２の両方の保磁力よりも大きな磁界を印加しながら、真空中で２００℃程度の熱処理をすることにより、前記磁界印加の１回（１段階）で初期設定を行うことができる。
【０１１３】
光変調素子１Ａは、前記した通り、２つのスピン注入磁化反転素子を磁化自由層３で接続した構成であり、磁化自由層３の磁化反転により、それぞれのスピン注入磁化反転素子の抵抗値が変化する。しかしながら、図８（ａ）、（ｂ）に示すように、光変調素子１Ａにおいては、常に、前記２つのスピン注入磁化反転素子の一方の磁化方向が平行で他方が反平行であるので、これらの和である一対の端子ｐ１，ｐ２（配線５１，５２）間の抵抗値は実質的に変化しないことになる。したがって、正確には、光変調素子１Ａは、図１の等価回路図に示す磁気抵抗効果素子１のような可変抵抗器にはならない。そこで、光変調素子１Ａを搭載した本変形例に係る空間光変調器１０について、書込みエラーの検出をしたり、第１実施形態のように記憶装置に適用するためには、光変調素子１Ａの２つのスピン注入磁化反転素子の抵抗値が互いに大きく異なるように、一方をＣＰＰ−ＧＭＲ素子に、他方をＴＭＲ素子にする、すなわち、例えば中間層２１を非磁性金属膜で、中間層２２を絶縁膜で形成すればよい（特許文献５参照）。
【０１１４】
図７に示す第１実施形態の変形例に係る空間光変調器１０において、書込みエラーの検出をしない場合には、光変調素子に、磁性体を細線状に形成した磁性細線を備えた磁壁移動素子を適用することができる（特許文献２参照）。磁性細線は、その細線方向に区切る磁壁が生成している状態において、細線方向に電流が供給されると、電流と逆向きに磁壁が移動するため、磁壁が移動した領域で磁化方向が変化する。
【０１１５】
図９に示すように、光変調素子１Ａ2は、細線状の磁性細線３Ａが、細線方向に離間した２つの磁化固定層１１，１２上に積層されてなる。したがって、光変調素子１Ａ2は、光変調素子１Ａ（図８参照）から、中間層２１，２２を除いた構造であるといえ、断面形状が光変調素子１Ａと同様に上下反転した凹字型である。あるいは、光変調素子１Ａ2は、光変調素子１Ａの中間層２１，２２に代えて、磁化固定層１１，１２とその直上の領域の磁性細線３Ａとを磁気的に結合させるＲｕ，Ｔａ等の非磁性金属膜を備えていてもよい。そして、光変調素子１Ａ2は、光変調素子１Ａと同様に、磁化固定層１１，１２の下面に接続した配線５１，５２（一対の端子ｐ１，ｐ２）から向きを変えて電流を供給されることにより、磁性細線３Ａの磁化方向が反転する。したがって、光変調素子１Ａ2を備えた空間光変調器の画素は、図７に示す第１実施形態の変形例と同じ構造になる。また、光変調素子１Ａ2を備えた空間光変調器は、中間層の成膜を除いて、前記変形例に係る空間光変調器１０と同様の方法で製造することができる。ただし、後記するように、光変調素子１Ａ2においては、磁性細線３Ａの一部の領域のみが磁化反転する。以下、光変調素子１Ａ2の構造について説明する。
【０１１６】
（光変調素子）
磁性細線３Ａは、光変調素子１Ａの磁化自由層３と同様の磁性材料を適用することができる。また、光変調素子１Ａ2においては、スピン注入磁化反転ではなく、磁性細線３Ａ中の磁壁移動により磁化方向が反転するため、磁性細線３Ａが、図９における横方向を細線方向とする細線状に形成される。詳しくは、磁性細線３Ａは、細線方向にのみ磁区が分割され易いように、厚さ７０ｎｍ以下、幅（細線幅、図９における紙面垂直方向長）３００ｎｍ以下であることが好ましく、厚さおよび幅に対して十分に長い細線状に形成される。なお、前記よりも厚さや幅の大きい磁性細線は、幅方向等にも磁区が分割されて複数形成され易いが、外部磁界を印加することで、細線方向にのみ磁区が分割された状態にすることができる。磁性細線３Ａは、下側に磁化固定層１１，１２が設けられていない細線方向中央部（磁化反転領域３SW）に限定して磁化反転するため、この領域の長さが入射光の回折限界以上であることが好ましい。また、磁性細線３Ａは、幅が入射光の回折限界以上であることが好ましく、また、厚い程カー回転角が大きいが、前記した通り、磁区が幅方向等にも磁区が分割され易くなる。また、磁性細線３Ａの厚さと幅の積に比例して書込みに必要な電流Ｉwが大きくなる。したがって、空間光変調器１０は、画素６をより大きくするために、２個以上の光変調素子１Ａ2を磁性細線３Ａの細線幅方向に並べて、一対の配線５１，５２に並列に接続して設けてもよい（図示せず）。
【０１１７】
磁化固定層１１，１２は、光変調素子１Ａの磁化固定層１１，１２と同様の磁性材料を適用することができる。光変調素子１Ａ2において、磁化固定層１１，１２は、磁性細線３Ａの両端近傍の領域における磁化方向を固定するために下面に接続される。したがって、磁化固定層１１，１２は、それぞれ磁化方向が保持される形状（平面視サイズおよび厚さ）、かつその直上の領域において、磁性細線３Ａを当該磁化固定層１１，１２と一体に同じ磁化方向に固定する厚さとし、平面視で磁性細線３Ａの外側へ、細線方向や幅方向に張り出して大きく形成されていてもよい。
【０１１８】
光変調素子１Ａ2は、磁性細線３Ａに一定以上の電流密度（細線方向に垂直な断面における電流密度）の電流Ｉwを細線方向に供給されることで、磁性細線３Ａ中を磁壁が電流Ｉwと逆向きに移動して、磁性細線３Ａの磁壁が移動した領域における磁化方向が反転する。ただし、磁性細線３Ａにおいて、磁化固定層１１，１２の直上の領域は、それぞれ磁化固定層１１，１２と磁気的に結合しているために、磁化固定層１１，１２と同じ磁化方向に固定される。図９に示すように、光変調素子１Ａ2において、磁化固定層１１，１２が互いに逆向きの磁化方向に固定されているため、磁性細線３Ａは、磁化固定層１１，１２の直上の２つの領域における磁化方向が互いに逆向きになる。したがって、磁性細線３Ａは、前記２つの領域に挟まれた磁化反転領域３SWに、常に磁壁を有する。
【０１１９】
図９（ａ）に示す、磁性細線３Ａが、磁化反転領域３SWにおいて磁化方向が上向きで、磁化固定層１１の直上の領域との境界に磁壁が生成している状態で、図９（ｃ）に示すように、定電流源９５の「−」を電極５１に、「＋」を電極５２に接続して、磁化固定層１２側から電流Ｉwを供給する。すると、磁性細線３Ａにおいて、磁化固定層１１側から磁化固定層１２側へ（図９（ｃ）において右向きに）流れる電子ｄDにより、磁壁が細線方向に沿って右へ移動して、それに伴い磁壁の左側の下向きの磁化方向の磁区が右へ伸長し、すなわち磁化反転領域３SWにおいて左側から、磁化方向が下向きに磁化反転する。ただし、磁化固定層１２の直上の領域においては、磁化固定層１２により磁化方向が上向きに固定されているために磁化反転せず、電流Ｉwの供給中であっても磁化反転領域３SWの右端で磁化反転が終了し、磁化固定層１２の直上の領域との境界で磁壁が静止する（図９（ｂ）参照）。反対に、図９（ｂ）に示す、磁性細線３Ａが磁化反転領域３SWにおいて磁化方向が下向きの状態で、図９（ｄ）に示すように、定電流源９５の「＋」を電極５１に、電極５２に「−」を接続して、磁化固定層１１側から電流Ｉwを供給する。すると、磁性細線３Ａ中を、左向きに流れる電子ｄUにより、磁壁が、磁化反転領域３SWの右端（磁化固定層１２の直上の領域との境界）から左端まで移動して、磁化反転領域３SWにおける磁化方向が上向きに磁化反転する（図９（ａ）参照）。
【０１２０】
このように、光変調素子１Ａ2は、磁性細線３Ａの両端近傍が磁化固定層１１，１２により磁化方向を固定されているために、電流Ｉwの電流密度や供給時間にかかわらず、磁壁が端まで到達して消失することがなく、安定して磁化反転領域３SWにおける磁化方向を反転させることができる。したがって、光変調素子１Ａ2は、磁気抵抗効果素子１や光変調素子１Ａと同様に、磁性細線３Ａに磁気光学材料を適用して、空間光変調器の光変調素子とすることができる。なお、電流Ｉwは、スピン注入磁化反転素子である磁気抵抗効果素子１等と同様に、直流パルス電流として供給することが好ましく、磁壁の移動距離すなわち磁化反転領域３SWの細線方向長さに応じて、供給時間（パルス電流のピーク期間およびパルス数）を設定すればよい。
【０１２１】
光変調素子１Ａ2において、磁壁移動により磁化反転する磁性細線３Ａは、スピン注入磁化反転素子である磁気抵抗効果素子１や光変調素子１Ａの磁化自由層３よりも厚く形成することができるので、カー回転角を大きくして、コントラストのよい空間光変調器を構成することができる。さらに、光変調素子１Ａ2は、磁性細線３Ａを厚く形成することで、電極５１，５２（端子ｐ１，ｐ２）間の抵抗値ＲPを光変調素子１Ａよりも低くすることができる。また、スピン注入磁化反転が膜面垂直方向に供給される電流の、すなわち平面視における電流密度に依存するのに対して、磁壁移動は、移動方向である細線方向に供給される電流の電流密度に依存するため、光変調素子１Ａ2は、書込み用の電流Ｉwがスピン注入磁化反転よりも小さい傾向になる。
【０１２２】
なお、光変調素子１Ａ2や、光変調素子１Ａ（図８参照）の配線５１，５２間の抵抗値が磁化反転により変化しないもの（ΔＲP＝０Ω）を搭載した空間光変調器は、書込み（図４参照）において定電流源９５の出力電圧Ｖwが変化しない。すなわち、すべての画素６において、選択トランジスタ４１，４２のソース電位が変化しないので、一定のゲート電圧Ｖｇに対するゲート−ソース間電圧Ｖgsも変化しない。そのため、ゲート電圧生成回路８０の可変抵抗器８の構成が式（１４）を満足し、各画素６の選択トランジスタ４１，４２の共通のゲート−ソース間電圧Ｖgs（Ｖgstyp）が式（３）を満足すればよい。そして、式（５）、式（７）、式（１６）、式（１７）に表されるように、このゲート−ソース間電圧Ｖgstypに基づいて、パルス電源９６の出力電圧ＶｇH，ＶｇH´およびゲート基電圧電源９８の出力電圧Ｖｇ0´，Ｖｇ0を設定することができる。したがって、式（１１）に表されるように選択トランジスタ４１，４２の最大定格Ｖ(BR)gsを大きく設計する等の必要がなく、また、読出しのための抵抗値の変化率（ΔＲP／ΣＲCELLk）を確保する必要がない。このような空間光変調器は、書込みにおける負荷の許容範囲内であれば、画素列６０に画素６の数Ｎを多く配列することができる。
【０１２３】
以上のように、本発明の第１実施形態に係る磁気メモリ、およびその変形例に係る空間光変調器によれば、電流を大きくせずに複数のメモリセルに並行して書込みをすることができるため、書込みが高速化され、かつ１回の書込みにおける電流を大きくする必要がないので、消費電流を低減することができる。
【０１２４】
〔第２実施形態〕
本発明の第１実施形態に係る磁気メモリは、メモリセルに２個のトランジスタを備えるために、従来の選択トランジスタ型の磁気メモリの１Ｔ１Ｒ型のメモリセル（図４３、図４４参照）の２倍の面積を要する。以下、メモリセルを大きくすることなく、第１実施形態と同様にメモリセルを直列に接続してなる本発明の第２実施形態に係る磁気メモリについて、図１０〜１３を参照して説明する。第１実施形態およびその変形例（図１〜９参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１２５】
図１０に示すように、本発明の第２実施形態に係る磁気メモリ１０Ａは、第１実施形態（図１参照）と同様に、記憶装置９０Ａのサブブロックメモリとして２つ搭載され、メモリセル６Ａを２次元配列して備える。
【０１２６】
磁気メモリ１０Ａのメモリセル６Ａは、第１実施形態と同様に、環状の回路を形成してその２箇所に入出力端子を有し、列方向に隣り合うメモリセル６Ａ同士で接続する。そして、メモリセル６Ａは、この回路上に、１個の磁気抵抗効果素子１と１個の選択トランジスタ４２を並列に接続されるように備える。すなわちメモリセル６Ａは、第１実施形態のメモリセル６から第１選択トランジスタ４１を削除した構成を有する。したがって、磁気メモリ１０Ａは、行方向に配列するメモリセル６Ａ，６Ａ，…，６Ａの選択トランジスタ４２のゲート４ｇ2に入力するワード線ＷＬＢを１本のみ備える。また、第１実施形態と同様に、直列に接続して列方向に配列されたメモリセル６Ａの一群をメモリセル列６０Ａと称する。
【０１２７】
記憶装置９０Ａは、本実施形態に係る磁気メモリ１０Ａ，１０Ａを備え、さらに磁気メモリ１０Ａの駆動回路として、磁気メモリ１０Ａ，１０Ａの行毎に設けられたワード線選択トランジスタ７２と、磁気メモリ１０Ａ，１０Ａ全体の列毎に設けられたビット線選択トランジスタ７３，７４および電圧比較器９３と、磁気メモリ１０Ａ，１０Ａのそれぞれの列（メモリセル列６０Ａ）毎に設けられたメモリセル列駆動トランジスタ４３と、行デコーダ９１Ａと、列デコーダ９２と、書込／読出電流回路９と、ゲート電圧生成回路８０Ａと、を備える。すなわち、記憶装置９０Ａは、第１実施形態に係る磁気メモリ１０，１０を備える記憶装置９０（図１参照）から、第１ワード線選択トランジスタ７１を削除し、メモリセル列駆動トランジスタ４３を追加した構成を有する。メモリセル列駆動トランジスタ４３は、メモリセル６Ａが、少なくとも磁気抵抗効果素子１を経由して常に電流が流れる回路を形成していることから、選択した（駆動させる）メモリセル列６０Ａに限定的に電流を供給するために設けられる。メモリセル列駆動トランジスタ４３は、メモリセル列６０Ａの一端、ここではビット線ＢＬＴ側に接続され、選択トランジスタ４２と同様の構成とすることができる。そして、行デコーダ９１Ａは、磁気メモリ１０Ａの１列以上を選択すると共に、この行を含む磁気メモリ１０Ａを選択して、選択した行のワード線選択トランジスタ７２と、選択した磁気メモリ１０Ａのメモリセル列駆動トランジスタ４３とを駆動する。
【０１２８】
本実施形態に係る磁気メモリ１０Ａは、メモリセル列６０Ａにおいて、メモリセル６Ａのそれぞれの選択トランジスタ４２が直列に接続されている。そのため、一例として図１１に示すように、磁気メモリ１０Ａのメモリセル列６０Ａにおいては、選択トランジスタ４２のドレイン４ｄ2が隣のメモリセル６Ａの選択トランジスタ４２のソース４ｓと一体のｎ+拡散層（図中、符号４ｓ／ｄを付す）に形成され、基板４０Ｂの表層に、連続したＭＯＳＦＥＴで形成されている。さらに、メモリセル列６０Ａのビット線ＢＬＴの側の端（図１１における左端）の選択トランジスタ４２に、ゲート４ｇ3とその両側のｎ+拡散層（４ｄ3，４ｓ／ｄ）で形成された、メモリセル列駆動トランジスタ４３が接続されている。磁気メモリ１０Ａは、選択トランジスタ４２がこのように形成されることで、メモリセル６Ａのサイズを列方向（Ｘ方向）に縮小することができる。また、基板４０Ｂにおいては、第１実施形態の基板４０（図２参照）と同様に、メモリセル列６０Ａ毎にｐ−ｗｅｌｌが分離してｎ型Ｓｉ基板（ｎ−ｓｕｂ）上に形成され、さらにｎ+拡散層と共にｐ+拡散層が形成されて、配線５０でＧＮＤに接続される。そして、選択トランジスタ４２のｎ+拡散層（４ｓ／ｄ）は、配線５（接続部５ｃ、下部抵抗接続層５ａ、層間部５ｄ、上部抵抗接続層５ｂ）で、磁気抵抗効果素子１の上面と接続し、かつ隣のメモリセル６Ａの磁気抵抗効果素子１の下面と接続する。また、メモリセル列駆動トランジスタ４３のｎ+拡散層（４ｄ3）が、配線５５でビット線ＢＬＴに接続される。
【０１２９】
また、図１１では、左から順に、メモリセル列６０Ａにおけるビット線ＢＬＴから１〜４行目の４個のメモリセル６Ａが簡略化して示され、それぞれの磁気抵抗効果素子１が列（図１１のＸ方向）方向に短い長方形の平面視形状に形成されて、１個ずつ互い違いに行方向（図１１のＹ方向）にずらして配列（千鳥配列）されている。磁気抵抗効果素子１のこのような配列により、磁気メモリ１０Ａは、ＭＯＳＦＥＴ（選択トランジスタ４２）に合わせて、列方向に狭ピッチに形成されている。さらに、メモリセル６Ａは、行方向に延伸した配線（図９のワード線ＷＬＢ）が選択トランジスタ４２のゲート４ｇ2に接続しているが、図１１では省略する。また、図１１の空白部分には絶縁層が設けられている。あるいは、磁気メモリ１０Ａは、隣り合う選択トランジスタ４２，４２のドレイン４ｄ2とソース４ｓを分離した２つのｎ+拡散層で形成して、金属電極材料で形成された配線で互いを接続してもよい（図示せず）。本実施形態においても、第１実施形態と同様に、最高電位となるｎ+拡散層（４ｄ3または４ｓ／ｄ）の電位とｐ−ｗｅｌｌの電位（０Ｖ）との電位差（定電流源９５の最大出力電圧ＶwMAX）がＭＯＳＦＥＴの降伏電圧に到達することのないように、メモリセル列６０Ａに配列するメモリセル６Ａの数が設計される。
【０１３０】
（磁気抵抗効果素子）
磁気抵抗効果素子１は、平面視形状以外は、第１実施形態におけるメモリセル６の磁気抵抗効果素子１と同様の構成である（図３参照）。ただし、本実施形態においては、磁気メモリ１０Ａの読出しのために、磁気抵抗効果素子１は、抵抗値ＲPが選択トランジスタ４２のＯＮ抵抗ＲONよりも十分に高く、かつＭＲ比が高いものとし（ＲON<<ＲP＜ＲAP）、このようなスピン注入磁化反転素子としてＴＭＲ素子を適用することが好ましい。ただし、磁気抵抗効果素子１の抵抗値の差ΔＲPが大きいほど、読出しにおいて判定の精度が高くなるものの、一方で、後記するように、書込みにおいてデータの書換えに伴う非選択のメモリセル６Ａの選択トランジスタ４２の電位の変化が大きくなり、メモリセル列６０Ａに配列されたメモリセル６Ａの数Ｎが多いと、選択トランジスタ４２に印加するゲート電圧Ｖｇを適切に設定することが困難になる場合がある。
【０１３１】
（選択トランジスタ）
メモリセル６Ａにおいて、選択トランジスタ４２は、第１実施形態におけるメモリセル６の第２選択トランジスタ４２と同様に、磁気抵抗効果素子１に並列に接続され、メモリセル６Ａが選択されたときにＯＦＦ状態にすることで、磁気抵抗効果素子１に電流が供給されるようにする。一方、メモリセル６Ａが非選択のとき、選択トランジスタ４２をＯＮ状態にすることで、メモリセル６Ａに供給された電流の一部を選択トランジスタ４２の方へ迂回させて、磁気抵抗効果素子１に電流のすべてが流れないようにする。したがって、選択トランジスタ４２は、後記の読出方法にて説明するように、読出しの精度を低下させないために、ＯＮ抵抗ＲONが磁気抵抗効果素子１の抵抗値ＲPよりも十分に低くなるように設計されることが好ましい。また、選択トランジスタ４２は、ＯＮ抵抗ＲONと磁気抵抗効果素子１の抵抗値ＲPとの比にもよるが、書込み用の電流Ｉwに対応した構造とすることが好ましい。また、メモリセル６Ａにおいては、磁気抵抗効果素子１の抵抗値の変化量ΔＲPが大きいことが好ましく、そのために、特にメモリセル列６０Ａにおいて電位の高い側のメモリセル６Ａの選択トランジスタ４２は、電位が大きく変動する。したがって、書込方法にて説明するように、設定したゲート電圧Ｖｇにより線形範囲で動作させるために、特に本実施形態においては、選択トランジスタ４２は、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsが大きいことが好ましい。
【０１３２】
（配線）
配線５，５０，５５およびワード線ＷＬＢは、それぞれ第１実施形態に係る磁気メモリ１０の配線５１，５２，５０およびワード線ＷＬＢと同様の構成にすることができ、一般的な金属電極材料で形成される。
【０１３３】
（磁気メモリの製造方法、初期設定）
本実施形態に係る磁気メモリ１０Ａは、前記第１実施形態に係る磁気メモリ１０と同様の方法で製造することができる。具体的には、Ｓｉ基板の表層に選択トランジスタ４２をＭＯＳＦＥＴで形成して基板４０Ｂを製造する工程、ワード線ＷＬＢ、配線５０，５５、および配線５の接続部５ｃと下部抵抗接続層５ａ、ならびにこれらの間を埋める絶縁層を形成する工程、磁気抵抗効果素子１、および配線５の層間部５ｄと上部抵抗接続層５ｂ、ならびにこれらの間を埋める絶縁層を形成する工程を行う。また、磁気メモリ１０Ａは、磁気メモリ１０と同様に外部磁界を印加して、磁気抵抗効果素子１の磁化固定層１１の磁化方向を揃える初期設定を行うことができる。
【０１３４】
〔磁気メモリの書込／読出方法〕
本発明の第２実施形態に係る磁気メモリの書込／読出方法を、図１２および図１３を参照して説明する。図１２、図１３では、第１実施形態（図４、図５）と同様に、磁気メモリ１０Ａにおける、４つのメモリセル６Ａ（適宜、図中左からメモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4と称する）を配列した１つのメモリセル列６０Ａを示す。この図１２、図１３に示すメモリセル列６０Ａが列デコーダ９２（図１０参照）により選択され（ビット線選択トランジスタ７３，７４：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４にビット線ＢＬＴ，ＢＬＢが接続している。また、行デコーダ９１Ａにより、選択された磁気メモリ１０Ａのメモリセル列駆動トランジスタ４３に、ゲート電圧生成回路８０Ａに内蔵されたパルス電源９６または定電源９７の出力が印加される。ここでは、メモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4にそれぞれ‘１’、‘０’、‘０’、‘１’を書込みし、また、このデータを読出しするものとして説明する。なお、記憶装置９０Ａにおいて書込／読出電流回路９に並列に接続された２つの磁気メモリ１０Ａ，１０Ａ（図１０参照）の、非選択の（書込／読出をしていない）方は、メモリセル列駆動トランジスタ４３をＯＦＦ状態にして、電流が供給されないようにする。
【０１３５】
（磁気メモリの書込方法）
図１２（ａ）を参照して、‘１’の書込みについて説明する。本実施形態においては、まず、メモリセル列６０に配列されたすべてのメモリセル６Ａに‘１’を書込みする。行デコーダ９１Ａによりすべての行が選択され、ワード線ＷＬＢのワード線選択トランジスタ７２がＯＦＦ状態である。これにより、４つすべてのメモリセル６Ａにおいて、選択トランジスタ４２がＯＦＦ状態である。この状態で、定電流源９５によりメモリセル列６０Ａにビット線ＢＬＢ側からビット線ＢＬＴ側へ左方向に電流Ｉwを供給すると、各メモリセル６Ａにおいて、電流Ｉwが磁気抵抗効果素子１に供給される。図１１に示すように、ビット線ＢＬＴ側へ供給された電流Ｉwは、下部抵抗接続層５ａから磁気抵抗効果素子１の下面すなわち磁化固定層１１に供給されるため、磁化自由層３の磁化方向は磁化固定層１１と反平行な下向きになる（図３（ｄ）参照）。したがって、４つすべてのメモリセル６Ａに‘１’が書込みされる。
【０１３６】
次に、図１２（ｂ）を参照して、‘０’の書込みについて説明する。行デコーダ９１Ａにより中央の２行（２行目と３行目）が選択される。すなわち両端の２行（１行目と４行目）が非選択状態で、ワード線ＷＬＢのワード線選択トランジスタ７２がＯＮ状態に切り替えられる。これにより、両端の２つのメモリセル６Ａ1，６Ａ4において、選択トランジスタ４２がＯＮ状態である。なお、図１２および後記の図１３において、ワード線選択トランジスタ７２は、ＯＮ状態のとき、白抜き矢印を付して表す。この状態で、定電流源９５によりメモリセル列６０Ａに、今度はビット線ＢＬＴ側から右方向へ電流Ｉwを供給する。すると、中央の２つのメモリセル６Ａ2，６Ａ3においては、図１２（ａ）とは逆方向に電流Ｉwが磁気抵抗効果素子１に供給されるため、磁化自由層３の磁化方向が磁化固定層１１と平行な上向きに反転する（図３（ｃ）参照）。一方、メモリセル６Ａ1，６Ａ4においては、電流Ｉwが磁気抵抗効果素子１と選択トランジスタ４２の両方に分岐して流れる。前記した通り、磁気抵抗効果素子１は、選択トランジスタ４２よりも高抵抗なので、電流Ｉwの１／２に満たない電流しか流れず、磁化自由層３の磁化方向が変化せずに下向きを維持する。その結果、メモリセル６Ａ2，６Ａ3が‘０’に書き替えられて、メモリセル列６０Ａに左から‘１’、‘０’、‘０’、‘１’が書込みされる。
【０１３７】
このように、迂回路（非選択時の電流経路）にのみ選択トランジスタ４２を備えるメモリセル６Ａであっても、第１実施形態と同様に、１つのメモリセル列６０Ａのすべてのメモリセル６Ａに‘１’、‘０’を、最少２回の電流供給により書込みすることができ、また、理論上、１つのメモリセル列６０Ａに供給する電流が、１個の磁気抵抗効果素子１を磁化反転させる大きさで足りる。なお、本実施形態に係る磁気メモリ１０Ａにおいては、非選択のメモリセル６Ａの磁気抵抗効果素子１にも電流が流れるので、この磁気抵抗効果素子１が磁化反転、すなわち誤書込み（ディスターブ）されないように、電流Ｉwを磁化反転電流に対して過剰に大きくない値に設定する。さらに、先にすべてのメモリセル６Ａに‘１’を書込みした（図１２（ａ）参照）ことにより、次の‘０’の書込みにおいて、非選択のメモリセル６Ａ2，６Ａ3は磁気抵抗効果素子１がより高抵抗（ＲAP）であるので、電流Ｉwの特に多くが選択トランジスタ４２に流れ、いっそう誤書込みし難い。
【０１３８】
本実施形態に係る磁気メモリ１０Ａは、メモリセル列６０Ａにおける電流Ｉwの経路が、選択したメモリセル６Ａでは磁気抵抗効果素子１のみであり、非選択のメモリセル６Ａでは選択トランジスタ４２と磁気抵抗効果素子１とに並列に形成される。したがって、選択したメモリセル６Ａの抵抗値ＲCELLslだけでなく、非選択のメモリセル６Ａの抵抗値ＲCELLnsも磁気抵抗効果素子１の抵抗値ＲP，ＲAPを含み、ｍ個のメモリセル６Ａを選択したときのメモリセル列６０Ａの抵抗値ΣＲCELLkは下式（２９）で表される。第１実施形態と同様、「ＲP/AP」はメモリセル６Ａ毎の磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを表す。また、選択トランジスタ４２のＯＮ抵抗ＲONは、ゲート−ソース間電圧Ｖgsに依存する変数であり、メモリセル６Ａ毎に異なり得るが、ここでは定数として表す。
【数１８】
0006694275.tif 000019
【０１３９】
非選択のメモリセル６Ａにおいては、選択トランジスタ４２が磁気抵抗効果素子１に対して低抵抗なほど誤書込みし難いので、第１実施形態と同様、選択トランジスタ４２を線形領域で動作させることが好ましい。そのために、ゲート電圧生成回路８０Ａが行毎に変位させたゲート電圧Ｖｇを出力し、さらに本実施形態においては、メモリセル列駆動トランジスタ４３にもゲート電圧Ｖｇ0，ＶｇHを出力する。したがって、定電流源９５からメモリセル列６０Ａに供給される電流は、第１実施形態と同様、ゲート電圧生成回路８０Ａのパルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。ここで、図１２（ａ）、図１２（ｂ）に示す手順で書込みをしたとき、最初の‘１’の書込みにおいては、選択トランジスタ４２はすべてＯＦＦ状態であり、メモリセル列駆動トランジスタ４３のみがＯＮ状態である。一方、その次の‘０’の書込みにおいては、メモリセル列駆動トランジスタ４３、および非選択のメモリセル６Ａの各選択トランジスタをＯＮ状態にする。そのために、ゲート電圧生成回路８０Ａは以下の構成とすることができる。
【０１４０】
図１２（ｂ）に示すように、ゲート電圧生成回路８０Ａは、‘０’の書込みにおいて電位の高い側（同図における左側）から、パルス電源９６、保護抵抗８５、初段抵抗８４、Ｎ個（図１２では４個）の分圧抵抗器８１、ダイオード８３、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、分圧抵抗器８１のそれぞれに並列に接続した抵抗切替トランジスタ７８を備える。ゲート電圧生成回路８０Ａはさらに、保護抵抗８５を挟んだパルス電源９６の出力と定電流源９５の出力（ビット線ＢＬＴ）との間に順に接続する、ツェナーダイオード８６およびダイオード８７を備える。すなわち、ゲート電圧生成回路８０Ａは、第１実施形態におけるゲート電圧生成回路８０（図４（ａ）参照）に、固定抵抗器である初段抵抗８４を追加した構成である。また、ゲート電圧生成回路８０Ａは、分圧抵抗器８１および抵抗切替トランジスタ７８からなる可変抵抗器８が、磁気メモリ１０Ａの各行のワード線ＷＬＢに対して、第１実施形態（図４、図５参照）とは反対のビット線ＢＬＴの側（図１２における左側）に配置されている。そして、保護抵抗８５を挟んだパルス電源９６の出力（図１２（ｂ）に示す電圧ＶｇH）は、メモリセル列駆動トランジスタ４３に印加され、さらに初段抵抗８４および１行目の可変抵抗器８を挟んだ出力（図１２（ｂ）に示す電圧Ｖｇ1）が、１行目のメモリセル６Ａ1の選択トランジスタ４２に印加される。さらにその先は、第１実施形態と同様に、可変抵抗器８を１つずつ挟んで、各行のメモリセル６Ａに出力する。
【０１４１】
ゲート電圧生成回路８０Ａの可変抵抗器８は、第１実施形態と同様、抵抗値が、分圧抵抗器８１の抵抗値Ｒdivと、分圧抵抗器８１と抵抗切替トランジスタ７８の合成抵抗（Ｒdiv||ＲdvON）との２段階に変化し、その比が、下式（１４）に表されるように、メモリセル６Ａの選択、非選択時の各抵抗値ＲCELLsl，ＲCELLnsの比に略一致すればよい。そのため、分圧抵抗器８１および抵抗切替トランジスタ７８は、各抵抗値Ｒdiv，ＲdvONが下式（１５）を満足するように設計されることが好ましい。ここでは、Ｒdiv／ＲdvON＝ＲAP／ＲONとする。また、可変抵抗器８は、第１実施形態と同様に、必要に応じて、抵抗切替トランジスタ７８に固定抵抗器を直列に接続したり、あるいは分圧抵抗器８１および抵抗切替トランジスタ７８に限られず、行デコーダ９１Ａからのワード線選択トランジスタ７２への信号に連動して２段階に変化すればよい。
【数１９】
0006694275.tif 000020
【０１４２】
また、ビット線ＢＬＴ側から右方向へ電流Ｉwを供給するとき（‘０’の書込み時）、パルス電源９６の出力電圧ＶｇHに対して、１行目（電位の最も高い側）の非選択としたメモリセル６Ａ1の選択トランジスタ４２に印加する電圧Ｖｇ1が、初段抵抗８４および１行目の可変抵抗器８によって降下する。そのため、初段抵抗８４の抵抗値Ｒauxは、可変抵抗器８の抵抗値（ＲdvON||Ｒdiv）との和で、メモリセル列駆動トランジスタ４３による降下分（Ｉw×ＲON）に相当する抵抗値に設計され、理想的には下式（３０）が成立する。さらに前記の通りＲdiv／ＲdvON＝ＲAP／ＲONであれば、初段抵抗８４の抵抗値Ｒauxは下式（３１）で表される。また、選択トランジスタ４２（およびメモリセル列駆動トランジスタ４３）のＯＮ抵抗ＲONが磁気抵抗効果素子１の抵抗値ＲPに対して十分に低い（ＲON<<ＲP）場合は、非選択のメモリセル６Ａの抵抗値ＲCELLns（＝ＲON||ＲP）がＲONに収束するので、ゲート電圧生成回路８０Ａが初段抵抗８４を備えていなくてよい。
【数２０】
0006694275.tif 000021
【０１４３】
ビット線ＢＬＴ側から右方向へ電流Ｉwを供給するとき（‘０’の書込み時）の、ゲート電圧生成回路８０Ａによる行（ｋ）毎のゲート電圧Ｖｇkの出力について、図１２（ｂ）を参照して説明する。第１実施形態と同様、まず、メモリセル列６０Ａのすべてのメモリセル６Ａの選択トランジスタ４２、およびメモリセル列駆動トランジスタ４３において共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を下式（３）の範囲に設定し、このゲート−ソース間電圧Ｖgstypにおける選択トランジスタ４２およびメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONを算出する。そして、設定したゲート−ソース間電圧Ｖgstypとなる、行（ｋ）毎のゲート電圧Ｖｇkを出力するように、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定する。
【数２１】
0006694275.tif 000022
【０１４４】
本実施形態においては、ゲート基電圧電源９８の出力電圧Ｖｇ0は、メモリセル列６０Ａにおいて電位の最も低いメモリセル６ＡNが非選択であるときに、ソース電位ＶｓNが０Ｖであるその選択トランジスタ４２に出力されるゲート電圧ＶｇNである。したがって、下式（１６）に表されるようにゲート−ソース間電圧Ｖgs（Ｖgstyp）と同じ電圧に設定される。一方、定電流源９５は、一定の電流Ｉwを供給するために、下式（３２）に表されるように、ＢＬＴ−ＢＬＢ間の抵抗値、すなわちメモリセル列６０Ａの抵抗値ΣＲCELLkとメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONとの和によって、出力電圧Ｖwが決定される。そして、‘０’の書込み前において、すべてのメモリセル６Ａは、図１２（ａ）に示すように ‘１’の書込みをされているので、選択、非選択にかかわらずデータが‘１’のときの抵抗値ＲCELLsl(1)，ＲCELLns(1)（ＲP/AP＝ＲAP）である。したがって、‘０’の書込み前における定電流源９５の出力電圧Ｖwは、下式（３３）に表される最大値ＶwMAXである。本実施形態においては、定電流源９５の出力電圧Ｖwはメモリセル列駆動トランジスタ４３のドレイン電位であり、すなわちメモリセル列駆動トランジスタ４３のソース電位が（Ｖw−Ｉw×ＲON）である。したがって、パルス電源９６の出力電圧ＶｇHを下式（３４）で表されるように設定する。
【数２２】
0006694275.tif 000023
【０１４５】
このように、‘１’の書込みにおいてはパルス電源９６の出力電圧Ｖｇ0、‘０’の書込みにおいては選択するメモリセル６Ａの数ｍに応じたパルス電源９６の出力電圧ＶｇH、およびゲート基電圧電源９８の出力電圧Ｖｇ0を、それぞれ設定する。これにより、メモリセル列駆動トランジスタ４３およびすべての非選択のメモリセル６Ａの選択トランジスタ４２に、式（３）を満足する同一のゲート−ソース間電圧Ｖgstypになるゲート電圧Ｖｇkが出力される。
【０１４６】
第１実施形態にて説明したように、‘０’の書込みにおいては、選択したｍ個のメモリセル６Ａがデータ‘０’に書込みされて、磁気抵抗効果素子１の抵抗値がＲAPからＲPに低下する。これに伴いメモリセル列６０Ａの抵抗値ΣＲCELLkが低下し、定電流源９５の出力電圧Ｖwが降下する。そのため、メモリセル列駆動トランジスタ４３および非選択の（Ｎ−ｍ）個のメモリセル６Ａkの選択トランジスタ４２は、ソース電位Ｖｓkが降下し、その分、ゲート−ソース間電圧Ｖgsが増大し、その結果、ＯＮ抵抗がＲONからＲONk´に低下して（ＲON＞ＲONk´）、メモリセル列６０Ａの抵抗値ΣＲCELLkがさらに低下する。特に、第１実施形態と同様、選択されたｍ個のメモリセル６Ａが、メモリセル列６０Ａにおいて電位の最も低いメモリセル６ＡNから順にｍ個である場合に、メモリセル列６０Ａの抵抗値ΣＲCELLkの変化が最も大きく、このときの定電流源９５の出力電圧（最小出力電圧）ＶwMINは下式（３５）で表される。なお、メモリセル列駆動トランジスタ４３の低下したＯＮ抵抗をＲON0´で表す。メモリセル列駆動トランジスタ４３および非選択のメモリセル６Ａkの各選択トランジスタ４２の、ゲート−ソース間電圧Ｖgsk´およびＯＮ抵抗ＲONk´は、シミュレーションによって算出される。
【数２３】
0006694275.tif 000024
【０１４７】
第１実施形態と同様、メモリセル列駆動トランジスタ４３および非選択のメモリセル６Ａkの選択トランジスタ４２のゲート−ソース間電圧Ｖgsk´が最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgstypを設定する。メモリセル列６０Ａにおいてゲート−ソース間電圧Ｖgsk´が最大になるのはメモリセル列駆動トランジスタ４３であり、そのゲート−ソース間電圧Ｖgs0´が、下式（３６）で表されるように最大定格Ｖ(BR)gsに到達しなければよい。下式（３６）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は下式（３７）を満足するように設定される。さらに、すべてのメモリセル６Ａを選択したときに（ｍ＝Ｎ）メモリセル列駆動トランジスタ４３のゲート−ソース間電圧Ｖgs0´が最大になるので、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（３８）を満足するように設定されればよい。
【数２４】
0006694275.tif 000025
【０１４８】
式（３８）を満足するゲート−ソース間電圧Ｖgsが存在するためには、磁気メモリ１０Ａは下式（３９）を満足する必要がある。そのために、第１実施形態と同様、メモリセル列６０Ａは、磁気抵抗効果素子１の抵抗値の変化量ΔＲPや選択トランジスタ４２のＯＮ抵抗ＲON等に基づいて配列するメモリセル６Ａの数Ｎが設計される。特に、本実施形態においては、磁気抵抗効果素子１の抵抗値の変化量ΔＲPが大きいことが好ましいことから、選択トランジスタ４２およびメモリセル列駆動トランジスタ４３は、しきい値電圧Ｖthに対して最大定格（破壊電圧）Ｖ(BR)gsが特に大きいことが好ましい。
【数２５】
0006694275.tif 000026
【０１４９】
さらに、メモリセル列駆動トランジスタ４３や非選択のメモリセル６Ａの選択トランジスタ４２においてゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、パルス電源９６の出力電圧ＶｇHは、常に下式（１２）を満足する必要がある。そのため、第１実施形態と同様に、ゲート電圧生成回路８０Ａは、ツェナーダイオード８６により、電位差（ＶｇH−Ｖw）が下式（１３）で表されるツェナー電圧Ｖzを超えたら、パルス電源９６からメモリセル列６０Ａ（ビット線ＢＬＴ）へ電流を流して、電圧ＶｇHが常に下式（１２）を満足するように構成される。このような構成により、メモリセル列６０Ａの抵抗値ΣＲCELLkにかかわらず、すべての非選択のメモリセル６Ａの選択トランジスタ４２、およびメモリセル列駆動トランジスタ４３が破壊されることなく線形領域で動作する。
【数２６】
0006694275.tif 000027
【０１５０】
ただし、パルス電源９６とビット線ＢＬＴが導通すると、メモリセル列６０Ａに供給される電流Ｉwが増大して定電流源９５で設定した電流Ｉw0を超えて（Ｉw＞Ｉw0）、非選択のメモリセル６Ａで誤書込みを生じる虞がある。そのため、磁気メモリ１０Ａにおいては、導通することのないように構成されることが好ましい。
【０１５１】
なお、図１２（ａ）に示す‘１’の書込みにおいては、前記したようにメモリセル列駆動トランジスタ４３のみをＯＮ状態にする。このとき、メモリセル列駆動トランジスタ４３はソース電位が０Ｖ（定電流源９５の負の出力）であるので、パルス電源９６の出力電圧Ｖｇ0は、‘０’の書込みにおけるゲート基電圧電源９８の出力電圧Ｖｇ0と同じゲート−ソース間電圧Ｖgsであり（Ｖｇ0＝Ｖgs）、‘０’の書込みにおいて設定したゲート−ソース間電圧Ｖgstypを適用することができる。また、ツェナーダイオード８６は、ツェナー電圧Ｖzが下式（１９）を満足するように設定されることが好ましく、さらに、前記の‘０’の書込みにおける式（１３）を併せて、下式（４０）を満足するように設定されてもよい。
【数２７】
0006694275.tif 000028
【０１５２】
このように、第１実施形態のゲート電圧生成回路８０と同様の分圧回路を内蔵したゲート電圧生成回路８０Ａにより、‘０’の書込みをするメモリセル６Ａの数ｍに応じて最も高い電位（パルス電源９６の出力電圧ＶｇH）を式（３４）に表されるように管理することで、すべての非選択のメモリセル６Ａの選択トランジスタ４２、およびメモリセル列駆動トランジスタ４３に適正なゲート電圧Ｖｇが出力される。その結果、これらの選択トランジスタ４２等を破壊する虞のなく線形領域で動作させて、誤書込みを防止することができる。
【０１５３】
メモリセル列駆動トランジスタ４３およびすべての非選択のメモリセル６Ａの選択トランジスタ４２において共通とするゲート−ソース間電圧Ｖgstypは、第１実施形態と同様、すべてのメモリセル６Ａのデータが‘０’（磁気抵抗効果素子１の抵抗値ＲP）であると仮定して設定されてもよい。さらに、これらのトランジスタ４２，４３のゲート−ソース間電圧Ｖgsは、式（３）の範囲であれば共通の値でなくてもよい。また、非選択のメモリセル６Ａのデータが不明である場合は、式（３５）に表される定電流源９５の最小出力電圧ＶwMINを、これらすべてのデータが‘０’（磁気抵抗効果素子１の抵抗値ＲP）であると仮定して算出し、パルス電源９６の出力電圧ＶｇH等を設定することが好ましい。特に本実施形態においては、選択したメモリセル６Ａよりは小さいが、非選択のメモリセル６Ａのデータの違いによる抵抗値ＲCELLnsの差が、電位の高い側に配列されたメモリセル６Ａの選択トランジスタ４２の電位の差へ累積する。また、‘１’をメモリセル列６０Ａの一部のメモリセル６Ａに書込みする場合は、ゲート電圧生成回路８０Ａは、パルス電源９６やゲート基電圧電源９８等の接続を第１実施形態と同様に入れ替え、パルス電源９６を接続した側をツェナーダイオード８６およびダイオード８７を経由して定電流源９５の正に接続する（図４（ｂ）参照）。
【０１５４】
磁気メモリ１０Ａの書込みにおいては、‘０’の書込みを１回でしなくてもよく、例えば２n-1ずつに分けて書込みをしてもよい（ｎ：自然数）。特に、磁気メモリ１０Ａがメモリセル列６０Ａに配列されたメモリセル６Ａの数Ｎや磁気抵抗効果素子１の抵抗値の変化量ΔＲP等により式（３９）を満足しない場合は、選択するメモリセル６Ａの数ｍの上限を、式（３７）が成立するように設定すればよい。さらに、図１０に示すように、行方向に２つ以上（図１では２つ）の磁気メモリ１０Ａが並列に設けられている記憶装置９０Ａにおいては、磁気メモリ１０Ａ，１０Ａのそれぞれから１列ずつメモリセル列６０Ａを選択して、同時に‘０’をメモリセル６Ａに書込みすることもできる。また、１回目の書込み（‘１’の書込み）において、磁気メモリ１０Ａの２列以上（２以上のメモリセル列６０Ａ）を選択して、これらのメモリセル列６０Ａに並列に電流Ｉwを供給して、選択したメモリセル列６０Ａのすべてのメモリセル６Ａに同時に‘１’を書込みしてもよい（図１２（ａ）参照）。なお、これらの２回以上に分割した‘０’の書込みや２列以上同時の‘１’の書込み等は、後記の第３実施形態以降に係る磁気メモリ等においても同様にすることができる。
【０１５５】
（磁気メモリの読出方法）
図１３に示すメモリセル列６０Ａのメモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4は、それぞれ‘１’、‘０’、‘０’、‘１’が記憶されているので、それぞれの磁気抵抗効果素子１の抵抗値は、ＲAP，ＲP，ＲP，ＲAPである。図１３（ａ）において、行デコーダ９１Ａにより１行目が選択されると、左端のメモリセル６Ａ1の選択トランジスタ４２がＯＦＦ状態になり、それ以外の３つのメモリセル６Ａ2，６Ａ3，６Ａ4の選択トランジスタ４２がＯＮ状態になる。この状態でメモリセル列６０Ａに定電流源９４により電流Ｉrを供給すると、選択したメモリセル６Ａ1においては、電流Ｉrが磁気抵抗効果素子１のみに流れ、他のメモリセル６Ａ2，６Ａ3，６Ａ4においては、磁気抵抗効果素子１と選択トランジスタ４２の両方に分岐して流れる。
【０１５６】
また、図１３（ｂ）において、行デコーダ９１Ａにより２行目が選択されると、左から２行目のメモリセル６Ａ2の選択トランジスタ４２がＯＦＦ状態になり、それ以外のメモリセル６Ａ1，６Ａ3，６Ａ4の選択トランジスタ４２がＯＮ状態になる。この状態でメモリセル列６０Ａに供給された電流Ｉrは、左端のメモリセル６Ａ1においては磁気抵抗効果素子１と選択トランジスタ４２の両方に分岐して流れ、メモリセル６Ａ2においては磁気抵抗効果素子１のみに流れ、残りのメモリセル６Ａ3，６Ａ4においては、再び磁気抵抗効果素子１と選択トランジスタ４２とに分岐して流れる。このように、磁気メモリ１０Ａの読出しにおいては、書込みにおいて１つのメモリセル６Ａを選択した場合と同じ経路で、メモリセル列６０Ａに電流Ｉrが流れる。
【０１５７】
したがって、磁気メモリ１０Ａは、第１実施形態に係る磁気メモリ１０と同様に、書込みと共通の配線を用いて、選択したメモリセル６Ａに記憶されたデータの読出しをすることができ得る。磁気メモリ１０Ａの読出しにおいて、定電流源９４は、一定の電流Ｉrを供給するために、その出力電圧Ｖrが、書込みにおける定電流源９５と同様に、下式（４１）に表されるように、メモリセル列６０Ａの抵抗値ΣＲCELLkおよびメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONに依存する。前記した通り、読出しにおいては、１つのメモリセル６Ａを選択した書込みと同様に電流が流れるので、メモリセル列６０Ａの抵抗値ΣＲCELLkは、式（２９）に示す書込みにおける抵抗値ΣＲCELLkについてｍ＝１としたもので、下式（４２）で表される。「ＲP/AP」は、すべてのメモリセル６Ａのそれぞれに記憶されているデータによって、磁気抵抗効果素子１の抵抗値ＲP，ＲAPのいずれかを指す。また、選択トランジスタ４２およびメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONは、書込み時と同様、定数として表す。
【数２８】
0006694275.tif 000029
【０１５８】
式（４２）に示すように、本実施形態に係る磁気メモリ１０Ａの読出しにおいては、メモリセル列６０Ａの抵抗値ΣＲCELLkが、選択したメモリセル６Ａjに記憶されたデータによる抵抗値ＲP，ＲAPだけでなく、非選択のメモリセル６Ａk（ｋ≠ｊ）に記憶されたデータによっても変化する。メモリセル列６０Ａは、配列されたメモリセル６Ａの数Ｎが増大すると、読出しにおいて、抵抗値ΣＲCELLkの多くを、（Ｎ−１）個の非選択のメモリセル６Ａkの抵抗値ＲCELLnsの合計が占めることになる。そのため、非選択のメモリセル６Ａkに記憶されたデータによる抵抗値の差の累積により、選択したメモリセル６Ａjの判定が困難になる場合が生じ得る。
【０１５９】
そこで、本実施形態に係る磁気メモリ１０Ａは、非選択のメモリセル６Ａkのそれぞれのデータにかかわらず、選択したメモリセル６Ａjが‘１’のときの方が‘０’のときよりもメモリセル列６０Ａの抵抗値ΣＲCELLkが高くなるように設計される。すなわち、選択したメモリセル６Ａjが‘１’かつ非選択のすべてのメモリセル６Ａkが‘０’のときのメモリセル列６０Ａの抵抗値ΣＲCELLk(1)MIN（下式（４３））が、選択したメモリセル６Ａjが‘０’かつ非選択のすべてのメモリセル６Ａkが‘１’のときのメモリセル列６０Ａの抵抗値ΣＲCELLk(0)MAX（下式（４４））よりも高い、すなわち下式（４５）が成立するものとする。さらに、その差（ΣＲCELLk(1)MIN−ΣＲCELLk(0)MAX）がメモリセル列６０Ａの抵抗値ΣＲCELLkに対して大きいことが好ましい。そして、メモリセル列６０Ａの抵抗変化率の最小値である(ΣＲCELLk(1)MIN−ΣＲCELLk(0)MAX)／ΣＲCELLk(0)MAX（抵抗最小変化率）について、磁気抵抗効果素子１の抵抗値ＲPを基準に選択トランジスタ４２のＯＮ抵抗ＲONを変化させたときの、メモリセル列６０Ａに配列されたメモリセル６Ａの数Ｎの依存性のグラフを図１４に示す。
【数２９】
0006694275.tif 000030
【０１６０】
図１４に示すように、メモリセル列６０Ａは、メモリセル６Ａの数Ｎが多くなるにしたがい、第１実施形態に係る磁気メモリ１０と同様に抵抗最小変化率が低下し、さらには抵抗値ΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。特に、選択トランジスタ４２のＯＮ抵抗ＲONが磁気抵抗効果素子１の抵抗値ＲPに対して十分に低くない場合、メモリセル６Ａの数Ｎが多いと読出しが困難になる。例えば、磁気抵抗効果素子１のＭＲ比５０％で、ＲON＝１／２ＲPの場合は、Ｎ＝８で最小変化率が約６％に低下し、Ｎ＝１２を超えるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。これに対して、同じＭＲ比５０％で、ＲON＝１／５ＲPの場合はＮ＝３２で最小変化率が約３％、ＲON＝１／１０ＲPの場合はＮ＝６４で最小変化率が約５％である。このように、選択トランジスタ４２のＯＮ抵抗ＲONが磁気抵抗効果素子１の抵抗値ＲPに対して低い程、メモリセル列６０Ａにメモリセル６Ａを多数配列しても読出しが可能になる。また、磁気抵抗効果素子１のＭＲ比が高い程、メモリセル列６０Ａの抵抗最小変化率も高くなるので、メモリセル６Ａの数Ｎをある程度多くしても読出しの精度が高い。なお、例えばＭＲ比５％のＣＰＰ−ＧＭＲ素子を磁気抵抗効果素子１に適用すると、ＲON＝ＲPの場合で、Ｎ＝４で最小変化率が０．５３％に低下し、Ｎ＝５を超えるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転して読出しが困難になる。
【０１６１】
また、前記した通り、選択トランジスタ４２はＯＮ抵抗ＲONが低いこと、特に磁気抵抗効果素子１の抵抗値ＲPに対して相対的に十分に低いこと（ＲON<<ＲP）が好ましい。したがって、書込みと同様に、メモリセル列６０Ａにおけるすべての非選択のメモリセル６Ａk（ｋ≠ｊ）の選択トランジスタ４２を低抵抗で動作させるために、ゲート電圧生成回路８０Ａが行毎に変位させたゲート電圧Ｖｇkを出力する。すなわち、本実施形態に係る磁気メモリ１０Ａの読出しは、第１実施形態と同様、メモリセル列６０Ａに電流Ｉrを供給し、選択する行（メモリセル６Ａ）の数ｍを１に固定した（ｍ＝１）‘０’の書込み（図１２（ｂ）参照）と同様の方法ですることができる。そして、磁気メモリ１０Ａの読出しにおいても、すべてのメモリセル６Ａの選択トランジスタ４２およびメモリセル列駆動トランジスタ４３について、ゲート−ソース間電圧Ｖgs（Ｖgstyp）を（Ｖth＋Ｖds）以上最大定格Ｖ(BR)gs未満に、すなわち下式（２２）の範囲に設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONを算出する。
【数３０】
0006694275.tif 000031
【０１６２】
‘０’の書込み時と同様、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（１６）に表されるようにゲート−ソース間電圧Ｖgs（Ｖgstyp）と同じ電圧に設定される。一方、定電源９７の出力電圧ＶｇHは、‘０’の書込み時と同様に、定電流源９４の出力電圧Ｖrについてメモリセル列６０Ａのすべてのメモリセル６Ａのデータが‘１’であると仮定した下式（４６）で表される最大値ＶrMAXより、下式（４７）で表される。
【数３１】
0006694275.tif 000032
【０１６３】
そして、このように仮定して設定したゲート−ソース間電圧Ｖgstypに基づいて出力されたゲート電圧Ｖｇkが、すべてのメモリセル６Ａのデータが‘０’である場合に最大定格Ｖ(BR)gsに到達しないように設定される。さらに読出しにおいては、第１実施形態と同様、電位の最も低い側のメモリセル６ＡNを選択したときを想定して、メモリセル６Ａ毎の選択トランジスタ４２、メモリセル列駆動トランジスタ４３のゲート−ソース間電圧Ｖgs´およびＯＮ抵抗ＲON´がシミュレーションによって算出され、下式（４８）で表される定電流源９４の最小出力電圧ＶrMINが算出される。このときの、電位の最も高い側であるメモリセル列駆動トランジスタ４３について、そのゲート電圧である定電源９７の出力電圧ＶｇHのソース電位Ｖｓ（＝ＶrMIN−Ｉr×ＲON0´）との電位差Ｖgs0´が下式（４９）に表されるように最大定格Ｖ(BR)gsに到達しないように設定される。そのために、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（５０）を満足するように設定される。
【数３２】
0006694275.tif 000033
【０１６４】
また、ツェナーダイオード８６のツェナー電圧Ｖzは、式（１３）に基づいて、下式（２８）を満足するように設定され、式（４０）も同時に満足する場合は、書込み時と同じツェナーダイオード８６を適用することができる。第１実施形態と同様に、読出しにおいては、定電源９７の出力電圧ＶｇHは、定電流源９４の出力電圧Ｖrとの差がツェナーダイオード８６のツェナー電圧Ｖzを超えると、メモリセル列６０Ａに供給される電流Ｉrが増大して判定が困難になるので、特に最大定格Ｖ(BR)gsに対して十分なマージンを有して設定されることが好ましい。一方で、本実施形態においては特に、非選択のメモリセル６Ａの抵抗値ＲCELLnsのデータによる差を小さく、好ましくは近似的に０にするために、選択トランジスタ４２のＯＮ抵抗ＲONを低くするようにゲート−ソース間電圧Ｖgsを大きく設定することが好ましい。
【数３３】
0006694275.tif 000034
【０１６５】
このように、本実施形態に係る磁気メモリ１０Ａは、ゲート電圧生成回路８０Ａから非選択のメモリセル６Ａ毎に適切なゲート電圧Ｖｇを選択トランジスタ４２に印加することで、非選択のメモリセル６Ａのデータにかかわらず選択したメモリセル６Ａのデータによって定電流源９４の出力電圧Ｖrの高低が決定され得る。その結果、磁気メモリ１０Ａは、第１実施形態に係る磁気メモリ１０と同様に書込みと共通の配線を用いて各メモリセル６Ａに記憶されたデータを読出しすることができる。このような磁気メモリ１０Ａは、例えば、メモリセル６Ａの所望のサイズ（面積）、選択トランジスタ４２のＯＮ抵抗ＲON等の特性、および磁気抵抗効果素子１の抵抗値ＲPとＭＲ比に基づき、書込み時の負荷や読出しの精度（抵抗最小変化率）を満足するように、メモリセル列６０Ａに配列するメモリセル６Ａの数Ｎを設定して得ることができる。
【０１６６】
なお、ゲート電圧生成回路８０Ａは、磁気メモリ１０Ａの各行のワード線ＷＬＢに対して、分圧抵抗器８１および抵抗切替トランジスタ７８が、第１実施形態（図４および図５参照）と同様に、図１２および図１３における右側に配置されてもよい。この場合は、パルス電源９６または定電源９７の出力電圧ＶｇHに対して、１行目（電位の最も高い側）のメモリセル６Ａ1の選択トランジスタ４２に印加する電圧Ｖｇ1が、初段抵抗８４のみによって降下する。したがって、初段抵抗８４は、抵抗切替トランジスタ７８のＯＮ抵抗ＲdvONと同じ抵抗値に設計されればよい。また、ゲート基電圧電源９８の出力電圧Ｖｇ0は、ソース電位０ＶのＮ行目のメモリセル６ＡNの選択トランジスタ４２のゲート電圧ＶｇNに対して、ＶｇN＝Ｖｇ0＋Ｉds×ＲCELLns（Ｉds＝Ｉw，Ｉr）であるから、下式（５１）に表されるように設定される。
【数３４】
0006694275.tif 000035
【０１６７】
また、記憶装置９０Ａは、第１実施形態（図１参照）にて説明したように、列デコーダ９２により磁気メモリ１０Ａから２以上の列を選択して、これらのメモリセル列６０Ａのそれぞれに定電流源９４を接続して電流Ｉrを供給しながら、選択した１行の各メモリセル６Ａを並行して読出しすることができる。また、磁気メモリ１０Ａの書込みおよび読出しにおいては、ゲート電圧生成回路８０Ａの分圧回路によらずに、非選択の各行のゲート電圧Ｖｇを、第１実施形態にて説明したように個別にシミュレーションで算出して出力してもよい。
【０１６８】
〔空間光変調器〕
本発明の第２実施形態に係る磁気メモリ１０Ａは、第１実施形態に係る磁気メモリ１０と同様に空間光変調器に適用することができる。特に読出しによる書込みエラーの検出をしない場合には、磁気抵抗効果素子１に抵抗の低いＣＰＰ−ＧＭＲ素子を適用して、メモリセル列６０Ａのメモリセル６Ａの数を多くすることができる。ただし、磁気抵抗効果素子１の抵抗値ＲPが低いと、非選択のメモリセル６Ａにおいて、磁気抵抗効果素子１に電流Ｉwの多くが流れて誤書込み（ディスターブ）し易くなる。したがって、特に選択トランジスタ４２について、ＯＮ抵抗ＲONが磁気抵抗効果素子１の抵抗値ＲPよりも高くならないように（ＲON≦ＲP）設計されることが好ましい。
【０１６９】
本発明の第２実施形態に係る不揮発性メモリは、不揮発性記憶素子として磁気抵抗効果素子を備えた磁気メモリ（ＭＲＡＭ）として説明したが、第１実施形態に係る不揮発性メモリと同様に、抵抗変化型メモリ（ＲｅＲＡＭ）とすることもできる（図示せず）。
【０１７０】
また、本発明の第２実施形態に係る不揮発性メモリにおいては、供給した電流の一部が非選択のメモリセルの不揮発性記憶素子に流れることから、ユニポーラ（単極性）駆動型のような電流の大小によって磁化方向や抵抗値を変化させる不揮発性記憶素子を適用して、直列に接続された（メモリセル列の）すべてのメモリセルに、１回の電流供給により書込みすることができる。例えば、特開２０１３−１７５６８０号公報に開示されたスピン注入磁化反転素子は、磁化自由層の側から電流を供給したとき、一般的な大きさの反転電流ＩwPで磁化方向が平行になり（図３（ｃ）参照）、それよりも大きい電流ＩwAP（ＩwPの約２倍）で磁化方向が反平行を示す。このようなスピン注入磁化反転素子を磁気抵抗効果素子１に適用した磁気メモリ１０Ａの書込みにおいては、磁気抵抗効果素子１の磁化方向を反平行（データ‘１’）にする大きさの電流ＩwAPを、図１２（ｂ）に示すようにビット線ＢＬＴ側から供給する。そして、選択トランジスタ４２をＯＮ状態にした（非選択の）メモリセル６Ａ1，６Ａ4において、磁気抵抗効果素子１に電流ＩwP（＜ＩwAP）が流れる、選択トランジスタ４２のＯＮ抵抗ＲONになるように、ゲート電圧Ｖｇ1，Ｖｇ4を設定する。このような構成により、電流ＩwAPの１回の供給で、図１２（ｂ）においては、メモリセル６Ａ1，６Ａ2，６Ａ3，６Ａ4にそれぞれ‘０’、‘１’、‘１’、‘０’を書込みされる。なお、読出しにおいては、書込み時とは別にゲート電圧Ｖｇを設定して、選択トランジスタ４２のＯＮ抵抗ＲONを十分に小さくすることが好ましい。
【０１７１】
〔第２実施形態の変形例〕
本発明の第２実施形態に係る磁気メモリは、第１実施形態の変形例と同様に、特に空間光変調器に適用される場合に、並設デュアルピン構造のスピン注入磁化反転素子である光変調素子１Ａや磁壁移動素子である光変調素子１Ａ2を適用してもよい（図７、図８、図９参照）。第１実施形態の変形例において説明した通り、光変調素子１Ａは、書込みエラーの検出をしたり、記憶装置に適用する場合には、中間層２１，２２の一方を絶縁膜で形成し、読出しによる書込みエラーの検出をしない場合には、中間層２１，２２が共に非磁性金属で形成されることが好ましい。また、光変調素子１Ａの配線５１，５２間の抵抗値が変化しないものや光変調素子１Ａ2を搭載した空間光変調器は、書込み（図１２参照）において、各画素６Ａの光変調素子１Ａ，１Ａ2の抵抗値による選択トランジスタ４２の電位の差がない（後記第３実施形態に係る磁気メモリの書込方法参照）。したがって、書込みにおける負荷の許容範囲内であれば、画素列６０Ａに画素６Ａの数Ｎを多く配列することができる。
【０１７２】
以上のように、本発明の第２実施形態およびその変形例に係る磁気メモリ、空間光変調器によれば、第１実施形態と同様に書込みが高速化され、かつ消費電流を低減することができ、さらにメモリセルのサイズを縮小することができる。
【０１７３】
〔第３実施形態〕
本発明の第１、第２実施形態に係る磁気メモリおよび空間光変調器においては、メモリセルの磁気抵抗効果素子として、書込み時の負荷を抑制するためには低抵抗のＣＰＰ−ＧＭＲ素子や磁壁移動素子が、読出しの精度を高くするためには高抵抗かつＭＲ比の高いＴＭＲ素子が、それぞれ好適である。そこで、ＣＰＰ−ＧＭＲ素子または磁壁移動素子とＴＭＲ素子との両方を備える磁気抵抗効果素子を適用することで、書込み時の負荷を低減しつつ精度よく読出しをすることのできる磁気メモリが得られる。以下、本発明の第３実施形態に係る磁気メモリについて、図１５〜２０を参照して説明する。第１、第２実施形態（図１〜１３参照）と同一の要素については同じ符号を付し、説明を省略する。
【０１７４】
本発明の第３実施形態に係る磁気メモリ１０Ｂは、第１、第２実施形態（図１、図１０参照）と同様に記憶装置９０Ｂに搭載され、メモリセル６Ｂを２次元配列して備える。図１５では、簡潔に説明するために、記憶装置９０Ｂは磁気メモリ１０Ｂを１つ備える。記憶装置９０Ｂの構成の詳細は後記にて説明する。
【０１７５】
図１５に示すように、磁気メモリ１０Ｂのメモリセル６Ｂは、第２実施形態に係る磁気メモリ１０Ａのメモリセル６Ａと同様に、１個の磁気抵抗効果素子１Ｂと１個の選択トランジスタ４２を並列に接続されるように備え、列方向に隣り合うメモリセル６Ｂ同士で直列に接続する。この列方向に配列されたメモリセル６Ｂの一群を、第１、第２実施形態と同様にメモリセル列６０Ｂと称する。
【０１７６】
ここで、図１５に示すように、磁気抵抗効果素子１Ｂは、３本に枝分かれするように接続された抵抗器ＭＲw1，ＭＲw2，ＭＲrからなり、それぞれの末端に端子ｐ１，ｐ２，ｐ３（図１７参照）を有し、これら３つの端子のうち、直列に接続した抵抗器ＭＲw1と抵抗器ＭＲw2（以下、合わせて抵抗器ＭＲw）の両端の端子ｐ１，ｐ２で選択トランジスタ４２と並列に接続される。すなわち、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの部分が、第２実施形態におけるメモリセル６Ａの磁気抵抗効果素子１に相当する。一方、メモリセル６Ｂにおいて、磁気抵抗効果素子１Ｂには、抵抗器ＭＲrの側の端子ｐ３に直列に接続されたダイオード４４を経由して、読出ビット線ＲＢＬが接続されている。この読出ビット線ＲＢＬは、磁気メモリ１０Ｂにおいて、行方向に配列するメモリセル６Ｂ，６Ｂ，…，６Ｂに接続される。メモリセル６Ｂの構造については後記し、以下に、メモリセル６Ｂの各要素の構造について説明する。
【０１７７】
（磁気抵抗効果素子）
図１７に示すように、磁気抵抗効果素子１Ｂは、第１実施形態の変形例に係る空間光変調器の光変調素子１Ａ2（図８参照）の磁性細線３Ａの上に、さらに障壁層２３、磁化固定層１３を順に積層した構造を有する。詳しくは、磁性細線３Ａにおける磁化反転領域３SW（下側に磁化固定層１１，１２が設けられていない細線方向中央部、図８参照）内に限定して、障壁層２３、磁化固定層１３が積層されている。磁気抵抗効果素子１Ｂは、磁化反転領域３SWを磁化自由層として、障壁層２３および磁化固定層１３を積層したＴＭＲ素子構造を備えるものであり、このＴＭＲ素子構造部分が図１５の抵抗器ＭＲrに該当する。すなわち、抵抗器ＭＲrは可変抵抗器である（以下、可変抵抗器ＭＲr、または適宜、ＴＭＲ素子ＭＲr）。一方、磁性細線３Ａおよび磁化固定層１１，１２からなる部分が、抵抗器ＭＲwに該当し、さらに、磁化固定層１１と磁性細線３Ａの部分が抵抗器ＭＲw1に、磁化固定層１２と磁性細線３Ａの部分が抵抗器ＭＲw2に、それぞれ該当するものとする。
【０１７８】
磁気抵抗効果素子１Ｂにおいて、抵抗器ＭＲw、すなわち光変調素子１Ａ2と共通する部分は、磁気メモリ１０Ｂの書込み時に電流Ｉwを供給されて磁化反転領域３SWを磁化反転させる。すなわち磁気抵抗効果素子１Ｂは、磁気抵抗効果素子１や光変調素子１Ａ，１Ａ2と同様に、磁化固定層１１，１２に一対の端子ｐ１，ｐ２を有して、この端子ｐ１，ｐ２から向きを変えて電流を供給されることにより一部の磁化方向が反転する（図８参照）。したがって、磁気抵抗効果素子１Ｂは、光変調素子１Ａ2と同様、磁化反転領域３SWが磁化反転しても、端子ｐ１−ｐ２間の抵抗値（抵抗器ＭＲwの抵抗値ＲMRw）が実質的に変化しない。一方で、磁気抵抗効果素子１Ｂは、磁化反転領域３SWを磁化自由層として、ＴＭＲ素子である可変抵抗器ＭＲrを備えるので、可変抵抗器ＭＲrに接続した端子ｐ３と端子ｐ１，ｐ２の一方（本実施形態では端子ｐ２）との間の抵抗値、すなわち可変抵抗器ＭＲrと抵抗器ＭＲw2の抵抗値の和は、磁化反転領域３SWの磁化反転により変化する。このように、磁気抵抗効果素子１Ｂは、低抵抗でかつ比較的低い電流密度で磁化反転させ易い磁壁移動素子により書込みをし、ＭＲ比が高く小さな電流でも高精度で抵抗値を検知し易いＴＭＲ素子により読出しをすることができる。
【０１７９】
磁化固定層１１，１２および磁性細線３Ａは、光変調素子１Ａ2における磁化固定層１１，１２、磁性細線３Ａと同様の構成とすることができる。一方、障壁層２３および磁化固定層１３は、それぞれＴＭＲ素子の障壁層および磁化固定層として公知の構造とすることができる。ただし、磁気抵抗効果素子１Ｂにおいて、可変抵抗器ＭＲrはスピン注入磁化反転させる必要がないので、端子ｐ２−ｐ３間で定電流Ｉrを供給して抵抗値の変化（磁化方向が平行：ＲP、磁化方向が反平行：ＲAP）を検知することのできる構成であればよい。なお、定電流Ｉrは、磁性細線３Ａにおいて磁壁が移動しない程度の電流密度とする。特に、障壁層２３は、ＴＭＲ素子の障壁層として特に高いＭＲ比が得られるＭｇＯが好ましい。また、障壁層２３および磁化固定層１３は、定電流Ｉrに対応した構造であればよいが、例えば書込み時に誤って電流Ｉwが流れても破壊されない程度の抵抗であることがより好ましい。また、磁化固定層１３および障壁層２３は、磁性細線３Ａの磁化反転領域３SW内に積層されていれば、平面視形状は特に限定されない。
【０１８０】
（ダイオード）
ダイオード４４は、メモリセル６Ｂにおいて、書込み、読出し時に、電流が読出ビット線ＲＢＬを経由して他のメモリセル列６０Ｂの磁気抵抗効果素子１Ｂに回り込まないように設けられる。詳しくは、図１５に示すように、メモリセル６Ｂにおいて、ダイオード４４は、カソードが磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrに接続され、アノードが読出ビット線ＲＢＬに接続されている。
【０１８１】
ダイオード４４は、例えばシリコン（Ｓｉ）ダイオード等の一般的なものが適用される。特にメモリセル６Ｂにおいては、ダイオード４４は、磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrの側の端子、すなわち磁化固定層１３に電極５３を介して接続されるので、図１６に示すように、磁気抵抗効果素子１Ｂの上側に設けられる。そのため、後記の磁気メモリの製造方法にて説明するように、ダイオード４４は、磁気抵抗効果素子１Ｂの各層の材料にもよるが、１５０℃程度の低温で成膜可能な多結晶シリコン（ｐｏｌｙ−Ｓｉ）で形成される。あるいは、ダイオード４４は、選択トランジスタ４２と同様にＳｉ基板等の表層に形成されてもよく、この場合は、選択トランジスタ４２が形成された基板４０Ｂとは別の基板に形成されることが好ましい。また、図１６において、ダイオード４４は、磁気抵抗効果素子１Ｂの障壁層２３および磁化固定層１３（可変抵抗器ＭＲr）とほぼ同じ平面視形状としているが、これに限られず、磁気メモリ１０Ｂの読出し用の電流Ｉrに対応した構成であればよい。ダイオード４４は、下（磁気抵抗効果素子１Ｂの側）にｎ層、上にｐ層の順に積層されて（図示省略）、電流が読出ビット線ＲＢＬから磁化固定層１３（可変抵抗器ＭＲr）への向きにのみ流れる。
【０１８２】
（選択トランジスタ）
メモリセル６Ｂにおいて、選択トランジスタ４２は、第２実施形態におけるメモリセル６Ａの選択トランジスタ４２と同様の構成であり、磁気抵抗効果素子１Ｂ（抵抗器ＭＲw）に並列に接続され、かつメモリセル列６０Ｂにおいて直列に接続されている。したがって、前記した通り、選択トランジスタ４２は、図１６に示すように、第２実施形態と同様に、メモリセル列６０Ｂにおいて連続したＭＯＳＦＥＴで基板４０Ｂの表層に形成されている。また、本実施形態においては、誤書込み（ディスターブ）を防ぐために、選択トランジスタ４２は、ＯＮ抵抗ＲONが、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRw以下（ＲON≦ＲMRw）であることが好ましく、抵抗値ＲMRwに対してより低いことがさらに好ましい。
【０１８３】
前記の構造の磁気抵抗効果素子１Ｂを備えた本実施形態に係る磁気メモリ１０Ｂのメモリセル６Ｂは、第２実施形態に係る磁気メモリ１０Ａのメモリセル６Ａ（図１１参照）の第１実施形態の変形例の光変調素子１Ａ2を設けた構成に、光変調素子１Ａ2を磁気抵抗効果素子１Ｂに置き換え、ダイオード４４を挟んで読出ビット線ＲＢＬを接続したものになる。
【０１８４】
詳しくは、磁気メモリ１０Ｂにおいて、メモリセル６Ｂは、一例として図１６に示すように、基板４０Ｂの表層に形成された選択トランジスタ４２（４ｓ／ｄ）が、配線５（接続部５ｃ、抵抗接続層５ａ）で、磁気抵抗効果素子１Ｂの磁化固定層１２の下面（端子ｐ２）と接続し、かつ隣のメモリセル６Ｂの磁気抵抗効果素子１Ｂの磁化固定層１１の下面（端子ｐ１）と接続する。そして、磁気抵抗効果素子１Ｂの磁化固定層１３の上面（端子ｐ３）に接続した電極５３のさらに上に、ダイオード４４を挟んで、行方向（図１６のＹ方向）に延設された配線５４が読出ビット線ＲＢＬとして接続される。なお、図１６では、第２実施形態（図１１参照）と同様に、左から順に、メモリセル列６０Ｂにおけるビット線ＢＬＴから１〜４行目の４個のメモリセル６Ｂが簡略化して示され、磁気抵抗効果素子１Ｂが１個ずつ互い違いに行方向にずらして配列（千鳥配列）されている。そして、隣り合うメモリセル６Ｂ，６Ｂの一方の磁気抵抗効果素子１Ｂの磁化固定層１２と他方の磁化固定層１１とが、１つの抵抗接続層５ａ上で行方向に並んで配置されて接続している。また、磁気抵抗効果素子１Ｂは、磁化固定層１１を左側に、磁化固定層１２を右側にして配置されている。ＭＯＳＦＥＴ（選択トランジスタ４２）および磁気抵抗効果素子１Ｂの各平面視サイズ、ならびに配線５の配線幅等にもよるが、磁気抵抗効果素子１Ｂのこのような配列により、磁気メモリ１０Ｂは、ＭＯＳＦＥＴに合わせて、列方向（図１６のＸ方向）に狭ピッチに形成されている。また、図１６においては、図１１と同様に、ワード線ＷＬＢ（図１５参照）が省略され、空白部分に絶縁層が設けられている。また、基板４０Ｂの表層には、第２実施形態にて説明したように、ビット線ＢＬＴの側の端（図１６における左端）の選択トランジスタ４２に、ゲート４ｇ3とその両側のｎ+拡散層（４ｓ3，４ｓ／ｄ）で形成されたメモリセル列駆動トランジスタ４３（図１５参照）が接続されている。
【０１８５】
（配線）
配線５、電極５３、配線５４（読出ビット線ＲＢＬ）、およびワード線ＷＬＢは、第２実施形態に係る磁気メモリ１０Ａの配線５およびワード線ＷＬＢと同様に、一般的な金属電極材料で形成される。電極５３および配線５４は、磁気メモリ１０Ｂの読出しのみにおいて電流が流れるので、電流Ｉrに対応した構造であればよく、例えば書込み時に誤って電流Ｉwが流れても破壊されない程度の構造であることがより好ましい。
【０１８６】
（記憶装置）
本実施形態に係る磁気メモリ１０Ｂを備える記憶装置９０Ｂは、図１５に示すように、さらに磁気メモリ１０Ｂの駆動回路として、磁気メモリ１０Ｂの行毎に設けられたワード線選択トランジスタ７２、読出ビット線選択トランジスタ７６、および電圧比較器９３と、ゲート電圧生成回路８０Ｂと、磁気メモリ１０Ｂの列（メモリセル列６０Ｂ）毎に設けられたビット線選択トランジスタ７３，７４およびメモリセル列駆動トランジスタ４３と、メモリセル列選択トランジスタ７５と、行デコーダ９１Ｂと、列デコーダ９２Ｂと、選択されたメモリセル列６０Ｂに電流を供給する書込／読出電流回路９Ｂと、を備える。すなわち、記憶装置９０Ｂは、第２実施形態に係る磁気メモリ１０Ａ，１０Ａを備える記憶装置９０Ａ（図１０参照）に、メモリセル列選択トランジスタ７５および読出ビット線選択トランジスタ７６を追加した構成を有する。本実施形態においては、メモリセル６Ｂが、少なくとも磁気抵抗効果素子１Ｂの抵抗器ＭＲwを経由して常に電流が流れる回路を形成しているために、第２実施形態と同様、選択したメモリセル列６０Ｂに限定的に電流を供給するように、メモリセル列駆動トランジスタ４３が設けられる。メモリセル列選択トランジスタ７５はワード線選択トランジスタ７２と、読出ビット線選択トランジスタ７６はビット線選択トランジスタ７３，７４と、それぞれ同様のスイッチング素子を適用することができる。また、記憶装置９０Ｂは、電圧比較器９３を、磁気メモリ１０Ｂの行毎に、読出ビット線ＲＢＬに接続して備える。そして、行デコーダ９１Ｂは、ワード線選択トランジスタ７２に加え、読出ビット線選択トランジスタ７６を駆動する。
【０１８７】
このような構成の記憶装置９０Ｂは、磁気メモリ１０Ｂ、書込／読出電流回路９Ｂ、ゲート電圧生成回路８０Ｂ、および読出ビット線ＲＢＬ以外は、図４３（ａ）に示す従来の磁気メモリ１１０を備えた記憶装置１９０と概ね同様の構成であるといえる。さらに、記憶装置９０Ｂは、後記するように、磁気メモリ１０Ｂにおいて、ビット線ＢＬＴまたはビット線ＢＬＢと読出ビット線ＲＢＬとの直交する２本の配線間の抵抗値で読出しをするため、読出しにおいてはこれら２本の配線を書込／読出電流回路９Ｂに内蔵された定電流源９４に接続する（図１９、図２０参照）。
【０１８８】
記憶装置９０Ｂは、磁気メモリ１０Ｂをサブブロックメモリとして２つ以上搭載してもよく、例えば、第２実施形態に係る磁気メモリ１０Ａ，１０Ａを備える記憶装置９０Ａ（図１０参照）と同様に、搭載された２つ以上の磁気メモリ１０Ｂが互いに並列に書込／読出電流回路９Ｂに接続されるように、ビット線ＢＬＴ，ＢＬＢおよび読出ビット線ＲＢＬを結線する（図示省略）。
【０１８９】
（磁気メモリの製造方法）
本実施形態に係る磁気メモリ１０Ｂは、前記第２実施形態に係る磁気メモリ１０Ａと同様に、Ｓｉ基板の表層に選択トランジスタ４２およびメモリセル列駆動トランジスタ４３をＭＯＳＦＥＴで形成して基板４０Ｂを製造する工程、ワード線ＷＬＢおよび配線５等、ならびにこれらの間を埋める絶縁層を形成する工程を行い、その後に、磁気抵抗効果素子１Ｂおよびその上の電極５３とダイオード４４とを形成する工程、配線５４を形成する工程、を行って製造することができる。
【０１９０】
磁気抵抗効果素子１Ｂは、第１実施形態の変形例の光変調素子１Ａ，１Ａ2と同様の方法で形成することができる。詳しくは、磁化固定層１１，１２およびその間を埋める絶縁層を形成した後、磁性細線３Ａ、障壁層２３、磁化固定層１３、および保護膜（図示省略）を連続して成膜、積層して、保護膜から磁性細線３Ａまでと、保護膜から障壁層２３まで（または磁化固定層１３まで）と、に分けてエッチングして、磁気抵抗効果素子１Ｂの形状に加工すればよい。さらに磁気抵抗効果素子１Ｂの上面に接続する電極５３を形成し、その上に、ｐｏｌｙ−Ｓｉ膜を成膜してダイオード４４を形成し、行方向に延設したストライプ状の配線５４、ならびにこれらの間を埋める絶縁層を形成して、磁気メモリ１０Ｂが得られる。あるいは、第１実施形態の変形例に係る空間光変調器のように、選択トランジスタ４２、ワード線ＷＬＢおよび配線５を形成した基板に、配線５４、ダイオード４４、電極５３、および磁気抵抗効果素子１Ｂを形成した別の基板（図示せず）を貼り合わせてもよい。
【０１９１】
（磁気メモリの初期設定）
本実施形態に係る磁気メモリ１０Ｂは、第１実施形態の変形例に係る空間光変調器１０と同様に、磁界を印加して、すべてのメモリセル６Ｂの磁気抵抗効果素子１Ｂの磁化固定層１１と磁化固定層１２，１３のそれぞれの磁化方向を逆向きに揃える（図１７参照）。
【０１９２】
〔磁気メモリの書込／読出方法〕
本発明の第３実施形態に係る磁気メモリの書込／読出方法を、図１８〜２０を参照して説明する。磁気メモリ１０Ｂにおける、４つのメモリセル６Ｂを配列したメモリセル列６０Ｂを、図１８では１つ、図１９および図２０では２つ示す。この図１８〜２０に示すメモリセル列６０Ｂの１つが列デコーダ９２Ｂ（図１５参照）により選択され、この選択されたメモリセル列６０Ｂに配列されたメモリセル６Ｂを、適宜、図中左からメモリセル６Ｂ1，６Ｂ2，６Ｂ3，６Ｂ4と称する。ここでは、メモリセル６Ｂ1，６Ｂ2，６Ｂ3，６Ｂ4にそれぞれ‘１’、‘０’、‘０’、‘１’を書込みし、また、このデータを読出しするものとして説明する。
【０１９３】
（磁気メモリの書込方法）
前記した通り、第３実施形態に係る磁気メモリ１０Ｂのメモリセル６Ｂは、第２実施形態に係る磁気メモリ１０Ａのメモリセル６Ａについて、磁気抵抗効果素子１を磁気抵抗効果素子１Ｂの抵抗器ＭＲwに置き換えた構成であり、磁気抵抗効果素子１Ｂは、抵抗器ＭＲw（端子ｐ１，ｐ２間）に電流を供給されることにより、磁性細線３Ａの磁化反転領域３SWが磁化反転し、すなわち書込みされる（図１７参照）。したがって、第３実施形態に係る磁気メモリの書込方法は、第１、第２実施形態に係る磁気メモリの書込方法（図４、図１２参照）と同様に、ビット線を経由して、選択した列のメモリセル列のすべてのメモリセルに電流が流れるように電流を供給する。さらに磁気メモリ１０Ｂは、このとき、後記するように磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrには電流が流れないように構成されているので、メモリセル列６０Ｂでの電流の経路を、第２実施形態に係る磁気メモリ１０Ａのメモリセル列６０Ａでの経路と同一にすることができる。
【０１９４】
そのために、列デコーダ９２Ｂ（図１５参照）により、図１８に示すように、選択したメモリセル列６０Ｂのビット線ＢＬＴ，ＢＬＢが、書込／読出電流回路９Ｂに内蔵された定電流源９５に接続されている。また、行デコーダ９１Ｂにより、メモリセル列選択トランジスタ７５がＯＮ状態になり、ゲート電圧生成回路８０Ｂに内蔵されたパルス電源９６の出力電圧がメモリセル列駆動トランジスタ４３に印加される。また、行デコーダ９１Ｂにより、すべての読出ビット線選択トランジスタ７６（図１５参照）をＯＦＦ状態になる。本実施形態の書込みでは、行デコーダ９１Ｂは、第２実施形態における行デコーダ９１Ａと同様に、非選択の行のワード線選択トランジスタ７２をＯＮ状態にする。
【０１９５】
図１８（ａ）においては、行デコーダ９１Ｂによりすべての行が選択され、第２実施形態（図１２（ａ）参照）と同様に、４つすべてのメモリセル６Ｂにおいて、選択トランジスタ４２がＯＦＦ状態である。この状態で、定電流源９５によりメモリセル列６０Ｂにビット線ＢＬＢ側からビット線ＢＬＴ側へ左方向へ電流Ｉwを供給すると、各メモリセル６Ｂにおいて、電流Ｉwが磁気抵抗効果素子１Ｂの抵抗器ＭＲw1，ＭＲw2（抵抗器ＭＲw）に供給される。これにより、第１実施形態の変形例の光変調素子１Ａ2と同様に磁性細線３Ａの磁化反転領域３SWが下向きの磁化方向になり、磁化固定層１３と反平行になる（図８（ｃ）、図１７（ｂ）参照）。したがって、４つすべてのメモリセル６Ｂに‘１’が書込みされる。
【０１９６】
次に、図１８（ｂ）において、行デコーダ９１Ｂにより中央の２行（２行目と３行目）が選択される。すなわち第２実施形態（図１２（ｂ）参照）と同様に、両端の２行（１行目と４行目）が非選択状態になり、ワード線選択トランジスタ７２がＯＮ状態に切り替えられ、両端の２つのメモリセル６Ｂ1，６Ｂ4において、選択トランジスタ４２がＯＮ状態である。なお、図１８、ならびに後記の図１９および図２０において、ワード線選択トランジスタ７２は、ＯＮ状態で、かつこれにより出力先の選択トランジスタ４２に電流が流れるとき、白抜き矢印を付して表す。この状態で、定電流源９５によりメモリセル列６０Ｂに、今度はビット線ＢＬＢ側から左方向へ電流Ｉwを供給する。すると、中央の２つのメモリセル６Ｂ2，６Ｂ3において、図１８（ａ）とは逆方向に電流Ｉwが磁気抵抗効果素子１の抵抗器ＭＲwに供給されるため、磁性細線３Ａの磁化反転領域３SWの磁化方向が磁化固定層１３と平行な上向きになる（図８（ｄ）、図１７（ａ）参照）。一方、メモリセル６Ｂ1，６Ｂ4においては、電流Ｉwが磁気抵抗効果素子１の抵抗器ＭＲwと選択トランジスタ４２とに分岐して流れるため、抵抗器ＭＲwには磁壁移動させる十分な電流密度の電流が供給されず、磁性細線３Ａの磁化反転領域３SWの磁化方向は下向きを維持する。その結果、メモリセル６Ｂ2，６Ｂ3が‘０’に書き替えられて、メモリセル列６０Ｂに左から‘１’、‘０’、‘０’、‘１’が書込みされる。
【０１９７】
このように、選択したメモリセル６Ｂにおいて磁気抵抗効果素子１Ｂの抵抗器ＭＲwに電流Ｉwが供給されるため、第１実施形態の変形例の光変調素子１Ａ2と同様に磁性細線３Ａの磁化反転領域３SWが磁化反転する（図８（ｃ）、（ｄ）参照）。そして、第２実施形態と同様に、１つのメモリセル列６０Ｂのすべてのメモリセル６Ｂに‘１’、‘０’を、最少２回の電流供給により書込みすることができる。なお、ビット線ＢＬＴに接続されたメモリセル列駆動トランジスタ４３にパルス電源９６の出力電圧Ｖｇ0，ＶｇHが印加されるため、定電流源９５からメモリセル列６０Ｂに供給される電流は、パルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。
【０１９８】
書込み時には、メモリセル６Ｂが選択、非選択にかかわらず、磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrには電流が流れない。これは、詳しくは後記の読出方法にて説明するように、磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrが、ダイオード４４に接続されているために、同じ行の他の列（メモリセル列６０Ｂ）のメモリセル６Ｂとはダイオード４４のアノード同士で読出ビット線ＲＢＬに接続していることによる。さらに、すべての読出ビット線ＲＢＬをＧＮＤ（定電流源９５の負の電位）等の電位の低い側に接地して、すべてのメモリセル６Ｂのダイオード４４に電流が流れないようにしてもよい。この場合は、メモリセル列６０Ｂにおける電位の高い側のメモリセル６Ｂで、ダイオード４４のカソード電位が降伏電圧に到達することのないようにする。
【０１９９】
本実施形態に係る磁気メモリ１０Ｂの書込みにおいては、前記したように、メモリセル列６０Ｂにおける電流の経路が、第２実施形態に係る磁気メモリ１０Ａのメモリセル列６０Ａ（図１２参照）の磁気抵抗効果素子１を磁気抵抗効果素子１Ｂの抵抗器ＭＲwに置き換えた以外は同じである。すなわち、式（１５）、式（２９）〜（３４）の「ＲP/AP」、「ＲP」、「ＲAP」がすべて抵抗器ＭＲwの一定の抵抗値「ＲMRw」に置き換えられる。したがって、ｍ個のメモリセル６Ｂを選択したときのメモリセル列６０Ｂの抵抗値ΣＲCELLkは下式（５２）で表される。
【数３５】
0006694275.tif 000036
【０２００】
また、磁気メモリ１０Ｂの書込みにおいては、第２実施形態と同様にゲート電圧生成回路８０Ｂが行毎に変位させたゲート電圧Ｖｇを出力して、非選択のメモリセル６Ｂの選択トランジスタ４２に印加する。特に本実施形態においては、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRwが、例えば第２実施形態におけるＴＭＲ素子からなる磁気抵抗効果素子１のように高くないので、誤書込みを防止するために、選択トランジスタ４２を十分に低いＯＮ抵抗ＲONで動作させることが好ましい。
【０２０１】
ゲート電圧生成回路８０Ｂの構成は、可変抵抗器８の抵抗値および後記の読出しにおける抵抗の切替を除いて、第２実施形態に係る磁気メモリ１０Ａを搭載した記憶装置９０Ａのゲート電圧生成回路８０Ａ（図１２、図１３参照）と同様である。前記した通り、式（１５）、式（３０）の「ＲP」、「ＲAP」が共に抵抗器ＭＲwの一定の抵抗値「ＲMRw」に置き換えられる。したがって、可変抵抗器８は、図１８（ｂ）に破線矢印で表すように、行デコーダ９１Ｂからのワード線選択トランジスタ７２への信号に連動して、ＲMRw：ＲON||ＲMRwの比で２段階に変化する。そのために、可変抵抗器８を構成する分圧抵抗器８１および抵抗切替トランジスタ７８の各抵抗値Ｒdiv，ＲdvONの比が下式（５３）に、初段抵抗８４の抵抗値Ｒauxが下式（３１）に、それぞれ設計されることが好ましい。
【数３６】
0006694275.tif 000037
【０２０２】
さらに、本実施形態に係る磁気メモリ１０Ｂの書込みにおいては、選択、非選択のメモリセル６Ｂの抵抗値ＲCELLsl，ＲCELLnsが、データ‘１’、‘０’の違いや書換えによって変化せず、したがって、下式（３２）に表される定電流源９５の出力電圧Ｖwも変化しない。その結果、メモリセル列駆動トランジスタ４３および非選択のメモリセル６Ｂの選択トランジスタ４２について、一定のゲート電圧Ｖｇに対して、ゲート−ソース間電圧ＶgsおよびＯＮ抵抗ＲONが一定に保持される。したがって、第１、第２実施形態と同様に、これらすべてのトランジスタ４２，４３に共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を下式（３）の範囲に設定し、ＯＮ抵抗ＲONを算出するが、メモリセル６Ｂのデータの変化に伴うゲート−ソース間電圧Ｖgsの増大または減少を考慮する必要がない。そして、この、設定したゲート−ソース間電圧Ｖgs（Ｖgstyp）およびＯＮ抵抗ＲONに基づき、‘１’の書込みにおけるパルス電源９６の出力電圧Ｖｇ0、ならびに‘０’の書込みにおけるパルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0は、下式（１６）、下式（５４）で表されるように設定される。これにより、メモリセル列駆動トランジスタ４３およびすべての非選択のメモリセル６Ｂの選択トランジスタ４２に、式（３）を満足する同一のゲート−ソース間電圧Ｖgstypになるゲート電圧Ｖｇkが出力される。
【数３７】
0006694275.tif 000038
【０２０３】
また、ツェナーダイオード８６は、第２実施形態と同様に、ツェナー電圧Ｖzが‘１’の書込みにおいて下式（１９）を、‘０’の書込みにおいて下式（１３）を、それぞれ満足するように設定されることが好ましく、併せて下式（４０）を満足するように設定されてもよい。なお、本実施形態に係る書込方法では、データの書換え等で定電流源９５の出力電圧Ｖwが変化しないので、ノイズ等を除いてツェナー電圧Ｖzに電流が流れることはない。
【数３８】
0006694275.tif 000039
【０２０４】
本実施形態に係る磁気メモリ１０Ｂの書込みにおいては、非選択のメモリセル６Ｂがデータにより抵抗値ＲCELLnsが変化しないので、第１実施形態（図４参照）のように、メモリセル列６０Ｂのすべてのメモリセル６Ｂに‘０’を書込みした後に、‘１’を書込みしてもよく、誤書込みのし難さについては変わらない。‘１’をメモリセル列６０Ｂの一部のメモリセル６Ｂに書込みする場合は、ゲート電圧生成回路８０Ｂは、パルス電源９６やゲート基電圧電源９８等の接続を第１実施形態と同様に入れ替え、パルス電源９６を接続した側をツェナーダイオード８６およびダイオード８７を経由して定電流源９５の正に接続する（図４（ｂ）参照）。
【０２０５】
本実施形態に係る磁気メモリ１０Ｂの書込みにおいては、第２実施形態と同様に、ゲート電圧生成回路８０Ｂにより、書込みをするメモリセル６Ｂの数ｍに応じて最も高い電位（パルス電源９６の出力電圧ＶｇH）を管理することで、すべての非選択のメモリセル６Ｂの選択トランジスタ４２に適正なゲート電圧Ｖｇが出力される。さらに本実施形態においては、メモリセル６Ｂのデータによってその選択トランジスタ４２の電位が変化しないので、第１、第２実施形態と異なり、一定のゲート電圧Ｖｇに対してゲート−ソース間電圧Ｖgsが一定、すなわち常に式（３）の範囲となる。したがって、読出しの判定の精度を満足する範囲で、メモリセル列６０Ｂに配列されたメモリセル６Ｂの数Ｎ、選択するメモリセル６Ｂの数ｍの数を多く設計することができる。また、選択トランジスタ４２のゲート−ソース間電圧Ｖgsが一定であるので、最大定格Ｖ(BR)gsを大きな値に設計する必要がなく、あるいはゲート−ソース間電圧Ｖgsを最大定格Ｖ(BR)gsに対するマージンを抑えて十分に大きな値に設定してＯＮ抵抗ＲONを低減することができる。その結果、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRwが低くても、誤書込みし難く、さらに、書込み時の負荷が低減される。なお、磁気メモリ１０Ｂの書込みにおいては、ゲート電圧生成回路８０Ｂの分圧回路によらずに、非選択の各行のゲート電圧Ｖｇを、第１実施形態にて説明したように個別にシミュレーションで算出して出力してもよい。
【０２０６】
（磁気メモリの読出方法）
第３実施形態に係る磁気メモリ１０Ｂは、メモリセル列６０Ｂにおいてメモリセル６Ｂ毎（行毎）に、読出ビット線ＲＢＬが磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrにダイオード４４を経由して接続されている。したがって、第３実施形態に係る磁気メモリの読出方法は、選択したメモリセル６Ｂに限定してその可変抵抗器ＭＲrに電流が流れるように、読出ビット線ＲＢＬを選択した行毎に切り替えて定電流源９４の一方の極に接続し、他方の極はビット線ＢＬＴ，ＢＬＢの一方に接続して行う。ここでは、読出ビット線ＲＢＬは、ダイオード４４のアノードに接続されているために、定電流源９４の正に接続される。そして、列デコーダ９２Ｂ（図１５参照）により、選択したメモリセル列６０Ｂ（図１９、図２０における上のメモリセル列６０Ｂ）のビット線ＢＬＢが定電流源９４の負に接続される。一方、ビット線ＢＬＴはｏｐｅｎ（開放）状態であり、そのため、行デコーダ９１Ｂによりメモリセル列選択トランジスタ７５をＯＦＦ状態にして、メモリセル列駆動トランジスタ４３がＯＦＦ状態になる。このメモリセル列６０Ｂのメモリセル６Ｂ1，６Ｂ2，６Ｂ3，６Ｂ4は、それぞれ‘１’、‘０’、‘０’、‘１’が記憶されているので、それぞれの磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrの抵抗値は、ＲAP，ＲP，ＲP，ＲAPである。
【０２０７】
本実施形態に係る磁気メモリの読出方法においては、行デコーダ９１Ｂにより、選択した行の読出ビット線選択トランジスタ７６をＯＮ状態にして、その行の読出ビット線ＲＢＬを経由して、メモリセル列６０Ｂにおいて選択したメモリセル６Ｂに直接に電流を流す。さらに、選択したメモリセル６Ｂから電流の流れる側（電位の低い側）に配列された非選択のメモリセル６Ｂについて選択トランジスタ４２をＯＮ状態にして抵抗を低くするために、これらの行のワード線選択トランジスタ７２をＯＮ状態にする。
【０２０８】
図１９において、行デコーダ９１Ｂにより左から１行目が選択されると、１行目の読出ビット線ＲＢＬに、読出ビット線選択トランジスタ７６によって定電流源９４の正が接続して電流Ｉrが供給される。すると、選択された左端のメモリセル６Ｂ1において、読出ビット線ＲＢＬから、電流Ｉrが、ダイオード４４を経由して磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrに流れ、さらに定電流源９４の負の側へ、すなわち右隣のメモリセル６Ｂ2へ流れるために、可変抵抗器ＭＲrから抵抗器ＭＲw2へ流れる。メモリセル６Ｂ2においては、書込みにおける非選択のメモリセル６Ｂ（図１８（ｂ）のメモリセル６Ｂ1，６Ｂ4）と同様に、磁気抵抗効果素子１Ｂの抵抗器ＭＲwとＯＮ状態の選択トランジスタ４２とに分岐して流れ、さらにその右側の残りの非選択のメモリセル６Ｂ3，６Ｂ4を同様に順次経由して、ビット線ＢＬＢへ流れる。
【０２０９】
磁気抵抗効果素子１Ｂについて、抵抗器ＭＲw1，ＭＲw2が同一構造であるとして、それぞれの抵抗値は０．５ＲMRwになる。また、ダイオード４４の抵抗値をＲDIで表す。図１９における読出ビット線ＲＢＬとビット線ＢＬＢとの間で測定される（ＲＢＬ−ＢＬＢ間の）抵抗値Ｒread1は、下式（５５）で表される。
Ｒread1＝ＲDI＋ＲAP＋０.５ＲMRw＋３(ＲON||ＲMRw)  ・・・（５５）
【０２１０】
また、図２０において、行デコーダ９１Ｂにより左から２行目が選択されると、選択された２行目の読出ビット線ＲＢＬに定電流源９４の正が接続して電流Ｉrが供給される。すると、選択されたメモリセル６Ｂ2において、１行目が選択されたときのメモリセル６Ｂ1（図１９参照）と同様に、電流Ｉrが、ダイオード４４を経由して磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrに流れ、可変抵抗器ＭＲrから抵抗器ＭＲw2を経由して右隣のメモリセル６Ｂ3へ流れ、さらにメモリセル６Ｂ4を経由して、ビット線ＢＬＢへ流れる。
【０２１１】
すなわち、２行目のメモリセル６Ｂ2が選択されたとき、電流Ｉrは、この選択したメモリセル６Ｂ2と、その定電流源９４を接続される側に配列されたメモリセル６Ｂ3，６Ｂ4と、に流れ、定電流源９４を接続されていない側（ｏｐｅｎ状態にした側）に配列されたメモリセル６Ｂ1には流れない。したがって、このときのＲＢＬ−ＢＬＢ間の抵抗値Ｒread2は、下式（５６）で表される。
Ｒread2＝ＲDI＋ＲP＋０.５ＲMRw＋２(ＲON||ＲMRw)  ・・・（５６）
【０２１２】
このように、本実施形態に係る磁気メモリ１０Ｂの読出しでは、電流が、選択したメモリセル６Ｂと、このメモリセル６Ｂの一方の側（ここではビット線ＢＬＢ側）に配列された非選択のメモリセル６Ｂとに流れる。そのため、メモリセル列６０Ｂにおいて、左からｊ行目（１≦ｊ≦Ｎ）のメモリセル６Ｂjが選択されたときのＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjは、下式（５７）で表される。「ＲP/AP」は、選択したメモリセル６Ｂjに記憶されているデータ（磁気抵抗効果素子１Ｂの磁性細線３Ａの磁化方向）によって、可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指す。下式（５７）に表されるように、ＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjは、選択したｊ行目のメモリセル６Ｂjの抵抗値に（Ｎ−ｊ）個の非選択のメモリセル６Ｂk（ｊ＋１≦ｋ≦Ｎ）の抵抗値ＲCELLns（＝ＲON||ＲMRw）が加算されるので、選択したメモリセル６Ｂjに記憶されたデータだけでなく、その行アドレス（ｊ）によっても変化する。
【数３９】
0006694275.tif 000040
【０２１３】
したがって、記憶装置９０Ｂは、磁気メモリ１０Ｂの読出しにおいては、精度を高くするために、選択した行アドレスによるＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjの差を加味して判定することが好ましい。具体的には、記憶装置９０Ｂは、ｋ行目の読出ビット線ＲＢＬに接続された電圧比較器９３の参照電位Ｖrefkを、下式（５８）に表されるように左から１行毎に（Ｉr×(ＲON||ＲMRw)）降下させた値に設定する。すなわち、定電流源９４の負に接続された側から１行目となる左からＮ行目の参照電位ＶrefNが、最も低い電位である。なお、Ｖref0は、メモリセル６Ｂの磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrの抵抗値の差ΔＲP（＝ＲAP−ＲP）における参照電位である。あるいは、記憶装置９０Ｂは、１つの電圧比較器９３を定電流源９４の正の出力に接続して備え、定電流源９４と共に選択した行の読出ビット線ＲＢＬとの接続に切り替えながら、選択した行（ｊ）に対応した参照電位Ｖrefjに変位させてもよい。
【数４０】
0006694275.tif 000041
【０２１４】
ＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjは、選択したメモリセル６Ｂjのデータによる差ΔＲP（＝ＲAP−ＲP）を除くと、１行目を選択したとき（ｊ＝１）に最大となるので、抵抗変化率ΔＲP／Ｒreadjが最小になる。したがって、このときの抵抗変化率ΔＲP／Ｒread1に基づいて、読出しが可能となるように、メモリセル６Ｂおよびその配列される数Ｎを設計することが好ましい。例えば、メモリセル６Ｂにおいて、磁気抵抗効果素子１Ｂは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とし（ＲMRw＝ＲP／１０）、可変抵抗器（ＴＭＲ素子）ＭＲrのＭＲ比が５０％とする。また、選択トランジスタ４２のＯＮ抵抗ＲONが、抵抗器ＭＲwの抵抗値ＲMRwと同じ（ＲON＝ＲMRw）とし、ダイオード４３の抵抗値ＲDIが、抵抗器ＭＲwの抵抗値ＲMRwの２倍（ＲDI＝２ＲMRw）とする。このようなメモリセル６Ｂを配列したメモリセル列６０Ｂは、１行目を選択したときの抵抗変化率ΔＲP／Ｒread1が、Ｎ＝３２で１８％、Ｎ＝６４で１１％、Ｎ＝１２８で６．６％である。すなわち、本実施形態に係る磁気メモリ１０Ｂは、第２実施形態に係る磁気メモリ１０Ａと比較して、メモリセル列６０Ｂにメモリセル６Ｂが多く配列されても、読出しが容易で、また、それぞれのメモリセル６Ｂに記憶されたデータに影響されない。
【０２１５】
また、ＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjが、選択した行（ｊ）によらず、選択したメモリセル６Ｂjが‘１’のときの方が‘０’のときよりも常に高ければ、一定の参照電位Ｖrefによる読出し（判定）が可能である。具体的には、ＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjの１行目とＮ行目とを選択した行による差（(Ｒread1−ＲP/AP)−(ＲreadN−ＲP/AP)）が、磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrの抵抗値の差ΔＲPよりも小さく、下式（５９）が成立すればよい。
【数４１】
0006694275.tif 000042
【０２１６】
本実施形態に係る読出方法では、メモリセル列６０Ｂにおいて電流の流れる非選択のメモリセル６Ｂ、すなわち選択したメモリセル６Ｂjに対して定電流源９４を接続した側に配列された（Ｎ−ｊ）個のメモリセル６Ｂk（ｊ＋１≦ｋ≦Ｎ、図２０においてはメモリセル６Ｂ3，６Ｂ4）においては、それぞれの選択トランジスタ４２に、書込み（図１８（ｂ）参照）と同様に段階的に変位させたゲート電圧Ｖｇkを印加する。ただし、本実施形態に係る読出方法では、非選択であって電流の流れないメモリセル６Ｂ（図２０においてはメモリセル６Ｂ1）の選択トランジスタ４２がＯＦＦ状態であるため、ゲート電圧生成回路８０Ｂは次のように構成される。
【０２１７】
ゲート電圧生成回路８０Ｂは、読出しにおいては、書込み（図１８（ｂ）参照）と異なり、可変抵抗器８の抵抗が、行デコーダ９１Ｂからのワード線選択トランジスタ７２への信号によって変化しないように構成される。ここでは、可変抵抗器８の抵抗切替トランジスタ７８が読出し時には常にＯＦＦ状態であるように構成され、可変抵抗器８の抵抗値は、分圧抵抗器８１の抵抗値Ｒdivで一定である。したがって、ゲート電圧生成回路８０Ｂは、選択、非選択にかかわらず、Ｖｇ1からＶｇNまでΔＶｇずつ均等に降下した電圧を出力する。読出しにおいては、電流の流れる非選択のメモリセル６Ｂ毎に（Ｉr×(ＲON||ＲMRw)）変位するので、この（Ｉr×(ＲON||ＲMRw)）にΔＶｇが一致するように、定電源９７およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定すればよい。
【０２１８】
まず、書込みと同様に、メモリセル列６０Ｂのすべての非選択のメモリセル６Ｂの選択トランジスタ４２に共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を設定し、ＯＮ抵抗ＲONを算出する。本実施形態に係る読出し方法においては、メモリセル列駆動トランジスタ４３にはゲート電圧Ｖｇを印加しないので、ゲート−ソース間電圧Ｖgsは下式（６０）の範囲に設定される。ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（１６）に表されるようにゲート−ソース間電圧Ｖgs（Ｖgstyp）と同じ電圧に設定される。また、定電源９７の出力電圧ＶｇHとゲート基電圧電源９８の出力電圧Ｖｇ0との電位差が、直列に接続された初段抵抗８４とＮ個の分圧抵抗器８１の合計の抵抗値に比例する（下式（６１））。そして、前記より、ΔＶｇについて下式（６２）を成立させるために、定電源９７の出力電圧ＶｇHは下式（６３）で表される。このようなゲート電圧生成回路８０Ｂにより、定電源９７の出力電圧ＶｇHを一定にして、選択する行を切り換えて読出しをすることができる。
【数４２】
0006694275.tif 000043
【０２１９】
本実施形態に係る磁気メモリ１０Ｂは、すべてのメモリセル列６０Ｂ、すなわち複数のメモリセル列６０Ｂの同じ行のメモリセル６Ｂに接続する読出ビット線ＲＢＬを各行に備える。しかしながら、メモリセル６Ｂがダイオード４４を備え、このダイオード４４に読出ビット線ＲＢＬが接続されているので、図２０に破線で表すように、読出ビット線ＲＢＬを経由して、非選択のメモリセル列６０Ｂ（同図における下のメモリセル列６０Ｂ）に漏れ電流が流れることはない。すなわち、選択した読出ビット線ＲＢＬとビット線ＢＬＢとの間に流れる電流Ｉrの経路に、非選択のメモリセル列６０Ｂが含まれることがないので、読出しの精度が低下しない。
【０２２０】
磁気メモリ１０Ｂの読出しにおいては、ビット線ＢＬＴを定電流源９４の負に接続して、ビット線ＢＬＢをｏｐｅｎにしてもよい。この場合、ゲート電圧生成回路８０Ｂは、定電源９７とゲート基電圧電源９８の接続を入れ替え、メモリセル列駆動トランジスタ４３に式（１６）に表されるゲート電圧Ｖｇ0を印加してＯＮ状態にする。また、各行の電圧比較器９３の参照電位Ｖrefkの高低も入れ替えて、左から１行目の参照電位Ｖref1が最も低い電位になる。さらに、例えば、１〜Ｎ／２行目の読出しにおいてはビット線ＢＬＴを定電流源９４に接続し、(Ｎ／２)＋１〜Ｎ行目の読出しにおいてはビット線ＢＬＢを接続するように切り替えてもよい。この場合、ＲＢＬ−ＢＬＴ間、ＲＢＬ−ＢＬＢ間の各抵抗値Ｒreadjにおける非選択のメモリセル６Ｂの抵抗値の合計が半減するので、読出しの精度が向上する。また、磁気メモリ１０Ｂの読出しにおいては、選択したメモリセル６Ｂjに対して電位の低い側に配列されたメモリセル６Ｂkの選択トランジスタ４２が、前記したように電位が行アドレス（ｋ）によって固定されているので、各行のゲート電圧Ｖｇkは、ゲート電圧生成回路８０Ｂの分圧回路によらずに、予め個別に設定されていてもよい。
【０２２１】
（磁気メモリの読出方法の変形例）
本実施形態に係る磁気メモリ１０Ｂは、電流の流れる非選択のメモリセル６Ｂも選択トランジスタ４２をＯＦＦ状態にして、すなわちすべてのメモリセル６Ｂの選択トランジスタ４２をＯＦＦ状態にして読出しをすることもできる。このとき、電流の流れる非選択のメモリセル６Ｂは、該電流が磁気抵抗効果素子１Ｂの抵抗器ＭＲwにのみ流れて抵抗値がＲMRwである。ただし、非選択のメモリセル６Ｂの抵抗値が選択トランジスタ４２をＯＮ状態にしたときよりも高く、下式（６４）に表されるＲＢＬ−ＢＬＢ間の抵抗値Ｒreadjが特に１行目を選択したときに高い。そのため、読出しの精度が十分に得られるように、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRwや可変抵抗器ＭＲrの抵抗値の変化量ΔＲPに応じて、メモリセル列６０Ｂに配列されたメモリセル６Ｂの数Ｎを設計する。また、各行の電圧比較器９３の参照電位Ｖrefkは、１行毎に（Ｉr×ＲMRw）変位させた値に設定される。
【数４３】
0006694275.tif 000044
【０２２２】
このような読出しをするために、記憶装置９０Ｂは、読出しにおいては選択した行の読出ビット線選択トランジスタ７６のみをＯＮ状態にする行デコーダ９１Ｃ、およびゲート電圧生成回路８０Ｃを備える（図２１、図２２参照）。ゲート電圧生成回路８０Ｃは、読出しにおいては、いずれのメモリセル６Ｂの選択トランジスタ４２にもゲート電圧Ｖｇを印加しないので、可変抵抗器８が行デコーダ９１Ｃからのワード線選択トランジスタ７２への信号に連動しないように切り替える構成としなくてよい。一方、ゲート電圧生成回路８０Ｃ（定電源９７）は、書込み（図１８（ａ）参照）と同様に、メモリセル列駆動トランジスタ４３にゲート電圧Ｖｇ0を印加する。したがって、記憶装置９０Ｂは、第２実施形態（図１０、図１３参照）と同様に、メモリセル列選択トランジスタ７５を備えずに、ゲート電圧生成回路８０Ｃから直接にメモリセル列駆動トランジスタ４３に接続する構成とすることができる。
【０２２３】
すべてのメモリセル６Ｂの選択トランジスタ４２をＯＦＦ状態にする場合も、ビット線ＢＬＴを定電流源９４の負に接続し、ビット線ＢＬＢをｏｐｅｎにすることができる。この場合は、定電源９７から下式（２２）の範囲に設定されたゲート−ソース間電圧Ｖgsと同じ電圧のゲート電圧Ｖｇ0をメモリセル列駆動トランジスタ４３に印加し、また、各行の電圧比較器９３の参照電位Ｖrefkの高低を入れ替える。さらに、読出しの精度が向上するように、１〜Ｎ／２行目の読出しにおいてはビット線ＢＬＴを定電流源９４に接続し、(Ｎ／２)＋１〜Ｎ行目の読出しにおいてはビット線ＢＬＢを接続するように切り替えてもよい。
【数４４】
0006694275.tif 000045
【０２２４】
あるいはさらに、メモリセル列６０Ｂの両端のビット線ＢＬＴ，ＢＬＢを短絡させて、共に定電流源９４の負に接続してもよい。そして、非選択のメモリセル６Ｂの選択トランジスタ４２をＯＮ状態にした場合（図１９、図２０参照）と同様に、読出ビット線ＲＢＬを選択した行毎に切り替えて定電流源９４の正に接続する。このような読出しについて、図２１および図２２を参照して説明する。
【０２２５】
図２１において、行デコーダ９１Ｃにより左から１行目が選択されると、１行目の読出ビット線ＲＢＬに、読出ビット線選択トランジスタ７６によって定電流源９４の正が接続して電流Ｉrが供給される。すると、選択された左端のメモリセル６Ｂ1において、読出ビット線ＲＢＬから、電流Ｉrが、ダイオード４４を経由して磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrに流れ、さらに定電流源９４の負の側へ、すなわちビット線ＢＬＴ，ＢＬＢの両方へ流れる。そのために、電流Ｉrが、可変抵抗器ＭＲrから抵抗器ＭＲw1と抵抗器ＭＲw2とに分岐して流れ、抵抗器ＭＲw1へ流れた電流はメモリセル列駆動トランジスタ４３を経由してビット線ＢＬＴへ、抵抗器ＭＲw2へ流れた電流は右隣のメモリセル６Ｂ2の抵抗器ＭＲw（ＭＲw1，ＭＲw2）へ流れ、さらにその右側の残りの非選択のメモリセル６Ｂ3，６Ｂ4を同様に順次経由して、ビット線ＢＬＢへ流れる。
【０２２６】
図２１における読出ビット線ＲＢＬとビット線ＢＬＴ，ＢＬＢとの間で測定される（ＲＢＬ−ＢＬＴ，ＢＬＢ間の）抵抗値Ｒread1は、分岐した２つの経路における抵抗同士が並列に接続されていることから下式（６５）で表される。
Ｒread1＝ＲDI＋ＲAP＋(０.５ＲMRw＋ＲON)||(０.５ＲMRw＋ＲMRw＋ＲMRw＋ＲMRw)  ・・・（６５）
【０２２７】
また、図２２において、行デコーダ９１Ｃにより左から２行目が選択されると、選択された２行目の読出ビット線ＲＢＬに定電流源９４の正が接続して電流Ｉrが供給される。すると、選択したメモリセル６Ｂ2において、１行目が選択されたときのメモリセル６Ｂ1（図２１参照）と同様に、電流Ｉrが、ダイオード４４を経由して磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrに流れ、可変抵抗器ＭＲrから抵抗器ＭＲw1と抵抗器ＭＲw2とに分岐して流れ、一方は左隣のメモリセル６Ｂ1およびメモリセル列駆動トランジスタ４３を経由してビット線ＢＬＴへ流れ、他方は右隣のメモリセル６Ｂ3、さらにメモリセル６Ｂ4を経由して、ビット線ＢＬＢへ流れる。
【０２２８】
すなわち、２行目のメモリセル６Ｂ2が選択されたとき、電流Ｉrは、この選択したメモリセル６Ｂ2から、ビット線ＢＬＴ側に配列されたメモリセル６Ｂ1と、ビット線ＢＬＢ側に配列されたメモリセル６Ｂ3，６Ｂ4と、に分岐して流れ、定電流源９４の負で合流する。したがって、このときのＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒread2は、下式（６６）で表される。
Ｒread2＝ＲDI＋ＲP＋(０.５ＲMRw＋ＲMRw＋ＲON)||(０.５ＲMRw＋ＲMRw＋ＲMRw)  ・・・（６６）
【０２２９】
このように、磁気メモリ１０Ｂの本変形例に係る読出しにおいては、ビット線ＢＬＴ，ＢＬＢの両方が定電流源９４の負に接続されていることにより、非選択のメモリセル６Ｂkにおける電流の経路が短くかつ２重となり、選択トランジスタ４２がＯＦＦ状態であっても、ＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjが低減される。その際、電流Ｉrの流れるメモリセル６Ｂの数Ｎは一定であるが、２本の経路のそれぞれにおけるメモリセル６Ｂの数は変化する。したがって、メモリセル列６０Ｂにおいて、ｊ行目のメモリセル６Ｂjが選択されたとき（１≦ｊ≦Ｎ）のＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjは、下式（６７）で表される。このように本変形例においても、ＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjは、選択したメモリセル６Ｂjに記憶されたデータだけでなく、選択した行（ｊ）によっても変化する。なお、メモリセル列駆動トランジスタ４３に電流Ｉrのすべてが流れることはないが、１行目が選択されたとき（ｊ＝１）に最も多く流れて電流Ｉrに近付くので、定電源９７の出力電圧Ｖｇ0は、下式（１６）に表されるように、下式（２２）の範囲のゲート−ソース間電圧Ｖgsと同じ電圧に設定される。
【数４５】
0006694275.tif 000046
【０２３０】
したがって、記憶装置９０Ｂは、磁気メモリ１０Ｂの本変形例に係る読出しにおいても、選択した行アドレスによる差を加味することが好ましい。具体的には、記憶装置９０Ｂは、ｋ行目の読出ビット線ＲＢＬに接続された電圧比較器９３の参照電位Ｖrefkを、下式（６８）で表されるように、選択した行（ｊ＝ｋ）に対応した参照電位Ｖrefjに設定する。あるいは、記憶装置９０Ｂは、１つの電圧比較器９３を定電流源９４の正の出力に接続して備え、定電流源９４と共に選択した行の読出ビット線ＲＢＬとの接続に切り替えながら、選択した行（ｊ）に対応した参照電位Ｖrefjに変位させてもよい（後記変形例（図２６）参照）。
【数４６】
0006694275.tif 000047
【０２３１】
ＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjは、選択したメモリセル６Ｂjのデータによる差ΔＲPを除くと、（Ｎ／２）行目が選択されたとき（ｊ＝Ｎ／２，Ｎは偶数）に最大になる（下式（６９）参照）ので、抵抗変化率ΔＲP／Ｒreadjが最小になる。したがって、このときの抵抗変化率ΔＲP／ＲreadN/2に基づいて、読出しが可能となるように、メモリセル６Ｂおよびその配列される数Ｎを設計することが好ましい。例えば第３実施形態に係る読出方法（図１９、図２０参照）と同様、メモリセル６Ｂにおいて、磁気抵抗効果素子１Ｂは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０（ＲMRw＝ＲP／１０）で、可変抵抗器ＭＲrのＭＲ比が５０％（ΔＲP／ＲP＝０．５）とする。また、ダイオード４４の抵抗値ＲDIが、抵抗器ＭＲwの抵抗値ＲMRwの２倍（ＲDI＝２ＲMRw）とする。また、メモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONが、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRwと同じ（ＲON＝ＲMRw）とする。このようなメモリセル６Ｂを配列したメモリセル列６０Ｂは、（Ｎ／２）行目が選択されたときの抵抗変化率ΔＲP／ＲreadN/2が、Ｎ＝３２で２５％、Ｎ＝６４で１８％、Ｎ＝１２８で１１％である。すなわち、選択トランジスタ４２をＯＮ状態にする第３実施形態に係る読出方法よりも精度が高い。具体的には、メモリセル６Ｂにおいて、選択トランジスタ４２のＯＮ抵抗ＲONが、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRwの１／３以上であれば、本変形例に係る読出方法の方が精度が高い。
【数４７】
0006694275.tif 000048
【０２３２】
また、ＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjが、選択した行（ｊ）によらず、選択したメモリセル６Ｂjが‘１’のときの方が‘０’のときよりも常に高ければ、一定の参照電位Ｖrefによる読出し（判定）が可能である。具体的には、ＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjの最小になるＮ行目（下式（７０）参照）とＮ／２行目とを選択した行による差（(ＲreadN/2−ＲP/AP)−(ＲreadN−ＲP/AP)）が、磁気抵抗効果素子１Ｂの可変抵抗器ＭＲrの抵抗値の差ΔＲPよりも小さく、下式（７１）が成立すればよい。
【数４８】
0006694275.tif 000049
【０２３３】
〔第３実施形態の変形例〕
本実施形態に係る磁気メモリ１０Ｂは、メモリセル６Ｂが、磁壁移動に代えてスピン注入磁化反転により磁化方向を反転させる磁気抵抗効果素子を搭載してもよい。具体的には、磁気抵抗効果素子１Ｂの磁性細線３Ａおよび磁化固定層１１，１２（図８に示す光変調素子１Ａ2）を、図７に示す並設デュアルピン構造のスピン注入磁化反転素子である光変調素子１Ａに置き換えればよい。このような構造の磁気抵抗効果素子１Ｂ2は、磁化自由層３の全体が磁化反転するので（図７参照）、図２３に示すように、障壁層２３および磁化固定層１３は、磁化自由層３と同一の平面視形状とすることができ、あるいは磁化自由層３上の任意の部分に積層することができる。したがって、磁気抵抗効果素子１Ｂ2は、磁気抵抗効果素子１Ｂよりも小さな平面視形状に設計し易い。磁気抵抗効果素子１Ｂ2においては、中間層２１，２２を共に、ＣＰＰ−ＧＭＲ素子の中間層として非磁性金属で形成することが好ましく、このような構成により、磁気抵抗効果素子１Ｂと同様に、抵抗器ＭＲwの抵抗値を低く抑えられる。
【０２３４】
なお、磁気抵抗効果素子１Ｂ2において、抵抗器ＭＲwの抵抗値、すなわち抵抗器ＭＲw1と抵抗器ＭＲw2の各抵抗値の和は、光変調素子１Ａと同様に、磁化自由層３の磁化反転では実質的に変化しないが、抵抗器ＭＲw1、抵抗器ＭＲw2のそれぞれの抵抗値は変化する。しかしながら、その変化量は、可変抵抗器ＭＲrの抵抗値の変化量ΔＲPに対して十分に小さく、さらに抵抗器ＭＲw1，ＭＲw2の一方のみに電流が流れるのは、読出しにおける選択したメモリセル６Ｂのみである（図１９、図２０参照）ので、読出しの精度等への影響は実質的にないといえる。
【０２３５】
磁気抵抗効果素子１Ｂ，１Ｂ2は、磁性細線３Ａや磁化自由層３の下側に磁化固定層１１，１２を、上側に障壁層２３および磁化固定層１３を積層した構造である。そのため、メモリセル６Ｂにおいて、ダイオード４４および配線５４（読出ビット線ＲＢＬ）が磁気抵抗効果素子１Ｂ，１Ｂ2の上に設けられる。しかし、磁化固定層１３および障壁層２３も磁化固定層１１，１２と同じ下側に設けた構造の磁気抵抗効果素子にすることもできる。この場合は、磁化固定層１３を磁化固定層１１，１２間に設ける。すなわち、図２４に示すように、磁気抵抗効果素子１Ｃは、１つの磁性細線３Ａの下側に、細線方向に離間して並んだ３つの磁化固定層１１，１３，１２を備え、さらに磁化固定層１３と磁性細線３Ａとの間に障壁層２３を備える。あるいは、磁気抵抗効果素子１Ｃは、磁化固定層１１，１３，１２の上に、中間層２１、障壁層２３、中間層２２を挟んで１つの磁化自由層３を積層して備えてもよい（図示せず）。このような磁気抵抗効果素子１Ｃは、選択トランジスタ４２およびダイオード４４の両方が表層に形成された基板（図示せず）上に、図７、図８に示す光変調素子１Ａ，１Ａ2と同様の方法で形成される。磁気抵抗効果素子１Ｃは、磁化固定層１３および障壁層２３の配置と平面視形状以外は、磁気抵抗効果素子１Ｂと同様の構造であり、等価回路も同じであるので、各要素ならびに磁化反転および抵抗値の変化については説明を省略する。
【０２３６】
メモリセル６Ｂは、磁気抵抗効果素子１Ｃを備える場合には、ダイオード４４が磁気抵抗効果素子１Ｃの下側で接続されるように、選択トランジスタ４２と共に基板４２Ａ上に形成される（図示せず）。また、配線５４（読出ビット線ＲＢＬ）も、ワード線ＷＬＢと共に磁気抵抗効果素子１Ｃの下方に設けられる。このようなメモリセル６Ｂを配列した磁気メモリ１０Ｂは、磁気抵抗効果素子１Ｃの最上層が磁性細線３Ａまたは磁化自由層３（その上の保護膜）であり、さらにその上に配線等が設けられていないので、光が遮られず、空間光変調器に好適である。
【０２３７】
磁気メモリ１０Ｂは、メモリセル６Ｂにおいて、ダイオード４４を、ｎ層とｐ層の積層順を入れ替えてアノード側で磁気抵抗効果素子１Ｂ（１Ｃ）に接続してもよい。このような構造の磁気メモリ１０Ｂの読出しは、電流Ｉrの向きが逆になるので、選択する行の読出ビット線ＲＢＬを定電流源９４の負に接続する。また、ビット線ＢＬＴを定電流源９４に接続する場合には、メモリセル列駆動トランジスタ４３は、ドレイン電位が定電流源９４の出力電圧Ｖrであるので、これに合わせて設定した出力電圧ＶｇHを定電源９７から印加される。また、すべての選択トランジスタ４２をＯＦＦ状態にすることが好ましい（図２１および図２２参照）。あるいは、選択したメモリセル６Ｂjの行アドレス（ｊ）を基準にして、電位の高い側に配列されたメモリセル６Ｂkの各行のゲート電圧Ｖｇkを、シミュレーションで算出して出力して、これらの選択トランジスタ４２をＯＦＦ状態にしてもよい。
【０２３８】
第３実施形態に係る磁気メモリは、メモリセルが、ダイオードに代えてトランジスタ（読出用選択トランジスタ）を磁気抵抗効果素子の可変抵抗器に接続して備えて、この読出用選択トランジスタのゲートに入力する読出ワード線を行毎に備える構成とすることもできる。以下、第３実施形態の変形例に係る磁気メモリについて、図２５および図２６を参照して説明する。
【０２３９】
本発明の第３実施形態の変形例に係る磁気メモリ１０Ｃは、第３実施形態に係る磁気メモリ１０Ｂ（図１５参照）と同様に記憶装置９０Ｃに搭載され、メモリセル６Ｃを２次元配列して備える。図２５では、簡潔に説明するために、記憶装置９０Ｃは磁気メモリ１０Ｃを１つ備える。
【０２４０】
図２５に示すように、磁気メモリ１０Ｃのメモリセル６Ｃは、第３実施形態に係る磁気メモリ１０Ｂのメモリセル６Ｂと同様に、磁気抵抗効果素子１Ｃ（磁気抵抗効果素子１Ｂと等価回路が同一）と１個の選択トランジスタ４２を並列に接続されるように備え、列方向に隣り合うメモリセル６Ｃ同士で直列に接続する。この列方向に配列されたメモリセル６Ｃの一群を、第１〜第３実施形態と同様にメモリセル列６０Ｃと称する。メモリセル６Ｃにおいては、さらに、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの側の端子ｐ３に直列に接続された読出選択トランジスタ（読出用選択トランジスタ）４５を経由して、グラウンド（ＧＮＤ）に接地されている。また、磁気メモリ１０Ｃは、行方向に配列するメモリセル６Ｃ，６Ｃ，…，６Ｃの読出選択トランジスタ４５のゲートに入力する読出ワード線ＲＷＬを備える。すなわち、磁気メモリ１０Ｃは、第３実施形態に係る磁気メモリ１０Ｂについて、メモリセル６Ｂのダイオード４４を読出選択トランジスタ４５に置き換えて、読出ビット線ＲＢＬを読出ワード線ＲＷＬに置き換えた構造である。
【０２４１】
したがって、このような磁気メモリ１０Ｃを備える記憶装置９０Ｃは、図２５に示すように、第３実施形態の記憶装置９０Ｂの読出ビット線選択トランジスタ７６を読出ワード線選択トランジスタ７６Ａに置き換えた構造であり、読出選択トランジスタ４５のための読出ゲート電源９９をさらに備える。また、記憶装置９０Ｃは、電圧比較器９３を、ビット線ＢＬＴに接続して列毎に備える。また、第３実施形態と同様に、記憶装置９０Ｃは、磁気メモリ１０Ｃをサブブロックメモリとして２つ以上搭載してもよい（図示省略）。
【０２４２】
本変形例に係る磁気メモリ１０Ｃのメモリセル６Ｃは、端子ｐ３（磁化固定層１３）が下側に設けられた磁気抵抗効果素子１Ｃ（図２４参照）を備えるので、読出選択トランジスタ４５が選択トランジスタ４２と同じ基板の表層に形成される（図示省略）。磁気抵抗効果素子１Ｃは、図２４を参照して前記にて説明した構成であり、等価回路上は磁気抵抗効果素子１Ｂと同一の構成であるので、説明を省略する。また、選択トランジスタ４２は、第３実施形態におけるメモリセル６Ｂの選択トランジスタ４２と同様の構成であるので、説明を省略する。
【０２４３】
（読出選択トランジスタ）
メモリセル６Ｃにおいて、読出選択トランジスタ４５は、ドレインが電極５３（図２４参照）を介して磁気抵抗効果素子１Ｃの端子ｐ３（磁化固定層１３）に接続される。読出選択トランジスタ４５は、磁気メモリ１０Ｃの読出しにおいて、図４３（ｂ）に示す従来の磁気メモリ１１０Ａのメモリセル１０６の選択トランジスタ４１と同様に、選択したメモリセル６ＣにおいてＯＮ状態になる。一方、書込みにおいては、読出選択トランジスタ４５は、すべてのメモリセル６ＣにおいてＯＦＦ状態になる。したがって、読出選択トランジスタ４５は、読出し用の電流Ｉrに対応した構造であればよいが、例えば書込み時に誤って電流Ｉwが流れても破壊されない構造であることがより好ましい。このような読出選択トランジスタ４５は、選択トランジスタ４２と共に、基板（図示省略）の表層にＭＯＳＦＥＴで形成され、同じメモリセル６Ｃの選択トランジスタ４２と共通のｐ−ｗｅｌｌまたは同電位のｐ−ｗｅｌｌに形成される。また、読出選択トランジスタ４５は、読出し時にソースがメモリセル列６０Ｃ共通のグラウンド（ＧＮＤ、定電流源９４の負）に接続（接地）されるので、図４４に示すメモリセル１０６のように、メモリセル列６０Ｃにおいて隣り合う２つのメモリセル６Ｃ，６Ｃ同士でソースを共有して形成することができる。
【０２４４】
（磁気メモリの製造方法、初期設定）
本変形例に係る磁気メモリ１０Ｃは、第１実施形態の変形例に係る空間光変調器（図６参照）と同様に製造することができる。すなわち、Ｓｉ基板にトランジスタ４２，４５を形成する工程、ワード線ＷＬＢ等の各配線、ならびにこれらの間を埋める絶縁層を形成する工程を行い、その後に、磁気抵抗効果素子１Ｃおよび磁気抵抗効果素子１Ｃ，１Ｃ間を埋める絶縁層を形成する工程、を行う。また、磁気メモリ１０Ｃは、第３実施形態に係る磁気メモリ１０Ｂと同様に、外部磁界を２回印加して初期設定を行うことができる。
【０２４５】
（磁気メモリの書込方法）
本変形例に係る磁気メモリ１０Ｃは、第３実施形態に係る書込方法（図１８参照）により書込みをすることができる。書込みにおいては、行デコーダ９１Ｃが、すべての読出ワード線選択トランジスタ７６ＡをＯＦＦ状態にする。磁気メモリ１０Ｃにおけるすべてのメモリセル６Ｃの読出選択トランジスタ４５がＯＦＦ状態であるので、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrには電流が流れない。
【０２４６】
（磁気メモリの読出方法）
本変形例に係る磁気メモリ１０Ｃの読出しにおいては、選択したメモリセル６Ｃ（例えば、図２６ではメモリセル６Ｃ1）の読出選択トランジスタ４５をＯＮ状態にして、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrをＧＮＤに接続する。定電流源９４の負がＧＮＤ（０Ｖ）であるため、選択したメモリセル６Ｃの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが定電流源９４に接続される。一方、ビット線ＢＬＴまたはビット線ＢＬＢが定電流源９４の正に接続され、ここでは読出しの精度を高くするために、ビット線ＢＬＴ，ＢＬＢが共に定電流源９４に接続される。また、磁気メモリ１０Ｂの第３実施形態の変形例に係る読出方法（図２１、図２２参照）と同様に、すべてのメモリセル６Ｃの選択トランジスタ４２がＯＦＦ状態である。したがって、行デコーダ９１Ｃは、選択した行の読出ワード線選択トランジスタ７６ＡをＯＮ状態にし、すべての行のワード線選択トランジスタ７２をＯＦＦ状態にする。本変形例では、メモリセル列６０Ｃにおける電流の経路が、図２１および図２２に示す第３実施形態の変形例に係る読出方法と同じで、ただし、向き（正負）が逆である。
【０２４７】
したがって、このような記憶装置９０Ｃにおいて、ｊ行目のメモリセル６Ｃjが選択されたとき（１≦ｊ≦Ｎ）、ＢＬＴ，ＢＬＢ−ＧＮＤ間の抵抗値Ｒreadjは、第３実施形態の変形例に係る読出方法（図２１、図２２参照）における式（６７）で表されるＲＢＬ−ＢＬＴ，ＢＬＢ間の抵抗値Ｒreadjのダイオード４４の抵抗値ＲDIを読出選択トランジスタ４５のＯＮ抵抗ＲrONに置き換えて、下式（７２）で表される。すなわち、電圧比較器９３の参照電位Ｖrefjは、前記変形例における式（６８）より下式（７３）で表される。さらに、前記変形例にて説明したように、下式（７１）が成立する場合は、電圧比較器９３の参照電位Ｖrefを一定の値として読出し（判定）が可能である。
【数４９】
0006694275.tif 000050
【０２４８】
また、メモリセル列駆動トランジスタ４３に印加するゲート電圧生成回路８０Ｂの定電源９７の出力電圧ＶｇHは、下式（７４）に表されるように、選択した行（ｊ）によって変化する定電流源９４の出力電圧Ｖr（＝Ｉr×Ｒreadj）に対応して設定される。さらに、メモリセル列駆動トランジスタ４３は、電位の低い側に磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが設けられているので、ゲート−ソース間電圧Ｖgs0を、可変抵抗器ＭＲrの抵抗値の変化量ΔＲPによるソース電位の降下に対応して下式（７５）の範囲に設定する。なお、メモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONは、メモリセル列駆動トランジスタ４３のゲート−ソース間電圧Ｖgs0における値であり、ゲート−ソース間電圧（Ｖgs0＋Ｉr×ΔＲP）に対するＯＮ抵抗はＲON0´で表される。
【数５０】
0006694275.tif 000051
【０２４９】
なお、メモリセル列６０Ｃに配列されたメモリセル６Ｃのそれぞれの読出選択トランジスタ４５は、いずれもソース電位が０Ｖ（定電流源９４の負の電位）である。したがって、読出ゲート電源９９は、選択した行（ｊ）によらず、読出選択トランジスタ４５のしきい値電圧Ｖthrおよび最大定格（破壊電圧）Ｖ(BR)gsrに応じた一定の大きさのゲート電圧Ｖｇrを出力すればよい。
【０２５０】
本変形例に係る磁気メモリ１０Ｃの読出しにおいては、第３実施形態にて説明したように、ビット線ＢＬＴ，ＢＬＢの一方をｏｐｅｎにしてもよく、さらに、１〜（Ｎ／２）行目の読出しにおいてはビット線ＢＬＴを、（Ｎ／２＋１）〜Ｎ行目の読出しにおいてはビット線ＢＬＢを、それぞれ定電流源９４に接続してもよい。
【０２５１】
第３実施形態およびその変形例に係る磁気メモリ１０Ｂ，１０Ｃは、メモリセル６Ｂ，６Ｃが、第１実施形態に係る磁気メモリ１０のメモリセル６（図１参照）と同様に、２個の選択トランジスタ（第１選択トランジスタ４１、第２選択トランジスタ４２）を備えてもよい（図示せず）。このような構成により、非選択のメモリセル６Ｂ（６Ｃ）の磁気抵抗効果素子１Ｂ（１Ｂ2，１Ｃ）の抵抗器ＭＲwに電流が流れないので（図４（ｂ）参照）、誤書込みの虞がない。したがって、選択トランジスタ４１，４２を、磁気抵抗効果素子１Ｂの抵抗器ＭＲwの抵抗値ＲMRw以下のＯＮ抵抗ＲONに設計しなくてもよい。このような磁気メモリへの書込みは、第１実施形態（図４参照）と同様に、選択したメモリセルの第１選択トランジスタ４１をＯＮ状態に、第２選択トランジスタ４２をＯＦＦ状態にし、非選択のメモリセルの第１選択トランジスタ４１をＯＦＦ状態に、第２選択トランジスタ４２をＯＮ状態にする。一方、読出しにおいては、それぞれのメモリセルについて、選択トランジスタ４１，４２の少なくとも一方をＯＮ状態にすればよく、選択トランジスタ４１，４２の両方をＯＮ状態にすることにより、メモリセル毎に２本の並列な電流経路を形成して、抵抗値を低くすることができる。
【０２５２】
以上のように、本発明の第３実施形態およびその変形例に係る磁気メモリによれば、書込みがいっそう高速化され、かつ消費電流を低減することができ、さらに読出しの消費電流を低減することができる。
【０２５３】
〔第４実施形態〕
本発明の第３実施形態およびその変形例に係る磁気メモリは、読出しにおいて、選択する行毎に参照電位を設定する必要がある。そこで、第１、第２実施形態に係る磁気メモリと同様に、一定の参照電位による判定の可能な本発明の第４実施形態に係る磁気メモリについて、図２７〜３０を参照して説明する。第１〜３実施形態（図１〜２６参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２５４】
本発明の第４実施形態に係る磁気メモリ１０Ｄは、第３実施形態の変形例に係る磁気メモリ１０Ｃ（図２５参照）と同様に記憶装置９０Ｄに搭載され、メモリセル６Ｄを２次元配列して備える。図２７では、簡潔に説明するために、記憶装置９０Ｄは磁気メモリ１０Ｄを１つ備える。
【０２５５】
図２７に示すように、磁気メモリ１０Ｄのメモリセル６Ｄは、第３実施形態の変形例に係る磁気メモリ１０Ｃ（図２５参照）のメモリセル６Ｃと同一の構成である。すなわち、メモリセル６Ｄは、磁気抵抗効果素子１Ｃと１個の選択トランジスタ４２を並列に接続されるように備え、列方向に隣り合うメモリセル６Ｄ同士で直列に接続し、さらに磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの側の端子ｐ３にトランジスタ（読出選択トランジスタ）４５を接続して備える。なお、列方向に配列されたメモリセル６Ｄの一群を、第１〜第３実施形態と同様にメモリセル列６０Ｄと称する。磁気メモリ１０Ｄにおいては、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが、読出選択トランジスタ４５を経由して、メモリセル列６０Ｄに沿って設けられた読出ソース線ＲＳＬに接続されている。この読出ソース線ＲＳＬにおいては、メモリセル６Ｄ毎に設けられた読出調整抵抗４６が直列に接続されている。また、磁気メモリ１０Ｄは、第３実施形態の変形例に係る磁気メモリ１０Ｃと同様に、メモリセル６Ｄの読出選択トランジスタ４５のゲートに入力する読出ワード線ＲＷＬを備える。
【０２５６】
本実施形態に係る磁気メモリ１０Ｄを備える記憶装置９０Ｄは、図２７に示すように、さらに磁気メモリ１０Ｄの駆動回路として、磁気メモリ１０Ｄの行毎に設けられたワード線選択トランジスタ７２および読出ワード線選択トランジスタ７６Ａと、ゲート電圧生成回路８０Ｄと、磁気メモリ１０Ｄの列（メモリセル列６０Ｄ）毎に設けられたビット線選択トランジスタ７３，７４、メモリセル列駆動トランジスタ４３、読出ソース線選択トランジスタ７７、および電圧比較器９３と、行デコーダ９１Ｂと、列デコーダ９２Ｄと、選択されたメモリセル列６Ｄの列に電流を供給する書込／読出電流回路９Ｄと、を備える。このように、記憶装置９０Ｄは、第３実施形態の変形例に係る磁気メモリ１０Ｃを備える記憶装置９０Ｃ（図２５参照）に、読出ソース線ＲＳＬのための読出ソース線選択トランジスタ７７を追加して、電圧比較器９３を読出ソース線ＲＳＬに接続して列毎に備える構成を有する。そして、列デコーダ９２Ｄは、ビット線選択トランジスタ７３，７４に加え、読出ソース線選択トランジスタ７７を駆動する。また、ゲート電圧生成回路８０Ｄは、第３実施形態におけるゲート電圧生成回路８０Ｂに、行毎の分圧抵抗器８８、および２個のダイオード８９，８９を追加した構成である（図２８〜３０参照）。
【０２５７】
本実施形態に係る磁気メモリ１０Ｄのメモリセル６Ｄは、前記した通り、第３実施形態の変形例に係る磁気メモリ１０Ｃのメモリセル６Ｃ（図２５参照）と同一の構成である。ただし、読出選択トランジスタ４５は、後記するように、読出し時に、ソース側に磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが配置されるため、抵抗値の変化（選択したメモリセル６Ｄに記憶されたデータによる変化）に伴うソース電位の誤差（Ｉr×ΔＲP）に対応することができる耐圧に設計される。
【０２５８】
（読出ソース線ＲＳＬ、読出調整抵抗）
読出ソース線ＲＳＬは、一般的な金属電極材料で形成された配線と、この配線で直列に接続された読出調整抵抗４６とを備える。読出ソース線ＲＳＬは、第３実施形態に係る磁気メモリ１０Ｂ（図１５参照）の読出ビット線ＲＢＬと同様に、読出しのみにおいて電流が流れるので、電流Ｉrに対応した構造であればよく、例えば書込み時に誤って電流Ｉwが流れても対応することのできる構造であることがより好ましい。読出調整抵抗４６は、所定の高さの抵抗値に設計された固定抵抗器であり、詳しくは後記するように、磁気メモリ１０Ｄの読出しにおいて、選択した行によるメモリセル列６０Ｄの抵抗値Ｒreadjの差を補正するためにメモリセル６Ｄ毎に設けられる。読出調整抵抗４６は、一般的な抵抗器と同様に、基板（図示省略）上に、トランジスタ４２，４５のソース、ドレインまたはゲートと同様にｎ+拡散層やｐｏｌｙ−Ｓｉ膜で形成され、配線で接続される。あるいは、読出ソース線ＲＳＬが、読出調整抵抗４６として、メモリセル６Ｄ毎に一定の抵抗値を有するように、材料や太さ（厚さ、幅）等を調整して形成されてもよい。なお、読出選択トランジスタ４５が、第３実施形態の変形例にて説明したように、隣り合う２つのメモリセル６Ｄ，６Ｄにおいてソースを共有する場合は、読出調整抵抗４６は、抵抗値を２倍にして、メモリセル６Ｄの１つ置きに設けられればよい。後記するように、メモリセル６Ｄの抵抗値の変化量ΔＲPが十分に大きいので、このようにメモリセル６Ｄの２つ毎に設けられても判定への影響はないといえる。
【０２５９】
記憶装置９０Ｄは、磁気メモリ１０Ｄをサブブロックメモリとして２つ以上搭載してもよい。この場合、記憶装置９０Ｄにおいては、第２実施形態に係る磁気メモリ１０Ａ，１０Ａを備える記憶装置９０Ａ（図１０参照）と同様に、搭載された２つ以上の磁気メモリ１０Ｄが互いに並列に書込／読出電流回路９Ｄに接続されるように、ビット線ＢＬＴ，ＢＬＢおよび読出ソース線ＲＳＬを結線する（図示省略）。
【０２６０】
（磁気メモリの製造方法、初期設定）
本実施形態に係る磁気メモリ１０Ｄは、第１実施形態の変形例に係る空間光変調器（図６参照）と同様に製造することができる。すなわち、Ｓｉ基板にトランジスタ４２，４５および読出調整抵抗４６を形成する工程、読出ソース線ＲＳＬの配線部やワード線ＷＬＢ等の各配線、ならびにこれらの間を埋める絶縁層を形成する工程を行い、その後に、磁気抵抗効果素子１Ｃおよび磁気抵抗効果素子１Ｃ，１Ｃ間を埋める絶縁層を形成する工程、を行う。また、磁気メモリ１０Ｄは、第３実施形態およびその変形例に係る磁気メモリ１０Ｂ，１０Ｃと同様に、外部磁界を２回印加して初期設定を行うことができる。
【０２６１】
〔磁気メモリの書込／読出方法〕
本発明の第４実施形態に係る磁気メモリの書込／読出方法を、図２８〜３０を参照して説明する。図２８〜３０では、第２実施形態（図１２、図１３）と同様に、磁気メモリ１０Ｄにおける、４つのメモリセル６Ｄ（適宜、図中左からメモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4と称する）を配列した１つのメモリセル列６０Ｄを示す。この図２８〜３０に示すメモリセル列６０Ｄが列デコーダ９２Ｄ（図２７参照）により選択され、メモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4にそれぞれ‘１’、‘０’、‘０’、‘１’を書込みし、また、このデータを読出しするものとして説明する。
【０２６２】
（磁気メモリの書込方法）
本実施形態に係る磁気メモリの書込方法は第３実施形態（図１８参照）と同様であり、列デコーダ９２Ｄ（図２７参照）により、図２８に示すように、選択したメモリセル列６０Ｄのビット線ＢＬＴ，ＢＬＢが、書込／読出電流回路９Ｄに内蔵された定電流源９５に接続されている（ビット線選択トランジスタ７３，７４：ＯＮ状態）。また、読出ソース線ＲＳＬは、ｏｐｅｎ状態（読出ソース線選択トランジスタ７７：ＯＦＦ状態）にしていても任意の電位に接続されていてもよい。また、行デコーダ９１Ｂにより、メモリセル列選択トランジスタ７５がＯＮ状態になり、ゲート電圧生成回路８０Ｄに内蔵されたパルス電源９６の出力電圧がメモリセル列駆動トランジスタ４３に印加される。さらに、行デコーダ９１Ｂにより、すべての読出ワード線選択トランジスタ７６ＡがＯＦＦ状態になる。
【０２６３】
図２８は、２つのメモリセル６Ｄ2，６Ｄ3を選択して‘０’ を書込みする状態を示し、第３実施形態の図１８（ｂ）に相当し、すなわち４つすべてのメモリセル６Ｄに‘１’ を書込みした（図１８（ａ）参照）後である。書込みにおいて、ゲート電圧生成回路８０Ｄは、分圧抵抗器８８およびダイオード８９が使用されないので、実質的に第３実施形態のゲート電圧生成回路８０Ｂと同じ構造である。したがって、ゲート電圧生成回路８０Ｄの、‘１’の書込みにおけるパルス電源９６の出力電圧Ｖｇ0、ならびに‘０’の書込みにおけるパルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0は、第３実施形態と同様に、下式（３）の範囲に設定したゲート−ソース間電圧Ｖgs（Ｖgstyp）により、下式（１６）、下式（５４）で表されるように設定する。
【数５１】
0006694275.tif 000052
【０２６４】
（磁気メモリの読出方法）
本実施形態に係る磁気メモリの読出方法は、第３実施形態の変形例に係る磁気メモリの読出方法（図２６参照）と同様に、選択したメモリセルの読出選択トランジスタをＯＮ状態にする。本実施形態においては、この読出選択トランジスタで、選択したメモリセルの磁気抵抗効果素子をメモリセル列毎に設けられた読出ソース線に接続して、読出ソース線とビット線の一端との間に電流を流す。また、第３実施形態に係る磁気メモリの読出方法（図１９、図２０参照）と同様に、読出し精度を高くするために、電流の流れる非選択のメモリセルの選択トランジスタをＯＮ状態にする。
【０２６５】
書込みにおいては、列デコーダ９２Ｄ（図２７参照）により、図２９、図３０に示すメモリセル列６０Ｄが選択されて、読出ソース線ＲＳＬが書込／読出電流回路９Ｄに内蔵された定電流源９４の正に、ビット線ＢＬＢが負に、それぞれ接続され、ビット線ＢＬＴがｏｐｅｎ（開放）状態である（ビット線選択トランジスタ７３：ＯＦＦ状態、ビット線選択トランジスタ７４：ＯＮ状態、読出ソース線選択トランジスタ７７：ＯＮ状態）。そのため、行デコーダ９１Ｂによりメモリセル列選択トランジスタ７５をＯＦＦ状態にして、メモリセル列駆動トランジスタ４３がＯＦＦ状態になる。したがって、磁気メモリ１０Ｄの読出しにおける電流の経路は、第３実施形態における行毎の読出ビット線ＲＢＬを、メモリセル列６０Ｄで共通の読出ソース線ＲＳＬに置き換え、また、メモリセル６０Ｄにおいては、選択したメモリセル６Ｄ（６Ｂ）のダイオード４４を読出選択トランジスタ４５に置き換えたもので、電流の向きも同じである。図２９、図３０に示すメモリセル列６０Ｄのメモリセル６Ｄ1，６Ｄ2，６Ｄ3，６Ｄ4は、それぞれ‘１’、‘０’、‘０’、‘１’が記憶されているので、それぞれの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値は、ＲAP，ＲP，ＲP，ＲAPである。
【０２６６】
図２９において、行デコーダ９１Ｂにより左から１行目が選択されると、１行目の読出ワード線ＲＷＬの読出ワード線選択トランジスタ７６ＡがＯＮ状態になり、選択された左端のメモリセル６Ｄ1において、読出選択トランジスタ４５がＯＮ状態になって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが読出ソース線ＲＳＬに接続される。また、２行目から４行目までのワード線選択トランジスタ７２をＯＮ状態にして、メモリセル６Ｄ2，６Ｄ3，６Ｄ4の選択トランジスタ４２がＯＮ状態になる。この状態で定電流源９４により電流Ｉrを供給すると、選択したメモリセル６Ｄ1において、読出ソース線ＲＳＬから、電流Ｉrが、読出選択トランジスタ４５を経由して磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに流れ、さらに定電流源９４の負の側へ、すなわち右隣のメモリセル６Ｄ2へ流れるために、可変抵抗器ＭＲrから抵抗器ＭＲw2へ流れる。メモリセル６Ｄ2においては、電流Ｉrが、書込み時の非選択のメモリセル６Ｄ（図２８に示すメモリセル６Ｄ1，６Ｄ4）と同様に、並列に接続された選択トランジスタ４２と磁気抵抗効果素子１Ｃの抵抗器ＭＲwとに分岐して流れ、再び合流して、さらにその右側の残りの非選択のメモリセル６Ｄ3，６Ｄ4を同様に順次経由して、ビット線ＢＬＢへ流れる。
【０２６７】
また、電流Ｉrが定電流源９４からメモリセル６Ｄ1へ流れる際に、読出ソース線ＲＳＬ上の１個の読出調整抵抗４６を経由している。したがって、読出調整抵抗４６の抵抗値をＲCOMPで表すと、図２９における読出ソース線ＲＳＬとビット線ＢＬＢとの間で測定される（ＲＳＬ−ＢＬＢ間の）抵抗値Ｒread1は、下式（７６）で表される。
Ｒread1＝ＲCOMP＋ＲrON＋ＲAP＋０.５ＲMRw＋３(ＲON||ＲMRw)  ・・・（７６）
【０２６８】
次に、図３０において、行デコーダ９１Ｂにより左から２行目が選択されると、１行目が非選択状態に切り替えられてメモリセル６Ｄ1の読出選択トランジスタ４５がＯＦＦ状態になり、今度は２行目の読出ワード線選択トランジスタ７６ＡがＯＮ状態になり、メモリセル６Ｄ2において、読出選択トランジスタ４５がＯＮ状態になって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが読出ソース線ＲＳＬに接続される。すると、電流Ｉrが、１行目が選択されたとき（図２９参照）と同じ読出調整抵抗４６を経由し、さらにその隣の読出調整抵抗４６を経由して、選択したメモリセル６Ｄ2の読出選択トランジスタ４５を経由して磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに流れ、可変抵抗器ＭＲrから右隣のメモリセル６Ｄ3へ向けて流れる。そして、電流Ｉrが、非選択のメモリセル６Ｄ3，６Ｄ4を順次経由して、ビット線ＢＬＢへ流れる。
【０２６９】
すなわち、２行目のメモリセル６Ｄ2が選択されたとき、電流Ｉrは、この選択したメモリセル６Ｄ2と、その定電流源９４を接続された側に配列されたメモリセル６Ｄ3，６Ｄ4と、に流れ、定電流源９４を接続されていない側（ｏｐｅｎ状態にした側）に配列されたメモリセル６Ｄ1には流れない。また、電流Ｉrは、読出ソース線ＲＳＬ上の２個の読出調整抵抗４６を経由している。したがって、このときのＲＳＬ−ＢＬＢ間の抵抗値Ｒread2は、下式（７７）で表される。
Ｒread2＝２ＲCOMP＋ＲrON＋ＲP＋０.５ＲMRw＋２(ＲON||ＲMRw)  ・・・（７７）
【０２７０】
このように、本実施形態に係る磁気メモリ１０Ｄの読出しでは、電流が、第３実施形態に係る磁気メモリの読出方法（図１９、図２０参照）と同様に、選択したメモリセル６Ｄと、このメモリセル６Ｄの定電流源９４を接続された側（ここではビット線ＢＬＢ側）に配列された非選択のメモリセル６Ｄとに流れる。さらに本実施形態においては、電流が、読出ソース線ＲＳＬ上の、電流の流れないメモリセル６Ｄに対応する読出調整抵抗４６を経由して流れる。そのため、メモリセル列６０Ｄにおいて、左からｊ行目（１≦ｊ≦Ｎ）のメモリセル６Ｄjが選択されたときのＲＳＬ−ＢＬＢ間の抵抗値Ｒreadjは、下式（７８）で表される。「ＲP/AP」は、選択したメモリセル６Ｄjに記憶されているデータによって、可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指す。このように、磁気メモリ１０Ｄの読出しにおいては、選択する行を切り替えると、電流の経路上の非選択のメモリセル６Ｄk（ｊ＋１≦ｋ≦Ｎ）の数が減少する分、読出調整抵抗４６の数が増加する。
【数５２】
0006694275.tif 000053
【０２７１】
したがって、記憶装置９０Ｄは、メモリセル列６０Ｄの読出調整抵抗４６を、抵抗値ＲCOMPが非選択のメモリセル６Ｄの抵抗値ＲCELLns（＝ＲON||ＲMRw）に合わせて設計することにより、ＲＳＬ−ＢＬＢ間の抵抗値Ｒreadjが選択したメモリセル６Ｄ（行アドレス）に依存せず、一定の参照電位Ｖrefにより判定することができる。理想的には下式（７９）が成立し、あるいは下式（８０）に表される範囲であればよい。したがって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値の変化量ΔＲPが十分に大きければ、読出調整抵抗４６が設けられていなくてもよい（ＲCOMP＝０Ω）。
【数５３】
0006694275.tif 000054
【０２７２】
本実施形態に係る読出方法では、第３実施形態と同様に、メモリセル列６０Ｄにおいて電流の流れる非選択のメモリセル６Ｄk（ｊ＋１≦ｋ≦Ｎ）の選択トランジスタ４２に段階的に変位させたゲート電圧Ｖｇkを印加してＯＮ状態にする。本実施形態ではさらに、選択したメモリセル６Ｄjの読出選択トランジスタ４５をＯＮ状態にするために、その行アドレス（ｊ）に応じて変位させたゲート電圧Ｖｇrjを印加する。読出選択トランジスタ４５のメモリセル６Ｄ毎の電位差は、非選択のメモリセル６Ｄ毎の選択トランジスタ４２の電位差すなわち非選択のメモリセル６Ｄの抵抗値ＲCELLns（＝ＲON||ＲMRw）と同じである。また、読出しにおいて、読出選択トランジスタ４５の電位は、同じメモリセル６Ｄの選択トランジスタ４２の電位よりも高い。そのため、ゲート電圧生成回路８０Ｄは次のように構成される。
【０２７３】
ゲート電圧生成回路８０Ｄは、第３実施形態におけるゲート電圧生成回路８０Ｂと同様、読出しにおいては、可変抵抗器８の抵抗が行デコーダ９１Ｂからのワード線選択トランジスタ７２への信号によって変化しないように、抵抗切替トランジスタ７８が読出し時には常にＯＦＦ状態であるように構成される。また、ゲート電圧生成回路８０Ｄは、可変抵抗器８（分圧抵抗器８１）を直列に接続してなる、選択トランジスタ４２のゲート電圧Ｖｇk出力用の分圧回路と共に、読出選択トランジスタ４５のゲート電圧Ｖｇrj出力用の分圧回路を備える。この分圧回路は、Ｎ個の可変抵抗器８からなる分圧回路と同様、Ｎ個の分圧抵抗器８８を直列に接続してなり、その電位の最も高い側（図２９、図３０における左端）に定電源９７Ａが接続される。そして、前記した通り、読出選択トランジスタ４５のメモリセル６Ｄ毎の電位差は選択トランジスタ４２の電位差（Ｉr×(ＲON||ＲMRw)）と同じであるので、分圧抵抗器８８は、分圧抵抗器８１と同じ抵抗値Ｒdivの固定抵抗器とする。ゲート電圧生成回路８０Ｄは、これら２つの分圧回路が、両端でダイオード８９，８９を経由して接続されて、分圧抵抗器８８からなるゲート電圧Ｖｇrj出力用の分圧回路の方を高い電位にするように構成される。したがって、可変抵抗器８からなる分圧回路の電位の高い側に、ダイオード８９を経由して定電源９７Ａが接続されている。
【０２７４】
非選択のメモリセル６Ｄkの選択トランジスタ４２に印加するゲート電圧Ｖｇkは、第３実施形態に係る磁気メモリの読出方法（図１９、図２０参照）と同様に、１行毎に（Ｉr×(ＲON||ＲMRw)）降下するように構成される（下式（６２））。また、ゲート基電圧電源９８の出力電圧Ｖｇ0は、下式（６０）の範囲に設定したゲート−ソース間電圧Ｖgs（Ｖgstyp）により、下式（１６）に表されるように同じ電圧に設定される。一方、本実施形態においては、定電源９７Ａの出力電圧ＶｇrHからゲート基電圧電源９８の出力電圧Ｖｇ0まで、ダイオード８９とＮ個の分圧抵抗器８１が直列に接続されているので、ダイオード８９の抵抗値をＲdvDIで表すと、下式（８１）が成立する。したがって、定電源９７Ａの出力電圧ＶｇrHは下式（８２）で表される。
【数５４】
0006694275.tif 000055
【０２７５】
一方、選択したメモリセル６Ｄjの読出選択トランジスタ４５のソース電位は、その電位の低い側の隣の非選択のメモリセル６Ｄj+1の選択トランジスタ４２のソース電位Ｖｓj+1に対して、（Ｉr×(ＲON||ＲMRw＋０．５ＲMRw＋ＲP/AP)）高い。すなわち、同じメモリセル６Ｄにおける差は、（Ｉr×(０．５ＲMRw＋ＲP/AP)）である。さらに、読出選択トランジスタ４５のしきい値電圧をＶthrと表すと、ダイオード８９の抵抗値ＲdvDIは、分圧抵抗器８１，８８の抵抗値Ｒdivとの比が下式（８３）で表される範囲に設計されることが好ましい。ここでは、選択したメモリセル６Ｄjのデータが‘１’であると仮定して、ＲdvDI／Ｒdiv＝(０．５ＲMRw＋ＲAP＋ΔＲth)／(ＲON||ＲMRw)とする。
【数５５】
0006694275.tif 000056
【０２７６】
読出選択トランジスタ４５は、メモリセル６Ｄjのデータが‘１’であると仮定して、設計、設定されたダイオード８９の抵抗値ＲdvDIおよび定電源９７Ａの出力電圧ＶｇrHによって決定されたゲート電圧Ｖｇrjを印加される。したがって、読出選択トランジスタ４５は、第１、第２実施形態に係る磁気メモリ１０，１０Ａの書込みおよび読出しにおける選択トランジスタ４１，４２等と同様、データが‘０’である場合に、ソース電位が（Ｉr×ΔＲP）降下する。それにより読出選択トランジスタ４５のゲート−ソース間電圧が最大定格Ｖ(BR)gsrに到達しないように、例えば読出選択トランジスタ４５の最大定格Ｖ(BR)gsrやダイオード８９の抵抗値ＲdvDIを設計する。
【０２７７】
あるいは、メモリセル６Ｄjのデータが‘１’である場合には、読出選択トランジスタ４５は線形領域で動作しなくてもよい。すなわち、読出選択トランジスタ４５は、飽和領域で動作してその抵抗が高くなるが、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値も高抵抗なＲAPであるので、判定には影響しない。
【０２７８】
また、ゲート電圧生成回路８０Ｄが、読出選択トランジスタ４５のゲート電圧Ｖｇrjを、選択トランジスタ４２のゲート電圧Ｖｇkとは独立した分圧回路にて生成する構成としてもよい。また、磁気メモリ１０Ｄの読出しにおいては、選択したメモリセル６Ｄjの読出選択トランジスタ４５、および電位の低い側に配列されたメモリセル６Ｄkの選択トランジスタ４２が、第３実施形態に係る磁気メモリ１０Ｂと同様に電位が行アドレス（ｊ，ｋ）によって固定されているので、各ゲート電圧Ｖｇrj，Ｖｇkは、ゲート電圧生成回路８０Ｄの分圧回路によらずに、予め個別に設定されていてもよい。
【０２７９】
本実施形態に係る磁気メモリ１０Ｄの読出しにおいては、ビット線ＢＬＢに代えてビット線ＢＬＴを定電流源９４の負に接続してもよく、読出ソース線ＲＳＬをビット線ＢＬＢの側の端で定電流源９４の正に接続して、ビット線ＢＬＢをｏｐｅｎにする。この場合は、メモリセル列６０Ｄの非選択のメモリセル６Ｄにおける電流Ｉrの向きが逆になって、図２９、図３０において右から左へ流れる。
【０２８０】
本実施形態に係る磁気メモリ１０Ｄの読出しでは、第３実施形態の変形例に係る磁気メモリ１０Ｃの読出し（図２６参照）と同様に、すべてのメモリセル６Ｄの選択トランジスタ４２をＯＦＦ状態にして、磁気抵抗効果素子１Ｃの抵抗器ＭＲwのみに電流を流してもよい。ただし、ＲＳＬ−ＢＬＢ間の抵抗値Ｒreadjが高くなるので、抵抗変化率ΔＲP／Ｒreadjが読出し可能な範囲になるように設計する。また、この場合は、非選択のメモリセル６Ｄの１つあたりの抵抗値が磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値ＲMRwであるので、これに合わせて読出調整抵抗４６の抵抗値ＲCOMPを設定し（ＲCOMP＝ＲMRw）、また、読出選択トランジスタ４５のゲート電圧Ｖｇrjを設定する。さらにこの場合には、電流Ｉrの向きを逆にして、ビット線ＢＬＴまたはビット線ＢＬＢを定電流源９４の正に、読出ソース線ＲＳＬを定電流源９４の負に接続することが好ましい。第３実施形態の変形例に係る磁気メモリ１０Ｃの読出し（図２６参照）と同様、読出選択トランジスタ４５は、ソース電位がデータにかかわらず０Ｖ（定電流源９４の負の電位）であるので、一定のゲート電圧Ｖｇrを印加される。したがって、ゲート電圧生成回路８０Ｄに代えて、記憶装置９０Ｃ（図２５参照）と同様に、ゲート電圧生成回路８０Ｃおよび読出ゲート電源９９を備えればよい。
【０２８１】
また、記憶装置９０Ｄは、第１、第２実施形態（図１、図１０参照）と同様に、列デコーダ９２Ｄにより磁気メモリ１０Ｄから２以上の列を選択して、これらのメモリセル列６０Ｄのそれぞれに電流Ｉrを供給しながら、選択した１行の各メモリセル６Ｄを電圧比較器９３により並行して読出しすることができる。
【０２８２】
本実施形態に係る磁気メモリ１０Ｄは、第３実施形態およびその変形例に係る磁気メモリ１０Ｂ，１０Ｃと同様に、メモリセル６Ｄの磁気抵抗効果素子１Ｃが、当該メモリセル６Ｄが読出しにおいて選択されたときにのみ電流が流れるように可変抵抗器ＭＲrを接続された構成である。そのため、可変抵抗器ＭＲrに高抵抗かつＭＲ比の高いＴＭＲ素子を適用しても、書込み時にメモリセル列６０Ｄの抵抗値ΣＲCELLkが高くならず、また、読出しにおいて、非選択のメモリセル６Ｄに記憶されたデータに影響されない。したがって、メモリセル列６０Ｄのメモリセル６Ｄの数Ｎを多くしても負荷が増大せず、また、読出し用の電流Ｉrを抑えても精度の高い読出しをすることができ、読出しにおける消費電流を低減することができる。
【０２８３】
〔空間光変調器〕
本発明の第４実施形態に係る磁気メモリ１０Ｄは、第３実施形態の変形例に係る磁気メモリ１０Ｃと同様に、磁気抵抗効果素子１Ｃの最上層が磁性細線３Ａまたは磁化自由層３であり、さらにその上に配線等が設けられていないので、空間光変調器に好適である。特に磁気メモリ１０Ｄは、定電流源９４を２以上備えることにより並列に読出しをすることができるので、すべてのメモリセル６Ｄの書込みエラーの検出を高速に行うことができる。
【０２８４】
〔第４実施形態の変形例〕
本実施形態に係る磁気メモリ１０Ｄは、磁気抵抗効果素子１Ｃに代えて、第３実施形態に係る磁気メモリ１０Ｂの磁気抵抗効果素子１Ｂ，１Ｂ2（図１７、図２３参照）を適用してもよい。メモリセル６Ｄは、磁気抵抗効果素子１Ｂ等を備える場合には、読出選択トランジスタ４５が、磁気抵抗効果素子１Ｂの上側で接続されるように、読出調整抵抗４６および読出ソース線ＲＳＬと共に、磁気抵抗効果素子１Ｂの上方に設けられる。したがって、読出選択トランジスタ４５および読出調整抵抗４６は、低温で成膜可能なｐｏｌｙ−Ｓｉで形成されることが好ましい。具体的には、第３実施形態に係る磁気メモリ１０Ｂと同様に、選択トランジスタ４２を形成した基板４０Ｂ上に、ワード線ＷＬＢ等の配線、磁気抵抗効果素子１Ｂおよび磁気抵抗効果素子１Ｂ，１Ｂ間の絶縁層を形成し、その後、さらに絶縁膜を介してｐｏｌｙ−Ｓｉ膜を成膜し、読出選択トランジスタ４５および読出調整抵抗４６を形成して、磁気抵抗効果素子１Ｂの磁化固定層１３に接続する配線や読出ソース線ＲＳＬ等を形成する。
【０２８５】
あるいは、磁気メモリ１０Ｄは、上下を入れ替えて、Ｓｉ基板等の表層に読出選択トランジスタ４５および読出調整抵抗４６を形成して、読出ソース線ＲＳＬ等を形成した上に、磁化固定層１３を下にして磁気抵抗効果素子１Ｂを形成し、その後にｐｏｌｙ−Ｓｉ膜を成膜して選択トランジスタ４２を形成し、ワード線ＷＬＢ等を形成して製造することもできる。また、２枚の基板の一方に、選択トランジスタ４２およびワード線ＷＬＢ等の配線を形成し（基板４０Ｂ）、他方に、読出選択トランジスタ４５、読出調整抵抗４６、および読出ソース線ＲＳＬを形成してもよい。そして、いずれかの基板に磁気抵抗効果素子１Ｂを形成し、これら２枚の基板を貼り合わせて製造することができる。
【０２８６】
このように、磁気メモリ１０Ｄは、磁気抵抗効果素子１Ｂを備える場合は、その上下にトランジスタ等が分けて設けられるので、メモリセル６Ｄの平面視サイズを縮小することができる。また、同一面（下面）側に３つの磁化固定層１１，１２，１３を互いに離間して備える磁気抵抗効果素子１Ｃよりも、磁気抵抗効果素子１Ｂ、さらには磁気抵抗効果素子１Ｂ2の方が平面視サイズを小さく形成し易い。また、このように、読出選択トランジスタ４５が選択トランジスタ４２とは異なる層で形成される場合、読出選択トランジスタ４５においては、メモリセル列６０Ｄ毎にｐ−ｗｅｌｌを分割せず、例えばｐ型Ｓｉ基板（ｐ−ｓｕｂ）を適用して、直接にｎ+拡散層を形成してもよい。このような磁気メモリ１０Ｄの読出しにおいては、メモリセル列６０Ｄを１つずつ選択する。
【０２８７】
第４実施形態に係る磁気メモリ１０Ｄは、第３実施形態およびその変形例と同様に、メモリセル６Ｄが、第１実施形態に係る磁気メモリ１０のメモリセル６（図１参照）のように、２個の選択トランジスタ（第１選択トランジスタ４１、第２選択トランジスタ４２）を備えてもよい（図示せず）。このような構成により、非選択のメモリセル６Ｄの磁気抵抗効果素子１Ｃ（１Ｂ，１Ｂ2）の抵抗器ＭＲwに電流が流れないので、誤書込みの虞がない。このような磁気メモリは、読出しにおける非選択のメモリセルの抵抗値に合わせて、読出調整抵抗４６を設計する。
【０２８８】
以上のように、本発明の第４実施形態に係る磁気メモリによれば、書込みがいっそう高速化され、かつ消費電流を低減することができ、さらに読出しの消費電流を低減することができる。
【０２８９】
〔第５実施形態〕
本発明の第３、第４実施形態に係る磁気メモリは、メモリセルが読出しにおいてのみ電流が流れる可変抵抗器（ＴＭＲ素子）を備えた３端子型の磁気抵抗効果素子を備えるため、多数のメモリセルを直列に接続しても負荷が抑えられ、かつ読出しの精度が維持される。一方で、これらの磁気メモリは、書込みと読出しとで異なる電流経路が形成されるために、回路が複雑になる。そこで、３端子型の磁気抵抗効果素子の優位性を活かしつつ、簡易な回路からなる、本発明の第５実施形態に係る磁気メモリについて、図３１〜３６を参照して説明する。第１〜４実施形態（図１〜３０参照）と同一の要素については同じ符号を付し、説明を省略する。
【０２９０】
本発明の第５実施形態に係る磁気メモリ１０Ｅは、第３、第４実施形態に係る磁気メモリ１０Ｂ，１０Ｃ，１０Ｄ（図１５、図２５、図２７参照）と同様に、簡潔に説明するために記憶装置９０Ｅに１つ搭載され、メモリセル６Ｅを２次元配列して備える。
【０２９１】
図３１に示すように、磁気メモリ１０Ｅのメモリセル６Ｅは、第１実施形態に係る磁気メモリ１０（図１参照）のメモリセル６と同様に、磁気抵抗効果素子１Ｃとこれに直列に接続した第１選択トランジスタ４１が、第２選択トランジスタ４２に並列に接続し、また、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲr（端子ｐ３）が、メモリセル６Ｅの入出力端子の一方である選択トランジスタ４１，４２間に接続されている。さらに、磁気メモリ１０Ｅにおいて、列方向に隣り合うメモリセル６Ｅ同士が直列に接続し、この列方向に配列されたメモリセル６Ｅの一群を、第１〜第４実施形態と同様にメモリセル列６０Ｅと称する。したがって、磁気メモリ１０Ｅは、メモリセル６Ｅが、第１実施形態に係る磁気メモリ１０のメモリセル６の磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲw（ＭＲw1，ＭＲw2）に置き換えられて、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrが選択トランジスタ４１，４２間に接続された構成である。
【０２９２】
（記憶装置）
このような構成の磁気メモリ１０Ｅを備える記憶装置９０Ｅは、図３１に示すように、さらに磁気メモリ１０Ｅの駆動回路として、磁気メモリ１０Ｅの行毎に設けられたワード線選択トランジスタ７１，７２と、磁気メモリ１０Ｅの列（メモリセル列６０Ｅ）毎に設けられたビット線選択トランジスタ７３，７４、メモリセル列駆動トランジスタ４３、および電圧比較器９３と、行デコーダ９１Ｅと、列デコーダ９２と、書込／読出電流回路９と、ゲート電圧生成回路８０Ｅと、を備える。すなわち、記憶装置９０Ｅは、第１実施形態に係る磁気メモリ１０，１０を備える記憶装置９０（図１参照）に対して、磁気メモリ１０Ｅの数、行デコーダ９１Ｅおよびゲート電圧生成回路８０Ｅが異なり、メモリセル列駆動トランジスタ４３を追加した構成を有する。本実施形態においては、メモリセル６Ｅが、少なくとも磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrと抵抗器ＭＲw2を経由して常に電流が流れる回路を形成しているために、第２実施形態と同様、選択したメモリセル列６０Ｅに限定的に電流を供給するようにメモリセル列駆動トランジスタ４３が設けられ、メモリセル列６０Ｅの一端、ここではビット線ＢＬＢ側に接続される。
【０２９３】
磁気抵抗効果素子１Ｃの構成は第３実施形態で、第１選択トランジスタ４１および第２選択トランジスタ４２の構成は第１実施形態で、それぞれ説明した通りである。ただし、本実施形態に係る磁気メモリ１０Ｅのメモリセル６Ｅにおいて、磁気抵抗効果素子１Ｃは、抵抗器ＭＲw（抵抗器ＭＲw1，ＭＲw2）の抵抗値ＲMRwが、可変抵抗器ＭＲrの抵抗値ＲPよりも低いことが好ましい。そして、第１選択トランジスタ４１のＯＮ抵抗ＲONは、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1の抵抗値０．５ＲMRwとの和が可変抵抗器ＭＲrの抵抗値ＲPの１／２以下であることが特に好ましい。これらは、後記するように、磁気メモリ１０Ｅへの書込みにおいて、抵抗器ＭＲw1と抵抗器ＭＲw2とで供給される電流の大きさの不均衡を抑制するためである。一方、第２選択トランジスタ４２のＯＮ抵抗ＲONは、可変抵抗器ＭＲrの抵抗値ＲPの１／２未満であることが好ましい。これは、磁気メモリ１０Ｅへの書込みにおける誤書込みを防止するためである。したがって、同一構造の選択トランジスタ４１，４２は、共通のＯＮ抵抗ＲONがこれら両方の条件を満足する、すなわちＲON≦ＲP／２−０．５ＲMRwを満足するように設計されることが好ましい。また、メモリセル６Ｅにおいて、磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値ＲMRw、選択トランジスタ４１，４２のＯＮ抵抗ＲONは、それぞれ磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPに対して低い程好ましいが、互いの高低の関係は特に規定されない。
【０２９４】
また、磁気抵抗効果素子１Ｃは、可変抵抗器ＭＲrの抵抗値の差ΔＲPが大きいほど、読出しにおいて、判定の精度を高くするものの、一方で、本実施形態では後記するように、読み出したデータが‘１’か‘０’かで非選択のメモリセル６Ｅの選択トランジスタ４１，４２の電位が大きく異なる。その結果、選択トランジスタ４１，４２に印加するゲート電圧Ｖｇを適切に設定することが困難になる場合がある。
【０２９５】
第５実施形態に係る磁気メモリ１０Ｅは、一例として、表層に選択トランジスタ４１，４２を形成された基板４０Ｃ上に、磁気抵抗効果素子１Ｃおよび配線５１，５２を形成してなる。図３２に示すように、基板４０Ｃは、第１実施形態の変形例に係る空間光変調器１０の基板４０Ａ（図７参照）に、メモリセル列６０Ｅのビット線ＢＬＢの側（図３２における右側）の端の第２選択トランジスタ４２に接続されたメモリセル列駆動トランジスタ４３（ゲート４ｇ3とｎ+拡散層（４ｄ3））を追加した構造である。また、図３２においては、右から順に、メモリセル列６０Ｅにおけるビット線ＢＬＢから１、２行目のメモリセル６Ｅ，６Ｅを簡略化して示し、磁気抵抗効果素子１Ｃが、図７に示す前記変形例に係る空間光変調器１０の光変調素子１Ａと同様に、磁化固定層１１を左側に、磁化固定層１２を右側にして配置されている。詳しくは図３２に示すように、磁気メモリ１０Ｅは、前記変形例に係る空間光変調器１０の画素６（図７参照）について、光変調素子１Ａを磁気抵抗効果素子１Ｃに置き換えられ、追加された端子ｐ３（磁化固定層１３）が、第２選択トランジスタ４２のソース４ｓ2に配線５２（接続部５２ｃ2、抵抗接続層５２ａ）で接続した構成になる。そのため、隣り合うメモリセル６Ｅ，６Ｅのビット線ＢＬＴ側（図３２における左側）の磁気抵抗効果素子１Ｃの磁化固定層１２（端子ｐ２）とビット線ＢＬＢ側の磁気抵抗効果素子１Ｃの磁化固定層１３とが、平面視でコの字型に形成された抵抗接続層５２ａで接続される。また、図３２においては、図７と同様に、ワード線ＷＬＴ，ＷＬＢ（図３１参照）が省略され、空白部分に絶縁層が設けられている。
【０２９６】
記憶装置９０Ｅは、磁気メモリ１０Ｅをサブブロックメモリとして２つ以上搭載してもよく、第１実施形態に係る磁気メモリ１０，１０を備える記憶装置９０（図１参照）と同様に、搭載された２つ以上の磁気メモリ１０Ｅが互いに並列に書込／読出電流回路９に接続されるように、ビット線ＢＬＴ，ＢＬＢを結線する（図示省略）。
【０２９７】
（磁気メモリの製造方法、初期設定）
本実施形態に係る磁気メモリ１０Ｅは、第１実施形態の変形例に係る空間光変調器（図７参照）と同様に製造することができる。また、磁気メモリ１０Ｅは、第３、第４実施形態に係る磁気メモリ１０Ｂ，１０Ｃ，１０Ｄと同様に、外部磁界を向きと大きさを変えて２回印加して、初期設定を行うことができる。
【０２９８】
〔磁気メモリの書込／読出方法〕
本発明の第５実施形態に係る磁気メモリの書込／読出方法を、図３３〜３６を参照して説明する。図３３〜３６では、第１実施形態（図４、図５）と同様に、磁気メモリ１０Ｅにおける、４つのメモリセル６Ｅ（適宜、図中左からメモリセル６Ｅ1，６Ｅ2，６Ｅ3，６Ｅ4と称する）を配列した１つのメモリセル列６０Ｅを示す。このメモリセル列６０Ｅが列デコーダ９２（図３１参照）により選択されて（ビット線選択トランジスタ７３，７４：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４にビット線ＢＬＴ，ＢＬＢが接続している。ここでは、メモリセル６Ｅ1，６Ｅ2，６Ｅ3，６Ｅ4にそれぞれ‘１’、‘０’、‘０’、‘１’を書込みし、また、このデータを読出しするものとして説明する。
【０２９９】
（磁気メモリの書込方法）
本実施形態に係る磁気メモリの書込方法は、第１実施形態に係る磁気メモリの書込方法（図４参照）と同様である。図３３においては、行デコーダ９１Ｅによりすべての行が選択され、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＮ状態、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＦＦ状態である。これにより、４つすべてのメモリセル６Ｅにおいて、第１選択トランジスタ４１がＯＮ状態、第２選択トランジスタ４２がＯＦＦ状態である。なお、図３３、図３４および後記の図３５、図３６において、第１ワード線選択トランジスタ７１および第２ワード線選択トランジスタ７２は、ＯＮ状態のとき、白抜き矢印を付して表す。この状態で、定電流源９５によりメモリセル列６０Ｅにビット線ＢＬＢ側から左方向へ電流Ｉwを供給すると、各メモリセル６Ｅにおいて、電流Ｉwが磁気抵抗効果素子１Ｃに供給される。このとき、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrがメモリセル６Ｅの入出力端子の一方（ビット線ＢＬＴ側）に接続しているために、電流Ｉwは、抵抗器ＭＲw2に流れてから、可変抵抗器ＭＲrと、第１選択トランジスタ４１を経由した抵抗器ＭＲw1とに分岐して流れ、合流して左隣のメモリセル６Ｅへ流れる。したがって、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2には電流Ｉwのすべてが供給されるが、抵抗器ＭＲw1には並列に接続された可変抵抗器ＭＲrにより電流Ｉwの一部（電流Ｉw1）のみが供給される。
【０３００】
抵抗器ＭＲw1に供給される電流Ｉw1は下式（８４）で表され、メモリセル６Ｅにおいて、磁気抵抗効果素子１Ｃの抵抗器ＭＲwおよび第１選択トランジスタ４１が、それぞれ可変抵抗器ＭＲrに対して十分に低抵抗に設計されていることにより（ＲMRw<<ＲP、ＲON<<ＲP）、電流Ｉwの多くがＩw1として抵抗器ＭＲw1に供給される。なお、「ＲP/AP」は、このメモリセル６Ｅに記憶されている書込み前のデータによって、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAPのいずれかを指し、ＲAPの場合はＲPよりも高抵抗（ＲP＜ＲAP）なので、電流Ｉw1はより大きくなる。
【数５６】
0006694275.tif 000057
【０３０１】
例えば、メモリセル６Ｅにおいて、磁気抵抗効果素子１Ｃは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とする（ＲMRw＝ＲP／１０）。また、第１選択トランジスタ４１は、ＯＮ抵抗ＲONが可変抵抗器ＭＲrの抵抗値ＲPの１／５とする（ＲON＝ＲP／５）。選択したメモリセル６Ｅにおいて、電流Ｉwは、分岐した一方が、抵抗値ＲPの可変抵抗器ＭＲrに流れ、他方（電流Ｉw1）が、直列に接続された抵抗値０．５ＲMRwの抵抗器ＭＲw1（＝ＲP／２０）とＯＮ抵抗ＲON（＝ＲP／５）の第１トランジスタ４１とに流れる。したがって、抵抗器ＭＲw1に供給される電流Ｉw1は、抵抗器ＭＲw2に供給される電流Ｉwの４／５（８０％）の大きさになり、抵抗器ＭＲw1，ＭＲw2のそれぞれにおいて十分な電流密度の電流が一方向に流れて、磁性細線３Ａの磁化反転領域３SWの磁化方向が磁化固定層１３と反平行な下向きになる（図９（ｃ）、図２４（ｂ）参照）。その結果、４つすべてのメモリセル６Ｅに‘１’が書込みされる。言い換えると、電流Ｉw1が磁性細線３Ａにおいて磁壁移動させる電流密度になるように、磁気抵抗効果素子１Ｃおよび第１トランジスタ４１の各抵抗値ＲP，ＲMRw，ＲONに基づいて、電流Ｉwの大きさを設定する。また、可変抵抗器ＭＲrの抵抗値ＲPに対して抵抗器ＭＲwの抵抗値ＲMRw等が十分に低くないと、電流Ｉwを大きく設定する必要があるので効率が低下し、また、後記するように非選択のメモリセル６Ｅに誤書込みが生じる虞がある。
【０３０２】
次に、図３４において、行デコーダ９１Ｅにより中央の２行（２行目と３行目）が選択される。すなわち両端の２行（１行目と４行目）が非選択状態に切り替えられ、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＦＦ状態に、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＮ状態になる。これにより、両端の２つの非選択のメモリセル６Ｅ1，６Ｅ4において、第１選択トランジスタ４１がＯＦＦ状態、第２選択トランジスタ４２がＯＮ状態である。この状態で、定電流源９５によりメモリセル列６０Ｅに、今度はビット線ＢＬＴ側から右方向へ電流Ｉwを供給する。すると、中央の２つの選択されたメモリセル６Ｅ2，６Ｅ3においては、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1，ＭＲw2に図３３とは逆方向に電流Ｉw1，Ｉwが供給されるため、磁性細線３Ａの磁化反転領域３SWの磁化方向が磁化固定層１３と平行な上向きに反転する（図９（ｄ）、図２４（ａ）参照）。
【０３０３】
一方、非選択のメモリセル６Ｅ1，６Ｅ4においては、電流Ｉwが、第２選択トランジスタ４２と、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrおよび抵抗器ＭＲw2とに分岐して流れる。また、ＯＦＦ状態の第１選択トランジスタ４１に直列に接続した抵抗器ＭＲw1には、電流が供給されない。抵抗器ＭＲw2に供給される電流Ｉw2は下式（８５）で表され、例えば、磁気抵抗効果素子１Ｃが前記と同じ抵抗値で、第２選択トランジスタ４２が前記の第１選択トランジスタ４１と同じＯＮ抵抗ＲONである場合、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2には、電流Ｉwの４／２５（１６％）の大きさの電流のみが流れることになる。ただし、非選択のメモリセル６Ｅ1，６Ｅ4においては‘１’を書込みされているので、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値はＲAPであり、電流Ｉw2はさらに小さく、ＭＲ比が５０％である場合は電流Ｉwの１１％の大きさになる。これは、選択したメモリセル６Ｅにおける磁気抵抗効果素子１Ｃの抵抗器ＭＲw1に供給される電流Ｉw1の１／７の大きさである。
【数５７】
0006694275.tif 000058
【０３０４】
第１選択トランジスタ４１と同様、第２選択トランジスタ４２のＯＮ抵抗ＲONが可変抵抗器ＭＲrの抵抗値ＲPに対して十分に低く設計されていることにより、非選択のメモリセル６Ｅ1，６Ｅ4においては、電流Ｉwの多くが第２選択トランジスタ４２に流れ、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2には磁壁が移動する程の大きさの電流が供給されない。したがって、これらの磁気抵抗効果素子１Ｃの磁性細線３Ａにおいて磁壁が移動せず、磁化反転領域３SWの磁化方向が下向きを維持する。その結果、選択されたメモリセル６Ｅ2，６Ｅ3が‘０’に書き替えられて、メモリセル列６０Ｅに左から‘１’、‘０’、‘０’、‘１’が書込みされる。
【０３０５】
このように、本実施形態に係る磁気メモリ１０Ｅは、第１実施形態と同様に、１つのメモリセル列６０Ｅのすべてのメモリセル６Ｅに‘１’、‘０’を、最少２回の電流供給により書込みすることができる。また、非選択のメモリセル６Ｅにおいて、磁気抵抗効果素子１Ｃに電流の一部が流れても、その電流経路上に相対的に高抵抗な可変抵抗器ＭＲrが配置されているので、電流の多くが第２選択トランジスタ４２による迂回路（非選択時の電流経路）に流れることにより、誤書込みが防止される。ただし、第２実施形態に係る磁気メモリ１０Ａ（図１２参照）と同様に、電流Ｉwを過剰に大きくない値に設定することが好ましい。なお、ビット線ＢＬＢに接続されたメモリセル列駆動トランジスタ４３にゲート電圧生成回路８０Ｅに内蔵されたパルス電源９６の出力電圧ＶｇH，Ｖｇ0が印加されるため、定電流源９５からメモリセル列６０Ｅに供給される電流は、パルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。
【０３０６】
本実施形態に係る磁気メモリ１０Ｅの書込みでは、前記したように、選択したメモリセル６Ｅにおいては、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1と抵抗器ＭＲw2とで供給される電流の大きさの不均衡を抑制するために、第１選択トランジスタ４１の抵抗値が磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPに対して低いことが好ましい。一方、非選択のメモリセル６Ｅにおいては、誤書込みを防止するために、第２選択トランジスタ４２の抵抗値が磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPに対して低いことが好ましい。したがって、磁気メモリ１０Ｅは、第１実施形態と同様、選択トランジスタ４１，４２のＯＮ抵抗ＲONが低いことが好ましく、メモリセル６Ｅ毎に変位させたゲート電圧Ｖｇを印加する。
【０３０７】
さらに、本実施形態に係る磁気メモリ１０Ｅは、前記したように、メモリセル６Ｅが常に磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrを経由して電流が流れる回路を形成しているために、下式（８６）、下式（８７）に表されるように、選択、非選択にかかわらず、メモリセル６Ｅの抵抗値ＲCELLsl，ＲCELLnsが可変抵抗器ＭＲrの抵抗値ＲP，ＲAPを含む。そのため、第２実施形態と同様、データの書換えや非選択のメモリセル６Ｅのデータによって、一定のゲート電圧Ｖｇに対するゲート−ソース間電圧Ｖgsが変化する。ただし、選択したメモリセル６Ｅは、第１選択トランジスタ４１および磁気抵抗効果素子１Ｃの抵抗器ＭＲwが磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに対して相対的に低抵抗になるにしたがい、抵抗値ＲCELLslが（ＲON＋ＲMRw）に収束する。また、非選択のメモリセル６Ｅは、第２選択トランジスタ４２が可変抵抗器ＭＲrに対して相対的に低抵抗になるにしたがい、抵抗値ＲCELLnsがＲONに収束する。すなわち、磁気メモリ１０Ｅの書込みにおけるメモリセル６Ｅの抵抗値ＲCELLsl，ＲCELLnsのデータによる差が０Ωに近付き、選択トランジスタ４１，４２が一定のゲート電圧Ｖｇを印加されたときのゲート−ソース間電圧Ｖgsおよびそれに伴うＯＮ抵抗ＲONが安定する。そこで、各メモリセル６Ｅの第１選択トランジスタ４１または第２選択トランジスタ４２にＯＮ抵抗ＲONを低くする適切なゲート電圧Ｖｇを出力するために、ゲート電圧生成回路８０Ｅは以下の構成とすることができる。
【数５８】
0006694275.tif 000059
【０３０８】
図３３、図３４に示すように、ゲート電圧生成回路８０Ｅは、電位の高い側（図３３における右側、図３４における左側）から、パルス電源９６、保護抵抗８５、Ｎ個（図では４個）の分圧抵抗器８１、ダイオード８３、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、分圧抵抗器８１のそれぞれに並列に接続した抵抗切替トランジスタ７８，７９を備える。ゲート電圧生成回路８０Ｅはさらに、保護抵抗８５を挟んだパルス電源９６の出力と定電流源９５の出力（ビット線ＢＬＴ，ＢＬＢ）との間に順に接続する、ツェナーダイオード８６およびダイオード８７を備える。すなわち、ゲート電圧生成回路８０Ｅは、第１実施形態におけるゲート電圧生成回路８０（図４（ａ）参照）に、抵抗切替トランジスタ７９を追加して可変抵抗器８に接続した構成であり、分圧抵抗器８１および２個の抵抗切替トランジスタ７８，７９で三重に並列に接続された可変抵抗器８Ａを構成する。抵抗切替トランジスタ７８は行デコーダ９１Ｅからの第２ワード線選択トランジスタ７２と共通の信号により、抵抗切替トランジスタ７９は行デコーダ９１Ｅからの第１ワード線選択トランジスタ７１と共通の信号により、それぞれＯＮ状態になって、可変抵抗器８Ａを２段階の抵抗に切り替える。可変抵抗器８Ａのこのような構成は、後記の読出しのためである。また、ゲート電圧生成回路８０Ｅは、第１実施形態と同様、可変抵抗器８Ａの１個毎にメモリセル６Ｅの選択トランジスタ４１，４２へのゲート電圧Ｖｇを出力し、さらにＮ個目（図３３、図３４における右端）から、メモリセル列駆動トランジスタ４３にゲート電圧ＶｇHまたはＶｇ0を印加する。
【０３０９】
ゲート電圧生成回路８０Ｅの構成および動作は、可変抵抗器８Ａ以外は第１実施形態のゲート電圧生成回路８０と同様である。分圧抵抗器８１の抵抗値をＲdiv、抵抗切替トランジスタ７８，７９のＯＮ抵抗をそれぞれＲdvON2，ＲdvON1と表す。そして、メモリセル６Ｅが選択されているときは、第１選択トランジスタ４１と共に抵抗切替トランジスタ７９がＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（ＲdvON1||Ｒdiv）である。一方、メモリセル６Ｅが非選択のときは、第２選択トランジスタ４２と共に抵抗切替トランジスタ７８が共にＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（ＲdvON2||Ｒdiv）である。したがって、下式（８８）に表されるように、互いの比が、メモリセル６Ｅの選択、非選択時の各抵抗値ＲCELLsl，ＲCELLnsの比に略一致すればよい。そこで、式（８６）、式（８７）より、メモリセル６Ｅのそれぞれのデータが‘１’または‘０’であると仮定して、また、後記の読出しと併せて、分圧抵抗器８１および抵抗切替トランジスタ７８，７９を設計する。ここでは、可変抵抗器８Ａは、各メモリセル６Ｅのデータが‘１’のときの抵抗値ＲCELLsl(1)，ＲCELLns(1)の比に合わせる。
【数５９】
0006694275.tif 000060
【０３１０】
ビット線ＢＬＢ側から左方向へ電流Ｉwを供給するとき（‘１’の書込み時）の、ゲート電圧生成回路８０Ｅによる行（ｋ）毎のゲート電圧Ｖｇkの出力について、図３３を参照して説明する。第１実施形態と同様、まず、メモリセル列６０Ｅのすべてのメモリセル６Ｅの第１選択トランジスタ４１、およびメモリセル列駆動トランジスタ４３において共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を下式（３）の範囲に設定し、このゲート−ソース間電圧Ｖgstypにおける第１選択トランジスタ４１およびメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONを算出する。そして、設定したゲート−ソース間電圧Ｖgstypとなる、行（ｋ）毎のゲート電圧Ｖｇkを出力するように、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定する。
【数６０】
0006694275.tif 000061
【０３１１】
‘１’の書込みにおいては、定電流源９５の出力電圧Ｖwはメモリセル列駆動トランジスタ４３のドレイン電位であり、すなわちメモリセル列駆動トランジスタ４３のソース電位が（Ｖw−Ｉw×ＲON）である。定電流源９５は、一定の電流Ｉwを供給するために、第２実施形態と同様、下式（３２）に表されるように、ＢＬＴ−ＢＬＢ間の抵抗値、すなわち下式（８９）に表されるメモリセル列６０Ｅの抵抗値ΣＲCELLkとメモリセル列駆動トランジスタ４３のＯＮ抵抗ＲONとの和によって、出力電圧Ｖwが決定される。そして、すべてのメモリセル６Ｅは、‘１’の書込みをされるので、データが‘１’のときの抵抗値ＲCELLsl(1)、すなわち磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値がＲAPになる（ＲP/AP＝ＲAP）。あるいは、すべてのメモリセル６Ｅを選択するのではない場合（１≦ｍ≦Ｎ−１）の非選択のメモリセル６Ｅについても、選択トランジスタ４１，４２を確実に線形領域で動作させるために、定電流源９５の出力電圧Ｖwを想定される範囲において最大値ＶwMAXになる場合を仮定して、これらのデータが‘１’のときの抵抗値ＲCELLns(1)（ＲP/AP＝ＲAP）とする。したがって、定電流源９５の最大出力電圧ＶwMAXは下式（９０）で表され、パルス電源９６の出力電圧ＶｇHを下式（９１）で表されるように設定する。
【数６１】
0006694275.tif 000062
【０３１２】
一方、ゲート基電圧電源９８の出力電圧Ｖｇ0は、ソース電位Ｖｓ1が０Ｖであるメモリセル６Ｅ1の第２選択トランジスタ４２に出力されるゲート電圧Ｖｇ1であるから、下式（１６）に表されるようにゲート−ソース間電圧Ｖgs（Ｖgstyp）と同じ電圧に設定される。なお、メモリセル６Ｅ1の第２選択トランジスタ４２のドレイン電位は（Ｉw2×ＲON）であるが、第１選択トランジスタ４１やメモリセル列駆動トランジスタ４３と共通として簡潔にするため、ここでは式（３）に基づいて設定したゲート−ソース間電圧Ｖgstypを適用する。
【数６２】
0006694275.tif 000063
【０３１３】
‘１’の書込みにおいては、非選択のメモリセル６Ｅの少なくとも一部、そして‘１’の書込み前において、選択したメモリセル６Ｅの少なくとも一部のデータが‘０’であれば、そのメモリセル６Ｅの抵抗値ＲCELLns，ＲCELLslが低く、定電流源９５の出力電圧Ｖwは最大値ＶwMAXよりも小さいので、ゲート電圧Ｖｇkに対してゲート−ソース間電圧Ｖgsが設定したＶgstypよりも大きくなる。その結果、第１実施形態と同様、選択、非選択のメモリセル６Ｅの選択トランジスタ４１，４２のＯＮ抵抗が低いためにメモリセル６Ｅ毎に異なる値になり、定電流源９５の出力電圧Ｖwがさらに低下する。さらに、すべてのメモリセル６Ｅを選択するのではない場合には、選択されたｍ個のメモリセル６Ｅが、メモリセル列６０Ｅにおいて電位の最も低い端のメモリセル６Ｅから順にｍ個である場合に、メモリセル列６０Ｅの抵抗値ΣＲCELLkの変化が最も大きい。すべてのメモリセル６Ｅのデータが‘０’と仮定し、このときの定電流源９５の出力電圧Ｖwを最小出力電圧ＶwMINとして、下式（９２）で表す。また、このときのメモリセル６Ｅkの選択トランジスタ４１，４２のＯＮ抵抗をＲONk´、メモリセル列駆動トランジスタ４３のＯＮ抵抗をＲON0´と表す。メモリセル列駆動トランジスタ４３、およびメモリセル６Ｅk毎の第１選択トランジスタ４１または第２選択トランジスタ４２のゲート−ソース間電圧Ｖgsk´およびＯＮ抵抗ＲONk´はシミュレーションによって算出される。
【数６３】
0006694275.tif 000064
【０３１４】
第１、第２実施形態と同様、メモリセル列駆動トランジスタ４３およびメモリセル６Ｅの選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsk´が最大定格Ｖ(BR)gsに到達しないように、ゲート−ソース間電圧Ｖgstypを設定する。‘１’の書込みにおいてゲート−ソース間電圧Ｖgsk´が最大になるのはメモリセル列駆動トランジスタ４３であり、そのゲート−ソース間電圧Ｖgs0´が、下式（９３）で表されるように最大定格Ｖ(BR)gsに到達しなければよい。さらに、すべてのメモリセル６Ｅを選択したときに（ｍ＝Ｎ）メモリセル列駆動トランジスタ４３のゲート−ソース間電圧Ｖgs0´が最大になり、下式（９３）より、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は下式（９４）を満足するように設定される。下式（９４）を満足するゲート−ソース間電圧Ｖgsが存在するために、磁気メモリ１０Ｅは、下式（９５）を満足するように設計される。
【数６４】
0006694275.tif 000065
【０３１５】
さらに、メモリセル列駆動トランジスタ４３および各メモリセル６Ｅの選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgsが最大定格Ｖ(BR)gsに到達することのないように、パルス電源９６の出力電圧ＶｇHは、常に下式（１２）を満足する必要がある。そのため、第１実施形態と同様に、ゲート電圧生成回路８０Ｅは、ツェナーダイオード８６により、電位差（ＶｇH−Ｖw）が下式（１３）で表されるツェナー電圧Ｖzを超えたら、パルス電源９６からメモリセル列６０Ｅ（ビット線ＢＬＢ）へ電流を流して、電圧ＶｇHが常に下式（１２）を満足するように構成される。
【数６５】
0006694275.tif 000066
【０３１６】
‘０’の書込み（図３４参照）においては、ゲート電圧生成回路８０Ｅは、パルス電源９６やゲート基電圧電源９８等の接続を第１実施形態と同様に入れ替え、パルス電源９６を接続した側をツェナーダイオード８６およびダイオード８７を経由して定電流源９５の正に接続する。それ以外の、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0等は‘１’の書込みと同様に設定することができる。
【０３１７】
本実施形態に係る磁気メモリ１０Ｅは、磁気抵抗効果素子１Ｃの抵抗器ＭＲwおよび選択トランジスタ４１，４２をそれぞれ低抵抗に設計することで、メモリセル６Ｅの抵抗値ＲCELLsl，ＲCELLnsのデータの違いによる差が抑えられ、その結果、定電流源９５の出力電圧Ｖwの変化量（ＶwMAX−ＶwMIN）を小さくすることができる。したがって、第１、第２実施形態と比較して、メモリセル列６０Ｅのメモリセル６Ｅの数Ｎを多く配列したり、第３、第４実施形態に係る磁気メモリ１０Ｂ，１０Ｃ，１０Ｄと同様に、可変抵抗器ＭＲrをＭＲ比が高く、読出しの精度の高いＴＭＲ素子で形成することができる。
【０３１８】
（磁気メモリの読出方法）
前記したように、本実施形態に係る磁気メモリ１０Ｅは、メモリセル列６０Ｅにおいて、読出しのための磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrを経由して常に電流が流れる回路を形成している。したがって、本実施形態に係る磁気メモリの読出方法は、第２実施形態に係る磁気メモリの読出方法（図１３参照）に準ずる。図３５および図３６に示すメモリセル列６０Ｅのメモリセル６Ｅ1，６Ｅ2，６Ｅ3，６Ｅ4は、図３３および図３４の書込みにより、それぞれ‘１’、‘０’、‘０’、‘１’が記憶されているものとし、すなわちそれぞれの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値は、ＲAP，ＲP，ＲP，ＲAPである。
【０３１９】
図３５において、行デコーダ９１Ｅにより１行目が選択されると、左端の１行目のメモリセル６Ｅ1の選択トランジスタ４１，４２の両方がＯＦＦ状態になり、それ以外の３つのメモリセル６Ｅ2，６Ｅ3，６Ｅ4の選択トランジスタ４１，４２の両方がＯＮ状態になる。この状態で定電流源９６により電流Ｉrを供給すると、選択されたメモリセル６Ｅ1においては、電流Ｉrが、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrおよび抵抗器ＭＲw2に直列に流れる。一方、非選択のメモリセル６Ｅ2，６Ｅ3，６Ｅ4においては、電流Ｉrが、第２選択トランジスタ４２と、第１選択トランジスタ４１および磁気抵抗効果素子１Ｃの抵抗器ＭＲw1と、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrと、の３つに分岐して流れ、さらに前記の磁気抵抗効果素子１Ｃの抵抗器ＭＲw1と可変抵抗器ＭＲrとから合流して抵抗器ＭＲw2に流れる。
【０３２０】
また、図３６において、行デコーダ９１Ｅにより２行目が選択されると、左から２行目のメモリセル６Ｅ2の選択トランジスタ４１，４２がＯＦＦ状態になって、電流Ｉrが、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrおよび抵抗器ＭＲw2に直列に流れる。そして、それ以外の３つのメモリセル６Ｅ1，６Ｅ3，６Ｅ4の選択トランジスタ４１，４２がＯＮ状態になるので、１行目を選択したときと同様に電流Ｉrが３つに分岐して流れる。
【０３２１】
したがって、選択、非選択のメモリセル６Ｅの抵抗値をＲCELLrsl，ＲCELLrnsで表すと、読出しにおけるメモリセル列６０Ｅの抵抗値ΣＲCELLkは、下式（９６）で表される。
【数６６】
0006694275.tif 000067
【０３２２】
このように、本実施形態に係る磁気メモリ１０Ｅの読出しにおいては、第２実施形態に係る磁気メモリ１０Ａと同様に、メモリセル列６０Ｅの抵抗値ΣＲCELLkが、選択したメモリセル６Ｅjに記憶されたデータだけでなく、非選択のメモリセル６Ｅk（ｋ≠ｊ）に記憶されたデータによっても変化する。したがって、メモリセル列６０Ｅの両端に接続したビット線ＢＬＴ，ＢＬＢ間の電圧測定による読出しを可能にするために、磁気メモリ１０Ｅは、第２実施形態と同様に、非選択のメモリセル６Ｅkのそれぞれのデータにかかわらず、選択したメモリセル６Ｅjが‘１’のときの方が‘０’のときよりもメモリセル列６０Ｅの抵抗値ΣＲCELLkが高くなるように設計される。すなわち、選択したメモリセル６Ｅjが‘１’かつ非選択のすべてのメモリセル６Ｅkが‘０’のときのメモリセル列６０Ｅの抵抗値ΣＲCELLk(1)MIN（下式（９７））が、選択したメモリセル６Ｅjが‘０’かつ非選択のすべてのメモリセル６Ｅkが‘１’のときのメモリセル列６０Ｅの抵抗値ΣＲCELLk(0)MAX（下式（９８））よりも高い、すなわちΣＲCELLk(1)MIN＞ΣＲCELLk(0)MAXが成立するものとする。さらに、その差（ΣＲCELLk(1)MIN−ΣＲCELLk(0)MAX）がメモリセル列６０Ｅの抵抗値ΣＲCELLkに対して大きいことが好ましい。
【数６７】
0006694275.tif 000068
【０３２３】
例えば、メモリセル６Ｅにおいて、前記と同様、磁気抵抗効果素子１Ｃは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とし、また、選択トランジスタ４１，４２はＯＮ抵抗ＲONが可変抵抗器ＭＲrの抵抗値ＲPの１／５とする。また、ＴＭＲ素子（可変抵抗器）ＭＲrのＭＲ比が５０％とする。このようなメモリセル６Ｅを配列したメモリセル列６０Ｅは、メモリセル６Ｅの数Ｎが２０００近くになるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。また、メモリセル列６０Ｅの抵抗最小変化率は、Ｎ＝３２で約１４％、Ｎ＝６４で約９％、Ｎ＝１２８で５％である。
【０３２４】
また、磁気抵抗効果素子１Ｃの抵抗器ＭＲwおよび選択トランジスタ４１，４２の抵抗値ＲMRw，ＲONを、誤書込みし難い範囲で高くして、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／４とし、選択トランジスタ４１，４２のＯＮ抵抗ＲONが可変抵抗器ＭＲrの抵抗値ＲPの１／４とする。このようなメモリセル６Ｅを配列したメモリセル列６０Ｅであっても、メモリセル６Ｅの数Ｎが約６００を超えるまでΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転しない。また、メモリセル列６０Ｅの抵抗最小変化率は、Ｎ＝３２で約９％、Ｎ＝６４で約５％、Ｎ＝１２８で３％である。
【０３２５】
このように、本実施形態に係る磁気メモリ１０Ｅは、非選択のメモリセル６Ｅにおいて、第２選択トランジスタ４２だけでなく、第１選択トランジスタ４１および磁気抵抗効果素子１Ｃの抵抗器ＭＲwにより、相対的に低抵抗な迂回路が並列に２本形成される。したがって、磁気メモリ１０Ｅは、第２実施形態に係る磁気メモリ１０Ａ（図１４参照）よりも、非選択のメモリセル６Ｅに記憶されたデータ（磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲP，ＲAP）の影響が少ない上、この非選択のメモリセル６Ｅの抵抗値ＲCELLrnsが低い。特に、選択トランジスタ４１，４２および磁気抵抗効果素子１Ｃの抵抗器ＭＲwが可変抵抗器ＭＲrに対して相対的に低抵抗になるにしたがい、非選択のメモリセル６Ｅの抵抗値ＲCELLrnsが（ＲON||(ＲON＋ＲMRw)）に収束してデータによる差が０Ωに近付く。その結果、メモリセル列６０Ｅがメモリセル６Ｅの数Ｎを多くしても、非選択のメモリセル６Ｅに記憶されたデータにより判定不能となり難く、また、抵抗の変化率も十分に高く、読出しの精度が維持される。したがって、本実施形態において、メモリセル列６０Ｅに配列するメモリセル６Ｅの数Ｎは、主にその抵抗値ΣＲCELLkによる負荷や読出しの精度により設計されることが好ましい。
【０３２６】
本実施形態に係る磁気メモリ１０Ｅの読出しにおいては、第２実施形態と同様に、メモリセル列６０Ｅにおけるすべての非選択のメモリセル６Ｅの選択トランジスタ４１，４２を低抵抗で動作させるために、ゲート電圧生成回路８０Ｅが行毎に変位させたゲート電圧Ｖｇkを出力する。さらに本実施形態においては、メモリセル６Ｅの選択、非選択における抵抗値ＲCELLrsl，ＲCELLrnsが、書込みとは異なる比になる。そのため、ゲート電圧生成回路８０Ｅは次のように構成される。
【０３２７】
読出しにおいて、選択した行では、メモリセル６Ｅの選択トランジスタ４１，４２と共に抵抗切替トランジスタ７９，７８がＯＦＦ状態であるから、可変抵抗器８Ａの抵抗値は分圧抵抗器８１の抵抗値Ｒdivである。一方、非選択の行では、メモリセル６Ｅの選択トランジスタ４１，４２と共に抵抗切替トランジスタ７９，７８がＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（１／ (１／Ｒdiv＋１／ＲdvON1＋１／ＲdvON2)）である。したがって、下式（９９）に表されるように、互いの比が、メモリセル６Ｅの選択、非選択時の各抵抗値ＲCELLrsl，ＲCELLrnsの比に略一致すればよく、それぞれのデータが‘１’または‘０’であると仮定して、さらに、前記式（８８）に表される書込みにおける比と併せて、分圧抵抗器８１および抵抗切替トランジスタ７９，７８が設計される。ここでは、可変抵抗器８Ａは、各メモリセル６Ｅのデータが‘０’のときの抵抗値ＲCELLrsl(0)，ＲCELLrns(0)の比に合わせる。
【数６８】
0006694275.tif 000069
【０３２８】
第１、第２実施形態と同様、まず、メモリセル列６０Ｅのすべてのメモリセル６Ｅの選択トランジスタ４１，４２、およびメモリセル列駆動トランジスタ４３において共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を下式（２２）の範囲に設定し、このゲート−ソース間電圧ＶgstypにおけるＯＮ抵抗ＲONを算出する。本実施形態においては、ゲート−ソース間電圧Ｖgstypを上限（最大定格Ｖ(BR)gs）近傍に設定することが好ましい。そして、ここではすべてのメモリセル６Ｅのデータが‘０’であると仮定して定電流源９４の最小出力電圧ＶrMINを算出し（下式（１００））、設定したゲート−ソース間電圧Ｖgstypとなる、行（ｋ）毎のゲート電圧Ｖｇkを出力するように、定電源９７およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定する（下式（１０１）、下式（１６））。
【数６９】
0006694275.tif 000070
【０３２９】
そして、このように仮定して設定したゲート−ソース間電圧Ｖgstypに基づいて出力されたゲート電圧Ｖｇkが、すべてのメモリセル６Ｅのデータが‘１’である場合に、非選択のメモリセル６Ｅの選択トランジスタ４１，４２が線形領域外（飽和領域）にならないように設定される。さらに読出しにおいては、第１、第２実施形態と同様、電位の最も低い側のメモリセル６ＥNを選択したときを想定して、メモリセル６Ｅ毎の選択トランジスタ４１，４２のゲート−ソース間電圧Ｖgs´およびＯＮ抵抗ＲON´がシミュレーションによって算出され、下式（１０２）で表される定電流源９４の最大出力電圧ＶrMAXが算出される。なお、磁気メモリ１０Ｅの読出しにおいて、メモリセル列駆動トランジスタ４３は、すべてのメモリセル６Ｅに対して電位の低い側に接続されているので、ＯＮ抵抗ＲONは変化しない。このときの、電位の最も高い側であるメモリセル６Ｅ1の選択トランジスタ４１，４２について、そのゲート電圧である定電源９７の出力電圧ＶｇHとドレイン電位である定電流源９４の最大出力電圧ＶrMAXとの電位差が、下式（１０３）に表されるようにしきい値Ｖth未満にならなければよい。そのために、ゲート−ソース間電圧Ｖgs（Ｖgstyp）は、下式（１０４）を満足するように設定される。
【数７０】
0006694275.tif 000071
【０３３０】
式（１０４）を満足するゲート−ソース間電圧Ｖgsが存在するためには、磁気メモリ１０Ｅは下式（１０５）を満足する必要がある。そのために、磁気メモリ１０Ｅは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値の変化量ΔＲPに応じて、読出し用の電流Ｉrを小さく設定したり、選択トランジスタ４１，４２について、最大定格（破壊電圧）Ｖ(BR)gsをしきい値電圧Ｖthに対して大きく設計することが好ましい。また、磁気メモリ１０Ｅは、メモリセル列６０Ｅに配列するメモリセル６Ｅの数Ｎを制限して、非選択のメモリセル６Ｅの選択トランジスタ４１，４２について、選択したメモリセル６Ｅのデータの違いによる電位差に伴うＯＮ抵抗の変化量の累積（図６参照）を低減させることにより、下式（１０５）を満足することができる。また、ツェナーダイオード８６のツェナー電圧Ｖzは、第２実施形態と同様に、式（１３）に基づいて、下式（２８）を満足するように設定される。
【数７１】
0006694275.tif 000072
【０３３１】
あるいは、磁気メモリ１０Ｅが式（１０５）を満足することが困難な場合は、選択したメモリセル６Ｅのデータが‘１’である場合に、非選択のメモリセル６Ｅのすべてまたは一部の選択トランジスタ４１，４２が線形領域外（飽和領域）で動作するように設定されてもよい。このような選択トランジスタ４１，４２はＯＮ抵抗が高く、したがって、メモリセル列６０Ｅの抵抗値ΣＲCELLkも高くなるが、判定への影響はない。また、第１、第２実施形態と同様に、すべてのメモリセル６Ｅのデータが‘１’であると仮定して、選択トランジスタ４１，４２の共通のゲート−ソース間電圧ＶgstypおよびＯＮ抵抗ＲONによる定電流源９４の最大出力電圧ＶrMAXに基づいて、定電源９７およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定してもよい。
【０３３２】
図３５および図３６においては、第１、第２実施形態（図５、図１３参照）と同様、電流Ｉrがビット線ＢＬＴの側からメモリセル列６０Ｅに供給されているが、電流Ｉrの向きを逆にしてビット線ＢＬＢを定電流源９４の正に接続してもよい。さらに、１〜Ｎ／２行目のメモリセル６Ｅを選択するときはビット線ＢＬＴを定電流源９４の正に、（Ｎ／２＋１）〜Ｎ行目のメモリセル６Ｅを選択するときはビット線ＢＬＢを定電流源９４の正に、それぞれ電流Ｉrの向きを切り替えて供給してもよい。このように向きを切り替えて電流Ｉrを供給することにより、選択したメモリセル６Ｅに対して電位の高い側に配列された非選択のメモリセル６Ｅの数を減少させ、これらのメモリセル６Ｅの選択トランジスタ４１，４２について、選択したメモリセル６Ｅのデータの違いによる電位差に伴うＯＮ抵抗の変化量の累積を低減させることができる。その結果、メモリセル列６０Ｅにおいて電位の最も高いメモリセル６Ｅ1またはメモリセル６ＥNの選択トランジスタ４１，４２における電位差が抑えられ、ゲート−ソース間電圧Ｖgsを適切な範囲とすることが容易になる。
【０３３３】
このように、本実施形態に係る磁気メモリ１０Ｅは、第１、第２実施形態に係る磁気メモリ１０，１０Ａと同様に、書込みと共通の配線を用いて各メモリセル６Ｅに記憶されたデータを読出しすることができる。また、ゲート電圧生成回路８０Ｅが、書込みと読出しとで異なる比に抵抗が切り替わる可変抵抗器８Ａを備えることにより、書込み、読出しのそれぞれにおいて、適切なゲート電圧Ｖｇを出力することができる。なお、可変抵抗器８Ａの構成は、分圧抵抗器８１および抵抗切替トランジスタ７９，７８からなる三重の回路に限られず、前記のように、書込みと読出しとで異なる比に抵抗が切り替わればよい。
【０３３４】
また、記憶装置９０Ｅは、第１、第２実施形態（図１、図１０参照）と同様に、列デコーダ９２により磁気メモリ１０Ｅから２以上の列を選択して、これらのメモリセル列６０Ｅのそれぞれに電流Ｉrを供給しながら、選択した１行の各メモリセル６Ｅを電圧比較器９３により並行して読出しすることができる。
【０３３５】
本実施形態に係る磁気メモリ１０Ｅは、メモリセル６Ｅの磁気抵抗効果素子１Ｃが、非磁性金属からなる中間層２１，２２を備えて、スピン注入磁化反転により抵抗値が変化する構造であってもよい（図示せず）。このような磁気抵抗効果素子１Ｃを備える場合には、可変抵抗器ＭＲrの抵抗値ＲPに応じて、磁化固定層１１および中間層２１を、磁化固定層１２および中間層２２よりも平面視サイズを小さく形成して、書込みにおける電流Ｉw1，Ｉwの電流密度を揃えてもよい。
【０３３６】
〔空間光変調器〕
本発明の第５実施形態に係る磁気メモリ１０Ｅは、磁気抵抗効果素子１Ｃの最上層が磁性細線３Ａまたは磁化自由層３であり、さらにその上に配線等が設けられていないので、画素の書込みエラーの検出をする空間光変調器に好適である。特に磁気メモリ１０Ｅは、多数のメモリセル６Ｅを直列に配列することができるので、書込みを高速に行うことができる。
【０３３７】
以上のように、本発明の第５実施形態に係る磁気メモリによれば、書込みがいっそう高速化され、かつ消費電流を低減することができ、さらに読出しの消費電流を低減することができる。
【０３３８】
〔第６実施形態〕
本発明の第５実施形態に係る磁気メモリのメモリセルは、第１実施形態と同様に、メモリセルに２個のトランジスタを備える。２個のトランジスタを備えつつメモリセルのサイズの拡張を抑制可能な本発明の第６実施形態に係る磁気メモリについて、図３７〜４２を参照して説明する。第１〜５実施形態（図１〜３２参照）と同一の要素については同じ符号を付し、説明を省略する。
【０３３９】
本発明の第６実施形態に係る磁気メモリ１０Ｆは、第５実施形態に係る磁気メモリ１０Ｅ（図３１参照）と同様に、簡潔に説明するために記憶装置９０Ｆに１つ搭載され、メモリセル６Ｆを２次元配列して備える。
【０３４０】
図３７に示すように、磁気メモリ１０Ｆのメモリセル６Ｆは、直列に接続された２個の選択トランジスタ４１，４２と、その一方の第２選択トランジスタ４２と並列に接続された磁気抵抗効果素子１Ｃとを備え、さらに、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲr（端子ｐ３）が、メモリセル６Ｆの入出力端子の一方である第１選択トランジスタ４１に接続されている。言い換えると、磁気メモリ１０Ｆは、メモリセル６Ｆが、第２実施形態に係る磁気メモリ１０Ａ（図１０参照）のメモリセル６Ａに第１選択トランジスタ４１を直列に接続して入出力端子の一方とし、磁気抵抗効果素子１を磁気抵抗効果素子１Ｃの抵抗器ＭＲw（ＭＲw1，ＭＲw2）に置き換えられて、可変抵抗器ＭＲrが前記入出力端子の一方に接続された構成である。
【０３４１】
（記憶装置）
このような構成の磁気メモリ１０Ｆを備える記憶装置９０Ｆは、図３７に示すように、さらに磁気メモリ１０Ｆの駆動回路として、磁気メモリ１０Ｆの行毎に設けられたワード線選択トランジスタ７１，７２と、磁気メモリ１０Ｆの列（メモリセル列６０Ｆ）毎に設けられたビット線選択トランジスタ７３，７４、メモリセル列駆動トランジスタ４３、および電圧比較器９３と、行デコーダ９１Ｆと、列デコーダ９２と、書込／読出電流回路９と、ゲート電圧生成回路８０Ｆと、を備える。すなわち、記憶装置９０Ｆは、第５実施形態に係る磁気メモリ１０Ｅを備える記憶装置９０Ｅ（図３１参照）に対して、行デコーダ９１Ｆおよびゲート電圧生成回路８０Ｆが異なる。本実施形態においても、第５実施形態と同様に、メモリセル６Ｆが少なくとも磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrと抵抗器ＭＲw2を経由して常に電流が流れる回路を形成しているために、選択したメモリセル列６０Ｆに限定的に電流を供給するためにメモリセル列駆動トランジスタ４３が設けられ、メモリセル列６０Ｆの一端、ここではビット線ＢＬＢ側に接続される。
【０３４２】
磁気抵抗効果素子１Ｃの構成は、第３、第５実施形態で、第１選択トランジスタ４１および第２選択トランジスタ４２の構成は、第１、第５実施形態で、それぞれ説明した通りである。特に、本実施形態に係る磁気メモリ１０Ｆのメモリセル６Ｆにおいては、磁気抵抗効果素子１Ｃは、抵抗器ＭＲw（抵抗器ＭＲw1，ＭＲw2）の抵抗値ＲMRwが、可変抵抗器ＭＲrの抵抗値ＲPよりも低いことが好ましく、第１選択トランジスタ４１のＯＮ抵抗ＲONは、磁気抵抗効果素子１Ｃの抵抗器ＭＲw1の抵抗値０．５ＲMRwとの和が可変抵抗器ＭＲrの抵抗値ＲPの１／２以下であることが好ましい。これらは、第５実施形態と同様に、磁気メモリ１０Ｆへの書込みにおいて、抵抗器ＭＲw1と抵抗器ＭＲw2とで供給される電流の大きさの不均衡を抑制するためである。一方、第３実施形態と同様に、誤書込みを防止するために、第２選択トランジスタ４２のＯＮ抵抗ＲONは、抵抗器ＭＲwの抵抗値ＲMRwよりも高くならないように設計されることが好ましく、抵抗値ＲMRwに対して低いほど好ましい。特に、磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値ＲMRw、選択トランジスタ４１，４２のＯＮ抵抗ＲONは、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPに対して低いほど好ましい。
【０３４３】
したがって、第５実施形態と同様、同一構造の選択トランジスタ４１，４２は、ＯＮ抵抗ＲONがこれら両方の条件を満足するように設計されることが好ましい。なお、第１選択トランジスタ４１と第２選択トランジスタ４２は、メモリセル６Ｆにおいて直列に接続されているので、同一構造であってもソース電位Ｖｓが異なるため、印加されるゲート電圧ＶｇによってはＯＮ抵抗ＲONが必ずしも同一ではない。
【０３４４】
なお、磁気抵抗効果素子１Ｃは、可変抵抗器ＭＲrの抵抗値の差ΔＲPが大きいほど、読出しにおいて、判定の精度を高くするものの、一方で、第５実施形態と同様に、読み出したデータが‘１’か‘０’かで非選択のメモリセル６Ｆの選択トランジスタ４１，４２の電位が大きく異なる。その結果、選択トランジスタ４１，４２に印加するゲート電圧Ｖｇを適切に設定することが困難になる場合がある。
【０３４５】
第６実施形態に係る磁気メモリ１０Ｆは、メモリセル列６０Ｆにおいて、メモリセル６Ｆの２個の選択トランジスタ４１，４２が交互に直列に（選択トランジスタ４１，４２，４１，４２，…）接続されている。したがって、選択トランジスタ４１，４２は、第２、第３実施形態に係る磁気メモリ１０Ａ，１０Ｂ（図１１、図１６参照）と同様に、Ｓｉ基板等の表層に連続したＭＯＳＦＥＴで形成することができる。詳しくは、図３８に示すように、第１選択トランジスタ４１のドレイン４ｄ1が同じメモリセル６Ｆの第２選択トランジスタ４２のソースと一体のｎ+拡散層に形成され、第２選択トランジスタ４２のドレイン４ｄ2が隣のメモリセル６Ｆのソースと一体のｎ+拡散層に形成され、基板４０Ｄの表層に、連続したＭＯＳＦＥＴで形成されている。基板４０Ｄは、第２、第３実施形態に係る磁気メモリ１０Ａ，１０Ｂの基板４０Ｂと同様の構成で２倍の数のＭＯＳＦＥＴが形成され、また、同数のＭＯＳＦＥＴを備える第１、第５実施形態に係る磁気メモリ１０，１０Ｅの基板４０，４０Ａ，４０Ｃ（図２、図７、図３２参照）よりも列方向（Ｘ方向）に縮小される。なお、図３８においては、図３２と同様に、右から順に、メモリセル列６０Ｆにおけるビット線ＢＬＢから１、２行目のメモリセル６Ｆ，６Ｆを簡略化して示す。
【０３４６】
本実施形態に係る磁気メモリ１０Ｆは、第５実施形態に係る磁気メモリ１０Ｅ（図３１参照）と同様に、隣り合うメモリセル６Ｆ，６Ｆのビット線ＢＬＴ側の磁気抵抗効果素子１Ｃの端子ｐ２（磁化固定層１２）からビット線ＢＬＢ側の磁気抵抗効果素子１Ｃの端子ｐ３（磁化固定層１３）へ接続している。ただし、磁気メモリ１０Ｆは、前記したように、メモリセル列６０Ｆにおいて、選択トランジスタ４１，４２が列方向に縮小して形成されている。そこで、一例として図３８に示すように、磁気メモリ１０Ｆは、磁気抵抗効果素子１Ｃが、行方向（図３８のＹ方向）に磁化固定層１１，１３，１２の順に配置されるように設けられている。そして、メモリセル６Ｆは、磁気抵抗効果素子１Ｃの磁化固定層１１が第１選択トランジスタ４１のドレイン４ｄ1に配線５１（接続部５１ｃ、抵抗接続層５１ａ）で接続され、磁化固定層１２が第２選択トランジスタ４２のドレイン４ｄ2に配線５２（接続部５２ｃ、抵抗接続層５２ａ）で接続される。さらに磁化固定層１２から、そのビット線ＢＬＢ側の隣（図３８において右隣）のメモリセル６Ｆの磁気抵抗効果素子１Ｃの磁化固定層１３へ、平面視でＺ字型に形成された抵抗接続層５２ａで接続される。このような配列により、磁気メモリ１０Ｆは、ＭＯＳＦＥＴ（選択トランジスタ４１，４２）に合わせて、列方向（Ｘ方向）に狭ピッチに形成されされている。なお、図３８においては、図３２と同様に、ワード線ＷＬＴ，ＷＬＢ（図３７参照）が省略され、空白部分に絶縁層が設けられている。なお、図３８に示すメモリセル６Ｆにおいては、簡略化された配線５１，５２の抵抗接続層５１ａ，５２ａの平面視形状に合わせて、磁気抵抗効果素子１Ｃが列方向に小さく（細く）形成されているが、配線５１，５２を多層化する等して、大きく形成されてもよい（図示せず）。
【０３４７】
記憶装置９０Ｆは、磁気メモリ１０Ｆをサブブロックメモリとして２つ以上搭載してもよく、第１実施形態に係る磁気メモリ１０，１０を備える記憶装置９０（図１参照）と同様に、搭載された２つ以上の磁気メモリ１０Ｆが互いに並列に書込／読出電流回路９に接続されるように、ビット線ＢＬＴ，ＢＬＢを結線する（図示省略）。
【０３４８】
（磁気メモリの製造方法、初期設定）
本実施形態に係る磁気メモリ１０Ｆは、第１実施形態の変形例に係る空間光変調器（図６参照）と同様に製造することができる。また、磁気メモリ１０Ｆは、第３、第４、第５実施形態に係る磁気メモリ１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅと同様に、外部磁界を向きと大きさを変えて２回印加して、初期設定を行うことができる。
【０３４９】
〔磁気メモリの書込／読出方法〕
本発明の第６実施形態に係る磁気メモリの書込／読出方法を、図３９〜４２を参照して説明する。図３９〜４２では、第１実施形態（図４、図５）と同様に、磁気メモリ１０Ｆにおける、４つのメモリセル６Ｆ（適宜、図中左からメモリセル６Ｆ1，６Ｆ2，６Ｆ3，６Ｆ4と称する）を配列した１つのメモリセル列６０Ｆを示す。このメモリセル列６０Ｆが列デコーダ９２（図３７参照）により選択されて（ビット線選択トランジスタ７３，７４：ＯＮ状態）、書込／読出電流回路９に内蔵された定電流源９５または定電流源９４にビット線ＢＬＴ，ＢＬＢが接続している。ここでは、メモリセル６Ｆ1，６Ｆ2，６Ｆ3，６Ｆ4にそれぞれ‘１’、‘０’、‘０’、‘１’を書込みし、また、このデータを読出しするものとして説明する。
【０３５０】
（磁気メモリの書込方法）
本実施形態に係る磁気メモリの書込方法は、第２実施形態に係る磁気メモリの書込方法（図１２参照）に準じ、また、選択したメモリセルにおいては第５実施形態に係る磁気メモリの書込方法（図３３、図３４参照）と同様である。図３９においては、行デコーダ９１Ｆによりすべての行が選択され、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＮ状態、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＦＦ状態である。これにより、４つすべてのメモリセル６Ｆにおいて、第１選択トランジスタ４１がＯＮ状態、第２選択トランジスタ４２がＯＦＦ状態である。なお、図３９、図４０、および後記の図４１、図４２において、第１ワード線選択トランジスタ７１および第２ワード線選択トランジスタ７２は、ＯＮ状態のとき、白抜き矢印を付して表す。この状態で、定電流源９５によりメモリセル列６０Ｅにビット線ＢＬＢ側から左方向へ電流Ｉwを供給すると、各メモリセル６Ｆにおいて、電流Ｉwが磁気抵抗効果素子１Ｃに供給される。このとき、第５実施形態（図３３参照）と同様、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrがメモリセル６Ｆの入出力端子の一方（ビット線ＢＬＴ側）に接続しているために、電流Ｉwは、抵抗器ＭＲw2に流れてから、可変抵抗器ＭＲrと、第１選択トランジスタ４１を経由した抵抗器ＭＲw1とに分岐して流れ、合流して左隣のメモリセル６Ｆへ流れる。したがって、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2には電流Ｉwのすべてが供給されるが、抵抗器ＭＲw1には並列に接続された可変抵抗器ＭＲrにより電流Ｉwの一部（電流Ｉw1）のみが供給される。
【０３５１】
第５実施形態と同様に、抵抗器ＭＲw1に供給される電流Ｉw1は下式（８４）で表される。すなわち、メモリセル６Ｆにおいて、磁気抵抗効果素子１Ｃの抵抗器ＭＲwおよび第１選択トランジスタ４１が、それぞれ可変抵抗器ＭＲrに対して十分に低抵抗に設計されていることにより（ＲMRw<<ＲP、ＲON<<ＲP）、電流Ｉwの多くが十分な電流密度の電流Ｉw1として抵抗器ＭＲw1に供給される。その結果、４つすべてのメモリセル６Ｆに‘１’が書込みされる。
【数７２】
0006694275.tif 000073
【０３５２】
次に、図４０において、行デコーダ９１Ｆにより中央の２行（２行目と３行目）が選択される。すなわち両端の２行（１行目と４行目）が非選択状態に切り替えられ、ワード線ＷＬＴの第１ワード線選択トランジスタ７１がＯＮ状態のままで、ワード線ＷＬＢの第２ワード線選択トランジスタ７２がＯＮ状態になる。これにより、両端の２つの非選択のメモリセル６Ｆ1，６Ｆ4において、第１選択トランジスタ４１および第２選択トランジスタ４２が共にＯＮ状態である。この状態で、定電流源９５によりメモリセル列６０Ｆに、今度はビット線ＢＬＴ側から右方向へ電流Ｉwを供給する。すると、中央の２つの選択されたメモリセル６Ｆ2，６Ｆ3においては、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2，ＭＲw1に図３９とは逆方向に電流Ｉw，Ｉw1が供給されるため、‘０’に書き替えられる。
【０３５３】
一方、非選択のメモリセル６Ｆ1，６Ｆ4においては、電流Ｉwが、可変抵抗器ＭＲrと第１選択トランジスタ４１とに分岐し、第１選択トランジスタ４１からさらに第２選択トランジスタ４２と磁気抵抗効果素子１Ｃの抵抗器ＭＲwとに分岐して流れる。第２選択トランジスタ４２のＯＮ抵抗ＲONが磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値ＲMRw以下に設計され、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPが抵抗器ＭＲwの抵抗値ＲMRwに対して十分に高い値に設計されている（ＲON≦ＲMRw<<ＲP）と、これらのメモリセル６Ｆ1，６Ｆ4においては、電流Ｉwの１／２（５０％）程度かそれ以上が第２選択トランジスタ４２に流れ、磁気抵抗効果素子１Ｃの抵抗器ＭＲw2には磁壁を移動させる程の大きさの電流が供給されず、抵抗器ＭＲw1にはさらに小さい電流しか供給されない。したがって、これらの磁気抵抗効果素子１Ｃの磁性細線３Ａにおいて磁壁が移動せず、磁化反転領域３SWの磁化方向が上向きを維持する（図２４、図９参照）。その結果、メモリセル列６０Ｆに左から‘１’、‘０’、‘０’、‘１’が書込みされる。
【０３５４】
このように、本実施形態に係る磁気メモリ１０Ｆは、第１実施形態と同様に、１つのメモリセル列６０Ｆのすべてのメモリセル６Ｆに‘１’、‘０’を、最少２回の電流供給により書込みすることができる。なお、磁気メモリ１０Ｆの書込みにおいては、選択、非選択にかかわらず、すべてのメモリセル６Ｆの第１選択トランジスタ４１がＯＮ状態に、すなわちすべてのワード線選択トランジスタ７１がＯＮ状態に固定される。また、非選択のメモリセル６Ｆにおいて、磁気抵抗効果素子１Ｃに電流Ｉwの一部が流れても、第２実施形態に係る磁気メモリ１０Ａ（図１２参照）と同様に、同等以下の抵抗の第２選択トランジスタ４２による迂回路にも並列に流れることにより、誤書込みが防止される。ただし、第２実施形態に係る磁気メモリ１０Ａと同様に、電流Ｉwを過剰に大きくない値に設定することが好ましい。なお、ビット線ＢＬＢに接続されたメモリセル列駆動トランジスタ４３にゲート電圧生成回路８０Ｆに内蔵されたパルス電源９６の出力電圧ＶｇH，Ｖｇ0が印加されるため、定電流源９５からメモリセル列６０Ｆに供給される電流は、パルス電源９６の出力に同期した、ピーク電流Ｉwの直流パルス電流である。
【０３５５】
本実施形態に係る磁気メモリ１０Ｆは、書込みにおいて、第５実施形態に係る磁気メモリ１０Ｅと同様、選択、非選択にかかわらず、メモリセル６Ｆの抵抗値ＲCELLsl，ＲCELLnsが可変抵抗器ＭＲrの抵抗値ＲP，ＲAPを含む。詳しくは、メモリセル６Ｆの選択時の抵抗値ＲCELLslは、下式（８６）に表されるように、第５実施形態に係る磁気メモリ１０Ｅのメモリセル６Ｅと同じである。したがって、選択したメモリセル６Ｆは、第１選択トランジスタ４１および磁気抵抗効果素子１Ｃの抵抗器ＭＲwが磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに対して相対的に低抵抗になるにしたがい、抵抗値ＲCELLslが（ＲON＋ＲMRw）に収束する。一方、非選択のメモリセル６Ｆはブリッジ回路が形成されているので、Δ−Ｙ変換法により、抵抗値ＲCELLnsが下式（１０６）で表される。この非選択のメモリセル６Ｆは、第２選択トランジスタ４２および磁気抵抗効果素子１Ｃの抵抗器ＭＲwが磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrに対して相対的に低抵抗になるにしたがい、抵抗値ＲCELLnsが（ＲON＋ＲON||ＲMRw）に収束する。
【数７３】
0006694275.tif 000074
【０３５６】
したがって、データの違いによるゲート−ソース間電圧Ｖgsの変化を抑制するために、そして前記したように、選択したメモリセル６Ｆにおける磁気抵抗効果素子１Ｃの抵抗器ＭＲw1，ＭＲw2間の電流の大きさの不均衡を抑制し、非選択のメモリセル６Ｆの誤書込みを防止するために、選択トランジスタ４１，４２のＯＮ抵抗ＲONが低いことが好ましい。そのために、磁気メモリ１０Ｆは、第１実施形態等と同様、選択トランジスタ４１，４２のＯＮ抵抗ＲONが低くなるように、メモリセル６Ｆ毎に変位させたゲート電圧Ｖｇを印加する。さらに、本実施形態に係る磁気メモリ１０Ｆのメモリセル６Ｆにおいては、第１選択トランジスタ４１と第２選択トランジスタ４２とが直列に接続されている。そのために、ゲート電圧生成回路８０Ｆは以下の構成とすることができる。
【０３５７】
図３９、図４０に示すように、ゲート電圧生成回路８０Ｆは、電位の高い側（図３９における右側、図４０における左側）から、パルス電源９６、保護抵抗８５、Ｎ個（図では４個）の交互に設けられた分圧抵抗器８１と副分圧抵抗器８２、ダイオード８３、およびゲート基電圧電源９８を、順に直列に接続して備え、さらに、分圧抵抗器８１のそれぞれに並列に接続した抵抗切替トランジスタ７８，７９を備える。ゲート電圧生成回路８０Ｆはさらに、保護抵抗８５を挟んだパルス電源９６の出力と定電流源９５の出力（ビット線ＢＬＴ，ＢＬＢ）との間に順に接続する、ツェナーダイオード８６およびダイオード８７を備える。すなわち、ゲート電圧生成回路８０Ｆは、第５実施形態におけるゲート電圧生成回路８０Ｅ（図３３、図３４参照）と同様に、分圧抵抗器８１および２個の抵抗切替トランジスタ７８，７９で三重に並列に接続された可変抵抗器８Ａを備え、この可変抵抗器８Ａと直列に交互に接続された副分圧抵抗器８２を追加した構成である。抵抗切替トランジスタ７８は行デコーダ９１Ｆからの第２ワード線選択トランジスタ７２と共通の信号により、抵抗切替トランジスタ７９は行デコーダ９１Ｆからの第１ワード線選択トランジスタ７１と共通の信号により、それぞれＯＮ状態になって、可変抵抗器８Ａを２段階の抵抗に切り替える。また、ゲート電圧生成回路８０Ｆは、可変抵抗器８Ａと副分圧抵抗器８２の１組毎にメモリセル６Ｆの選択トランジスタ４１，４２へのゲート電圧Ｖｇを出力し、さらにＮ個目（図３３、図３４における右端）から、メモリセル列駆動トランジスタ４３にゲート電圧ＶｇHまたはＶｇ0を印加する。詳しくは、副分圧抵抗器８２を挟んで、メモリセル６Ｆの第１選択トランジスタ４１と第２選択トランジスタ４２に印加する各ゲート電圧が出力される。
【０３５８】
ゲート電圧生成回路８０Ｆの構成および動作は、副分圧抵抗器８２以外は第５実施形態のゲート電圧生成回路８０Ｅと同様である。分圧抵抗器８１の抵抗値をＲdiv1、副分圧抵抗器８２の抵抗値をＲdiv2、抵抗切替トランジスタ７８，７９のＯＮ抵抗をそれぞれＲdvON2，ＲdvON1と表す。そして、メモリセル６Ｆが選択されているときは、第１選択トランジスタ４１と共に抵抗切替トランジスタ７９がＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（ＲdvON1||Ｒdiv1）である。一方、メモリセル６Ｆが非選択のときは、選択トランジスタ４１，４２と共に抵抗切替トランジスタ７８，７９が共にＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（１／ (１／Ｒdiv＋１／ＲdvON1＋１／ＲdvON2)）である。さらに可変抵抗器８Ａに副分圧抵抗器８２が直列に接続されているので、下式（１０７）に表されるように、副分圧抵抗器８２との和について互いの比が、メモリセル６Ｆの選択、非選択時の各抵抗値ＲCELLsl，ＲCELLnsの比に略一致すればよい。さらに、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値ＲPが第１選択トランジスタのＯＮ抵抗ＲONに対して十分に高い場合は、下式（１０８）に表されるように、副分圧抵抗器８２の抵抗値Ｒdiv2が、当該抵抗値Ｒdiv2とメモリセル６Ｆが非選択のときの可変抵抗器８Ａの抵抗との和で、非選択のメモリセル６Ｆの抵抗値ＲCELLnsと第１選択トランジスタのＯＮ抵抗ＲONの比に略一致すればよい。そこで、式（８６）、式（１０６）より、メモリセル６Ｆのそれぞれのデータが‘１’または‘０’であると仮定して、また、後記の読出しと併せて、分圧抵抗器８１、副分圧抵抗器８２、および抵抗切替トランジスタ７８，７９を設計する。ここでは、各メモリセル６Ｆのデータが‘１’のときの抵抗値ＲCELLsl(1)，ＲCELLns(1)の比に合わせる。
【数７４】
0006694275.tif 000075
【０３５９】
このように構成されたゲート電圧生成回路８０Ｆにより、本実施形態に係る磁気メモリ１０Ｆの書込みは、第５実施形態と同様に、選択トランジスタ４１，４２およびメモリセル列駆動トランジスタ４３に、適切なゲート電圧Ｖｇを印加することができる。すなわち、まず共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を設定し（式（３））、すべてのメモリセル６Ｆのデータが‘１’であると仮定して定電流源９５の最大出力電圧ＶwMAXを算出し、パルス電源９６およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定する（式（９０）、式（９１）、式（１６））。そして、すべてのメモリセル６Ｆのデータが‘０’である場合に、最大定格Ｖ(BR)gsに到達しないことを確認する（式（９２）〜式（９５））。さらに、ツェナーダイオード８６のツェナー電圧Ｖzも同様に設計することができる（式（１３））。
【０３６０】
本実施形態に係る磁気メモリ１０Ｆは、第５実施形態と同様、磁気抵抗効果素子１Ｃの抵抗器ＭＲwおよび選択トランジスタ４１，４２をそれぞれ低抵抗に設計することで、メモリセル６Ｅの抵抗値ＲCELLsl，ＲCELLnsのデータの違いによる差が抑えられ、その結果、定電流源９５の出力電圧Ｖwの変化量（ＶwMAX−ＶwMIN）を小さくすることができる。
【０３６１】
（磁気メモリの読出方法）
前記したように、本実施形態に係る磁気メモリ１０Ｆは、メモリセル列６０Ｆにおいて、読出しのための磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrを経由して常に電流が流れる回路を形成している。したがって、本実施形態に係る磁気メモリの読出方法は、第２実施形態に係る磁気メモリの読出方法（図１３参照）に準ずる。図４１、図４２に示すメモリセル列６０Ｆのメモリセル６Ｆ1，６Ｆ2，６Ｆ3，６Ｆ4は、図３９、図４０の書込みにより、それぞれ‘１’、‘０’、‘０’、‘１’が記憶されているものとし、すなわちそれぞれの磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrの抵抗値は、ＲAP，ＲP，ＲP，ＲAPである。
【０３６２】
図４１において、行デコーダ９１Ｆにより１行目が選択されると、左端の１行目のメモリセル６Ｆ1の選択トランジスタ４１，４２の両方がＯＦＦ状態になり、それ以外の３つのメモリセル６Ｆ2，６Ｆ3，６Ｆ4の選択トランジスタ４１，４２の両方がＯＮ状態になる。すなわち、読出しにおける選択トランジスタ４１，４２の動作は、第５実施形態（図３５、図３６参照）と同様である。この状態で定電流源９６により電流Ｉrを供給すると、選択されたメモリセル６Ｆ1においては、電流Ｉrが、磁気抵抗効果素子１Ｃの可変抵抗器ＭＲrおよび抵抗器ＭＲw2に直列に流れる。一方、非選択のメモリセル６Ｆ2，６Ｆ3，６Ｆ4においては、書込み時の非選択のメモリセル６Ｆ（図４０のメモリセル６Ｆ1，６Ｆ4）と同様に、選択トランジスタ４１，４２の両方がＯＮ状態であるので、電流の経路も同様である。次に、図４２において、行デコーダ９１Ｆにより２行目が選択されると、左から２行目のメモリセル６Ｆ2の選択トランジスタ４１，４２がＯＦＦ状態になり、それ以外のメモリセル６Ｆ1，６Ｆ3，６Ｆ4の選択トランジスタ４１，４２がＯＮ状態になる。
【０３６３】
したがって、選択、非選択のメモリセル６Ｆの抵抗値をＲCELLrsl，ＲCELLnsで表すと、読出しにおけるメモリセル列６０Ｆの抵抗値ΣＲCELLkは、下式（１０９）で表される。
【数７５】
0006694275.tif 000076
【０３６４】
このように、本実施形態に係る磁気メモリ１０Ｆの読出しにおいては、第２、第５実施形態に係る磁気メモリ１０Ａ，１０Ｅと同様に、メモリセル列６０Ｆの抵抗値ΣＲCELLkが、選択したメモリセル６Ｆjに記憶されたデータだけでなく、非選択のメモリセル６Ｆk（ｋ≠ｊ）に記憶されたデータによっても変化する。したがって、第２、第５実施形態と同様に、メモリセル列６０Ｆの両端に接続したビット線ＢＬＴ，ＢＬＢ間の電圧測定による読出しを可能にするために、磁気メモリ１０Ｆは、非選択のメモリセル６Ｆkのそれぞれのデータにかかわらず、選択したメモリセル６Ｆjが‘１’のときの方が‘０’のときよりもメモリセル列６０Ｆの抵抗値ΣＲCELLkが高くなるように設計される。すなわち、選択したメモリセル６Ｆjが‘１’かつ非選択のすべてのメモリセル６Ｆkが‘０’のときのメモリセル列６０Ｆの抵抗値ΣＲCELLk(1)MINが、選択したメモリセル６Ｆjが‘０’かつ非選択のすべてのメモリセル６Ｆkが‘１’のときのメモリセル列６０Ｆの抵抗値ΣＲCELLk(0)MAXよりも高い、すなわちΣＲCELLk(1)MIN＞ΣＲCELLk(0)MAXが成立するものとする。さらに、その差（ΣＲCELLk(1)MIN−ΣＲCELLk(0)MAX）がメモリセル列６０Ｆの抵抗値ΣＲCELLkに対して大きいことが好ましい。
【０３６５】
例えば、メモリセル６Ｆにおいて、磁気抵抗効果素子１Ｃは、抵抗器ＭＲwの抵抗値ＲMRwが可変抵抗器ＭＲrの抵抗値ＲPの１／１０とし、また、選択トランジスタ４１，４２はＯＮ抵抗ＲONが抵抗器ＭＲwの抵抗値ＲMRwの１／２（可変抵抗器ＭＲrの抵抗値ＲPの１／２０）とする。また、ＴＭＲ素子（可変抵抗器）ＭＲrのＭＲ比が５０％とする。このようなメモリセル６Ｆを配列したメモリセル列６０Ｆは、メモリセル６Ｆの数Ｎが４００近くになるとΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。また、メモリセル列６０Ｆの抵抗最小変化率は、Ｎ＝１６で約２７％、Ｎ＝３２で約１３％、Ｎ＝６４で約７％である。
【０３６６】
また、磁気抵抗効果素子１Ｃの抵抗値ＲMRw，ＲPおよびＭＲ比は前記と同様として、選択トランジスタ４１，４２のＯＮ抵抗ＲONを誤書込みし難い範囲で高くして、ＲON＝ＲMRwとする。このようなメモリセル６Ｆを配列したメモリセル列６０Ｆは、メモリセル６Ｆの数Ｎが１２０でΣＲCELLk(1)MIN，ΣＲCELLk(0)MAXの高低が逆転する。また、メモリセル列６０Ｆの抵抗最小変化率は、Ｎ＝１６で約１４％、Ｎ＝３２で約７％、Ｎ＝６４で２．４％である。
【０３６７】
このように、本実施形態に係る磁気メモリ１０Ｆは、第２、第５実施形態に係る磁気メモリ１０Ａと同様に、メモリセル列６０ＦがΣＲCELLk(1)MIN＞ΣＲCELLk(0)MAXとなるように設計されることにより、書込みと共通の配線を用いて各メモリセル６Ｆに記憶されたデータを読出しすることができる。このような磁気メモリ１０Ｆは、例えば、主に磁気抵抗効果素子１Ｃの抵抗器ＭＲwの抵抗値ＲMRwに応じて、誤書込みのないように選択トランジスタ４１，４２のＯＮ抵抗ＲONを設計し、これらの抵抗値、ならびに可変抵抗器ＭＲrの抵抗値ＲPおよびＭＲ比に応じて、読出しの可能なメモリセル列６０Ｆに配列するメモリセル６Ｆの数Ｎを設定して得ることができる。
【０３６８】
本実施形態に係る磁気メモリ１０Ｆの読出しにおいては、第５実施形態と同様に、メモリセル列６０Ｅにおけるすべての非選択のメモリセル６Ｅの選択トランジスタ４１，４２を低抵抗で動作させるために、ゲート電圧生成回路８０Ｆが行毎に変位させたゲート電圧Ｖｇkを出力する。さらに、メモリセル６Ｆの選択、非選択における抵抗値ＲCELLrsl，ＲCELLnsが、書込みとは異なる比になる。そのため、ゲート電圧生成回路８０Ｆは次のように構成される。
【０３６９】
読出しにおいて、選択した行では、メモリセル６Ｆの選択トランジスタ４１，４２と共に抵抗切替トランジスタ７９，７８がＯＦＦ状態であるから、可変抵抗器８Ａの抵抗値は分圧抵抗器８１の抵抗値Ｒdivである。一方、非選択の行では、メモリセル６Ｆの選択トランジスタ４１，４２と共に抵抗切替トランジスタ７９，７８がＯＮ状態であるから、可変抵抗器８Ａの抵抗値は（１／ (１／Ｒdiv＋１／ＲdvON1＋１／ＲdvON2)）である。したがって、下式（１１０）に表されるように、副分圧抵抗器８２との和について互いの比が、メモリセル６Ｆの選択、非選択時の各抵抗値ＲCELLrsl，ＲCELLnsの比に略一致すればよく、それぞれのデータが‘１’または‘０’であると仮定して、さらに、前記式（１０７）、式（１０８）に表される書込みにおける比と併せて、分圧抵抗器８１および抵抗切替トランジスタ７９，７８が設計される。ここでは、可変抵抗器８Ａは、各メモリセル６Ｆのデータが‘０’のときの抵抗値ＲCELLrsl(0)，ＲCELLns(0)の比に合わせる。
【数７６】
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【０３７０】
このように構成されたゲート電圧生成回路８０Ｆにより、本実施形態に係る磁気メモリ１０Ｆの読出しは、第５実施形態と同様に、選択トランジスタ４１，４２およびメモリセル列駆動トランジスタ４３に、適切なゲート電圧Ｖｇを印加することができる。すなわち、まず共通のゲート−ソース間電圧Ｖgs（Ｖgstypと称する）を設定し（式（２２））、すべてのメモリセル６Ｆのデータが‘０’であると仮定して定電流源９４の最小出力電圧ＶwMINを算出し、定電源９７およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定する（式（１００）、式（１０１）、式（１６））。そして、すべてのメモリセル６Ｆのデータが‘１’である場合に、線形領域外（飽和領域）にならないことを確認する（式（１０２）〜式（１０５））。さらに、ツェナーダイオード８６のツェナー電圧Ｖzも同様に設計することができる（式（２８））。
【０３７１】
本実施形態に係る磁気メモリ１０Ｆの読出しは、第５実施形態に係る磁気メモリ１０Ｅと同様に、選択したメモリセル６Ｆのデータが‘１’である場合に、非選択のメモリセル６Ｆのすべてまたは一部の選択トランジスタ４１，４２が線形領域外（飽和領域）で動作するように設定されてもよい。また、第１、第２実施形態と同様に、すべてのメモリセル６Ｆのデータが‘１’であると仮定して、選択トランジスタ４１，４２の共通のゲート−ソース間電圧ＶgstypおよびＯＮ抵抗ＲONによる定電流源９４の最大出力電圧ＶrMAXに基づいて、定電源９７およびゲート基電圧電源９８の出力電圧ＶｇH，Ｖｇ0を設定してもよい。
【０３７２】
本実施形態に係る磁気メモリ１０Ｆは、選択トランジスタ４１，４２がメモリセル列６０Ｆ全体で直列に接続されているため、ＯＮ抵抗の変化量の累積が第５実施形態に係る磁気メモリ１０Ｅよりも大きく、すべてのメモリセル６Ｆのに適切なゲート電圧Ｖｇを出力するのが困難な場合がある（式（１０５））。したがって、読出し用の電流Ｉrを小さく設定したり、選択トランジスタ４１，４２の最大定格Ｖ(BR)gsを大きく設計したり、メモリセル列６０Ｆに配列するメモリセル６Ｆの数Ｎを抑制することが好ましい。
【０３７３】
図４０および図４１においては、第１、第２実施形態（図５、図１３参照）と同様、電流Ｉrがビット線ＢＬＴの側からメモリセル列６０Ｆに供給されているが、電流Ｉrの向きを逆にしてビット線ＢＬＢを定電流源９４の正に接続してもよい。さらに、１〜Ｎ／２行目のメモリセル６Ｆを選択するときはビット線ＢＬＴを定電流源９４の正に、（Ｎ／２＋１）〜Ｎ行目のメモリセル６Ｆを選択するときはビット線ＢＬＢを定電流源９４の正に、それぞれ電流Ｉrの向きを切り替えて供給してもよい。第５実施形態にて説明したように、このように向きを切り替えて電流Ｉrを供給することにより、選択したメモリセル６Ｆに対して電位の高い側に配列された非選択のメモリセル６Ｆの数を減少させ、これらのメモリセル６Ｆの選択トランジスタ４１，４２について、選択したメモリセル６Ｆのデータの違いによる電位差に伴うＯＮ抵抗の変化量の累積を低減させることができる。
【０３７４】
また、選択したメモリセル６Ｆについて、第２選択トランジスタ４２をＯＮ状態にしてもよい。すなわち、磁気メモリ１０Ｆの読出しにおいて、選択、非選択にかかわらず、すべてのメモリセル６Ｆの選択トランジスタ４２をＯＮ状態に、すなわちすべてのワード線選択トランジスタ７２をＯＮ状態に固定していてもよい。
【０３７５】
また、記憶装置９０Ｆは、第１、第２実施形態（図１、図１０参照）と同様に、列デコーダ９２により磁気メモリ１０Ｆから２以上の列を選択して、これらのメモリセル列６０Ｆのそれぞれに電流Ｉrを供給しながら、選択した１行の各メモリセル６Ｆを電圧比較器９３により並行して読出しすることができる。
【０３７６】
本実施形態に係る磁気メモリ１０Ｆは、第５実施形態に係る磁気メモリ１０Ｅと同様、メモリセル６Ｆの磁気抵抗効果素子１Ｃが、非磁性金属からなる中間層２１，２２を備えて、スピン注入磁化反転により抵抗値が変化する構造であってもよい（図示せず）。このような磁気抵抗効果素子１Ｃを備える場合には、可変抵抗器ＭＲrの抵抗値ＲPに応じて、磁化固定層１１および中間層２１を、磁化固定層１２および中間層２２よりも平面視サイズを小さく形成して、書込みにおける電流Ｉw1，Ｉwの電流密度を揃えてもよい。
【０３７７】
〔空間光変調器〕
本発明の第６実施形態に係る磁気メモリ１０Ｆは、第５実施形態に係る磁気メモリ１０Ｅと同様に、磁気抵抗効果素子１Ｃの最上層が磁性細線３Ａまたは磁化自由層３であり、さらにその上に配線等が設けられていないので、空間光変調器に好適である。特に磁気メモリ１０Ｆは、多数のメモリセル６Ｆを直列に配列することができるので、書込みを高速に行うことができる。
【０３７８】
以上のように、本発明の第６実施形態に係る磁気メモリによれば、書込みがいっそう高速化され、かつ消費電流を低減することができ、さらに読出しの消費電流を低減することができる。
【０３７９】
以上、本発明に係る不揮発性メモリを実施するための各実施形態について述べてきたが、本発明はこれらの実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。
【符号の説明】
【０３８０】
１０，１０Ａ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ  磁気メモリ、空間光変調器（不揮発性メモリ）
１０Ｂ  磁気メモリ（不揮発性メモリ）
１，１Ｂ，１Ｃ  磁気抵抗効果素子（不揮発性記憶素子）
１Ａ，１Ａ2  光変調素子（不揮発性記憶素子）
４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ  基板
４１    第１選択トランジスタ（副選択トランジスタ）
４２    第２選択トランジスタ、選択トランジスタ（選択トランジスタ）
４３    メモリセル列駆動トランジスタ
４４    ダイオード
４５    読出選択トランジスタ（読出用選択トランジスタ）
６，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ  メモリセル
６０，６０Ａ，６０Ｂ，６０Ｃ，６０Ｄ，６０Ｅ，６０Ｆ  メモリセル列
７１    第１ワード線選択トランジスタ
７２    第２ワード線選択トランジスタ、ワード線選択トランジスタ
７３，７４  ビット線選択トランジスタ
８０，８０Ａ，８０Ｂ，８０Ｃ，８０Ｄ，８０Ｅ，８０Ｆ  ゲート電圧生成回路（ゲート電圧生成装置）
９０，９０Ａ，９０Ｂ，９０Ｃ，９０Ｄ，９０Ｅ，９０Ｆ  記憶装置
９３    電圧比較器
ＷＬＢ  ワード線
ＷＬＴ  ワード線（副ワード線）
ＲＢＬ  読出用ビット線
ＲＳＬ  読出用ソース線
ＲＷＬ  読出用ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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