(57)【特許請求の範囲】
【請求項１】
Ｇａ２Ｏ３系基板と、
前記Ｇａ２Ｏ３系基板上に形成されたＧａ２Ｏ３系結晶層と、
前記Ｇａ２Ｏ３系結晶層中に形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、
前記Ｇａ２Ｏ３系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、
前記Ｇａ２Ｏ３系結晶層上に形成された誘電体膜と、
を有し、
前記ゲート電極が、前記Ｇａ２Ｏ３系結晶層上に誘電体膜を介して形成され、前記ゲート電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、
前記誘電体膜の厚さが０．２μｍ以上かつ０．８μｍ以下であり、かつ前記フィールドプレート部の延在方向の長さが２μｍ以上である、又は前記誘電体膜の厚さが０．２μｍ以上かつ０．４μｍ以下であり、かつ前記フィールドプレート部の延在方向の長さが１μｍ以上である、
Ｇａ２Ｏ３系トランジスタ。
【請求項２】
前記誘電体膜の厚さが、０．４μｍ以下であり、
前記フィールドプレート部の延在方向の長さが、２．５μｍ以上である、
請求項１に記載のＧａ２Ｏ３系トランジスタ。
【請求項３】
前記フィールドプレート部の延在方向の長さが、３μｍ以上である、
請求項１又は２に記載のＧａ２Ｏ３系トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプレートを有するＧａ２Ｏ３系トランジスタに関する。
【背景技術】
【０００２】
酸化ガリウム（Ｇａ２Ｏ３）は、４．５〜４．９ｅＶの広いバンドギャップを有するという特徴や、低コストかつ高品質な融液成長基板の利用可能性により、次世代の高電圧、高出力のトランジスタ実現のために研究されている。Ｇａ２Ｏ３パワーデバイスは、他の主流のパワーデバイス（Ｓｉ、ＳｉＣ、ＧａＮ）よりも低い、所定の絶縁破壊電圧におけるオン抵抗の理論的な限界値を示すことが期待される。
【０００３】
従来、Ｇａ２Ｏ３系結晶から構成される半導体素子として、ＦｅドープＧａ２Ｏ３基板上に形成されたディプレッション型Ｇａ２Ｏ３ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）が知られている（例えば、非特許文献１参照）。
【０００４】
また、フィールドプレート構造を有する半導体素子として、Ｇａ２Ｏ３系結晶から構成されるショットキーバリアダイオードや、窒化物半導体結晶から構成されるＭＯＳＦＥＴが知られている（例えば、特許文献１、２参照）。
【０００５】
特許文献１、２等に開示されたフィールドプレート構造を有する半導体素子によれば、電極近傍の電界集中を緩和し、オフ状態における絶縁破壊電圧の低下や、電流コラプスを抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５−２３４３号公報
【特許文献２】特開２０１５−５６４５７号公報
【非特許文献】
【０００７】
【非特許文献１】M. Higashiwaki et al., “Depletion-Mode Ga2O3 MOSFETs on β-Ga2O3 (010) Substrates with Si-Ion-Implanted Channel and Contacts”, Tech. Dig. IEEE Int. Electron Devices Meet., pp. 28.7.1-4, 2013.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的の１つは、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜／半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するＧａ２Ｏ３系トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、上記目的を達成するために、下記［１］〜［３］のＧａ２Ｏ３系トランジスタを提供する。
【００１０】
［１］Ｇａ２Ｏ３系基板と、前記Ｇａ２Ｏ３系基板上に形成されたＧａ２Ｏ３系結晶層と、前記Ｇａ２Ｏ３系結晶層中に形成されたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ接続されたソース電極及びドレイン電極と、前記Ｇａ２Ｏ３系結晶層の前記ソース領域とドレイン領域の間の領域上に形成されたゲート電極と、前記Ｇａ２Ｏ３系結晶層上に形成された誘電体膜と、を有し、前記ゲート電極が、前記Ｇａ２Ｏ３系結晶層上に誘電体膜を介して形成され、前記ゲート電極の底部のドレイン領域側の縁の真上の位置から前記ドレイン領域の方向へ延在するフィールドプレート部を含み、前記誘電体膜の厚さが０．２μｍ以上かつ０．８μｍ以下あり、かつ前記フィールドプレート部の延在方向の長さが２μｍ以上である、又は前記誘電体膜の厚さが０．２μｍ以上かつ０．４μｍ以下であり、かつ前記フィールドプレート部の延在方向の長さが１μｍ以上である、Ｇａ２Ｏ３系トランジスタ。
【００１１】
［２］前記誘電体膜の厚さが、０．４μｍ以下であり、前記フィールドプレート部の延在方向の長さが、２．５μｍ以上である、前記［１］に記載のＧａ２Ｏ３系トランジスタ。
【００１２】
［３］前記フィールドプレート部の延在方向の長さが、３μｍ以上である、前記［１］又は［２］に記載のＧａ２Ｏ３系トランジスタ。
【発明の効果】
【００１４】
本発明によれば、オフ状態における絶縁破壊電圧を向上させ、かつ絶縁膜／半導体界面準位への充放電に伴う電流コラプスをより効果的に抑制することができるフィールドプレート構造を有するＧａ２Ｏ３系トランジスタを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、実施の形態に係るＧａ２Ｏ３系トランジスタの垂直断面図である。
【図２】図２は、ゲートフットの底部のドレイン領域側の縁における電界強度と、ＬＦ、Ｔとの関係を表すシミュレーションデータである。
【図３】図３は、フィールドプレート部の底部のドレイン領域側の縁における電界強度と、ＬＦ、Ｔとの関係を表すシミュレーションデータである。
【図４】図４は、オフ状態のチャネルに沿った電界プロファイルのシミュレーション結果を示すグラフである。
【図５】図５は、ＤＣ出力ドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を示すグラフである。
【発明を実施するための形態】
【００１６】
〔実施の形態〕
（Ｇａ２Ｏ３系トランジスタの構成）
図１は、実施の形態に係るＧａ２Ｏ３系トランジスタ１の垂直断面図である。Ｇａ２Ｏ３系トランジスタ１は、フィールドプレート構造を有する、ディプレッション型ノーマリーオンＭＯＳＦＥＴである。
【００１７】
Ｇａ２Ｏ３系トランジスタ１は、Ｇａ２Ｏ３系基板１０と、Ｇａ２Ｏ３系基板１０上にＧａ２Ｏ３系バッファ層１１を介して形成されたＧａ２Ｏ３系結晶層１２と、Ｇａ２Ｏ３系結晶層１２中に形成されたソース領域１３及びドレイン領域１４と、ソース領域１３及びドレイン領域１４にそれぞれ接続されたソース電極１５及びドレイン電極１６と、Ｇａ２Ｏ３系結晶層１２のソース領域１３とドレイン領域１４の間の領域上にゲート絶縁膜１７を介して形成されたゲート電極１９と、Ｇａ２Ｏ３系結晶層１２上に形成された誘電体膜１８と、を有する。
【００１８】
ゲート電極１９は、誘電体膜１８を貫通するゲートフット２０と、Ｇａ２Ｏ３系結晶層１２上に誘電体膜１８を介して形成されたゲートヘッド２１から構成される。ここで、ゲート電極１９の底面（ゲートフット２０の底面）のチャネル長方向の長さをＬＧとする。
【００１９】
ゲートヘッド２１は、ゲート電極１９の底部のドレイン領域１４側の縁の真上の位置からドレイン領域１４の方向へ延在するフィールドプレート部２２を含む。ここで、フィールドプレート部２２の延在方向の長さをＬＦとする。長さＬＦは１μｍ以上であることが好ましく、２μｍ以上であることがより好ましく、３μｍ以上であることがさらに好ましい。
【００２０】
フィールドプレート部２２を設けることにより、電界の集中箇所をゲートフット２０の底部のドレイン領域１４側の縁の近傍と、フィールドプレート部２２の底部のドレイン領域１４側の縁の近傍に分散させることができる。その結果、オフ状態における絶縁破壊や、電流コラプスを効果的に抑制することができる。
【００２１】
また、ゲートヘッド２１は、図１に示されるように、ゲート電極１９の底部のソース領域１３側の縁の真上の位置からソース領域１３の方向へ延在する延在部２３を含んでもよい。ここで、延在部２３の延在方向の長さをＬＥとする。
【００２２】
誘電体膜１８は、ＳｉＯ２等の誘電体からなる。ここで、誘電体膜１８の厚さをＴとする。この誘電体膜１８の厚さＴは、ゲートヘッド２１の高さを決定し、電界集中を抑制する効果に影響を与える。厚さＴは０．１μｍより大きいことが好ましく、０．２μｍ以上かつ０．８μｍ以下であることがより好ましい。
【００２３】
また、誘電体膜１８は、Ｇａ２Ｏ３系結晶層１２のチャネル近傍の表面ダングリングボンドを不動態化し、表面電荷とその結果として生じる電流コラプスを抑えるための表面パッシベーション膜としても機能する。
【００２４】
Ｇａ２Ｏ３系基板１０は、Ｇａ２Ｏ３系結晶からなる基板である。ここで、Ｇａ２Ｏ３系結晶とは、Ｇａ２Ｏ３結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３結晶は、例えば、β型の結晶構造を有する。また、Ｇａ２Ｏ３系基板１０は、高抵抗化のために、Ｆｅ等の不純物を含んでもよい。
【００２５】
Ｇａ２Ｏ３系基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したＧａ２Ｏ３系単結晶バルクをスライスし、表面を研磨することにより製造される。
【００２６】
Ｇａ２Ｏ３系バッファ層１１は、意図的なドープがされていない（unintentionally-doped,ＵＩＤ）Ｇａ２Ｏ３系結晶膜である。Ｇａ２Ｏ３系バッファ層１１は、ＭＢＥ（Molecular Beam Epitaxy）法等を用いたエピタキシャル結晶成長により形成される。Ｇａ２Ｏ３系バッファ層１１は、Ｇａ２Ｏ３系基板１０に含まれる高抵抗化のための不純物がＧａ２Ｏ３系結晶層１２へ拡散することを防止し、チャネル電荷の補償を抑制することができる。
【００２７】
Ｇａ２Ｏ３系結晶層１２は、ＵＩＤ−Ｇａ２Ｏ３系結晶膜にＳｉ等のｎ型不純物が注入されたｎ型の層であり、チャネル層として機能する。Ｇａ２Ｏ３系結晶層１２は、ＭＢＥ法等を用いたエピタキシャル結晶成長により形成される。また、ｎ型不純物は、イオン注入法等によりドープされる。
【００２８】
ソース領域１３及びドレイン領域１４は、Ｇａ２Ｏ３系結晶層１２にＳｉ等のｎ型不純物を選択的にドーピングすることにより形成される領域であり、Ｇａ２Ｏ３系結晶層１２中のソース領域１３及びドレイン領域１４以外の領域よりも高濃度のｎ型領域である。このｎ型不純物は、イオン注入法等によりドープされる。
【００２９】
ここで、ゲート電極１９の底部のソース領域１３側の縁とソース領域１３との距離をＬＧＳとする。また、ゲート電極１９の底部のドレイン領域１４側の縁とドレイン領域１４との距離をＬＧＤとする。このゲート電極は、例えばＰｔ／Ｔｉ／Ａｕの積層構造を有する。
【００３０】
ソース電極１５及びドレイン電極１６は、ソース領域１３及びドレイン領域１４にそれぞれオーミック接続された電極であり、例えば、Ｔｉ／Ａｕの積層構造を有する。
【００３１】
ゲート絶縁膜１７は、Ａｌ２Ｏ３等の絶縁膜からなる。
【００３２】
なお、Ｇａ２Ｏ３系トランジスタ１においては、ゲート電極１９がフィールドプレート部を含んでいるが、ソース電極１５がフィールドプレート部を含んでいてもよい。この場合、ソース電極１５は誘電体膜１８上に形成され、ソース電極１５の底部のドレイン領域１４側の縁の真上の位置からドレイン領域１４の方向へ延在するフィールドプレート部を含む。このフィールドプレート部の延在方向の長さと、誘電体膜１８の厚さＴをＧａ２Ｏ３系トランジスタ１と同様に設定することにより、Ｇａ２Ｏ３系トランジスタ１と同様のフィールドプレート効果を得ることができる。
【００３３】
ソース電極１５は、誘電体膜を介して積層された複数のフィールドプレート部を含んでもよい。また、ゲート電極１９とソース電極１５の両者がフィールドプレート部を含んでもよい。
【００３４】
また、Ｇａ２Ｏ３系トランジスタ１のフィールドプレート構造をＨＥＭＴ（High Electron Mobility Transistor）等の他のＧａ２Ｏ３系トランジスタに適用することもできる。その場合であっても、フィールドプレート部の延在方向の長さと、フィールドプレート部が載る誘電体膜の厚さをＧａ２Ｏ３系トランジスタ１と同様に設定することにより、Ｇａ２Ｏ３系トランジスタ１と同様のフィールドプレート効果を得ることができる。なお、ＨＥＭＴに適用する場合には、Ｇａ２Ｏ３系トランジスタ１のようなゲート絶縁膜は形成されず、ゲートフットがＧａ２Ｏ３系結晶層に直接接続されてもよい。
【００３５】
（実施の形態の効果）
上記実施の形態によれば、フィールドプレート部２２の長さや誘電体膜１８の厚さ、すなわちフィールドプレート部２２の高さをＧａ２Ｏ３チャネルに適した値に調整することにより、電界の集中を効果的に緩和し、オフ状態における絶縁破壊電圧の向上が得られる。同時に、電流コラプスをより効果的に抑制することができる。
【実施例】
【００３６】
上記実施の形態に係るＧａ２Ｏ３系トランジスタ１の電界集中緩和効果のシミュレーションによる評価結果を以下に示す。
【００３７】
本実施例においては、（０１０）面を主面とする、Ｆｅをドープした高抵抗Ｇａ２Ｏ３基板をＧａ２Ｏ３系基板１０として用いた。また、厚さ０．９μｍのＵＩＤ−Ｇａ２Ｏ３単結晶膜をＧａ２Ｏ３系バッファ層１１として用いた。また、厚さ０．３μｍのＵＩＤ−Ｇａ２Ｏ３単結晶膜にＳｉをイオン注入したものをＧａ２Ｏ３系結晶層１２として用いた。
【００３８】
また、厚さ２０ｎｍのＡｌ２Ｏ３膜をゲート絶縁膜１７として用いた。また、ＳｉＯ２膜を誘電体膜１８として用いた。
【００３９】
また、ＬＧ、ＬＧＳ、ＬＧＤ、ＬＥをそれぞれ２μｍ、５μｍ、１５μｍ、２μｍとした。フィールドプレート部２２の延在方向の長さＬＦ、及び誘電体膜１８の厚さＴについては、各評価において様々な値に設定した。
【００４０】
図２は、ゲートフット２０の底部のドレイン領域１４側の縁における電界強度と、ＬＦ、Ｔとの関係を表すシミュレーションデータである。このシミュレーションにおいては、ＬＦを０．５〜１０μｍの範囲、Ｔを０．１〜０．８μｍの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧ＶＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧ＶＤＳを１０００Ｖとした。
【００４１】
図２は、誘電体膜１８の厚さＴに関わらず、フィールドプレート部２２の延在方向の長さＬＦを１μｍ以上とすることにより電界強度が低下し、２μｍ以上とすることにより電界強度がより低下し、３μｍ以上とすることにより電界強度がより低下することを示している。
【００４２】
Ｇａ２Ｏ３に絶縁破壊が生じる電界強度はおよそ８ＭＶ／ｃｍと見積もられており、Ｔが０．４μｍ以下であれば、ＬＦを１μｍ以上とすることにより、ゲートフット２０の縁近傍における絶縁破壊を防ぐことができる。また、Ｔが０．８μｍ、ＬＦが１μｍであるときの電界強度は８ＭＶ／ｃｍよりも大きいが、ＶＤＳを実用的な範囲で１０００Ｖよりも小さくすれば、絶縁破壊を防ぐことができる。
【００４３】
図３は、フィールドプレート部２２の底部のドレイン領域１４側の縁における電界強度と、ＬＦ、Ｔとの関係を表すシミュレーションデータである。このシミュレーションにおいては、ＬＦを０．５〜１０μｍの範囲、Ｔを０．１〜０．８μｍの範囲でそれぞれ変化させた。また、ゲート−ソース間電圧ＶＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧ＶＤＳを１０００Ｖとした。
【００４４】
図３は、フィールドプレート部２２の延在方向の長さＬＦに関わらず、誘電体膜１８の厚さＴを０．１μｍよりも大きくすることにより、フィールドプレート部２２の縁近傍における絶縁破壊を抑制しやすくなることを示している。
【００４５】
また、図２、図３から、誘電体膜１８の厚さＴは小さすぎるとフィールドプレート部２２の縁近傍における電界強度が大きくなり、大きすぎるとゲートフット２０の縁近傍における電界強度が大きくなることがわかる。図２、図３から、誘電体膜１８の厚さＴは０．２μｍ以上かつ０．８μｍ以下が特に好ましいといえる。
【００４６】
図４は、オフ状態のチャネルに沿った電界プロファイルのシミュレーション結果を示すグラフである。図４のＬＥ、ＬＧ、ＬＦの位置は、図１のものに対応している。このシミュレーションにおいては、Ｔを０．４μｍに固定し、ＬＦを０〜３μｍの範囲で変化させた。また、ゲート−ソース間電圧ＶＧＳを−４０Ｖ（オフ状態）、ドレイン−ソース間電圧ＶＤＳを１０００Ｖとした。
【００４７】
図４は、フィールドプレート部２２が設けられている（ＬＦ≠０μｍ）ときには、電界の集中箇所が、ゲートフット２０の底部のドレイン領域１４側の縁とフィールドプレート部２２の底部のドレイン領域１４側の縁とに分散され、ピーク電界強度が低減することを示している。
【００４８】
図５は、上述のシミュレーション結果に基づいて、実際に作製したフィールドプレート付きディプレッション型Ｇａ２Ｏ３ＭＯＳＦＥＴのＤＣ出力ドレイン電流−ドレイン電圧（ＩＤＳ−ＶＤＳ）特性を示すグラフである。このデバイス構造においては、Ｔを０．４μｍ、ＬＦを２．５μｍとした。また、ゲート長ＬＧを２μｍ、ゲート幅ＷＧを２００μｍ、ゲート−ソース間距離ＬＧＳを５μｍ、ゲート−ドレイン間距離ＬＧＤを１５μｍとした。測定時、ゲート−ソース間電圧ＶＧＳを＋４Ｖ〜−５５Ｖの範囲で変化させた。
【００４９】
図５は、通常のトランジスタの動作を表す電流飽和及びピンチオフを明確に示しており、Ｇａ２Ｏ３系トランジスタ１がトランジスタとして正常に動作することを証明している。また、ＶＧＳが−２８Ｖ〜−５５Ｖの範囲にあるときは、電流が漏れることなくオフ状態になっている。
【００５０】
また、ＶＧＳが−５５Ｖのときの絶縁破壊電圧Ｖｂｒは７５５Ｖであった。これは、上記の非特許文献１において２０１３年にM. Higashiwakiらによって開示されたフィールドプレートを有さない構造の場合の４１５Ｖよりも、８０％以上高い。
【００５１】
以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５２】
また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００５３】
１…Ｇａ２Ｏ３系トランジスタ、１２…Ｇａ２Ｏ３系結晶層、１３…ソース領域、１４…ドレイン領域、１５…ソース電極、１６…ドレイン電極、１８…誘電体膜、１９…ゲート電極、２２…フィールドプレート部
【図１】
0006653883.tif 000002
【図２】
0006653883.tif 000003
【図３】
0006653883.tif 000004
【図４】
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【図５】
0006653883.tif 000006