(57)【特許請求の範囲】
【請求項１】
第１領域、第２領域、及び前記第１領域及び前記第２領域の間の第３領域を含む基板を提供することと、
前記第１及び第２領域の前記基板上に、前記基板から突出される第１及び第２予備活性パターンを各々形成することと、前記第１及び第２予備活性パターンは、前記第３領域と重畳される部分を含み、
前記基板上に前記第３領域を露出するマスクパターンを形成することと、平面から見た時、前記マスクパターンは、前記第３領域と重畳されず、
前記マスクパターンを蝕刻マスクとして利用する第１蝕刻工程を遂行して、前記第１及び第２予備活性パターンから各々第１及び第２活性パターンを形成することと、
前記基板上にゲート構造体を形成することと、前記ゲート構造体は、前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体と、を含み、
前記第１活性パターンは、前記第１乃至第３領域を横切る方向である第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔され、前記第２活性パターンは、前記第１方向に延長され、前記第２方向に互いに離隔され、前記第２方向に互いに隣接する前記第１活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２活性パターン間の間隔と異なり、
前記第１蝕刻工程によって前記第３領域に第２トレンチが形成され、
前記第２トレンチの下面は、前記第１及び第２予備活性パターンを定義する第１トレンチの下面より、低く、
前記第２トレンチの前記第１方向に沿う最大幅は、前記第３領域の前記第１方向に沿う幅を定義することを特徴とする半導体素子の製造方法。
【請求項２】
前記第１予備活性パターンの各々は、前記第１方向に平行に延長される一対の第１ラインパターン及び前記一対の第１ラインパターンの各々の一端で前記一対の第１ラインパターンを互いに連結する第１連結パターンを含み、前記第１連結パターンは、前記第３領域と重畳され、
前記第２予備活性パターンの各々は、前記第１方向に平行に延長される一対の第２ラインパターン及び前記一対の第２ラインパターンの各々の一端で前記一対の第２ラインパターンを互いに連結する第２連結パターンを含み、前記第２連結パターンは、前記第３領域と重畳される請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１蝕刻工程によって前記第１及び第２連結パターンが除去される請求項２に記載の半導体素子の製造方法。
【請求項４】
前記一対の第１ラインパターン間の間隔は、前記一対の第２ラインパターン間の間隔と異なる請求項２に記載の半導体素子の製造方法。
【請求項５】
互いに隣接する前記第１予備活性パターン間の間隔は、前記一対の第１ラインパターン間の前記間隔と実質的に同一であり、
互いに隣接する前記第２予備活性パターン間の間隔は、前記一対の第２ラインパターン間の前記間隔と実質的に同一である請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１及び第２予備活性パターンを形成することは、
前記基板上にハードマスク膜を形成することと、
前記ハードマスク膜上に犠牲パターンを形成することと、前記犠牲パターンは、前記第１領域に提供される第１犠牲パターン及び前記第２領域に提供される第２犠牲パターンを含み、
前記第１及び第２犠牲パターンの側壁上に各々第１及び第２スペーサを形成することと、
前記第１及び第２犠牲パターンを除去することと、
前記第１及び第２スペーサによって露出される前記ハードマスク膜を蝕刻して前記第１領域に提供される第１ハードマスクパターン及び前記第２領域に提供される第２ハードマスクパターンを形成することと、
前記第１及び第２ハードマスクパターンを蝕刻マスクとして前記基板の上部を蝕刻して前記第１及び第２予備活性パターンを定義する第１トレンチを形成することと、を含む請求項１に記載の半導体素子の製造方法。
【請求項７】
前記第１及び第２犠牲パターンを形成することは、
前記ハードマスク膜上に犠牲膜を形成することと、
前記犠牲膜上に第１波長の露光源を利用するフォトリソグラフィ工程を遂行して、前記第１領域に提供される第１フォトレジストパターン及び前記第２領域に提供される第２フォトレジストパターンを形成することと、
前記第１及び第２フォトレジストパターンを蝕刻マスクとして前記犠牲膜を蝕刻することと、を含む請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第１フォトレジストパターンは、第１ピッチのラインアンドスペースパターンが反復的に配置される構造を有し、
前記第２フォトレジストパターンは、前記第１フォトレジストパターンから前記第１方向に第１距離だけ離隔され、前記第１ピッチと異なる第２ピッチのラインアンドスペースパターンが反復的に配置される構造を有し、
前記第１距離は、前記第１波長より小さい請求項７に記載の半導体素子の製造方法。
【請求項９】
前記第１及び第２フォトレジストパターンは、前記第３領域に延長される一端を含み、
前記第１距離は、前記第１フォトレジストパターンの一端とこれに隣接する前記第２フォトレジストパターンの一端間の離隔距離の中で最大の離隔距離によって定義される請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記第１フォトレジストパターンの中で少なくとも１つは、前記第２フォトレジストパターンの中で少なくとも１つと連結されて一体をなす請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記ハードマスク膜は、前記基板上に順次的に積層される下部マスク膜及び上部マスク膜を含み、
前記ハードマスク膜を蝕刻することは、前記上部マスク膜及び前記下部マスク膜を順次的に蝕刻することを含む請求項６に記載の半導体素子の製造方法。
【請求項１２】
前記第３領域には前記ゲート構造体が形成されない請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記第１ゲート構造体は、メモリセルトランジスタを構成し、
前記第２ゲート構造体は、周辺回路トランジスタを構成する請求項１に記載の半導体素子の製造方法。
【請求項１４】
基板をパターニングして予備活性パターンを定義する第１トレンチを形成することと、前記予備活性パターンは、第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔される第１予備活性パターン、及び前記第１予備活性パターンから前記第１方向に離隔され、前記第１方向に延長され、前記第２方向に互いに離隔される第２予備活性パターンを含み、前記第２方向に互いに隣接する前記第１予備活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２予備活性パターン間の間隔と互いに異なり、
前記基板上に、前記第１方向に互いに対向する前記第１及び第２予備活性パターンの一端を露出するマスクパターンを形成することと、
前記マスクパターンを蝕刻マスクとして利用する蝕刻工程で前記一端を除去して、前記第１及び第２予備活性パターンから第１及び第２活性パターンを形成することと、
前記基板上に、前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体を形成することと、を含み、
前記蝕刻工程によって前記第１トレンチの下面より低い下面を有する第２トレンチが形成され、前記第１及び第２活性パターン間の前記第１方向に沿う離隔距離は、前記第２トレンチの前記第１方向に沿う幅によって定義される半導体素子の製造方法。
【請求項１５】
前記予備活性パターンの各々は、前記第１方向に平行に延長される一対の第１ラインパターン及び前記一対の第１ラインパターンの各々の一端で前記一対の第１ラインパターンを互いに連結する第１連結パターンを含み、
前記第２予備活性パターンの各々は、前記第１方向に平行に延長される一対の第２ラインパターン及び前記一対の第２ラインパターンノ各々の一端で前記一対の第２ラインパターンを互いに連結する第２連結パターンを含み、前記第１及び第２連結パターンは、各々前記第１及び第２予備活性パターンの前記一端に該当する請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第２方向に互いに隣接する第１予備活性パターン間の前記間隔は、前記一対の第１ラインパターン間の間隔と実質的に同一であり、
前記第２方向に互いに隣接する第２予備活性パターン間の前記間隔は、前記一対の第２ラインパターン間の間隔と実質的に同一である請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１トレンチを形成することは、
前記基板上に下部マスク膜及び上部マスク膜を順次的に形成することと、
前記上部マスク膜上に犠牲パターンを形成することと、前記犠牲パターンは、第１領域に提供される第１犠牲パターン及び第２領域に提供される第２犠牲パターンを含み、
前記第１及び第２犠牲パターンの側壁上に各々第１及び第２スペーサを形成することと、
前記第１及び第２スペーサを蝕刻マスクとして前記上部マスク膜を蝕刻して前記第１及び第２領域に各々第１及び第２上部マスクパターンを形成することと、
前記第１及び第２上部マスクパターンを蝕刻マスクとして前記下部マスク膜を蝕刻して前記第１及び第２領域に各々第１及び第２下部マスクパターンを形成することと、
前記第１及び第２下部マスクパターンを蝕刻マスクとして前記基板の上部を蝕刻することと、を含む請求項１４に記載の半導体素子の製造方法。
【請求項１８】
前記第１及び第２犠牲パターンを形成することは、
前記上部マスク膜上に犠牲膜を形成することと、
前記犠牲膜上に第１波長の露光源を利用するフォトリソグラフィ工程を遂行して、前記第１領域に提供される第１フォトレジストパターン及び前記第２領域に提供される第２フォトレジストパターンを形成することと、
前記第１及び第２フォトレジストパターンを蝕刻マスクとして前記犠牲膜を蝕刻することと、を含む請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記第１フォトレジストパターンは、前記第１方向に延長され、前記第２方向に第１距離だけ相互離隔され、
前記第２フォトレジストパターンは、前記第１方向に延長され、前記第２方向に前記第１距離と異なる第２距離だけ相互離隔され、前記第２フォトレジストパターンは、前記第１フォトレジストパターンから前記第１方向に前記第１波長より小さい第３距離だけ離隔される請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第１ゲート構造体は、メモリセルトランジスタを構成し、
前記第２ゲート構造体は、周辺回路トランジスタを構成する請求項１４に記載の半導体素子の製造方法。
【請求項２１】
第１領域、第２領域、及び前記第１及び第２領域間の第３領域を含む基板と、
前記第１領域の前記基板から突出される第１活性パターン、及び前記第２領域の前記基板から突出される第２活性パターン、前記第１活性パターンは、前記第１乃至第３領域を横切る第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔され、前記第２活性パターンは、前記第１方向に延長され、前記第２方向に互いに離隔され、前記第２方向に互いに隣接する前記第１活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２活性パターン間の間隔と異なり、
前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体と、を含み、
前記第３領域は、前記第１及び第２領域の間の前記基板に提供されるトレンチによって定義され、前記第１活性パターンは、前記第１領域と前記第３領域の境界で前記第２方向に沿って整列される側壁を有し、前記第２活性パターンは、前記第２領域と前記第３領域との境界で前記第２方向に沿って整列される側壁を有する半導体素子。
【請求項２２】
前記トレンチの前記第１方向に沿う最大幅は、前記第１及び第２活性パターンの前記側壁間の前記第１方向に沿う離隔距離と実質的に同一である請求項２１に記載の半導体素子。
【請求項２３】
前記第１領域と前記第３領域との前記境界は、一端から見た時、前記第１領域の前記基板の上面と前記トレンチの一側壁とが接する地点によって定義され、
前記第２領域と前記第３領域との前記境界は、一端から見た時、前記第２領域の前記基板の上面と前記一側壁に対向する前記トレンチの他側壁とが接する地点によって定義される請求項２１に記載の半導体素子。
【請求項２４】
前記第１ゲート構造体は、メモリセルトランジスタを構成し、
前記第２ゲート構造体は、周辺回路トランジスタを構成する請求項２１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、より詳細にはフィン電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
高集積化された半導体素子の製造において、パターンの微細化が必須である。狭い面積内に多数の素子を集積させるためには、個別素子の大きさをできるだけ小さく形成しなければならず、このために形成しようとするパターンの各々の幅とパターン間の間隔との合計であるピッチを小さくしなければならない。最近、半導体素子のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）が急激に減少することによって半導体素子を具現するのに必要であるパターンを形成するためのフォトリソグラフィ工程において解像度の限界から微細ピッチを有するパターンを形成するのに限界がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，３２９，５９２号公報
【特許文献２】米国特許第８，４５５，９４５号公報
【特許文献３】米国特許第８，６２３，７１２号公報
【特許文献４】米国特許第８，８２２，３２０号公報
【特許文献５】米国特許公開第２０１４／０００１５６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は互に異なる領域のトランジスタの駆動特性を確保しながら、チップ面積のオーバーヘッドを最小化できる半導体素子及びその製造方法を提供することにある。
本発明が解決しようとする課題は上述の課題に制限されず、その他の課題は以下の記載から当業者に明確に理解される。
【課題を解決するための手段】
【０００５】
前記課題を達成するための本発明の一実施形態による半導体素子の製造方法は、第１領域、第２領域、及び前記第１領域及び前記第２領域の間の第３領域を含む基板を提供することと、前記第１及び第２領域の前記基板上に、前記基板から突出される第１及び第２予備活性パターンを各々形成することと、前記第１及び第２予備活性パターンは、前記第３領域と重畳される部分を含み、前記基板上に前記第３領域を露出するマスクパターンを形成することと、平面から見た時、前記マスクパターンは、前記第３領域と重畳されず、前記マスクパターンを蝕刻マスクとして利用する第１蝕刻工程を遂行して、前記第１及び第２予備活性パターンから各々第１及び第２活性パターンを形成することと、前記基板上にゲート構造体を形成することと、前記ゲート構造体は、前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体と、を含み、前記第１活性パターンは、前記第１乃至第３領域を横切る方向である第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔され、前記第２活性パターンは、前記第１方向に延長され、前記第２方向に互いに離隔され、前記第２方向に互いに隣接する前記第１活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２活性パターン間の間隔と異なり、前記第１蝕刻工程によって前記第３領域に第２トレンチが形成され、前記第２トレンチの下面は、前記第１及び第２予備活性パターンを定義する第１トレンチの下面より、低く、前記第２トレンチの前記第１方向に沿う最大幅は、前記第３領域の前記第１方向に沿う幅を定義することを特徴とする。
【０００６】
一実施形態によれば、前記第１予備活性パターンの各々は、前記第１方向に平行に延長される一対の第１ラインパターン及び前記一対の第１ラインパターンの各々の一端で前記一対の第１ラインパターンを互いに連結する第１連結パターンを含み、前記第１連結パターンは、前記第３領域と重畳され、前記第２予備活性パターンの各々は、前記第１方向に平行に延長される一対の第２ラインパターン及び前記一対の第２ラインパターンの各々の一端で前記一対の第２ラインパターンを互いに連結する第２連結パターンを含み、前記第２連結パターンは、前記第３領域と重畳されることができる。
【０００７】
一実施形態によれば、前記第１蝕刻工程によって前記第１及び第２連結パターンが除去されることができる。
一実施形態によれば、前記一対の第１ラインパターン間の間隔は、前記一対の第２ラインパターン間の間隔と異なることができる。
一実施形態によれば、互いに隣接する前記第１予備活性パターン間の間隔は、前記一対の第１ラインパターン間の前記間隔と実質的に同一であり、互いに隣接する前記第２予備活性パターン間の間隔は、前記一対の第２ラインパターン間の前記間隔と実質的に同一であってもよい。
【０００８】
一実施形態によれば、前記第１及び第２予備活性パターンを形成することは、前記基板上にハードマスク膜を形成することと、前記ハードマスク膜上に犠牲パターンを形成することと、前記犠牲パターンは、前記第１領域に提供される第１犠牲パターン及び前記第２領域に提供される第２犠牲パターンを含み、前記第１及び第２犠牲パターンの側壁上に各々第１及び第２スペーサを形成することと、前記第１及び第２犠牲パターンを除去することと、前記第１及び第２スペーサによって露出される前記ハードマスク膜を蝕刻して前記第１領域に提供される第１ハードマスクパターン及び前記第２領域に提供される第２ハードマスクパターンを形成することと、前記第１及び第２ハードマスクパターンを蝕刻マスクとして前記基板の上部を蝕刻して前記第１及び第２予備活性パターンを定義する第１トレンチを形成することと、を含むことができる。
【０００９】
一実施形態によれば、前記第１及び第２犠牲パターンを形成することは、前記ハードマスク膜上に犠牲膜を形成することと、前記犠牲膜上に第１波長の露光源を利用するフォトリソグラフィ工程を遂行して、前記第１領域に提供される第１フォトレジストパターン及び前記第２領域に提供される第２フォトレジストパターンを形成することと、前記第１及び第２フォトレジストパターンを蝕刻マスクとして前記犠牲膜を蝕刻することと、を含むことができる。
【００１０】
一実施形態によれば、前記第１フォトレジストパターンは、第１ピッチのラインアンドスペースパターンが反復的に配置される構造を有し、前記第２フォトレジストパターンは、前記第１フォトレジストパターンから前記第１方向に第１距離だけ離隔され、前記第１ピッチと異なる第２ピッチのラインアンドスペースパターンが反復的に配置される構造を有し、前記第１距離は、前記第１波長より小さくともよい。
一実施形態によれば、前記第１及び第２フォトレジストパターンは、前記第３領域に延長される一端を含み、前記第１距離は、前記第１フォトレジストパターンの一端とこれに隣接する前記第２フォトレジストパターンの一端間の離隔距離の中で最大の離隔距離によって定義されることができる。
【００１１】
一実施形態によれば、前記第１フォトレジストパターンの中で少なくとも１つは、前記第２フォトレジストパターンの中で少なくとも１つと連結されて一体をなしてもよい。
一実施形態によれば、前記ハードマスク膜は、前記基板上に順次的に積層される下部マスク膜及び上部マスク膜を含み、前記ハードマスク膜を蝕刻することは、前記上部マスク膜及び前記下部マスク膜を順次的に蝕刻することを含むことができる。
一実施形態によれば、前記第３領域には前記ゲート構造体が形成されなくともよい。
一実施形態によれば、前記第１ゲート構造体は、メモリセルトランジスタを構成し、
前記第２ゲート構造体は、周辺回路トランジスタを構成することができる。
【００１２】
前記課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、基板をパターニングして予備活性パターンを定義する第１トレンチを形成することと、前記予備活性パターンは、第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔される第１予備活性パターン、及び前記第１予備活性パターンから前記第１方向に離隔され、前記第１方向に延長され、前記第２方向に互いに離隔される第２予備活性パターンを含み、前記第２方向に互いに隣接する前記第１予備活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２予備活性パターン間の間隔と互いに異なり、前記基板上に、前記第１方向に互いに対向する前記第１及び第２予備活性パターンの一端を露出するマスクパターンを形成することと、前記マスクパターンを蝕刻マスクとして利用する蝕刻工程で前記一端を除去して、前記第１及び第２予備活性パターンから第１及び第２活性パターンを形成することと、前記基板上に、前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体を形成することと、を含み、前記蝕刻工程によって前記第１トレンチの下面より低い下面を有する第２トレンチが形成され、前記第１及び第２活性パターン間の前記第１方向に沿う離隔距離は、前記第２トレンチの前記第１方向に沿う幅によって定義されることができる。
【００１３】
一実施形態によれば、前記予備活性パターンの各々は、前記第１方向に平行に延長される一対の第１ラインパターン及び前記一対の第１ラインパターンの各々の一端で前記一対の第１ラインパターンを互いに連結する第１連結パターンを含み、前記第２予備活性パターンの各々は、前記第１方向に平行に延長される一対の第２ラインパターン及び前記一対の第２ラインパターンノ各々の一端で前記一対の第２ラインパターンを互いに連結する第２連結パターンを含み、前記第１及び第２連結パターンは、各々前記第１及び第２予備活性パターンの前記一端に該当する。
一実施形態によれば、前記第２方向に互いに隣接する第１予備活性パターン間の前記間隔は、前記一対の第１ラインパターン間の間隔と実質的に同一であり、前記第２方向に互いに隣接する第２予備活性パターン間の前記間隔は、前記一対の第２ラインパターン間の間隔と実質的に同一であってもよい。
【００１４】
一実施形態によれば、前記第１トレンチを形成することは、前記基板上に下部マスク膜及び上部マスク膜を順次的に形成することと、前記上部マスク膜上に犠牲パターンを形成することと、前記犠牲パターンは、第１領域に提供される第１犠牲パターン及び第２領域に提供される第２犠牲パターンを含み、前記第１及び第２犠牲パターンの側壁上に各々第１及び第２スペーサを形成することと、前記第１及び第２スペーサを蝕刻マスクとして前記上部マスク膜を蝕刻して前記第１及び第２領域に各々第１及び第２上部マスクパターンを形成することと、前記第１及び第２上部マスクパターンを蝕刻マスクとして前記下部マスク膜を蝕刻して前記第１及び第２領域に各々第１及び第２下部マスクパターンを形成することと、前記第１及び第２下部マスクパターンを蝕刻マスクとして前記基板の上部を蝕刻することと、を含むことができる。
【００１５】
一実施形態によれば、前記第１フォトレジストパターンは、前記第１方向に延長され、前記第２方向に第１距離だけ相互離隔され、前記第２フォトレジストパターンは、前記第１方向に延長され、前記第２方向に前記第１距離と異なる第２距離だけ相互離隔され、前記第２フォトレジストパターンは、前記第１フォトレジストパターンから前記第１方向に前記第１波長より小さい第３距離だけ離隔されることができる。
一実施形態によれば、前記第１及び第２フォトレジストパターンは、前記第１方向に互いに対向する一端を含み、前記第３距離は、前記第１フォトレジストパターンの一端とこれに隣接する前記第２フォトレジストパターンの一端間の離隔距離の中で最大の離隔距離によって定義されることができる。
【００１６】
一実施形態によれば、前記第１フォトレジストパターンの中で少なくとも１つは、前記第２フォトレジストパターンの中で少なくとも１つと連結されて一体をなしてもよい。
一実施形態によれば、前記第１活性パターンと前記第２活性パターンとの間にはダミーパターンが形成されなくともよい。
一実施形態によれば、前記第１ゲート構造体は、メモリセルトランジスタを構成し、
前記第２ゲート構造体は、周辺回路トランジスタを構成することができる。
【００１７】
前記課題を達成するための本発明の一実施形態による半導体素子は、第１領域、第２領域、及び前記第１及び第２領域間の第３領域を含む基板と、
前記第１領域の前記基板から突出される第１活性パターン、及び前記第２領域の前記基板から突出される第２活性パターン、前記第１活性パターンは、前記第１乃至第３領域を横切る第１方向に延長され、前記第１方向と交差する第２方向に互いに離隔され、前記第２活性パターンは、前記第１方向に延長され、前記第２方向に互いに離隔され、前記第２方向に互いに隣接する前記第１活性パターン間の間隔は、前記第２方向に互いに隣接する前記第２活性パターン間の間隔と異なり、
前記第１活性パターンを横切る第１ゲート構造体、及び前記第２活性パターンを横切る第２ゲート構造体と、を含み、
前記第３領域は、前記第１及び第２領域の間の前記基板に提供されるトレンチによって定義され、前記第１活性パターンは、前記第１領域と前記第３領域の境界で前記第２方向に沿って整列される側壁を有し、前記第２活性パターンは、前記第２領域と前記第３領域との境界で前記第２方向に沿って整列される側壁を有する。
【００１８】
一実施形態によれば、前記トレンチの前記第１方向に沿う最大幅は、前記第１及び第２活性パターンの前記側壁間の前記第１方向に沿う離隔距離と実質的に同一であってもよい。
一実施形態によれば、前記第１領域と前記第３領域との前記境界は、一端から見た時、前記第１領域の前記基板の上面と前記トレンチの一側壁とが接する地点によって定義され、前記第２領域と前記第３領域との前記境界は、一端から見た時、前記第２領域の前記基板の上面と前記一側壁に対向する前記トレンチの他側壁とが接する地点によって定義されることができる。
一実施形態によれば、前記第１ゲート構造体は、メモリセルトランジスタを構成し、
第２ゲート構造体は、周辺回路トランジスタを構成することができる。
【発明の効果】
【００１９】
本発明の概念によれば、互に異なる領域に形成される活性パターンのためのフォトリソグラフィ工程を遂行する時、互に異なるピッチを有するフォトレジストパターンが相互間に最大に近く位置するように形成することができる。その結果、互に異なる領域に形成される活性パターンの離隔距離を最小化することができる。これによって、チップ面積のオーバーヘッドを最小化することができる。
【図面の簡単な説明】
【００２０】
【図１Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図１Ｂ】図１ＡＩ−Ｉ’II−II’及びIII−III’線に沿う断面図。
【図２Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図２Ｂ】図２ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図３Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図３Ｂ】図３ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図４Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図４Ｂ】図４ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図５Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図５Ｂ】図５ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図６Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図６Ｂ】図６ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図７Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図７Ｂ】図７ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図８Ａ】本発明の一実施形態による半導体素子の製造方法を説明するための平面図。
【図８Ｂ】図８ＡＩ−Ｉ’ II−II’及びIII−III’線に沿う断面図。
【図９Ａ】第１及び第２フォトレジストパターンの変形形態を説明するための平面図。
【図９Ｂ】図９ＡのIV−IV’、Ｖ−Ｖ’及びVI−VI’線に沿う断面図。
【図１０】本発明の実施形態によって形成された半導体素子を含む電子システムのブロック図。
【図１１】電子システムがモバイルフォンに適用される例を示す図。
【発明を実施するための形態】
【００２１】
本発明の長所及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は以下で開示される実施形態に限定されるものではなく、互に異なる多様な形態に具現できる。本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために単に提供されるものであり、本発明は請求項の範疇によって定義されるだけである。明細書の全文に亘って同一参照符号は同一構成要素を指称する。
【００２２】
本明細書で、導電性膜、半導体膜、又は絶縁性膜等のある物質膜が他の物質膜又は基板“上”に在ると言及される場合に、ある物質膜は他の物質膜又は基板上に直接形成されるか、又はこれらの間にその他の物質膜が介在されていることもあり得ることを意味する。また、本明細書の多様な実施形態で第１、第２、第３等の用語が物質膜又は工程段階を記述するために使用されるが、これは単なるいずれかの特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別させるために使用されるだけであり、このような用語によって限定されてはならない。
【００２３】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文言で特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階と、動作及び／又は素子は１つ以上の他の構成要素、段階と、動作及び／又は素子の存在又は追加を排除しない。
【００２４】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参酌して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものであり、製造技術及び／又は許容誤差等によって例示図の形態が変形される。したがって、本発明の実施形態は図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示された蝕刻領域はラウンドされるか、或いは所定曲率を有する形態でもある。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり発明の範疇を制限するためのものではない。
【００２５】
以下、図面を参照して、本発明の実施形態による半導体素子の製造方法に対して詳細に説明する。
図１Ａ乃至図８Ａは本発明の一実施形態による半導体素子の製造方法を説明するための平面図である。図１Ｂ乃至図８Ｂは各々図１Ａ乃至図８ＡのＩ−Ｉ’、II−II’及びIII−III’線に沿う断面図である。図９Ａは第１及び第２フォトレジストパターンの変形形態を説明するための平面図である。図９Ｂは図９ＡのIV−IV’、Ｖ−Ｖ’及びVI−VI’線に沿う断面図である。
【００２６】
図１Ａ及び図１Ｂを参照すれば、第１乃至第３領域Ｒ１〜Ｒ３を含む基板１００が提供される。第１領域Ｒ１と第２領域Ｒ２とは互いに離隔され、第３領域Ｒ３は第１領域Ｒ１と第２領域Ｒ２との間に介在されている。基板１００は半導体物質を含む。この場合、基板１００は半導体基板又はエピタキシァル層である。一例として、基板１００は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、及びシリコンゲルマニウムの中で少なくとも１つを含む。
【００２７】
一実施形態によれば、第１領域Ｒ１はデータを格納するための複数のメモリセルが形成されるセルアレイ領域である。一例として、第１領域Ｒ１には６つのトランジスタで構成された複数の６Ｔ  ＳＲＡＭセル、又は８つのトランジスタで構成された８Ｔ  ＳＲＡＭセルが形成される。しかし、本発明の概念がこれに制限されるものではない。第２領域Ｒ２は周辺回路が形成される周辺回路領域の一部分である。一例として、第２領域Ｒ２はカラムデコーダ又は感知増幅器（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）が形成される領域である。即ち、第２領域Ｒ２には第１領域Ｒ１のメモリセルトランジスタと電気的に連結される周辺回路トランジスタが形成される。第３領域Ｒ３は、第１及び第２領域Ｒ１、Ｒ２のトランジスタが駆動される時、第１及び第２領域Ｒ１、Ｒ２のトランジスタが互いに干渉を受けないようにするために必要である離隔距離を確保するためのバッファ領域に該当する。
【００２８】
基板１００上にハードマスク膜１２５及び犠牲膜１３０が順次的に形成される。一実施形態によれば、ハードマスク膜１２５は基板１００上の下部マスク膜１１０及び下部マスク膜１１０上の上部マスク膜１２０を含む。下部マスク膜１１０は基板１００に対して蝕刻選択性を有する物質で形成される。一例として、下部マスク膜１１０は、シリコン酸化物、シリコン窒化物、及びシリコン酸窒化物の中で少なくとも１つを含む。上部マスク膜１２０は下部マスク膜１１０に対して蝕刻選択性を有する物質で形成される。一例として、上部マスク膜１２０はポリシリコンを含む。犠牲膜１３０は上部マスク膜１２０に対して蝕刻選択性を有する物質で形成される。一例として、犠牲膜１３０はＳＯＨ膜（ＳＯＨ；ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）を含む。
【００２９】
本実施形態で、ハードマスク膜１２５が２つ層の積層構造として図示されたが、本発明の概念がこれに限定されるものではない。他の実施形態によれば、ハードマスク膜１２５は３つ層の積層構造を含んでもよい。図示しなかったが、上部マスク膜１２０と犠牲膜１３０との間に蝕刻停止膜（図示せず）が形成されてもよい。蝕刻停止膜は、一例として、ＳｉＯＮを含む。
【００３０】
犠牲膜１３０上にフォトリソグラフィ工程が遂行されてフォトレジストパターンが形成される。詳細に、フォトレジストパターンは第１領域Ｒ１に形成される第１フォトレジストパターン１４２、及び第２領域Ｒ２に形成される第２フォトレジストパターン１４４を含む。このような第１及び第２フォトレジストパターン１４２、１４４は犠牲膜１３０上にレジスト物質を塗布してフォトレジスト層を形成し、フォトレジスト層に対して露光（Ｅｘｐｏｓｕｒｅ）及び現像（ｄｅｖｅｌｏｐｍｅｎｔ）工程を遂行して形成される。図示しなかったが、フォトレジスト層を形成する前に、反射防止膜（図示せず）が犠牲膜１３０上に形成されてもよい。反射防止膜は一例として、有機ＡＲＣ（ａｃｔｉ−ｒｅｆｌｅｃｔｉｖｅ  ｃｏａｔｉｎｇ）膜を利用して形成される。第１及び第２フォトレジストパターン１４２、１４４は同時に形成される。
【００３１】
一実施形態によれば、第１及び第２フォトレジストパターン１４２、１４４はラインアンドスペース（ｌｉｎｅ  ａｎｄ  ｓｐａｃｅ）パターンが反復的に配置される構造を有する。詳細に、第１フォトレジストパターン１４２は第１方向Ｄ１に延長されるライン形状を有し、第２方向Ｄ２に沿う第１幅Ｗ１を有する。ここで、第２方向Ｄ２は第１方向Ｄ１と交差する。これに加えて、第１フォトレジストパターン１４２は第２方向Ｄ２に沿って第１幅Ｗ１より大きい第１距離だけ互いに離隔される。ここで、第１フォトレジストパターン１４２間の離隔距離は第２幅Ｗ２として定義される。同様に、第２フォトレジストパターン１４４は第１方向Ｄ１に延長されるライン形状を有し、第２方向Ｄ２に沿う第３幅Ｗ３を有する。
【００３２】
また、第２フォトレジストパターン１４４は第２方向Ｄ２に沿って第３幅Ｗ３より大きい距離だけ互いに離隔される。ここで、第２フォトレジストパターン１４４間の離隔距離は第４幅Ｗ４として定義される。この時、第１幅Ｗ１は第３幅Ｗ３と互いに異なり（一例として、Ｗ１＜Ｗ３）、第２幅Ｗ２は第４幅Ｗ４と互いに異なる（一例として、Ｗ２＜Ｗ４）。即ち、第１フォトレジストパターン１４２のピッチ（ｐｉｔｃｈ）は第２フォトレジストパターン１４４のそれと異なる。なお、第１及び第２フォトレジストパターン１４２、１４４は一定のピッチを有するものとして図示されているが、本発明の概念はこれに制限されるものではない。
【００３３】
一実施形態によれば、第１フォトレジストパターン１４２と第２フォトレジストパターン１４４とは第１方向Ｄ１に沿って互いに離隔される。より具体的に、第１及び第２フォトレジストパターン１４２、１４４の各々の一端は第３領域Ｒ３内に各々延長され、互いに対向する第１及び第２フォトレジストパターン１４２、１４４の各々の一端は第１方向Ｄ１に沿って一定距離ｄｐだけ互いに離隔される。本発明の概念によれば、第１及び第２フォトレジストパターン１４２、１４４間の離隔距離ｄｐは、第１及び第２フォトレジストパターン１４２、１４４を形成するための露光工程で使用される光源の波長（λ）より小さい（即ち、ｄｐ＜λ）。この場合、図示されたものと異なり、第１及び第２フォトレジストパターン１４２、１４４の一端は露光された光の相互干渉によって正常にパターニングされないこともあり得る。
【００３４】
一例として、第１フォトレジストパターン１４２の一端の幅は第１幅Ｗ１より大きいか、或いは小さく、第２フォトレジストパターン１４４の一端の幅は第３幅Ｗ３より大きいか、或いは小さい。一方、図示されたものと異なり、第１及び第２フォトレジストパターン１４２、１４４間の離隔距離は一定ではなくともよい。この場合、第１及び第２フォトレジストパターン１４２、１４４間の離隔距離ｄｐは、第１フォトレジストパターン１４２の一端とこれに隣接する第２フォトレジストパターン１４４の一端との間の第１方向Ｄ１に沿う離隔距離の中で最大の離隔距離として定義される。
【００３５】
他の実施形態によれば、図９Ａ及び図９Ｂに示したように、第１及び第２フォトレジストパターン１４２、１４４の互いに対向する一端は互いに連結されて一体をなしてもよい。即ち、第１及び第２フォトレジストパターン１４２、１４４の一端の間に連結フォトレジストパターン１４６が介在されている。このような連結フォトレジストパターン１４６は、互に異なるピッチを有する第１及び第２フォトレジストパターン１４２、１４４を近接するように形成することによって発生されたパターン不良の一形態として形成されたものである。即ち、第１及び第２フォトレジストパターン１４２、１４４の一端は露光された光の相互干渉によって発生されたブリッジ（ｂｒｉｄｇｅ）不良によって互いに連結されたものである。
【００３６】
この実施形態で、連結フォトレジストパターン１４６は複数の第１及び第２フォトレジストパターン１４２、１４４の各々の一端が互いに連結されて一体をなした平板形状を有するものとして図示されているが、本発明の概念はこれに制限されるものではない。図示されたものと異なり、連結フォトレジストパターン１４６は１つの第１フォトレジストパターン１４２の一端と１つの第２フォトレジストパターン１４４の一端とが互いに連結されて一体をなす形状を有してもよい。
【００３７】
上述したフォトレジストパターンの形状によって後に形成される犠牲パターン、スペーサ、ハードマスクパターン、及び予備活性パターンの形状に一部の差があるが、最終的に形成される活性パターンの形状はフォトレジストパターンの形状の差に関わらず実質的に同一である。また、このような活性パターンを形成するための一連の工程はフォトレジストパターンの形状の差に関わらず実質的に同一である。以下、説明を簡単にするため、図１Ａ及び図１Ｂで形成された第１及び第２フォトレジストパターンの形状を基準に説明する。
【００３８】
図２Ａ及び図２Ｂを参照すれば、第１及び第２フォトレジストパターン１４２、１４４（図１Ａ及び図１Ｂ参照）によって露出された犠牲膜１３０がパターニングされて、第１及び第２犠牲パターン１３２、１３４が形成される。犠牲膜１３０のパターニングは、一例として、第１及び第２フォトレジストパターン１４２、１４４を蝕刻マスクとする異方性乾式蝕刻工程を利用して遂行される。これによって、第１犠牲パターン１３２は第１フォトレジストパターン１４２の形状が転写されて形成され、第２犠牲パターン１３４は第２フォトレジストパターン１４４の形状が転写されて形成される。即ち、第１及び第２犠牲パターン１３２、１３４は、第１及び第２フォトレジストパターン１４２、１４４と同様に、ラインアンドスペース（ｌｉｎｅ  ａｎｄ  ｓｐａｃｅ）パターンが反復的に配置される構造を有する。
【００３９】
第１犠牲パターン１３２の幅及び離隔距離は第１フォトレジストパターン１４２のそれと実質的に同一である。同様に、第２犠牲パターン１３４の幅及び離隔距離は第２フォトレジストパターン１４４のそれと実質的に同一である。第１犠牲パターン１３２は第１幅Ｗ１を有し、互いに隣接する第１犠牲パターン１３２は第２幅Ｗ２だけ互いに離隔される。第２犠牲パターン１３４は第３幅Ｗ３を有し、互いに隣接する第２犠牲パターン１３４は第４幅Ｗ４だけ互いに離隔される。
【００４０】
続いて、第１犠牲パターン１３２の側壁を覆う第１スペーサ１５２、及び第２犠牲パターン１３４の側壁を覆う第２スペーサ１５４が形成される。一実施形態によれば、第１及び第２スペーサ１５２、１５４は基板１００上に第１及び第２犠牲パターン１３２、１３４をコンフォーマルに覆うスペーサ膜を形成した後、上部マスク膜１２０が露出される時までスペーサ膜に対する全面異方性蝕刻工程を遂行して形成される。このように形成された第１及び第２スペーサ１５２、１５４は各々第１及び第２犠牲パターン１３２、１３４の全側壁を囲む。スペーサ膜は一例として、シリコン酸化物を含む。このようなスペーサ膜はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程によって形成される。
【００４１】
一方、第２方向Ｄ２に隣接する第１スペーサ１５２間の間隔は第５幅Ｗ５を有し、第２方向Ｄ２に隣接する第２スペーサ１５４間の間隔は第６幅Ｗ６を有する。ここで、第５幅Ｗ５は第２方向Ｄ２に互いに対向する第１スペーサ１５２の側壁間の最小距離として定義され、第６幅Ｗ６は第２方向Ｄ２に互いに対向する第２スペーサ１５４の側壁間の最小距離として定義される。一実施形態によれば、第５幅Ｗ５は第１幅Ｗ１と実質的に同一であり、第６幅Ｗ６は第３幅Ｗ３と実質的に同一である。このような第５幅Ｗ５は第１幅Ｗ１、第２幅Ｗ２、及びスペーサ膜の厚さの調節によって具現される。同様に、第６幅Ｗ６は第３幅Ｗ３、第４幅Ｗ４、及びスペーサ膜の厚さの調節によって具現される。
【００４２】
図３Ａ及び図３Ｂを参照すれば、第１及び第２犠牲パターン１３２、１３４（図２Ａ及び図２Ｂ参照）が除去される。一実施形態によれば、第１及び第２犠牲パターン１３２、１３４の除去は、一例として、アッシング及び／又はストリップ工程を利用して遂行される。
【００４３】
続いて、第１及び第２スペーサ１５２、１５４を蝕刻マスクとする蝕刻工程で上部マスク膜１２０を蝕刻して、第１及び第２上部マスクパターン１２２、１２４が形成される。第１及び第２上部マスクパターン１２２、１２４は各々第１及び第２スペーサ１５２、１５４の形状が転写された形状を有する。なお、第１及び第２上部マスクパターン１２２、１２４の一端のみが図示したが、これらの他端もその一端と同一の形状を有する。結論的に、第１上部マスクパターン１２２の各々は、第１方向Ｄ１に平行に延長される一対のラインパターンが各々の両端で互いに連結される閉曲線の形状を有する。一実施形態によれば、第１上部マスクパターン１２２の内側壁間の間隔は第１犠牲パターン１３２の第１幅Ｗ１と実質的に同一である。これに加えて、第２方向Ｄ２に互いに隣接する第１上部マスクパターン１２２間の間隔は第５幅Ｗ５と実質的に同一である。
【００４４】
同様に、第２上部マスクパターン１２４の各々は第１方向Ｄ１に平行に延長される一対のラインパターンが各々の両端で互いに連結される閉曲線の形状を有する。一実施形態によれば、第２上部マスクパターン１２４の内側壁間の間隔は第２犠牲パターン１３４の第３幅Ｗ３と実質的に同一である。これに加えて、第２方向Ｄ２に互いに隣接する第２上部マスクパターン１２４間の間隔は第６幅Ｗ６と実質的に同一である。一方、上部マスクパターンを形成するための蝕刻工程が完了された後にも、第１及び第２上部マスクパターン１２２、１２４上に第１及び第２スペーサ１５２、１５４が残存する。
【００４５】
図４Ａ及び図４Ｂを参照すれば、第１及び第２上部マスクパターン１２２、１２４を蝕刻マスクとする蝕刻工程で下部マスク膜１１０を蝕刻して、第１及び第２下部マスクパターン１１２、１１４が形成される。第１及び第２下部マスクパターン１１２、１１４は各々第１及び第２上部マスクパターン１２２、１２４と実質的に同一の形状を有する。ここで、第１上部マスクパターン１２２及び第１下部マスクパターン１１２は第１ハードマスクパターン１２７を構成し、第２上部マスクパターン１２４及び第２下部マスクパターン１１４は第２ハードマスクパターン１２９を構成する。一実施形態によれば、第１及び第２スペーサ１５２、１５４は第１及び第２下部マスクパターン１１２、１１４を形成するための蝕刻工程が進行される間に除去されるか、或いは第１及び第２下部マスクパターン１１２、１１４を形成する前に除去される。
【００４６】
図５Ａ及び図５Ｂを参照すれば、第１ハードマスクパターン１２７（図４Ａ及び図４Ｂ参照）及び第２ハードマスクパターン１２９（図４Ａ及び図４Ｂ参照）を蝕刻マスクとする蝕刻工程で基板１００の上部を蝕刻して、第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａを定義する第１トレンチＴ１が形成される。第１予備活性パターンＡＰ１ａは第１領域Ｒ１に形成され、第２予備活性パターンＡＰ２ａは第２領域Ｒ２に形成される。第１予備活性パターンＡＰ１ａは、平面から見た時、第１上部マスクパターン１２２及び第１下部マスクパターン１１２と実質的に同一の形状を有する。
【００４７】
具体的に、第１予備活性パターンＡＰ１ａの各々は、第１方向Ｄ１に平行に延長される一対の第１ラインパターンＬ１及び一対の第１ラインパターンＬ１の各々の一端で、両方を互いに連結する第１連結パターンＣ１を含む。このような第１ラインパターンＬ１の一部及び第１連結パターンＣ１は第３領域Ｒ３に位置する。一対の第１ラインパターンＬ１間の間隔は第１犠牲パターン１３２の第１幅Ｗ１と実質的に同一である。これに加えて、第２方向Ｄ２に互いに隣接する第１予備活性パターンＡＰ１ａ間の間隔は第５幅Ｗ５と実質的に同一である。一実施形態によれば、第１幅Ｗ１は第５幅Ｗ５と実質的に同一である。
【００４８】
同様に、第２予備活性パターンＡＰ２ａは、平面から見た時、第２上部マスクパターン１２４及び第２下部マスクパターン１１４と実質的に同一の形状を有する。具体的に、第２予備活性パターンＡＰ２ａの各々は、第１方向Ｄ１に平行に延長される一対の第２ラインパターンＬ２及び一対の第２ラインパターンＬ２の各々の一端で、両方を互いに連結する第２連結パターンＣ２を含む。このような第２ラインパターンＬ２の一部及び第２連結パターンＣ２は第３領域Ｒ３に位置する。一対の第２ラインパターンＬ２間の間隔は第２犠牲パターン１３２の第３幅Ｗ３と実質的に同一である。これに加えて、第２方向Ｄ２に互いに隣接する第２予備活性パターンＡＰ２ａ間の間隔は第６幅Ｗ６と実質的に同一である。一実施形態によれば、第３幅Ｗ３は第６幅Ｗ６と実質的に同一である。このような第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａは、一端から見た時、基板１００から基板１００の上面と垂直になる方向に突出された形状を有する。第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａを形成した後、残存する第１及び第２上部マスクパターン１２２、１２４及び／又は第１及び第２下部マスクパターン１１２、１１４は除去される。
【００４９】
図６Ａ及び図６Ｂを参照すれば、基板１００上に第１マスクパターン１６０が形成される。このような第１マスクパターン１６０は第３領域Ｒ３を全部露出する。即ち、平面から見た時、第１マスクパターン１６０は第３領域Ｒ３と重畳されない。これによって、第１予備活性パターンＡＰ１ａの一部（即ち、第１ラインパターンＬ１の一部及び第１連結パターンＣ１）及び第２予備活性パターンＡＰ２ａの一部（即ち、第２ラインパターンＬ２の一部及び第２連結パターンＣ２）が第１マスクパターン１６０によって露出される。第１マスクパターン１６０は一例として、ＳＯＨ物質を含む。図示しなかったが、第１マスクパターン１６０は第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａの他端も露出する。
【００５０】
図７Ａ及び図７Ｂを参照すれば、第１マスクパターン１６０を蝕刻マスクとする蝕刻工程が遂行されて第２トレンチＴ２が形成される。第２トレンチＴ２は第１トレンチＴ１より基板１００の下部にさらに深く延長される。即ち、第２トレンチＴ２の下面は第１トレンチＴ１の下面より低い。このような蝕刻工程が進行される間に、第１マスクパターン１６０によって露出される第１予備活性パターンＡＰ１ａの一部（即ち、第１ラインパターンＬ１の一部及び第１連結パターンＣ１）及び第２予備活性パターンＡＰ２ａの一部（即ち、第２ラインパターンＬ２の一部及び第２連結パターンＣ２）が除去される。その結果、第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａから各々第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂが形成される。以下、第１予備活性パターンＡＰ１ａの一部及び第２予備活性パターンＡＰ２ａの一部を除去する一連の工程はフィンカット（ｆｉｎ  ｃｕｔ）工程であると称される。
【００５１】
このように形成された第１活性パターンＡＰ１ｂは第１方向Ｄ１に延長されるライン形状を有し、第２方向Ｄ２に互いに離隔される。同様に、第２活性パターンＡＰ２ｂは第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔される。第２方向Ｄ２に沿う第１活性パターンＡＰ１ｂ間の距離は、第１予備活性パターンＡＰ１ａの第１幅Ｗ１及び第５幅Ｗ５に相応する。第１幅Ｗ１及び第５幅Ｗ５が実質的に同一である場合、第２方向Ｄ２に沿う第１活性パターンＡＰ１ｂ間の距離は第１距離ｄ１の一定な距離を有する。第２方向Ｄ２に沿う第２活性パターンＡＰ２ｂ間の距離は、第２予備活性パターンＡＰ２ａの第３幅Ｗ３及び第６幅Ｗ６に相応する。第３幅Ｗ３及び第６幅Ｗ６が実質的に同一である場合、第２方向Ｄ２に沿う第２活性パターンＡＰ２ｂ間の距離は第２距離ｄ２の一定な距離を有する。本実施形態で、第１距離ｄ１は第２距離ｄ２と互いに異なる。一例として、第２距離ｄ２は第１距離ｄ１より大きい。
【００５２】
第２トレンチＴ２を形成した後、第１マスクパターン１６０が除去される。第１マスクパターン１６０を除去することは、一例として、アッシング及び／又はストリップ工程を利用して遂行される。以後、第１及び第２トレンチＴ１、Ｔ２を満たす素子分離パターンＳＴが形成される。素子分離パターンＳＴを形成することは、一例として、基板１００上に第１及び第２トレンチＴ１、Ｔ２を満たす素子分離膜を形成することと、基板１００が露出される時まで素子分離膜を平坦化することとを含む。素子分離パターンＳＴの各々の上部が蝕刻されて、第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの各々の上部が露出される。素子分離パターンＳＴによって露出された第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの上部は各々第１及び第２活性フィンＡＦ１、ＡＦ２として定義される。一実施形態によれば、素子分離パターンＳＴを形成する前に、不必要な第１活性パターンＡＰ１ｂ’は除去される。不必要な第１活性パターンＡＰ１ｂ’を除去するのには、一例として、不必要な第１活性パターンＡＰ１ｂ’を露出するマスクパターン（図示せず）を形成し、これを蝕刻マスクとする蝕刻工程を遂行することを含む。
【００５３】
上述したように形成された第１活性パターンＡＰ１ｂは、第１領域Ｒ１と第３領域Ｒ３との境界で第２方向Ｄ２に沿って整列される側壁を有する。ここで、第１領域Ｒ１と第３領域Ｒ３との境界は、一端から見た時、第１領域Ｒ１の基板１００の上面と第１領域Ｒ１に隣接する第２トレンチＴ２の側壁とが接する地点で定義される。同様に、第２活性パターンＡＰ２ｂは、第２領域Ｒ２と第３領域Ｒ３との境界で第２方向Ｄ２に沿って整列される側壁を有する。ここで、第２領域Ｒ２と第３領域Ｒ３との境界は、一端から見た時、第２領域Ｒ２の基板１００の上面と第２領域Ｒ２に隣接する第２トレンチＴ２の側壁とが接する地点で定義される。結果的に、互いに対向する第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの側壁間の距離ｄａｐは第１方向Ｄ１に沿う第３領域Ｒ３の幅を定義する。
【００５４】
これに加えて、互いに対向する第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの側壁間の距離ｄａｐは第２トレンチＴ２の第１方向Ｄ１に沿う幅と実質的に同一である。即ち、第２トレンチＴ２の第１方向Ｄ１に沿う幅は第１方向Ｄ１に沿う第３領域Ｒ３の幅を定義する。一方、第２トレンチＴ２は、図示されたものと異なり、下面に行くほど、その幅が狭くなる側壁プロフィールを有する。この場合、第２トレンチＴ２の幅はその幅の値が最大である幅によって定義される。このような第３領域Ｒ３の幅は、第１及び第２領域Ｒ１、Ｒ２のトランジスタ（即ち、フィン電界効果トランジスタ）が相互間に干渉を受けることなく駆動されることができる最小距離として設計される。
【００５５】
一般的に、互に異なるピッチを有する第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂは、それを形成するためのフォトリソグラフィ工程の解像度の限界に起因して、必要以上に離隔されて形成される。これはチップ面積のオーバーヘッドを増加させる要因になる。しかし、本発明の概念によれば、第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂのためのフォトリソグラフィ工程を遂行する時、第１及び第２フォトレジストパターン１４２、１４４が相互間に最大に近く位置するように形成することができる。その結果、後に形成される第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの離隔距離を最小化させることができる。たとえ第１及び第２フォトレジストパターンのパターン不良によって後に形成される第１及び第２予備活性パターンＡＰ１ａ、ＡＰ２ａの一部分にもパターン不良が発生されても、このようなパターン不良の部分は図７Ａ及び図７で説明したフィンカット（ｆｉｎ  ｃｕｔ）工程によって除去することができる。結論的に、第１及び第２領域Ｒ１、Ｒ２に形成されるトランジスタが相互間に干渉を受けない最小離隔距離を確保する共に、第３領域Ｒ３の面積を最小化することができる。これによって、第１及び第２領域Ｒ１、Ｒ２のトランジスタの駆動特性を確保しながら、チップ面積のオーバーヘッドを最小化させることができる。
【００５６】
図８Ａ及び図８Ｂを参照すれば、基板１００上に、第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂを横切る第１及び第２ゲート構造体ＧＳ１、ＧＳ２が各々形成される。第１ゲート構造体ＧＳ１の各々は基板１００上に順に積層された第１ゲート誘電パターンＧＤ１及び第１ゲート電極ＧＥ１を含む。第２ゲート構造体ＧＳ２の各々は基板１００上に順に積層された第２ゲート誘電パターンＧＤ２及び第２ゲート電極ＧＥ２を含む。一実施形態によれば、第１及び第２ゲート構造体ＧＳ１、ＧＳ２を形成することは、開口部を有する第１層間絶縁膜１７０を形成することと、開口部内にゲート誘電膜及びゲート電極膜を順に形成することと、を含む。他の実施形態によれば、第１及び第２ゲート構造体ＧＳ１、ＧＳ２を形成することは、基板１００上に順に積層されたゲート誘電膜及びゲート電極膜をパターニングすることを含む。
【００５７】
この場合、第１層間絶縁膜１７０は第１及び第２ゲート構造体ＧＳ１、ＧＳ２を形成した後に、形成される。第１及び第２ゲート誘電パターンＧＤ１、ＧＤ２は、シリコン酸化膜、シリコン酸化窒化膜を含むか、或いはシリコン酸化膜より誘電常数が高い高誘電膜を含む。第１及び第２ゲート電極ＧＥ１、ＧＥ２は、ドーピングされた半導体、金属、導電性金属窒化物の中で少なくとも１つを含む。第１層間絶縁膜１７０は、一例として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化物の中で少なくとも１つを含む。図示しなかったが、第１及び第２ゲート構造体ＧＳ１、ＧＳ２の各々の両側壁上にゲートスペーサが形成される。
【００５８】
第１ゲート構造体ＧＳ１の各々の両側の第１活性パターンＡＰ１ｂ上に第１ソース／ドレイン領域が形成され、第２ゲート構造体ＧＳ２の各々の両側の第２活性パターンＡＰ２ｂ上に第２ソース／ドレイン領域が形成される。ここで、第１ゲート構造体ＧＳ１及び第１ソース／ドレイン領域は、図１Ａ及び図１Ｂで説明したセルアレイのメモリセルトランジスタを構成する。そして、第１ゲート構造体ＧＳ１の各々の下に配置される第１活性フィンＡＦ１は、メモリセルトランジスタのチャンネル領域に該当する。また、第２ゲート構造体ＧＳ２及び第２ソース／ドレイン領域は、図１Ａ及び図１Ｂで説明した周辺回路の周辺回路トランジスタを構成する。そして、第２ゲート構造体ＧＳ２の各々の下に配置される第２活性フィンＡＦ２は、周辺回路トランジスタのチャンネル領域に該当する。
【００５９】
以後、第１ソース／ドレイン領域に電圧を印加するための第１コンタクトＣＴ１及び第２ソース／ドレイン領域に電圧を印加するための第２コンタクトＣＴ２が形成される。第１及び第２コンタクトＣＴ１、ＣＴ２は第１及び第２ゲート構造体ＧＳ１、ＧＳ２の上面を覆う第２層間絶縁膜１８０内に形成される。第２層間絶縁膜１８０は一例として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化物の中で少なくとも１つを含む。
【００６０】
本発明の概念によれば、第３領域Ｒ３を最小限の幅を有するように形成することによって、上述した第１及び第２ゲート構造体ＧＳ１、ＧＳ２を形成する過程で、第３領域Ｒ３にダミーパターン（即ち、ダミーゲート構造体）を形成することを省略できる。即ち、第３領域Ｒ３で、基板１００と第１層間絶縁膜１７０との間にダミーパターンが介在されなくともよい。
【００６１】
図８Ａ及び図８Ｂを再び参照して、本発明の一実施形態による半導体素子に対して説明する。
図８Ａ及び図８Ｂを参照すれば、基板１００は第１乃至第３領域Ｒ１〜Ｒ３を含む。第１領域Ｒ１と第２領域Ｒ２とは互いに離隔され、第３領域Ｒ３は第１領域Ｒ１と第２領域Ｒ２との間に介在されている。基板１００は半導体物質を含む。この場合、基板１００は半導体基板又はエピタキシァル層である。一例として、基板１００は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、及びシリコンゲルマニウムの中で少なくとも１つを含む。
【００６２】
一実施形態によれば、第１領域Ｒ１はデータを格納するための複数のメモリセルが配置されるセルアレイ領域である。一例として、第１領域Ｒ１には６つのトランジスタで構成された複数の６Ｔ  ＳＲＡＭＳＲＡＭセル、又は８つのトランジスタで構成された８Ｔ  ＳＲＡＭセルが配置されている。しかし、本発明の概念がこれに制限されるものではない。第２領域Ｒ２は周辺回路が配置される周辺回路領域の一部分である。一例として、第２領域Ｒ２はカラムデコーダ又は感知増幅器（Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）が配置される領域である。即ち、第２領域Ｒ２には第１領域Ｒ１のメモリセルトランジスタと電気的に連結される周辺回路トランジスタが配置されている。第３領域Ｒ３は、第１及び第２領域Ｒ１、Ｒ２のトランジスタが駆動される時、第１及び第２領域Ｒ１、Ｒ２のトランジスタが互いに干渉を受けないようにするために必要である離隔距離を確保するためのバッファ領域に該当する。
【００６３】
第１領域Ｒ１の基板１００上に、基板１００から突出された第１活性パターンＡＰ１ｂが配置されている。第１活性パターンＡＰ１ｂは第１方向Ｄ１に延長されるライン形状を有し、第２方向Ｄ２に互いに離隔される。第２領域Ｒ２の基板１００上に基板１００から突出された第２活性パターンＡＰ２ｂが配置されている。第２活性パターンＡＰ２ｂは第１方向Ｄ１に延長されるライン形状を有し、第２方向Ｄ２に互いに離隔される。一実施形態によれば、第２方向Ｄ２に沿う第１活性パターンＡＰ１ｂ間の距離は、第２方向Ｄ２に沿う第２活性パターンＡＰ２ｂ間の距離と互いに異なる。一例として、第２方向Ｄ２に互いに隣接する第１活性パターンＡＰ１ｂ間の距離は第１距離ｄ１を有し、第２方向Ｄ２に互いに隣接する第２活性パターンＡＰ２ｂ間の距離は第１距離ｄ１より大きい第２距離ｄ２を有する。第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂは第３領域Ｒ３を介して第１方向Ｄ１に互いに離隔される。
【００６４】
一方、第３領域Ｒ３は第１及び第２領域Ｒ１、Ｒ２間の基板１００に提供される第２トレンチＴ２によって定義される。即ち、第３領域Ｒ３の基板１００の上面は第１及び第２領域Ｒ１、Ｒ２の基板１００の上面より低いレベルに位置する。一実施形態によれば、第１活性パターンＡＰ１ｂは、第１領域Ｒ１と第３領域Ｒ３との境界で第２方向Ｄ２に沿って整列される側壁を有する。ここで、第１領域Ｒ１と第３領域Ｒ３との境界は、一端から見た時、第１領域Ｒ１の基板１００の上面と第１領域Ｒ１に隣接する第２トレンチＴ２の側壁とが接する地点で定義される。また、第２活性パターンＡＰ２ｂは、第２領域Ｒ２と第３領域Ｒ３との境界で第２方向Ｄ２に沿って整列される側壁を有する。ここで、第２領域Ｒ２と第３領域Ｒ３との境界は、一端から見た時、第２領域Ｒ２の基板１００の上面と第２領域Ｒ２に隣接する第２トレンチＴ２の側壁とが接する地点で定義される。
【００６５】
互いに対向する第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの側壁間の距離ｄａｐは第１方向Ｄ１に沿う第３領域Ｒ３の幅を定義する。これに加えて、互いに対向する第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの側壁間の距離ｄａｐは第２トレンチＴ２の第１方向Ｄ１に沿う幅と実質的に同一である。即ち、第２トレンチＴ２の第１方向Ｄ１に沿う幅は第１方向Ｄ１に沿う第３領域Ｒ３の幅を定義する。一方、第２トレンチＴ２は、図示されたものと異なり、下面に行くほど、その幅が狭くなる側壁プロフィールを有する。この場合、第２トレンチＴ２の幅はその幅の値が最大である幅によって定義される。このような第３領域Ｒ３の幅は、第１及び第２領域Ｒ１、Ｒ２のトランジスタが相互間に干渉を受けなく駆動されることができる最小距離として設計される。
【００６６】
基板１００上に素子分離パターンＳＴが配置される。第１領域Ｒ１の素子分離パターンＳＴは第１活性パターンＡＰ１ｂの上部を露出する。第２領域Ｒ２の素子分離パターンＳＴは第２活性パターンＡＰ２ｂの上部を露出する。ここで、素子分離パターンＳＴによって露出される第１及び第２活性パターンＡＰ１ｂ、ＡＰ２ｂの上部は各々第１活性フィンＡＦ１、及び第２活性フィンＡＦ２によって定義される。第３領域Ｒ３の素子分離パターンＳＴは第２トレンチＴ２を満たす。
【００６７】
第１領域Ｒ１の基板１００上に、第１活性パターンＡＰ１ｂを横切る第１ゲート構造体ＧＳ１が配置され、第２領域Ｒ２の基板１００上に第２活性パターンＡＰ２ｂを横切る第２ゲート構造体ＧＳ２が配置されている。第１ゲート構造体ＧＳ１の各々は、第１活性パターンＡＰ１ｂの上面及び側壁を覆う第１ゲート誘電パターンＧＤ１及び第１ゲート誘電パターンＧＤ１上の第１ゲート電極ＧＥ１を含む。このような第１ゲート誘電パターンＧＤ１及び第１ゲート電極ＧＥ１は第２方向Ｄ２に延長される。第２ゲート構造体ＧＳ２の各々は、第２活性パターンＡＰ２ｂの上面及び側壁を覆う第２ゲート誘電パターンＧＤ２及び第２ゲート誘電パターンＧＤ２上の第２ゲート電極ＧＥ２を含む。このような第２ゲート誘電パターンＧＤ２及び第２ゲート電極ＧＥ２は第２方向Ｄ２に延長される。第１及び第２ゲート誘電パターンＧＤ１、ＧＤ２は、シリコン酸化膜、シリコン酸化窒化膜を含むか、或いはシリコン酸化膜より誘電常数が高い高誘電膜を含む。第１及び第２ゲート電極ＧＥ１、ＧＥ２は、ドーピングされた半導体、金属、導電性金属窒化物の中で少なくとも１つを含む。図示しなかったが、第１及び第２ゲート構造体ＧＳ１、ＧＳ２の各々の両側壁上にゲートスペーサが配置されてもよい。
【００６８】
第１ゲート構造体ＧＳ１の各々の両側の第１活性パターンＡＰ１ｂ上に第１ソース／ドレイン領域が配置され、第２ゲート構造体ＧＳ２の各々の両側の第２活性パターンＡＰ２ｂ上に第２ソース／ドレイン領域が配置されている。ここで、第１ゲート構造体ＧＳ１及び第１ソース／ドレイン領域は、セルアレイのメモリセルトランジスタを構成する。そして、第１ゲート構造体ＧＳ１の各々の下に配置される第１活性フィンＡＦ１は、メモリセルトランジスタのチャンネル領域に該当する。また、第２ゲート構造体ＧＳ２及び第２ソース／ドレイン領域は、周辺回路の周辺回路トランジスタを構成する。そして、第２ゲート構造体ＧＳ２の各々の下に配置される第２活性フィンＡＦ２は、周辺回路トランジスタのチャンネル領域に該当する。
【００６９】
基板１００上に第１層間絶縁膜１７０が配置されている。第１層間絶縁膜１７０は第１及び第２ゲート構造体ＧＳ１、ＧＳ２の側壁を覆う。第１層間絶縁膜１７０上に第２層間絶縁膜１８０が配置される。第２層間絶縁膜１８０は第１及び第２ゲート構造体ＧＳ１、ＧＳ２の上面を覆う。第１及び第２層間絶縁膜１７０、１８０は各々シリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化物の中で少なくとも１つを含む。第２層間絶縁膜１８０内に第１ソース／ドレイン領域に電圧を印加するための第１コンタクトＣＴ１及び第２ソース／ドレイン領域に電圧を印加するための第２コンタクトＣＴ２が配置されている。
【００７０】
図１０は本発明の実施形態によって形成された半導体素子を含む電子システムのブロック図である。
図１０を参照すれば、本発明の実施形態による電子システム１１００はコントローラ１１１０、入出力装置１１２０、Ｉ／Ｏ、記憶装置（ｍｅｍｏｒｙｄｅｖｉｃｅ）１１３０、インターフェイス１１４０及びバス１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０はバス１１５０を介して互いに結合される。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。
【００７１】
コントローラ１１１０はマイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれと類似な機能を遂行できる論理素子の中で少なくとも１つを含む。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレイ装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバ等を含む。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上させるための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭ等をさらに含む。本発明の実施形態による半導体素子は記憶装置１１３０内に提供されるか、或いはコントローラ１１１０、入出力装置１１２０、Ｉ／Ｏ等の一部として提供される。
【００７２】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤ（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用されることができる。
【００７３】
電子システム（図１０の１１００）は多様な電子機器の電子制御装置に適用されることができる。図１１は電子システム（図１０の１１００）がモバイルフォン１２００に適用される例を図示する。その他に、電子システム（図１０の１１００）は携帯用ノートブック型コンピュータ、ＭＰ３プレーヤ、ナビゲーション（Ｎａｖｉｇａｔｉｏｎ）、固相ディスク（Ｓｏｌｉｄ  ｓｔａｔｅ  ｄｉｓｋ；ＳＳＤ）、自動車又は家電製品（Ｈｏｕｓｅｈｏｌｄ  ａｐｐｌｉａｎｃｅｓ）に適用されることができる。
【００７４】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形せず、他の具体的な形態に実施できることを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【符号の説明】
【００７５】
１００  基板
１１０  下部マスク膜
１２０  上部マスク膜
１２５  ハードマスク膜
１３０  犠牲膜
１３２  第１犠牲パターン
１３４  第２犠牲パターン
１４２  第１フォトレジストパターン
１４４  第２フォトレジストパターン
１５２  第１スペーサ
１５４  第２スペーサ
ＡＦ１  第１活性フィン
ＡＦ２  第２活性フィン
ＡＰ１ａ  第１予備活性パターン
ＡＰ２ａ  第２予備活性パターン
ＳＴ  素子分離パターン
Ｔ１  第１トレンチ
Ｔ２  第２トレンチ
【図１Ａ】
0006677464.tif 000002
【図１Ｂ】
0006677464.tif 000003
【図２Ａ】
0006677464.tif 000004
【図２Ｂ】
0006677464.tif 000005
【図３Ａ】
0006677464.tif 000006
【図３Ｂ】
0006677464.tif 000007
【図４Ａ】
0006677464.tif 000008
【図４Ｂ】
0006677464.tif 000009
【図５Ａ】
0006677464.tif 000010
【図５Ｂ】
0006677464.tif 000011
【図６Ａ】
0006677464.tif 000012
【図６Ｂ】
0006677464.tif 000013
【図７Ａ】
0006677464.tif 000014
【図７Ｂ】
0006677464.tif 000015
【図８Ａ】
0006677464.tif 000016
【図８Ｂ】
0006677464.tif 000017
【図９Ａ】
0006677464.tif 000018
【図９Ｂ】
0006677464.tif 000019
【図１０】
0006677464.tif 000020
【図１１】
0006677464.tif 000021