(57)【特許請求の範囲】
【請求項１】
アイソクロナス受信機システムであって、
伝送線路からデータ信号を受信し、前記データ信号をＳＦＱ信号に変換するように構成された単一磁束量子（ＳＦＱ）受信機と、
前記ＳＦＱ信号をレシプロカル量子論理（ＲＱＬ）信号に変換し、前記ＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムと
を備えるアイソクロナス受信機システム。
【請求項２】
前記変換器システムは、
前記ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個のそれぞれの位相の各々において複数のＳＦＱ信号をサンプリングして、複数のＲＱＬ位相信号をそれぞれ生成するように構成された複数のＳＦＱ−ＲＱＬ変換器と、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号のサンプリング位相と整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と
を含む、請求項１に記載のアイソクロナス受信機システム。
【請求項３】
前記デジタル論理回路は、
前記複数のＲＱＬ位相信号の各々を位相整合および遅延させるように構成されたアライメント論理段と、
少なくとも１つのＲＱＬパルスを前記ＡＣクロック信号のサンプリング位相に整合させ、前記ＲＱＬ出力信号を供給するように構成されたセレクタ論理段と
を含む、請求項２に記載のアイソクロナス受信機システム。
【請求項４】
前記アライメント論理段は、前記複数のＲＱＬ位相信号の各々を位相整合および遅延させ、かつ遅延された前記複数のＲＱＬ位相信号を、少なくとも１組の遅延されたＲＱＬ位相信号に分割するように構成された複数のジョセフソン伝送線路（ＪＴＬ）遅延素子を含む、請求項３に記載のアイソクロナス受信機システム。
【請求項５】
前記複数のＪＴＬ遅延素子は、複数の遅延経路の各々に配置され、前記アライメント論理段は、前記複数のＲＱＬ位相信号のうちの少なくとも１つの各々を前記複数の遅延経路のうちの２つ以上に分割することに基づいて、前記複数のＲＱＬ位相信号よりも多い複数の遅延経路を含み、前記複数の遅延経路が、それぞれ前記ＡＣクロック信号の単一の周期のそれぞれの位相、および前記ＡＣクロック信号の次の周期の一部の少なくとも１つの位相に関連付けられる、請求項４に記載のアイソクロナス受信機システム。
【請求項６】
前記複数の遅延経路は、位相関係において連続する前記複数の遅延経路にそれぞれ関連するＡＣクロック信号の位相間の位相ウィンドウにおいて、前記複数のＳＦＱ−ＲＱＬ変換器にそれぞれ到着する複数のＳＦＱパルスに基づいて、位相関係において連続する前記複数の遅延経路のうちのそれぞれの組の遅延経路の各々において単一ビットのデータに関連する複数のＲＱＬパルスを伝播するように構成されており、
前記デジタル論理回路は、前記ＡＣクロック信号に関して位相関係が連続している前記複数の遅延経路の一連の対に提供されている前記単一ビットのデータに関して前記ＲＱＬ出力信号の位相整合を提供するか、あるいは、前記ＡＣクロック信号に関して位相関係が連続している前記複数の遅延経路のうちの次または前の１つにドリフトする前記単一ビットのデータに関して前記ＲＱＬ出力信号の位相整合を提供するように構成されている、請求項５に記載のアイソクロナス受信機システム。
【請求項７】
アライメント信号を受信し、前記アライメント信号およびそれぞれの遅延された複数のＲＱＬ位相信号のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成するように構成された制御論理段と、
前記少なくとも１つのトリガ信号に応答して、前記少なくとも１つのＲＱＬパルスをラッチするように構成された波形解析論理段と
をさらに備える、請求項３に記載のアイソクロナス受信機システム。
【請求項８】
前記波形解析論理段は、前記少なくとも１つのトリガ信号に応答して、１組の遅延されたＲＱＬ位相信号に関連する少なくとも１つのＲＱＬパルスをラッチするように構成された複数のラッチを含む、請求項７に記載のアイソクロナス受信機システム。
【請求項９】
前記セレクタ論理段は、少なくとも１つのラッチされたＲＱＬパルスおよび１組の遅延されたＲＱＬ位相信号に対して一連の論理演算を提供して、前記ＡＣクロック信号のサンプリング位相に整合された前記ＲＱＬ出力信号を生成するように構成された複数のセレクタ論理ゲートを含む、請求項７に記載のアイソクロナス受信機システム。
【請求項１０】
前記アイソクロナス受信機システムは、バス上に複数のＲＱＬ出力信号を生成するように構成された複数のアイソクロナス受信機システムのうちの第１のアイソクロナス受信機システムであり、前記アイソクロナス受信機システムは、前記バス上の前記複数のＲＱＬ出力信号を位相整合させるように構成されたそれぞれの複数の先入れ先出し（ＦＩＦＯ）バッファをさらに備える、請求項１に記載のアイソクロナス受信機システム。
【請求項１１】
請求項１に記載のアイソクロナス受信機システムを備えるＲＱＬチップ間伝送システムであって、
ＲＱＬ入力信号を前記データ信号に変換するように構成された送信機システムと、
前記データ信号を前記アイソクロナス受信機システムに送信するための伝送線路と
をさらに備える、ＲＱＬチップ間伝送システム。
【請求項１２】
伝送線路からデータ信号をアイソクロナスに受信するための方法であって、
受信機システムの単一磁束量子（ＳＦＱ）受信機にＤＣ電流を供給して、前記データ信号をＳＦＱ信号に変換すること、
前記ＳＦＱ信号を複数のＳＦＱ信号に分割すること、
ＡＣクロック信号を前記受信機システムのＳＦＱ−レシプロカル量子論理（ＲＱＬ）変換器システムに供給して、前記複数のＳＦＱ信号を、前記ＡＣクロック信号の複数の位相にそれぞれ関連する複数のＲＱＬ位相信号にそれぞれ変換すること、
デジタル論理回路を介して前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成し、前記ＲＱＬ出力信号を前記ＡＣクロック信号のサンプリング位相に位相整合させること
を含む方法。
【請求項１３】
前記ＲＱＬ出力信号を生成することは、
複数のジョセフソン伝送線路（ＪＴＬ）遅延素子を介して、前記複数のＲＱＬ位相信号の各々を位相整合および遅延させること、
アライメント信号およびそれぞれの遅延された複数のＲＱＬ位相信号のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成すること、
前記少なくとも１つのトリガ信号に応答して、前記少なくとも１つのＲＱＬパルスをラッチすること、
前記少なくとも１つのＲＱＬパルスを前記ＡＣクロック信号のサンプリング位相に整合させ、前記ＲＱＬ出力信号を供給すること
を含む、請求項１２に記載の方法。
【請求項１４】
前記複数のＲＱＬ位相信号の各々を位相整合および遅延させることは、それぞれの複数の遅延経路の各々において前記複数のＲＱＬ位相信号の各々を位相整合および遅延させることを含み、前記方法は、前記複数のＲＱＬ位相信号のうちの少なくとも１つを、前記複数の遅延経路のうちの２つ以上に分割して、前記複数の遅延経路が、それぞれ、前記ＡＣクロック信号の単一の周期のそれぞれの位相および前記ＡＣクロック信号の次の周期の一部の少なくとも１つの位相に関連付けられるようにすることをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記遅延された複数のＲＱＬ位相信号を、遅延されたＲＱＬ位相信号の第１のセット、遅延されたＲＱＬ位相信号の第２のセット、および遅延されたＲＱＬ位相信号の第３のセットに分割することをさらに含み、
前記少なくとも１つのトリガ信号を生成することは、前記アライメント信号および前記遅延されたＲＱＬ位相信号の第１のセットに基づいて前記少なくとも１つのトリガ信号を生成することを含み、
前記少なくとも１つのＲＱＬパルスをラッチすることは、前記少なくとも１つのトリガ信号および前記遅延されたＲＱＬ位相信号の第２のセットに応答して、前記少なくとも１つのＲＱＬパルスをラッチすることを含み、
前記少なくとも１つのＲＱＬパルスを整合させることは、前記少なくとも１つのラッチされたＲＱＬパルスおよび前記遅延されたＲＱＬ位相信号の第３のセットに対して一連の論理演算を提供して、前記ＡＣクロック信号のサンプリング位相に整合された前記ＲＱＬ出力信号を生成することを含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に古典的および量子コンピューティングシステムに関し、より具体的には超伝導アイソクロナス受信機システムに関する。
【背景技術】
【０００２】
コンピュータシステムは通常、別個のチップ、別個のプリント回路基板、および／または別個のコンピュータシステム間の通信を実施する。チップ間または他のタイプの（例えばバスを介した）通信を適切に実施するために、クロック信号を使用して送信機および受信機が適切にタイミングを合わせて送信データを適切にサンプリングすることができ、その結果、受信機はデータを適切に受信し、処理することができる。しかしながら、クロック信号は複数のソースから生成されるか、またはチップ間通信システムを介して送信され得るので、データの送信および受信のために実装されるクロック信号は、未知または任意の位相関係を有す場合があり、これはアイソクロナス通信と呼ぶことができる。特定の種類の超伝導論理回路（例えば、レシプロカル量子論理回路、またはＲＱＬ）などの特定の種類の通信は、クロック信号を電源として実装し、したがって関連するＡＣクロック信号によるクロック回復の可能性を排除する。
【発明の概要】
【０００３】
一例は、アイソクロナス受信機システムを含む。システムは、伝送線路からデータ信号を受信し、データ信号をＳＦＱ信号に変換するように構成された単一磁束量子（single flux quantum：ＳＦＱ）受信機を含む。システムは、ＳＦＱ信号をレシプロカル量子論理（reciprocal quantum logic：ＲＱＬ）信号に変換し、ＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムも含む。
【０００４】
別の例は、伝送線路からデータ信号をアイソクロナスに（等時的に）受信するための方法を含む。方法は、受信機システムのＳＦＱ受信機にＤＣ電流を供給してデータ信号をＳＦＱ信号に変換すること、ＳＦＱ信号を複数のＳＦＱ信号に分割することを含む。方法は、受信機システムのＳＦＱ−ＲＱＬ変換器システム（SFQ to RQL converter system）にＡＣクロック信号を供給して、複数のＳＦＱ信号をそれぞれの複数のＲＱＬ位相信号に変換することも含み、複数のＲＱＬ位相信号は、ＡＣクロック信号の複数の位相にそれぞれ関連している。方法は、デジタル論理回路を介して複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成し、ＲＱＬ出力信号をＡＣクロック信号のサンプリング位相に位相整合させることをさらに含む。
【０００５】
他の例は、アイソクロナス超伝導チップ間伝送システムを含む。システムは、ＲＱＬ入力信号をデータ信号に変換するように構成された送信機システムと、送信機システムからのデータ信号を送信するための伝送線路とを含む。システムは、アイソクロナス受信機システムも含む。アイソクロナス受信機システムは、伝送線路からデータ信号を受信し、データ信号をＳＦＱ信号に変換するように構成されたＳＦＱ受信機を含む。アイソクロナス受信機システムは、ＳＦＱ信号をＲＱＬ信号に変換し、ＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムも含む。
【図面の簡単な説明】
【０００６】
【図１】アイソクロナス超伝導チップ間伝送システムの一例を示す図である。
【図２】ＳＦＱドライバの一例を示す図である。
【図３】変換器システムの一例を示す図である。
【図４】ＳＦＱ−ＲＱＬ変換器の一例を示す図である。
【図５】デジタル論理回路の例示的なダイアグラムを示す図である。
【図６】デジタル論理回路の一例を示す図である。
【図７】デジタル論理回路の別の例を示す図である。
【図８】デジタル論理回路のさらに別の例を示す図である。
【図９】デジタル論理回路のさらに別の例を示す図である。
【図１０】アイソクロナスバス受信機システムの一例を示す図である。
【図１１】伝送線路からデータ信号をアイソクロナスに受信する方法の一例を示す図である。
【発明を実施するための形態】
【０００７】
本開示は、一般に古典的および量子計算システムに関し、より具体的には超伝導アイソクロナスデータ受信機に関する。超伝導アイソクロナス受信機システムは、レシプロカル量子論理（ＲＱＬ）コンピュータシステムなどの様々な超伝導チップ間通信システムにおいて実装することができる。超伝導アイソクロナス受信機システムは、伝送線路からデータ信号を受信し、データ信号をＳＦＱ信号に変換するように構成された単一磁束量子（ＳＦＱ）受信機を含む。一例として、データ信号は、ＲＱＬ入力信号をＳＦＱ信号に変換し、かつＳＦＱ信号を、伝送線路を介して送信されるデータ信号に変換するように構成された伝送システムから生成されることができる。超伝導アイソクロナス受信機システムは、ＳＦＱ信号をＲＱＬ信号に変換し、アライメント信号に応答してＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムも含む。
【０００８】
一例として、変換器システムは、ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段を含むことができる。複数のＳＦＱ信号は、それぞれ複数のＳＦＱ−ＲＱＬ変換器に供給されることができ、複数のＳＦＱ−ＲＱＬ変換器は、ＡＣクロック信号が供給されて複数のＳＦＱ信号を複数のＲＱＬ位相信号に変換し、複数のＲＱＬ位相信号の各々は、（例えば、ＡＣクロック信号の一連の９０°位相に関連する）ＡＣクロック信号の別個のそれぞれの位相に関連している。したがって、ＳＦＱ信号のそれぞれのタイミングに基づいて、関連するＲＱＬパルスは、それぞれのＲＱＬ位相間のタイミングウィンドウに基づいたＲＱＬ位相信号のうちの少なくとも１つ上に提供されることができ、ＡＣクロック信号の１つの位相から隣接する位相（前または後）にドリフトすることができる。したがって、ＲＱＬ位相信号はデジタル論理回路に提供されることができ、デジタル論理回路は、ＲＱＬ位相信号に基づいて、かつ（例えば、ＲＱＬ位相信号のうちの少なくとも１つにおいてＲＱＬパルスをラッチするための）トリガを提供するように構成されたアライメント信号に応答して、ＡＣクロック信号のサンプリング位相と整合されたＲＱＬ出力信号を生成するように構成されている。したがって、ＲＱＬ出力信号は、ＡＣクロック信号の既知の位相に整合されて、それぞれのデータを提供することができる。
【０００９】
図１は、アイソクロナス超伝導チップ間伝送システム１０の一例を示す。アイソクロナス超伝導チップ間伝送システム１０は、様々なコンピュータシステムのうちの任意のものにおいて実装され、（例えば、レシプロカル量子論理（ＲＱＬ）通信システムにおける）超伝導データ伝送においてチップ間通信を提供することができる。アイソクロナス超伝導チップ間伝送システム１０は、通信されるデータの送信および受信に関連するクロック信号間の未知のまたは任意の位相関係に適応できる方法で、チップ間通信を提供するように実装されることができる。
【００１０】
アイソクロナス超伝導チップ間伝送システム１０は、伝送線路１６によって分離された送信機システム１２と受信機システム１４とを含む。送信機システム１２は、図１の例では信号ＲＱＬＩＮとして示されているＲＱＬ入力信号を受信し、信号ＲＱＬＩＮを、一連のデータパルスに対応するパルス信号ＰＬＳとして伝送線路１６を通じて受信機システム１４へ送信するように構成されている。送信機システム１２は、ＲＱＬ入力信号ＲＱＬＩＮを単一磁束量子（ＳＦＱ）信号に変換するように構成されたＲＱＬ−ＳＦＱ変換器１８を含む。一例として、ＲＱＬ−ＳＦＱ変換器１８は、図１の例では電流ＩＤＣとして示されているＤＣバイアス電流を供給するジョセフソン伝送線路（ＪＴＬ）として構成されることができ、したがって正のフラクソンが伝送されることを許容することができ、ＲＱＬ入力信号ＲＱＬＩＮに関連する、対応する負のフラクソン（例えば、反フラクソン）の伝送を拒絶することができる。一例として、電流ＩＤＣは、抵抗回路網とは対照的に、誘導回路網（例えば、誘導磁束シャトルループ）を介して生成されて、電力消費および発熱を実質的に軽減することができる。送信機システム１２は、得られたＳＦＱ信号を、伝送線路１６を介して送信されるパルス信号ＰＬＳに変換するように構成されたＳＦＱドライバ２０も含む。
【００１１】
図２は、ＳＦＱドライバ５０の一例を示す。ＳＦＱドライバ５０は、図１の例におけるＳＦＱドライバ２０に対応することができる。ＳＦＱドライバ５０は、ＪＴＬ段５２を通って出力ドライバ段５４に伝搬される信号ＳＦＱＴＸとして図２の例に示されている入力ＳＦＱ信号を受信するように構成されたＪＴＬ段５２を含む。具体的には、ＪＴＬ段５２は、ＳＦＱ信号ＳＦＱＴＸが伝搬する入力インダクタＬ１と、電流源５６により生成されたＤＣバイアス信号ＩＤＣに基づいてＳＦＱ信号ＳＦＱＴＸに関連するＳＦＱパルスに応答してトリガされる第１のジョセフソン接合Ｊ１とを含む。電流ＩＤＣは、インダクタＬＢＩＡＳを流れて、それぞれインダクタＬ２およびＬ３を介して第１のジョセフソン接合Ｊ１および第２のジョセフソン接合Ｊ２をバイアスし、その結果、第１のジョセフソン接合Ｊ１のトリガに応答してＳＦＱ信号ＳＦＱＴＸがインダクタＬ２およびＬ３を通って伝搬し、続いてジョセフソン接合Ｊ２をトリガしてＳＦＱ信号ＳＦＱＴＸを出力ドライバ段５４に供給する。
【００１２】
出力ドライバ段５４は、適切なインピーダンス整合を提供することによって、ＳＦＱ信号ＳＦＱＴＸに関連するＳＦＱパルスを、伝送線路１６を通じて伝送するためのパルス信号に変換するように構成されている。出力ドライバ段５４は、第１のインダクタＬＭ１と第２のインダクタＬＭ２とを含む。一例として、第１のインダクタおよび第２のインダクタは、矢印５８によって示されるように、それらの間に相互インダクタンスを有することができる（例えば、ｋ＝０．５）。ＳＦＱ信号ＳＦＱＴＸは、第１のインダクタＬＭ１および第２のインダクタＬＭ２の両方を通して供給される。第１のインダクタＬＭ１を介して供給されるＳＦＱ信号ＳＦＱＴＸの部分は、抵抗Ｒ１を介して接地にシャントされ、第２のインダクタＬＭ２を介して供給されるＳＦＱ信号ＳＦＱＴＸの部分は、抵抗Ｒ２を介して出力６０に供給される。ＳＦＱ信号ＳＦＱＴＸの第３の部分は、抵抗Ｒ３を介して出力６０に供給され、従ってＳＦＱ信号ＳＦＱＴＸの第２の部分と結合して、図１の例におけるパルス信号ＲＸとして伝送線路１６を介して送信されるパルス信号ＰＬＳＴＸを生成する。インダクタＬＭ１、ＬＭ２と、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値との組み合わせにより、出力６０の伝送線路１６のインピーダンスとの十分なインピーダンス整合が得られる（例えば、約２０Ω）。
【００１３】
図１の例に戻って参照すると、パルス信号ＰＬＳは受信機システム１４に供給される。受信機システム１４は、受信されたパルス信号ＰＬＳをＳＦＱ信号に変換し戻すように構成されているＳＦＱ受信機２２を含む。一例として、ＳＦＱ受信機２２は、図１の例では電流ＩＤＣとして示されている、ＤＣバイアス電流を供給するＪＴＬとして構成されることができる。したがって、ＳＦＱ受信機２２は、パルス信号ＰＬＳに応答した少なくとも１つのジョセフソン接合のトリガに基づき、かつ電流ＩＤＣに基づいて、受信されたパルス信号ＰＬＳをＳＦＱ信号に変換する（例えば、パルス信号ＰＬＳが供給されるＳＦＱ受信機２２の入力におけるアンダーダンプジョセフソン接合）。したがって、ＳＦＱ信号は、本明細書でさらに詳細に説明するように、ＡＣクロック信号ＣＬＫおよびアライメント信号ＡＬＧＮに基づいてＳＦＱ信号をＲＱＬ出力信号ＲＱＬＯＵＴに変換するように構成された変換器システム２４に提供される。
【００１４】
一例として、変換器システム２４は、ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されることができ、複数のＳＦＱ信号の各々は、複数のＳＦＱ−ＲＱＬ変換器にそれぞれ提供され、ＳＦＱ−ＲＱＬ変換器は、ＡＣクロック信号ＣＬＫに基づいて、複数のＳＦＱ信号を複数のＲＱＬ位相信号に変換するように構成されている。したがって、ＲＱＬ位相信号の各々は、（例えば、ＡＣクロック信号の一連の９０°位相に関連する）ＡＣクロック信号の別個のそれぞれの位相と関連付けられることができる。したがって、ＳＦＱ信号のそれぞれのタイミングに基づいて、ＳＦＱパルスは、それぞれのＲＱＬ位相間のタイミングウィンドウに基づいてＲＱＬ位相信号のうちの少なくとも一つ上に供給されることができ、ＡＣクロック信号の１つの位相から隣接する位相（前または後）にドリフトすることができる。従って、変換器システム２４は、ＲＱＬ位相信号にデジタル論理演算を実行して、ＲＱＬ位相信号に基づいて、かつアライメント信号ＡＬＧＮに応答して、ＡＣクロック信号ＣＬＫのサンプリング位相と整合されたＲＱＬ出力信号ＲＱＬＯＵＴを生成することができる。従って、ＲＱＬ出力信号ＲＱＬＯＵＴは、ＡＣクロック信号ＣＬＫの既知の位相に整合されることができる。結果として、受信機システム１４は、例えば関連するクロック分配回路における時間的に変化するスキュー、クロックの負荷の動的な変化、および／または熱雑音に基づいて、ＲＱＬ入力信号ＲＱＬＩＮに関連するクロック信号とＲＱＬ出力信号ＲＱＬＯＵＴとの間の未知の及び／又は任意の位相関係に適応することができる。
【００１５】
図３は、変換器システム１００の一例を示す。変換器システム１００は、図１の例における変換器システム２４に対応することができ、したがって、伝送線路１６から受信したパルス信号ＰＬＳに関連するようなＳＦＱ信号ＳＦＱＲＸをＲＱＬ出力信号ＲＱＬＯＵＴに変換するように構成されることができる。
【００１６】
変換器システム１００は、ＳＦＱ信号ＳＦＱＲＸを複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段１０２を含み、複数のＳＦＱ信号は、図３の例ではＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４として示されている。図３の例では４つであるＳＦＱ信号の数は、ＡＣクロック信号ＣＬＫの所与の周期内のサンプリング回数に対応することができる。例えば、ＡＣクロック信号ＣＬＫは、９０°位相がずれている同相成分および直交位相成分を含む直交クロック信号であってよく、したがって所与の周期の各９０°増分で４つの別個のサンプル時間を提供する。ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４の各々は、別個のそれぞれのＳＦＱ−ＲＱＬ変換器１０４に供給される。ＳＦＱ−ＲＱＬ変換器１０４の各々は、複数の位相のうちの特定のそれぞれの１つに対応するＡＣクロック信号ＣＬＫへのそれぞれの誘導結合を備えることができる。
【００１７】
図３の例では、ＳＦＱ−ＲＱＬ変換器１０４のうちの第１のものは、ＡＣクロック信号ＣＬＫの周期の０°位相に関連付けられることができ、ＳＦＱ−ＲＱＬ変換器１０４のうちの第２のものは、ＡＣクロック信号ＣＬＫの周期の９０°位相に関連付けられることができる。同様に、ＳＦＱ−ＲＱＬ変換器１０４のうちの第３のものは、ＡＣクロック信号ＣＬＫの周期の１８０°位相に関連付けられることができ、ＳＦＱ−ＲＱＬ変換器１０４のうちの第４のものは、ＡＣクロック信号ＣＬＫの周期の２７０°位相に関連付けられることができる。したがって、ＳＦＱ−ＲＱＬ変換器１０４の各々は、図３の例ではそれぞれＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０として示されているＲＱＬ位相信号を生成するように構成されている。したがって、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々は、ＡＣクロック信号ＣＬＫのサンプリング時間位相に対するそれぞれのＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４の到着のタイミングに応じて、関連するフラクソン（例えば、および後続の反フラクソン）を含むことも、含まないこともできる。例えば、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４が、ＡＣクロック信号ＲＱＬの所与の周期に関して約１２０°において関連するＳＦＱパルスを有する場合、ＲＱＬ位相信号ＲＱＬ９０およびＲＱＬ１８０は、それぞれフラクソン／反フラクソン対を含むことができる。したがって、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの少なくとも１つは、ＳＦＱ信号ＳＦＱＲＸに関連付けられたＳＦＱパルスに対応するフラクソン／反フラクソン対を含むことができる。
【００１８】
一例として、正弦波ＡＣクロックＣＬＫは、約１８０度にわたって正の振幅を有することができる。例えば、様々な製造要因および設計要件に応じて、変換器システム１００は、これら１８０°のサブセット、典型的には約１２０°に対するＳＦＱ信号ＳＦＱＲＸの入力パルスを受け入れることができる。９０°間隔で配置されたＳＦＱ−ＲＱＬ変換器１０４のうちの２つの間のオーバーラップの量は、ＡＣクロック信号ＣＬＫが実際の所望の間隔（度）にどれだけ近いか、熱雑音、および受信機ウィンドウがどれだけ広いかを含む、いくつかの要因に依存し得る。したがって、ＳＦＱ−ＲＱＬ変換器１０４は、ＡＣクロック信号ＣＬＫのサンプリング時間位相に対するそれぞれのＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４の到着のタイミングに関して前述したように、ある程度の量のオーバーラップを有するように設計され得る。そうでなければ、ＳＦＱ−ＲＱＬ変換器１０４のいずれもが、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４をサンプリングしないので、ＲＱＬ出力信号ＲＱＬＯＵＴが回復されないことが起こり得る。しかしながら、前述のように、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４は、２つ以上のＳＦＱ−ＲＱＬ変換器１０４においてサンプリングされて、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４の到着の相対時間に基づいてＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０を提供することができる。例えば、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４のそれぞれを検出可能なＳＦＱ−ＲＱＬ変換器１０４の最大数を変数「ＭＡＸ」と定義する場合、変数「Ｍ」を以下のように設定することができる。
【００１９】
Ｍ＝ＭＡＸ−１（式１）
通常、Ｍ＝１であるので、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４に関連するＳＦＱパルスは、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４の到着のタイミングに応じて、ＳＦＱ−ＲＱＬ変換器１０４のうちの１つまたは２つによって受信される。しかしながら、４より大きいＡＣクロック信号ＣＬＫの周期のオーバーサンプリング係数に対して、Ｍは１より大きい値を有することができる。
【００２０】
図４は、ＳＦＱ−ＲＱＬ変換器１２０の一例を示す。ＳＦＱ−ＲＱＬ変換器１２０は、図３の例におけるＳＦＱ−ＲＱＬ変換器１０４のうちの任意の１つに対応することができ、したがってＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４のそれぞれに対応する入力ＳＦＱ信号ＳＦＱＮの到着とＡＣクロック信号ＣＬＫのそれぞれのサンプリング位相（例えば、それぞれ０°、９０°、１８０°、および２７０°）との間の相対的なタイミングに応じて、フラクソン／反フラクソン対を有するかまたは有しないＲＱＬ位相信号を生成するように構成され得る。
【００２１】
ＳＦＱ−ＲＱＬ変換器１２０は、第１の入力ＪＴＬ段１２２および第２の入力ＪＴＬ段１２４を含む。第１の入力ＪＴＬ段１２２は、入力ＳＦＱパルスＳＦＱＮを受け取り、入力ＳＦＱパルスＳＦＱＮを出力ＪＴＬ段１２６に伝搬するように構成されている。第１の入力ＪＴＬ段１２２は、ＳＦＱパルスＳＦＱＮが伝播する入力インダクタＬ１と、電流源１２８により生成されたＤＣバイアス信号ＩＤＣに基づいてＳＦＱパルスＳＦＱＮに応答してトリガされる第１のジョセフソン接合Ｊ１とを含む。電流ＩＤＣは、第１のバイアスインダクタＬＢＩＡＳ１を流れて、第１のジョセフソン接合Ｊ１および第２のジョセフソン接合Ｊ２をそれぞれインダクタＬ２およびＬ３を介してバイアスし、その結果、ＳＦＱパルスＳＦＱＮが、第１のジョセフソン接合Ｊ１のトリガに応答してインダクタＬ２およびＬ３を通って伝搬し、続いてジョセフソン接合Ｊ２をトリガして、インダクタＬ４を介してＳＦＱパルスＳＦＱＮを出力ドライバ段１２６に供給する。
【００２２】
第２の入力ＪＴＬ段１２４は、第１の入力ＪＴＬ段１２２に関して実質的に同様に構成されている。特に、第２の入力ＪＴＬ段１２４は、（例えば、同じ電流源１２８からの）電流源１３０により生成され、第２バイアスインダクタＬＢＩＡＳ２と、インダクタＬ５およびＬ６とを流れるＤＣバイアス電流ＩＤＣに関して互いに反対側に配置された一対のジョセフソン接合Ｊ３およびＪ４を含む。しかしながら、第２の入力ＪＴＬ段１２４は、接地されたインダクタＬ７も含み、その結果、第２の入力ＪＴＬ段１２４が、ＳＦＱパルスＳＦＱＮに対応するフラクソンに応答して反フラクソンを生成する。したがって、ＳＦＱパルスＳＦＱＮが第１の入力ＪＴＬ段１２２に供給されるのに応答して、第２の入力ＪＴＬ段１２４は、対応する反フラクソンを生成してＲＱＬ信号ＲＱＬＮを出力ＪＴＬ段１２６に供給する。
【００２３】
出力ＪＴＬ段１２６は、第１の入力ＪＴＬ段１２２および第２の入力ＪＴＬ段１２４と実質的に同様に配置されている。出力ＪＴＬ段１２６は、ＲＱＬ信号ＲＱＬＮが伝搬する入力インダクタＬ８と、バイアス電流源１３２およびそれぞれのインダクタＬ９およびＬ１０に関して互いに反対側に配置された一対のジョセフソン接合Ｊ５およびＪ６とを含む。しかし、バイアス電流源１３２は、ＡＣクロック信号ＣＬＫに関連する特定のそれぞれのサンプリング位相に関連するＡＣ電流源として構成されている。図４の例では、ＡＣ電流は、バイアスインダクタＬＢＩＡＳ３を介して供給される信号ＣＬＫＹとして示されており、ここで、ＹはＡＣクロック信号ＣＬＫのサンプリング位相の所与の１つに対応する（例えば、それぞれ０°、９０°、１８０°、および２７０°）。したがって、ＲＱＬ信号ＲＱＬＮが、（例えば、インダクタＬ８およびＬ９に磁気エネルギーを供給することに基づいて）ＡＣクロック信号ＣＬＫＹのそれぞれの位相とほぼ時間的に整合して到着する場合、ＲＱＬ信号ＲＱＬＮは、ジョセフソン接合Ｊ５およびＪ６のトリガを介して、ＲＱＬ出力信号ＲＱＬＹとして出力ＪＴＬ段１２６の出力１３４に伝搬されることになり、ここで、ＹはＡＣクロック信号ＣＬＫＹのそれぞれの位相に対応する。しかしながら、ＲＱＬ信号ＲＱＬＮの到着が、ＡＣクロック信号ＣＬＫＹの位相に関して不整合である場合、ＲＱＬ信号ＲＱＬＮは、出力ＪＴＬ段１２６の出力１３４から反射されるであろう。その結果、出力ＪＴＬ段１２６の出力１３４からはＲＱＬパルスは供給されないことになる（例えば、ＲＱＬ信号ＲＱＬＹはゼロボルトになる）。
【００２４】
図３の例に戻って参照すると、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０は、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの１つまたは複数に関連するＲＱＬパルスを、ＲＱＬクロック信号ＣＬＫの所定のサンプリング位相に整合させて、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するように構成されたデジタル論理回路１０６に提供される。一例として、デジタル論理回路１０６は、複数のＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々を位相整合および遅延させ、アライメント信号ＡＬＧＮおよびそれぞれのＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成するように構成されている。デジタル論理回路１０６は、少なくとも１つのトリガ信号に応答して、位相整合および遅延されたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０に関連する少なくとも１つのＲＱＬパルスをラッチするように構成されることもでき、少なくとも１つのＲＱＬパルスを、ＡＣクロック信号ＣＬＫのサンプリング位相へ整合させて、ＲＱＬ出力信号ＲＱＬＯＵＴを提供することができる。
【００２５】
図５は、デジタル論理回路の例示的なダイアグラム１５０を示す。ダイアグラム１５０は、図３の例におけるデジタル論理回路１０６のより詳細なバージョンを示すことができる。特に、ダイアグラム１５０は、デジタル論理回路１０６の複数の段と、ＲＱＬ出力信号ＲＱＬＯＵＴを生成するためにＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０に対して行われる一連のデジタル論理演算とを示す。一例として、本明細書に記載のデジタル論理回路１０６の段は、ＡＣクロック信号ＣＬＫによってクロック制御されることができ、ＡＣクロック信号ＣＬＫの別個のそれぞれの位相で動作するＪＴＬのシーケンスに基づくことができる。さらに、デジタル論理演算を含む、本明細書に記載のデジタル論理回路１０６は、ＡＣクロック信号ＣＬＫによって同様にクロック制御されることができるＲＱＬデジタル論理ゲートに基づいて実装することができる。
【００２６】
ダイアグラム１５０は、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０を受信し、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の位相整合を提供するように構成されたアライメント論理段１５２を示す。したがって、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々は、ＡＣクロック信号ＣＬＫの共通位相によって同時にクロック制御されることができる。したがって、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々は、所与の時間に同じ位相に整合される。例えば、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０によって提供される４つの位相連続ＲＱＬサンプルは、ＡＣクロック信号の周期の０°、９０°、１８０°、および２７０°位相に関連する位相において示され、ここで、０°は最も早く取得されたサンプルを表し、９０°は、９０°後に取得されたサンプルであり、ＡＣクロック信号ＣＬＫの周期で取得された最後のサンプルに対応する２７０°まである。一例として、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の位相整合および遅延は、それぞれ一連のクロック制御されたＪＴＬ遅延素子を含む複数の遅延経路の各々によって実行され得る。したがって、アライメント論理段１５２のＪＴＬ遅延素子が、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々に対して追加され、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のすべてを、一例としては、２７０°位相に整合させることができる。したがって、たとえＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々が、それぞれのＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４の異なるサンプリング時間に関連付けられているとしても、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の各々は、所与の時間にＡＣクロック信号ＣＬＫの同じ位相に整合される。
【００２７】
さらに、例えば、アラインメント論理段１５２は、ＲＱＬ位相信号の数よりも多く、したがって図５の例では４より多い複数の遅延経路を含むことができる。したがって、アライメント論理段１５２は、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０と同様に位相整合されたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の１つまたは複数の追加のコピーを生成するように構成されることができる。一例として、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの少なくとも１つのコピーは、ＲＱＬ位相信号ＲＱＬ２７０から開始し、ＲＱＬ位相信号ＲＱＬ２７０に対して（例えば、４つの追加の遅延ＪＴＬに基づいて）ＡＣクロック信号ＣＬＫの全周期の遅延を加えることによって生成され得る。したがって、複数のＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの少なくとも１つの各々を、複数の遅延経路のうちの２つ以上に分割することによって、デジタル論理回路１０６は、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの１つに対するＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、およびＳＦＱ４のタイミングのずれに基づいて、ＲＱＬ出力信号ＲＱＬＯＵＴの位相整合を提供することができる。したがって、デジタル論理回路１０６は、単一ビットが、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの複数の連続するものと関連付けられている場合、またはＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちの所与の１つのタイミングの、ＡＣクロック信号ＣＬＫに関して位相関係が連続的な複数の遅延経路のうちの次のまたは前の１つへのドリフト（例えば、９０°位相から１８０°にドリフトする、など）と関連付けられている場合に、アライメント（整合）を提供できる。
【００２８】
以下の表１は、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の追加の遅延コピーを作成するためのパターンの例を提供する。表１では、各遅延コピーに番号が割り当てられている。サンプル番号１は、取得された最後のサンプルであり、サンプル番号４は、それよりも２７０°前に取得されたものである。サンプル番号５は、ＡＣクロック信号ＣＬＫの全周期の遅延を有するサンプル番号１に対応しており、したがって現在のサンプル番号１よりも３６０°前に取得されている。よって、表１において、より大きいサンプル番号の各々は、現在のものよりも９０°前に取得されている。
【００２９】
【表１】
0006726806.tif 000002
さらに、アラインメント論理段１５２は、整合されたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の位相遅延を実装するように構成されることができ、遅延されたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の別個のセットを、デジタル論理回路１０６の異なる部分へ提供することができる。図５の例では、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０の遅延されたセットは、ＤＬＹ１、ＤＬＹ２、およびＤＬＹ３として示されている。
【００３０】
ダイアグラム１５０は、ＲＱＬ位相信号の第１の遅延されたセットＤＬＹ１を受信するように構成された制御論理段１５４も示している。制御論理段１５４は、アライメント信号ＡＬＧＮを受信するようにも構成されている。したがって、制御論理段１５４は、ＲＱＬ位相信号の第１の遅延されたセットＤＬＹ１およびアライメント信号ＡＬＧＮに基づいて、少なくとも１つのトリガ信号ＴＲＧを生成するように構成されている。一例として、デジタル論理回路１０６は、受信機システム１４の電源投入時などに、アライメント信号ＡＬＧＮを受信することに基づいて、いくつかの方法でアライメント／較正されることができる。別の例として、ＡＣクロック信号ＣＬＫのスキューにゆっくりとした変化がある場合、受信機システム１４は、周期的な較正を実行することができる。例えば、デジタル論理回路１０６は、データの送信を停止し、代わりに全て論理０の送信を開始するように命令されている送信機システム１２に基づいて較正されることができる。次いで、アライメント信号ＡＬＧＮがパルス化されることができ、送信機システム１２は、単一の１データビット（例えば、トレーニングパルス）を送信し、その後少なくとももう１つのゼロを送信するように命令されることができる。
【００３１】
一例として、アライメント信号ＡＬＧＮを受信することに応答して、制御論理段１５４は、ＲＱＬ位相信号の第１の遅延されたセットＤＬＹ１のＮＫ個の連続するサンプルを監視することができ、ここで、Ｎはオーバーサンプリングレートであり、Ｋはデータの１ビットを包含する（encapsulating）ＡＣクロック信号ＣＬＫの周期の数である（例えば、Ｎ＝４およびＫ＝１）。送信機システム１２はＫクロック周期ごとにデータビットを送信し、データはクロック周期ごとにＮ回サンプリングされるので、制御論理段１５４の監視ウィンドウは、制御論理段１５４に提供される少なくとも１つのサンプルにおいてトレーニングパルスが現れることを保証するのに十分に広いものであることができる。一例として、制御論理段１５４はＮＫビットの論理ＯＲを提供することができ、論理ＯＲの出力が論理１であることに応答して、アライメント信号ＡＬＧＮは、較正を実行するための正しいタイミングウィンドウに対応する。制御論理段１５４は、決定された正しいタイミングウィンドウに応答して、トリガ信号ＴＲＧを供給することができる。
【００３２】
このダイアグラムは、ＲＱＬ位相信号の第２の遅延されたセットＤＬＹ２およびトリガ信号ＴＲＧを受信する波形解析論理段１５６も示す。波形解析論理段１５６は、トリガ信号ＴＲＧに応答して、ＲＱＬ位相信号の第２の遅延されたセットＤＬＹ２の論理状態をラッチするように構成されることができる。したがって、波形解析論理段１５６は、位相整合されたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のうちのどれを単一ビット時間にＲＱＬ出力信号ＲＱＬＯＵＴに含めるかを決定する。一例として、ＲＱＬ位相信号の第２の遅延されたセットＤＬＹ２は、ＲＱＬ位相信号の第１の遅延されたセットＤＬＹ１に、より小さいサンプル数を有することができ、かつ時間的に後のサンプルに対応することができるＭ個の追加の遅延されたＲＱＬ位相信号を加えたものとほぼ同じであり得る。したがって、ＮＫ＋Ｍ個の連続するサンプルが波形解析論理段１５６に提供され、デジタルラッチ回路に提供されるように、トリガ信号ＴＲＧに応答して、１からＭ＋１個の連続するサンプルをラッチすることができる。さらに、性能目標に応じて、波形解析論理段１５６は、ＡＣクロック信号ＣＬＫの周期の片側または両側に追加のサンプルを追加することによって、および／またはそれが受け取る連続する論理１値の数に基づいて、サンプリングウィンドウを拡大することができる。したがって、波形解析論理段１５６は分析するサンプルのウィンドウを格納する。
【００３３】
ダイアグラム１５０は、ＲＱＬ位相信号の第３の遅延されたセットＤＬＹ３およびＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０のラッチされた論理値を受信するように構成されたセレクタ論理段１５８も示す。セレクタ論理段１５８は、波形解析論理段１５６からの少なくとも１つのラッチされたＲＱＬ位相信号およびＲＱＬ位相信号の第３の遅延されたセットＤＬＹ３に対して一連の論理演算を提供するように構成された１組のセレクタ論理ゲートを含み、ＡＣクロック信号ＣＬＫのサンプリング位相に整合されたＲＱＬ出力信号ＲＱＬＯＵＴを生成することができる。一例として、ＲＱＬ位相信号の第３の遅延されたセットＤＬＹ３は、ＮＫ＋Ｍの連続するサンプルと２ＮＫ−Ｍの連続するサンプルとの間にあり得る。一例として、セレクタ論理段１５８は、波形解析論理段１５６からのラッチされたＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、およびＲＱＬ２７０からのウィンドウで、ＲＱＬ位相信号の第３の遅延されたセットＤＬＹ３に対して連続的に論理ＡＮＤ演算を実行することができる。したがって、セレクタ論理段１５８は、それぞれのＡＮＤゲートの出力に対して論理ＯＲ演算を実行して、ＡＣクロック信号ＣＬＫの所与の１つの位相と整合する単一のデータ出力を生成することができる。したがって、ＲＱＬ出力信号ＲＱＬＯＵＴに対応する単一のデータ出力は、不変の遅延を伴って送信機システム１２に提供されるＲＱＬ入力信号ＲＱＬＩＮの完全な複製であり得る。したがって、受信機システム１４の下流にある追加のＲＱＬ回路は、基本的に、ＲＱＬ出力信号ＲＱＬＯＵＴとして提供されたＲＱＬデータを、送信機システム１２によって送信されたものの同期コピーとして扱うことが可能である。
【００３４】
図６〜図８は、デジタル論理回路１０６の３つの別個の例を示しており、各々が図５の例のダイアグラム１５０に対応している。特に、図６は、アライメント論理段２０２、制御論理段２０４、波形解析論理段２０６、およびセレクタ論理段２０８を含むデジタル論理回路２００の一例を示す。図７は、アライメント論理段２５２、制御論理段２５４、波形解析論理段２５６、およびセレクタ論理段２５８を含むデジタル論理回路２５０の別の例を示す。図８は、アライメント論理段３０２、制御論理段３０４、波形解析論理段３０６、およびセレクタ論理段３０８を含むデジタル論理回路３００のさらに別の例を示す。図６〜図８の例では、示されたバッファの各々は、（例えば、それぞれ、０°、９０°、１８０°、および２７０°に対応する）１、２、３、および４と番号付けされたＡＣクロック信号ＣＬＫの所与の位相に基づいてクロック制御されたＪＴＬに対応している。同様に、論理ＯＲゲート、論理ＡＮＤゲート、およびＤラッチは、同様に、１、２、３、および４と番号付けされたＡＣクロック信号ＣＬＫのそれぞれの位相に基づいてクロック制御されている。
【００３５】
先に説明したのと同様に、例として提示すると、個々のアイソクロナス受信機システム１４は、最悪の場合の約１３５°から最良の場合の約１５５°の間の範囲で、約１４５°の公称ウィンドウを有すると予想される。したがって、２つの正弦波クロックの各々を、双方の可能な方向の屈曲と直交関係で使用することに対応するＡＣクロック信号ＣＬＫの場合、これはＮ＝４に対し１４５−９０＝５５°の公称オーバーラップである。最良の場合および最悪の場合のウィンドウ範囲と組み合わせて、同相成分と直角位相成分との間の５°の潜在的なミスマッチを考慮すると、４０°から７０°の間のオーバーラップが、製造公差およびシステム性能に応じて達成される。Ｋ＝１の場合（例えば、送信機がクロックサイクルごとに単一のデータビットを送信する場合）、単一パルスＰＬＳが伝送線路１６を通って送信されるとき、変換器システム１００は、４つのＳＦＱ−ＲＱＬ変換器１０４のうちの１つまたは２つにおいて単一パルスを受信する（例えば、Ｍ＝ＭＡＸ−１＝２−１＝１）。
【００３６】
図６の例のデジタル論理回路２００の例では、デジタル論理回路２００は、制御論理段２０４に供給されるＮＫ＝４の遅延されたＲＱＬ位相信号と、波形解析論理段２０６に供給されるＮＫ＋Ｍ＝５の遅延されたＲＱＬ位相信号とを有する。デジタル論理回路２００では、拡大は行われないので、セレクタ論理段２０８も、同じＮＫ＋Ｍ＝５の遅延されたＲＱＬ位相信号を受信する。したがって、制御論理段２０４は、４つの遅延されたＲＱＬ位相信号を受信し、波形解析論理段２０６およびセレクタ論理段２０８は、それぞれ５つのＲＱＬ位相信号を受信する（例えば、５つのＲＱＬ位相信号のうちの１つは、アラインメント論理段２０２におけるＲＱＬ位相信号のうちの１つの分割に対応する）。波形解析論理段２０６は、制御論理段２０４がアライメント信号ＡＬＧＮに応答して４つの受信ビットのいずれかにおいて論理１を検出すると、５つのビットのうちどれが論理１であるかをラッチする。追加のビット（例えば、番号１）が波形解析論理段２０６に供給されて、制御論理段２０４がＡＣクロック信号ＣＬＫの一連のサンプリング時間に対応する２つの一連の遅延経路間にまたがるＲＱＬ位相信号を受信することができる例をカバーする。したがって、デジタル論理回路２００では、ＲＱＬ位相信号がただ１つの遅延経路で捕捉されるが、それが２つの遅延経路で提供され得るウィンドウとの交差に近い場合、不確定性の最大ドリフトが生じる。このように、デジタル論理回路２００は、マージンとして約４０°の最小量のオーバーラップを有することができる。したがって、約１０ＧＨｚ（例えば、ＡＣクロック信号ＣＬＫの周波数）では、４０°マージンは、約１１．１１ｐｓに相当する。
【００３７】
図７の例では、デジタル論理回路２５０は、ＲＱＬ位相信号が１つの遅延経路で受信される場合によりよく適応するように実装されることができ、したがってＲＱＬ位相信号が１つの遅延経路で受信される場合のウィンドウを拡大することができる。ＲＱＬ位相信号が２つの遅延経路で提供される例では、最大ドリフト不確定性は、ＲＱＬ位相信号が最小クロック差に対応する１つの遅延経路で受信される状態のみに遷移しようとしているときに起こり得る（例えば、８５°）。したがって、一例として、１０ＧＨｚでは、８５°マージンは、約２３．６ｐｓに相当する。図７の例は、したがって大幅に優れたマージンを提供する。さらに、性能を改善するために、サンプリングウィンドウをデジタル的に拡大することができ、その結果、信号が単一の遅延経路にのみ見られる場合には、波形解析論理段２０６は、２つの隣接する遅延経路をＤラッチのイネーブル入力に追加することができる。図７の例では、制御論理段２５４は、論理ＡＮＤ遅延ＲＱＬ位相信号に対応する２つの信号を受信し、波形解析論理段２５６およびセレクタ論理段２５８は、それぞれ６つのＲＱＬ位相信号を受信する（例えば、６つのＲＱＬ位相信号のうちの２つは、アライメント論理段２５２におけるＲＱＬ位相信号のうちの２つの分割に対応する）。したがって、ＲＱＬ位相信号が単一の遅延経路でのみ提供されているが、２つの遅延経路で提供される状態に移行しようとしている場合、最小マージンは、それが１つの遅延経路で提供されており、２つの遅延経路にちょうど移行しようとしており、マージンが最小幅ウィンドウサイズであるときのシナリオである（たとえば、１３５°）。したがって、例として、１０ＧＨｚでは、１３５°マージンは、約３７．５ｐｓに相当し、これは、パフォーマンスを約２３．６ｐｓのマージンに制限する２つの遅延経路で見られる場合よりも大きなマージンである。
【００３８】
図８の例では、デジタル論理回路３００は、ＲＱＬ位相信号が１つまたは２つの遅延経路で受信される場合のウィンドウを拡大するように実装されることができる。例えば、デジタル論理回路３００は、２つの遅延経路のシナリオから、異なる故障メカニズムに対応する４つの遅延経路のシナリオに拡大するように実装されることができる。ＲＱＬ位相信号は、理論的には、ＡＣクロック信号ＣＬＫの２つの別個のクロック周期で受信されるほど十分にドリフトする可能性がある。そのようなシナリオは、論理１のすべてのシーケンスに追加の論理１を加える効果を有し、それは、ＲＱＬ出力信号ＲＱＬＯＵＴを提供するために信号を正しくは回復しないであろう。そのような失敗は、ＲＱＬ位相信号が２つの遅延経路で受信され、ほぼ１８０°ドリフトし、そして２つの遅延経路の異なる組で受信される場合に起こり得る。図８の例では、制御論理段３０４は、４つの遅延ＲＱＬ位相信号を受信し、波形解析論理段３０６およびセレクタ論理段３０８は、それぞれ７つのＲＱＬ位相信号を受信する（例えば、７つのＲＱＬ位相信号のうちの３つは、アラインメント論理段３０２におけるＲＱＬ位相信号のうちの３つの分割に対応する）。このシナリオで利用可能なマージンは、１８０°から最大のオーバーラップ（例えば、７０°）を引いたものであり、したがって約１１０°である。したがって、一例として、１０ＧＨｚでは、１１０°マージンは、約３０．５ｐｓに相当する。したがって、最悪の場合のウィンドウ幅によって制限される以前のドリフトシナリオとは異なり、この例では、最善の場合のウィンドウ幅がパフォーマンスを制限する。結果として、サンプリングウィンドウをさらに拡大してもパフォーマンスが向上しない可能性がある。
【００３９】
したがって、図６〜図８の例は、ＡＣクロック信号ＣＬＫの所定のサンプリング位相（例えば、図６〜８の例におけるＡＣクロック信号ＣＬＫの９０°位相）に整合された単一のＲＱＬ出力信号ＲＱＬＯＵＴとしてＲＱＬ位相信号を提供するように実装することができるデジタル論理回路１０６の例を示す。ダイアグラム２００、２５０、および３００は、例として提供され、デジタル論理回路１０６は、様々な方法のうちのいずれかで提供されて、ＲＱＬ位相信号を、単一のＲＱＬ出力信号ＲＱＬＯＵＴとしてＡＣクロック信号ＣＬＫに関して整合させることができる。
【００４０】
用途によっては、ＡＣクロック信号ＣＬＫは、送信機と受信機との間に既知の位相スキューを有し得る。既知の位相スキューの場合、デジタル論理回路１０６は非常に単純化することができる。ある程度においては、これは同期システムに対応することができ、それでも単一のＲＱＬ受信機で利用可能であるよりも広い受信ウィンドウを提供する必要がある可能性がある。例えば、アライメント信号ＡＬＧＮに基づく整合とは対照的に、ＲＱＬ位相信号をＡＣクロック信号ＣＬＫに整合させるようにデジタル論理回路１０６を配線することができる。図９は、デジタル論理回路３１０のさらなる例を示す。デジタル論理回路３１０は、アライメント信号ＡＬＧＮを用いない、ＲＱＬ位相信号のＡＣクロック信号ＣＬＫへの配線接続整合（hardwired alignment）の例を示す。図９の例では、デジタル論理回路３１０は、４つの遅延経路を含むアライメント論理段３１２と、セレクタ論理段３１８とだけを含む。したがって、デジタル論理回路１５０、２００、２５０、および３００とは対照的に、デジタル論理回路３１０では、制御論理段１５４および波形解析論理段１５６が削除されている。図９の例では、セレクタ論理段３１８は、一連のＯＲゲートを含み、ＲＱＬ出力信号ＲＱＬＯＵＴを提供する。しかしながら、代わりに他の論理ゲートの構成が実装されてもよい。したがって、ＲＱＬ位相信号は、ＡＣクロック信号ＣＬＫに配線接続で整合され、したがって外部アライメント信号ＡＬＧＮが存在しなくてもよい。
【００４１】
配線接続実装の他の例も同様に可能である。例えば、波形論理段１５６は、それぞれのラッチのうちの最大Ｎ（オーバーサンプリングレート）個を一定の論理１で駆動し、他のラッチを一定の論理０で駆動する回路として構成することができる。したがって、一定の伝播に基づいて追加の論理回路を削除することも可能である。したがって、ＳＦＱ−ＲＱＬ変換器１０４の数は、一定の論理１で置き換えられたラッチの数に等しくすることができ、その結果、デジタル論理回路１０６は、単に１組のＪＴＬおよびＯＲゲートとして構成されることができる。したがって、デジタル論理回路１０６は様々な異なる方法で構成することができる。配線接続実装のためのＲＱＬ位相信号の第３の遅延されたセットＤＬＹ３の幅は、ＳＦＱ−ＲＱＬ変換器１０４の各々の最大でも１つのコピーまで縮小される。ＳＦＱスプリッタ段１０２は、最大Ｎ個の出力を有することができ、受信機システム１００は、最大Ｎ個のＳＦＱ−ＲＱＬ変換器１０４を含むことができる。
【００４２】
図１０は、アイソクロナスバス受信機システム３５０の一例を示す。アイソクロナスバス受信機システム３５０は、それぞれの伝送線路を含む伝送線路バス３５２を介して複数のパルス信号ＰＬＳを受信するように構成されている受信機システムに対応することができる。図１０の例では、アイソクロナスバス受信機システム３５０は、伝送線路バス３５２に関連するそれぞれの伝送線路からのパルス信号ＰＬＳＲＸ＿１からＰＬＳＲＸ＿Ｎとして示されている、Ｎ個の複数のパルス信号を伝送線路バス３５２からそれぞれ受信するように構成されたＮ個の複数の受信機システム３５４を含み、ここで、Ｎは１より大きい正の整数である。一例として、受信機システム３５４の各々は、図１の例における受信機システム１４と実質的に同じように構成することができる。したがって、受信機システム３５４の各々は、ＳＦＱスプリッタ１０６、複数（例えば４つ）のＳＦＱ−ＲＱＬ変換器１０４、およびデジタル論理回路１０６を含むことができる。したがって、受信機システム３５４の各々は、図１０の例ではＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎとして示されているそれぞれのＲＱＬ出力信号データストリームを生成するように構成されている。
【００４３】
さらに、アイソクロナスバス受信機システム３５０は、それぞれＮ個の複数の先入れ先出し（ＦＩＦＯ）レジスタ３５６を含む。ＦＩＦＯレジスタ３５６の各々は、ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎのそれぞれ１つを受信するように構成されている。ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎは、それぞれのＦＩＦＯレジスタを通して（例えば、個別に）シフト制御されることができ、その結果、ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎが、（例えば、アイソクロナスバス受信機システム３５０に関連するＡＣクロック信号ＣＬＫに基づいて）互いに対して整合されることが可能となる。したがって、ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎは、出力バス３５８を介して追加の下流のＲＱＬ回路に供給することができる。一例として、ＦＩＦＯレジスタ３５６の各々は、非常に小さい場合がある（例えば、２から４ビット）。したがって、出力バス３５８上のＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎを整合させる１つの方法は、それらが受信機システム３５４を介してそれぞれ整合された後に、それぞれのＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿ＮをそれぞれのＦＩＦＯレジスタ３５６に書き込むこと、およびＦＩＦＯレジスタ３５６の各々がデータを含む（例えば、もはや空ではない）場合に、ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎの並列な読み出しを開始することである。したがって、ＲＱＬ出力信号ＲＱＬＯＵＴ＿１からＲＱＬＯＵＴ＿Ｎは、出力バス３５８にわたって整合されることが可能である。
【００４４】
上記の構造的および機能的特徴を考慮して、本開示の様々な態様による方法は、図１１を参照してよりよく理解されるであろう。説明を簡単にするために、図１１の方法は順次実行されるものとして示され説明されているが、本開示に従って、いくつかの態様は、本明細書に示し説明したものとは異なる順序で、および／または別の態様と同時に生じ得るので、本開示が例示された順序によって限定されないことを理解および認識されたい。さらに、本開示の態様による方法を実施するために、例示された特徴のすべてが必要とされるわけではない。
【００４５】
図１１は、伝送線路（例えば伝送線路１６）からデータ信号（例えばパルス信号ＰＬＳ）をアイソクロナスに受信する方法４００を示す。４０２において、ＤＣ電流（例えば、ＤＣ電流ＩＤＣ）が受信機システム（例えば、受信機システム１４）のＳＦＱ受信機（例えば、ＳＦＱ受信機２２）に供給されて、データ信号をＳＦＱ信号（例えば、ＳＦＱ信号ＳＦＱＲＸ）に変換する。４０４において、ＳＦＱ信号は、複数のＳＦＱ信号（例えば、ＳＦＱ信号ＳＦＱ１、ＳＦＱ２、ＳＦＱ３、ＳＦＱ４）に分割される。４０６において、ＡＣクロック信号（例えば、ＡＣクロック信号ＣＬＫ）が、受信機システムの変換器システム（例えば、変換器システム２４）に供給されて、複数のＳＦＱ信号を、ＡＣクロック信号の複数の位相にそれぞれ関連する複数のＲＱＬ位相信号（例えば、ＲＱＬ位相信号ＲＱＬ０、ＲＱＬ９０、ＲＱＬ１８０、ＲＱＬ２７０）にそれぞれ変換する。４０８において、ＲＱＬ出力信号（例えばＲＱＬ出力信号ＲＱＬＯＵＴ）が、デジタル論理回路（例えばデジタル論理回路１０６）を介して複数のＲＱＬ位相信号に基づいて生成され、ＲＱＬ出力信号をＡＣクロック信号のサンプリング位相に位相整合させる。
【００４６】
上記の説明は本開示の例である。もちろん、本開示を説明する目的のために構成要素または方法の考えられるあらゆる組み合わせを説明することは不可能であるが、当業者は本開示の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替形態、修正形態、および変形形態を包含することを意図している。本開示の技術思想を以下に付記する。
［付記１］
アイソクロナス受信機システムであって、
伝送線路からデータ信号を受信し、前記データ信号をＳＦＱ信号に変換するように構成された単一磁束量子（ＳＦＱ）受信機と、
前記ＳＦＱ信号をレシプロカル量子論理（ＲＱＬ）信号に変換し、前記ＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムと
を備えるアイソクロナス受信機システム。
［付記２］
前記変換器システムは、
前記ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個のそれぞれの位相の各々において複数のＳＦＱ信号をサンプリングして、複数のＲＱＬ位相信号をそれぞれ生成するように構成された複数のＳＦＱ−ＲＱＬ変換器と、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号のサンプリング位相と整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と
を含む、付記１に記載のアイソクロナス受信機システム。
［付記３］
前記デジタル論理回路は、
前記複数のＲＱＬ位相信号の各々を位相整合および遅延させるように構成されたアライメント論理段と、
少なくとも１つのＲＱＬパルスを前記ＡＣクロック信号のサンプリング位相に整合させ、前記ＲＱＬ出力信号を供給するように構成されたセレクタ論理段と
を含む、付記２に記載のアイソクロナス受信機システム。
［付記４］
前記アライメント論理段は、前記複数のＲＱＬ位相信号の各々を位相整合および遅延させ、かつ遅延された前記複数のＲＱＬ位相信号を、少なくとも１組の遅延されたＲＱＬ位相信号に分割するように構成された複数のジョセフソン伝送線路（ＪＴＬ）遅延素子を含む、付記３に記載のアイソクロナス受信機システム。
［付記５］
前記複数のＪＴＬ遅延素子は、複数の遅延経路の各々に配置され、前記アライメント論理段は、前記複数のＲＱＬ位相信号のうちの少なくとも１つの各々を前記複数の遅延経路のうちの２つ以上に分割することに基づいて、前記複数のＲＱＬ位相信号よりも多い複数の遅延経路を含み、前記複数の遅延経路が、それぞれ前記ＡＣクロック信号の単一の周期のそれぞれの位相、および前記ＡＣクロック信号の次の周期の一部の少なくとも１つの位相に関連付けられる、付記４に記載のアイソクロナス受信機システム。
［付記６］
前記複数の遅延経路は、位相関係において連続する前記複数の遅延経路にそれぞれ関連するＡＣクロック信号の位相間の位相ウィンドウにおいて、前記複数のＳＦＱ−ＲＱＬ変換器にそれぞれ到着する複数のＳＦＱパルスに基づいて、位相関係において連続する前記複数の遅延経路のうちのそれぞれの組の遅延経路の各々において単一ビットのデータに関連する複数のＲＱＬパルスを伝播するように構成されている、付記５に記載のアイソクロナス受信機システム。
［付記７］
前記デジタル論理回路は、前記ＡＣクロック信号に関して位相関係が連続している前記複数の遅延経路の一連の対に提供されている前記単一ビットのデータに関して前記ＲＱＬ出力信号の位相整合を提供するか、あるいは、前記ＡＣクロック信号に関して位相関係が連続している前記複数の遅延経路のうちの次または前の１つにドリフトする前記単一ビットのデータに関して前記ＲＱＬ出力信号の位相整合を提供するように構成されている、付記６に記載のアイソクロナス受信機システム。
［付記８］
アライメント信号を受信し、前記アライメント信号およびそれぞれの遅延された複数のＲＱＬ位相信号のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成するように構成された制御論理段と、
前記少なくとも１つのトリガ信号に応答して、前記少なくとも１つのＲＱＬパルスをラッチするように構成された波形解析論理段と
をさらに備える、付記３に記載のアイソクロナス受信機システム。
［付記９］
前記波形解析論理段は、前記少なくとも１つのトリガ信号に応答して、１組の遅延されたＲＱＬ位相信号に関連する少なくとも１つのＲＱＬパルスをラッチするように構成された複数のラッチを含む、付記８に記載のアイソクロナス受信機システム。
［付記１０］
前記セレクタ論理段は、少なくとも１つのラッチされたＲＱＬパルスおよび１組の遅延されたＲＱＬ位相信号に対して一連の論理演算を提供して、前記ＡＣクロック信号のサンプリング位相に整合された前記ＲＱＬ出力信号を生成するように構成された複数のセレクタ論理ゲートを含む、付記８に記載のアイソクロナス受信機システム。
［付記１１］
前記アイソクロナス受信機システムは、バス上に複数のＲＱＬ出力信号を生成するように構成された複数のアイソクロナス受信機システムのうちの第１のアイソクロナス受信機システムであり、前記アイソクロナス受信機システムは、前記バス上の前記複数のＲＱＬ出力信号を位相整合させるように構成されたそれぞれの複数の先入れ先出し（ＦＩＦＯ）バッファをさらに備える、付記１に記載のアイソクロナス受信機システム。
［付記１２］
付記１に記載のアイソクロナス受信機システムを備えるＲＱＬチップ間伝送システムであって、
ＲＱＬ入力信号を前記データ信号に変換するように構成された送信機システムと、
前記データ信号を前記アイソクロナス受信機システムに送信するための伝送線路と
をさらに備える、ＲＱＬチップ間伝送システム。
［付記１３］
伝送線路からデータ信号をアイソクロナスに受信するための方法であって、
受信機システムの単一磁束量子（ＳＦＱ）受信機にＤＣ電流を供給して、前記データ信号をＳＦＱ信号に変換すること、
前記ＳＦＱ信号を複数のＳＦＱ信号に分割すること、
ＡＣクロック信号を前記受信機システムのＳＦＱ−レシプロカル量子論理（ＲＱＬ）変換器システムに供給して、前記複数のＳＦＱ信号を、前記ＡＣクロック信号の複数の位相にそれぞれ関連する複数のＲＱＬ位相信号にそれぞれ変換すること、
デジタル論理回路を介して前記複数のＲＱＬ位相信号に基づいてＲＱＬ出力信号を生成し、前記ＲＱＬ出力信号を前記ＡＣクロック信号のサンプリング位相に位相整合させること
を含む方法。
［付記１４］
前記ＲＱＬ出力信号を生成することは、
複数のジョセフソン伝送線路（ＪＴＬ）遅延素子を介して、前記複数のＲＱＬ位相信号の各々を位相整合および遅延させること、
アライメント信号およびそれぞれの遅延された複数のＲＱＬ位相信号のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成すること、
前記少なくとも１つのトリガ信号に応答して、前記少なくとも１つのＲＱＬパルスをラッチすること、
前記少なくとも１つのＲＱＬパルスを前記ＡＣクロック信号のサンプリング位相に整合させ、前記ＲＱＬ出力信号を供給すること
を含む、付記１３に記載の方法。
［付記１５］
前記複数のＲＱＬ位相信号の各々を位相整合および遅延させることは、それぞれの複数の遅延経路の各々において前記複数のＲＱＬ位相信号の各々を位相整合および遅延させることを含み、前記方法は、前記複数のＲＱＬ位相信号のうちの少なくとも１つを、前記複数の遅延経路のうちの２つ以上に分割して、前記複数の遅延経路が、それぞれ、前記ＡＣクロック信号の単一の周期のそれぞれの位相および前記ＡＣクロック信号の次の周期の一部の少なくとも１つの位相に関連付けられるようにすることをさらに含む、付記１４に記載の方法。
［付記１６］
前記遅延された複数のＲＱＬ位相信号を、遅延されたＲＱＬ位相信号の第１のセット、遅延されたＲＱＬ位相信号の第２のセット、および遅延されたＲＱＬ位相信号の第３のセットに分割することをさらに含み、
前記少なくとも１つのトリガ信号を生成することは、前記アライメント信号および前記遅延されたＲＱＬ位相信号の第１のセットに基づいて前記少なくとも１つのトリガ信号を生成することを含み、
前記少なくとも１つのＲＱＬパルスをラッチすることは、前記少なくとも１つのトリガ信号および前記遅延されたＲＱＬ位相信号の第２のセットに応答して、前記少なくとも１つのＲＱＬパルスをラッチすることを含み、
前記少なくとも１つのＲＱＬパルスを整合させることは、前記少なくとも１つのラッチされたＲＱＬパルスおよび前記遅延されたＲＱＬ位相信号の第３のセットに対して一連の論理演算を提供して、前記ＡＣクロック信号のサンプリング位相に整合された前記ＲＱＬ出力信号を生成することを含む、付記１４に記載の方法。
［付記１７］
アイソクロナス超伝導チップ間伝送システムであって、
ＲＱＬ入力信号をデータ信号に変換するように構成された送信機システムと、
前記送信機システムから前記データ信号を送信するための伝送線路と、
アイソクロナス受信機システムと
を備え、前記アイソクロナス受信機システムは、
前記伝送線路から前記データ信号を受信し、前記データ信号をＳＦＱ信号に変換するように構成された単一磁束量子（ＳＦＱ）受信機と、
前記ＳＦＱ信号をレシプロカル量子論理（ＲＱＬ）信号に変換し、前記ＲＱＬ信号をＡＣクロック信号のサンプリング位相と位相整合させるように構成された変換器システムと
を含む、伝送システム。
［付記１８］
前記変換器システムは、
前記ＳＦＱ信号を複数のＳＦＱ信号に分割するように構成されたＳＦＱスプリッタ段と、
前記ＡＣクロック信号の別個のそれぞれの位相の各々において前記複数のＳＦＱ信号をサンプリングして、複数のＲＱＬ位相信号をそれぞれ生成するように構成された複数のＳＦＱ−ＲＱＬ変換器と、
前記複数のＲＱＬ位相信号に基づいて前記ＡＣクロック信号のサンプリング位相と整合されたＲＱＬ出力信号を生成するように構成されたデジタル論理回路と
を含む、付記１７に記載の伝送システム。
［付記１９］
前記デジタル論理回路は、
前記複数のＲＱＬ位相信号の各々を位相整合および遅延させるように構成されたアライメント論理段と、
アライメント信号を受信し、前記アライメント信号およびそれぞれの遅延された複数のＲＱＬ位相信号のうちの少なくとも１つにそれぞれ関連する少なくとも１つのＲＱＬパルスに応答して、少なくとも１つのトリガ信号を生成するように構成された制御論理段と、
前記少なくとも１つのトリガ信号に応答して前記少なくとも１つのＲＱＬパルスをラッチするように構成された波形解析論理段と、
前記少なくとも１つのＲＱＬパルスを前記ＡＣクロック信号のサンプリング位相に整合させて、前記ＲＱＬ出力信号を供給するように構成されたセレクタ論理段と
を含む、付記１８に記載の伝送システム。
［付記２０］
前記アライメント論理段は、前記複数のＲＱＬ位相信号の各々を位相整合および遅延させ、前記遅延された複数のＲＱＬ位相信号を、前記制御論理段に供給される遅延されたＲＱＬ位相信号の第１のセット、前記波形解析論理段に供給される遅延されたＲＱＬ位相信号の第２のセット、および前記セレクタ論理段に供給される遅延されたＲＱＬ位相信号の第３のセットに分割するように構成された複数のジョセフソン伝送線路（ＪＴＬ）遅延素子を含む、付記１９に記載の伝送システム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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