(57)【特許請求の範囲】
【請求項１】
クロック信号源を動作させる方法であって、
(a)制御信号を前記クロック信号源に提供するステップと、
(b)前記クロック信号源からの出力信号を検出するステップと、
(c)前記出力信号の周波数の値を測定するステップと、
(d)前記測定された周波数値を、初期の下方値の下端と初期の上方値の上端とによって当初に境界が決められた周波数値の所定動作範囲と比較するステップと、
前記測定された周波数値が前記所定動作範囲外である場合、
(d)(1)前記出力信号の前記周波数が変更されるべきであるか否かを決定するステップと、
(d)(2)前記出力信号の前記周波数が変更されるべきであると決定された場合、前記測定された周波数が前記所定動作範囲の下である場合には前記制御信号を第1の所定値だけ修正するステップ、又は、前記測定された周波数が前記所定動作範囲の上である場合には前記制御信号を第2の所定値だけ修正するステップと、
(e)前記修正された制御信号を前記クロック信号源に提供するステップと、
(f)(b)〜(e)を繰り返すステップと
を含み、
前記クロック信号源は、電圧制御発振器に結合された電圧レギュレータを含み、
前記クロック信号源に提供される前記制御信号を修正することは、
それぞれ第1の所定増分値だけ前記電圧レギュレータの出力を増加させること又は第1の所定減分値だけ減少させることを引き起こす第1又は第2の所定値のうち1つにより前記制御信号を変更することを含む、方法。
【請求項２】
前記クロック信号源は、システムの構成要素であり、
前記出力信号の前記周波数が変更されるべきであるか否かを決定することは、前記システムの現在の動作状態の関数として決定される、請求項１に記載の方法。
【請求項３】
前記出力信号の前記周波数が変更されるべきでないと決定された場合、当該方法は、
前記範囲の下端値を前記初期の下方値よりも小さい値に設定すること、又は、上端値を前記初期の上方値よりも大きい値に設定することのうち少なくとも1つにより、前記所定動作範囲を修正するステップを更に含む、請求項１に記載の方法。
【請求項４】
前記動作範囲の下端が前記初期の下方値に現在設定されていない場合、或いは、前記動作範囲の上端が前記初期の上方値に現在設定されていない場合のうち少なくとも1つの場合、当該方法は、
前記下端を前記初期の下方値に設定するステップと、
前記上端を前記初期の上方値に設定するステップと
を更に含む、請求項１に記載の方法。
【請求項５】
前記出力信号の前記周波数値を測定することは、
連続して隣接するパルスの間に所定の持続時間を有する一連のパルスを含む基準信号を受信し、
前記出力信号を前記基準信号と比較することを含む、請求項１に記載の方法。
【請求項６】
前記出力信号の前記周波数値を測定することは、
前記基準信号の2つの連続したパルスの間に前記出力信号に生じるサイクル数をカウントすることを更に含む、請求項５に記載の方法。
【請求項７】
前記基準信号の前記パルスは、毎秒1パルスのレートで生じる、請求項５に記載の方法。
【請求項８】
前記クロック信号源は、前記電圧レギュレータに結合された出力と、前記制御信号を受信するように構成された入力とを有するデジタル・アナログ変換器を更に含み、前記制御信号はデジタル信号である、請求項１に記載の方法。
【請求項９】
出力信号を提供するように構成されたクロック信号源と、
前記クロック信号源に結合された第1の回路であり、
制御信号を前記クロック信号源に提供し、
前記出力信号の周波数値を測定し、
前記測定された周波数値を、初期の下方値の下端と初期の上方値の上端とによって当初に境界が決められた周波数値の所定動作範囲と比較し、
前記測定された周波数値が前記所定動作範囲外である場合、前記測定された周波数が遅すぎる或いは速すぎることを示す割り込み信号を生成するように構成された第1の回路と、
前記第1の回路に結合された処理ユニットであり、前記第1の回路からの前記割り込み信号を受信すると、
前記出力信号の前記周波数が変更されるべきであるか否かを決定し、
前記出力信号の前記周波数が変更されるべきであると決定された場合、前記測定された周波数が遅すぎる場合には前記制御信号を第1の所定値だけ修正するか、或いは前記測定された周波数が速すぎる場合には前記制御信号を第2の所定値だけ修正するように前記第1の回路に対して命令するように構成された処理ユニットと、
を含む装置。
【請求項１０】
前記クロック信号源は、システムの構成要素であり、
前記処理ユニットは、前記システムの現在の動作状態の関数として、前記出力信号の前記周波数が変更されるべきであるか否かを決定するように更に構成される、請求項９に記載の装置。
【請求項１１】
前記処理ユニットは、
前記範囲の下端値を前記初期の下方値よりも小さい値に再設定すること、又は、上端値を前記初期の上方値よりも大きい値に再設定することのうち少なくとも1つにより、前記所定動作範囲を修正し、前記再設定された下端値及び前記再設定された上端値のうち少なくとも1つを前記第1の回路に送信するように更に構成される、請求項９に記載の装置。
【請求項１２】
前記クロック信号源は、電圧制御発振器に結合された電圧レギュレータを含み、
前記第1の回路は、
それぞれ第1の所定増分値だけ前記電圧レギュレータの出力を増加させること又は第1の所定減分値だけ減少させることを引き起こす第1又は第2の所定値のうち1つにより前記制御信号を変更することにより、前記制御信号を修正するように更に構成される、請求項９に記載の装置。
【請求項１３】
前記処理ユニットは、
前記所定動作範囲の下端が前記初期の下方値に現在設定されていない場合、或いは、前記所定動作範囲の上端が前記初期の上方値に現在設定されていない場合のうち少なくとも1つの場合、
前記下端を前記初期の下方値に設定し、
前記上端を前記初期の上方値に設定し、
再設定された前記上端及び下端を前記第1の回路に送信するように更に構成される、請求項９に記載の装置。
【請求項１４】
前記第1の回路は、FPGAデバイスとして実現される、請求項９に記載の装置。
【請求項１５】
前記第1の回路に結合されたGPSデバイスであり、連続して隣接するパルスの間に所定の持続時間を有する一連のパルスを含む基準信号を出力するように構成されたGPSデバイスを更に含み、
前記第1の回路は、前記基準信号の2つの連続したパルスの間に前記出力信号に生じるサイクル数をカウントすることにより、前記出力信号の前記周波数値を測定するように更に構成される、請求項９に記載の装置。
【請求項１６】
前記第1の回路及び前記クロック信号源に結合された周波数カウンタであり、前記出力信号のサイクルをカウントし、前記カウントを前記第1の回路に提供するように構成された周波数カウンタを更に含む、請求項１５に記載の装置。
【請求項１７】
クロック信号源を第1の所定周波数に維持する方法であって、
(a)制御信号を前記クロック信号源に提供するステップと、
(b)前記クロック信号源からの出力信号を検出するステップと、
(c)前記クロック信号源の出力信号の周波数の値を測定するステップと、
(d)前記測定された周波数値を、第1の下方値の下端と第1の上方値の上端とによって当初に境界が決められた周波数値の所定動作範囲と比較するステップと、
(e)前記測定された周波数値が前記第1の下方値よりも小さいか、或いは前記第1の上方値よりも大きい場合、前記出力信号の前記周波数を変更するために、前記クロック信号源の動作が修正されるべきであるか否かを決定するステップと、
(f)前記クロック信号源の前記動作が修正されるべきであると決定された場合、前記測定された周波数が前記第1の下方値よりも小さい場合には前記制御信号を第1の所定値だけ修正するか、或いは前記測定された周波数が前記第1の上方値よりも大きい場合には前記制御信号を第2の所定値だけ修正するステップと、
(g)前記修正された制御信号を前記クロック信号源に提供するステップと、
(h)(b)〜(g)を繰り返すステップと
を含み、
前記クロック信号源は、電圧制御発振器に結合された電圧レギュレータを含み、
前記クロック信号源に提供される前記制御信号を修正することは、
それぞれ第1の所定増分値だけ前記電圧レギュレータの出力を増加させること又は第1の所定減分値だけ減少させることを引き起こす第1又は第2の所定値のうち1つにより前記制御信号を変更することを含む、方法。
【請求項１８】
前記クロック信号源の前記動作が修正されるべきでないと決定された場合、当該方法は、
前記下端を前記第1の下方値よりも小さい第2の下方値に設定すること、又は、前記上端を前記第1の上方値よりも大きい第2の上方値に設定することのうち少なくとも1つにより、周波数値の前記動作範囲を修正するステップを更に含む、請求項１７に記載の方法。
【請求項１９】
前記クロック信号源に提供される前記制御信号を修正することは、
前記クロック信号源の出力信号の前記周波数がそれぞれ第1の所定増分値だけ増加すること又は第1の所定減分値だけ減少することを引き起こす前記第1又は第2の所定値のうち1つにより前記制御信号を変更することを含む、請求項１７に記載の方法。
【請求項２０】
前記所定動作範囲の下端が前記第1の下方値に設定されていない場合、或いは、前記所定動作範囲の上端が前記第1の上方値に設定されていない場合のうち少なくとも1つの場合、当該方法は、
前記下端を前記第1の下方値に設定するステップと、
前記上端を前記第1の上方値に設定するステップと
を更に含む、請求項１７に記載の方法。
【請求項２１】
前記クロック信号源は、前記電圧レギュレータに結合された出力と、前記制御信号を受信するように構成された入力とを有するデジタル・アナログ変換器を更に含み、前記制御信号はデジタル信号である、請求項１２に記載の装置。
【発明の詳細な説明】
【背景技術】
【０００１】
多くのシステム、例えば、レーダ及び無線システムは、適切な動作及び同期のために内部クロック信号を使用する。これらのシステムでは、内部クロック信号は、クロック信号源、例えば、温度補償水晶発振器(TCXO,  temperature  compensated  crystal  oscillator)又は電圧制御水晶発振器(VCXO,  voltage  controlled  crystal  oscillator)により生成される。
【０００２】
しかし、クロック信号源により生成されたクロック信号は、時間とともにドリフト(変動)し、周波数が値を変化させる。周波数ドリフト量が多すぎる場合、システムが正常に動作しない可能性がある。多くの場合、クロック信号源の周波数は、全体のシステムがメンテナンスのためにオフラインになっているときにのみ調整できる。
【０００３】
必要なものは、システムにおいて動作しているクロック信号源を制御するアプローチである。
【発明の概要】
【０００４】
本開示の一態様によれば、クロック信号源を動作させる方法は、(a)制御信号をクロック信号源に提供するステップと、(b)クロック信号源からの出力信号を検出するステップと、(c)出力信号の周波数の値を測定するステップと、(d)測定された周波数値を、初期の下方値の下端と初期の上方値の上端とによって当初に境界が決められた周波数値の動作範囲と比較するステップとを含む。測定された周波数値が動作範囲外である場合、(d)(1)出力信号の周波数が変更されるべきであるか否かを決定し、(d)(2)出力信号の周波数が変更されるべきであると決定された場合、測定された周波数が動作範囲の下である場合には制御信号を第1の所定値だけ修正するか、或いは測定された周波数が動作範囲の上である場合には制御信号を第2の所定値だけ修正する。次いで、修正された制御信号は、クロック信号源に提供され、繰り返される。
【０００５】
他の態様では、装置は、出力信号を提供するように構成されたクロック信号源と、クロック信号源に結合された第1の回路であり、制御信号をクロック信号源に提供し、出力信号の周波数値を測定し、測定された周波数値を、初期の下方値の下端と初期の上方値の上端とによって当初に境界が決められた周波数値の動作範囲と比較し、測定された周波数値が動作範囲外である場合、測定された周波数が遅すぎる或いは速すぎることを示す割り込み信号を生成するように構成された第1の回路とを含む。処理ユニットは、第1の回路に結合され、第1の回路からの割り込み信号を受信すると、出力信号の周波数が変更されるべきであるか否かを決定し、出力信号の周波数が変更されるべきであると決定された場合、測定された周波数が遅すぎる場合には制御信号を第1の所定値だけ修正するか、或いは測定された周波数が速すぎる場合には制御信号を第2の所定値だけ修正するように第1の回路に対して命令するように構成される。
【０００６】
本開示の他の態様では、クロック信号源を第1の所定周波数に維持する方法は、(a)制御信号をクロック信号源に提供するステップと、(b)クロック信号源からの出力信号を検出するステップと、(c)出力信号の周波数の値を測定するステップと、(d)測定された周波数値を、第1の下方値の下端と第1の上方値の上端とによって当初に境界が決められた周波数値の動作範囲と比較するステップとを含む。測定された周波数値が第1の下方値よりも小さいか、或いは第1の上方値よりも大きい場合、出力信号の周波数を変更するために、クロック信号源の動作が修正されるべきであるか否かを決定する。クロック信号源の動作が修正されるべきであると決定された場合、測定された周波数が第1の下方値よりも小さい場合には制御信号を第1の所定値だけ修正するか、或いは測定された周波数が第1の上方値よりも大きい場合には制御信号を第2の所定値だけ修正し、修正された制御信号をクロック信号源に提供する。
【図面の簡単な説明】
【０００７】
開示の様々な態様について、添付の図面を参照して説明する。例示の簡潔さ及び明確さのために、図面に示されている要素は、必ずしも正確に或いは縮尺通りに描かれていないことが認識される。例えば、要素のいくつかの大きさは、明確さのために他の要素に対して誇張されてもよく、或いは、いくつかの物理構成要素は、1つの機能ブロック又は要素に含まれてもよい。さらに、適切と考えられるときには、対応する要素又は類似の要素を示すために、図面の間で参照番号が繰り返えされてもよい。明確さの目的で、全ての構成要素が全ての図面においてラベル付けされないことがある。図面は、例示及び説明の目的で提供されており、開示の限定の定義として意図されるものではない。
【図１】本開示の態様によるシステムのブロック図である。
【図２】本開示の態様による方法のフローチャートである。
【図３】コンピュータシステムのブロック図である。
【図４】デジタル制御発振器(DCO,  digitally  controlled  oscillator)のブロック図である。
【発明を実施するための形態】
【０００８】
以下の詳細な説明では、本開示の態様の完全な理解を提供するための詳細が記載される。これらは、これらの特定の詳細のうちいくつかを用いずに実施されてもよいことが、当業者により理解される。他の例では、周知の方法、手順、構成要素及び構造は、開示の態様をあいまいにしないように詳細に記載されていないことがある。
【０００９】
開示は、様々な方法で実現又は実施若しくは実行可能であるので、以下の説明に記載されるか或いは図面に示された構成の詳細及び構成要素の配置へのその適用に限定されないことが理解されるべきである。また、ここで使用される語句及び用語は、説明のみの目的のためであり、限定としてみなされるべきではないことが理解されるべきである。
【００１０】
明確さのために別々の実現方式の文脈で記載される特定の特徴はまた、単一の実現方式の組み合わせで提供されてもよい。逆に、簡潔さのために単一の実現方式の文脈で記載される様々な特徴はまた、別々に或いは任意の適切なサブコンビネーションで提供されてもよい。
【００１１】
一般的に、以下により詳細に説明するように、内部クロック信号源からの内部クロック信号は、内部クロック信号の周波数を測定するために利用可能な基準信号と比較される。測定された周波数は、所定範囲と比較される。測定された周波数が範囲外である場合、周波数が速いか或いは遅いかの指示を含む割り込みがシステムのコントローラに対して生成される。割り込みに応じて、システムコントローラは、全体のシステムの現在の動作状態が、内部クロックがコンプライアンス(compliance)に戻るように調整されること、すなわち、所定範囲内にすることを許容するか否かを決定する。所定範囲は、公称又は所望の周波数、中心であることを生じる必要はない。
【００１２】
コントローラが、現在のシステム状態が変化を許容すると決定した場合、内部クロック信号源への制御信号は、周波数を増加又は減少させるために、利用可能な最小の増分だけ変更される。周波数の監視が続き、依然として範囲外である場合、システムコントローラへの他の割り込みが生成され、コントローラは、システムの現在の状態によって決定されるように、周波数が調節できるか否かを決定する。
【００１３】
システム状態が調整を許容すると仮定して、上記の測定/調整ループは、周波数がコンプライアンスに戻るまで続く。
【００１４】
しかし、システムが内部クロックシステムを調整するモードで動作している状況は、そうでない状況よりも多くの問題を引き起こす可能性がある。経時的な周波数ドリフトは、システムのリアルタイム動作に関して比較的遅いので、影響は無視される可能性があるか、或いは、許容制限内になる可能性がある。したがって、システム処理ユニットは、周波数の修正を開始しないことを選択する可能性がある。
【００１５】
しかし、内部クロック信号が所望の範囲外であり、システムがシステム状態の理由のため周波数を修正することを判断しない場合、システムコントローラへの割り込みが続き、頻繁になる可能性がある。しかし、これらの割り込みは、割り込みが処理されなければならないため、コントローラの動作を妨げる可能性がある。
【００１６】
多すぎる割り込みを受信したとコントローラが決定した場合、これらの割り込みに付随して消費されるリソースの量を低減するために、コントローラは、所定範囲のサイズを変更してもよい。したがって、コントローラは、下限を減少させること及び/又は上限を増加させることにより、範囲のサイズを増加させてもよい。これは、測定された周波数が新しい範囲に入る可能性が高いので、割り込みの数を低減する。
【００１７】
システムが現在、内部クロック周波数を修正することが許容される動作状態にあることをシステムコントローラが決定した場合、コントローラは、範囲をその初期値に戻すように変更してもよい。次いで、範囲外の周波数値に関するその後の割り込みが処理される。
【００１８】
ここで図１を参照すると、本開示の一態様では、システム100は、当該技術分野で既知のGPSデバイス104を含む。FPGA  108は、ほとんどのGPSデバイスで見られる1PPS(pulse  per  second)信号を受信するように結合されている。以下に、FPGA  108の動作について説明する。クロック信号源112は、出力としてクロック信号を提供し、1つの非限定的な例では、TCXO120を制御する電圧レギュレータ116を含んでもよい。クロック信号源112は、FPGA108から制御信号122を受信する。既知のように、制御信号122は、電圧レギュレータ116の出力電圧値を設定し、TCXO  120からの出力信号の周波数は、その値の関数である。クロック信号源112からのクロック信号は、クロック信号におけるサイクルをカウントし、カウント信号126をFPGA108に提供するように構成された周波数カウンタ124の入力に結合される。コントローラ128、例えば、本開示の教示に従ってプログラムを実行する汎用コンピュータ、プロセッサ又は処理ユニットは、FPGA108と通信する。
【００１９】
本開示の態様による方法200は、図２のステップ204に示すように、クロック信号源112がFPGA108から受信した制御信号122の関数としてクロック信号を生成することで始まる。ステップ208において、クロック周波数は、FPGA  108が1PPS信号で受信されたパルス間で周波数カウンタ124によってカウントされたサイクル数を比較することで測定される。例えば、クロックが公称で10MHzで動作している場合、FPGA108は、1秒間隔の連続したパルス間で1000万サイクルがカウントされたと想定する。ステップ212において、カウントは、所定範囲、例えば、1〜10ppm(parts  per  million)の範囲の精度と比較される。カウントが範囲内である場合、制御はステップ208に戻り、クロック信号周波数が再び検査される。FPGA108は、スケジュール上のクロック信号周波数を検査するように、或いは単位時間当たりの特定の回数の測定を行うように構成されてもよい。当業者は、範囲がシステムの所望の精度に依存して選択されることを理解する。
【００２０】
カウントが範囲内でない場合、制御はステップ212からステップ216に進み、割り込みがFPGA108からコントローラ128に送信される。ステップ220において、コントローラ128は、システムの現在の動作状態が、クロック信号源112がコンプライアンスに戻るように調整されること、すなわち所定範囲内に調整されることを許容するか否かを決定する。
【００２１】
コントローラ128は、システム100が複数の理由でクロック信号の周波数に対する変化に耐えることができないと決定してもよい。例えば、環境条件が安定しておらず、例えば、高温又は低温の極端な温度であり、制御信号を変更することが実用的ではない可能性がある。代替として、保留中の動作が、たとえ仕様外であっても、整合しているクロック信号に依存しており、保留中の動作が、そのままのクロック信号でそれらの完了まで実行される必要がある可能性がある。
【００２２】
ステップ220において、システム状態がクロック信号が調整されるべきではないような状態であると決定されたとき、多すぎる割り込みが現在受信されているか否かを決定するために、制御はステップ224に進む。内部クロック信号が所望の範囲外であり、システムコントローラ128がシステム状態の理由で周波数を修正していないとき、FPGA108はシステムコントローラ128への割り込みを生成し続けてもよい。しかし、これらの割り込みは、割り込みが処理されなければならないため、コントローラ128の動作を妨げる可能性がある。
【００２３】
ステップ224において、コントローラ128が多すぎる割り込みを受信していると決定した場合、これらの割り込みに付随して消費されるリソースの量を低減するために、コントローラ128は、FPGA  108により使用される所定範囲のサイズを変更してもよい。したがって、ステップ228において、コントローラ128は、下限を減少させること及び/又は上限を増加させることにより、範囲のサイズを増加させる。上限又は下限のいずれかの変更は、同じ量、例えば、同じ割合のみで行われる必要はなく、公称又は所望の周波数、中心であることを生じる必要はない点に留意すべきである。これは、測定された周波数が新しい範囲に入る可能性が高いので、割り込みの数を低減する。次いで、制御はステップ208に進む。
【００２４】
ステップ220に戻ると、コントローラ128が割り込まれているので、現在のシステム状態がクロック信号源112への変更を許容すると決定されたとき、ステップ232において、コントローラ128は、周波数を増加又は減少させるために、利用可能な最小の増分だけ、クロック信号源112への制御信号122を変更するようにFPGA108に対して命令する。ステップ204において、クロック信号源112は、それに従って制御信号122を生成し、処理が続く。
【００２５】
VCXOの場合、制御信号122は、電圧レギュレータ116によりTCXO120に印加される電圧の量に対する変化を引き起こす。変化の量は、クロック信号源112に設計された変化の最小の増分である。
【００２６】
システムコントローラ128は、割り込みの数を低減するために範囲が修正されていることを追跡してもよい。システム100が現在、クロック信号周波数を修正することが許容される動作状態にあると決定されたとき、コントローラ128は、範囲をその初期値に戻すように変更し、次いで、上記に従った範囲外の周波数に関するいずれかの割り込みを処理してもよい。
【００２７】
代替の構成では、コントローラ128は、FPGA108を介するもの或いはFPGA108によるものではなく、直接的に制御信号122をクロック信号源112に提供してもよい。
【００２８】
有利には、本開示の態様は、メンテナンスのためにシステムをオフラインにする必要なく、クロック信号源112を仕様内に保持するための効率的且つ高速なメカニズムを提供する。FPGA108は、カウント及び比較を処理するために効率的に動作するので、測定は、多くの処理サイクルを必要としない。割り込みは、クロックがどのくらい多いかを示さずに、速すぎるか或いは遅すぎるかのいずれかであることを、コントローラ128に示す。
【００２９】
図３を参照すると、コントローラ128は、CPU6404と、RAM6408と、ROM6412と、大容量記憶デバイス6416、例えば、ディスクドライブと、例えば、ディスプレイ、キーボード/マウス又はタッチスクリーン等に結合されるI/Oインターフェース6420と、無線で或いは有線接続を介してインターネットに接続するネットワークインターフェースモジュール6424と含んでもよいシステム上に実現されてもよい。これらのモジュールの全ては、バス6428を通じて互いに通信する。CPU6404は、オペレーティングシステムを実行して、これらの様々な構成要素と動作及び通信する。
【００３０】
ここで図４を参照すると、本開示の他の態様では、図１のクロック信号源112は、VCXOの変形であるデジタル制御発振器(DCO,  Digitally  Controlled  Oscillator)412に置換されてもよい。DCO412は、TCXO120を制御する電圧レギュレータ116を含む。さらに、DAC416は、デジタル制御信号を受信し、TCXO120を制御するためにアナログ出力を電圧レギュレータ116に提供する。したがって、信号源112から出力されるクロック信号の周波数の増分の増加又は減少は、DAC416に提示されるデジタル信号の設定により制御されてもよい。
【００３１】
DAC416の機能は、FPGA108又はコントローラ128のいずれかに実現され、ここに記載の信号源112と共に使用されてもよい点に留意すべきである。
【００３２】
上記のシステム及び方法の様々な実現方式は、デジタル電子回路、コンピュータハードウェア、ファームウェア及び/又はソフトウェアで提供されてもよい。実現方式は、コンピュータプログラムプロダクト、例えば、情報担体に実体的に具現されたコンピュータプログラムとすることができる。実現方式は、例えば、データ処理装置による実行のため或いはデータ処理装置の動作を制御するために、機械読み取り可能記憶デバイス内とすることができる。実現方式は、例えば、プログラム可能プロセッサ、コンピュータ及び/又は複数のコンピュータとすることができる。
【００３３】
上記の実現方式は、一般的に、ここに記載の機能を得るために少なくとも1つのメモリからプログラムのステップを実行する少なくとも1つのプロセッサ又は処理ユニットを使用するコンピュータで実現されるシステムを示す。ここに記載の方法は、ソフトウェア又はファームウェアの使用を介して実現されてもよく、或いはFPGA(field  programmable  gate  array)及び/又はASIC(application  specific  integrated  circuit)のような専用ハードウェアソリューションとして実現されてもよいことが認識されるべきである。モジュール、サブルーチン及びソフトウェアエージェントは、コンピュータプログラム、プロセッサ又は処理ユニット、特殊回路、ソフトウェア、及び/又は機能を実現するハードウェアの部分を示すことができる。
【００３４】
コンピュータプログラムは、コンパイル型言語及び/又はインタープリタ型言語を含むいずれかの形式のプログラミング言語で記述でき、コンピュータプログラムは、スタンドアローン型プログラムとして、或いはサブルーチン、要素及び/又はコンピュータ環境での使用に適した他のユニットとしてのものを含む、いずれかの形式で展開できる。
【００３５】
使用される1つ以上の処理ユニットは、例えば、CPU型処理ユニット、GPU型処理ユニット、FPGA(field-programmable  gate  array)、DSP(digital  signal  processor)又はいくつかの場合にはCPU(central  processing  unit)により駆動され得る他のハードウェア論理コンポーネントを表してもよい。
【００３６】
コンピュータ読み取り可能媒体は、1つ以上の処理ユニットにより実行可能な命令を記憶してもよく、コンピュータ記憶媒体及び/又は通信媒体を含んでもよい。コンピュータ記憶媒体は、揮発性メモリ、不揮発性メモリ及び/又は他の永続的及び/又は補助的コンピュータ記憶媒体のうちの1つ以上を含んでもよい。
【００３７】
本開示は、例示的に、開示の実施形態を参照して上述されている。添付の特許請求の範囲に定義される本開示の範囲から逸脱することなく、当業者により開示の実現方式に対して様々な修正及び変更が行われ得る。
【図１】
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【図２】
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【図３】
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【図４】
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