(57)【特許請求の範囲】
【請求項１】
４接点縦型ホール素子であって、ディープＮウェル（ＮＷ）と、前記ディープＮウェル（ＮＷ）の表面に並べられて直線の対称線（８）に沿って配置され、中央の対称面（９）に対して対称に配置された、第１の外側接点（４）と第１の内側接点（５）と第２の内側接点（６）及び第２の外側接点（７）とを備え、
前記第１の内側接点（５）および前記第２の内側接点（６）は同じ長さおよび同じ実効幅を有し、前記第１の外側接点（４）および前記第２の外側接点（７）は同じ長さおよび同じ実効幅を有し、
前記第１の内側接点（５）の長さ、前記第２の内側接点（６）の長さ、前記第１の外側接点（４）の長さ、および、前記第２の外側接点（７）の長さは前記直線の対称線（８）に沿って測定され、
前記第１の内側接点（５）の実効幅、前記第２の内側接点（６）の実効幅、前記第１の外側接点（４）の実効幅、および、前記第２の外側接点（７）の実効幅は前記直線の対称線（８）に対して直角に測定され、
前記第１の外側接点（４）の実効幅および前記第２の外側接点（７）の実効幅は、前記第１の内側接点（５）の実効幅および前記第２の内側接点（６）の実効幅よりも大きいことを特徴とする４接点縦型ホール素子。
【請求項２】
Ｐ＋ストライプ（１０）は前記第１の内側接点（５）と前記第２の内側接点（６）との間に配置され、前記Ｐ＋ストライプ（１０）は距離をおいて前記第１の内側接点（５）と前記第２の内側接点（６）とから分離される、請求項１に記載の４接点縦型ホール素子。
【請求項３】
ディープＰウェルリング（ＰＷ）をさらに備え、前記ディープＰウェルリング（ＰＷ）の内端（１１）が前記第１の内側接点（５）の実効幅および前記第２の内側接点（６）の実効幅を定義する請求項１または２に記載の４接点縦型ホール素子。
【請求項４】
５接点縦型ホール素子であって、ディープＮウェル（ＮＷ）と、前記ディープＮウェル（ＮＷ）の表面に並べられて直線の対称線（８）に沿って配置された、第１の外側接点（４）と、第１の内側接点（５）と、中央接点（１２）と、第２の内側接点（６）と、及び、第２の外側接点（７）とを備え、
前記第１の内側接点（５）および前記第２の内側接点（６）は、前記中央接点（１２）に対して対称に配置され、前記第１の外側接点（４）および前記第２の外側接点（７）は、前記中央接点（１２）に対して対称に配置され、
前記第１の内側接点（５）および前記第２の内側接点（６）は、同じ長さおよび同じ実効幅を有し、前記第１の外側接点（４）および前記第２の外側接点（７）は、同じ長さおよび同じ実効幅を有し、
前記第１の内側接点（５）の長さ、前記第２の内側接点（６）の長さ、前記第１の外側接点（４）の長さ、および、前記第２の外側接点（７）の長さは前記直線の対称線（８）に沿って測定され、
前記第１の内側接点（５）の実効幅、前記第２の内側接点（６）の実効幅、前記第１の外側接点（４）の実効幅、および、前記第２の外側接点（７）の実効幅は前記直線の対称線（８）に対して直角に測定され、
前記第１の外側接点（４）および前記第２の外側接点（７）は短絡されており、
前記第１の外側接点（４）の実効幅および前記第２の外側接点（７）の実効幅は、前記第１の内側接点（５）の実効幅および前記第２の内側接点（６）の実効幅よりも大きいことを特徴とする５接点縦型ホール素子。
【請求項５】
前記中央接点（１２）と前記第１の内側接点（５）との間に配置された第１Ｐ＋ストライプ（１０）と、前記中央接点（１２）と前記第２の内側接点（６）との間に配置された第２Ｐ＋ストライプ（１０）とをさらに備え、前記第１Ｐ＋ストライプ（１０）は前記中央接点（１２）と前記第１の内側接点（５）とから距離を置いて分離され、前記第２Ｐ＋ストライプ（１０）は前記中央接点（１２）と前記第２の内側接点（６）とから距離を置いて分離される、請求項４に記載の５接点縦型ホール素子。
【請求項６】
ディープＰウェルリング（ＰＷ）をさらに備え、前記ディープＰウェルリング（ＰＷ）の内端（１１）が前記第１の内側接点（５）の実効幅と前記第２の内側接点（６）の実効幅と、前記中央接点（１２）の実効幅を定義する請求項４または５に記載の５接点縦型ホール素子。
【請求項７】
４接点縦型ホール素子であって、ディープＮウェル（ＮＷ）と、ディープＰウェルリング（ＰＷ）と、前記ディープＮウェル（ＮＷ）の表面に並べられて直線の対称線（８）に沿って配置され、中央の対称面（９）に対して対称に配置された、第１の外側接点（４）と第１の内側接点（５）と第２の内側接点（６）及び第２の外側接点（７）とを備え、
前記第１の内側接点（５）および前記第２の内側接点（６）は、同じ長さおよび同じ実効幅を有し、前記第１の外側接点（４）および前記第２の外側接点（７）は、同じ長さおよび同じ実効幅を有し、
前記第１の内側接点（５）の長さ、前記第２の内側接点（６）の長さ、前記第１の外側接点（４）の長さ、および、前記第２の外側接点（７）の長さは前記直線の対称線（８）に沿って測定され、
前記第１の内側接点（５）の実効幅、前記第２の内側接点（６）の実効幅、前記第１の外側接点（４）の実効幅、および、前記第２の外側接点（７）の実効幅は前記直線の対称線（８）に対して直角に測定され、
Ｐ＋ストライプ（１０）が前記第１の内側接点（５）と前記第２の内側接点（６）との間に配置され、前記Ｐ＋ストライプ（１０）は距離をおいて前記第１の内側接点（５）と前記第２の内側接点（６）とから分離され、
前記ディープＰウェルリング（ＰＷ）の内端（１１）が前記第１の内側接点（５）の実効幅と前記第２の内側接点（６）の実効幅を定義することを特徴とする４接点縦型ホール素子。
【請求項８】
５接点縦型ホール素子であって、ディープＮウェル（ＮＷ）と、ディープＰウェルリング（ＰＷ）と、前記ディープＮウェル（ＮＷ）の表面に並べられて直線の対称線（８）に沿って配置された、第１の外側接点（４）と、第１の内側接点（５）と、中央接点（１２）と、第２の内側接点（６）と、及び、第２の外側接点（７）とを備え、
前記第１の内側接点（５）および前記第２の内側接点（６）は、前記中央接点（１２）に対して対称に配置され、前記第１の外側接点（４）および前記第２の外側接点（７）は、前記中央接点（１２）に対して対称に配置され、
前記第１の内側接点（５）および前記第２の内側接点（６）は、同じ長さおよび同じ実効幅を有し、前記第１の外側接点（４）および前記第２の外側接点（７）は、同じ長さおよび同じ実効幅を有し、
前記第１の内側接点（５）の長さ、前記第２の内側接点（６）の長さ、前記第１の外側接点（４）の長さ、および、前記第２の外側接点（７）の長さは前記直線の対称線（８）に沿って測定され、
前記第１の内側接点（５）の実効幅、前記第２の内側接点（６）の実効幅、前記第１の外側接点（４）の実効幅、および、前記第２の外側接点（７）の実効幅は前記直線の対称線（８）に対して直角に測定され、
前記第１の外側接点（４）および前記第２の外側接点（７）は短絡されており、
前記中央接点（１２）と前記第１の内側接点（５）との間に配置された第１Ｐ＋ストライプ（１０）と、前記中央接点（１２）と前記第２の内側接点（６）との間に配置された第２Ｐ＋ストライプ（１０）とをさらに備え、前記第１Ｐ＋ストライプ（１０）は前記中央接点（１２）と前記第１の内側接点（５）とから距離を置いて分離され、前記第２Ｐ＋ストライプ（１０）は前記中央接点（１２）と前記第２の内側接点（６）とから距離を置いて分離され、
前記ディープＰウェルリング（ＰＷ）の内端（１１）が前記第１の内側接点（５）の実効幅と前記第２の内側接点（６）の実効幅と、前記中央接点（１２）の実効幅とを定義することを特徴とする５接点縦型ホール素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＣＭＯＳ技術等の集積回路のＩＣ（集積回路）技術を用いて作製した縦型ホール素子に関する。
【背景技術】
【０００２】
ホール効果素子又はホール素子要するにホール素子またはホールセンサとして知られるものは、磁界ベクトルの測定すべき成分を電圧に変換する素子である。＋ホール素子は、現在最も使用される磁気センサである。それらはホール素子、電流源、アンプ及び他の信号状態電子回路の組み合わせたものを内蔵した集積回路及び個別素子の双方として市販されている。ホール素子の動作および基本技術の原理は非特許文献１に記述されている。
【０００３】
簡潔に言うと、ホール素子には２つのクラスがあって、それらは横型ホール素子と縦型ホール素子として知られている。横型ホール素子は平面の形状を持ち、通常は活性チップ表面に対し平行に配置されて活性チップ表面に直角に通る磁界に反応しやすい。縦型ホール素子は板状の外形を持たず、活性チップ表面に対して垂直に配置された板のように作用し、活性チップ表面に平行に通る磁界に反応しやすい。
【０００４】
図１は従来の技術の縦型ホール素子１の断面図であり、図２はその平面図である。混乱を避けるため、下記の約束事が用いられている。縦型ホール素子の平面図を示す全ての図において、互いに直角に向き合うｘ軸とｙ軸は長さまたは幅を測定する方向を示すために用いられる。図２においては、Ｌなどのｘ軸に沿うどのような距離も長さと呼び、図２におけるＷなどのｙ軸に沿うどのような距離も幅と呼ぶ。この約束事は検討中の構造の長さと幅の比に対して個別に適用される。
【０００５】
縦型ホール素子１はＩＣ（集積回路）技術で作製される：縦型ホール素子はＰ型基板であるＰ型領域３に埋め込まれているＮ型領域２を有する。直線８に沿って配置された４つの高ドープＮ＋領域がＮウェルＮＷの表面に配置されて電気接点４〜７を形成している。ＮウェルＮＷは深さｄＮＷを有し、Ｎ＋接点は深さｄ＋を有する。縦型ホール素子１は長さＬと幅Ｗを有する。縦型ホール素子１の２つの非隣接接点は入力端子として用いられ、他の２つの非隣接接点は出力端子として用いられる。例えば、接点４及び６は入力端子として使用でき、接点５及び７は出力端子として使用できる、逆もまた同様である。ホール素子１の接点４〜７の間の電気抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４は、図３に示すようなホィーストンブリッジで表すことができる。発明の一部として、抵抗Ｒ２はＲ２＝Ｒ２’‖Ｒ２”の状態で２つの抵抗Ｒ２’及びＲ２”で構成されていると考えられる。
【０００６】
ホール素子１に一定電流Ｉｉｎまたは一定電圧Ｖｉｎが入力端子を介して供給される。もしホール素子１が有効素子面に直角となる成分の磁界にさらされるならば、その時ホール効果の起電力は出力端子の間で作用する。出力端子の間に現れる電圧Ｖｏｕｔはホール素子１の出力電圧と呼ばれる。ホール素子の出力電圧は下記の数式により与えられる：
Ｖｏｕｔ＝Ｖｏｆｆ＋ＳＩ×Ｉｉｎ×ＢまたはＶｏｕｔ＝Ｖｏｆｆ＋ＳＶ×Ｖｉｎ×Ｂ（１）
ここで、Ｖｏｆｆはオフセット電圧を示し、ＳＩは電流関連感度を示し、Ｂは有効素子面に垂直な磁界の成分を示し、Ｓｖは電圧関連感度を示す。
【０００７】
ホール素子は、磁界センサとして実用化に適するためには下記の主な特徴を持っている必要がある：
ａ）低オフセット：例えば、シリコン集積ホール素子では、オフセット電圧ＶｏｆｆはＶｏｆｆ＜０．０１ｘＶｉｎであるはずである。
ｂ）使い勝手のよい共通出力電圧レベル：出力端子の電圧Ｖｏｕｔ１及びＶｏｕｔ２は入力電圧Ｖｉｎのおよそ中間くらいであるはずである：Ｖｏｕｔ１≒１／２Ｖｉｎ及びＶｏｕｔ２≒１／２Ｖｉｎ
ｃ）入力端子と出力端子の交換可能性：オフセット電圧の絶対値、出力電圧の共通レベル、入力抵抗および出力抵抗、および磁気感受性を備えるホール素子の特徴は、接点４及び６が入力端子として端子５及び７が出力端子として使用される場合と接点５及び７が入力端子として端子４及び６が出力端子として使用される場合とではほぼ等しいはずである。ホール素子の入力端子及び出力端子との交換可能性は、スピニング電流法として知られたホール素子のオフセット電圧を低減するための技術の適用のための前提条件である。
ｄ）高い磁気感受性：傾向としては低い供給電圧で最新のセンサシステムを操作するようになる；それゆえ、ホール素子の長所の最も関連した感受性の数字は、通常はＳＩではなくてＳｖである。例えばシリコン集積ホール素子としては、電圧に関連する磁気感受性ＳｖはＳｖ＞０．０３Ｖ／ＶＴ（ボルトテルサ当りボルト）であるべきである。
ｅ）低いフリッカ雑音（また１／ｆ雑音として知られる）：例えばＶｉｎ＝１Ｖの時のホール素子供給電圧Ｖｉｎでフリッカ雑音（雑音スペクトラル密度の１／ｆ部分は熱雑音と同一である）のコーナー周波数ｆｃはｆｃ＜１０ｋＨｚであるはずである。
【０００８】
もし４つの抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の全てがほぼ等しければ要件ａ）からｃ）を満たす。電圧に関連する磁気感受性（要件ｄ）はホール素子に使用される材料とその外形の特徴との複合関数である。しかし、概略を言えば、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４が等しい値を有し、さらに“小さければ”要件ｄ）をより満たしやすい。ここで、“小さいこと”は抵抗の長さがその断面積の平方根以下であることを意味する。フリッカ雑音（要件ｅ）はホール素子に使用される材料の材質に多く依存し、さらにその表面の特性と保護に依存する。
【０００９】
理論的に言えば、どのような二次元の（平面の）横型ホール素子も等角写像として知られる数学的手法を用いて縦型ホール素子に変換することが可能である。しかし、接点の算出された次元を満足させることは実際にはほとんど不可能である。
【００１０】
それゆえ、集積縦型ホール素子を設計する際、全ての要件ａ）〜ｅ）を同時に満足させることは重大な挑戦である。４接点縦型ホール素子の知られた全ての設計では、二つの外側接点４及び７の間の抵抗は２つの内側接点５及び６の間の抵抗よりも大変大きい、即ち、図１から認識できるようにＲ４＞＞Ｒ２となる。この不均衡は入力電圧の半分くらいのオフセット電圧を発生させる。抵抗Ｒ２及びＲ４の間の大きな相違は実際のＣＭＯＳ技術の様々な限定に起因するが、大きな２つの限定は下記のものである。
（ｉ）縦型ホール素子１の長さＬに対するＮウェルＮＷの小さな深さｄＮＷ（普通は、ｄＮＷ／Ｌ＜＜１）。内側接点５及び６の名目上の大きさは大変小さく、実際ＣＭＯＳ技術の限度以下であることを等角写像で示すことができる。
（ｉｉ）内側接点５及び６の間の小さな距離ｌ２と比べたＮ＋接点領域の実質的な深さｄ＋。この事実により」、抵抗Ｒ２が、素子表面に大変近くて平行な内側接点５及び６の２つのＮ＋領域の側壁の間を流れる電流の抵抗を表すＲ２’と、素子表面の下方の“通常の”深さにある二つの内側接点５及び６の間を流れる電流の抵抗を表すＲ２”の２つの抵抗の並列接続より構成される結果となる。並列接続した抵抗Ｒ２’及びＲ２”から構成された抵抗Ｒ２は“通常の”Ｒ２”の抵抗よりも小さくなり、このことはＲ２及びＲ４の不均衡の問題をさらに悪化させる。
【００１１】
同様な問題はＣＭＯＳ技術で実装した５接点縦型ホール素子にも存在する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第４，７８２，３７５号明細書
【特許文献２】米国特許第５，０５７，８９０号明細書
【特許文献３】米国特許第７，８７２，３２２号明細書
【非特許文献】
【００１３】
【非特許文献１】ＲＳポポヴィッチの書籍、表題“ホール効果素子”、物理学出版、ブリストルとフィラデルフィア、２００４年（ｔｈｅ  ｂｏｏｋ  ｂｙ  Ｒ  Ｓ  Ｐｏｐｏｖｉｃ，  ｅｎｔｉｔｌｅｄ  “ＨＡＬＬ  ＥＦＦＥＣＴ  ＤＥＶＩＣＥＳ”，  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｐｈｙｓｉｃｓ  Ｐｕｂｌｉｓｈｉｎｇ，  Ｂｒｉｓｔｏｌ  ａｎｄ  Ｐｈｉｌａｄｅｌｐｈｉａ  ２００４）
【００１４】
先行技術の説明
縦型ホール素子は特許文献１で初めて説明された。この素子は直線に沿って配列された５つの接点を有し、二つの最も外側の接点は短絡している。適切に設計された場合、５接点縦型ホール素子は要件ａ）、ｄ）及びｅ）を満たせるが、既知の５接点構造では要件ｂ）及びｃ）を満足させることははるかに困難である。
【００１５】
特許文献２に開示された４接点縦型ホール素子は交換可能性の要件ｃ）を元来満足している。しかし、ＩＣ技術を用いて実装する場合、４接点縦型ホール素子は通常、大変大きなオフセットと低い電圧に関連する磁気感受性を有する；即ち、要件ａ）及びｄ）は満足されない。
【００１６】
特許文献３では、抵抗を抵抗Ｒ４と平行に接続することにより集積４接点ホール素子のオフセットを低減することが提案された。この対策が上記にリストされた他の要件の満足を促進するか不安定にするかについては開示されなかった。
【発明の概要】
【課題を解決するための手段】
【００１７】
本発明はディープＮウェルの表面上に直線に沿って配列した接点を有する４接点または５接点の縦型ホール素子に関する。４接点縦型ホール素子は２つの内側接点と２つの外側接点とを有する。接点は高ドープＮ＋領域で形成されている。５接点縦型ホール素子は２つの内側接点の間に配置された中央接点を加えて有する。５接点縦型ホール素子の２つの外側接点を、例えば二つの外側接点を直接接続する金属線で短絡させている。対称理由として、２つの内側接点は同じ長さ及び同じ幅を有し、また２つの外側接点は同じ長さ及び同じ幅を有する。４接点縦型ホール素子及び５接点縦型ホール素子の双方とも、第１の対称線及び第１の対称線に直角に伸びる中央の対称面に対して対称である。
【００１８】
本発明の目的は、上記の要件ａ）〜ｅ）の全てを満たし、商用のシリコンＣＭＯＳ集積回路技術の工程を用いて作製可能な縦型ホール素子を開発することである。本発明は集積４接点及び５接点縦型ホール効果素子の斬新なレイアウトを提案するが、それは別個の作製工程を既存のシリコンＣＭＯＳ技術へ追加する必要性なしに、ホール素子の高い磁気感受性を実行するだけでなく、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の値を等しくすることを可能にする。本発明は次の通り抵抗Ｒ４を低減し及び／または抵抗Ｒ２を増加する縦型ホール素子の新しい設計を提案する（参照番号は図１及び図２を参照する）。
【００１９】
ａ）４接点縦型ホール素子
実施の形態によれば、外側接点の実効幅が内側接点の実効幅より大きい。それゆえ、その長さに沿う縦型ホール素子の結果として生じた実効幅は一様ではなく、内側接点の近くではより小さく外側接点の方ではより大きい。本設計は外側接点の間の抵抗Ｒ４を低減する。
【００２０】
本発明の他の実施の形態によれば、Ｐ＋ストライプは内側接点５及び６の間に配置される。Ｐ＋ストライプは内側接点のＮ＋領域と接触しない。Ｐ＋ストライプは高ドープＰ＋領域である。内側接点へのＰ＋ストライプの距離が、使用されるＩＣ技術のデザインルールが許容する最小距離よりも小さくなるように、Ｐ＋ストライプの長さを選択するのが好ましい。本設計は内側接点の間の抵抗Ｒ２を増加させる。
【００２１】
さらなる実施の形態によれば、第１の実施の形態に従って外側接点の実効幅を内側接点の実効幅よりも大きくして抵抗Ｒ４を低減し、かつ第２の実施の形態に従って内側接点の間のＰ＋ストライプを配置することにより抵抗Ｒ２を増大する。
【００２２】
ｂ）５接点縦型ホール素子
実施の形態によれば、外側接点の実効幅は内側接点の実効幅より大きく、かつ中央接点の実効幅は内側接点の実効幅と同一であるか、あるいはそれより小さいことが好ましい。その長さに沿った縦型ホール素子の結果として生じた実効幅は一様ではなく、中央接点の近くではより小さく外側接点の方ではより大きい。本設計は外側接点とこの外側接点から最も離れた内側接点との間の抵抗Ｒ４を低減する。
【００２３】
他の実施の形態によれば、Ｐ＋ストライプは中央接点とその隣接する内側接点の各々との間に配置される。２つのＰ＋ストライプは隣接接点のＮ＋領域と接触しない。２つのＰ＋ストライプの長さを、隣接Ｎ＋接点へのその距離が使用されるＩＣ技術のデザインルールが許容する最小距離よりも小さくなるように選択するのが好ましい。
【００２４】
本実施の形態のＰ＋ストライプを第１の実施の形態の縦型ホール素子へ追加してもよい。
【００２５】
内側接点の実効幅を追加のディープＰウェルリングの内端のコースによって定義してもよい。ディープＰウェルリングの内端によって囲まれたディープＰウェルリングの開口の幅は、外側接点の方が内側接点よりも大きい。ディープＰウェルリングはディープＮウェルの深さよりも小さい深さを有する。ディープＰウェルリングの側方拡散はディープＮウェルリングの側方拡散よりも小さいので、縦型ホール素子の磁気感受性に対して最も寄与する活性領域の形状はよりよく定義される。
【００２６】
接点の実効幅と言う用語は重要なＮ＋領域の表面にある接点の幅ではなく、ディープＮウェル及び接点を形成するかなりドープされたＮ＋領域が一つに結合する領域の幅であることを意味する。
【００２７】
これらの全ての実施の形態の設計は抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４を等しくすることが可能である。さらにこれらの設計はまた、４接点あるいは５接点縦型ホール素子の他の特徴を特に電圧に関連する磁気感受性について改善する。
【００２８】
その長さに沿った本発明の縦型ホール素子の変動幅は、図２に示すように幅Ｗが一定の従来の技術の縦型ホール素子の既知設計の全てと相違する。縦型ホール素子の幅Ｗは従来の横型ホール素子の厚さに相当する。横型ホール素子は活性層の一様な厚さを常に有する。明らかに、縦型ホール素子の幅Ｗの均一性は横型ホール素子に対する相似によるルールと考えられる。本発明はこのルールを捨てる。
【００２９】
その長さに沿った本発明の縦型ホール素子の変動幅は、ホール素子の活性領域がはっきりと三次元であることを意味し、一方従来の技術の縦型ホール素子の活性領域は基本的に二次元である（活性領域は図３の面ＸＺに存在する）。
【００３０】
浅いＰ＋ストライプはＮ＋接点の三次元構造に由来するいくつかの負の効果を取り除き、負の効果を（図３の面ＸＹにある）二次元接点のように作用させる。
【００３１】
それゆえ、本発明の本質は、Ａ）活性領域のいくつかの部分を二次元構造から三次元構造に変換すること、及び、Ｂ）活性領域の他のいくつかの部分を三次元構造から二次元構造に変換することによる、縦型ホール素子の特徴の改善である。最善の結果は、対策Ａ）及びＢ）を組み合わせるときに実行される。
【００３２】
１番目の態様によれば、縦型ホール素子はディープＮウェルと、ディープＮウェルの表面に並べられて直線の対称線に沿って配置された２つの入力接点及び、２つの外側接点とを備え、２つの内側接点は同じ長さと同じ実効幅を有し、２つの外側接点は、同じ長さと同じ実効幅を有し、長さは直線の対称線に沿って測定されて幅は直線の対称線に対して直角に測定され、接点は中央の対称面に対して対称に配置され、そして外側接点の実効幅は、内側接点の実効幅よりも大きい。
【００３３】
縦型ホール素子は内側接点の間に配置されるＰ＋ストライプを備えてもよい、またＰ＋ストライプは距離をおいて内側接点から分離される。
【００３４】
縦型ホール素子は内側接点の間に配置された中央接点をさらに備えてもよい。
【００３５】
縦型ホール素子は、中央接点と内側接点の１つとの間に配置されたＰ＋ストライプと、中央接点ともう一方の内側接点との間に配置されるさらなるＰ＋ストライプをさらに備えてもよく、２つのＰ＋ストライプが距離をおいて中央接点及び各隣接する内側接点とから分離される。
【００３６】
縦型ホール素子は、ディープＰウェルリングをさらに備えもよく、ディープＰウェルリングの内側端面が内側接点の実効幅と、もし必要な場合には、中央接点の実効幅をも定義する。
【００３７】
本明細書の一部に組み込まれ、また本明細書を構成する添付の図面は、本発明の１つまたは複数の実施の形態を例示し、詳細な説明と共に、本発明の原理及び実装を説明するのに役立つ。図面は明確にするための理由であり、正確には描かれていない。
【図面の簡単な説明】
【００３８】
【図１】従来の技術に係る４接点縦型ホール素子の断面図を示す。
【図２】従来の技術に係る４接点縦型ホール素子の平面図を示す。
【図３】ホール素子の電気的等価回路を示す。
【図４】本発明に係る４接点縦型ホール素子の第１の実施の形態の平面図を示す。
【図５】本発明に係る４接点縦型ホール素子の第２の実施の形態の１つの平面図と２つの断面図を示す。
【図６】本発明に係る４接点縦型ホール素子の第３の実施の形態の平面図を示す。
【図７】本発明に係る４接点縦型ホール素子の第４の実施の形態の断面図を示す。
【図８】本発明に係る５接点縦型ホール素子の実施の形態の断面図を示す。
【図９】本発明に係る５接点縦型ホール素子の別の実施の形態の平面図を示す。
【発明を実施するための形態】
【００３９】
図４は本発明に係る４接点縦型ホール素子１の第１の実施の形態の平面図を示す。縦型ホール素子１は例えば周知のＣＭＯＳ技術を用いて製造されており、低ドープＰ型基板３（基板ドープ量ＰＳを有している）に埋め込まれたディープＮウェルＮＷを備えている。このディープＮウェルＮＷは長さＬと幅Ｗの四角形の形状を有することが好ましい。縦型ホール素子１はＮウェルＮＷの表面に並べられ、１番目の対称線８に沿って配置されて対称面９に対して対称の４つの電気接点４〜７を有している。対称線８は直線で、対称面９に対して直角に走っている。電気接点４〜７は図示されていない金属線で従来の方法で接続された高ドープＮ＋領域で形成されている。電気接点４〜７は、ほぼ四角形の形状を有している。内側接点５及び６は同じ長さｌ６と同じ幅ｗ２を有し、外側接点４及び７は同じ長さｌ７と同じ幅ｗ４を有している。内側接点５及び６の長さｌ６は、外側接点４及び７の長さｌ７よりも小さい、即ちｌ６＜ｌ７（１）が好ましいが、長さｌ６及びｌ７が等しくｌ６＝ｌ７であってもよい。
【００４０】
内側接点５及び６の間の距離ｌ２は、内側接点とその隣接する外側接点との間の距離ｌ３より小さく、即ちｌ２＜ｌ３（２）が好ましいが、距離ｌ２及びｌ３が等しくｌ２＝ｌ３であってもよい。数式（１）及び（２）による好ましい距離は従来の技術の等角写像から知られており、ここでは議論しない。
【００４１】
本発明によれば、内側接点５及び６の幅ｗ２が外側接点４及び７の幅ｗ４よりも小さく、即ちｗ２＜ｗ４（３）となっている。一実施の形態において、０．３５μｍＣＭＯＳ技術を用いて、幅はｗ４＝２μｍ及びｗ２＝ｗ４／２＝１μｍとなるように選択された。
【００４２】
２つの外側接点４及び７の幅ｗ４は２つの内側接点５及び６の幅ｗ２より大きく、その長さに沿う縦型ホール素子の実効幅はかなり不均一である：内側接点５及び６の近くでは縦型ホール素子１の幅は外側接点４及び７の近くの縦型ホール素子１の幅よりもはるかに小さい。図１、図２及び図４の抵抗の平面形状を比較して抵抗Ｒ１〜Ｒ４の値に関するこれらの事柄の影響を予測することが可能である：従来の技術（図１及び図２）によれば、平面図で分かるように４つの全ての抵抗は等しい幅を有しており；一方、本発明（図４）によれば、平面図で分かるように抵抗の実効幅はかなり相違している。図４にある抵抗Ｒ１〜Ｒ４の領域は複雑な電流分布を持ち３次元の状態であるが、単一な形状でそれらを近似させることができる：平面図ではそれぞれ抵抗Ｒ１及びＲ３は中くらいの幅ｗ１のある台形として現われ、抵抗Ｒ２及びＲ４は幅ｗ２及びｗ４の四角形としてｗ２＜ｗ４の状態で現われている。Ｒ４＞＞Ｒ２即ちＲ４／Ｒ２＞＞１という従来の技術の課題を思い出す。図１及び図４に示す縦型ホール素子の長さＬと他の全ての長さを同じに保持するならば、現在のｗ２＜ｗ４の事柄は抵抗Ｒ４／Ｒ２の比が下がること、即ちＲ４／Ｒ２（本発明）＜Ｒ４／Ｒ２（従来の技術）を意味する。この事柄は、本発明が抵抗Ｒ２及びＲ４との間の不均衡を効果的に低減し、Ｒ４＝Ｒ２の状況に一致する機会をかなり増加させることを意味する。幅ｗ４及びｗ２の比は少なくともｗ４／ｗ２＞１．２となる。
【００４３】
同様の分析は、変動する厚さもまた抵抗Ｒ２及びＲ４に対する抵抗Ｒ１及びＲ３の比に対して有益な影響を与えるという結論に帰着する。
【００４４】
縦型ホール素子では、有用な磁界依存起電力のほとんどはその素子の内側接点５及び６の近くに発生する。もし図４の内側接点５及び６の幅ｗ２が図３の幅Ｗと等しいならば、またもし等しい供給電流が入力端子に供給されるのであれば、図１および図４に示すホール素子はそれらの出力端子でほぼ等しい電圧を有する。しかし、抵抗Ｒ１、Ｒ３及びＲ４が図４の素子においてより小さいので、本発明に係る縦型ホール素子の電圧に関連する磁気感度は従来の技術のそれよりも高くなる。
【００４５】
図５は本発明に係る４接点縦型ホール素子１の第２の実施の形態の１つの平面図ａ）と２つの断面図ｂ）及びｃ）を示す。本縦型ホール素子の設計は、図４に示す縦型ホール素子１とは内側接点５及び６の実効幅がＮ＋領域の名目上の幅ではなくて付加された適切な形状のＰウェルリングＰＷにより定義される点で相違する。このＰウェルリングＰＷは適度にドープされたＰ型領域で形成されている。Ｎ＋領域、ディープＰウェル及びディープＮウェルの平均的ドーピングは、ＤｏｐｉｎｇＮ＋＞＞ＤｏｐｉｎｇＰＷ＞＞ＤｏｐｉｎｇＮＷ（５）となるように選択される。それゆえ、これらの２つ以上の層が重なるとき最も高いドーピングの層が優位に立つ。図５ａ）に示す平面図は、ａ）内側接点５及び６の名目上の幅ｗ４は外側接点４及び７の名目上の幅と同一であり、かつｂ）ＰウェルリングＰＷは、外側接点４及び７近くよりも内側接点５及び６近くでより狭くなる内側形状を有していることを示す。
【００４６】
結果は、ＮウェルＮＷの表面のＮ＋領域の幅は全てのＮ＋領域に対して等しいが、ｄ＋からｄｐｗの範囲の深さの内側接点５及び６の幅は、この深さの範囲の外側接点４及び７の幅よりも小さい。このことは、図示していない金属線でＮ＋領域と接触することを容易にし、これは素子の表面で発生することであるが、内側接点５及び６の実効幅を低減する。接点の実効幅は、Ｎ＋領域がディープＮウェルＮＷと接触する領域の幅である。図５ａ）の接点４〜７の実線の境界線はチップの表面での接点４〜７の大きさを示す一方、実線の境界線の斜線領域はチップの表面下の深さｄＰＷでの実効接触領域を示す。それゆえ、内側接点５及び６に対する実効幅は外側接点４及び７に対するよりも小さい。このことは図５ａ）に示す線Ｓ１及びＳ２に沿った縦型ホール素子１の断面図を示す図５ｂ）及び図５ｃ）にそれぞれ見ることができる。図５ｂ）に示すように、Ｎ＋領域の深さｄ＋及びｄＰＷ並びにディープＰウェルリングＰＷは、ｄ＋＜ｄＰＷ（６）となるように選択される。図５ｂ）及び図５ｃ）に示すドーピングプロフィールは、接点５及び６の実効幅ｗ２が接点４及び７の実効幅ｗ４よりも小さいことを示す。
【００４７】
数式（５）及び（６）を満たすために、ＰウェルリングＰＷが入力端子の間に流れる電流をＡ１、Ａ２、Ａ３及びＡ４で図５ａ）に示された領域へ流すように、ＰウェルリングＰＷの内端１１の形状が選択される。内側接点５及び６のＮ＋領域の間の電気接点の幅とディープＮウェルＮＷの隣接する部分の幅とが小さいこと−図５ｂ）参照−並びに外側接点４及び７のＮ＋領域間の接点の幅とディープＮウェルＮＷの隣接する部分の幅が大きいこと−図５ｃ）参照−がこのことを示す。その上、抵抗Ｒ４の幅は図５ｃ）に示すようにディープＮウェルＮＷの幅ｗによって基本的に与えられる。そこで、外側接点４及び７の間の距離が内側接点５及び６の間の距離よりも大きいにもかかわらず、これらの組の接点の間のディープＮウェルＮＷの導電領域の幅が使い勝手の良い割合と相違している、即ちｗ４＞ｗ２なので、この二組の接点の間の抵抗を等しく、即ちＲ４≒Ｒ２とすることが可能である。
【００４８】
それゆえ、説明した形状の付加的なディープＰウェルリングＰＷを適用して抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４の均一性を達成する手助けをする。その上、内側接点５及び６の間の電流を狭い幅ｗ２の経路へ押し流すことにより、縦型ホール素子１の電流関連感度を増加させることに帰着する。
【００４９】
図６は本発明に係る４接点縦型ホール素子の第３の実施の形態の平面図を示している。図５ａ）に示す第２の実施の形態に対する唯一の相違は、ディープＰウェルリングＰＷの内端１１の異なる形状である。しかし、図５及び図６に示す実施の形態の基本的な特徴は同一である。
【００５０】
図７は本発明に係る４接点縦型ホール素子の第４の実施の形態の断面図を示す。縦型ホール素子１は内側接点５及び６のＮ＋領域の間に配置されたＰ＋ストライプ１０を有する。Ｐ＋ストライプ１０は、Ｎ＋層の深さｄ＋にほぼ等しい深さを有する浅い高ドープＰ型層を用いて実装される。Ｐ＋ストライプ１０は、隣接する接点５または６及び１２にこのＰ＋ストライプ１０が接触しない、即ちＰ＋ストライプ１０と内側の隣接する接点５または６及び１２はそれぞれ距離ＬＰ５及びＬＰ６により分離されるように選択された長さＬＰ＋を有する。Ｐ＋ストライプ１０のＰ＋領域と隣接接点５または６及び１２のＮ＋領域との間の分離はこれらの領域間のトンネル電流を避けるために必要である。Ｐ＋ストライプ１０はＮ型物質により囲まれているので、Ｐ＋ストライプ１０は空乏層により隣接接点から分離される。この空乏層は接点５または６及び１２のＮ＋領域の隣接する側壁の間に横電流が流れ込むのを妨げる。換言すれば、図２の抵抗Ｒ２’により示される伝導路を取り除く。そうすることにより、内側接点５または６及び中央の接点１２との間の結果として生じた抵抗Ｒｂが増加し、抵抗Ｒａ及びＲｂをより容易に等しくできる。接点５または６及び１２のＮ＋領域の隣接する側壁間のそのような横電流はホール電圧を増加するのではなく弱めるので、Ｐ＋ストライプ１０の追加はホール素子１のより高い磁気感度を達成するために有益でもある。状況に応じて図５及び図６に示すような形状のディープＰウェルＰＷを、活性領域の幅並びに接点５及び６または全ての接点４〜７の幅を定義するために使用してもよい。
【００５１】
十分に設計された４接点集積縦型ホール素子は内側接点５及び６の間に非常に短い距離ｌ２を有するはずである。この要求は、Ｐ＋領域１０、ギャップＬＰ５、及びＬＰ６の実現を不可能とするが、一方で与えられたＣＭＯＳ技術のデザインルールを順守する。例えば、０．３５μｍＣＭＯＳ技術では、デザインルールは距離ＬＰ＋、ＬＰ５及びＬＰ６の各々の約０．５μｍ、即ちＬＰ＋＋ＬＰ５＋ＬＰ６＞１．５μｍを許容する一方で、等角写像はｌ２＝ＬＰ＋＋ＬＰ５＋ＬＰ６＝０．５μｍであることを示唆する。しかしながら、ＩＣ技術のデザインルールは、ホール素子の分離ストライプの適切な機能ではなく、ＭＯＳ−ＦＥＴトランジスタの適切な機能を保証するために作り出されたものであり、このことはより簡潔で少ない要求の要件である。発明者の実験結果は、ＬＰ＋＝０．２μｍ及びＬＰ５＝ＬＰ６＝０．１５μｍを有する縦型ホール素子１は完全に機能し、十分な歩留まりで製造可能であることを示している。
【００５２】
あるいは、ディープＰウェルリングＰＷを使用する代わりに、ディープＮウェルＮＷは、ディープＰウェルリングＰＷのような形状をしているリングとなりうる。
【００５３】
主に、５接点縦型ホール素子を、各抵抗Ｒａ及びＲｄを減らすため；及び／または抵抗Ｒｂ及びＲｃを増加するために類似した方法で直接設計することができる（これらの抵抗について図８参照）
【００５４】
図８は５接点縦型ホール素子１の断面図を示す。５接点縦型ホール素子１は１つのディープＮウェルＮＷ、２つの内側接点５及び６、２つの外側接点４及び７、並びに内側接点５及び６の間に配置された中央接点１２を有する。接点４〜７及び１２はディープＮウェルＮＷの表面に並べられ直線の対称線に沿って配置される。２つの内側接点５及び６は同じ長さと同じ幅を持ち、２つの外側接点４及び７は同じ長さと同じ幅とを持っている。内側接点５及び６並びに外側接点４及び７は中央接点１２に対して対称に配置されている。２つの外側接点４及び７は、例えば金属線１３（象徴的に示されている）を介して直接にそれらを接続することにより短絡している。次いで、金属線１３が接点４及び７を短絡させるのでホール素子の端子の１つとして機能する。縦型ホール素子１の通常の操作では、接点１２及び金属線１３が入力端子として接点５及び６が出力端子として使用されるか、接点５及び６が入力端子として接点１２及び金属線１３が出力端子として使用されるかのいずれかである。抵抗Ｒａ、Ｒｂ、Ｒｃ及びＲｄは素子の前記端子間の電気抵抗を記号で表示している。５接点縦型ホール素子１の電気等価回路は図３に示す抵抗と同様に、抵抗Ｒａ、Ｒｂ、Ｒｃ及びＲｄによって形成されたホィーストンブリッジである。対称理由として、Ｒａ＝Ｒｄ及びＲｂ＝Ｒｃである。
【００５５】
図８は、Ｐ＋ストライプ１０が内側接点５及び６の各々と中央接点１２との間に配置された本発明に係る５接点縦型ホール素子１の実施の形態を示す。Ｐ＋ストライプ１０は各々の隣接する内側接点５及び６並びに中央接点１２から距離をおいて分離されている。等角写像により決められているように、Ｐ＋ストライプ１０は短い距離ｌ２を保持しながら接点５及び１２の間の抵抗Ｒｂ並びに接点１２及び６の間の抵抗Ｒｃを増加させる。状況に応じて、ディープＰウェルＰＷは活性領域の幅、並びに接点５，６及び１２または接点４〜７及び１２の幅を定義するように用いてもよい。
【００５６】
本発明に係る５接点縦型ホール素子の他の実施の形態において、外側接点４及び７の実効幅ｗ４は、ｗ２よりも若干長い内側接点５及び６の実効幅よりも大きい。このことは内側接点５及び６並びに中央接点１２のＮ＋領域の幅を、図４に示す４接点縦型ホール素子１の実施の形態に類似して外側接点４及び７のＮ＋領域の幅よりも小さくすることにより、または図９に示すようにディープＰウェルリングＰＷの内端１１が適切に形成されたディープＰウェルリングＰＷを付加することにより実行することが可能である。図９に示す実施の形態では、中央接点１２の実効幅ｗ５は、ｗ２より若干大きい内側接点５及び６の実効幅よりも小さいが、中央接点１２の幅を内側接点５及び６の実効幅と同一にしてもよい。
【００５７】
状況によって、図８に示すＰ＋ストライプ１０を図９に示す縦型ホール素子１にまた加えてもよい。
【００５８】
実施の形態において、０．３５μｍ高電圧ＣＭＯＳ技術を用いて縦型ホール素子１を作製するが、ここでは下記のドープ層を提供する：ディープＮウェルＮＷに対し、約５μｍの深さのディープＮウェル層、ディープＰウェルリングＰＷに対し、約２μｍの深さのディープＰウェルＰＷ層、Ｎ＋領域に対し、約０．２μｍの深さのＮＭＯＳトランジスタのドレインおよびソースに使用されるＮ＋層、Ｐ＋領域に対し、約０．２μｍの深さのＰＭＯＳトランジスタのドレイン及びソースに使用されるＰ＋層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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