(57)【特許請求の範囲】
【請求項１】
第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換する時間デジタル変換装置であって、
入力した信号を出力する際にパルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短くする遅延回路と該遅延回路への信号の入力を司る入力スイッチ回路とを有する遅延素子を、Ｌ個用いて環状に接続した変換用回路と、
前記変換用回路のｍ番目の遅延素子からの立ち上がりの信号の出力タイミングよりｍ＋ｎ番目の遅延素子からの立ち下がりの信号の出力タイミングの方が早くなったのときに所定信号を出力するＬ個の判定回路と、
前記Ｌ個の遅延素子のうちの少なくとも１つから立ち上がりの信号または立ち下がりの信号を入力した回数をカウントするカウンタと、
前記変換用回路の１番目とｎ＋１番目の遅延素子の入力スイッチ回路をオフとすると共に残余の遅延素子の入力スイッチ回路をオンとし、且つ、前記変換用回路の１番目からｎ番目までの遅延素子からの出力がＬレベルとなると共にｎ＋１番目からＬ番目までの遅延素子からの出力がＨレベルとなるように調整することにより待機状態とした前記変換用回路に、前記第１信号により前記変換用回路の１番目の遅延素子の入力スイッチ回路をオンとすると共に前記第２信号により前記変換用回路のｎ＋１番目の遅延素子の入力スイッチ回路をオンとし、前記Ｌ個の判定回路のうち最初に前記所定信号を出力した判定回路と前記カウンタの値とに基づいて前記入力間時間をデジタル値に変換する変換制御部と、
を備える時間デジタル変換装置。
【請求項２】
請求項１記載の時間デジタル変換装置であって、
前記遅延素子は、前記入力スイッチ回路とＨレベルとＬレベルとのうち任意のレベルに
接続するリセット回路とＰＭＯＳおよびＮＭＯＳにより構成されるインバータと該インバータからの出力回路とを有する前段回路と、前記入力スイッチ回路と前記リセット回路と前記前段回路のインバータよりトランジスタサイズが大きいＰＭＯＳを用いたインバータと前記出力回路とを有する後段回路と、を直列に接続して構成されている、
時間デジタル変換装置。
【請求項３】
請求項２記載の時間デジタル変換装置であって、
前記遅延素子は、前記前段回路における前記出力回路と前記後段回路の前記入力スイッチ回路および前記リセット回路はダミーとして構成されている、
時間デジタル変換装置。
【請求項４】
請求項１ないし３のうちのいずれか１つの請求項に記載の時間デジタル変換装置であって、
前記判定回路は、前記ｍ番目の遅延素子の出力信号の反転信号をＤ入力し、前記ｍ＋ｎ番目の遅延素子の出力信号の反転信号をＣＬＫ入力するＤ型のフリップフロップであり、
前記所定信号は真理値としての値１である、
時間デジタル変換装置。
【請求項５】
請求項１ないし４のうちのいずれか１つの請求項に記載の時間デジタル変換装置であって、記載の時間デジタル変換装置であって、
前記Ｌ個は、２Ｎ個であり、
前記Ｌ番目は、２Ｎ番目であり、
前記ｍ＋ｎ番目は、ｍ＋Ｎ番目であり、
前記ｎ＋１番目は、Ｎ＋１番目であり、
前記ｎ番目は、Ｎ番目である、
時間デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換方法および時間デジタル変換装置に関し、詳しくは、第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換する時間デジタル変換方法およびこうした方法を用いて入力間時間をデジタル値に変換する時間デジタル変換装置に関する。
【背景技術】
【０００２】
従来、この種の時間デジタル変換方法としては、ＰＭＯＳとＮＭＯＳとからなる第１インバータ回路と第１インバータ回路のＰＭＯＳよりゲート幅が大きなＰＭＯＳと第１インバータ回路のＮＭＯＳと同サイズのＮＭＯＳとからなる第２インバータ回路とを有する単位セルを複数接続したＴＤＣ回路に、第１信号の入力により立ち上がり第２信号の入力により立ち下がるパルス信号を入力し、パルス信号が消失するまでにパルス信号が経由した単位セルの数に基づいて第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換する手法が提案されている（例えば、特許文献１参照）。上述のようにＰＭＯＳのサイズを代えて２つのインバータ回路を接続すると、パルス信号の立ち下がりの信号の伝搬時間の方が立ち上がりの伝搬時間より短くなる。このため、パルス信号が単位セルを経由する毎にパルス幅が小さくなるから、第１信号の入力により立ち上がり第２信号の入力により立ち下がるパルス信号をＴＤＣ回路に入力すると、パルス信号が単位セルを経由する毎にパルス信号のパルス幅が小さくなり、終にはパルス信号の消失に至る。したがって、パルス信号が消失するまでにパルス信号が経由した単位セルの数を得ることにより、第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６０３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のＴＤＣ回路を用いた手法では、時間デジタル変換の線形性を確保することができなかったり、時間デジタル変換に時間を要したり電力を要したり雑音の影響が大きくなったりする場合がある。パルス信号のパルス幅がある一定の幅以下になると、単位セルを経由する際のパルス信号のパルス幅が小さいほどパルス幅の縮小幅が大きくなる。これは、インバータの出力が完全にＬレベル（Low）やＨレベル（High）になる前に次の信号が入力されることによると考えられる。このため、こうした影響を無視するか、オフセット処理する必要がある。前者の場合、縮小幅が変化することによって時間デジタル変換の線形性が悪くなる。後者の場合、縮小幅が変化し始めてからの変換結果を最終的な出力から差し引くことにより線形性への影響を取り除くことができるが、縮小幅が変化し始めてからのパルス信号が消失するまでに要する時間と電力が無駄になる。
【０００５】
本発明の時間デジタル変換装置および時間デジタル変換方法は、時間デジタル変換の線形性をより適正に確保することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の時間デジタル変換方法および時間デジタル変換装置は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の時間デジタル変換方法は、
第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換する時間デジタル変換方法であって、
前記第１信号の入力時刻にＬレベルからＨレベルに立ち上がり該第１信号の入力時刻から前記入力間時間と予め定めたオフセット時間とを加えた時間が経過したときにＨレベルからＬレベルに立ち下がる入力用パルス信号を作成すると共にパルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短い遅延素子が複数個接続された変換用回路に前記入力用パルス信号を入力し、
前記入力用パルス信号が前記変換用回路の遅延素子を順次伝搬する際、前記入力用パルス信号の立ち上がりの信号から立ち下がりの信号までの時間が前記オフセット時間未満に至ったときまでに、前記入力用パルス信号の立ち上がりの信号が通過した遅延素子の数に基づいて前記入力間時間をデジタル値に変換する、
ことを特徴とする。
【０００８】
この本発明の時間デジタル変換方法では、第１信号の入力時刻にＬレベルからＨレベルに立ち上がり第１信号の入力時刻から入力間時間と予め定めたオフセット時間とを加えた時間が経過したときにＨレベルからＬレベルに立ち下がる入力用パルス信号を作成する。即ち、入力用パルス信号は、第１信号の入力時刻と第２信号の入力時刻との間の入力間時間とオフセット時間との和の時間をパルス幅とする信号となる。ここで、オフセット時間としては、遅延素子の経由によりパルス幅の縮小幅が変化するある一定の幅より大きい時間が好ましい。そして、パルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短い遅延素子が複数個接続された変換用回路に入力用パルス信号を入力する。入力用パルス信号が変換用回路の遅延素子を順次伝搬すると、遅延素子を経由する毎にパルス幅が小さくなる。そして、入力用パルス信号の立ち上がりの信号から立ち下がりの信号までの時間がオフセット時間未満に至ったとき、即ちパルス幅がオフセット時間未満に至ったときに、それまでに入力用パルス信号の立ち上がりの信号が通過した遅延素子の数を求め、この数に基づいて入力間時間をデジタル値に変換する。遅延素子の経由によりパルス幅の縮小幅が変化するある一定の幅より大きい時間として予め定められたオフセット時間を用いるから、パルス幅の縮小幅がある一定の幅より小さくなることによる影響を回避することができる。この結果、時間デジタル変換の線形性をより適正に確保することができる。
【０００９】
こうした本発明の時間デジタル変換方法において、前記変換用回路は、２Ｎ個の遅延素子を環状に接続した回路であり、前記変換用回路の１番目から連続するＮ番目までの遅延素子の出力信号をＬレベルとすると共にＮ＋１番目から連続する２Ｎ番目までの遅延素子の出力信号をＨレベルとした状態で、前記１番目の遅延素子から順に立ち上がりの信号が伝搬するように前記第１信号を前記１番目の遅延素子に入力すると共に前記Ｎ＋１番目の遅延素子から順に立ち下がりの信号が伝搬するように前記第２信号を前記Ｎ＋１番目の遅延素子に入力することにより前記入力用パルス信号を作成すると共に前記入力用パルス信号を前記変換用回路に入力し、前記第１信号を入力した１番目の遅延素子から数えてｋ番目の遅延素子の立ち上がりの信号を伝搬したタイミングがＮ＋ｋ番目の遅延素子の立ち下がりの信号を伝搬したタイミングより遅くなったときに値ｋに基づいて前記入力間時間をデジタル値に変換する、ものとすることもできる。ここで、入力用パルス信号は、入力間時間とＮ個の遅延素子を信号が伝搬するのに要する時間（オフセット時間）との和の時間のパルス幅の信号となる。入力用パルス信号は遅延素子を伝搬する毎にパルス幅が小さくなり、パルス幅がオフセット時間に相当するＮ個の遅延素子の総遅延時間に至ったとき、即ち、Ｎ個の遅延素子を挟んで立ち上がりの信号のタイミングが立ち下がりの信号のタイミングより遅くなったときに、入力用パルス信号は入力間時間だけパルス幅が縮小する。
【００１０】
本発明の時間デジタル変換装置は、
第１信号の入力時刻と第２信号の入力時刻との間の入力間時間をデジタル値に変換する時間デジタル変換装置であって、
入力した信号を出力する際にパルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短くする遅延回路と該遅延回路への信号の入力を司る入力スイッチ回路とを有する遅延素子を、Ｌ個用いて環状に接続した変換用回路と、
前記変換用回路のｍ番目の遅延素子からの立ち上がりの信号の出力タイミングよりｍ＋ｎ番目の遅延素子からの立ち下がりの信号の出力タイミングの方が早くなったのときに所定信号を出力するＬ個の判定回路と、
前記Ｌ個の遅延素子のうちの少なくとも１つから立ち上がりの信号または立ち下がりの信号を入力した回数をカウントするカウンタと、
前記変換用回路の１番目とｎ＋１番目の遅延素子の入力スイッチ回路をオフとすると共に残余の遅延素子の入力スイッチ回路をオンとし、且つ、前記変換用回路の１番目からｍ番目までの遅延素子からの出力がＬレベルとなると共にｎ＋１番目からＬ番目までの遅延素子からの出力がＨレベルとなるように調整することにより待機状態とした前記変換用回路に、前記第１信号により前記変換用回路の１番目の遅延素子の入力スイッチ回路をオンとすると共に前記第２信号により前記変換用回路のｎ＋１番目の遅延素子の入力スイッチ回路をオンとし、前記Ｌ個の判定回路のうち最初に前記所定信号を出力した判定回路と前記カウンタの値とに基づいて前記入力間時間をデジタル値に変換する変換制御部と、
を備えることを要旨とする。
【００１１】
この本発明の時間デジタル変換装置では、入力した信号を出力する際にパルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短くする遅延回路とこの遅延回路への信号の入力を司る入力スイッチ回路とを有する遅延素子を、Ｌ個用いて環状に接続して変換用回路を構成する。変換用回路には、変換用回路のｍ番目の遅延素子からの立ち上がりの信号の出力タイミングよりｍ＋ｎ番目の遅延素子からの立ち下がりの信号の出力タイミングの方が早くなったのときに所定信号を出力するＬ個の判定回路が取り付けられている。また、変換用回路には、Ｌ個の遅延素子のうちの少なくとも１つから立ち上がりの信号または立ち下がりの信号を入力した回数をカウントするカウンタが取り付けられている。そして、変換用回路の１番目とｎ＋１番目の遅延素子の入力スイッチ回路をオフとすると共に残余の遅延素子の入力スイッチ回路をオンとし、且つ、変換用回路の１番目からｎ番目までの遅延素子からの出力がＬレベルとなると共にｎ＋１番目からＬ番目までの遅延素子からの出力がＨレベルとなるように調整することにより変換用回路を待機状態とする。そして、第１信号により変換用回路の１番目の遅延素子の入力スイッチ回路をオンとすると共に第２信号により変換用回路のｎ＋１番目の遅延素子の入力スイッチ回路をオンとする。第１信号により変換用回路の１番目の遅延素子の入力スイッチ回路をオンとすると、Ｌ番目の遅延素子の出力（Ｈレベル）が１番目の遅延素子に入力されるから、パルス信号における立ち上がりの信号が１番目の遅延素子に入力されることになる。このパルス信号における立ち上がりの信号は、２番目の遅延素子，３番目の遅延素子の順に順次伝搬する。一方、第２信号により変換用回路のｎ＋１番目の遅延素子の入力スイッチ回路をオンとすると、ｎ番目の遅延素子の出力（Ｌレベル）がｎ＋１番目の遅延素子に入力されるから、パルス信号における立ち下がりの信号がｎ＋１番目の遅延素子に入力されることになる。このパルス信号における立ち下がりの信号は、ｎ＋２番目の遅延素子，ｎ＋３番目の遅延素子の順に順次伝搬する。このとき、パルス信号は第１信号の入力による立ち上がりの信号から第２信号の入力による立ち上がりの信号までとなるから、パルス信号のパルス幅は第１信号の入力から第２信号の入力までの時間とｎ個の遅延素子を伝搬する時間（オフセット時間）との和の時間となる。遅延素子は、パルス信号の立ち上がりの信号の伝搬時間より立ち下がりの信号の伝搬時間の方が所定時間だけ短くする遅延回路を有するから、パルス信号における立ち上がりの信号や立ち下がりの信号が遅延素子を伝搬する毎にパルス信号におけるパルス幅が小さくなる。パルス信号におけるパルス幅が第１信号の入力時刻と第２信号の入力時刻との間の入力間時間を僅かに超えて小さくなったときに、ｎ個の遅延素子を挟んで立ち上がりの信号のタイミングが立ち下がりの信号のタイミングより遅くなる。このときＬ個の判定回路のいずれかから所定信号が出力されるから、所定信号を出力した判定回路とカウンタの値とに基づいて入力間時間をデジタル値に変換する。例えば、カウンタがＬ番目の遅延素子からの立ち上がりの信号によりカウントするものであり、判定回路の番号が遅延素子の番号と同一のものであるとした場合、カウンタの値はＬ個の環状に接続された遅延素子の周回数を表わすから、カウンタの値×Ｌ＋所定信号を出力した判定回路の番号を入力間時間のデジタル値とすることができる。
【００１２】
この本発明の時間デジタル変換装置では、Ｎ個の遅延素子を挟んで立ち上がりの信号と立ち下がりの信号とからなるパルス信号を用いるから、パルス信号の消失を伴わない。このため、パルス信号の消失を伴う装置に比して、時間デジタル変換の高い線形性を確保することができる。
【００１３】
本発明の時間デジタル変換装置において、前記遅延素子は、前記入力スイッチ回路とＨレベルとＬレベルとのうち任意のレベルに接続するリセット回路とＰＭＯＳおよびＮＭＯＳにより構成されるインバータと該インバータからの出力回路とを有する前段回路と、前記入力スイッチ回路と前記リセット回路と前記前段回路のインバータよりトランジスタサイズが大きいＰＭＯＳを用いたインバータと前記出力回路とを有する後段回路と、を直列に接続して構成されている、ものとすることもできる。この場合、前記遅延素子は、前記前段回路における前記出力回路と前記後段回路の前記入力スイッチ回路および前記リセット回路はダミーとして構成されている、ものとすることもできる。こうすれば、回路の対称性を保つことができる。
【００１４】
本発明の時間デジタル変換装置において、前記判定回路は、前記ｍ番目の遅延素子の出力信号の反転信号をＤ入力し、前記ｍ＋ｎ番目の遅延素子の出力信号の反転信号をＣＬＫ入力するＤ型のフリップフロップであり、前記所定信号は真理値としての値１である、ものとすることもできる。
【００１５】
本発明の時間デジタル変換器において、前記Ｌ個は２Ｎ個であり、前記Ｌ番目は２Ｎ番目であり、前記ｍ＋ｎ番目はｍ＋Ｎ番目であり、前記ｎ＋１番目はＮ＋１番目であり、前記ｎ番目はＮ番目であるものとすることもできる。即ち、変換用回路は２Ｎ個の遅延素子を環状に接続したものとなり、判定回路は、ｍ番目の遅延素子からの立ち上がりの信号の出力タイミングとｍ＋Ｎ番目の遅延素子からの立ち下がりの信号の出力タイミングを判定するものとなり、変換制御部は、待機状態として１番目からＮ番目までの遅延素子をＬレベルとすると共にＮ＋１番目から２Ｎ番目までの遅延素子をＨレベルとし、第１信号により１番目の遅延素子の入力スイッチ回路をオンとすると共に第２信号によりＮ＋１番目の遅延素子の入力スイッチ回路をオンとするものとなる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例としての時間デジタル変換装置２０の構成の概略を示す構成図である。
【図２】Ｍ番目の遅延素子ＰＳＢ（Ｍ）の構成を示す説明図である。
【図３】遅延素子ＰＳＢ（Ｍ）の構成の詳細を示す説明図である。
【図４】第１インバータ３０と第２インバータ５０とを接続した構成の一例を示す構成図である。
【図５】図４の構成に立ち下がりの信号（Low）を入力したときのスイッチの状態を示す説明図である。
【図６】図４の構成に立ち上がりの信号（High）を入力したときのスイッチの状態を示す説明図である。
【図７】待機状態の時間デジタル変換装置２０に第１信号ＩＮ１が入力されたときの信号の状態を示す説明図である。
【図８】第１信号ＩＮ１の後に第２信号ＩＮ２が入力されたときの信号の状態を示す説明図である。
【図９】第１信号ＩＮ１および第２信号ＩＮ２が入力されたときの信号の状態を説明する説明図である。
【図１０】入力用パルス信号が伝搬により縮小して入力間時間Ｔ１２だけ縮小する際のパルス信号の立ち上がりの信号と立ち下がりの信号とが伝搬する様子を示す説明図である。
【発明を実施するための形態】
【００１７】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１８】
図１は、本発明の一実施例としての時間デジタル変換装置２０の構成の概略を示す構成図である。実施例の時間デジタル変換装置２０は、第１信号ＩＮ１と第２信号ＩＮ２とを入力し、第１信号ＩＮ１の入力時刻Ｔ１と第２信号ＩＮ２の入力時刻Ｔ２との間の時間としての入力間時間Ｔ１２（Ｔ２−Ｔ１）をデジタル値に変換する時間デジタル変換器（Time-to-Digital Converter：TDC）として機能する。実施例の時間デジタル変換装置２０は、図１に示すように、環状に接続された２Ｎ個の遅延素子（Pulse-Shrinking Buffer）ＰＳＢ（１）〜ＰＳＢ（２Ｎ）と、２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）と、Ｎ番目および２Ｎ番目の遅延素子ＰＳＢ（Ｎ），ＰＳＢ（２Ｎ）の出力信号を反転するインバータＩＮＶ１（Ｎ），ＩＮＶ１（２Ｎ）からの信号によりカウントアップするカウンタＣ１，Ｃ２と、２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）のスイッチ等を制御する制御部ＣＮＴと、を備える。なお、Ｎ番目および２Ｎ番目の遅延素子ＰＳＢ（Ｎ），ＰＳＢ（２Ｎ）を除く遅延素子ＰＳＢ（１）〜ＰＳＢ（Ｎ−１），ＰＳＢ（Ｎ＋１）〜ＰＳＢ（２Ｎ−１）にも出力信号を反転するインバータＩＮＶ１（１）〜ＩＮＶ１（Ｎ−１），ＩＮＶ１（Ｎ＋１）〜ＩＮＶ１（２Ｎ−１）が取りつけられているが、これらは対称性を確保するために設けられているため、反転出力には何も接続されていない。
【００１９】
図２は、Ｍ番目の遅延素子ＰＳＢ（Ｍ）の構成を示す説明図であり、図３は、遅延素子ＰＳＢ（Ｍ）の構成の詳細を示す説明図である。２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）は、同一の構成をしており、そのうちの１つとして図２および図３にＭ番目の遅延素子ＰＳＢ（Ｍ）の構成を示した。遅延素子ＰＳＢ（Ｍ）は、図３に示すように、インプット側（図３中左側）から、入力スイッチＩＮＳＷ（Ｍ），リセットスイッチＲＳＴＳＷ（Ｍ），第１インバータ３０，ダミー出力回路４０，ダミー入力スイッチ４３，ダミーリセットスイッチ４６，第２インバータ５０とが接続されて構成されている。
【００２０】
入力スイッチＩＮＳＷ（Ｍ）は、ＰＭＯＳにより構成されたＰスイッチＩＮＰ（Ｍ）とＮＭＯＳにより構成されたＮスイッチＩＮＮ（Ｍ）とが並列に接続されて構成されており、ＰスイッチＩＮＰ（Ｍ）とＮスイッチＩＮＮ（Ｍ）の双方がオフのときにオフとなり、ＰスイッチＩＮＰ（Ｍ）とＮスイッチＩＮＮ（Ｍ）のいずれか一方がオンのときにオンとなるスイッチである。ダミー入力スイッチ４３は、入力スイッチＩＮＳＷ（Ｍ）と同一構造、即ち、ＰＭＯＳにより構成されたＰスイッチ４４とＮＭＯＳにより構成されたＮスイッチ４５とが並列に接続されて構成されているが、常時オンであり、電気信号的には無いものと同様である。ダミー入力スイッチ４３を入力スイッチＩＮＳＷ（Ｍ）と同一構造として設けているのは対称性を確保するためである。
【００２１】
リセットスイッチＲＳＴＳＷ（Ｍ）は、ＰＭＯＳにより構成されてソースが基準電圧Ｖｃｃに接続されたＨスイッチＲＳＴＨ（Ｍ）と、ＮＭＯＳにより構成されてソースがグランドに接続されたＬスイッチＲＳＴＬ（Ｍ）とが直列に接続されており、ＨスイッチＲＳＴＨ（Ｍ）をオンとすると共にＬスイッチＲＳＴＬ（Ｍ）をオフとすることにより、第１インバータ３０への入力をＨレベル（High level）とし、ＨスイッチＲＳＴＨ（Ｍ）をオフとすると共にＬスイッチＲＳＴＬ（Ｍ）をオンとすることにより、第１インバータ３０への入力をＬレベル（Low level）とする。ダミーリセットスイッチ４６は、リセットスイッチＲＳＴＳＷ（Ｍ）と同一構造、即ち、ＰＭＯＳにより構成されてソースが基準電圧Ｖｃｃに接続されたＨスイッチ４７とＮＭＯＳにより構成されてソースがグランドに接続されたＬスイッチ４８とが直列に接続されて構成されているが、Ｈスイッチ４７およびＬスイッチ４８は常時オフであり、電気信号的には無いものと同様である。ダミーリセットスイッチ４６をリセットスイッチＲＳＴＳＷ（Ｍ）と同一構造として設けているのは対称性を確保するためである。
【００２２】
ダミー出力回路４０は、遅延素子ＰＳＢ（Ｍ）の出力に接続されたインバータＩＮＶ１（Ｍ），ＩＮＶ２（Ｍ）と同一構成のインバータ４１，４２により構成されているが、インバータ４１，４２の出力先には何も接続されていない。このため、ダミー出力回路４０は、電気信号的には無いものと同様である。ダミー出力回路４０を設けているのは、遅延素子ＰＳＢ（Ｍ）の出力に接続されたインバータＩＮＶ１（Ｍ），ＩＮＶ２（Ｍ）に対して対称性を確保するためである。
【００２３】
遅延素子ＰＳＢ（Ｍ）は、以上の説明により、機能する回路としては、入力スイッチＩＮＳＷ（Ｍ），リセットスイッチＲＳＴＳＷ（Ｍ），第１インバータ３０，第２インバータ５０となるから、これを簡略化して図２のように示すことができる。
【００２４】
図４は、第１インバータ３０と第２インバータ５０とを接続した構成の一例を示す構成図であり、図５は、図４の構成に立ち下がりの信号（Low）を入力したときのスイッチの状態を示す説明図であり、図６は、図４の構成に立ち上がりの信号（High）を入力したときのスイッチの状態を示す説明図である。第１インバータ３０と第２インバータ５０は、ＰＭＯＳにより構成されてソースが基準電圧Ｖｃｃに接続されたＨスイッチ３２，５２と、ＮＭＯＳにより構成されてドレインがグランドに接続されたＬスイッチ３４，５４とが直列に接続されて構成されており、入力信号が第１インバータ３０のＨスイッチ３２およびＬスイッチ３４のゲートに入力されるように接続されており、Ｈスイッチ３２のドレインおよびＬスイッチ３４のソースが第２インバータ５０への入力信号となるように第２インバータ５０のＨスイッチ５２およびＬスイッチ５４のゲートに入力されるように接続されている。実施例の第１インバータ３０のＨスイッチ３２は、第２インバータ５０のＨスイッチ５２に比してトランジスタサイズ（ゲート幅）がα倍（α＞１）となるように設計されている。このため、Ｈスイッチ３２のオン抵抗はＨスイッチ５２のオン抵抗のおよそ１／α倍となるから、図４の構成にパルス信号を入力すると、立ち下がりの信号の伝搬時間の方が立ち上がりの信号の伝搬時間より短くなるため、パルス信号のパルス幅は減少することになる。なお、Ｈスイッチ５２およびＬスイッチ５４のオン抵抗をＲｐおよびＲｎとすると、立ち下がりの信号の伝搬時間ｔ１は次式（１）により示され、立ち上がりの信号の伝搬時間ｔ２は式（２）により示される。なお、式中、「ＣL」は定数である。また、パルス幅の縮小量（縮小幅）は伝搬時間ｔ１，ｔ２の差であるから式（３）として示される。後述するが、この縮小幅が時間デジタル変換装置２０の分解能となる。
【００２５】
【数１】
0006689502.tif 000002
【００２６】
２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）は、Ｄ型のフリップフロップとして構成されており、フリップフロップＤＦＦ（ｍ）は、ｍ番目の遅延素子ＰＳＢ（ｍ）の出力信号を反転するインバータＩＮＶ２（ｍ）からの信号をＤ端子に入力すると共にＮ＋ｍ番目の遅延素子ＰＳＢ（Ｎ＋ｍ）の出力信号を反転するインバータＩＮＶ２（Ｎ＋ｍ）からの信号をＣＬＫ端子に入力するよう接続されており、Ｑ端子からの出力を制御部ＣＮＴに入力している。
【００２７】
制御部ＣＮＴは、汎用のマイクロコンピュータとして構成されており、２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）の入力スイッチＩＮＳＷ（１）〜ＩＮＳＷ（２Ｎ），リセットスイッチＲＳＴＳＷ（１）〜ＲＳＴＳＷ（２Ｎ）をスイッチング制御すると共に、第１信号ＩＮ１の入力に対して待機状態の２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）における遅延素子ＰＳＢ（１）の入力スイッチＩＮＳＷ（１）をオンとすると共にその後の第２信号ＩＮ２の入力に対して遅延素子ＰＳＢ（Ｎ＋１）の入力スイッチＩＮＳＷ（Ｎ＋１）をオンとする。また、制御部ＣＮＴには、２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）のＱ端子の出力と２つのカウンタＣ１，Ｃ２のカウンタ値とが入力されている。図１は、待機状態とする際の２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）の入力スイッチＩＮＳＷ（１）〜ＩＮＳＷ（２Ｎ）およびリセットスイッチＲＳＴＳＷ（１）〜ＲＳＴＳＷ（２Ｎ）の状態を示している。遅延素子ＰＳＢ（１）は、入力スイッチＩＮＳＷ（１）がオフとされ、リセットスイッチＲＳＴＳＷ（１）のＨスイッチＲＳＴＨ（１）がオフでＬスイッチＲＳＴＬ（１）がオンとされる。遅延素子ＰＳＢ（Ｎ＋１）は、入力スイッチＩＮＳＷ（Ｎ＋１）がオフとされ、リセットスイッチＲＳＴＳＷ（Ｎ＋１）のＨスイッチＲＳＴＨ（Ｎ＋１）がオンでＬスイッチＲＳＴＬ（Ｎ＋１）がオフとされる。その他の遅延素子ＰＳＢ（２）〜ＰＳＢ（Ｎ），ＰＳＢ（Ｎ＋２）〜ＰＳＢ（２Ｎ）は、入力スイッチＩＮＳＷ（２）〜ＩＮＳＷ（Ｎ），ＩＮＳＷ（Ｎ＋２）〜ＩＮＳＷ（２Ｎ）がオンとされ、リセットスイッチＲＳＴＳＷ（２）〜ＲＳＴＳＷ（Ｎ），ＲＳＴＳＷ（Ｎ＋２）〜ＲＳＴＳＷ（２Ｎ）のＨスイッチＲＳＴＨもＬスイッチＲＳＴＬも全てオフとされる。このため、遅延素子ＰＳＢ（１）のリセットスイッチＲＳＴＳＷ（１）から遅延素子ＰＳＢ（Ｎ＋１）の入力スイッチＩＮＳＷ（Ｎ+１）までＬレベル（Low level）となり、遅延素子ＰＳＢ（Ｎ＋１）のリセットスイッチＲＳＴＳＷ（Ｎ+１）から遅延素子ＰＳＢ（１）の入力スイッチＩＮＳＷ（１）までＨレベル（High level）となる。この状態から、遅延素子ＰＳＢ（１）のリセットスイッチＲＳＴＳＷ（１）のＬスイッチＲＳＴＬ（１）をオフとすると共に遅延素子ＰＳＢ（Ｎ+１）のリセットスイッチＲＳＴＳＷ（Ｎ+１）のＨスイッチＲＳＴＨ（Ｎ+１）をオフとした状態が待機状態である。
【００２８】
次に、こうして構成された時間デジタル変換装置２０の動作について説明する。図７は、待機状態の時間デジタル変換装置２０に第１信号ＩＮ１が入力されたときの信号の状態を示す説明図であり、図８は、第１信号ＩＮ１の後に第２信号ＩＮ２が入力されたときの信号の状態を示す説明図であり、図９は、第１信号ＩＮ１および第２信号ＩＮ２が入力されたときの信号の状態を説明する説明図である。図９では、説明の容易のために環状の２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）を遅延素子ＰＳＢ（Ｎ）〜ＰＳＢ（２Ｎ），ＰＳＢ（１）〜ＰＳＢ（Ｎ−１）の順に並べた。
【００２９】
待機状態では、図９の待機状態に示すように、遅延素子ＰＳＢ（１）のリセットスイッチＲＳＴＳＷ（１）から遅延素子ＰＳＢ（Ｎ＋１）の入力スイッチＩＮＳＷ（Ｎ+１）までがＬレベル（Low level）で遅延素子ＰＳＢ（Ｎ＋１）のリセットスイッチＲＳＴＳＷ（Ｎ+１）から遅延素子ＰＳＢ（１）の入力スイッチＩＮＳＷ（１）までがＨレベル（High level）のパルス信号が止まった状態となる。第１信号ＩＮ１が入力されると、図７に示すように、遅延素子ＰＳＢ（１）の入力スイッチＩＮＳＷ（１）がオンとされる。このため、図９の第１信号ＩＮ１の入力直後に示すように、パルス信号の立ち上がりの信号が遅延素子ＰＳＢ（２）側に伝搬される。図９の第１信号ＩＮ１の入力直後における立ち上がりの信号の右側の矢印は立ち上がりの信号が伝搬されていることを示している。その後、第２信号ＩＮ２が入力されると、図８に示すように、遅延素子ＰＳＢ（Ｎ＋１）の入力スイッチＩＮＳＷ（Ｎ＋１）がオンとされる。このため、図９の第２信号ＩＮ２の入力直後に示すように、パルス信号の立ち下がりの信号が遅延素子ＰＳＢ（Ｎ＋２）側に伝搬される。図９の第２信号ＩＮ２の入力直後における立ち下がりの信号および立ち上がりの信号の右側の矢印は立ち下がりの信号および立ち上がりの信号が伝搬されていることを示している。図９の比較例の第２信号ＩＮ２の入力直後は、第１信号ＩＮ１により立ち上がりの信号を遅延素子ＰＳＢ（１）に入力し、第２信号ＩＮ２により立ち下がりの信号を遅延素子ＰＳＢ（１）に入力したものである。図示するように、第１信号ＩＮ１の入力により立ち上がり第２信号ＩＮ２の入力により立ち下がるパルス信号は、比較例では入力間時間Ｔ１２のパルス幅となるが、実施例の時間デジタル変換装置２０では、パルス信号は入力間時間Ｔ１２にＮ個の遅延素子ＰＳＢ（Ｎ＋１）〜ＰＳＢ（２Ｎ）を伝搬するのに要する時間としてのオフセット時間Ｔｏｆｆｓｅｔを加えた時間（Ｔ１２＋Ｔｏｆｆｓｅｔ）のパルス幅となる。こうして第１信号ＩＮ１と第２信号ＩＮ２とが入力されると、入力間時間Ｔ１２にオフセット時間Ｔｏｆｆｓｅｔが加えられた時間のパルス幅のパルス信号（以下、「入力用パルス信号」という。）が図９中左から右へ伝搬される。上述したように、実施例の２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）は、立ち下がりの信号の伝搬時間の方が立ち上がりの信号の伝搬時間より短いため、入力用パルス信号は遅延素子ＰＳＢを伝搬する毎にパルス幅が縮小幅ずつ縮小する。したがって、入力用パルス信号は、縮小幅ずつ縮小しながら図９中左側から右側に伝搬することになる。
【００３０】
Ｄ型の２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）は、ＣＬＫ端子に立ち上がりの信号を入力したときにＤ端子に入力している信号がＬレベル（Low level）のときには値０でＨレベル（High level）のときには値１の真値をＱ端子から出力する。第２信号ＩＮ２を入力した直後に立ち下がりの信号が遅延素子ＰＳＢ（Ｎ＋１）から出力されたときにインバータＩＮＶ２（Ｎ＋１）が立ち下がりの信号を反転して立ち上がりの信号としてフリップフロップＤＦＦ（１）のＣＬＫ端子に入力する。このとき、遅延素子ＰＳＢ（１）の出力側のインバータＩＮＶ２（１）には、第２信号ＩＮ２の入力より前に入力された第１信号ＩＮ１の立ち上がりの信号が通過した後のＨレベル（High level）の信号が入力されているから、フリップフロップＤＦＦ（１）のＤ端子にはＬレベル（Low level）の信号が入力されている。したがって、フリップフロップＤＦＦ（１）のＱ端子からはＬレベルを示す値０の真値が出力される。したがって、遅延素子ＰＳＢ（Ｍ）のインバータＩＮＶ２（Ｍ）に接続されたフリップフロップＤＦＦ（Ｍ）は、立ち下がりの信号が遅延素子ＰＳＢ（Ｎ＋Ｍ）を伝搬したときに、すでに立ち上がりの信号が遅延素子ＰＳＢ（Ｍ）を伝搬済みのときにはＱ端子から値０を出力し、立ち上がりの信号が遅延素子ＰＳＢ（Ｍ）に伝搬されていないときにはＱ端子から値１を出力する。
【００３１】
いま、入力用パルス信号が伝搬により縮小して入力間時間Ｔ１２だけ縮小したときを考える。入力用パルス信号が伝搬により縮小して入力間時間Ｔ１２だけ縮小すると、パルス幅はオフセット時間Ｔｏｆｆｓｅｔとなるから、立ち上がりの信号と立ち下がりの信号とはＮ個だけ離れた遅延素子ＰＳＢを同時に伝搬する。図１０は、入力用パルス信号が伝搬により縮小して入力間時間Ｔ１２だけ縮小する際のパルス信号の立ち上がりの信号と立ち下がりの信号とが伝搬する様子を示す説明図である。図中、遅延素子ＰＳＢ（ｋ−１）と遅延素子ＰＳＢ（Ｎ＋ｋ−１）では、立ち上がりの信号の方が立ち下がりの信号より僅かに速いときを示し、遅延素子ＰＳＢ（ｋ）と遅延素子ＰＳＢ（Ｎ＋ｋ）では、立ち上がりの信号の方が立ち下がりの信号より僅かに遅いときを示す。フリップフロップＤＦＦ（ｋ−１）では、立ち上がりの信号の方が立ち下がりの信号より僅かに速いから、Ｑ端子から値０が出力され、フリップフロップＤＦＦ（ｋ）では、立ち上がりの信号の方が立ち下がりの信号より僅かに遅いから、Ｑ端子から値１が出力される。したがって、入力用パルス信号が入力されてから、２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）のいずれかのＱ端子から値１が出力されたときに、入力用パルス信号のパルス幅が入力間時間Ｔ１２を僅かに超えるだけ縮小してオフセット時間Ｔｏｆｆｓｅｔより僅かに短い信号となったと判定することができる。このときのカウンタＣ２とＱ端子から値１を最初に出力したフリップフロップＤＦＦ（ｋ）とにより、入力間時間Ｔ１２をデジタル値（Ｃ１×２Ｎ＋ｋ）として変換することができる。
【００３２】
実験例として、ＣＭＯＳ０．１８μｍプロセスを用いてチップに実装した。トランジスタサイズとしては、第１インバータ３０のＨスイッチ３２を４×８．０８μｍ、Ｌスイッチ３４を４×４．００μｍとし、第２インバータ５０のＨスイッチ５２を４×８．００μｍ、Ｌスイッチ５４を４×４．００μｍとし、入力スイッチＩＮＳＷ（Ｍ）のＰスイッチＩＮＰ（Ｍ）を４．００μｍ、ＮスイッチＩＮＮ（Ｍ）を２．００μｍとし、リセットスイッチＲＳＴＳＷ（Ｍ）のＨスイッチＲＳＴＨ（Ｍ）を１．００μｍ、ＬスイッチＲＳＴＬ（Ｍ）を１．００μｍとした。遅延素子ＰＳＢの数はＮ＝１６として３２個とした。実装サイズは、４２０μｍ×１７０μｍで面積はおよそ０．０７ｍｍ2であった。この実験例では、α＝１．０１であり、分解能は１．８ｐｓとなり、良好に第１信号ＩＮ１の入力時刻から第２信号ＩＮ２の入力時刻までの間の入力間時間Ｔ１２をデジタル値に変換することができた。
【００３３】
以上説明した実施例の時間デジタル変換装置２０では、時間デジタル変換装置２０を待機状態とし、この状態で第１信号ＩＮ１の入力により遅延素子ＰＳＢ（１）の入力スイッチＩＮＳＷ（１）をオンとすると共に第２信号ＩＮ２の入力により遅延素子ＰＳＢ（Ｎ＋１）の入力スイッチＩＮＳＷ（Ｎ＋１）をオンとすることにより、入力間時間Ｔ１２にオフセット時間Ｔｏｆｆｓｅｔが加えられた時間のパルス幅の入力用パルス信号を作成し、この入力パルス信号を伝搬させる。２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）は立ち下がりの信号の伝搬時間の方が立ち上がりの信号の伝搬時間より短くなるように構成されているから、入力用パルス信号は遅延素子ＰＳＢを伝搬する毎にパルス幅が縮小幅ずつ縮小する。このため、入力用パルス信号が伝搬により縮小して入力間時間Ｔ１２を僅かに超えて縮小したとき、即ちパルス幅がオフセット時間Ｔｏｆｆｓｅｔより僅かに短くなったときに、フリップフロップＤＦＦ（ｋ）のＱ端子から値１を出力させる。これにより、入力用パルス信号が入力されてから、２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）のいずれかのＱ端子から値１が出力されたときに、入力用パルス信号のパルス幅が入力間時間Ｔ１２を僅かに超えるだけ縮小してオフセット時間Ｔｏｆｆｓｅｔより僅かに短い信号となったと判定することができる。そして、このときのカウンタＣ２とＱ端子から値１を最初に出力したフリップフロップＤＦＦ（ｋ）とにより、入力間時間Ｔ１２をデジタル値（Ｃ１×２Ｎ＋ｋ）として変換することができる。
【００３４】
実施例の時間デジタル変換装置２０では、入力間時間Ｔ１２とオフセット時間Ｔｏｆｆｓｅｔとの和の時間をパルス幅とする入力用パルス信号を作成して伝搬させ、入力用パルス信号のパルス幅がオフセット時間Ｔｏｆｆｓｅｔを僅かに小さくなったときをフリップフロップＤＦＦ（ｋ）によって判定して入力間時間Ｔ１２をデジタル値に変換するから、パルス信号が消失する直前でパルス幅が小さいほどパルス幅の縮小幅が大きくなることに基づく不都合を回避することができる。この結果、入力間時間Ｔ１２をパルス幅とするパルス信号を伝搬させて信号が消失するのを判定して入力間時間Ｔ１２をデジタル値に変換するものに比して、時間デジタル変換の線形性をより適正に確保することができる。このため、時間をより適正にデジタル値に変換することができる。
【００３５】
実施例の時間デジタル変換装置２０では、２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）を環状に接続し、Ｎ番目と２Ｎ番目の遅延素子ＰＳＢ（Ｎ），ＰＳＢ（２Ｎ）のインバータＩＮＶ１（Ｎ），ＩＮＶ１（２Ｎ）にカウンタＣ１，Ｃ２を接続し、入力用パルス信号のパルス幅が縮小して２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）のいずれかのＱ端子から値１が出力されたときのカウンタＣ２とＱ端子から値１を最初に出力したフリップフロップＤＦＦ（ｋ）とにより入力間時間Ｔ１２をデジタル値（Ｃ２×２Ｎ＋ｋ）に変換したが、そのときのカウンタＣ１と値１を最初に出力したフリップフロップＤＦＦ（ｋ）とにより入力間時間Ｔ１２をデジタル値に変換してもよい。また、カウンタＣ１，Ｃ２は、他の遅延素子ＰＳＢに接続するものとしても構わない。
【００３６】
実施例の時間デジタル変換装置２０では、２Ｎ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（２Ｎ）を環状に接続し、２Ｎ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（２Ｎ）をｍ番目の遅延素子ＰＳＢ（ｍ）に接続されたインバータＩＮＶ２（ｍ）からの信号をＤ端子に入力すると共にＮ＋ｍ番目の遅延素子ＰＳＢ（Ｎ＋ｍ）に接続されたインバータＩＮＶ２（Ｎ＋ｍ）からの信号をＣＬＫ端子に入力するように接続し、値１を最初に出力したフリップフロップＤＦＦ（ｋ）に基づいて入力間時間Ｔ１２をデジタル値に変換したが、Ｌ個の遅延素子ＰＳＢ（１）〜ＰＳＢ（Ｌ）を環状に接続し、Ｌ個のフリップフロップＤＦＦ（１）〜ＤＦＦ（Ｌ）をｍ番目の遅延素子ＰＳＢ（ｍ）に接続されたインバータＩＮＶ２（ｍ）からの信号をＤ端子に入力すると共にｍ＋ｎ番目の遅延素子ＰＳＢ（ｍ＋ｎ）に接続されたインバータＩＮＶ２（ｍ＋ｎ）からの信号をＣＬＫ端子に入力するように接続し、値１を最初に出力したフリップフロップＤＦＦ（ｋ）に基づいて入力間時間Ｔ１２をデジタル値に変換するものとしても構わない。
【００３７】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００３８】
本発明は、時間デジタル変換装置の製造産業などに利用可能である。
【符号の説明】
【００３９】
２０  時間デジタル変換装置、３０  第１インバータ、３２，５２  Ｈスイッチ、３４，５４  Ｌスイッチ、４０  ダミー出力回路、４１，４２  インバータ、４３  ダミー入力スイッチ、４４  Ｐスイッチ、４５  Ｎスイッチ、４６  ダミーリセットスイッチ、４７  Ｈスイッチ、４８  Ｌスイッチ、５０  第２インバータ、Ｃ１，Ｃ２  カウンタ、ＣＮＴ  制御部、ＤＦＦ（１）〜ＤＦＦ（２Ｎ）  フリップフロップ、ＩＮＶ１（１）〜ＩＮＶ１（２Ｎ），ＩＮＶ２（１）〜ＩＮＶ２（２Ｎ）  インバータ、ＩＮＳＷ（１）〜ＩＮＳＷ（２Ｎ）  入力スイッチ、ＩＮＰ（１）〜ＩＮＰ（２Ｎ）  Ｐスイッチ、ＩＮＮ（１）〜ＩＮＮ（２Ｎ）  Ｎスイッチ、、ＰＳＢ（１）〜ＰＳＢ（２Ｎ）  遅延素子、ＲＳＴＳＷ（１）〜ＲＳＴＳＷ（２Ｎ）  リセットスイッチ、ＲＳＴＨ（１）〜ＲＳＴＨ（２Ｎ）  Ｈスイッチ、ＲＳＴＬ（１）〜ＲＳＴＬ（２Ｎ）  Ｌスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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