(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記基板上にゲート絶縁体層を形成する工程と、
前記ゲート絶縁体層上にソース配線、ソース電極、ドレイン電極および画素電極を一括して形成する工程と、
少なくとも前記ゲート絶縁体層上の前記ソース電極と前記ドレイン電極との間のチャネル部に液状インクを用いる印刷法により半導体層を形成する工程と、
少なくとも前記半導体層上に保護層を形成する工程とを含む薄膜トランジスタアレイ基板の製造方法であって、
前記ソース配線、ソース電極、ドレイン電極および画素電極を形成する工程において、前記ソース配線、ソース電極、ドレイン電極および画素電極が、撥液性を有するシリコーンオイルを含有するシリコーンブランケットを用いるオフセット印刷法により形成されることにより、前記ソース電極、ソース配線、ドレイン電極および画素電極の表面を覆う撥液性を有する前記シリコーンオイルを含んだ層が形成される、薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記保護層を形成する工程において、前記保護層が液状インクを用いる印刷法により形成される、請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記半導体層を形成する工程において形成された前記半導体層が、前記ソース配線、ソース電極、ドレイン電極および画素電極の表面を覆わず、前記チャネル部で前記ソース電極およびドレイン電極の側面と接して形成される、請求項１または２記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板および薄膜トランジスタアレイ基板の製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタアレイの製造過程において、半導体層および保護層のパターンを形成するために、半導体層および保護層を全面に形成した上に、レジストでパターンを形成し、エッチング液を用いてエッチングすることでパターンを形成する方法がある。しかし、この方法では、各々のパターンを形成する度にレジストの成膜およびエッチングが必要となり、工程数が増えてしまう。
【０００３】
例えば特許文献１では、隔壁層を設け半導体層を上部と下部とに分裂させるように構成されている。その上に保護層を積層し、レジストによるパターン形成、エッチングを行うことで、工程数を減らした半導体層および保護層のパターニングを行っている。しかし、レジストによるパターンの形成およびエッチングの工程自体は省略できていない。
【０００４】
一方で、半導体層および保護層のパターンを形成する際に印刷法を用いることで、フォトリソグラフィ工程を省略することができる。この場合、特に半導体層および保護層が液体である場合、パターンを形成するにあたって、印刷面の濡れ性が大きく影響する。
【０００５】
図５には、印刷法を用いて半導体層および保護層のパターンを形成した結果、半導体溶液が狙いのパターンを形成できずに拡がってしまった従来技術に係る薄膜トランジスタアレイ基板を示す。図５の（ａ）は、薄膜トランジスタアレイ基板の平面図であり、（ｂ）は、Ｄ−Ｄ’で切断した断面図である。ボトムゲート、ボトムコンタクト構造の薄膜トランジスタの場合、半導体層６を形成する被印刷面はゲート絶縁体層３、ソース電極４およびドレイン電極５からなり、ソース電極４とドレイン電極５とを形成する印刷法としては、スクリーン印刷法などが用いられる。このような場合、半導体層６の被印刷面の濡れ性が大きいと、半導体溶液が図５に示すように狙いのパターンよりも広がってしまうことがある。また、ソース電極４およびドレイン電極５に半導体溶液が引き寄せられ、チャネル部１２に半導体層６が形成できないこともある。
【０００６】
このようにして、半導体層６が、ゲート電極２がない領域においてソース電極４とドレイン電極５との間で繋がってしまうと、リーク電流が流れ、オフ電流が上がってしまい、十分なオンオフ比が得られなくなる。
【０００７】
また、ソース電極４及びドレイン電極５に半導体溶液が引き寄せられてしまうと、チャネル部に十分な半導体層を形成することができず、薄膜トランジスタとしての機能を持たなくなる。
【０００８】
半導体層６の形成パターンを制御する方法として、親液撥液処理を行う方法や、バンクを形成する方法などがある。しかし、これらの方法を用いると工程が増えてしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２５８１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで本発明は、印刷法を用いても、半導体層を狙いのパターン通り形成できる薄膜トランジスタアレイ基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一局面は、基板上にゲート電極を形成する工程と、ゲート電極を含む基板上にゲート絶縁体層を形成する工程と、ゲート絶縁体層上にソース配線、ソース電極、ドレイン電極および画素電極を一括して形成する工程と、少なくとも前記ゲート絶縁体層上の前記ソース電極と前記ドレイン電極との間のチャネル部に液状インクを用いる印刷法により半導体層を形成する工程と、少なくとも前記半導体層上に保護層を形成する工程とを含む薄膜トランジスタアレイ基板の製造方法であって、ソース配線、ソース電極、ドレイン電極および画素電極を形成する工程において、ソース配線、ソース電極、ドレイン電極および画素電極が、撥液性を有するシリコーンオイルを含有するシリコーンブランケットを用いるオフセット印刷法により形成されることにより、ソース電極、ソース配線、ドレイン電極および画素電極の表面を覆う撥液性を有するシリコーンオイルを含んだ層が形成される、薄膜トランジスタアレイ基板の製造方法である。
【００１６】
また、保護層を形成する工程において、保護層が液状インクを用いる印刷法により形成されてもよい。
【００１７】
また、前記半導体層を形成する工程において形成された半導体層が、ソース配線、ソース電極、ドレイン電極および画素電極の表面を覆わず、チャネル部でソース電極およびドレイン電極の側面と接して形成されてもよい。
【発明の効果】
【００１８】
本発明によれば、印刷法を用いても、半導体層を狙いのパターン通り形成できる薄膜トランジスタアレイ基板およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る薄膜トランジスタアレイ基板の製造方法の一部を模式的に示した断面図
【図２】本発明の一実施形態に係る薄膜トランジスタアレイ基板の製造方法の一部を模式的に示した平面図（ａ）およびＡ−Ａ’で切断した断面図（ｂ）
【図３】本発明の一実施形態に係る薄膜トランジスタアレイ基板の製造方法の一部を模式的に示した平面図（ａ）およびＢ−Ｂ’で切断した断面図（ｂ）
【図４】本発明の一実施形態に係る薄膜トランジスタアレイ基板の製造方法の一部を模式的に示した平面図（ａ）、（ｂ）およびＣ−Ｃ’で切断した断面図（ｃ）
【図５】従来技術に係る薄膜トランジスタアレイ基板の製造方法の一部を模式的に示した平面図（ａ）およびＤ−Ｄ’で切断した断面図（ｂ）
【発明を実施するための形態】
【００２０】
本発明の実施形態について、以下に図面を使用して詳細に説明する。
【００２１】
本発明の実施形態に係る薄膜トランジスタアレイ基板３０の製造方法は、基板１上にゲート配線２’およびゲート電極２を形成する工程と、ゲート電極２を含む基板１上にゲート絶縁体層３を形成する工程と、ゲート絶縁体層３上にソース配線４’、ソース電極４、ドレイン電極５および画素電極８を一括して形成する工程と、少なくともゲート絶縁体層３上のソース電極４とドレイン電極５との間のチャネル部１２に半導体層６を形成する工程と、少なくとも半導体層６上に保護層７を形成する工程とを含む。ソース配線４’、ソース電極４、ドレイン電極５および画素電極８を形成する工程において、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８がシリコーンオイル１３を含有するシリコーンブランケット２０を用いるオフセット印刷法により形成される。
【００２２】
この製造方法は、半導体層６を形成する工程において、半導体層６が液状インクを用いる印刷法により形成されてもよい。また、保護層６を形成する工程において、保護層７が液状インクを用いる印刷法により形成されてもよい。さらに、半導体層６を形成する工程において、形成された半導体層６が、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８の表面を覆わず、チャネル部１２でソース電極４およびドレイン電極５の側面と接するように形成してもよい。
【００２３】
このように製造された薄膜トランジスタアレイ基板３０は、基板１と、基板１上に形成されたゲート電極２およびゲート配線２’と、基板１とゲート電極２との上に形成されたゲート絶縁体層３と、ゲート絶縁体層３上に形成されたソース電極４、ソース電極４と接続したソース配線４’、ドレイン電極５およびドレイン電極５と接続した画素電極８と、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面を覆う撥液性を有するシリコーンオイル１３を含んだ層と、少なくともゲート絶縁体層３上のソース電極４とドレイン電極５とが対向した領域であるチャネル部１２に形成された半導体層６と、半導体層６上に形成された保護層７とを有する。
【００２４】
また、薄膜トランジスタアレイ基板３０は、ゲート絶縁体層３、シリコーンオイル１３を含んだ層および保護層７の上に層間絶縁体層９をさらに有し、層間絶縁体層９は、画素電極８に対応した部位に開口部１０を有してもよい。さらに、薄膜トランジスタアレイ基板３０は、層間絶縁体層９の上に上部画素電極１１をさらに備え、上部画素電極１１は、開口部１０を介して画素電極８と接続されてもよい。
【００２５】
以下に、本発明の第１の実施形態について図１乃至図４を参照して説明する。
図１は、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「ソース配線４’、ソース電極４、ドレイン電極５および画素電極８を一括して形成する工程」を模式的に示した断面図である。
図１に示すように、本工程では、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８のパターンが形成されているシリコーンオイル１３を含有するシリコーンブランケット２０を用いて、これらをオフセット印刷法によりゲート絶縁体層３上に形成する。この結果、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８のシリコーンブランケット２０と接していた面には、シリコーンオイル１３が付着し、撥インク性となる。
【００２６】
図２は、上述の工程により、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８が形成された薄膜トランジスタアレイ基板３０を模式的に示した平面図（ａ）およびＡ−Ａ’で切断した断面図（ｂ）である。
図２の（ａ）に示すように、薄膜トランジスタアレイ基板３０を平面配置的に見て、ソース配線４’はゲート配線２’に直交するように形成されている。
ソース電極４とドレイン電極５とは、個々の薄膜トランジスタのチャネル部１２となる一定間隔のスリット部１２を形成するように対向して形成されている。なお、スリット部１２は、マトリクス状に配置された薄膜トランジスタからなる薄膜トランジスタアレイの周期に対応して形成されている。
【００２７】
図２の（ｂ）に示したように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上に表面がシリコーンオイル１３で覆われたソース電極４、ソース配線４’、ドレイン電極５および画素電極８が形成されている。
【００２８】
図３の（ａ）は、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「半導体層６を形成する工程」および「半導体層６上に保護層７を形成する工程」を模式的に示した平面図である。図３の（ｂ）は、（ａ）においてＢ−Ｂ’で切断した断面図である。図３に示すように、半導体層６は、ゲート絶縁体層３上のソース電極４’とドレイン電極５との間のチャネル部１２内に、ソース電極４とドレイン電極５の側面と接して形成される。保護層７は、半導体層６全体を覆うように形成される。
【００２９】
ゲート絶縁体層３は親インク性の材料を用いて形成され、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８の表面は上述のようにシリコーンオイル１３で覆われているため撥インク性である。このため、半導体層６を印刷するために液状のインクを用いても、被印刷面がインクを弾き、薄膜トランジスタのチャネル部１２に狙いパターン通りに半導体層６を形成することができる。
【００３０】
半導体層６を形成する際に、ゲート電極２に平面視において重ならない領域においてソース電極４とドレイン電極５との間で半導体層６が繋がってしまうと、リーク電流が流れ、オフ電流が上がってしまい、十分なオンオフ比が得られなくなってしまうが、薄膜トランジスタアレイ基板３０の製造方法によれば、チャネル部１２に狙いパターン通りに半導体層６を形成することができるため、十分なオンオフ比を得ることができる。
【００３１】
図４の（ａ）、（ｂ）はそれぞれ、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「層間絶縁体層９を形成する工程」および「上部画素電極１１を形成する工程」を模式的に示した平面図である。図４の（ｃ）は、（ｂ）においてＣ−Ｃ’で切断した断面図である。
図４の（ｃ）に示すように、保護層７まで形成した薄膜トランジスタアレイ基板３０の上に層間絶縁体層９を形成する。この時、画素電極８上の層間絶縁体層９は開口部１０を有する。この場合、層間絶縁体層９の開口部１０が有効な画素領域となる。あるいは、さらに上部画素電極１１を層間絶縁体層９上に形成し、上部画素電極１１が画素電極８と接続されることにより、上部画素電極１１が有効な画素領域となる。
【００３２】
図４の（ａ）は、保護層７まで形成した薄膜トランジスタアレイ基板３０の上に層間絶縁体層９を形成し、必要な部分に開口部１０を設けた状態の一例を示す概略平面図である。図４の（ｂ）は、層間絶縁体層９の上に、上部画素電極１１を形成した状態の一例を示す概略平面図である。上部画素電極１１は、図４の（ｃ）に示すように、層間絶縁体層９の開口部１０を介して、画素電極８と上部画素電極１１を接続した状態を示している。
【００３３】
基板１に用いる材料は特に限定されるものではなく、一般に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのフレキシブルなプラスチック材料、石英などのガラス基板やシリコンウェハーなどがある。しかしながら、フレキシブル化や各プロセス温度などを考慮すると、基板としてＰＥＮやポリイミドなどを用いることが望ましい。
【００３４】
ゲート電極２、ゲート配線２’、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の電極材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料には、金、白金、ニッケル、インジウム錫酸化物などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀など金属粒子を導電材料として用いた厚膜ペーストなどを挙げることができる。ゲート電極２、ゲート配線２’を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサ、オフセット印刷などがある。
【００３５】
ゲート絶縁体層３として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコールなどの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。
【００３６】
半導体層６の半導体材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料としてポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子有機半導体材料を用いることができるが、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体を用いることが望ましい。半導体層６を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
【００３７】
保護層７の材料として用いられる材料は特に限定されるものではない。一般に用いられる材料としてはフッ素系樹脂やポリビニルアルコールなどが挙げられるが、これらに限定されるものではない。また、保護層７には必要に応じて遮光性を付与することも出来る。保護層７を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。
【００３８】
層間絶縁体層１０の材料としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。層間絶縁体層１０の形成方法としては、スクリーン印刷が好適であるが、感光性の層間絶縁体層を形成後、露光・現像によって形成してもよい。
【００３９】
上部画素電極１１の材料としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等の金属や、ＩＴＯ等の透明導電膜等を用いることができる。上部画素電極１１の形成方法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Ａｇインク、Ｎｉインク、Ｃｕインク等をスクリーン印刷するのが好適である。
【００４０】
なお、ゲート電極２およびゲート配線２’と同じ層に図示しないキャパシタ電極およびキャパシタ配線を有していてもよい。キャパシタ電極がゲート絶縁体層３をはさんで画素電極９と重なってストレージキャパシタとなる。ストレージキャパシタは、画素の電位を保つ働きがある。
【実施例】
【００４１】
以下に本発明の実施例について具体的に説明するが、本発明はこれに限定されるものではない。
［薄膜トランジスタアレイ基板の作製］
【００４２】
本発明者は、図１に示した通りゲート電極２およびゲート配線２’とゲート絶縁体層３が形成された基板１上に、シリコーンオイルを含有するシリコーンブランケットを用いたオフセット印刷法により、表面の水の接触角が４０°となるようにソース電極４とソース配線４’とドレイン電極５および画素電極８を形成した。塗布法にて複数のトランジスタにわたってチャネル部に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって少なくとも前記半導体層６の全てを覆うように保護層７を形成した。
【００４３】
＜実施例１＞
実施例１に係るボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板１の材料として、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
【００４４】
次に、ゲート電極２およびゲート配線２’の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法によりＰＥＮ基板１上に印刷し、１８０℃で１時間ベークしてゲート電極２およびゲート配線２’を形成した。
【００４５】
次に、ゲート絶縁体層３の材料として、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層３の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。
【００４６】
次に、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。少なくともソース電極４及びドレイン電極５の表面の水の接触角が４０°となるように、ナノ銀インキを、シリコーンオイル１３を含有するシリコーンブランケット２０を用いたオフセット印刷法により印刷し、１８０℃で１時間乾燥させてソース電極４及びドレイン電極５を形成した。この結果、ソース電極４及びドレイン電極５の表面には、撥液性を有するシリコーンオイルを含んだ層が形成された。
【００４７】
次に、半導体層６の材料として、フルオレン−ビチオフェンコポリマー（Ｆ８Ｔ２）をテトラリンで１．０重量％になるように溶解した溶液を用いた。半導体層６は、塗布法を用いて複数の薄膜トランジスタのチャネル部１２に塗布し、１００℃で１時間乾燥させて形成した。
【００４８】
次に、保護層７の材料としてポリビニルアルコールを純水に５重量％で溶解させたインキを用い、半導体層６の直上に塗布法を用いて保護層７を形成した。
【００４９】
＜実施例２＞
ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が４５°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
【００５０】
＜実施例３＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が５０°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
【００５１】
＜実施例４＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が５５°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
【００５２】
＜実施例５＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が６０°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
【００５３】
＜比較例１＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が３５°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５４】
＜比較例２＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が３０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５５】
＜比較例３＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が２０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５６】
＜比較例４＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が６５°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５７】
＜比較例５＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が７０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５８】
＜比較例６＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が８０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
【００５９】
［評価方法］
（光学顕微鏡によるチャネル部の観察）
光学顕微鏡を用いて、作製した薄膜トランジスタアレイ基板３０のチャネル部１２を観察した。５０素子観察したうち、チャネル部１２内に半導体層６が形成されている素子の割合が９０％以上１００％以下のであるものを◎、７０％以上９０％未満であるものを○、０％以上７０％未満であるものを×、として評価した。
【００６０】
（光学顕微鏡によるソース電極及びドレイン電極表面の観察）
光学顕微鏡を用いて薄膜トランジスタアレイ基板３０のソース電極４及びドレイン電極５の表面を観察した。ソース電極４及びドレイン電極５表面を覆う半導体層６の面積が、ソース電極４及びドレイン電極５の全表面積の７０％以内であれば、トランジスタ特性に影響を与えないため、ソース電極４及びドレイン電極５を覆う半導体層６の面積がソース電極４及びドレイン電極５の全表面積の７０％以内である素子が、５０素子中７０％以上１００％以下であるものを◎、０％以上７０％未満であるものを×として評価した。
【００６１】
（トランジスタ特性の測定）
作製した薄膜トランジスタアレイ基板３０のトランジスタ特性を測定した。５０素子測定したうち、オンオフ比が１０５を超えた素子の割合が９０％以上１００％以下のであるものを◎、７０％以上９０％未満であるものを○、０％以上７０％未満であるものを×、として評価した。
【００６２】
（総合評価）
３つの評価方法のうち、いずれか１つでも×があった場合、不合格とする。
【００６３】
［評価結果］
表１に実施例１〜５及び比較例１〜６の評価結果を示す。
【００６４】
【表１】
0006627437.tif 000002
【００６５】
実施例１および５より、シリコーンオイルを含んだ層の表面の水の接触角が４０°または６０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層５がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中７０％以上９０％未満であり、合格となった。
【００６６】
実施例２および４より、シリコーンオイルを含んだ層の表面の水の接触角が４５°または５５°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中９０％以上１００％以下であり、合格となった。
【００６７】
実施例３より、シリコーンオイルを含んだ層の表面の水の接触角が５０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中９０％以上１００％以下であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中９０％以上１００％以下であり、合格となった。
【００６８】
比較例１および４より、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が３５°または６５°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であったが、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中０％以上７０％未満であったので、不合格となった。
【００６９】
比較例２、３、５および６より、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が２０°〜３０°又は７０°〜８０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中０％以上７０％未満であったが、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中０％以上７０％未満であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中０％以上７０％未満であったので、不合格となった。
【産業上の利用可能性】
【００７０】
本発明に係る薄膜トランジスタアレイ基板は、電子ペーパーや液晶等を用いた表示装置の駆動に有用である。
【符号の説明】
【００７１】
１    基板
２    ゲート電極
２’    ゲート配線
３    ゲート絶縁体層
４    ソース電極
４’    ソース配線
５    ドレイン電極
６    半導体層
７    保護層
８    画素電極
９    層間絶縁体層
１０    層間絶縁体層の開口部
１１    上部画素電極
１２    チャネル部
１３    シリコーンオイル
２０    シリコーンブランケット
３０    薄膜トランジスタアレイ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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