(57)【特許請求の範囲】
【請求項１】
クロック信号の歪みを検出するための歪み検出ユニットであって、
デューティサイクル歪み検出ユニットと、
直交クロック誤差検出ユニットと、
前記デューティサイクル歪み検出ユニットおよび前記直交クロック誤差検出ユニットに結合された第１の１つ以上のサンプリングキャパシタと、を備え、
前記デューティサイクル歪み検出ユニットおよび前記直交クロック誤差検出ユニットは、電圧を前記第１の１つ以上のサンプリングキャパシタに供給して前記第１の１つ以上のサンプリングキャパシタを充電するように動作可能であり、前記第１の１つ以上のサンプリングキャパシタに対する充電は、前記直交クロック誤差検出ユニットにおけるデバイス間のミスマッチを補償し、
前記デューティサイクル歪み検出ユニットは、前記第１の１つ以上のサンプリングキャパシタを介して第１の差動値を出力して前記クロック信号のデューティサイクル歪みを示すように動作可能であり、
前記直交クロック誤差検出ユニットは、前記第１の１つ以上のサンプリングキャパシタを介して第２の差動値を出力して前記クロック信号の直交クロック誤差極性を示すように動作可能である、歪み検出ユニット。
【請求項２】
その入力が前記第１の１つ以上のサンプリングキャパシタに結合されている第１の１つ以上の差動増幅器と、
前記第１の１つ以上の差動増幅器の出力に結合された第２の１つ以上のサンプリングキャパシタと、
その入力が前記第２の１つ以上のサンプリングキャパシタに接続されている第２の１つ以上の差動増幅器とをさらに備える、請求項１に記載の歪み検出ユニット。
【請求項３】
前記第２の１つ以上の差動増幅器の出力に結合された差動ラッチをさらに備え、前記差動ラッチは、前記第１の差動値に基づいてビットを格納するように動作可能である、請求項２に記載の歪み検出ユニット。
【請求項４】
前記直交クロック誤差検出ユニットは、前記クロック信号における直交クロック誤差を検出するように動作可能な複数の排他的ＯＲ（「ＸＯＲ」）ゲート状に構成された複数のトランジスタを含む、請求項１〜３のいずれか１項に記載の歪み検出ユニット。
【請求項５】
前記複数のトランジスタは対称的な構成で構成されている、請求項４に記載の歪み検出ユニット。
【請求項６】
前記直交クロック誤差検出ユニットはさらに、参照クロック電圧の組を前記複数のトランジスタに印加して前記電圧のうちの第１の電圧を生成するように構成された複数のスイッチを備える、請求項４に記載の歪み検出ユニット。
【請求項７】
前記直交クロック誤差検出ユニットはさらに、前記クロック信号を前記複数のトランジスタに印加して前記第２の差動値を生成するように構成された複数のスイッチを含む、請求項４に記載の歪み検出ユニット。
【請求項８】
前記クロック信号は、同相クロック信号、反転同相クロック信号、直交位相クロック信号、および反転直交位相クロック信号を含む、請求項１〜７のいずれか１項に記載の歪み検出ユニット。
【請求項９】
前記デューティサイクル歪み検出ユニットは、前記クロック信号および前記サンプリングキャパシタに結合された抵抗器の組を含む、請求項１〜８のいずれか１項に記載の歪み検出ユニット。
【請求項１０】
クロック信号の歪みを補正するための歪み補正システムであって、
デューティサイクル歪みおよび直交クロック誤差歪みを検出するように動作可能な歪み検出ユニットと、
前記歪み検出ユニットからの第１の出力に基づいてデューティサイクル歪み補正制御信号を生成し、前記歪み検出ユニットからの第２の出力に基づいて直交クロック誤差補正制御信号を生成するように動作可能なクロック較正ユニットと、
前記デューティサイクル歪み補正制御信号に基づいて前記クロック信号の歪みを補正するように動作可能なデューティサイクル歪み補正ユニットと、
前記直交クロック誤差補正制御信号に基づいて前記クロック信号の位相誤差を補正するように動作可能な直交クロック誤差補正ユニットと、を備え、
前記歪み検出ユニットは、
デューティサイクル歪み検出ユニットと、
直交クロック誤差検出ユニットと、
前記デューティサイクル歪み検出ユニットに結合された１つ以上のサンプリングキャパシタの第１のペアと、
前記直交クロック誤差検出ユニットに結合されたサンプリングキャパシタの第２のペアと、を含み、
前記デューティサイクル歪み検出ユニットおよび前記直交クロック誤差検出ユニットは、電圧を前記サンプリングキャパシタの第１および第２のペアに供給して前記サンプリングキャパシタの第１および第２のペアを充電するように動作可能であり、前記サンプリングキャパシタの第２のペアに対する充電は、前記直交クロック誤差検出ユニットにおけるデバイス間のミスマッチを補償し、
前記デューティサイクル歪み検出ユニットは、第１の差動値を出力して前記クロック信号のデューティサイクル歪みを示すように動作可能であり、
前記直交クロック誤差検出ユニットは、第２の差動値を出力して前記クロック信号の直交クロック位相誤差を示すように動作可能である、歪み補正システム。
【請求項１１】
前記歪み検出ユニットはさらに、前記第１の差動値および前記第２の差動値を増幅して第１の増幅差動値および第２の増幅差動値を生成するように動作可能なそれぞれの差動増幅器を含む、請求項１０に記載の歪み補正システム。
【請求項１２】
前記歪み検出ユニットはさらに、前記第１の差動値に基づいてビットを格納するように動作可能な差動ラッチを含む、請求項１０または１１に記載の歪み補正システム。
【請求項１３】
前記クロック信号は、同相クロック信号、反転同相クロック信号、直交位相クロック信号、および反転直交位相クロック信号を含む、請求項１０〜１２のいずれか１項に記載の歪み補正システム。
【請求項１４】
クロック信号の歪みを補正するための方法であって、
電圧を１つ以上のサンプリングキャパシタに供給して、直交クロック誤差検出ユニットにおけるデバイス間のミスマッチを補償するように前記１つ以上のサンプリングキャパシタを充電するステップと、
前記１つ以上のサンプリングキャパシタを介して第１の差動値を出力して前記クロック信号のデューティサイクル歪み極性を示すステップと、
前記１つ以上のサンプリングキャパシタを介して第２の差動値を出力して前記クロック信号の直交クロック誤差極性を示すステップと、を含む方法。
【請求項１５】
前記第１の差動値を出力するステップは、前記クロック信号における直交クロック誤差を、複数の排他的ＯＲ（「ＸＯＲ」）ゲート状に構成された複数のトランジスタを介して検出するステップを含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
本開示の例は、一般に集積回路のための高速クロックに関し、特に、高速クロックにおけるクロック歪みを補償するための技術に関する。
【背景技術】
【０００２】
背景
デジタル回路などの回路は、回路要素が動作する速度を制御するクロック信号に基づいて動作する。クロック信号は、送信されている間に歪みを受ける。通常、回路はそのような歪みを、クロック信号が受ける歪みのレベルが許容範囲内に収まるように、最小限にする、補正する、または他の態様では補償するように設計されている。
【０００３】
クロック周波数が増加するにつれて、クロック信号に存在する歪みのレベルは、クロックに対してより大きな相対的影響を有する。高速データリンクなどのいくつかの回路は、特に高周波数（たとえば、５６Ｇｂ／ｓ）を有するクロックに基づいて動作する。そのような周波数のクロックの歪みを補正する現在の技術は、大量の電力を消費するため、もしくは、非常に広いダイ面積を必要とするために非効率である、または、歪みを十分に補正しない。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
クロック信号の歪みを検出するための歪み検出ユニットを提供する。歪み検出ユニットは、デューティサイクル歪み検出ユニットと、直交クロック誤差検出ユニットと、デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットに結合された１つ以上のサンプリングキャパシタとを備える。デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットは、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチ補正のために１つ以上のサンプリングキャパシタを充電するように動作可能である。デューティサイクル歪み検出ユニットは、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すように動作可能である。直交クロック誤差検出ユニットは、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すように動作可能である。
【０００５】
クロック信号の歪みを補正するための歪み補正システムを提供する。歪み補正システムは、デューティサイクル歪みおよび直交クロック誤差歪みを検出するように動作可能な歪み検出ユニットを備える。また、歪み補正システムは、歪み検出ユニットからの第１の出力に基づいてデューティサイクル歪み補正制御信号を生成し、かつ、歪み検出ユニットからの第２の出力に基づいて直交クロック誤差補正制御信号を生成するように動作可能なクロック較正ユニットを備える。さらに、歪み補正システムは、デューティサイクル歪み補正制御信号および直交クロック誤差補正制御信号に基づいてクロック信号の歪みを補正するように動作可能なデューティサイクル歪み補正ユニットを備える。
【０００６】
歪み検出ユニットは、デューティサイクル歪み検出ユニットと、直交クロック誤差検出ユニットと、デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットに結合された１つ以上のサンプリングキャパシタとを備える。デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットは、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチ補正のために１つ以上のサンプリングキャパシタを充電するように動作可能である。デューティサイクル歪み検出ユニットは、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すように動作可能である。直交クロック誤差検出ユニットは、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すように動作可能である。
【０００７】
クロック信号の歪みを補正するための方法を提供する。この方法は、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチ補正のために１つ以上のサンプリングキャパシタを充電するステップを含む。また、この方法は、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すステップを含む。さらに、この方法は、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すステップを含む。
【０００８】
上述の特徴が詳細に理解され得る態様で、上に簡潔に概説されたより特定的な説明が、実施態様例を参照して提供されてもよく、それらのうちのいくつかを添付図面に示す。しかしながら、添付図面は典型的な実施態様例を示すに過ぎず、したがって、範囲を限定すると考誤差れるべきではない。
【図面の簡単な説明】
【０００９】
【図１】一例に係る歪み補正システムを示す図である。
【図２Ａ】一例に係る直交位相検出ユニットの回路図である。
【図２Ｂ】一例に係る、ここで説明されるクロック信号を示すグラフである。
【図３】一例に係るオフセットサンプリングおよび比較ユニットの回路図である。
【図４】一例に係る直交クロック誤差補正ユニットの回路図である。
【図５】一例に係るデューティサイクル歪み検出回路を示す図である。
【図６】一例に係るデューティサイクル補正回路を示す図である。
【図７】一例に係るデューティサイクル歪みおよび直交クロック歪みを補正するための方法のフローチャートである。
【発明を実施するための形態】
【００１０】
理解を容易にするため、可能な場合には、図に共通する同一の要素を指定するのに、同一の参照番号を使用した。一つの例の要素は、他の例で有益に利用され得ることが意図される。
【００１１】
詳細な説明
クロック歪みを補正するための技術を提供する。これらの技術は、デューティサイクル歪みおよび直交クロック位相歪みを検出および補正するための回路構成の使用を含む。デューティサイクル歪みとは、所望のデューティサイクル（通常５０−５０）からの変動のことであり、直交クロック位相歪みとは、Ｉ信号とＱ信号との間の９０度の差からの変動のことである。位相検出の場合、サンプリングキャパシタにわたって理想的なクロック信号と関連付けられた電荷をサンプリングすることによって検出回路構成内のデバイスミスマッチを補償するサンプリング動作の使用によって、検出回路構成は、より簡単でより正確になる。検出回路構成を用いて位相検出を行なう場合、蓄積電荷がデバイスミスマッチを補償して、検出回路の精度が向上する。サンプリング動作はデューティサイクル歪み検出のためにも使用される。具体的に、コモンモード電圧がサンプリングキャパシタに印加されて、サンプリングキャパシタ間の電圧差が効果的にゼロになり、その結果、検出回路の他のコンポーネントの動作に起因して存在し得るオフセットを補償する。たとえば、クロック信号を検出回路に印加する場合、蓄積電荷は、クロック信号についてコモンモード電圧誤差を引き起こすであろうデバイスミスマッチを補償する。位相歪みとデューティサイクル歪みとのいずれの場合においても、位相歪みまたはデューティサイクル歪みに関する差が増幅され、その結果生じるビットがラッチに格納され、位相またはデューティサイクル補正調整をクロック信号に提供するためのデジタルロジックを備える較正ロジックに印加される。
【００１２】
図１は、一例に係る歪み補正システム１００を示す図である。図示するように、歪み補正システム１００は、デューティサイクル歪み補正（ＤＣＤＣ）ユニット１０２、直交クロック誤差補正ユニット１０４、歪み検出ユニット１０６、および較正ロジック１０８を備える。歪み補正システム１００は、クロック信号送信機からのクロック信号を受信し、該クロック信号の歪みを検出および補正して補正されたクロック信号を生成する。歪み補正システム１００を使用して、異なる種類の汎用コンピュータ（デスクトップ、ラップトップ、タブレット、モバイル機器）、データ転送デバイス（ネットワークデバイスまたは内部データ通信サブシステムなど）などの多様な電子デバイスのためにクロック歪みを補正可能である。
【００１３】
歪み補正システム１００のコンポーネントは、フィードバックループを実現して入力信号（「クロックイン」）を補正し、クロック出力を生成する（「クロックアウト」）。より具体的に、ＤＣＤＣユニット１０２は、ＤＣ歪みについて入力クロックを補正し、直交クロック誤差補正ユニット１０４は、直交クロック誤差について入力クロックを補正する。歪み検出ユニット１０６は、双方の歪みを検出し、つまり、ＤＣＤ検出ユニット１１０を介してデューティサイクル歪みを、直交クロック誤差検出ユニット１１２を介して直交クロック誤差を検出し、較正ロジックへの出力のために、オフセットサンプリングおよび比較ユニット１１４を介して歪みが検出されるかどうかを示す歪み指標信号を生成する。較正ロジック１０８は、歪みを補正するために、ＤＣＤＣユニット１０２と直交クロック誤差補正ユニット１０４との双方にフィードバック制御を印加する。したがって、歪み検出ユニット１０６および較正ロジック１０８は、ＤＣＤＣユニット１０２および直交クロック誤差補正ユニット１０４からの出力に基づいてＤＣＤＣユニット１０２および直交クロック誤差補正ユニット１０４によって印加された補正のレベルを変更して、フィードバックループを形成する。
【００１４】
グラフ１５０は、歪みが補正される順序を示す。ＤＣＤＣが最初に決定され、直交クロック誤差が次に決定される。なお、クロック信号（すなわち、クロックインとクロックアウトとの双方）は、同相および直交位相成分（それぞれ、「Ｉ」および「Ｑ」）、ならびに同相および直交位相成分の相補信号（それぞれ「ｌｂ」および「Ｑｂ」）を含み、相補信号は、信号に対して相補的な、これらの信号の否定バージョンを示す。グラフ１５０によると、ＤＣＤ補正がＩおよびｌｂについて最初に補正され、次に、ＱおよびＱｂについて補正され、続いて、直交クロック誤差が補正される。直交クロック誤差は位相差（具体的に、ＩとＱとの間の位相変動がＩとＱとの間に存在すべき９０度の差から異なる度合）に関連するため、直交クロック誤差は、同時にＩ信号およびＱ信号の双方のために決定される。なお、入力（「クロックイン」）と出力（「クロックアウト」）との双方は、Ｉ信号およびＱ信号ならびにｌｂ信号およびＱｂ信号を含む。
【００１５】
図２Ａは、一例に係る直交クロック誤差検出ユニット２００の回路図である。直交クロック誤差検出ユニット２００は、図１の直交クロック誤差検出ユニット１１２として使用可能な回路例である。
【００１６】
直交クロック誤差検出ユニット２００は、位相検出回路として機能する、一連の排他的ＯＲ（「ＸＯＲ」）ゲート状に配列された一連のトランジスタを備える。より具体的に、位相検出回路は、各ペアが直列に接続されている、Ｐチャネル（「ＰＭＯＳ」）金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）の２つのペアと、各ペアが直列に接続されている、Ｎチャネル（「ＮＭＯＳ」）トランジスタの８つのペアとの組、ならびに、上述の他のコンポーネントを備える。ＰＭＯＳトランジスタの場合、各ペアの上部のソースは電源電圧に接続され、下部トランジスタのドレインは出力ノードに結合されている。具体的に、左側のドレインは負出力ノード（「Ｖｏｍ」）に結合され、右側のドレインは正出力ノード（「Ｖｏｐ」）に結合されている。ＰＭＯＳトランジスタのゲートは、選択的にゲートを電源または地面に結合する２つのスイッチに結合されている。グラウンドに結合されたスイッチは、クロック較正が望まれる場合（したがって、ＰＭＯＳトランジスタを起動する）場合に高く、クロック較正を無効にする場合に低いイネーブルによって制御される。電源に結合されたスイッチは、イネーブル信号から反転された負イネーブル信号（ｅｎｂ）によって制御される。したがって、起動されると、ｅｎｂによってＰＭＯＳトランジスタは動作を停止する。
【００１７】
直交クロック誤差検出ユニット２００は、ペアにされ８つからなるグループを構成して結合されてＸＯＲゲートを形成するＮＭＯＳトランジスタを備える。８つのＮＭＯＳトランジスタは負出力ノードＶｏｍに結合され、他の８つのＮＭＯＳトランジスタは正出力ノードＶｏｐに結合されている。８つからなる各グループは、対称的な構成に組み立てられたＮＭＯＳトランジスタからなる４つのペアを備える。各ペアは、正または負出力ノードに結合されたドレインを有する上部トランジスタと、別のＮＭＯＳトランジスタのドレインに結合されたソースを有する下部トランジスタとを備える。別のＮＭＯＳトランジスタは、電流源として機能し、トランジスタの８つのペアを地面に結合する。左側の各トランジスタのゲートは、Ｖｉｎｐｌ〜Ｖｉｎｐ４などの入力に結合され、右側の各トランジスタのゲートは、Ｖｉｎｍｌ〜Ｖｉｎｍ４などの入力に結合されている。左側では、２つのペアがＶｉｎｐ１／Ｖｉｎｐ２に結合され、対称にするために順序は反転している（入力信号は、上部トランジスタに印加されているかまたは下部トランジスタに印加されているかによって、異なる負荷を受け得るため）。したがって、１つのペアはＶｉｎｐｌ／Ｖｉｎｐ２に結合された上部および下部トランジスタを有し、別のペアは、Ｖｉｎｐ２／Ｖｉｎｐ１に結合された上部および下部トランジスタを有する。同様に、他の２つのペアがＶｉｎｐ３／Ｖｉｎｐ４およびＶｉｎｐ４／Ｖｉｎｐ３に結合されている。右側の場合、２つのペアがＶｉｎｍ１／Ｖｉｎｍ２およびＶｉｎｍ２／Ｖｉｎｍ１に結合され、他の２つのペアがＶｉｎｍ３／Ｖｉｎｍ４およびＶｉｎｍ４／Ｖｉｎｍ３に結合されている。
【００１８】
選択回路構成２５０に示すように、正入力（Ｖｉｎｐｘ）および負入力（Ｖｉｎｍｘ）は、生成された理想的なクロック信号（Ｖｒｅｆ＿ｘ）（サンプル信号をアサートする場合）または補正されるべき入力クロック信号（サンプル信号がアサートされず、サンプル信号の逆であるサンプルｂ信号がアサートされる場合）のいずれかに、スイッチを介して選択的に結合される。理想的なクロック信号は、理想的なクロックとみなされるべきものをエミュレートするようにローカルに生成された電圧の組である。理想的なクロック信号は、成分Ｉ、Ｑ、ｌｂ、およびＱｂを含む。これらの成分のために選択された電圧は、任意の時点で、理想的なＩ、Ｑ、ｌｂ、およびＱｂクロック成分のための電圧であり得る。理想的なクロックは、５０−５０デューティサイクルを有するクロックであり得、Ｉ信号およびＱ信号は９０度位相がずれている。理想的なクロックのＩ、Ｑ、ｌｂ、およびＱｂ成分のための電圧は、たとえば、ＶＣＣ、ＧＮＤ、ＧＮＤ、およびＶＣＣ（図２Ｂのグラフ２８０の最も速い時点に対応する）であり得、別の例では、ＧＮＤ、ＧＮＤ、ＶＣＣ、およびＶＣＣ（図２Ｂの最後の時点に対応する）であり得る。理想的なクロック信号の目的は、サンプリングキャパシタ（以下で説明）を、直交クロック誤差検出ユニット２００のデバイス（たとえば、トランジスタ）間のミスマッチに基づく電荷で充電することである。より具体的に、仮にミスマッチが存在しなければ、理想的なクロックがＮＭＯＳトランジスタに入力されたときの出力差はゼロになる（すなわち、Ｖｏｐ−Ｖｏｍは０になる）。しかしながら、ミスマッチが存在すると（通常このような場合が多い）、理想的なクロック信号が印加された状態で、ＶｏｐとＶｏｍとの間に差がいくらか存在する。サンプリングキャパシタは、少なくとも図３に関して以下で説明される。
【００１９】
ひとたびサンプリングキャパシタが理想的なクロック信号に基づいて充電されると、サンプル信号がディアサートされ、サンプルｂ信号がアサートされ、選択回路構成２５０内のスイッチがＮＭＯＳトランジスタに印加されるべきクロック信号を選択する。ＶｏｐおよびＶｏｍは、ＩとＱとの間の位相差が９０度よりも大きい場合に正であり、ＩとＱとの間の位相差が９０度よりも小さい場合に負である、差動出力を生成する。なお、寄生容量の影響に起因して、定常状態では、補正されるべきクロック信号がＮＭＯＳゲートに接続されている間、ＶｏｐおよびＶｏｍは基本的に平均電圧値である。サンプリングキャパシタに蓄積された電荷は、これらのサンプリングキャパシタを通じて出力される信号に働きかけることによって、直交クロック誤差検出ユニット２００内のデバイスのミスマッチを補償する。
【００２０】
図２Ｂは、一例に係る、ここで説明されるクロック信号を示すグラフ２８０である。直交クロックを説明するために波形が設けられている。信号Ｉ、すなわち同相信号は、図示するように矩形波である。Ｑは、直交位相信号であり、Ｉの位相から９０度ずれている。ｌｂおよびＱｂはそれぞれ、ＩおよびＱを反転したものである。
【００２１】
図３は、一例に係る、オフセットサンプリングおよび比較ユニット３００の回路図である。図１のオフセットサンプリングおよび比較ユニット１１４は、図３のオフセットサンプリングおよび比較ユニット３００でもよい。図３は、図２の直交クロック誤差検出ユニット２００がオフセットサンプリングおよび比較ユニット３００と関連して作用して歪み検出信号を生成する態様を示す、動作グラフ３５０も示す。
【００２２】
直交クロック誤差検出ユニット２００からの出力は、図２Ａに示すＶｏｐおよびＶｏｍ（正出力および負出力）を含む。これらの出力は、サンプリングキャパシタ３０２の組に印加される。サンプリングキャパシタ３０２は、上述のように、理想的なクロック入力が直交クロック誤差検出ユニット２００に印加されたときに出力をサンプリングする。「サンプル」とラベルを張られたスイッチは、サンプリング中は閉じられて閉ループ構成の差動増幅器を動作させ、サンプリング後は開いてキャパシタに蓄積された電荷を保存する。このとき、サンプルスイッチが開いていると、クロック信号は図２ＡのＮＭＯＳキャパシタに印加されて位相歪みを検出する。
【００２３】
演算増幅器の場合もある第１の差動増幅器３０４（１）は、負入力および正入力と、負出力および正出力とを有する。第１の差動増幅器３０４（１）は、受信した信号間の差を増幅し、その結果生じた正の増幅された信号を正出力において出力し、その結果生じた負の増幅された信号を負出力において出力する。なお、ゲインを増加させて直交クロック誤差検出ユニット２００のＶｏｐとＶｏｍとの間の差を解消する能力を改善するために、図示されたように、２段の差動増幅器３０４が示されている。差動ラッチ３０６は、差動増幅器３０４の出力から生じるビットを格納する。このビットは、位相の補正のために較正ロジック１０８に出力される。なお、２段の差動増幅器３０４が図示されているが、より多いまたはより少ない段（たとえば、１段または３段）の差動増幅器３０４が、直交クロック誤差検出ユニット２００に含まれ得る。
【００２４】
少しの間再び図１を参照すると、較正ロジック１０８は、位相の揃ったクロック信号を検索するためにフィードバックアルゴリズムを実現するデジタルロジックを含む。較正ロジック１０８は、この目的のためにアルゴリズムを実現し得る。一例では、較正ロジック１０８は、たとえば、較正値をカウントアップしラッチ３０６から受信したビットの値がいつ変化するか判断することによって、最小較正値から最大較正値にスイープするだけでよい。したがって、較正ロジック１０８は、このような検索を実現するために組み立てられた、カウンタ、ラッチまたはフリップフロップ、および比較器などのコンポーネントを含み得る。他の例では、較正ロジックは２分探索アルゴリズムを実現可能であり、一度に１つのカウント値だけスイープする代わりに、最初に大きな値だけ較正値を変更し、ラッチ３０６の出力が切り替わるときに十分近いと思われる特定の較正値が見つかるまで、小さな値だけ変更してもよい。較正ロジック１０８において、任意の数の他の検索アルゴリズムをデジタル方式で実現可能である。したがって、同様に、較正ロジック１０８は、カウンタまたは値変更回路構成、比較器、および以前のラッチ３０６の値を保存して現在の較正値を保存するためのラッチまたはフリップフロップなどの、アルゴリズムを実現するコンポーネントを含み得る。
【００２５】
図４は、一例に係る直交クロック誤差補正ユニット４００の回路図である。直交クロック誤差補正ユニット４００は、図１の直交クロック誤差補正ユニット１０４としても使用可能である。
【００２６】
直交クロック誤差補正ユニット４００は、「ファストパス（fast path）」および「スローパス（slow path）」を含む。各パスは、出力ノードに結合されたドレインを有し、その電流がクロック補正／較正ロジック１０８からの出力信号によって制御される可変電流シンクに結合されたソースを有する２つのＮＭＯＳトランジスタを含む。ファストパスのための抵抗器がない状態またはスローパスのための抵抗器がある状態で、ゲートはクロック入力に結合されている。スローパスおよびファストパスの各々に関して、正入力クロック（「ｃｌｋｉｎｐ」）に結合されたゲートを有するトランジスタは負出力ノード（「ｃｌｋｏｕｔｍ」）に結合され、負入力クロック（「ｃｌｋｉｎｍ」）に結合されたゲートを有するトランジスタは正出力ノード（「ｃｌｋｏｕｔｐ」）に結合されている。
【００２７】
動作中、クロック補正／較正ロジック１０８によってファストパスおよびスローパスに印加された制御信号は、各パスを流れる電流の量を制御する。より大きな電流がファストパスを流れている状態で、出力信号（ｃｌｋｏｕｔｍとｃｌｋｏｕｔｐとの双方）は遅延が少なくなる。なぜなら、電圧と出力ノードがより速く変化するからである。より大きな電流がスローパスを流れている状態で、スローパスのトランジスタのゲートにおける抵抗器の動作に起因して、出力信号（ｃｌｋｏｕｔｍとｃｌｋｏｕｔｐとの双方）は遅延が大きくなる。
【００２８】
なお、上述の遅延の変動を得るために、ファストパスに印加される制御信号の値は、スローパスに印加される値とは異なる。一例では、クロック補正／較正ロジック１０８は、１つの大きな値および１つの小さな値を含む相補信号を生成し得る。言い換えると、可変電流シンクに印加された信号は、第１の値と、最大値から第１の値を引いた値に等しい第２の値とを含む。たとえば、７ビットが制御信号に使用されて第１の値が８０の場合、第２の値は４７になる。代替的に、可変電流源への印加のために２つの制御信号値をクロック補正／較正ユニット１０８によって提供可能である、または、ファストパスおよびスローパスを流れる電流を変更する他の方法を使用可能である。なおまた、直交クロック誤差補正１０４はＩおよびＱの各々のために１つの直交クロック誤差補正ユニット４００を備えることが可能であり、位相を補正するためにそれらのクロック成分の各々のための遅延を調整できる。各直交クロック誤差補正ユニット４００に印加された制御信号は、上述のように相補的であり得る、または異なる態様で異なり得る。
【００２９】
図５は、一例に係るデューティサイクル歪み検出回路５００（「ＤＣＤ検出回路」）を示す。デューティサイクル歪み検出回路５００は、図１のデューティサイクル歪み検出ユニット１１０として使用可能である。簡潔にするため、ＤＣＤ検出回路５００の詳細は、図３に関して図示および説明されるオフセットサンプリングおよび比較ユニット３００の文脈で示される。
【００３０】
ＤＣＤ検出回路５００は、各々、Ｉ、Ｑ、Ｑｂ、またはｌｂのうちの１つにおよびスイッチＤＣＤＣ＿ｃａｌ＿ｌまたはＤＣＤＣ＿ｃａｌ＿Ｑに結合された４つの抵抗器を備える。コモンモード電圧入力（「ＶＤＭ」）は、サンプリングキャパシタを充電してコモンモード電圧のために較正を行なうためにサンプルスイッチに結合される。
【００３１】
動作中、Ｉがまず較正され、次にＱが較正される（または、ＱはＩの前に較正されてもよい）。タイミング図５５０を参照すると、ＩおよびＱを較正するために、サンプル信号がまずアサートされ、それによってサンプルスイッチが閉じる。サンプリングキャパシタ３０２はコモンモード信号に基づいて充電される。この信号は、クロック信号の高振動と低振動との間の平均電圧を示す。サンプリングキャパシタ３０２をＶＣＭに基づいて充電することによって、サンプリングキャパシタ３０２における電圧差がゼロになり、歪み補正システムの様々なコンポーネントによって生じ得る差動電圧誤差を補償する。
【００３２】
ひとたびサンプリングキャパシタ３０２が充電されると、サンプルスイッチが開き、ＩまたはＱのどちらかに較正がなされる。Ｉを較正するために、ＤＣＤＣ＿ｃａｌ＿ｌスイッチが閉じられ、Ｉ信号は抵抗器を流れてオフセットサンプリングおよび比較ユニット３００に達し、ｌｂは抵抗器を流れてオフセットサンプリングおよび比較ユニット３００に達する。抵抗器および寄生容量の作用によって、Ｉから差動増幅器３０４への入力における電圧は、Ｉが５０％よりも大きなデューティサイクルを有するときはｌｂの場合の電圧よりも大きくなり、Ｉが５０％よりも小さなデューティサイクルを有するときはｌｂよりも小さくなる。サンプリングキャパシタ３０２に蓄積された電荷は、ＶＣＭにおけるオフセットを補償し、差動増幅器３０４におけるオフセットも補償し得る。差は差動増幅器によって増幅され、指標ビットとしてラッチに格納される。指標ビットは、ＤＣＤＣユニット１０２を介してＩのためにデューティサイクルを調整するクロック補正／較正ロジック１０８に印加される。Ｉのための補正が適用された後、Ｑのための補正が同様に適用される。より具体的に、ＤＣＤＣ＿ｃａｌ＿Ｑがアサートされ（当然ながら、ＤＣＤＣ＿ｃａｌ＿ｌはアサートされていない）、ラッチ３０６からの出力が補正／較正ロジック１０８に保存され、印加される。このロジックは、ＤＣＤＣユニット１０２を介してＱのためのデューティサイクルを調整する。グラフ５５０は、Ｖｏｐ出力などための値の例をいくつか示す。
【００３３】
図６は、一例に係るデューティサイクル補正回路６００を示す図である。デューティサイクル補正回路６００は、図１のＤＣＤ補正ユニット１０２において使用可能である。図示するように、デューティサイクル補正回路６００は２つのＮＭＯＳトランジスタを含む。このトランジスタは、抵抗器を介して電源に結合されたドレインと、キャパシタおよびグラウンドに結合された可変電流シンクに結合され、補正／較正ロジック１０８から受信された制御信号によって制御されるソースとを有する。制御信号は、補正／較正ロジック１０８によって使用されてデューティサイクルを調整するマルチビット信号であり得る。左側のＮＭＯＳトランジスタは、負入力クロック（「Ｃｌｋｉｎｍ」）に結合されたゲートと、正出力クロック（「Ｃｌｋｏｕｔｐ」）に結合されたドレインとを有する。右側のＮＭＯＳトランジスタは、正入力クロック（「Ｃｌｋｉｎｐ」）に結合されたゲートと、負出力クロック（「Ｃｌｋｏｕｔｍ」）に結合されたドレインとを有する。なお、ＤＣＤ補正ユニット１０２は、１つはＩのために１つはＱのために、２つのデューティサイクル補正回路６００を含み得る。
【００３４】
左側に結合された電流シンクを流れる電流が右側の場合と比べて大きいとき、Ｃｌｋｏｕｔｐにおける電圧はより速く遷移し、デューティサイクルは短縮される（すなわち、短い時間、クロックは「高」である）。左側に結合された電流シンクを流れる電流が右側の場合と比べて小さいとき、Ｃｌｋｏｕｔｍにおける電圧はより遅く遷移し、デューティサイクルは延長される（すなわち、長い時間、クロックは「高」である）。
【００３５】
なお、さまざまな特徴および機能が特定の回路構成によって実行されると説明されているが、それらの機能のなかには、当該技術で知られる他の回路構成によって実行可能なものもある。
【００３６】
図７は、一例に係るデューティサイクル歪みおよび直交クロック歪みを補正するための方法７００のフローチャートである。なお、図１〜図６のシステムに関して説明されているが、さまざまな技術的に実行可能な代替的な順序で上述の動作を行なうあらゆるシステムが、本開示の範囲に該当する。
【００３７】
動作７０２で、歪み補正システム１００はＩ信号におけるデューティサイクル歪みを検出する。これは、図５に示すデューティサイクル歪み検出回路５００を用いて行なわれ得る。簡単に言えば、上述のように、デューティサイクル歪み検出には、コモンモード電圧における誤差のサンプリングを行なうことと、非反転出力クロックと反転出力クロックとの間の差を増幅してデューティサイクルが５０−５０よりも大きいか小さいかを示すビットを得ることとが含まれる。また、検出には、指標ビットをクロック補正／較正ロジック１０８に出力することが含まれ、これによって、上述のように制御値が出力される。
【００３８】
動作７０４で、歪み補正システム１００は、Ｉ信号におけるデューティサイクル歪みを補正する。これは、図６に示すデューティサイクル歪み補正回路６００を用いて行なわれ得る。簡潔に言えば、この回路は、図６に関して説明されたように構成されたＮＭＯＳトランジスタに結合された２つの可変電流源を調整するクロック補正／較正ロジック１０８から供給される制御信号によって制御される。デューティサイクルは、可変電流源の値に基づいて調整される。動作７０６および動作７０８で、歪み補正システム１００は、Ｉ信号の場合と同じ態様で、Ｑ信号におけるデューティサイクル歪みを検出して補正する。
【００３９】
動作７１０で、歪み補正システム１００は、９０度よりも小さいまたは大きい、Ｉ信号とＱ信号との間の位相差である位相歪みを検出する。これは、図２Ａの直交クロック誤差検出ユニット２００を用いて遂行可能である。簡潔に言うと、この回路は、理想的なクロック入力を有する対称的ＸＯＲゲートとサンプリングキャパシタとを使用して、直交クロック誤差検出ユニット２００におけるデバイスミスマッチに関する電荷を蓄積する。次に、対称的ＸＯＲゲートへの入力は、回路に位相歪み関連電圧を出力させる（すなわち、９０度以外の位相差）、実際のクロック入力に設定される。出力された電圧は、直交クロック誤差検出ユニット２００におけるデバイスミスマッチの影響を受けるが、サンプリングキャパシタに蓄積された電荷が効果的にこのデバイスミスマッチを補償する。オフセットサンプリングおよび比較ユニット１１４は、直交クロック誤差検出ユニット２００によって出力された差動信号を増幅し、増幅された値がラッチに格納される。この値は、位相歪みの方向を示し（９０度より大きいかまたは小さいかのどちらか）、直交クロック補正のために制御信号を調整するクロック補正／較正ロジック１０８に入力される。
【００４０】
動作７１２で、歪み補正システム１００は制御信号に従って位相歪みを補正する。これは、図４の直交クロック誤差補正ユニット４００によって遂行され得る。具体的に、図４に示すように配置されたＮＭＯＳデバイスに結合された可変電流源は、スローパスまたはファストパスのどちらかにより大きな電流を印加し、これによって、Ｉ信号およびＱ信号に適用された遅れが調整される。なお、直交クロック誤差補正ユニット４００は、Ｉ信号とＱ信号との双方のために含まれることがあり、これらの信号の双方を調整可能である。
【００４１】
追加的な例をいくつか示す。
一例では、クロック信号の歪みを検出するための歪み検出ユニットを提供する。請求項の歪みを検出するためのそのような歪み検出ユニットは、デューティサイクル歪み検出ユニットと、直交クロック誤差検出ユニットと、デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットに結合された１つ以上のサンプリングキャパシタとを備え得る。デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットは、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチを補正するために１つ以上のサンプリングキャパシタを充電するように動作可能である。デューティサイクル歪み検出ユニットは、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すように動作可能である。直交クロック誤差検出ユニットは、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すように動作可能である。
【００４２】
そのような歪み検出ユニットは、第１および第２の差動値を増幅して第１の増幅差動値および第２の増幅差動値を生成するように動作可能な１つ以上の差動増幅器を含み得る。
【００４３】
そのようなある歪み検出ユニットはさらに、第１の差動値に基づいてビットを格納するように動作可能な差動ラッチを含み得る。
【００４４】
そのようなある歪み検出ユニットでは、直交クロック誤差検出ユニットは、クロック信号における直交クロック誤差を検出するように動作可能な複数の排他的（「ＸＯＲ」）ゲート状に構成された複数のトランジスタを含み得る。
【００４５】
そのようなある歪み検出ユニットでは、複数のトランジスタを対称的な構成で構成し得る。
【００４６】
そのようなある歪み検出ユニットでは、直交クロック誤差検出ユニットはさらに、複数のトランジスタに理想的なクロック電圧の組を印加してデバイスミスマッチ関連電圧のうちの１つのデバイスミスマッチ関連電圧を生成するように構成された複数のスイッチを含み得る。
【００４７】
そのようなある歪み検出ユニットでは、直交クロック誤差検出ユニットはさらに、クロック信号を複数のトランジスタに印加して第１の差動値を生成するように構成された複数のスイッチを含み得る。
【００４８】
そのようなある歪み検出ユニットでは、クロック信号は、同相クロック信号、反転同相クロック信号、直交位相クロック信号、および反転直交位相クロック信号を含み得る。
【００４９】
そのようなある歪み検出ユニットでは、デューティサイクル歪み検出ユニットは、クロック信号およびサンプリングキャパシタに結合され、クロック信号のデューティサイクル歪みに基づいて差動信号を生成するように動作可能な抵抗器の組を含み得る。
【００５０】
別の例では、クロック信号の歪みを補正するための歪み補正システムを提供し得る。クロック信号の歪みを補正するためのそのような歪み補正システムは、デューティサイクル歪みおよび直交クロック誤差歪みを検出するように動作可能な歪み検出ユニットと、歪み検出ユニットからの第１の出力に基づいてデューティサイクル歪み補正制御信号を生成し、歪み検出ユニットからの第２の出力に基づいて直交クロック誤差補正制御信号を生成するように動作可能なクロック較正ユニットと、デューティサイクル歪み補正制御信号および直交クロック誤差補正制御信号に基づいてクロック信号の歪みを補正するように動作可能なデューティサイクル歪み補正ユニットと、を備える。歪み検出ユニットは、デューティサイクル歪み検出ユニットと、直交クロック誤差検出ユニットと、デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットに結合された１つ以上のサンプリングキャパシタとを含む。デューティサイクル歪み検出ユニットおよび直交クロック誤差検出ユニットは、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチ補正のために１つ以上のサンプリングキャパシタを充電するように動作可能である。デューティサイクル歪み検出ユニットは、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すように動作可能である。直交クロック誤差検出ユニットは、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すように動作可能である。
【００５１】
そのようなある歪み補正システムでは、歪み検出ユニットはさらに、第１および第２の差動値を増幅して第１の増幅差動値および第２の増幅差動値を生成するように動作可能な１つ以上の差動増幅器を含み得る。
【００５２】
そのようなある歪み補正システムでは、歪み検出ユニットはさらに、第１の差動値に基づいてビットを格納するように動作可能な差動ラッチを含み得る。
【００５３】
そのようなある歪み補正システムでは、直交クロック誤差検出ユニットは、クロック信号における直交クロック誤差を検出するように動作可能な複数の排他的ＯＲ（「ＸＯＲ」）ゲート状に構成された複数のトランジスタを含み得る。
【００５４】
そのようなある歪み補正システムでは、複数のトランジスタを対称的な構成で構成し得る。
【００５５】
そのようなある歪み補正システムでは、直交クロック誤差検出ユニットはさらに、理想的なクロック電圧の組を複数のトランジスタに印加してデバイスミスマッチ関連の複数の電圧のうちの１つのデバイスミスマッチ関連電圧を生成するように構成された複数のスイッチを含み得る。
【００５６】
そのようなある歪み補正システムでは、直交クロック誤差検出ユニットはさらに、クロック信号を複数のトランジスタに印加して第１の差動値を生成するように構成された複数のスイッチを含み得る。
【００５７】
そのようなある歪み補正システムでは、クロック信号は、同相クロック信号、反転同相クロック信号、直交位相クロック信号、および反転直交位相クロック信号を含み得る。
【００５８】
そのようなある歪み補正システムでは、デューティサイクル歪み検出ユニットは、クロック信号およびサンプリングキャパシタに結合され、クロック信号のデューティサイクル歪みに基づいて差動信号を生成するように動作可能な抵抗器の組を含み得る。
【００５９】
別の例では、クロック信号の歪みを補正するための方法を提供し得る。クロック信号の歪みを補正するそのような方法は、デバイスミスマッチ関連電圧を１つ以上のサンプリングキャパシタに供給してミスマッチ補正のために１つ以上のサンプリングキャパシタを充電するステップと、１つ以上のサンプリングキャパシタを介して第１の差動値を出力してクロック信号のデューティサイクル歪み極性を示すステップと、１つ以上のサンプリングキャパシタを介して第２の差動値を出力してクロック信号の直交クロック誤差極性を示すステップとを含み得る。
【００６０】
そのような方法では、第１の差動値を出力するステップは、クロック信号における直交クロック誤差を、複数の排他的ＯＲ（「ＸＯＲ」）ゲート状に構成された複数のトランジスタを介して検出するステップを含み得る。
【００６１】
ここに説明されたさまざまな例は、コンピュータシステムに格納されたデータを伴うさまざまなコンピュータ実装動作を採用してもよい。たとえば、これらの動作は物理量の物理的操作を必要としてもよく、必ずではないものの通常、これらの量は電気信号または磁気信号の形態をとってもよく、その場合、それらまたはそれらの表現の格納、転送、組合せ、比較、または他の態様では操作が可能である。また、そのような操作はしばしば、生成、識別、判断、または比較といった用語で呼ばれる。１つ以上の例示的な例の一部を形成する、ここに説明されたいかなる動作も、有用なマシン動作であり得る。これに加えて、１つ以上の例はまた、これらの動作を行なうための装置または機器に関する。当該機器は、要求される具体的な目的のために具体的に構成されてもよく、または、それは、それ自体に格納されたコンピュータブログラムによって選択的に作動または構成される汎用コンピュータであってもよい。特に、さまざまな汎用マシンが、ここでの教示に従って書かれたコンピュータプログラムとともに使用されてもよく、または、要求される動作を行なうためのより特殊な機器を構成することがより便利であってもよい。
【００６２】
ここで説明されたさまざまな例は、ハンドヘルドデバイス、マイクロプロセッサシステム、マイクロプロセッサベースまたはプログラマブルな民生用電子機器、ミニコンピュータ、メインフレームコンピュータなどといった、他のコンピュータシステム構成で実践されてもよい。
【００６３】
１つ以上の例が、１つ以上のコンピュータ読取可能媒体で具現化された、１つ以上のコンピュータプログラムとして、または１つ以上のコンピュータプログラムモジュールとして実現されてもよい。コンピュータ読取可能媒体という用語は、後でコンピュータシステムに入力され得るデータを格納できる任意のデータ記憶装置を指す。コンピュータ読取可能媒体は、コンピュータプログラムを、それらがコンピュータによって読取られることを可能にする態様で具現化するための、既存の、または今後開発される任意の技術に基づいていてもよい。コンピュータ読取可能媒体の例は、ハードドライブ、ネットワーク接続ストレージ（network attached storage：ＮＡＳ）、読出専用メモリ、ランダムアクセスメモリ（たとえばフラッシュメモリ装置）、コンパクトディスク（Compact Disc：ＣＤ）−ＲＯＭ、ＣＤ−Ｒ、またはＣＤ−ＲＷ、ＤＶＤ（Digital Versatile Disc：デジタル多用途ディスク）、磁気テープ、ならびに、他の光学的および非光学的データ記憶装置を含む。コンピュータ読取可能媒体はまた、コンピュータ読取可能コードが分散された態様で格納されて実行されるように、ネットワーク結合コンピュータシステム中に分散され得る。
【００６４】
上記は特定の例の実施態様に向けられているが、他のおよびさらなる実施態様例も、本発明のその要旨を逸脱しない範囲で種々変更可能である。また、その範囲は以下に続く特許請求の範囲によって決定される。
【図１】
0006773763.tif 000002
【図２Ａ】
0006773763.tif 000003
【図２Ｂ】
0006773763.tif 000004
【図３】
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【図４】
0006773763.tif 000006
【図５】
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【図６】
0006773763.tif 000008
【図７】
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