(57)【特許請求の範囲】
【請求項１】
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、前記CML回路の電源供給状態で前記第１のパスの遮断を解除する第１のスイッチ回路と、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップする第１のプルアップ回路と、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンする第１のプルダウン回路と、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップする第２のプルアップ回路と、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記電源遮断状態で前記第２のパスを遮断し、前記電源供給状態で前記第２のパスの遮断を解除する第２のスイッチ回路と、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップする第３のプルアップ回路と、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンする第２のプルダウン回路と、
前記電源遮断状態で前記第２のCMOSインバータの出力部をプルダウンする第３のプルダウン回路と、
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスと、
前記電源遮断状態で前記第３のパスを遮断し、前記電源供給状態で前記第３のパスの遮断を解除する第３のスイッチ回路と、
前記電源遮断状態で前記第４のパスを遮断し、前記電源供給状態で前記第４のパスの遮断を解除する第４のスイッチ回路と、
前記電源遮断状態で前記第５のパスを遮断し、前記電源供給状態で前記第５のパスの遮断を解除する第５のスイッチ回路と、
前記電源遮断状態で前記第６のパスを遮断し、前記電源供給状態で前記第６のパスの遮断を解除する第６のスイッチ回路とを備える、信号変換回路。
【請求項２】
前記電源遮断状態で充電され、前記CML回路の電源供給状態で前記第１のAC結合部及び第２のAC結合部に放電する第１のキャパシタと、
前記電源遮断状態で充電され、前記CML回路の電源供給状態で前記第３のAC結合部及び第４のAC結合部に放電する第２のキャパシタとを備える、請求項１に記載の信号変換回路。
【請求項３】
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスとを備えた回路の信号変換方法であって、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、前記CML回路の電源供給状態で前記第１のパスの遮断を解除し、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップし、
前記電源遮断状態で前記第２のパスを遮断し、前記電源供給状態で前記第２のパスの遮断を解除し、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第２のCMOSインバータの出力部をプルダウンし、
前記電源遮断状態で前記第３のパスを遮断し、前記電源供給状態で前記第３のパスの遮断を解除し、
前記電源遮断状態で前記第４のパスを遮断し、前記電源供給状態で前記第４のパスの遮断を解除し、
前記電源遮断状態で前記第５のパスを遮断し、前記電源供給状態で前記第５のパスの遮断を解除し、
前記電源遮断状態で前記第６のパスを遮断し、前記電源供給状態で前記第６のパスの遮断を解除する、信号変換方法。
【請求項４】
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスと、
前記CML回路の電源遮断状態で充電され、前記CML回路の電源供給状態で前記第１のAC結合部及び第２のAC結合部に放電する第１のキャパシタと、
前記電源遮断状態で充電され、前記電源供給状態で前記第３のAC結合部及び第４のAC結合部に放電する第２のキャパシタとを備えた回路の信号変換方法であって、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、前記CML回路の電源供給状態で前記第１のパスの遮断を解除し、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップし、
前記電源遮断状態で前記第２のパスを遮断し、前記電源供給状態で前記第２のパスの遮断を解除し、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第２のCMOSインバータの出力部をプルダウンし、
前記電源遮断状態で前記第３のパスを遮断し、前記電源供給状態で前記第３のパスの遮断を解除し、
前記電源遮断状態で前記第４のパスを遮断し、前記電源供給状態で前記第４のパスの遮断を解除し、
前記電源遮断状態で前記第５のパスを遮断し、前記電源供給状態で前記第５のパスの遮断を解除し、
前記電源遮断状態で前記第６のパスを遮断し、前記電源供給状態で前記第６のパスの遮断を解除する、信号変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号変換回路及び信号変換方法に関する。
【背景技術】
【０００２】
従来、ECL（Emitter  Coupled  Logic）回路の出力レベルをCMOS（Complementary  Metal  Oxide  Semiconductor）回路の入力レベルに変換するレベル変換回路が知られている（例えば、特許文献１を参照）。ECLは、CML（Current  Mode  Logic）と呼ばれることもある。
【０００３】
図１は、FET（Field  Effect  Transistor）で構成され、CML回路１０１の出力信号をCMOSインバータ回路の入力信号に変換する従来の信号変換回路１００の構成の一例を示す図である。CML回路１０１は、差動の入力信号IN，／INを受け取り、差動の信号を出力する。／INは、INの反転信号を表す。
【０００４】
CML回路１０１から出力された差動の出力信号は、AC結合部１０２，１０３を通してCMOSインバータ１０４，１０５に入力される。CMOSインバータ１０４，１０５に入力された信号は、CMOSインバータ１１３，１１４を通して差動信号OUT，／OUTとして最終的に出力される。／OUTは、OUTの反転信号を表す。AC結合部１０２，１０３は、CML回路１０１とCMOSインバータとのコモン電圧（DC電圧）の違いを吸収するためにある。
【０００５】
CMOSインバータ１０４の出力ノード１２１と入力ノード１０７とが抵抗成分を含むフィードバックパス１０９により結ばれることによって、出力ノード１２１と入力ノード１０７それぞれのコモン電圧を（hi‐lo）／2に収束させることができる。同様に、CMOSインバータ１０５の出力ノード１２２と入力ノード１０８とが抵抗成分を含むフィードバックパス１１０により結ばれることによって、出力ノード１２２と入力ノード１０８それぞれのコモン電圧を（hi‐lo）／2に収束させることができる。hiは、電源VDDの電位を表し、loは、グランドVSSの電位を表す。又、場合により、電位hiをハイレベル、電位loをローレベルと呼ぶこととする。
【０００６】
また、図１の回路では、電源遮断状態での消費電力削減のために電流源１０６がオフされると、CML回路１０１の出力電位はハイレベルとなる。仮に電源遮断状態での入力ノード１０７，１０８の電位がローレベルとすると、電源遮断状態でのCML回路１０１の出力電位がハイレベルであるため、AC結合部１０２，１０３のキャパシタに電荷が溜め込まれる。その状態で、CML回路１０１が電源遮断状態から電源供給状態に遷移すると、電流源１０６のオンによりCML回路１０１の出力電位が低下するので、CML回路１０１の出力電位の低下に伴って入力ノード１０７，１０８の電位が負の電位に低下する。入力ノード１０７，１０８の電位が負の電位に低下すると、CMOSインバータ１０４，１０５に過電圧が印加されるおそれがある。
【０００７】
そのため、CML回路１０１が電源遮断状態から電源供給状態に遷移する時にCMOSインバータ１０４，１０５に過電圧が印加されることを防ぐ目的で、電源遮断状態での入力ノード１０７，１０８の電位は、トランジスタ１１９，１２０によりハイレベルに固定されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１−１３８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、電源遮断状態での入力ノード１０７，１０８の電位が両方ともハイレベルに固定されたままでは、差動信号OUT，／OUTの制約（一方がハイレベルで他方がローレベル）に反してしまう。そのため、電源遮断状態において、インバータ１１１，１１２への入力を遮断するトランジスタ１１５〜１１８と、インバータ１１１の出力側をプルアップするトランジスタ１２３と、インバータ１１２の出力側をプルダウンするトランジスタ１２４とが必要となる。トランジスタ１１５〜１１８のようなトランジスタがインバータに縦積みされていると、インバータへの電流供給が縦積みトランジスタにより制限されるので、電源供給状態での回路動作が重くなる。その結果、十分な振幅が得られずに、回路の信号増幅率が低下する。又、この回路を伝達する信号のジッタ（jitter）特性も低下する。
【００１０】
そこで、本開示は、信号増幅率、ジッタ特性が改善する、信号変換回路及び信号変換方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、一つの案では、
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、前記CML回路の電源供給状態で前記第１のパスの遮断を解除する第１のスイッチ回路と、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップする第１のプルアップ回路と、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンする第１のプルダウン回路と、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップする第２のプルアップ回路と、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記電源遮断状態で前記第２のパスを遮断し、前記電源供給状態で前記第２のパスの遮断を解除する第２のスイッチ回路と、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップする第３のプルアップ回路と、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンする第２のプルダウン回路と、
前記電源遮断状態で前記第２のCMOSインバータの出力部をプルダウンする第３のプルダウン回路と、
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスと、
前記電源遮断状態で前記第３のパスを遮断し、前記電源供給状態で前記第３のパスの遮断を解除する第３のスイッチ回路と、
前記電源遮断状態で前記第４のパスを遮断し、前記電源供給状態で前記第４のパスの遮断を解除する第４のスイッチ回路と、
前記電源遮断状態で前記第５のパスを遮断し、前記電源供給状態で前記第５のパスの遮断を解除する第５のスイッチ回路と、
前記電源遮断状態で前記第６のパスを遮断し、前記電源供給状態で前記第６のパスの遮断を解除する第６のスイッチ回路とを備える、信号変換回路が提供される。
【００１２】
また、上記目的を達成するため、他の一つの案では、
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスとを備えた回路の信号変換方法であって、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、前記CML回路の電源供給状態で前記第１のパスの遮断を解除し、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップし、
前記電源遮断状態で前記第２のパスを遮断し、前記電源供給状態で前記第２のパスの遮断を解除し、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第２のCMOSインバータの出力部をプルダウンし、
前記電源遮断状態で前記第３のパスを遮断し、前記電源供給状態で前記第３のパスの遮断を解除し、
前記電源遮断状態で前記第４のパスを遮断し、前記電源供給状態で前記第４のパスの遮断を解除し、
前記電源遮断状態で前記第５のパスを遮断し、前記電源供給状態で前記第５のパスの遮断を解除し、
前記電源遮断状態で前記第６のパスを遮断し、前記電源供給状態で前記第６のパスの遮断を解除する、信号変換方法が提供される。
【発明の効果】
【００１３】
本開示の一局面によれば、信号変換回路の信号増幅率及びジッタ特性が改善する。
【図面の簡単な説明】
【００１４】
【図１】CML回路の出力信号をCMOSインバータ回路の入力信号に変換する従来の信号変換回路の構成の一例を示す図である。
【図２】第１の実施形態に係る信号変換回路の構成の一例を示す図である。
【図３】第１の実施形態に係る信号変換回路の構成の一例を示す図である。
【図４】第１の実施形態に係る信号変換回路の動作の一例を示す図である。
【図５】第１の実施形態に係る信号変換回路の動作の一例を示す図である。
【図６】第２の実施形態に係る信号変換回路の構成の一例を示す図である。
【図７】第２の実施形態に係る信号変換回路の構成の一例を示す図である。
【図８】第３の実施形態に係る信号変換回路の構成の一例を示す図である。
【図９】第３の実施形態に係る信号変換回路の構成の一例を示す図である。
【図１０】第３の実施形態に係る信号変換回路の動作の一例を示す図である。
【図１１】第３の実施形態に係る信号変換回路の動作の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下、実施形態について図面を参照して説明する。なお、PMOS（P‐channel  Metal  Oxide  Semiconductor）トランジスタは、Pチャネル型の電界効果トランジスタを表し、NMOS（N‐channel  Metal  Oxide  Semiconductor）トランジスタは、Nチャネル型の電界効果トランジスタを表す。
【００１６】
＜第１の実施形態＞
図２及び図３は、信号変換回路２００の構成の一例を示す図である。信号変換回路２００は、CML回路２０１の出力信号のレベルをCMOSインバータ回路の入力信号のレベルに変換する回路の一例である。信号変換回路２００は、CML回路２０１と、OUT出力部２２１と、／OUT出力部２２２とを備える。図示の便宜上、図２にはOUT出力部２２１が詳細に示され、図３には／OUT出力部２２２が詳細に示され、図２と図３の両方にCML回路２０１が示されている。CML回路２０１は、OUT出力部２２１及び／OUT出力部２２２と同一の半導体チップ上に形成されている。
【００１７】
なお、CML回路２０１の電源遮断状態において、制御信号PDの電位はハイレベルであり、制御信号PDXの電位はローレベルである。CML回路２０１の電源供給状態において、制御信号PDの電位はローレベルであり、制御信号PDXの電位はハイレベルである。
【００１８】
CML回路２０１は、差動の入力信号IN，／INを一対の差動対で受け取り、差動の信号を出力する。／INは、INの反転信号を表す。CML回路２０１は、一対の出力段２８１，２８２と、テイル定電流源２０６とを有する。一方の出力段２８１は、一方の入力信号／INがゲートに入力されるNMOSトランジスタTN2と、負荷抵抗R2とを有する。他方の出力段２８２は、他方の入力信号INがゲートに入力されるNMOSトランジスタTN1と、負荷抵抗R1とを有する。テイル定電流源２０６は、一方の出力段２８１と他方の出力段２８２とに共通に接続されている。
【００１９】
図２において、OUT出力部２２１は、入力信号／INからの出力信号であるコモン電圧レベルをCMOSインバータのコモン電圧レベルに変換して、変換後のコモン電圧レベルを有する出力信号OUTを出力する。OUT出力部２２１は、第１のCMOSインバータ２３１と、第１のパス２４１と、第１のスイッチ回路２５１と、第１のプルアップ回路２６１と、第１のプルダウン回路２７１と、第２のプルアップ回路２６２とを有する。
【００２０】
第１のCMOSインバータ２３１は、PMOSトランジスタTP1と、NMOSトランジスタTN3とを有する。第１のCMOSインバータ２３１のPMOSトランジスタTP1は、第１のPMOSトランジスタの一例である。第１のCMOSインバータ２３１のNMOSトランジスタTN3は、第１のNMOSトランジスタの一例である。
【００２１】
第１のCMOSインバータ２３１のPMOSトランジスタTP1は、例えば、CML回路２０１の一方の出力段２８１に第１のAC結合部のキャパシタC1でAC結合されたゲートを有する。第１のAC結合部のキャパシタC1は、第１のAC結合部における第１のAC結合キャパシタの一例である。キャパシタC1は、負荷抵抗R2とNMOSトランジスタTN2のドレインとの接続ラインに接続された一端と、PMOSトランジスタTP1のゲートに接続された他端とを有する。
【００２２】
第１のCMOSインバータ２３１のNMOSトランジスタTN3は、例えば、CML回路２０１の一方の出力段２８１に第２のAC結合部のキャパシタC2でAC結合されたゲートを有する。第２のAC結合部のキャパシタC2は、第２のAC結合部における第２のAC結合キャパシタの一例である。キャパシタC2は、負荷抵抗R2とNMOSトランジスタTN2のドレインとの接続ラインに接続された一端と、NMOSトランジスタTN3のゲートに接続された他端とを有する。キャパシタC2は、キャパシタC1と同じ容量を有する。
【００２３】
第１のパス２４１は、PMOSトランジスタTP1のゲートとNMOSトランジスタTN3のゲートとを結ぶ経路である。第１のパス２４１は、PMOSトランジスタTP1とキャパシタC1との接続ラインに接続された一端と、NMOSトランジスタTN3とキャパシタC2との接続ラインに接続された他端とを有する。第１のパス２４１には、第１のスイッチ回路２５１と、抵抗R3と、抵抗R4とが直列に挿入されている。
【００２４】
第１のスイッチ回路２５１は、CML回路２０１の電源遮断状態で第１のパス２４１を遮断し（オフし）、CML回路２０１の電源供給状態で第１のパス２４１の遮断を解除する（オンする）。第１のスイッチ回路２５１は、例えば、抵抗R3と抵抗R4との間に位置するゲートパススイッチTPN1を有する。ゲートパススイッチTPN1は、例えば、トランスファーゲートである。
【００２５】
第１のプルアップ回路２６１は、CML回路２０１の電源遮断状態でPMOSトランジスタTP1のゲートをプルアップし、CML回路２０１の電源供給状態でPMOSトランジスタTP1のゲートのプルアップを解除する。第１のプルアップ回路２６１は、例えば、PMOSトランジスタTP11を有する。第１のプルアップ回路２６１は、PMOSトランジスタTP11のオンにより、PMOSトランジスタTP1のゲートを抵抗R5を介して電源VDDの電位（ハイレベル）にプルアップする。第１のプルアップ回路２６１は、PMOSトランジスタTP11のオフにより、PMOSトランジスタTP1のゲートを抵抗R5を介して電源VDDの電位にプルアップすることを解除する。
【００２６】
第１のプルダウン回路２７１は、CML回路２０１の電源遮断状態でNMOSトランジスタTN3のゲートをプルダウンし、CML回路２０１の電源供給状態でNMOSトランジスタTN3のゲートのプルダウンを解除する。第１のプルダウン回路２７１は、例えば、NMOSトランジスタTN5を有する。第１のプルダウン回路２７１は、NMOSトランジスタTN5のオンにより、NMOSトランジスタTN3のゲートを抵抗R7を介してグランドVSSの電位（ローレベル）にプルダウンする。第１のプルダウン回路２７１は、NMOSトランジスタTN5のオフにより、NMOSトランジスタTN3のゲートを抵抗R7を介してグランドVSSの電位にプルダウンすることを解除する。
【００２７】
第２のプルアップ回路２６２は、CML回路２０１の電源遮断状態で第１のCMOSインバータ２３１の出力部n8をプルアップし、CML回路２０１の電源供給状態で第１のCMOSインバータ２３１の出力部n8のプルアップを解除する。第２のプルアップ回路２６２は、例えば、スイッチ回路TPN2と、NMOSトランジスタTN4と、PMOSトランジスタTP8と、PMOSトランジスタTP9とを有する。出力部n8は、例えば、PMOSトランジスタTP1のドレインとNMOSトランジスタTN3のドレインとの接続ラインである。
【００２８】
また、OUT出力部２２１は、第３のパス２４３、第４のパス２４４、第３のスイッチ回路２５３、第４のスイッチ回路２５４、第１の補償部２９１を有する。
【００２９】
第３のパス２４３は、第１のCMOSインバータ２３１の出力部n8とPMOSトランジスタTP1のゲートとを結ぶ経路である。第３のパス２４３は、PMOSトランジスタTP1とキャパシタC1との接続ラインに接続された一端と、出力部n8に接続された他端とを有する。第３のパス２４３には、第３のスイッチ回路２５３と、抵抗R5と、抵抗R6とが直列に挿入されている。
【００３０】
第４のパス２４４は、第１のCMOSインバータ２３１の出力部n8とNMOSトランジスタTN3のゲートとを結ぶ経路である。第４のパス２４４は、NMOSトランジスタTN3とキャパシタC2との接続ラインに接続された一端と、出力部n8に接続された他端とを有する。第４のパス２４４には、第４のスイッチ回路２５４と、抵抗R7と、抵抗R8とが直列に挿入されている。
【００３１】
第３のスイッチ回路２５３は、CML回路２０１の電源遮断状態で第３のパス２４３を遮断し（オフし）、CML回路２０１の電源供給状態で第３のパス２４３の遮断を解除する（オンする）。第３のスイッチ回路２５３は、例えば、抵抗R5と抵抗R6との間に位置するフィードバックパススイッチTPN3を有する。フィードバックパススイッチTPN3は、例えば、トランスファーゲートである。
【００３２】
第４のスイッチ回路２５４は、CML回路２０１の電源遮断状態で第４のパス２４４を遮断し（オフし）、CML回路２０１の電源供給状態で第４のパス２４４の遮断を解除する（オンする）。第４のスイッチ回路２５４は、例えば、抵抗R7と抵抗R8との間に位置するフィードバックパススイッチTPN4を有する。フィードバックパススイッチTPN4は、例えば、トランスファーゲートである。
【００３３】
第１の補償部２９１は、CML回路２０１の電源遮断状態で充電され、CML回路２０１の電源供給状態で第１のAC結合部及び第２のAC結合部に放電する補償キャパシタC3を有する。第１の補償部２９１の補償キャパシタC3は、第１のキャパシタの一例である。第１の補償部２９１は、更に、キャパシタ結合スイッチTPN5〜8を有する。キャパシタ結合スイッチTPN5〜8は、例えば、トランスファーゲートである。
【００３４】
図３において、／OUT出力部２２２は、入力信号INからの出力信号であるコモン電圧レベルをCMOSインバータのコモン電圧レベルに変換して、変換後のコモン電圧レベルを有する出力信号／OUTを出力する。／OUTは、OUTの反転信号を表す。／OUT出力部２２２は、第２のCMOSインバータ２３２と、第２のパス２４２と、第２のスイッチ回路２５２と、第３のプルアップ回路２６３と、第２のプルダウン回路２７２と、第３のプルダウン回路２７３とを有する。図２と同様の構成についての説明は、簡略又は省略する。
【００３５】
第２のCMOSインバータ２３２は、図２に示した第１のCMOSインバータ２３１と同じ構成を有する。第２のCMOSインバータ２３２のPMOSトランジスタTP1は、第２のPMOSトランジスタの一例である。第２のCMOSインバータ２３２のNMOSトランジスタTN3は、第２のNMOSトランジスタの一例である。
【００３６】
第２のCMOSインバータ２３２のPMOSトランジスタTP1は、例えば、CML回路２０１の他方の出力段２８２に第３のAC結合部の第３のキャパシタC1でAC結合されたゲートを有する。第３のAC結合部のキャパシタC1は、第３のAC結合部における第３のAC結合キャパシタの一例である。
【００３７】
第２のCMOSインバータ２３２のNMOSトランジスタTN3は、例えば、CML回路２０１の他方の出力段２８２に第４のAC結合部のキャパシタC2でAC結合されたゲートを有する。第４のAC結合部のキャパシタC2は、第４のAC結合部における第４のAC結合キャパシタの一例である。
【００３８】
第２のパス２４２、第２のスイッチ回路２５２、第３のプルアップ回路２６３、第２のプルダウン回路２７２は、それぞれ、図２に示した、第１のパス２４１、第１のスイッチ回路２５１、第１のプルアップ回路２６１、第１のプルダウン回路２７１と同じ構成を有する。
【００３９】
第３のプルダウン回路２７３は、CML回路２０１の電源遮断状態で第２のCMOSインバータ２３２の出力部n8をプルダウンし、CML回路２０１の電源供給状態で第２のCMOSインバータ２３２の出力部n8のプルダウンを解除する。第３のプルダウン回路２７３は、例えば、スイッチ回路TPN2と、PMOSトランジスタTP4と、NMOSトランジスタTN8と、NMOSトランジスタTN9とを有する。
【００４０】
また、／OUT出力部２２２は、第５のパス２４５、第６のパス２４６、第５のスイッチ回路２５５、第６のスイッチ回路２５６を有する。第５のパス２４５、第６のパス２４６、第５のスイッチ回路２５５、第６のスイッチ回路２５６は、それぞれ、図２に示した、第３のパス２４３、第４のパス２４４、第３のスイッチ回路２５３、第４のスイッチ回路２５４と同じ構成を有する。また、／OUT出力部２２２は、第２の補償部２９２を有する。第２の補償部２９２は、第１の補償部２９１と同じ構成を有する。
【００４１】
図４及び図５は、信号変換回路２００の動作の一例を示す図である。図４は、電源供給状態及び電源遮断状態でのCML回路２０１及びOUT出力部２２１の動作の一例を示すタイミングチャートである。図５は、電源供給状態及び電源遮断状態でのCML回路２０１及び／OUT出力部２２２の動作の一例を示すタイミングチャートである。次に、図４及び図５を参照して、図２に示したOUT出力部２２１の動作及び図３に示した／OUT出力部２２２の動作の一例について説明する。
【００４２】
電源供給状態（Power  up）のとき（PD=lo、PDX=hi）は、CML回路２０１のテイル電流源２０６には一定の電流I1が流れている。CML回路２０１の出力段のノードn1のコモン電位は、通常、電源VDDの電位（ハイレベル）とグランドVSSの電位（ローレベル）との間の中央値よりも大きな電位である。ゲートパススイッチTPN1はオンとなっているので、第１のパス２４１及び第２のパス２４２は接続され、ノードn2とノードn3とは導通可能に接続されている。
【００４３】
また、フィードバックパススイッチTPN3、TPN4もオン状態で、第１のCMOSインバータ２３１及び第２のCMOSインバータ２３２の入出力は結合されているので、n2，n3，n8の各コモン電位は、（hi‐lo）／2である。
【００４４】
補償キャパシタC3に蓄積されている電荷は零であり、電極間（n13、n14）の電位差も零である。また、パワーダウンスイッチ（PMOSトランジスタTP11、NMOSトランジスタTN5）もオフとなっている。また、図２では、PMOSトランジスタTP9等の寄生負荷容量は、抵抗R8等の高抵抗を介した信号伝達パス（出力部n8）に接続されているので、電源供給状態での信号変換回路２００の通常動作に影響を及ぼさない。又、図３では、NMOSトランジスタTN9等の寄生負荷容量は、抵抗R8等の高抵抗を介した信号伝達パス（出力部n8）に接続されているので、電源供給状態での信号変換回路２００の通常動作に影響を及ぼさない。
【００４５】
電源遮断状態（Power  down）のとき（PD=hi、PDX=lo）は、CML回路２０１のテイル電流源２０６に流れる電流I1の電流値は零となる。CML回路２０１の出力段のノードn1の電位は、ハイレベルである。ゲートパススイッチTPN1はオフとなっているので、第１のパス２４１及び第２のパス２４２は遮断され、ノードn2の電位はハイレベル、ノードn3の電位はローレベルである。
【００４６】
また、フィードバックパススイッチTPN3、TPN4もオフ状態で、第１のCMOSインバータ２３１及び第２のCMOSインバータ２３２の入出力は遮断されている。図２及び図３において、出力部n8の出力電位は、パワーダウンスイッチ（PMOSトランジスタTP9、NMOSトランジスタTN9）がオンとなっていることにより、ハイレベル又はローレベルにそれぞれ固定される。
【００４７】
補償キャパシタC3に蓄積される電荷は、C×（hi‐lo）であり、電極間（n13、n14）の電位差は、（hi‐lo）である。Cは、補償キャパシタC3の容量を表す。
【００４８】
電源供給状態（Power  up）から電源遮断状態（Power  down）への遷移時（PD=lo→PD=hi、PDX=hi→PDX=lo）、CML回路２０１のテイル電流源２０６に流れる電流I1は、定電流から零に変化する。そのため、最終的にCML回路２０１の出力段のノードn1のコモン電位は、中間電位から常時ハイレベルに変化する。ゲートパススイッチTPN1は、オンからオフとなり、第１のパス２４１及び第２のパス２４２は遮断され、ノードn2の電位はハイレベル、ノードn3の電位はローレベルへ変化する。
【００４９】
また、フィードバックパススイッチTPN3、TPN4もオンからオフとなり、第１のCMOSインバータ２３１及び第２のCMOSインバータ２３２の入出力は遮断される。
【００５０】
補償キャパシタC3には、両極間（n13、n14）の電位差が零から（hi‐lo）に変化するため、C×（hi‐lo）の電荷が蓄積される。ノードn2とn3の電位は、同電位からhi／lo別々の電位と偏移し、一定レベルの電位差が発生すると、パワーダウン回路（第２のプルアップ回路２６２及び第３のプルダウン回路２７３）のNMOSトランジスタTN4、PMOSトランジスタTP4がオフからオンとなる。そして、パワーダウンスイッチ（PMOSトランジスタTP9、NMOSトランジスタTN9）がオフからオンとなり、出力部n8の出力電位は、ハイレベル又はローレベルにそれぞれ遷移する。
【００５１】
電源遮断状態（Power  down）から電源供給状態（Power  up）への遷移時（PD=hi→PD=lo、PDX=lo→PDX=hi）、CML回路２０１のテイル電流源２０６に流れる電流I1は、零から定電流に変化する。そのため、最終的にCML回路２０１の出力段のノードn1のコモン電位は、常時ハイレベルから中間電位に変化する。ゲートパススイッチTPN1は、オフからオンとなり、第１のパス２４１及び第２のパス２４２は結合される。
【００５２】
また、フィードバックパススイッチTPN3、TPN4もオフからオンとなり、第１のCMOSインバータ２３１及び第２のCMOSインバータ２３２の入出力は結合される。
【００５３】
パワーダウンスイッチ（PMOSスイッチTP9、NMOSスイッチTN9）も、オンからオフへと変わり、パワーダウン動作を停止する。AC結合のキャパシタC1、C2に蓄積されていた電荷は、ゲートパススイッチTPN1がオフからオンに変化することで、抵抗R3、R4及びゲートパススイッチTPN1を通って、等分に分配される。キャパシタC1の電極間（n1とn2の間）の電位差は、0から（hi‐lo）／2へ遷移し、キャパシタC2の電極間（n1とn3の間）の電位差は、（hi‐lo）から（hi‐lo）／2へ遷移する。
【００５４】
また、補償キャパシタC3に蓄積された電荷C×（hi‐lo）も、キャパシタ結合スイッチTPN5〜8が切り替わることにより、キャパシタC1、C2及び、PMOSトランジスタTP11、NMOSトランジスタTN5の寄生キャパシタ等に供給され、最終的に電極間（n13とn14との間）の電位差は零となる。
【００５５】
さらに、CML回路２０１の動作開始により、CML回路２０１のノードn1のコモン電位がhiから中間電位へと低下すると、ノードn2，n3の電位も同様に低下していく。しかし、フィードバックパスにより、n2，n3，n8の各コモン電位は、最終的には（hi‐lo）／2となる。
【００５６】
図４及び図５は、CML回路２０１の出力コモン電位が定常状態で（hi‐lo）／2であるワーストケースを示し、その場合、ノードn2，n3の電位はloまで低下する可能性がある。
【００５７】
以上、第１の実施形態によれば、AC結合後のノードの電位を従来の図１の回路のようにハイレベルにしなければならない問題（ローレベルにできない問題）を解決することができるので、CMOSインバータへの電流を遮断するための縦積みトランジスタを無くすことができる。縦積みトランジスタの削除により、信号増幅率及びジッタ特性が改善される。また、インバータを直列に接続する段数の削減も実現でき、更なるジッタ改善が実現される。
【００５８】
また、第１のCMOSインバータ２３１及び第２のCMOSインバータ２３２それぞれのＰＮゲートの結合が分離される。これにより、電源遮断状態において、lo電位に遷移したノードn3に接続のAC結合のキャパシタC2にC×（hi‐lo）の電荷が蓄えられ、hi電位に遷移したノードn2に接続のAC結合のキャパシタC1には電荷は蓄えられない。電源遮断状態から電源供給状態への遷移時において、キャパシタC1，C2それぞれに蓄積される電荷は、ゲートパススイッチTPN1を通してキャパシタC1，C2間で平均化される。その結果、ノードn1とノードn2との間の電位差を0から（hi‐lo）／2に遷移させることができ、ノードn1とノードn3との間の電位差を（hi‐lo）から（hi‐lo）／2に遷移させることができる。
【００５９】
CML回路２０１の出力段のノードn1のコモン電位は、電源遮断状態でのhiから、電源供給状態でCML回路２０１の中間電位へと下がる。通常CML回路２０１のコモン電位は、（hi‐lo）／2以下にはならない。そのため、AC結合部のキャパシタの電極間（ノードn1とノードn2との間、又はノードn1とノードn3との間）の電位差が（hi‐lo）／2以下ならば、AC結合後のノードn2，n3の電位は、lo以上を実現可能である。これは、上記のPNゲートの分離効果によって実現可能となる。
【００６０】
また、キャパシタC3は、電源供給状態では無電荷状態だが、電源遮断状態ではC×（hi‐lo）の電荷が蓄積される。キャパシタ結合スイッチTPN5〜8は、電源供給状態と電源遮断状態とが切り替わるごとに切り替わる。これによって、電源遮断状態で蓄積されたプラス電荷が、電源遮断状態でlo状態だったノードに、電源供給状態に切り替え直後から放出されることとなる。よって、電源遮断状態でlo電位のノード及びAC結合部のキャパシタC1、C2が接続されるノードn2，n3がlo以下になることを妨げる効果が得られる。
【００６１】
このように、あらゆるノードの電位がlo以下、又はhi以上になることを妨げることができるので、トランジスタの動作保障の実現が可能となる。
【００６２】
また、パワーダウン回路（第２のプルアップ回路２６２及び第３のプルダウン回路２７３）は、NMOSトランジスタTN4、PMOSトランジスタTP4及びスイッチ回路TPN2を用いて制御される。電源供給状態から電源遮断状態に切り替わった直後は、NMOSトランジスタTN4及びPMOSトランジスタTP4はオフ状態のため、パワーダウン回路は動作しない。PNゲートの分離後のノードn2，n3の電位がそれぞれhi／loに近くなると、NMOSトランジスタTN4及びPMOSトランジスタTP4はオンされる。これによって、パワーダウン回路の動作が開始し、出力部n8の電位が固定される。この動作開始の時間差により、出力部n8に結合しているトランジスタ（PMOSトランジスタTP1及びNMOSトランジスタTN3）にドレイン貫通電流が流れることを阻止している。
【００６３】
また、第１の実施形態において、抵抗R3〜R8及びキャパシタC1〜C3については、トランジスタの寄生容量が無視できるほどの高抵抗・大容量である。これによって、トランジスタTP9、TN9等のトランジスタの寄生負荷容量が信号伝達パス（ノードn1〜n3及び出力部n8）の負荷となることを防止することができる。また、フィードバックパス（パス２４３〜２４６）において、ノードn2，n3と出力部n8のAC電圧成分が相互干渉することを防止することができる。
【００６４】
＜第２の実施形態＞
図６及び図７は、信号変換回路３００の構成の一例を示す図である。第１の実施形態と同様の構成及び効果についての説明は、省略又は簡略する。信号変換回路３００は、信号変換回路２００に対してノードn7に追加されたダミートランジスタTP7，TN7を備える。ダミートランジスタTP7は、PMOSトランジスタのドレインとソースとが相互に接続された構成を有する。ダミートランジスタTN7は、NMOSトランジスタのドレインとソースとが相互に接続された構成を有する。
【００６５】
電源供給状態（Power  up）から電源遮断状態（Power  down）への切り替え直後のある一定期間、ノードn7はフローティング状態となる。ノードn7がフローティング状態のとき、PMOSトランジスタTP8、NMOSトランジスタTN8のゲート制御信号PD、PDXのレベルの遷移によるチャージインジェクション及びクロックフィードスルーが発生し、ノードn7の電位が一時的にhiより大、又はloより小となる場合がある。このような場合、ノードn7は一定期間フローティング状態のため、即座に電位は元に戻らず、トランジスタへの品質に悪影響を与える可能性がある。ダミートランジスタTP7、TN7は、ノードn7のフローティング状態をキャンセルできる。PMOSトランジスタTP8、NMOSトランジスタTN8と同じ電荷量をキャンセルするため、典型的には、ダミートランジスタTP7，TN7のゲート幅はPMOSトランジスタTP8、NMOSトランジスタTN8の1／2となる。また、ダミートランジスタTP7，TN7への入力ゲート信号は、それぞれ、PMOSトランジスタTP8の入力（PD）の逆位相（PDX）、又はNMOSトランジスタTN8の入力（PDX）の逆位相（PD）となる。
【００６６】
＜第３の実施形態＞
図８及び図９は、信号変換回路４００の構成の一例を示す図である。第１及び第２の実施形態と同様の構成及び効果についての説明は、省略又は簡略する。信号変換回路４００は、信号変換回路３００に対して、キャパシタC4と、給電トランジスタTP10と、ダミートランジスタTN6とを備える。
【００６７】
図８に示すOUT出力部２２５は、ノードn1とノードn2との間に追加されたキャパシタC4を有する第１のAC結合部を備える。第１のAC結合部のキャパシタC4は、第１のAC結合部における第５のAC結合キャパシタの一例であり、第１のAC結合部のキャパシタC1に並列に接続されている。第１のAC結合部のキャパシタC4により、ノードn1とノードn2との間のキャパシタンスが、ノードn1とノードn3との間の容量に比べて増加する。
【００６８】
給電トランジスタTP10は、抵抗R5とフィードバックパススイッチTPN3との間で第３のパス２４３に接続されたドレインと、制御信号PDXが入力されるゲートと、電源VDDの電位に接続されるソースとを有するPMOSトランジスタである。
【００６９】
ダミートランジスタTN6は、抵抗R7とフィードバックパススイッチTPN4との間で第４のパス２４４に接続されたドレインと、グランドVSSの電位に接続されたゲート及びソースとを有するNMOSトランジスタである。
【００７０】
図９に示す／OUT出力部２２６は、ノードn1とノードn2との間に追加されたキャパシタC4を有する第３のAC結合部を備える。第３のAC結合部のキャパシタC4は、第３のAC結合部における第６のAC結合キャパシタの一例であり、第３のAC結合部のキャパシタC1に並列に接続されている。第３のAC結合部のキャパシタC4により、ノードn1とノードn2との間のキャパシタンスが、ノードn1とノードn3との間の容量に比べて増加する。
【００７１】
給電トランジスタTP10は、抵抗R5とフィードバックパススイッチTPN3との間で第５のパス２４５に接続されたドレインと、制御信号PDXが入力されるゲートと、電源VDDの電位に接続されるソースとを有するPMOSトランジスタである。
【００７２】
ダミートランジスタTN6は、抵抗R7とフィードバックパススイッチTPN4との間で第６のパス２４６に接続されたドレインと、グランドVSSの電位に接続されたゲート及びソースとを有するNMOSトランジスタである。
【００７３】
図１０は、信号変換回路４００の動作の一例を示す図である。図１０は、電源供給状態及び電源遮断状態でのCML回路２０１及びOUT出力部２２５の動作の一例を示すタイミングチャートである。
【００７４】
図４のタイミングチャートの波形と異なり、ノードn2及びノードn3の電位は、電源遮断状態（Power  down）から電源供給状態（Power  up）の遷移時に、（hi‐lo）／2より大きい値にまず収束している。その後の遷移でも、両者の電位はloまでは低下せず、最終的には同様に（hi‐lo）／2へと収束している。このように収束するのは、ノードn1とノードn3との間の容量より、ノードn1とノードn2との間の容量が大きいためである。
【００７５】
図１０のタイミングチャートの波形では、ノードn2とノードn3とが、（hi‐lo）／2に収束後に入力信号IN，／INが入力されている。しかし、入力信号IN，／INが（hi‐lo）／2に収束前に入力される場合もある。その場合でも、ノードn2とノードn3とは、lo以下の電位にはならない。図４の場合では、ノードn2とノードn3の電位が、ワーストケースでは一旦loまで低下するため、loまで低下した時点で入力信号IN，／INが入力されると、lo以下の過電圧が発生するおそれがある。図８に示される信号変換回路４００によれば、そのような過電圧の状態になることを防ぐことができる。
【００７６】
ノードn1のAC電圧成分をV1acとし、ノードn2、n3のAC電圧成分をそれぞれV2ac、V3acとし、PMOSトランジスタTP1の寄生容量をCtp1とし、NMOSトランジスタTN3の寄生容量をCtn3とすると、各電圧の関係は下記式で表される。
【００７７】
V2ac=（C1+C4）／（C1+C4+Ctp1）×V1ac
V3ac=C2／（C2+Ctn3）×V1ac
なお、その他の寄生容量は省略されている。上記式から、キャパシタC1、C2及びC4の容量が、トランジスタの容量に比べて十分に大きければ、V2ac、V3acは、ほぼV1acと同一となり、AC結合部のキャパシタの容量に依存しない。そのため、キャパシタC4の有無で、ノードn2、n3の電位は変化しない。
【００７８】
また、電源遮断状態（Power  down）から電源供給状態（Power  up）への遷移時でのノードn2、n3の電位収束値V2comm，V3commは下記式で表される。
【００７９】
V2comm=V3comm=（C1+C4）／（C1+C2+C4）×（hi‐lo）
給電トランジスタTP10及びダミートランジスタTN6は、電源供給状態（Power  up）から電源遮断状態（Power  down）への遷移時に、AC結合のキャパシタのそれぞれの容量に応じた電荷供給を行うために設けられている。給電トランジスタTP10及びダミートランジスタTN6により、ノードn2及びノードn3は、等速度でコモン電位の（hi‐lo）／2から固定電位のhi又はloへと遷移することが可能となる。ここで、ダミートランジスタTN6は、寄生容量を等価にするために付加されている。
【００８０】
図１１は、信号変換回路４００の動作の一例を示す図である。図１１は、電源供給状態及び電源遮断状態でのCML回路２０１及び／OUT出力部２２６の動作の一例を示すタイミングチャートである。図１１の説明については、図１０についての上述の説明を援用することで省略する。
【００８１】
以上、信号変換回路及び信号変換方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００８２】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の電源遮断状態で前記第１のパスを遮断する第１のスイッチ回路と、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップする第１のプルアップ回路と、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンする第１のプルダウン回路と、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップする第２のプルアップ回路と、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスと、
前記電源遮断状態で前記第２のパスを遮断する第２のスイッチ回路と、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップする第３のプルアップ回路と、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンする第２のプルダウン回路と、
前記電源遮断状態で前記第２のCMOSトランジスタの出力部をプルダウンする第３のプルダウン回路とを備える、信号変換回路。
（付記２）
前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスと、
前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスと、
前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスと、
前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスとを備える、付記１に記載の信号変換回路。
（付記３）
前記電源遮断状態で前記第３のパスを遮断する第３のスイッチ回路と、
前記電源遮断状態で前記第４のパスを遮断する第４のスイッチ回路と、
前記電源遮断状態で前記第５のパスを遮断する第５のスイッチ回路と、
前記電源遮断状態で前記第６のパスを遮断する第６のスイッチ回路とを備える、付記２に記載の信号変換回路。
（付記４）
前記第３のスイッチ回路は、前記CML回路の電源供給状態で前記第３のパスを接続し、
前記第４のスイッチ回路は、前記CML回路の電源供給状態で前記第４のパスを接続し、
前記第５のスイッチ回路は、前記CML回路の電源供給状態で前記第５のパスを接続し、
前記第６のスイッチ回路は、前記CML回路の電源供給状態で前記第６のパスを接続する、付記３に記載の信号変換回路。
（付記５）
前記電源遮断状態で充電され、前記CML回路の電源供給状態で前記第１のAC結合部及び第２のAC結合部に放電する第１のキャパシタと、
前記電源遮断状態で充電され、前記CML回路の電源供給状態で前記第３のAC結合部及び第４のAC結合部に放電する第２のキャパシタとを備える、付記１から４のいずれか一項に記載の信号変換回路。
（付記６）
CML回路の一方の出力段に第１のAC結合部でゲートがAC結合された第１のPMOSトランジスタと、前記一方の出力段に第２のAC結合部でゲートがAC結合された第１のNMOSトランジスタとを有する第１のCMOSインバータと、
前記第１のPMOSトランジスタのゲートと前記第１のNMOSトランジスタのゲートとを結ぶ第１のパスと、
前記CML回路の他方の出力段に第３のAC結合部でゲートがAC結合された第２のPMOSトランジスタと、前記他方の出力段に第４のAC結合部でゲートがAC結合された第２のNMOSトランジスタとを有する第２のCMOSインバータと、
前記第２のPMOSトランジスタのゲートと前記第２のNMOSトランジスタのゲートとを結ぶ第２のパスとを備えた回路の信号変換方法であって、
前記CML回路の電源遮断状態で前記第１のパスを遮断し、
前記電源遮断状態で前記第１のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第１のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第１のCMOSインバータの出力部をプルアップし、
前記電源遮断状態で前記第２のパスを遮断し、
前記電源遮断状態で前記第２のPMOSトランジスタのゲートをプルアップし、
前記電源遮断状態で前記第２のNMOSトランジスタのゲートをプルダウンし、
前記電源遮断状態で前記第２のCMOSトランジスタの出力部をプルダウンする、信号変換方法。
（付記７）
前記電源遮断状態で前記第１のCMOSインバータの出力部と前記第１のPMOSトランジスタのゲートとを結ぶ第３のパスを遮断し、
前記電源遮断状態で前記第１のCMOSインバータの出力部と前記第１のNMOSトランジスタのゲートとを結ぶ第４のパスを遮断し、
前記電源遮断状態で前記第２のCMOSインバータの出力部と前記第２のPMOSトランジスタのゲートとを結ぶ第５のパスを遮断し、
前記電源遮断状態で前記第２のCMOSインバータの出力部と前記第２のNMOSトランジスタのゲートとを結ぶ第６のパスを遮断する、付記６に記載の信号変換方法。
【符号の説明】
【００８３】
１００，２００，３００，４００  信号変換回路
１０１，２０１  CML回路
２２１，２２３，２２５  OUT出力部
２２２，２２４，２２６  ／OUT出力部
２３１  第１のCMOSインバータ
２３２  第２のCMOSインバータ
２４１  第１のパス
２４２  第２のパス
２４３  第３のパス
２４４  第４のパス
２４５  第５のパス
２４６  第６のパス
２５１  第１のスイッチ回路
２５２  第２のスイッチ回路
２５３  第３のスイッチ回路
２５４  第４のスイッチ回路
２５５  第５のスイッチ回路
２５６  第６のスイッチ回路
２６１  第１のプルアップ回路
２６２  第２のプルアップ回路
２６３  第３のプルアップ回路
２７１  第１のプルダウン回路
２７２  第２のプルダウン回路
２７３  第３のプルダウン回路
２８１  一方の出力段
２８２  他方の出力段
２９１  第１の補償部
２９２  第２の補償部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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