(57)【特許請求の範囲】
【請求項１】
直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータ回路を奇数段縦続接続し、前記インバータ回路を環状に接続するリングオシレータ回路と、
前記インバータ回路に所定の電流を流すＰＭＯＳトランジスタからなる第１の定電流素子と、
前記インバータ回路に所定の電流を流すＮＭＯＳトランジスタからなる第２の定電流素子と、
第１の電源電圧から第１のバイアス電圧と第２のバイアス電圧と第２の電源電圧を発生する電源回路と、を備え、
前記第２の電源電圧は、前記第１の電源電圧が所定の電圧以上で一定の電圧であって、
前記インバータ回路のＰＭＯＳトランジスタは、ソースが前記第１の定電流素子のＰＭＯＳトランジスタのドレインに接続され、基板に前記第１の電源電圧が入力され、
前記インバータ回路のＮＭＯＳトランジスタは、ソースが前記第２の定電流素子のＮＭＯＳトランジスタのドレインに接続され、基板に接地電圧が入力され、
前記第１の定電流素子のＰＭＯＳトランジスタは、ゲートに前記第１のバイアス電圧が入力され、ソースと基板に前記第２の電源電圧が入力され、
前記第２の定電流素子のＮＭＯＳトランジスタは、ゲートに前記第２のバイアス電圧が入力され、ソースと基板に前記接地電圧が入力されたことを特徴とする発振回路。
【請求項２】
更に、前記リングオシレータ回路の出力電圧を前記第１の電源電圧に変換するレベルシフタ回路と、を備えたことを特徴とする請求項１記載の発振回路。
【請求項３】
請求項１または２記載の発振回路を備えた昇圧回路。
【請求項４】
請求項３記載の昇圧回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電源電圧時に消費電力を低減できる発振回路に関する。
【背景技術】
【０００２】
電気的にデータを消去・書き込み・読み出しできるＥＥＰＲＯＭ等の不揮発性メモリでは、消去・書き込み動作時において、選択されたメモリセルに電源電圧ＶＤＤ以上の高電圧を印加する必要がある。入力電圧を昇圧するチャージポンプ回路を用いて所望の高電圧を発生させている。
【０００３】
チャージポンプ回路を用いた昇圧回路の出力電流は以下の式で表される。
【０００４】
【数１】
0006719236.tif 000002
ここでＴＣＬＫは発振回路のクロック信号の発振周期、ｆＣＬＫは発振回路の出力クロック信号の発振周波数、ＣＣＰはチャージポンプ回路のコンデンサ容量、ＶＣＬＫはクロック信号の振幅（＝電源電圧ＶＤＤ）である。
【０００５】
（１）式より、メモリセルに供給する出力電流ＩＯＵＴは、電源電圧ＶＤＤに比例している。高電源電圧時において必要以上に出力電流ＩＯＵＴを供給することになる。結果として消費電流・消費電力が大きく増加してしまう課題があった。
【０００６】
このような課題を解決するために、次のような技術が提案されている。（例えば、特許文献１参照）
図５は、従来の発振回路の一例を示す回路図である。
【０００７】
直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータ回路３を奇数段縦続接続して環状させるリングオシレータ回路である。インバータ回路３にそれぞれ定電流素子２を接続している。それぞれの定電流素子２は電源回路１に接続する。
【０００８】
リングオシレータ回路を構成しているインバータ回路３のゲート容量Ｃｇに充放電される電荷Ｑは以下の式で表される。
【０００９】
【数２】
0006719236.tif 000003
ここで、ＩＢＩＡＳは充放電電流、ｔは充放電時間である。
【００１０】
（２）式を変形することにより、充放電時間ｔと発振周波数ｆＣＬＫはそれぞれ以下の式で表される。
【００１１】
【数３】
0006719236.tif 000004
【００１２】
【数４】
0006719236.tif 000005
電源回路１が安定動作するのに十分な電源電圧領域において、充放電電流ＩＢＩＡＳは定電流素子２で決まる。充放電電流ＩＢＩＡＳは電源電圧ＶＤＤによらず一定と考えられる。したがって、インバータ回路３のゲート容量Ｃｇと充放電電流ＩＢＩＡＳが定数と考えられる。（３）式、（４）式より、充放電時間ｔは電源電圧ＶＤＤに比例し、発振周波数ｆＣＬＫは電源電圧ＶＤＤに反比例することとなる。
【００１３】
このように構成された発振回路１０を使用することで、電源電圧ＶＤＤの上昇に対して、発振周波数ｆＣＬＫは低減できる。出力電流ＩＯＵＴを抑えることができ、低消費電流・低消費電力が可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第３５５３５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら近年、半導体装置にさらなる低電源電圧化が進んでいる。昇圧回路を内蔵する半導体装置が低電源電圧時においても安定して動作するためには、低電源電圧時の発振周波数を上げる必要がある。従来技術の発振回路のままで発振周波数を上げると、低電源電圧時の発振周波数のみでなく、全体的に発振周波数を上げてしまうことになる。このため、高電源電圧時の消費電流・消費電力が必要以上に増加してしまう課題が再浮上している。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するため、発振回路のリングオシレータ回路において、インバータ回路のＰＭＯＳトランジスタの基板を電源電圧ＶＤＤに接続している。インバータ回路のＰＭＯＳトランジスタのソースをインバータ回路の供給電流を制御する第１の定電流素子のＰＭＯＳトランジスタのドレインに接続している。第１の定電流素子のＰＭＯＳトランジスタのソースを、電源電圧ＶＤＤが所定の電圧以上になった時に定電圧となる第２の電源電圧ＶＲＥＧに接続している。
【発明の効果】
【００１７】
本発明では、上記のように構成された発振回路のリングオシレータ回路を使用することで、所定の電圧よりも高い電源電圧時において、インバータ回路のＰＭＯＳトランジスタのソースと基板間で電位差が発生する。基板バイアス効果により、閾値電圧が上昇し、インバータ回路の反転時間（＝充放電時間ｔ）が従来技術よりも長くなる。発振周波数を従来技術よりも低減でき、消費電流・消費電力の低減が実現できる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の発振回路の一例を示す回路図である。
【図２】本実施形態の発振回路の電源回路の一例を示す回路図である。
【図３】本実施形態の電源電圧ＶＲＥＧと電源電圧ＶＤＤの関係をグラフである。
【図４】本実施形態の昇圧回路の一例を示す回路図である。
【図５】従来の発振回路の一例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を、図面を参照して説明する。
【００２０】
図１は、本実施形態の発振回路１０の一例を示す回路図である。直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータ回路３を奇数段縦続接続して環状させるリングオシレータ回路である。インバータ回路３にそれぞれ定電流素子２を接続している。それぞれの定電流素子２は電源回路１に接続している。インバータ回路３のＰＭＯＳトランジスタの基板は電源電圧ＶＤＤに接続している。インバータ回路３のＰＭＯＳトランジスタのソースは供給電流を制御する第１の定電流素子であるＰＭＯＳトランジスタＭＰ１のドレインに接続する。ＰＭＯＳトランジスタＭＰ１は、ゲートに電源回路１が出力するバイアス電圧ＰＢＩＡＳが入力され、ソースと基板に第２の電源電圧ＶＲＥＧが入力され、ドレインはそれぞれのインバータ回路３のＰＭＯＳトランジスタのソースに接続する。インバータ回路３のＮＭＯＳトランジスタは、基板を接地電位ＶＳＳに接続し、ソースはインバータ回路３の供給電流を制御する第２の定電流素子のＮＭＯＳトランジスタのドレインに接続する。ＮＭＯＳトランジスタＭＮ１は、ゲートに電源回路１の出力するバイアス電圧ＮＢＩＡＳが入力され、ソースと基板を接地電位ＶＳＳに接続し、ドレインはそれぞれのインバータ回路３のＮＭＯＳトランジスタのソースに接続する。
【００２１】
図２は、本実施形態の発振回路１０の電源回路１の一例を示す回路図である。
【００２２】
４つのトランジスタＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２と抵抗から定電流源ＩＲＥＦが作られる。ＮＭＯＳトランジスタＭＮ２２とＭＮ２３で構成されるカレントミラー回路でＰＭＯＳトランジスタＭＰ２３に定電流ＩＲＥＦを供給する。ＰＭＯＳトランジスタＭＰ２３とＭＰ２４で構成されるカレントミラー回路でＰＭＯＳトランジスタＭＮ２４に定電流ＩＲＥＦを供給する。
【００２３】
バイアス電圧ＰＢＩＡＳは、ＰＭＯＳトランジスタＭＰ２３のドレインから出力される。また、バイアス電圧ＮＢＩＡＳは、ＮＭＯＳトランジスタＭＮ２４のドレインから出力される。
【００２４】
第２の電源電圧ＶＲＥＧは、ゲートとドレインが飽和結線されたＰＭＯＳトランジスタＭＰ２６の閾値電圧｜Ｖｔｐ｜とＮＭＯＳトランジスタＭＮ２５の閾値電圧Ｖｔｎの和となる。デプレッション型ＮＭＯＳトランジスタＭＤ１１、ＭＤ１２は、ソースフォロワとして第２の電源電圧ＶＲＥＧの出力インピーダンスを変換している。
【００２５】
図３は、本実施形態の第２の電源電圧ＶＲＥＧと電源電圧ＶＤＤの関係を示すグラフである。
【００２６】
図中の電圧Ｖ０は、図２に示すゲートとドレインが飽和結線されたＰＭＯＳトランジスタＭＰ２６の閾値電圧｜Ｖｔｐ｜とＮＭＯＳトランジスタＭＮ２５の閾値電圧Ｖｔｎの和で決まる電圧である。電源電圧ＶＤＤが電圧Ｖ０より低い領域では、第２の電源電圧ＶＲＥＧは電源電圧ＶＤＤとほぼ等しくなる。電源電圧ＶＤＤが電圧Ｖ０より高い領域では、第２の電源電圧ＶＲＥＧは所定の電圧Ｖ０で定電圧となる。
【００２７】
電源電圧ＶＤＤが所定の電圧Ｖ０よりも高い場合（ＶＤＤ＞Ｖ０）に、電源電圧ＶＤＤと第２の電源電圧ＶＲＥＧとの間に電位差が発生する。インバータ回路３のＰＭＯＳトランジスタのソースと基板間で電位差が発生し、ソース‐基板間に順方向バイアス電圧Ｖｓｂが加わることになる。ＰＭＯＳトランジスタにおいて順方向バイアス電圧Ｖｓｂはチャネル下の空乏層を広げ、チャネル領域の正孔が減少したことで、チャネルの厚みは薄くなる。チャネルを元の厚さに戻すために、より大きなゲート‐ソース間電圧Ｖｇｓを加えなければならないため、結果として閾値電圧が上昇する。このように、ソースと基板間の電位差により閾値電圧が上昇することを基板バイアス効果と言う。
【００２８】
電源電圧ＶＤＤが所定の電圧Ｖ０より高くなれば、基板バイアス効果によりインバータ回路３のＰＭＯＳトランジスタの閾値電圧がより上昇する。インバータ回路３の反転時間（＝充放電時間ｔ）が従来技術よりも長くなるため、発振周波数ｆＣＬＫは従来技術よりも低減する。電源電圧ＶＤＤが所定の電圧Ｖ０より高くなればなるほど、電源電圧ＶＤＤと第２の電源電圧ＶＲＥＧとの間の電位差は大きくなる。基板バイアス効果による発振周波数ｆＣＬＫの低減はより顕著に現れる。
【００２９】
なお、本実施形態の発振回路１０において、リングオシレータ回路の振幅は第２の電源電圧ＶＲＥＧであるため、図１に示すようなレベルシフタ回路４を介して、発振回路１０の出力ＯＳＣＣＬＫの振幅を電源電圧ＶＤＤにレベル変換する必要がある。
【００３０】
以上説明したように、図１に示すリングオシレータ回路において、インバータ回路３のＰＭＯＳトランジスタの基板を電源電圧ＶＤＤに接続する。インバータ回路３のＰＭＯＳトランジスタのソースをインバータ回路の供給電流を制御する第１の定電流素子のＰＭＯＳトランジスタのドレインに接続する。第１の定電流素子のＰＭＯＳトランジスタのソースを第２の電源電圧ＶＲＥＧに接続する。インバータ回路３のＰＭＯＳトランジスタの基板バイアス効果により、電源電圧ＶＤＤが第２の電源電圧ＶＲＥＧよりも高い場合（ＶＤＤ＞ＶＲＥＧ）において、インバータ回路３の反転時間（＝充放電時間ｔ）が従来技術よりも長くなる。本実施形態の発振回路１０は、高電源電圧領域において、発振周波数ｆＣＬＫを従来技術よりも低減でき、消費電流・消費電力の低減が可能となる。
【００３１】
図４は本実施形態の昇圧回路１３の一例を示す回路図である。発振回路１０の発振出力ＯＳＣＣＬＫを用いて、クロックバッファ回路１１を駆動する。チャージポンプ回路１２のゲートとドレインがダイオード接続された電荷輸送用ＮＭＯＳトランジスタを通して、振幅がＶＤＤである相補的クロック信号ＣＬＫ、ＣＬＫＸにより容量ＣＣＰに蓄えられた電荷を一つの方向にのみ押し出す。このとき、カップリング動作により容量ＣＣＰの電位を持ち上げ、容量ＣＣＰにつながる電荷輸送用ＮＭＯＳトランジスタを介して電荷を次段の容量に送る。このようなポンピング動作を繰り返して、電源電圧ＶＤＤを所望の高電圧ＶＰＰまで昇圧を行う。
【００３２】
前述したように、電気的にデータを消去・書き込みできるＥＥＰＲＯＭ等の不揮発性メモリのデータの消去・書き込み時には、選択するメモリセルに電源電圧ＶＤＤ以上の高電圧を印加する必要がある。データの消去・書き込み時に必要な高電圧の発生に、本実施形態の発振回路とチャージポンプ回路を用いることによって、従来技術より消費電流・消費電力を低減したメモリ素子を得ることができる。
【００３３】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。
【符号の説明】
【００３４】
１    電源回路
２    定電流素子
３    インバータ回路
１０  発振回路
１３  昇圧回路
【図１】
0006719236.tif 000006
【図２】
0006719236.tif 000007
【図３】
0006719236.tif 000008
【図４】
0006719236.tif 000009
【図５】
0006719236.tif 000010