(57)【特許請求の範囲】
【請求項１】
第１の電源端子と
第２の電源端子と、
出力端子と、
前記第１の電源端子と前記第２の電源端子との間に接続され、制御電圧を生成する制御電圧生成回路と、
ゲートに前記制御電圧が入力され、ソースの電圧が第１の所定電圧以下にならないよう動作する第１導電型の第１のＭＯＳトランジスタと、
ゲートに第１の入力信号が入力され、ソースが前記第１の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのソースに接続された第１導電型の第２のＭＯＳトランジスタと、
ゲートに第２の入力信号が入力され、ソースが前記第２の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第３のＭＯＳトランジスタと、
ソースが前記第１の電源端子に接続され、ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記出力端子に接続され、前記第１の入力信号及び前記第２の入力信号によって駆動されて前記出力端子に出力信号を出力する第１導電型の第４のＭＯＳトランジスタとを備え、
前記制御電圧生成回路は、
一端が前記第２の電源端子に接続された定電流源と、
一端が前記第１の電源端子に接続され、他端が前記定電流源の他端に接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端が前記第１のＭＯＳトランジスタのゲートに接続された第２の抵抗と、
一端が前記第１の電源端子に接続され、他端が前記第２の抵抗の一端に接続された容量と、
ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第１の電源端子に接続され、ソースが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第５のＭＯＳトランジスタと、
ゲートが前記第１の抵抗の他端に接続され、ドレインが前記第２の電源端子に接続され、ソースが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタとを有し、
前記第１の入力信号と前記第２の入力信号が変化することによって生じる前記制御電圧の変動を吸収して前記制御電圧を第２の所定電圧に保持することを特徴とする出力回路。
【請求項２】
第１の電源端子と
第２の電源端子と、
出力端子と、
前記第１の電源端子と前記第２の電源端子との間に接続され、制御電圧を生成する制御電圧生成回路と、
ゲートに前記制御電圧が入力され、ソースの電圧が第１の所定電圧以下にならないよう動作する第１導電型の第１のＭＯＳトランジスタと、
ゲートに第１の入力信号が入力され、ソースが前記第１の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのソースに接続された第１導電型の第２のＭＯＳトランジスタと、
ゲートに第２の入力信号が入力され、ソースが前記第２の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第３のＭＯＳトランジスタと、
ソースが前記第１の電源端子に接続され、ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記出力端子に接続され、前記第１の入力信号及び前記第２の入力信号によって駆動されて前記出力端子に出力信号を出力する第１導電型の第４のＭＯＳトランジスタとを備え、
前記制御電圧生成回路は、
一端が前記第２の電源端子に接続された定電流源と、
前記第１の電源端子と前記定電流源の他端との間に直列にこの順に接続された第１、第２、及び第３の抵抗と、
一端が前記第２の抵抗と前記第３の抵抗の接続点に接続され、他端が前記第１のＭＯＳトランジスタのゲートに接続された第４の抵抗と、
一端が前記第１の電源端子に接続され、他端が前記第２の抵抗と前記第３の抵抗の接続点に接続された容量と、
ゲートが前記第１の抵抗と前記第２の抵抗の接続点に接続され、ドレインが前記第１の電源端子に接続され、ソースが前記第１のＭＯＳトランジスタのゲートに接続された第２導電型の第５のＭＯＳトランジスタと、
ゲートが前記第３の抵抗と前記定電流源との接続点に接続され、ドレインが前記第２の電源端子に接続され、ソースが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタとを有し、
前記第１の入力信号と前記第２の入力信号が変化することによって生じる前記制御電圧の変動を吸収して前記制御電圧を第２の所定電圧に保持することを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、特に、高電圧に接続されたＭＯＳトランジスタを低電圧信号を用いてオンオフ制御し出力信号を生成する出力回路に関する。
【背景技術】
【０００２】
数十Ｖの高電圧下で動作する負荷を駆動する出力信号を生成する出力回路は、例えば、低電圧信号を用いて高電圧に接続されたＭＯＳトランジスタをオンオフ制御し、該ＭＯＳトランジスタから高電圧の出力信号を得るように構成される。
【０００３】
このような出力回路の例として、図６に、従来の出力回路６００の回路図を示す。
従来の出力回路６００は、電源端子６０１と、接地端子６０２と、入力端子６１５と、ＮＭＯＳトランジスタ６１６と、抵抗６１１、６１３と、ツェナーダイオード６１０と、ＰＭＯＳトランジスタ６１２と、出力端子６１４とを備えている。
【０００４】
ＰＭＯＳトランジスタ６１２は、ソースが電源端子６０１に接続され、ドレインが出力端子６１４に接続されている。抵抗６１１は、一端が電源端子６０１に接続されている。ツェナーダイオード６１０は、カソードが電源端子６０１に接続され、アノードが抵抗６１１の他端とＰＭＯＳトランジスタ６１２のゲートに接続されている。抵抗６１３は、一端がツェナーダイオード６１０のアノードに接続されている。ＮＭＯＳトランジスタ６１６は、ゲートが入力端子６１５に接続され、ソースが接地端子６０２に接続され、ドレインが抵抗６１３の他端に接続されている。
【０００５】
かかる従来の出力回路６００においては、入力端子６１５に入力される低電圧の入力信号ＩＮによってＮＭＯＳトランジスタ６１６がオンオフ動作し、これによりＰＭＯＳトランジスタ６１２が駆動されて、出力端子６１４に出力信号が出力される。
【０００６】
第１の状態としてＮＭＯＳトランジスタ６１６がオンしている場合を仮定すると、ツェナーダイオード６１０と抵抗６１３と抵抗６１１に電流が流れ、ＰＭＯＳトランジスタ６１２のゲート電圧ＶＧＡＴＥは、ツェナーダイオード６１０の降伏電圧によってクランプされる。すなわち、ＰＭＯＳトランジスタ６１２のゲート電圧ＶＧＡＴＥは、高電圧である電源端子６０１の電圧ＶＤＤからツェナーダイオード６１０の降伏電圧分だけ低い電圧となる。よって、ＰＭＯＳトランジスタ６１２は、ゲート−ソース間電圧が耐圧を超えることなくオンすることが可能である。尚、抵抗６１３は、ツェナーダイオード６１０の電流を制限するために必要な抵抗である。
【０００７】
第２の状態としてＮＭＯＳトランジスタ６１６がオフしている場合を仮定すると、ＰＭＯＳトランジスタ６１２のゲート電圧ＶＧＡＴＥは、抵抗６１１によって電源端子６０１の電圧ＶＤＤにプルアップされてオフ状態となる。
【０００８】
このように、従来の出力回路６００によれば、ＰＭＯＳトランジスタ６１２のゲート−ソース間電圧がその耐圧を超えることなく、入力端子６１５の信号に応じてＰＭＯＳトランジスタ６１２をスイッチングし、出力端子６１４から出力を得ることができる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８―１３９５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のような従来の出力回路６００では、ＰＭＯＳトランジスタ６１２のスイッチング動作を高速にすることが困難であるという課題があった。
この原因は、ＰＭＯＳトランジスタ６１２をオンオフさせる際、ＰＭＯＳトランジスタ６１２のゲート−ソース間容量を抵抗６１３、抵抗６１１を介して充放電する構成であることから、充放電に長い時間を要してしまうためである。
【００１１】
図７は、従来の出力回路６００の入力信号ＩＮとＰＭＯＳトランジスタ６１２のゲート電圧ＶＧＡＴＥの波形を示している。入力信号ＩＮの最大値を５Ｖ、最小値を０Ｖとしている。時刻ｔ０で入力信号ＩＮが立ち上がると、抵抗６１３を経由してＰＭＯＳトランジスタ６１２のゲート−ソース間容量が充電される。電圧ＶＧＡＴＥは、図７に示すように減少して最終的にツェナーダイオードの降伏電圧ＶzでクランプされてＶＤＤ−Ｖｚに収束する。この充電時間は、抵抗６１３の大きさに比例するため、その抵抗の大きさにより程度は異なるものの、図示のように収束するまでに相当の時間を要する。
したがって、入力信号ＩＮの立ち上がりの時刻ｔ０から電圧ＶＧＡＴＥが定常値となる時刻ｔ１までの充電時間が長くなり、スイッチング動作は遅い。
【００１２】
一方、時刻ｔ２で入力信号ＩＮが立ち下がると、抵抗６１１を経由してＰＭＯＳトランジスタ６１２のゲート−ソース間容量が放電される。電圧ＶＧＡＴＥは、図７に示すように増加して最終的には電圧ＶＤＤに収束する。この放電時間は、抵抗６１１の大きさに比例するため、その抵抗の大きさにより程度は異なるものの、図示のように収束するまでに相当の時間を要する。
したがって、入力信号ＩＮの立ち下がりの時刻ｔ２から電圧ＶＧＡＴＥが定常値となる時刻ｔ３までの放電時間が長くなり、スイッチング動作は遅い。
【００１３】
本発明は、以上のような課題を解決するためになされたものであり、高速なスイッチング動作が可能な出力回路を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の出力回路は、第１の電源端子と第２の電源端子と、出力端子と、前記第１の電源端子と前記第２の電源端子との間に接続され、制御電圧を生成する制御電圧生成回路と、ゲートに前記制御電圧が入力され、ソースの電圧が第１の所定電圧以下にならないようクランプする第１導電型の第１のＭＯＳトランジスタと、ゲートに第１の入力信号が入力され、ソースが前記第１の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのソースに接続された第１導電型の第２のＭＯＳトランジスタと、ゲートに第２の入力信号が入力され、ソースが前記第２の電源端子に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第３のＭＯＳトランジスタと、ソースが前記第１の電源端子に接続され、ゲートが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが前記出力端子に接続され、前記第１の入力信号及び前記第２の入力信号によって駆動されて前記出力端子に出力信号を出力する第１導電型の第４のＭＯＳトランジスタとを備え、前記制御電圧生成回路は、前記第１の入力信号と前記第２の入力信号が変化することによって生じる前記制御電圧の変動を吸収して前記制御電圧を第２の所定電圧に保持することを特徴とする。
【発明の効果】
【００１５】
本発明の出力回路によれば、第４のＭＯＳトランジスタのゲート電圧が第１のＭＯＳトランジスタによりクランプされ、更に、第１のＭＯＳトランジスタのゲートに入力される制御電圧に変動が生じた場合は、制御電圧生成回路がその変動を吸収することから、第１のＭＯＳトランジスタのゲート電圧は安定した電圧に保持される。そして、第２及び第３のＭＯＳトランジスタによって第４のＭＯＳトランジスタのゲートが駆動されることから、第４のＭＯＳトランジスタのゲート−ソース間容量を充放電する経路に抵抗を使用しない構成にすることができ、これにより、安定、且つ高速なスイッチング動作を得ることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態の出力回路を示す回路図である。
【図２】本発明の実施形態の出力回路を示す回路図であり、図１の制御電圧生成回路の第１の例を示す図である。
【図３】図２の出力回路の各ノードの波形を示す図である。
【図４】本発明の実施形態の出力回路を示す回路図であり、図１の制御電圧生成回路の第２の例を示す図である。
【図５】本発明の実施形態の出力回路を示す回路図であり、図１の制御電圧生成回路の第３の例を示す図である。
【図６】従来の出力回路の回路図である。
【図７】図６の出力回路の入力信号ＩＮとＰＭＯＳトランジスタのゲート電圧の波形を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態の出力回路１００の回路図である。
本実施形態の出力回路１００は、電源端子（「第１の電源端子」ともいう）１０１と、接地端子１０２（「第２の電源端子」ともいう）と、第１の入力端子１１１と、第２の入力端子１１２と、ＰＭＯＳトランジスタ１２１、１２２、１２４と、ＮＭＯＳトランジスタ１２３と、出力端子１３０と、制御電圧生成回路２０とを備える。
【００１８】
ＰＭＯＳトランジスタ１２４は、ソースが電源端子１０１に接続され、ドレインが出力端子１３０に接続されている。ＰＭＯＳトランジスタ１２２は、ソースが電源端子１０１に接続され、ゲートが第１の入力端子１１１に接続されている。ＰＭＯＳトランジスタ１２１は、ソースがＰＭＯＳトランジスタ１２２のドレインとＰＭＯＳトランジスタ１２４のゲートに接続されている。ＮＭＯＳトランジスタ１２３は、ソースが接地端子１０２に接続され、ゲートが第２の入力端子１１２に接続され、ドレインがＰＭＯＳトランジスタ１２１のドレインに接続されている。
制御電圧生成回路２０は、電源端子１０１と接地端子１０２との間に接続され、出力電圧を制御電圧ＶｙとしてＰＭＯＳトランジスタ１２１のゲートに供給する。
【００１９】
上記のように構成された出力回路１００ついて、まず、以下にその動作の概略を説明する。
第１の入力信号ＩＮ１と第２の入力信号ＩＮ２がそれぞれロウレベルからハイレベルへ変化する際、すなわちＰＭＯＳトランジスタ１２２がオンからオフへ変化し、ＮＭＯＳトランジスタ１２３がオフからオンへ変化する際、ＮＭＯＳトランジスタ１２３は、ＰＭＯＳトランジスタ１２１を経由してＰＭＯＳトランジスタ１２４のゲート−ソース間容量を充電するため、電圧ＶＧＡＴＥは減少する。この減少による変動は、ＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０の出力に到達する。すなわち、制御電圧Ｖｙは減少する方向へ変動しようとする。このとき、制御電圧生成回路２０は、かかる変動を吸収し、制御電圧Ｖｙを増加させて所定電圧へ戻すよう動作する。
【００２０】
また、第１の入力信号ＩＮ１と第２の入力信号ＩＮ２がそれぞれハイレベルからロウレベルへ変化する際、すなわちＰＭＯＳトランジスタ１２２がオフからオンへ変化し、ＮＭＯＳトランジスタ１２３がオンからオフへ変化する際、ＰＭＯＳトランジスタ１２２は、ＰＭＯＳトランジスタ１２４のゲート−ソース間容量を放電するため、電圧ＶＧＡＴＥは増加する。この増加による変動は、ＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０の出力に到達する。すなわち、制御電圧Ｖｙは増加する方向へ変動しようとする。このとき、制御電圧生成回路２０は、かかる変動を吸収し、制御電圧Ｖｙを減少させて所定電圧へ戻すよう動作する。
【００２１】
このように、制御電圧生成回路２０は、第１の入力信号ＩＮ１と第２の入力信号ＩＮ２が変化することによって生じる制御電圧Ｖｙの変動を吸収し、制御電圧Ｖｙを所定電圧に保持するように機能する。
【００２２】
以下、本実施形態の出力回路１００における制御電圧生成回路２０の具体的な回路構成例とその動作につき、図２〜図５を用いて説明する。制御電圧生成回路２０の第１の例として制御電圧生成回路２０ａを、第２の例として制御電圧生成回路２０ｂを、第３の例として制御電圧生成回路２０ｃを、図２、図４及び図５にそれぞれ示す。
【００２３】
まず、制御電圧生成回路２０の第１の例である制御電圧生成回路２０ａを備えた出力回路１００について説明する。
図２の出力回路１００において、制御電圧生成回路２０ａ以外の部分については、図１に示した出力回路１００と同様であるため、その説明は省略する。
【００２４】
第１の例の制御電圧生成回路２０ａは、図２に示すように、抵抗２１１と、定電流源２１２と、容量２２１と、ＮＭＯＳトランジスタ２２２と、抵抗２２３と、ＰＭＯＳトランジスタ２２４とを備えている。
【００２５】
抵抗２１１と定電流源２１２は、電源端子１０１と接地端子１０２との間に直列に接続され、ＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４も電源端子１０１と接地端子１０２との間に直列に接続されている。
【００２６】
容量２２１は、一端が電源端子１０１に接続され、他端がＮＭＯＳトランジスタ２２２のゲートに接続されている。抵抗２２３は、一端が抵抗２１１と定電流源２１２の接続点、ＮＭＯＳトランジスタ２２２のゲート、及びＰＭＯＳトランジスタ２２４のゲートに、他端がＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４の接続点に接続されている。
【００２７】
ここで、容量２２１、ＮＭＯＳトランジスタ２２２、抵抗２２３、及びＰＭＯＳトランジスタ２２４は制御電圧生成回路２０ａの出力段２０ａｏを構成している。この出力段２０ａｏは、抵抗２１１と定電流源２１２の接続点の電圧Ｖｘを受け、ＮＭＯＳトランジスタ２２２とＰＭＯＳトランジスタ２２４の接続点から制御電圧Ｖｙを出力する。
【００２８】
次に、上記のような制御電圧生成回路２０ａを備えた出力回路１００の動作について説明する。
ここでは説明のため、抵抗２１１の抵抗値をＲ１、定電流源２１２の電流値をＩ１、電源端子１０１の電圧をＶＤＤとする。
【００２９】
第１の状態として、入力端子１１１に第１の入力信号ＩＮ１として電圧ＶＤＤ−５Ｖが入力され、入力端子１１２に第２の入力信号ＩＮ２として０Ｖが入力されている場合を仮定し、その動作について述べる。
【００３０】
このときＰＭＯＳトランジスタ１２２はオンし、ＮＭＯＳトランジスタ１２３はオフしているため、ＰＭＯＳトランジスタ１２４のゲート電圧ＶＧＡＴＥは、電源電圧ＶＤＤと等しく、ＰＭＯＳトランジスタ１２４はオフしている。また、抵抗２１１と定電流源２１２の直列接続によって、その接続点の電圧Ｖｘは次式（１）で表される。
【００３１】
【数１】
0006719233.tif 000002
【００３２】
なお、制御電圧生成回路２０ａの出力段２０ａｏは、高入力インピーダンス、かつ低出力インピーダンスで構成され、入出力電圧が等しくなるように動作するため、出力電圧（制御電圧）Ｖｙと電圧Ｖｘは等しい。
【００３３】
第２の状態として、入力端子１１１に第１の入力信号ＩＮ１として電圧ＶＤＤが入力され、入力端子１１２に第２の入力信号ＩＮ２として５Ｖが入力されている場合を仮定し、その動作について述べる。
【００３４】
このときＰＭＯＳトランジスタ１２２はオフし、ＮＭＯＳトランジスタ１２３はオンしている。また、電圧Ｖｘ、電圧Ｖｙは、上記第１の状態に等しい。この状態においては、ＰＭＯＳトランジスタ１２４のゲート−ソース間容量とＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１２３の直列経路に電流が流れ、ＰＭＯＳトランジスタ１２４のゲート電圧ＶＧＡＴＥは、ＰＭＯＳトランジスタ１２１によってクランプされ、次式（２）で表される。
【００３５】
【数２】
0006719233.tif 000003
【００３６】
ここで、｜ＶＴＨＰ｜は、ＰＭＯＳトランジスタ１２１のしきい値電圧の絶対値である。仮にＶＤＤ＝２０Ｖ、Ｉ１*Ｒ１＝６Ｖ、｜ＶＴＨＰ｜＝１Ｖであったとすれば、ＶＧＡＴＥ＝１５Ｖとなり、ＰＭＯＳトランジスタ１２４のゲート−ソース間電圧の絶対値は５Ｖに制限される。
【００３７】
第３の状態として、第１の状態から第２の状態へ遷移する領域の動作について述べる。
入力端子１１１及び入力端子１１２の電圧が第１の状態から第２の状態へ遷移すると、ＰＭＯＳトランジスタ１２２がオフし、ＮＭＯＳトランジスタ１２３がオンする。ＮＭＯＳトランジスタ１２３は、ＰＭＯＳトランジスタ１２１を経由してＰＭＯＳトランジスタ１２４のゲート−ソース間容量を充電するため、電圧ＶＧＡＴＥは減少する。
【００３８】
この減少による変動は、ＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０ａの出力に到達する。また、高速なスイッチング動作を実現するためには、クランプ素子であるＰＭＯＳトランジスタ１２１のゲート幅を大きくしてそのオン抵抗を減らす必要があるが、その副作用としてＰＭＯＳトランジスタ１２１のゲート−ソース間容量が増加し、制御電圧生成回路２０ａの出力に伝達される変動はより大きくなる。
【００３９】
しかしながら、この変動は、制御電圧生成回路２０ａ内の出力段２０ａｏにおいて、抵抗２２３と容量２２１の経路を伝達し、抵抗２２３と容量２２１はローパスフィルタを構成しているため、電圧Ｖｘは変化しない。一方、この変動によって電圧Ｖｙは変化するが、電圧Ｖｙが減少してＮＭＯＳトランジスタ２２２のゲート−ソース間電圧がそのしきい値を超えると、ＮＭＯＳトランジスタ２２２がオンして、電圧Ｖｙの減少を抑制するように動作する。このとき電圧Ｖｘと電圧ＶｙにはＮＭＯＳトランジスタ２２２のしきい値分の電位差が発生するが、両電位はほぼ等価と考えて良い。
【００４０】
このように、制御電圧生成回路２０ａ内の出力段２０ａｏは、この変動を吸収する役割を担い、高速なスイッチング動作を実現するために必要である。仮に出力段２０ａｏを削除し、電圧ＶｘをＰＭＯＳトランジスタ１２１のゲートに直接印加すると、電圧Ｖｘは大きく変動してＰＭＯＳトランジスタ１２１のクランプ動作が不安定となり、ＰＭＯＳトランジスタ１２４のゲート−ソース間耐圧を超える電圧が発生する可能性がある。
【００４１】
第４の状態として、第２の状態から第１の状態へ遷移する領域の動作について述べる。
入力端子１１１及び入力端子１１２の電圧が第２の状態から第１の状態へ遷移すると、ＰＭＯＳトランジスタ１２２がオンし、ＮＭＯＳトランジスタ１２３がオフする。ＰＭＯＳトランジスタ１２２は、ＰＭＯＳトランジスタ１２４のゲート−ソース間容量を放電するため、電圧ＶＧＡＴＥは増加する。この増加による変動は、第３の状態と同様にＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０ａの出力に到達する。この変動によって電圧Ｖｙは変化するが、電圧Ｖｙが増加してＰＭＯＳトランジスタ２２４のゲート−ソース間電圧がそのしきい値を超えると、ＰＭＯＳトランジスタ２２４がオンして、電圧Ｖｙの増加を抑制するように動作する。
【００４２】
このように、制御電圧生成回路２０ａ内の出力段２０ａｏが電圧Ｖｙの変動を吸収し、これにより、高速なスイッチング動作が可能となる。
以上のようにして、制御電圧生成回路２０ａを備えた出力回路１００は、入力端子１１１、１１２の信号ＩＮ１、ＩＮ２に応じてＰＭＯＳトランジスタ１２４を高速に駆動することができる。
【００４３】
図３は、図２に示す本実施形態の出力回路１００の入力端子１１１の信号ＩＮ１、入力端子１１２の信号ＩＮ２、及び電圧ＶＧＡＴＥの波形を示している。ここで、信号ＩＮ１の最大値をＶＤＤ、最小値をＶＤＤ−５Ｖとし、信号ＩＮ２の最大値を５Ｖ、最小値を０Ｖとしている。
【００４４】
時刻ｔ０で信号ＩＮ１、ＩＮ２が立ち上がると、出力回路１００は上述のように動作することから、電圧ＶＧＡＴＥが第１の状態で説明した定常値となる時刻ｔ１までの波形の傾きは、図７に示す従来の出力回路６００の電圧ＶＧＡＴＥの波形と比べて急峻となる。また、時刻ｔ２で信号ＩＮ１、ＩＮ２が立ち下がったときも同様に、電圧ＶＧＡＴＥが第２の状態で説明した定常値となる時刻ｔ３までの波形の傾きは、図７に示す従来の出力回路６００の電圧ＶＧＡＴＥの波形と比べて急峻となる。すなわち、本実施形態の出力回路１００は、従来の出力回路６００よりも高速にスイッチング動作することが可能である。
【００４５】
このように、本実施形態によれば、ＰＭＯＳトランジスタ１２４のゲート−ソース間容量を充放電する経路に抵抗を使用しない構成にするとともに、出力段２０ａｏの出力インピーダンスを下げて制御電圧Ｖｙの変動を吸収する構成とすることにより、高速なスイッチング動作を得ることが可能となる。
【００４６】
次に、制御電圧生成回路２０の第２の例である制御電圧生成回路２０ｂを備えた出力回路１００について説明する。
図４の出力回路１００において、制御電圧生成回路２０ｂ以外の部分については、図１に示した出力回路１００と同様であるため、その説明は省略する。さらに、図２に示す制御電圧生成回路２０の第１の例である制御電圧生成回路２０ａと同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００４７】
第２の例の制御電圧生成回路２０ｂは、図４に示すように、抵抗３１１、３１２、３１３と、定電流源２１２と、容量２２１と、ＮＭＯＳトランジスタ３２２と、抵抗２２３と、ＰＭＯＳトランジスタ３２４とを備えている。
【００４８】
制御電圧生成回路２０ｂと図２に示す制御電圧生成回路２０ａとの相違点は、以下のとおりである。
制御電圧生成回路２０ａにおける抵抗２１１に替えて、電源端子１０１と定電流源２１２との間に直列接続された抵抗３１１、３１２、３１３を設けている。そして、抵抗３１２と３１３との接続点が抵抗２２３の一端に接続され、抵抗３１１と３１２の接続点がＮＭＯＳトランジスタ３２２のゲートに接続され、抵抗３１３と定電流源２１２の接続点がＰＭＯＳトランジスタ３２４のゲートに接続されている。
ここで、容量２２１、ＮＭＯＳトランジスタ３２２、抵抗２２３、及びＰＭＯＳトランジスタ３２４は制御電圧生成回路２０ｂの出力段２０ｂｏを構成している。
【００４９】
かかる制御電圧生成回路２０ｂを備えた出力回路１００の動作について説明する。特に、図２に示す制御電圧生成回路２０ａを備えた出力回路１００との相違点について述べる。
制御電圧生成回路２０ｂは、直列に接続された抵抗３１１、３１２、３１３に定電流源２１２の電流Ｉ１が供給され、抵抗３１１と３１２の接続点に電圧Ｖａ、抵抗３１２と３１３との接続点に電圧Ｖｘ、抵抗３１３と定電流源２１２の接続点に電圧Ｖｂをそれぞれ生成する。
【００５０】
抵抗３１１、３１２の抵抗値の和がＲ１となるように設定すれば、電圧Ｖｘは上記数式（１）と等しい値となる。電圧ＶａはＮＭＯＳトランジスタ３２２のゲートに供給される。
ここで、一例として電圧Ｖａと電圧Ｖｘの電位差がＮＭＯＳトランジスタ３２２のしきい値を超えないように電圧Ｖａを選択し、電圧Ｖｂと電圧Ｖｘの電位差がＰＭＯＳトランジスタ３２４のしきい値を超えないように選択する。
【００５１】
図２に示した制御電圧生成回路２０ａを備えた出力回路１００の動作における第１の状態及び第２の状態については、本例においても同様であるため、相違する第３の状態及び第４の状態について説明する。
【００５２】
第３の状態として、電圧ＶＧＡＴＥの減少による変動がＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０ｂの出力に到達することは前述の通りである。この減少による変動は、抵抗２２３と容量２２１の経路を伝達するが、抵抗２２３と容量２２１がローパスフィルタを構成するため、電圧Ｖｘ、Ｖａ、Ｖｂは変化せず、電圧Ｖｙが変化する。電圧Ｖｙが減少して電圧Ｖａと電圧Ｖｙの電位差がＮＭＯＳトランジスタ３２２のしきい値を超えると、ＮＭＯＳトランジスタ３２２がオンして電圧Ｖｙの減少を抑制するように動作する。本例の制御電圧生成回路２０ｂにおいて、ＮＭＯＳトランジスタ３２２のゲート−ソース間には、予め電圧Ｖａと電圧Ｖｘの電位差が印加されている。よって、電圧Ｖｙの減少幅が少ない状態でＮＭＯＳトランジスタ３２２をオンさせることができ、制御電圧生成回路２０ｂの出力段２０ｂｏは、出力電圧Ｖｙが減少する方向の変動を抑制する効果が制御電圧生成回路２０ａの出力段２０ａｏよりも高まっている。
【００５３】
第４の状態として、電圧ＶＧＡＴＥの増加による変動がＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０ｂの出力に到達することは前述の通りである。この増加による変動は、抵抗２２３と容量２２１の経路を伝達するが、抵抗２２３と容量２２１がローパスフィルタを構成するため、電圧Ｖｘ、Ｖａ、Ｖｂは変化せず、電圧Ｖｙが変化する。電圧Ｖｙが増加して電圧Ｖｂと電圧Ｖｙの電位差がＰＭＯＳトランジスタ３２４のしきい値を超えると、ＰＭＯＳトランジスタ３２４がオンして電圧Ｖｙの増加を抑制するように動作する。本例の制御電圧生成回路２０ｂにおいて、ＰＭＯＳトランジスタ３２４のゲート−ソース間には、予め電圧Ｖｂと電圧Ｖｘの電位差が印加されている。よって、電圧Ｖｙの増加幅が少ない状態でＰＭＯＳトランジスタ３２４をオンさせることができ、制御電圧生成回路２０ｂの出力段２０ｂｏは、出力電圧Ｖｙが増加する方向の変動を抑制する効果が制御電圧生成回路２０ａの出力段２０ａｏよりも高まっている。
【００５４】
このように、制御電圧生成回路２０ｂは、出力段２０ｂｏの出力が低インピーダンスであるため、電圧Ｖｙの変動を抑制することが可能である。よって、第１の例の制御電圧生成回路２０ａと同様に、出力回路１００は高速なスイッチング動作を実現することが可能となる。
【００５５】
次に、制御電圧生成回路２０の第３の例である制御電圧生成回路２０ｃを備えた出力回路１００について説明する。
図５の出力回路１００において、制御電圧生成回路２０ｃ以外の部分については、図１に示した出力回路１００と同様であるため、その説明は省略する。さらに、図２に示す制御電圧生成回路２０の第１の例である制御電圧生成回路２０ａと同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
【００５６】
第３の例の制御電圧生成回路２０ｃは、図５に示すように、抵抗４１１と、ＮＭＯＳトランジスタ４１２と、ＰＭＯＳトランジスタ４１３と、定電流源２１２と、ＮＭＯＳトランジスタ４２２と、ＰＭＯＳトランジスタ４２４とを備えている。
【００５７】
制御電圧生成回路２０ｃと図２に示す制御電圧生成回路２０ａとの相違点は、以下のとおりである。
制御電圧生成回路２０ａにおける抵抗２１１に替えて、電源端子１０１と定電流源２１２との間に直列接続された抵抗４１１、ゲートとドレインが共通接続されたＮＭＯＳトランジスタ４１２、及びゲートとドレインが共通接続されＰＭＯＳトランジスタ４１３とを設けている。そして、ＮＭＯＳトランジスタ４１２のゲートがＮＭＯＳトランジスタ４２２のゲートに接続され、ＰＭＯＳトランジスタ４１３のゲートがＰＭＯＳトランジスタ４２４のゲートに接続されている。
ここで、ＮＭＯＳトランジスタ４２２とＰＭＯＳトランジスタ４２４が制御電圧生成回路２０ｃの出力段２０ｃｏを構成している。
【００５８】
かかる制御電圧生成回路２０ｃを備えた出力回路１００の動作について説明する。特に、図２に示す制御電圧生成回路２０ａを備えた出力回路１００との相違点について述べる。
制御電圧生成回路２０ｃは、直列に接続された抵抗４１１、ＮＭＯＳトランジスタ４１２、ＰＭＯＳトランジスタ４１３に定電流源２１２の電流Ｉ１が供給され、ＮＭＯＳトランジスタ４２２のゲートに電圧Ｖｃを、ＰＭＯＳトランジスタ４２４のゲートに電圧Ｖｄをそれぞれ生成する。また、ＮＭＯＳトランジスタ４２２とＰＭＯＳトランジスタ４２４の接続点から出力電圧（制御電圧）Ｖｙが出力される。
電圧Ｖｃは、抵抗４１１の抵抗値をＲ２とすると式（３）で表され、これがＮＭＯＳトランジスタ４２２のゲートに供給される。
【００５９】
【数３】
0006719233.tif 000004
【００６０】
電圧Ｖｄは、式数（４）で表され、ＰＭＯＳトランジスタ４２４のゲートに供給される。
【００６１】
【数４】
0006719233.tif 000005
【００６２】
ここで、ＮＭＯＳトランジスタ４１２のゲート−ソース間電圧を｜ＶＧＳＮ｜、ＰＭＯＳトランジスタ４１３のゲート−ソース間電圧の絶対値を｜ＶＧＳＰ｜としている。
ＮＭＯＳトランジスタ４１２とＰＭＯＳトランジスタ４１３の接続点の電圧Ｖｘ’は、式（５）で表される。
【００６３】
【数５】
0006719233.tif 000006
【００６４】
説明を簡単にするため、電圧Ｖｘ’は制御電圧生成回路２０ａを備えた出力回路１００の説明で述べた電圧Ｖｘと等しくなるよう抵抗４１１の抵抗値Ｒ２が調整されているものとする。仮にＮＭＯＳトランジスタ４１２、４２２のサイズを等しくし、ＰＭＯＳトランジスタ４１３、４２４のサイズを等しくしたとすると、それぞれの対は同じゲート−ソース間電圧でバイアスされて等しい電流が流れ、また電圧Ｖｘ’は電圧Ｖｙと等しくなる。
【００６５】
図２に示した制御電圧生成回路２０ａを備えた出力回路１００の動作における第１の状態及び第２の状態については、本例においても同様であるため、相違する第３の状態及び第４の状態について説明する。
【００６６】
第３の状態として、電圧ＶＧＡＴＥの減少による変動がＰＭＯＳトランジスタ１２１のゲート−ソース間容量を経由して制御電圧生成回路２０ｃの出力に到達することは前述の通りである。電圧Ｖｙが減少すると、ＮＭＯＳトランジスタ４２２のゲート−ソース間電圧がさらに大きくなり、ＮＭＯＳトランジスタ４２２のドレイン電流が増加して電圧Ｖｙの減少を抑制するように動作する。本例の制御電圧生成回路２０ｃを備えた出力回路１００において、ＮＭＯＳトランジスタ４２２のゲート−ソース間電圧は、予め電圧Ｖｃと電圧Ｖｘ’の電位差が印加されている。よって、電圧Ｖｙの減少幅が少ない状態でＮＭＯＳトランジスタ４２２のドレイン電流を増加させることができる。すなわち、制御電圧生成回路２０ｃは、出力電圧Ｖｙが減少する方向の変動を抑制する効果が高まっている。
【００６７】
第４の状態として、電圧ＶＧＡＴＥの増加による変動がＰＭＯＳトランジスタ１１６のゲート−ソース間容量を経由して制御電圧生成回路２０ｃの出力に到達することは前述の通りである。電圧Ｖｙが増加すると、ＰＭＯＳトランジスタ４２４のゲート−ソース間電圧の絶対値がさらに大きくなり、ＰＭＯＳトランジスタ４２４のドレイン電流が増加して電圧Ｖｙの増加を抑制するように動作する。本本例の制御電圧生成回路２０ｃを備えた出力回路１００において、ＰＭＯＳトランジスタ４２４のゲート−ソース間電圧は、予め電圧Ｖｄと電圧Ｖｘ’の電位差が印加されている。よって、電圧Ｖｙの増加幅が少ない状態でＰＭＯＳトランジスタ１２４のドレイン電流を増加させることができる。すなわち、制御電圧生成回路２０ｃは、出力電圧Ｖｙが増加する方向の変動を抑制する効果が高まっている。
【００６８】
このように、本例の制御電圧生成回路２０ｃも、出力段２０ｃｏの出力が低インピーダンスであるため、電圧Ｖｙの変動を抑制することが可能である。よって、第１の例の制御電圧生成回路２０ａと同様に、出力回路１００は高速なスイッチング動作を実現することが可能となる。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
【００６９】
例えば、上記実施形態においては、出力端子１３０に接続されるトランジスタとしてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。
また、上記実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの極性を反転させた回路構成を用いることも可能である。
また、上記実施形態においては、電圧Ｖｘ（Ｖｘ’）を生成するのに、抵抗、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを使用しているが、ダイオードやツェナーダイオードを使用しても良く、所定の定電圧が生成可能であればその構成は限定されない。
【符号の説明】
【００７０】
１００  出力回路
１０１  電源端子（第１の電源端子）
１０２  接地端子（第２の電源端子）
１１１  第１の入力端子
１１２  第２の入力端子
１３０  出力端子
２０、２０ａ、２０ｂ、２０ｃ  制御電圧生成回路
２０ａｏ、２０ｂｏ、２０ｃｏ  制御電圧生成回路の出力段
【図１】
0006719233.tif 000007
【図２】
0006719233.tif 000008
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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