(57)【特許請求の範囲】
【請求項１】
データの書き込みにより電荷蓄積層に電荷が蓄積されるメモリトランジスタを有する不揮発性のメモリセルと、
所定の保持時間を設定する保持時間設定部と、
前記電荷蓄積層に蓄積された書き込み状態の電荷を、前記保持時間設定部が設定した前記所定の保持時間で消去状態に対応する電荷量にするための電圧を前記メモリトランジスタに印加する保持時間制御を実行する制御部と、
を有することを特徴とするメモリ。
【請求項２】
請求項１に記載のメモリにおいて、
複数の前記メモリセルを有し、
前記制御部は、複数の前記メモリセルのいずれかのデータの保持時間を前記所定の保持時間に設定し、データの保持時間が前記所定の保持時間に設定されたメモリセルに対して、前記保持時間制御を実行する
ことを特徴とするメモリ。
【請求項３】
請求項２に記載のメモリにおいて、
前記制御部は、複数の前記メモリセルのそれぞれのデータの保持時間を、異なる保持時間に設定可能である
ことを特徴とするメモリ。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載のメモリにおいて、
前記制御部は、前記保持時間制御の実行時にメモリトランジスタの制御ゲート、ソース、ドレインに印加するそれぞれ電圧の値を、前記所定の保持時間に応じて設定する
ことを特徴とするメモリ。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載のメモリにおいて、
第１電源電圧および第２電源電圧を受け、前記第１電源電圧および前記第２電源電圧のいずれかを内部電源電圧として選択する電源選択部と、
前記第１電源電圧の供給が停止したか否かを判定する電源監視部とをさらに有し、
前記制御部は、前記第１電源電圧の供給が停止したときに、前記保持時間制御を開始する
ことを特徴とするメモリ。
【請求項６】
請求項５に記載のメモリにおいて、
前記第１電源電圧に基づいて電荷を保持し、保持した電荷に基づいて前記第２電源電圧を生成する電荷保持部をさらに有する
ことを特徴とするメモリ。
【請求項７】
不揮発性のメモリセルを含むメモリの制御方法において、
所定の保持時間を設定し、
メモリセルに含まれるメモリトランジスタの電荷蓄積層に電荷を蓄積して、メモリセルにデータを書き込み、
前記電荷蓄積層に蓄積された書き込み状態の電荷を、設定した前記所定の保持時間で消去状態に対応する電荷量にするための電圧を前記メモリトランジスタに印加する保持時間制御を実行する
ことを特徴とするメモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリおよびメモリの制御方法に関する。
【背景技術】
【０００２】
フラッシュメモリ等の不揮発性メモリにおいて、書き込みデータの保証期間、すなわち、データの保持時間に応じて、書き込みベリファイ電圧および消去ベリファイ電圧を設定する方法が提案されている（例えば、特許文献１参照）。書き込みベリファイ電圧および消去ベリファイ電圧は、メモリトランジスタの閾値電圧を確認するベリファイ動作時に参照されるそれぞれの基準電圧である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１５／１５５８６０号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
書き込み動作が終了したメモリトランジスタの閾値電圧は、フローティングゲートに蓄積された電荷が自然放電することにより、時間の経過とともに低下する。したがって、データの保持時間に応じて設定される書き込みベリファイ電圧および消去ベリファイ電圧は、例えば、フローティングゲートに蓄積された電荷の自然放電による閾値電圧の低下量に基づいて決定される。この場合、データの保持時間は、自然放電に依存する。自然放電では、フローティングゲートから引き抜かれる電荷量は、動作環境等により変化する。このため、自然放電に依存する制御方法では、データの保持時間を精度よく制御することは困難である。
【０００５】
１つの側面では、本件開示のメモリおよびメモリの制御方法は、データの保持時間を精度よく制御することを目的とする。
【課題を解決するための手段】
【０００６】
一観点によれば、メモリは、データの書き込みにより電荷蓄積層に電荷が蓄積されるメモリトランジスタを有する不揮発性のメモリセルと、所定の保持時間を設定する保持時間設定部と、電荷蓄積層に蓄積された書き込み状態の電荷を、保持時間設定部が設定した所定の保持時間で消去状態に対応する電荷量にするための電圧をメモリトランジスタに印加する保持時間制御を実行する制御部とを有する。
【０００７】
別の観点によれば、不揮発性のメモリセルを含むメモリの制御方法では、所定の保持時間を設定し、メモリセルに含まれるメモリトランジスタの電荷蓄積層に電荷を蓄積して、メモリセルにデータを書き込み、電荷蓄積層に蓄積された書き込み状態の電荷を、設定した所定の保持時間で消去状態に対応する電荷量にするための電圧を前記メモリトランジスタに印加する保持時間制御を実行する。
【発明の効果】
【０００８】
本件開示のメモリおよびメモリの制御方法は、データの保持時間を精度よく制御できる。
【図面の簡単な説明】
【０００９】
【図１】メモリおよびメモリの制御方法の一実施形態を示す図である。
【図２】メモリおよびメモリの制御方法の別の実施形態を示す図である。
【図３】図２に示したワード線、ビット線およびソース線に供給される電圧の一例を示す図である。
【図４】メモリトランジスタの閾値電圧の推移の一例を示す図である。
【図５】フローティングゲートから引き抜かれる電荷の総量の推移の一例を示す図である。
【図６】保持時間制御による電圧制御の別の例を示す図である。
【図７】図２に示したメモリの動作の一例を示す図である。
【図８】メモリおよびメモリの制御方法の別の実施形態を示す図である。
【図９】図８に示したワード線、ビット線、ソース線および基板電源線に供給される電圧の一例を示す図である。
【図１０】メモリおよびメモリの制御方法の別の実施形態を示す図である。
【図１１】図１０に示したメモリの動作の一例を示す図である。
【図１２】図１０に示したメモリを有する電子装置の一例を示す図である。
【図１３】メモリおよびメモリの制御方法の別の実施形態を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を用いて説明する。
【００１１】
図１は、メモリおよびメモリの制御方法の一実施形態を示す。図１に示すメモリＭＥＭ１は、例えば、フラッシュメモリ等の不揮発性半導体メモリである。フラッシュメモリ等の不揮発性メモリは、電荷の有無によってデータを記憶するが、大きく分けてフローティングゲートメモリとチャージトラップメモリの２つに分類される。フローティングゲートメモリは、フローティングゲートと呼ばれる伝導体全体に電荷を注入する。チャージトラップメモリは、窒化シリコン膜等のチャージトラップ層と呼ばれる層に電荷を注入する。
【００１２】
以降、フロティングゲートメモリを例に説明するが、これに限定されるものではない。例えば、フローティングゲートは電荷蓄積層の一例であるが、電荷蓄積層はフローティングゲートに限定されない。電荷蓄積層は、例えば、チャージトラップメモリのチャージトラップ層でもよい。
【００１３】
メモリＭＥＭ１は、少なくとも１つの不揮発性のメモリセルＭＣと、制御部ＣＴＬ１とを有する。メモリセルＭＣは、データの書き込みによりフローティングゲートＦＧに電荷が蓄積されるメモリトランジスタＭＴを有する。図１の括弧内には、フローティングゲートＦＧに電子（負電荷）が蓄積された状態のメモリトランジスタＭＴの一例と、フローティングゲートＦＧに蓄積された電荷量の推移の一例とを示す。
【００１４】
なお、図１の括弧内に示すグラフの実線は、メモリトランジスタＭＴに書き込まれたデータの保持時間を制御する保持時間制御が実行された場合の電荷量の推移の一例を示す。また、図１の括弧内に示すグラフの破線は、メモリトランジスタＭＴに書き込まれたデータを消去する消去制御が実行された場合の電荷量の推移の一例を示す。例えば、メモリＭＥＭ１が搭載される電子装置は、メモリＭＥＭ１による保持時間制御を利用して、セキュリティ機能の一部を実現する。メモリＭＥＭ１が搭載される電子装置の一例は、リムーバブルメディア、コンピュータ等である。
【００１５】
図１に示す例では、メモリトランジスタＭＴは、ｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタタイプを採用している。例えば、メモリトランジスタＭＴは、ｎ型の領域であるソースＳＣおよびドレインＤＲを含むｐ型の半導体基板ＳＵＢと、フローティングゲートＦＧと、制御ゲートＣＧとを有する。フローティングゲートＦＧは、半導体基板ＳＵＢと制御ゲートＣＧとの間に絶縁層を介して配置される。なお、メモリトランジスタＭＴは、ｐチャネルＭＯＳトランジスタタイプを採用してもよい。メモリトランジスタＭＴにｐチャネルＭＯＳトランジスタタイプを採用した場合、メモリトランジスタＭＴに印加する電圧の極性は、メモリトランジスタＭＴにｎチャネルＭＯＳトランジスタタイプを採用する場合と逆になる。
【００１６】
メモリトランジスタＭＴのソースＳＣ、制御ゲートＣＧおよびドレインＤＲは、ソース線ＳＬ、ワード線ＷＬおよびビット線ＢＬを介して制御部ＣＴＬ１に接続される。メモリセルＭＣが行列状に配置される場合、同一の行に配置されたメモリトランジスタＭＴの制御ゲートＣＧは、共通のワード線ＷＬに接続される。メモリトランジスタＭＴは、フローティングゲートＦＧに蓄積される電荷量に応じて閾値電圧が変化するため、閾値電圧に応じてデータの論理を記憶する。例えば、メモリトランジスタＭＴに記憶されたデータの論理は、閾値電圧が所定の判定値（図１のグラフに示す電荷量Ｃｅに対応する閾値電圧）より大きいか否かに基づいて判定される。
【００１７】
制御部ＣＴＬ１は、例えば、メモリトランジスタＭＴにデータを書き込む書き込み制御、メモリトランジスタＭＴに書き込まれたデータを消去する消去制御およびメモリトランジスタＭＴからデータを読み出す読み出し制御を実行する。さらに、制御部ＣＴＬ１は、フローティングゲートＦＧに蓄積された電荷を、データが消去された状態に対応する電荷量Ｃｅになるまで、所定の保持時間Ｔｈｄをかけて引き抜く保持時間制御を、メモリトランジスタＭＴに印加する電圧を制御して実行する。図１では、制御部ＣＴＬ１の動作を、メモリＭＥＭ１がＮＯＲ型フラッシュメモリである場合を例にして説明する。なお、メモリＭＥＭ１は、ＮＯＲ型フラッシュメモリに限定されない。
【００１８】
書き込み制御では、制御部ＣＴＬ１は、書き込み対象のメモリトランジスタＭＴの制御ゲートＣＧおよびドレインＤＲに書き込み用の正のゲート電圧および書き込み用の正のドレイン電圧をそれぞれ印加し、ソースＳＣを接地する。以下、書き込み用の正のゲート電圧および書き込み用の正のドレイン電圧は、書き込み用のゲート電圧および書き込み用のドレイン電圧ともそれぞれ称される。
【００１９】
例えば、書き込み用のドレイン電圧は、ソースＳＣ、ドレインＤＲ間を流れる電流によりホットエレクトロンを発生させる電圧に設定される。また、書き込み用のゲート電圧は、ソースＳＣ、ドレインＤＲ間を流れる電流により発生したホットエレクトロンをフローティングゲートＦＧに注入する電圧に設定される。書き込み制御により、フローティングゲートＦＧに電子が注入されることで、メモリトランジスタＭＴの閾値電圧は高くなる。
【００２０】
消去制御では、制御部ＣＴＬ１は、消去対象のメモリトランジスタＭＴのソースＳＣに消去用の正のソース電圧を印加し、制御ゲートＣＧを接地し、ドレインＤＲをフローティングにする。以下、消去用の正のソース電圧は、消去用のソース電圧とも称される。消去用のソース電圧は、フローティングゲートＦＧに蓄積された電子をトンネル効果によりソースＳＣに引き抜く電圧に設定される。消去制御により、フローティングゲートＦＧから電子が引き抜かれるため、メモリトランジスタＭＴの閾値電圧は低くなる。
【００２１】
読み出し制御では、制御部ＣＴＬ１は、読み出し対象のメモリトランジスタＭＴの制御ゲートＣＧおよびドレインＤＲに読み出し用の正のゲート電圧および読み出し用の正のドレイン電圧をそれぞれ印加し、ソースＳＣを接地する。以下、読み出し用の正のゲート電圧および読み出し用の正のドレイン電圧は、読み出し用のゲート電圧および読み出し用のドレイン電圧ともそれぞれ称される。
【００２２】
例えば、読み出し用のドレイン電圧は、ホットエレクトロンを発生させないように、書き込み用のドレイン電圧より低い電圧に設定される。読み出し用のゲート電圧は、フローティングゲートＦＧに電子が蓄積された書き込み状態のメモリトランジスタＭＴの閾値電圧より低く、フローティングゲートＦＧに電子が蓄積されていない消去状態のメモリトランジスタＭＴの閾値電圧より高い電圧に設定される。図１に示す例では、読み出し用のゲート電圧は、電荷量Ｃｅの電荷がフローティングゲートＦＧに蓄積されたときのメモリトランジスタＭＴの閾値電圧と同じ値に設定される。
【００２３】
メモリトランジスタＭＴの閾値電圧が読み出し用のゲート電圧より低い場合（消去状態）、ソースＳＣ、ドレインＤＲ間に電流が流れる。これにより、ソースＳＣ、ドレインＤＲ間の電流がリファレンス電流より大きいことが判定され、論理”１”が読み出される。また、メモリトランジスタＭＴの閾値電圧が読み出し用のゲート電圧より高い場合（書き込み状態）、ソースＳＣ、ドレインＤＲ間に電流は流れない。したがって、ソースＳＣ、ドレインＤＲ間の電流がリファレンス電流より小さいことが判定され、論理”０”が読み出される。
【００２４】
保持時間制御では、制御部ＣＴＬ１は、保持時間制御の対象となるメモリトランジスタＭＴのソースＳＣに保持時間制御用の正のソース電圧を印加し、制御ゲートＣＧを接地し、ドレインＤＲをフローティングにする。以下、保持時間制御用の正のソース電圧は、保持時間制御用のソース電圧とも称される。保持時間制御用のソース電圧は、フローティングゲートＦＧに蓄積された電荷を、閾値電圧が読み出し用のゲート電圧より低くなるまで、所定の保持時間Ｔｈｄをかけて引き抜くように設定される。
【００２５】
ここで、図１の括弧内に示すグラフを用いて、保持時間制御について説明する。図１の括弧内に示すグラフの縦軸は、フローティングゲートＦＧに蓄積された電荷量を示し、横軸は、保持時間制御が開始されてからの経過時間を示す。電荷量Ｃｗは、書き込み制御の終了時にフローティングゲートＦＧに蓄積されている電荷量を示す。また、電荷量Ｃｅは、メモリトランジスタＭＴの閾値電圧が読み出し用のゲート電圧より低くなる電荷量を示す。すなわち、フローティングゲートＦＧに蓄積されている電荷量が電荷量Ｃｅ以下の状態は、データが消去された状態に対応する。電荷量Ｃｗ、Ｃｅは、例えば、メモリトランジスタＭＴの設計時にシミュレーション等により算出される。
【００２６】
例えば、保持時間制御では、電荷量Ｃｗと電荷量Ｃｅとの差分の電荷量（Ｃｗ−Ｃｅ）を保持時間Ｔｈｄをかけて強制的に放電する。すなわち、保持時間制御では、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔｈｄ”の電荷量をフローティングゲートＦＧから引き抜く。これにより、保持時間Ｔｈｄが経過したときに、フローティングゲートＦＧに蓄積されている電荷は、電荷量Ｃｅになり、メモリトランジスタＭＴの閾値電圧は、読み出し用のゲート電圧より低くなる。
【００２７】
したがって、保持時間制御用のソース電圧は、フローティングゲートＦＧから単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔｈｄ”の電荷量を引き抜くように、メモリトランジスタＭＴの設計時にシミュレーション等により算出される。
【００２８】
保持時間制御により、保持時間制御の対象となるメモリトランジスタＭＴの閾値電圧は、保持時間制御が開始されてから保持時間Ｔｈｄが経過したときに、読み出し用のゲート電圧より低くなる。この結果、メモリトランジスタＭＴに記憶されたデータ（論理”０”のデータ）は、消去される。なお、消去制御では、フローティングゲートＦＧに蓄積された電荷は、保持時間制御に比べて短い時間で、電荷量Ｃｅまで引き抜かれる（図１のグラフの破線）。
【００２９】
このように、メモリＭＥＭ１では、フローティングゲートＦＧに蓄積された電荷を保持時間制御により強制的に放電して、保持時間Ｔｈｄを制御する。自然放電に依存せずに保持時間を制御するため、データの保持時間が自然放電に依存する場合（例えば、図４に示す比較例）に比べて、保持時間のばらつきを低減することができる。例えば、自然放電される単位時間当たりの平均的な電荷量に対して、保持時間制御により放電される単位時間当たりの電荷量（（Ｃｗ−Ｃｅ）／Ｔｈｄ）が増加するほど、自然放電の影響が小さくなり、保持時間のばらつきは低減する。なお、メモリＭＥＭ１の構成は、図１に示す例に限定されない。
【００３０】
以上、図１に示す実施形態では、制御部ＣＴＬ１は、メモリセルＭＣに含まれるメモリトランジスタＭＴのフローティングゲートＦＧに電荷を蓄積して、メモリセルＭＣにデータを書き込む。また、制御部ＣＴＬ１は、フローティングゲートＦＧに蓄積された電荷を、データが消去された状態に対応する電荷量Ｃｅになるまで、所定の保持時間Ｔｈｄをかけて引き抜く保持時間制御を、メモリトランジスタＭＴに印加する電圧を制御して実行する。これにより、保持時間のばらつきを、自然放電に依存する制御方法に比べて、低減することができる。すなわち、データの保持時間を精度よく制御することができる。
【００３１】
図２は、メモリおよびメモリの制御方法の別の実施形態を示す。図１で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図２に示すメモリＭＥＭ２は、図１に示した制御部ＣＴＬ１の代わりに制御部ＣＴＬ２を有する。また、メモリＭＥＭ２では、センスアンプＳＡが図１に示したメモリＭＥＭ１に追加される。メモリＭＥＭ２のその他の構成は、図１に示したメモリＭＥＭ１と同一または同様である。例えば、メモリＭＥＭ２は、行列状に配置された複数の不揮発性のメモリセルＭＣ（ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、・・・）と制御部ＣＴＬ２と複数のセンスアンプＳＡとを有するＮＯＲ型フラッシュメモリである。
【００３２】
各メモリセルＭＣは、データの書き込みによりフローティングゲートＦＧに電荷が蓄積されるメモリトランジスタＭＴを有する。なお、図２では、図を見やすくするために、メモリセルＭＣ１２、ＭＣ２１、ＭＣ２２のメモリトランジスタＭＴのソースＳＣ、制御ゲートＣＧおよびドレインＤＲの符号の記載を省略している。図２に示す例では、メモリトランジスタＭＴは、ｎチャネルＭＯＳトランジスタタイプを採用している。
【００３３】
同一の列に配置されたメモリセルＭＣのそれぞれのメモリトランジスタＭＴにおいて、ドレインＤＲは共通のビット線ＢＬに接続され、ソースＳＣは共通のソース線ＳＬに接続される。また、同一の行に配置されたメモリセルＭＣのそれぞれのメモリトランジスタＭＴの制御ゲートＣＧは、共通のワード線ＷＬに接続される。ソース線ＳＬ、ワード線ＷＬおよびビット線ＢＬは、制御部ＣＴＬ２に接続される。さらに、ビット線ＢＬは、センスアンプＳＡに接続される。
【００３４】
センスアンプＳＡは、行列状に配置されたメモリセルＭＣの列毎に設けられ、対応する列のビット線ＢＬに接続される。例えば、センスアンプＳＡは、メモリトランジスタＭＴのソースＳＣ、ドレインＤＲ間に流れる電流に基づいて生成される電圧とリファレンス電圧Ｖｒｅｆとを比較し、比較結果を制御部ＣＴＬ２等に出力する。
【００３５】
制御部ＣＴＬ２は、図１に示した制御部ＣＴＬ１と同一または同様である。例えば、制御部ＣＴＬ２は、書き込み制御、消去制御、読み出し制御および保持時間制御を実行する。制御部ＣＴＬ２は、保持時間設定部ＨＳＥＴ１、電圧制御部ＶＣＴＬ１、ドレイン電圧供給部ＶＧＵｄ、ゲート電圧供給部ＶＧＵｇおよびソース電圧供給部ＶＧＵｓを有する。以下、ドレイン電圧供給部ＶＧＵｄ、ゲート電圧供給部ＶＧＵｇおよびソース電圧供給部ＶＧＵｓは、電圧供給部ＶＧＵ（ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓ）とも称される。
【００３６】
保持時間設定部ＨＳＥＴ１は、例えば、データの保持時間の設定に関する設定情報ＳＩＮＦをメモリＭＥＭ２の外部から受け、設定情報ＳＩＮＦに基づいてデータの保持時間を所定の保持時間Ｔｈｄに設定する。そして、保持時間設定部ＨＳＥＴ１は、データの保持時間に関する設定結果を電圧制御部ＶＣＴＬ１に通知する。例えば、設定情報ＳＩＮＦは、所定の保持時間Ｔｈｄを示す時間情報とデータの保持時間が所定の保持時間Ｔｈｄに設定されるメモリセルＭＣを示す領域情報とを含む。図２に示す例では、データの保持時間は、行列状に配置されたメモリセルＭＣの列毎に設定される。なお、データの保持時間は、メモリセルＭＣの列毎に異なる保持時間に設定されてもよいし、メモリセルＭＣの複数の列で共通の保持時間に設定されてもよい。
【００３７】
例えば、設定情報ＳＩＮＦの領域情報が一列目に配置されたメモリセルＭＣ（ＭＣ１１、ＭＣ２１）を示す場合、保持時間設定部ＨＳＥＴ１は、一列目に配置されたメモリセルＭＣのデータの保持時間を所定の保持時間Ｔｈｄに設定する。そして、保持時間設定部ＨＳＥＴ１は、一列目に配置されたメモリセルＭＣのデータの保持時間を所定の保持時間Ｔｈｄに設定したことを示す情報を電圧制御部ＶＣＴＬ１に出力する。このように、保持時間設定部ＨＳＥＴ１は、設定情報ＳＩＮＦに基づいて、複数のメモリセルＭＣのいずれかのデータの保持時間を所定の保持時間Ｔｈｄに設定する。
【００３８】
なお、所定の保持時間Ｔｈｄは、予め用意された複数の候補値から選択されてもよいし、１つの設定値に固定されていてもよい。所定の保持時間Ｔｈｄが１つの設定値で固定される場合、時間情報は、設定情報ＳＩＮＦから省かれてもよい。また、データの保持時間が所定の保持時間Ｔｈｄに設定されるメモリセルＭＣの列は、予め決定されていてもよいし、複数の候補から選択されてもよい。データの保持時間が所定の保持時間Ｔｈｄに設定されるメモリセルＭＣの列が予め決定されている場合、領域情報は、設定情報ＳＩＮＦから省かれてもよい。また、所定の保持時間Ｔｈｄが１つの設定値で固定され、かつ、データの保持時間が所定の保持時間Ｔｈｄに設定されるメモリセルＭＣの列が予め決定されている場合、設定情報ＳＩＮＦは、保持時間制御を有効にするか否かを示す情報でもよい。
【００３９】
電圧制御部ＶＣＴＬ１は、電圧供給部ＶＧＵ（ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓ）を制御して、各メモリトランジスタＭＴのドレインＤＲ、制御ゲートＣＧおよびソースＳＣに電圧を印加する。例えば、電圧制御部ＶＣＴＬ１は、書き込み制御、読み出し制御、消去制御およびスタンバイ時において、図３に示す電圧がそれぞれの制御に応じてメモリトランジスタＭＴに印加されるように、電圧供給部ＶＧＵ（ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓ）を制御する。
【００４０】
書き込み制御、読み出し制御および消去制御のいずれも実行されていないスタンバイ時では、図３に示すように、保持時間制御の対象となるメモリトランジスタＭＴと保持時間制御の対象でないメモリトランジスタＭＴとで、異なる電圧制御が実行される。このため、電圧制御部ＶＣＴＬ１は、データの保持時間が設定された場合、設定された保持時間に応じたソース電圧（保持時間制御用のソース電圧）を生成するようにソース電圧供給部ＶＧＵｓを制御する。
【００４１】
ドレイン電圧供給部ＶＧＵｄは、書き込み用のドレイン電圧および読み出し用のドレイン電圧等を生成し、各制御に応じたドレイン電圧を各ビット線ＢＬを介してメモリトランジスタＭＴのドレインＤＲに印加する。
【００４２】
ゲート電圧供給部ＶＧＵｇは、書き込み用のゲート電圧および読み出し用のゲート電圧等を生成し、各制御に応じたゲート電圧を各ワード線ＷＬを介してメモリトランジスタＭＴの制御ゲートＣＧに印加する。
【００４３】
ソース電圧供給部ＶＧＵｓは、消去用のソース電圧および保持時間制御用のソース電圧等を生成し、各制御に応じたソース電圧を各ソース線ＳＬを介してメモリトランジスタＭＴのソースＳＣに印加する。なお、保持時間制御用のソース電圧は、データの保持時間に応じた電圧値になるように生成される。
【００４４】
このように、制御部ＣＴＬ２は、複数のメモリセルＭＣのいずれかのデータの保持時間を所定の保持時間Ｔｈｄに設定し、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣに対して、保持時間制御を実行する。これにより、メモリＭＥＭ２は、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとの割合を、メモリＭＥＭ２の用途等に応じて変更できる。
【００４５】
なお、メモリＭＥＭ２の構成は、図２に示す例に限定されない。例えば、データの保持時間は、行列状に配置されたメモリセルＭＣの複数の列毎に設定されてもよい。この場合、メモリトランジスタＭＴのソースＳＣは、データの保持時間を所定の保持時間Ｔｈｄに設定する際の単位ブロックである複数の列毎に、共通のソース線ＳＬに接続されてもよい。また、メモリＭＥＭ２は、データの保持時間を所定の保持時間Ｔｈｄに設定可能なメモリセルＭＣとデータの保持時間の設定に対応していないメモリセルＭＣとを有してもよい。この場合、データの保持時間の設定に対応していないメモリセルＭＣのメモリトランジスタＭＴのソースＳＣは、データを消去する際の単位ブロック毎に、共通のソース線ＳＬに接続されてもよい。
【００４６】
また、メモリトランジスタＭＴは、ｐチャネルＭＯＳトランジスタタイプを採用してもよい。この場合、メモリトランジスタＭＴに印加する電圧の極性は、メモリトランジスタＭＴにｎチャネルＭＯＳトランジスタタイプを採用する場合（例えば、図３に示す電圧）と逆になる。
【００４７】
図３は、図２に示したワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに供給される電圧の一例を示す。
【００４８】
書き込み制御では、電圧供給部ＶＧＵｇ、ＶＧＵｄ、ＶＧＵｓは、書き込み対象のメモリトランジスタＭＴに接続されたワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに、それぞれ＋１２Ｖ、＋８Ｖ、０Ｖの電圧を供給する。これにより、書き込み対象のメモリトランジスタＭＴの制御ゲートＣＧ、ドレインＤＲおよびソースＳＣに、それぞれ＋１２Ｖ、＋８Ｖ、０Ｖが印加される。なお、書き込み対象のメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【００４９】
読み出し制御では、電圧供給部ＶＧＵｇ、ＶＧＵｄ、ＶＧＵｓは、読み出し対象のメモリトランジスタＭＴに接続されたワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに、それぞれ＋５Ｖ、＋１Ｖ、０Ｖの電圧を供給する。これにより、読み出し対象のメモリトランジスタＭＴの制御ゲートＣＧ、ドレインＤＲおよびソースＳＣに、それぞれ＋５Ｖ、＋１Ｖ、０Ｖが印加される。なお、読み出し対象のメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【００５０】
消去制御では、電圧供給部ＶＧＵｇ、ＶＧＵｓは、消去対象のメモリトランジスタＭＴに接続されたワード線ＷＬおよびソース線ＳＬに、それぞれ０Ｖ、＋１２の電圧を供給する。また、電圧供給部ＶＧＵｄは、消去対象のメモリトランジスタＭＴに接続されたビット線をフローティングにする。これにより、消去対象のメモリトランジスタＭＴの制御ゲートＣＧおよびソースＳＣにそれぞれ０Ｖ、＋１２Ｖが印加され、消去対象のメモリトランジスタＭＴのドレインＤＲがフローティングにされる。なお、消去対象のメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【００５１】
スタンバイ時では、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとで異なる電圧制御が実行される。図３に示す保持時間非制御は、データの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣに対する電圧制御を示す。例えば、保持時間非制御では、電圧供給部ＶＧＵｇ、ＶＧＵｄ、ＶＧＵｓは、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに０Ｖの電圧を供給する。すなわち、保持時間非制御では、メモリトランジスタＭＴの制御ゲートＣＧ、ドレインＤＲおよびソースＳＣに０Ｖが印加される。
【００５２】
また、保持時間制御では、電圧供給部ＶＧＵｇ、ＶＧＵｓは、保持時間制御の対象となるメモリトランジスタＭＴに接続されたワード線ＷＬおよびソース線ＳＬに、それぞれ０Ｖ、”＋α”Ｖの電圧を供給する。”＋α”Ｖは、保持時間に応じて算出される電圧値であり、消去対象のメモリトランジスタＭＴのソースＳＣに印加される１２Ｖより小さい電圧値である。また、電圧供給部ＶＧＵｄは、保持時間制御の対象となるメモリトランジスタＭＴに接続されたビット線をフローティングにする。
【００５３】
これにより、保持時間制御の対象となるメモリトランジスタＭＴの制御ゲートＣＧおよびソースＳＣにそれぞれ０Ｖ、”＋α”Ｖが印加され、保持時間制御の対象となるメモリトランジスタＭＴのドレインＤＲがフローティングにされる。保持時間制御の対象となるメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに対しては、保持時間非制御と同じ電圧制御が実行される。
【００５４】
なお、各制御時にワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬに供給される電圧は、図３に示す例に限定されない。例えば、保持時間制御の対象となるメモリトランジスタＭＴの制御ゲートＣＧに０Ｖより高い電圧が印加されてもよい。この場合、保持時間制御の対象となるメモリトランジスタＭＴのソースＳＣには、ソースＳＣと制御ゲートＣＧとの電位差を”＋α”Ｖにする電圧が印加される。
【００５５】
図４は、メモリトランジスタＭＴの閾値電圧の推移の一例を示す。なお、図４では、図２に示した制御部ＣＴＬ２が保持時間制御を実行した場合の閾値電圧の推移の一例の他に、保持時間制御の比較例として、フローティングゲートＦＧに蓄積された電荷が自然放電により引き抜かれた場合の閾値電圧の推移の一例を示す。図４に示す書き込み制御時のベリファイ電圧ＶＧｗｖ（ＶＧｗｖ１、ＶＧｗｖ２）は、書き込み対象のメモリトランジスタＭＴの閾値電圧を確認するベリファイ動作時にメモリトランジスタＭＴの制御ゲートに印加される電圧である。また、読み出し制御時のゲート電圧ＶＧｒは、読み出し対象のメモリトランジスタＭＴの制御ゲートＣＧに印加される電圧（図３に示した例では、＋５Ｖ）である。
【００５６】
図４に実線で示した分布は、書き込み制御が終了したときの閾値電圧の分布を示し、破線で示した分布は、書き込み制御の終了から所定の保持時間Ｔｈｄが経過したときの閾値電圧の分布を示す。また、点線で示した分布は、書き込み制御の終了から所定の保持時間Ｔｈｄが経過するまでの途中の時刻における閾値電圧の分布を示す。
【００５７】
保持時間制御では、フローティングゲートＦＧに蓄積された電荷を強制的に放電して引き抜く。例えば、書き込み制御が終了したときのメモリトランジスタＴＭの閾値電圧は、書き込み制御時のベリファイ電圧ＶＧｗｖ１より高い電圧の範囲に分布する。そして、閾値電圧は、時間の経過とともに低下し、所定の保持時間Ｔｈｄが経過したときに、読み出し制御時のゲート電圧ＶＧｒより低い電圧を中心にして分布する。また、保持時間制御では、閾値電圧のばらつきは、書き込み制御が終了したときと所定の保持時間Ｔｈｄが経過したときとでほぼ同じである。
【００５８】
比較例では、フローティングゲートＦＧに蓄積された電荷は、自然放電により引き抜かれる。自然放電によりフローティングゲートＦＧから引き抜かれる単位時間当たりの電荷量は、保持時間制御によりフローティングゲートＦＧから引き抜かれる単位時間当たりの電荷量に比べて少ない。このため、比較例では、書き込み制御時のベリファイ電圧ＶＧｗｖ２は、ベリファイ電圧ＶＧｗｖ１より低い電圧に設定される。
【００５９】
例えば、比較例では、書き込み制御が終了したときのメモリトランジスタＴＭの閾値電圧は、書き込み制御時のベリファイ電圧ＶＧｗｖ２より高い電圧の範囲に分布する。そして、閾値電圧は、時間の経過とともに低下し、所定の保持時間Ｔｈｄが経過したときに、読み出し制御時のゲート電圧ＶＧｒより低い電圧を中心にして分布する。
【００６０】
また、比較例では、フローティングゲートＦＧから引き抜かれる電荷量が自然放電の特性に依存して変化するため、閾値電圧のばらつきは、時間の経過とともに大きくなる。したがって、比較例では、書き込み制御の終了から所定の保持時間Ｔｈｄが経過したときの閾値電圧のばらつきは、フローティングゲートＦＧに蓄積された電荷を保持時間制御により電荷を引き抜く場合に比べて、大きい。
【００６１】
なお、保持時間制御では、フローティングゲートＦＧから引き抜かれる電荷量のうち、自然放電によりフローティングゲートＦＧから引き抜かれる電荷量の割合が少ない。例えば、自然放電される単位時間当たり電荷量が数個から数十個で、保持時間制御により強制的に放電される電荷量が数千個である場合、フローティングゲートＦＧから引き抜かれる電荷の総量は、”数個から数十個”と”数千個”とを加算した量である。このため、自然放電される電荷量の変化がフローティングゲートＦＧから引き抜かれる電荷の総量に与える影響は、比較例に比べて小さい。したがって、保持時間制御では、書き込み制御の終了から所定の保持時間Ｔｈｄが経過したときの閾値電圧のばらつきを比較例に比べて小さくすることができる。
【００６２】
図５は、フローティングゲートＦＧから引き抜かれる電荷の総量の推移の一例を示す。図の縦軸は、フローティングゲートＦＧから引き抜かれる電荷の総量（以下、引き抜き電荷総量とも称する）を示し、横軸は、保持時間制御が開始されてからの経過時間を示す。電荷量Ｃｗ、Ｃｅの意味は、図１に示した電荷量Ｃｗ、Ｃｅと同じである。例えば、電荷量Ｃｗは、書き込み制御の終了時にフローティングゲートＦＧに蓄積されている電荷量を示し、電荷量Ｃｅは、メモリトランジスタＭＴの閾値電圧が読み出し制御時のゲート電圧より低くなる電荷量を示す。したがって、引き抜き電荷総量が電荷量Ｃｗと電荷量Ｃｅとの差分の電荷量（Ｃｗ−Ｃｅ）に到達したとき、データは消去される。
【００６３】
設定ＳＥＴ１は、データの保持時間Ｔｈｄが時間Ｔ１０に設定された場合の引き抜き電荷総量と時間経過との関係を示す。設定ＳＥＴ１では、保持時間制御用のソース電圧は、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ１０”の電荷量をフローティングゲートＦＧから引き抜くように、”＋α１”Ｖに設定される。なお、”＋α１”Ｖは、消去用のソース電圧（図３に示す例では、＋１２Ｖ）より低い電圧である。したがって、設定ＳＥＴ１では、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ１０”の電荷量がフローティングゲートＦＧから引き抜かれ、時間Ｔ１０が経過したときに、引き抜き電荷総量が電荷量（Ｃｗ−Ｃｅ）に到達する。
【００６４】
設定ＳＥＴ２は、データの保持時間Ｔｈｄが時間Ｔ１０より長い時間Ｔ２０に設定された場合の引き抜き電荷総量と時間経過との関係を示す。設定ＳＥＴ２では、保持時間制御用のソース電圧は、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ２０”の電荷量をフローティングゲートＦＧから引き抜くように、”＋α２”Ｖに設定される。なお、”＋α２”Ｖは、”＋α１”Ｖより低い電圧である。したがって、設定ＳＥＴ２では、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ２０”の電荷量がフローティングゲートＦＧから引き抜かれ、時間Ｔ２０が経過したときに、引き抜き電荷総量が電荷量（Ｃｗ−Ｃｅ）に到達する。
【００６５】
設定ＳＥＴ３は、データの保持時間Ｔｈｄが時間Ｔ２０より長い時間Ｔ３０に設定された場合の引き抜き電荷総量と時間経過との関係を示す。設定ＳＥＴ３では、保持時間制御用のソース電圧は、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ３０”の電荷量をフローティングゲートＦＧから引き抜くように、”＋α３”Ｖに設定される。なお、”＋α３”Ｖは、”＋α２”Ｖより低い電圧である。したがって、設定ＳＥＴ３では、単位時間当たりに”（Ｃｗ−Ｃｅ）／Ｔ３０”の電荷量がフローティングゲートＦＧから引き抜かれ、時間Ｔ３０が経過したときに、引き抜き電荷総量が電荷量（Ｃｗ−Ｃｅ）に到達する。
【００６６】
このように、制御部ＣＴＬ２は、保持時間制御の実行時にメモリトランジスタＭＴの制御ゲートＣＧ、ソースＳＣ、ドレインＤＲに印加するそれぞれ電圧の値を、所定の保持時間Ｔｈｄに応じて設定する。すなわち、メモリＭＥＭ２では、保持時間制御用のソース電圧の値（”＋α”Ｖ）を変更することにより、データの保持時間Ｔｈｄを制御することができる。したがって、例えば、メモリＭＥＭ２が搭載される電子装置は、メモリＭＥＭ２による保持時間制御を利用して、セキュリティ機能の一部を実現してもよい。
【００６７】
図６は、保持時間制御による電圧制御の別の例を示す。なお、図６では、保持時間制御用のソース電圧の制御の一例の他に、フローティングゲートＦＧに蓄積された電荷量の推移の一例を示す。保持時間制御用のソース電圧の制御を示す図の縦軸は、メモリトランジスタＭＴのソースＳＣに印加される電圧を示し、横軸は、保持時間制御が開始されてからの経過時間を示す。また、フローティングゲートＦＧに蓄積された電荷量の推移を示す図の縦軸は、フローティングゲートＦＧに蓄積された電荷量を示し、横軸は、保持時間制御が開始されてからの経過時間を示す。電荷量Ｃｗ、Ｃｅの意味は、図１に示した電荷量Ｃｗ、Ｃｅと同じである。なお、図の点線は、保持時間制御用のソース電圧として”＋α”ＶをメモリトランジスタＭＴのソースＳＣに継続して印加した場合におけるフローティングゲートＦＧに蓄積された電荷量の推移を示す。
【００６８】
図６に示す例では、制御部ＣＴＬ２は、高レベルが消去用のソース電圧と同じ＋１２Ｖであるパルスを、メモリトランジスタＭＴのソースＳＣに印加する。この場合、フローティングゲートＦＧに蓄積された電荷は、メモリトランジスタＭＴのソースＳＣに＋１２Ｖのパルスが印加されている期間に放電する。なお、パルス幅およびパルスの印加間隔等は、フローティングゲートＦＧに蓄積された電荷量が保持時間制御の開始から保持時間Ｔｈｄが経過したときに電荷量Ｃｅになるように、設定される。したがって、フローティングゲートＦＧに蓄積された電荷量は、パルスが印加される度に減少し、保持時間制御の開始から保持時間Ｔｈｄが経過したときに、電荷量Ｃｅになる。
【００６９】
図７は、図２に示したメモリＭＥＭ２の動作の一例を示す。
【００７０】
ステップＳ１００では、制御部ＣＴＬ２は、データの保持時間の設定に関する設定情報ＳＩＮＦを受信したか否かを判定する。設定情報ＳＩＮＦを制御部ＣＴＬ２が受信した場合、メモリＭＥＭ２の動作は、ステップＳ２００に移る。一方、設定情報ＳＩＮＦを制御部ＣＴＬ２が受信していない場合、メモリＭＥＭ２の動作は、ステップＳ３００に移る。
【００７１】
ステップＳ２００では、制御部ＣＴＬ２は、ステップＳ１００で受信した設定情報ＳＩＮＦに基づいて、データの保持時間を所定の保持時間Ｔｈｄに設定する。ステップＳ２００の処理が実行された後、メモリＭＥＭ２の動作は、ステップＳ３００に移る。
【００７２】
ステップＳ３００では、制御部ＣＴＬ２は、書き込み、読み出し、消去のいずれかの要求が有るかを判定する。書き込み、読み出し、消去のいずれかの要求が有る場合、メモリＭＥＭ２の動作は、ステップＳ４００に移る。一方、書き込み、読み出し、消去のいずれの要求もない場合、メモリＭＥＭ２の動作は、ステップＳ５００に移る。
【００７３】
ステップＳ４００では、制御部ＣＴＬ２は、ステップＳ３００で受けた要求に応じた制御（書き込み制御、読み出し制御、消去制御のいずれか）を実行する。例えば、制御部ＣＴＬ２は、ステップＳ３００で書き込みの要求を受けた場合、書き込み制御を実行して、書き込み対象のメモリセルＭＣにデータを書き込む。ステップＳ４００の処理が実行された後、メモリＭＥＭ２の動作は、ステップＳ５００に移る。
【００７４】
ステップＳ５００では、制御部ＣＴＬ２は、保持時間制御の対象となるメモリトランジスタＭＴが有るかを判定する。保持時間制御の対象となるメモリトランジスタＭＴが有る場合、メモリＭＥＭ２の動作は、ステップＳ６００に移る。一方、保持時間制御の対象となるメモリトランジスタＭＴがない場合、メモリＭＥＭ２は、スタンバイ時の状態を維持して、動作を終了する。
【００７５】
ステップＳ６００では、制御部ＣＴＬ２は、保持時間制御の対象となるメモリトランジスタＭＴに対して、保持時間制御を実行する。例えば、制御部ＣＴＬ２は、保持時間制御の対象となるメモリトランジスタＭＴの制御ゲートＣＧおよびソースＳＣにそれぞれ０Ｖ、”＋α”Ｖを印加し、保持時間制御の対象となるメモリトランジスタＭＴのドレインＤＲをフローティングにする。あるいは、制御部ＣＴＬ２は、保持時間制御の対象となるメモリトランジスタＭＴのソースＳＣに、”＋α”Ｖを継続して印加する代わりに、＋１２Ｖのパルスを印加してもよい。なお、保持時間制御の対象となるメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬには、例えば、図３で説明したように、０Ｖが印加される。
【００７６】
このように、制御部ＣＴＬ２は、書き込みの要求を受けた場合、メモリセルＭＣにデータを書き込む。そして、制御部ＣＴＬ２は、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣの列の各メモリセルＭＣに対して、メモリトランジスタＭＴに印加する電圧を制御して保持時間制御を実行する。
【００７７】
図７に示す動作では、制御部ＣＴＬ２は、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣの列の各メモリセルＭＣに対して、データが書き込まれているか否かに拘わらず、保持時間制御を実行する。これにより、データの書き込みが終了したときに、保持時間制御による強制的な放電が開始される。また、保持時間制御が実行される前にデータが書き込まれたメモリセルＭＣでは、ステップＳ６００の保持時間制御の実行により、強制的な放電が開始される。
【００７８】
なお、メモリＭＥＭ２の動作は、図７に示す例に限定されない。例えば、制御部ＣＴＬ２は、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣの列のいずれかのメモリセルＭＣにデータが書き込まれるまで、保持時間制御の実行を待機してもよい。すなわち、制御部ＣＴＬ２は、データの書き込みが終了したときに、保持時間制御を開始してもよい。
【００７９】
以上、図２から図７に示す実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、制御部ＣＴＬ２は、書き込みの要求を受けた場合、メモリセルＭＣに含まれるメモリトランジスタＭＴのフローティングゲートＦＧに電荷を蓄積して、メモリセルＭＣにデータを書き込む。また、制御部ＣＴＬ２は、フローティングゲートＦＧに蓄積された電荷を、データが消去された状態に対応する電荷量Ｃｅになるまで、所定の保持時間Ｔｈｄをかけて引き抜く保持時間制御を、メモリトランジスタＭＴに印加する電圧を制御して実行する。これにより、保持時間のばらつきを、自然放電に依存する制御方法に比べて、低減することができる。すなわち、データの保持時間を精度よく制御することができる。
【００８０】
さらに、制御部ＣＴＬ２は、複数のメモリセルＭＣのいずれかのデータの保持時間を所定の保持時間Ｔｈｄに設定し、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣに対して、保持時間制御を実行する。これにより、メモリＭＥＭ２は、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとの割合を、メモリＭＥＭ２の用途等に応じて変更できる。
【００８１】
図８は、メモリおよびメモリの制御方法の別の実施形態を示す。図１から図７で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図８に示すメモリＭＥＭ３は、ＮＡＮＤ型フラッシュメモリであり、図２に示した制御部ＣＴＬ２の代わりに制御部ＣＴＬ３を有する。メモリＭＥＭ３のその他の構成および動作は、図２に示したメモリＭＥＭ２と同一または同様である。例えば、メモリＭＥＭ３の動作は、図７に示した動作と同様である。なお、図８では、図を見やすくするために、メモリセルＭＣ１２、ＭＣ２１、ＭＣ２２のメモリトランジスタＭＴのソースＳＣ、制御ゲートＣＧおよびドレインＤＲの符号の記載を省略している。
【００８２】
メモリＭＥＭ３は、例えば、行列状に配置された複数の不揮発性のメモリセルＭＣ（ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、・・・）と制御部ＣＴＬ３と複数のセンスアンプＳＡとを有する。さらに、メモリＭＥＭ３は、メモリセルＭＣの列毎に配置された選択トランジスタＳＴｄ（ＳＴｄ１、ＳＴｄ２、・・・）、ＳＴｓ（ＳＴｓ１、ＳＴｓ２、・・・）を有する。
【００８３】
選択トランジスタＳＴ（ＳＴｄ、ＳＴｓ）は、例えば、書き込み等の処理対象のメモリセルＭＣを含む列を選択するｎチャネルＭＯＳトランジスタである。例えば、選択トランジスタＳＴは、選択信号ＳＥＬ（ＳＥＬ１、ＳＥＬ２、・・・）が高レベルの場合、ドレインとソースとの間を導通状態にし、選択信号ＳＥＬが低レベルの場合、ドレインとソースとの間を非導通状態にする。図８では、図を見やすくするために、選択信号ＳＥＬを伝達する信号線の一部の記載を省略している。例えば、選択信号ＳＥＬは、制御部ＣＴＬ３のゲート電圧供給部ＶＧＵｇから選択トランジスタＳＴのゲートに供給される。
【００８４】
以下では、１列目に配置された選択トランジスタＳＴ、メモリセルＭＣの接続関係について説明する。なお、他の列に配置された選択トランジスタＳＴ、メモリセルＭＣの接続関係は、１列目に配置された選択トランジスタＳＴ、メモリセルＭＣの接続関係と同様である。
【００８５】
選択トランジスタＳＴｄ１のドレインは、ビット線ＢＬ１に接続され、選択トランジスタＳＴｄ１のソースは、メモリセルＭＣ１１のメモリトランジスタのドレインＤＲに接続される。そして、選択トランジスタＳＴｄ１は、ゲートで選択信号ＳＥＬ１を受ける。選択トランジスタＳＴｓ１のドレインは、メモリセルＭＣｍ１のメモリトランジスタのソースＳＣに接続され、選択トランジスタＳＴｓ１のソースは、ソース線ＳＬ１に接続される。そして、選択トランジスタＳＴｓ１は、ゲートで選択信号ＳＥＬ１を受ける。なお、メモリセルＭＣｍ（ＭＣｍ１、ＭＣｍ２、・・・）は、メモリセルＭＣの最後の行であるｍ行目に配置されたメモリセルＭＣである。
【００８６】
各メモリセルＭＣは、データの書き込みによりフローティングゲートＦＧに電荷が蓄積されるメモリトランジスタＭＴを有する。図８に示す例では、メモリトランジスタＭＴは、ｎチャネルＭＯＳトランジスタタイプを採用している。同一の行に配置されたメモリセルＭＣの各メモリトランジスタＭＴの制御ゲートＣＧは、共通のワード線ＷＬに接続される。同一の列に配置されたメモリセルＭＣの各メモリトランジスタＭＴは、選択トランジスタＳＴｄ、ＳＴｓとの間に直列に接続される。例えば、ｉ行目（ｉは１以上ｍ未満の整数）のメモリセルＭＣのメモリトランジスタＭＴのソースＳＣは、（ｉ＋１）行目のメモリセルＭＣのメモリトランジスタＭＴのドレインＤＲに接続される。
【００８７】
センスアンプＳＡは、図２に示したセンスアンプＳＡと同一または同様である。例えば、センスアンプＳＡは、行列状に配置されたメモリセルＭＣの列毎に設けられ、対応する列のビット線ＢＬに接続される。
【００８８】
制御部ＣＴＬ３は、書き込み制御、消去制御、読み出し制御および保持時間制御を実行する。なお、制御部ＣＴＬ３では、メモリトランジスタＭＴの半導体基板ＳＵＢに基板電源線ＳＰＬを介して基板電圧を供給する基板電圧供給部ＶＧＵｐが図２に示した制御部ＣＴＬ２に追加される。このため、制御部ＣＴＬ３は、図２に示した電圧制御部ＶＣＴＬ１の代わりに電圧制御部ＶＣＴＬ２を有する。制御部ＣＴＬ３のその他の構成は、図２に示した制御部ＣＴＬ２と同一または同様である。例えば、制御部ＣＴＬ３は、保持時間設定部ＨＳＥＴ１、電圧制御部ＶＣＴＬ２、ドレイン電圧供給部ＶＧＵｄ、ゲート電圧供給部ＶＧＵｇ、ソース電圧供給部ＶＧＵｓおよび基板電圧供給部ＶＧＵｐを有する。以下、基板電圧供給部ＶＧＵｐは、電圧供給部ＶＧＵｐまたは電圧供給部ＶＧＵとも称される。
【００８９】
保持時間設定部ＨＳＥＴ１は、図２に示した保持時間設定部ＨＳＥＴ１と同一または同様である。
【００９０】
電圧制御部ＶＣＴＬ２は、電圧供給部ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓ、ＶＧＵｐを制御して、ビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬおよび基板電源線ＳＰＬに電圧を供給する。例えば、電圧制御部ＶＣＴＬ２は、書き込み制御、読み出し制御、消去制御およびスタンバイ時において、図９に示す電圧がビット線ＢＬ、ワード線ＷＬ、ソース線ＳＬおよび基板電源線ＳＰＬに印加されるように、各電圧供給部ＶＧＵを制御する。
【００９１】
ドレイン電圧供給部ＶＧＵｄは、読み出し用のドレイン電圧、消去用のドレイン電圧および保持時間制御用のドレイン電圧等を生成し、各制御に応じたドレイン電圧を各ビット線ＢＬに供給する。これにより、各制御に応じたドレイン電圧がメモリトランジスタＭＴのドレインＤＲに印加される。
【００９２】
ゲート電圧供給部ＶＧＵｇは、書き込み用のゲート電圧および読み出し用のゲート電圧等を生成し、各制御に応じたゲート電圧を各ワード線ＷＬに供給する。これにより、各制御に応じたゲート電圧がメモリトランジスタＭＴの制御ゲートＣＧに印加される。
【００９３】
ソース電圧供給部ＶＧＵｓは、消去用のソース電圧および保持時間制御用のソース電圧等を生成し、各制御に応じたソース電圧を各ソース線ＳＬに供給する。これにより、各制御に応じたソース電圧がメモリトランジスタＭＴのソースＳＣに印加される。
【００９４】
基板電圧供給部ＶＧＵｐは、消去用の基板電圧および保持時間制御用の基板電圧等を生成し、各制御に応じた基板電圧を各基板電源線ＳＰＬに供給する。これにより、各制御に応じた基板電圧がメモリトランジスタＭＴの半導体基板ＳＵＢに印加される。
【００９５】
なお、保持時間制御用のドレイン電圧、ソース電圧および基板電圧は、データの保持時間に応じた電圧値になるように生成される。
【００９６】
なお、メモリＭＥＭ３の構成は、図８に示す例に限定されない。例えば、選択トランジスタＳＴｄ、ＳＴｓの一方は、省かれてもよい。また、例えば、メモリトランジスタＭＴは、ｐチャネルＭＯＳトランジスタタイプを採用してもよい。この場合、メモリトランジスタＭＴに印加する電圧の極性は、メモリトランジスタＭＴにｎチャネルＭＯＳトランジスタタイプを採用する場合（例えば、図９に示す電圧）と逆になる。また、選択トランジスタＳＴは、ｐチャネルＭＯＳトランジスタでもよい。
【００９７】
図９は、図８に示したワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに供給される電圧の一例を示す。なお、図９に示す書き込み制御でワード線ＷＬ等に供給される電圧は、書き込み制御のシーケンスのうち、トンネル効果を利用して電子をフローティングゲートＦＧに注入するときの電圧である。また、各制御対象のメモリトランジスタＭＴを含む列の選択トランジスタＳＴは、導通状態に設定され、その他の列の選択トランジスタＳＴは、非導通状態に設定される。
【００９８】
書き込み制御（電荷注入時）では、電圧供給部ＶＧＵｇは、書き込み対象のメモリトランジスタＭＴに接続されたワード線ＷＬに、＋２０Ｖの電圧を供給する。これにより、書き込み対象のメモリトランジスタＭＴの制御ゲートＣＧに、＋２０Ｖが印加される。また、電圧供給部ＶＧＵｄ、ＶＧＵｓ、ＶＧＵｐは、書き込み対象のメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに、０Ｖの電圧を供給する。これにより、書き込み対象のメモリトランジスタＭＴのドレインＤＲ、ソースＳＣおよび半導体基板ＳＵＢに、０Ｖが印加される。なお、書き込み対象のメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【００９９】
読み出し制御では、電圧供給部ＶＧＵｇは、読み出し対象のメモリトランジスタＭＴに接続されたワード線ＷＬに、０Ｖの電圧を供給し、その他のワード線ＷＬに＋５Ｖの電圧を供給する。これにより、読み出し対象のメモリトランジスタＭＴの制御ゲートＣＧに、０Ｖが印加され、読み出し対象以外のメモリトランジスタＭＴの制御ゲートＣＧに、＋５Ｖが印加される。また、電圧供給部ＶＧＵｄ、ＶＧＵｓ、ＶＧＵｐは、読み出し対象のメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに、それぞれ＋１Ｖ、０Ｖ、０Ｖの電圧を供給する。これにより、例えば、読み出し対象のメモリトランジスタＭＴにデータが書き込まれていない場合、ビット線ＢＬ、ソース線ＳＬ間に電流が流れるため、論理”１”が読み出される。一方、読み出し対象のメモリトランジスタＭＴにデータが書き込まれている場合、ビット線ＢＬ、ソース線ＳＬ間に電流が流れないため、論理”０”が読み出される。なお、読み出し対象のメモリトランジスタＭＴに接続されていないビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【０１００】
消去制御では、電圧供給部ＶＧＵｇは、消去対象のメモリトランジスタＭＴに接続されたワード線ＷＬに、０Ｖの電圧を供給する。これにより、消去対象のメモリトランジスタＭＴの制御ゲートＣＧに、０Ｖが印加される。また、電圧供給部ＶＧＵｄ、ＶＧＵｓ、ＶＧＵｐは、消去対象のメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに、＋２０Ｖの電圧を供給する。これにより、消去対象のメモリトランジスタＭＴのドレインＤＲ、ソースＳＣおよび半導体基板ＳＵＢに、＋２０Ｖが印加される。なお、消去対象のメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに対しては、スタンバイ時と同じ電圧制御が実行される。
【０１０１】
スタンバイ時では、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとで異なる電圧制御が実行される。図９に示す保持時間非制御は、データの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣに対する電圧制御を示す。例えば、保持時間非制御では、電圧供給部ＶＧＵｇ、ＶＧＵｄ、ＶＧＵｓ、ＶＧＵｐは、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに０Ｖの電圧を供給する。
【０１０２】
また、保持時間制御では、電圧供給部ＶＧＵｇは、保持時間制御の対象となるメモリトランジスタＭＴに接続されたワード線ＷＬに、０Ｖの電圧を供給する。これにより、保持時間制御の対象となるメモリトランジスタＭＴの制御ゲートＣＧに、０Ｖが印加される。また、電圧供給部ＶＧＵｄ、ＶＧＵｓ、ＶＧＵｐは、保持時間制御の対象となるメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに、”＋α”Ｖの電圧を供給する。これにより、保持時間制御の対象となるメモリトランジスタＭＴのドレインＤＲ、ソースＳＣおよび半導体基板ＳＵＢに、”＋α”Ｖが印加される。”＋α”Ｖは、保持時間に応じて算出される電圧値であり、消去対象のメモリトランジスタＭＴのソースＳＣに印加される２０Ｖより小さい電圧値である。
【０１０３】
なお、保持時間制御の対象となるメモリトランジスタＭＴに接続されていないワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに対しては、保持時間非制御と同じ電圧制御が実行される。
【０１０４】
また、各制御時にワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに供給される電圧は、図９に示す例に限定されない。例えば、保持時間制御の対象となるメモリトランジスタＭＴの制御ゲートＣＧに０Ｖより高い電圧が印加されてもよい。この場合、保持時間制御の対象となるメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬには、ソースＳＣ、ドレインＤＲおよび半導体基板ＳＵＢと、制御ゲートＣＧとの電位差を”＋α”Ｖにする電圧が印加される。また、制御部ＣＴＬ３は、保持時間制御の対象となるメモリトランジスタＭＴに接続されたビット線ＢＬ、ソース線ＳＬおよび基板電源線ＳＰＬに、”＋α”Ｖを継続して印加する代わりに、＋２０Ｖのパルスを印加してもよい。
【０１０５】
以上、図８から図９に示す実施形態においても、図２から図７に示す実施形態と同様の効果を得ることができる。例えば、保持時間のばらつきを、自然放電に依存する制御方法に比べて、低減することができる。すなわち、データの保持時間を精度よく制御することができる。また、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとの割合を、メモリＭＥＭ３の用途等に応じて変更することができる。
【０１０６】
図１０は、メモリおよびメモリの制御方法の別の実施形態を示す。図１から図９で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図１０に示すメモリＭＥＭ４は、図２に示した制御部ＣＴＬ２の代わりに制御部ＣＴＬ４を有する。また、メモリＭＥＭ４では、電源監視部ＰＷＭおよび電源選択部ＰＷＳＬが図２に示したメモリＭＥＭ２に追加される。メモリＭＥＭ４のその他の構成は、図２に示したメモリＭＥＭ２と同一または同様である。なお、図１０では、図を見やすくするために、メモリセルＭＣ１２、ＭＣ２１、ＭＣ２２のメモリトランジスタＭＴのソースＳＣ、制御ゲートＣＧおよびドレインＤＲの符号の記載を省略している。
【０１０７】
メモリＭＥＭ４は、例えば、行列状に配置された複数の不揮発性のメモリセルＭＣ（ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、・・・）と制御部ＣＴＬ４と複数のセンスアンプＳＡと電源選択部ＰＷＳＬと電源監視部ＰＷＭとを有する。メモリセルＭＣおよびセンスアンプＳＡは、図２に示したメモリセルＭＣおよびセンスアンプＳＡと同一または同様である。
【０１０８】
電源選択部ＰＷＳＬは、メモリＭＥＭ４が搭載される電子装置の電源回路等から供給される第１電源電圧ＶＰＳ１とバッテリー等から供給される第２電源電圧ＶＰＳ２とを受ける。そして、電源選択部ＰＷＳＬは、第１電源電圧ＶＰＳ１および第２電源電圧ＶＰＳ２のいずれかを内部電源電圧ＶＰＳ３として選択する。例えば、電源選択部ＰＷＳＬは、第１電源電圧ＶＰＳ１が供給されている期間では、第１電源電圧ＶＰＳ１を内部電源電圧ＶＰＳ３として選択し、第１電源電圧ＶＰＳ１の供給が停止している期間では、第２電源電圧ＶＰＳ２を内部電源電圧ＶＰＳ３として選択する。電源選択部ＰＷＳＬは、内部電源電圧ＶＰＳ３を電圧供給部ＶＧＵ等に供給する。なお、電源選択部ＰＷＳＬは、第１電源電圧ＶＰＳ１の供給が停止している期間では、保持時間制御を実行する際に動作するブロックに限定して内部電源電圧ＶＰＳ３を供給してもよい。
【０１０９】
電源監視部ＰＷＭは、第１電源電圧ＶＰＳ１の供給が停止したか否かを判定し、判定結果を保持時間設定部ＨＳＥＴ２に通知する。なお、電源監視部ＰＷＭは、第１電源電圧ＶＰＳ１の瞬断等により第１電源電圧ＶＰＳ１の供給が所定時間以内に再開した場合、第１電源電圧ＶＰＳ１の供給は停止していないと判定してもよい。すなわち、電源監視部ＰＷＭは、第１電源電圧ＶＰＳ１の供給の停止時間が所定時間を越えた場合、第１電源電圧ＶＰＳ１の供給が停止したと判定してもよい。
【０１１０】
制御部ＣＴＬ４は、第１電源電圧ＶＰＳ１の供給が停止したときに、保持時間制御を開始する。なお、制御部ＣＴＬ４は、保持時間設定部ＨＳＥＴ２を図２に示した保持時間設定部ＨＳＥＴ１の代わりに有することを除いて、図２に示した制御部ＣＴＬ２と同一または同様である。例えば、制御部ＣＴＬ４は、保持時間設定部ＨＳＥＴ２、電圧制御部ＶＣＴＬ１、ドレイン電圧供給部ＶＧＵｄ、ゲート電圧供給部ＶＧＵｇおよびソース電圧供給部ＶＧＵｓを有する。
【０１１１】
保持時間設定部ＨＳＥＴ２は、第１電源電圧ＶＰＳ１の供給が停止したか否かを示す情報を電源監視部ＰＷＭから受けることを除いて、図２に示した保持時間設定部ＨＳＥＴ１と同一または同様である。例えば、保持時間設定部ＨＳＥＴ２は、データの保持時間の設定に関する設定情報ＳＩＮＦをメモリＭＥＭ２の外部から受け、設定情報ＳＩＮＦに基づいてデータの保持時間を所定の保持時間Ｔｈｄに設定する。そして、保持時間設定部ＨＳＥＴ１は、第１電源電圧ＶＰＳ１の供給が停止したことを示す情報を電源監視部ＰＷＭから受けた場合、データの保持時間に関する設定結果を電圧制御部ＶＣＴＬ１に通知する。
【０１１２】
電圧制御部ＶＣＴＬ１は、図２に示した電圧制御部ＶＣＴＬ１と同一または同様である。例えば、電圧制御部ＶＣＴＬ１は、データの保持時間に関する設定結果を示す情報を保持時間設定部ＨＳＥＴ２から受けたときに、電圧供給部ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓを制御して、保持時間制御を開始する。
【０１１３】
電圧供給部ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓは、図２に示した電圧供給部ＶＧＵｄ、ＶＧＵｇ、ＶＧＵｓと同一または同様である。このように、制御部ＣＴＬ４は、第１電源電圧ＶＰＳ１の供給が停止したときに、保持時間制御を開始する。なお、メモリＭＥＭ４の構成は、図１０に示す例に限定されない。例えば、電源監視部ＰＷＭおよび電源選択部ＰＷＳＬは、図８に示したメモリＭＥＭ３に追加されてもよい。この場合、図８に示した制御部ＣＴＬ３は、例えば、保持時間設定部ＨＳＥＴ２を保持時間設定部ＨＳＥＴ１の代わりに有する。
【０１１４】
図１１は、図１０に示したメモリＭＥＭ４の動作の一例を示す。図１１に示す動作は、ステップＳ４１０、Ｓ４２０が図７に示した動作に追加されることを除いて、図７に示した動作と同一または同様である。図７で説明したステップと同一または同様のステップについては、同一または同様の符号を付し、これ等については、詳細な説明を省略する。
【０１１５】
ステップＳ１００−Ｓ４００は、図７で説明したステップＳ１００−Ｓ４００と同一または同様である。ステップＳ４１０の処理は、ステップＳ４００の処理が実行された後に実行される。あるいは、ステップＳ３００において、書き込み、読み出し、消去のいずれの要求もないと判定された場合に、ステップＳ４１０の処理が実行される。すなわち、ステップＳ３００において、書き込み、読み出し、消去のいずれの要求もないと判定された場合、メモリＭＥＭ４の動作は、ステップＳ４１０に移る。
【０１１６】
ステップＳ４１０では、電源監視部ＰＷＭは、第１電源電圧ＶＰＳ１の供給が停止したか否かを判定する。第１電源電圧ＶＰＳ１の供給が停止した場合、メモリＭＥＭ４の動作は、ステップＳ４２０に移る。一方、第１電源電圧ＶＰＳ１の供給が継続している場合、メモリＭＥＭ４は、スタンバイ時の状態を維持して、動作を終了する。
【０１１７】
ステップＳ４２０では、電源選択部ＰＷＳＬは、第２電源電圧ＶＰＳ２を内部電源電圧ＶＰＳ３として選択する。例えば、電源選択部ＰＷＳＬは、第２電源電圧ＶＰＳ２を内部電源電圧ＶＰＳ３として電圧供給部ＶＧＵ等に供給する。ステップＳ４２０の処理が実行された後、メモリＭＥＭ４の動作は、ステップＳ５００に移る。すなわち、ステップＳ５００以降の処理は、第１電源電圧ＶＰＳ１の供給が停止したときに、実行される。
【０１１８】
ステップＳ５００−Ｓ６００は、図７で説明したステップＳ５００−Ｓ６００と同一または同様である。例えば、ステップＳ６００では、制御部ＣＴＬ４は、保持時間制御の対象となるメモリトランジスタＭＴに対して、保持時間制御を実行する。すなわち、図１１に示す動作では、制御部ＣＴＬ４は、第１電源電圧ＶＰＳ１の供給が停止したときに、保持時間制御を開始する。なお、メモリＭＥＭ４の動作は、図１１に示す例に限定されない。
【０１１９】
図１２は、図１０に示したメモリＭＥＭ４を有する電子装置ＥＤＶの一例を示す。電子装置ＥＤＶは、例えば、コンピュータ等の情報処理装置である。例えば、電子装置ＥＤＶは、電源回路ＰＳＣ、バッテリーＢＡＴおよびメモリＭＥＭ４を有する。電源回路ＰＳＣは、ＡＣ（Alternating Current）電源からＡＣ電圧を受け、ＤＣ（Direct Current）電圧を生成する。そして、電源回路ＰＳＣは、ＡＣ電圧から生成したＤＣ電圧を第１電源電圧ＶＰＳ１として、メモリＭＥＭ４およびバッテリーＢＡＴ等に供給する。バッテリーＢＡＴは、例えば、二次電池である。バッテリーＢＡＴは、第１電源電圧ＶＰＳ１により充電された電荷に基づいて、第２電源電圧ＶＰＳ２を生成する。そして、バッテリーＢＡＴは、第２電源電圧ＶＰＳ２をメモリＭＥＭ４等に供給する。
【０１２０】
メモリＭＥＭ４は、図１０に示したメモリＭＥＭ４である。例えば、メモリＭＥＭ４は、第１電源電圧ＶＰＳ１の供給が停止したときに、保持時間制御の対象となるメモリトランジスタＭＴに対して保持時間制御を開始する。例えば、電子装置ＥＤＶの盗難等によりＡＣ電源からのＡＣ電圧の供給が遮断した場合、メモリＭＥＭ４は、第１電源電圧ＶＰＳ１の供給が停止したと判定し、保持時間制御を開始する。この結果、保持時間制御の対象となるメモリトランジスタＭＴに書き込まれたデータは、ＡＣ電源からのＡＣ電圧の供給が遮断してから所定の保持時間Ｔｈｄの経過後に消去される。すなわち、保持時間制御の対象となるメモリトランジスタＭＴに書き込まれたデータが外部に漏れることを防止することができる。
【０１２１】
なお、電子装置ＥＤＶの構成は、図１２に示す例に限定されない。例えば、電子装置ＥＤＶは、乾電池等の一次電池をバッテリーＢＡＴの代わりに有してもよい。
【０１２２】
以上、図１０から図１２に示す実施形態においても、図２から図７に示す実施形態と同様の効果を得ることができる。例えば、保持時間のばらつきを、自然放電に依存する制御方法に比べて、低減することができる。すなわち、データの保持時間を精度よく制御することができる。また、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとの割合を、メモリＭＥＭ４の用途等に応じて変更することができる。
【０１２３】
また、制御部ＣＴＬ４は、第１電源電圧ＶＰＳ１の供給が停止したときに、保持時間制御を開始する。例えば、メモリＭＥＭ４が搭載された電子装置ＥＤＶの盗難等により第１電源電圧ＶＰＳ１の供給が停止した場合、メモリＭＥＭ４は、保持時間制御を開始する。これにより、保持時間制御の対象となるメモリトランジスタＭＴに書き込まれたデータが外部に漏れることを防止することができる。
【０１２４】
図１３は、メモリおよびメモリの制御方法の別の実施形態を示す。図１から図１２で説明した要素と同一または同様の要素については、同一または同様の符号を付し、これ等については、詳細な説明を省略する。図１３に示すメモリＭＥＭ５は、電荷保持部ＱＨＬＤが図１０に示したメモリＭＥＭ４に追加されることを除いて、メモリＭＥＭ４と同一または同様である。したがって、メモリＭＥＭ５が搭載される電子装置は、メモリＭＥＭ５内に設けられた電荷保持部ＱＨＬＤを図１２に示したバッテリーＢＡＴの代わりに有することを除いて、図１２に示した電子装置ＥＤＶと同一または同様である。
【０１２５】
メモリＭＥＭ５は、例えば、行列状に配置された複数の不揮発性のメモリセルＭＣ（ＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２、・・・）と制御部ＣＴＬ４と複数のセンスアンプＳＡと電源選択部ＰＷＳＬと電源監視部ＰＷＭと電荷保持部ＱＨＬＤとを有する。
【０１２６】
電荷保持部ＱＨＬＤは、第１電源電圧ＶＰＳ１に基づいて電荷を保持し、保持した電荷に基づいて第２電源電圧ＶＰＳ２を生成する。すなわち、電荷保持部ＱＨＬＤは、第１電源電圧ＶＰＳ１により充電された電荷に基づいて、第２電源電圧ＶＰＳ２を生成する。そして、電荷保持部ＱＨＬＤは、第２電源電圧ＶＰＳ２を電源選択部ＰＷＳＬに出力する。
【０１２７】
メモリセルＭＣ、制御部ＣＴＬ４、センスアンプＳＡ、電源選択部ＰＷＳＬおよび電源監視部ＰＷＭは、図１０に示したメモリセルＭＣ、制御部ＣＴＬ４、センスアンプＳＡ、電源選択部ＰＷＳＬおよび電源監視部ＰＷＭと同一または同様である。
【０１２８】
なお、メモリＭＥＭ５の構成は、図１３に示す例に限定されない。例えば、電源監視部ＰＷＭ、電源選択部ＰＷＳＬおよび電荷保持部ＱＨＬＤは、図８に示したメモリＭＥＭ３に追加されてもよい。この場合、図８に示した制御部ＣＴＬ３は、例えば、保持時間設定部ＨＳＥＴ２を保持時間設定部ＨＳＥＴ１の代わりに有する。
【０１２９】
以上、図１３に示す実施形態においても、図１０から図１２に示す実施形態と同様の効果を得ることができる。例えば、保持時間のばらつきを、自然放電に依存する制御方法に比べて、低減することができる。すなわち、データの保持時間を精度よく制御することができる。また、データの保持時間が所定の保持時間Ｔｈｄに設定されたメモリセルＭＣとデータの保持時間が所定の保持時間Ｔｈｄに設定されていないメモリセルＭＣとの割合を、メモリＭＥＭ５の用途等に応じて変更することができる。また、例えば、メモリＭＥＭ５が搭載された電子装置の盗難等により第１電源電圧ＶＰＳ１の供給が停止した場合、メモリＭＥＭ４は、保持時間制御を開始する。これにより、保持時間制御の対象となるメモリトランジスタＭＴに書き込まれたデータが外部に漏れることを防止することができる。
【０１３０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データの書き込みにより電荷蓄積層に電荷が蓄積されるメモリトランジスタを有する不揮発性のメモリセルと、
前記メモリトランジスタに印加する電圧を制御して、前記電荷蓄積層に蓄積された電荷を、データが消去された状態に対応する電荷量になるまで、所定の保持時間をかけて引き抜く保持時間制御を実行する制御部と
を有することを特徴とするメモリ。
（付記２）
付記１に記載のメモリにおいて、
複数の前記メモリセルを有し、
前記制御部は、複数の前記メモリセルのいずれかのデータの保持時間を前記所定の保持時間に設定し、データの保持時間が前記所定の保持時間に設定されたメモリセルに対して、前記保持時間制御を実行する
ことを特徴とするメモリ。
（付記３）
付記２に記載のメモリにおいて、
前記制御部は、複数の前記メモリセルのそれぞれのデータの保持時間を、異なる保持時間に設定可能である
ことを特徴とするメモリ。
（付記４）
付記１ないし付記３のいずれか１項に記載のメモリにおいて、
前記制御部は、前記保持時間制御の実行時にメモリトランジスタの制御ゲート、ソース、ドレインに印加するそれぞれ電圧の値を、前記所定の保持時間に応じて設定する
ことを特徴とするメモリ。
（付記５）
付記１ないし付記４のいずれか１項に記載のメモリにおいて、
第１電源電圧および第２電源電圧を受け、前記第１電源電圧および前記第２電源電圧のいずれかを内部電源電圧として選択する電源選択部と、
前記第１電源電圧の供給が停止したか否かを判定する電源監視部とをさらに有し、
前記制御部は、前記第１電源電圧の供給が停止したときに、前記保持時間制御を開始する
ことを特徴とするメモリ。
（付記６）
付記５に記載のメモリにおいて、
前記第１電源電圧に基づいて電荷を保持し、保持した電荷に基づいて前記第２電源電圧を生成する電荷保持部をさらに有する
ことを特徴とするメモリ。
（付記７）
付記１ないし付記４のいずれか１項に記載のメモリにおいて、
前記制御部は、データの書き込みが終了したときに、前記保持時間制御を開始する
ことを特徴とするメモリ。
（付記８）
不揮発性のメモリセルを含むメモリの制御方法において、
メモリセルに含まれるメモリトランジスタの電荷蓄積層に電荷を蓄積して、メモリセルにデータを書き込み、
前記メモリトランジスタに印加する電圧を制御して、前記電荷蓄積層に蓄積された電荷を、データが消去された状態に対応する電荷量になるまで、所定の保持時間をかけて引き抜く保持時間制御を実行する
ことを特徴とするメモリの制御方法。
【０１３１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１３２】
ＢＡＴ‥バッテリー；ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４‥制御部；ＥＤＶ‥電子装置；ＨＳＥＴ１、ＨＳＥＴ２‥保持時間設定部；ＭＣ‥メモリセル；ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４、ＭＥＭ５‥メモリ；ＭＴ‥メモリトランジスタ；ＰＳＣ‥電源回路；ＰＷＭ‥電源監視部；ＰＷＳＬ‥電源選択部；ＱＨＬＤ‥電荷保持部；ＳＡ‥センスアンプ；ＳＴｄ、ＳＴｓ‥選択トランジスタ；ＶＣＴＬ１、ＶＣＴＬ２‥電圧制御部；ＶＧＵｄ‥ドレイン電圧供給部；ＶＧＵｇ‥ゲート電圧供給部；ＶＧＵｐ‥基板電圧供給部；ＶＧＵｓ‥ソース電圧供給部
【図１】
0006717024.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006717024.tif 000009
【図９】
0006717024.tif 000010
【図１０】
0006717024.tif 000011
【図１１】
0006717024.tif 000012
【図１２】
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【図１３】
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