(57)【特許請求の範囲】
【請求項１】
電圧入力端子と電圧出力端子との間に直列に介挿され、前記電圧入力端子から前記電圧出力端子の方向に電流が流れる複数の整流素子と、
前記複数の整流素子の隣り合った整流素子間のノードに一端が接続され、第１および第２のクロック信号のいずれかが他端に与えられる複数のキャパシタ部であって、前記複数のキャパシタ部の少なくとも一部のキャパシタ部が複数のキャパシタを直列接続してなる直列キャパシタ部である複数のキャパシタ部と、
前記複数の整流素子の隣り合った整流素子間のノードと、初期化用電源との接続を制御する第１の放電制御トランジスタと、
前記直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する第２の放電制御トランジスタと、
前記第１および第２のクロック信号を生成する信号生成手段を有し、
前記信号生成手段は、前記第１および第２のクロック信号を所定のレベルに固定して、前記第１および第２の放電制御トランジスタをＯＮとした後、前記第１および第２の放電制御トランジスタをＯＦＦとして、前記第１および第２のクロック信号のレベルを排他的かつ周期的に切り換える手段を具備することを特徴とするチャージポンプ。
【請求項２】
前記電圧入力端子と、前記複数の整流素子のうち初段の整流素子の入力端子との接続を制御する入力制御トランジスタと、
前記初段の整流素子の入力端子と前記初期化用電源との接続を制御する初期化トランジスタと、
を具備することを特徴とする請求項１に記載のチャージポンプ。
【請求項３】
前記第１の放電制御トランジスタは、前記複数の整流素子の隣り合った整流素子間のノードのうち最も前記電圧出力端子に近い電圧出力側中間ノードと前記初期化用電源との接続を制御する放電制御トランジスタを含み、
前記直列キャパシタ部は、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部を含み、
前記第２の放電制御トランジスタは、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部における複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する放電制御トランジスタを含む
ことを特徴とする請求項１または２に記載のチャージポンプ。
【請求項４】
前記複数の整流素子の隣り合った整流素子間のノードと、前記第１の放電制御トランジスタとの間に介挿され、前記第１の放電制御トランジスタに掛かる電圧を制限する電圧制限トランジスタを具備することを特徴とする請求項１〜３のいずれか１の請求項に記載のチャージポンプ。
【請求項５】
前記信号生成手段は、
前記第１および第２の放電制御トランジスタをＯＮとする期間、前記第１および第２のクロック信号を同一のレベルに維持することを特徴とする請求項１〜４のいずれか１の請求項に記載のチャージポンプ。
【請求項６】
前記キャパシタは、ＭＯＳＦＥＴのゲートおよび基板間の寄生キャパシタにより構成されている
ことを特徴とする請求項１〜５のいずれか１の請求項に記載のチャージポンプ。
【請求項７】
前記第１および第２の放電制御トランジスタを所定の周期でＯＮさせる
ことを特徴とする請求項１〜６のいずれか１の請求項に記載のチャージポンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、正電圧を出力するチャージポンプに関する。
【背景技術】
【０００２】
図１１は、正電圧を出力するチャージポンプの構成の一例を示す回路図である。図１１に示すチャージポンプ５は、電圧入力端子に与えられる入力電圧ＶＩＮを昇圧して、電圧出力端子から出力電圧ＶＰＰＨとして出力する。入力電圧ＶＩＮのレベルは、高電位電源電圧ＶＤＤのレベルと等しい。図１１に示すように、チャージポンプ５は、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造のトランジスタ。以下、単にトランジスタという。）により構成された整流素子Ａ１〜Ａ６と、Ｐチャネルトランジスタにより構成されたキャパシタ部Ｃ１〜Ｃ５と、縦続接続されたインバータ１０および２０とを有する。インバータ１０にクロック信号ＣＬＫが供給されることで、インバータ２０からクロック信号ＣＬＫと同相のクロック信号ＰＨ１が出力され、インバータ１０からクロック信号と逆相のクロック信号ＰＨ２が出力される。この例において、クロック信号ＣＬＫのＨレベルは高電位電源電圧ＶＤＤのレベルであり、Ｌレベルは低電位電源電圧ＶＳＳ（＝０Ｖ）のレベルである。
【０００３】
電圧入力端子と電圧出力端子の間には、Ｎチャネルトランジスタにより構成された整流素子Ａ１〜Ａ６が直列に介挿されている。各整流素子Ａ１〜Ａ６を構成するＮチャネルトランジスタのＰウェルは各々独立しており、各Ｎチャネルトランジスタのゲートおよびソースは各々のＰウェルに接続されている。そして、整流素子Ａ１を構成するＮチャネルトランジスタのソースおよびＰウェルは電圧入力端子に接続され、ドレインは整流素子Ａ２
を構成するＮチャネルトランジスタのソースおよびＰウェルに接続され、整流素子Ａ２を構成するＮチャネルトランジスタのドレインは、整流素子Ａ３を構成するＮチャネルトランジスタのソースおよびＰウェルに接続され、…という具合に、各整流素子Ａ１〜Ａ６は直列接続されている。そして、最終段の整流素子Ａ６を構成するＮチャネルトランジスタのドレインは電圧出力端子に接続されている。ここで、各整流素子Ａ１〜Ａ６を構成するＮチャネルトランジスタは、ゲートおよびソース間電圧が０Ｖであるため、ＯＦＦとなっており、Ｐウェルをアノード、ドレインをカソードとするダイオードとして機能する。
【０００４】
キャパシタ部Ｃ１〜Ｃ５を構成するＰチャネルトランジスタのＮウェルは各々独立しており、各々のソースおよびドレインは各々のＮウェルに接続されている。これらのＰチャネルトランジスタは、ソース、ドレインおよびＮウェルが同電位であるので、ＯＦＦとなり、ソース、ドレインおよびＮウェルを一方の電極、ゲートを他方の電極とするキャパシタとして機能する。ここで、キャパシタ部Ｃ１を構成するＰチャネルトランジスタのゲートは、整流素子Ａ１およびＡ２間のノードＳ１に接続され、同ＰチャネルトランジスタのＮウェルにはクロック信号ＰＨ１が与えられる。また、キャパシタ部Ｃ２を構成するＰチャネルトランジスタのゲートは、整流素子Ａ２およびＡ３間のノードＳ２に接続され、同ＰチャネルトランジスタのＮウェルにはクロック信号ＰＨ２が与えられる。また、キャパシタ部Ｃ３を構成するＰチャネルトランジスタのゲートは、整流素子Ａ３およびＡ４間のノードＳ３に接続され、同ＰチャネルトランジスタのＮウェルにはクロック信号ＰＨ１が与えられる。また、キャパシタ部Ｃ４を構成するＰチャネルトランジスタのゲートは、整流素子Ａ４およびＡ５間のノードＳ４に接続され、同ＰチャネルトランジスタのＮウェルにはクロック信号ＰＨ２が与えられる。また、キャパシタ部Ｃ５を構成するＰチャネルトランジスタのゲートは、整流素子Ａ５およびＡ６間のノードＳ５に接続され、同ＰチャネルトランジスタのＮウェルにはクロック信号ＰＨ１が与えられる。
【０００５】
チャージポンプ５では、クロック信号ＣＬＫがＨレベル、すなわちクロック信号ＰＨ１がＨレベル、クロック信号ＰＨ２がＬレベルとなることにより、整流素子Ａ２およびＡ４を介したキャパシタ部Ｃ２およびＣ４の充電が行われる。また、クロック信号ＣＬＫがＬレベル、すなわちクロック信号ＰＨ１がＬレベル、クロック信号ＰＨ２がＨレベルとなることにより、整流素子Ａ１、Ａ３およびＡ５を介したキャパシタ部Ｃ１、Ｃ３およびＣ５の充電が行われる。そして、クロック信号ＰＨ１およびＰＨ２のレベル反転が繰り返されると、それに応じて上記の２種類の充電が交互に繰り返される。その結果、ノードＳ１〜Ｓ５の電位が定常状態に落ち着く。具体的には、クロック信号ＰＨ１がＨレベルの場合は、ノードＳ１の電位がＶＤＤ−Ｖｆ、ノードＳ３の電位が（ＶＤＤ−Ｖｆ）×３、ノードＳ５の電位が（ＶＤＤ−Ｖｆ）×５となる。ここで、Ｖｆは整流素子Ａ１〜Ａ６を構成する各ＮチャネルトランジスタのドレインおよびＰウェル間の寄生ダイオードの順方向電圧である。また、クロック信号ＰＨ２がＨレベルの場合は、ノードＳ２の電位が（ＶＤＤ−Ｖｆ）×２、ノードＳ４の電位が（ＶＤＤ−Ｖｆ）×４となる。以上説明したチャージポンプ５は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４８５１９０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、高耐圧トランジスタでない通常のトランジスタの耐圧は、５．５Ｖ程度である。しかしながら、上述した図１１のチャージポンプ５において、ＶＤＤ＝３．３Ｖ、Ｖｆ＝０．７Ｖであると、クロック信号ＰＨ１がＨレベルの場合にキャパシタ部Ｃ５に掛かる電圧は、（ＶＤＤ−Ｖｆ）×５−ＶＤＤ＝９．７Ｖとなる。このため、キャパシタ部Ｃ５に通常のトランジスタを用いると、キャパシタ部Ｃ５を構成するトランジスタが破壊される可能性がある。このようなトランジスタの破壊を避けるために、キャパシタ部Ｃ５を構成するのに高耐圧トランジスタを使用することが考えられる。しかし、キャパシタ部Ｃ５を構成するのに高耐圧トランジスタを用いると、チャージポンプ５が高価格になる問題がある。
【０００８】
そこで、キャパシタ部Ｃ５を高耐圧トランジスタにより構成するのではなく、直列接続された２個のＰチャネルトランジスタからなる直列キャパシタ部を用いてチャージポンプを構成することが考えられている。図１２は、そのような直列キャパシタ部を用いたチャージポンプ６の構成を示す回路図である。図１２に示すように、チャージポンプ６では、図１１に示すキャパシタ部Ｃ１〜Ｃ５の代わりに、キャパシタ部Ｃ６およびＣ７を直列接続した直列キャパシタ部、キャパシタ部Ｃ８およびＣ９を直列接続した直列キャパシタ部、キャパシタ部Ｃ１０およびＣ１１を直列接続した直列キャパシタ部、キャパシタ部Ｃ１２およびＣ１３を直列接続したキャパシタ部、キャパシタ部Ｃ１４およびＣ１５を直列接続した直列キャパシタ部が用いられている。キャパシタ部Ｃ１４およびＣ１５が同一のサイズおよび形状のＰチャネルトランジスタにより構成されており、ＶＤＤ＝３．３Ｖ、Ｖｆ＝０．７Ｖであると、クロック信号ＰＨ１がＨレベルのときに、キャパシタ部Ｃ１４およびＣ１５の各々に掛かる電圧値は、理想的には９．７Ｖ／２＝４．８５Ｖである。従って、例えば、キャパシタ部Ｃ１４およびＣ１５を構成するＰチャネルトランジスタの耐圧が５．５Ｖであれば、クロック信号ＰＨ１がＨレベルの場合に、各Ｐチャネルトランジスタが破壊されることはない。
【０００９】
しかしながら、Ｐチャネルトランジスタにリーク電流や残留電荷が発生する状況では、直列接続された２個のＰチャネルトランジスタに均等に電圧が加わらない場合がある。例えばキャパシタ部Ｃ１５を構成するＰチャネルトランジスタに残留電荷が発生しており、キャパシタ部Ｃ１５の両端間に正の電圧が発生していると、キャパシタ部Ｃ１４およびＣ１５の充電時に、キャパシタ部Ｃ１５に掛かる電圧がキャパシタ部Ｃ１４に掛かる電圧よりも大きくなり、キャパシタ部Ｃ１５の充電電圧がそれを構成するＰチャネルトランジスタの耐圧を超えることがある。
【００１０】
図１３は、チャージポンプ６の動作をシミュレーションした結果を示すタイムチャートである。チャージポンプ６では、キャパシタ部Ｃ８、Ｃ１０、Ｃ１２およびＣ１４に残留電荷が発生している。図１３では、キャパシタ部Ｃ８〜Ｃ１５の各々の両端間に掛かる電圧のシミュレーション結果が示されている。例えば、キャパシタ部Ｃ８〜Ｃ１５を構成するＰチャネルトランジスタの耐圧が５．５Ｖであると、図１３に示すように、キャパシタ部Ｃ９、Ｃ１１、Ｃ１３およびＣ１５に掛かる電圧は各々のＰチャネルトランジスタの耐圧を超えることがないが、キャパシタ部Ｃ８、Ｃ１０、Ｃ１２およびＣ１４の充電電圧は各々のＰチャネルトランジスタの耐圧を超える。このため、キャパシタ部Ｃ８、Ｃ１０、Ｃ１２およびＣ１４のＰチャネルトランジスタが破壊される可能性がある。
【００１１】
この発明は、以上説明した事情に鑑みてなされたものであり、正電圧を出力するチャージポンプであって、高耐圧トランジスタを用いることなく、トランジスタの破壊を防止することが可能なチャージポンプを提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明は、出力端子の方向に電流が流れる複数の整流素子と、前記複数の整流素子の隣り合った整流素子間のノードに一端が接続され、第１および第２のクロック信号のいずれかが他端に与えられる複数のキャパシタ部であって、前記複数のキャパシタ部の少なくとも一部のキャパシタ部が複数のキャパシタを直列接続してなる直列キャパシタ部である複数のキャパシタ部と、前記複数の整流素子の隣り合った整流素子間のノードと、初期化用電源との接続を制御する第１の放電制御トランジスタと、前記直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する第２の放電制御トランジスタとを具備することを特徴とするチャージポンプを提供する。
【００１３】
この発明によれば、第１の放電制御トランジスタにより、複数の整流素子の隣り合った整流素子間のノードと初期化用電源とが接続され、第２の放電制御トランジスタにより、直列キャパシタ部の少なくとも１つにおける複数のキャパシタ間のノードと初期化用電源とが接続される。このため、直列キャパシタ部を構成する各キャパシタ部の充電電荷が０となる。従って、直列キャパシタ部を構成する一部のキャパシタ部の充電電圧が耐圧を超えて破壊されることを防止することができる。
【００１４】
好ましい態様において、チャージポンプは、前記電圧入力端子と、前記複数の整流素子のうち初段の整流素子の入力端子との接続を制御する入力制御トランジスタと、前記初段の整流素子の入力端子と前記初期化用電源との接続を制御する初期化トランジスタとを具備する。
【００１５】
この態様によれば、入力制御トランジスタと初期化トランジスタとにより、複数の整流素子のうち初段の整流素子の入力端子の電位を初期化用電源の電位に初期設定することができる。このため、電圧入力端子に供給される電圧を変更することなく、各直列キャパシタ部を構成する各キャパシタ部の充電電荷の初期化を行うことができる。
【００１６】
好ましい態様において、前記第１の放電制御トランジスタは、前記複数の整流素子の隣り合った整流素子間のノードのうち最も前記電圧出力端子に近い電圧出力側中間ノードと前記初期化用電源との接続を制御する放電制御トランジスタを含み、前記直列キャパシタ部は、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部を含み、前記第２の放電制御トランジスタは、前記電圧出力側中間ノードに一端が接続された直列キャパシタ部における複数のキャパシタ間のノードと、前記初期化用電源との接続を制御する放電制御トランジスタを含む。
【００１７】
複数の整流素子の隣り合った整流素子間のノードのうち最も電圧出力端子に近い電圧出力側中間ノードには、他の整流素子間の中間ノードよりも大きな電圧が印加される。この態様によれば、電圧出力側中間ノードに一端が接続された直列キャパシタ部に掛かる電圧を一定の値以下にすることができ、当該直列キャパシタ部が破壊される可能性をより低減することができる。
【００１８】
好ましい態様において、チャージポンプは、前記複数の整流素子の隣り合った整流素子間のノードと、前記第１の放電制御トランジスタとの間に介挿され、前記第１の放電制御トランジスタに掛かる電圧を制限する電圧制限トランジスタを具備する。
【００１９】
この態様によれば、電圧制限トランジスタにより第１の放電制御トランジスタに掛かる電圧を緩和することができ、第１の放電制御トランジスタが破壊されることを防止することができる。
【００２０】
好ましい態様において、チャージポンプは、前記第１および第２のクロック信号を生成する信号生成手段を有し、前記信号生成手段は、前記第１および第２のクロック信号を所定のレベルに固定して、前記第１および第２の放電制御トランジスタをＯＮとした後、前記第１および第２の放電制御トランジスタをＯＦＦとして、前記第１および第２のクロック信号のレベルを排他的かつ周期的に切り換える手段を具備する。
【００２１】
この態様によれば、信号生成手段により、第１および第２の放電制御トランジスタがＯＮとされた後にＯＦＦとされ、周期的かつ排他的な第１および第２のクロック信号が発生される。このため、直列キャパシタ部を構成する各キャパシタ部の充電電荷を初期化させた後、チャージポンプとして動作を開始させることができる。
【００２２】
好ましい態様において、信号生成手段は、前記第１および第２の放電制御トランジスタをＯＮとする期間、前記第１および第２のクロック信号を同一のレベルに維持する。
【００２３】
好ましい態様において、キャパシタは、ＭＯＳＦＥＴのゲートおよび基板間の寄生キャパシタにより構成されている。
【００２４】
好ましい態様において、チャージポンプは、第１および第２の放電制御トランジスタを所定の周期でＯＮさせる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施形態であるチャージポンプ１の構成を示す回路図である。
【図２】同チャージポンプ１の信号生成回路１００の構成を示す回路図である。
【図３】同信号生成回路１００の真理値表である。
【図４】同チャージポンプ１のＰチャネルトランジスタＣ１４およびＣ１５の基板構造を示す断面図である。
【図５】同チャージポンプ１の動作を示すタイムチャートである。
【図６】この発明の第２実施形態であるチャージポンプ２の構成を示す回路図である。
【図７】この発明の第３実施形態であるチャージポンプ３の構成を示す回路図である。
【図８】この発明の第４実施形態であるチャージポンプ４の構成を示す回路図である。
【図９】同チャージポンプ４の動作をシミュレーションした結果を示すタイムチャートである。
【図１０】変形例（３）を説明するための断面図である。
【図１１】従来のチャージポンプ５の構成を示す回路図である。
【図１２】従来のチャージポンプ６の構成を示す回路図である。
【図１３】同チャージポンプ６の動作をシミュレーションした結果を示すタイムチャートである。
【発明を実施するための形態】
【００２６】
以下、図面を参照し、この発明の実施形態について説明する。
【００２７】
＜第１実施形態＞
（Ａ：構成）
図１は、この発明の第１実施形態であるチャージポンプ１の構成を示す回路図である。本実施形態によるチャージポンプ１は、従来のチャージポンプ６（図１３参照）に第１の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５と、第２の放電制御トランジスタであるＮチャネルトランジスタＴ６〜Ｔ１０と、信号生成回路１００を付け加えた構成となっている。ＮチャネルトランジスタＴ１〜Ｔ１０と信号生成回路１００以外はチャージポンプ１とチャージポンプ６は同一である。従って、図１において、図１３に示されたものと同一の構成要素には同一の符号を付けて、その説明を省略する。以下ではＮチャネルトランジスタＴ１〜Ｔ１０と信号生成回路１００を中心に説明する。
【００２８】
図１に示すように、ＮチャネルトランジスタＴ１〜Ｔ１０のゲートには、放電指示信号ＤＩＳが与えられる。この例において、放電指示信号ＤＩＳのＨレベルは高電位電源電圧ＶＤＤのレベルであり、Ｌレベルは低電位電源電圧ＶＳＳのレベルである。第１の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５のドレインは、複数の整流素子Ａ１〜Ａ６の隣り合った整流素子間の各ノードＳ１〜Ｓ５に各々接続されており、ソースは低電位電源電圧ＶＳＳを供給する低電位電源に接続されている。本実施形態では、この電源電圧ＶＳＳの低電位電源が初期化用電源として用いられる。第２の放電制御トランジスタであるＮチャネルトランジスタＴ６〜Ｔ１０のドレインは、キャパシタ部Ｃ６およびＣ７からなる直列キャパシタ部のキャパシタ部間のノードＮ１、キャパシタ部Ｃ８およびＣ９からなる直列キャパシタ部のキャパシタ部間のノードＮ２、キャパシタ部Ｃ１０およびＣ１１からなる直列キャパシタ部のキャパシタ部間のノードＮ３、キャパシタ部Ｃ１２およびＣ１３からなる直列キャパシタ部のキャパシタ部間のノードＮ４、キャパシタ部Ｃ１４およびＣ１５からなる直列キャパシタ部のキャパシタ部間のノードＮ５に各々接続されており、ソースは初期化用電源（低電位電源電圧ＶＳＳ）に接続されている。
【００２９】
信号生成回路１００には、高電位電源電圧ＶＤＤおよび低電位電源電圧ＶＳＳが与えられ、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥＮからクロック信号ＰＨ１およびＰＨ２を生成する。この例において、クロック信号ＣＬＫ、ＰＨ１およびＰＨ２とクロックイネーブル信号ＣＬＫＥＮのＨレベルは高電位電源電圧ＶＤＤのレベルであり、Ｌレベルは低電位電源電圧ＶＳＳのレベルである。図２は、信号生成回路１００の構成を示す回路図である。図２に示すように、信号生成回路１００は、インバータ１０〜１７とＮＡＮＤ回路２０および２１とを有している。インバータ１０は、クロック信号ＣＬＫを反転して出力し、インバータ１１は、インバータ１０の出力信号を反転して出力する。ＮＡＮＤ回路２０は、クロックイネーブル信号ＣＬＫＥＮがＬレベルである場合はＨレベルを出力し、クロックイネーブル信号ＣＬＫＥＮがＨレベルである場合はインバータ１０の出力信号を反転して出力する。ＮＡＮＤ回路２１は、クロックイネーブル信号ＣＬＫＥＮがＬレベルである場合はＨレベルを出力し、クロックイネーブル信号ＣＬＫＥＮがＨレベルである場合はインバータ１１の出力信号を反転して出力する。ＮＡＮＤ回路２０の出力信号は、インバータ１５、１６および１７を介すことにより反転され、クロック信号ＰＨ２として出力される。ＮＡＮＤ回路２１の出力信号は、インバータ１２、１３および１４を介すことにより反転され、クロック信号ＰＨ１として出力される。
【００３０】
図３は、信号生成回路１００の真理値表である。図３において、論理値１はＨレベルに対応し、論理値０はＬレベルに対応している。図３に示すように、クロックイネーブル信号ＣＬＫＥＮがＬレベルであると、クロック信号ＣＬＫのレベルに拘わらず、クロック信号ＰＨ１およびＰＨ２はＬレベルとなる。また、クロックイネーブル信号ＣＬＫＥＮがＨレベルであると、クロック信号ＰＨ１はクロック信号ＣＬＫと同レベルとなり、クロック信号ＰＨ２はクロック信号ＣＬＫのレベルを反転したレベルとなる。
【００３１】
図４は、キャパシタ部Ｃ１４およびＣ１５の構造を示す断面図である。キャパシタ部Ｃ１４およびＣ１５を構成する各Ｐチャネルトランジスタは、Ｐ型基板に形成された各々別個のＮウェルに各々独立して設けられている。図４に示すように、キャパシタ部Ｃ１４を構成するＰチャネルトランジスタのゲートがノードＳ５に接続され、同ＰチャネルトランジスタのソースおよびドレインとＮウェルとがノードＮ５に接続されている。このＰチャネルトランジスタは、ソースおよびドレインとＮウェルとが同電位であるのでＯＦＦとなる。このＰチャネルトランジスタのゲートおよびＮウェル間の絶縁酸化膜は、ノードＳ５の電位とノードＮ５の電位との電位差に応じた電荷を蓄積するキャパシタとして機能する。
【００３２】
また、図４に示すように、キャパシタ部Ｃ１５を構成するＰチャネルトランジスタのゲートがノードＮ５に接続され、同ＰチャネルトランジスタのソースおよびドレインとＮウェルにクロック信号ＰＨ１が与えられる。このＰチャネルトランジスタは、ソースおよびドレインとＮウェルとが同電位であるのでＯＦＦとなる。このＰチャネルトランジスタのゲートおよびＮウェル間の絶縁酸化膜は、ノードＮ５の電位とクロック信号ＰＨ１の電位との電位差に応じた電荷を蓄積するキャパシタとして実現する。
以上が、チャージポンプ１の構成である。
【００３３】
（Ｂ：動作）
次に、チャージポンプ１の動作について説明する。図５は、チャージポンプ１の動作を示すタイムチャートである。図５に示すように、チャージポンプ１は、電源投入直後、図５に示す期間１、期間２、期間３および期間４の各動作を順次行う。期間１では、放電指示信号ＤＩＳがＨレベルとされ、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥＮがＬレベルとされる。このため、期間１ではクロック信号ＰＨ１およびＰＨ２はＬレベルである。また、期間１では、図５では図示を省略しているが、入力電圧ＶＩＮのレベルは低電位電源電圧ＶＳＳ＝０Ｖのレベルとされる。この期間１では、放電指示信号ＤＩＳがＨレベルであるので、第１の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５がＯＮ、第２の放電制御トランジスタであるＮチャネルトランジスタＴ６〜Ｔ１０がＯＮとなる。ＮチャネルトランジスタＴ１〜Ｔ１０がＯＮとなるため、ノードＳ１〜Ｓ５およびＮ１〜Ｎ５が初期化用電源である低電位電源のレベルＶＳＳ＝０Ｖとされる。その結果、キャパシタ部Ｃ６〜Ｃ１５の充電電荷が０となり、充電電圧が０Ｖとなる。
【００３４】
期間１から期間２に移行すると、クロック信号ＣＬＫとクロックイネーブル信号ＣＬＫＥＮはＬレベルのままであるが、放電指示信号ＤＩＳがＬレベルとなる。さらに、期間２では、図５では図示を省略しているが、入力電圧ＶＩＮのレベルが高電位電源電圧ＶＤＤのレベルとされる。この期間２は、入力電圧ＶＩＮのレベルを安定化させるために設けられている。
【００３５】
次に、期間２から期間３に移行すると、放電指示信号ＤＩＳとクロック信号ＣＬＫはＬレベルのままであるが、クロックイネーブル信号ＣＬＫＥＮがＨレベルとなる。このため、期間３ではクロック信号ＰＨ１はＬレベル、クロック信号ＰＨ２はＨレベルである。この期間３では、放電指示信号ＤＩＳがＬレベルであるので、第１の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５と第２の放電制御トランジスタであるＮチャネルトランジスタＴ６〜Ｔ１０がＯＦＦとなる。さらに、期間３では、クロック信号ＰＨ１がＬレベル、クロック信号ＰＨ２がＨレベルであるので、キャパシタ部Ｃ６、Ｃ７、Ｃ１０、Ｃ１１、Ｃ１４、Ｃ１５の充電が行われる。
【００３６】
期間３から期間４に移行すると、放電指示信号ＤＩＳはＬレベルのままであり、クロックイネーブル信号ＣＬＫＥＮはＨレベルのままであるが、クロック信号ＣＬＫは周波数５０ＭＨｚでＨレベルとＬレベルを交互に繰り返す。このため、期間４ではクロック信号ＰＨ１はクロック信号ＣＬＫと同レベルとなり、クロック信号ＰＨ２はクロック信号ＣＬＫと逆相のクロック信号となる。この結果、キャパシタ部Ｃ８、Ｃ９、Ｃ１２、Ｃ１３の充電と、キャパシタ部Ｃ６、Ｃ７、Ｃ１０、Ｃ１１、Ｃ１４、Ｃ１５の充電とが交互に繰り返され、正電圧ＶＰＰＨが電圧出力端子から出力される。
【００３７】
本実施形態では、チャージポンプ１の起動時にキャパシタ部Ｃ６〜Ｃ１５に残留電荷がある場合でも、期間１においてキャパシタ部Ｃ６〜Ｃ１５の充電電圧が０Ｖとされ、その後、チャージポンプ１の動作が開始される。従って、キャパシタ部Ｃ６〜Ｃ１５にリーク電流や残留電荷が発生する状況であっても、キャパシタ部Ｃ６〜Ｃ１５に高耐圧トランジスタを用いることなく、各キャパシタ部を構成するＰチャネルトランジスタの破壊を防止することが可能となる。
【００３８】
＜第２実施形態＞
図６は、この発明の第２実施形態であるチャージポンプ２の構成を示す回路図である。本実施形態によるチャージポンプ２は、第１実施形態のチャージポンプ１に対し、入力制御トランジスタであるＰチャネルトランジスタＴ１１と、初期化トランジスタであるＮチャネルトランジスタＴ１２を付け加えた構成となっている。入力制御トランジスタであるＰチャネルトランジスタＴ１１は、電圧入力端子と整流素子Ａ１における電圧入力端子側のノードとの接続を制御し、初期化用トランジスタであるＮチャネルトランジスタＴ１２は、整流素子Ａ１の電圧入力端子側のノードと初期化用電源である低電位電源（ＶＳＳ＝０Ｖ）との接続を制御する。
【００３９】
図６に示すように、入力制御トランジスタであるＰチャネルトランジスタＴ１１は、ゲートに放電指示信号ＤＩＳが供給され、ソースとＮウェルとは電圧入力端子に接続され、ドレインは整流素子Ａ１の電圧入力端子側のノードＶＩＮＯＵＴに接続されている。初期化トランジスタであるＮチャネルトランジスタＴ１２は、ゲートに放電指示信号ＤＩＳが供給され、ドレインはノードＶＩＮＯＵＴに接続され、ソースとＰウェルは初期化用電源である低電位電源（ＶＳＳ＝０Ｖ）に接続されている。
【００４０】
チャージポンプ２の動作は、チャージポンプ１の動作（図５参照）と入力電圧ＶＩＮ以外は同様である。チャージポンプ１では、期間１では入力電圧ＶＩＮ＝０Ｖとしていたが、チャージポンプ２では、その必要がない。詳述すると、チャージポンプ２は、期間１において、放電指示信号ＤＩＳがＨレベルであるので、ＰチャネルトランジスタＴ１１はＯＦＦ、ＮチャネルトランジスタＴ１２はＯＮとなる。このため、ノードＶＩＮＯＵＴの電位は初期化用電源（低電位電源電圧ＶＳＳ＝０Ｖ）と等しくなる。チャージポンプ２は、ＰチャネルトランジスタＴ１１およびＮチャネルトランジスタＴ１２があるため、期間１において、電圧入力端子に高電位電源電圧ＶＤＤのレベルの入力電圧ＶＩＮが供給されたままであってもノードＶＩＮＯＵＴの電位を０Ｖとすることができる。このため、第１実施形態に比べて、入力電圧ＶＩＮのレベルを変更する回路等をチャージポンプ外部に設ける必要がない。
【００４１】
＜第３実施形態＞
図７は、この発明の第３実施形態であるチャージポンプ３の構成を示す回路図である。本実施形態によるチャージポンプ３は、第２実施形態のチャージポンプ２からキャパシタ部Ｃ６と第２の放電制御トランジスタであるＮチャネルトランジスタＴ６を取り外した構成となっている。クロック信号ＰＨ１がＨレベルの場合は、ノードＳ１の電位がＶＤＤ−Ｖｆとなるので、キャパシタ部Ｃ７に掛かる電圧はキャパシタ部Ｃ７を構成するＰチャネルトランジスタの耐圧を超えることはない。このため、チャージポンプ３のように、チャージポンプ２からキャパシタ部Ｃ６と第２の放電制御トランジスタであるＮチャネルトランジスタＴ６を取り外してもキャパシタ部Ｃ７を構成するＰチャネルトランジスタが破壊されることはない。従って、本実施形態によれば、半導体基板におけるチャージポンプ３の所要面積を第２実施形態のチャージポンプ２の所要面積よりも小さくすることができる。
【００４２】
＜第４実施形態＞
図８は、この発明の第４実施形態であるチャージポンプ４の構成を示す回路図である。本実施形態によるチャージポンプ４は、第３実施形態のチャージポンプ３に電圧制限トランジスタであるＮチャネルトランジスタＴ１３〜Ｔ１７を付け加えた構成となっている。この電圧制限トランジスタであるＮチャネルトランジスタＴ１３〜Ｔ１７は、第２の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５に掛かる電圧を緩和する役割を果たす。ＮチャネルトランジスタＴ１３〜Ｔ１７は、ゲートに電圧制限信号ＶＰＰＬが供給され、ドレインがノードＳ１〜Ｓ５に各々接続され、ソースとＰウェルとが第２の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５のドレインに各々接続されている。この構成によれば、ＮチャネルトランジスタＴ１３〜Ｔ１７の各ソースの電位が電圧制限信号ＶＰＰＬのＨレベルの電位からＮチャネルトランジスタＴ１３〜Ｔ１７の各々の閾値電圧を引いた値以上になろうとすると、ＮチャネルトランジスタＴ１３〜Ｔ１７がＯＦＦする。このため、第２の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５のドレイン電圧は、電圧制限信号ＶＰＰＬからＮチャネルトランジスタＴ１３〜Ｔ１７の各々の閾値電圧を引いた値以下に制限される。従って、電圧制限信号ＶＰＰＬの電圧値をＮチャネルトランジスタＴ１〜Ｔ５の耐圧とＮチャネルトランジスタＴ１３〜Ｔ１７の各々の閾値電圧とを足した値よりも小さくすることで、ＮチャネルトランジスタＴ１〜Ｔ５の破壊を防止することができる。
【００４３】
図９は、チャージポンプ４の動作をシミュレーションした結果を示すタイムチャートである。図９では、キャパシタ部Ｃ７〜Ｃ１５の充電電圧のシミュレーション結果が示されている。例えば、キャパシタ部Ｃ７〜Ｃ１５を構成するＰチャネルトランジスタの耐圧が５．５Ｖであると、図９に示すように、キャパシタ部Ｃ７〜Ｃ１５の充電電圧はＰチャネルトランジスタの耐圧を超えることがなく、Ｐチャネルトランジスタの破壊が防止される。
【００４４】
以上のように、本実施形態によれば、上記第３実施形態と同様な効果が得られる。また、本実施形態によれば、上記第３実施形態の効果に加え、第２の放電制御トランジスタであるＮチャネルトランジスタＴ１〜Ｔ５の破壊を防止することができるという効果が得られる。
【００４５】
＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には、これ以外にも他の実施形態が考えられる。例えば次の通りである。
【００４６】
（１）上記各実施形態において示した各電圧の値は一例であり、これらの値に限られることはない。例えば、ＶＤＤ＝５Ｖ、Ｖｆ＝０．５Ｖであってもよい。
【００４７】
（２）上記各実施形態では、キャパシタ部Ｃ６〜Ｃ１５を構成するＰチャネルトランジスタの耐圧は５．５Ｖであったが、これに限られることはない。
【００４８】
（３）上記第１実施形態では、キャパシタ部Ｃ６〜Ｃ１５としてＰチャネルトランジスタを用いたが、Ｎチャネルトランジスタであってもよい。図１０は、この場合のキャパシタ部Ｃ１４およびＣ１５の構造を示す断面図である。Ｐ型基板に形成された各々別個のディープＮウェルにＰウェルが各々設けられ、この各Ｐウェルにキャパシタ部Ｃ１４およびＣ１５を構成する各Ｎチャネルトランジスタが各々設けられている。図１１に示すように、キャパシタ部Ｃ１４を構成するＮチャネルトランジスタのソースおよびドレインとＰウェルとディープＮウェルは、キャパシタ部Ｃ１５を構成するＮチャネルトランジスタのディープＮウェルとともにノードＳ５に接続され、キャパシタ部Ｃ１４を構成するＮチャネルトランジスタのゲートがノードＮ５に接続されている。このノードＮ５には、キャパシタ部Ｃ１５を構成するＮチャネルトランジスタのソース、ドレインおよびＰウェルが接続されている。そして、キャパシタ部Ｃ１５を構成するＮチャネルトランジスタのゲートにはクロック信号ＰＨ１が与えられる。ここで、キャパシタ部Ｃ１４およびＣ１５を構成する各Ｎチャネルトランジスタは、ソースおよびドレインとＰウェルとが同電位であるのでＯＦＦとなり、各々のゲートおよびＰウェル間の絶縁酸化膜がキャパシタとして機能する。この構成では、Ｐ型基板をノードＳ５、Ｎ５の電位よりも低い最低電位とする。このようにすることで、ノードＳ５、Ｎ５の電位が変動する状況においても、Ｐ型基板と２つのディープＮウェルとの間の各ＰＮ接合が順方向バイアスされるのを防ぎ、図１０に示す回路を直列接続された２個のキャパシタ部として動作させることができる。
【００４９】
（４）上記各実施形態において、第１および第２の放電制御トランジスタＴ１〜Ｔ１０がＯＦＦである期間、ノードＮ１〜Ｎ５から第２の放電制御トランジスタＴ６〜Ｔ１０を各々介して低電位電源にオフリーク電流が流れ、ノードＮ１〜Ｎ５の電位が次第に上昇する場合がある。このような電位上昇を放置すると、キャパシタ部Ｃ６、Ｃ８、Ｃ１０、Ｃ１２、Ｃ１４に掛かる電圧が耐圧を越え、これらのキャパシタ部を構成するトランジスタが破壊に至る可能性がある。そこで、上記各実施形態において、放電指示信号ＤＩＳを所定の周期でＨレベルとし、ＮチャネルトランジスタＴ１〜Ｔ１０を所定の周期でＯＮにしてもよい。これにより、キャパシタ部Ｃ６〜Ｃ１５の充電電荷を周期的に初期化し、キャパシタ部Ｃ６〜Ｃ１５を構成するトランジスタの破壊を防止することができる。
【００５０】
（５）上記第３および第４実施形態では、キャパシタ部Ｃ６と第２の放電制御トランジスタであるＮチャネルトランジスタＴ６を削除したが、これに加えて、キャパシタ部Ｃ８、Ｃ１０およびＣ１２や第２の放電制御トランジスタであるＮチャネルトランジスタＴ７〜Ｔ９を削除してもよい。これらに掛かる電圧は、キャパシタ部Ｃ１４およびＣ１５に掛かる電圧よりも低いためである。
【符号の説明】
【００５１】
１〜６……チャージポンプ、１０〜１７……インバータ、２０，２１……ＮＡＮＤ回路、１００……信号生成回路、Ａ１〜Ａ６……整流素子，Ｃ１〜Ｃ１５……キャパシタ部，Ｔ１〜Ｔ５……第１の放電制御トランジスタ、Ｔ６〜Ｔ１０……第２の放電制御トランジスタ、Ｔ１１……入力制御トランジスタ、Ｔ１２……初期化用トランジスタ、Ｔ１３〜Ｔ１７……電圧制限トランジスタ、Ｓ１〜Ｓ５，Ｎ１〜Ｎ５，ＶＩＮＯＵＴ……ノード。
【図１】
0006690250.tif 000002
【図２】
0006690250.tif 000003
【図３】
0006690250.tif 000004
【図４】
0006690250.tif 000005
【図５】
0006690250.tif 000006
【図６】
0006690250.tif 000007
【図７】
0006690250.tif 000008
【図８】
0006690250.tif 000009
【図９】
0006690250.tif 000010
【図１０】
0006690250.tif 000011
【図１１】
0006690250.tif 000012
【図１２】
0006690250.tif 000013
【図１３】
0006690250.tif 000014