(57)【特許請求の範囲】
【請求項１】
複数の回路ユニットが並列に配置された半導体装置であって、
前記複数の回路ユニットの各々は、
アナログ信号である第１信号を伝送する第１信号線と、
第２信号を送信する送信部と、
前記第２信号を受信する受信部と、
前記送信部から前記受信部へ前記第２信号を伝送する第２信号線と、
を備え、
前記第１信号線と前記第２信号線と間の距離は、前記複数の回路ユニットが配置されたピッチよりも小さく、
前記送信部に含まれる送信回路が、前記送信回路への入力信号に基づいて前記第２信号を出力し、
前記入力信号は信号レベルが第１信号レベルから第２信号レベルへ変化する信号であり、前記第２信号は前記入力信号の前記変化に対応したパルスを有するパルス信号であり、
前記パルスのパルス幅は前記入力信号の前記変化の後の前記第２信号レベルの持続時間よりも短いことを特徴とする半導体装置。
【請求項２】
複数の回路ユニットが並列に配置された半導体装置であって、
前記複数の回路ユニットの各々は、
アナログ信号である第１信号を伝送する第１信号線と、
第２信号を送信する送信部と、
前記第２信号を受信する受信部と、
前記送信部から前記受信部へ前記第２信号を伝送する第２信号線と、
を備え、
前記第１信号線と前記第２信号線と間の距離は、前記複数の回路ユニットが配置されたピッチよりも小さく、
前記受信部に含まれる受信回路が、前記第２信号に基づいて第３信号を出力し、
前記第２信号はパルスを有するパルス信号であり、前記第３信号は前記パルスに対応して信号レベルが第１信号レベルから第２信号レベルへ変化する信号であり、
前記パルスのパルス幅は前記第３信号の前記変化の後の前記第２信号レベルの持続時間よりも短いことを特徴とする半導体装置。
【請求項３】
前記送信部に含まれる送信回路が、前記送信回路への入力信号に基づいて前記第２信号を出力し、
前記入力信号は信号レベルが第３信号レベルから第４信号レベルへ変化する信号であり、前記第２信号は前記入力信号の前記変化に対応したパルスを有するパルス信号であり、
前記パルスのパルス幅は前記入力信号の前記変化の後の前記第４信号レベルの持続時間よりも短い、請求項２に記載の半導体装置。
【請求項４】
前記受信回路はラッチ回路である、請求項２または３に記載の半導体装置。
【請求項５】
前記第３信号を出力する前記受信回路を第１受信回路とし、前記第１受信回路を含む前記受信部を第１受信部として、
前記複数の回路ユニットの各々は、
前記第２信号線を介して前記第２信号を受信する第２受信部を備え、
前記第２受信部は、前記第２信号に基づいて第４信号を出力する第２受信回路を含み、
前記第４信号は前記パルスに対応して信号レベルが或る信号レベルから別の信号レベルへ変化する信号であり、
前記パルスのパルス幅は前記第４信号の前記変化の後の前記別の信号レベルの持続時間よりも短い、請求項２乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２信号線は前記第２受信部に重なって配されている、請求項５に記載の半導体装置。
【請求項７】
複数の回路ユニットが並列に配置された半導体装置であって、
前記複数の回路ユニットの各々は、
第１信号を伝送する第１信号線と、
第１回路を含み、第２信号を送信する送信部と、
第２回路を含み、前記第２信号を受信する受信部と、
前記送信部から前記受信部へ前記第２信号を伝送する第２信号線と、
を備え、
前記第１信号はアナログ信号であり、前記第２信号はデジタル信号であり、
前記第１信号線と前記第２信号線と間の距離は、前記複数の回路ユニットが配置されたピッチよりも小さく、
前記受信部は前記第２信号が入力され第３信号を出力するラッチ回路を含むことを特徴とする半導体装置。
【請求項８】
前記第２信号線の配線長は、前記第３信号を伝送する第３信号線の配線長よりも大きい、請求項２乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１信号線は前記受信部に重なって配されている、請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１信号線の配線長および前記第２信号線の配線長は前記ピッチよりも大きい、請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記複数の回路ユニットの各々は、
前記第１信号が入力され、前記第１信号に応じた信号を出力する処理部を備える、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記複数の回路ユニットの各々は、
前記第１信号が入力され、前記第１信号に応じた信号を出力する処理部を備え、前記送信部は、前記処理部から出力された信号に基づき、前記入力信号を生成する回路を含む、請求項１に記載の半導体装置。
【請求項１３】
前記受信部は、前記第３信号に基づいてスイッチを制御する制御回路を含む、請求項２乃至８のいずれか１項に記載の半導体装置。
【請求項１４】
前記複数の回路ユニットの各々は増幅器を含み、
前記受信部は前記増幅器のゲインを制御する回路を含む、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１５】
前記複数の回路ユニットの各々は増幅器を含み、
前記受信部は前記増幅器のゲインを制御する回路を含み、
前記送信部は前記増幅器の出力に基づき前記入力信号を生成する回路を含む、請求項１、３または１２に記載の半導体装置。
【請求項１６】
前記複数の回路ユニットの各々は比較器を含み、
前記受信部は前記比較器に入力される参照信号を選択する回路を含む、請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１７】
前記複数の回路ユニットの各々は比較器を含み、
前記受信部は前記比較器に入力される参照信号を選択する回路を含み、
前記送信部は前記比較器の出力に基づき前記入力信号を生成する回路を含む、請求項１、３または１２に記載の半導体装置。
【請求項１８】
複数の画素回路が配列された画素部を備え、
前記第１信号は前記画素部から出力された画素信号に基づく、請求項１乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１信号に基づくデジタル信号を生成する、請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
請求項１乃至１９のいずれか１項に記載の半導体装置と、
前記半導体装置から出力された信号を処理する信号処理装置と、を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、等価な回路ユニットを並べた並列回路が用いられる。特許文献１、２には、並列回路としての増幅部や比較部が記載されている。並列回路を小さくしたり、回路ユニットの数を増やしたりするためには、並列回路において回路ユニットのピッチや幅を小さくする必要がある。なお、回路ユニットの幅は回路ユニットのピッチ以下であるため、回路ユニットのピッチを小さくすれば回路ユニットの幅も小さくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３１１４６号公報
【特許文献２】特開２０１３−１７９５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
並列回路において回路ユニットのピッチを小さくすると、回路ユニットの幅が小さくなり、回路ユニット内の信号線の間隔や回路ユニット間の信号線の間隔も小さくなる。そのため、信号線間でクロストークが生じやすくなる。
【０００５】
信号線間のクロストークは、一方の信号線の信号レベルが変化すると、その近傍の信号線の信号レベルに、信号線間のカップリング容量と信号線の信号レベル変化量に応じたオフセットが発生する現象である。カップリング容量が大きいほどクロストークが大きくなり、信号線の間隔が小さいほどカップリング容量は大きくなる。つまり、信号線の間隔が小さくなると、クロストークが大きくなる。
【０００６】
回路ユニット内にアナログ信号を伝送する信号線が存在し、この信号線に対して他の信号線に起因するクロストークが生じると、このアナログ信号が劣化するという問題が生じる。他の信号線とは、アナログ信号を伝送する信号線と同一の回路ユニット内の信号線でありうるし、隣接する回路ユニット内の信号線でありうる。
【０００７】
そこで本発明は、アナログ信号の劣化を低減した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための手段は、複数の回路ユニットが並列に配置された半導体装置であって、前記複数の回路ユニットの各々は、アナログ信号である第１信号を伝送する第１信号線と、第２信号を送信する送信部と、前記第２信号を受信する受信部と、前記送信部から前記受信部へ前記第２信号を伝送する第２信号線と、を備え、前記第１信号線と前記第２信号線と間の距離は、前記複数の回路ユニットが配置されたピッチよりも小さく、前記送信部に含まれる送信回路が、前記送信回路への入力信号に基づいて前記第２信号を出力し、前記入力信号は信号レベルが変化する信号であり、前記第２信号は前記入力信号の変化に対応したパルスを有するパルス信号であり、前記パルスのパルス幅は前記入力信号の信号レベルが変化した後の信号レベルの持続時間よりも短いことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、アナログ信号の劣化を低減した半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置の実施形態を説明する模式図である。
【図２】半導体装置の実施形態を説明する模式図である。
【図３】半導体装置の実施形態を説明する模式図である。
【図４】半導体装置の実施例１を説明する模式図である。
【図５】半導体装置の実施例２を説明する模式図である。
【図６】半導体装置の実施例２を説明する模式図である。
【図７】半導体装置の実施例３を説明する模式図である。
【図８】半導体装置の実施例３を説明する模式図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１２】
図１（ａ）は半導体装置１００を含む電子機器１０００の平面模式図である。半導体装置１００は実質的に等価な複数の回路ユニット２１、２２、２３が並列に配置された並列回路部２を有する。並列回路部２は、前段回路部１から信号が入力され、後段回路部３へ信号を出力する。図１（ａ）には、複数の回路ユニット２１、２２、２３が配列されたピッチＰおよび回路ユニット２１、２２、２３の各々の幅Ｗを示している。幅ＷはピッチＰと同じかピッチＰよりも小さい（Ｗ≦Ｐ）。電子機器１０００は半導体装置１００からの出力信号に基づいて動作する外部装置４を含む。半導体装置１００からの出力信号はアナログ信号であってもよし、デジタル信号であってもよい。外部装置４は信号処理装置であってもよいし、記憶装置であってもよいし、表示装置であってもよい。電子機器１０００は例えば情報端末やカメラ、音楽プレーヤーなどである。
【００１３】
図１（ｂ）は、半導体装置１００の並列回路部２の断面模式図である。素子分離部ＳＴＩを有する基板ＳＵＢは、Ｎ型ＭＯＳトランジスタＮＴとＰ型ＭＯＳトランジスタＰＴを有する。Ｎ型ＭＯＳトランジスタＮＴとＰ型ＭＯＳトランジスタＰＴのソース・ドレインはシリサイド領域を含みうる。Ｎ型ＭＯＳトランジスタＮＴとＰ型ＭＯＳトランジスタＰＴのゲートは純粋な酸化シリコン膜よりも誘電率の高いゲート絶縁膜を含みうる。ゲート絶縁膜の物理膜厚は５ｎｍ以下でありうる。Ｎ型ＭＯＳトランジスタＮＴとＰ型ＭＯＳトランジスタＰＴとでＣＭＯＳ回路を構成することができる。基板ＳＵＢの上には、コンタクトプラグＰＬＧを介して複数の配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４が設けられている。配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４はダマシン構造を有するＣｕ配線であり、周囲には層間絶縁層ＩＭと拡散防止層（不図示）が設けられている。各回路はＮ型ＭＯＳトランジスタＮＴ、Ｐ型ＭＯＳトランジスタＰＴで構成される。各信号線はコンタクトプラグＰＬＧ、配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４の少なくともいずれかによって構成されうる。
【００１４】
図２（ａ）〜（ｃ）は並列回路に含まれる回路ユニット２０の模式図を示している。図２に回路ユニット２０として示した構造は、図１で示した複数の回路ユニット２１、２２、２３の各々に共通する。回路ユニット２０は、信号線３１と、信号線３２と、送信部４０と、受信部５０と、を備える。信号線３１はアナログ信号Ａ１またはアナログ信号Ａ２を伝送する。送信部４０はパルス信号ＰＬＳを送信する。受信部５０はパルス信号ＰＬＳを受信する。信号線３２は送信部４０から受信部５０へパルス信号ＰＬＳを伝送する。送信部４０は出力回路４１または出力回路４３を含みうる。出力回路４１はパルス信号ＰＬＳが含む情報の元となる信号を出力する。受信部５０は入力回路５２または入力回路５３を含みうる。入力回路５２はパルス信号ＰＬＳが含む情報に応じた信号が入力される。パルス信号ＰＬＳは出力回路４１の動作と入力回路５２の動作を対応づける信号である。ただし、出力回路４１または出力回路４３および入力回路５２または入力回路５３を回路ユニット２０の外に配置することもできる。
【００１５】
回路ユニット２０の各々は、入力端子に信号線３１が接続された処理部６０を備えることができる。処理部６０は信号線３１によって伝送されたアナログ信号Ａ１に所定の処理を行うことができる。所定の処理としては、増幅や比較、加算や微積分などの演算である。
【００１６】
信号線３１と信号線３２と間の距離Ｄは、複数の回路ユニット２０が配置されたピッチＰよりも小さい（Ｄ＜Ｐ）。距離Ｄは幅Ｗよりも小さく（Ｄ＜Ｗ）、幅ＷはピッチＰと同じかピッチＰよりも小さい（Ｗ≦Ｐ）からである。このように距離Ｄが並列回路部２の全体に比べて十分に小さいため、信号線３１と信号線３２と間にはアナログ信号Ａ１の伝送に影響を及ぼしうるカップリング容量Ｃｐｌが形成されている。
【００１７】
図２（ａ）〜（ｄ）には、信号線３１の配線長Ｌ１と、信号線３２の配線長Ｌ２を示している。本例では、配線長Ｌ１がピッチＰおよび幅Ｗより大きい（Ｌ１＞Ｐ≧Ｗ）。また、配線長Ｌ２がピッチＰおよび幅Ｗより大きい（Ｌ２＞Ｐ≧Ｗ）。そのため、信号線３１、３２は配線長がピッチＰおよび幅Ｗより小さい他の信号線に比べてカップリング容量による信号への影響が顕著である。配線長Ｌ１が配線長Ｌ２よりも大きい場合（Ｌ１＞Ｌ２）には、逆の場合（Ｌ１＜Ｌ２）に比べて、カップリング容量による影響は、信号線３２よりも信号線３１の方が大きくなる可能性が高くなる。
【００１８】
また、信号線３１および信号線３２は、その少なくとも一部が、回路ユニット２０が並ぶ方向に交差する方向（本例では直交する方向）に沿って延在している。そのため、信号線３１は交差する方向に沿って信号線３２と並行して配置されていると言える。このように信号線３１が信号線３２と並行して配置されていると、カップリング容量Ｃｐｌは顕著になり易い。
【００１９】
図２（ａ）に示す第１の実施形態では、送信部４０は、出力回路４１からの入力信号であるステップ信号ＳＴＰ１に基づいてパルス信号ＰＬＳを出力する送信回路４２を含む。出力回路４１は所定の動作の結果としてステップ信号ＳＴＰ１を出力する。入力回路５３はパルス信号ＰＬＳが入力されることでパルス信号ＰＬＳに基づいて所定の動作を行うことができる。
【００２０】
図２（ｂ）に示す第２の実施形態では、受信部５０は、パルス信号ＰＬＳに基づいて入力回路５２へ出力信号としてステップ信号ＳＴＰ２を出力する受信回路５１を含む。出力回路４３は所定の動作の結果としてパルス信号ＰＬＳを出力する。入力回路５２はステップ信号ＳＴＰ２が入力されることでステップ信号ＳＴＰ２に基づいて所定の動作を行うことができる。
【００２１】
図２（ｃ）に示す第３の実施形態では、送信部４０は上述の出力回路４１および送信回路４２を含み、かつ、受信部５０は上述の受信回路５１および入力回路５２を含む。
【００２２】
図２（ｄ）に示す比較形態では、送信部４０は出力回路４１を含み、かつ、受信部５０は上述の入力回路５２を含む。なお、この比較形態では、出力回路４１はステップ信号ＳＴＰ１の代わりにステップ信号ＳＴＰ０を出力し、入力回路５２はステップ信号ＳＴＰ２の代わりにステップ信号ＳＴＰ０が入力される。信号線３１はステップ信号ＳＴＰ０を伝送する。
【００２３】
図３にはアナログ信号Ａ１、ステップ信号ＳＴＰ０、ＳＴＰ１、ＳＴＰ２およびパルス信号ＰＬＳの波形およびそのタイミングを示している。アナログ信号Ａ１はその波高値がアナログ情報を示す信号である。ステップ信号ＳＴＰ０、ＳＴＰ１、ＳＴＰ２はステップの前後で信号レベルが変化する信号である。ステップとは波形の立ち上りおよび立ち下りを総称したものである。波形の立ち上りでは信号レベルは第１レベルＶＬから第２レベルＶＨへ変化し、波形の立ち下りでは信号レベルは第２レベルＶＨから第１レベルＶＬへ変化する。なお、ステップ信号ＳＴＰ０、ＳＴＰ１、ＳＴＰ２毎の信号レベルは互いに同じであってもよいし、異なっていてもよい。パルス信号ＰＬＳのパルスの立ち上りはステップ信号ＳＴＰ１、ＳＴＰ２のステップの立ち上がりのタイミングに対応している。本例では、パルスはステップ信号ＳＴＰ１、ＳＴＰ２の立ち上がりのステップＳをトリガとして対応している。ステップ信号ＳＴＰ１、ＳＴＰ２において、パルス信号ＰＬＳが対応するステップＳ（立ち上がり）の後の信号レベルである第２レベルＶＨに着目する。図２では、第２レベルＶＨの持続時間ＴＤを示している。本例では、ステップ信号ＳＴＰ０、ＳＴＰ１、ＳＴＰ２は回路ユニット２０の動作周期ＴＦよりも短い持続時間ＴＤ（ＴＤ＜ＴＦ）を有するパルス信号である。そのため、持続時間ＴＤはステップ信号ＳＴＰ０、ＳＴＰ１、ＳＴＰ２のパルス幅と言い換えることもできる。持続時間ＴＤは回路ユニット２０の動作周期ＴＦ以上であってもよい（ＴＤ≧ＴＦ）。パルス信号ＰＬＳはパルス幅ＴＷのパルスＰを有する。パルス幅ＴＷは持続時間ＴＤよりも短い（ＴＷ＜ＴＤ）。本例ではパルス幅ＴＷは動作周期ＴＦよりも短い（ＴＷ＜ＴＦ）。なお、パルス幅ＴＷの始点と終点となる時刻は、立ち上がりと立ち下りにおいて波高値がパルス高の５０％となる時点で定義される。また、以下の説明においては、抵抗や容量等によって信号の変化に遅延があったとしても、２つの事象が互いに同期して変化する限りは、それらの変化が生じる時刻は同時とみなすことができる。
【００２４】
上述したように、送信回路４２はステップ信号ＳＴＰ１が入力されパルス信号ＰＬＳを出力する。そのため、送信回路４２は、長い持続時間ＴＤ（パルス幅ＴＤ）を有するステップ信号ＳＴＰ１（パルス信号）を短いパルス幅ＴＷを有するパルス信号ＰＬＳに変換する変換回路として機能する。また、受信回路５１はパルス信号ＰＬＳが入力されステップ信号ＳＴＰ２を出力する。そのため、受信回路５１は、短いパルス幅ＴＷを有するパルス信号ＰＬＳを長い持続時間ＴＤ（パルス幅ＴＤ）を有するステップ信号ＳＴＰ２（パルス信号）に変換する変換回路として機能する。このような変換を行う回路は様々な電子回路で実現可能であるが、例えば送信回路４２は単安定マルチバイブーレーター回路、特にワンショットパルス回路を用いて構成することができる。例えば受信回路５１は双安定マルチバイブーレーター回路、特にラッチ回路を用いて構成することができる。ラッチ回路は入力の情報を保持して出力できるため、出力信号のパルス幅を入力のパルス幅よりも長くすることができる。受信部５０の入力回路５２、５３は、例えば、ステップ信号ＳＴＰ０、ＳＴＰ２に基づいてスイッチを制御する制御回路である。スイッチは一定の期間はＯＮあるいはＯＦＦを持続する必要がある。そのためには、スイッチのＯＮとＯＦＦを制御するための信号は長い持続時間ＴＤ（パルス幅ＴＤ）を有するステップ信号である必要がある。
【００２５】
図２（ａ）〜（ｃ）には、出力回路４１と送信回路４２とを接続する信号線３３と、受信回路５１と入力回路５２とを接続する信号線３４とを示している。回路ユニット２０は、信号線３３および／または信号線３４を含みうる。また、図２（ａ）〜（ｃ）には、信号線３３の配線長Ｌ３と信号線３４の配線長Ｌ４を示している。配線長Ｌ３が配線長Ｌ２よりも小さければ（Ｌ３＜Ｌ２）、信号線３３と信号線３１との間のカップリング容量を、信号線３１と信号線３２との間のカップリング容量Ｃｐよりも小さくすることができる。配線長Ｌ４が配線長Ｌ２よりも小さければ（Ｌ４＜Ｌ２）、信号線３３と信号線３１との間のカップリング容量を、信号線３１と信号線３２との間のカップリング容量Ｃｐよりも小さくすることができる。よって、配線長Ｌ２が配線長Ｌ３、Ｌ４よりも大きい場合（Ｌ３＜Ｌ２、Ｌ４＜Ｌ２）には、逆の場合（Ｌ３＞Ｌ２、Ｌ４＞Ｌ２）に比べて、信号線３１へのカップリング容量による影響は、信号線３３、３４よりも信号線３２の方が大きくなる可能性が高くなる。
【００２６】
図３には、第１〜３実施形態におけるアナログ信号Ａ１の波形と、比較形態におけるアナログ信号Ａ２の波形を示している。なお、図３にけるアナログ信号Ａ１、Ａ２の波形において点線で示した部分は、クロストークの影響がないと仮定した場合のアナログ信号Ａ１、Ａ２の波形である。アナログ信号Ａ１ではパルス幅ＴＷに応じた期間、カップリング容量Ｃｐｌによるクロストークの影響を受けて、信号レベルが、クロストークが無い場合の信号レベルＶｓから信号レベルＶｃｔへ低下している。また、アナログ信号Ａ２では持続時間ＴＤに応じた期間、カップリング容量Ｃｐｌによるクロストークの影響を受けて、信号レベルが、クロストークが生じる前の信号レベルＶｓから信号レベルＶｃｔへ上昇している。しかし、クロストークが生じない、あるいはクロストークの影響が低減された信号を得ることができる期間はアナログ信号Ａ２よりもアナログ信号Ａ１の方が長くなる。それは、パルス幅ＴＷが持続時間ＴＤよりも短いため、信号レベルの上昇によるクロストークの影響を、信号レベルの低下によるクロストークの影響を打ち消し終えた後の時間が長くなるからである。そのため、カップリング容量Ｃｐｌによるアナログ信号Ａ１へのクロストークの影響による誤差が生じる期間が短くなる。その結果、処理部６０からは正確かつ安定した信号を長期間にわたって出力できる。処理部６０から正確かつ安定した信号を長期間にわたって出力すると、後段回路部３における信号処理の精度を高める上で有利となる。なお、図３における期間Ｃ１にはパルスＰが出力されるためパルスＰに基づくクロストークがアナログ信号Ａ１，Ａ２に生じるが、期間Ｃ２にはパルスＰが出力されないためクロストークは生じない。
【００２７】
特に後段回路部３でＡＤ変換のようなカウント動作を伴う場合には、正確かつ安定した信号を長期間にわたって出力することで、ＡＤ変換の精度を高めることができる。そのため、アナログ信号をＡＤ変換して半導体装置１００から出力されるデジタル信号の精度を高めることができる。
【００２８】
以上説明したように、アナログ信号を伝送する信号線３１にカップリングする信号線３２のパルス幅を小さくすることで、アナログ信号の劣化を低減した半導体装置を提供することができる。特に信号線３１と信号線３２との間のカップリング容量Ｃｐｌが大きくなるような構成を有する場合には顕著な効果を奏することができる。
【００２９】
なお、上述したクロストークは回路ユニット２０内の信号線間だけでなく、隣接した回路ユニット間の信号線間でも生じ得る。そのため、並列回路ではクロストークは複数の回路ユニット間で重畳され、アナログ信号の処理精度が低下しやすい。そのため、並列回路でクロストークを低減することは信号処理の精度を高める上で有効である。
【実施例１】
【００３０】
図４は、ＣＭＯＳイメージセンサなどの光電変換装置としての半導体装置１００の構成例を示す図である。図４に示すように、半導体装置１００は画素部１０、増幅部２００、および比較部６００を有する。さらに半導体装置１００は、メモリ部８００、垂直走査部１２、水平走査部１３、信号処理部１４、制御部１５、参照信号源１７を有する。制御部１５は半導体装置１００の動作を制御する。
【００３１】
画素部１０は、行列上に画素アレイとして配列された複数の画素回路１６を含む。画素部１０のうちの同じ列に設けられた複数の画素回路１６は、それぞれの出力ノードから列信号線に画素信号ＳＰ１、ＳＰ２、ＳＰＮ、ＳＰ９を出力する。
【００３２】
増幅部２００は複数の増幅ユニット２０１、２０２、２０Ｎ、２０９を含む。増幅ユニット２０１、２０２、２０Ｎ、２０９は、対応する信号線ＳＰ１、ＳＰ２、ＳＰＮ、ＳＰ９から与えられた信号を増幅する。
【００３３】
比較部６００は複数の比較ユニット６０１、６０２、６０Ｎ、６０９を含む。比較ユニット６０１、６０２、６０Ｎ、６０９は、対応する増幅ユニット２０１、２０２、２０Ｎ、２０９の出力と、参照信号源１７から与えられる参照信号と比較した結果を出力する。
【００３４】
メモリ部８００は、複数の列メモリ８０１、８０２、８０Ｎ、８０９を含む。列メモリ８０１、８０２、８０Ｎ、８０９は、対応する比較ユニット６０１、６０２、６０Ｎ、６０９の出力を受けて、不図示のカウンタ回路から出力されるカウント信号を保持する。
【００３５】
水平走査部１３は列メモリ８０１、８０２、８０Ｎ、８０９のうちの任意の列メモリを選択すると、選択された列メモリに保持された信号を信号処理部１４に出力する。
【００３６】
各列に着目すると、同一列に設けられた画素回路１６から増幅ユニットを通じて出力する信号に対して、ＡＤ変換する機能を有している。
【００３７】
上述した実施形態の回路ユニット２０の構成を増幅ユニット２０１、２０２、２０Ｎ、２０９あるいは比較ユニット６０１、６０２、６０Ｎ、６０９、あるいは、列メモリ８０１、８０２、８０Ｎ、８０９に適用することができる。
【実施例２】
【００３８】
図５（ａ）に、実施例２に関わる半導体装置の構成を示す。実施例２は、実施例１の増幅部２００において、上述した実施形態を適用した例である。本実施例２は、増幅部２００の増幅ユニット２０Ｎに適用した例を示すが、増幅ユニット２０１、２０２、２０９にも同様に適用できる。
【００３９】
増幅ユニット２０Ｎは、ラッチ回路２１１、２１２、２１３、判定回路２２、増幅器２３、制御回路２４１、２４２、２４３、送信回路２５を有する。判定回路２２は図２における出力回路４１に対応し、送信回路２５は図２における送信回路４２に対応する。増幅ユニット２０Ｎは図２における送信部として、判定回路２２と送信回路２５とを含む。ラッチ回路２１１、２１２、２１３は図２における受信回路５１に対応し、制御回路２４１、２４２、２４３は図２における入力回路５２に対応する。増幅ユニット２０Ｎは図２における受信部を複数有している。すなわち、増幅ユニット２０１は、ラッチ回路２１１と制御回路２４１を含む第１受信部と、ラッチ回路２１２と制御回路２４２を含む第２受信部と、ラッチ回路２１３と制御回路２４３を含む第３受信部と、を含む。増幅ユニット２０１は、増幅器２３と容量Ｃｆ０、Ｃｆ１、Ｃｆ２、Ｃｆ３とを含む増幅回路を有する。増幅回路は図２における処理部６０に対応する。そして、増幅ユニット２０１は図２における信号線３１に対応する信号線３１０と、図２における信号線３２に対応する信号線３２０を含む。
【００４０】
画素回路１６からは信号線３００を介して画素信号ＳＰが入力される。容量Ｃｉを介して信号線３００に接続された信号線３１０は画素信号ＳＰに基づくアナログ信号ＳＡを伝送する。増幅器２３の入力端子には、信号線３１０によって伝送されたアナログ信号ＳＡが入力される。
【００４１】
増幅器２３の入出力端子間には、容量Ｃｆ０が接続されフィードバックがかけられている。さらに増幅器２３の入出力端子間には、制御回路２４１、２４２、２４３によって選択された容量Ｃｆ１、Ｃｆ２、Ｃｆ３を接続できる構成となっている。容量Ｃｆ１、Ｃｆ２、Ｃｆ３の接続と非接続の選択は、制御回路２４１、２４２、２４３が容量Ｃｆ１、Ｃｆ２、Ｃｆ３に接続されたスイッチを制御することで成される。
【００４２】
制御回路２４１、２４２、２４３によって容量Ｃｆ１、Ｃｆ２、Ｃｆ３が増幅器２３の出力端子と非接続にされたとき、増幅器２３のフィードバック容量として容量Ｃｆ０のみが接続される。そのため、増幅ユニット２０ＮのゲインＡはＣｉ／Ｃｆ０となる。従って、信号線３００から入力された画素信号ＳＰをゲインＡで反転増幅して、信号線３５０に増幅信号ＡＭＰを出力することができる。
【００４３】
一方、制御回路２４１、２４２、２４３によって容量Ｃｆ１、Ｃｆ２、Ｃｆ３のいずれかが増幅器２３のフィードバック容量として追加されると、増幅器２３のゲインは容量Ｃｆ１、Ｃｆ２、Ｃｆ３に応じたゲインＢとなる。例えば、容量Ｃｆ１と容量Ｃｆ２が接続された場合、ゲインＢはＣｉ／（Ｃｆ０＋Ｃｆ１＋Ｃｆ２）となる。従って、信号線３００から入力された画素信号ＳＰをゲインＢで反転増幅して、信号線３５０に増幅信号ＡＭＰを出力することができる。
【００４４】
制御回路２４１、２４２、２４３の制御の仕方を説明する。増幅器２３の出力端子には判定回路２２が接続されている。判定回路２２は例えば比較器（不図示）を有しており、閾値レベルＶｔが判定回路２２に入力される。判定回路２２は増幅信号ＡＭＰと閾値レベルＶｔとを比較する。比較の結果として、増幅信号ＡＭＰの信号レベルが閾値Ｖｔ以上であるか、閾値Ｖｔ未満であるかを判定する判定信号ＪＤＧ１を出力する。送信回路２５は判定信号ＪＤＧ１を変換してパルス信号ＰＬＳ１を信号線３２０に出力する。パルス信号ＰＬＳ１は信号線３２０を介してラッチ回路２１１、２１２、２１３へ伝送される。
【００４５】
ラッチ回路２１１、２１２、２１３は、信号線３２０により伝送されるパルス信号ＰＬＳ１をラッチして制御信号ＬＴＣ１、ＬＴＣ２，ＬＴＣ３として保持する。ラッチ回路２１１、２１２、２１３は、制御信号ＬＴＣ１、ＬＴＣ２，ＬＴＣ３を、制御回路２４１、２４２、２４３にそれぞれ出力する。
【００４６】
制御回路２４１、２４２、２４３は、制御信号ＬＴＣ１、ＬＴＣ２，ＬＴＣ３および選択信号Ｇ１、Ｇ２、Ｇ３に応じて容量Ｃｆ１、Ｃｆ２、Ｃｆ３の一端を増幅器２３の出力端子に接続する。制御信号ＬＴＣ１、ＬＴＣ２，ＬＴＣ３は容量Ｃｆ１、Ｃｆ２、Ｃｆ３の接続と非接続を制御するための信号である。選択信号Ｇ１、Ｇ２、Ｇ３は容量Ｃｆ１、Ｃｆ２、Ｃｆ３のうち接続する容量を選択するための信号である。
【００４７】
このように、増幅ユニット２０Ｎでは、増幅器２３と容量Ｃｆ０、Ｃｆ１、Ｃｆ２、Ｃｆ３とで増幅回路を構成し、制御回路２４１、２４２、２４３が増幅回路のゲインを制御する構成となっている。この構成により、画素回路１６から信号線３００に入力される画素信号ＳＰの信号レベルに応じて、ゲインをＡ倍からＢ倍に切り替えて、増幅信号ＡＭＰの信号レベルを調整することができる。
【００４８】
図５（ｂ）に、本実施例におけるタイミング図を示す。図５（ｂ）は、本実施例において増幅信号ＡＭＰは信号線３１０に入力される画素信号ＳＰの信号レベルがゲインＡ倍されたときに閾値Ｖｔを超える場合のタイミング図である。
【００４９】
画素からの信号ＳＰを伝送する信号線３００は、時刻ｔ１において、画素の輝度に応じた信号レベルが入力される。画素信号ＳＰの信号レベルに応じて増幅信号ＡＭＰの信号レベルは上昇して、閾値レベルＶｔに達した時刻ｔ２において、判定回路２２は判定信号ＪＤＧ１を送信回路２５へ出力する。判定回路２２からの出力である判定信号ＪＤＧ１はＡＤ変換期間ＴＣ前にローレベルＪＬ１からハイレベルＪＨ１になり、ＡＤ変換期間ＴＣ中はハイレベルＪＨ１を維持する。ＡＤ変換期間ＴＣ後にハイレベルＪＨ１からローレベルＪＬ１になる。判定信号ＪＤＧ１のハイレベルＪＨ１の持続時間ＴＤ１は時刻ｔ２からｔ６までである。なお、増幅信号ＡＭＰの信号レベルが閾値Ｖｔ未満だった場合、判定回路２２は判定信号ＪＤＧ１をローレベルＪＬに維持し、制御回路２４１、２４２、２４３は元のゲインＡ倍を維持する。
【００５０】
送信回路２５は判定信号ＪＤＧ１のローレベルＪＬ１からハイレベルＪＨ１へのステップＳ１（立ち上がり）をトリガとして、判定パルスＰ１を有するパルス信号ＰＬＳ１を生成する。判定パルスＰ１のパルス幅ＴＷ１は、判定信号ＪＤＧ１の時刻ｔ２のステップＳ１（立ち上がり）に同期した時刻ｔ２から時刻ｔ３までの時間である。パルス幅ＴＷ１は持続時間ＴＤ１よりも短い。パルス信号ＰＬＳ１は信号線３２０を介してラッチ回路２１１、２１２、２１３へ伝送される。
【００５１】
ラッチ回路２１１、２１２、２１３は判定パルスＰ１が時刻ｔ２で入力されるとこれをラッチ（保持）し、時刻ｔ３以降も時刻ｔ２で入力された信号レベルを保持した制御信号ＬＴＣ１、ＬＴＣ２、ＬＴＣ３を出力する。制御信号ＬＴＣ１、ＬＴＣ２、ＬＴＣ３のハイレベルＬＨ１のステップＳ３からの持続時間ＴＤ２はパルス幅パルス幅ＴＷ１よりも大きい。判定信号ＪＤＧ１が制御信号ＬＴＣ１、ＬＴＣ２、ＬＴＣ３として、制御回路２４１、２４２、２４３に入力されることで、制御回路２４１、２４２、２４３は増幅器２３のゲインをＡ倍からＢ倍に下げる。
【００５２】
信号線３２０に入力されたパルス信号ＰＬＳ１は、カップリング容量Ｃｐにより、アナログ信号ＳＡにクロストークを発生させる。その為、アナログ信号ＳＡが入力された増幅器２３の出力である増幅信号ＡＭＰは、パルス信号ＰＬＳ１の信号レベルの変化に応じて、時刻ｔ２で信号レベルが低下し、時刻ｔ３で信号レベルが上昇する。このときのクロストークによる増幅信号ＡＭＰの信号レベルは低下と上昇がほぼ等しく、その影響を打ち消し合う。そのため、増幅信号ＡＭＰの信号レベルは、時刻ｔ４から時刻ｔ５にかけてのＡＤ変換期間ＴＣ前に所望のゲインＢによって増幅された信号に静定する。
【００５３】
図５（ｂ）にける増幅信号ＡＭＰの波形において点線で示した部分は、クロストークの影響がないと仮定した場合の増幅信号ＡＭＰの波形である。また、図５（ｂ）にける増幅信号ＡＭＰの波形において破線で示した部分は、信号線３２０がパルス信号ＰＬＳ１ではなく判定信号ＪＤＧ１を伝送すると仮定した場合の増幅信号ＡＭＰの波形である。送信回路２２およびラッチ回路２１１、２１２、２１３を用いない場合には、信号線３２０がパルス信号ＰＬＳ１ではなく判定信号ＪＤＧ１を伝送することになる。判定パルスＰ１のパルス幅ＴＷ１が判定信号ＪＤＧ１のハイレベルＪＨ１の持続時間ＴＤ１よりも短い。そのため、クロストークの影響により増幅信号ＡＭＰに誤差が大きく生じている期間は、信号線３２０が判定信号ＪＤＧ１を伝送する場合よりもパルス信号ＰＬＳ１を伝送する場合の方が短い。よって、ＡＤ変換期間ＴＣが始まる前に誤差が生じている期間を終えることで、ＡＤ変換期間ＴＣにはより正確な増幅信号ＡＭＰを出力することが可能となる。また、増幅信号ＡＭＰの静定までの期間を短縮できるため、高速な増幅処理が可能となる。
【００５４】
図６（ａ）に、図５（ａ）における増幅ユニット２０１の平面レイアウトの模式図を示す。不図示の素子や配線に関しては、この図６（ａ）における配置関係が維持する範囲で図５（ａ）の回路図の通りに接続している。信号線間の距離や信号線の配線長は、図２を用いて説明した、Ｄ＜Ｗ≦Ｐ、Ｌ１＞Ｐ、Ｌ２＞Ｐ、Ｌ３＜Ｌ２、Ｌ４＜Ｌ２などの関係を満たしている。図６（ａ）に示すように、信号線３２０は、ラッチ回路２１２、２１３、制御回路２４２、２４３など複数の回路に重なり、これらをまたがって信号線３１０と並走する。その為、信号線３２０と信号線３１０の配線が容量結合しやすい状態になっている。そのため、実施例において信号線３２０とアナログ信号ＳＡを伝送する信号線３１０は配線間で容量結合しており、寄生のカップリング容量Ｃｐがクロストークを生じやすくなる。判定回路２２から出力した判定信号ＪＤＧを送信回路２５によってパルス信号ＰＬＳ１に変換することで、クロストークの影響を低減できる。
【００５５】
図６（ｂ）に、増幅ユニット２０１の平面レイアウトの模式図の変形例を示す。図６（ｂ）では図６（ａ）に対して判定回路２２と増幅器２３の位置が入れ替わっている。効果は実施例１と同様である。このように判定回路２２とラッチ回路２１１、２１２、２１３の位置が近づいても、複数の回路ブロックにまたがって信号線３１０と信号線３２０とが並走しているような例では、パルス信号ＰＬＳ１を用いる効果は高い。
【００５６】
以上説明したように、実施例２によれば、判定信号ＪＤＧ１をパルス信号ＰＬＳ１に変換して送信回路２５から出力している。そのため、ＡＤ変換期間ＴＣ前にクロストークによる信号レベルの低下と上昇の影響を打ち消し合わせることができる。そのため、アナログ信号ＳＡに基づく増幅信号ＡＭＰのＡＤ変換時の誤差を低減する効果がある。このような構成を取ることで、信号線間のクロストークの影響による信号精度低下を抑制しつつ、画素の輝度信号レベルに応じたゲインで信号増幅することが可能となる。
【００５７】
実施例２では増幅器の出力をフィードバックする増幅ユニットに適用した例を示したが、自動利得制御（ＡＧＣ：Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路などにも本実施形態は適用可能である。
【実施例３】
【００５８】
図７（ａ）に、実施例３に関わる半導体装置の構成を示す。実施例３は、実施例１の比較部６００において、上述した実施形態を適用した例である。本実施例３は、比較部６００の比較ユニット６０Ｎに適用した例を示すが、比較ユニット６０１、６０２、６０９にも同様に適用できる。
【００５９】
比較ユニット６０１はラッチ回路６１、判定回路６２、比較器６３、制御回路６４を含む。
【００６０】
比較ユニット６０１は、ラッチ回路６１、判定回路６２、比較器６３、制御回路６４、送信回路６５を有する。判定回路６２は図２における出力回路４１に対応し、送信回路２５は図２における送信回路４２に対応する。比較ユニット６０１は図２における送信部として、判定回路６２と送信回路６５とを含む。ラッチ回路６１は図２における受信回路５１に対応し、制御回路６４は図２における入力回路５２に対応する。比較ユニット６０１は、比較用の２つの入力端子と比較の結果を２値で出力する比較器６３によって構成された比較回路を有する。比較回路は図２における処理部６０に対応する。そして、比較ユニット６０１は図２における信号線３１に対応する信号線４１０あるいは信号線４３０と、図２における信号線３２に対応する信号線４２０を含む。
【００６１】
前段の回路（例えば増幅ユニット２０Ｎ）に接続された信号線４００を介して入力信号ＳＱが入力される。容量Ｃｓを介して信号線４００に接続された信号線４１０は入力信号ＳＱに基づくアナログ信号ＳＣを伝送する。比較器６３の入力端子には、信号線４１０によって伝送されたアナログ信号ＳＣが入力される。比較器６３のもう一方の入力端子には信号線４３０が接続されている。信号線４３０には容量Ｃｒおよび制御回路６４を介して参照信号ＲＭＰＨまたは参照信号ＲＭＰＬに対応する参照信号ＲＭＰが入力されるように構成されている。参照信号ＲＭＰＨと参照信号ＲＭＰＬのどちらを用いるかを制御回路６４が選択する。比較器６３に入力したアナログ信号ＳＣと比較信号ＲＭＰを比較した結果は、比較信号ＣＭＰとして出力されて、判定回路６２に入力される。
【００６２】
パルス信号ＰＬＳ２は、信号線４２０によって伝送され、ラッチ回路６１に入力される。判定パルスＪＰ２はラッチ回路６１によりラッチした制御信号ＬＴＣ４となり、制御信号ＬＴＣ４を伝送して制御回路６４に入力される。制御回路６４は入力された制御信号ＬＴＣ４に応じて参照信号ＲＭＰＨと参照信号ＲＭＰＬのどちらを信号線４３０に入力するかを選択する。参照信号ＲＭＰＨと参照信号ＲＭＰＬの選択は、制御回路６４が参照信号ＲＭＰＨを伝送する信号線に接続されたスイッチと参照信号ＲＭＰＬを伝送する信号線に接続されたスイッチを制御することで成される。参照信号ＲＭＰＨと参照信号ＲＭＰＬはランプ波形を含むアナログ信号であり、参照信号ＲＭＰＨの方が参照信号ＲＭＰＬと比べてランプ波形の傾きが大きい。また、本構成において、信号線４１０と信号線４２０との間には寄生のカップリング容量Ｃｐａが発生しており、お互いに配線間クロストークを発生させる関係にある。加えて、信号線４３０と信号線４２０との間にも寄生のカップリング容量Ｃｐｂが発生しており、お互いに配線間クロストークを発生させる関係にある。
【００６３】
図７（ｂ）にタイミング図を示す。時刻ｔ８には、信号線４１０にアナログ信号ＳＣとしてリセットレベルＶｎが入力される。時刻ｔ９にリセットレベルＶｎのＡＤ変換期間ＴＮに入ると信号線４３０に、参照信号ＲＭＰＨに基づく参照信号ＲＭＰを入力する。時刻ｔ９に参照信号ＲＭＰがアナログ信号ＳＱと同じ信号レベルＶｎになったとき、参照信号ＣＭＰの信号がローレベルＣＬからハイレベルＣＨに変化する。時刻ｔ１０にリセットレベルＶｎのＡＤ変換期間ＴＮが終わると、比較信号ＣＭＰはローレベルＣＬに戻る。画素の輝度レベルに応じた信号が増幅ユニット２０Ｎから入力されアナログ信号ＳＣは信号レベルＶｓに静定する。そして、時刻ｔ１１には、参照信号ＲＭＰに、参照信号ＲＭＰＬに含まれる輝度判定レベルＶｒを入力して、判定期間ＴＪに入る。信号レベルＶｓが輝度判定レベルＶｒ以上であれば、比較信号ＣＭＰはハイレベルＣＨを出力する。時刻ｔ１２に判定期間ＴＪが終了し、再び比較信号ＣＭＰはローレベルＣＬに戻る。判定回路６２は判定期間ＴＪ中の比較信号ＣＭＰがハイレベルＣＨであった場合、判定期間ＴＪ後の時刻ｔ１３から、判定信号ＪＤＧ２にローレベルＪＬ２からハイレベルＪＨ２へ変化するステップＳ２を出力する。なお、比較信号ＣＭＰがハイレベルＣＨであった場合には、判定信号ＪＤＧ２にステップＳ２は出力されない。送信回路６５は、判定信号ＪＤＧ２のステップＳ２をトリガとした判定パルスＪＰ２をパルス信号ＰＬＳ２に出力する。パルス信号ＰＬＳ２の判定パルスＪＰ２は時刻ｔ１３に立ちあがり、時刻ｔ１４に立ち下がる。判定パルスＪＰ２のパルス幅ＴＷ２は判定信号ＪＤＧ２におけるハイレベルＪＨ２の持続時間ＴＤ３よりも短い。
【００６４】
パルス信号ＰＬＳ２は信号線４２０によって伝送され、ラッチ回路６１に入力される。パルス信号ＰＬＳ２の判定パルスＰ２がラッチ回路６１にラッチされ、ラッチ回路６１はラッチした制御信号ＬＴＣ４を出力する。制御回路６４は制御信号ＬＴＣ４に基づいて、参照信号ＲＭＰＨを選択する。
【００６５】
Ｓ変換期間ＴＳに入ると比較器６３に参照信号ＲＭＰＨのランプ波形を入力する。この図７のタイミング図では、判定信号ＪＤＧ２がハイレベルＪＨ２であるため参照信号の傾きが大きいＲＭＰＨを入力している。なお、判定機関ＴＪの判定信号ＪＤＧ２がローレベルＪＬ２であった場合、傾きが小さい参照信号ＲＭＰＬを参照信号ＲＭＰとして入力する。参照信号ＲＭＰの信号レベルが信号レベルＶｓになったとき、比較信号ＣＭＰがローレベルＣＬからハイレベルＣＨとなり、Ｓ変換期間ＴＳが終わり次第、再びローレベルＣＬに戻る。
【００６６】
パルス信号ＰＬＳ２における判定パルスＰ２の立ちあがり（時刻ｔ１３）の際、カップリング容量Ｃｐａとカップリング容量Ｃｐｂによりアナログ信号ＳＣと参照信号ＲＭＰの信号レベルは判定パルスＰ２のパルス高に応じて上昇する。また、パルス信号ＰＬＳ２における判定パルスＰ２の立ち下がり（時刻ｔ１４）の際、アナログ信号ＳＣと参照信号ＲＭＰの信号レベルは判定パルスＰ２のパルス高に応じて低下する。パルス信号ＰＬＳ２の判定パルスＰ２によるクロストークによる、アナログ信号ＳＣと参照信号ＲＭＰの信号レベルは上昇と低下がお互いに打ち消し合う。そのため、Ｓ変換期間ＴＳ前にはほぼ元の信号レベルに静定する。
【００６７】
図７には送信回路６５とラッチ回路６１を用いずに、判定回路６２から制御回路６４に信号線４２０を介して判定信号ＪＤＧ２を出力した場合のアナログ信号ＳＣと参照信号ＲＭＰの波形を破線で示している。この破線の信号が生じている場合、アナログ信号ＳＣと参照信号ＲＭＰに、判定信号ＪＤＧ２がハイレベルＪＨ２の期間、アナログ信号ＳＣと参照信号ＲＭＰにクロストークが生じ、Ｓ変換期間ＴＳには、クロストーク成分を含んだ信号が比較器６３で比較されてしまう。
【００６８】
本実施例では、送信回路６５を用いて判定パルスＰ２のパルス幅ＴＷ２を判定信号ＪＤＧ２のハイレベルＪＨ２の持続時間ＴＤ３よりも短くしている。そのため、クロストークの影響により信号の誤差が大きい期間が終わった後にＡＤ変換するため、ＡＤ変換の精度を向上できる。また、ラッチ回路６１を用いて判定パルスＰ２のパルス幅ＴＷ２を制御信号ＬＴＣ４のハイレベＬＨ２のステップＳ４からの持続時間ＴＤ４よりも短くしている。そのため、クロストークの影響による信号の誤差が大きい期間を短縮でき、ＡＤ変換の精度を向上できる。
【００６９】
図８に、図７（ａ）における比較ユニット６０Ｎの平面レイアウトの模式図を示す。不図示の素子や配線に関しては、この図８における配置関係を維持できる範囲で図７（ａ）の通りに接続されている。信号線間の距離や信号線の配線長は、図２を用いて説明した、Ｄ＜Ｗ≦Ｐ、Ｌ１＞Ｐ、Ｌ２＞Ｐ、Ｌ３＜Ｌ２、Ｌ４＜Ｌ２などの関係を満たしている。図８に示すように、判定回路６２から出力された判定パルスが伝送される信号線４２０は、ラッチ回路６１と比較器６３の間で信号線４１０と並走している為、容量結合が発生している。
【００７０】
実施例３ではランプ波形を有する参照信号とアナログ信号との比較を行うことでＡＤ変換を行う例を示したが、逐次比較型のＡＤ変換を行う場合にも本実施形態は適用可能である。
【符号の説明】
【００７１】
１００  半導体装置
２０  回路ユニット
３１  信号線
３２  信号線
４０  送信部
４２  送信回路
５０  受信部
５１  受信回路
【図１】
0006661396.tif 000002
【図２】
0006661396.tif 000003
【図３】
0006661396.tif 000004
【図４】
0006661396.tif 000005
【図５】
0006661396.tif 000006
【図６】
0006661396.tif 000007
【図７】
0006661396.tif 000008
【図８】
0006661396.tif 000009