(57)【特許請求の範囲】
【請求項１】
第１レジスト面を有するＩＣパッケージと、
前記第１レジスト面に配置され、底部に第２レジスト面を有する、第１の凹部と、
前記第１レジスト面に配置され、前記第１の凹部とは異なる第２の凹部と、
前記第１レジスト面に位置する第１の複数の導電性コンタクトと、
前記第２レジスト面に位置する第２の複数の導電性コンタクトと、
前記第１の凹部に設けられる第１のＩＣコンポーネントと、
前記第２の凹部に設けられる第２のＩＣコンポーネントと、
を備え、
前記第１の凹部の深さと、前記第２の凹部の深さとは異なる、
集積回路（ＩＣ）構造。
【請求項２】
前記第１の複数の導電性コンタクトのうち少なくとも一部は、前記第１の凹部と前記第２の凹部との間の前記第１レジスト面に配置される、
請求項１に記載のＩＣ構造。
【請求項３】
前記第１の凹部に設けられる第３のＩＣコンポーネントをさらに備える、
請求項１または２に記載のＩＣ構造。
【請求項４】
前記ＩＣパッケージはさらに、
前記ＩＣパッケージのコアと前記第１レジスト面との間に軸に沿って配置される第１ビルドアップ部、および
前記ＩＣパッケージの前記コアと前記第２レジスト面との間に前記軸に沿って配置される第２ビルドアップ部を有し、
前記軸に沿った前記第１ビルドアップ部の厚さは、前記軸に沿った前記第２ビルドアップ部の厚さより大きい、
請求項１から３のいずれか一項に記載のＩＣ構造。
【請求項５】
前記第１のＩＣコンポーネントは、第１面、前記第１面の反対側の第２面、および、前記第２面に位置する第３の複数の導電性コンタクトをさらに有し、
前記第３の複数の導電性コンタクトは、前記第２の複数の導電性コンタクトに結合され、前記第１のＩＣコンポーネントは、前記第３の複数の導電性コンタクトが、前記第２の複数の導電性コンタクトと前記第１のＩＣコンポーネントの前記第１面との間に配置されるように構成される、
請求項１から４のいずれか一項に記載のＩＣ構造。
【請求項６】
前記第２の複数の導電性コンタクトのうち少なくとも２つは、３５ミクロン未満の距離だけ離間される、
請求項５に記載のＩＣ構造。
【請求項７】
前記第１の複数の導電性コンタクトは、前記ＩＣパッケージのコアから第１距離だけ離間され、前記第３の複数の導電性コンタクトは、前記ＩＣパッケージの前記コアから第２距離だけ離間され、前記第２距離は、前記第１距離未満である、
請求項５または６に記載のＩＣ構造。
【請求項８】
前記第１のＩＣコンポーネントまたは前記第２のＩＣコンポーネントのうち少なくとも一つは、システムオンチップである、
請求項５から７のいずれか一項に記載のＩＣ構造。
【請求項９】
前記ＩＣパッケージは、第１のＩＣパッケージであり、前記ＩＣ構造はさらに、
上面、前記上面の反対側の底面、および、前記底面に位置する第４の複数の導電性コンタクトを有する第２のＩＣパッケージを備え、
前記第４の複数の導電性コンタクトは、前記第１の複数の導電性コンタクトに結合され、前記第２のＩＣパッケージは、前記第１のＩＣコンポーネントが前記第１のＩＣパッケージと前記第２のＩＣパッケージの前記底面との間に配置されるように構成される、
請求項５から８のいずれか一項に記載のＩＣ構造。
【請求項１０】
前記底面は、前記第１の凹部および前記第２の凹部と対向するように配置される、
請求項９に記載のＩＣ構造。
【請求項１１】
前記底面は、前記第１レジスト面から第３距離だけ離間され、前記第１面は、前記第２レジスト面から第４距離だけ離間され、前記第３距離は、前記第４距離未満である、
請求項９または１０に記載のＩＣ構造。
【請求項１２】
前記第１の複数の導電性コンタクトのうち少なくとも２つは、３５ミクロン未満の距離だけ離間される、
請求項９から１１のいずれか一項に記載のＩＣ構造。
【請求項１３】
前記第１の複数の導電性コンタクトのうちの１つと物理的にコンタクトし、前記第４の複数の導電性コンタクトのうちの１つとも物理的にコンタクトする半田ボールをさらに有する、
請求項９から１２のいずれか一項に記載のＩＣ構造。
【請求項１４】
前記第２のＩＣパッケージは、メモリデバイスである、
請求項９から１３のいずれか一項に記載のＩＣ構造。
【請求項１５】
前記底面と前記第１レジスト面との間の距離は、２５０ミクロン未満である、
請求項９から１４のいずれか一項に記載のＩＣ構造。
【請求項１６】
前記第２の複数の導電性コンタクトは、複数の銅パッドを有する、
請求項１から１５のいずれか一項に記載のＩＣ構造。
【請求項１７】
前記第１のＩＣパッケージおよび前記第２のＩＣパッケージのうち少なくとも一つは、コアレスである、
請求項９から１５のいずれか一項に記載のＩＣ構造。
【請求項１８】
集積回路（ＩＣ）パッケージを製造する方法であって、
表面を有する構造を提供する段階であって、前記表面は、第１領域、前記第１領域より深い第２領域、および前記第１領域より深い第３領域を有し、前記第１領域、前記第２領域、および前記第３領域は、前記表面上で非重複であり、第１の複数の導電性コンタクトは、前記第１領域における前記表面に位置する、段階と、
前記第１領域の少なくとも一部上に半田レジストを提供する段階と、
前記半田レジストを提供する段階後、前記第１領域上にリリース層を提供する段階と、
前記第１領域、前記第２領域および前記第３領域上にビルドアップ材料を提供する段階と、
前記ビルドアップ材料および前記リリース層を切断する段階と、
前記第１の複数の導電性コンタクトを露出すべく、前記リリース層、および、前記リリース層上に配置される前記ビルドアップ材料を除去する段階と
を備え、
前記表面において、前記第２領域の深さと前記第３領域の深さとは異なる、
方法。
【請求項１９】
前記第１の複数の導電性コンタクトのうち少なくとも一部は、前記第２領域と前記第３領域との間の前記第１領域の少なくとも一部における前記表面に配置される、
請求項１８に記載の方法。
【請求項２０】
前記リリース層を提供する段階は、前記リリース層をペースト印刷する段階を備える、
請求項１８または１９に記載の方法。
【請求項２１】
前記リリース層を提供する段階は、前記リリース層を積層する段階を備える、
請求項１８から２０のいずれか一項に記載の方法。
【請求項２２】
前記ビルドアップ材料および前記リリース層を切断する段階は、前記ビルドアップ材料および前記リリース層を前記第１領域の境界でレーザ切断する段階を備える、
請求項１８から２１のいずれか一項に記載の方法。
【請求項２３】
前記ビルドアップ材料を提供する後で、前記ビルドアップ材料を切断する前に、前記表面の前記第２領域上の前記ビルドアップ材料に複数の導電性ビアを形成する段階
をさらに備える請求項１８から２２のいずれか一項に記載の方法。
【請求項２４】
前記複数の導電性ビアを形成する段階後、前記第２領域上に第２の複数の導電性コンタクトを形成する段階と、
前記第１の複数の導電性コンタクトおよび前記第２の複数の導電性コンタクトに半田ボールを提供する段階と
をさらに有する請求項２３に記載の方法。
【請求項２５】
前記複数の導電性ビアのうち少なくとも２つは、３５ミクロン未満の距離だけ離間される、
請求項２３または２４に記載の方法。
【請求項２６】
集積回路（ＩＣ）構造を製造する方法であって、
第１レジスト面を有する基板と、前記第１レジスト面に配置され、底部に第２レジスト面を有する、第１の凹部と、前記第１レジスト面に配置され、前記第１の凹部と異なる第２の凹部と、前記第１レジスト面に位置する第１の複数の導電性コンタクトと、前記第２レジスト面に位置する第２の複数の導電性コンタクトと、を含む第１のＩＣパッケージを提供する段階と、
前記第１の凹部に第１のＩＣコンポーネントを配置する段階であって、前記第１のＩＣコンポーネントは、第１面、前記第１面の反対側の第２面、および、前記第２面に位置する第３の複数の導電性コンタクトを有する段階と、
前記第２の凹部に第２のＩＣコンポーネントを配置する段階と、
を備え、
前記第１の凹部の深さは前記第２の凹部の深さと異なる、
方法。
【請求項２７】
前記第３の複数の導電性コンタクトは、前記第２の複数の導電性コンタクトに結合され、前記第１のＩＣコンポーネントは、前記第３の複数の導電性コンタクトが、前記第２の複数の導電性コンタクトと、前記第１のＩＣコンポーネントの前記第１面との間に配置されるように構成される、段階と、
を備える請求項２６に記載の方法。
【請求項２８】
前記第１の複数の導電性コンタクトのうち少なくとも一部は、前記第１の凹部と前記第２の凹部との間の前記第１レジスト面に配置される、
請求項２６または２７に記載の方法。
【請求項２９】
前記第１の凹部に第３のＩＣコンポーネントを配置する段階、
をさらに備える請求項２６から２８のいずれか一項に記載の方法。
【請求項３０】
前記第１のＩＣコンポーネント、前記第２のＩＣコンポーネント、または前記第３のＩＣコンポーネントのうち少なくとも一つは、アプリケーションプロセッサである、請求項２９に記載の方法。
【請求項３１】
前記第１の凹部に前記第１のＩＣコンポーネントを配置する工程後、前記第１のＩＣパッケージに第２のＩＣパッケージを取り付ける段階であって、
前記第２のＩＣパッケージは、上面、前記上面の反対側の底面、および、前記底面に位置する第４の複数の導電性コンタクトを有し、
前記第４の複数の導電性コンタクトは、前記第１の複数の導電性コンタクトに結合され、
前記第２のＩＣパッケージは、前記第１のＩＣコンポーネントが、前記第１のＩＣパッケージと、前記底面との間に配置されるように構成される、段階
をさらに備える請求項２６から３０のいずれか一項に記載の方法。
【請求項３２】
前記底面は、前記第１の凹部および前記第２の凹部に対向するように配置される、
請求項３１に記載の方法。
【請求項３３】
前記第１の凹部および前記第２の凹部は、５０ミクロンから３００ミクロンの深度を有する、請求項２６から３２のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、集積回路（ＩＣ）の分野に関し、より具体的にはパッケージオンパッケージ（ＰｏＰ）のため凹型導電性コンタクトを有するＩＣ構造に関する。
【背景技術】
【０００２】
パッケージオンパッケージ（ＰｏＰ）構造は、集積回路デバイスの設置面積を低減するために時に使用される。しかしながら、従来のＰｏＰ構造の高さは、例えば、スマートフォンなどの小さいフォームファクタ設定に対して高過ぎる場合がある。
【図面の簡単な説明】
【０００３】
以下の詳細な説明と添付の図面を連携することで、実施形態は容易に理解されるであろう。本説明を容易にすべく、同様の参照番号によって、同様の構造的要素が指定される。実施形態は、添付の図面の図において、例示を目的として示されるが、これに限定されるものではない。
【図１】様々な実施形態によるＩＣパッケージの一部の側断面図である。
【図２】様々な実施形態によるパッケージオンパッケージ（ＰｏＰ）構造を有する集積回路（ＩＣ）構造の一部の側断面図である。
【図３】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図４】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図５】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図６】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図７】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図８】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図９】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１０】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１１】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１２】様々な実施形態による製造シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１３】様々な実施形態による組立シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１４】様々な実施形態による組立シーケンスにおける一段階でのＩＣ構造の側断面図である。
【図１５】様々な実施形態によるＩＣパッケージを製造する方法のフロー図である。
【図１６】様々な実施形態によるＰｏＰ構造を有するＩＣ構造を製造する方法のフロー図である。
【図１７】様々な実施形態によるＩＣパッケージの一部の側断面図である。
【図１８】様々な実施形態によるＰｏＰ構造を有するＩＣ構造の一部の側断面図である。
【図１９】本明細書で開示されるＩＣパッケージおよびＩＣ構造のいずれかの１または複数を含み得る例示的なコンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【０００４】
パッケージオンパッケージ（ＰｏＰ）および関連構造および方法のための凹型導電性コンタクトを有する集積回路（ＩＣ）構造が、本明細書で開示される。本明細書で開示される実施形態の様々なものが、１つのＩＣパッケージが別のＩＣパッケージの凹部に配置され、ＩＣパッケージが微細ピッチを有する導電性コンタクトを介して凹部に電気的に結合されるＩＣ構造を可能にし得る。
【０００５】
ＰｏＰ構造は、例えば、スマートフォンおよびタブレットコンピュータなどの小さいフォームファクタのデバイスのために（例えば、メモリコンポーネントを積層することにより）高密度のロジックを提供するために使用されている。しかしながら、既存のＰｏＰ相互接続技術は、コンピューティングデバイスの新世代（例えば、マルチコアアプリケーションプロセッサに対するもの）に対して要求されるメモリ帯域幅を提供すべくスケーリングすることができない。例えば、試みは、第１パッケージと第２パッケージとをそれらの間にメモリデバイスのための十分な間隔を有して接続すべく、非常に高い銅ピラーまたはポストを使用することにより第１パッケージと第２パッケージとの間にメモリデバイスを「挟む」ようになされた。このアプローチは、銅ピラーを形成すべく銅めっきプロセスの使用を必要とし、高価であることと、時間がかかることの両方である。第１および第２パッケージ間にメモリデバイスを収容するための他の試みは、２つのパッケージを第１パッケージ上の半田バンプの第１層から形成される構造、半田バンプの第１層に結合されるインターポーザ、およびインターポーザ（第２パッケージが結合される）上の半田バンプの第２層と接続することにより行われており、このようなアプローチにおいて、インターポーザは、第１および第２パッケージ間の間隔を広げるために使用される。このアプローチは、インターポーザを別々に製造し、複雑なＰｏＰ構造を組み立てる必要のせいで煩雑である。さらに、ピッチが減少し、導電性コンタクトが互いにより接近するようになるにつれて、このアプローチにおける半田ボールの使用は、製造中にブリッジする危険を示す。パッケージのゆがみの間にブリッジする危険および故障の可能性はまた、微細ピッチ用途に対して既存の相互接続技術（スルー成形ビアの上部により小さいサイズの半田ボールで積層することなど）の利用を制限する。
【０００６】
本明細書で開示される実施形態の様々なものは、全く別のアプローチを取るもので、別のコンポーネントが挿入され得るような十分な空間を作り出すべく底部パッケージにおける凹部を採用する。そのようないくつかの実施形態は、高価で複雑な製造工程を必要とすることなく、ＩＣ構造の合計の高さを低減し得、高密度の相互接続を可能にする。
【０００７】
以下の詳細な説明において、本願の一部を形成する添付の図面が参照され、そこでは、全体を通して同様の番号が同様の部分を指定し、実施され得る実施形態が例示として示される。他の実施形態が利用され得、本開示の範囲から逸脱せずに、これらが構造的または論理的に変更され得ることが理解されるであろう。従って、以下の詳細な説明は、限定的な意味で用いられるのではなく、実施形態の範囲は、添付の特許請求の範囲およびそれらの等価物によって定義される。
【０００８】
様々な操作が、主張される主題を理解するのに最も役に立つ態様で、順々に複数の別個の動作または操作として説明され得る。しかしながら、説明の順序は、これらの操作が必ず順序に依存する、ということを暗に意味するように解釈されるべきではない。特に、これらの操作は、提示の順序で実行されなくてもよい。説明される操作は、説明される実施形態と異なる順序で実行されてもよい。様々な追加の操作が実行され得、および／または、説明される操作は、追加の実施形態において省略されてもよい。
【０００９】
本開示の目的のため、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）、または、（ＡおよびＢ）であることを意味する。本開示の目的のため、「Ａ、Ｂ、および／または、Ｃ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または、（Ａ、Ｂ、および、Ｃ）であることを意味する。
【００１０】
本明細書は、「ある実施形態において」または「複数の実施形態において」なる文言を使用し、そしてそのことは、同一または異なる実施形態の１または複数についてそれぞれ言及し得る。さらに、本開示の実施形態について使用されるような「備える」、「含む」、「有する」などの用語は、同意語である。
【００１１】
本明細書で使用されるように、「パッケージ」なる用語は、回路基板にコンポーネントを接続する支持ケーシングおよび電気的なコンタクトを有する集積回路コンポーネントを指し得る。
【００１２】
図１は、様々な実施形態によるＩＣパッケージ１００の一部の側断面図である。ＩＣパッケージ１００は、第１レジスト面１０２と、第１レジスト面１０２に配置される凹部１０６とを有し得る。凹部１０６の底部１０８は、第２レジスト面１０４を含み得る。１または複数の導電性コンタクト１１０は、第１レジスト面１０２に位置され得、１または複数の導電性コンタクト１１２は、第２レジスト面１０４に位置され得る。任意の既知の好適な技術によれば、第１レジスト面１０２および第２レジスト面１０４は、ビルドアップ材料１９０上に形成され得、導電性コンタクト１１０および１１２をそれぞれ露出すべくパターン化され得る。いくつかの実施形態において、導電性コンタクト１１２は、第１層相互接続（ＦＬＩ）を提供し得、導電性コンタクト１１０は、パッケージオンパッケージ相互接続を提供し得る。任意の好適なビルドアップ材料は、例えば、味の素ビルドアップ膜（ＡＢＦ）およびプリプレグビルドアップ膜などの本明細書で述べられるビルドアップ材料のために使用され得る。ビルドアップ材料１９０はその中に、例えば、ビア、導電性コンタクト、他のデバイスまたは任意の他の好適な電気または絶縁構造などの構造をさらに含み得る（それらのいくつかの非限定例が示される）。
【００１３】
ＩＣパッケージ１００は、コアを含み得、またはコアレスパッケージであり得る。凹部１０６は、深度１９８（第１レジスト面１０２の「上部」と第２レジスト面１０４の「上部」との間で測定される）を有し得る。凹部１０６の深度１９８は、任意の好適な値を取り得る、（図３−図１４を参照して下記に述べられるように、製造中にビルドアップの厚さ、または、積層数を変化することにより容易に調整され得る）。例えば、いくつかの実施形態において、凹部１０６は、５０ミクロンと３００ミクロンとの間の深度１９８を有し得る。
【００１４】
いくつかの実施形態において、少なくとも２つの導電性コンタクト１１２は、第２レジスト面１０４に位置され得、任意の好適な間隔が使用され得るが、３５ミクロン未満の距離１９４だけ離間され得る。いくつかの実施形態において、距離１９４は、３０ミクロンと２００ミクロンとの間であり得る。いくつかの実施形態において、少なくとも２つの導電性コンタクト１１０は、第１レジスト面１０２に配置され得、任意の好適な間隔（例えば、１００ミクロンと４００ミクロンとの間）が使用され得るが、３５ミクロン未満の距離１９２だけ離間され得る。導電性コンタクト１１０および導電性コンタクト１１２の１または複数が、銅から（例えば、銅パッドとして）形成され得る。
【００１５】
図２は、様々な実施形態によるＰｏＰ構造を有するＩＣ構造２００の一部の側断面図である。ＩＣ構造２００は、図示されるように、ＩＣパッケージ１００の実施形態を含み得る。図２に示されるＩＣパッケージ１００は、コア２０２の両側２９２および２９４上にビルドアップ材料および導電性構造を有するコア２０２を含み得る。ビアおよび他の導電性エレメントは、電気信号をコアの一方の側から他の側に伝わるのを可能にし得る。図２のＩＣ構造２００は、コアを有するように示されるが、ＩＣ構造２００を参照して述べられる構造（特に、ＩＣ構造２００の側２９２を参照して述べられる構造）は、コアレスＩＣ構造を形成するために使用され得、コアレスの実施形態は、本明細書で開示される技術を用いて容易に形成される。さらに、特定数のＩＣパッケージが図２に示されるが、本明細書で開示される技術は、所望されるより少ないまたはより多いパッケージ（例えば、凹部に配置される）を有するＩＣ構造を形成するために利用され得る。そのようないくつかの実施形態の例は、図１７−図１８を参照して、以下に述べられる。
【００１６】
図１を参照して上記に述べられるように、図２のＩＣパッケージ１００は、第１レジスト面１０２、および第１レジスト面１０２に配置される凹部１０６を有し得る。凹部１０６の底部１０８は、第２レジスト面１０４を含み得る。１または複数の導電性コンタクト１１０は、第１レジスト面１０２に位置され得、１または複数の導電性コンタクト１１２は、第２レジスト面１０４に位置され得る。
【００１７】
ＩＣパッケージ１００は、軸２１２に沿ってコア２０２と第１レジスト面１０２との間に配置される第１ビルドアップ部２０４を含み得る。第１ビルドアップ部２０４は、（コア２０２と第１レジスト面１０２との間に軸２１２に沿って測定される）距離２０６を有し得る。ＩＣパッケージ１００は、軸２１２に沿ってコア２０２と第２レジスト面１０４との間に配置される第２ビルドアップ部２０８を含み得る。図３−図６を参照して下記に述べられるように、第１ビルドアップ部２０４および第２ビルドアップ部２０８が、ビルドアップ成膜工程のシーケンスを用いて形成され得る。特に、第１ビルドアップ過程は、第２ビルドアップ部２０８を提供し得るが、第１ビルドアップ部２０４は、第１ビルドアップ過程と、第１ビルドアップ過程に続く第２ビルドアップ過程との組み合わせにより提供され得る。第２ビルドアップ部２０８は、（コア２０２と第２レジスト面１０４との間に軸２１２に沿って測定される）厚さ２１０を有し得る。距離２０６は、厚さ２１０より大きくなり得る。図２に示されるように、第１ビルドアップ部２０４は、その中に配置され、導電性コンタクト１１０と電気的にコンタクトする、例えば、ビアおよび導電性パッドなどの複数の電気構造を含み得る。第２ビルドアップ部２０８はまた、その中に配置され、導電性コンタクト１１２と電気的にコンタクトする、例えば、ビアおよび導電性パッドなどの複数の電気構造を含み得る。
【００１８】
図２のＩＣ構造２００はまた、コア２０２の側２９２に配置されるＩＣコンポーネント２１４を含む。ＩＣコンポーネント２１４は、例えば、システムオンチップ（ＳｏＣ）、アプリケーションプロセッサなどの任意の好適なＩＣコンポーネントであり得る。いくつかの実施形態において、ＩＣコンポーネント２１４は、露出ダイであり得る。他の実施形態において、ＩＣコンポーネント２１４は、ウェハレベルのチップサイズパッケージであり得る。ＩＣコンポーネント２１４は、第１面２１６、第１面２１６に対向して配置される第２面２１８および第２面２１８に位置される１または複数の導電性コンタクト２２０を有し得る。ＩＣコンポーネント２１４は、凹部１０６に少なくとも部分的に位置され得、ＩＣコンポーネント２１４の導電性コンタクト２２０の１または複数がＩＣパッケージ１００の導電性コンタクト１１２の対応する１または複数に結合されるように構成され得る。特に、導電性コンタクト２２０は、ＩＣ構造２００の導電性コンタクト１１２と第１面２１６との間に配置され得る。図２において、導電性コンタクト２２０は、（例えば、パターン化された第２レジスト面１０４により形成される開口部において)第２レジスト面１０４の導電性コンタクト１１２に配置される半田ボール２５２を介して導電性コンタクト１１２に結合されるように示される。
【００１９】
第１ビルドアップ部２０４の厚さ（距離２０６により表される）は、導電性コンタクト１１０がコア２０２から離間された距離であり得る。ＩＣコンポーネント２１４は、ＩＣパッケージ１００に結合された場合、導電性コンタクト２２０は、コア２０２から距離２２６だけ離間され得る。いくつかの実施形態において、距離２２６は、距離２０６未満であり得る。
【００２０】
図２のＩＣ構造２００はまた、コア２０２の側２９２に配置されるＩＣパッケージ２２８を含む。ＩＣパッケージ２２８は、例えば、メモリデバイスなどの任意の好適なＩＣパッケージであり得る。ＩＣパッケージ２２８は、ダイ２９０が配置されるパッケージ基板２９６を含み得る。ダイ２９０は、例えば、シリコンチップであり得、ワイヤボンディング、フリップチップ結合または任意の他の好適な技術を介してパッケージ基板２９６に結合され得る。いくつかの実施形態において、ダイ２９０は、エポキシ成形化合物（図示せず）でオーバー成形され得る。いくつかの実施形態において、複数ダイ２９０または他のコンポーネントは、ＩＣパッケージ２２８上に配置され得る。
【００２１】
ＩＣパッケージ２２８は、第１面２３０、第１面２３０に対向して配置される第２面２３２および第２面２３２に位置する１または複数の導電性コンタクト２３４を有し得る。ＩＣパッケージ２２８は、ＩＣコンポーネント２１４がＩＣパッケージ１００とＩＣパッケージ２２８との間に配置されるように、ＩＣパッケージ１００に結合され得る。特に、導電性コンタクト２３４の１または複数は、導電性コンタクト１１０の対応する１または複数に結合され得る。特に、導電性コンタクト２３４は、ＩＣパッケージ２２８の導電性コンタクト１１０と第１面２３０との間に配置され得る。図２において、導電性コンタクト２３４は、（例えば、パターン化された第１レジスト面１０２により形成される開口部において)第１レジスト面１０２の導電性コンタクト１１０に配置される半田ボール２４２を介して導電性コンタクト１１０に結合されるように示される。
【００２２】
ＩＣパッケージ２２８の第２面２３２は、ＩＣパッケージ１００の第１レジスト面１０２から距離２３６だけ離間され得る。ＩＣコンポーネント２１４の第１面２１６は、ＩＣパッケージ１００の第２レジスト面１０４から距離２９８だけ離間され得る。いくつかの実施形態において、距離２３６は、距離２９８未満であり得る。いくつかの実施形態において、距離２３６は、２５０ミクロン未満であり得る。
【００２３】
上記に述べられるように、凹部１０６の深度は、任意の好適な値を取り得る。特に、凹部１０６の深度は、凹部１０６に配置されるべきＩＣコンポーネント（例えば、ＩＣコンポーネント２１４）の高さ、および／またはＩＣパッケージ１００と、第１レジスト面１０２の導電性コンタクト１１０に結合される別のＩＣパッケージ（例えば、ＩＣパッケージ２２８）との間の予想される間隔を考慮して選択され得る。いくつかの実施形態において、凹部１０６は、ＩＣコンポーネント２１４の第１面２１６が、第１レジスト面１０２のレベルの「下方に」配置され得るほど十分に深くなり得る。他の実施形態（例えば、図２に示される実施形態）において、ＩＣコンポーネント２１４の第１面２１６は、第１レジスト面１０２のレベルの「上方に」配置され得る。
【００２４】
図３−図１２は、様々な実施形態による製造シーケンスにおける様々な段階でのＩＣ構造の側断面図である。特に、図３−図１２により示される製造シーケンスは、図２のＩＣパッケージ１００を製造するものとして示される。しかしながら、これは、単に例示的なものであり、図３−図１２を参照して下記に述べられる工程は、任意の好適なＩＣ構造を製造するために使用され得る。さらに、様々な製造工程が、コアを有する構造の一方の側で実行されるように述べられこととなるが、様々な工程がまた、構造の他方の側で実行されるように示されることとなる。任意の好適な工程が、任意の好適な構造を形成すべく、構造のどちらかの側に実行され得ることが当業者により理解されよう。さらに、図３−図１２を参照して下記に述べられる様々な製造工程は、特定の順序で述べられるが、製造工程は、任意の好適な順序で実行され得る。
【００２５】
図３は、ビルドアップ材料３１６とその内部に配置される電気構造３１２とを有するコア２０２を含む構造３００を示す。構造３００はさらに、コア２０２のどちらかの側にコンポーネントを電気的に結合すべく、コア２０２を介して延在する電気構造を含み得る。構造３００は、表面３１０で第１領域４０８に配置される１または複数の導電性コンタクト１１２と、表面３１０で第２領域４１０に配置される１または複数の導電性材料部分３０８とを含み得る。導電性コンタクト１１２および導電性材料部分３０８は、同じ材料（例えば、銅）で形成され得る。第１領域４０８および第２領域４１０は、表面３１０上に非重複であり得る。構造３００は、任意の好適な従来の基板製造プロセスを用いて形成され得る。
【００２６】
図４は、第２レジスト面１０４を形成すべく、構造３００の表面３１０の第１領域４０８の少なくとも一部の上に半田レジストを提供する工程後の構造４００を示す。第２レジスト面１０４は、導電性コンタクト１１２を取り囲み、導電性コンタクト１１２を露出すべくパターン化され得る。第２レジスト面１０４は、第２領域４１０における導電性材料部分３０８とコンタクトし得ない。
【００２７】
図５は、第２レジスト面１０４がリリース層５０２とコア２０２との間に配置されるように、構造４００の第１領域４０８上にリリース層５０２を提供する工程後の構造５００を示す。リリース層５０２は、第２領域４１０の導電性材料部分３０８とコンタクトし得ない。いくつかの実施形態において、リリース層５０２を提供する工程は、リリース層５０２をペースト印刷する工程を含み得る。他の実施形態において、リリース層５０２を提供する工程は、リリース層５０２を積層する工程を含み得る。リリース層５０２に対して使用される材料は、それが後の製造工程にて容易に除去され得るように（例えば、図９を参照して下記に述べられるように）、第２レジスト面１０４および導電性コンタクト１１２への接着力は弱くなり得る。任意の好適なリリース材料は、例えば、エポキシ、シリコーンまたはパラフィンベースの樹脂などの本明細書に開示されるリリース層に対して、カーボンベースの微粒子またはファイバーと共に使用され得る。リリース材料は、ビルドアップ膜（例えば、プリプレグ膜）および銅との接着力は貧弱であり得る。
【００２８】
図６は、構造５００にビルドアップ材料を提供する工程、および追加の導電性構造６１０および導電性コンタクト１１０を形成する工程後の構造６００を示す。特に、ビルドアップ材料は、第１領域４０８に提供されるビルドアップ材料６０２、および第２領域４１０上に提供されるビルドアップ材料６０８を含み得る。ビルドアップ材料６０２およびビルドアップ材料６０８は別々に特定されるが、ビルドアップ材料６０２およびビルドアップ材料６０８は、連続および／または共通の製造工程またはそれの複数の工程において提供され得る。ビルドアップ材料６０２は、リリース層５０２がビルドアップ材料６０２とコア２０２との間に配置されるように提供され得る。導電性構造６１０（例えば、導電性パッドおよびビア）は、ビルドアップ材料の提供に伴い（例えば、ビルドアップ材料を成膜し、ビルドアップ材料の一部を掘削あるいは除去し、導電性構造を形成し、それからそのプロセスを繰り返すことにより）交互に形成され得る。導電性コンタクト１１０は、第２領域４１０上に形成され得る。導電性コンタクトまたは他の導電性構造は、リリース層５０２の「上方に」配置されるビルドアップ材料６０２の中または上に形成され得ない。
【００２９】
図７は、構造６００上に第１レジスト面１０２を形成する工程後の構造７００を示す。図１および図２を参照して上記に述べられたように、第１レジスト面１０２は、第２領域４１０上に導電性コンタクト１１０を露出すべく、パターン化され得る。半田レジストは、第１領域４０８上に適用され得る。
【００３０】
図８は、第１領域４０８上の構造７００のビルドアップ材料６０２を切断し、リリース層５０２を含める工程後の構造８００を示す。いくつかの実施形態において、ビルドアップ材料６０２を切断する工程は、第１領域の境界でビルドアップ材料６０２をレーザ切断することにより実行され得る。いくつかの実施形態において、ビルドアップ材料６０２およびリリース層５０２を切断するために使用されるレーザエネルギは、リリース層５０２を切り抜き、硬質金属（例えば、導電性コンタクト１１２の銅）に到達したときに停止し得る。切断が起こり得る深度は、切断を実行するために使用されるレーザの出力に依存し得る。他の実施形態において、ビルドアップ材料６０２を切断する工程は、第１領域の境界でビルドアップ材料６０２を機械的にルーティングすることにより実行され得る。図８は、構造の側断面図であり、「上部」から眺めた場合、ビルドアップ材料６０２は、任意の所望の形状（例えば、矩形）を形成し、それにより下記に述べられるように、任意の所望の設置面積を有する凹部を形成すべく切断され得ることに留意されたい。
【００３１】
図９は、構造８００のリリース層５０２上に配置されるリリース層５０２およびビルドアップ材料６０２を除去する工程後の構造９００を示す。リリース層５０２の縁部は、切断工程後に露出された場合、リリース層５０２は、第２レジスト面１０４から機械的に持ち上げられて「はがされ」得、同時にビルドアップ材料６０２を除去し得る。リリース層５０２およびビルドアップ材料６０２が除去された場合、凹部１０６が形成され、第１領域４０８上の半田レジストが第２レジスト面１０４を提供した状態で、導電性コンタクト１１２が凹部１０６の底部１０８に露出され得る。構造９００は、図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造９００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。凹部１０６の深度は、リリース層５０２上に配置されるビルドアップ材料６０２の厚さの関数である。従って、凹部１０６の深度は、各々の層で成膜されるビルドアップ材料の厚さ、および／またはリリース層５０２を成膜した後に形成される層の数（例えば、積層数）を調整することにより製造中に設定され得る。
【００３２】
図１０は、構造９００の表面仕上げ工程後の構造１０００を示す。いくつかの実施形態において、表面仕上げは、既知の技術によるニッケル−パラジウム−金（ＮｉＰｄＡｕ）仕上げ、または銅プリフラックス（ｏｒｇａｎｉｃ  ｓｏｌｄｅｒａｂｉｌｉｔｙ  ｐｒｅｓｅｒｖａｔｉｖｅ）（ＣｕＯＳＰ）仕上げの適用を含み得る。特に、導電性コンタクト１１０および導電性コンタクト１１２の露出面は、表面仕上げされ得る。構造１０００の他の部分も同様に、表面仕上げされ得る（例えば、構造１０００の「底部」上の第２レベルの相互接続（ＳＬＩ））。構造１０００は、図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造１０００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。
【００３３】
図１１は、凹部１０６における導電性コンタクト１１２に半田ボール２５２を提供する工程後の構造１１００を示す。半田ボール２５２は、例えば、マイクロボールバンピングまたはペースト印刷バンピング等の従来の技術を用いて提供され得る。構造１１００は、    図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造１１００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。
【００３４】
図１２は、半田ボール２５２を介して構造１１００にＩＣコンポーネント２１４を結合する工程後の構造１２００を示す。ＩＣコンポーネント２１４は、凹部１０６に配置され得、半田ボール２５２を介して導電性コンタクト１１２に電気的に結合される導電性コンタクト２２０を含み得る。構造１２００は、図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造１２００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。
【００３５】
図１３−図１４は、様々な実施形態による組立シーケンスにおける様々な段階でのＩＣ構造の側断面図である。特に、図１３−図１４により示される組立シーケンスは、図２のＩＣ構造２００を製造するものとして示される。しかしながら、これは、単に例示的なものであり、図１３−図１４を参照して下記に述べられる工程は、任意の好適なＩＣ構造を製造するために使用され得る。さらに、様々な製造工程が、コアを有する構造の一方の側で実行されるように述べられこととなるが、様々な工程がまた、構造の他方の側で実行されるように示されることとなる。任意の好適な工程が、任意の好適な構造を形成すべく、構造のどちらかの側に実行され得ることが当業者により理解されよう。
【００３６】
図１３は、第１レジスト面１０２で導電性コンタクト１１０に半田ボール２４２を提供する工程後の構造１３００を示す。半田ボール２４２は、例えば、ボールグリッドアレイ（ＢＧＡ）アタッチメントなどの従来の技術を用いて提供され得る。構造１３００は、図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造１３００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。
【００３７】
図１４は、半田ボール２４２を介して構造１３００にＩＣパッケージ２２８を結合する工程後の構造１４００を示す。ＩＣパッケージ２２８は、半田ボール２４２を介して導電性コンタクト１１０に電気的に結合される導電性コンタクト２３４を含み得る。構造１４００は、図２を参照して上記に述べられるＩＣ構造２００の実施形態のいずれかの形態を取り得る。構造１４００はまた、図１を参照して上記に述べられるＩＣパッケージ１００の実施形態であり得る。特に、構造１４００は、第１レジスト面１０２を有するＩＣパッケージ、底部１０８で第２レジスト面１０４を有する凹部１０６、第１レジスト面１０２に位置する１または複数の導電性コンタクト１１０、および第２レジスト面１０４に位置する１または複数の導電性コンタクト１１２を形成し得る。
【００３８】
図１５は、様々な実施形態によるＩＣパッケージを製造する方法１５００のフロー図である。方法１５００の工程は、ＩＣパッケージ１００およびそれのコンポーネントを参照して述べられ得るが、これは、単に例示を目的としているもので、方法１５００は、任意の好適なＩＣパッケージを形成するために利用され得る。
【００３９】
１５０２で、構造が、提供され得る（例えば、図３の構造３００）。構造は、第１領域および第２領域（例えば、図３の表面３１０の第１領域４０８および第２領域４１０）を有する表面を有し得る。第１領域および第２領域は、非重複であり得、１または複数の導電性コンタクト（例えば、図３の１または複数の導電性コンタクト１１２）は、第１領域における表面に位置され得る。
【００４０】
１５０４で、半田レジストは、表面の第１領域の少なくとも一部（例えば、図４の構造４００の第２レジスト面１０４）上に提供され得る。
【００４１】
１５０６で、リリース層は、半田レジスト（例えば、図５の構造５００のリリース層５０２）上に提供され得る。いくつかの実施形態において、１５０６は、リリース層をペースト印刷する工程を含み得る。いくつかの実施形態において、１５０６は、リリース層を積層する工程を含み得る。
【００４２】
１５０８で、ビルドアップ材料（例えば、図６の構造６００の第１領域４０８および第２領域４１０のビルドアップ材料６０２および６０８）はそれぞれ、第１および第２領域に提供され得る。
【００４３】
１５１０で、ビルドアップ材料およびリリース層は、切断され得る（例えば、図８の構造８００を参照して示されるリリース層５０２を切り抜く）。いくつかの実施形態において、１５１０は、第１領域の境界でビルドアップ材料およびリリース層をレーザ切断する工程または機械的にルーティングする工程を含み得る。
【００４４】
１５１２で、リリース層上に配置されるリリース層およびビルドアップ材料は、（例えば、図９の構造９００を参照して上記に述べられるように）１または複数の導電性コンタクトを露出すべく除去され得る。
【００４５】
いくつかの実施形態において、方法１５００はまた、１５０８でビルドアップ材料を提供する工程後で、１５１０でビルドアップ材料を切断する工程前に、（例えば、図６を参照して上記に述べられるように）第２領域におけるビルドアップ材料に１または複数の導電性ビアを形成する工程を含み得る。そのようないくつかの実施形態において、方法１５００はまた、複数の導電性ビアを形成する工程後に第２領域に複数の導電性コンタクトを形成する工程と、１５１２で露出される導電性コンタクトの中へ形成される導電性コンタクトに半田ボールを提供する工程とを含み得る。
【００４６】
図１６は、様々な実施形態によるＰｏＰ構造を有するＩＣ構造を製造する方法１６００のフロー図である。方法１６００の工程は、ＩＣ構造２００およびそのコンポーネントを参照して述べられ得るが、これは、単に例示を目的としているもので、方法１５００は、任意の好適なＩＣ構造を形成するために利用され得る。
【００４７】
１６０２で、ＩＣパッケージが、提供される（例えば、図１のＩＣパッケージ１００または図９のＩＣ構造９００）。１６０２で提供されるＩＣパッケージは、第１レジスト面、第１レジスト面に配置され、その底部が第２レジスト面である凹部、第１レジスト面に位置する第１の複数の導電性コンタクト、および第２レジスト面に位置する第２の複数の導電性コンタクト（例えば、第１レジスト面１０２に配置される凹部１０６、第２レジスト面１０４を提供する凹部１０６の底部１０８、第１の複数の導電性コンタクト１１０および第２の複数の導電性コンタクト１１２）を有し得る。
【００４８】
１６０４で、ＩＣコンポーネントは、凹部に配置され得る（例えば、図２または図１２の凹部１０６に配置されるＩＣコンポーネント２１４）。ＩＣコンポーネントは、第１面、第２面、および第２面に位置する第３の複数の導電性コンタクト（例えば、第１面２１６、第２面２１８、および第３の複数の導電性コンタクト２２０）を有し得る。第３の複数の導電性コンタクトは、ＩＣパッケージの第２の複数の導電性コンタクトに結合され得、ＩＣコンポーネントは、第３の複数の導電性コンタクトが、第２の複数の導電性コンタクトとＩＣコンポーネントの第１面との間に配置されるように（例えば、図２および図１２に示されるように）構成され得る。
【００４９】
いくつかの実施形態において、方法１６００のＩＣパッケージは、第１のＩＣパッケージであり得、方法１６００はまた、凹部にＩＣコンポーネントを配置する工程後、第１のＩＣパッケージに第２のＩＣパッケージ（例えば、ＩＣパッケージ２２８）を取り付ける工程を含み得る。第２のＩＣパッケージは、第１面、第２面、および第２のＩＣパッケージの第２面に位置する第４の複数の導電性コンタクト（例えば、図２の第１面２３０、第２面２３２、および導電性コンタクト２３４）を有し得る。第４の複数の導電性コンタクトは、第１の複数の導電性コンタクトに結合され得、第２のＩＣパッケージは、ＩＣコンポーネントが、第１のＩＣパッケージと、第２のＩＣパッケージの第２面との間に配置されるように構成され得る。
【００５０】
本明細書で開示されるＩＣパッケージの様々な実施形態は、底部に位置する導電性コンタクトを有する複数の凹部を含み得る。例えば、図１７は、様々な実施形態によるＩＣパッケージ１００の一部の側断面図である。図１７のＩＣパッケージ１００は、図１のＩＣパッケージ１００のように、第１レジスト面１０２と、第１レジスト面１０２に配置される凹部１０６とを有し得る。凹部１０６の底部１０８は、第２レジスト面１０４を含み得る。１または複数の導電性コンタクト１１０は、第１レジスト面１０２に位置され得、１または複数の導電性コンタクト１１２は、第２レジスト面１０４に位置され得る。任意の既知の好適な技術によれば、第１レジスト面１０２および第２レジスト面１０４は、ビルドアップ材料１９０上に形成され得、導電性コンタクト１１０および１１２をそれぞれ露出すべくパターン化され得る。ビルドアップ材料１９０はその中に、例えば、ビア、導電性コンタクト、他のデバイスまたは任意の他の好適な電気または絶縁構造など（説明を簡単にするために図示せず）をさらなる構造を含み得る。
【００５１】
さらに、図１７のＩＣパッケージ１００は、第１レジスト面１０２に配置される追加の凹部１７１６を含み得る。凹部１７１６の底部１７９２は、第３レジスト面１７０８を含み得る。１または複数の導電性コンタクト１７２２は、第３レジスト面１７０８に位置され得る。任意の所望の数の導電性コンタクト１７２２は、（例えば、図１８を参照して下記に述べられるように）任意の所望の配置において第３レジスト面１７０８に位置され得る。任意の既知の好適な技術によれば、第３レジスト面１７０８は、ビルドアップ材料１９０上に形成され得、導電性コンタクト１７２２を露出すべくパターン化され得る。凹部１０６は、深度１７４４を有し得、凹部１７１６は、深度１７４６を有し得る。いくつかの実施形態において、深度１７４４および深度１７４６は、異なり得る。例えば、図１７に示されるように、深度１７４６は、深度１７４４未満であり得る。ＩＣパッケージ１７００の凹部、レジスト面および導電性コンタクトは、本明細書で開示されるＩＣパッケージ１００の実施形態のいずれかの形態を取り得る。
【００５２】
本明細書で開示されるＩＣ構造の様々な実施形態は、底部に位置する導電性コンタクトと共に複数の凹部を有するＩＣパッケージ、および／またはＰｏＰ構造における単一の凹部に配置される複数のＩＣコンポーネントを含み得る。例えば、図１８は、様々な実施形態によるＩＣ構造２００の一部の側断面図である。図１８のＩＣ構造２００は、図２のＩＣ構造２００のように、ＩＣパッケージ１００の実施形態（図示されるように、図１７のＩＣパッケージ１００）を含み得る。
【００５３】
図１８のＩＣ構造２００は、凹部１０６に少なくとも部分的に位置され、ＩＣコンポーネント２１４の導電性コンタクト２２０の１または複数が、（例えば、図２を参照して上記に述べられる実施形態のいずれかによる）ＩＣパッケージ１００の導電性コンタクト１１２の対応する１または複数に結合されるように構成されるＩＣコンポーネント２１４を含む。
【００５４】
図１８のＩＣ構造２００は、凹部１７１６に少なくとも部分的に位置するＩＣコンポーネント１８０２およびＩＣコンポーネント１８０４を含む。ＩＣコンポーネント１８０２およびＩＣコンポーネント１８０４は、凹部１７１６に互いに隣接し得る。ＩＣコンポーネント１８０２は、（例えば、ＩＣコンポーネント２１４の導電性コンタクト１１２を参照して上記に述べられるように）１または複数の導電性コンタクト１８１２を含み得、ＩＣコンポーネント１８０２の導電性コンタクト１８１２の１または複数が、（例えば、図２を参照して上記に述べられる実施形態のいずれかによる）ＩＣパッケージ１００の導電性コンタクト１７２２の対応する１または複数に結合されるように構成され得る。ＩＣコンポーネント１８０４は、（例えば、ＩＣコンポーネント２１４の導電性コンタクト１１２を参照して上記に述べられるように）１または複数の導電性コンタクト１８１４を含み得、ＩＣコンポーネント１８０４の導電性コンタクト１８１４の１または複数が、（例えば、図２を参照して上記に述べられる実施形態のいずれかによる）ＩＣパッケージ１００の導電性コンタクト１７２２の対応する１または複数に結合されるように構成され得る。ＩＣパッケージ１８０６は、（例えば、図２のＩＣパッケージ２２８を参照して上記に述べられるように）ＩＣコンポーネント１８０２、１８０４および２１４がＩＣパッケージ１００とＩＣパッケージ１８０６との間に配置されるように、ＩＣ構造２００に含まれ得る。
【００５５】
本開示の実施形態は、本明細書に開示される凹型導電性コンタクトおよび製造技術から利益が得られ得るＩＣパッケージまたはパッケージ構造を用いてシステムへと実装され得る。図１９は、いくつかの実装によるコンピューティングデバイス１９００を概略的に示し、コンピューティングデバイス１９００は、本明細書で開示される実施形態のいずれかにより形成される凹型導電性コンタクトを有するＩＣパッケージまたはパッケージ構造を含み得る。例えば、図１および図１７のＩＣパッケージ１００、または、図２および図１８のＩＣ構造２００は、コンピューティングデバイス１９００（下記に述べられる）のストレージデバイス１９０８、プロセッサ１９０４、または通信チップ１９０６を含むように構成され得る。
【００５６】
コンピューティングデバイス１９００は、例えば、モバイル通信デバイス、または、デスクトップ型コンピューティングデバイスあるいはラックベース型コンピューティングデバイスであり得る。コンピューティングデバイス１９００は、主回路基板１９０２のような基板を収容し得る。主回路基板１９０２は、プロセッサ１９０４および少なくとも１つの通信チップ１９０６を含む（けれどこれに限定されない）、複数のコンポーネントを含み得る。コンピューティングデバイス１９００を参照して本明細書で述べられる任意のコンポーネントは、本明細書で開示される技術によるパッケージオンパッケージ構造において配置され得る。さらなる実装例では、通信チップ１９０６は、プロセッサ１９０４の一部であり得る。
【００５７】
コンピューティングデバイス１９００は、ストレージデバイス１９０８を含み得る。いくつかの実施形態において、ストレージデバイス１９０８は、１または複数のソリッドステートドライブを含み得る。ストレージデバイス１９０８の中に含まれ得るストレージデバイスの例は、（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）といった）揮発性メモリ、（例えば、リードオンリーメモリ（ＲＯＭ）といった）不揮発性メモリ、フラッシュメモリ、および、（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多目的ディスク（ＤＶＤ）などのような）大容量ストレージデバイスを含む。
【００５８】
その用途次第で、コンピューティングデバイス１９００は、主回路基板１９０２に物理的かつ電気的に結合されてもよい、または、結合されなくてもよい、他のコンポーネントを含み得る。これらの他のコンポーネントは、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、映像コーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、および、カメラを含み得るが、これらに限定されない。
【００５９】
通信チップ１９０６およびアンテナによって、コンピューティングデバイス１９００との間で行き来するデータの伝送のための無線通信が可能になり得る。「無線」といった用語およびその派生語は、非固体媒体を通じて変調された電磁放射の使用によってデータを通信し得る、回路、デバイス、システム、方法、技術、通信、チャネルなどを説明すべく使用され得る。その用語は、関連するデバイスが任意のワイヤを含まないことを暗に意味していないけれど、いくつかの実施形態においては、そうでないかもしれない。通信チップ１９０６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ  ８０２．１１系）を含む米国電気電子学会（ＩＥＥＥ）規格、（例えば、ＩＥＥＥ  ８０２．１６−２００５改訂といった）ＩＥＥＥ  ８０２．１６規格、任意の改訂、アップデート、および／または、修正を伴うロングタームエボリューション（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト（ａｄｖａｎｃｅｄ  ＬＴＥ  ｐｒｏｊｅｃｔ）、（「３ＧＰＰ２」とも称される）ｕｌｔｒａ  ｍｏｂｉｌｅ  ｂｒｏａｄｂａｎｄ（ＵＭＢ）プロジェクトなどといった、）を含むが、これらに限定されない、複数の無線規格またはプロトコルを実装し得る。ＩＥＥＥ  ８０２．１６互換ブロードバンドワイドエリア（ＢＷＡ：  Ｂｒｏａｄｂａｎｄ  Ｗｉｄｅ  Ａｒｅａ）ネットワークは、概してＷｉＭＡＸネットワークと呼ばれる。その頭文字は、Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓを表している。それは、ＩＥＥＥ  ８０２．１６規格に対する適合性テストおよび相互運用性テストを通過する製品用の保証マークである。通信チップ１９０６は、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅ（ＧＰＲＳ）、Ｕｎｉｖｅｒｓａｌ  Ｍｏｂｉｌｅ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｓｙｓｔｅｍ（ＵＭＴＳ）、Ｈｉｇｈ  Ｓｐｅｅｄ  Ｐａｃｋｅｔ  Ａｃｃｅｓｓ（ＨＳＰＡ）、Ｅｖｏｌｖｅｄ  ＨＳＰＡ（Ｅ−ＨＳＰＡ）、または、ＬＴＥ  ｎｅｔｗｏｒｋに従って動作し得る。通信チップ１９０６は、Ｅｎｈａｎｃｅｄ  Ｄａｔａ  ｆｏｒ  ＧＳＭ（登録商標）Ｅｖｏｌｕｔｉｏｎ  （ＥＤＧＥ）、ＧＳＭ（登録商標）  ＥＤＧＥ  Ｒａｄｉｏ  Ａｃｃｅｓｓ  Ｎｅｔｗｏｒｋ  （ＧＥＲＡＮ）、世界地上無線接続ネットワーク（ＵＴＲＡＮ）、または次世代ＵＴＲＡＮ（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ１９０６は、３Ｇ、４Ｇ、５Ｇおよびそれ以上のものとして指定されている任意の他の無線プロトコルと同様、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、Ｄｉｇｉｔａｌ  Ｅｎｈａｎｃｅｄ  Ｃｏｒｄｌｅｓｓ  Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＤＥＣＴ）、Ｅｖｏｌｕｔｉｏｎ−Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、またはそれらの派生物に従って動作し得る。通信チップ１９０６は、他の実施形態において、他の複数の無線プロトコルに従って動作し得る。
【００６０】
コンピューティングデバイス１９００は、複数の通信チップ１９０６を含み得る。例えば、第１通信チップ１９０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）のような、より狭い範囲の無線通信専用とされ得、第２通信チップ１９０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯおよび、その他のような、より広い範囲の無線通信専用とされ得る。いくつかの実施形態において、通信チップ１９０６は、有線通信をサポートし得る。例えば、コンピューティングデバイス１９００は、１または複数の有線サーバを含み得る。
【００６１】
コンピューティングデバイス１９００のプロセッサ１９０４および／または通信チップ１９０６は、集積回路（ＩＣ）パッケージの中で、１または複数のダイまたは他のコンポーネントを含み得る。そのようなＩＣパッケージは、本明細書で開示される技術のいずれかを用いて（例えば、本明細書で開示される凹型構造を用いて）、別のＩＣコンポーネントおよび／またはＩＣパッケージと結合され得る。「プロセッサ」なる用語は、電子データを、レジスタおよび／またはメモリに格納され得る他の電子データへ変換すべく、レジスタおよび／またはメモリからの電子データを処理する、任意のデバイス、または、デバイスの任意の部分に言及し得る。
【００６２】
様々な実装例において、コンピューティングデバイス１９００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップ型コンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、ポータブルミュージックプレイヤ、または、デジタルビデオレコーダであり得る。さらなる実装例において、コンピューティングデバイス１９００は、データを処理する任意の他の電子デバイスであり得る。いくつかの実施形態において、本明細書で開示される凹型導電性コンタクトは、高性能コンピューティングデバイスの中に実装され得る。以下の段落は、本明細書で開示される実施形態の例を提供する。
【００６３】
例１は、ＩＣ構造であり、第１レジスト面を有するＩＣパッケージと、第１レジスト面に配置される凹部であって、凹部の底部は第２レジスト面を有する、凹部と、第１レジスト面に位置する第１の複数の導電性コンタクトと、第２レジスト面に位置する第２の複数の導電性コンタクトとを含む。
【００６４】
例２は、例１の主題を含み得、ＩＣパッケージはさらに、ＩＣパッケージのコアと第１レジスト面との間に軸に沿って配置される第１ビルドアップ部、およびＩＣパッケージのコアと第２レジスト面との間に軸に沿って配置される第２ビルドアップ部を有し、軸に沿った第１ビルドアップ部の厚さは、軸に沿った第２ビルドアップ部の厚さより大きいことをさらに特定し得る。
【００６５】
例３は、例１−例２のいずれかの主題を含み得、さらに、第１面、ＩＣコンポーネントの第１面に対向する第２面、およびＩＣコンポーネントの第２面に位置する第３の複数の導電性コンタクトを有するＩＣコンポーネントをさらに含み得、第３の複数の導電性コンタクトは、第２の複数の導電性コンタクトに結合され、ＩＣコンポーネントは、第３の複数の導電性コンタクトが、第２の複数の導電性コンタクトとＩＣコンポーネントの第１面との間に配置されるように構成される。
【００６６】
例４は、例３の主題を含み得、第２の複数の導電性コンタクトの少なくとも２つは、３５ミクロン未満の距離だけ離間されることをさらに特定し得る。
【００６７】
例５は、例３−例４のいずれかの主題を含み得、第１の複数の導電性コンタクトは、ＩＣパッケージのコアから第１距離だけ離間され、第３の複数の導電性コンタクトは、ＩＣパッケージのコアから第２距離だけ離間され、第２距離は、第１距離未満であることをさらに特定し得る。
【００６８】
例６は、例３−例５のいずれかの主題を含み得、ＩＣコンポーネントは、システムオンチップであることをさらに特定し得る。
【００６９】
例７は、例３−例６のいずれかの主題を含み得、ＩＣパッケージは、第１のＩＣパッケージであり、ＩＣ構造はさらに、
第１面、第２のＩＣパッケージの第１面に対向する第２面、および第２のＩＣパッケージの第２面に位置する第４の複数の導電性コンタクトを有する第２のＩＣパッケージを備え、
第４の複数の導電性コンタクトは、第１の複数の導電性コンタクトに結合され、第２のＩＣパッケージは、ＩＣコンポーネントが第１のＩＣパッケージと第２のＩＣパッケージの第２面との間に配置されるように構成される、
ことをさらに特定し得る。
【００７０】
例８は、例７の主題を含み得、第２のＩＣパッケージの第２面は、第１のＩＣパッケージの第１レジスト面から第１距離だけ離間され、ＩＣコンポーネントの第１面は、第１のＩＣパッケージの第２レジスト面から第２距離だけ離間され、第１距離は、第２距離未満であることをさらに特定し得る。
【００７１】
例９は、例７−例８のいずれかの主題を含み得、第１の複数の導電性コンタクトの少なくとも２つは、３５ミクロン未満の距離だけ離間されることをさらに特定し得る。
【００７２】
例１０は、例７−例９のいずれかの主題を含み得、第２の複数の導電性コンタクトのうちの１つと物理的にコンタクトし、第４の複数の導電性コンタクトのうちの１つとも物理的にコンタクトする半田ボールをさらに含み得る。
【００７３】
例１１は、例７−例１０のいずれかの主題を含み得、第２のＩＣパッケージは、メモリデバイスであることをさらに特定し得る。
【００７４】
例１２は、例７−例１１のいずれかの主題を含み得、第２のＩＣパッケージの第２面と第１レジスト面との間の距離は、２５０ミクロン未満であることをさらに特定し得る。
【００７５】
例１３は、例１−例１１のいずれかの主題を含み得、第２の複数の導電性コンタクトは、複数の銅パッドを含むことをさらに特定し得る。
【００７６】
例１４は、例１−例１３のいずれかの主題を含み得、ＩＣパッケージは、コアレスであることをさらに特定し得る。
【００７７】
例１５は、ＩＣパッケージを製造する方法であり、
表面を有する構造を提供する工程であって、表面は、第１領域と第２領域とを有し、第１領域と第２領域は、表面上で非重複であり、第１の複数の導電性コンタクトは、第１領域における表面に位置する、工程と、
第１領域の少なくとも一部上に半田レジストを提供する工程と、
半田レジストを提供する工程後、第１領域上にリリース層を提供する工程と、
第１領域および第２領域上にビルドアップ材料を提供する工程と、
ビルドアップ材料およびリリース層を切断する工程と、
第１の複数の導電性コンタクトを露出すべく、リリース層上に配置されるリリース層およびビルドアップ材料を除去する工程と、
を含む。
【００７８】
例１６は、例１５の主題を含み得、リリース層を提供する工程は、リリース層をペースト印刷する工程を含むことをさらに特定し得る。
【００７９】
例１７は、例１５−例１６のいずれかの主題を含み得、リリース層を提供する工程は、リリース層を積層する工程を含むことをさらに特定し得る。
【００８０】
例１８は、例１５−例１７のいずれかの主題を含み得、ビルドアップ材料およびリリース層を切断する工程は、ビルドアップ材料およびリリース層を第１領域の境界でレーザ切断する工程を含むことをさらに特定し得る。
【００８１】
例１９は、例１５−例１８のいずれかの主題を含み得、ビルドアップ材料を提供する工程後で、ビルドアップ材料を切断する工程前に、表面の第２領域上のビルドアップ材料に複数の導電性ビアを形成する工程をさらに含み得る。
【００８２】
例２０は、例１９の主題を含み得、複数の導電性ビアを形成する工程後、第２領域上に第２の複数の導電性コンタクトを形成する工程と、第１の複数の導電性コンタクトおよび第２の複数の導電性コンタクトに半田ボールを提供する工程とをさらに含み得る。
【００８３】
例２１は、例１９−例２０のいずれかの主題を含み得、複数の導電性ビアの少なくとも２つは、３５ミクロン未満の距離だけ離間されることをさらに特定し得る。
【００８４】
例２２は、集積回路（ＩＣ）構造を製造する方法であり、
第１レジスト面を有する基板、
第１レジスト面に配置される凹部であって、凹部の底部は、第２レジスト面である、凹部、
第１レジスト面に位置する第１の複数の導電性コンタクト、および、
第２レジスト面に位置する第２の複数の導電性コンタクトを含むＩＣパッケージを提供する工程と、
凹部にＩＣコンポーネントを配置する工程であって、ＩＣコンポーネントは、第１面、ＩＣコンポーネントの第１面に対向する第２面、およびＩＣコンポーネントの第２面に位置する第３の複数の導電性コンタクトを有し、
第３の複数の導電性コンタクトは、第２の複数の導電性コンタクトに結合され、
ＩＣコンポーネントは、第３の複数の導電性コンタクトが、第２の複数の導電性コンタクトと、ＩＣコンポーネントの第１面との間に配置されるように構成される、工程と、
を含む。
【００８５】
例２３は、例２２の主題を含み得、ＩＣコンポーネントは、アプリケーションプロセッサであることをさらに特定し得る。
【００８６】
例２４は、例２２−例２３のいずれかの主題を含み得、ＩＣパッケージは、第１のＩＣパッケージであり、方法はさらに、
凹部にＩＣコンポーネントを配置する工程後、第１のＩＣパッケージに第２のＩＣパッケージを取り付ける工程であって、
第２のＩＣパッケージは、第１面、第２のＩＣパッケージの第１面に対向する第２面、および第２のＩＣパッケージの第２面に位置する第４の複数の導電性コンタクトを有し、
第４の複数の導電性コンタクトは、第１の複数の導電性コンタクトに結合され、
第２のＩＣパッケージは、ＩＣコンポーネントが、第１のＩＣパッケージと、第２パッケージの第２面との間に配置されるように構成される、工程、
を含むことをさらに特定し得る。
【００８７】
例２５は、例２２−例２４のいずれかの主題を含み得、凹部は、５０ミクロンと３００ミクロンとの間の深度を有することをさらに特定し得る。
［項目１］
第１レジスト面を有するＩＣパッケージと、
上記第１レジスト面に配置される凹部であって、上記凹部の底部は第２レジスト面を有する、凹部と、
上記第１レジスト面に位置する第１の複数の導電性コンタクトと、
上記第２レジスト面に位置する第２の複数の導電性コンタクトと
を備える集積回路（ＩＣ）構造。
［項目２］
上記ＩＣパッケージはさらに、
上記ＩＣパッケージのコアと上記第１レジスト面との間に軸に沿って配置される第１ビルドアップ部、および
上記ＩＣパッケージの上記コアと上記第２レジスト面との間に上記軸に沿って配置される第２ビルドアップ部を有し、
上記軸に沿った上記第１ビルドアップ部の厚さは、上記軸に沿った上記第２ビルドアップ部の厚さより大きい、
項目１に記載のＩＣ構造。
［項目３］
第１面、ＩＣコンポーネントの上記第１面に対向する第２面およびＩＣコンポーネントの上記第２面に位置する第３の複数の導電性コンタクトを有するＩＣコンポーネントをさらに備え、
上記第３の複数の導電性コンタクトは、上記第２の複数の導電性コンタクトに結合され、上記ＩＣコンポーネントは、上記第３の複数の導電性コンタクトが、上記第２の複数の導電性コンタクトと上記ＩＣコンポーネントの上記第１面との間に配置されるように構成される、
項目１に記載のＩＣ構造。
［項目４］
上記第２の複数の導電性コンタクトの少なくとも２つは、３５ミクロン未満の距離だけ離間される、
項目３に記載のＩＣ構造。
［項目５］
上記第１の複数の導電性コンタクトは、上記ＩＣパッケージのコアから第１距離だけ離間され、上記第３の複数の導電性コンタクトは、上記ＩＣパッケージの上記コアから第２距離だけ離間され、上記第２距離は、上記第１距離未満である、
項目３に記載のＩＣ構造。
［項目６］
上記ＩＣコンポーネントは、システムオンチップである、
項目３に記載のＩＣ構造。
［項目７］
上記ＩＣパッケージは、第１のＩＣパッケージであり、上記ＩＣ構造はさらに、
第１面、第２のＩＣパッケージの上記第１面に対向する第２面、および上記第２のＩＣパッケージの上記第２面に位置する第４の複数の導電性コンタクトを有する第２のＩＣパッケージを備え、
上記第４の複数の導電性コンタクトは、上記第１の複数の導電性コンタクトに結合され、上記第２のＩＣパッケージは、上記ＩＣコンポーネントが上記第１のＩＣパッケージと上記第２のＩＣパッケージの上記第２面との間に配置されるように構成される、
項目３に記載のＩＣ構造。
［項目８］
上記第２のＩＣパッケージの上記第２面は、上記第１のＩＣパッケージの上記第１レジスト面から第１距離だけ離間され、上記ＩＣコンポーネントの上記第１面は、上記第１のＩＣパッケージの上記第２レジスト面から第２距離だけ離間され、上記第１距離は、上記第２距離未満である、
項目７に記載のＩＣ構造。
［項目９］
上記第１の複数の導電性コンタクトの少なくとも２つは、３５ミクロン未満の距離だけ離間される、
項目７に記載のＩＣ構造。
［項目１０］
上記第２の複数の導電性コンタクトのうちの１つと物理的にコンタクトし、上記第４の複数の導電性コンタクトのうちの１つとも物理的にコンタクトする半田ボールをさらに有する、
項目７に記載のＩＣ構造。
［項目１１］
上記第２のＩＣパッケージは、メモリデバイスである、
項目７に記載のＩＣ構造。
［項目１２］
上記第２のＩＣパッケージの上記第２面と上記第１レジスト面との間の距離は、２５０ミクロン未満である、
項目７に記載のＩＣ構造。
［項目１３］
上記第２の複数の導電性コンタクトは、複数の銅パッドを有する、
項目１から１２のいずれか一項に記載のＩＣ構造。
［項目１４］
上記ＩＣパッケージは、コアレスである、
項目１から１２のいずれか一項に記載のＩＣ構造。
［項目１５］
集積回路（ＩＣ）パッケージを製造する方法であって、
表面を有する構造を提供する段階であって、上記表面は、第１領域と第２領域とを有し、上記第１領域と上記第２領域は、上記表面上で非重複であり、第１の複数の導電性コンタクトは、上記第１領域における上記表面に位置する、段階と、
上記第１領域の少なくとも一部上に半田レジストを提供する段階と、
上記半田レジストを提供する段階後、上記第１領域上にリリース層を提供する段階と、
上記第１領域および第２領域上にビルドアップ材料を提供する段階と、
上記ビルドアップ材料および上記リリース層を切断する段階と、
上記第１の複数の導電性コンタクトを露出すべく、上記リリース層上に配置される上記リリース層および上記ビルドアップ材料を除去する段階と
を備える方法。
［項目１６］
上記リリース層を提供する段階は、上記リリース層をペースト印刷する段階を備える、
項目１５に記載の方法。
［項目１７］
上記リリース層を提供する段階は、上記リリース層を積層する段階を備える、
項目１５に記載の方法。
［項目１８］
上記ビルドアップ材料および上記リリース層を切断する段階は、上記ビルドアップ材料および上記リリース層を上記第１領域の境界でレーザ切断する段階を備える、
項目１５から１７のいずれか一項に記載の方法。
［項目１９］
上記ビルドアップ材料を提供する後で、上記ビルドアップ材料を切断する前に、上記表面の上記第２領域上の上記ビルドアップ材料に複数の導電性ビアを形成する段階
をさらに備える項目１５に記載の方法。
［項目２０］
上記複数の導電性ビアを形成する段階後、上記第２領域上に第２の複数の導電性コンタクトを形成する段階と、
上記第１の複数の導電性コンタクトおよび上記第２の複数の導電性コンタクトに半田ボールを提供する段階と
をさらに有する項目１９に記載の方法。
［項目２１］
上記複数の導電性ビアの少なくとも２つは、３５ミクロン未満の距離だけ離間される、
項目１９に記載の方法。
［項目２２］
集積回路（ＩＣ）構造を製造する方法であって、
第１レジスト面を有する基板、
上記第１レジスト面に配置される凹部であって、上記凹部の底部は、第２レジスト面である、凹部、
上記第１レジスト面に位置する第１の複数の導電性コンタクト、および
上記第２レジスト面に位置する第２の複数の導電性コンタクトを含むＩＣパッケージを提供する段階と、
上記凹部にＩＣコンポーネントを配置する段階であって、上記ＩＣコンポーネントは、第１面、上記ＩＣコンポーネントの上記第１面に対向する第２面、および上記ＩＣコンポーネントの上記第２面に位置する第３の複数の導電性コンタクトを有し、
上記第３の複数の導電性コンタクトは、上記第２の複数の導電性コンタクトに結合され、
上記ＩＣコンポーネントは、上記第３の複数の導電性コンタクトが、上記第２の複数の導電性コンタクトと、上記ＩＣコンポーネントの上記第１面との間に配置されるように構成される、段階と
を備える方法。
［項目２３］
上記ＩＣコンポーネントは、アプリケーションプロセッサである、項目２２に記載の方法。
［項目２４］
上記ＩＣパッケージは、第１のＩＣパッケージであり、上記方法はさらに、
上記凹部に上記ＩＣコンポーネントを配置する工程後、上記第１のＩＣパッケージに第２のＩＣパッケージを取り付ける段階であって、
上記第２のＩＣパッケージは、第１面、上記第２のＩＣパッケージの上記第１面に対向する第２面、および上記第２のＩＣパッケージの上記第２面に位置する第４の複数の導電性コンタクトを有し、
上記第４の複数の導電性コンタクトは、上記第１の複数の導電性コンタクトに結合され、
上記第２のＩＣパッケージは、上記ＩＣコンポーネントが、上記第１のＩＣパッケージと、上記第２のＩＣパッケージの上記第２面との間に配置されるように構成される、段階
をさらに備える項目２２または２３に記載の方法。
［項目２５］
上記凹部は、５０ミクロンから３００ミクロンの深度を有する、項目２２または２３に記載の方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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