(57)【特許請求の範囲】
【請求項１】
メモリ装置であって、
第１のビット線に結合される第１のメモリセルと第２のビット線に結合される第２のメモリセルとを含むメモリアレイと、
感知増幅器であって、
第１、第２、第３及び第４のトランジスタであって、前記第１及び第２のトランジスタが前記第３及び第４のトランジスタとクロス結合される構成に配置され、前記第１及び第２のトランジスタが第１の導電型であり、前記第３及び第４のトランジスタが第２の導電型である、前記第１、第２、第３及び第４のトランジスタと、
前記第１及び第３のトランジスタの第１の共通ドレイン端子に結合される入力と前記第１のビット線に結合される出力とを有する第１のインバータであって、第１の制御信号線と第２の制御信号線との間に直列に結合される第５及び第６のトランジスタを含み、前記第５及び第６のトランジスタの一方が前記第１の導電型であり、前記第５及び第６のトランジスタの他方が前記第２の導電型である、前記第１のインバータと、
前記第２及び第４のトランジスタの第２の共通ドレイン端子に結合される入力と前記第２のビット線に結合される出力とを有する第２のインバータであって、前記第１の制御信号線と前記第２の制御信号線との間に直列に結合される第７及び第８のトランジスタを含み、前記第７及び第８のトランジスタの一方が前記第１の導電型であり、前記第７及び第８のトランジスタの他方が前記第２の導電型である、前記第２のインバータと、
を含む、前記感知増幅器と、
前記第１及び第２のビット線と第１及び第２のデータ線との間にそれぞれ結合される第１及び第２のパストランジスタであって、前記第１及び第２のビット線上の差動電圧を前記第１及び第２のデータ線に印加するように活性化される、前記第１及び第２のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第１のビット線上の第１のデータ信号と前記第２のビット線上の第２のデータ信号との間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第１のビット線上の前記第１のデータ信号を反転させ、前記第２のビット線上の前記第２のデータ信号を反転させるように、前記第１の制御信号線に供給される基準電圧と前記第２の制御信号線に供給される供給電圧とに応答して前記第１及び第２のインバータを活性化する、
ように構成され、
前記第１及び第２のインバータが前記第１及び第２のパストランジスタの活性化に続いて活性化される、メモリ装置。
【請求項２】
請求項１に記載のメモリ装置であって、
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、
前記第１及び第２のトランジスタがｎチャネルトランジスタであり、前記第３及び第４のトランジスタがｐチャネルトランジスタである、メモリ装置。
【請求項３】
請求項１に記載のメモリ装置であって、
前記第１のビット線と前記第１の共通ドレイン端子との間に結合される第１のスイッチングトランジスタと、
前記第２のビット線と前記第２の共通ドレイン端子との間に結合される第２のスイッチングトランジスタと、
を更に含む、メモリ装置。
【請求項４】
請求項３に記載のメモリ装置であって、
前記第１及び第２のスイッチングトランジスタが第１の導電型である、メモリ装置。
【請求項５】
請求項１に記載のメモリ装置であって、
前記第５のトランジスタのゲート端子と前記第６のトランジスタのゲート端子とが前記第１の共通ドレイン端子に各々結合され、
前記第７のトランジスタのゲート端子と前記第８のトランジスタのゲート端子とが前記第２の共通ドレイン端子に各々結合される、メモリ装置。
【請求項６】
請求項１に記載のメモリ装置であって、
前記読み出し動作の完了の前に、前記反転された第１のデータ信号により示されるデータ状態が前記第１のメモリセルに書き込まれ、前記反転された第２のデータ信号により示されるデータ状態が前記第２のメモリセルに書き込まれる、メモリ装置。
【請求項７】
請求項６に記載のメモリ装置であって、
前記メモリアレイが強誘電体メモリアレイを含む、メモリ装置。
【請求項８】
請求項７に記載のメモリ装置であって、
前記第１及び第２のメモリセルがアクセストランジスタと強誘電体キャパシタとを各々含み、
前記第１及び第２のメモリセルが前記強誘電体メモリアレイの２トランジスタ２キャパシタ（２Ｔ−２Ｃ）強誘電体メモリセルの一部である、システム。
【請求項９】
請求項８に記載のメモリ装置であって、
前記２Ｔ−２Ｃ強誘電体メモリセルの各アクセストランジスタに結合される第１のワード線と、
前記２Ｔ−２Ｃ強誘電体メモリセルの各強誘電体キャパシタに結合される第１のプレート線と、
を更に含む、メモリ装置。
【請求項１０】
請求項７に記載のメモリ装置であって、
前記第１及び第２のメモリセルが各々アクセストランジスタと強誘電体キャパシタとを含み、
前記第１のメモリセルが前記強誘電体メモリアレイの第１の１トランジスタ１キャパシタ（１Ｔ−１Ｃ）強誘電体メモリセルであり、前記第２のメモリセルが前記強誘電体メモリアレイの第２の１Ｔ−１Ｃ強誘電体メモリセルである、メモリ装置。
【請求項１１】
請求項１０に記載のメモリ装置であって、
前記第１の１Ｔ−１Ｃ強誘電体メモリセルの第１のアクセストランジスタに結合される第１のワード線と、
前記第２の１Ｔ−１Ｃ強誘電体メモリセルの第２のアクセストランジスタに結合される第２のワード線と、
前記第１の１Ｔ−１Ｃ強誘電体メモリセルの前記強誘電体キャパシタと前記第２の１Ｔ−１Ｃ強誘電体メモリセルの前記強誘電体キャパシタとに結合される第１のプレート線と、
を更に含む、メモリ装置。
【請求項１２】
請求項１に記載のメモリ装置であって、
前記第１及び第２のビット線が相補ビット線である、メモリ装置。
【請求項１３】
メモリ装置であって、
第１のビット線に結合される第１のメモリセルと第２のビット線に結合される第２のメモリセルとを含むメモリアレイと、
感知増幅器であって、
第１、第２、第３及び第４のトランジスタであって、前記第１及び第２のトランジスタが前記第３及び第４のトランジスタとクロス結合される構成に配置され、前記第１及び第２のトランジスタが第１の導電型であり、前記第３及び第４のトランジスタが第２の導電型である、前記第１、第２、第３及び第４のトランジスタと、
前記第１及び第３のトランジスタの第１の共通ドレイン端子に結合される入力と前記第１のビット線に結合される出力とを有する第１のインバータであって、第１の制御信号線と第２の制御信号線との間に直列に結合される第５及び第６のトランジスタを含み、前記第５及び第６のトランジスタの一方が前記第１の導電型であり、前記第５及び第６のトランジスタの他方が前記第２の導電型であり、前記第５のトランジスタのゲート端子と前記第６のトランジスタのゲート端子とが前記第１の共通ドレイン端子に各々結合される、前記第１のインバータと、
前記第２及び第４のトランジスタの第２の共通ドレイン端子に結合される入力と前記第２のビット線に結合される出力とを有する第２のインバータであって、前記第１の制御信号線と前記第２の制御信号線との間に直列に結合される第７及び第８のトランジスタを含み、前記第７及び第８のトランジスタの一方が前記第１の導電型であり、前記第７及び第８のトランジスタの他方が前記第２の導電型であり、前記第７のトランジスタのゲート端子と前記第８のトランジスタのゲート端子とが前記第２の共通ドレイン端子に各々結合される、前記第２のインバータと、
を含む、前記感知増幅器と、
前記第１及び第２のビット線と第１及び第２のデータ線との間にそれぞれ結合される第１及び第２のパストランジスタであって、前記第１及び第２のビット線上の差動電圧を前記第１及び第２のデータ線に印加するように活性化される、前記第１及び第２のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第１のビット線上の第１のデータ信号と前記第２のビット線上の第２のデータ信号との間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第１のビット線上の前記第１のデータ信号を反転させ、前記第２のビット線上の第２のデータ信号を反転させるように、前記第１の制御信号線に供給される基準電圧と前記第２の制御信号線に供給される供給電圧とに応答して前記第１及び第２のインバータを活性化する、
ように構成され、
前記第１及び第２のインバータが前記第１及び第２のパストランジスタの活性化に続いて活性化される、メモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置であって、
前記読み出し動作の完了の前に、前記反転された第１のデータ信号によって示されるデータ状態が前記第１のメモリセルに書き込まれ、前記反転された第２のデータ信号によって示されるデータ状態が第２のメモリセルに書き込まれる、メモリ装置。
【請求項１５】
請求項１３に記載のメモリ装置であって、
前記第１のビット線と前記第１の共通ドレイン端子との間に結合される第１のスイッチングトランジスタと、
前記第２のビット線と前記第２の共通ドレイン端子との間に結合される第２のスイッチングトランジスタと、
を更に含む、メモリ装置。
【請求項１６】
請求項１３に記載のメモリ装置であって、
前記第５のトランジスタのゲート端子と前記第６のトランジスタのゲート端子とが各々前記第２のトランジスタのゲート端子と前記第４のトランジスタのゲート端子とに結合され、
前記第７のトランジスタのゲート端子と前記第８のトランジスタのゲート端子とが各々前記第１のトランジスタのゲート端子と前記第３のトランジスタのゲート端子とに結合される、メモリ装置。
【請求項１７】
電子システムであって、
命令を格納するためのメモリと、
前記メモリによって格納されている命令を実行するためのプロセッサと、
を含み、
前記メモリが、
第１のビット線に結合される第１のメモリセルと第２のビット線に結合される第２のメモリセルとを有するメモリアレイと、
感知増幅器であって、
第１、第２、第３及び第４のトランジスタであって、前記第１及び第２のトランジスタが前記第３及び第４のトランジスタとクロス結合される構成に配置され、前記第１及び第２のトランジスタが第１の導電型であり、前記第３及び第４のトランジスタが第２の導電型である、前記第１、第２、第３及び第４のトランジスタと、
前記第１及び第３のトランジスタの第１の共通ドレイン端子に結合される入力と前記第１のビット線に結合される出力とを有する第１のインバータであって、第１の制御信号線と第２の制御信号線との間に直列に結合される第５及び第６のトランジスタを含み、前記第５及び第６のトランジスタの一方が前記第１の導電型であり、前記第５及び第６のトランジスタの他方が前記第２の導電型である、前記第１のインバータと、
前記第２及び第４のトランジスタの第２の共通ドレイン端子に結合される入力と前記第２のビット線に結合される出力とを有する第２のインバータであって、前記第１の制御信号線と前記第２の制御信号線との間に直列に結合される第７及び第８のトランジスタを含み、前記第７及び第８のトランジスタの一方が前記第１の導電型であり、前記第７及び第８のトランジスタの他方が前記第２の導電型である、前記第２のインバータと、
を含む、前記感知増幅器と、
前記第１及び第２のビット線と第１及び第２のデータ線との間にそれぞれ結合される第１及び第２のパストランジスタであって、前記第１及び第２のビット線上の差動電圧を前記第１及び第２のデータ線に印加するように活性化される、前記第１及び第２のパストランジスタと、
を含み、
前記感知増幅器が、
読み出し動作に応答して、前記第１のビット線上の第１のデータ信号と前記第２のビット線上の第２のデータ信号との間の差電圧を増幅し、
前記差電圧の増幅の後に、前記第１のビット線上の前記第１のデータ信号を反転させ、前記第２のビット線上の前記第２のデータ信号を反転させるように、前記第１の制御信号線に供給される基準電圧と前記第２の制御信号線に供給される供給電圧とに応答して前記第１及び第２のインバータを活性化する、
ように構成され、
前記第１及び第２のインバータが前記第１及び第２のパストランジスタの活性化に続いて活性化される、電子システム。
【請求項１８】
請求項１７に記載の電子システムであって、
前記第１のビット線と前記第１の共通ドレイン端子との間に結合される第１のスイッチングトランジスタと、
前記第２のビット線と前記第２の共通ドレイン端子との間に結合される第２のスイッチングトランジスタと、
を更に含む、電子システム。
【請求項１９】
請求項１７に記載の電子システムであって、
前記第５のトランジスタのゲート端子と前記第６のトランジスタのゲート端子とが各々前記第１の共通ドレイン端子と前記第２のトランジスタのゲート端子と前記第４のトランジスタのゲート端子とに結合され、
前記第７のトランジスタのゲート端子と前記第８のトランジスタのゲート端子とが各々前記第２の共通ドレイン端子と前記第１のトランジスタのゲート端子と前記第３のトランジスタのゲート端子との結合される、電子システム。
【発明の詳細な説明】
【背景技術】
【０００１】
電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）及びフラッシュＥＥＰＲＯＭなどの不揮発性メモリ回路は、コンピュータメモリ、オートモーティブ用途、及びビデオゲームを含む種々の回路用途において、数十年の間広く用いられてきている。これらの不揮発性メモリ回路の各々が、浮遊ゲート、シリコン窒化物層、プログラム可能な抵抗、又は、動作電圧が取り除かれるときデータ状態を維持するその他の不揮発性メモリ要素など、少なくとも一つの不揮発性メモリ要素を有する。しかし、新たな用途の多くが、以前の世代の不揮発性メモリのアクセス時間及びパッキング密度や、バッテリー給電回路のための低電力消費を要する。このような低電力用途に特に魅力的な不揮発性メモリ技術の一つは、不揮発性メモリ要素に強誘電性キャパシタを用いる強誘電性メモリセルである。これらの強誘電性メモリセルの主な利点は、それらが書き込みオペレーションのために必要とするエネルギーが、以前の世代の浮遊ゲートメモリより約３桁小さいという点である。また、それらは浮遊ゲート上にストアされた電荷をプログラム及び消去するために高電圧電力供給を必要としない。そのため、回路複雑性が低減され、信頼性が向上する。
【０００２】
強誘電性（ferroelectric）という用語には若干誤りがある。というのは、最近の強誘電性キャパシタは、鉄の（ferrous）材料を含んでいないからである。典型的な強誘電性キャパシタは、２つの近接配置された導電性プレート間に形成される強誘電性材料の誘電体を含む。強誘電性材料の確立されたファミリの一つは、ペロブスカイトとして知られており、一般式ＡＢＯ３を有する。このファミリは、式Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３を有するジルコン酸チタン酸鉛（ＰＺＴ）を含む。この材料は、適切な電界が格子の中心原子を置換し得る望ましい特性を備えた誘電体である。チタン又はジルコニウムであるこの置換された中心原子は、電界が取り除かれた後置換されたままであり、それにより、実効電荷（net charge）をストアする。強誘電性材料の別のファミリは、式ＳｂＢｉ２Ｔａ２Ｏ９を有するストロンチウムチタン酸ビスマス（ＳＢＴ）である。ＳＢＴはＰＺＴと比べて幾つかの利点を有する。いずれの強誘電性材料からつくられたメモリも破壊的読み出しオペレーションを有する。従って、メモリセルを読み出す行為は、ストアされたデータを破壊し、そのため、それは、読み出しオペレーションが終了する前に再書き込みされる必要がある。
【０００３】
図１は、従来の１トランジスタ１キャパシタ（１Ｔ１Ｃ）強誘電性メモリセルを示す。この強誘電性メモリセルは、強誘電性キャパシタ１００を除くと、１Ｔ１Ｃダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルに類似する。強誘電性キャパシタ１００は、プレートライン１１０とストレージノード１１２との間に接続される。アクセストランジスタ１０２が、ビットライン１０８とストレージノード１１２との間に接続される電流経路を有する。アクセストランジスタ１０２の制御ゲートが、データを読み出すこと及びデータを強誘電性メモリセルに書き込むことを制御するようにワードライン１０６に接続される。このデータは、セル電圧ＶＣＡＰに対応する分極された電荷としてストアされる。ビットラインＢＬの静電容量は、キャパシタＣＢＬ１０４によって表される。
【０００４】
図２において、ヒステリシス曲線が強誘電性キャパシタ１００に対応する。ヒステリシス曲線は、縦軸に沿った実効電荷Ｑ又は分極、及び横軸に沿った印加される電圧を含む。慣例によって、強誘電性キャパシタ電圧の極性は図１に示すように定義される。従って、ストアされる「０」は、アクセストランジスタ端子に関しては、プレートライン端子における正の電圧により特徴付けられる。ストアされる「１」は、アクセストランジスタ端子に関しては、プレートライン端子における負の電圧により特徴付けられる。強誘電性キャパシタに電圧Ｖｍａｘを印加することによって、「０」が書き込みオペレーションにストアされる。これは、飽和電荷ＱＳを強誘電性キャパシタにストアする。しかし、強誘電性キャパシタは、スイッチング構成要素と並列に線形構成要素を含む。従って、電界が取り除かれると、線形構成要素は放電するが、残存電荷Ｑｒがスイッチング構成要素に残る。ストアされた「０」は、強誘電性キャパシタに−Ｖｍａｘを印加することによって「１」として再書き込みされる。これは、強誘電性キャパシタの線形及びスイッチング構成要素を−Ｑｓの飽和電荷まで充電する。ストアされた電荷は、強誘電性キャパシタの電圧が取り除かれると、−Ｑｒまで戻る。抗電ポイント（coercive points）ＶＣ及び−ＶＣは、ストアされたデータ状態を劣化させ得るヒステリシス曲線上の最小電圧である。例えば、ＶＣの強誘電性キャパシタへの印加は、「０」をストアするために充分ではない場合でもストアされた「１」を劣化し得る。そのため、強誘電性キャパシタがアクセスされていない限り、これらの抗電ポイント近辺の電圧を避けることが特に重要である。また、強誘電性キャパシタの電力サプライ電圧は、データ損失を避けるためスタンバイ又はスリープモードの間これらの抗電電圧を超える必要がある。
【０００５】
図３は、図１にあるような強誘電性メモリセルのための典型的な書き込みシーケンスを示す。初期的に、ビットライン（ＢＬ）、ワードライン（ＷＬ）、及びプレートライン（ＰＬ）は、全て低である。ヒステリシス曲線の上側ローは、書き込み「１」を図示し、下側ローは書き込み「０」を表す。「１」又は「０」が初期的に各例示のメモリセルにストアされる。ビットラインＢＬ及びワードラインＷＬが高であり、プレートラインＰＬが低であるとき、書き込み「１」が実施される。これは、強誘電性キャパシタに負の電圧を印加し、それを−Ｑｓまで充電する。プレートラインＰＬが高に向かうとき、強誘電性キャパシタの電圧は０Ｖであり、ストアされた電荷が−Ｑｒに戻る。書き込みサイクルの終わりに、ビットラインＢＬ及びプレートラインＰＬ両方が低に向かい、ストアされた電荷−Ｑｒが強誘電性キャパシタに残る。代替として、書き込み「０」は、ビットラインＢＬが低のままでありプレートラインＰＬが高に向かうとき起こる。これは、強誘電性キャパシタに正の電圧を印加し、それを、ストアされた「０」を表すＱｓまで充電する。プレートラインＰＬが低に向かうとき、強誘電性キャパシタの電圧は０Ｖであり、ストアされた電荷は、ストアされた「０」を表すＱｒに戻る。
【０００６】
図１における強誘電性メモリセルのための読み出しオペレーションが図４に図示されている。ヒステリシス曲線の上側ローは、読み出し「０」を図示する。ヒステリシス曲線の下側ローは、読み出し「１」を図示する。ワードラインＷＬ及びプレートラインＰＬは初期的に低である。ビットラインＢＬは低にプリチャージされる。時間ｔ０で、ビットラインプリチャージ信号ＰＲＥが低に向かい、ビットラインＢＬを浮遊させる。時間ｔ１にワードラインＷＬが高に向かう。時間ｔ２に、プレートラインＰＬが高に向かう。これは、各メモリセルにそれぞれのビットラインと電荷を共有させ得る。ストアされた「１」が、一層多くの電荷を寄生ビットライン静電容量ＣＢＬと共有し得、時間ｔ３において図示するように、ストアされた「０」より大きなビットライン電圧を生成し得る。基準電圧（図示せず）が、アクセスされたビットラインの各相補ビットラインにおいて生成される。この基準電圧は、「１」及び「０」電圧間にある。アクセスされたビットラインと相補ビットラインとの間の差電圧を増幅するため時間ｔ３に感知増幅器がアクティブにされる。それぞれのビットライン電圧がフルに増幅されるとき、読み出し「０」曲線セル電荷はＱｒからＱＳまで増大されている。比較のため、読み出し「１」データ状態は、ストアされた「１」からストアされた「０」まで変更されている。そのため、読み出し「０」オペレーションは非破壊的であるが、読み出し「１」オペレーションは破壊的である。時間ｔ４において、プレートラインＰＬが低に向かい、読み出し「１」セルに−Ｖｍａｘを印加し、それにより−ＱＳをストアする。同時に、ゼロ電圧が読み出し「０」セルに印加され、電荷Ｑｒがリストアされる。読み出しサイクルの終わりに、信号ＰＲＥが高に向かい、両方のビットラインＢＬをゼロボルト又は接地までプリチャージする。そのため、ゼロボルトが読み出し「１」セルに印加され、−Ｑｒがリストアされる。
【０００７】
図５を参照すると、強誘電性メモリ回路のためのパルス感知読み出しオペレーションが図示されている。読み出しオペレーションは、プリチャージ信号ＰＲＥが低に向かう時間ｔ０で始まり、ビットラインＢＬを浮遊させる。ワードラインＷＬ及びプレートラインＰＬは初期的に低であり、ビットラインＢＬは低にプリチャージされる。時間ｔ１に、ワードラインＷＬが高に向かい、それにより強誘電性キャパシタをそれぞれのビットラインに結合する。その後、時間ｔ２にプレートラインＰＬが高に向かい、それにより各メモリセルにそれぞれのビットラインと電荷を共有させる。強誘電性メモリセルは、それらのそれぞれのビットラインＢＬと電荷を共有し、それぞれの差電圧をつくる。ここで、Ｖ１はデータ「１」を表し、Ｖ０はデータ「０」を表す。その後、プレートラインＰＬは時間ｔ３より前に低に向かい、同相差電圧がゼロ近くに向かう。感知するために利用し得る差電圧は、時間ｔ３のＶ１とＶ０の一方と、時間ｔ３のＶ１とＶ０のほぼ中間にある基準電圧（図示せず）との間の差である。差電圧はそれぞれの感知増幅器により時間ｔ３に増幅され、フルビットラインＢＬ電圧がつくられる一方、プレートラインＰＬは低である。そのため、データ「１」セルがフルにリストアされる一方、プレートラインＰＬは低であり、データ「１」ビットラインＢＬは高である。その後、プレートラインＰＬは高に向かい、一方、データ「０」ビットラインＢＬは低のままである。そのため、データ「０」セルがリストアされる。時間ｔ４でプレートラインＰＬが低に向かい、ｔ５でプリチャージ信号ＰＲＥ時間が高に向かう。プリチャージ信号ＰＲＥの高レベルは、ビットラインを接地又はＶＳＳまでプリチャージする。ワードラインＷＬは時間ｔ６に低に向かい、それにより、強誘電性キャパシタをビットラインから隔離し、パルス感知サイクルが終了する。
【０００８】
強誘電性メモリの前述の読み出し、書き込み、及びリストアオペレーションの各々は、強誘電性キャパシタ１００内の保持された分極ドメインを誘導する。これは特に、＋／−Ｖｍａｘで強誘電性キャパシタに最大電界が印加されるときに当てはまる。この現象は、大抵、インプリントと称され、反対のデータ状態を読み出すときメモリセル（図１）信号マージンを劣化させ得る。例えば、「０」がメモリセルに頻繁に書き込まれ、その後「１」の書き込みが続くとき、残存電荷がＱｒ（図２）よりも正に残り得、それにより「１」信号マージンを劣化させ得る。同様に、「１」がメモリセルに頻繁に書き込まれ、その後「０」の書き込みが続くとき、残存電荷がＱｒよりも負に残り得、それにより「０」信号マージンを劣化させる。
【発明の概要】
【０００９】
記載される例において、メモリ回路を動作させる方法が、真のデータを複数のビットに書き込むこと、及び第１のデータ状態を、真のデータを示す信号ビットに書き込むことを含む。真のデータは読み出され、相補データが複数のビットに書き込まれる。第２のデータ状態が、相補データを示す信号ビットに書き込まれる。
【図面の簡単な説明】
【００１０】
【図１】従来の強誘電性メモリセルの回路図である。
【００１１】
【図２】図１の強誘電性キャパシタ１００のヒステリシス曲線である。
【００１２】
【図３】図１の強誘電性メモリセルへの書き込みオペレーションのタイミング図である。
【００１３】
【図４】図１の強誘電性メモリセルからの読み出しオペレーションのタイミング図である。
【００１４】
【図５】パルス感知読み出しサイクルのタイミング図である。
【００１５】
【図６Ａ】例示の実施例の１Ｔ１Ｃ強誘電性メモリセルのコラムの概略図である。
【００１６】
【図６Ｂ】例示の実施例の２Ｔ２Ｃ強誘電性メモリセルのコラムの概略図である。
【００１７】
【図７Ａ】図６Ａ及び６Ｂの強誘電性メモリ回路と共に用いられ得る例示の実施例の反転感知増幅器回路の概略図である。
【００１８】
【図７Ｂ】図７Ａの反転感知増幅器回路のオペレーションのタイミング図である。
【００１９】
【図８Ａ】データワードの条件付き反転を示す、例示の実施例のメモリ回路の概略図である。
【００２０】
【図８Ｂ】図８Ａの回路のオペレーションの真理表である。
【００２１】
【図８Ｃ】例示の実施例のメモリ回路の概略図であり、誤り検出訂正（ＥＣＣ）を備えたデータワードの条件付き反転を示す。
【００２２】
【図９】図８Ａ及び８Ｃのメモリ回路と共に用いられ得る排他的ＯＲ（ＸＯＲ）ゲートの概略図である。
【００２３】
【図１０】例示の実施例を有利に用い得るポータブル電子デバイスの一例としてのワイヤレス電話のブロック図である。
【発明を実施するための形態】
【００２４】
例示の実施例は、メモリ回路のインプリント低減において著しい利点を提供する。例示の実施例は、スタティックランダムアクセスメモリ回路、抵抗性ランダムアクセスメモリ回路、磁気ランダムアクセスメモリ回路、又は、バイアスされた信号マージンを複数の非対称読み出し又は書き込みオペレーション後につくり得る任意のその他のメモリ回路など、任意のメモリ回路に適用し得る。
【００２５】
図６Ａは、第１の実施例に従った１トランジスタ１キャパシタ（１Ｔ１Ｃ）強誘電性メモリセルのコラムの概略図である。強誘電性メモリアレイは、並列に配されたメモリセルの複数のコラムを含む。強誘電性メモリアレイはまた、Ｎ個の並列ワードラインＷＬ０〜ＷＬＮ−１により画定されるメモリセルの複数のローを含む。メモリセルは、対で配され、隣接するワードライン及び相補ビットラインＢＬ及び／ＢＬに結合される。例えば、ワードラインＷＬ０が、アクセストランジスタ６０６の制御端子に接続される。アクセストランジスタ６０６は、相補ビットライン／ＢＬと強誘電性キャパシタ６０８との間に結合された電流経路を有する。強誘電性キャパシタ６０８は、共通プレートライン端子ＰＬに結合される。ワードラインＷＬ１が、アクセストランジスタ６０２の制御端子に接続される。アクセストランジスタ６０２は、ビットラインＢＬと強誘電性キャパシタ６０４との間に結合された電流経路を有する。強誘電性キャパシタ６０４もまた、共通プレートライン端子ＰＬに結合される。コラムは更に、ビットラインプリチャージ回路を含み、ビットラインプリチャージ回路は、プリチャージ信号ＰＲＥの高レベルに応答してビットラインＢＬ及び／ＢＬをＶＳＳ又は接地までプリチャージするように配された２つのｎチャネルトランジスタを有する。
【００２６】
ビットライン基準回路が、読み出しオペレーションの間、ビットラインＢＬ及び／ＢＬの一方に電圧ＶＲＥＦを印加するように配される。例えば、ビットラインＢＬに接続されたメモリセルが選択される場合、相補ビットライン／ＢＬは、制御信号／ＲＦＷの高レベルに応答して基準電圧ＶＲＥＦを受け取る。同様に、ビットライン／ＢＬに接続されたメモリセルが選択される場合、ビットラインＢＬは、制御信号ＲＦＷの高レベルに応答して基準電圧ＶＲＥＦを受け取る。感知増幅器６００が、制御信号ＳＡＥＮ及び／ＳＡＥＮ（図６Ａには図示せず）に応答して読み出しオペレーションの間、ビットラインＢＬ及び／ＢＬ間の差電圧を増幅する。これらの制御信号は感知増幅器６００をアクティブにし、感知増幅器６００は、制御信号Ｒ／Ｗの高レベルに応答してｎチャネル読み出し／書き込みトランジスタを介して、増幅されたデータ信号をデータラインＤＬ及び／ＤＬに印加する。
【００２７】
図６Ｂは、第２の実施例に従った２トランジスタ２キャパシタ（２Ｔ２Ｃ）強誘電性メモリセルのコラムの概略図である。ここで及び下記説明において、同じ参照番号は実質的に同一の要素を示す。強誘電性メモリアレイが、並列に配されたメモリセルの複数のコラムを含む。強誘電性メモリアレイはまた、Ｎ個の並列ワードラインＷＬ０〜ＷＬＮ−１により画定されるメモリセルの複数のローを含む。２Ｔ／２Ｃの実施例において、メモリセルは、対で配され、それぞれのワードライン及び相補ビットラインＢＬ及び／ＢＬに結合される。例えば、ワードラインＷＬ０が、アクセストランジスタ６１０及び６１４の制御端子に接続される。アクセストランジスタ６１０は、ビットラインＢＬと強誘電性キャパシタ６１２との間に結合された電流経路を有する。アクセストランジスタ６１４は、相補ビットライン／ＢＬと強誘電性キャパシタ６１６との間に結合された電流経路を有する。強誘電性キャパシタ６１２及び６１６が、共通プレートライン端子ＰＬに結合される。読み出しオペレーションの間、強誘電性キャパシタ６１２及び６１６の各々上の電荷が、アクセストランジスタ６１０及び６１４を介してそれぞれのビットラインＢＬ及び／ＢＬに印加され、それにより、１Ｔ１Ｃメモリセルよりも大きな信号マージンを提供する。
【００２８】
図７Ａは、図６Ａ及び図６Ｂの強誘電性メモリ回路と共に用いられ得る例示の実施例の反転感知増幅器回路６００の概略図である。この感知増幅器回路は、Ｎチャネルトランジスタ７１８及び７２２と共にクロス結合構成に配されるＰチャネルトランジスタ７１６及び７２０を有する感知増幅器を含む。Ｎチャネル感知増幅器イネーブル（ＳＡＥＮ）トランジスタ７２４が、Ｎチャネルトランジスタ７１８及び７２２の共通ソース端子と電力サプライ端子ＶＳＳとの間に結合される。Ｐチャネル相補感知増幅器イネーブル（／ＳＡＥＮ）トランジスタ７００が、Ｐチャネルトランジスタ７１６及び７２０の共通ソース端子と電力サプライ端子ＶＤＤとの間に結合される。Ｎチャネルスイッチングトランジスタ７１２が、トランジスタ７１６及び７１８の共通ドレイン端子とビットラインＢＬとの間に結合される。Ｎチャネルスイッチングトランジスタ７１４が、トランジスタ７０８及び７１０の共通ドレイン端子と相補ビットライン／ＢＬとの間に結合される。スイッチングトランジスタ７１２及び７１４は、ビットライン多重化信号ＢＬＭＵＸにより制御される。Ｐチャネルトランジスタ７０６及びＮチャネルトランジスタ７０４によって形成される第１のインバータが、トランジスタ７１６及び７１８の共通ドレイン端子に結合される入力端子と、ビットラインＢＬに結合される出力端子とを有する。Ｐチャネルトランジスタ７１０及びＮチャネルトランジスタ７０８によって形成される第２のインバータが、トランジスタ７２０及び７２２の共通ドレイン端子に結合される入力端子と、相補ビットライン／ＢＬに結合される出力端子とを有する。第１及び第２のインバータは、Ｎチャネルトランジスタ７２４及び制御信号ＳＡＥＮと共にＰチャネルトランジスタ７０２及び制御信号／ＢＬＲＳＴＲによりイネーブルにされる。
【００２９】
図７Ａの反転感知増幅器回路６００のオペレーションが、図７Ｂのタイミング図を参照して説明される。初期的に、相補感知増幅器イネーブル信号／ＳＡＥＮ及び相補ビットラインリストア信号／ＢＬＲＳＴＲを除いて、図７Ｂの全ての信号が低である。ビットラインＢＬ及び／ＢＬは、ＶＳＳにプリチャージされる。時間ｔ０で、メモリセルのローを選択するためにワードラインＷＬが高に向かう。ここで、ワードラインＷＬは、図６Ａ又は図６ＢのワードラインＷＬ０〜ＷＬＮ−１のうちの任意のワードラインであり得る。時間ｔ１に、選択されたメモリセルからデータを読み出すため、及びビットラインＢＬ及び／ＢＬ間の差電圧を生成するために、プレートライン信号ＰＬが高にパルスする。スイッチングトランジスタ７１２及び７１４をオンにするためにビットライン多重化信号ＢＬＭＵＸも高に向かい、それにより、ビットラインＢＬ及び／ＢＬを感知増幅器に結合する。時間ｔ２に、差電圧が感知増幅器において充分につくられるときに、Ｐチャネルトランジスタ７００をオンにするため、及び電力サプライＶＤＤからＰチャネルトランジスタ７１６及び７２０の共通ソース端子へ正の電圧を印加するために、相補感知増幅器イネーブル信号／ＳＡＥＮが低に向かう。この正の電圧は、差電圧の何らかの初期増幅を提供する。時間ｔ３に、スイッチングトランジスタ７１２及び７１４をオフにするために制御信号ＢＬＭＵＸが低に向かい、それにより、ビットラインＢＬ及び／ＢＬを感知増幅器から隔離する。Ｎチャネルトランジスタ７２４をオンにするため、及びトランジスタ７０４〜７１０によって形成されたインバータをイネーブルするために、感知増幅器イネーブル信号ＳＡＥＮが高に向かう。Ｎチャネルトランジスタ７２４がトランジスタ７１８及び７２２の共通ソース端子を電力サプライ端子ＶＳＳに結合し、それにより、感知増幅器における差電圧を更に増幅する。時間ｔ４に、増幅された差電圧をデータラインＤＬ及び／ＤＬ（図６Ａ又は図６Ｂ）に印加するために、読み出し／書き込み信号Ｒ／Ｗが高に向かう。Ｐチャネルトランジスタ７０２をオンにするため、及び電力サプライ電圧ＶＤＤをＰチャネルインバータトランジスタ７０６及び７１０の共通ソース端子に印加するために、相補ビットラインリストア信号／ＢＬＲＳＴＲが低に向かう。トランジスタ７０４〜７１０によって形成されたインバータはその後、選択されたメモリセルに反転データ信号を書き込む。例えば、相補ビットライン／ＢＬ（「１」）に対して正の差電圧を生成したビットラインＢＬ上のメモリセルが、相補ビットライン／ＢＬ（「０」）に対してビットラインＢＬ上の負の電圧として再書き込みされ得る。これは、トランジスタ７０４及び７０６によって形成された第１のインバータが、ビットラインＢＬ上のオリジナルデータ信号を反転させるためである。同様に、トランジスタ７０８及び７１０によって形成された第２のインバータが、相補ビットライン／ＢＬ上のオリジナルデータ信号を反転させる。
【００３０】
反転感知増幅器回路６００（図７Ａ）は、幾つかの理由のため非常に有利である。第１に、各メモリセルから読み出されるオリジナルデータ信号が無条件で反対のデータ状態として再書き込みされる。これは、強誘電性キャパシタの分極されたドメインをアニールすることによりメモリセル内のインプリントを著しく低減する。第２に、差電圧が、充分に増幅され、データラインＤＬ及び／ＤＬに印加されるとすぐに、読み出し／書き込み信号Ｒ／Ｗがアクティブにされるので、反転感知増幅器に速度の不利益がない。第３に、トランジスタ７０４〜７１０によって形成された感知増幅器は、ビットラインＢＬ及び／ＢＬを直接的にリストアしない。増幅された差電圧は、反転され、それぞれの第１の（７０４〜７０６）及び第２の（７０８〜７１０）インバータによりビットラインＢＬ及び／ＢＬ上に駆動される。第１及び第２のインバータによるこの付加的なバッファリングが、感知増幅器上の負荷を低減し、そのため、それは、データラインＤＬ及び／ＤＬをより一層容易に駆動する。最後に、ビットライン（ＢＬ、／ＢＬ）及びデータライン（ＤＬ、／ＤＬ）の容量性負荷が、それぞれ、インバータ及び感知増幅器間で分けられるので、トランジスタサイズが低減され得、そのため、小さなエリア不利益しか生じない。
【００３１】
図８Ａは、例示の実施例のメモリ回路の概略図であり、データワードの条件付き反転を示す。これまでの説明から、反転感知増幅器回路６００は無条件に、選択されたメモリセルから読み出されたデータを反転し、反転されたデータを選択されたメモリセルにリストアする。従って、反転感知増幅器からのデータがオリジナルであるか又は反転されたデータであるかの判定に応答して、データは条件付きで反転される。この判定は、信号ビット又は反転ビット（Ｂｉ）によって成される。図８Ａのメモリ回路は、ワードラインＷＬ０により選択された強誘電性メモリセルＢｉ及びＢ０〜ＢＮ−１のローを含む。各強誘電性メモリセルからのデータは、それぞれの感知増幅器により読み出しオペレーションの間増幅される。例えば、信号ビットＢｉが、増幅された信号ビットｂｉを生成するために反転感知増幅器回路８００により増幅される。信号ビットｂｉは、読み出し／書き込み（Ｒ／Ｗ）トランジスタ８０２を介して多重化回路８０４に印加される。多重化回路８０４はその後、制御信号ＲＤの高レベル（「１」）に応答して、それぞれのデータラインからの信号ビットｂｉをラッチ回路８０６に印加する。ラッチ回路８０６は、信号ビットｂｉをラッチし、それをＸＯＲゲート８１８及び８２０などのデータコラムに対応する各排他的ＯＲ（ＸＯＲ）ゲートの一つの端子に印加する。代替として、書き込みオペレーションの間、制御信号ＲＤの低レベルに応答して、書き込み信号ビットＷＢｉが多重化回路８０４を介して、読み出し／書き込みトランジスタ８０２、感知増幅器回路８００、及びそれぞれのビットラインＢＬ又は／ＢＬに印加される。
【００３２】
ローの他の強誘電性メモリセルからのデータ信号は同様の方式で動作する。例えば、データビットＢ０が、増幅されたデータビットｂ０を生成するために反転感知増幅器回路８１０により増幅される。データビットｂ０が、読み出し／書き込み（Ｒ／Ｗ）トランジスタ８１２を介して多重化回路８１４に印加される。多重化回路８１４はその後、制御信号ＲＤの高レベル（「１」）に応答して、それぞれのデータラインからのデータビットｂ０をラッチ回路８１６へ印加する。ラッチ回路８１６は、データビットｂ０をラッチし、それをＸＯＲゲート８１８の一つの端子に印加する。代替として、書き込みオペレーションの間、制御信号ＲＤの低レベルに応答して、書き込みデータビットＷＢ０が多重化回路８１４を介して、読み出し／書き込みトランジスタ８１２、感知増幅器回路８１０、及びそれぞれのビットラインＢＬ又は／ＢＬに印加される。
【００３３】
図８Ａのメモリ回路のオペレーションが、図８Ｂの真理表を参照して説明される。真理表の左コラムは、ＲＥＡＤ又はＷＲＩＴＥオペレーションなど、前の論理オペレーションを示す。真理表の各ローは、論理オペレーション後の図８Ａにおいて識別された信号の論理値を示す。特に、第１のローは、第１の書き込み後の初期値を示す。信号ビットＢｉは０であり、それぞれ、データビットＢ０及びＢｉは０１である。信号ビットｂｉ、増幅されたデータビットｂ０及びｂ１、及び読み出しビットＲＢ０及びＲＢ１は、「Ｘ」で示すように「ドゥーナットケア（do not care）」値である。第２のローにおける第１の読み出しオペレーションの後、それぞれ、信号ビットｂｉ、増幅されたデータビットｂ０及びｂ１、及び読み出しビットＲＢ０及びＲＢ１は、００１０１である。信号ビットｂｉは、第１のローにおける初期書き込みオペレーション後のメモリセル信号ビットＢｉと同じ値を有する。信号ビットｂｉの０値は、増幅されたデータビットｂ０及びｂ１（０１）が反転されるべきではないことを示す。増幅されたデータビットｂ０及びｂ１（０１）との０信号ビットｂｉのＸＯＲが、それぞれのＸＯＲゲート８１８及び８２０において０１出力を生成する。そのため、読み出しビットＲＢ０及びＲＢ１はそれぞれ０１である。第２のローにおけるメモリセル信号ビットＢｉ及びメモリセルデータビットＢ０及びＢ１は各々、上述したようにそれぞれの反転感知増幅器により反転状態（１１０）で再書き込みされる。
【００３４】
第３のローにおける第２の読み出しオペレーションの後、それぞれ、信号ビットｂｉ、増幅されたデータビットｂ０及びｂ１、及び読み出しビットＲＢ０及びＲＢ１は、１１００１である。信号ビットｂｉ及び増幅されたデータビットｂ０及びｂ１は、第２のローにおけるメモリセル信号ビットＢｉ及びメモリセルデータビットＢ０及びＢ１と同じ値を有する。これらは第１のロー（００１）のオリジナル書き込みデータからの反転されたデータ状態である。信号ビットｂｉの１値は、増幅されたデータビットｂ０及びｂ１（１０）が反転される必要があることを示す。増幅されたデータビットｂ０及びｂ１（１０）との１信号ビットｂｉのＸＯＲが、それぞれのＸＯＲゲート８１８及び８２０において０１出力を生成する。そのため、読み出しビットＲＢ０及びＲＢ１はそれぞれ０１である。メモリセル信号ビットＢｉ及びメモリセルデータビットＢ０及びＢ１は各々、上述したようにそれぞれの反転感知増幅器により反転状態（００１）で再書き込みされる。
【００３５】
第３及び第４の読み出しオペレーションは、上述したものと同じである。各ローにおいて、読み出しデータビットＲＢ０及びＲＢ１は、第１のローにおいてメモリセルデータビットに元々書き込まれたように０１である。各偶数読み出しオペレーションは、オリジナルデータ（００１）をメモリセル信号及びデータビットに再書き込みする。しかし、各奇数読み出しは、反転されたデータ（１１０）をメモリセル信号及びデータビットに再書き込みする。上述のように、これは幾つかの理由で非常に有利である。第１に、各メモリセルから読み出されるオリジナルデータ信号は、反対のデータ状態として無条件で再書き込みされる。これは、強誘電性キャパシタの分極されたドメインをアニールすることによりメモリセル内のインプリントを著しく低減する。第２に、読み出し経路において著しい速度の不利益がない。これは、ＸＯＲゲートが、読み出しデータ経路における増幅されたデータビットｂ０及びｂ１をバッファするためにも用いられるためである。差電圧が、充分に増幅され、付加的なゲート遅延なしにデータラインＤＬ及び／ＤＬに印加されるとすぐに、読み出し／書き込み信号Ｒ／Ｗがアクティブにされる。第３に、読み出し及び書き込みデータ間で区別するために多重化回路が必要とされるので、書き込みデータ経路は影響を受けない。最後に、反転感知増幅器回路６００及び８１８〜８２０などのＸＯＲゲートの最小の付加的回路複雑性で実装が達成される。
【００３６】
図８Ｃは、例示の実施例のメモリ回路の概略図であり、誤り検出訂正又は誤り補正符号（ＥＣＣ）を備えたデータワードの条件付き反転を示す。この回路は、読み出し／書き込みトランジスタ（８０２及び８１２など）と多重化回路（８０４及び８１４など）との間にＥＣＣ回路８３０が付加されることを除き、図８Ａの回路に類似する。ＥＣＣ回路は、１９５０年にリチャード  ハミングによって考案されたシングル誤り訂正ダブル誤り検出（ＳＥＣＤＥＤ）ハミング符号を用い得る。ハミング符号は、パリティビットをデータビットに付加し、ダブルビット誤りを検出するため、及びシングルビット誤りを補正するために有効である。ＥＣＣ回路８３０は、好ましくは、所望のワードサイズに対応する符号を含む。各有効コードワードＣに対し、反転データワードを備えたＳＥＣＤＥＤのために、有効反転コードワード~Ｃが用いられ得る。ここで、有効コードワードは、データワード上のＳＥＣＤＥＤなど、特定の誤り検出及び補正オペレーションを行なうものである。
【００３７】
他の符号は、当業界で既知であるように、コードワードＣ及び~Ｃ両方が有効であるという特性を満足させる限り、ＳＥＣＤＥＤを実施するためにＥＣＣ回路において用い得る。また、ダブル誤り補正及びトリプル誤り検出（ＤＥＣＴＥＤ）など、シングルデータワードにおいて複数のビット誤りを補正するためにＥＣＣ回路８３０においてＢＣＨ符号などの巡回誤り補正符号が用いられ得る。ＢＣＨ符号は、１９５９年にアレクシス  オッカンガム（Alexis Hocquenghem）が最初に考案し、その後それとは別に、１９６０年にラージ  ボース（Raj Bose）及びディー  ケイ  レイ  チョードリ（D. K. Ray-Chaudhuri）が考案した。ＢＣＨという符号名は考案者のイニシャルに由来する。ＢＣＨ符号は、当業界で既知であり、衛星通信、コンパクトディスクプレーヤ、ＤＶＤ、ディスクドライブ、ソリッドステートドライブ、及び２次元バーコードにおいて用いられる。
【００３８】
図９は、図８Ａ及び図８Ｃのメモリ回路と共に用いられ得る排他的ＯＲ（ＸＯＲ）ゲート８１８の概略図である。ここで、Ａ及びＢは、２つのＸＯＲ入力信号であり、Ｙは出力信号である。ＸＯＲゲートは、直列接続されるトランジスタ９０２〜９０８によって形成される左ブランチ、及び直列接続されるトランジスタ９１０〜９１６によって形成される右ブランチを含む。インバータ９００が、Ｂ入力信号を受け取り、相補入力信号／Ｂを生成する。オペレーションにおいて、入力信号Ｂが高であるとき、トランジスタ９０４及び９０６は、いずれもオフであり、左ブランチをディセーブルする。Ｂの高状態及び／Ｂの対応する低状態は、それぞれ、Ｎチャネルトランジスタ９１４及びＰチャネルトランジスタ９１２をオンにする。右ブランチはその後、入力信号Ａを有するシンプルなインバータとして動作する。そのため、Ｂが高であるとき、ＹはＡの反転である。代替として、Ｂが低であり、／Ｂ１が高であるとき、トランジスタ９１２及び９１４は、いずれもオフであり、右ブランチをディセーブルする。Ｂの低状態及び／Ｂの対応する高状態は、それぞれ、Ｐチャネルトランジスタ９０４及びＮチャネルトランジスタ９０６をオンにする。トランジスタ９１０及び９１６は、トランジスタ９０２及び９０８の制御ゲートにおいて相補信号／Ａを生成するように第１のインバータとして動作する。トランジスタ９０２及び９０８はその後、入力信号／Ａを有するシンプルなインバータとして動作する。そのため、Ｂが低であるときＹがＡに等しい。
【００３９】
図１０は、不揮発性メモリアレイにおいて例示の実施例を有利に利用し得るポータブル電子デバイスの一例としてのワイヤレス電話のブロック図である。ワイヤレス電話は、アンテナ１０００、無線周波数トランシーバ１００２、ベースバンド回路１０１０、マイクロホン１００６、スピーカー１００８、キーパッド１０２０、及びディスプレイ１０２２を含む。ワイヤレス電話は、当業界で既知の再充電可能なバッテリー（図示せず）により電力供給されることが好ましい。アンテナ１０００は、ワイヤレス電話に、当業界で既知の方式でワイヤレス電話通信のため無線周波数環境と相互作用させ得る。無線周波数トランシーバ１００２は、アンテナ１０００を介して無線周波数信号を送信及び受信する。送信された信号は、ベースバンド回路１０１０から受信された音声／データ出力信号により変調される。受信された信号は、復調され、音声／データ入力信号としてベースバンド回路１０１０に提供される。アナログ部１００４が、アナログ音声信号を受け取るためにマイクロホン１００６に接続されるアナログデジタルコンバータ１０２４を含む。アナログデジタルコンバータ１０２４は、これらのアナログ音声信号をデジタルデータに変換し、それらをデジタルシグナルプロセッサ１０１６に印加する。アナログ部１００４はまた、スピーカー１００８に接続されるデジタルアナログコンバータ１０２６を含む。スピーカー１００８は、音声出力をユーザーに提供する。デジタル部１０１０は、一つ又は複数の集積回路において具現化され、マイクロコントローラユニット１０１８、デジタルシグナルプロセッサ１０１６、不揮発性メモリ回路１０１２、及び揮発性メモリ回路１０１４を含む。不揮発性メモリ回路１０１２は、読み出し専用メモリ（ＲＯＭ）、強誘電性メモリ（ＦｅＲＡＭ又はＦＲＡＭ）、フラッシュメモリ、又は当業界で既知のその他の不揮発性メモリを含み得る。揮発性メモリ回路１０１４は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、又は当業界で既知のその他の揮発性メモリ回路を含み得る。マイクロコントローラユニット１０１８は、ユーザーからの電話番号入力及び制御入力を受け取るためにキーパッド１０２０と相互作用する。マイクロコントローラユニット１０１８は、ダイヤルされた番号、バッテリー残存寿命などの電話の現在の状態、及び受信した英数字メッセージを表示するためにディスプレイ１０２２に駆動機能を提供する。デジタルシグナルプロセッサ１０１６は、送信エンコード、受信デコード、誤り検出及び補正、エコー相殺、及び音声バンドフィルタリングのためのリアルタイム信号処理を提供する。マイクロコントローラユニット１０１８及びデジタルシグナルプロセッサ１０１６両方が、プログラム命令及びユーザープロファイルデータのために不揮発性メモリ回路１０１２とインタフェースする。マイクロコントローラユニット１０１８及びデジタルシグナルプロセッサ１０１６もまた、信号処理、音声認識処理、及び他の用途のため揮発性メモリ回路１０１４とインタフェースする。
【００４０】
例示の実施例は、スタティックランダムアクセスメモリ回路、抵抗性ランダムアクセスメモリ回路、磁気ランダムアクセスメモリ回路、又はバイアスされた信号マージンを複数の非対称読み出し又は書き込みオペレーション後につくり得る任意のその他のメモリ回路などの任意のメモリ回路に適用され得る。
【００４１】
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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