(57)【特許請求の範囲】
【請求項１】
第１導電型の主半導体層を有するドリフト領域と、
前記ドリフト領域の上面側に配置された第２導電型のベース領域と、
前記ベース領域の上部に配置され、前記主半導体層よりも高不純物密度の第１導電型の第１主電極領域と、
前記第１主電極領域及びベース領域を貫通するトレンチ内に設けられたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記トレンチの底部を覆うように配置された第２導電型のゲート被覆半導体層と、
前記ベース領域と前記ゲート被覆半導体層とに挟まれた第１導電型の中間半導体層と、
前記ドリフト領域の下面側に配置された第２導電型の第２主電極領域と、
隣り合う前記トレンチに挟まれた一部の領域に形成され、前記ゲート被覆半導体層に接する第２導電型のメサ層と、
を備え、前記メサ層の両側面が隣り合う前記トレンチ内に設けられた前記ゲート絶縁膜にそれぞれ接することを特徴とする半導体装置。
【請求項２】
前記ゲート被覆半導体層は、
前記トレンチから深さ方向に離間するように、前記ドリフト領域の主面に沿って一様に配置された第２導電型の平坦層と、
前記平坦層に接し、隣り合う前記トレンチの底部をそれぞれ覆うように互いに離間して配置された複数の第２導電型のブリッジ層と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドリフト領域が、
少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層と、
前記複数の主半導体層間に挟まれた第２導電型の補助半導体層と
を含む積層構造からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層と、前記複数の主半導体層間に挟まれた第２導電型の補助半導体層とを含む積層構造からなるドリフト領域と、
前記ドリフト領域の上面側に配置された第２導電型のベース領域と、
前記ベース領域の上部に配置され、前記主半導体層よりも高不純物密度の第１導電型の第１主電極領域と、
前記第１主電極領域及びベース領域を貫通するトレンチ内に設けられたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
前記ドリフト領域の下面側に配置された第２導電型の第２主電極領域と、
を備え、
前記補助半導体層が、前記ドリフト領域の主面に沿って、隣り合う前記トレンチに亘って連続して設けられていることを特徴とする半導体装置。
【請求項５】
前記補助半導体層を複数層有し、前記複数の補助半導体層と前記複数の主半導体層とが交互に形成されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記補助半導体層が、素子領域周辺の終端領域まで延在することを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
第１導電型の主半導体層を含むドリフト領域の上面側に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記主半導体層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
前記第１主電極領域及び前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記トレンチの底部を覆うように第２導電型のゲート被覆半導体層を形成する工程と、
前記ベース領域と前記ゲート被覆半導体層とに挟まれた第１導電型の中間半導体層を形成する工程と、
前記ドリフト領域の下面側に第２導電型の第２主電極領域を形成する工程と、
隣り合う前記トレンチに挟まれた一部の領域に、前記ゲート被覆半導体層に接する第２導電型のメサ層を形成する工程と、
を含み、前記メサ層の両側面が隣り合う前記トレンチ内に設けられた前記ゲート絶縁膜にそれぞれ接することを特徴とする半導体装置の製造方法。
【請求項８】
前記ゲート被覆半導体層を形成する工程は、前記ドリフト領域上にエピタキシャル成長を行うことにより前記ゲート被覆半導体層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート被覆半導体層を形成する工程は、前記トレンチの底部の深さにイオン注入及び熱処理を行うことにより前記ゲート被覆半導体層を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
第１導電型の主半導体層を含むドリフト領域の上面側に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記主半導体層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
前記第１主電極領域及び前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記トレンチの底部を覆うように第２導電型のゲート被覆半導体層を形成する工程と、
前記ベース領域と前記ゲート被覆半導体層とに挟まれた第１導電型の中間半導体層を形成する工程と、
前記ドリフト領域の下面側に第２導電型の第２主電極領域を形成する工程と、
を含み、
前記ゲート被覆半導体層を形成する工程は、
前記トレンチから深さ方向に離間するように、前記ドリフト領域の主面に沿って一様に第２導電型の平坦層を形成し、
前記平坦層に接し、隣り合う前記トレンチの底部を覆うように互いに離間して複数の第２導電型のブリッジ層を形成する
ことを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記ドリフト領域を形成する工程は、少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層間に第２導電型の補助半導体層を挟むことにより、前記複数の主半導体層及び前記補助半導体層を含む積層構造を形成することを特徴とする請求項７〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層間に第２導電型の補助半導体層を挟むことにより、前記複数の主半導体層及び前記補助半導体層を含む積層構造からなるドリフト領域を形成する工程と、
前記ドリフト領域の上面側に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部に、前記主半導体層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、
前記第１主電極領域及び前記ベース領域を貫通するトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜を形成する工程と、
前記トレンチ内に前記ゲート絶縁膜を介してゲート電極を埋め込む工程と、
前記ドリフト領域の下面側に第２導電型の第２主電極領域を形成する工程と、
を含み、
前記補助半導体層を、前記ドリフト領域の主面に沿って、隣り合う前記トレンチに亘って連続して形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記ドリフト領域を形成する工程は、イオン注入による不純物ドーピング及びエピタキシャル成長を繰り返して行うことにより前記補助半導体層及び前記主半導体層を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記ドリフト領域を形成する工程は、添加する不純物元素の異なるエピタキシャル成長を交互に連続して行うことにより前記補助半導体層及び前記主半導体層を順次形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置において、半導体構成素子の周辺のコーナー部での降伏強度を改善するために、コーナー部におけるｎ型の半導体部内にｐ型のフローティングゾーンを島状、楔状又は層状に形成した構造が知られている（特許文献１参照）。また、高耐圧化、ターンオンの高速化等のために、ｎ型の半導体層中に楕円の断面形状を有するｐ型の埋め込み層を形成した構造が知られている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００２−５０３４０１号公報
【特許文献２】特開２００１−３１３３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＩＧＢＴでは、オン電圧及びターンオフ損失の低減のため、半導体チップの薄化が進んでいる。しかしながら、プロセス上の制約により、半導体チップの薄化には限界があり、オン電圧を増大させずにターンオフ損失の低減を図ることは困難である。
【課題を解決するための手段】
【０００５】
上記課題に鑑み、本発明は、オン電圧の増大を抑制しつつターンオフ損失を低減できる半導体装置及びその製造方法を提供することを目的とする。
【０００６】
本発明の一態様によれば、（ａ）第１導電型の主半導体層を有するドリフト領域と、（ｂ）ドリフト領域の上面側に配置された第２導電型のベース領域と、（ｃ）ベース領域の上部に配置され、主半導体層よりも高不純物密度の第１導電型の第１主電極領域と、（ｄ）第１主電極領域及びベース領域を貫通するトレンチ内に設けられたゲート絶縁膜と、（ｅ）トレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極と、（ｆ）トレンチの底部を覆うように配置された第２導電型のゲート被覆半導体層と、（ｇ）ベース領域とゲート被覆半導体層とに挟まれた第１導電型の中間半導体層と、（ｈ）ドリフト領域の下面側に配置された第２導電型の第２主電極領域とを備える半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（ａ）少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層と、複数の主半導体層間に挟まれた第２導電型の補助半導体層とを含む積層構造からなるドリフト領域と、（ｂ）ドリフト領域の上面側に配置され、主半導体層よりも高不純物密度の第１導電型の第１主電極領域と、（ｃ）ドリフト領域の下面側に配置された第２導電型の第２主電極領域と、（ｄ）ドリフト領域を走行するキャリアの移動を制御するキャリア制御機構とを備える半導体装置が提供される。
【０００８】
本発明の更に他の態様によれば、（ａ）第１導電型の主半導体層を含むドリフト領域の上面側に第２導電型のベース領域を形成する工程と、（ｂ）ベース領域の上部に、主半導体層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、（ｃ）第１主電極領域及びベース領域を貫通するトレンチを形成する工程と、（ｄ）トレンチ内にゲート絶縁膜を形成する工程と、（ｅ）トレンチ内にゲート絶縁膜を介してゲート電極を埋め込む工程と、（ｆ）トレンチの底部を覆うように第２導電型のゲート被覆半導体層を形成する工程と、（ｇ）ベース領域とゲート被覆半導体層とに挟まれた第１導電型の中間半導体層を形成する工程と、（ｈ）ドリフト領域の下面側に第２導電型の第２主電極領域を形成する工程とを含む半導体装置の製造方法が提供される。
【０００９】
本発明の更に他の態様によれば、（ａ）少なくとも上面及び下面にそれぞれ第１導電型の主半導体層が位置する複数の主半導体層間に第２導電型の補助半導体層を挟むことにより、複数の主半導体層及び補助半導体層を含む積層構造からなるドリフト領域を形成する工程と、（ｂ）第１導電型のドリフト領域の上面側に、主半導体層よりも高不純物密度の第１導電型の第１主電極領域を形成する工程と、（ｃ）ドリフト領域を走行するキャリアの移動を制御するキャリア制御機構を形成する工程と、（ｄ）ドリフト領域の下面側に第２導電型の第２主電極領域を形成する工程とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、オン電圧の増大を抑制しつつターンオフ損失を低減できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図２】図２（ａ）及び図２（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図３】図３（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するための図２（ａ）及び図２（ｂ）に引き続く工程断面図である。
【図４】図４（ａ）〜図４（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明するための図３（ａ）〜図３（ｄ）に引き続く工程断面図である。
【図５】本発明の第１の実施形態の第１の変形例に係る半導体装置の構成の一例を示す断面図である。
【図６】本発明の第１の実施形態の第１の変形例に係る実施例のスイッチング波形を比較例と比較して示すグラフである。
【図７】本発明の第１の実施形態の第１の変形例に係る実施例の図６のゲート波形を比較例と比較して示すグラフである。
【図８】本発明の第１の実施形態の第２の変形例に係る半導体装置の構成の一例を示す断面図である。
【図９】図９（ａ）〜図９（ｃ）は、本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図１０】図１０（ａ）〜図１０（ｃ）は、本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法の一例を説明するための図９（ａ）〜図９（ｃ）に引き続く工程断面図である。
【図１１】本発明の第１の実施形態の第３の変形例に係る半導体装置の構成の一例を示す断面図である。
【図１２】本発明の第１の実施形態の第４の変形例に係る半導体装置の構成の一例を示す断面図である。
【図１３】本発明の第１の実施形態の第５の変形例に係る半導体装置の構成の一例を示す断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の素子領域（活性領域）の主要部の構成の一例を示す断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の素子領域周辺の終端領域の一例を示す断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の素子領域周辺の終端領域の他の一例を示す断面図である。
【図１７】本発明の第２の実施形態に係る実施例の不純物密度分布（１次元プロファイル）を示すグラフである。
【図１８】本発明の第２の実施形態に係る実施例のキャリア密度分布（１次元プロファイル）を比較例と比較して示すグラフである。
【図１９】本発明の第２の実施形態に係る実施例のオフ状態でのＩＶ特性を比較例と比較して示すグラフである。
【図２０】本発明の第２の実施形態に係る実施例のＩｃ＝２０Ａでのオン電圧のＩＶ波形を比較例と比較して示すグラフである。
【図２１】本発明の第２の実施形態に係る実施例のＩｃ＝１Ａでのオン電圧のＩＶ波形を比較例と比較して示すグラフである。
【図２２】本発明の第２の実施形態に係る実施例のターンオフ時のスイッチング波形を比較例と比較して示すグラフである。耐圧波形を示すグラフである。
【図２３】図２３（ａ）〜図２３（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するための工程断面図である。
【図２４】図２４（ａ）〜図２４（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するための図２３（ａ）〜図２３（ｃ）に引き続く工程断面図である。
【図２５】図２５（ａ）〜図２５（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明するための図２４（ａ）〜図２４（ｄ）に引き続く工程断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置の構成の一例を示す断面図である。
【図２７】本発明の第２及び第３の実施形態に係る実施例の不純物密度分布（１次元プロファイル）を比較例と比較して示すグラフである。
【図２８】本発明の第２及び第３の実施形態に係る実施例の電子密度分布（１次元プロファイル）を比較例と比較して示すグラフである。
【図２９】本発明の第２及び第３の実施形態に係る実施例の正孔密度分布（１次元プロファイル）を比較例と比較して示すグラフである。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の第１〜第３の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す第１〜第３の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１３】
本明細書において、「第１主電極領域」とは、ＩＧＢＴの場合においてエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる領域を意味する。「第２主電極領域」とは、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域、ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、第１主電極領域がエミッタ領域であれば、第２主電極領域はコレクタ領域を意味し、第１主電極領域がアノード領域であれば、第２主電極領域はカソード領域を意味する。
【００１４】
また、本明細書において、「第１導電型」とは、ｐ型又はｎ型のいずれか一方を意味し、「第２導電型」とは、第１導電型の反対導電型を意味する。このため、以下の第１〜第３の実施形態に係る半導体装置では、第１導電型がｎ型、第２導電型がｐ型の場合について説明するが、導電型の選択の問題に過ぎない。逆に、第１導電型をｐ型、第２導電型をｎ型とする場合であっても、以下の説明における極性を逆にすることで、同様に本発明の技術的思想や効果が適用可能であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに上付き文字で付す＋及び−は、＋及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。
【００１５】
また、本明細書において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。
【００１６】
（第１の実施形態）
＜半導体装置の構造＞
本発明の第１の実施形態に係る半導体装置として、トレンチゲート構造のＩＧＢＴを説明する。本発明の第１の実施形態に係る半導体装置の素子領域（活性領域）は、図１に示すように、第１導電型（ｎ−型）のドリフト領域（主半導体層）１を備える。ドリフト領域１の厚さは例えば５０μｍ〜６０μｍ程度であり、不純物密度は例えば０．７×１０１３ｃｍ−３程度である。
【００１７】
本発明の第１の実施形態に係る半導体装置は、ドリフト領域１を走行するキャリアの移動を制御するキャリア制御機構を備える。キャリア制御機構は、第２導電型（ｐ型）のベース領域２ａ〜２ｃと、ゲート絶縁膜４ａ，４ｂと、ゲート電極５ａ，５ｂとを備える。ベース領域２ａ〜２ｃは、ドリフト領域１の上面側に形成されている。ゲート絶縁膜４ａ，４ｂは、ベース領域２ａ〜２ｃを貫通するトレンチ（凹部）内に設けられる。例えば、トレンチの幅は１μｍ程度であり、トレンチの深さは３μｍ程度であり、隣り合うトレンチの中央位置の間隔は２．５μｍ程度である。ゲート電極５ａ，５ｂはゲート絶縁膜４ａ，４ｂに介してトレンチ内に埋め込まれている。ゲート電極５ａ，５ｂは、ベース領域２ａ〜２ｃ中の電位を静電的に制御して、ベース領域２ａ〜２ｃを経由してドリフト領域１に注入されるキャリアの移動を制御する。
【００１８】
ベース領域２ａ〜２ｃの上部には、ドリフト領域１よりも高不純物密度の第１導電型（ｎ＋型）の第１主電極領域（エミッタ領域）３ａ〜３ｄが選択的に形成されている。エミッタ領域３ａ〜３ｄは、ゲート絶縁膜４ａ，４ｂを介してゲート電極５ａ，５ｂに接している。
【００１９】
ドリフト領域１の上面には、複数のトレンチの底部を含んで跨ぐように（換言すれば、複数のトレンチの底部を一括して覆うように）、第２導電型（ｐ型）のゲート被覆半導体層１２が形成されている。ゲート被覆半導体層１２は、ドリフト領域１の主面に沿って一様に形成されている。ゲート被覆半導体層１２は、複数のゲート絶縁膜４ａ，４ｂの底部を覆うように複数のゲート絶縁膜４ａ，４ｂに接している。ゲート被覆半導体層１２の厚さは例えば２μｍ程度であり、不純物密度は例えば２×１０１４ｃｍ−３程度である。
【００２０】
ベース領域２ａ〜２ｃとゲート被覆半導体層１２との間には、ドリフト領域１の不純物密度と同等か、又はドリフト領域１よりも高不純物密度の第１導電型（ｎ−型又はｎ＋型）の中間半導体層１３ａ〜１３ｃが形成されている。中間半導体層１３ａ〜１３ｃは、隣り合うトレンチ側面に位置するゲート絶縁膜４ａ，４ｂに接するように形成されている。
【００２１】
ここで、複数のトレンチの底面を覆うようにゲート被覆半導体層１２が形成されているため、電子をドリフト領域１に注入させる必要がある。そのためには、ｐ型のベース領域２とゲート被覆半導体層１２の間に、トレンチ側面に位置するゲート絶縁膜４ａ，４ｂに接する第１導電型の中間半導体層１３ａ〜１３ｃが必要である。ベース領域２ａ〜２ｃに形成される反転層チャネルは、中間半導体層１３ａ〜１３ｃでは蓄積層チャネルとなるので、蓄積層チャネルの電子の一部は中間半導体層１３ａ〜１３ｃに拡散できる。
【００２２】
ゲート被覆半導体層１２の不純物密度は、ドリフト領域１又は中間半導体層１３ａ〜１３ｃの不純物密度と同じオーダーか、又は１桁程度高い不純物密度に設定する。そのため、中間半導体層１３ａ〜１３ｃに拡散した電子がゲート被覆半導体層１２を越えてドリフト領域１に拡散する。これにより、ｐ型のゲート被覆半導体層１２が一様にトレンチの底面を覆っていても、半導体装置はターンオンすることが可能となる。
【００２３】
ゲート電極５ａ，５ｂ上には層間絶縁膜６ａ，６ｂを介してエミッタ電極７が紙面の奥に位置するゲート配線（図示省略）と分離して配置されている。エミッタ電極７は、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃに接している。エミッタ電極７及びゲート配線の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ−シリコン（Ｓｉ）、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。
【００２４】
ドリフト領域１の下面側には、第２導電型（ｐ＋型）の第２主電極領域（コレクタ領域）９が形成されている。ドリフト領域１とコレクタ領域９の間には、ドリフト領域１よりも高不純物密度のｎ型のフィールドストップ（ＦＳ層）８が形成されている。コレクタ領域９の下面にはコレクタ電極１０が配置されている。コレクタ電極１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００２５】
本発明の第１の実施形態に係る半導体装置によれば、複数のトレンチの底部を覆うように一様に形成されたゲート被覆半導体層１２を有することにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる。また、従来のＩＧＢＴでは、スイッチングの際にゲート電圧が跳ね上がり、スイッチング速度が低下する問題があった。これに対して、本発明の第１の実施形態に係る半導体装置によれば、複数のトレンチの底部を覆うゲート被覆半導体層１２を有することにより、複数のトレンチの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【００２６】
＜半導体装置の製造方法＞
次に、図２（ａ）〜図４（ｃ）を用いて、本発明の第１の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００２７】
（ａ）図２（ａ）に示すように単結晶Ｓｉ等からなる不純物密度７×１０１３ｃｍ−３程度のｎ−型の半導体基板１を用意する。そして、半導体基板１の表面に、活性化後の不純物密度が２×１０１４ｃｍ−３程度となるドーズ量でホウ素（Ｂ）等のｐ型不純物をイオン注入する。その後、図２（ｂ）に示すように、半導体基板１上に、不純物密度７×１０１３ｃｍ−３程度のｎ−型の中間半導体層１３を１０μｍ程度の厚さでエピタキシャル成長させる。中間半導体層１３のエピタキシャル成長時の熱により、半導体基板１の表面に注入されたｐ型不純物イオンが活性化し、エピタキシャル成長層のｎ型不純物と補償される。この結果、半導体基板１と中間半導体層１３の間に不純物密度１．３×１０１３ｃｍ−３程度のｐ型のゲート被覆半導体層１２が２μｍ程度の厚さで形成される。
【００２８】
（ｂ）次に、中間半導体層１３の表面にＢ等のｐ型不純物を所定の深さでイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図３（ａ）に示すように、例えば不純物密度１×１０１５〜１×１０１７ｃｍ−３程度のｐ型のベース領域２を形成する。なお、イオン注入によりベース領域２を形成する代わりに、中間半導体層１３の上面にベース領域２をエピタキシャル成長してもよい。
【００２９】
（ｃ）次に、ベース領域２上にフォトレジスト膜２１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。パターニングされたフォトレジスト膜２１をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図３（ｂ）に示すように、ベース領域２及び中間半導体層１３を貫通してゲート被覆半導体層１２に達する凹部（トレンチ）２ｘ，２ｙを選択的に形成する。その後、フォトレジスト膜２１を酸素（Ｏ２）プラズマ等で除去する。なお、中間半導体層１３上に酸化膜を形成し、フォトレジスト膜２１によって酸化膜をパターニングした後、酸化膜をマスクとして用いてトレンチ２ｘ，２ｙをドライエッチングにより形成してもよい。
【００３０】
（ｄ）次に、熱酸化法等により、図３（ｃ）に示すようにベース領域２ａ〜２ｃ上及びトレンチ２ｘ，２ｙの内面にシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜４を形成する。そして、化学気相成長（ＣＶＤ）法等により、ゲート絶縁膜４上にｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、ポリシリコン層をエッチバックすることにより、トレンチ２ｘ，２ｙの内部にゲート絶縁膜４ａ，４ｂを介してポリシリコン層５ａ，５ｂを埋め込む。更に、酸化膜とポリシリコンとのエッチング選択比を用いて、図３（ｄ）に示すように、ドライエッチング等によりゲート絶縁膜４をベース領域２ａ〜２ｃの上面が露出するように選択的に除去する。
【００３１】
（ｅ）次に、ベース領域２ａ〜２ｃ上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物をイオン注入する。これと同時に、ポリシリコン層５ａ，５ｂにもイオン注入される。そして、フォトレジスト膜をＯ２プラズマ等で除去する。その後、熱処理を行うことにより注入されたイオンを活性化させる。この結果、図４（ａ）に示すように、ベース領域２ａ〜２ｃの上部の一部に例えば不純物密度５×１０１９〜１×１０２１ｃｍ−３程度のｎ＋型のエミッタ領域３ａ〜３ｄが選択的に形成される。エミッタ領域３ａ〜３ｄの熱処理工程においては、ポリシリコン層５ａ，５ｂに注入されたイオンも活性化される。更に、ＣＶＤ法等により、図４（ｂ）に示すように、ゲート電極５ａ，５ｂ、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃ上にＳｉＯ２膜等からなる層間絶縁膜６を堆積する。
【００３２】
（ｆ）次に、半導体基板１の下面を研磨（研削）及びエッチングすることにより厚み調整をする。そして、厚み調整後の半導体基板１の下面側からｎ型不純物及びｐ型不純物を所定の深さで順次イオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させる。この結果、図４（ｃ）に示すように、半導体基板１の下面側にｎ型のＦＳ層８及び、例えば不純物密度３×１０１８〜１×１０２０ｃｍ−３程度のｐ＋型のコレクタ領域９が形成される。
【００３３】
（ｇ）次に、層間絶縁膜６上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜６をゲートコンタクトホール部以外のゲート電極５ａ，５ｂ上に残るように選択的に除去してエミッタコンタクトホール及びゲートコンタクトホールを開孔する。その後、フォトレジスト膜をＯ２プラズマ等で除去する。
【００３４】
（ｈ）次に、スパッタ法又は蒸着法等によりＡｌ等の金属膜を堆積した後、新たなフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、図１に示すように、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃの上面にエミッタ電極７を形成し、同時に紙面の奥に位置するゲート配線（図示省略）をパターニングする。同様に、スパッタ法又は蒸着法等により、コレクタ領域９の下面にＡｕ等からなるコレクタ電極１０を形成する。また、必要に応じてドリフト領域１に下面側から電子線やプロトンを照射することにより、ドリフト領域１中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。その後、熱処理を行うことにより、エネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の第１の実施形態に係る半導体装置が完成する。
【００３５】
本発明の第１の実施形態に係る半導体装置の製造方法によれば、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる半導体装置を実現可能となる。
【００３６】
＜第１の変形例＞
図５は、本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を示す。本発明の第１の実施形態の第１の変形例に係る半導体装置では、隣り合うトレンチに挟まれたメサ領域の一部を、表面を絶縁膜で覆ったｐ型メサ層１４とする点が、図１に示した本発明の第１の実施形態に係る構成と異なる。ｐ型メサ層１４の上面は層間絶縁膜６で覆われている。ｐ型メサ層１４の下面は、ゲート被覆半導体層１２に接する。ｐ型メサ層１４を備えることにより、ターンオフ、ターンオン時に、ｐ型メサ層１４に蓄積されたホールがゲート被覆半導体層１２を通ってコンタクトに流れる。したがって、ゲート電極５ａ，５ｂの電位がホールに影響されることを抑制できる。なお、ｐ型メサ層１４は電気的に浮いた状態、すなわちフローティングであってもよい。あるいは、ｐ型メサ層１４を覆う層間絶縁膜６の一部を開口してエミッタ電極７と電気的に接続していてもよい。
【００３７】
ｐ型メサ層１４は、例えば図２（ｂ）に示した中間半導体層１３の表面に、マスクを用いてＢ等のｐ型不純物を選択的にイオン注入し、熱処理することにより形成可能である。
【００３８】
本発明の第１の実施形態の第１の変形例によれば、本発明の第１の実施形態と同様に、複数のトレンチの底部を覆うように一様に形成されたゲート被覆半導体層１２を有することにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる。また、ゲート被覆半導体層１２が複数のトレンチの底部を覆うので、複数のトレンチの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【００３９】
図６は、図５に示した構造を備えた実施例及び比較例についてのデバイスシミュレーションによるターンオフ波形を示す。比較例は、図示しないが、図５に示した構造からゲート被覆半導体層１２を取り除いた構成である。図７では、実施例のコレクタ−エミッタ間電圧Ｖｃｅを太い破線で、比較例のコレクタ−エミッタ間電圧Ｖｃｅを細い破線でそれぞれ示す。また、実施例のコレクタ電流Ｉｃを太い実線で、比較例のコレクタ電流Ｉｃを細い実線でそれぞれ示す。図６から、実施例の立ち上がり時間が、比較例よりも短いことが分かる。
【００４０】
図７は、図５に示した構造を備えた実施例及び比較例についてのデバイスシミュレーションによる、図６におけるゲート電圧の波形を比較した図である。図６では、実施例のゲート−エミッタ間電圧Ｖｇｅを太い破線で、比較例のゲート−エミッタ間電圧Ｖｇｅを細い破線でそれぞれ示す。また、実施例のコレクタ電流Ｉｃを太い実線で、比較例のコレクタ電流Ｉｃを細い実線でそれぞれ示す。ターンオフ時、比較例では、図７に符号Ａで囲んで示す部分において、残ったホールにより、ターンオフ直前に細い破線で示すようにゲート電圧Ｖｇｅが跳ね上がる（持ち上がる）。これに対して、実施例では太い破線で示すようにゲート電圧Ｖｇｅが跳ね上がることなく、そのまま下がる。このため、比較例に比べてターンオフ電流Ｉｃが速く低減し、且つコレクタ−エミッタ間電圧Ｖｃｅが速く増加する。これにより、スイッチング速度を向上できる。 
【００４１】
また、デバイスシミュレーションによるターンオフ損失は、比較例では３５．１ｍＪであるのに対して、実施例では３５．４ｍＪと低減した。また、デバイスシミュレーションによる耐圧は、比較例では６６９Ｖであるのに対して、実施例では７１１Ｖと向上した。また、デバイスシミュレーションによるオン電圧は、比較例では１．７７４Ｖであるのに対して、実施例では１．７７６Ｖと略同等であった。
【００４２】
＜第２の変形例＞
図８は、本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を示す。本発明の第１の実施形態の第２の変形例に係る半導体装置において、複数のトレンチにはゲート絶縁膜４ａ〜４ｄを介してゲート電極５ａ〜５ｄが埋め込まれている。複数のトレンチの底部を覆うように、ｐ型のゲート被覆半導体層１２がドリフト領域１の主面（裏面）に沿って一様に形成されている。ゲート被覆半導体層１２とベース領域２ａ〜２ｅの間には、ｎ−型又はｎ＋型の中間半導体層１３ａ〜１３ｅが形成されている。ベース領域２ａ〜２ｅ上にはエミッタ領域３ａ〜３ｅが形成されている。
【００４３】
本発明の第１の実施形態の第２の変形例において、ゲート被覆半導体層１２の厚さが不均一である点が、図１に示した本発明の第１の実施形態に係る構成と異なる。ゲート被覆半導体層１２の厚さは、各ゲート電極５ａ〜５ｄの底部近傍で相対的に厚く、隣り合うトレンチの中央位置に向かうにつれて薄くなる。
【００４４】
本発明の第１の実施形態の第２の変形例に係る半導体装置によれば、本発明の第１の実施形態と同様に、複数のトレンチの底部を覆うように一様に形成されたゲート被覆半導体層１２を有することにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる。また、ゲート被覆半導体層１２が複数のトレンチの底部を覆うので、複数のトレンチの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【００４５】
次に、本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００４６】
（ａ）図９（ａ）に示すように、単結晶Ｓｉ等からなるｎ−型の半導体基板１を用意する。そして、半導体基板１上にフォトレジスト膜２２を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２２をパターニングする。パターニングされたフォトレジスト膜２２をマスクとして用いて、ＲＩＥ等のドライエッチング等により、図９（ｂ）に示すように凹部（トレンチ）１ａ〜１ｄを選択的に形成する。その後、フォトレジスト膜２２をＯ２プラズマ等で除去する。なお、半導体基板１上に酸化膜を形成し、酸化膜上に塗布したフォトレジスト膜をエッチングマスクとして用いて、酸化膜をパターニングした後、酸化膜をエッチングマスクとして用いてトレンチ１ａ〜１ｄをドライエッチング等により形成してもよい。
【００４７】
（ｂ）次に、トレンチ１ａ〜１ｄの底部にＢ＋等のｐ型を呈する不純物イオンを注入する。その後の熱処理により、トレンチ１ａ〜１ｄの底部に注入された不純物イオンを活性化させ、活性化されたｐ型の不純物元素を横方向に熱拡散する。これにより、各トレンチ１ａ〜１ｄの底部のｐ型の不純物領域を互いに接続し、ゲート被覆半導体層１２を半導体基板１の表面に平行な方向で全体に亘って形成することができる。この結果、図９（ｃ）に示すように、トレンチ１ａ〜１ｄの底部を覆うようにｐ型のゲート被覆半導体層１２が自己整合工程（トレンチセルフアライン工程）により形成される。なお、この熱処理工程の一部を、後述するゲート絶縁膜４を堆積する際の熱酸化の工程により、ｐ型の不純物元素の熱拡散を追加するようにしてもよい。或いは、後述するｎ＋型又はｎ−型の中間半導体層１３ａ〜１３ｅを形成するための熱処理工程において、最終的に各トレンチ１ａ〜１ｄの底部のｐ型の不純物領域が互いに接続して、ゲート被覆半導体層１２が形成されるような熱拡散の設計をしても良い。
【００４８】
（ｃ）次に、熱酸化法等により、図１０（ａ）に示すように半導体基板１上及びトレンチ１ａ〜１ｄの内面にＳｉＯ２膜からなるゲート絶縁膜４を形成する。そして、ＣＶＤ法等により、ゲート絶縁膜４上にｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、ポリシリコン層をエッチバック又は化学的機械研磨（ＣＭＰ）等の平坦化工程を追加することにより、トレンチ１ａ〜１ｄの内部にゲート絶縁膜４を介してポリシリコン層５を埋め込み、ゲート電極５ａ〜５ｄをパターニングする。更に、ゲート絶縁膜４とポリシリコン層５とのエッチング選択比を用いたドライエッチング等により、図１０（ｂ）に示すように、ゲート絶縁膜４を選択的に除去する。この結果、図１０（ｂ）に示すように、半導体基板１の上面が露出する。
【００４９】
（ｄ）次に、半導体基板１の上部の比較的深い位置に、ｎ＋型又はｎ−型の中間半導体層１３ａ〜１３ｅを形成するために、Ａｓ＋やＰ＋等のｎ型を呈する不純物イオンを注入する。その後、熱処理を行うことにより注入されたｎ型の不純物イオンを活性化させ、活性化したｎ型の不純物元素を半導体基板１の上部の比較的深い位置で熱拡散させる。そして、半導体基板１の上部の中間半導体層１３ａ〜１３ｅより浅い位置に、ベース領域２ａ〜２ｅを形成するために、ｐ型を呈する不純物イオンを中間半導体層１３ａ〜１３ｅよりも浅い射影飛程となるように注入する。その後、熱処理を行うことにより注入されたｐ型の不純物イオンを活性化させ、活性化したｐ型の不純物元素を熱拡散させる。
【００５０】
（ｅ）更に、半導体基板１の上部の表面側の浅い位置に、エミッタ領域３ａ〜３ｅを形成するために、ｎ型を呈する不純物イオンを、ベース領域２ａ〜２ｅよりも浅い射影飛程となるように注入する。その後、熱処理を行うことにより注入された不純物イオンを活性化させ、図１０（ｃ）に示すように、ｎ＋型又はｎ−型の中間半導体層１３ａ〜１３ｅ、ｐ型のベース領域２ａ〜２ｅ、ｎ＋型のエミッタ領域３ａ〜３ｅが形成される。その後は、図４（ｂ）及び図４（ｃ）に示した第１の実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
【００５１】
本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法によれば、トレンチ１ａ〜１ｄの底部のゲート被覆半導体層１２をイオン注入及び熱処理により形成することにより、低コストで且つ少ないプロセスばらつきで図８に示した半導体装置を実現可能となる。なお、ゲート被覆半導体層１２を含む半導体基板１の上部の多層構造を連続的にエピタキシャル成長した後、トレンチ１ａ〜１ｄを掘るような順番を採用しても、ばらつきの少ない、図８に示した半導体装置を実現可能であることは勿論である。
【００５２】
＜第３の変形例＞
図１１は、本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を示す。本発明の第１の実施形態の第３の変形例に係る半導体装置は、隣り合うトレンチに挟まれたメサ領域の一部をｐ型メサ層１４ａ，１４ｂとする点が、図８に示した本発明の第１の実施形態の第３の変形例に係る構成と異なる。ｐ型メサ層１４ａ，１４ｂは、ゲート被覆半導体層１２と電気的に接続する。これにより、図５に示した本発明の第１の実施形態の第１の変形例と同様に、ゲート電極５ａ，５ｂの電位がホールに影響されることを抑制できる。
【００５３】
ゲート被覆半導体層１２は、本発明の第１の実施形態の第２の変形例に係る半導体装置の製造方法と同様に、図９（ｂ）に示すように、複数のトレンチ１ａ〜１ｄを形成する。その後、図９（ｃ）に示すように各トレンチ１ａ〜１ｄ底面からｐ型を呈する不純物イオンを注入し、その後熱拡散させて形成可能である。ｐ型メサ層１４ａ，１４ｂは、例えば図１０（ｃ）に示すようにｎ＋型又はｎ−型の中間半導体層１３ｂ，１３ｄ、ｐ型のベース領域２ｂ，２ｄ、ｎ＋型のエミッタ領域３ｂ，３ｄを形成する代わりに、マスクを用いてｐ型を呈する不純物イオンを選択的に注入し、熱処理することにより形成可能である。
【００５４】
＜第４の変形例＞
図１２は、本発明の第１の実施形態の第４の変形例に係る半導体装置の構成を示す。本発明の第１の実施形態の第４の変形例に係る半導体装置では、ゲート被覆半導体層１２が、複数のトレンチから深さ方向に離間して形成されたｐ型の平坦層１２０と、平坦層１２０と複数のトレンチの底面とをつなぐように形成されたｐ型ブリッジ層１２１，１２２とを備える点が、図１に示した本発明の第１の実施形態に係る構成と異なる。
【００５５】
平坦層１２０は、ドリフト領域１の主面に沿って一様に形成されている。ブリッジ層１２１，１２２は、複数のトレンチの底面を覆うようにゲート絶縁膜４ａ，４ｂに接している。ブリッジ層１２１，１２２は、平坦層１２０に接し、ベース領域２ａ〜２ｃと離間する。隣り合うブリッジ層１２１，１２２は、互いに離間する。
【００５６】
本発明の第１の実施形態の第４の変形例によれば、平坦層１２０を有することにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる。更に、複数のトレンチの底部を覆うブリッジ層１２１，１２２を有することにより、ゲート電極５ａ，５ｂの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【００５７】
本発明の第１の実施形態の第４の変形例に係る半導体装置を製造する際には、複数のトレンチを平坦層１２０に達しないように形成する。そして、複数のトレンチの底面にイオン注入及び熱処理を行うことにより、平坦層１２０に接するようにブリッジ層１２１，１２２を形成可能である。
【００５８】
＜第５の変形例＞
図１３は、本発明の第１の実施形態の第５の変形例に係る半導体装置の構成を示す。本発明の第１の実施形態の第５の変形例に係る半導体装置では、隣り合うトレンチ間のメサ領域の一部に、表面を絶縁膜で覆ったｐ型メサ層１４が形成されている点が、図１２に示した本発明の第１の実施形態の第４の変形例に係る構成と異なる。
【００５９】
ｐ型メサ層１４の上面は層間絶縁膜６で覆われている。ｐ型メサ層１４は、ゲート被覆半導体層１２に接する。ｐ型メサ層１４は、隣り合うｐ型ブリッジ層１２１，１２２を電気的に接続する。ｐ型メサ層１４を備えることにより、ゲート電極５ａ，５ｂの電位がホールに影響されることを抑制できる。ｐ型メサ層１４は、例えば図２（ｂ）に示した中間半導体層１３の表面に、マスクを用いてＢ等のｐ型不純物を選択的にイオン注入し、熱処理することにより形成可能である。
【００６０】
本発明の第１の実施形態の第５の変形例によれば、平坦層１２０を有することにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧も向上できる。更に、複数のトレンチの底部を覆うブリッジ層１２１，１２２を有することにより、ゲート電極５ａ，５ｂの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【００６１】
（第２の実施形態）
＜半導体装置の構造＞
本発明の第２の実施形態に係る半導体装置として、トレンチゲート構造のＩＧＢＴを説明する。本発明の第２の実施形態に係る半導体装置の素子領域（活性領域）は、図１４に示すように、図１に示したゲート被覆半導体層１２を有さない点が、図１に示した本発明の第１の実施形態に係る構成と異なる。更に、ドリフト領域１の構造が図１に示した本発明の第１の実施形態に係る構成と異なる。
【００６２】
ドリフト領域１は、少なくとも上面及び下面にそれぞれ第１導電型（ｎ−型）の主半導体層１１ａ，１１ｆが位置する複数の主半導体層１１ａ〜１１ｆと、複数の主半導体層１１ａ〜１１ｆ間に交互に挟まれた第２導電型（ｐ型）の補助半導体層１２ａ〜１２ｅとを含む積層構造からなる。ドリフト領域１の上面側には、主半導体層１１ａ〜１１ｆよりも高不純物密度の第１導電型（ｎ＋型）の第１主電極領域（エミッタ領域）３ａ〜３ｄが形成されている。
【００６３】
本発明の第２の実施形態に係る半導体装置は更に、ドリフト領域１を走行するキャリアの移動を制御するキャリア制御機構を備える。キャリア制御機構は、第２導電型（ｐ型）のベース領域２ａ〜２ｃと、ゲート電極５ａ，５ｂと、ゲート絶縁膜４ａ，４ｂとを備える。ベース領域２ａ〜２ｃは、エミッタ領域３ａ〜３ｄとドリフト領域１の間に少なくとも設けられている。ゲート絶縁膜４ａ，４ｂは、ベース領域２ａ〜２ｃを貫通してドリフト領域１の上部に達するトレンチ内に設けられる。例えば、トレンチの幅は１μｍ程度であり、トレンチの深さは３μｍ程度であり、隣り合うトレンチの中央位置の間隔は２．５μｍ程度である。ゲート電極５ａ，５ｂはゲート絶縁膜４ａ，４ｂに介してトレンチ内に埋め込まれている。ゲート電極５ａ，５ｂは、ベース領域２ａ〜２ｃ中の電位を静電的に制御して、ベース領域２ａ〜２ｃを経由してドリフト領域１に注入されるキャリアの移動を制御する。
【００６４】
ゲート電極５ａ，５ｂ上には層間絶縁膜６ａ，６ｂを介してエミッタ電極７が紙面の奥に位置するゲート配線（図示省略）と分離して配置されている。エミッタ電極７は、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃに接している。エミッタ電極７及びゲート配線の材料としては、例えばアルミニウム（Ａｌ）や、Ａｌ−シリコン（Ｓｉ）、Ａｌ−銅（Ｃｕ）、Ａｌ−Ｃｕ−Ｓｉ等のＡｌ合金が使用可能である。
【００６５】
ドリフト領域１の下面側には、第２導電型（ｐ＋型）の第２主電極領域（コレクタ領域）９が形成されている。ドリフト領域１とコレクタ領域９の間には、ドリフト領域１の主半導体層１１ａ〜１１ｆよりも高不純物密度のｎ型のフィールドストップ（ＦＳ層）８が形成されている。コレクタ領域９の下面にはコレクタ電極１０が配置されている。コレクタ電極１０としては、例えば金（Ａｕ）からなる単層膜や、Ａｌ、ニッケル（Ｎｉ）、Ａｕの順で積層された金属膜が使用可能であり、更にその最下層にモリブデン（Ｍｏ）、タングステン（Ｗ）等の金属板を積層してもよい。
【００６６】
ドリフト領域１では、複数層（６層）のｎ−型の主半導体層１１ａ〜１１ｆと、複数層（５層）のｐ型の補助半導体層１２ａ〜１２ｅとが交互に配置されている。なお、ドリフト領域１の交互に配置されるｐ型の補助半導体層１２ａ〜１２ｅ及びｎ−型の主半導体層１１ａ〜１１ｆの層数は特に限定されない。ドリフト領域１は、少なくとも１層の補助半導体層と、この少なくとも１層の補助半導体層を両側から挟む２層の主半導体層を少なくとも有していればよい。
【００６７】
エミッタ領域３ａ〜３ｄの表面からコレクタ領域９の下面までの厚さは例えば６０μｍ程度である。補助半導体層１２ａ〜１２ｅは、例えば、エミッタ領域３ａ〜３ｄの表面から１０μｍの深さから、深さ方向に向かって１０μｍ毎の等間隔で形成されている。なお、補助半導体層１２ａ〜１２ｅの配置される間隔は深さ方向で異なってもよい。例えば、エミッタ領域３ａ〜３ｄの表面からの深さが深いほど、補助半導体層１２ａ〜１２ｅの配置される間隔がより離間してもよい。
【００６８】
補助半導体層１２ａ〜１２ｅの厚さは２μｍ程度であり、主半導体層１１ａ〜１１ｆの厚さは８μｍ程度である。補助半導体層１２ａ〜１２ｅの厚さは同一でもよく、互いに異なっていてもよい。同様に、主半導体層１１ａ〜１１ｆの厚さは同一でもよく、互いに異なっていてもよい。また、図１４では補助半導体層１２ａ〜１２ｅの厚さが主半導体層１１ａ〜１１ｆよりも薄い場合を示すが、補助半導体層１２ａ〜１２ｅの厚さは主半導体層１１ａ〜１１ｆと同じでもよく、主半導体層１１ａ〜１１ｆよりも厚くてもよい。
【００６９】
主半導体層１１ａ〜１１ｆの不純物密度は０．７×１０１３ｃｍ−３程度である。主半導体層１１ａ〜１１ｆの不純物密度は同一でもよく、互いに異なっていてもよい。補助半導体層１２ａ〜１２ｅの不純物密度は２×１０１４ｃｍ−３程度である。補助半導体層１２ａ〜１２ｅの不純物密度は同一でもよく、互いに異なっていてもよい。
【００７０】
図１５は、本発明の第２の実施形態に係る半導体装置の素子領域Ａ１周辺の終端領域Ａ２の一例を示す。主半導体層１１ｆの上部には耐圧向上のためのガードリング１５ａ〜１５ｃが形成される。半導体装置の端部は、ダイシングにより不連続な面を多く含む端面となっている。このため、補助半導体層１２ａ〜１２ｅの端は、不連続な端面に露出する。なお、図１に示した本発明の第１の実施形態に係る半導体装置のゲート被覆半導体層１２は、図１５に示した補助半導体層１２ａ〜１２ｅと同様に終端領域Ａ２において不連続な端面に露出してもよい。
【００７１】
図１６は、本発明の第２の実施形態に係る半導体装置の素子領域Ａ１周辺の終端領域Ａ２のもう一つの例を示す。主半導体層１１ｆの上部には耐圧向上のためのガードリング１５ａ〜１５ｃが形成される点は図１５に示した構成と同様である。図１６に示す構成では、半導体装置の端部にはｐ型半導体領域１６が第１主面（上面）から第２主面（下面）に亘って形成されており、補助半導体層１２ａ〜１２ｂの端を終端している点が図１５に示した構成と異なる。なお、図１６示した補助半導体層１２ａと同様に、図１に示した本発明の第１の実施形態に係る半導体装置のゲート被覆半導体層１２の端が終端領域Ａ２においてｐ型半導体領域１６により終端されていてもよい。
【００７２】
図１５又は図１６に示すように、補助半導体層１２ａ〜１２ｅは、図１４に示した素子領域から平面パターン上、その素子領域Ａ１周辺の終端領域Ａ２まで水平方向に延在していてもよい。ここで、終端領域Ａ２における補助半導体層１２ａ〜１２ｅは、素子領域Ａ１における補助半導体層１２ａ〜１２ｅよりも高不純物密度に設定してもよい。また、終端領域Ａ２における補助半導体層１２ａ〜１２ｅの各層の厚みは、素子領域Ａ１における補助半導体層１２ａ〜１２ｅよりもそれぞれ厚く形成してもよい。
【００７３】
次に、第２の実施形態に係る半導体装置（ＩＧＢＴ）の動作の一例を説明する。本発明の第２の実施形態に係る半導体装置のターンオン時には、図１４に示したエミッタ電極７が接地され、コレクタ電極１０に正電圧が印加された状態で、ゲート電極５ａ，５ｂに正電圧を印加する。これにより、ベース領域２ａ〜２ｃにｎ型のチャネル層（反転層）が形成され、オン状態となり、チャネル層を介して主半導体層１１ｆにキャリアが注入される。
【００７４】
一方、本発明の第２の実施形態に係る半導体装置のターンオフ時には、ゲート電極５ａ，５ｂの印加電圧を閾値未満に下げると、ベース領域２ａ〜２ｃのチャネル層が消滅してオフ状態となり、空乏層が広がる。このとき、ベース領域２ａ〜２ｃからドリフト領域１のｐ型の補助半導体層１２ｅに空乏層が到達すると、従来のドリフト領域がｎ−型半導体層のみからなる構造と比較してドリフト領域１が速く空乏化し、且つ、正孔密度が図１８に示すように高いので、過剰な電子も速く消滅する。よって、ターンオフ速度が上がり、低損失化できる。更に、従来のドリフト領域がｎ−型半導体層のみからなる構造と比較して電界強度の積分値が大きくなる電位分布をドリフト領域１中に実現できるので、耐圧を向上させることができる。したがって、同等の耐圧にした場合には、従来のドリフト領域が均一のｎ−型半導体層のみからなる単層構造よりも薄化できるので、より高速且つ低損失の動作が実現できる。
【００７５】
＜実施例＞
次に、本発明の第２の実施形態に係る半導体装置の実施例のデバイスシミュレーション結果を比較例と比較して説明する。実施例は、図１４に示した本発明の第２の実施形態に係る半導体装置で説明した構造を有しており、ドリフト領域１のｐ型の補助半導体層１２ａ〜１２ｅが、エミッタ領域３ａ〜３ｄの表面から１０μｍの深さから、１０μｍ毎に厚さ２μｍで形成された多層の積層構造である。比較例は、表面配線の構造やキャリア制御機構の構造は実施例と同様であるが、ドリフト領域がｎ−型半導体層のみからなる単層構造である点が実施例と異なる。
【００７６】
図１７に、実施例及び比較例についてのデバイスシミュレーションによるゲート電極５ａ，５ｂ近傍の深さ方向における素子領域の不純物密度分布（１次元プロファイル）を示す。図１７に破線で示した比較例では、ドリフト領域の不純物密度は７×１０１３ｃｍ−３程度で一定のプロファイルとなる。一方、実線で示した実施例では、エミッタ領域３ａ〜３ｄの表面から１０μｍの深さから１０μｍ間隔で不純物密度２×１０１４ｃｍ−３でドープした補助半導体層１２ａ〜１２ｅに対応するピークが観察される周期的に変化するプロファイルとなる。最下層以外の補助半導体層１２ｂ〜１２ｅの不純物密度は主半導体層１１ａ〜１１ｆの不純物密度７×１０１３ｃｍ−３で補償された２×１０１４ｃｍ−３−０．７×１０１４ｃｍ−３＝１．３×１０１４ｃｍ−３程度である。最下層の補助半導体層１２ａは主半導体層１１ａ〜１１ｆよりも高不純物密度に設定されているＦＳ層８の影響を受けて他の補助半導体層１２ｂ〜１２ｅよりも不純物密度が低くなっている。
【００７７】
図１８に、実施例及び比較例についてのデバイスシミュレーションによるコレクタ−エミッタ間電圧Ｖｃｅ及びゲート−エミッタ間電圧Ｖｇｅを印加しないオフ状態でのゲート電極５ａ，５ｂ近傍の深さ方向における電子密度及び正孔（ホール）密度分布（１次元プロファイル）を示す。図１８に破線で示した比較例では、ドリフト領域における電子密度及び正孔密度は略一定のプロファイルとなる。一方、実線で示した実施例においては、補助半導体層１２ａ〜１２ｅに対応する深さで正孔密度が高くなり、電子密度が低くなる略周期的に変化する部分を含む脈動したプロファイルが観察される。
【００７８】
図１９は、実施例及び比較例についてのデバイスシミュレーションによるゲート−エミッタ間電圧Ｖｇｅが０のオフ状態での耐圧波形を示す。縦軸はコレクタ電流Ｉｃを示し、横軸はコレクタ−エミッタ間電圧Ｖｃｅを示す。図１９に破線で示した比較例では耐圧が６４８Ｖ程度であるのに対して、実線で示した実施例では耐圧が６７１Ｖ程度となり、２３Ｖ程度の高耐圧化を達成できていることが分かる。
【００７９】
図２０は、実施例及び比較例についてのデバイスシミュレーションによるゲート−エミッタ間電圧Ｖｇｅが１５Ｖのときのオン電圧のＩＶ波形を示す。図２０の縦軸はコレクタ電流Ｉｃを示し、横軸はコレクタ−エミッタ間電圧Ｖｃｅを示す。図２０に示すように、コレクタ電流Ｉｃが２０Ａでのオン電圧は、実施例及び比較例ともに２．１Ｖであり、互いに同等であることが分かる。
【００８０】
図２１は、実施例及び比較例についてのデバイスシミュレーションによるゲート−エミッタ間電圧Ｖｇｅが１５Ｖのときの低電流領域でのオン電圧のＩＶ波形を示す。図２１の縦軸はコレクタ電流Ｉｃを示し、横軸はコレクタ−エミッタ間電圧Ｖｃｅを示す。図２１に示すように、コレクタ電流Ｉｃが１Ａでのオン電圧は、実施例及び比較例ともに０．９Ｖであり、互いに同等であることが分かる。
【００８１】
図２２は、実施例及び比較例についてのデバイスシミュレーションによるターンオフ波形を示す。図２２では、実施例及び比較例のコレクタ−エミッタ間電圧Ｖｃｅを、細い実線及び細い破線でそれぞれ示す。また、実施例及び比較例のコレクタ電流Ｉｃを、太い実線及び細い破線でそれぞれ示す。図２２に実線で示した実施例が、破線で示した比較例よりも立ち上がり時間が短いことが分かる。また、ターンオフ損失は、比較例では４６．９ｍＪであるのに対して、実施例では４１．９ｍＪであり、約１０％低減している。
【００８２】
以上説明したように、第２の実施形態に係る半導体装置によれば、複数のｎ−型の主半導体層１１ａ〜１１ｆと、複数の主半導体層１１ａ〜１１ｆ間に挟まれたｐ型の補助半導体層１２ａ〜１２ｅとを含む積層構造からなるドリフト領域１を備えることにより、オン電圧の増大を抑制しつつターンオフ時間の短縮とターンオフ損失を低減でき、更には耐圧も向上させることができる。
【００８３】
＜半導体装置の製造方法＞
次に、図２３（ａ）〜図２５（ｃ）を用いて、本発明の第２の実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００８４】
（ａ）図２３（ａ）に示すように単結晶Ｓｉ等からなる不純物密度７×１０１３ｃｍ−３程度のｎ−型の半導体基板１１を用意する。そして、半導体基板１１の表面に、活性化後の不純物密度が２×１０１４ｃｍ−３程度となるドーズ量でホウ素（Ｂ）等のｐ型不純物をイオン注入する。その後、図２３（ｂ）に示すように、半導体基板１１上に、不純物密度７×１０１３ｃｍ−３程度のｎ−型の主半導体層１１ｂを１０μｍ程度の厚さでエピタキシャル成長させる。主半導体層１１ｂのエピタキシャル成長時の熱により、半導体基板１１の表面に注入されたｐ型不純物イオンが活性化し、エピタキシャル成長層のｎ型不純物と補償される。この結果、半導体基板１１と主半導体層１１ｂの間に、不純物密度１．３×１０１３ｃｍ−３程度のｐ型の補助半導体層１２ａが２μｍ程度の厚さで形成される。補助半導体層１２ａ及び主半導体層１１ｂの形成工程と同様に、イオン注入とエピタキシャル成長を繰り返すことにより、図２３（ｃ）に示すようにｐ型の補助半導体層１２ｂ及びｎ−型の主半導体層１１ｃ、ｐ型の補助半導体層１２ｃ及びｎ−型の主半導体層１１ｄ、ｐ型の補助半導体層１２ｄ及びｎ−型の主半導体層１１ｅ、ｐ型の補助半導体層１２ｅ及びｎ−型の主半導体層１１ｆが厚さ１０μｍのエピタキシャル成長層の内部に２μｍのｐ型の補助半導体層１２ａ〜１２ｅが含まれる態様で順次形成され、ドリフト領域１が形成される。
【００８５】
（ｂ）次に、ドリフト領域１の最上層のｎ−型の主半導体層１１ｆの表面にＢ等のｐ型不純物を所定の深さでイオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させ、図２４（ａ）に半導体装置の上部を拡大して示すように、ｐ型のベース領域２を形成する。ベース領域２の不純物密度は例えば１×１０１５〜１×１０１７ｃｍ−３程度である。イオン注入によりベース領域２を形成する代わりに、主半導体層１１ｆの上面にベース領域２をエピタキシャル成長してもよい。
【００８６】
（ｃ）次に、ベース領域２上にフォトレジスト膜２１を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜２１をパターニングする。パターニングされたフォトレジスト膜２１をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、図２４（ｂ）に示すように、ベース領域２を貫通してドリフト領域１の上部に達する凹部（トレンチ）２ｘ，２ｙを選択的に形成する。その後、フォトレジスト膜２１を酸素（Ｏ２）プラズマ等で除去する。なお、ドリフト領域１上に酸化膜を形成し、フォトレジスト膜２１によって酸化膜をパターニングした後、酸化膜をマスクとして用いてドリフト領域１の上部にまで到達するトレンチ２ｘ，２ｙをドライエッチングにより形成してもよい。
【００８７】
（ｄ）次に、熱酸化法等により、図２４（ｃ）に示すようにベース領域２ａ〜２ｃ上及びトレンチ２ｘ，２ｙの内面にシリコン酸化膜（ＳｉＯ２膜）からなるゲート絶縁膜４を形成する。そして、化学気相成長（ＣＶＤ）法等により、ゲート絶縁膜４上にｎ型不純物を添加したポリシリコン層（ドープドポリシリコン層）を堆積する。その後、ポリシリコン層をエッチバックすることにより、トレンチ２ｘ，２ｙの内部にゲート絶縁膜４ａ，４ｂを介してポリシリコン層５ａ，５ｂを埋め込む。更に、酸化膜とポリシリコンとのエッチング選択比を用いて、図２４（ｄ）に示すように、ドライエッチング等によりゲート絶縁膜４をベース領域２ａ〜２ｃの上面が露出するように選択的に除去する。
【００８８】
（ｅ）次に、ベース領域２ａ〜２ｃ上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ＡｓやＰ等のｎ型不純物をイオン注入する。これと同時に、ポリシリコン層５ａ，５ｂにもイオン注入される。そして、フォトレジスト膜をＯ２プラズマ等で除去する。その後、熱処理を行うことにより注入されたイオンを活性化させる。この結果、図２５（ａ）に示すように、ベース領域２ａ〜２ｃの上部の一部に例えば不純物密度５×１０１９〜１×１０２１ｃｍ−３程度のｎ＋型のエミッタ領域３ａ〜３ｄが選択的に形成される。エミッタ領域３ａ〜３ｄの熱処理工程においては、ポリシリコン層５ａ，５ｂに注入されたイオンも活性化される。更に、ＣＶＤ法等により、図２５（ｂ）に示すように、ゲート電極５ａ，５ｂ、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃ上にＳｉＯ２膜等からなる層間絶縁膜６を堆積する。
【００８９】
（ｆ）次に、半導体基板１１の下面を研磨（研削）及びエッチングすることにより厚み調整をする。そして、厚み調整後の半導体基板１１の下面側からｎ型不純物及びｐ型不純物を所定の深さで順次イオン注入する。その後、熱処理を行うことにより注入されたイオンを活性化させる。この結果、図２５（ｃ）に示すように、半導体基板１１の下面側にｎ型のＦＳ層８及び、例えば不純物密度３×１０１８〜１×１０２０ｃｍ−３程度のｐ＋型のコレクタ領域９が形成される。また、残余の半導体基板１１の部分を主半導体層１１ａとする。
【００９０】
（ｇ）次に、層間絶縁膜上にフォトレジスト膜（図示省略）を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜６をゲートコンタクトホール部以外のゲート電極５ａ，５ｂ上に残るように選択的に除去してエミッタコンタクトホール及びゲートコンタクトホールを開孔する。その後、フォトレジスト膜をＯ２プラズマ等で除去する。
【００９１】
（ｈ）次に、スパッタ法又は蒸着法等によりＡｌ等の金属膜を堆積する。そして、新たなフォトレジスト膜を塗布し、フォトリソグラフィ工程を用いて、図１４に示すように、エミッタ領域３ａ〜３ｄ及びベース領域２ａ〜２ｃの上面にエミッタ電極７を形成する。これと同時に紙面の奥に位置するゲート配線（図示省略）をパターニングする。同様に、スパッタ法又は蒸着法等により、コレクタ領域９の下面にＡｕ等からなるコレクタ電極１０を形成する。また、必要に応じてドリフト領域１に下面側から電子線やプロトンを照射することにより、ドリフト領域１中にキャリアのライフタイムを制御するための結晶欠陥を発生させる。その後、熱処理を行うことにより、エネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の第２の実施形態に係る半導体装置が完成する。
【００９２】
第２の実施形態に係る半導体装置の製造方法によれば、オン電圧の増大を抑制しつつターンオフ損失を低減できる半導体装置を実現可能となる。
【００９３】
なお、図２３（ａ）〜図２３（ｃ）に示したドリフト領域１の形成工程では、ｐ型不純物イオンの注入による不純物ドーピングとｎ−型の主半導体層１１ｂ〜１１ｆのエピタキシャル成長とを繰り返すことにより、ｐ型の補助半導体層１２ａ〜１２ｅ及びｎ−型の主半導体層１１ｂ〜１１ｆを形成する場合を説明したが、これに限定されない。例えば、イオン注入及びエピタキシャル成長における導電型を逆とし、ｐ型の補助半導体層１２ａ〜１２ｅのエピタキシャル成長とｎ型不純物のイオン注入とを繰り返すことにより、ｐ型の補助半導体層１２ａ〜１２ｅ及びｎ−型の主半導体層１１ｂ〜１１ｆを形成してもよい。
【００９４】
また、図１５又は図１６に例示したガードリング１５ａ〜１５ｃの配置された周辺領域（終端領域）側を高不純物密度に設定しない場合は、イオン注入を行わずに、添加する不純物元素の異なる連続エピタキシャル成長を行ってもよい。即ち、ｐ型の補助半導体層１２ａ〜１２ｅのエピタキシャル成長と、ｎ−型の主半導体層１１ｂ〜１１ｆのエピタキシャル成長とを交互に繰り返すことによりドリフト領域１を形成してもよい。この場合、例えば、コレクタ領域９となるｐ＋型の半導体基板上にＦＳ層８，主半導体層１１ａ，補助半導体層１２ａ，主半導体層１１ｂ，…主半導体層１１ｆを連続エピタキシャル成長しても構わない。更には、ｎ型不純物又はｐ型不純物をイオン注入する代わりに拡散法を用いて不純物をドープしてもよい。
【００９５】
（第３の実施形態）
＜半導体装置の構造＞
本発明の第３の実施形態に係る半導体装置は、図２６に示すように、ドリフト領域１の構造が、図１に示した本発明の第１の実施形態に係る半導体装置の構成と異なる。また、ゲート絶縁膜４ａ，４ｂを介してゲート電極５ａ，５ｂの底部を覆うｐ型のゲート被覆半導体層１２が形成されている点が、図１４に示した本発明の第２の実施形態に係る半導体装置の構成と異なる。
【００９６】
ドリフト領域１は、少なくとも上面及び下面にそれぞれｎ−型の主半導体層１１ａ，１１ｅが位置する複数の主半導体層１１ａ〜１１ｅと、複数の主半導体層１１ａ〜１１ｅ間に挟まれたｐ型の補助半導体層１２ａ〜１２ｄとを含む積層構造からなる。ドリフト領域１の上面には、ゲート被覆半導体層１２が形成されている。ゲート被覆半導体層１２の上面には、ｎ−型又はｎ＋型の中間半導体層１３ａ〜１３ｃが形成されている。
【００９７】
ゲート被覆半導体層１２及びｐ型の補助半導体層１２ａ〜１２ｄは、図１５に示す補助半導体層１２ａ〜１２ｅと同様に、終端領域Ａ２において不連続な端面に露出してもよい。また、図１６に示す補助半導体層１２ａ〜１２ｅと同様に、ｐ型半導体領域１６によりゲート被覆半導体層１２及びｐ型の補助半導体層１２ａ〜１２ｄの端が終端されていてもよい。
【００９８】
本発明の第３の実施形態に係る半導体装置の他の構成は、本発明の第１及び第２の実施形態に係る半導体装置の構成と実質的に同様であるので、重複した説明を省略する。
【００９９】
＜実施例＞
次に、本発明の第２及び第３の実施形態に係る半導体装置の実施例Ａ，Ｂについてのデバイスシミュレーション結果を比較例と比較して説明する。実施例Ａは、図１４に示した本発明の第２の実施形態に係る半導体装置で説明した構造を有している。実施例Ａは、ドリフト領域１のｐ型の補助半導体層１２ａ〜１２ｅが、エミッタ領域３ａ〜３ｄの表面から１０μｍの深さから１０μｍ毎に、２μｍの厚さで形成された多層の積層構造である。実施例Ｂは、図２６に示した本発明の第３の実施形態に係る半導体装置で説明した構造を有している。実施例Ｂは、ゲート被覆半導体層１２及び補助半導体層１２ａ〜１２ｄが、エミッタ領域３ａ〜３ｄの表面から５μｍの深さから１０μｍ毎に、２μｍの厚さで形成された多層の積層構造であり、ゲート被覆半導体層１２がゲート絶縁膜４ａ，４ｂを介してゲート電極５ａ，５ｂの底部を覆う構造である。比較例は、実施例Ａ，Ｂと表面配線の構造やキャリア制御機構の構造は同様であるが、ドリフト領域がｎ−型半導体層のみからなる単層構造である。
【０１００】
図２７は、実施例Ａ，Ｂ及び比較例についてのデバイスシミュレーションによるゲート電極５ａ，５ｂ近傍の深さ方向における素子領域の不純物密度分布（１次元プロファイル）を示す。図２７に破線で示した比較例では、ドリフト領域の不純物密度は７×１０１３ｃｍ−３程度で一定のプロファイルとなる。一方、細い実線及び太い実線でそれぞれ示した実施例Ａ，Ｂでは、不純物密度２×１０１４ｃｍ−３でドープした実施例Ａの補助半導体層１２ａ〜１２ｅに対応するピークと、実施例Ｂのゲート被覆半導体層１２及び補助半導体層１２ａ〜１２ｄに対応するピークとが交互にずれて観察される。実施例Ａの補助半導体層１２ｂ〜１２ｅと、実施例Ｂのゲート被覆半導体層１２及び補助半導体層１２ａ〜１２ｄの不純物密度は、主半導体層１１ａ〜１１ｆの不純物密度７×１０１３ｃｍ−３で補償された２×１０１４ｃｍ−３−０．７×１０１４ｃｍ−３＝１．３×１０１４ｃｍ−３程度である。
【０１０１】
図２８及び図２９は、実施例Ａ，Ｂ及び比較例についてのデバイスシミュレーションによる、ゲート−エミッタ間電圧Ｖｇｅが１５Ｖのオン状態のときのコレクタ−エミッタ間電圧Ｖｃｅを０Ｖ〜２Ｖで変えた時の１Ｖ毎の電子密度及び正孔密度分布（１次元プロファイル）をそれぞれ示す。図２８及び図２９に示すように、コレクタ−エミッタ間電圧Ｖｃｅが０Ｖの時には、実施例Ａ，Ｂの電子密度分布及び正孔密度分布にｐ型のゲート被覆半導体層１２及び補助半導体層１２ａ〜１２ｅの影響がそれぞれ観察される。一方、コレクタ−エミッタ間電圧Ｖｃｅが１Ｖ以上の電流が流れている時には、実施例Ａ，Ｂの電子密度分布及び正孔密度分布は比較例と同等となることが分かる。
【０１０２】
本発明の第３の実施形態に係る半導体装置によれば、ドリフト領域１の主面に沿って一様に形成されたゲート被覆半導体層１２を備えるとともに、複数のｎ−型の主半導体層１１ａ〜１１ｅと、複数の主半導体層１１ａ〜１１ｅ間に挟まれたｐ型の補助半導体層１２ａ〜１２ｄとを含む積層構造からなるドリフト領域１を備える。これにより、オン電圧の増大を抑制しつつターンオフ損失を低減でき、更には耐圧を向上させることができる。
【０１０３】
更に、複数のトレンチを覆うゲート被覆半導体層１２を有することにより、ゲート電極５ａ，５ｂの底部の電界を緩和できる。これにより、スイッチングの際のゲート電圧の跳ね上がりを抑制でき、スイッチング速度を向上できる。
【０１０４】
なお、図５、図８〜図１３に示した本発明の第１の実施形態の第１〜第５の変形例に係る半導体装置のドリフト領域１が、図２６に示すように複数のｎ−型の主半導体層１１ａ〜１１ｅと、複数の主半導体層１１ａ〜１１ｅ間に挟まれたｐ型の補助半導体層１２ａ〜１２ｄとを含む積層構造を有していてもよい。
【０１０５】
＜半導体装置の製造方法＞
本発明の第３の実施形態に係る半導体装置の製造方法の一例としては、本発明の第２の実施形態に係る半導体装置の製造方法の図２３（ａ）〜図２３（ｃ）に示したドリフト領域１の形成工程において、ｎ−型の主半導体層１１ｅを形成した後、図２（ｂ）に示すようにゲート被覆半導体層１２を形成する。その後の手順は、本発明の第１の実施形態と同様であるので、重複した説明を省略する。
【０１０６】
（その他の実施形態）
上記のように、本発明は第１〜第３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【０１０７】
例えば、第２の実施形態においては、トレンチゲート構造の縦型ＩＧＢＴを説明したが、トレンチゲート構造以外にも、プレーナゲート構造の縦型ＩＧＢＴにも適用可能である。また、本発明の半導体装置のキャリア制御機構は、第２の実施形態で一例として挙げた絶縁ゲート構造を有する半導体装置に限定されるものではない。例えば、ＳＩサイリスタやＧＴＯ等の接合ゲート構造（埋め込みゲート構造）によってキャリアの走行を制御するキャリア制御機構を備えた種々の半導体装置にも本発明のドリフト領域１の構造は適用可能である。更に、ダブルゲート型ＳＩサイリスタ等のように、第２主電極領域の近傍のドリフト領域１の内部に第２のゲート構造を備える半導体装置であっても構わない。
【０１０８】
また、第２及び第３の実施形態において、ｐ型の補助半導体層１２ａ〜１２ｅの少なくとも一部は厳密には連続した単層である必要はない。ｐ型の補助半導体層１２ａ〜１２ｅは、ゲート電圧やコレクタ電圧が印加されていないゼロバイアス時に素子領域（活性領域）のドリフト領域１を流れる主電流の方向に直交する方向に一様なポテンシャルプロファイルを実現するような不純物分布を有していればよい。したがって、ｐ型の補助半導体層１２ａ〜１２ｅは、例えば、デバイ長以内のギャップを介して繰り返し構造を構成するストライプ構造や島状の構造のパターンとなる部分を含むようなトポロジー等によって主電流の走行する方向に直交する方向において一定電位となる一様なポテンシャルプロファイルをゼロバイアス時に実現するように構成されていればよい。
【０１０９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【０１１０】
１…ドリフト領域
２，２ａ，２ｂ，２ｃ，２ｄ，２ｅ…ベース領域
３ａ，３ｂ，３ｃ，３ｄ…エミッタ領域
４，４ａ，４ｂ，４ｃ，４ｄ…ゲート絶縁膜
５ａ，５ｂ，５ｃ，５ｄ…ゲート電極
６，６ａ，６ｂ…層間絶縁膜
７…エミッタ電極
８…フィールドストップ層
９…コレクタ領域
１０…コレクタ電極
１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ…主半導体層
１２…ゲート被覆半導体層
１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…補助半導体層
１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ…中間半導体層
１４，１４ａ，１４ｂ…メサ層
１５ａ，１５ｂ，１５ｃ…ガードリング領域
１６…半導体領域
１２０…平坦層
１２１，１２２…ブリッジ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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