(57)【特許請求の範囲】
【請求項１】
複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各出力電流が均一に所定の設計値に近づくように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正し、
前記抵抗値補正回路は、ＭＯＳトランジスタと調整抵抗との並列回路が複数直列接続された直列回路と、シフトレジスタを用いて複数の前記並列回路の前記ＭＯＳトランジスタのそれぞれのオン／オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したＰＲＯＭとを有し、該ＰＲＯＭの記憶内容に従って複数の前記並列回路の前記ＭＯＳトランジスタのそれぞれを選択的にオン／オフさせた前記直列回路の合成抵抗を前記参照値調整抵抗とする、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項２】
複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各出力電流が均一に所定の設計値に近づくように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正し、
前記抵抗値補正回路は、ＭＯＳトランジスタと調整抵抗との直列回路が複数並列接続された並列回路と、シフトレジスタを用いて複数の前記直列回路の前記ＭＯＳトランジスタのそれぞれのオン／オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したＰＲＯＭとを有し、該ＰＲＯＭの記憶内容に従って複数の前記直列回路の前記ＭＯＳトランジスタのそれぞれを選択的にオン／オフさせた前記並列回路の合成抵抗を前記参照値調整抵抗とする、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項３】
複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一に所定の設計値に近づくように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正し、
前記基準電圧調整回路は、入力されたデータをアナログ値に変換し前記基準電圧として出力するＤ／Ａコンバータと、シフトレジスタを用いて前記Ｄ／Ａコンバータにそれぞれ異なる試験データを入力して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記試験データを記憶したＰＲＯＭとを有し、該ＰＲＯＭに記憶された試験データを前記Ｄ／Ａコンバータに入力する、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項４】
複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一に所定の設計値に近づくように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正し、
前記第３トランジスタが、並列接続された複数のＭＯＳトランジスタからなり、
前記ＭＯＳサイズ補正回路は、前記複数のＭＯＳトランジスタのそれぞれのオン／オフを選択する選択回路と、シフトレジスタを用いて前記複数のＭＯＳトランジスタのそれぞれのオン／オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記シフトレジスタの内容を記憶したＥＰＲＯＭとを有し、
前記選択回路は、前記ＥＰＲＯＭの記憶内容に従って前記複数のＭＯＳトランジスタのそれぞれを選択的にオン／オフさせる、
ことを特徴とする絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項５】
前記第２トランジスタに、前記共通の電源ラインから前記第２トランジスタのソース−ドレインを経て流れる電流量を調整する第２ＭＯＳサイズ補正回路を設ける、
ことを特徴とする請求項１ないし４のいずれか１項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項６】
前記第２トランジスタは、並列接続された複数の第２ＭＯＳトランジスタからなり、
前記第２ＭＯＳサイズ補正回路は、前記複数の第２ＭＯＳトランジスタのそれぞれのオン／オフを選択する第２選択回路と、第２シフトレジスタを用いて前記複数の第２ＭＯＳトランジスタのそれぞれのオン／オフを試験的に選択して、前記絶縁ゲート型半導体デバイス駆動回路の出力電流が前記所定の設計値に一番近い時の前記第２シフトレジスタの内容を記憶した第２ＥＰＲＯＭとを有し、
前記第２選択回路は、前記第２ＥＰＲＯＭの記憶内容に従って前記複数の第２ＭＯＳトランジスタのそれぞれを選択的にオン／オフさせる、
ことを特徴とする請求項５に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項７】
前記カレントミラー回路を構成する前記第１トランジスタおよび前記第２トランジスタのそれぞれのゲートと前記共通の電源ラインとの間に接続された第４トランジスタを具備し、レベルシフト回路を介して前記駆動信号を前記第４トランジスタのゲートに入力する切替回路を有する、
ことを特徴とする請求項１ないし６のいずれか１項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。
【請求項８】
前記絶縁ゲート型半導体デバイスは、ＩＧＢＴであることを特徴とする請求項１ないし７のいずれか１項に記載の絶縁ゲート型半導体デバイス駆動回路の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体デバイスを駆動する絶縁ゲート型半導体デバイス駆動回路に関し、特に複数の絶縁ゲート型半導体デバイスに出力する出力電流のバラツキを調整可能とする絶縁ゲート型半導体デバイス駆動回路に関する。
【背景技術】
【０００２】
図７は、Ｘ相，Ｙ相，Ｚ相の各相に対応する絶縁ゲート型半導体デバイス（例．ＩＧＢＴ(Insulated Gate Bipolar Transistor)）を駆動する絶縁ゲート型半導体デバイス駆動回路を集積した従来のＩＣ（集積回路）のチップレイアウトを示す図である。図７においては、出力パッドとして、Ｘ相，Ｙ相，Ｚ相の各出力パッドが下段に示され、入力パッドとして、ＰＧＮＤ(パワーグランド)のパッド、ＶＣＣ（電源電圧）のパッドが上段に示されている。【０００３】
図７は、ＩＣのパッドサイズを縮小できないことと、チップ面積を増大させられないことから、入力となる、ＶＣＣ(電源電圧)およびＰＧＮＤ(パワーグランド)のパッドが各一つだけに限られる構成になっている。【０００４】
そのため、チップレイアウト構成として、例えばＸ相，Ｙ相，Ｚ相の３相の各相からＰＧＮＤ(パワーグランド)パッドに対するグランドラインの配線距離が相毎に互いに異なることとなり、したがって、各相における入力及び出力の配線抵抗(例．ＩＣ内の配線には一般にアルミや銅が使用されるため)が主要因と考えられる出力電流の差（バラツキ）が生じてしまうという問題がある。
【０００５】
また図７に示されるチップレイアウトについて更に補足すれば、３相個々の駆動部のレイアウト構成が同一になっていない。そのため、３相個々の駆動部のレイアウト構成におけるＰＧＮＤ(パワーグランド)パッドに接続されたグランドラインと電源ラインの長さは、それぞれで異なるものになっている。【０００６】
図７に示す３相個々の駆動部のレイアウト構成について１つのＰＧＮＤを基点にして３相の各出力パッド（ＯＵＴＸ、ＯＵＴＹ、ＯＵＴＺ）に対するグランドラインの長さをイメージとして表すと図８に示すようになる。【０００７】
その結果、図８に示される１つのＰＧＮＤパッドからの共通配線（例．配線Ｂ）を経て３相の駆動部の各ローサイドＮＭＯＳトランジスタ（Ｎタイプ電界効果型トランジスタ）のソース、更に各ローサイドＮＭＯＳトランジスタのドレインから出力パッドへの配線（例．配線Ａ）を経て１つのＰＧＮＤパッドから３相の各出力パッド（ＯＵＴＸ、ＯＵＴＹ、ＯＵＴＺ）に至るグランドラインの長さが相毎に異なることから各配線長に基づく抵抗（配線抵抗）も異なるものとなる。【０００８】
図８に示される例について、ＰＧＮＤからの各相の各出力パッドまでの配線抵抗を大雑把に捉えてみると、Ｘ相配線抵抗＜Ｙ相配線抵抗＜Ｚ相配線抵抗となり、Ｚ相配線抵抗が一番大きくなる。ついでＹ相配線抵抗となり、Ｘ相配線抵抗が一番小さくなる。【０００９】
このため、３相の駆動部を同じように設計したとしても、図１０に示されるように、結果的に３相個々の出力電流の特性を揃える(同一化する)ことができないという問題があった。【００１０】
図９Ａは、３相の各相（一例としてＸ相）における従来の駆動部が、ハイサイドのＰＭＯＳトランジスタ（ＰチャネルのＭＯＳ電界効果型トランジスタ）により絶縁ゲート型半導体デバイスのゲートを充電する様子を示す図である。また図９Ｂは、図９Ａに示した駆動部がローサイドのＮＭＯＳトランジスタ（ＮチャネルのＭＯＳ電界効果型トランジスタ）により絶縁ゲート型半導体デバイスのゲートの電荷を放電する様子を示す図である。【００１１】
図９Ａ及び図９Ｂを用いて従来の駆動回路の駆動部(出力ドライバ)の構成を説明する。従来の駆動部は、図９Ａ及び図９Ｂに示すように、Ｘ相ＩＧＢＴ回路６０を定電流駆動するために、２つのＰＭＯＳトランジスタ５４，５５をカレントミラー構成にし、カレントミラーの出力部を構成するＰＭＯＳトランジスタ５５のドレインからＩＧＢＴ５７のゲートに定電流を注入してＩＧＢＴ５７を駆動する定電流回路５８を有している。
【００１２】
定電流回路５８内の２つのＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）５４，５５はカレントミラーを形成している。カレントミラーを形成するＭＰ１(５４)、ＭＰ２(５５)のソースは不図示の電源電圧Ｖｃｃに接続された電源ラインに接続され、カレントミラーの入力部を構成するＭＰ１(５４)のドレインは、ＮＭＯＳトランジスタ（ＭＮ１）５２のドレインに接続されている。【００１３】
またＭＰ１（５４）とＭＰ２（５５）のゲートはＭＰ１（５４）のドレインに接続されている。【００１４】
ＮＭＯＳトランジスタのＭＮ１（５２）のゲートはオペアンプ(ＡＭＰ１)５１の出力に接続されている。ＡＭＰ１(５１)の非反転入力には所定の基準電圧Ｖ１が入力される。またＡＭＰ１(５２)の反転入力はＭＮ１（５２）のソースに接続されている。【００１５】
そしてＭＮ１（５２）のソースは抵抗Ｒ１(５３)の一端に接続され、抵抗Ｒ１(５３)の他端はＰＧＮＤパッドに接続されたグランドライン（ＧＮＤ）に接続されている。【００１６】
上記構成において、放電回路５９に設けられているＮＭＯＳトランジスタ（ＭＮ２）５６のゲートへの入力電圧がローレベルＬであるときに、カレントミラーの入力部に所定の定電流が流れると、カレントミラー作用により２次側のＭＰ２(５５)のドレインからＸ相ＩＧＢＴ５７のゲートに入力部に流れる電流に比例した大きさの電流（ＩＯＵＴＨ）が注入されて、Ｘ相ＩＧＢＴ５７のゲートが充電され、ゲート電圧が閾値を超えることでＸ相ＩＧＢＴ５７がオンする。なお、カレントミラーの入力部に流れる電流値の調整は、ＭＮ１（５２）のソースに接続されている、抵抗Ｒ１(５３)の値を適切に選定することにより成されている。【００１７】
一方、図９Ｂにおいて、ローサイドに設けたＮチャネル電界効果型トランジスタのＭＮ２（５６）のゲートへの入力電圧がハイレベルＨになると、放電回路５９内のＭＮ２（５６）が導通し、図９Ａに示したＩＧＢＴを駆動するための充電電流とは反対方向に放電電流（ＩＯＵＴＬ）が流れ、この放電電流が充電電流より大きいため、ＩＧＢＴ５７のゲートの電荷がグランド（ＧＮＤ）に引き抜かれる。【００１８】
上記ではもっぱらＸ相ＩＧＢＴ回路６０の動作について説明したが、他の相、すなわちＹ相ＩＧＢＴ回路及びＺ相ＩＧＢＴ回路についても同様であるためその説明を省く。その場合、図９Ａ及び図９Ｂに示す、電源ラインおよびグランドラインの配線によって生じる寄生抵抗Ｒｘ１〜Ｒｘ３が各相で相異することになるため、設計上同じＭＯＳサイズ（例．ゲート幅）になるようにしていても各相の出力電流は、図１０に示すように差（バラツキ）が生じる。【００１９】
図９Ａ及び図９Ｂに示すカレントミラー方式では、オペアンプ(ＡＭＰ１)が接続される１次側のＰＭＯＳトランジスタ５４（ＭＮ１）のドレインに流れる電流に比例する量の電流を、ミラー効果として２次側のＰＭＯＳトランジスタ５５(ＭＰ２)のドレインからＸ相ＩＧＢＴ５７のゲートに対して駆動電流を流すようにしている。【００２０】
またカレントミラーの電流調整は、オペアンプ出力に接続されているＮＭＯＳトランジスタ(ＭＮ１)のソース-ＰＧＮＤ間に接続されている抵抗(Ｒ１)の値によって決定されている。【００２１】
ここで図９Ａ及び図９Ｂについての説明を補足すれば、図９Ａ及び図９Ｂの左部に示されるオペアンプ(ＡＭＰ１)５１に入力される電圧Ｖ１は、３相の各回路で共通にされているものの、図７のチップ内に含まれる駆動電圧Ｖ１を生成する回路（不図示）から３相の各回路レイアウトへの配線距離が異なるので、駆動電圧Ｖ１を生成する回路（不図示）からのＰＧＮＤ(パワーグランド)のラインと電源ラインのドロップが、３相の各回路レイアウトでそれぞれ異なったものになってしまう。すなわち、異なる配線抵抗が介在することとなるため、３相の各回路における出力電流の大きさにバラツキ（差）が生じるものとなる。【００２２】
図１０は、従来の３相単一のＩＣ出力ドライバの各相（Ｘ，Ｙ，Ｚ）の出力電流波形を示す図であり、図７に示した各相（Ｘ，Ｙ，Ｚ）の駆動部の出力を受けるＭＯＳの、ＭＯＳサイズ（例．ゲート幅）と出力電流の大きさの関係を示す図である。図１０から分かるように、所定のＭＯＳサイズに対する各相（Ｘ，Ｙ，Ｚ）の出力電流の大きさは、Ｘ相＞Ｙ相＞Ｚ相となり、Ｘ相，Ｙ相およびＺ相間で一致していない(異なるものとなっている)。【００２３】
また下記に示す特許文献１には、並列接続された二つのトランジスタＱ１，Ｑ２の電流駆動能力が揃うゲート電圧を試験で求め、それに基づく試験結果のデータをメモリに格納し、駆動回路がメモリから読み出した前記試験結果のデータに基づく電圧をトランジスタＱ１，Ｑ２のゲートに印加し、印加された各ゲート電圧で上記トランジスタＱ１，Ｑ２を交互に駆動する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２０１３−０９８２４３号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【００２５】
図９Ａ及び図９Ｂに示された上記従来の回路構成例では、仮に各相の駆動部の回路構成が同性能に作成されても、図８に示されるように、３相の各相のＰＧＮＤまでに異なる配線抵抗が内包されてしまうため、出力電流の大きさにバラツキ（差）が生じてしまうという問題があった。【００２６】
また上記特許文献１に記載された半導体装置は、メモリに格納された試験結果のデータを駆動回路がメモリから読み出し、そのデータに基づく電圧を駆動回路がゲート電圧としてそのままトランジスタＱ１，Ｑ２のゲートに印加してしまう（駆動回路から出力される電圧が直ちにゲート電圧となる）構成となっているので、トランジスタＱ１，Ｑ２が大電流を扱うような場合には、スイッチング時のノイズが問題となる。【００２７】
ノイズが問題となるケースでは、大容量のトランジスタのゲートを定電流で充放電する回路にする必要があるため、ゲート電圧ではなく、充電電流および放電電流を揃えないとノイズの問題を解消することができない。【００２８】
そこで本発明の目的は、複数の絶縁ゲート型半導体デバイスのゲートに出力する出力電流のバラツキをＰＲＯＭ補正で調整可能とする絶縁ゲート型半導体デバイス駆動回路を提供することにある。
【課題を解決するための手段】
【００２９】
上記課題を解決するために本発明の第１の態様は、複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照値調整抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記参照値調整抵抗の抵抗値を調整する抵抗値補正回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一になるように、前記抵抗値補正回路が前記参照値調整抵抗の抵抗値を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正する、ことを特徴とする。
【００３０】
上記記載の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記抵抗値補正回路は、ＭＯＳトランジスタと調整抵抗との並列回路が複数直列接続された直列回路を有し、複数の前記並列回路のＭＯＳトランジスタのそれぞれのゲートにＰＲＯＭから出力される信号を入力することにより前記ＭＯＳトランジスタをオン／オフさせた前記直列回路の合成抵抗を前記参照値調整抵抗とする、ことを特徴とする。
【００３１】
また上記記載の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記抵抗値補正回路は、ＭＯＳトランジスタと調整抵抗との直列回路が複数並列接続された並列回路を有し、複数の前記直列回路の前記ＭＯＳトランジスタのそれぞれのゲートにＰＲＯＭから出力される信号を入力することにより前記ＭＯＳトランジスタをオン／オフさせた前記並列回路の合成抵抗を前記参照値調整抵抗とする、ことを特徴とする。
【００３２】
また上記課題を解決するために、本発明の第２の態様は、複数の絶縁ゲート型半導体デバイスをそれぞれ駆動する複数の絶縁ゲート型半導体デバイス駆動回路を集積してなる、絶縁ゲート型半導体デバイス駆動回路の集積回路であって、
前記複数の絶縁ゲート型半導体デバイス駆動回路の各々は、
対応する絶縁ゲート型半導体デバイスのゲートに駆動電流を注入する定電流生成部と、
前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷を引き抜く放電回路と、
を備え、
前記定電流生成部は、
前記複数の絶縁ゲート型半導体デバイス駆動回路に共通の電源ラインにソースが接続され、カレントミラー回路を構成する第１トランジスタおよび第２トランジスタと、
前記カレントミラー回路の入力部となる前記第１トランジスタのドレインと、前記複数の絶縁ゲート型半導体デバイス駆動回路に共通のグランドラインとの間に接続され、参照抵抗に基準電圧を印加することで定電流を生成する定電流回路と、
前記基準電圧を調整する基準電圧調整回路と、
を有し、
前記カレントミラー回路の出力部となる前記第２トランジスタのドレインは、前記対応する絶縁ゲート型半導体デバイスのゲートに接続され、
前記放電回路は、前記対応する絶縁ゲート型半導体デバイスのゲートと、前記共通のグランドラインとの間に接続された第３トランジスタを有し、駆動信号を前記第３トランジスタのゲートに入力することで、前記対応する絶縁ゲート型半導体デバイスのゲートに注入された電荷が前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに引き抜かれ、
前記基準電圧調整回路は、ＰＲＯＭから出力される信号が入力されるＤ／Ａコンバータを備え、該Ｄ／Ａコンバータの出力を前記基準電圧とし、
前記放電回路は、前記第３トランジスタのＭＯＳサイズを補正して、前記対応する絶縁ゲート型半導体デバイスのゲートから前記第３トランジスタのドレイン−ソースを経て前記共通のグランドラインに流れる電流量を調整するＭＯＳサイズ補正回路を更に有し、
前記複数の絶縁ゲート型半導体デバイス駆動回路の出力電流が均一になるように、前記基準電圧調整回路が前記基準電圧を調整し、且つ、前記ＭＯＳサイズ補正回路が前記第３トランジスタのＭＯＳサイズを補正する、ことを特徴とする。
【００３３】
上記第１又は第２の態様の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記第３トランジスタが、並列接続された複数のＭＯＳトランジスタからなり、
前記ＭＯＳサイズ補正回路は、前記複数のＭＯＳトランジスタのゲートにそれぞれ接続された選択回路を有し、
前記選択回路は、ＥＰＲＯＭから出力された信号に応じて、前記駆動信号と前記ＭＯＳトランジスタをオフさせる信号とのいずれかを選択してＭＯＳトランジスタのゲートに入力する、ことを特徴とする。
【００３４】
また上記第１又は第２の態様の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記第２トランジスタに、前記共通の電源ラインから前記第２トランジスタのソース−ドレインを経て流れる電流量を調整する第２ＭＯＳサイズ補正回路を設ける、ことを特徴とする。
【００３５】
さらに上記記載の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記第２ＭＯＳサイズ補正回路は、ＰＲＯＭから出力される信号に応じて選択した複数のＭＯＳトランジスタを並列接続させて前記第２トランジスタとする、ことを特徴とする。
【００３７】
さらに上記いずれかに記載の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記カレントミラー回路を構成する前記第１トランジスタおよび前記第２トランジスタのそれぞれのゲートと前記共通の電源ラインとの間に接続された第４トランジスタを具備し、レベルシフト回路を介して前記駆動信号を前記第４トランジスタのゲートに入力する切替回路を有することを特徴とする。
【００３８】
また上記いずれかに記載の絶縁ゲート型半導体デバイス駆動回路の集積回路において、
前記絶縁ゲート型半導体デバイスは、ＩＧＢＴであることを特徴とする。
【発明の効果】
【００３９】
本発明によれば、複数の出力電流にバラツキが発生しても、その量に応じてＰＲＯＭ補正することにより、パワーモジュール製品の複数の出力電流の駆動特性を均一化させて、安定したスイッチング特性を実現することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態１に係る絶縁ゲート型半導体デバイス駆動回路の駆動部の構成を示す図である。
【図２】図１に示した参照抵抗補正回路の構成例１を示す図である。
【図３】図１に示した参照抵抗補正回路の構成例２を示す図である。
【図４】本発明の実施形態２に係る絶縁ゲート型半導体デバイス駆動回路の駆動部の構成を示す図である。
【図５】本発明の実施形態１及び２に係る絶縁ゲート型半導体デバイス駆動回路に設けるＭＯＳサイズ補正回路の構成例を示す図である。
【図６】本発明の実施形態に係る絶縁ゲート型半導体デバイス駆動回路の出力電流特性を示す図である。
【図７】従来の絶縁ゲート型半導体デバイス駆動回路の３相単一のＩＣ出力ドライバのチップレイアウトを示す図である。
【図８】従来の絶縁ゲート型半導体デバイス駆動回路の３相単一のＩＣドライバに内包される配線抵抗イメージを示す図である。
【図９Ａ】従来の絶縁ゲート型半導体デバイス駆動回路の駆動部のハイサイドＰＭＯＳトランジスタによる駆動の様子を示す図である。
【図９Ｂ】図９Ａに示した駆動部のローサイドＮＭＯＳトランジスタによる駆動の様子を示す図である。
【図１０】従来の絶縁ゲート型半導体デバイス駆動回路の出力電流特性を示す図である。
【発明を実施するための形態】
【００４１】
以下、本発明の実施の形態について、詳細に説明する。
［実施形態１］
【００４２】
図１は、本発明の実施形態１に係る絶縁ゲート型半導体デバイス駆動回路の駆動部の構成を示す図である。
【００４３】
本実施形態の絶縁ゲート型半導体デバイス駆動回路は、３相の各相の絶縁ゲート型半導体デバイス（例．ＩＧＢＴ(Insulated Gate Bipolar Transistor)）のゲートを駆動するための充放電電流を供給するものである。図１は、絶縁ゲート型半導体デバイス駆動回路のうちの１相分（一例としてＸ相）の構成を示すものであり、ＩＧＢＴ１を駆動するためにカレントミラー方式を採用した定電流生成部１１と、駆動信号に応じてＩＧＢＴ１のゲートに注入された電荷を引き抜く放電回路１３と、バッファ６を介して駆動信号を放電回路１３に供給するとともに、レベルシフト回路７を介して駆動信号をＰＭＯＳトランジスタ３のゲートに入力して絶縁ゲート型半導体デバイスのゲートの充電／放電を切り替える切替回路１２と、を備えて構成されている。
【００４４】
図１において絶縁ゲート型半導体デバイス駆動回路は、例として、Ｘ相の絶縁ゲート型半導体デバイスであるＩＧＢＴ１のゲートを定電流駆動（充電）するためにカレントミラー方式を採用した定電流生成部１１を設けている。
【００４５】
定電流生成部１１は、カレントミラーを形成する２つのＰチャネル電界効果型トランジスタ(ＰＭＯＳ）２，４を有している。
【００４６】
ＰＭＯＳトランジスタ２、ＰＭＯＳトランジスタ４のソースは電源電圧Ｖｃｃに接続された電源ラインに接続され、ＰＭＯＳトランジスタ４のドレインは、ＮＭＯＳトランジスタ８のドレインに接続されている。
【００４７】
またＰＭＯＳトランジスタ４とＰＭＯＳトランジスタ２のゲートはＰＭＯＳトランジスタ４のドレインに接続されている。
【００４８】
またＰＭＯＳトランジスタ３のソースは、電源電圧Ｖｃｃに接続された電源ラインに接続され、ドレインは、ＰＭＯＳトランジスタ２，４のゲートに接続され、ゲートは、レベルシフト回路７の出力に接続されている。レベルシフト回路７の入力およびバッファ６には、駆動信号が入力される。
【００４９】
レベルシフト回路７は、ＰＭＯＳトランジスタ３のゲートに入力される電圧の調整に使用される。バッファ６の出力は、放電回路１３内のＮＭＯＳトランジスタ５のゲートに入力され、ＮＭＯＳトランジスタ５がオンすることで、ＩＧＢＴ１のゲートがＰＧＮＤ(パワーグランド)のパッドに接続されたグランドライン（ＧＮＤ）に接続される。
【００５０】
ＰＭＯＳトランジスタ４のドレインとＮＭＯＳトランジスタ８のドレインが接続され、ＮＭＯＳトランジスタ８のゲートはオペアンプ９の出力に接続されている。オペアンプ９の非反転入力には駆動回路の内部で定められた基準電圧ＶＲＥＦが入力される。またオペアンプ９の反転入力はＮＭＯＳトランジスタ８のソースに接続されている。
【００５１】
そしてＮＭＯＳトランジスタ８のソースは参照値調整抵抗Ｒｒｅｆ(１０)の一端に接続され、参照値調整抵抗Ｒｒｅｆ(１０)の他端はグランドライン（ＧＮＤ）に接続されている。
【００５２】
オペアンプ９の２つの入力の仮想短絡により、参照値調整抵抗Ｒｒｅｆ(１０)の一端の電位は基準電圧ＶＲＥＦとなっているため、参照値調整抵抗Ｒｒｅｆ(１０)には基準電圧ＶＲＥＦとグランドラインとの電位差に応じた電流が流れ、この電流がカレントミラーの入力部であるＰＭＯＳトランジスタ４のドレインに流れる。
【００５３】
上記における参照値調整抵抗Ｒｒｅｆ(１０)は、例えば図２又は図３のいずれかに示す参照抵抗補正回路によって実現される。これについては後述する。
【００５４】
上記構成において、放電回路１３に設けられているＮＭＯＳトランジスタ５のゲートへの入力電圧がローレベルＬであるときにカレントミラーの入力部であるＰＭＯＳトランジスタ４のドレインに所定の定電流Ｉ０が流れると、ＰＭＯＳトランジスタ３がオフとなるため、カレントミラーの出力部であるＰＭＯＳトランジスタ２のドレインからＸ相ＩＧＢＴ１のゲートに定電流Ｉｏに比例する大きさの電流（ＯＵＴ）が流れ、その電流がＸ相ＩＧＢＴ１のゲートに注入され、充電されたＩＧＢＴ１のゲート電圧が閾値を超えることでＸ相ＩＧＢＴ１がオンする。
【００５５】
一方、放電回路１３に設けられているＮＭＯＳトランジスタ５のゲートへの入力電圧がハイレベルＨになると、放電回路１３内のＮＭＯＳトランジスタ５が導通し、上記したＩＧＢＴ１を駆動するためにゲートに注入されていた電流が反対方向の電流となって、ＩＧＢＴ１のゲートからグランドライン（ＧＮＤ）に引き抜かれる。このときＰＭＯＳトランジスタ３が導通してＰＭＯＳトランジスタ２，４のゲート・ソース間電圧がゼロになるため、カレントミラーから電流が出力されなくなっている。
【００５６】
この動作を所定のタイミングで繰り返すことでＸ相ＩＧＢＴ１がオン／オフされることになる。
【００５７】
図２は、図１に示した参照抵抗補正回路１００の構成例１を示す図である。図２において、参照値調整抵抗Ｒｒｅｆ(１０)は、ＥＰＲＯＭ(Erasable Programmable Read Only Memory(以下同じ))２０から得られる出力をＭＯＳトランジスタＴ１〜Ｔｍのゲートに入力することによりＭＯＳトランジスタＴ１〜Ｔｍをオン／オフすることでＭＯＳトランジスタＴ１〜Ｔｍのドレイン−ソース間に接続されている調整用抵抗Ｒ１〜Ｒｍの不活性／活性を調整することで参照抵抗の理想値になるよう補正する。すなわち、トランジスタＴｉ（ｉ＝１〜ｍ）をオンにするとそれに対応した調整用抵抗Ｒｉの両端が短絡されて調整用抵抗Ｒｉが不活性となり、トランジスタＴｉをオフにすると調整用抵抗Ｒｉの両端が短絡されず、調整用抵抗Ｒｉが活性となる。
【００５８】
図３は、図１に示した参照抵抗補正回路１００の構成例２を示す図である。図２において、参照値調整抵抗Ｒｒｅｆ(１０)は、ＥＰＲＯＭ２０から得られる出力をＭＯＳトランジスタＴ１〜Ｔｎのゲートに入力することによりＭＯＳトランジスタＴ１〜Ｔｎをオン／オフする。それによりＭＯＳトランジスタＴ１〜Ｔｍのソース−グランドライン（ＧＮＤ）間に接続されている調整用抵抗Ｒ１〜Ｒｍの活性／不活性を調整することで参照抵抗の理想値になるよう補正する。すなわち、トランジスタＴｉ（ｉ＝１〜ｍ）をオフにするとそれに対応した調整用抵抗Ｒｉが切り離されて調整用抵抗Ｒｉが不活性となり、トランジスタＴｉをオンにすると調整用抵抗Ｒｉが接続されて調整用抵抗Ｒｉが活性となる。
【００５９】
ＥＰＲＯＭに格納するデータは、素子測定（ウェハ測定）における電流測定により決定している。例えば、ＥＰＲＯＭへの書込みの前に、試験時にＥＰＲＯＭの代わりにトランジスタＴｉ（ｉ＝１〜ｍ）のオン／オフを決めるシフトレジスタ(不図示)を使用してトランジスタＴｉを取捨選択しながら電流値を確認し、電流値が設計値に一番近いときシフトレジスタの内容をＥＰＲＯＭへ書込むようにしている。
【００６０】
上記において定電流生成部１１の１次側の電流が理想値になった場合には、図１のカレントミラーの１次側の電流は定電流となり、いま定電流をＩｏ、ＥＰＲＯＭ補正により理想値にされた参照値調整抵抗をＲｒｅｆとした時、定電流Ｉｏは次式（１）によって求めることができる。
Ｉｏ＝ＶＲＥＦ／Ｒｒｅｆ                  ・・・（１）
【００６１】
次に、放電回路１３に設けられているＮＭＯＳトランジスタ５のドレイン−ソースを経て引き抜かれるゲートに注入された電流の電流値補正は、図５のＭＯＳサイズ補正回路３００によって実施される。これについては、本発明の実施形態２を説明した後に説明することとする。
【００６２】
以上のように、本発明の実施形態１に係る絶縁ゲート型半導体デバイス駆動回路は、複数相においてハイサイドに設けたＰＭＯＳトランジスタ４によるカレントミラーに入力される定電流Ｉｏを決めるために、ＮＭＯＳトランジスタ８のソースに接続された参照抵抗１０をＥＰＲＯＭ補正する。さらにローサイドＮＭＯＳトランジスタ５のＭＯＳサイズ（例．ゲート幅）をＥＰＲＯＭ補正して、パワーモジュール製品の構成上の制約から配線抵抗を内包しつつも複数相における出力電流の特性を同一化することが可能となる。
【００６３】
図４は、本発明の実施形態２に係る絶縁ゲート型半導体デバイス駆動回路の駆動部の構成を示す図である。
【００６４】
本発明の実施形態２に係る絶縁ゲート型半導体デバイス駆動回路の駆動部は、図１に示した本発明の実施形態１に係る絶縁ゲート型半導体デバイス駆動回路の駆動部と同様に、３相の各相の絶縁ゲート型半導体デバイス（例．ＩＧＢＴ）のゲートを駆動するための充放電電流を供給するものである。図４は、絶縁ゲート型半導体デバイス駆動回路のうちの１相分（一例としてＸ相）の駆動部の構成を示すものであり、ＩＧＢＴ１を駆動するために、カレントミラー方式を採用した定電流生成部１８と、駆動信号に応じてＩＧＢＴ１のゲートに注入された電荷を引き抜く放電回路１３と、バッファ６を介して駆動信号を放電回路１３に供給するとともに、レベルシフト回路７を介して駆動信号をＰＭＯＳトランジスタ３のゲートに入力して絶縁ゲート型半導体デバイスのゲートの充電／放電を切り替える切替回路１２と、を備えて構成されている。
【００６５】
図４においては、ＰＭＯＳトランジスタ４のドレインとＮＭＯＳトランジスタ８のドレインが接続され、ＮＭＯＳトランジスタ８のゲートはオペアンプ９の出力に接続されている。オペアンプ９の非反転入力には、図１の構成と異なり、ＥＰＲＯＭにより基準電圧ＶＲＥＦが理想的な基準電圧となるよう調整される基準電圧調整回路２００が設けられており、該調整回路２００により調整された基準電圧ＶＲＥＦが入力される。これについては後述する。またオペアンプ９の反転入力はＮＭＯＳトランジスタ８のソースに接続されている。
【００６６】
そしてＮＭＯＳトランジスタ８のソースは、図１の構成と異なり、予め設定された値を有する参照抵抗Ｒｒｅｆ(１５)の一端に接続され、参照抵抗Ｒｒｅｆ(１５)の他端はグランドライン（ＧＮＤ）に接続されている。
【００６７】
上記した基準電圧調整回路２００の構成は、ＥＰＲＯＭ補正技術を用いて実現される。すなわち、基準電圧調整回路２００はＤ／Ａコンバータ２０１およびＥＰＲＯＭ２０２を有し、Ｄ／Ａコンバータ２０１はＥＰＲＯＭ２０２から出力される値をアナログの電圧値に変換して、これを基準電圧としてオペアンプ９の非反転入力に入力する。ＥＰＲＯＭに格納するデータは、例えば試験時にＥＰＲＯＭの代わりとなるシフトレジスタなどを用いて、外部からＤ／Ａコンバータ２０１に試験データを入力して対応する参照抵抗Ｒｒｅｆ(１５)に流れる電流の値を確認しながら求めた、電流値が設計値に一番近いときの試験データである。
【００６８】
また、放電回路１３に設けられているＮＭＯＳトランジスタ５のドレイン−ソースを経てＩＧＢＴ１のゲートに注入された充電電流を引き抜く電流の電流値補正は、ＮＭＯＳトランジスタ５のＭＯＳサイズを調整することにより行う。ＭＯＳサイズの調整については、上記実施形態１においても使用されているので、以下まとめて図５のＭＯＳサイズ補正回路３００を説明する。
【００６９】
ＭＯＳサイズ補正回路３００は、選択回路３０１ｉ（ｉ＝０〜ｎ）とＮＭＯＳトランジスタ５ｉからなるＭＯＳ選択回路３００ｉが（ｎ＋１）個並列接続された構成となっている。図５はＭＯＳ選択回路３００ｉの構成を示すものである。
【００７０】
図５において、選択回路３０１ｉは、ＮＭＯＳトランジスタ５ｉのゲートに与える信号としてバッファ６を介して得られる駆動信号およびＮＭＯＳトランジスタ５ｉをオフするグランド電位のどちらにするかを、ＥＰＲＯＭ２０から入力される値によって選択するものである。すなわち、ＥＰＲＯＭ２０から得られた入力信号がハイレベルＨならば、インバータ(INV)３１の出力がローレベルＬとなり、ＮＭＯＳトランジスタ３２は遮断されると共にＮＭＯＳトランジスタ３３は導通して、ＮＭＯＳトランジスタ５ｉのゲートはグランドライン(ＧＮＤ)となるためＮＭＯＳトランジスタ５ｉはオフとなり、ＮＭＯＳトランジスタ５ｉのドレイン−グランドライン(ＧＮＤ)に流れるはずの引き抜き電流は遮断される。
【００７１】
一方、ＥＰＲＯＭ２０から得られた入力信号が、ローレベルＬならば、インバータ(INV)３１の出力がハイレベルＨとなって、バッファ６の出力がＮＭＯＳトランジスタ３２を通過すると共にＮＭＯＳトランジスタ３３はオフとなるため、バッファ６の出力がＮＭＯＳトランジスタ５ｉのゲートに入力され、ＮＭＯＳトランジスタ５ｉは駆動信号によりオン／オフされる。
【００７２】
このようにして、ＥＰＲＯＭ２０に格納されたデータにより（ｎ＋１）個のＮＭＯＳトランジスタ５ｉを取捨選択することにより、トータルでのＭＯＳサイズ(例．ゲート幅)の補正を行って引き抜く電流の電流値が理想値に近くなるようにする。
【００７３】
ＥＰＲＯＭ２０に格納されるデータは、試験時にＩＧＢＴ１のゲートに注入された充電電流を引き抜く電流を測定しながら行う。すなわち、図５のＮＭＯＳトランジスタ５ｉにおいて、ウェハ試験による電流測定において、例えばＥＰＲＯＭへの書込みの前にＥＰＲＯＭの代わりとなるシフトレジスタ(不図示)を使用して（ｎ＋１）個設けられるＮＭＯＳトランジスタを取捨選択しながら電流値の確認を行い、電流値が設計値に一番近いときのトータルのシフトレジスタの内容をＥＰＲＯＭへの書込みデータとする。
【００７４】
ＭＯＳサイズ補正回路３００によるトータルのゲート幅の一例を数式で示しておく。まず、トランジスタ５ｉのゲート幅をＷｉ、トランジスタ５(ｉ＝０)のゲート幅をＷ０としたとき、ＮＭＯＳトランジスタ５ｉのゲート幅が、
Ｗｉ＝Ｗ０×２ｉ    （ｉ＝１〜ｎ）・・・・・・・・・・・・・（２）
で表されるものとする。
【００７５】
そしてＮＭＯＳトランジスタ５ｉに対するＥＰＲＯＭ２０からの信号をＰｉ、その反転信号をＰ＊ｉとすると、ｎ＋１個並列接続された上での合成されたゲート幅Ｗtotalは、
Ｗtotal＝（(Ｐ＊０)＋(Ｐ＊１)×2＋(Ｐ＊２)×22＋・・・・＋(Ｐ＊ｎ)×2ｎ）Ｗ０・・・（３）
として求めることが可能となる。
【００７６】
なお、図４においては、定電流生成部１８の構成要素である、カレントミラーを形成する２つのＰチャネル電界効果型トランジスタ(ＰＭＯＳ）２，４のうち、ＰＭＯＳトランジスタ２が出力するカレントミラー電流のコピー精度が下がることが考えられる。
【００７７】
その場合には、図５に示したと同様のＭＯＳサイズ補正回路３００’（ＭＯＳ選択回路３００ｉ’）をＰＭＯＳトランジスタ２に付加するようにする。
【００７８】
この場合、ＰＭＯＳトランジスタ２に設けるＭＯＳサイズ補正回路３００’は、図５に示したＭＯＳ選択回路３００ｉにおける各トランジスタがＰＭＯＳトランジスタに変更されることに伴い、ＥＰＲＯＭ２０からの信号の論理レベルが図５とは逆なるのを除けば、図５に示す構成と同じとなるためその説明を省略することにする。
【００７９】
ＭＯＳサイズ補正回路３００’で補正すべき電流は、ミラー効果電流の精度を設計値に近づけるためであり、図５の構成と同様に複数並列接続されるＭＯＳ選択回路３００ｉ’とＥＰＲＯＭを設けることになる。
【００８０】
ＥＰＲＯＭに格納するデータについては、ＥＰＲＯＭへの書込みの前に、例えば試験時にＥＰＲＯＭの代わりとなる素子内に設けられているシフトレジスタ(不図示)を使用して並列接続されるＰＭＯＳトランジスタを取捨選択しながらその都度電流値の確認を行い、電流値が設計値に一番近いときのシフトレジスタの内容をＥＰＲＯＭへの書込みデータとする。
【００８１】
以上のように、本発明の実施形態２に係る絶縁ゲート型半導体デバイス駆動回路は、複数相でハイサイドに設けたオペアンプの基準電圧をＥＰＲＯＭ補正し、さらにローサイドＮＭＯＳトランジスタおよび又はハイサイドのＰＭＯＳトランジスタについてＭＯＳサイズ(例．ゲート幅)をＥＰＲＯＭ補正して、パワーモジュール製品の構成上の制約から配線抵抗を内包しつつも複数相における出力電流の特性を同一化することが可能となる。
【００８２】
図６は、本発明の実施形態１および２に係る絶縁ゲート型半導体デバイス駆動回路におけるＥＰＲＯＭ補正を実施したことによって、従来のＸ相，Ｙ相およびＺ相間における出力電流値の特性が図１０に示されるようにバラバラであったものが、本実施形態によってＸ相，Ｙ相およびＺ相間における出力電流値の特性が図６に示されるように同一化される。
【００８３】
このようにＸ相，Ｙ相およびＺ相間における出力電流値の特性が同一化されることで、パワーモジュール製品の構成上の制約から配線抵抗を内包しつつも複数相(例．３相)の出力電流を均一化して、安定したスイッチング特性を実現することができる。
【００８４】
なお、本発明の精神を逸脱しない限りにおいて、各実施の形態を適宜、変形したり、削除したり、或いは、任意に組み合わせたりすることが可能である。
【００８５】
例えば、ＥＰＲＯＭとして記載したメモリは必ずしもErasableである必要はなく、単なるＰＲＯＭ（Programmable Read Only Memory）であってもよい。
【図１】
0006773141.tif 000002
【図２】
0006773141.tif 000003
【図３】
0006773141.tif 000004
【図４】
0006773141.tif 000005
【図５】
0006773141.tif 000006
【図６】
0006773141.tif 000007
【図７】
0006773141.tif 000008
【図８】
0006773141.tif 000009
【図９Ａ】
0006773141.tif 000010
【図９Ｂ】
0006773141.tif 000011
【図１０】
0006773141.tif 000012