(57)【特許請求の範囲】
【請求項１】
第１の半導体材料の単結晶からなる第１基板の上面に第２の半導体材料を堆積させることにより支持層を形成する支持層形成工程と、
前記支持層形成工程において前記第２の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去する側壁膜除去工程と、
前記第１基板を前記上面から所定の深さで分離させることにより、分離された前記第１基板の前記上面側が第１薄膜層として前記支持層上に積層された複層基板を形成する分離工程と、
を備え、
前記支持層形成工程により形成された前記支持層を下地として、前記支持層上に第３の半導体材料を堆積させることにより厚膜支持層を形成する増膜工程を備え、
前記側壁膜除去工程は、前記第２の半導体材料及び前記第３の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去することを特徴とする半導体基板の製造方法。
【請求項２】
前記支持層形成工程を行う前に、前記第１基板の前記上面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を備え、
前記分離工程は、前記第１基板を所定の分離温度とすることにより前記水素層を境界として分離させ、
前記支持層形成工程は、前記分離温度よりも低い温度において前記支持層を形成する、請求項１記載の半導体基板の製造方法。
【請求項３】
前記分離工程は、前記第１基板の前記上面側又は下面側からレーザ光を照射し、前記第１基板の前記上面から所定の深さに集光させることにより前記第１基板を切断する、請求項１記載の半導体基板の製造方法。
【請求項４】
前記増膜工程は、前記分離温度よりも高い温度において前記厚膜支持層を形成する、請求項２記載の半導体基板の製造方法。
【請求項５】
前記支持層形成工程を行う前の前記第１基板の前記上面に、又は前記支持層形成工程もしくは前記分離工程を行った後の前記第１基板と前記支持層との界面に、高濃度不純物層を形成する高濃度Ｎ型層形成工程を備える、請求項１乃至４のいずれかに記載の半導体基板の製造方法。
【請求項６】
前記第２の半導体材料はＳｉＣであり、前記支持層はプラズマＣＶＤ法又はスパッタ法により形成される、請求項１乃至５のいずれかに記載の半導体基板の製造方法。
【請求項７】
前記増膜工程において前記厚膜支持層は熱ＣＶＤ法により形成される、請求項１乃至６のいずれかに記載の半導体基板の製造方法。
【請求項８】
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記支持層及び前記厚膜支持層は多結晶又は非晶質からなる、請求項１乃至７のいずれかに記載の半導体基板の製造方法。
【請求項９】
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料及び第３の半導体材料はＳｉＣであり、前記支持層及び前記厚膜支持層は高濃度Ｎ型層からなる多結晶又は非晶質である、請求項１乃至８のいずれかに記載の半導体基板の製造方法。
【請求項１０】
前記分離工程より後に、前記複層基板の周縁部を一定の幅で除去する周縁部除去工程を備える、請求項１乃至９のいずれかに記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関する。詳しくは、結晶欠陥の少ない高耐圧素子用半導体基板を低コストで製造する半導体基板の製造方法に関する。
【背景技術】
【０００２】
高電圧用途の半導体素子の基板として、バンドギャップ幅が大きい炭化ケイ素（以下、「ＳｉＣ」ともいう。）半導体基板が着目されている。図１３は、ＳｉＣからなる一般的な縦型構造のＭＯＳＦＥＴ素子（２００）の断面構造を示している。支持基板２１０上に能動層２２０がエピタキシャル成長により形成されており、その能動層２２０の領域にソース２０１、ドレイン２０２及びゲート２０３が形成されている。ソース２０１、ドレイン２０２間の電流の導通と遮断はゲート２０３により制御される。導通時のドレイン電流ｉは、ドレイン２０２と支持基板２１０の底面に形成されているドレイン電極２０４との間で流れる。
支持基板２１０は、電流が縦方向（図の上下方向）に流れる領域であり、２０ｍΩ・ｃｍ以下の低い抵抗率とされる。一方、能動層２２０は、高電圧の耐圧が必要であるため、支持基板２１０と比べて２〜３桁高い抵抗率とされている。ＳｉＣを用いる半導体素子はバンドギャップ幅が大きいため、能動層２２０の厚さを５〜１０μｍ程度と薄くできることが特徴である。能動層２２０は、支持基板２１０の上にエピタキシャル成長によって形成されるため、その結晶性は下地となる支持基板２１０に依存する。このため、支持基板２１０のＳｉＣの結晶品質が重要となる。
【０００３】
ＳｉＣは格子定数の異なる炭素とシリコンとからなる化合物であるので、素子基板には結晶欠陥が多く発生する。特にパワー素子用途では結晶欠陥は致命的となるため、結晶欠陥の低減に種々の工夫がなされているが、そのため素子基板のコストが高くなっている。このため、エピタキシャル成長される能動層２２０の下地である支持基板２１０の結晶欠陥の低減とコストの低減とを両立させることが課題となっている。また、図１３に示したような縦型構造の場合には、電流を縦方向に流すために支持基板２１０は抵抗率を低くする必要があり、そのため高濃度の窒素が添加されてＮ型半導体とされている。しかし、高濃度の窒素のために、さらに結晶欠陥が増えるという問題がある。
【０００４】
結晶欠陥の低減とコストの低減のために、比較的安価な多結晶基板の上に結晶性の良い単結晶層を接合する方法が知られている。例えば、非晶質シリコンを多結晶ＳｉＣ支持体上に蒸着し、その多結晶ＳｉＣ支持体と単結晶ＳｉＣ基板とを接合し、直接ボンディングにより一体化する基板製造方法がある（特許文献１を参照）。また、ＦＡＢガン（Fast Atomic Gun）を用いた表面活性化手法により基板の貼り合せを行う例もある（非特許文献１を参照）。また、２枚の半導体層を貼り合せるのに、各半導体層の表面にアルゴン等の不活性な不純物を照射して一旦非晶質化し、２枚を接合した後の熱処理により再結晶化させる方法がある。この方法によって、２枚の貼り合せ界面において原子レベルで連続性があることが確認されている（非特許文献１、２を参照）。
また、最終的に接合界面を有しない半導体基板の製造方法が提案されている（特許文献２を参照）。単結晶薄膜層を暫定基板に貼り合せ、その後単結晶薄膜層上に支持層を形成し、その段階で暫定基板を除去する手法である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５０３９４２号
【特許文献２】特開２００２−２８０５３１号
【非特許文献】
【０００６】
【非特許文献１】S.Essig 他、Fast atom beam-activated n-Si/n-GaAs wafer bonding with high interfacial transparency and electrical conductivity、JOURNAL OF APPLIED PHYSICS 113、203512 (2013)
【非特許文献２】J.Suda 他、Characterization of 4H-SiC Homoepitaxial Layers Grown on 100-mm-Diameter 4H-SiC/Poly-SiC Bonded Substrates、ICSCRM 2013 by Suda Kyoto University、Author corrected paper:Th-P-62
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来、高電圧用途の半導体素子の基板は、一定の厚さの素子用支持基板の表層に、単結晶からなる薄膜層をエピタキシャル成長させることにより製造されている。本来この素子用支持基板の結晶性は問わないため、安価な多結晶半導体基板を用いることも考えられる。しかし、一般に結晶性を問わない半導体基板上に結晶性のよい単結晶半導体層を成長させることは困難である。結晶性を問わない厚い層の上に成長させることができるのは、結晶性を問わない層になってしまうからである。一方、素子用支持基板を単結晶半導体とするのは、高価となり無駄が多い。
この問題を解決するため、結晶性を問わない安価な厚い基板と結晶性の良い基板の薄膜層とを貼り合わせることにより、安価で且つ結晶性の良い素子基板を形成する種々の手法が提案されてきた。しかし、そのような基板は接合界面を有するため、部分的にも接合欠陥があると素子の歩留まりの低下を招く。欠陥のない接合をするために両基板の表面の平坦度を上げる研磨をすれば、研磨コストが高価になってしまうという問題がある。また、接合界面に存在する各種の原子成分や貼り合せ装置等により発生するパーティクルの巻き込みを無くすことは困難である。接合によって素子基板を形成する手法の最大の問題は、接合界面が最終的な半導体基板に存在することである。このように多結晶基板と単結晶基板とを接合する従来の製造手法では接合界面が存在するため、接合界面に欠陥の無い高品質な半導体基板を得ることが困難である。
これに対して、特許文献２には、最終的には接合界面が存しない半導体基板を貼り合わせによって製造する方法が開示されている。特許文献２に記載された製造方法では、泥弱層を形成した単結晶ＳｉＣ基板に暫定基板を貼り付けた後、熱処理をして泥弱層で単結晶ＳｉＣ基板を剥離させることによって、暫定基板上に単結晶ＳｉＣ層が積層された堆積用基板が形成される。そして、その単結晶ＳｉＣ層上に支持体を堆積させた後、暫定基板が除去される。これによって、素子の活性領域となる単結晶ＳｉＣ層の上に支持体が堆積された半導体基板が得られるとされている。この手法によれば、単結晶層が支持層の上に接合界面を持たず形成されるため接合による発生する諸課題は無い。しかしこの手法は暫定基板上にさらに堆積用基板が形成され、その後暫定基板が除去されるため、無駄が多いという問題がある。
【０００８】
本発明は、上記現状に鑑みてなされたものであり、結晶欠陥の少ない高耐圧素子用半導体基板を低コストで製造する半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、以下の通りである。
１．第１の半導体材料の単結晶からなる第１基板の上面に第２の半導体材料を堆積させることにより支持層を形成する支持層形成工程と、前記支持層形成工程において前記第２の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去する側壁膜除去工程と、前記第１基板を前記上面から所定の深さで分離させることにより、分離された前記第１基板の前記上面側が第１薄膜層として前記支持層上に積層された複層基板を形成する分離工程と、を備え、前記支持層形成工程により形成された前記支持層を下地として、前記支持層上に第３の半導体材料を堆積させることにより厚膜支持層を形成する増膜工程を備え、前記側壁膜除去工程は、前記第２の半導体材料及び前記第３の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去することを特徴とする半導体基板の製造方法。
２．前記支持層形成工程を行う前に、前記第１基板の前記上面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を備え、前記分離工程は、前記第１基板を所定の分離温度とすることにより前記水素層を境界として分離させ、前記支持層形成工程は、前記分離温度よりも低い温度において前記支持層を形成する、前記１．記載の半導体基板の製造方法。
３．前記分離工程は、前記第１基板の前記上面側又は下面側からレーザ光を照射し、前記第１基板の前記上面から所定の深さに集光させることにより前記第１基板を切断する、前記１．記載の半導体基板の製造方法。
４．前記増膜工程は、前記分離温度よりも高い温度において前記厚膜支持層を形成する、前記２．記載の半導体基板の製造方法。
５．前記支持層形成工程を行う前の前記第１基板の前記上面に、又は前記支持層形成工程もしくは前記分離工程を行った後の前記第１基板と前記支持層との界面に、高濃度不純物層を形成する高濃度Ｎ型層形成工程を備える、前記１．乃至４．のいずれかに記載の半導体基板の製造方法。
６．前記第２の半導体材料はＳｉＣであり、前記支持層はプラズマＣＶＤ法又はスパッタ法により形成される、前記１．乃至５．のいずれかに記載の半導体基板の製造方法。
７．前記増膜工程において前記厚膜支持層は熱ＣＶＤ法により形成される、前記１．乃至６．のいずれかに記載の半導体基板の製造方法。
８．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記支持層及び前記厚膜支持層は多結晶又は非晶質からなる、前記１．乃至７．のいずれかに記載の半導体基板の製造方法。
９．前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記第２の半導体材料及び第３の半導体材料はＳｉＣであり、前記支持層及び前記厚膜支持層は高濃度Ｎ型層からなる多結晶又は非晶質である、前記１．乃至８．のいずれかに記載の半導体基板の製造方法。
１０．前記分離工程より後に、前記複層基板の周縁部を一定の幅で除去する周縁部除去工程を備える、前記１．乃至９．のいずれかに記載の半導体基板の製造方法。
【発明の効果】
【００１０】
本発明の半導体基板の製造方法によれば、第１の半導体材料の単結晶からなる第１基板の上面に第２の半導体材料を堆積させることにより支持層を形成する支持層形成工程と、前記支持層形成工程において前記第２の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去する側壁膜除去工程と、前記第１基板を前記上面から所定の深さで分離させることにより、分離された前記第１基板の前記上面側が第１薄膜層として前記支持層上に積層された複層基板を形成する分離工程と、を備えるため、結晶性を問わない安価な支持層上に単結晶の第１薄膜層が積層された複層基板（半導体基板）を形成することができる。この複層基板を用いれば、高品質な単結晶である第１薄膜層上に、半導体素子用の高品質な能動層をエピタキシャル成長させることが可能になる。第１薄膜層は極めて薄くてよいので（例えば、０．５μｍ）、母材とする単結晶（第１基板）が高価であっても、その一部を使用するのみで済み、低価格な半導体基板を得ることができる。また、第１薄膜層と分離された第１基板の母材側は、新たな第１基板として利用することができる。
また、本製造方法によって形成された半導体基板には、第１基板と支持層との接合界面が存しない。本製造方法においては基板の接合を行わないため、接合に必要な高度の平坦化工程が不要であり、接合時に混入する各種パーティクルによる接合欠陥を排除することができ、接合界面で発生する各種の金属の存在を無くすことができる。
【００１１】
前記支持層形成工程を行う前に、前記第１基板の前記上面から所定の深さに水素イオンを注入して水素層を形成する水素層形成工程を備え、前記分離工程は、前記第１基板を所定の分離温度とすることにより前記水素層を境界として分離させ、前記支持層形成工程は、前記分離温度よりも低い温度において前記支持層を形成する場合には、前記支持層形成後に第１基板を水素層において容易に分離させることができる。例えば、前記第１の半導体材料及び前記第２の半導体材料がＳｉＣである場合、水素層で分離するには９００℃から１０００℃の高温度（分離温度）とする必要がある。その分離温度で水素層に発生するブリスタ（泡状態）を横方向（前記上面と平行な方向）に伝搬させるには、前記上面に抑え機能を有する膜が必要である。本製造方法においては、分離温度より低い温度で前記支持層が成膜されているため、この支持層が抑え機能を果たし、分離を可能にすることができる。
前記分離工程は、前記第１基板の前記上面から所定の深さにレーザ光を集光することにより前記第１基板を切断する場合には、前記水素層を形成する必要がなく、温度を気にすることなく前記支持層を高速に成膜することができる。
【００１２】
前記支持層形成工程により形成された前記支持層を下地として、前記支持層上に第３の半導体材料を堆積させることにより厚膜支持層を形成する増膜工程を備え、前記側壁膜除去工程は、前記第２の半導体材料及び前記第３の半導体材料が付着することによって前記第１基板の側壁面に形成された側壁膜を除去するため、数百μｍの厚さの支持層が必要であっても、厚膜支持層を高速に成膜することが可能になる。また、前記水素層の分離温度よりも高い温度において厚膜支持層を形成するようにすることが可能である。支持層形成工程において第１基板の側壁に付着した側壁膜が、第１基板の分離を妨げる作用を奏するからである。
【００１３】
前記支持層形成工程を行う前の前記第１基板の前記上面に、又は前記支持層形成工程もしくは前記分離工程を行った後の前記第１基板と前記支持層との界面に、高濃度不純物層を形成する高濃度Ｎ型層形成工程を備える場合には、単結晶である前記第１薄膜層と多結晶又は非晶質である支持層との界面に生じる電位障壁に対して、トンネル現象を誘発して界面抵抗を解消することが可能となる。
【００１４】
前記第２の半導体材料はＳｉＣであり、前記支持層はプラズマＣＶＤ法又はスパッタ法により形成される場合には、前記前記水素層の分離温度よりも低い温度において緻密な支持層を成膜することができる。
また、前記増膜工程においては、前記厚膜支持層を熱ＣＶＤ法により高速に成膜することができる。
【００１５】
前記第１の半導体材料はＳｉＣ、ＧａＮ及び酸化ガリウムのうちの１つであり、前記支持層及び前記厚膜支持層は多結晶又は非晶質からなる場合には、３００μｍ程度の厚さが必要とされる厚膜支持層を結晶欠陥の密度に配慮することなく高速に成長させ、半導体基板を低コストで製造することができる。また、前記第２の半導体材料及び第３の半導体材料はＳｉＣとすることができる。結晶性を問わないＳｉＣからなる支持層及び厚膜支持層は、窒素等を高濃度に添加することにより低抵抗とすることができる。また、結晶性を問わないＳｉＣ層は単結晶ＳｉＣと比較して強靭にすることができるため、支持層及び厚膜支持層の厚さを３００μｍより薄くすることが可能となり、ＳｉＣ半導体基板の更なる低コスト化を図ることができる。
【００１６】
前記第１の半導体材料は単結晶ＳｉＣ、単結晶ＧａＮ、単結晶酸化ガリウム等のワイドバンドギャップ材料であり、前記支持層の半導体材料は非晶質或いは多結晶ＳｉＣである場合には、結晶性の良い単結晶からなる第１薄膜層と、結晶性を問わないＳｉＣ支持層とが積層されたパワー半導体基板として好適な複合基板を形成することができる。これにより、高品質な単結晶である第１薄膜層上に、半導体素子用の高品質な同じ単結晶能動層をエピタキシャル成長させることができる。
また、ＳｉＣからなる支持層の結晶性は問わないため、３００μｍ程度の厚さが必要とされる支持層を結晶欠陥の密度に配慮することなく高速に成長させ、単結晶薄膜を有する複合基板を低コストで製造することができる。また、パワー半導体において、電気的特性上は支持層の厚さが３００μｍである必要はなく、例えば１００μm以下とすることもできる。その場合には、支持層の形成をさらに短時間で行うことができ、製造コストの低減が可能になる。
【００１７】
半導体基板の製造方法において、前記分離工程より後に、前記複層基板の周縁部を一定の幅で除去する周縁部除去工程を備える場合には、内部応力が不均一となる周縁部が除去されるため、反りのより小さい半導体基板を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】第１基板の模式的な上面図及び側面図
【図２】半導体基板の製造方法を示す模式的断面図
【図３】水素層で分離させる半導体基板の製造方法を示す模式的断面図
【図４】厚い支持層を備える半導体基板の製造方法を示す模式的断面図
【図５】高濃度Ｎ型層を備える半導体基板の製造方法を示す模式的断面図
【図６】周縁部を除去する半導体基板の製造方法を示す模式的断面図
【図７】水素による破砕層における分離を説明するための模式的断面図
【図８】分離された薄膜層表面部の断面のＳＥＭ画像
【図９】半導体基板の製造方法の変形例を示す模式的断面図
【図１０】結晶界面に高濃度Ｎ型層を形成する前及び後の電気特性を示すグラフ
【図１１】周縁部として除去する範囲と半導体基板の反りの大きさとの関係を示すグラフ
【図１２】能動層の形成工程を示す模式的断面図
【図１３】一般的な縦型構造の半導体素子（ＭＯＳＦＥＴ）の構造を示す概念的な断面図
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ本発明の実施形態に係る半導体基板の製造方法を説明する。
図１は、第１基板の例を示す模式的な上面図及び側面図である。第１基板１の形状は問わないが、好ましくは、図１に示されるような円板状又は円柱状の基板である。第１基板１の一方の平坦な表面を上面１０１、その側面全体を側壁面１０２とする。
第１基板１を構成する前記第１の半導体材料は特に限定されず、例えば、ＳｉＣ、ＧａＮ、酸化ガリウム等が挙げられる。第１基板１は第１の半導体材料の単結晶からなり、結晶性の良い基板である。
【００２０】
本発明に係る半導体基板の製造方法は、第１の半導体材料の単結晶からなる第１基板１の上面１０１に第２の半導体材料を堆積させることにより支持層（２）を形成する支持層形成工程と、前記支持層形成工程において前記第２の半導体材料が付着することによって第１基板１の側壁面１０２に形成された側壁膜（２２）を除去する側壁膜除去工程と、第１基板１を上面１０１から所定の深さで分離させることにより、分離された第１基板１の上面１０１側が第１薄膜層（１２）として支持層（２）上に積層された複層基板（７）を形成する分離工程と、を備えることを特徴としている。この複層基板（７）が半導体素子用の支持基板となり、第１薄膜層（１２）上に能動層となる単結晶層をエピタキシャル成長させることができる。
図２は、半導体基板の製造工程の概略を示している。
【００２１】
（支持層形成工程）
図２（ａ）は、支持層形成工程において、第１基板１の上面１０１に第２の半導体材料を堆積させることにより支持層２を形成した基板を表している。前記第２の半導体材料は特に限定されず、例えばＳｉＣを用いることができる。また、支持層２の結晶性は問わず、単結晶であっても、多結晶や非晶質（例えば、多結晶ＳｉＣや非晶質ＳｉＣ）であってもよい。支持層２の形成方法も特に限定されず、例えば、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等を適用することができる。
また、支持層２の厚さは、分離工程後に支持層２上に積層されることとなる第１の半導体材料からなる第１薄膜層（１２）を支持する基板となる限り、特に限定されない。全体として厚い支持層が必要な場合には、支持層２を下地として厚い支持層（３）を形成することが可能である。支持層（２、３）全体の厚さは、例えば数百μｍとすることができるが、薄いウエーハ加工を適用する場合には、１００μｍ以下と薄くすることもできる。
【００２２】
（側壁膜除去工程）
支持層形成工程において支持層２を形成する過程で、第２の半導体材料が第１基板１の側壁面１０２にも付着して、側壁膜２２が形成される場合がある。この側壁膜２２は、後の分離工程において第１基板１を分離することの妨げとなるため、予め研磨等により除去することが好ましい。ただし、後の分離工程において加熱等の分離処理を行った後に、側壁膜２２を研磨して除去することにより、第１基板１を分離させるようにすることも可能である。
図２（ｂ）は、側壁膜除去工程により、前記支持層形成工程において第２の半導体材料が付着することによって第１基板１の側壁面１０２に形成された側壁膜２２が、分離工程前に除去された基板を表している。
【００２３】
（分離工程）
図２（ｃ）は、第１基板１を上面１０１から所定の深さを境界５として分離させる分離工程を表している。これにより、同図（ｄ）に示すように、第１基板１は第１薄膜層１２と母材層１３とに分離され、分離された第１基板１の上面１０１側が第１薄膜層１２として支持層２上に積層された、複層基板７が形成される。
分離工程において第１基板１を第１薄膜層１２と母材層１３とに分離させる手法として、境界５となる部分に予め水素イオンを注入することにより水素層を形成し、その水素層により分離する方法が挙げられる。
また、第１基板１の上面１０１から一定の深さの面（境界５となる面）に集光するように、レーザ光を第１基板１の上面１０１側又は下面１０３側から照射することにより、境界５を断面として第１基板１を切断する手法を適用することも可能である。このレーザ光を一定の深さの面に集光させ、その集光面に於いて切断する工法は、ＳｉＣ基板にも適用することができる。
いずれの分離方法であっても、分離された母材層１３は、第１基板１として再利用することが可能である。
【００２４】
（水素層形成工程）
図３は、前記分離工程における分離を容易とするため、前記境界５として水素層を形成する場合の製造工程を表している。
同図（ａ）に示すように、前記支持層形成工程を行う前に、水素層形成工程において、単結晶からなる第１基板１の上面１０１から所定の深さ（例えば、０．５μｍの深さ）に水素イオンを注入することにより、水素層５１を形成することができる。
同図（ｂ）は、支持層形成工程において、水素層５１が形成された第１基板１の上面１０１に第２の半導体材料を堆積させることにより支持層２をした基板を表す。その後、同図（ｃ）に示すように、側壁膜除去工程により、第２の半導体材料が付着することによって第１基板１の側壁面１０２に形成された側壁膜２２が除去される。
同図（ｄ）は、分離工程において、支持層２が形成されている第１基板１を高温（所定の分離温度Ｔ１）とすることにより、水素層５１を境界として分離させた状態を表す。分離温度Ｔ１は、水素層５１にてブリスタ（き裂）が発生する温度（ＳｉＣの場合には９００〜１０００℃）である。分離工程により複層基板７が形成される。この場合、上記支持層形成工程においては、分離温度Ｔ１よりも低い温度（Ｔ２）において第２の半導体からなる支持層２（及び側壁膜２２）を形成する必要がある。
【００２５】
（増膜工程）
前記支持層形成工程において形成される支持層２の結晶性は問わないが、緻密な膜とすることが求められる場合がある。また、支持層２は、第１薄膜層１２を支持するために必要な厚さに形成する必要がある。ところが、例えば第１基板１に水素層５１が形成されている場合、支持層２は前記分離温度Ｔ１よりも低い温度において形成する必要がある。このため、支持層形成工程において支持層２を形成した後、その支持層２を下地層として、より高速に支持層を増膜する増膜工程を備えることができる。支持層の増膜は、分離温度Ｔ１以上の高温において行うこともできる。
図４は、前記支持層形成工程を行った後に、支持層の厚さを増すための増膜工程を備える場合の製造工程を表している。
同図（ａ）は、図２（ａ）と同様に、支持層形成工程により第１基板１上に薄い支持層２が形成された状態を表す。支持層２の結晶性は問わず、非晶質でも多結晶でも単結晶でもよく、例えば非晶質ＳｉＣ又は多結晶ＳｉＣからなるようにすることができる。支持層２の厚さは問わず、例えば数μｍの厚さで、緻密な膜を形成することが好ましい。
第１基板１の上面１０１から所定の深さに水素層５１が形成されている場合には、前記のとおり、この工程においては前記分離温度Ｔ１よりも低い温度（Ｔ２）において第２の半導体からなる支持層２（及び側壁膜２２）を形成する必要がある。その手段として、プラズマＣＶＤ法や高速スパッタ法等を適用することができる。
【００２６】
図４（ｂ）は、支持層２を下地として、その支持層２上に第３の半導体材料を堆積させることにより厚膜支持層３を形成する増膜工程を表している。第３の半導体材料は特に限定されず、前記第２の半導体材料と同じであっても異なっていてもよいが、界面における電位障壁を考えると下地となる支持層２と同一材料であることが好ましい。厚膜支持層３の結晶性は問わず、多結晶であってもよいし非晶質であってもよく、例えば多結晶ＳｉＣ又は非晶質ＳｉＣとすることができる。
増膜工程における厚膜支持層３の形成方法は特に限定されない。第１基板１に水素層５１が形成されている場合であっても、水素層５１にて分離が発生する分離温度Ｔ１よりも低い温度で行う必要はなく、分離温度Ｔ１よりも高い温度において厚膜支持層３を形成することによって、緻密な膜を形成することができる。例えば、厚膜支持層３は、熱ＣＶＤ（高温度ＣＶＤ）法等を適用することにより、高速に数百μｍの厚さに形成することが可能である。増膜工程において、分離温度Ｔ１よりも高い温度において厚膜支持層３を形成すると、水素層５１ではブリスタが発生し、水素層５１を挟む第１薄膜層１２と母材層１３とが剥離している状態となる。しかし、第１基板１の側壁面１０２には少なくとも側壁膜２２が形成されているため、第１薄膜層１２と母材層１３とが分離はしない状態で、増膜を進行させることができる。また、この過程で、通常は第１基板１の側壁面１０２側にも第３の半導体材料が付着し、側壁膜３２が形成される。
【００２７】
図４（ｃ）に示すように、図２（ｂ）と同様に、側壁膜除去工程において、前記第２の半導体材料及び前記第３の半導体材料が付着することによって第１基板１の側壁面１０２に形成された側壁膜２２及び３２が除去される。後の分離工程において加熱等の分離処理を行った後に、側壁膜２２及び３２を研磨して除去するようにすることも可能である。その場合には、側壁膜２２及び３２の除去により第１基板１が分離される。
分離工程により、図４（ｄ）に示すように、第１基板１は第１薄膜層１２と母材層１３とに分離され、分離された第１基板１の上面１０１側が、第１薄膜層１２として厚膜支持層３及び支持層２上に積層された複層基板７１が形成される。第１薄膜層１２の支持層は、厚膜支持層３と薄い支持層２とから構成されることになる。
【００２８】
（高濃度Ｎ型層形成工程）
単結晶と多結晶との界面にはバンドギャップの差により電位障壁ができることが知られている（非特許文献１を参照）。この電位障壁に対しては、理論的には、界面に高濃度不純物層を形成し、トンネル現象を誘発して界面抵抗を解消することが可能である。
上記電位障壁の対策として、前記支持層形成工程を行う前の第１基板１の上面１０１（すなわち、後の第１薄膜層１２と支持層２との界面）近傍に、高濃度不純物層を形成する高濃度Ｎ型層形成工程を備えることができる。
例えば、第１基板１が単結晶ＳｉＣであり、支持層２を非晶質ＳｉＣとする場合には、支持層形成工程を行う前に、第１基板１の上面１０１近傍に高濃度Ｎ型層を形成すればよい。この高濃度Ｎ型層形成工程においては、第１の半導体材料の単結晶からなる第１基板１の上面１０１から所定の深さの範囲に高濃度の窒素イオンを注入することにより、高濃度Ｎ型層を形成する。高濃度Ｎ型層は、例えば、Ｎ型不純物となるリン等を体積濃度１０２０／ｃｍ２程度で、第１基板１の上面１０１から深さ０．１μｍ程度までの範囲にイオン注入することにより形成することができる。高濃度Ｎ型層を形成するために用いる元素は窒素に限らず、リン等、Ｎ型になる元素であればよい。本例では、この高濃度Ｎ型層形成工程の後に、前記の支持層形成工程、増膜工程、側壁膜除去工程及び分離工程を行う。これによって、図５に示すように、第１薄膜層１２と支持層２との界面に高濃度Ｎ型層６が形成される。
【００２９】
また、前記支持層形成工程もしくは前記分離工程を行った後の第１薄膜層１２と支持層２との界面に高濃度不純物層を形成するように、高濃度Ｎ型層形成工程を備えることもできる。分離工程によって、支持層２上に単結晶からなる第１薄膜層１２が形成されている複層基板７（７１）が得られる。高濃度Ｎ型層形成工程においては、先ず、必要に応じて複層基板７（７１）の第１薄膜層１２側の表面を研磨により平坦化する。そしてその表面から、第１薄膜層１２と支持層２との界面にイオン注入により高濃度窒素層を形成する。これは、例えば、Ｎ型不純物となる窒素を体積濃度１０２０／ｃｍ２程度で、前記界面から深さ方向に０．１μｍ程度の範囲にイオン注入することにより可能である。高濃度Ｎ型層を形成するために用いる元素は窒素に限らず、リン等、Ｎ型になる元素であればよい。
【００３０】
（周縁部除去工程）
前記分離工程より後に、複層基板７（７１）の周縁部を一定の幅で除去する周縁部除去工程を備えることができる。周縁部除去工程においては、図６に示すように、複層基板７（７１）の周縁部８が一定の幅Ｌで切断除去される。これによって、目的とする半導体基板（複層基板７５）を完成させることができる。切除する範囲は、支持層２（２、３）上に単結晶の第１薄膜層１２が形成されている複層基板７（７１）に生じる反りの大きさとの関係で、適宜設定することができる（後述）。半導体基板の反りが許容される用途である場合には、周縁部除去工程は不要である。
【００３１】
以上の半導体基板の製造方法について、より具体的な例を説明する。
本例において、単結晶からなる第１基板１は４Ｈ−ＳｉＣであり、外径６インチ、厚さ５００μｍである（図１、２参照）。
水素層形成工程において、第１基板１の上面１０１から０．５μｍの深さに１０２０／ｃｍ２程度の水素イオンを注入することによって、水素層５１が形成される。水素層５１を境界として、第１基板１の上面１０１側が第１薄膜層１２となる。
【００３２】
支持層形成工程においては、プラズマＣＶＤ法或いは高速スパッタ法により、３００℃から８００℃の温度Ｔ２にて非晶質又は多結晶のＳｉＣ層が支持層２として形成される。この温度Ｔ２は、後の分離工程で採用される分離温度Ｔ１（約９５０℃）より低い。支持層２が低抵抗であることを要する場合には、高濃度の窒素などの不純物を加える。
側壁膜除去工程においては、支持層形成工程の過程で第１基板１の側壁１０２部に付着した側壁膜２２を、研磨により除去する。
分離工程においては、支持層２が形成された第１基板１を約１０００℃の高温にすることにより、水素層５１で水素がバブル（泡）状態となる。これにより、破砕層（ブリスタ層）が水素層５１に沿って伸長し、第１基板１は水素層５１にて劈開して分離される。これにより、第１薄膜層１２が支持層２上に残される。分離された第１基板１の母材層１３は、再び第１基板１として利用可能である。例えば、最初に第１基板１の厚さが５００μｍである場合、水素層５１を境とする一度の分離で厚さが０．５μｍ程度減少するだけなので、第１基板１として百回以上の再利用が可能となる。
【００３３】
図７は、上記分離工程における第１基板１の分離を説明する図である。同図（ａ）に示すように、単結晶からなる第１基板１に水素層５１が形成されている。ＳｉＣの場合、水素の注入層で分離させるには、９００℃から１０００℃の高温とする必要がある。その程度の高温とすると、同図（ｂ）に示すように、水素層５１において水素によりバブル状態が発生する。それが水素層５１の存在する深さで横方向（上面１０１と平行な面方向）に伝搬することにより、横方向にき裂が連鎖して破砕層５１１となり、第１基板１が分離される。しかし、ブリスタが発生する状態で、ＳｉＣ薄膜（１２）側が解放されている場合、すなわち上面１０１から抑える力が弱い場合には、第１基板１の縦方向（上面１０１と垂直な方向）に破壊が進行してしまう。同図（ｂ）のように、第１基板１に形成された水素層５１の上面１０１側に第１薄膜層（１２）だけが存在する状態では、水素層５１から上面１０１方向へブリスタが伸長してしまう。このため、ブリスタが発生する時、ブリスタによる破壊を横方向に伝搬させるためには、上面１０１を抑える作用が必要となる。同図（ｃ）に示すように、上面１０１上に形成された支持層２はそのような抑制作用を果たすため、支持層２が形成されていれば破砕層５１１を横方向に伸長させることができる。支持層形成工程においては、ブリスタによる剥離が生じる温度より低い温度で支持層２が形成されるため、水素層５１で剥離が生じることはない。
【００３４】
支持層を主として高温度ＣＶＤにより形成した膜で構成したい場合には、先ず分離温度Ｔ１より低い温度で一定の厚さまで支持層２を成膜する。この支持層２によりブリスタが上面１０１方向に進行することを防ぐことができるため、分離温度Ｔ１以上の高温で必要な厚さの厚膜支持層４を積層することができる。この高温における成膜過程ではブリスタが発生するが、破砕層５１１では横方向にき裂が進み、縦方向へは進行しない。また、この状態おいて、支持層２を成膜する過程で付着した側壁膜２２が、第１基板１が分離することを防いでいる。
【００３５】
図８は、水素層５１でブリスタが発生し、分離された第１薄膜層１２側の断面部のＳＥＭ画像である。ブリスタによる破砕層５１１は０．０５μｍ程度の厚さであり、その表面方向には均一な剥離面が観察される。この表面部にある破砕層５１１を研磨により除去することにより、第１薄膜層１２の表面には高品質な単結晶層が現われる。そして、高品質なＳｉＣ単結晶である第１薄膜層１２上に、半導体素子の能動層として高品質なＳｉＣ層をエピタキシャル成長させることができる。
【００３６】
上例と同様の４Ｈ−ＳｉＣの単結晶からなり、外径６インチ、厚さ５００μｍの第１基板１を使用して、半導体基板を製造する変形例を説明する。図９にこの製造工程を示す。
図９（ａ）に示すように、本例においては、支持層形成工程において、熱ＣＶＤ法により多結晶のＳｉＣ層が支持層２として形成される。支持層２が低抵抗であることを要する場合には、高濃度の窒素などの不純物を加える。
同図（ｂ）に示すように、側壁膜除去工程においては、支持層形成工程の過程で第１基板１の側壁１０２部に付着した側壁膜２２を、研磨により除去する。
【００３７】
分離工程においては、同図（ｃ）に示すように、第１基板１の上面１０１から一定の深さの面５２上で集光するようにレーザ光を照射する。レーザ光は、第１基板１の上面１０１側から、又は下面１０３側から照射する。これにより破砕層５２が形成され、破砕層５２によって第１基板１は分離される。同図（ｄ）に示すように、分離された第１基板１の上面１０１側が、第１薄膜層１２として支持層２上に積層された複層基板７２が形成される。分離された第１基板１の母材層１３は、再び第１基板１として利用可能である。例えば、最初に第１基板１の厚さが２ｍｍである場合、１度のレーザ光照射による分離で、第１薄膜層１２の厚さを３０μｍ程度とすることができ、破砕層５２の厚さは５０μｍ程度であるので、母材層１３は、第１基板１として複数回の再利用が可能となる。
【００３８】
また、分離された複層基板７２の第１薄膜層１２と支持層２との界面に高濃度不純物層を形成するように、前記高濃度Ｎ型層形成工程を行う。高濃度Ｎ型層形成工程は、前記支持層形成工程を行う前に、第１薄膜層１２と支持層２との界面となる第１基板１の上面１０１の近傍に、イオン注入により高濃度不純物層６を形成する。高濃度不純物層６は、例えば、支持層を形成する前に、Ｎ型不純物となるリン等を体積濃度１０２０／ｃｍ２程度で、上面１０１から深さ方向に０．１μｍ程度の幅となるように形成することができる。これによって、図５に示したように高濃度不純物層６が形成される。
図１０は、高濃度Ｎ型層形成工程を行う前の前記界面の電気的特性ａと、行った後の電気的特性ｂとを比較した図である。単結晶からなる第１薄膜層１２が４Ｈ−ＳｉＣのＮ型物理特性を有し、非晶質ＳｉＣからなる支持層２は３Ｃ−ＳｉＣのＮ型の物理特性を有するため、両半導体の界面にはバンドギャップが発生する。このため、高濃度Ｎ型層を形成する前には、界面の電気特性は図中ａのように非オーミック特性を示す。それに対して、界面に高濃度Ｎ型層６を設けることによりトンネル現象を誘発し、図中ｂに示すようなオーミック特性を得ることができる。
【００３９】
次に前記周縁部除去工程により、複層基板７２の外周から所定範囲の周縁部８を除去する（図６参照）。第１基板１上に支持層２が成長するときに、基板の中央部では均質となるが、周縁部においては成膜の不均一が生じる。このため、複層基板７２の周縁部において応力の不均一が生じ、基板に反りが生じる場合がある。複層基板７２の周縁部を除去することによって、この基板の反りを大幅に低減することができる。周縁部８は、複層基板７２の外周からの距離Ｌを切断線として、サークルカット等により除去することが可能である。
図１１は、非晶質又は多結晶のＳｉＣからなる複層基板７（７１、７２）の反りの例を示すグラフである。図の横軸は上記切断線の基板外周からの距離Ｌ、縦軸はその切除後の反りの大きさＤを表す。この複層基板７の径は６インチ（約１５０ｍｍ）である。図示されるように、周縁部を除去しない状態（Ｌ＝０ｍｍ）においては、１００μｍを超える大きな反りＤが生じてしまう。この反り量Ｄは、周縁部の切除により低減を図ることが可能であり、切断線の基板外周からの距離Ｌを大きくする程小さくすることができる。一般的には、半導体基板の反り量Ｄは５０μｍ以下である必要がある。本例からは、外周からの距離Ｌを約２ｍｍ以上として周縁部を切除すれば、反り量Ｄは５０μｍ程度に抑えられることが分かる。更に、距離Ｌを５ｍｍ程度とすれば反り量Ｄを大幅に小さくすることができ、半導体基板に求められる要件を十分に満たすことができる。
なお、支持層及び厚膜支持層が非晶質である場合には、多結晶や単結晶と比べ結晶による配向性が少ないため、反りの少ない支持基板とすることが可能となる。
【００４０】
（能動層形成工程）
以上のように形成された複層基板７（７１、７２、７５）が、半導体素子用の支持基板（例えば、図１３に示した素子用支持基板２１０）となる。よって、この複層基板７の上に、必要なＮ型濃度を持つ単結晶層を必要な厚さ（例えば、５〜１０μｍ）形成することにより、パワー素子を形成するための基板とすることができる。そのためには、複層基板７上に半導体素子の能動層となる単結晶層をエピタキシャル成長させる。
図１２は、複層基板７上に単結晶層９を形成する単結晶層形成工程を表している。同図（ａ）に示す複層基板７は、結晶性を問わないＳｉＣからなる支持層２の上に、ＳｉＣ単結晶からなる第１薄膜層１２が形成されている。この第１薄膜層１２の表面を平坦化した後、同図（ｂ）に示すように、厚さ約５μｍのＳｉＣ単結晶からなる単結晶層９が、エピタキシャル成長により形成される。単結晶層９は、ＳｉＣ単結晶からなる第１薄膜層１２上に形成されるため、下地となる第１薄膜層１２の結晶性を継承して結晶性の良い単結晶となる。そして、この単結晶層９を能動層として、図１３に示したような半導体素子を形成することができる。
【００４１】
図１２（ｃ）は、厚いＳｉＣ単結晶基板２１０の上に、能動層となるＳｉＣ単結晶層２２０をエピタキシャル成長させる従来の構造例を示している。この単結晶層２２０の結晶性は、下地である単結晶基板２１０の結晶品質を継承するものとなる。単結晶基板２１０は、その径が６インチの場合、厚さ３００μｍ程度とするのが一般的である。
図１２（ａ）に示したＳｉＣ単結晶層（第１薄膜層１２）の厚さは０．５μｍ程度であり、従来の単結晶基板２１０に比べてはるかに薄くて済む。このように、第１薄膜層１２は極めて薄くてよいので、母材とするＳｉＣ単結晶（第１基板）が高価であっても、その一部を使用するのみで済み、大幅なコスト低減が可能になる。また、ＳｉＣ支持層（２、３）の結晶性は問わないため、３００μｍ程度の厚さが必要とされる支持層を結晶欠陥の密度に配慮することなく高速に成長させ、ＳｉＣ半導体基板を低コストで製造することが可能になる。
【００４２】
また、結晶性を問わないＳｉＣ支持層（２、３）は、窒素等を高濃度に添加することにより低抵抗とすることができる。従来、単結晶ＳｉＣでは窒素濃度を高めると結晶欠陥が増えるという背反事象のために窒素濃度を高めるには限度があり、抵抗率を２０ｍΩ・ｃｍ程度とすることが限界であった。例えば、図１３に示す単結晶基板２１０は、能動層２２０をエピタキシャル成長させるための下地となると共に、支持基板としての機能を有している。その支持基板の抵抗率を低く（２０ｍΩ・ｃｍ程度）するために窒素濃度が極めて高い状態とされ、結晶欠陥の増加を招いている。これに対して、本発明における第１薄膜層１２は、支持基板としての機能が不要であるため、窒素濃度を低くして結晶欠陥を低減することができる。一方、結晶性を問わないＳｉＣ支持層（２、３）は、窒素濃度を大幅に増やすことにより、抵抗率を単結晶基板の抵抗率以下とすることが可能である。更に、ＳｉＣに他の半導体材料を混ぜることにより抵抗率を低くすることも可能である。このように単結晶ＳｉＣを大幅に下回る低抵抗化が可能であることは、基板の縦方向に電流を流す構造の半導体素子の用途では大きなメリットとなる。また、結晶性を問わないＳｉＣ層は単結晶ＳｉＣと比較して強靭にすることができるため、支持層の厚さを３００μｍより薄くすることが可能となる。これによってＳｉＣ半導体基板の更なる低コスト化を図ることができる。
【００４３】
なお、以上においてはＳｉＣ素子用の半導体基板を例として製造方法を説明したが、本製造方法はＳｉＣ素子用基板に限られず、ＧａＮ素子用の基板、酸化ガリウム素子用の基板等にも適用することができる。ＧａＮ素子用の基板、酸化ガリウム素子用の支持層としては、同様に非晶質ＳｉＣや多結晶ＳｉＣを使用することができる。
【００４４】
尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
【産業上の利用可能性】
【００４５】
ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車、電気自動車等の普及に伴ってますます重要度が増している。また、家庭においてはスマートグリッドの普及に伴って家電製品の制御やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料であるＳｉＣ単結晶の使用量を大幅に減らすことができ、安価なＳｉＣ単結晶半導体基板を製造することが可能となる。
【符号の説明】
【００４６】
１；第１基板（ＳｉＣ単結晶基板）、１０１；上面、１０２；側壁面、１０３；下面、１２；第１薄膜層（ＳｉＣ単結晶層）、１３；母材層、２；支持層、２２；第２の半導体材料による側壁膜、３；厚膜支持層、３２；第３の半導体材料による側壁膜、５；境界、５１；水素層、５１１；ブリスタによる破砕層、５２；レーザによる破砕層、６；高濃度Ｎ型層、７、７１、７２、７５；複層基板、８；周縁部、９；単結晶層、２００；ＭＯＳＦＥＴ素子、２０１；ソース、２０２；ドレイン、２０３；ゲート、２０４；ドレイン電極、２１０；素子用支持層、２２０；能動層（単結晶層）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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