(57)【特許請求の範囲】
【請求項１】
画像を読み取るための画像読取装置であって、
前記画像からの光を受けて光電変換する受光素子と、
前記受光素子に電気的に接続され、光電変換により生成された信号を増幅する増幅部と、
前記増幅部と並列に、前記増幅部の両端に電気的に接続されるスイッチ素子と、
前記増幅部と並列に、前記増幅部の両端に電気的に接続される容量と、
を備え、
前記容量は、前記受光素子の一端と前記増幅部の一端と前記スイッチ素子の一端とを電気的に接続する第１の配線と、前記増幅部の他端と前記スイッチ素子の他端とを電気的に接続する第２の配線と、の配線間の容量であり、
前記容量の値は、前記第１の配線と前記第２の配線との間に寄生する容量の値よりも大きい、
ことを特徴とする画像読取装置。
【請求項２】
前記容量を構成する前記第１の配線及び前記第２の配線は、半導体基板上に備えられている複数の配線層のうち、同一の前記配線層に設けられている、
ことを特徴とする、請求項１に記載の画像読取装置。
【請求項３】
前記第１の配線は、第１の櫛歯形状部を有し、
前記第２の配線は、第２の櫛歯形状部を有し、
前記第１の櫛歯形状部と前記第２の櫛歯形状部とは、互いに間挿し合うように設けられ、
前記容量は、前記第１の櫛歯形状部と前記第２の櫛歯形状部との間の容量である、
ことを特徴とする請求項１又は２に記載の画像読取装置。
【請求項４】
前記容量の値は、フェムトファラッドのオーダーである、
ことを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
【請求項５】
前記増幅部は、前記光電変換により生成された信号が入力される第１のトランジスターと、第１のトランジスターと出力端子との間に電気的に接続される第２のトランジスターと、を有し、
前記第１のトランジスターと前記第２のトランジスターとは、カスコード接続されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の画像読取装置。
【請求項６】
光を受けて光電変換する受光素子と、
前記受光素子に電気的に接続され、光電変換により生成された信号を増幅する増幅部と、
前記増幅部と並列に、前記増幅部の両端に電気的に接続されるスイッチ素子と、
前記増幅部と並列に、前記増幅部の両端に電気的に接続される容量と、
を備え、
前記容量は、前記受光素子の一端と前記増幅部の一端と前記スイッチ素子の一端とを電気的に接続する第１の配線と、前記増幅部の他端と前記スイッチ素子の他端とを電気的に接続する第２の配線と、の配線間の容量であり、
前記容量の値は、前記第１の配線と前記第２の配線との間に寄生する容量の値よりも大きい、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取装置及び半導体装置に関する。
【背景技術】
【０００２】
コンタクトイメージセンサーを用いた画像読取装置（スキャナー）や、これに印刷機能を加えたコピー機や複合プリンターなどが開発されている。画像読取装置に用いられるコンタクトイメージセンサーとしては、半導体基板に設けられたフォトダイオードを用いる構成が用いられている。
【０００３】
例えば、特許文献１には、フォトダイオードと、フォトダイオードで発生する光電荷を蓄積する帰還容量素子と、ｎ型ＭＯＳトランジスターを用いた増幅回路と、増幅回路の入力端子と出力端子（ｎ型ＭＯＳトランジスターのソースとドレイン）を短絡するためのリセット用のスイッチング素子とを含む画素（基本セル）を有する固体撮像素子（イメージセンサー）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２０７３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１には、帰還容量素子の容量値を下げることによって、画素の感度を高くすることができることが記載されているが、そのための帰還容量素子やその他の素子の構成の詳細については開示されていない。すなわち、従来の画像読取装置（スキャナー）では、画像の読み取りの感度を高めるために、画素の構成に関して改善の余地がある。
【０００６】
本発明は、以上のような問題に鑑みてなされたものであり、本発明のいくつかの態様によれば、画像を高感度に読み取ることが可能な画像読取装置を提供することができる。また、本発明のいくつかの態様によれば、高感度化が可能な半導体装置を提供することができる。
【課題を解決するための手段】
【０００７】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。
【０００８】
［適用例１］
本適用例に係る画像読取装置は、画像を読み取るための画像読取装置であって、前記画像からの光を受けて光電変換する受光素子と、前記受光素子に電気的に接続され、光電変換により生成された信号を増幅する増幅部と、前記増幅部と並列に、前記増幅部の両端に電気的に接続されるスイッチ素子と、前記増幅部と並列に、前記増幅部の両端に電気的に接続される容量と、を備え、前記容量は、前記受光素子の一端と前記増幅部の一端と前記スイッチ素子の一端とを電気的に接続する第１の配線と、前記増幅部の他端と前記スイッチ素子の他端とを電気的に接続する第２の配線と、の配線間の容量である。
【０００９】
本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量は、配線間容量で実現されるため、その容量値を小さくすることができる。従って、本適用例に係る画像読取装置によれば、増幅部の出力信号の感度を高めることが可能であり、その結果、画像
を高感度に読み取ることができる。
【００１０】
また、本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量は、配線間容量で実現されるため、バイアス依存性もないので、受光素子が受ける光の量に対する増幅部の出力電圧の線形性を良くすることができる。
【００１１】
［適用例２］
上記適用例に係る画像読取装置において、前記容量を構成する前記第１の配線及び前記第２の配線は、半導体基板上に備えられている複数の配線層のうち、同一の前記配線層に設けられていてもよい。
【００１２】
本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量は、同一の配線層に設けられた第１の配線及び第２の配線によって構成されるので、通常の製造プロセスに含まれている工程で実現可能であり、追加の工程が必要なく、コストの増加も必要ない。
【００１３】
また、本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量を、ＭＯＳトランジスターや抵抗などの各種の素子が形成される層よりも上位の配線層に、当該素子が形成されている領域と重なるように配置可能な場合もあり、回路の小型化にも有効である。
【００１４】
［適用例３］
上記適用例に係る画像読取装置において、前記第１の配線は、第１の櫛歯形状部を有し、前記第２の配線は、第２の櫛歯形状部を有し、前記第１の櫛歯形状部と前記第２の櫛歯形状部とは、互いに間挿し合うように設けられ、前記容量は、前記第１の櫛歯形状部と前記第２の櫛歯形状部との間の容量であってもよい。
【００１５】
本適用例に係る画像読取装置によれば、第１の櫛歯形状部と第２の櫛歯形状部とが互いに対向する部分の面積が大きくなるので、所望の容量値を有する容量を小さな面積で実現することができる。
【００１６】
また、本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量を小さな面積で実現することができるので、各種の素子が形成されている領域と重なるように配置することも容易であり、回路の小型化にも極めて有効である。
【００１７】
［適用例４］
上記適用例に係る画像読取装置において、前記容量の値は、フェムトファラッドのオーダーであってもよい。
【００１８】
本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量の容量値が小さすぎない範囲の適切な値であるので、高感度化と感度ばらつきの低減を両立することができる。
【００１９】
［適用例５］
上記適用例に係る画像読取装置において、前記容量の値は、前記第１の配線と前記第２の配線との間に寄生する容量の値よりも大きくてもよい。
【００２０】
本適用例に係る画像読取装置によれば、増幅部と並列に接続される容量の容量値が寄生容量の容量値よりも大きいので、寄生容量の製造ばらつきに起因する帰還容量の容量値のばらつきを低減させることができる。従って、本適用例に係る画像読取装置によれば、感
度ばらつきを低減させることができる。
【００２１】
［適用例６］
上記適用例に係る画像読取装置において、前記増幅部は、前記光電変換により生成された信号が入力される第１のトランジスターと、第１のトランジスターと出力端子との間に電気的に接続される第２のトランジスターと、を有し、前記第１のトランジスターと前記第２のトランジスターとは、カスコード接続されていてもよい。
【００２２】
本適用例に係る画像読取装置によれば、第１のトランジスターと第２のトランジスターとがカスコード接続されているので、増幅部の入出力間の寄生容量を低減させることができる。従って、本適用例に係る画像読取装置によれば、寄生容量による帰還容量の増加が抑制されるため、増幅部の出力信号の感度を高めることが可能であり、その結果、画像を高感度に読み取ることができる。
【００２３】
［適用例７］
本適用例に係る半導体装置は、光を受けて光電変換する受光素子と、前記受光素子に電気的に接続され、光電変換により生成された信号を増幅する増幅部と、前記増幅部と並列に、前記増幅部の両端に電気的に接続されるスイッチ素子と、前記増幅部と並列に、前記増幅部の両端に電気的に接続される容量と、を備え、前記容量は、前記受光素子の一端と前記増幅部の一端と前記スイッチ素子の一端とを電気的に接続する第１の配線と、前記増幅部の他端と前記スイッチ素子の他端とを電気的に接続する第２の配線と、の配線間の容量である。
【００２４】
本適用例に係る半導体装置によれば、増幅部と並列に接続される容量は、配線間容量で実現されるため、その容量値を小さくすることができる。従って、本適用例に係る半導体装置によれば、出力信号の感度を高めることが可能である。
【００２５】
また、本適用例に係る半導体装置によれば、増幅部と並列に接続される容量は、配線間容量で実現されるため、バイアス依存性もないので、受光素子が受ける光の量に対する出力電圧の線形性を良くすることができる。
【図面の簡単な説明】
【００２６】
【図１】本実施形態に係る複合機を示した外観斜視図である。
【図２】スキャナーユニットの内部構造を示した斜視図である。
【図３】イメージセンサーモジュールの構成を模式的に示す分解斜視図である。
【図４】画像読取チップの配置を模式的に示す平面図である。
【図５】画像読取チップの機能構成を示す図である。
【図６】画像読取チップの回路構成を示す図である。
【図７】画像読取チップの動作と関係する信号のタイミングチャート図である。
【図８】画像読取チップの動作と関係する信号のタイミングチャート図である。
【図９】画像読取チップの動作と関係する信号のタイミングチャート図である。
【図１０】画素回路の構成を示す図である。
【図１１】増幅部の回路構成を示す図である。
【図１２】増幅部の入出力間の電圧特性を示す図である。
【図１３】画素回路の動作を説明するためのタイミングチャート図である。
【図１４】容量を構成する第１の配線及び第２の配線の一例を示す図である。
【図１５】容量を構成する第１の配線及び第２の配線の他の一例を示す図である。
【図１６】容量を構成する第１の配線及び第２の配線の他の一例を示す図である。
【図１７】容量を構成する第１の配線及び第２の配線の他の一例を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２８】
以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機（複合装置）１について説明する。
【００２９】
１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、装置本体であるプリンターユニット（画像記録装置）２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット（画像読取装置）３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。
【００３０】
一方、図１に示すように、プリンターユニット２は、枚葉の記録媒体（印刷用紙や単票紙）を送り経路に沿って送る搬送部（不図示）と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う印刷部（不図示）と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した装置フレーム（不図示）と、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示省略するが、後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。
【００３１】
スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。
【００３２】
図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、ガラス製の原稿載置板（原稿台；不図示）が広く配設されており、被読取面を下にした被読取媒体（原稿）をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。
【００３３】
図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸
３３に沿ってＹ軸方向に往復動する。これにより、原稿載置板上の被読取媒体（原稿）の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）ラインセンサーであってもよい。
【００３４】
図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４および画像を読み取るための画像読取チップ４１５（半導体装置）を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオード（ＬＥＤ：Light emitting diode）を有し、Ｒ，Ｇ，Ｂの各発光ダイオード（赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤ）を高速に切り換えながら順番に発光させる。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からのは当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。
【００３５】
図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向（図４においてはＸ軸方向）に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており（図６、図１０参照）、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３（画像読取装置）を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３（画像読取装置）を実現することができる。
【００３６】
２．スキャナーユニット（画像読取装置）の機能構成
図５は、スキャナーユニット（画像読取装置）３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット（画像読取装置）３は、制御部２００、アナログフロンエンド（ＡＦＥ）２０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部２００及びアナログフロンエンド（ＡＦＥ）２０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部２００及びアナログフロンエンド（ＡＦＥ）２０２は、それぞれ、集積回路（ＩＣ：Integrated Circuit）で実現されてもよい。
【００３７】
制御部２００は、画像を読み取る周期をＴとしたとき、赤色ＬＥＤ４１２Ｒに対して３Ｔ毎に一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部２００は、緑色ＬＥＤ４１２Ｇに対して３Ｔ毎に露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対して３Ｔ毎に露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部２００は、各周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂのいずれか１つのみを発光させる。
【００３８】
また、制御部２００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及び解像度設定信号ＲＥＳを共通に供給する。クロック信号ＣＬＫは画像読取チップ４１５の動作クロック信号であり、解像度設定信号ＲＥＳは、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度を設定するための信号である。以下では、解像度設定信号ＲＥＳは２ビットの信号であり、”００”のときは１２００ｄｐｉ、”０１”のと
きは６００ｄｐｉ、”１０”のときは３００ｄｐｉの各解像度に設定されるものとする。
【００３９】
各画像読取チップ４１５は、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって、各受光素子が被読取媒体に形成されている画像から受けた光に基づき、解像度設定信号ＲＥＳによって設定された解像度の画像情報を有する画像信号ＶＯを生成し、出力する。この画像読取チップ４１５の詳細な回路構成及び動作については後述する。
【００４０】
アナログフロンエンド（ＡＦＥ）２０２は、各画像読取チップ４１５が出力する複数の画像信号ＶＯを受け取り、各画像信号ＶＯに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部２００に送信する。
【００４１】
制御部２００は、アナログフロンエンド（ＡＦＥ）２０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。
【００４２】
３．画像読取チップの回路構成及び動作
図６は、画像読取チップ４１５の回路構成を示す図である。また、図７、図８、図９は、スキャナーユニット（画像読取装置）３による画像の読み取りの解像度がそれぞれ１２００ｄｐｉ、６００ｄｐｉ、３００ｄｐｉに設定された場合の、画像読取チップ４１５の動作と関係する信号のタイミングチャート図である。
【００４３】
図６に示される画像読取チップ４１５は、タイミング制御回路１００、駆動回路１０１、水平走査回路１０２、ｎ個の画素回路１１０−１〜１１０−ｎ、ｎ個の第１スイッチ回路１０３−１〜１０３−ｎ、ｎ個の容量素子１２１−１〜１２１−ｎ、ｎ個の第２スイッチ回路１０４−１〜１０４−ｎ及び演算増幅器１０５を備えている。
【００４４】
タイミング制御回路１００は、クロック信号ＣＬＫのパルスをカウントし、画像の読み取りの周期Ｔ毎にカウント値を初期化する不図示のカウンターを有し、当該カウンターの出力値（カウント値）に基づいて、駆動回路１０１の動作を制御する制御信号及び水平走査回路１０２の動作を制御する制御信号を生成する。
【００４５】
駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光する前の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期したリセット信号ＲＳＴを発生させる（図７〜図９参照）。このリセット信号ＲＳＴは、ｎ個の画素回路１１０−１〜１１０−ｎに共通に供給される。
【００４６】
また、駆動回路１０１は、タイミング制御回路１００からの制御信号に基づいて、周期Ｔにおいて、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが発光を終えた後の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期した読み出し信号ＲＥＡＤを発生させる（図７〜図９参照）。この読み出し信号ＲＥＡＤは、ｎ個の第１スイッチ回路１０３−１〜１０３−ｎの各第３端子（制御端子）に共通に供給される。
【００４７】
ｎ個の画素回路１１０−１〜１１０−ｎは、それぞれ、駆動回路１０１からのリセット信号ＲＳＴによって初期化され、その後、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧Ｖｓ−１〜Ｖｓ−ｎを出力する。
【００４８】
ｎ個の第１スイッチ回路１０３−１〜１０３−ｎは、各第１端子がｎ個の画素回路１１０−１〜１１０−ｎの各出力端子と接続され、各第２端子がｎ個の容量素子１２１−１〜１２１−ｎの各一端との間にそれぞれ接続されている。このｎ個の第１スイッチ回路１０３−１〜１０３−ｎの各々は、第３端子（制御端子）に供給される読み出し信号ＲＥＡＤがアクティブ（ハイレベル）のときに導通（第１端子と第２端子との間が導通）し、読み出し信号ＲＥＡＤが非アクティブ（ローレベル）のときに非導通（第１端子と第２端子との間が非導通）となる。
【００４９】
ｎ個の容量素子１２１−１〜１２１−ｎは、各一端がｎ個の画素回路１１０−１〜１１０−ｎの各出力端子と接続され、各他端には所定の基準電位（例えば接地電位（０Ｖ））が共通に供給される。従って、周期Ｔ毎に、読み出し信号ＲＥＡＤがアクティブ（ハイレベル）となる一定時間、ｎ個の第１スイッチ回路１０３−１〜１０３−ｎが導通し、ｎ個の画素回路１１０−１〜１１０−ｎの各出力端子とｎ個の容量素子１２１−１〜１２１−ｎの各一端とが電気的に接続される。これにより、ｎ個の容量素子１２１−１〜１２１−ｎには、ｎ個の画素回路１１０−１〜１１０−ｎの各出力電圧Ｖｓ−１〜Ｖｓ−ｎに応じた電荷がそれぞれ保持される。このように、ｎ個の容量素子１２１−１〜１２１−ｎは、ｎ個の画素回路１１０−１〜１１０−ｎの各出力電圧Ｖｓ−１〜Ｖｓ−ｎに応じた電荷を保持するラインメモリー１２０を構成する。
【００５０】
ｎ個の第２スイッチ回路１０４−１〜１０４−ｎは、各第１端子がｎ個の容量素子１２１−１〜１２１−ｎの各一端と接続され、各第２端子は演算増幅器１０５の非反転入力端子に共通に接続されている。また、ｎ個の第２スイッチ回路１０４−１〜１０４−ｎには、各第３端子（制御端子）に、それぞれ、水平走査回路１０２からの選択信号ＳＥＬ１〜ＳＥＬｎが供給される。このｎ個の第２スイッチ回路１０４−１〜１０４−ｎは、各第３端子（制御端子）に供給される選択信号ＳＥＬ１〜ＳＥＬｎがそれぞれアクティブ（ハイレベル）のときに導通（第１端子と第２端子との間が導通）し、選択信号ＳＥＬ１〜ＳＥＬｎがそれぞれ非アクティブ（ローレベル）のときに非導通（第１端子と第２端子との間が非導通）となる。
【００５１】
水平走査回路１０２は、タイミング制御回路１００からの制御信号と解像度設定信号ＲＥＳとに基づいて、周期Ｔにおいて、それぞれ読み出し信号ＲＥＡＤがアクティブ（ハイレベル）になる前（１つ前の周期Ｔにおいて読み出し信号ＲＥＡＤがアクティブ（ハイレベル）から非アクティブ（ローレベル）に変わった後）の所定のタイミングで一定時間アクティブ（本実施形態ではハイレベル）となる、クロック信号ＣＬＫに同期したｎ個の選択信号ＳＥＬ１〜ＳＥＬｎを発生させる（図７〜図９参照）。この水平走査回路１０２は、解像度設定信号ＲＥＳが”００”のとき（１２００ｄｐｉ設定時）は、クロック信号の１周期分だけ１つずつ順番にアクティブ（ハイレベル）となるｎ個の選択信号ＳＥＬ１〜ＳＥＬｎを発生させる（図７参照）。また、水平走査回路１０２は、解像度設定信号ＲＥＳが”０１”のとき（６００ｄｐｉ設定時）は、クロック信号の２周期分だけ２つずつ同時に順番にアクティブ（ハイレベル）となるｎ個の選択信号ＳＥＬ１〜ＳＥＬｎを発生させる（図８参照）。また、水平走査回路１０２は、解像度設定信号ＲＥＳが”１０”のとき（３００ｄｐｉ設定時）は、クロック信号の４周期分だけ４つずつ同時に順番にアクティブ（ハイレベル）となるｎ個の選択信号ＳＥＬ１〜ＳＥＬｎを発生させる（図９参照）。
【００５２】
演算増幅器１０５は、非反転入力端子にｎ個の第２スイッチ回路１０４−１〜１０４−ｎの各第２端子が共通に接続され、反転入力端子と出力端子が接続されている。この演算増幅器１０５は、ボルテージフォロワーであり、出力電圧は非反転入力端子の電圧と一致する。そして、演算増幅器１０５の出力信号が、画像信号ＶＯとして、画像読取チップ４
１５から出力される。従って、解像度設定信号ＲＥＳが”０１”のとき（１２００ｄｐｉ設定時）は、画像信号ＶＯの電圧は、周期Ｔにおける所定の期間において、ｎ個の容量素子１２１−１〜１２１−ｎの各一端の電圧（１つ前の周期Ｔで保持された電荷に応じた電圧）のうち、ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎによって順番に選択された１つの電圧となる（図７参照）。また、解像度設定信号ＲＥＳが”０１”のとき（６００ｄｐｉ設定時）は、画像信号ＶＯの電圧は、周期Ｔにおける所定の期間において、ｎ個の容量素子１２１−１〜１２１−ｎの各一端の電圧（１つ前の周期Ｔで保持された電荷に応じた電圧）のうち、ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎによって順番に選択された２つの電圧の平均電圧となる（図８参照）。また、解像度設定信号ＲＥＳが”１０”のとき（３００ｄｐｉ設定時）は、画像信号ＶＯの電圧は、周期Ｔにおける所定の期間において、ｎ個の容量素子１２１−１〜１２１−ｎの各一端の電圧（１つ前の周期Ｔで保持された電荷に応じた電圧）のうち、ｎ個の選択信号ＳＥＬ１〜ＳＥＬｎによって順番に選択された４つの電圧の平均電圧となる（図９参照）。
【００５３】
４．画素回路の構成及び動作
図６に示したｎ個の画素回路１１０−１〜１１０−ｎはすべて同じ構成であり、以下では、ｎ個の画素回路１１０−１〜１１０−ｎをすべて画素回路１１０と表記し、ｎ個の画素回路１１０−１〜１１０−ｎの各出力電圧Ｖｓ−１〜Ｖｓ−ｎをすべて出力電圧Ｖｓと表記し、その構成及び動作について説明する。
【００５４】
図１０は、画素回路１１０の構成を示す図である。図１０に示されるように、画素回路１１０は、受光素子１１１、増幅部１１２、スイッチ素子１１３及び容量１１４を備えている。
【００５５】
受光素子１１１は、光（本実施形態では、被読取媒体に形成されている画像からの光）を受けて電気信号に変換（光電変換）する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードは接地され、カソードは増幅部１１２の入力端子ＩＮと電気的に接続されている。
【００５６】
増幅部１１２は、受光素子１１１に電気的に接続され、受光素子１１１による光電変換により生成された信号を増幅する。具体的には、増幅部１１２は、入力端子ＩＮが受光素子１１１のカソードと電気的に接続され、入力端子ＩＮの電圧を−Ｇ倍した電圧を出力端子ＯＵＴから出力する反転増幅器である。この増幅部１１２の出力電圧が、画素回路１１０の出力電圧Ｖｓとなる。
【００５７】
スイッチ素子１１３は、増幅部１１２と並列に、増幅部１１２の両端（入力端子ＩＮ及び出力端子ＯＵＴ）に電気的に接続されている。このスイッチ素子１１３の制御端子には、リセット信号ＲＳＴが入力され、リセット信号ＲＳＴがアクティブ（ハイレベル）のときにスイッチ素子１１３の両端が導通し、リセット信号ＲＳＴが非アクティブ（ローレベル）のときにスイッチ素子１１３の両端が非導通となる。スイッチ素子１１３は、例えば、ゲート端子にリセット信号ＲＳＴが入力され、ソース端子及びドレイン端子の一方が増幅部１１２の入力端子ＩＮと接続され、ソース端子及びドレイン端子の他方が増幅部１１２の出力端子ＯＵＴと接続されたＮＭＯＳトランジスターであってもよい。
【００５８】
容量１１４は、増幅部１１２と並列に、増幅部１１２の両端（入力端子ＩＮ及び出力端子ＯＵＴ）に電気的に接続されている。すなわち、容量１１４は、増幅部１１２の出力端子ＯＵＴから入力端子ＩＮへの信号帰還経路に設けられた帰還容量として機能する。容量１１４は容量値Ｃｆを有する。
【００５９】
図１１は、反転増幅器である増幅部１１２の回路構成を示す図である。図１１に示され
るように、増幅部１１２は、ＮＭＯＳトランジスターＭＮ１、ＮＭＯＳトランジスターＭＮ２、ＰＭＯＳトランジスターＭＰ１及びＰＭＯＳトランジスターＭＰ２を備えている。
【００６０】
ＮＭＯＳトランジスターＭＮ１は、ゲート端子が増幅部１１２の入力端子ＩＮと接続され、ソース端子が接地され、ドレイン端子がＮＭＯＳトランジスターＭＮ２のソース端子と接続されている。従って、ＮＭＯＳトランジスターＭＮ１（第１のトランジスター）は、ゲート端子に受光素子１１１の光電変換により生成された信号が入力される。
【００６１】
ＮＭＯＳトランジスターＭＮ２は、ゲート端子に一定のバイアス電圧Ｖｂｎ２が供給され、ソース端子がＮＭＯＳトランジスターＭＮ１のドレイン端子と接続され、ドレイン端子がＰＭＯＳトランジスターＭＰ２のドレイン端子及び増幅部１１２の出力端子ＯＵＴと接続されている。すなわち、ＮＭＯＳトランジスターＭＮ２（第２のトランジスター）は、ＮＭＯＳトランジスターＭＮ１と増幅部１１２の出力端子ＯＵＴとの間に電気的に接続されており、ＮＭＯＳトランジスターＭＮ１とＮＭＯＳトランジスターＭＮ２はカスコード接続されている。
【００６２】
ＰＭＯＳトランジスターＭＰ１は、ゲート端子に一定のバイアス電圧Ｖｂｐ１が供給され、ソース端子には画像読取チップ４１５に外部から供給される電源電圧が印加され、ドレイン端子がＰＭＯＳトランジスターＭＰ２のソース端子と接続されている。
【００６３】
ＰＭＯＳトランジスターＭＰ２は、ゲート端子に一定のバイアス電圧Ｖｂｐ２が供給され、ソース端子がＰＭＯＳトランジスターＭＰ１のドレイン端子と接続され、ドレイン端子がＮＭＯＳトランジスターＭＮ２のドレイン端子及び増幅部１１２の出力端子ＯＵＴと接続されている。
【００６４】
バイアス電圧Ｖｂｎ２，Ｖｂｐ１，Ｖｂｐ２は、ＮＭＯＳトランジスターＭＮ２、ＰＭＯＳトランジスターＭＰ１、ＰＭＯＳトランジスターＭＰ２がそれぞれ飽和領域で動作するような一定の電圧であり、図１０及び図１１では不図示の定電圧源において生成される。
【００６５】
このような構成の増幅部１１２では、ＰＭＯＳトランジスターＭＰ１が定電流源として機能し、ＰＭＯＳトランジスターＭＰ１からの定電流がＮＭＯＳトランジスターＭＮ１のドレイン−ソース間に流れることにより、ＮＭＯＳトランジスターＭＮ１のドレイン電圧は、入力端子ＩＮの電圧を反転増幅した電圧となる。ＮＭＯＳトランジスターＭＮ２とＰＭＯＳトランジスターＭＰ２は、出力インピーダンスを高くするために設けられており、換言すれば、電圧増幅率Ｇを高くするために設けられている。これにより、１０００倍以上の電圧増幅率Ｇが実現される。
【００６６】
図１２は、図１１のように構成される増幅部１１２の入出力間の電圧特性を示す図である。図１２において、横軸は入力端子ＩＮの電圧であり、縦軸は出力端子ＯＵＴの電圧である。図１２に示されるように、増幅部１１２は、入力端子ＩＮの電圧が、図１１に示される反転増幅器の閾値電圧Ｖｔのとき、出力端子ＯＵＴの電圧も閾値電圧Ｖｔとなる。閾値電圧Ｖｔは、次式（１）で表される。
【００６７】
【数１】
0006682839.tif 000002
【００６８】
式（１）において、ＶｔｈはＮＭＯＳトランジスターＭＮ１のしきい値電圧、ＩｄはＮＭＯＳトランジスターＭＮ１を流れる電流、μは移動度、Ｃｏｘは単位面積当たりのゲート容量、ＬはＮＭＯＳトランジスターＭＮ１のゲート長、ＷはＮＭＯＳトランジスターＭＮ１のゲート幅である。
【００６９】
また、図１２において、入力端子ＩＮの電圧に対して出力端子ＯＵＴの電圧が線形に変化する領域の傾きの絶対値は、増幅部１１２の電圧増幅率Ｇに相当し、この電圧増幅率Ｇは１０００倍以上に調整されている。
【００７０】
次に、画素回路１１０の動作について説明する。図１３は、画素回路１１０の動作を説明するためのタイミングチャート図である。
【００７１】
図１３に示されるように、まず、リセット信号ＲＳＴがハイレベルとなり、スイッチ素子１１３が導通し、増幅部１１２の両端（入力端子ＩＮ及び出力端子ＯＵＴ）が短絡する。これにより、増幅部１１２の入力電圧及び出力電圧（画素回路１１０の出力電圧Ｖｓ）はともに閾値電圧Ｖｔとなる。そうすると、容量１１４の両端の電位が等しくなるため、容量１１４に保持されていた電荷が抜ける。
【００７２】
次に、リセット信号ＲＳＴがローレベルになると、スイッチ素子１１３が非導通となり、その後、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂが露光時間Δｔだけ発光する。露光時間Δｔの間、受光素子１１１が被読取媒体からの光を受けなければ、受光素子１１１による光電変換が行われず、増幅部１１２の出力電圧（画素回路１１０の出力電圧Ｖｓ）はＶｔを維持する（図１３の破線）。
【００７３】
一方、露光時間Δｔの間、受光素子１１１が被読取媒体からの光を受けるとカソードからアノードへ電流ＩＰＤが流れる。この電流ＩＰＤによって容量１１４に電荷が蓄積され、増幅部１１２の入力電圧が低下し、増幅部１１２の出力電圧（画素回路１１０の出力電圧Ｖｓ）が上昇する（図１３の実線）。
【００７４】
このとき、画素回路１１０の出力電圧Ｖｓは、増幅部１１２の閾値電圧Ｖｔ、受光素子１１１に流れる電流ＩＰＤ、露光時間Δｔ、容量１１４の容量値Ｃｆ、増幅部１１２の電圧増幅率Ｇ及び受光素子１１１のアノードとカソードの間の寄生容量ＣＰＤを用いて、次式（２）のように表される。
【００７５】
【数２】
0006682839.tif 000003
【００７６】
ここで、本実施形態では、増幅部１１２の電圧増幅率Ｇは１０００倍以上であるから、式（２）の右辺の１／ＧとＣＰＤ／Ｇは０とみなすことができる。従って、画素回路１１０の出力電圧Ｖｓは、式（３）のように近似される。
【００７７】
【数３】
0006682839.tif 000004
【００７８】
式（３）から明らかなように、画素回路１１０の感度（受光素子１１１に流れる電流ＩＰＤに対する出力電圧Ｖｓの変化量）は、容量１１４の容量値Ｃｆに反比例する。従って
、画素回路１１０の感度、ひいては、画像読取チップ４１５やスキャナーユニット（画像読取装置）３の感度を高めるためには、容量１１４の容量値Ｃｆが小さい方が望ましい。
【００７９】
５．容量の構成
画像読取チップ４１５の半導体基板上に容量１１４を実現する一般的な方法としては、ＭＯＳ容量、ＰＩＰ容量あるいはＭＩＭ容量を用いるものが知られている。
【００８０】
ＭＯＳ容量は、ＭＯＳトランジスターのゲート容量であり、単位面積当たりの容量が比較的大きいため、小さな容量値を小さい面積で実現することができる。しかしながら、製造プロセスにおける加工精度の限界によって、ある程度以上の小さい容量値ＣｆをＭＯＳ容量で、実現することが難しい。従って、ＭＯＳ容量を用いて感度を高めることは難しい。さらに、ＭＯＳ容量にはバイアス依存性があるため、受光素子１１１が受ける光の量（電流ＩＰＤの大きさ）によって容量値Ｃｆが変化する。その結果、受光素子１１１が受ける光の量に対する画素回路１１０の出力電圧Ｖｓの線形性が悪くなる。
【００８１】
ＰＩＰ容量は、２つの層にそれぞれ設けられた２つのポリシリコン配線とその間に設けられた絶縁性の層間膜とで構成される容量である。ＰＩＰ容量にはバイアス依存性がないため、画素回路１１０の出力電圧Ｖｓの線形性を良くすることができるが、通常の製造プロセスでは必要のない、２層目のポリシリコン配線を形成する工程が追加で必要となるため、コストが高くなってしまう。
【００８２】
ＭＩＭ容量は、２つの層にそれぞれ設けられた２つのメタル配線とその間に設けられた絶縁性の層間膜とで構成される容量である。ＭＩＭ容量にはバイアス依存性がないため、画素回路１１０の出力電圧Ｖｓの線形性を良くすることができるが、通常の製造プロセスに対して、２つのメタル層の間の層間絶縁膜を薄くする工程が追加で必要となるため、コストが高くなってしまう。
【００８３】
このように、小さい容量値Ｃｆを有する容量１１４をＭＯＳ容量、ＰＩＰ容量あるいはＭＩＭ容量を用いて実現すると、感度や出力電圧Ｖｓの線形性の低下あるいはコストの増加が生じるため、最適な方法ではない。
【００８４】
そこで、本実施形態では、容量１１４は、受光素子１１１の一端（カソード）と増幅部１１２の一端（入力端子ＩＮ）とスイッチ素子１１３の一端とを電気的に接続する第１の配線Ｗ１（図１０参照）と、増幅部１１２の他端（出力端子ＯＵＴ）とスイッチ素子１１３の他端とを電気的に接続する第２の配線Ｗ２（図１０参照）と、の配線間の容量として構成される。特に、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２は、画像読取チップ４１５の半導体基板上に備えられている複数の配線層のうち、同一の配線層に設けられている。容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２が設けられる配線層は、複数の配線層のうち、最下位の配線層でもよいし、最上位の配線層でもよいし、最下位の配線層と最上位の配線層との間の配線層でもよい。
【００８５】
このように、容量１１４を同一の配線層に設けられた第１の配線Ｗ１と第２の配線Ｗ２の配線間の容量として構成することで小さい容量値Ｃｆを実現することができる。従って、感度を高めることができる。また、容量１１４をこのように構成すればバイアス依存性もないので、画素回路１１０の出力電圧Ｖｓの線形性も良くすることができる。また、このような容量１１４は、通常の製造プロセスに含まれている工程で実現されるので、追加の工程が必要なく、コストの増加もない。さらに、容量１１４を、ＭＯＳトランジスターや抵抗などの各種の素子が形成される層よりも上位の配線層に、半導体基板の平面視で当該素子が形成されている領域と重なるように配置場合もあり、画像読取チップ４１５の小型化にも有効である。
【００８６】
ところで、容量１１４の容量値Ｃｆが小さいほど感度は高くなるが、容量１１４の容量値Ｃｆが小さ過ぎると、第１の配線Ｗ１と前記第２の配線Ｗ２との間に寄生する容量の方が大きくなってしまう。そうなると、寄生容量の製造ばらつきは容量１１４の容量ばらつきよりも相当大きく、また、設計段階で正確に見積もることも難しい場合もあるため、感度のばらつきが大きくなってしまうおそれがある。従って、容量１１４の容量値Ｃｆは、第１の配線Ｗ１と前記第２の配線Ｗ２との間に寄生する容量の値よりも大きいことが望ましい。第１の配線Ｗ１と前記第２の配線Ｗ２との間に寄生する容量の値は、例えば、０．５ｆＦ（フェムトファラッド）程度であり、容量１１４の容量値（第１の配線Ｗ１と第２の配線Ｗ２の配線間の容量値）Ｃｆは、フェムトファラッド（ｆＦ）のオーダー、例えば、１ｆＦ以上１０ｆＦ未満であることが望ましい。
【００８７】
ところが、第１の配線Ｗ１や第２の配線Ｗ２の厚み（半導体基板と直交する方向の厚み）は、デザインルールで規定される最小の配線幅と比較してもかなり小さく、また、第１の配線Ｗ１や第２の配線Ｗ２との間隔（距離）もデザインルールで規定された最小間隔（最小距離）以下にすることはできない。そうすると、例えば１ｆＦの容量値Ｃｆの容量１１４を、同一配線層に設けられた、ともに直線状の第１の配線Ｗ１と第２の配線Ｗ２との配線間の容量で構成しようとすると、第１の配線Ｗ１及び第２の配線Ｗ２がかなり長くなり、画像読取チップ４１５のチップ面積が増加してしまう。
【００８８】
そこで、本実施形態では、チップ面積の増加を抑えるために、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２の形状を工夫している。図１４は、本実施形態における、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２の一例を示す図である。第１の配線Ｗ１及び第２の配線Ｗ２は、それぞれ複数の配線層における配線がコンタクトやビアによって接続されて構成されてもよいが、図１４では、画像読取チップ４１５の半導体基板を平面視したときの、容量１１４を構成する部分のみが示されている。
【００８９】
図１４に示されるように、本実施形態では、第１の配線Ｗ１は、第１の櫛歯形状部Ｗ１ａを有し、第２の配線Ｗ２は、第２の櫛歯形状部Ｗ２ａを有し、第１の櫛歯形状部Ｗ１ａと第２の櫛歯形状部Ｗ２ａとは、互いに間挿し合うように設けられている。このとき、容量１１４は、第１の櫛歯形状部Ｗ１ａと第２の櫛歯形状部Ｗ２ａとの間の容量である。第１の櫛歯形状部Ｗ１ａと第２の櫛歯形状部Ｗ２ａとの間隔は、デザインルールで規定された最小間隔よりも小さくすることはできないが、第１の櫛歯形状部Ｗ１ａと第２の櫛歯形状部Ｗ２ａとが互いに対向する部分の面積が大きいので、フェムトファラッドのオーダーの容量値Ｃｆを小さな面積で実現することができる。さらに、このような小さい面積の配線であれば、半導体基板の平面視で各種の素子が形成されている領域と重なるように配置することも容易であり、画像読取チップ４１５の小型化に極めて有効である。
【００９０】
６．作用効果
以上に説明したように、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５において、増幅部１１２と並列に接続される容量１１４は、第１の配線Ｗ１と第２の配線Ｗ２との配線間容量で実現されるため、その容量値Ｃｆを小さくすることができる。従って、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５の出力信号の感度を高めることが可能であり、その結果、画像を高感度に読み取ることができる。
【００９１】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５において、増幅部１１２と並列に接続される容量１１４は、第１の配線Ｗ１と第２の配線Ｗ２との配線間容量で実現されるため、バイアス依存性もないので、受光素子１１１が受ける光の量に対する出力電圧の線形性を良くすることができる。
【００９２】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５において、増幅部１１２と並列に接続される容量１１４は、同一の配線層に設けられた第１の配線Ｗ１及び第２の配線Ｗ２によって構成されるので、通常の半導体製造プロセスに含まれている工程で実現可能であり、追加の工程が必要なく、コストの増加も必要ない。
【００９３】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５において、増幅部１１２と並列に接続される容量１１４は、第１の配線Ｗ１が有する第１の櫛歯形状部Ｗ１ａと第２の配線Ｗ２が有する第２の櫛歯形状部Ｗ２ａとの間の容量として構成されるので、容量１１４を小さな面積で実現することができる。そのため、容量１１４を、ＭＯＳトランジスターや抵抗などの各種の素子が形成されている領域と重なるように配置することも容易であり、画像読取チップ４１５の小型化にも極めて有効である。
【００９４】
また、本実施形態のスキャナーユニット（画像読取装置）３によれば、画像読取チップ４１５において、増幅部１１２と並列に接続される容量１１４の容量値Ｃｆをフェムトファラッドオーダーの値にすることにより、寄生容量の製造ばらつきに起因する帰還容量の容量値のばらつきを低減させることができるので、高感度化と感度ばらつきの低減を両立することができる。
【００９５】
また、本実施形態では、図１１に示されるように、増幅部１１２において、ＮＭＯＳトランジスターＭＮ１とＮＭＯＳトランジスターＭＮ２はカスコード接続されている。仮に、ＮＭＯＳトランジスターＭＮ２がなくても、増幅部１１２は、反転増幅器として機能するが、この場合、ＮＭＯＳトランジスターＭＮ１のゲート−ドレイン間の寄生容量は、入力端子ＩＮと出力端子ＯＵＴとの間の容量となる。すなわち、この寄生容量は容量１１４と並列につくため、帰還容量の容量値が寄生容量の容量値の分だけＣｆよりも大きくなってしまい、感度が低下する。これに対して、本実施形態では、ＮＭＯＳトランジスターＭＮ１とＮＭＯＳトランジスターＭＮ２はカスコード接続されているため、ＮＭＯＳトランジスターＭＮ１のゲート−ドレイン間の寄生容量もＮＭＯＳトランジスターＭＮ２のゲート−ドレイン間の寄生容量も、入力端子ＩＮと出力端子ＯＵＴとの間の容量とはならない。従って、寄生容量によらず、帰還容量の容量値は容量１１４の容量値Ｃｆであり、寄生容量による感度の低下を抑制することが可能となっている。
【００９６】
さらに、図１１に示される増幅部１１２は、電圧増幅率Ｇを１０００倍以上に大きくすることが可能であり、電圧増幅率Ｇが大きいほど式（３）の近似式の精度が高くなるので、画素回路１１０の出力電圧Ｖｓの線形性が良くなり、画素回路１１０毎の感度のばらつきも小さくすることができる。
【００９７】
７．変形例
容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２は、図１４の構成に限らず、種々の構成とすることができる。
【００９８】
図１５は、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２の他の一例を示す図である。図１４と同様、図１５では、画像読取チップ４１５の半導体基板を平面視したときの、容量１１４を構成する部分のみが示されている。
【００９９】
図１５では、第１の配線Ｗ１は、第１の渦巻形状部Ｗ１ｂを有し、第２の配線Ｗ２は、第２の渦巻形状部Ｗ２ｂを有し、第１の渦巻形状部Ｗ１ｂと第２の渦巻形状部Ｗ２ｂとは、互いに間挿し合うように設けられている。このとき、容量１１４は、第１の渦巻形状部
Ｗ１ｂと第２の渦巻形状部Ｗ２ｂとの間の容量である。第１の渦巻形状部Ｗ１ｂと第２の渦巻形状部Ｗ２ｂとの間隔は、デザインルールで規定された最小間隔よりも小さくすることはできないが、第１の渦巻形状部Ｗ１ｂと第２の渦巻形状部Ｗ２ｂとが互いに対向する部分の面積が大きいので、フェムトファラッドのオーダーの容量値Ｃｆを小さな面積で実現することができる。さらに、このような小さい面積の配線であれば、ＭＯＳトランジスターのゲートが形成されているポリシリコン層よりも上位のメタル層に、半導体基板の平面視で、当該ＭＯＳトランジスターが形成されている領域と重なるように配置することも可能であり、画像読取チップ４１５のチップをより小さくすることができる。
【０１００】
図１６は、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２の他の一例を示す図である。図１４と同様、図１６では、画像読取チップ４１５の半導体基板を平面視したときの、容量１１４を構成する部分のみが示されている。
【０１０１】
図１６では、第１の配線Ｗ１は、第２の配線Ｗ２と対向する第１の直線形状部Ｗ１ｃを有し、第２の配線Ｗ２は、第１の配線Ｗ１と対向する第２の直線形状部Ｗ２ｃを有している。このとき、容量１１４は、第１の直線形状部Ｗ１ｃと第２の直線形状部Ｗ２ｃとの間の容量である。図１６では、第１の直線形状部Ｗ１ｃと第２の直線形状部Ｗ２ｃとの間隔は、デザインルールで規定された最小間隔よりも小さくすることはできないが、第１の直線形状部Ｗ１ｃと第２の直線形状部Ｗ２ｃとが互いに対向する部分の面積を大きくすることでフェムトファラッドのオーダーの容量値Ｃｆを実現することができる。また、製造プロセスの微細化が進み、デザインルールで規定されるメタル配線間の最小間隔がより小さくなれば、フェムトファラッドのオーダーの容量値Ｃｆを小さい面積で実現することも可能となる。
【０１０２】
上記実施形態及び変形例では、容量１１４を構成する第１の配線Ｗ１及び第２の配線Ｗ２は、同一配線層に設けられているが、例えば、図１７に示すように、互いに異なる配線層に設けられていてもよい。図１７では、第１の配線Ｗ１が第１配線層に設けられ、第２の配線Ｗ２が第１の配線層よりも上位の第２配線層に設けられ、第１の配線Ｗ１と第２の配線Ｗ２とこれらの間にある層間絶縁膜とによって容量１１４が構成されている。ただし、第２の配線Ｗ２が第１配線層に設けられ、第１の配線Ｗ１が第１配線層よりも上位の第２配線層に設けられていてもよい。
【０１０３】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。
【０１０４】
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０５】
１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…タイミング制御回路、１０１…駆動回路、１０２…水平走査回路
、１０３−１〜１０３−ｎ…第１スイッチ回路、１０４−１〜１０４−ｎ…第２スイッチ回路、１０５…演算増幅器、１１０，１１０−１〜１１０−ｎ…画素回路、１１１…受光素子、１１２…増幅部、１１３…スイッチ素子、１１４…容量、１２０…ラインメモリー、１２１−１〜１２１−ｎ…容量素子、２００…制御部、２０２…アナログフロントエンド（ＡＦＥ）、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ、ＩＮ…増幅部の入力端子、ＯＵＴ…増幅部の出力端子、ＭＮ１，ＭＮ２…ＮＭＯＳトランジスター、ＭＰ１，ＭＰ２…ＰＭＯＳトランジスター、ＣＬＫ…クロック信号、ＤｒｖＲ，ＤｒｖＧ，ＤｒｖＢ…駆動信号、ＲＥＡＤ…読み出し信号、ＲＥＳ…解像度設定信号、ＲＳＴ…リセット信号、ＳＥＬ１〜ＳＥＬｎ…選択信号、ＶＯ…画像信号、Ｖｓ，Ｖｓ−１〜Ｖｓ−ｎ…画素回路の出力電圧、Ｗ１…第１の配線、Ｗ１ａ…第１の櫛歯形状部、Ｗ１ｂ…第１の渦巻形状部、Ｗ１ｃ…第１の直線形状部、Ｗ２…第２の配線、Ｗ２ａ…第２の櫛歯形状部、Ｗ２ｂ…第２の渦巻形状部、Ｗ２ｃ…第２の直線形状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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