(57)【特許請求の範囲】
【請求項１】
化合物半導体層を加熱する加熱部と、
前記加熱部が前記化合物半導体層を予め定められた熱処理温度で加熱する加熱期間において、前記化合物半導体層のバンドギャップエネルギーに対応する波長以下の波長成分を含む励起光を前記化合物半導体層に対して照射する光照射部と、
前記励起光の放射照度を制御する制御部と、
を備え、
前記制御部は、前記熱処理温度が高いほど、前記励起光の放射照度を高くする、
処理装置。
【請求項２】
前記制御部は、前記化合物半導体層の温度が前記熱処理温度よりも高くなる前に、前記光照射部に前記励起光の照射を開始させる、
請求項１に記載の処理装置。
【請求項３】
前記加熱期間の開始後、且つ、前記化合物半導体層の温度が前記熱処理温度に到達する前に、前記制御部は前記光照射部に前記励起光の照射を開始させる、
請求項１または２に記載の処理装置。
【請求項４】
前記化合物半導体層の温度が前記熱処理温度に到達した後、前記化合物半導体層の温度が前記熱処理温度を含む温度帯域に維持されている間において、前記制御部は前記光照射部に前記励起光の照射を連続的に続けさせる、
請求項１から３のいずれか一項に記載の処理装置。
【請求項５】
前記励起光の放射照度は、２００Ｗ／ｃｍ２以下である
請求項１から４のいずれか一項に記載の処理装置。
【請求項６】
化合物半導体層を加熱する段階と、
前記化合物半導体層を予め定められた熱処理温度で加熱する加熱期間において、前記化合物半導体層のエネルギーギャップに対応する波長以下の波長成分を含む励起光を前記化合物半導体層に対して照射する段階と、
を備え、
前記励起光を前記化合物半導体層に対して照射する前記段階において、前記熱処理温度が高いほど、前記励起光の放射照度を高くする、
半導体装置の製造方法。
【請求項７】
前記化合物半導体は、前記化合物半導体に対するｐ型不純物を含むｐ型ウェルを有する
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記化合物半導体は、窒化ガリウムおよび窒化アルミニウムのいずれかであり、
前記ｐ型不純物は、ベリリウム、マグネシウム、カルシウムおよび亜鉛のいずれか一種類以上の元素を含む、
請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理装置および半導体装置の製造方法に関する。
【０００２】
従来、窒化ガリウム（以下、ＧａＮ）層上に窒化アルミニウム（以下、ＡｌＮ）の保護膜を設けてＧａＮ層をアニールすることが知られている（例えば、特許文献１および２、ならびに非特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特許第２５４０７９１号公報
［特許文献２］  特開平８−１８６３３２号公報
［非特許文献１］  Ｊ．Ｃ．Ｚｏｌｐｅｒ  ｅｔ  ａｌ．，Ｓｐｕｔｔｅｒｅｄ  ＡｌＮ  ｅｎｃａｐｓｕｌａｎｔ  ｆｏｒ  ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ  ａｎｎｅａｌｉｎｇ  ｏｆ  ＧａＮ，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６９，Ｎｏ．４，２２  Ｊｕｌｙ  １９９６
【発明の概要】
【発明が解決しようとする課題】
【０００３】
８００℃以上の高温環境下でＧａＮ層をアニールする場合、保護膜を設けていても自己補償型欠陥が生じる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、処理装置を提供する。処理装置は、加熱部と、光照射部とを備えてよい。加熱部は、化合物半導体層を加熱してよい。光照射部は、加熱部が化合物半導体層を加熱する加熱期間において、励起光を化合物半導体層に対して照射してよい。励起光は、化合物半導体層のバンドギャップエネルギーに対応する波長以下の波長成分を含んでよい。
【０００５】
処理装置は、制御部をさらに備えてよい。制御部は、化合物半導体層の温度が予め定められた熱処理温度よりも高くなる前に光照射部に光の照射を開始させてよい。
【０００６】
加熱期間の開始後、且つ、化合物半導体層の温度が熱処理温度に到達する前に、制御部は光照射部に励起光の照射を開始させてよい。
【０００７】
化合物半導体層の温度が熱処理温度に到達した後、化合物半導体層の温度が熱処理温度を含む温度帯域に維持されている間において、制御部は光照射部に励起光の照射を連続的に続けさせてよい。
【０００８】
制御部は、熱処理温度が高いほど、励起光の放射照度を高くしてよい。
【０００９】
励起光の放射照度は、２００Ｗ／ｃｍ２以下であってよい。
【００１０】
本発明の第２の態様においては、半導体装置の製造方法を提供する。半導体装置の製造方法は、化合物半導体層を加熱する段階と、化合物半導体層を加熱する加熱期間において、励起光を化合物半導体層に対して照射する段階とを備えてよい。励起光は、化合物半導体層のエネルギーギャップに対応する波長以下の波長成分を含んでよい。
【００１１】
化合物半導体は、化合物半導体に対するｐ型不純物を含むｐ型ウェルを有してよい。
【００１２】
化合物半導体は、窒化ガリウムおよび窒化アルミニウムのいずれかであってよい。ｐ型不純物は、ベリリウム、マグネシウム、カルシウムおよび亜鉛のいずれか一種類以上の元素を含んでよい。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１４】
【図１】ＭＯＳＦＥＴ１００の概要を示す図である。
【図２】第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。
【図３Ａ】製造工程における段階Ｓ１０を示す図である。
【図３Ｂ】製造工程における段階Ｓ２０を示す図である。
【図３Ｃ】製造工程における段階Ｓ３０を示す図である。
【図３Ｄ】製造工程における段階Ｓ４０を示す図である。
【図３Ｅ】製造工程における段階Ｓ５０を示す図である。
【図４】熱処理部１２０の温度タイミングチャートを示す図である。
【図５】ワイドギャップ半導体における欠陥生成のメカニズムを説明する図である。
【発明を実施するための形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００１７】
図１は、ＭＯＳＦＥＴ１００の概要を示す図である。本例のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１００は、いわゆる縦型ＭＯＳＦＥＴである。半導体装置としてのＭＯＳＦＥＴ１００は、電流の導通および非導通をスイッチングする機能を有する。
【００１８】
本例のＭＯＳＦＥＴ１００は、ｎ＋型ＧａＮ基板１０、化合物半導体層としてのＧａＮ層１２、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４を有する。本例の化合物半導体層はＧａＮ層であるが、ＧａＮ層に代えてＡｌＮ層であってもよい。
【００１９】
本例のＧａＮ層１２は、ＧａＮ基板１０上に直接接して設けられる。ＧａＮ層１２は、ＧａＮ基板１０上にエピタキシャル形成される。本例において、おもて面１４はＧａＮ基板１０と接しないＧａＮ層１２の主面であり、裏面１６はＧａＮ層１２と接しないＧａＮ基板１０の主面である。本例において「上」とは、ＧａＮ基板１０の裏面１６からＧａＮ層１２のおもて面１４に向かう方向を意味する。また、「下」とは、当該「上」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的ない位置関係を特定する便宜的な表現に過ぎない。
【００２０】
ＧａＮ層１２のおもて面１４の少なくとも一部には不純物がドープされた領域が露出してよい。本例において、不純物がドープされた領域とは、おもて面１４から所定の深さ範囲に形成されたｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８である。ｎ型領域２２およびｎ＋型ウェル２８は、化合物半導体層に対するｎ型不純物を含む領域である。また、ｐ型ウェル２４およびｐ＋型ウェル２６は、化合物半導体層に対するｐ型不純物を含む領域である。
【００２１】
ＧａＮおよびＡｌＮに対するｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素を含んでよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮおよびＡｌＮに対するｐ型不純物は、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）およびＺｎ（亜鉛）のうち一種類以上の元素を含んでよい。本例においては、ｐ型不純物としてＭｇを用いる。
【００２２】
ＧａＮ層１２において、ｎ型領域２２は、ＭＯＳＦＥＴ１００のドリフト層として機能する。本例のｐ型ウェル２４は、ｎ型領域２２へのイオン注入により形成される。ｐ型ウェル２４において、ゲート絶縁膜３２の直下であってｎ型領域２２とｎ＋型ウェル２８との間における部分は、チャネル形成領域２５として機能してよい。
【００２３】
本例のｐ＋型ウェル２６は、ｐ型ウェル２４へのイオン注入により形成される。ｐ＋型ウェル２６は、ソース電極４４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有してよい。また、本例のｎ＋型ウェル２８は、ｐ型ウェル２４およびｐ＋型ウェル２６へのイオン注入により形成される。ｎ＋型ウェル２８は、ソース領域として機能する。
【００２４】
本例のゲート絶縁膜３２は、ｐ型ウェル２４およびｎ型領域２２の最上部に直接する。本例のゲート電極３４は、ゲート絶縁膜３２上に直接接する。本例のソース電極４４は、ｎ＋型ウェル２８およびｐ＋型ウェル２６に電気的に接続する。また、本例のドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する。
【００２５】
ゲート端子３０、ソース端子４０およびドレイン端子５０を、それぞれＧ、ＤおよびＳに丸を付けて示す。例えば、ドレイン電極５４が所定の高電位を有し、かつ、ソース電極４４が接地電位を有する場合に、ゲート端子３０からゲート電極３４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子５０からソース端子４０へ電流が流れる。また、ゲート電極３４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。
【００２６】
図２は、第１実施形態におけるＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ１０からＳ５０の順に行われる。本例の製造工程は、ＧａＮ層１２をエピタキシャル形成する段階（Ｓ１０）、ＧａＮ層１２のおもて面１４に不純物をイオン注入する段階（Ｓ２０）、ＧａＮ層１２のおもて面１４上に保護膜１８を設ける段階（Ｓ３０）、ＧａＮ層１２を加熱する段階およびＧａＮ層１２に対して励起光を照射する段階（Ｓ４０）ゲート絶縁膜３２等を形成する段階（Ｓ５０）を備える。
【００２７】
図３Ａは、製造工程における段階Ｓ１０を示す図である。本例の段階Ｓ１０においては、有機金属成長法（ＭＯＣＶＤ）によりＧａＮ基板１０上にＧａＮ層１２をエピタキシャル成長する。本例においては、トリメチルガリウム（Ｇａ（ＣＨ３）３）、アンモニア（ＮＨ３）およびモノシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとをＧａＮ基板１０上に流す。モノシランのＳｉは、ＧａＮ層１２におけるｎ型不純物として機能する。
【００２８】
なお、ＧａＮ基板１０上にＡｌＮ層をエピタキシャル成長する場合には、原料ガスは、トリメチルガリウムに代えてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）を含んでよい。なお、ＧａＮ基板１０に代えて、ＳｉＣ（炭化珪素）基板またはＺｒＢ２（ホウ化ジルコニウム）基板を用いてもよい。また、ＭＯＣＶＤに代えて、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。
【００２９】
図３Ｂは、製造工程における段階Ｓ２０を示す図である。本例の段階Ｓ２０においては、ｎ型領域２２に不純物源を選択的にイオン注入することにより、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を形成する。本例においては、加速電圧２０、４０、７０、１１０、１５０、２００、２５０、および４３０（単位は全て［ｋｅＶ］）、ドーズ量６Ｅ＋１２［ｃｍ−２］の多段注入によりＭｇをＧａＮ層１２へイオン注入する。これにより、段階Ｓ４０後において、ｐ型ウェル２４の不純物濃度は１Ｅ＋１７［ｃｍ−３］となってよい。なお、Ｅは１０の冪を意味する。例えば、Ｅ＋１７は１０１７を意味する。
【００３０】
また、本例においては、加速電圧１０［ｋｅＶ］、ドーズ量４．５Ｅ＋１３［ｃｍ−２］でＭｇをｐ型ウェル２４にイオン注入する。これにより、段階Ｓ４０後において、ｐ＋型ウェル２６の不純物濃度は、２Ｅ＋１９［ｃｍ−３］となってよい。さらに、本例においては、加速電圧３０、６０、および８０（単位は全て［ｋｅＶ］）、ドーズ量３Ｅ＋１５［ｃｍ−２］の多段注入により、Ｓｉをｐ型ウェル２４およびｐ＋型ウェル２６にそれぞれイオン注入する。これにより、段階Ｓ４０後において、ｎ＋型ウェル２８の不純物濃度は、１Ｅ＋２０［ｃｍ−３］となってよい。
【００３１】
図３Ｃは、製造工程における段階Ｓ３０を示す図である。本例の段階Ｓ３０においては、ＧａＮ層１２に直接接して保護膜１８を形成する。これにより、ＧａＮ基板１０、ＧａＮ層１２および保護膜１８を有する被処理積層体６０を形成する。本例では、イオン注入により各ウェルを形成するので、ＧａＮ層１２のおもて面１４は結晶性が乱れる。それゆえ、ｐ型ウェル２４、ｐ＋型ウェル２６およびｎ＋型ウェル２８を、それぞれイオン注入ではなくエピタキシャル形成した場合と比べて、ＧａＮ層１２からＮ（窒素原子）が分解して放出されやすい。本例においては、保護膜１８を設けるので段階Ｓ４０において、ＧａＮ層１２からＮが分解して放出されることをより低減することができる。
【００３２】
本例の保護膜１８は、ＧａＮ層１２よりもバンドギャップが広く、熱処理中において、耐熱性が高く、熱処理においてＧａＮ層１２と良好な密着性を有し、かつ、保護膜１８からＧａＮ層１２へ不純物が拡散しないことが望ましい。さらに、本例では熱処理後に保護膜１８を除去するので、保護膜１８は下地であるＧａＮ層１２に対してエッチング選択性を有することが望ましい。本例の保護膜１８は、上述の条件をすべて満たすＡｌＮ膜である。また、保護膜１８は二酸化シリコン（ＳｉＯ２）膜であってもよい。なお、保護膜１８は、複数の膜の積層体により構成されてもよい。また、化合物半導体層がＡｌＮ層である場合に、保護膜１８は、ＳｉＯ２膜であってよい。
【００３３】
本例の保護膜１８は、ＡｌＮターゲットを用いたスパッタリング法（ｓｐｕｔｔｅｒｉｎｇ）により形成する。なお、他の例においては、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥまたはＰＬＤ等により保護膜１８をエピタキシャル形成してもよい。また、ｓｐｕｔｔｅｒｉｎｇ、ＭＯＣＶＤ、ＨＶＰＥ、ＭＢＥおよびＰＬＤの２種類以上の手法を組み合わせて、手法の異なる２種類以上の膜を積層することにより保護膜１８を形成してもよい。
【００３４】
保護膜１８は、２ｎｍ以上１０００ｎｍ以下の厚みを有してよい。本例の保護膜１８は、約２００ｎｍの厚みのＡｌＮ膜である。ｓｐｕｔｔｅｒｉｎｇにより保護膜１８を形成する場合、厚みは１００ｎｍ以上１０００ｎｍ以下であってよい。ＭＯＣＶＤまたはＨＶＰＥにより保護膜１８を形成する場合、厚みは２ｎｍ以上１００ｎｍ以下であってよい。また、ＭＢＥまたはＰＬＤにより保護膜１８を形成する場合、厚みは１０ｎｍ以上１００ｎｍ以下であってよい。
【００３５】
図３Ｄは、製造工程における段階Ｓ４０を示す図である。本例においては、処理装置２００を用いて、被処理積層体６０を加熱しつつ、加熱期間において被処理積層体６０に励起光を照射する。図３Ｄにおいて、被処理積層体６０は、断面図ではなく全体斜視図で示す。なお、本例において、被処理積層体６０の加熱および被処理積層体６０への励起光の照射は、ＧａＮ層１２の加熱およびＧａＮ層１２への励起光の照射と読み替えてもよい。
【００３６】
本例の処理装置２００は、高周波誘導加熱装置１１０および制御部１４０を有する。なお、他の例においては、処理装置２００は、高周波誘導加熱装置１１０に代えて、アニールランプを用いた集光加熱装置を有してもよい。
【００３７】
本例の高周波誘導加熱装置１１０は、電源部１３０および熱処理部１２０を有する。なお、他の例において、電源部１３０は高周波誘導加熱装置１１０の外に設けられてもよい。本例の熱処理部１２０は、加熱部１２２、サセプタ１２４および光照射部１２８を有する。
【００３８】
本例の被処理積層体６０は、サセプタ１２４上に載置される。本例の加熱部１２２は、サセプタ１２４から離間して、サセプタ１２４の周りに配置される。本例の加熱部１２２は、コイルである。サセプタ１２４は、導電性を有する高融点材料であってよい。サセプタ１２４は、カーボン部材またはタングステン部材であってよい。
【００３９】
本例の加熱部１２２は、電源部１３０に電気的に接続する。電源部１３０は加熱部１２２に高周波の交流電流を流す。これにより、加熱部１２２のコイルを貫く磁界が発生し、当該磁界によりサセプタ１２４に渦電流が発生する。当該渦電流とサセプタ１２４自身の抵抗とにより、サセプタ１２４は発熱する。これにより、加熱部１２２は、被処理積層体６０を加熱することができる。
【００４０】
アニールランプを用いた集光加熱装置を用いる上述の他の例において、加熱部１２２は、アニールランプと、当該アニールランプからの光を集光する楕円体ミラーとを含んでよい。当該第１の他の例においては、被処理積層体６０を楕円体ミラーの焦点に位置してよい。また、アニールランプを用いた集光加熱装置を用いる他の例の変形例において、加熱部１２２は、アニールランプと、被処理積層体６０を受容するサセプタ１２４とを含んでよい。当該第２の他の例においては、アニールランプからの光をサセプタ１２４に照射して、サセプタ１２４を加熱することにより間接的に被処理積層体６０を加熱してよい。加熱部１２２は、集光加熱装置の構成において必要な他の部材を含んでよいのは勿論である。
【００４１】
制御部１４０は、電源部１３０へ制御信号を送る。制御部１４０は、制御信号により電源部１３０のオンおよびオフを制御する。電源部１３０がオンの場合、電源部１３０は加熱部１２２に高周波の交流電流を流す。また、電源部１３０がオフの場合、電源部１３０は加熱部１２２に電流を流さない。また、制御部１４０は、制御信号により電源部１３０の交流電流の周波数および最大電流値のいずれかまたは両方を制御してもよい。
【００４２】
本例において、制御部１４０が電源部１３０をオンすることにより、被処理積層体６０の加熱を開始する。本例では、被処理積層体６０を１２００℃以上１５００℃以下、より好適には１４００℃以上１５００℃以下で加熱する。なお、加熱および励起光照射中において、被処理積層体６０は窒素（Ｎ２）およびアルゴン（Ａｒ）のいずれかまたは両方を含むガス雰囲気下に置かれてよい。
【００４３】
なお、本例において、被処理積層体６０の加熱は、主として加熱部１２２により行われる。光照射部１２８からの励起光は、加熱部１２２に比べて被処理積層体６０の加熱にほぼ寄与しない。一例において、加熱部１２２は被処理積層体６０の温度を１０００℃以上上昇させるのに対して、光照射部１２８からの励起光は被処理積層体６０の温度を１００℃も上昇させない。それゆえ、本例の光照射部１２８は、アニールランプ等の加熱手段と明確に区別されるものであることに注意されたい。
【００４４】
予め定められた熱処理温度で被処理積層体６０を加熱することは、予め定められた温度で化合物半導体層（本例では、ＧａＮ層１２）をアニールすることを意味してよい。ＧａＮ層１２のアニールにおいて、ＧａＮ層１２には点欠陥が生じ得る。例えば、ＧａＮの結晶構造からＮが１つ抜けた窒素空孔は、ドナーとして機能するドナー型欠陥となる。また、ＧａＮの結晶構造からＧａが１つ抜けたガリウム空孔は、アクセプタとして機能するアクセプタ型欠陥となる。ｐ型のＧａＮにおいては、ドナー型欠陥が生じやすい。当該ドナー型欠陥は、ｐ型不純物に起因するアクセプタを相殺する。
【００４５】
また、ｎ型のＧａＮにおいては、アクセプタ型欠陥が生じやすい。当該アクセプタ型欠陥は、ｎ型不純物に起因するドナーを相殺する。アニール中に生じる点欠陥は、予め導入されたｐ型またはｎ型の不純物元素に起因する電荷を相殺するので、自己補償型欠陥とも呼ばれる。
【００４６】
本例の制御部１４０は、光照射部１２８に対して照射制御信号を送る。制御部１４０は、照射制御信号により光照射部１２８のオンおよびオフを制御する。これにより、励起光の照射および非照射を制御する。また、制御部１４０は、照射制御信号により光照射部１２８からの励起光の放射照度［Ｗ／ｃｍ２］を制御してよい。本明細書において、放射照度とは、単位時間当たりに照射される、被対象物の面積当たりの放射エネルギーを意味する。
【００４７】
化合物半導体層に対して励起光を照射することにより、化合物半導体層において予め導入されたｐ型またはｎ型の不純物元素よりも圧倒的多数の電子正孔対を生成することができる。これにより、励起光照射中においては、電荷中性条件を満たす真性半導体と化合物半導体層を見なすことができる。よって、ｐ型の化合物半導体層をアニールする場合に生じやすいドナー型欠陥、および、ｎ型の化合物半導体層をアニールする場合に生じやすいアクセプタ型欠陥の生成を抑制することができる。
【００４８】
本例の処理装置２００は、自己補償型欠陥が生じやすいワイドギャップ半導体において特に効果的である。特に、ｐ型ＧａＮおよびｐ型ＡｌＮにおいては、アニールする場合に生じる自己補償型欠陥に起因して、ｐ型特性を得にくいという問題がある。
【００４９】
本例においては、被処理積層体６０に対して励起光を照射することにより、ＧａＮ層１２において電子正孔対を生成する。なお、本例において励起光は保護膜１８上から下に照射されるが、保護膜１８をＧａＮ層１２よりもバンドギャップの広い材料とし、励起光が保護膜１８のバンドギャップエネルギー（以下、ＥＧ）に対応する波長以上の波長成分を含んでいれば、保護膜１８に全てが吸収されることなく、ＧａＮ層１２に到達することができる。これにより、ＧａＮ層１２をアニールする場合に生じる、ｐ型ウェル２４およびｐ＋型ウェル２６のドナー型欠陥、ならびに、ｎ型領域２２およびｎ＋型ウェル２８のアクセプタ型欠陥の生成を抑制することができる。化合物半導体層としてＡｌＮを用いる場合においても同様の効果を得ることができる。
【００５０】
励起光は、化合物半導体層のＥＧに対応する波長以下の波長成分を含んでよい。化合物半導体層は、ＥＧに対応する波長以下の波長成分を受け取ることができる。励起光は、化合物半導体層のＥＧに対応する波長以下の波長成分を含んでいれば、いわゆる単色光でも白色光であってもよい。一例において、励起光は、１０［ｎｍ］以上４００［ｎｍ］以下の紫外線であってよい。
【００５１】
ＧａＮ結晶のＥＧは、約３．４［ｅＶ］であることが知られている。当該ＥＧを波長に換算すると、約３６４．７［ｎｍ］である。化合物半導体層がＧａＮ層１２である本例において、励起光は約３６４．７［ｎｍ］以下の波長成分を含んでいればよい。これにより、ＧａＮ層１２は励起光からエネルギーを受け取ることができる。なお、ＡｌＮ結晶のＥＧは、約６．３［ｅＶ］であることが知られている。当該ＥＧを波長に換算すると、約１９６．８［ｎｍ］である。それゆえ、化合物半導体層がＡｌＮ層である他の例において、励起光は約１９６．８［ｎｍ］以下の波長成分を含んでいればよい。
【００５２】
ＧａＮ層１２をアニールする加熱期間の終了後に、被処理積層体６０を処理装置２００から取り出す。その後、水酸化カリウム水溶液（ＫＯＨａｑ）を用いてＧａＮ層１２に対して選択的に保護膜１８を除去する。
【００５３】
図３Ｅは、製造工程における段階Ｓ５０を示す図である。段階Ｓ５０においては、既知の成膜方法およびパターニング方法を適用することにより、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４をそれぞれ形成する。本例においては、減圧化学気相成長法（ＬＰＣＶＤ）によりゲート絶縁膜３２としてのＳｉＯ２膜を形成する。ゲート絶縁膜３２の厚みは、例えば１００ｎｍである。なお、ゲート絶縁膜３２は、ＳｉＯ２膜に代えて、酸窒化シリコン（ＳｉＯＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化マグネシウム（ＭｇＯ）膜、酸化ガリウム（ＧａＯｘ）膜および酸化ガドリニウム（ＧｄＯｘ）膜ならびにこれらの２種類以上を含む積層膜であってもよい。
【００５４】
その後、ゲート電極３４として多結晶シリコンをＬＰＣＶＤにより形成する。多結晶シリコンの成膜中または成膜後に多結晶シリコン中にリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素をドープしてよい。これにより、多結晶シリコンの導電性を向上させることができる。なお、ゲート電極３４としては、金（Ａｕ）、白金（Ｐｔ）およびニッケル（Ｎｉ）のいずれかの金属膜、または、これらの合金膜としてもよい。フォトリソグラフィおよびエッチングにより、ゲート絶縁膜３２およびゲート電極３４をパターニングする。
【００５５】
その後、ソース電極４４を形成する。ソース電極４４は、下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。なお、ソース電極４４とｐ＋型ウェル２６との接触抵抗を低減するべく、ｐ＋型ウェル２６は、ソース電極４４との界面において、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）またはＰｔ（白金）を含んでもよい。その後、ドレイン電極５４を形成する。ドレイン電極５４は、ＧａＮ基板１０の裏面１６と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。
【００５６】
その後、ゲート端子３０、ソース端子４０およびドレイン端子５０と、ゲート電極３４、ソース電極４４およびドレイン電極５４とを配線によりそれぞれ接続する。これにより、ＭＯＳＦＥＴ１００が完成する。
【００５７】
図４は、熱処理部１２０の温度タイミングチャートを示す図である。横軸は時刻であり、縦軸は温度［℃］である。本例では、電源部１３０が加熱部１２２に通電を開始する時刻をｔ０とする。なお、本例において、時刻ｔ０を加熱期間の始期とする。また、光照射部１２８が被処理積層体６０に光照射を開始する時刻をｔ１とする。本例において時刻ｔ１における被処理積層体６０の温度は、８００℃とする。ただし、時刻ｔ１における被処理積層体６０の温度は、８００℃以上であってよく、１０００℃以上であってもよい。
【００５８】
本例において、ＧａＮ層１２の温度が、予め定められた熱処理温度に到達した時刻をｔ２とする。予め定められた熱処理温度は、１２００℃以上１５００℃以下、より好適には１４００℃以上１５００℃以下であってよい。時刻ｔ０から時刻ｔ２までの時間は、数分以上３時間未満であってよい。本例において、時刻ｔ０から時刻ｔ２までの時間は、１時間３０分である。
【００５９】
本例においては、ＧａＮ層１２の温度が予め定められた熱処理温度よりも高くなる前に、制御部１４０が光照射部１２８に励起光の照射を開始させる（ｔ０＜ｔ１＜ｔ２）。これにより、ＧａＮ層１２に点欠陥が生じる前に電子正孔対を発生させるので、熱処理中においてＧａＮ層１２を真性半導体と見なすことができる。よって、ＧａＮ層１２中における自己補償型欠陥の生成を抑制することができる。なお、本例においては、加熱期間の開始後（時刻ｔ０後）、且つ、ＧａＮ層１２の温度が熱処理温度に到達する前（時刻ｔ２前）に、制御部１４０が光照射部１２８に励起光の照射を開始させるが、時刻ｔ０および時刻ｔ１のタイミングを同じとし、通電開始時刻に光照射を開始してもよい（ｔ０＝ｔ１＜ｔ２）。
【００６０】
上述の様に、励起光は、被処理積層体６０の温度上昇に主として寄与しない。それゆえ、励起光の放射照度は、２００［Ｗ／ｃｍ２］以下であってよい。なお、励起光の放射照度は、１５０［Ｗ／ｃｍ２］以下としてよく、１００［Ｗ／ｃｍ２］以下としてもよく、１０［Ｗ／ｃｍ２］以下としてもよい。また、励起光の放射照度は、１［Ｗ／ｃｍ２］以上としてよく、０．５［Ｗ／ｃｍ２］以上としてもよく、０．３［Ｗ／ｃｍ２］以上としてもよく、０．１［Ｗ／ｃｍ２］以上としてもよい。例えば、水銀ランプを用いて、放射照度１［Ｗ／ｃｍ２］の励起光を生成することができる。
【００６１】
時刻ｔ２から時刻ｔ３までは、ＧａＮ層１２の温度が予め定められた熱処理温度を含む温度帯域に維持される。予め定められた熱処理温度を含む温度帯域とは、予め定められた熱処理温度±２５［℃］程度の温度の揺れを含む温度範囲を意味する。時刻ｔ２から時刻ｔ３までの時間は、数秒以上１時間未満であってよい。本例において、時刻ｔ２から時刻ｔ３までの時間は、５分である。
【００６２】
本例の光照射部１２８は、時刻ｔ４において被処理積層体６０への光照射を止める。本例において、時刻ｔ４における被処理積層体６０の温度は、８００℃である。ただし、時刻ｔ４における被処理積層体６０の温度は、８００℃以下であってもよい。本例の光照射部１２８は、時刻ｔ１から時刻ｔ４までの間、励起光の照射を連続的に続けてよい。励起光の照射を連続的に続けることにより、励起光を間欠的に照射する場合と比較して、より完全にアニール中において自己補償型欠陥の生成を抑制することができる。
【００６３】
本例において、「励起光の照射を連続的に続ける」とは、励起光が連続的に照射されているが、化合物半導体層において励起生成された電子正孔対が再結合する時間よりも短い時間において励起光の照射が中断されることを含む。また、本例において、「励起光を間欠的に照射する」とは、化合物半導体層において励起生成された電子正孔対が再結合する時間以上の時間間隔を有する、励起光の間欠的な照射を意味する。
【００６４】
一例として、ＧａＮ層において、励起生成された電子の平均寿命τｅは０．７［ｎｓ］であり、励起生成された正孔の平均寿命τｈは２．０［ｎｓ］であることが報告されている（Ｉｓｉｋ  Ｃ．  Ｋｉｚｉｌｙａｌｌｉ，Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ｐ−ｎ  Ｄｉｏｄｅｓ  Ｂａｓｅｄ  ｏｎ  Ｂｕｌｋ  ＧａＮ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．６２，Ｎｏ．２，４１４‐４２２  Ｆｅｂｒｕａｒｙ  ２０１５）。それゆえ、一例において、励起光の照射が中断される時間は、０．７［ｎｓ］より短い時間としてよい。
【００６５】
また、予め定められた熱処理温度が高いほど、自己補償型欠陥ができやすい。例えば、ｐ型ＧａＮにおいては、熱処理温度が高いほど、より多くの窒素空孔が形成される。そこで、予め定められた熱処理温度が高いほど、励起光の放射照度を高くしてよい。例えば、予め定められた熱処理温度が１４００℃である場合、励起光の放射照度を予め定められた熱処理温度が１２００℃である場合励起光の放射照度よりも高くする。これにより、自己補償型欠陥の生成をより確実に抑えることができる。
【００６６】
本例においては時刻ｔ３の後、電源部１３０の出力の低下および熱処理部１２０の冷却により、被処理積層体６０の温度を低下させる。そして、時刻ｔ５までに被処理積層体６０の温度を例えば室温まで低下させる。本例においては、加熱期間の終期をｔ５とする。すなわち、加熱期間とは、時刻ｔ０からｔ５までの時間を意味する。
【００６７】
本例において、時刻ｔ４は、時刻ｔ３とｔ５の間である（ｔ３＜ｔ４＜ｔ５）。なお、時刻ｔ４は、ｔ３と同じとしてもよい。ただし、降温中において化合物半導体層における欠陥生成を防ぐべく、時刻ｔ４は、ｔ３とｔ５の間とする（ｔ３＜ｔ４＜ｔ５）方が好ましく、時刻ｔ５と同じとする（ｔ４＝ｔ５）方がさらに好ましい。
【００６８】
図５は、ワイドギャップ半導体における欠陥生成のメカニズムを説明する図である。横軸はエネルギーである。左端はＥＶ（即ち、価電子帯の最上部）を意味し、右端はＥＣ（即ち、伝導帯の最下部）を意味する。ＥＶとＥＣとの間隔が、ＥＧに相当する。縦軸は、欠陥の生成エネルギーである。ＥＧの中央領域においては、欠陥の生成エネルギーは相対的に高い。つまり、ＥＧの中央領域において、欠陥は生成されにくい。これに対して、ＥＶ側に行くにつれて、欠陥の生成エネルギーが徐々に低下する。つまり、ＥＶ側に行くほど、欠陥は生成され易くなる。同様に、ＥＣ側に行くほど、欠陥は生成され易くなる。
【００６９】
例えば、ワイドギャップ半導体がＧａＮである場合、ｐ型ＧａＮのＥＦは、ＥＧの中央領域よりもＥＶ側に位置する。ｐ型ＧａＮのＥＦは、例えばＥＦ１に位置する。このとき、窒素空孔（即ち、ドナー型欠陥）ができやすい。また、ｎ型ＧａＮのＥＦは、ＥＧの中央領域よりもＥＣ側に位置する。ｎ型ＧａＮのＥＦは、例えばＥＦ２に位置する。このとき、ガリウム空孔（即ち、アクセプタ型欠陥）ができやすい。これに対して、ＥＧの中央領域（例えば、ＥＦ３）においては、欠陥ができにくい。
【００７０】
本例では、加熱期間中に励起光を照射することにより、ｐ型またはｎ型の不純物元素よりも圧倒的多数の電子正孔対を生成することができる。これにより、ｐ型またはｎ型化合物半導体のＥＦをＥＧの中央領域内に移動させることができる。具体的気には、ＥＦ１をＥＧの中央領域内のＥＦ１―ｅｘｃｉｔｅｄに近づけることができ、ＥＦ２をＥＧの中央領域内のＥＦ２―ｅｘｃｉｔｅｄに近づけることができる。なお、ＥＦ１―ｅｘｃｉｔｅｄまたはＥＦ２―ｅｘｃｉｔｅｄをＥＧの中央領域の中央に位置させなくても自己補償型欠陥の生成を抑制することができる。
【００７１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７３】
１０・・ＧａＮ基板、１２・・ＧａＮ層、１４・・おもて面、１６・・裏面、１８・・保護膜、２２・・ｎ型領域、２４・・ｐ型ウェル、２５・・チャネル形成領域、２６・・ｐ＋型ウェル、２８・・ｎ＋型ウェル、３０・・ゲート端子、３２・・ゲート絶縁膜、３４・・ゲート電極、４０・・ソース端子、４４・・ソース電極、５０・・ドレイン端子、５４・・ドレイン電極、６０・・被処理積層体、１００・・ＭＯＳＦＥＴ、１１０・・高周波誘導加熱装置、１２０・・熱処理部、１２２・・加熱部、１２４・・サセプタ、１２８・・光照射部、１３０・・電源部、１４０・・制御部、２００・・処理装置
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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