(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる半導体基板と、該半導体基板の表面の一部に形成されたゲート酸化膜と、該ゲート酸化膜上に形成されたゲート電極と、該ゲート電極を覆うように形成された絶縁膜と、該絶縁膜を覆うように形成されたＴｉＮ膜と、前記絶縁膜および前記ＴｉＮ膜に覆われていない前記半導体基板の表面に形成されたＮｉシリサイド層と、を有する炭化珪素半導体装置において、
前記ＴｉＮ膜が二層以上を有し、下層の第一層と、上層の第二層がそれぞれ不連続な柱状構造であって、該第一層と該第二層との間に酸化層が形成された構造であることを特徴とする炭化珪素半導体装置。
【請求項２】
前記Ｎｉシリサイド層は、前記半導体基板の表面にのみ形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第一層の厚みよりも前記第二層の厚みが厚いことを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記第一層の厚みが１０〜５０ｎｍであり、前記第二層の厚みが５０〜９０ｎｍであることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記第一層の厚みと前記第二層の厚みが、合計で１００ｎｍ以下であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記第一層の結晶の太さより前記第二層の結晶の太さが太いことを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項７】
炭化珪素からなる半導体基板の表面に、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート酸化膜およびゲート電極上に絶縁膜を形成する工程と、前記絶縁膜を開口し前記半導体基板に到達するコンタクト孔を設ける工程と、前記半導体基板の表面側全体にＴｉＮ膜を成膜する工程と、前記コンタクト孔底面に形成された前記ＴｉＮ膜を除去する工程と、前記半導体基板の表面にＮｉ膜を成膜し、前記コンタクト孔底面にＮｉシリサイド層を形成する工程と、前記半導体基板の全体を急速加熱する工程と、を含む炭化珪素半導体装置の製造方法において、
前記ＴｉＮ膜として不連続な柱状構造な二層以上を成膜したことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記ＴｉＮ膜の成膜では、第一層の成膜後に一度成膜装置より取り出し、
前記第一層の層上に再度第二層の成膜をすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記ＴｉＮ膜の成膜では、第一層の成膜後に一度プロセスを中断し、チャンバ内を酸素雰囲気にした状態で放置し、
真空引き後に前記第一層の層上に第二層の成膜をすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記ＴｉＮ膜の成膜では、第一層の成膜後に一度成膜装置より取り出し、酸素プラズマ処理で表面を酸化させた後に、
前記第一層の層上に第二層の成膜をすることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素単結晶を用いた炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来からパワーデバイスとして用いられている半導体デバイスは、半導体材料としてシリコンを用いたものが主流であるが、ワイドギャップ半導体である炭化珪素（以下ＳｉＣ）は、シリコンに比較して熱伝導度が３倍、最大電界強度が１０倍、電子のドリフト速度２倍という物性値を有していることから、絶縁破壊電圧が高く低損失で高温動作可能なパワーデバイスとして、近年その応用が研究されている。
【０００３】
ＳｉＣデバイスの中でも、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）においては、表面側の基板とのオーミックコンタクトを得るために、Ｎｉ（ニッケル）シリサイドを一般的に用いる。その製造方法は以下の通りである。ＳｉＣ基板に所望の不純物層を形成した後、ゲート酸化膜形成をし、ポリシリコンのパターン形成をする。
【０００４】
続いて、層間絶縁膜を形成した後、コンタクトが必要な箇所をエッチングにより開口する。その後、Ｎｉが層間絶縁膜に浸み込むことを防止するためのＴｉＮ（チタンニッケル）膜を反応性スパッタ等で１００ｎｍ程度の厚みで全面に形成し、シリサイド化させたい部分をドライエッチングにより窓開けし、続けてスパッタもしくは蒸着によりＮｉ膜を形成し、急速加熱処理を行うことでＮｉシリサイドを形成する（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許３８８８３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図８は、ＴｉＮ膜の柱状構造を示す図、図９は、層間絶縁膜へのＮｉの浸み込みを示す図である。ＴｉＮ膜３０は、一般的に図８に示すような柱状構造をしている。このため、上記の方法でＮｉシリサイドを形成する際、図９に示すように結晶の隙間よりＴｉＮ膜３０にＮｉ３１ａが浸み込んでしまい、完全にＮｉ３１ａをブロックすることができない。そのため、層間絶縁膜（ＴｉＮ）３２の耐圧低下や素子の信頼性低下を引き起こす恐れがある。
【０００７】
本発明は上記課題に鑑み、Ｎｉの浸み込みによる層間絶縁膜の耐圧低下や素子の信頼性低下を抑制でき、良好な素子特性を得ることができることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、本発明の目的を達成するために、この発明にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板と、該半導体基板の表面の一部に形成されたゲート酸化膜と、該ゲート酸化膜上に形成されたゲート電極と、該ゲート電極を覆うように形成された絶縁膜と、該絶縁膜を覆うように形成されたＴｉＮ膜と、前記絶縁膜および前記ＴｉＮ膜に覆われていない前記半導体基板の表面に形成されたＮｉシリサイド層と、を有する炭化珪素半導体装置において、前記ＴｉＮ膜が二層以上を有し、下層の第一層と、上層の第二層がそれぞれ不連続な柱状構造であって、該第一層と該第二層との間に酸化層が形成された構造であることを特徴とする。
【０００９】
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記Ｎｉシリサイド層は、前記半導体基板の表面にのみ形成されていることを特徴とする。
【００１０】
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記第一層の厚みよりも前記第二層の厚みが厚いことを特徴とする。
【００１１】
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記第一層の厚みが１０〜５０ｎｍであり、前記第二層の厚みが５０〜９０ｎｍであることを特徴とする。
【００１２】
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記第一層の厚みと前記第二層の厚みが、合計で１００ｎｍ以下であることを特徴とする。
【００１３】
また、この発明にかかる炭化珪素半導体装置は、上記の発明において、前記第一層の結晶の太さより前記第二層の結晶の太さが太いことを特徴とする。
【００１４】
また、この発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素からなる半導体基板の表面に、ゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート酸化膜およびゲート電極上に絶縁膜を形成する工程と、前記絶縁膜を開口し前記半導体基板に到達するコンタクト孔を設ける工程と、前記半導体基板の表面側全体にＴｉＮ膜を成膜する工程と、前記コンタクト孔底面に形成された前記ＴｉＮ膜を除去する工程と、前記半導体基板の表面にＮｉ膜を成膜し、前記コンタクト孔底面にＮｉシリサイド層を形成する工程と、前記半導体基板の全体を急速加熱する工程と、を含む炭化珪素半導体装置の製造方法において、前記ＴｉＮ膜として不連続な柱状構造な二層以上を成膜したことを特徴とする。
【００１５】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記ＴｉＮ膜の成膜では、第一層の成膜後に一度成膜装置より取り出し、前記第一層の層上に再度第二層の成膜をすることを特徴とする。
【００１６】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記ＴｉＮ膜の成膜では、第一層の成膜後に一度プロセスを中断し、チャンバ内を酸素雰囲気にした状態で放置し、真空引き後に前記第一層の層上に第二層の成膜をすることを特徴とする。
【００１７】
また、この発明にかかる炭化珪素半導体装置の製造方法は、上記の発明において、前記ＴｉＮ膜の成膜では、第一層の成膜後に一度成膜装置より取り出し、酸素プラズマ処理で表面を酸化させた後に、前記第一層の層上に第二層の成膜をすることを特徴とする。
【００１８】
上述した発明によれば、第一層のＴｉＮ膜と第二層のＴｉＮ膜の間に酸化層が形成されて不連続な柱状構造となるため、Ｎｉ浸み込み耐性が向上する。これにより、層間絶縁膜の耐圧低下や素子の信頼性低下を抑制でき、良好な素子特性を得ることができる。
【発明の効果】
【００１９】
本発明によれば、層間絶縁膜の耐圧低下や素子の信頼性低下を抑制でき、良好な素子特性を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その１）
【図２】図２は、本発明の実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その２）
【図３】図３は、本発明の実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その３）
【図４】図４は、本発明の実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その４）
【図５】図５は、本発明の実施の形態にかかる炭化珪素半導体装置の製造工程を示す断面図である。（その５）
【図６】図６は、本発明の実施の形態にかかる炭化珪素半導体装置のＴｉＮ膜の柱状構造を示す図である。
【図７】図７は、本発明の実施の形態にかかる炭化珪素半導体装置の他の構成例を示す断面図である。
【図８】図８は、ＴｉＮ膜の柱状構造を示す図である。
【図９】図９は、層間絶縁膜へのＮｉの浸み込みを示す図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照して、この発明にかかる実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度のおよび低不純物濃度のであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２２】
（実施の形態）
本発明に係るＳｉＣ半導体デバイスの実施の形態として、縦型ＭＯＳＦＥＴを例に説明する。図１〜図５は、それぞれ実施の形態にかかる炭化珪素半導体装置としての縦型ＭＯＳＦＥＴの製造方法を示す断面図である。
【００２３】
はじめに、図１に示すように、ｎ+型ＳｉＣ基板１上にエピタキシャル成長によりｎ-型ＳｉＣエピ（エピタキシャル）層２をたとえば１５μｍの厚さで形成する。続いて、図２に示すように、ｎ-型ＳｉＣエピ層２上に選択的にｐチャネル層３を形成する。また、ｐチャネル層３上にｎ+ソース層４と、ｐ+コンタクト層５をイオン注入により形成し、例えば１８００℃で活性化のための熱処理をする。
【００２４】
その後、図３に示すように、ｎ+型ＳｉＣ基板１の主面上にゲート酸化膜６を形成し、ゲート酸化膜６上にドープトポリシリコン７を形成する。このドープトポリシリコン７を覆うように層間絶縁膜８およびコンタクト形成を行う。
【００２５】
その後、図４に示すように、層間絶縁膜８を覆うように第一層のＴｉＮ膜１１をスパッタリング法により成膜する。この後、ｎ+型ＳｉＣ基板１を一度成膜装置から取り出して大気に触れさせる。
【００２６】
この後、ｎ+型ＳｉＣ基板１を成膜装置により、第一層のＴｉＮ膜１１上に第二層のＴｉＮ膜１２をスパッタリング法により再度成膜する。
【００２７】
その後、コンタクト内のＴｉＮ膜をドライエッチングにより除去した後、表面側および裏面全面にニッケルを成膜し、高速加熱処理を行うことで層間絶縁膜８に覆われていないｎ+型ＳｉＣ基板１上（ｎ+ソース層４と、ｐ+コンタクト層５部分）にニッケルシリサイド層１３を形成する。
【００２８】
最後に、表面および裏面に電極となる金属膜を成膜して表面電極１４と裏面電極１５を形成する。以上により、図５に示す縦型ＭＯＳＦＥＴが完成する。
【００２９】
図６は、本発明の実施の形態にかかる炭化珪素半導体装置のＴｉＮ膜の柱状構造を示す図である。
【００３０】
実施の形態にかかる上記の方法により作製した縦型ＭＯＳＦＥＴによれば、図６に示すように第一層のＴｉＮ膜１１と第二層のＴｉＮ膜１２の間に中間層として、酸化層２０が形成されて不連続な柱状構造となるため、Ｎｉ浸み込み耐性が向上する。
【００３１】
これにより、層間絶縁膜８の耐圧低下や素子の信頼性低下を抑制でき、良好な素子特性を得ることができる。
【００３２】
そして、第二層（上層）のＴｉＮ膜１２の厚みは、第一層（下層）のＴｉＮ膜１１の厚みよりも厚い方がＮｉ浸み込み耐性が上がる。具体的には、第一層のＴｉＮ膜１１の厚みを１０〜５０ｎｍとし、第二層のＴｉＮ膜１２の厚みを５０〜９０ｎｍとし、かつ合計で１００ｎｍ程度の厚みにするのが好ましい。全体のＴｉＮ膜厚を１５０ｎｍまで厚くすると、その後の加熱処理時に下地との熱膨張率の差によりひび割れが発生するため、厚さは１００ｎｍ程度が限界である。
【００３３】
また、柱状構造の結晶の太さに関しては、太くした方が結晶の隙間を減らすことができ、浸み込み耐性が上がるため、第一層のＴｉＮ膜１１よりも第二層のＴｉＮ膜１２の方を太くするのが好ましい。結晶の太さは、例えばスパッタリング時の製膜圧力や温度、窒素の添加量などで変えることができる。
【００３４】
また、ＴｉＮ膜の成膜において、第一層のＴｉＮ膜１１の成膜を行った後、一度チャンバ内を酸素雰囲気にした状態で放置し、第二層のＴｉＮ膜１２の成膜を行っても良い。こうすることで、より確実に酸化層２０が形成されて不連続な柱状構造とすることができる。
【００３５】
また、ＴｉＮ膜の成膜において、第一層のＴｉＮ膜１１の成膜を行った後、アッシング装置などを用いて酸素プラズマ処理を行った後に、第二層のＴｉＮ膜１２の成膜を行っても良い。こうすることで、さらに確実に酸化層２０が形成されて不連続な柱状構造とすることができる。
【００３６】
これらの方法で成膜したＴｉＮ膜１１，１２は、間に挟まる酸化層２０が非常に薄いため、一度のドライエッチングで窓開けすることが可能であり、エッチングの工数を増やすことがない。
【００３７】
図７は、本発明の実施の形態にかかる炭化珪素半導体装置の他の構成例を示す断面図である。この図７に示すように、本発明は、縦型ＩＧＢＴにも適用することができる。
【００３８】
具体的には、オン状態のときに電流が流れる活性領域の１つの単位セル（素子の機能単位）を示し、活性領域において、ＳｉＣ基板（ｐ+型コレクタ領域）２１上のｎ-型ドリフト層（半導体層）２１ａの主面には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）構造が設けられている。
【００３９】
ＩＧＢＴ構造は、ｐ型ベース領域２２、ｎ+型領域２３、ｐ+型領域２４、ゲート絶縁膜２５およびゲート電極２６からなる。具体的には、ＳｉＣ基板２１の主面の表面層に、ｐ型ベース領域２２が選択的に設けられている。ｐ型ベース領域２２の内部には、ＳｉＣ基板２１の主面に露出するように、かつ互いに接するようにｎ+型領域２３およびｐ+型領域２４がそれぞれ選択的に設けられている。
【００４０】
ｎ+型領域２３は、ｎ+型エミッタ領域である。ｎ+型領域２３は、ｐ型ベース領域２２の内部においてｐ+型領域２４よりも外側に配置されている。ｐ+型領域２４は、ｐ+型コンタクト領域である。
【００４１】
ＳｉＣ基板２１の主面には、ｎ-型ドリフト層２１ａの、隣り合うｐ型ベース領域２２間に挟まれた部分からｐ型ベース領域２２およびｎ+型領域２３にわたって、ゲート絶縁膜２５が設けられている。ゲート絶縁膜２５の表面には、ゲート電極２６が設けられている。単位セルの各ゲート電極２６は、それぞれ、図示省略する部分において（例えばチップ外周部に配置されるゲートランナーを介して）ゲートパッドに接続されている。
【００４２】
ゲート電極２６の表面には、ゲート電極２６を覆うように層間絶縁膜２７が設けられている。層間絶縁膜２７の表面には、層間絶縁膜２７を覆うように保護膜２７ａが設けられている。保護膜２７ａの表面には、窒化チタン（ＴｉＮ）膜などのバリアメタル（金属膜）２８が設けられる。バリアメタル２８は、層間絶縁膜２７のコンタクトホールに露出されたｎ+型領域２３およびｐ+型領域２４に接する。
【００４３】
バリアメタル２８がない場合は、エミッタ電極となるおもて面電極２９は、ｎ+型領域２３およびｐ+型領域２４に接する。バリアメタル２８がある場合、おもて面電極９は、バリアメタル２８を介してｎ+型領域２３およびｐ+型領域２４に電気的に接続される。コレクタ電極となる裏面電極１５は、ｐ+型コレクタ領域２１に接する。
【００４４】
このように、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴにも同様に適用でき、Ｎｉシリサイドを形成する際に、層間絶縁膜２７へのＮｉの浸み込みを阻止することができ、層間絶縁膜２７の耐圧を向上でき、半導体素子の信頼性を向上できるようになる。
【００４５】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能であり、種々の炭化珪素半導体装置の製造方法に対して有効である。例えば、本発明は、ｐ型とｎ型とを入れ替えた場合や、炭化珪素基板と炭化珪素基板の主表面に成長させるエピタキシャル層とを同導電型とした場合も同様に成り立つ。また、基板として４Ｈ−ＳｉＣ以外の結晶多形を有する炭化珪素基板を用いた場合にも同様に成り立つ。
【産業上の利用可能性】
【００４６】
以上のように、本発明にかかる炭化珪素半導装置の製造方法は、半導体材料として炭化珪素を用いた炭化珪素半導体装置の製造に有用である。特に、絶縁破壊電圧特性に優れた縦型ＭＯＳＦＥＴの製造に有効である。
【符号の説明】
【００４７】
１  ｎ+型ＳｉＣ基板
２  ｎ-型ＳｉＣエピ層
３  ｐチャネル層
４  ｎ+ソース層
５  ｐ+コンタクト層
６  ゲート酸化膜
７  ドープトポリシリコン
８  層間絶縁膜
１１  第一層のＴｉＮ膜
１２  第二層のＴｉＮ膜
２０  酸化層
【図１】
0006690333.tif 000002
【図２】
0006690333.tif 000003
【図３】
0006690333.tif 000004
【図４】
0006690333.tif 000005
【図５】
0006690333.tif 000006
【図６】
0006690333.tif 000007
【図７】
0006690333.tif 000008
【図８】
0006690333.tif 000009
【図９】
0006690333.tif 000010