(57)【特許請求の範囲】
【請求項１】
送信機であって、
複数のフリップ−フロップと、複数のクロック信号に基づいて並列データ信号を直列データ信号に直列化するように構成された複数の多重化段とを備える直列−並列ロジックと、
試験信号を受信する第１入力、イネーブル信号を受信する第２入力、前記直列データ信号を受信する第３入力、及び、複数の電流モードロジック（ＣＭＬ）段を備えるドライバ回路と、を備え、
前記複数のＣＭＬ段のうちのＣＭＬ段は、
電流源によってバイアスされるように構成され、また、前記直列データ信号を受信するように結合された差動入力および差動出力を含む差動トランジスタ対と、
ノード対と前記差動出力の間に結合された抵抗器対と、
電圧供給と前記ノード対の間に結合されたトランジスタ対と、
前記ノード対の間に結合されたブリッジトランジスタと、
前記試験信号を受信するように構成された入力ポートのそれぞれの対、制御ポートのそれぞれの対および出力ポートのそれぞれの対を有する一対の３状態回路素子であって、出力ポートの前記対がそれぞれ前記ノード対に結合され、制御ポートの前記対が、前記トランジスタ対の個々のゲートおよび前記ブリッジトランジスタのゲートを備えた共通ノードに結合される一対の３状態回路素子と
を備える送信機。
【請求項２】
前記差動トランジスタ対をバイアスするように構成された前記電流源
をさらに備える、請求項１に記載の送信機。
【請求項３】
前記電流源がｎチャネル電界効果トランジスタ（ＦＥＴ）を備える、請求項２に記載の送信機。
【請求項４】
前記差動トランジスタ対が、一体に結合された一対のソース、前記差動出力のそれぞれの端部に結合された一対のドレイン、および前記差動入力のそれぞれの端部を提供する一対のゲートを有する一対のｎチャネル電界効果トランジスタ（ＦＥＴ）を備える、請求項１に記載の送信機。
【請求項５】
前記トランジスタ対が、前記電圧供給に結合された一対のソース、および前記ノード対にそれぞれ結合された一対のドレインを有する一対のｐチャネルＦＥＴを備える、請求項４に記載の送信機。
【請求項６】
前記ブリッジトランジスタが、前記ノード対のうちの一方のノードに結合されたソース、および前記ノード対のうちのもう一方のノードに結合されたドレインを有するｐチャネルＦＥＴを備える、請求項５に記載の送信機。
【請求項７】
３状態回路素子の前記対が一対の３状態インバータを備える、請求項１に記載の送信機。
【請求項８】
送信機内のドライバ回路を制御し、それにより前記送信機にＡＣ結合された相互接続を試験するための方法であって、
直列−並列ロジックを用いて、複数のクロック信号に基づいて、複数の並列データ信号から直列データ信号を生成することと、
前記ドライバ回路の差動出力に結合され、電流源によってバイアスされる、差動トランジスタ対に、前記相互接続を介する送信のために、前記直列データ信号を結合することと、
前記差動トランジスタ対から前記電流源を隔離するために、前記差動トランジスタ対のゲート間に印加される電圧を制御することと、
抵抗器対を介して前記ドライバ回路の前記差動出力に結合されたノード対に結合された一対の３状態回路素子の入力間に差動試験電圧を生成することと、
前記３状態回路素子の制御端子、電圧供給と前記ノード対の間に結合されたトランジスタ対のゲート、および前記ノード対の間に結合されたブリッジトランジスタのゲートに結合される制御電圧を生成することと、
前記３状態回路素子をイネーブルして前記ノード対から前記電圧供給を隔離し、かつ、前記ノード対を隔離するために前記制御電圧を制御することと
を含む方法。
【請求項９】
前記差動トランジスタ対が、一体に結合された一対のソース、および前記差動出力の端部にそれぞれ結合された一対のドレインを有する一対のｎチャネル電界効果トランジスタ（ＦＥＴ）を備える、請求項８に記載の方法。
【請求項１０】
前記トランジスタ対が、前記電圧供給に結合された一対のソース、および前記ノード対のそれぞれのノードに結合された一対のドレインを有する一対のｐチャネルＦＥＴを備える、請求項８に記載の方法。
【請求項１１】
前記ブリッジトランジスタが、前記ノード対のうちの一方のノードに結合されたソース、および前記ノード対のうちのもう一方のノードに結合されたドレインを有するｐチャネルＦＥＴを備える、請求項１０に記載の方法。
【請求項１２】
３状態回路素子の前記対が一対の３状態インバータを備える、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は一般に電子回路に関し、詳細には試験信号を挿入してＡＣ結合相互接続を試験するように構成された送信機に関する。
【背景技術】
【０００２】
ジョイントテストアクショングループ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ（ＪＴＡＧ））によって開発されたＩＥＥＥ規格１１４９．１を遵守する技術は、デバイス（例えば集積回路）間の基板レベル相互接続を首尾よく試験するために使用されている。ＩＥＥＥ規格１１４９．１（以下、「ＪＴＡＧ規格または「ＪＴＡＧ」と呼ぶ）が十分な試験適用範囲を規定しているのは、直流結合（ＤＣ結合）相互接続に対する故障のみである。ＤＣ結合相互接続は、ワイヤおよび直列抵抗のみを有する信号経路である。ＤＣ結合相互接続は、信号のＤＣ成分およびＡＣ成分の両方を通すことができる。ＪＴＡＧによって開発されたＩＥＥＥ規格１１４９．６は、ＡＣ結合相互接続に対する故障の試験適用範囲を規定しているＪＴＡＧ規格の拡張である。ＡＣ結合相互接続は、信号のＤＣ成分を阻止し、かつ、信号のＡＣ成分のみを通す直列キャパシタンスを有する信号経路である。
【０００３】
集積回路（ＩＣ）は、基板レベル相互接続にＡＣ結合される高速トランシーバをしばしば含む。例えばトランシーバは、定電圧差動信号発信（ＬＶＤＳ）のための差動信号経路によって結合することができる。ＩＥＥＥ規格１１４９．６（以下、「ＡＣ−ＪＴＡＧ規格」または「ＡＣ−ＪＴＡＧ」と呼ぶ）を遵守するトランシーバは、ＡＣ結合相互接続の構造的適切性を試験するために使用することができる試験論理を含む。送信機内の試験論理は、ＤＣ試験データを、ＡＣ相互接続を通過することができる時間変化ＡＣ波形上に変調する。受信機内の試験論理は、ＡＣ相互接続からＡＣ波形を受け取り、かつ、ＤＣ試験データを回復する。ＡＣ−ＪＴＡＧを遵守する送信機は、ミッションモード（正規の動作モード）または試験モードで動作するように設計することができる。送信機は、試験モードを実現するために必要な追加回路機構がミッションモードを実現するコア論理回路機構に悪影響を及ぼさないように設計しなければならない。
【発明の概要】
【０００４】
試験信号を挿入してＡＣ結合相互接続を試験するように構成された送信機を提供するための技法が説明される。一例では、ドライバ回路は、電流源によってバイアスされるように構成され、また、差動入力および差動出力を含む差動トランジスタ対を含む。ドライバ回路は、ノード対と差動出力の間に結合された抵抗器対と、電圧供給とノード対の間に結合されたトランジスタ対と、ノード対の間に結合されたブリッジトランジスタとをさらに含む。ドライバ回路は、入力ポートのそれぞれの対、制御ポートのそれぞれの対および出力ポートのそれぞれの対を有する一対の３状態回路素子をさらに含む。出力ポートの対は、それぞれノード対に結合される。制御ポートの対は、トランジスタ対の個々のゲートおよびブリッジトランジスタのゲートを備えた共通ノードに結合される。
【０００５】
別の例では、集積回路（ＩＣ）は、相互接続に交流（ＡＣ）結合するように構成された差動出力を有する送信機と、試験信号および試験イネーブル信号を生成するように構成された試験論理とを含む。ＩＣは、複数の電流モード論理（ＣＭＬ）段を有するドライバを送信機内にさらに含む。複数のＣＭＬ段の１つのＣＭＬ段は、電流源によってバイアスされるように構成された差動トランジスタ対を含み、差動トランジスタ対は、差動入力および差動出力を備えている。ＣＭＬ段は、差動出力に結合された抵抗器対と、抵抗器対と電圧供給の間に結合された、試験イネーブル信号から引き出されるゲート電圧を受け取るトランジスタ対と、抵抗器対の間に結合された、試験イネーブル信号から引き出されるゲート電圧を受け取るブリッジトランジスタとをさらに含む。ＣＭＬ段は、抵抗器対を介して差動出力に結合された一対の３状態回路素子をさらに含む。３状態回路素子の対は、試験信号から引き出される差動入力電圧、および試験イネーブル信号から引き出される制御電圧を受け取る。
【０００６】
別の例では、送信機内のドライバ回路を制御し、それにより送信機にＡＣ結合された相互接続を試験するための方法は、ドライバ回路をバイアスする電流源を隔離するために、ドライバ回路の差動出力に結合された差動トランジスタ対のゲート間に印加される電圧を制御することを含む。方法は、抵抗器対を介してドライバ回路の差動出力に結合されたノード対に結合された一対の３状態回路素子の入力間に差動試験電圧を生成することをさらに含む。方法は、３状態回路素子の制御端子、電圧供給とノード対の間に結合されたトランジスタ対のゲート、およびノード対の間に結合されたブリッジトランジスタのゲートに結合される制御電圧を生成することをさらに含む。方法は、３状態回路素子をイネーブルしてノード対から電圧供給を隔離し、かつ、ノード対を隔離するために制御電圧を制御することをさらに含む。
【０００７】
これらおよび他の態様は、以下の詳細な説明を参照することによって理解することができる。
【０００８】
したがって上で記載した特徴を詳細に理解することができるよう、以下、添付の図面にそのいくつかが図解されている例示的実施態様を参照して、上で簡単に要約した説明をより詳細に説明する。しかしながら添付の図面は典型的な例示的実施態様を図解したものにすぎず、したがってその範囲を限定するものと見なしてはならないことを留意されたい。
【図面の簡単な説明】
【０００９】
【図１】一例示的回路基板システムを示すブロック図である。
【図２】ＩＣの一例を示すブロック図である。
【図３】送信機の一例を示すブロック図である。
【図４】図３の送信機内のドライバの一例を示すブロック図である。
【図５】試験モードで差動出力上にＡＣ試験信号を挿入するように構成された電流モード論理（ＣＭＬ）回路の一例を示す略図である。
【図６】図３の送信機の直列−並列論理の一例を示すブロック図である。
【図７】送信機内のドライバ回路を制御し、それにより送信機にＡＣ結合された相互接続を試験するための方法の一例を示す流れ図である。
【図８】本明細書において説明される試験論理を有する例示的書替え可能ゲートアレイ（ＦＰＧＡ）アーキテクチャの図解である。
【発明を実施するための形態】
【００１０】
理解を容易にするために、可能である場合、全く同じ参照数表示を使用して、図に共通の全く同じ要素が示されている。ある例の要素は他の例に有利に組み込むことができることが企図されている。
【００１１】
以下、図を参照して様々な特徴について説明する。図は、スケール通りに描かれていることも、あるいはスケール通りに描かれていないこともあること、また、同様の構造または機能の要素は、すべての図を通して同様の参照数表示で表されていることに留意されたい。図は、単に特徴の説明を容易にすることを意図したものにすぎないことに留意されたい。これらの図には、特許請求される発明について余す所なく説明すること、あるいは特許請求される発明の範囲を制限することは意図されていない。その上、図解される例は、示されているすべての態様または利点を有する必要はない。特定の例に関連して説明されている態様または利点は、必ずしもその例に限定されず、また、そのようには図解されていなくても、あるいはそのようには明確に説明されていなくても、任意の他の例の中で実践することが可能である。
【００１２】
ＡＣ試験信号を挿入するように構成された送信機を集積回路（ＩＣ）内に提供するための技法が説明される。送信機は、集積回路（ＩＣ）内の、マルチ−ギガビットトランシーバ（ＭＧＴ）に使用されるような高速直列送信機であってもよい。ＭＧＴは、毎秒１ギガビット（Ｇｂｐｓ）を超える直列ビットレートで動作するシリアライザ／デシリアライザ（ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ（ＳｅｒＤｅｓ））である。送信機は、低電圧差動信号発信（ＬＶＤＳ）などの差動信号発信を使用してデータを送信することができる。通常、送信機は、高速信号伝送をサポートする相互接続にＡＣ結合される。ＡＣ試験信号は、相互接続を試験することができるＡＣ波形（例えば差動信号）を送信する目的のために、ＩＣ内のＡＣ−ＪＴＡＧ試験論理によって生成することができる。ＡＣ試験信号は、送信機内の、被クロック化直列化論理から下流側などの最終被クロック化回路素子から下流側のノードで挿入される。一例では、ＡＣ試験信号は、送信機のドライバの段で挿入される。ＡＣ試験信号は最終被クロック化回路素子の後段で挿入されるため、試験モードにある間、送信機に対する、トグルするクロック信号を受け取る要求事項は存在しない。さらに、送信機のドライバ中へのＡＣ試験信号の直接的な挿入により、ドライバの前段における逐次論理に対する修正が回避され、延いては電力消費が低減され、配線の複雑性が緩和され、また、送信機のタイミングおよび速度に対する影響を無視することができる。
【００１３】
図１は、一例示的回路基板システム１００を示すブロック図である。回路基板システム１００は、相互接続１０３によって結合された集積回路（ＩＣ）１０２Ａおよび１０２Ｂ（集合的にＩＣ１０２）を含む。ＩＣ１０２の各々は、コア論理１０４、試験論理１０６、受信機１０８（「ＲＸ１０８」）および送信機１１０（「ＴＸ１１０」）を含む。ＩＣ１０２Ａ内の送信機１１０およびＩＣ１０２Ｂ内の受信機１０８は、相互接続１０３（基板レベル相互接続１０３とも呼ばれる）にＡＣ結合されている。送信機１１０および受信機１０８は個別の論理構成要素として示されているが、送信機１１０および受信機１０８は、ＩＣ１０２の各々の中の、ＭＧＴなどの単一のトランシーバの一部であってもよい。さらに、試験論理１０６は個別の論理構成要素として示されているが、試験論理１０６は、送信機１１０および受信機１０８を内部に含むＩＣ１０２全体に分散させることができる。試験論理１０６は、ＡＣ−ＪＴＡＧ仕様を遵守することができる。
【００１４】
相互接続１０３は、伝送線路１１２Ｐおよび１１２Ｎ（集合的に「伝送線路１１２」）の差動対を備えている。相互接続１０３は、結合コンデンサ１１４Ｐおよび１１４Ｎ（集合的に「結合コンデンサ１１４」）および抵抗器１１６を介してＩＣ１０２Ｂ内の受信機１０８に結合されている。抵抗器１１６は、伝送線路１１２のためのインピーダンス整合として働く負荷終端を備えている。コンデンサ１１４および抵抗器１１６は、ＩＣ１０２の外部に存在するものとして示されているが、いくつかの例では、コンデンサ１１４および／または抵抗器１１６は、ＩＣ１０２Ｂ内に配置することも可能である。また、他の例では、相互接続１０３は、ソース終端を提供する抵抗器、または同相モードＤＣバイアスを提供するための抵抗器および電圧源などの追加構成要素を含むことも可能である。
【００１５】
動作中、コア論理１０４は、ＩＣ１０２Ａ内の送信機１１０を使用して、相互接続１０３を介して、ＩＣ１０２Ｂ内の受信機１０８に高速データを送ることができる。高速データは、差動信号を使用して相互接続１０３を介して送信される。送信機１１０は、高速データを相互接続１０３に結合する場合、「ミッションモード」で動作する。試験論理１０６は、ＩＣ１０２Ａ内の送信機１１０を使用して、ＩＣ１０２Ｂ内の受信機１０８にＡＣ試験信号を送ることができる。送信機１１０は、ＡＣ試験信号を相互接続１０３に結合する場合、「試験モード」で動作する。ＡＣ試験信号も同じく差動信号であるが、高速データより低い周波数を有することができる。例えばＡＣ試験信号のスイッチング速度は、高速データのデータ転送速度の１００分の一程度であってもよい（例えば高速データの１ギガヘルツまたは数ギガヘルツ（ＧＨｚ）に対して１０メガヘルツ（ＭＨｚ））。通常、ＡＣ試験信号の周波数は高速データの周波数未満である。
【００１６】
本明細書において説明されるように、送信機１１０は、試験モードで動作している場合、相互接続１０３上にＡＣ試験信号を挿入するように構成されたドライバを含むことができる。ＡＣ試験信号は、送信機１１０内の最終被クロック化回路素子の後段で挿入される。したがってＩＣ１０２Ａに対する、試験モードにおいてトグルするクロックを提供する要求事項は存在しない。さらに、送信機１１０の逐次論理に対する修正も不要である。送信機１１０の逐次論理に対する、ＡＣ試験信号の挿入をサポートするための追加回路機構は、電力消費を増し、配線の複雑性を増すことがあり、また、タイミングマージンを低減し得る。したがって送信機１１０内の最終被クロック化回路素子の後段におけるＡＣ試験信号の挿入により、電力消費および配線の複雑性が低減され、また、送信機１１０のタイミングおよび速度に対する影響を無視することができる。
【００１７】
図２は、ＩＣ１０２（例えばＩＣ１０２ＡまたはＩＣ１０２Ｂ）の一例を示すブロック図である。ＩＣ１０２は、試験論理１０６、コア論理１０４、受信機１０８および送信機１１０の各々に結合された入力／出力（ＩＯ）ピン２１６を含む。詳細には、送信機１１０および受信機１０８は、それぞれＩＯピン２１６のＡＣピン２２２に結合されている。ＡＣピン２２２は、基板レベル相互接続（例えば図１に示されている相互接続１０３）にＡＣ結合されている。
【００１８】
試験論理１０６は、境界走査レジスタ（ＢＳＲ）２０６に結合された試験アクセスポート（ＴＡＰ）２０２を備えている。ＴＡＰ２０２は、他の構成要素の中でもとりわけコントローラ２０４（ＴＡＰコントローラ２０４とも呼ばれる）を含む。ＴＡＰ２０２の他の構成要素は、命令レジスタ、バイパスレジスタ、マルチプレクサ、等々を含み、これらは当分野でよく知られており、分かりやすくするために省略されている。ＴＡＰ２０２は、ＩＯピン２１６のＪＴＡＧピン２１８に結合されている。ＪＴＡＧピン２１８は、試験データ入力（ＴＤＩ）、試験データ出力（ＴＤＯ）、試験クロック（ＴＣＫ）、試験モード選択（ＴＭＳ）および任意選択で試験リセット（ＴＲＳ）などのよく知られているＪＴＡＧインタフェースのためのピンを含む。
【００１９】
ＢＳＲ２０６は、ＤＣセル２０８およびＡＣセル２１０を含む。ＤＣセル２０８は、ＩＯピン２１６のＤＣピン２２０に結合された論理を備えている。ＤＣセル２０８は、ＤＣ結合相互接続を試験するために使用される。ＡＣセル２１０の入力は、受信機１０８内の試験受信機２１２に結合されている。いくつかの例では、ＩＣ１０２は、多くの試験受信機２１２を含むことができる。ＡＣセル２１０の出力は、ＡＣ試験信号発生器２１４に結合されている。いくつかの例では、ＩＣ１０２は、多くのＡＣ試験信号発生器２１４を含むことができる。ＡＣセル２１０は、ＡＣ結合相互接続を試験するために使用される。詳細には、ＡＣセル２１０の入力セルは、受け取ったＡＣ試験信号から試験受信機２１２によって回復されたＤＣ試験データを受け取る。ＡＣセル２１０の出力セルは、ＡＣ試験信号を変調して送信機１１０によって伝送するためのＤＣ試験データを提供する。また、ＢＳＲ２０６は、ＤＣセル２０８およびＡＣセル２１０からデータを受け取り、また、ＤＣセル２０８およびＡＣセル２１０にデータを提供するためにコア論理１０４に結合することも可能である。
【００２０】
ＴＡＰ２０２およびＡＣ試験信号発生器２１４は、それぞれ送信機１１０に結合されている。送信機１１０は、ＴＡＰ２０２からの制御信号に基づいて、試験モードまたはミッションモードのいずれかで動作することができる。ミッションモードでは、送信機１１０は、コア論理１０４からデータを獲得し、かつ、ＡＣピン２２２を介して相互接続に結合される高速差動信号を使用してデータを送信する。試験モードでは、送信機１１０は、ＡＣ試験信号発生器２１４からＡＣ試験信号を獲得し、かつ、ＡＣピン２２２を介してＡＣ試験信号を相互接続に結合する。ＴＡＰ２０２は、ＡＣ  ＥＸＴＥＳＴ命令（例えばＡＣ−ＪＴＡＧ内で定義されるＥＸＴＥＳＴ＿ＰＵＬＳＥ命令またはＥＸＴＥＳＴ＿ＴＲＡＩＮ命令）に応答して、送信機１１０に対する試験モードを開始することができる。
【００２１】
図３は、送信機１１０の一例を示すブロック図である。送信機１１０は、直列−並列論理３０２およびドライバ３０４を含む。直列−並列論理３０２は、並列入力３０６および直列出力３０８を含む。一例では、並列入力３０６は、ｄ１ないしｄｎで参照されているＮ個の不平衡信号（例えば基準電圧に対して参照されるデジタル信号）を受け取る。直列出力３０８は、信号ｄ０ないしｄｎの直列化された表現を運ぶ不平衡信号を提供する。直列出力３０８は、ドライバ回路機構３０４の入力に結合されている。直列−並列論理３０２は、１つまたは複数のクロック信号に従って動作する逐次論理（図示せず）を備えている。したがって直列−並列論理３０２は、１つまたは複数のクロック信号を受け取るための１つまたは複数のクロックポートを含む。
【００２２】
ドライバ３０４は、正端３１４Ｐおよび負端３１４Ｎを備えた差動出力３１４を含む。正端３１４Ｐは信号Ｔｘｐを提供し、また、負端３１４Ｎは信号Ｔｘｎを提供する。信号ＴｘｐおよびＴｘｎは同相モード電圧を中心とし、また、信号Ｔｘｎは、信号Ｔｘｐの反転である。直列出力３０８のデータは、信号Ｔｘｐと信号Ｔｘｎの差によって運ばれる。また、ドライバ３０４は、制御入力３１２および試験入力３１０を同じく含む。ドライバ３０４は、制御入力上でＪＴＡＧイネーブル信号を受け取ることができ、また、試験入力３１０上でＡＣ試験信号を受け取ることができる。ＪＴＡＧイネーブル信号は、ドライバ回路機構３０４をミッションモードにするか、あるいは試験モードにするかどうかを制御する不平衡信号を備えている。ＡＣ試験信号は、ドライバ回路機構３０４によって差動信号に変換され、かつ、差動出力３１４に結合される不平衡信号を備えている。
【００２３】
送信機１１０は、示されている例とは異なる変形形態を有することができる。例えば直列−並列論理３０２は、不平衡信号としてではなく、差動信号として直列信号を出力することができる。同様に、ドライバ回路機構３０４は、不平衡信号としてではなく、差動信号として試験入力３１０を受け取ることができる。別の例では、送信機１１０は、直列データ（不平衡または差動）をＩＣ１０２から直接受け取ることができ、直列−並列論理３０２の必要性を除去することができる。
【００２４】
図４は、ドライバ３０４の一例を示すブロック図である。ドライバ３０４は、不平衡−差動変換器４０２およびドライバ回路４０４を含む。不平衡−差動変換器４０２の入力は、直列出力３０８から不平衡信号を受け取り、また、差動信号を出力する。ドライバ回路４０４は、不平衡−差動変換器４０２から差動信号を受け取る。
【００２５】
ドライバ回路４０４は、差動信号を差動出力３１４上に駆動するように構成された電流モード論理（ＣＭＬ）を備えている。電流モード論理は、複数のＣＭＬ回路４０６１ないし４０６Ｍ（集合的にＣＭＬ回路４０６）を備えている。ＣＭＬ段４０６の各々は、伝送のために差動信号をバッファし、かつ、条件付けるＣＭＬ回路を備えている。例えばＣＭＬ論理は、前置ドライバとして動作する１つまたは複数のＣＭＬ段４０６、およびドライバとして動作する１つまたは複数のＣＭＬ段４０６を含むことができる。ＣＭＬ段４０６のうちの１つは、制御入力３１２および試験入力３１０に応答して、差動出力３１４上にＡＣ試験信号を挿入するように構成される。示されている例では、ＣＭＬ回路４０６１がそのように構成されているが、通常、ＣＭＬ段４０６は、すべて、ＡＣ試験信号を挿入するように構成することができる。
【００２６】
図５は、試験モードで差動出力上にＡＣ試験信号を挿入するように構成されたＣＭＬ回路の一例（例えば図４に示されているＣＭＬ回路４０６１）を示す略図である。ＣＭＬ回路４０６１は、電流源５０２、差動トランジスタ対５０４、抵抗器対５０６、トランジスタ対５０８、ブリッジトランジスタＭ４および一対の３状態回路素子５１０を備えている。
【００２７】
この例では、電流源５０２は、ｎ型金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）、等々などのｎチャネル電界効果トランジスタ（ＦＥＴ）であるトランジスタＭ１を備えている。ｎ型ＭＯＳＦＥＴは、「ＮＭＯＳ」トランジスタとしても知られている。トランジスタＭ１のソースは基準電圧（例えば電気接地）に結合されている。トランジスタＭ１のゲートは、バイアス電圧Ｖｂｉａｓを受け取るように構成されている。電圧Ｖｂｉａｓは、トランジスタＭ１が飽和領域で動作して電流Ｉｔａｉｌを流すように構成されている。電流源５０２は、カスコード電流源、スタック電流源、等々などの、図に示されている形態以外の変形形態を有することができる。
【００２８】
差動トランジスタ対５０４は、トランジスタＭ２およびＭ３のソース結合対を備えている。トランジスタＭ２およびＭ３は、ＮＭＯＳトランジスタなどのｎチャネルＦＥＴを備えている。トランジスタＭ２およびＭ３のソースは一体に結合されており、バイアスポート５１４を形成している。バイアスポート５１４は、トランジスタＭ１のドレインに結合されている。トランジスタＭ２のドレインは出力ノード５１２Ｎに結合されており、また、トランジスタＭ３のドレインは出力ノード５１２Ｐに結合されている。出力ノード５１２Ｐの電圧はＶｏｐとして参照されており、また、出力ノード５１２Ｎの電圧はＶｏｎとして参照されている。出力ノード５１２Ｐおよび５１２Ｎは、集合的に差動出力ポート５１２を備えている。トランジスタＭ２のゲート５１６Ｐはゲート電圧Ｖｉｐを受け取り、また、トランジスタＭ３のゲート５１６Ｎはゲート電圧Ｖｉｎを受け取っている。トランジスタＭ２およびＭ３のゲート５１６Ｐおよび５１６Ｎは、集合的に差動入力ポート５１６を備えている。
【００２９】
抵抗器対５０６は、出力ノード５１２Ｎに結合された端子を有する抵抗器Ｒ１、および出力ノード５１２Ｐに結合された端子を有する抵抗器Ｒ２を備えている。抵抗器Ｒ１の別の端子はノードＶｃｏｍｎに結合されている。抵抗器Ｒ２の別の端子はノードＶｃｏｍｐに結合されている。
【００３０】
ブリッジトランジスタＭ４は、ノードＶｃｏｍｎとＶｃｏｍｐの間に結合されている。ブリッジトランジスタは、ｐ型ＭＯＳＦＥＴ（「ＰＭＯＳ」トランジスタとも呼ばれる）などのｐチャネルＦＥＴを備えている。ブリッジトランジスタＭ４のゲートは電圧ｅｎＪＴＡＧに結合されている。
【００３１】
３状態回路素子５１０は、３状態インバータＩｎｖｐおよび３状態インバータＩｎｖｎを備えている。３状態インバータＩｎｖｐは、真の電圧ｄｔｅｓｔに結合された入力を含む。３状態インバータＩｎｖｎは、補数電圧
0006689289.tif 000002
に結合された入力を含む。３状態インバータＩｎｖｐの出力はノードＶｃｏｍｎに結合されており、また、３状態インバータＩｎｖｎの出力はノードＶｃｏｍｐに結合されている。３状態インバータＩｎｖｐおよびＩｎｖｎの制御入力は電圧ｅｎＪＴＡＧに結合されている。真の電圧ｄｔｅｓｔは、ＡＣ試験信号発生器２１４によって提供されるＡＣ試験信号の電圧を備えているか、またはＡＣ試験信号発生器２１４によって提供されるＡＣ試験信号の電圧から引き出される。補数電圧
0006689289.tif 000003
は真の電圧ｄｔｅｓｔから引き出すことができる（例えばインバータを使用して）。
【００３２】
トランジスタ対５０８は、ソース結合トランジスタＭ５およびＭ６を備えている。トランジスタＭ５およびＭ６は、それぞれＰＭＯＳトランジスタを備えている。トランジスタＭ５およびＭ６のソースは供給電圧Ｖｓｕｐに結合されている。トランジスタＭ５およびＭ６のゲートは制御電圧ｅｎＪＴＡＧに結合されている。トランジスタＭ５のドレインはノードＶｃｏｍｎに結合されており、また、トランジスタＭ６のドレインはノードＶｃｏｍｐに結合されている。
【００３３】
動作中、電圧ｅｎＪＴＡＧがＣＭＬ回路４０６１をミッションモードにするか、あるいは試験モードにするかどうかを決定する。電圧ｅｎＪＴＡＧは、ＴＡＰ２０２からのＪＴＡＧイネーブル信号を備えているか、またはＴＡＰ２０２からのＪＴＡＧイネーブル信号から引き出される。ｅｎＪＴＡＧが低電圧（すなわちＪＴＡＧイネーブル信号が論理ロー）である場合、ＣＭＬ回路４０６１はミッションモードになる。ｅｎＪＴＡＧが高電圧（例えばＪＴＡＧイネーブル信号が論理ハイ）である場合、ＣＭＬ回路４０６１は試験モードになる。
【００３４】
ＣＭＬ回路４０６１はミッションモードであると仮定する。ミッションモードでは、電圧ｅｎＪＴＡＧは、トランジスタＭ５およびＭ６が三極領域で動作して、電流源５０２による供給から引き出される電流を流す電圧である。トランジスタＭ４に印加されるゲート電圧（ｅｎＪＴＡＧ）によってトランジスタＭ４がターンオンし、それによりソースとドレインの間にチャネルが形成される。したがってノードＶｃｏｍｎおよびＶｃｏｍｐは、トランジスタＭ４を介して電気的に接続される。トランジスタＭ５およびＭ６は並列であり、集合的に電流Ｉｔａｉｌを流す。３状態インバータＩｎｖｐおよびＩｎｖｎは高インピーダンス状態（すなわちディセーブルされた状態）にあり、真である補数ｄｔｅｓｔ電圧がそれぞれノードＶｃｏｍｎおよびＶｃｏｍｐに結合されるのを防止する。
【００３５】
差動トランジスタ対５０４は、ＶｉｐとＶｉｎの差に応じて抵抗器Ｒ１または抵抗器Ｒ２のいずれかを介して電流Ｉｔａｉｌを操る。ＶｉｐとＶｉｎの差が正になるとトランジスタＭ２が導通を開始し、また、トランジスタＭ３は遮断領域に向かって移行する。出力ノード５１２Ｎは基準電圧に向かって（例えばＶｃｏｍｎ−Ｒ１＊Ｉｔａｉｌに向かって）プルダウンされ、また、出力ノード５１２Ｐは供給電圧Ｖｓｕｐに向かって移動する。ＶｉｐとＶｉｎの差が負になるとトランジスタＭ２が遮断領域に向かって移行し、また、トランジスタＭ３は導通を開始する。出力ノード５１２Ｐは基準電圧に向かって（例えばＶｃｏｍｐ−Ｒ２＊Ｉｔａｉｌに向かって）プルダウンされ、また、出力ノード５１２Ｎは供給電圧Ｖｓｕｐに向かって移動する。したがって差動出力ＶｏｐとＶｏｎは差動入力Ｖｉｐ−Ｖｉｎに従う。
【００３６】
次に、ＣＭＬ回路４０６１は試験モードであると仮定する。試験モードでは、ｅｎｊＴＡＧ電圧は、トランジスタＭ５およびＭ６が遮断し、供給からの電流を流さない電圧である。ブリッジトランジスタＭ４も同じく遮断であり、ノードＶｃｏｍｎをＶｃｏｍｐから電気的に隔離する。３状態インバータＩｎｖｐおよびＩｎｖｎがイネーブルされる。３状態インバータＩｎｖｐは、補数試験電圧ｄｔｅｓｔをノードＶｃｏｍｎに結合する（例えば真の試験電圧の論理的逆）。３状態インバータＩｎｖｎは、真の試験電圧ｄｔｅｓｔをノードＶｃｏｍｐに結合する（例えば補数試験電圧の論理的逆）。電圧ＶｉｐおよびＶｉｎは、トランジスタＭ２およびＭ３を遮断させる基準電圧（またはトランジスタＭ２およびＭ３の閾値電圧未満の任意の電圧）にすることができる。このような場合、３状態インバータＩｎｖｐおよびＩｎｖｎによって引き出される電流は、Ｒ１およびＲ２を通ってそれぞれ出力ノード５１２Ｎおよび５１２Ｐへ流れる。このようにして差動試験信号が差動入力ポート５１６に結合される。
【００３７】
トランジスタＭ４、Ｍ５およびＭ６、ならびに３状態インバータＩｎｖｐおよびＩｎｖｎは、ＣＭＬ段に追加された、試験モードで差動出力上にＡＣ試験信号を挿入するための要素を備えている。追加された要素は、ミッションモードにおけるＣＭＬ段の機能に影響を及ぼすことはなく、試験モードにおける差動出力上へのＡＣ試験信号の挿入を許容する。ＣＭＬ段上の追加要素Ｍ４、Ｍ５、Ｍ６、ＩｎｖｐおよびＩｎｖｎの追加負荷は、正規動作の間、同相モードとして出現し、したがってミッションモードにおける差動出力信号に影響を及ぼすことはない。
【００３８】
図６は、送信機１１０の直列−並列論理３０２の一例を示すブロック図である。直列−並列論理３０２は、フリップ−フロップ６０２１ないし６０２ｎ（集合的にフリップ−フロップ６０２）、および多重化段の段６０４１ないし６０４ｎ（集合的に多重化段６０４）を含む。フリップ−フロップ６０２１ないし６０２ｎへの入力は、入力データバスからそれぞれデータ信号ｄ１ないしｄｎを受け取る。フリップ−フロップ６０２２、６０２４、．．．、６０２ｎのクロック入力は、クロック信号ｃｌｋ１を受け取り、また、フリップ−フロップ６０２１、６０２３、．．．、６０２ｎ−１のクロック入力は、クロック信号ｃｌｋ１の補数を受け取る。フリップ−フロップ６０２の出力は、多重化段６０４１の入力に結合されている。多重化段６０４１の出力は、多重化段６０４２の入力に結合されており、以下、多重化段６０４ｎ−１の出力が多重化段６０４ｎの入力に結合されるまで同様である。多重化段６０４１の制御入力はクロック信号ｃｌｋ１を受け取り、多重化段６０４２の制御入力はクロック信号ｃｌｋ２を受け取り、以下、多重化段６０４ｎ−１の制御入力がクロック信号ｃｌｋｎ−１を受け取り、また、多重化段６０４ｎの制御入力がクロック信号ｃｌｋｎを受け取るまで同様である。
【００３９】
クロック信号ｃｌｋ１ないしｃｌｋｎは、多重化段６０４ｎの出力がデータ入力の直列ストリームをドライバ３０４に提供するように構成されている。上で考察したようにドライバ３０４は、ＡＣ試験信号を受け取るための試験入力、およびＪＴＡＧイネーブル信号を受け取るための制御入力を含む。ドライバ３０４は、直列−並列論理３０２内の逐次論理ではなく、ＡＣ試験信号を挿入するための試験論理を含む。したがって直列−並列論理３０２のタイミングマージンに影響を及ぼす追加試験論理は存在しない。
【００４０】
図７は、送信機内のドライバ回路を制御して、送信機にＡＣ結合された相互接続を試験する方法７００の一例を示す流れ図である。方法７００は、送信機１１０およびＣＭＬ回路４０６１（一例示的ドライバ回路）に関連して説明される。方法７００は、ＣＭＬ回路４０６１をバイアスする電流源５０２を隔離するために、ＣＭＬ回路４０６１の差動出力ポート５１２に結合された差動トランジスタ対５０４のゲート間に印加される電圧を送信機１１０が制御するブロック７０２を含む。
【００４１】
方法７００は、ノード対Ｖｃｏｍｎ、Ｖｃｏｍｐに結合された３状態回路素子５１０の対の入力間に差動試験電圧を送信機１１０が生成する（または受け取る）ブロック７０４を含み、ノード対Ｖｃｏｍｎ、Ｖｃｏｍｐは、抵抗器対５０６を介してドライバ回路の差動出力に結合されている。
【００４２】
方法７００は、３状態回路素子５１０の制御端子、電圧供給とノード対Ｖｃｏｍｎ、Ｖｃｏｍｐの間に結合されたトランジスタ対５０８のゲート、およびノード対Ｖｃｏｍｎ、Ｖｃｏｍｐの間に結合されたブリッジトランジスタＭ４のゲートに結合される制御電圧を送信機１１０が生成する（または受け取る）ブロック７０６を含む。
【００４３】
方法７００は、３状態回路素子５１０をイネーブルして、電圧供給をノード対Ｖｃｏｍｎ、Ｖｃｏｍｐから隔離し、かつ、ノード対Ｖｃｏｍｎ、Ｖｃｏｍｐを隔離する制御電圧を送信機１１０または何らかの他の回路（例えばＴＡＰ２０２）が制御するブロック７０８を含む。
【００４４】
上で説明した、試験信号を挿入するように構成されたドライバ回路は、様々な集積回路アプリケーション上を含む様々なアプリケーションに使用することができる。例えばドライバ３０４は、書替え可能ゲートアレイ（ＦＰＧＡ）などのプログラマブル集積回路上で使用することができる。図８は、マルチ−ギガビットトランシーバ（「ＭＧＴ」）８０１、構成可能論理ブロック（「ＣＬＢ」）８０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）８０３、入力／出力ブロック（「ＩＯＢ」）８０４、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）８０５、デジタル信号処理ブロック（「ＤＳＰ」）８０６、特殊化入力／出力ブロック（「Ｉ／Ｏ」）８０７（例えば構成ポートおよびクロックポート）、およびデジタルクロックマネジャなどの他のプログラマブル論理８０８、アナログ−デジタル変換器、システム監視論理、等々を含む極めて多数の異なるプログラマブルタイルを含むＦＰＧＡ８００の一例示的アーキテクチャを図解したものである。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）８１０を同じく含む。ＭＧＴ８０１は、ＡＣ試験信号を挿入するように構成されたドライバ３０４を含むことができる。
【００４５】
いくつかのＦＰＧＡでは、個々のプログラマブルタイルは、図８の一番上に含まれている例によって示されているように、同じタイル内のプログラマブル論理要素の入力および出力端子８２０への接続を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）８１１を含むことができる。個々のプログラマブル相互接続要素８１１は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント８２２への接続を同じく含むことができる。個々のプログラマブル相互接続要素８１１は、論理ブロック（図示せず）間の汎用経路指定資源の相互接続セグメント８２４への接続を同じく含むことができる。汎用経路指定資源は、相互接続セグメント（例えば相互接続セグメント８２４）のトラック、および相互接続セグメントを接続するためのスイッチブロック（図示せず）を備えた論理ブロック（図示せず）間の経路指定チャネルを含むことができる。汎用経路指定資源の相互接続セグメント（例えば相互接続セグメント８２４）は、１つまたは複数の論理ブロックにわたることができる。プログラマブル相互接続要素８１１は、汎用経路指定資源と相俟って、図解されているＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。
【００４６】
一例示的実施態様では、ＣＬＢ８０２は、ユーザ論理プラス単一のプログラマブル相互接続要素（「ＩＮＴ」）８１１を実現するようにプログラムすることができる構成可能論理要素（「ＣＬＥ」）８１２を含むことができる。ＢＲＡＭ８０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）８１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数はタイルの高さで決まる。描かれている例では、ＢＲＡＭタイルは、５個のＣＬＢと同じ高さを有しているが、他の数（例えば４個）も同じく使用することができる。ＤＳＰタイル８０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）８１４を含むことができる。ＩＯＢ８０４は、プログラマブル相互接続要素８１１の１つの実例に加えて、例えば入力／出力論理要素（「ＩＯＬ」）８１５の２つの実例を含むことができる。当業者には明らかであるように、例えばＩ／Ｏ論理要素８１５に典型的に接続される実際のＩ／Ｏパッドは、入力／出力論理要素８１５の区域に限定されない。
【００４７】
描かれている例では、ダイの中心に近い水平方向の区域（図８に示されている）は、構成、クロックおよび他の制御論理のために使用される。この水平方向の区域すなわち列から延在している垂直方向の列８０９は、ＦＰＧＡの広さ全体にわたってクロックおよび構成信号を分配するために使用される。
【００４８】
図８に図解されているアーキテクチャを利用しているいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構築している規則的な列構造を乱す追加論理ブロックを含む。この追加論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。例えばプロセッサブロック８１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にわたっている。プロセッサブロック８１０は、単一のマイクロプロセッサから、マイクロプロセッサの完全なプログラマブル処理システム、メモリコントローラ、周辺装置、等々に及ぶ様々な構成要素であってもよい。
【００４９】
図８には、一例示的ＦＰＧＡアーキテクチャのみを図解することが意図されていることに留意されたい。例えば行中の論理ブロックの数、行の相対幅、行の数および順序、行に含まれている論理ブロックのタイプ、論理ブロックの相対サイズ、および図８の一番上に含まれている相互接続／論理実施態様は、単なる例示的なものにすぎない。例えば実際のＦＰＧＡでは、ユーザ論理の有効な実現を容易にするために、ＣＬＢが出現するところではどこにでもＣＬＢの複数の隣接する行が典型的に含まれているが、隣接するＣＬＢ行の数は、ＦＰＧＡの総合サイズに応じて変化する。さらに、図８のＦＰＧＡは、本明細書において説明されている相互接続回路の例を使用することができるプログラマブルＩＣの一例を図解したものである。本明細書において説明されている相互接続回路は、複合プログラマブル論理デバイス（ＣＰＬＤ）などの他のタイプのプログラマブルＩＣ、または論理要素を選択的に結合するためのプログラマブル相互接続構造を有する任意のタイプのプログラマブルＩＣに使用することができる。
【００５０】
いくつかの追加例は以下の通りである。
【００５１】
一例ではドライバ回路が提供される。このようなドライバ回路は、電流源によってバイアスされるように構成され、また、差動入力および差動出力を含む差動トランジスタ対と、ノード対と差動出力の間に結合された抵抗器対と、電圧供給とノード対の間に結合されたトランジスタ対と、ノード対の間に結合されたブリッジトランジスタと、入力ポートのそれぞれの対、制御ポートのそれぞれの対および出力ポートのそれぞれの対を有する一対の３状態回路素子であって、出力ポートの対がそれぞれノード対に結合され、制御ポートの対が、トランジスタ対の個々のゲートおよびブリッジトランジスタのゲートを備えた共通ノードに結合される一対の３状態回路素子とを含むことができる。
【００５２】
このようなドライバ回路では、電流源は、差動トランジスタ対をバイアスするように構成することができる。
【００５３】
このようなドライバ回路では、電流源は、ｎチャネル電界効果トランジスタ（ＦＥＴ）を含むことができる。
【００５４】
何らかのこのようなドライバ回路では、差動トランジスタ対は、一体に結合された一対のソース、差動出力のそれぞれの端部に結合された一対のドレイン、および差動入力のそれぞれの端部を提供する一対のゲートを有する一対のｎチャネル電界効果トランジスタ（ＦＥＴ）を含むことができる。
【００５５】
何らかのこのようなドライバ回路では、トランジスタ対は、電圧供給に結合された一対のソース、およびノード対にそれぞれ結合された一対のドレインを有する一対のｐチャネルＦＥＴを含むことができる。
【００５６】
何らかのこのようなドライバ回路では、ブリッジトランジスタは、ノード対のうちの一方のノードに結合されたソース、およびノード対のうちのもう一方のノードに結合されたドレインを有するｐチャネルＦＥＴを含むことができる。
【００５７】
何らかのこのようなドライバ回路では、３状態回路素子の対は、一対の３状態インバータを含むことができる。
【００５８】
別の例では集積回路（ＩＣ）が提供される。このようなＩＣは、相互接続に交流（ＡＣ）結合するように構成された差動出力を有する送信機と、試験信号および試験イネーブル信号を生成するように構成された試験論理と、送信機内の、複数の電流モード論理（ＣＭＬ）段を有するドライバとを含むことができ、複数のＣＭＬ段の１つのＣＭＬ段は、電流源によってバイアスされるように構成された差動トランジスタ対であって、差動入力および差動出力を備える差動トランジスタ対と、差動出力に結合された抵抗器対と、抵抗器対と電圧供給の間に結合された、試験イネーブル信号から引き出されるゲート電圧を受け取るトランジスタ対と、抵抗器対の間に結合された、試験イネーブル信号から引き出されるゲート電圧を受け取るブリッジトランジスタと、抵抗器対を介して差動出力に結合された一対の３状態回路素子であって、試験信号から引き出される差動入力電圧、および試験イネーブル信号から引き出される制御電圧を受け取る３状態回路素子の対とを備えている。
【００５９】
何らかのこのようなＩＣでは、試験論理は、境界走査レジスタに結合された試験アクセスポート（ＴＡＰ）、および試験信号を生成するように構成された試験信号発生器を含むことができる。
【００６０】
何らかのこのようなＩＣでは、ＴＡＰは、試験イネーブル信号を出力するように構成することができる。
【００６１】
何らかのこのようなＩＣでは、ＣＭＬ段は、差動トランジスタ対をバイアスするように構成された電流源を含むことができる。
【００６２】
何らかのこのようなＩＣでは、差動トランジスタ対は、一体に結合された一対のソース、抵抗器対の第１の端子にそれぞれ結合された一対のドレイン、および差動入力のそれぞれの端部を提供する一対のゲートを有する一対のｎチャネル電界効果トランジスタ（ＦＥＴ）を含むことができる。
【００６３】
何らかのこのようなＩＣでは、トランジスタ対は、電圧供給に結合された一対のソース、および抵抗器対の第２の端子にそれぞれ結合された一対のドレインを有する一対のｐチャネルＦＥＴを含むことができる。
【００６４】
何らかのこのようなＩＣでは、ブリッジトランジスタは、抵抗器対のうちの一方の抵抗器の第２の端子に結合されたソース、および抵抗器対のうちのもう一方の抵抗器の第２の端子に結合されたドレインを有するｐチャネルＦＥＴを含むことができる。
【００６５】
何らかのこのようなＩＣでは、３状態回路素子の対は、一対の３状態インバータを含むことができる。
【００６６】
さらに別の例ではドライバを制御する方法を提供することができる。送信機内のドライバ回路を制御し、それにより送信機にＡＣ結合された相互接続を試験するためのこのような方法は、ドライバ回路をバイアスする電流源を隔離するために、ドライバ回路の差動出力に結合された差動トランジスタ対のゲート間に印加される電圧を制御することと、抵抗器対を介してドライバ回路の差動出力に結合されたノード対に結合された一対の３状態回路素子の入力間に差動試験電圧を生成することと、３状態回路素子の制御端子、電圧供給とノード対の間に結合されたトランジスタ対のゲート、およびノード対の間に結合されたブリッジトランジスタのゲートに結合される制御電圧を生成することと、３状態回路素子をイネーブルしてノード対から電圧供給を隔離し、かつ、ノード対を隔離するために制御電圧を制御することとを含むことができる。
【００６７】
何らかのこのような方法では、差動トランジスタ対は、一体に結合された一対のソース、および差動出力の端部にそれぞれ結合された一対のドレインを有する一対のｎチャネル電界効果トランジスタ（ＦＥＴ）を含むことができる。
【００６８】
何らかのこのような方法では、トランジスタ対は、電圧供給に結合された一対のソース、およびノード対のそれぞれのノードに結合された一対のドレインを有する一対のｐチャネルＦＥＴを含むことができる。
【００６９】
何らかのこのような方法では、ブリッジトランジスタは、ノード対のうちの一方のノードに結合されたソース、およびノード対のうちのもう一方のノードに結合されたドレインを有するｐチャネルＦＥＴを含むことができる。
【００７０】
何らかのこのような方法では、３状態回路素子の対は、一対の３状態インバータを含むことができる。
【００７１】
以上は特定の例を対象にしたものであるが、本発明の基本的な範囲を逸脱することなく、他の例およびさらに他の例を工夫することが可能であり、本発明の範囲は、以下の特許請求の範囲によって決定される。
【図１】
0006689289.tif 000004
【図２】
0006689289.tif 000005
【図３】
0006689289.tif 000006
【図４】
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【図５】
0006689289.tif 000008
【図６】
0006689289.tif 000009
【図７】
0006689289.tif 000010
【図８】
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