(57)【特許請求の範囲】
【請求項１】
出力電圧に対応した帰還電圧に応じてＰＷＭ信号を生成するＰＷＭ生成回路と、該ＰＷＭ信号を増幅する駆動回路と、該駆動回路によって制御されることで電源電圧をスイッチングしてスイッチング端子から出力するスイッチングトランジスタと、前記駆動回路に供給する電源電圧を生成するハイサイド電源回路とを備えたスイッチング制御回路において、
前記駆動回路に入力する前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、前記ハイサイド電源回路の出力電圧を、前記スイッチングトランジスタのＯＮ動作を助長させる電圧に所定時間だけ制御する補助回路を設けたことを特徴とするスイッチング制御回路。
【請求項２】
請求項１に記載のスイッチング制御回路において、
前記補助回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、それを判定して所定時間だけ判定信号を生成する動作判定回路と、該動作判定回路が前記判定信号を生成したとき、前記駆動回路の高電位電源電圧と低電位電源電圧の電圧差を大きくするよう動作する補助トランジスタとを備えることを特徴とするスイッチング制御回路。
【請求項３】
請求項２に記載のスイッチング制御回路において、
前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号の立上りエッジを検出するエッジ検出回路と、該エッジ検出回路が前記立上りエッジを検出したとき所定時間幅のパルスを前記判定信号として生成するタイマ回路とを備えることを特徴とするスイッチング制御回路。
【請求項４】
請求項２に記載のスイッチング制御回路において、
前記ＰＷＭ生成回路は、前記スイッチングトランジスタのドレイン電流を帰還電流として取り込んで前記ＰＷＭ信号に反映させるカレントモード型であり、且つ前記スイッチングトランジスタのターンＯＮした瞬間の前記帰還電流をマスクするマスク信号を生成するブランキング回路を備え、
前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号と前記ブランキング回路で生成された前記マスク信号の論理積をとる論理積回路を備え、該論理積回路から前記判定信号が出力することを特徴とするスイッチング制御回路。
【請求項５】
請求項２に記載のスイッチング制御回路において、
前記補助トランジスタは、該補助トランジスタのドレイン電流を決める抵抗又は電流源がソースに接続されていることを特徴とするスイッチング制御回路。
【請求項６】
請求項５に記載のスイッチング制御回路において、
前記抵抗又は前記電流源に並列にキャパシタが接続されていることを特徴とするスイッチング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置のスイッチング制御回路に係り、特にスイッチング素子を駆動する駆動回路のハイサイド電源回路について改良を図ったスイッチ制御回路に関する。
【背景技術】
【０００２】
＜第１従来例＞
図８に従来の一般的なスイッチング電源装置を示す。１０Ａはスイッチング制御回路であり、スイッチング端子１１、帰還端子１２、電源端子１３、及びＧＮＤ端子１４を備える。そして内部には、ＰＭＯＳスイッチングトランジスタＭＰ１、そのスイッチングトランジスタＭＰ１を駆動するＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１からなる駆動回路２０、その駆動回路２０にハイサイド電源を供給するハイサイド電源回路３０、及び電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流に相当する帰還電流と帰還端子１２に入力する出力電圧の帰還電圧ＶＦＢを取り込んでＰＷＭ信号を生成し駆動回路２０に出力するカレントモード型のＰＷＭ生成回路５０を備える。
【０００３】
スイッチング端子１１にはダイオードＤ１のカソードとコイルＬ１の一端が接続され、そのコイルＬ１の他端が出力端子７０に接続されている。Ｃ０は平滑コンデンサである。８０は出力端子７０の出力電圧ＶＯＵＴを抵抗分圧して帰還電圧ＶＦＢを生成する電圧検出回路、９０は負荷である。
【０００４】
駆動回路２０が、ＰＷＭ生成回路５０から出力するＰＷＭ信号を増幅しスイッチングトランジスタＭＰ１をスイッチングすることで、電源電圧ＶＩＮがスイッチングされ、ダイオードＤ１とコイルＬ１で昇圧され平滑コンデンサＣ０で平滑された電圧ＶＯＵＴが、出力端子７０から負荷９０に供給される。
【０００５】
スイッチングトランジスタＭＰ１には低損失化のために低ＯＮ抵抗が求められるが、そのドレイン・ソース耐圧が高くてもゲート・ソース耐圧が低いことが多い。そこで、ハイサイド電源回路３０で調整した電圧を駆動回路２０に入力させで、そのスイッチングトランジスタＭＰ１のゲートを駆動することで、そのゲート・ソース間電圧ＶＧＳ（ＭＰ１）が電圧超過になることを防いでいる。
【０００６】
図９にハイサイド電源回路３０を具体化したスイッチング制御回路１０Ａを示す。ハイサイド電源回路３０は、カレントミラー接続されたＰＭＯＳトランジスタＭＰ３，ＭＰ４、トランジスタＭＰ３のソースと電源端子１３との間に接続されるツェナーダイオードＺＤ１、トランジスタＭＰ３のドレインとＧＮＤとの間に接続される電流源Ｉ１を備え、トランジスタＭＰ４のソースが駆動回路２０のトランジスタＭＮ１のソースに接続されている。
【０００７】
このハイサイド電源回路３０は、ツェナーダイオードＺＤ１とソースフォロワトランジスタＭＰ３を用いたいわゆる無帰還電源である。電圧精度を求めない場合には、負帰還制御を用いた構成よりも大幅に回路規模を小さくすることができ、原理的に発振せず、位相補償が不要なメリットもある。
【０００８】
ところが、スイッチングトランジスタＭＰ１をＯＮさせる際に、ハイサイド電源３０の出力電圧（トランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４））が過渡的に上昇してしまい、スイッチングトランジスタＭＰ１のターンＯＮ時間が長くなって、スイッチング損失が増大し、スイッチング制御回路１０Ａの効率が低下する問題がある。以下、そのメカニズムについて説明する。
【０００９】
スイッチングトランジスタＭＰ１には、図９に示したように、ゲート・ソース間寄生容量ＣＧＳとゲート・ドレイン間寄生容量ＣＧＤが存在する。スイッチングトランジスタＭＰ１は、低ＯＮ抵抗であれば素子サイズが大きいため、これらの容量値も大きなものとなる。
【００１０】
図１０にハイサイド電源回路３０の電圧等の過渡的な変動を示す。スイッチングトランジスタＭＰ１をＯＮさせるときに（図１０（ａ））、経路Ｐ１を経由して、寄生容量ＣＧＳに充電された電荷が駆動回路２０のトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）としてハイサイド電源回路３０流れ込み（図１０（ｂ））、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）が過渡的に大きく上昇する（図１０（ｃ））。このソース電圧電圧が上昇している期間は、駆動回路２０の出力電圧であるスイッチングトランジスタＭＰ１のゲート電圧ＶＧ（ＭＰ１）の立下りが遅れ（図１０（ｄ））、そのスイッチングトランジスタＭＰ１を即座にはＯＮすることが出来ない。
【００１１】
＜第２従来例＞
そこで、従来では、ハイサイド電源回路３０のソース電圧ＶＳ（ＭＰ４）の変動を抑制するために、図１１に示すように、スイッチングトランジスタＭＰ１の寄生容量ＣＧＳの電荷を外部に接続した容量Ｃ２とバイパス回路１００で吸収するように対策を施したものがある。
【００１２】
＜第３従来例＞
また、ハイサイド電源回路３０に、特許文献１に記載のような負帰還制御を適用することが考えられる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−１５５３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１１のスイッチング制御回路１０Ａでは、スイッチング制御回路１０ＡをＩＣで構成する際に、そのＩＣの外部にバイパス端子１５を設ける必要があるため、そのバイパス端子１５の保護のためにＩＣ内部に新たに過電流保護回路やＥＳＤ保護素子を付加しなければならず、回路面積が大きくなる問題がある。また、そのバイパス端子１５がＧＮＤ電位にショートすると、スイッチングトランジスタＭＰ１のゲート・ソース間電圧ＶＧＳ（ＭＰ１）が入力電圧ＶＩＮとＧＮＤ間の電圧にまで大きくなってスイッチングトランジスタＭＰ１のゲートにその耐圧を超える電圧が加わり、そのスイッチングトランジスタＭＰ１が故障する。これは、端子の短絡時にも高い安全性を要求される車載用のスイッチング電源装置においては、致命的な問題となる。
【００１５】
また、ハイサイド電源回路３０に特許文献１に記載のように負帰還制御を適用する場合は、負帰還制御系の帯域が有限であるところから、数ＭＨｚ程度の制御帯域では寄生容量の充放電に追従させることは困難であり、遅れが生じる。
【００１６】
本発明の目的は、スイッチングトランジスタの寄生容量の充放電による遅れを回避することができ、追加端子も必要ないようにしたスイッチング制御回路を提供することである。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、請求項１にかかる発明は、出力電圧に対応した帰還電圧に応じてＰＷＭ信号を生成するＰＷＭ生成回路と、該ＰＷＭ信号を増幅する駆動回路と、該駆動回路によって制御されることで電源電圧をスイッチングしてスイッチング端子から出力するスイッチングトランジスタと、前記駆動回路に供給する電源電圧を生成するハイサイド電源回路とを備えたスイッチング制御回路において、前記駆動回路に入力する前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、前記ハイサイド電源回路の出力電圧を、前記スイッチングトランジスタのＯＮ動作を助長させる電圧に所定時間だけ制御する補助回路を設けたことを特徴とする。
【００１８】
請求項２にかかる発明は、請求項１に記載のスイッチング制御回路において、前記補助回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、それを判定して所定時間だけ判定信号を生成する動作判定回路と、該動作判定回路が前記判定信号を生成したとき、前記駆動回路の高電位電源電圧と低電位電源電圧の電圧差を大きくするよう動作する補助トランジスタとを備えることを特徴とする。
【００１９】
請求項３にかかる発明は、請求項２に記載のスイッチング制御回路において、前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号の立上りエッジを検出するエッジ検出回路と、該エッジ検出回路が前記立上りエッジを検出したとき所定時間幅のパルスを前記判定信号として生成するタイマ回路とを備えることを特徴とする。
【００２０】
請求項４にかかる発明は、請求項２に記載のスイッチング制御回路において、前記ＰＷＭ生成回路は、前記スイッチングトランジスタのドレイン電流を帰還電流として取り込んで前記ＰＷＭ信号に反映させるカレントモード型であり、且つ前記スイッチングトランジスタのターンＯＮした瞬間の前記帰還電流をマスクするマスク信号を生成するブランキング回路を備え、前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号と前記ブランキング回路で生成された前記マスク信号の論理積をとる論理積回路を備え、該論理積回路から前記判定信号が出力することを特徴とする。
【００２１】
請求項５にかかる発明は、請求項２に記載のスイッチング制御回路において、前記補助トランジスタは、該補助トランジスタのドレイン電流を決める抵抗又は電流源がソースに接続されていることを特徴とする。
【００２２】
請求項６にかかる発明は、請求項５に記載のスイッチング制御回路において、前記抵抗又は前記電流源に並列にキャパシタが接続されていることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、スイッチングトランジスタに寄生容量があっても、その寄生容量の放電電流を補助回路によって吸収することができ、スイッチングトランジスタの動作遅れを回避することができる。負帰還制御を用いると寄生容量の充放電に対して動作する際の遅れが生じるが、これがなくなる。また、その補助回路はスイッチング制御回路内に設けることができ、外部端子を必要としないので、端子追加にともなう過電流保護回路やＥＳＤ保護素子が必要性やＧＮＤ短絡の危険性もなくなる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施例のスイッチング電源装置の全体を示す回路図である。
【図２】本発明の第２実施例のスイッチング制御回路の回路図である。
【図３】図２のスイッチング制御回路の動作波形図である。
【図４】本発明の第３実施例のスイッチング制御回路の回路図である。
【図５】図４のスイッチング制御回路の動作波形図である。
【図６】本発明の第４実施例のスイッチング制御回路の回路図である。
【図７】本発明の第５実施例のスイッチング制御回路の回路図である。
【図８】第１従来例のスイッチング電源装置の全体を示す回路図である。
【図９】第１従来例のスイッチング制御回路の回路図である。
【図１０】図９のスイッチング制御回路の動作波形図である。
【図１１】第２従来例のスイッチング制御回路の回路図である。
【発明を実施するための形態】
【００２５】
＜第１実施例＞
図１に本発明の第１実施例のスイッチング電源装置を示す。１０はスイッチング制御回路であり、スイッチング端子１１、帰還端子１２、電源端子１３、及びＧＮＤ端子１４を備える。そして内部には、ＰＭＯＳスイッチングトランジスタＭＰ１、そのスイッチングトランジスタＭＰ１を駆動するＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１からなる駆動回路２０、その駆動回路２０にハイサイド電源を供給するハイサイド電源回路３０、電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流に相当する帰還電流と帰還端子１２に入力する出力電圧の帰還電圧ＶＦＢを取り込んでＰＷＭ信号を生成し駆動回路２０に出力するカレントモード型のＰＷＭ生成回路５０、及びスイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＣＧＳの放電電流を吸収するための補助回路６０を備える。
【００２６】
スイッチング端子１１にはダイオードＤ１のカソードとコイルＬ１の一端が接続され、そのコイルＬ１の他端が出力端子７０に接続されている。Ｃ０は平滑コンデンサである。８０は出力端子７０の出力電圧ＶＯＵＴを抵抗分圧して帰還電圧ＶＦＢを生成する電圧検出回路、９０は負荷である。
【００２７】
駆動回路２０が、ＰＷＭ生成回路５０から出力するＰＷＭ信号を増幅しスイッチングトランジスタＭＰ１をスイッチングすることで、電源電圧ＶＩＮがスイッチングされ、ダイオードＤ１とコイルＬ１で昇圧され平滑コンデンサＣ０で平滑された電圧ＶＯＵＴが、出力端子７０から負荷９０に供給される。
【００２８】
ハイサイド電源回路３０は、カレントミラー接続されたＰＭＯＳトランジスタＭＰ３，ＭＰ４、トランジスタＭＰ３のソースと電源端子１３との間に接続されるツェナーダイオードＺＤ１、及びトランジスタＭＰ３のドレインとＧＮＤとの間に接続される電流源Ｉ１を備え、トランジスタＭＰ４のソースが駆動回路２０のトランジスタＭＮ１のソースに接続されている。
【００２９】
ＰＷＭ生成回路５０は、帰還端子１２から帰還する帰還電圧ＶＦＢを基準電圧ＶＲＥＦと比較して誤差電圧を生成する誤差増幅器５１、スロープ補償回路５２の出力信号と電流検出器４０の検出信号を加算する加算器５３、加算器５３の出力電圧と誤差増幅器５１の出力信号を比較するＰＷＭ信号のデューティを決める比較器５４、ＰＷＭ信号の周期を決める発振器５５、その発振器５５の出力電圧によりセットされ比較器５４の出力電圧によりリセットされてＰＷＭ信号を出力するＦＦ回路５６を備える。
【００３０】
補助回路６０は、ＰＷＭ生成回路５０のＦＦ回路５６から出力するＰＷＭ信号の立上りを検出する動作判定回路６１と、その動作判定回路６１がＰＷＭ信号の立上りを検出したとき所定時間だけＯＮして、スイッチングトランジスタＭＰ１から駆動回路２０に流れる寄生容量ＣＧＳからの放電電流を吸収するＮＭＯＳ補助トランジスタＭＮ２を備える。
【００３１】
本実施例では、スイッチングトランジスタＭＰ１をＯＮさせるタイミング時に、スイッチングトランジスタＭＰ１のゲート・ソース間の寄生容量ＣＧＳ（図９参照）の放電電流を補助回路６０の補助トランジスタＭＮ２によって吸収することで、スイッチングトランジスタＭＰ１のゲート電圧ＶＧ（ＭＰ１）を高速に低下させる。これによって、そのスイッチングトランジスタＭＰ１の高速動作を実現する。
【００３２】
＜第２実施例＞
図２に具体化した補助回路６０を備えたスイッチング制御回路１０を示す。本実施例では、補助回路６０の動作判定回路６１として、ＰＷＭ生成回路５０から出力するＰＷＭ信号の立上りエッジを検出するエッジ検出回路６１１と、そのエッジ検出回路６１１がエッジを検出したとき、所定のパルス幅の信号を生成するタイマ回路６１２を備える。
【００３３】
図３に図２のスイッチング制御回路１０の動作波形を示す。ＰＷＭ生成回路５０から図３（ａ）に示すような出力電圧ＶＰＷＭが出力すると、図３（ｂ）に示すように、エッジ検出回路６１１がその電圧ＶＰＷＭの立上りエッジを示す信号ＶＥを出力し、これによって、図３（ｃ）に示すように、タイマ回路６１２から所定のパルス幅のタイマ電圧ＶＴが出力する。このため、補助トランジスタＭＮ２がＯＮして、図３（ｄ）に示すように、その補助トランジスタＭＮ２にドレイン電流ＩＤ（ＭＮ２）が流れ、駆動回路２０のトランジスタＭＮ１のドレインには、図３（ｅ）に示すように、スイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＶＧＳの放電電流ＩＤ（ＭＮ１）が流れる。
【００３４】
この電流ＩＤ（ＭＮ１）は、図９で説明した従来回路では、ハイサイド電源回路３０に流入しようとするが、補助トランジスタＭＮ２がＯＮしている期間は、図３（ｆ）に示すように、ハイサイド電流回路３０のトランジスタＭＰ４に流入するドレイン電流ＩＤ（ＭＰ４）が減少する。この結果、図３（ｇ）に示すように、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）の変動が緩和される。このようにして、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）の変動が小さくなると、図３（ｈ）に示すように、スイッチングトランジスタＭＰ１のゲート・ソース間電圧ＶＧＳ（ＭＰ１）の変化が急峻になる。したがって、スイッチングトランジスタＭＰ１を高速にターンＯＮすることが出来るようになり、図３（ｉ）に示すように、スイッチングトランジスタＭＰ１のドレイン電圧ＶＤ（ＭＰ１）の高速化が可能となり、スイッチング損失が減少する。図３（ｉ）には従来の場合の波形も点線で示した。
【００３５】
＜第３実施例＞
図４に本発明の第３実施例のスイッチング電源回路を示す。本実施例では、補助回路６０の動作判定回路６１として、ＰＷＭ生成回路５０から出力する電圧ＶＰＷＭとＰＷＭ生成回路５０内に設けられたブランキング回路５７からのブランキング信号ＶＢを入力する論理積回路６１３を使用する。
【００３６】
ブランキング回路５７は、スイッチングトランジスタＭＰ１がターンＯＮした瞬間に発生するスイッチングノイズが制御に影響を与えないよう、数１０ｎｓｅｃの期間だけ、電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）の電流情報をマスクするためのものである。
【００３７】
図５（ａ）に示すように、ＰＷＭ生成回路５０から出力する電圧ＶＰＷＭが立ち上がるとき、図５（ｂ）に示すように、ブランキング回路５７から上記した数１０ｎｓｅｃのパルス幅のブランキング電圧ＶＢが出力する。このブランキング電圧ＶＢの発生タイミングは、図５（ｃ）に示すように、スイッチングトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）の立上り時である。これらブランキング電圧ＶＢと電圧ＶＰＷＭは論理積回路６１３に入力するので、その論理積回路６１３からは、図５（ｄ）に示すように、ブランキングパルスＶＢに対応した電圧が補助トランジスタＭＮ２にゲート電圧ＶＧ（ＭＮ２）として印加する。このため、補助回路６０の補助トランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）は、図５（ｅ）に示すようになり、駆動回路２０のトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ２）を吸収して、ハイサイド電源回路４０のトランジスタＭＰ４のソース電圧の上昇を抑制し、スイッチングトランジスタＭＰ１の高速動作を実現できる。
【００３８】
＜第４実施例＞
図６に本発明の第４実施例のスイッチング制御回路を示す。本実施例では、補助回路６０の補助トランジスタＭＮ２のソースに接続していた抵抗Ｒ１を電流源Ｉ２に置き換えたものである。電流Ｉ２は抵抗Ｒ１よりも小さな面積で実現することができ、補助トランジスタＭＮ２で吸収するドレインＩＤ（ＭＮ２）も抵抗Ｒ１よりも正確に設定することができる。
【００３９】
＜第５実施例＞
図７に本発明の第５実施例のスイッチング制御回路を示す。本実施例では、図６で示した電流源Ｉ１に並列にキャパシタＣ１を接続したものである。これにより、スイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＣＧＳの電流をより確実に放電できる。なお、図１、図２、図４で示した抵抗Ｒ１にキャパシタＣ１を並列接続しても同様である。
【符号の説明】
【００４０】
１０，１０Ａ：スイッチング制御回路
２０：駆動回路
３０：ハイサイド電源回路
４０：電流検出器
５０：ＰＷＭ生成回路、５１：誤差増幅器、５２：スロープ補償回路、５３：加算器、５４：コンパレータ、５５：発振器、５６：ＦＦ回路
６０：補助回路、６１：動作判定回路、６１１:エッジ検出回路、６１２：タイマ回路、６１３：論理積回路
７０：出力端子
８０：電圧検出回路
９０：負荷
１００：バイパス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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