(57)【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
おもて面構造が設けられる半導体基板のおもて面の直上に第１のフォトレジストを形成する段階と、
前記第１のフォトレジストの直上に光硬化の性質が前記第１のフォトレジストとは逆である第３のフォトレジストを形成する段階と、
パターニングされた前記第３のフォトレジストをマスクにして、前記半導体基板に不純物を注入する段階と、
前記不純物を注入する段階の後において、前記第３のフォトレジストを除去する段階と、
前記第３のフォトレジストを除去する段階の後において、前記第１のフォトレジストを除去する段階と
を備え、
前記第３のフォトレジストを除去する段階の後であり、かつ、前記第１のフォトレジストを除去する前の段階において、前記第１のフォトレジストは全面に残っている、
半導体デバイスの製造方法。
【請求項２】
前記第３のフォトレジストは、前記半導体基板に注入される不純物の注入深さの２倍以上の厚みを有する
請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記第３のフォトレジストを形成する段階において、少なくとも第１の厚みと前記第１の厚みより大きい第２の厚みとを有する前記第３のフォトレジストを形成し、
前記不純物を注入する段階において、
前記第１のフォトレジストと前記第１の厚みを有する前記第３のフォトレジストとを介して、前記半導体基板に不純物を注入し、
前記第１のフォトレジストと前記第２の厚みを有する前記第３のフォトレジストとを介して、前記半導体基板への不純物の注入を遮る
請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記第３のフォトレジストを形成する段階において、前記第３のフォトレジスト上にインクジェット法でレジストを吐出して、少なくとも前記第１の厚みと前記第１の厚みよりも大きい前記第２の厚みとを有する前記第３のフォトレジストを形成する、
請求項３に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関する。
【０００２】
従来、半導体デバイスの製造工程において、メタルマスクを遮蔽マスクとして用いて半導体基板内部にＮ型またはＰ型のドーパントを注入していた。また、半導体基板のおもて面または裏面に遮蔽マスクとしてフォトレジストを設けて、半導体基板内部にＮ型またはＰ型のドーパントを注入していた（例えば、特許文献１および２参照）。なお、チャネリング防止のために有機膜を介してイオン注入すること（例えば、特許文献３参照）、および、半導体基板を裏面研磨するときにおもて面を保護する保護膜を設けることが知られている（例えば、特許文献４参照）。
［先行技術文献］
［特許文献］
［特許文献１］  特開２００７−１２８９７４号公報
［特許文献２］  特開２００９−１０５２６５号公報
［特許文献３］  特開２００９−２６６９４０号公報
［特許文献４］  特開平０５−２６６９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
メタルマスクは、フォトレジストに比べて加工の精度およびアライメントの精度が低いので、Ｎ型またはＰ型のドーパント注入の精度もフォトレジストに比べて低い。一方、フォトレジストを用いる場合には、Ｎ型またはＰ型のドーパントを遮蔽するのに十分な厚みのフォトレジストを形成することが困難な場合がある。
【課題を解決するための手段】
【０００４】
（発明の一般的開示）本発明の態様においては、半導体デバイスの製造方法を提供する。半導体デバイスの製造方法は、半導体基板のおもて面上に第１のフォトレジストを形成する段階と、第１のフォトレジスト上に、または、半導体基板の裏面下に、第２のフォトレジストを形成する段階と、パターニングされた第２のフォトレジストをマスクにして、半導体基板に不純物を注入する段階とを備えてよい。半導体基板のおもて面は、おもて面構造が設けられてよい。第２フォトレジストは、光硬化の性質が第１のフォトレジストとは逆であってよい。
【０００５】
第１のフォトレジストはポジ型であってよい。第２のフォトレジストはネガ型であってよい。
【０００６】
第２のフォトレジストの厚みは、第１のフォトレジストよりも厚くてよい。
【０００７】
第２のフォトレジストはネガ型の感光性ドライフィルムであってよい。
【０００８】
半導体デバイスの製造方法は、不純物を注入する段階の後において、第２のフォトレジストを除去する段階と、第２のフォトレジストを除去する段階の後において、第１のフォトレジストを除去する段階とをさらに備えてよい。
【０００９】
第２のフォトレジストを形成する段階において、第１のフォトレジスト上に第２のフォトレジストを形成してよい。不純物を注入する段階において、半導体基板のおもて面から不純物を注入してよい。
【００１０】
第２のフォトレジストは、半導体基板に注入される不純物の注入深さの２倍以上の厚みを有してよい。
【００１１】
第２のフォトレジストを形成する段階において、半導体基板の裏面下に第２のフォトレジストを形成してよい。不純物を注入する段階において、裏面から不純物を注入してよい。
【００１２】
半導体デバイスの製造方法は、第１のフォトレジストを形成する段階の後、かつ、第２のフォトレジストを形成する段階の前において、第１のフォトレジスト上に保護膜を形成する段階と、半導体基板の裏面を研磨する段階とをさらに備えてよい。
【００１３】
第２のフォトレジストを形成する段階において、少なくとも第１の厚みと第２の厚みとを有する第２のフォトレジストを形成してよい。第２の厚みは、第１の厚みよりも大きくてよい。不純物を注入する段階において、第１のフォトレジストと第１の厚みを有する第２のフォトレジストとを介して、半導体基板に不純物を注入してよい。第１のフォトレジストと第２の厚みを有する第２のフォトレジストとを介して、半導体基板への不純物の注入を遮ってよい。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１５】
【図１】半導体デバイス１００の概要を示す断面図である。
【図２】第１実施形態における半導体デバイス製造工程を示す断面模式図である。
【図３】第２実施形態における半導体デバイの製造工程を示す断面模式図である。
【図４】図３に後続する製造工程を示す断面模式図である。
【図５】第３実施形態における半導体デバイス製造工程を示す断面模式図である。
【図６】第４実施形態における半導体デバイス製造工程を示す断面模式図である。
【発明を実施するための形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
本明細書において、第１層が第２層の「上」にあるとは、第１層が第２層よりもおもて面側に位置することを意味する。同様に、第１層が第２層の「下」にあるとは、第１層が第２層よりも裏面側に位置することを意味する。本明細書において、第１層が第２層の「上」あるいは「下」にあるとは、第１層が第２層に接して設けられる場合と、第１層および第２層の間に他の層が介在している場合とを含む。また、「上」または「下」等の方向を指す語句は、半導体基板および半導体デバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を指すものではない。
【００１８】
図１は半導体デバイス１００の概要を示す断面図である。半導体デバイス１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、およびダイオード（ｄｉｏｄｅ）の１以上を有してよい。本例の半導体デバイス１００は、同一の半導体基板１０に、ＩＢＧＴを有するトランジスタ部７０とダイオード部８０とを有する逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ‐ＩＧＢＴ：Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ  ＩＧＢＴ）である。なお、本例は、半導体デバイス１００の例示的構成であり、半導体デバイス１００はここに示す以外の構成を有してもよい。
【００１９】
本例のトランジスタ部７０は、半導体基板１０、コレクタ電極２４、エミッタ電極２８、絶縁層２６およびパッシベーション膜３０を有する。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板および窒化物半導体基板等の化合物半導体基板であってもよい。コレクタ電極２４は、半導体基板１０の裏面１０４に接して形成される。エミッタ電極２８は、半導体基板１０のおもて面１０２に接して形成される。コレクタ電極２４およびエミッタ電極２８は、金属等の導電材料で形成される。本例のコレクタ電極２４およびエミッタ電極２８は、アルミニウムで形成される。
【００２０】
エミッタ電極２８上には、パッシベーション膜３０が形成される。パッシベーション膜３０は、ポリイミド等の絶縁材料で形成される。パッシベーション膜３０は、開口３２を有してよい。開口３２を通じてエミッタ電極２８の一部が露出する。
【００２１】
エミッタ領域１２は、トランジスタ部７０における半導体基板１０のおもて面１０２側の一部の領域に選択的に形成される。エミッタ領域１２は、第１導電型を有しており、エミッタ電極２８と接続する。ベース領域１４は、第１導電型とは異なる第２導電型を有している。ベース領域１４は、エミッタ領域１２の下側に位置する。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、他の例においては、第１および第２の導電型は逆の導電型であってもよい。
【００２２】
ベース領域１４には、ゲート電極４４に印加される電圧に応じて、深さ方向に沿ってチャネルが形成される。コンタクト領域１６は、第２導電型であり、ベース領域１４よりもおもて面１０２側に位置する。なお、コンタクト領域１６の一部は、半導体基板１０のおもて面１０２に露出して、エミッタ電極２８と接続される。
【００２３】
絶縁膜４２は、半導体基板１０のおもて面１０２側に設けられたトレンチの内部を覆って設けられる。ゲート電極４４は、トレンチの内部において絶縁膜４２に接して形成される。絶縁膜４２は、ゲート電極４４と半導体基板１０とを絶縁する。ゲート電極４４は、ポリシリコン等の導電材料で形成されてよい。
【００２４】
本例のトランジスタ部７０において、半導体基板１０は、第１導電型のドリフト層１８、第１導電型のバッファ層２０および第２導電型のコレクタ層７２を更に有する。ドリフト層１８は、ベース領域１４の下側に設けられる。
【００２５】
バッファ層２０は、ドリフト層１８の下側に形成される。バッファ層２０のＮ型濃度は、ドリフト層１８のＮ型濃度に比べて高い。バッファ層２０は、ベース領域１４の下側から広がる空乏層が、コレクタ層７２に到達することを防ぐフィールドストップ層として機能してよい。コレクタ層７２は、トランジスタ部７０において、バッファ層２０の下側に形成される。また、コレクタ層７２の裏面はコレクタ電極２４と接する。
【００２６】
本例において、ドリフト層１８は、Ｎ型である。エミッタ領域１２はＮ＋型であり、ベース領域１４は、Ｐ型であり、コンタクト領域１６は、Ｐ＋型である。バッファ層２０はＮ＋型であり、コレクタ層７２は、Ｐ＋型である。なお、本明細書において、ＮまたはＰは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮまたはＰの右に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
【００２７】
ダイオード部８０は、トランジスタ部７０と隣接した領域に設けられる。本例では、トランジスタ部７０とダイオード部８０とが１つおきに交互に設けられる。ただし、複数のトランジスタ部７０と１つのダイオード部８０とが交互に設けられてもよい。
【００２８】
ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、ドリフト層１８およびバッファ層２０を有する。ダイオード部８０においてベース領域１４は、アノード領域として機能する。ダイオード部８０のバッファ層２０の下側にはカソード層７４が設けられる。カソード層７４は、第１導電型であり、本例では、Ｎ＋型である。本例では、ダイオード部８０のベース領域１４には、エミッタ領域１２およびコンタクト領域１６が形成されない。
【００２９】
半導体基板１０中には、不純物が注入されることによって形成された結晶欠陥領域８２が形成されてよい。本例では、結晶欠陥領域８２は、ダイオード部８０のドリフト層１８にのみ形成され、トランジスタ部７０の領域には形成されない。ただし、他の例において、結晶欠陥領域８２は、トランジスタ部７０のドリフト層およびバッファ層２０に形成されてもよい。結晶欠陥領域８２をダイオード部８０にのみ形成するプロセスについては、図２以降において詳述する。
【００３０】
本例では、結晶欠陥領域８２は、ダイオード部８０においてライフタイムキラーとして作用する。ライフタイムキラーは、ドリフト層１８中でのキャリアのライフタイムを所定の範囲に制御する。具体的には、ライフタイムキラーがある場合は、ライフタイムキラーがない場合に比べてキャリアのライフタイムを短くすることができる。キャリアのライフタイムを制御することによって、ダイオード部８０における逆回復時間を短縮させることができる。一方、本例のトランジスタ部７０では、不純物の注入による結晶欠陥領域８２が形成されないので、結晶欠陥による電気的な影響を抑制できる。
【００３１】
半導体基板１０のおもて面１０２から不純物が注入される場合には、図１に示されるとおり、半導体基板１０のおもて面１０２から結晶欠陥領域８２のピーク部分までの深さが、不純物の注入深さＶである。一方、半導体基板１０の裏面１０４から不純物が注入される場合には、半導体基板１０の裏面１０４から結晶欠陥領域８２のピーク部分までの深さが、不純物の注入深さである。ベース領域１４（ダイオード部８０においてアノード領域として機能する）とドリフト層１８との境界であるｐｎ接合部の近傍に、結晶欠陥領域８２が位置するように、不純物の注入深さＶを設定してよい。
【００３２】
なお、「不純物」とは、例えば、ライフタイムキラーとして機能する欠陥を半導体基板に導入することを目的として用いる、ヘリウムイオン、重水素イオンおよびプロトン等のイオンを意味する。本例では、「不純物」は、半導体基板にＮ型またはＰ型を付与することを目的として半導体基板に導入する、リン（Ｐ）またはボロン（Ｂ）等を意味しない。
【００３３】
図２は、第１実施形態における半導体デバイス製造工程を示す断面模式図である。図２（ａ）において、半導体基板１０のおもて面１０２に、おもて面構造１０６を形成する。おもて面構造１０６は、例えば、図１のパッシベーション膜３０、エミッタ電極２８、絶縁層２６、エミッタ領域１２、コンタクト領域１６、ベース領域１４、ゲート電極４４および絶縁膜４２を含む。しかし、半導体デバイス１００の種類によって、おもて面構造１０６に含まれる構成は異なってよい。半導体デバイス１００がトランジスタを含む場合、おもて面構造１０６は、ゲート電極４４を含む構造であってよい。図２においては、おもて面構造１０６の詳細は、省略している。
【００３４】
本例の半導体基板１０は、すでに最終製品の厚みに研磨されている。半導体基板１０の厚みは、半導体デバイス１００の目標とする耐圧によって決定される。半導体基板１０の厚みは、６０μｍ以上１２０μｍ以下であってよい。
【００３５】
次に、図２（ｂ）の段階において、半導体基板１０のおもて面１０２上に、第１フォトレジスト５０を形成する。本例では、第１フォトレジスト５０は、おもて面構造１０６上に形成される。第１フォトレジスト５０は、おもて面構造１０６の保護膜として用いられる。第１フォトレジスト５０は、スピンコーティング法により塗布されてよい。塗布された後、プリベーク工程として、第１フォトレジスト５０を熱硬化してよい。
【００３６】
本例の第１フォトレジスト５０は、ポジ型フォトレジストである。ポジ型フォトレジストは、露光されると現像液に対して溶解性が増大する性質を有する。
【００３７】
本例でのポジ型フォトレジストとしては、ケイ皮酸ビニール系、環化ポリイソブチレン系、アゾ‐ノボラック樹脂系およびジアゾケトン‐ノボラック樹脂系等のフォトレジストが挙げられる。しかし、後述する第１フォトレジスト５０の剥離段階において、おもて面構造１０６に損傷を与えることなく剥離可能であり、かつ、後述する第２フォトレジストパターン（感光性ドライフィルムパターン）用の剥離液で剥離されてしまわないものであれば、特に種類は限定されない。
【００３８】
ポジ型フォトレジストは、光への感度および耐熱性の点に起因して、ネガ型フォトレジストに比べて厚く形成するのが困難である。本例の第１フォトレジスト５０の厚みは、５０μｍ以下である。
【００３９】
次に、図２（ｃ）の段階において、第１フォトレジスト５０上に接して、光硬化の性質が第１フォトレジスト５０とは逆である第２フォトレジスト５２を形成する。第２フォトレジスト５２の厚みＤ２は、第１フォトレジスト５０の厚みＤ１よりも厚くてよい。
【００４０】
第２フォトレジスト５２の厚みＤ２は、不純物を遮蔽できる厚さである。一方、第１フォトレジスト５０の厚みＤ１は、不純物を遮蔽しない厚さである。第２フォトレジスト５２が不純物の遮蔽マスクとして機能するための厚みは、注入される不純物の第２フォトレジスト５２中の飛程と半導体基板１０中の飛程とによって決定される。飛程とは、荷電粒子が物質に入射して止るまでに走る距離を意味する。
【００４１】
注入される不純物について第２フォトレジスト５２中における飛程が半導体基板１０中における飛程の２倍であると想定される場合、第２フォトレジスト５２の厚みＤ２は、半導体基板１０に注入される不純物の注入深さＶの２倍以上の厚みを有してよい。これにより、不純物注入を必要としない領域に不純物注入されることを阻止することができる。
【００４２】
第２フォトレジスト５２はネガ型のフォトレジストであってよい。特に本例では、第２フォトレジスト５２は、ネガ型の感光性ドライフィルムである。第２フォトレジスト５２は第１フォトレジスト５０上に貼付される。
【００４３】
ネガ型の感光性ドライフィルムは、光硬化性樹脂層が支持フィルムで支持された構造を有してよい。光硬化性樹脂層は、膜厚３０μｍ以上２００μｍであってよい。本例では、光硬化性樹脂層がネガ型レジスト組成物材料で形成されている。第２フォトレジスト５２を第１フォトレジスト５０上に貼付するときには、支持フィルムは除去されてよい。
【００４４】
ネガ型フォトレジストは、露光されると現像液に対して溶解度が低下する性質を有する。ネガ型フォトレジストは、特に限定されないが、例えば、アジド‐環化ポリイソプレン系、アジド‐フェノール樹脂系およびクロロメチルポリスチレン系、アクリル樹脂系等の材料が挙げられる。感光性ドライフィルムは、スピンコーティング法によりフォトレジストを塗布する場合と比べて容易に厚膜化することができる。
【００４５】
スピンコーティング法は、設備が必要となり、かつ、薬液の管理が必要である。これに対し、感光性ドライフィルムを用いる場合には、薬液の管理の必要がない。また、スピンコーティング法では、複数の回数で重ね塗りを行っても、回数倍の膜厚にはならない。これに対し、感光性ドライフィルムを用いる場合、必要に応じて複数枚の感光性ドライフィルムを重ね貼りすることによって、さらに厚い膜厚の第２フォトレジスト５２を形成することができるので、膜厚の制御も容易である。
【００４６】
本例と異なり、第２フォトレジスト５２としてネガ型フォトレジストをスピンコーティング法で形成することもできる。この場合も、ネガ型フォトレジストは、ポジ型フォトレジストに比べれば、厚く形成することが容易である。例えば、第２フォトレジスト５２を１０μｍ以上１００μｍ以下の厚みに形成することができる。
【００４７】
図２（ｄ）の段階において、第２フォトレジスト５２をパターニングするために、第２フォトレジスト５２の一部領域を露光する。本例では、不純物注入しない領域であるトランジスタ部７０上の第２フォトレジスト５２を現像後に残す必要がある。したがって、トランジスタ部７０上の第２フォトレジスト５２を露光する。一方、不純物注入する領域であるダイオード部８０上の第２フォトレジスト５２を現像後に除去する必要があるので、ダイオード部８０上の第２フォトレジスト５２は、レジストマスク５４により光を遮り露光しない。露光は、レンズステッパー方式、プロキシミティ方式、またはミラープロジェクション方式を用いて行ってよい。
【００４８】
第２フォトレジスト５２は、膜厚と同程度の微細加工が可能であるので、最小加工寸法は膜厚と同じ幅である。例えば、第２フォトレジスト５２の厚みが５０μｍである場合には、最少加工寸法は５０μｍである。一方、メタルマスクでは機械的な工程が介在するため最小加工寸法は３００μｍ程度である。したがって、第２フォトレジスト５２を用いる方が、メタルマスクを用いる場合に比べて加工精度が高くなる。
【００４９】
半導体の前工程で使用される露光方式を使用できるので、第２フォトレジスト５２のアライメント精度はメタルマスクの場合と比べて高い。本例では、感光性ドライフィルムのアライメント精度は±１μｍである。一方、メタルマスクと半導体基板１０上のパターン間のアライメント精度は、手動調整の場合で±１００μｍ程度であり、自動調整の場合でも±５０μｍ程度である。したがって、第２フォトレジスト５２を用いる場合におけるアライメント精度は、メタルマスクを用いる場合におけるアライメント精度と比較して高くなる。
【００５０】
以上のように、第２フォトレジスト５２を用いる場合における加工精度およびアライメント精度は、メタルマスクを用いる場合に比較して高くできる。したがって、デバイス設計時のマージンを減らすことができ、一枚あたりの半導体基板１０で生産できる半導体チップの個数を増やすことができる。
【００５１】
図２（ｅ）の段階において、ネガ型フォトレジスト用の現像液である有機溶剤の現像液を用いて第２フォトレジスト５２の未露光部を溶解する。これにより、第２フォトレジスト５２を現像する。図２（ｄ）の露光段階および図２（ｅ）の現像段階を通じて、パターニングされた第２フォトレジスト５２である第２フォトレジストパターン５８が形成される。第１フォトレジスト５０は、既に熱硬化されているので、ネガ型フォトレジスト用の現像液には実質的に溶解しない。
【００５２】
ネガ型フォトレジスト用の現像液としては、２‐オクタノン、２‐ノナノン、２‐ヘプタノン、３‐ヘプタノン、４‐ヘプタノン、２‐ヘキサノン、３‐ヘキサノン、ジイソブチルケトン、メチルシクロヘキサノン、アセトフェノン、メチルアセトフェノン、酢酸プロピル、酢酸ブチル、酢酸イソブチル、酢酸アミル、酢酸ブテニル、酢酸イソアミル、酢酸フェニル、ギ酸プロピル、ギ酸ブチル、ギ酸イソブチル、ギ酸アミル、ギ酸イソアミル、吉草酸メチル、ペンテン酸メチル、クロトン酸メチル、クロトン酸エチル、乳酸メチル、乳酸エチル、乳酸プロピル、乳酸ブチル、乳酸イソブチル、乳酸アミル、乳酸イソアミル、２−ヒドロキシイソ酪酸メチル、２‐ヒドロキシイソ酪酸エチル、安息香酸メチル、安息香酸エチル、酢酸フェニル、酢酸ベンジル、フェニル酢酸メチル、ギ酸ベンジル、ギ酸フェニルエチル、３‐フェニルプロピオン酸メチル、プロピオン酸ベンジル、フェニル酢酸エチル、酢酸‐２‐フェニルエチル、炭酸ナトリウム、無水炭酸ナトリウムから選ばれる１種以上を成分として含む現像液を使用することができる。ただし、ポジ型フォトレジストである第１フォトレジスト５０を溶解しないネガ型フォトレジスト用の現像液である限り、特に限定されず、使用することができる。
【００５３】
現像後に、第２フォトレジストパターン５８にポストベーク工程を施してもよい。ポストベーク工程において第２フォトレジストパターン５８を加熱することによって、フォトリソグラフィ工程終了後に行なわれる不純物注入に対する第２フォトレジストパターン５８の耐性が高まる。
【００５４】
図２（ｆ）の段階において、第２フォトレジストパターン５８をマスクにして、半導体基板１０に不純物８４を注入する。本例では、半導体基板１０のおもて面１０２から不純物８４を注入する。したがって、おもて面１０２からの欠陥生成位置を制御することができる。本例では、不純物８４としてヘリウムイオンが注入される。ただし、上述のように、不純物８４は、プロトンまたは重水素イオン等であってもよい。
【００５５】
本例では、イオン注入装置が、半導体基板１０に対して、イオン打ち込み法によって不純物８４を注入する。半導体基板１０に注入される不純物の注入深さＶが所定の深さになるように、イオンの注入時の加速電圧が調整される。
【００５６】
結晶欠陥領域８２を生じさせる対象となる領域、すなわちダイオード部８０では、イオン注入装置から射出された不純物８４は、第１フォトレジスト５０およびおもて面構造１０６を貫通して半導体基板１０に注入される。注入された不純物８４は、半導体基板１０のドリフト層１８に残留する。これにより、注入深さＶの位置に結晶欠陥領域８２が形成される。
【００５７】
本例では、第２フォトレジストパターン５８は、第１フォトレジスト５０に比べて厚膜化されているので、半導体基板１０の深部に不純物注入する場合においても十分な遮蔽をすることができる。特に、第２フォトレジストパターン５８は、半導体基板１０に注入される不純物の注入深さＶに対して２倍以上の厚みを有するので、不純物注入を必要としない領域に不純物注入されることを阻止することができる。
【００５８】
次に、図２（ｇ）の段階として示されるように、不純物を注入する段階（図２（ｆ））の後において、第２フォトレジストパターン５８を除去する。第２フォトレジストパターン５８は、ネガ型フォトレジスト用の剥離液を用いて除去される。なお、第１フォトレジスト５０は、熱硬化されているので、ネガ型フォトレジスト用の剥離液には実質的に溶解しない。
【００５９】
ネガ型フォトレジスト用の剥離液としては、例えば、モノエタノールアミン、水酸化テトラメチルアンモニウムのいずれか１つ以上を含むアミン系の剥離液が挙げられる。水酸化ナトリウム、または水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含むアルカリ性水溶液が挙げられる。ただし、第２フォトレジストパターン５８の除去のときに、第１フォトレジスト５０を同時に除去してしまわない剥離液であれば、種類は限定されず、用いることができる。
【００６０】
多くのネガ型フォトレジストの剥離液は、ポジ型フォトレジストの剥離液よりも強い強アルカリ性である。ポジ型フォトレジストである第１フォトレジスト５０が無い場合には、ネガ型フォトレジストの剥離液は、パッシベーション膜３０に使われるポリイミド等の絶縁材料およびエミッタ電極２８に使われるアルミニウム配線等の金属配線にダメージを与える恐れがある。しかし、本例では、第２フォトレジストパターン５８の下には、第１フォトレジスト５０が形成されている。これにより、第２フォトレジストパターン５８を除去するときに、ネガ型フォトレジスト用の剥離液が直接的におもて面構造１０６に接触することを防ぐことができる。
【００６１】
よって、ネガ型フォトレジスト用の剥離液がおもて面構造１０６へ与える影響を防ぐことができる。以上のように、本例では、第１フォトレジスト５０をポジ型とし、第２フォトレジスト５２をネガ型としている。したがって、欠陥生成の不純物注入において、レジスト除去時の半導体デバイス構造へのダメージを防ぐことができる。
【００６２】
次に、図２（ｈ）の段階として示されるように、本例では、第２フォトレジストパターン５８を除去する段階（図２（ｇ））の後において、第１フォトレジスト５０を除去する。第１フォトレジスト５０は、ポジ型フォトレジスト用の剥離液を用いて除去される。
【００６３】
ポジ型フォトレジスト用の剥離液は、アルカノールアミンのような水溶性アミンを主成分とする有機系レジスト剥離液と、水を主成分にして有機アルカリやフッ素系化合物を混合した水系レジスト剥離液とに大別できる。例えば、ポジ型フォトレジスト用の剥離液として、アルカノールアミン、極性溶媒および水からなる組成物が挙げられる。ただし、おもて面構造１０６へ与える影響が第２フォトレジストパターン５８の剥離液を用いる場合と比べて小さい剥離液であれば、剥離液の種類は上記に限定されず、用いることができる。
【００６４】
ポジ型フォトレジスト用の剥離液は、ネガ型フォトレジストの剥離液に比べて弱いアルカリ性である。したがって、半導体基板１０のおもて面構造１０６への影響を少なくすることができる。
【００６５】
なお、リフトオフ法のように、ネガ型フォトレジストと、その下に形成された下地層とを一括除去する場合には、剥離液に溶融しないレジスト部分の剥離片が細分化してパーティクルとなりデバイス構造を汚染する恐れがある。しかし、本例では、第２フォトレジストパターン５８と第１フォトレジスト５０とを順次溶解させる。これにより、リフトオフ法のようにネガ型フォトレジストと下地層とを一括除去する場合と比較して、剥離片が細分化してパーティクルとなりデバイス構造を汚染することを防ぐことができる。
【００６６】
次に、図２（ｉ）の段階において、半導体基板１０の裏面１０４に、裏面構造１０８を形成する。これにより、半導体デバイス１００が完成する。裏面構造１０８は、例えば、図１のバッファ層２０、コレクタ層７２、カソード層７４およびコレクタ電極２４を含む。しかし、半導体デバイス１００の種類によって、裏面構造１０８に含まれる構成は異なってよい。図２おいては、裏面構造１０８の詳細は、省略している。
【００６７】
本例では、半導体デバイス１００として、ＩＧＢＴおよびダイオードを含むデバイスを製造する場合を説明したが、この場合に限られない。裏面構造１０８を有しない半導体デバイス１００を製造する場合にも、本例の製造方法を適用することができる。裏面構造１０８を有しない半導体デバイス１００を製造する場合は、図２（ｉ）の段階は必要ない。
【００６８】
図３および図４は、第２実施形態における半導体デバイス製造工程を示す断面模式図である。図３（ａ）の段階において、研磨前の半導体基板である研磨前基板１１０を準備する。研磨前基板１１０に、おもて面構造１０６を形成する。次いで、図３（ｂ）の段階において、おもて面１０２上に、第１フォトレジスト５０を形成する。図３（ａ）および図３（ｂ）の段階は、研磨後の半導体基板１０に代えて研磨前基板１１０を使用することを除いて、図２（ａ）および図２（ｂ）で説明した第１実施形態の場合と同じであるので、繰り返しの説明を省略する。
【００６９】
次に、図３（ｃ）の段階において、第１フォトレジスト５０上に保護膜９０を形成する。これにより、第１フォトレジスト５０を保護膜９０の下地として利用することができる。それゆえ、保護膜９０を剥離した際に、おもて面構造１０６がダメージを受けない。保護膜９０を形成した後に、研磨前基板１１０の裏面を研磨して所定の厚みの半導体基板１０に加工する。保護膜９０を形成する段階と、研磨前基板１１０の裏面を研磨する段階とは、上述した第１フォトレジスト５０を形成する段階（図３（ａ））の後であって、かつ、後述する第２フォトレジスト５２を形成する段階（図３（ｅ））の前において実行される。
【００７０】
研磨前基板１１０の研磨量は、半導体デバイス１００の目標とする耐圧によって決定してよい。上述したように、研磨後の半導体基板１０の厚みが６０μｍ以上１２０μｍ以下となるように研磨量を決定してよい。
【００７１】
保護膜９０は、半導体基板１０のおもて面１０２側を物理的に保護する機能を有する。保護膜９０の素材は、ポリエチレン、ポリエチレンテレフタレートおよびポリイミドであってよい。本例の保護膜９０の厚みは、１０μｍ以上２００μｍ以下であってよい。
【００７２】
図３（ｄ）の段階において保護膜９０を剥離する。半導体基板１０の裏面１０４に第３フォトレジスト９２を形成する。本例では、第３フォトレジスト９２は、第１フォトレジスト５０と同じポジ型フォトレジストである。第３フォトレジスト９２はスピンコーティング法により塗布されてよい。塗布された後、プリベーク工程として、第３フォトレジスト９２を熱硬化してよい。
【００７３】
第３フォトレジスト９２は、不純物を半導体基板１０に注入するときの半導体基板１０の裏面１０４の損傷を防止する機能を有する。ただし、図３（ｄ）の時点では半導体基板１０の裏面構造１０８が形成されていないので、裏面１０４の損傷が問題とならない場合には、第３フォトレジスト９２の形成を省略してもよい。
【００７４】
図３（ｅ）の段階において、第２フォトレジスト５２を半導体基板１０の裏面１０４に形成する。本例では、半導体基板１０の裏面１０４と第２フォトレジスト５２との間に第３フォトレジスト９２が介在する。本例とは異なり、第３フォトレジスト９２を形成しない場合には、第２フォトレジスト５２が半導体基板１０の裏面１０４に接して形成されてよい。本例の第２フォトレジスト５２の形成については、第２フォトレジスト５２が半導体基板１０の裏面１０４に形成されることを除いて、第１実施形態の場合と同様であるので、詳しい説明を省略する。
【００７５】
図３（ｆ）の露光段階および図３（ｇ）の現像段階によって、第２フォトレジスト５２をパターニングして第２フォトレジストパターン５８を形成する。図３（ｆ）の露光段階および図３（ｇ）現像段階については、第１実施形態の場合と同様であるので、詳しい説明を省略する。
【００７６】
次に、図４（ｈ）の段階において、第２フォトレジストパターン５８をマスクにして、半導体基板１０に不純物８４を注入する。本例では、不純物を注入する段階において、半導体基板１０の裏面１０４から不純物を注入する。したがって、欠陥生成位置を裏面１０４側から制御することができる。特に、半導体基板１０の裏面１０４に近い位置に不純物を注入する場合には、裏面１０４から不純物注入した方が、おもて面１０２から注入する場合に比べて注入時の加速電圧を低減できる。本例のダイオード部８０では、イオン注入装置から射出された不純物８４は、第３フォトレジスト９２を貫通して半導体基板１０に注入される。
【００７７】
図４（ｉ）の段階では、不純物を注入する段階（図４（ｈ））の後において、第２フォトレジストパターン５８を除去する。次いで、図４（ｊ）の段階に示されるとおり、第２フォトレジストパターン５８を除去する段階（図４（ｉ））の後において、第１フォトレジスト５０を除去する。本例では、第１フォトレジスト５０と第３フォトレジスト９２とは、ともにポジ型フォトレジストである。したがって、本例では、第１フォトレジスト５０と第３フォトレジスト９２とを同時に除去する。
【００７８】
第３フォトレジスト９２を同時に除去することを除いて、第２フォトレジストパターン５８の除去段階と第１フォトレジスト５０の除去段階とは、図２（ｇ）および図２（ｈ）に示される第１実施形態と同様である。したがって、繰り返しの説明を省略する。
【００７９】
図４（ｋ）の段階では、半導体基板１０の裏面１０４に、裏面構造１０８を形成する。裏面構造１０８の形成段階は、第１実施形態の場合と同様であるので、繰り返しの説明を省略する。
【００８０】
図５は、第３実施形態における半導体デバイス製造工程を示す断面模式図である。本例の製造工程は、半導体基板１０の位置に応じて不純物の注入深さを変える。本例では、注入深さＶ１の位置に形成される結晶欠陥領域８２に対し、第１の厚みＴ１が設けられる位置においては、浅く不純物を注入する。また、第２の厚みＴ２が設けられる位置においては、不純物が注入されることを阻止する。第３実施形態における半導体デバイス製造工程は、第２フォトレジスト５２の形成段階と半導体基板１０への不純物の注入段階とを除いて、第１および第２実施形態と同様である。したがって、繰り返しの説明を省略する。
【００８１】
図５（ａ）の段階では、第２フォトレジスト５２を形成する。第２フォトレジストの厚みは、第１の厚みＴ１を有する。図５（ｂ）の露光段階および図５（ｃ）の現像段階によって、第２フォトレジスト５２がパターニングされ、第１の厚みＴ１を有する第１部分パターン６７を有する。図５（ｄ）のインクジェット法のレジスト吐出段階によって、第１部分パターン６７の上にインクジェット法でレジストを吐出して、領域によって厚みが異なる第２フォトレジストパターン５８を形成する。第２フォトレジストパターン５８は、第１の厚みＴ１を有する第１部分パターン６７と、第２の厚みＴ２を有する第２部分パターン６８を有する。
【００８２】
第２の厚みＴ２は、第１実施形態における第２フォトレジスト５２の厚みＤ２と同様に、注入深さＶの２倍以上の厚みとしてよい。これにより、不純物注入を必要としない領域に不純物注入されることを阻止することができる。第１厚みＴ１は、第１フォトレジスト５０と第１部分パターン６７とを介して不純物が半導体基板１０の所定の注入深さに注入されるように、設定されてよい。
【００８３】
第２フォトレジスト５２およびインクジェット法で吐出するレジストの材料は、ネガ型フォトレジストであってよく、第１および第２実施形態の材料と同様であってよい。第２フォトレジスト５２は、インクジェット法で形成してよい。インクジェット法によって、半導体基板１０の領域に応じてレジストの吐出量を変えることで、領域によって厚みが異なる第２フォトレジストパターン５８を形成することができる。
また、第２フォトレジスト５２はネガ型の感光性ドライフィルムであってもよく、感光性ドライフィルム上にインクジェット法でレジストを吐出して第１厚みＴ１と第２厚みＴ２を有する第２フォトレジストパターン５８を形成してもよい。
【００８４】
次に、図５（ｅ）の段階において、第２フォトレジストパターン５８をマスクとして、半導体基板１０に不純物８４を注入する。第２フォトレジスト５２が除去されて第１フォトレジスト５０が露出している領域では、イオン注入装置から射出された不純物８４は、第１フォトレジスト５０およびおもて面構造１０６を貫通して半導体基板１０に注入される。これにより、注入深さＶ１の位置に結晶欠陥領域８２が形成される。
【００８５】
また、第１フォトレジスト５０と第２フォトレジストパターン５８の第１部分パターン６７とを介して、半導体基板１０に不純物８４が注入されてよい。より具体的には、第１フォトレジスト５０と第１部分パターン６７とが積層されている領域では、イオン注入装置から射出された不純物８４は、第１部分パターン６７、第１フォトレジスト５０およびおもて面構造１０６を貫通して半導体基板１０に注入される。これにより、注入深さＶ２の位置に第２結晶欠陥領域８６が形成される。この場合、不純物８４が第１部分パターン６７を通過するときにエネルギーが減少する分に対応して、注入深さＶ２は注入深さＶ１に比べて浅くなる。
【００８６】
一方、第１フォトレジスト５０と第２フォトレジストパターン５８の第２部分パターン６８とを介して、半導体基板１０への不純物８４の注入を遮る。より具体的には、第１フォトレジスト５０と第２部分パターン６８とが積層されている領域では、イオン注入装置から射出された不純物８４は、半導体基板１０への不純物８４の注入が遮断される。
【００８７】
図６は、第４実施形態における半導体デバイス製造工程を示す断面模式図である。第３実施形態との違いは、図６（ｂ）において、第２フォトレジスト５２上にインジェット法でレジストを吐出して第１厚さＴ１を有する第１部分６２と第２厚さＴ２を有する第２部分６４を備えることである。
【００８８】
図６（ａ）の段階では、第２フォトレジスト５２を形成する。第２フォトレジストの厚みは、第１の厚みＴ１を有する。第１部分６２および第２部分６４のどちらにおいても第２フォトレジスト５２の未露光部分は現像段階において溶解される。図６（ｂ）の段階では、第２フォトレジスト５２上にインジェット法でレジストを吐出して第１厚さＴ１を有する第１部分６２と第２厚さＴ２を有する第２部分６４を備える。
【００８９】
図６（ｃ）の露光段階および図６（ｄ）現像段階では、第１部分パターン６７と第２部分パターン６８のそれぞれが同時にパターニングされる。第１部分６２がパターニングされて第１部分パターン６７が形成され、第２部分６４がパターニングされて第２部分パターン６８が形成される。
【００９０】
次に、図６（ｅ）の段階において、第２フォトレジストパターン５８をマスクとして、半導体基板１０に不純物８４を注入する。第２フォトレジスト５２が除去されて第１フォトレジスト５０が露出している領域では、イオン注入装置から射出された不純物８４は、第１フォトレジスト５０およびおもて面構造１０６を貫通して半導体基板１０に注入される。これにより、注入深さＶ１の位置に結晶欠陥領域８２が形成される。第４実施形態における半導体デバイス製造工程は、第２フォトレジストパターン５８の形成段階を除いて、第３実施形態と同様である。したがって、繰り返しの説明を省略する。
【００９１】
以上のように、第３および第４実施形態によれば、不純物の注入時の加速電圧エネルギーを変えて複数回にわたって注入することなく、半導体基板１０の位置に応じて不純物の注入深さを変えることができる。注入深さＶ２にある第２結晶欠陥領域８６をライフタイムキラーとして用いつつ、注入深さＶ１にある結晶欠陥領域８２をフィールドストップ層として用いてもよい。
【００９２】
図５、図６では、第１実施形態と同様に半導体基板１０のおもて面１０２から不純物注入する場合を説明したが、第２実施形態と同様に半導体基板１０の裏面１０４から不純物注入する場合に、本実施形態における製造方法を適用してもよい。本例では、第２フォトレジスト５２をＴ１とＴ２の２つの厚みを有するように形成したが、これに限られず、第２フォトレジスト５２を、３つ以上の異なる厚みを有する領域に区分して形成してもよい。
【００９３】
第１〜第４実施形態では、第１フォトレジスト５０がポジ型フォトレジストであり、第２フォトレジスト５２がネガ型フォトレジストである場合を例にとって説明した。フォトレジストの除去時における半導体デバイス１００表面への影響を防止する見地からは、第１フォトレジスト５０がポジ型フォトレジストであり、第２フォトレジスト５２がネガ型フォトレジストである場合が望ましい。しかし、本発明は、この場合に限られない。第１フォトレジスト５０がネガ型フォトレジストであり、第２フォトレジスト５２がポジ型フォトレジストの場合であってもよい。これによっても、メタルマスクを使う場合に比べて加工精度およびアライメント精度を高くすることができる。
【００９４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９５】
特許請求の範囲、明細書および図面中において示した装置および方法における動作、手順、ステップおよび段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００９６】
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１６・・・コンタクト領域、１８・・・ドリフト層、２０・・・バッファ層、２４・・・コレクタ電極、２６・・・絶縁層、２８・・・エミッタ電極、３０・・・パッシベーション膜、３２・・・開口、４２・・・絶縁膜、４４・・・ゲート電極、５０・・・第１フォトレジスト、５２・・・第２フォトレジスト、５４・・・レジストマスク、５８・・・第２フォトレジストパターン、６２・・・第１部分、６４・・・第２部分、６７・・・第１部分パターン、６８・・・第２部分パターン、７０・・・トランジスタ部、７２・・・コレクタ層、７４・・・カソード層、８０・・・ダイオード部、８２・・・結晶欠陥領域、８４・・・不純物、８６・・・第２結晶欠陥領域、９０・・・保護膜、９２・・・第３フォトレジスト、１００・・・半導体デバイス、１０２・・・おもて面、１０４・・・裏面、１０６・・・おもて面構造、１０８・・・裏面構造、１１０・・・研磨前基板
【図１】
0006728638.tif 000002
【図２】
0006728638.tif 000003
【図３】
0006728638.tif 000004
【図４】
0006728638.tif 000005
【図５】
0006728638.tif 000006
【図６】
0006728638.tif 000007