(57)【特許請求の範囲】
【請求項１】
画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素は、
基板上に選択的に配設されたゲート電極と、
前記ゲート電極を覆う第１絶縁膜と、
前記第１絶縁膜上に選択的に配設された半導体チャネル層と、
前記半導体チャネル層上に配設された第２絶縁膜と、
前記第２絶縁膜上に、互いに間隔を開けて選択的に設けられた第１ソース電極および第１ドレイン電極と、
少なくとも前記第１ソース電極および前記第１ドレイン電極上にそれぞれ互いに間隔を開けて設けられた第２ソース電極および第２ドレイン電極と、
少なくとも前記第２ソース電極上および前記第２ドレイン電極上を覆う第３絶縁膜と、
前記第３絶縁膜、前記第２ソース電極および前記第１ソース電極を貫通する第１コンタクトホールを通して、前記半導体チャネル層に接続される第３ソース電極と、
前記第３絶縁膜、前記第２ドレイン電極および前記第１ドレイン電極を貫通する第２コンタクトホールを通して、前記半導体チャネル層に接続される第３ドレイン電極と、を有する薄膜トランジスタと、
前記第１絶縁膜上に設けられ、前記第２ドレイン電極から延在する画素電極と、
前記第３絶縁膜上に、平面視において、前記画素電極と対向するように設けられた対向電極と、を備え、
前記第２ソース電極、前記第２ドレイン電極、前記第３ソース電極、前記第３ドレイン電極および前記対向電極は、透光性導電膜で構成される、薄膜トランジスタ基板。
【請求項２】
前記画素は、前記基板上に選択的に配設され、第１絶縁膜に覆われる共通配線を備え、前記対向電極は、前記第１絶縁膜および前記第３絶縁膜を貫通する第３コンタクトホールを通して、前記共通配線に接続される、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記半導体チャネル層は、
その平面パターンが、平面視において前記ゲート電極の平面パターンよりも小さく形成され、前記半導体チャネル層の輪郭が、前記ゲート電極の輪郭より内側に位置するように配設される、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記画素電極は、
平面視において、前記共通配線の一部と重なるように前記共通配線上に延在して配設され、前記第１絶縁膜を介して前記画素電極と前記共通配線との間に画素電位の補助容量を形成する、請求項２記載の薄膜トランジスタ基板。
【請求項５】
前記画素は、前記第１絶縁膜上に選択的に配設され、前記半導体チャネル層と連続したパターンで設けられる半導体膜と、
前記第２絶縁膜上に選択的に配設され、前記第１ソース電極と連続したパターンで設けられるソース配線と、を備える、請求項１記載の薄膜トランジスタ基板。
【請求項６】
前記半導体チャネル層は、酸化物半導体で構成される、請求項１記載の薄膜トランジスタ基板。
【請求項７】
前記第３ソース電極および前記第３ドレイン電極の一方は、
前記半導体チャネル層のチャネル領域の上方まで延在するように配設される、請求項１記載の薄膜トランジスタ基板。
【請求項８】
前記第１絶縁膜は、
前記基板側から順に積層された、窒化シリコン膜および酸化シリコン膜を有する、請求項１記載の薄膜トランジスタ基板。
【請求項９】
前記第３絶縁膜は、
前記基板側から順に積層された、酸化シリコン膜および窒化シリコン膜を有する、請求項１記載の薄膜トランジスタ基板。
【請求項１０】
画素が複数マトリックス状に配列された薄膜トランジスタ基板の製造方法であって、
（ａ）基板上に第１導電膜を形成し、パターニングしてゲート電極を選択的に形成する工程と、
（ｂ）前記ゲート電極を覆うように前記基板上に第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に、酸化物半導体膜、第２絶縁膜および第２導電膜をこの順に積層し、パターニングして積層体を形成する工程と、
（ｄ）前記積層体を覆うように透光性を有する第３導電膜を形成した後、前記第３導電膜および前記第２導電膜をパターニングして、前記半導体チャネル層上に前記第２絶縁膜を介して、第１ソース電極および第１ドレイン電極を、互いに間を開けるように形成すると共に、前記第１ソース電極および前記第１ドレイン電極の上に、それぞれ第２ソース電極および第２ドレイン電極を形成する工程と、
（ｅ）少なくとも前記第２ソース電極上および前記第２ドレイン電極上を覆うように第３絶縁膜を形成する工程と、
（ｆ）前記第２ソース電極および前記第１ソース電極、更に、前記第３絶縁膜および前記第２絶縁膜を貫通して、それぞれ前記半導体チャネル層に達する第１コンタクトホールおよび第２コンタクトホールを形成する工程と、
（ｇ）前記第１コンタクトホールおよび前記第２コンタクトホールを埋め込むように前記第３絶縁膜上に透光性を有する第４導電膜を形成した後、前記第４導電膜をパターニングして、前記第１コンタクトホールを通して、前記半導体チャネル層に接続される第３ソース電極と、前記第２コンタクトホールを通して、前記半導体チャネル層に接続される第３ドレイン電極とを形成する工程と、を備え、
前記工程（ｄ）は、
前記第３導電膜をパターニングして、
前記第１絶縁膜上に前記第２ドレイン電極から延在する画素電極を形成する工程を含み、
前記工程（ｇ）は、
前記第４導電膜をパターニングして、
前記第３絶縁膜上に、平面視において、前記画素電極と対向する対向電極を形成する工程を含む、薄膜トランジスタ基板の製造方法。
【請求項１１】
前記工程（ｄ）は、
前記第２ソース電極および前記第１ソース電極を貫通して前記第２絶縁膜に達するソースコンタクトホール、および前記第２ドレイン電極および前記第１ドレイン電極を貫通して前記第２絶縁膜に達するドレインコンタクトホールを形成する工程を含み、
前記工程（ｅ）は、
前記ソースコンタクトホールおよび前記ドレインコンタクトホールを埋め込むように第３絶縁膜を形成した後、前記ソースコンタクトホール内および前記ドレインコンタクトホール内の前記第３絶縁膜および前記第２絶縁膜を除去する工程を含み、
前記工程（ｆ）は、
前記工程（ｄ）において行われる前記ソースコンタクトホールおよび前記ドレインコンタクトホールを形成する工程と、
前記工程(ｅ)において行われる前記ソースコンタクトホール内および前記ドレインコンタクトホール内の前記第３絶縁膜および前記第２絶縁膜を除去する工程と、を含む、請求項１０記載の薄膜トランジスタ基板の製造方法。
【請求項１２】
前記工程（ａ）は、
前記第１導電膜をパターニングして、共通配線を選択的に形成する工程を含み、
前記工程（ｂ）は、
前記共通配線を覆うように前記基板上に前記第１絶縁膜を形成する工程を含み、
前記工程（ｅ）は、
前記共通配線上の前記第３絶縁膜および前記第１絶縁膜を貫通して前記共通配線に達する第３コンタクトホールを形成する工程を含み、
前記工程（ｇ）は、
前記対向電極を形成すると共に、前記対向電極を、前記第３コンタクトホールを通して、前記共通配線に接続する工程を含む、請求項１０記載の薄膜トランジスタ基板の製造方法。
【請求項１３】
前記工程（ｃ）は、
前記酸化物半導体膜、前記第２絶縁膜および前記第２導電膜を、共通のフォトレジストパターンを用いてパターニングを行う工程を含み、
前記工程（ｄ）は、前記第３導電膜および前記第２導電膜を、共通のフォトレジストパターンを用いてパターニングを行う工程を含む、請求項１０記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）をスイッチングデバイスとして用いたＴＦＴアクティブマトリックス基板（薄膜トランジスタ基板：以下、「ＴＦＴ基板」と呼称）およびその製造方法に関する。
【背景技術】
【０００２】
ＴＦＴ基板は、例えば液晶を利用した表示装置（液晶表示装置）等の電気光学装置に利用される。ＴＦＴ等の半導体装置は、低消費電力で薄型という特徴があり、この特徴を活かして、ＣＲＴ（Cathode Ray Tube）に代わるフラットパネルディスプレイへの応用が盛んになされている。
【０００３】
液晶表示装置（ＬＣＤ）には、単純マトリックス型ＬＣＤと、ＴＦＴをスイッチングデバイスとして用いるＴＦＴ−ＬＣＤとがある。特にＴＦＴ−ＬＣＤは、携帯性および表示品位の点でＣＲＴ（Cathode Ray Tube）および単純マトリックス型ＬＣＤより優れており、モバイルコンピューター、ノート型パソコン、あるいはテレビジョンなどのディスプレイ製品に広く実用化されている。
【０００４】
一般に、ＴＦＴ−ＬＣＤは、アレイ状に配設された複数のＴＦＴを備えたＴＦＴ基板と、カラーフィルタ等を備えた対向基板との間に、液晶層が挟持された構造の液晶表示パネルを有している。液晶表示パネルの前面側と背面側のそれぞれに偏光板が設けられ、そのうちの一方のさらに外側にはバックライトが設けられる。この構造によって良好なカラー表示が得られる。
【０００５】
ＴＦＴ−ＬＣＤの視野角を改善した横電界の液晶駆動方式であるＩＰＳ（In Plane Switching：ＩＰＳは（株）ジャパンディスプレイの登録商標）方式のＬＣＤ（ＩＰＳ−ＬＣＤ）は、広視野角という特徴を活かして、表示装置等に広く使用されている。しかし、画素表示部での開口率の低さ、および透過率の低さといった問題も有しており、明るい表示特性を得ることが困難である。これは、ＩＰＳ−ＬＣＤに用いられる櫛歯形状の画素電極の上方では液晶を駆動させるための電界が有効に働かず、画素電極上の一部の液晶が動作しないことが主な理由である。この問題を改善するために、例えば特許文献１に開示されているようなＦＦＳ（Fringe Field Switching：フリンジ電界駆動）方式のＬＣＤ（ＦＦＳ−ＬＣＤ）が提案されている。
【０００６】
ここで、特許文献１に開示されたような一般的なＦＦＳ−ＬＣＤのＴＦＴ基板を作製する場合、一般的には、（１）ゲート電極の形成工程、（２）画素電極の形成工程、（３）ゲート絶縁膜および半導体膜の形成工程、（４）ソース電極およびドレイン電極の形成工程、（５）保護絶縁膜へのコンタクトホール形成工程、（６）共通電極（対向電極とも呼ばれる）の形成工程、という少なくとも計６回の写真製版工程が必要となる。
【０００７】
従来、液晶表示装置用のＴＦＴ基板のスイッチングデバイスにおいては、ＴＦＴの活性層（チャネル層）を形成するための半導体膜にアモルファスシリコン（ａ-Ｓｉ）が用いられていた。近年では、活性層に酸化物半導体を用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有しており、小型で高性能なＴＦＴを実現できるという利点がある。
【０００８】
酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料および酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）および酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩｎＧａＺｎＯ系材料が主に用いられている。これらの技術は、特許文献２、３および非特許文献１に開示されている。
【０００９】
これらの酸化物半導体材料は、一般的に、透明導電体である非晶質ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化すず（ＳｎＯ２））および非晶質ＩｎＺｎＯ（酸化インジウム（Ｉｎ２Ｏ３）＋酸化亜鉛（ＺｎＯ））のような酸化物導電体と同様に、シュウ酸、カルボン酸などの弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
【００１０】
しかし、このような酸化物半導体材料は、ＴＦＴのソース電極およびドレイン電極に用いられる一般的な金属膜（例えばＣｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）のエッチング加工に用いられる酸系溶液によってもエッチングダメージを受け、特性を劣化させてしまうことがある。また、酸化物半導体材料の種類によっては、これらの酸系溶液に溶けてしまうことがある。従って、例えば特許文献３の図１１の（ｂ）部に開示されるように酸化物半導体で構成されるチャネル層の上にソース電極およびドレイン電極を配設したＴＦＴ（一般的に、バックチャネルエッチング（ＢＣＥ）型ＴＦＴと呼ばれる）を形成する場合は、ソース電極およびドレイン電極の加工に用いる酸系溶液によってチャネル層がダメージを受け、ＴＦＴ特性を劣化させてしまうことがあった。さらには、ソース電極およびドレイン電極となる金属膜を酸化物半導体膜（チャネル層）の上に成膜する際に、その界面での酸化還元反応によりチャネル層がダメージを受け、ＴＦＴの特性を劣化させてしまうことがあった。
【００１１】
この問題を解決するために、特許文献４の図１および特許文献５の図６に示すような、半導体膜の上層に保護絶縁膜を形成したＴＦＴ構造を利用することが考えられる。このＴＦＴ構造では、金属膜をソース電極およびドレイン電極に加工するためのエッチングによって、酸化物半導体膜がダメージを受けたり消失したりすることを防止できる。この構造のＴＦＴは、一般的に、エッチングストッパーまたはエッチストッパー（ＥＳ）型ＴＦＴと呼ばれる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−５６４７４号公報
【特許文献２】特開２００５−７７８２２号公報
【特許文献３】特開２００７−２８１４０９号公報
【特許文献４】特開昭６２−２３５７８４号公報
【特許文献５】再表２０１１／０７７６０７号公報
【非特許文献】
【００１３】
【非特許文献１】Kenji Nomura等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Nature 2004年、第432巻、第488頁〜第492頁
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に開示された一般的なＦＦＳ−ＬＣＤのＴＦＴをエッチストッパー型のＴＦＴにする場合は、一般的に考えると酸化物半導体膜の上に保護絶縁膜を形成する工程が新たに追加されるため、製造工程は少なくとも７回の写真製版工程が必要となる。従って、生産能力を低下させ、製造コストの増加を招くといった問題が生じる。
【００１５】
なお、特許文献５においては、ＴＦＴをエッチストッパー型のＴＦＴにしたＬＣＤにおいて、写真製版工程を減らす方法を開示しているが、横電界の液晶駆動方式のＬＣＤまたはＦＦＳ−ＬＣＤにおいて写真製版工程および製造コストを削減するための具体的な方法については記載されていない。
【００１６】
また、スパッタリング法または真空蒸着法によりソース電極およびドレイン電極となる金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）を酸化物半導体膜の上に直接形成する場合、酸化物半導体膜のチャネル領域がエッチストッパー膜（保護膜）で保護された状態であっても、酸化物半導体膜とソース電極およびドレイン電極とがそれぞれ電気的に接続されるソース領域およびドレイン領域での界面反応により、還元の影響がチャネル領域を含む酸化物半導体膜全体に波及してＴＦＴ特性を劣化させる可能性もある。
【００１７】
本発明は、上記のような問題を解決するためになされたものであり、ＴＦＴの活性層（チャネル層）を形成するための半導体膜に酸化物半導体を用いたＴＦＴを有する横電界駆動方式のＴＦＴ基板において、写真製版工程の回数を増やすことなく、ソース電極、ドレイン電極の形成プロセスによるチャネル層へのダメージ等の影響を抑制したＴＦＴ基板を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る薄膜トランジスタ基板の態様は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素は、基板上に選択的に配設されたゲート電極と、  前記ゲート電極を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に配設された半導体チャネル層と、前記半導体チャネル層上に配設された第２絶縁膜と、前記第２絶縁膜上に、互いに間隔を開けて選択的に設けられた第１ソース電極および第１ドレイン電極と、少なくとも前記第１ソース電極および前記第１ドレイン電極上にそれぞれ互いに間隔を開けて設けられた第２ソース電極および第２ドレイン電極と、少なくとも前記第２ソース電極上および前記第２ドレイン電極上を覆う第３絶縁膜と、前記第３絶縁膜、前記第２ソース電極および前記第１ソース電極を貫通する第１コンタクトホールを通して、前記半導体チャネル層に接続される第３ソース電極と、前記第３絶縁膜、前記第２ドレイン電極および前記第１ドレイン電極を貫通する第２コンタクトホールを通して、前記半導体チャネル層に接続される第３ドレイン電極と、を有する薄膜トランジスタと、前記第１絶縁膜上に設けられ、前記第２ドレイン電極から延在する画素電極と、前記第３絶縁膜上に、平面視において、前記画素電極と対向するように設けられた対向電極と、を備え、前記第２ソース電極、前記第２ドレイン電極、前記第３ソース電極、前記第３ドレイン電極および前記対向電極は、透光性導電膜で構成される。
【発明の効果】
【００１９】
本発明に係る薄膜トランジスタ基板によれば、半導体チャネル層上に第２絶縁膜が設けられているので、第１ソース電極および第２ドレイン電極の形成時にチャネル領域がダメージを受けることを防止できる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係る実施の形態のＴＦＴ基板の構成を示す平面図である。
【図２】本発明に係る実施の形態のＴＦＴ基板の構成を示す断面図である。
【図３】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す平面図である。
【図４】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図５】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図６】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図７】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図８】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す平面図である。
【図９】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図１０】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図１１】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す平面図である。
【図１２】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図１３】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図１４】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す平面図である。
【図１５】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【図１６】本発明に係る実施の形態のＴＦＴ基板の製造方法を示す断面図である。
【発明を実施するための形態】
【００２１】
＜実施の形態＞
＜ＴＦＴ基板の画素の構成＞
まず、図１および図２を参照して、本実施の形態のＴＦＴ基板１００の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図１は、本実施の形態に係る画素の平面構成を示す平面図であり、図２は、図１におけるＸ−Ｘ線での断面構成(ＴＦＴ部の断面構成、画素部の断面構成および共通電極接続部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を示す断面図である。
【００２２】
ここで、画素部は画素の形成領域を含み、ゲート端子部はゲート配線３にゲート信号を供給するためのゲート端子４およびゲート端子パッド２５の形成領域を含み、ソース端子部は、ソース配線１８に表示信号を供給するためのソース端子１９およびソース端子パッド２６の形成領域を含んでいる。また、ＴＦＴ部は画素ＴＦＴ５０の形成領域を含み、画素部は画素電極２０および対向電極２７の形成領域を含み、共通電極接続部は、対向電極２７と共通配線５とが接続される領域を含んでいる。なお、以下においてＴＦＴ基板１００は光透過型のＦＦＳ方式の液晶表示装置に用いるものとして説明する。
【００２３】
図１に示すように、ＴＦＴ基板１００は、横方向（Ｘ方向）に延在する複数のゲート配線３（走査信号線）と縦方向（Ｙ方向）に延在する複数のソース配線１８（表示信号線）とが互いに直交して交差するように配設され、両配線の交点近傍に画素ＴＦＴ５０が配設されており、画素ＴＦＴ５０のゲート電極２はゲート配線３の一部で構成されている。すなわち、ゲート配線３は、画素ＴＦＴ５０の形成領域において、線幅が他の部分よりも広くなっており、その部分がゲート電極２として機能する。また、Ｘ方向に延在する共通配線５が、それぞれのゲート配線３に平行して設けられている。
【００２４】
ゲート電極２上には酸化物半導体で構成される半導体チャネル層７（半導体層）が設けられ、半導体チャネル層７上には、第１ソース電極１２および第１ドレイン電極１３が、互いに間を開けて設けられている。そして、第１ソース電極１２の上には第２ソース電極１６が設けられ、その上には第３ソース電極２８が設けられている。また、第１ドレイン電極１３の上には第２ドレイン電極１７が設けられ、その上に第３ドレイン電極２９が設けられており、これらにより画素ＴＦＴ５０が構成されている。
【００２５】
第３ソース電極２８は、コンタクトホール１４（第１コンタクトホール）を介して半導体チャネル層７に接続され、第３ドレイン電極２９はコンタクトホール１５（第２コンタクトホール）を介して半導体チャネル層７に接続されており、画素ＴＦＴ５０の動作時には、第３ソース電極２８と第３ドレイン電極２９とが接する半導体チャネル層７の間の半導体チャネル層７内にチャネル領域が形成される。
【００２６】
第１ソース電極１２は、ソース配線１８からＸ方向に分岐する分岐配線１８１の先端部分が半導体チャネル層７の上方にまで延在した部分で構成され、連続したパターンとなっている。なお、第１ソース電極１２と第１ドレイン電極１３とは同じ材質で形成されている。
【００２７】
また、ソース配線１８および分岐配線１８１を覆うように上層ソース配線１０が設けられ、分岐配線１８１の先端部に対応する上層ソース配線１０の先端部分が第２ソース電極１６を構成している。
【００２８】
そして、隣接する２本のゲート配線３および隣接する２本のソース配線１８に囲まれた画素領域には画素電極２０が設けられており、画素電極２０の一部が半導体チャネル層７の上方にまで延在して第２ドレイン電極１７を構成している。また、画素電極２０は、共通配線５と一部が重畳しており、この部分において、絶縁膜６を介して、画素電極２０と共通配線５との間で画素電位の補助容量が形成される。
【００２９】
また、画素電極２０の上方にはスリット開口部ＳＬを有する対向電極２７（共通電極とも呼称される）が配設され、対向電極２７は画素電極２０のほぼ全体を覆うと共に、共通配線５の上方にまで延在している。そして、対向電極２７はコンタクトホール２４（第３コンタクトホール）を介して共通配線５に接続されている。
【００３０】
ゲート配線３のそれぞれの端部はゲート端子４となっており、コンタクトホール２２（第４コンタクトホール）を介してゲート端子パッド２５が接続され、ゲート端子パッド２５を介して、外部からの映像の走査信号がゲート端子４に与えられる構成となっている。
【００３１】
同様に、ソース配線１８のそれぞれの端部はソース端子１９となっており、コンタクトホール２３（第５コンタクトホール）を介してソース端子パッド２６が接続され、ソース端子パッド２６を介して、外部からの映像信号がソース端子１９に与えられる構成となっている。なお、ソース端子１９も上層ソース配線１０で覆われている。
【００３２】
また、全ての共通配線５は、図示されない額縁領域において電気的に結束され、共通電位が与えられる構成となっている。
【００３３】
次に、図２を用いて画素の断面構成を説明する。図２に示すようにＴＦＴ基板１００は、例えば、ガラス、プラスチック等の透明絶縁性基板である基板１上に形成され、基板１上には同じ材質の導電膜が選択的に配設されて配線および電極を構成している。
【００３４】
すなわち、基板１上にはゲート電極２、ゲート配線３、ゲート端子４および共通配線５が形成されている。そして、これらを覆うように、絶縁膜６（第１絶縁膜）が形成されている。絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するため、以下では「ゲート絶縁膜６」と呼称する場合がある。
【００３５】
図２のＴＦＴ部に示されるように画素ＴＦＴ５０の形成領域では、ゲート絶縁膜６を間に介してゲート電極２に対面するように半導体チャネル層７が設けられている。ここでは、半導体チャネル層７の平面パターンは、平面視においてゲート電極２の平面パターンよりも小さく形成され、半導体チャネル層７の輪郭は、ゲート電極２の輪郭より内側に位置しており、半導体チャネル層７はゲート電極２上からはみ出さないように形成されている。
【００３６】
半導体チャネル層７は、酸化物半導体で形成されており、例えば、ＺｎＯ系の酸化物半導体、例えば酸化亜鉛（ＺｎＯ）に酸化インジウム（Ｉｎ２Ｏ３）、および酸化すず（ＳｎＯ２）を添加したＩｎＺｎＳｎＯ系の酸化物、または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を含んだ酸化物半導体、例えば、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩｎＧａＺｎＯ系の酸化物半導体で形成されている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有するため、小型で高性能なＴＦＴを実現できる。
【００３７】
そして、半導体チャネル層７上には絶縁膜９（第２の絶縁膜）が配設される。なお、半導体チャネル層７のチャネル領域となる部分の上の絶縁膜９は、チャネル領域を保護するので、保護絶縁膜と呼称する場合もある。
【００３８】
絶縁膜９上には第１ソース電極１２および第１ドレイン電極１３が設けられているが、両者は互いに間隔を開けて設けられており、それは第２ソース電極１６および第２ドレイン電極１７においても同じである。
【００３９】
第２ソース電極１６は上層ソース配線１０から延在するように設けられ、第２ドレイン電極１７は画素電極２０から延在するように設けられ、第２ソース電極１６、第２ドレイン電極１７、画素電極２０および絶縁膜９の上には絶縁膜２１（第３絶縁膜）が形成され、互いに間隔を開けて設けられた第１ソース電極１２と第１ドレイン電極１３との間、および第２ソース電極１６と第２ドレイン電極１７との間には絶縁膜２１が埋め込まれている。
【００４０】
そして、第１ソース電極１２、第２ソース電極１６および絶縁膜２１を貫通して半導体チャネル層７に達するように設けられたコンタクトホール１４（第１コンタクトホール）内には第３ソース電極２８が埋め込まれ、第１ソース電極１２、第２ソース電極１６および第３ソース電極２８は、半導体チャネル層７に電気的に接続される構成となっている。
【００４１】
また、第１ドレイン電極１３、第２ドレイン電極１７および絶縁膜２１を貫通して半導体チャネル層７に達するように設けられたコンタクトホール１５（第２コンタクトホール）内には第３ドレイン電極２９が埋め込まれ、第１ドレイン電極１３、第２ドレイン電極１７および第３ドレイン電極２９は、半導体チャネル層７に電気的に接続される構成となっている。
【００４２】
また、図２に示されるようにゲート端子部においては、ゲート端子４を覆うように設けられたゲート絶縁膜６および絶縁膜２１の積層膜を貫通してゲート端子４に達するコンタクトホール２２（第４コンタクトホール）が設けられ、コンタクトホール２２内にはゲート端子パッド２５が埋め込まれ、ゲート端子パッド２５は、ゲート端子４に電気的に接続される構成となっている。
【００４３】
また、図２に示されるようにソース端子部においては、ＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１１が半導体チャネル層７と連続したパターンとして設けられており、酸化物半導体膜１１上には絶縁膜９が設けられ、絶縁膜９上にはソース端子１９が設けられている。そして、ソース端子１９、絶縁膜９および酸化物半導体膜１１を覆うように上層ソース配線１０が設けられ、上層ソース配線１０を覆うように絶縁膜２１が設けられている。そして、絶縁膜２１を貫通してソース端子１９に達するコンタクトホール２３（第５コンタクトホール）が設けられ、コンタクトホール２３内にはソース端子パッド２６が埋め込まれ、ソース端子パッド２６は、ソース端子１９に電気的に接続される構成となっている。
【００４４】
また、ソース配線１８および分岐配線１８１の断面構成については、図２には明示されていないが、絶縁膜２１に設けられたコンタクトホール２３とソース端子パッド２６が設けられない点で相違しているものの、概ね上記説明のソース端子１９の断面構成と類似している。すなわち、ソース配線１８および分岐配線１８１の形成部分においては、当該ソース配線１８および分岐配線１８１の下部全体に絶縁膜９を介してＴＦＴ部の半導体チャネル層７と同層の酸化物半導体膜１１が設けられる。また、ソース配線１８および分岐配線１８１を覆うように上層ソース配線１０が設けられる。なお、ソース配線１８の形成領域においては、ソース配線１８と酸化物半導体膜１１とは絶縁膜９を介して絶縁されているが、各ＴＦＴ部のソース電極部分において、ソース配線１８と連続したパターンとして形成される第１ソース電極１２と、酸化物半導体膜１１と連続した続パターンとして形成される半導体チャネル層７とが電気的に接続された構成であることから、ソース配線１８と酸化物半導体膜１１とは各画素ごとに当該ＴＦＴ部のソース電極部で互いに電気的に接続された構成となっている。
【００４５】
また、図２に示されるように共通電極接続部においては、共通配線５を覆うように設けられたゲート絶縁膜６および絶縁膜２１の積層膜を貫通して共通配線５に達するコンタクトホール２４（第３コンタクトホール）が設けられ、コンタクトホール２４内には対向電極２７が埋め込まれ、対向電極２７は、共通配線５に電気的に接続される構成となっている。
【００４６】
画素電極２０と対向電極２７との間に電圧が印加されると、対向電極２７の上方において基板１の主面に対して略水平方向の電界を画素電極２０との間に発生させることができる。なお、本実施の形態では対向電極２７にスリット開口部ＳＬを形成した構成を示したが、複数のスリットの一方端間が繋がった櫛歯状の開口部を形成するようにしても良い。
【００４７】
なお、本実施の形態では、対向電極２７に共通電位を供給するための構成として、ゲート電極２またはゲート配線３と同層の共通配線５を設け、当該共通配線５をコンタクトホール２４を介して、対向電極２７に接続した構成を示したが、他の層に共通配線を別途設ける構成としても良い。また、対向電極２７を同層の導電性酸化膜で互いに接続することで共通電位を供給する共通配線の役割を持たせることで、共通配線を省略した構成としても良い。つまり、ゲート電極２またはゲート配線３と同層に設けられる共通配線５および当該共通配線５に対向電極２７を接続するためのコンタクトホール２４を省略した構成としても良い。
【００４８】
＜製造方法＞
次に、本発明に係る実施の形態のＴＦＴ基板の製造方法について、図３〜図１６を用いて説明する。なお、図３、８、１１および図１４は、図１に対応する平面図であり、図４〜７、９、１０、１２，１３、１５および図１６は図２に対応する断面図であり、最終工程は図１および図２を用いて説明する。
【００４９】
まず、ガラス等の透明絶縁性基板である基板１を洗浄液または純水を用いて洗浄する。なお、本実施の形態では、基板１として厚さ０．５ｍｍのガラス基板を用いた。
【００５０】
そして、基板１の一方の主面上に、ゲート電極２、ゲート配線３等の材料である導電膜（第１の導電膜）を形成する。第１の導電膜として使用可能な材質は、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）およびアルミニウム（Ａｌ）などの金属やこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素というのは合金を構成する元素のうち、含有量が最も多い元素のことを示すものとする。また、これらの金属または合金を２層以上含む積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗な導電膜を得ることができる。
【００５１】
本実施の形態では、第１の導電膜としてアルミニウム（Ａｌ）合金膜を用い、アルゴン（Ａｒ）ガスを用いたスパッタリング法でＡｌ合金膜を２００ｎｍの厚さに形成した。
【００５２】
＜１回目の写真製版工程＞
その後、第１の導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、第１の導電膜をエッチングによりパターニングする。ここでは、リン酸、酢酸および硝酸を含む溶液（ＰＡＮ薬液）によるウエットエッチングを用いた。その後、フォトレジストパターンを除去することで、図３および図４に示されるように、基板１の一方の主面上に、ゲート電極２、ゲート配線３（図４には不図示）、ゲート端子４および共通配線５が形成される。
【００５３】
次に、図５に示す工程において、ゲート電極２等を覆うように、基板１の一方の主面上全面に絶縁膜６（第１絶縁膜）を形成する。本実施の形態では、化学的気相成長（ＣＶＤ）法を用いて、厚さ４００ｎｍの窒化シリコン（ＳｉＮ）膜の上に厚さ５０ｎｍの酸化シリコン（ＳｉＯ）膜を積層した積層膜を形成して絶縁膜６とした。
【００５４】
ここで、酸化シリコン膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）およびカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、酸化シリコン膜の下にバリア性に優れるＳｉＮ膜を設けた構成とすることで、不純物元素に対するバリアとしての効果が期待できる。
【００５５】
その後、絶縁膜６の上に、半導体チャネル層７の材料としての酸化物半導体膜７１を形成する。本実施の形態では、酸化物半導体としてＩｎとＧａとＺｎを含む酸化物、例えばＩｎＧａＺｎＯを用いる。具体的にはＩｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩｎＧａＺＯターゲット［Ｉｎ２Ｏ３・Ｇａ２Ｏ３・（ＺｎＯ）２］を用いたスパッタリング法により、厚さ５０ｎｍのＩｎＧａＺｎＯの酸化物半導体膜７１を形成した。この手法では、酸素の原子組成比が化学量論組成よりも少ない酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜が形成され易い。このため、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。ここでは、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いてスパッタリングを行った。このＩｎＧａＺｎＯ膜は、非晶質構造である。また、非晶質構造のＩｎＧａＺｎＯ膜は、一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【００５６】
次に、酸化物半導体膜７１の上に絶縁膜９１（第２絶縁膜）を形成する。本実施の形態では、絶縁膜９１として、ＣＶＤ法を用いてＳｉＯ膜を形成した。
【００５７】
次に、絶縁膜９１の上に導電膜１０１（第２導電膜）を形成する。本実施の形態では、導電膜１０１としてモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）のそれぞれに他の元素を微量に添加したモリブデン合金膜およびアルミニウム合金膜の積層膜を導電膜１０１とした。
【００５８】
＜２回目の写真製版工程＞
このようにして絶縁膜６上に積層された、酸化物半導体膜７１、絶縁膜９１および導電膜１０１の積層膜にフォトレジスト材を塗布し、２回目の写真製版工程でフォトレジストパターンＰＲ１を形成し、これをマスクとして、上記積層膜を順次エッチングしてパターニングする。
【００５９】
ここで形成されるフォトレジストパターンは、図５に示されるように、半導体チャネル層７の形成領域とソース端子１９およびソース配線１８（不図示）の形成領域に形成されたフォトレジストパターンＰＲ１である。ここで、フォトレジストパターンＰＲ１を形成する際に、ハーフトーン露光を行うことで、フォトレジストパターンＰＲ１の中央部の膜厚は厚く、端縁部の膜厚は中央部より薄くする。
【００６０】
次に、フォトレジストパターンＰＲ１をマスクとして導電膜１０１をエッチングする。このエッチングにはＰＡＮ薬液によるウエットエッチングを用いることができ、ここでは、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％および水を含むＰＡＮ薬液を用いてエッチングを行った。この段階では、酸化物半導体膜７１は絶縁膜９１で覆われているので薬液によるダメージを受けることがない。
【００６１】
図６には、フォトレジストパターンＰＲ１で覆われない部分の導電膜１０１がエッチングされ、半導体チャネル層７の形成領域と、ソース端子１９およびソース配線１８（不図示）の形成領域に導電膜１０１が残された状態を示している。
【００６２】
次に、フォトレジストパターンＰＲ１をマスクとして絶縁膜９１をエッチングすることで、フォトレジストパターンＰＲ１と導電膜１０１で覆われない部分の絶縁膜９１がエッチングされ、半導体チャネル層７の形成領域とソース端子１９およびソース配線１８（不図示）の形成領域に絶縁膜９１が残される。このエッチングには、フッ素を含むガスを用いたドライエッチングを用いることができる。本実施の形態では六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に絶縁膜９１の下の酸化物半導体膜７１に還元反応によるダメージが生じることを抑制することができる。
【００６３】
次に、フォトレジストパターンＰＲ１をマスクとして酸化物半導体膜７１をエッチングすることで、フォトレジストパターンＰＲ１、導電膜１０１および絶縁膜９１で覆われない部分の酸化物半導体膜７１がエッチングされ、半導体チャネル層７の形成領域とソース端子１９およびソース配線１８（不図示）の形成領域に酸化物半導体膜７１が残される。このエッチングには、カルボン酸を含む薬液によるウエットエッチングを用いることができる。カルボン酸を含む薬液としては、シュウ酸を１〜１０ｗｔ％の範囲で含むものが好ましい。本実施の形態では、シュウ酸５ｗｔ％および水を含む薬液を用いた。
【００６４】
その後、酸素アッシングによって、フォトレジストパターンＰＲ１の膜厚を全体的に減少させることで、図７に示されるように、膜厚の薄かった端縁部が完全に除去され、膜厚の厚かった中央部は薄膜化されてフォトレジストパターンＰＲ１１として残ることとなる。
【００６５】
次に、残存するフォトレジストパターンＰＲ１１をマスクとして、再び導電膜１０１をエッチングした後、フォトレジストパターンＰＲ１１を除去することで、図８および図９に示すように、ＴＦＴ部においては半導体チャネル層７、絶縁膜９および導電膜１０１が積層された積層体ＳＢが得られる。なお、導電膜１０１は半導体チャネル層７には直接接していない。また、ソース端子部においては、半導体チャネル層７と同じ材質で同層の酸化物半導体膜１１の上方に絶縁膜９を介して導電膜１０１が残ってソース端子１９となる。なお、図８に示されるように、導電膜１０１はソース配線１８および分岐配線１８１としても残る。このエッチングには、ＰＡＮ薬液によるウエットエッチングを用いたが、酸化物半導体膜７１の上部には絶縁膜９１が残っているので薬液によるダメージを受けることがない。
【００６６】
なお、フォトレジストパターンＰＲ１１をマスクとして、再び導電膜１０１をエッチングすることで、ＴＦＴ部に残る導電膜１０１の平面パターンは、平面視において半導体チャネル層７の平面パターンよりも小さく形成され、導電膜１０１の輪郭は、半導体チャネル層７の輪郭より内側に位置することになる。また、ソース端子部においても、ソース端子１９の平面パターンは、平面視において酸化物半導体膜１１の平面パターンよりも小さく形成され、ソース端子１９の輪郭は、酸化物半導体膜１１の輪郭より内側に位置することになる。これは、ソース配線１８および分岐配線１８１においても同じである。なお、図８においては、便宜的に導電膜１０１の輪郭と半導体チャネル層７の輪郭とは同じとして示している。これはソース端子１９と、その下の酸化物半導体膜１１、ソース配線１８および分岐配線１８１と、それらの下の酸化物半導体膜１１との関係においても同じである。
【００６７】
次に、図１０に示す工程において、積層体ＳＢを覆うように導電膜２０１（第３導電膜）を形成する。本実施の形態では、導電膜２０１として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、導電性酸化膜として、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
【００６８】
＜３回目の写真製版工程＞
このようにして形成された導電膜２０１にフォトレジスト材を塗布し、３回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、導電膜２０１をエッチングしてパターニングする。
【００６９】
ここで形成されるフォトレジストパターンは、図１０に示されるように、ＴＦＴ部、画素部およびソース端子部に形成されたフォトレジストパターンＰＲ２である。なお、フォトレジストパターンＰＲ２は、図示されないソース配線１８の形成領域にも形成される。このエッチングには、シュウ酸５ｗｔ％および水を含む薬液によるウエットエッチングを用いた。
【００７０】
その後、フォトレジストパターンＰＲ２と、その下のパターニング後の導電膜２０１をマスクとして、絶縁膜９の上の導電膜１０１をエッチングしてパターニングする。
【００７１】
このエッチングには、リン酸７０ｗｔ％、酢酸７ｗｔ％、硝酸５ｗｔ％および水を含むＰＡＮ薬液によるウエットエッチングを用いた。なお、半導体チャネル層７は、絶縁膜９で覆われているので薬液によるダメージを受けることがない。
【００７２】
これらの一連のエッチングにより、ソース電極とドレイン電極が電気的に完全に分離されると共に、ソース電極側およびドレイン電極側に、絶縁膜９に達するコンタクトホールがそれぞれ設けられる。
【００７３】
その後、フォトレジストパターンＰＲ２を除去することで、図１１および図１２に示されるように、半導体チャネル層７上に、第１ソース電極１２および第１ドレイン電極１３が、互いに間を開けるように形成され、また、第１ソース電極１２の上には第２ソース電極１６が形成され、第１ドレイン電極１３の上には第２ドレイン電極１７が形成された構成が得られる。また、ソース電極側には絶縁膜９に達するソースコンタクトホール１４１が形成され、ドレイン電極側には絶縁膜９に達するドレインコンタクトホール１５１が形成されることとなる。
【００７４】
なお、図１１に示されるように、第２ドレイン電極１７は画素部に形成される画素電極２０と一体で形成され、第２ソース電極１６は、ソース端子１９、ソース配線１８および分岐配線１８１の上に形成される上層ソース配線１０と一体で形成される。
【００７５】
次に、図１３に示されるように、第２ソース電極１６、第２ドレイン電極１７、画素電極２０および上層ソース配線１０が形成された基板１上に絶縁膜２１（第３絶縁膜）を形成する。本実施の形態では、ＣＶＤ法を用いて、厚さ２００ｎｍのＳｉＯ膜の上に厚さ１００ｎｍのＳｉＮ膜を積層した積層膜を形成して絶縁膜２１とした。
【００７６】
酸化シリコン膜は、水分（Ｈ２Ｏ）、水素（Ｈ２）、ナトリウム（Ｎａ）およびカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いので、酸化シリコン膜の上にバリア性に優れるＳｉＮ膜を設けた構成とすることで、外部から侵入する不純物元素に対するバリアとしての効果が期待できる。
【００７７】
＜４回目の写真製版工程＞
このようにして形成された絶縁膜２１上にフォトレジスト材を塗布し、４回目の写真製版工程でフォトレジストパターンＰＲ３を形成し、これをマスクとして、絶縁膜２１、絶縁膜９および絶縁膜６をエッチングする。このエッチングには、フッ素を含むガスを用いたドライエッチングを用いることができる。本実施の形態では六フッ化硫黄（ＳＦ６）に酸素（Ｏ２）を加えたガスを用いたドライエッチングを行った。Ｏ２ガスを添加することで、エッチング時に絶縁膜９の下の半導体チャネル層７に還元反応によるダメージが生じることを抑制することができる。
【００７８】
その後、フォトレジストパターンＰＲ３を除去することで、図１４および図１５に示されるように、ＴＦＴ部においては、ソース電極側に絶縁膜２１および絶縁膜９を貫通して半導体チャネル層７に達するコンタクトホール１４（第１コンタクトホール）が形成され、ドレイン電極側に絶縁膜２１および絶縁膜９を貫通して半導体チャネル層７に達するコンタクトホール１５（第２コンタクトホール）が形成される。また、ゲート端子部においては、絶縁膜２１および絶縁膜６を貫通してゲート端子４に達するコンタクトホール２２（第４コンタクトホール）が形成される。また、ソース端子部においては、絶縁膜２１を貫通して上層ソース配線１０に達するコンタクトホール２３（第５コンタクトホール）が形成される。また、共通電極接続部においては、絶縁膜２１および絶縁膜６を貫通して共通配線５に達するコンタクトホール２４（第３コンタクトホール）が形成される。
【００７９】
次に、図１６に示す工程において、基板１の一方の主面上全面に導電膜３０１（第３導電膜）を形成する。本実施の形態では、導電膜３０１として透明導電膜（透光性導電膜）を用いる。透明導電膜としては、ＩＴＯ（酸化インジウム（Ｉｎ２Ｏ３）と酸化すず（ＳｎＯ２）の混合比が、例えば９０：１０（重量％）となっている）を用いる。ここではスパッタリング法により、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用い、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成した。
【００８０】
＜５回目の写真製版工程＞
このようにして形成された導電膜３０１上にフォトレジスト材を塗布し、５回目の写真製版工程でフォトレジストパターンを形成し、これをマスクとして、導電膜３０１をエッチングする。
【００８１】
ここで形成されるフォトレジストパターンは、図１６に示されるように、ＴＦＴ部、画素部、共通電極接続部、ゲート端子部およびソース端子部に形成されたフォトレジストパターンＰＲ４である。
【００８２】
このエッチングには、シュウ酸５ｗｔ％および水を含む薬液によるウエットエッチングを用いた。
【００８３】
その後、フォトレジストパターンＰＲ５を除去することで、図１および図２に示されるＴＦＴ基板１００のように、半導体チャネル層７に達するコンタクトホール１４を介して、半導体チャネル層７と第１ソース電極１２および第２ソース電極１６を電気的に接続する第３ソース電極２８が形成され、また、半導体チャネル層７に達するコンタクトホール１５を介して、半導体チャネル層７と第１ドレイン電極１３および第２ドレイン電極１７を電気的に接続する第３ドレイン電極２９が形成される。なお、第３ドレイン電極２９がチャネル領域の上方まで延在するようなパターンとなるようにフォトレジストパターンＰＲ５が構成されている。
【００８４】
また、ゲート端子４に達するコンタクトホール２２を介して、ゲート端子４に電気的に接続されるゲート端子パッド２５と、上層ソース配線１０に達するコンタクトホール２３を介して、ソース端子１９に電気的に接続されるソース端子パッド２６と、共通配線５に達するコンタクトホール２４を介して共通配線５と電気的に接続されると共に、スリット開口部ＳＬを有する対向電極２７が形成される。
【００８５】
ここで、第１ソース電極１２および第２ソース電極１６を半導体チャネル層７に電気的に接続するための第３ソース電極２８は、半導体チャネル層７に直接接続され、第１ドレイン電極１３および第２ドレイン電極１７を半導体チャネル層７に電気的に接続するための第３ドレイン電極２９は、半導体チャネル層７に直接接続されるが、第３ソース電極２８および第３ドレイン電極２９は、ＩＴＯなどの酸化物系の導電膜（導電性酸化膜）を用いているので、半導体チャネル層７のソース領域およびドレイン領域表面を還元させることがなく、半導体チャネル層７の特性劣化の影響を抑制することができる。そして、図１および図２に示した構造のＦＦＳ方式の液晶表示装置用のＴＦＴ基板１００が完成する。
【００８６】
なお、液晶表示パネルの組み立ての際は、完成したＴＦＴ基板１００の表面に配向膜、スペーサを形成する。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成される。また、別途作製した、カラーフィルタ、対向電極および配向膜等を備えた対向基板を、ＴＦＴ基板１００と貼り合わせる。この際、スペーサによってＴＦＴ基板と対向基板との間に隙間が形成され、その隙間に液晶封止することによって、ＦＦＳモードの液晶表示パネルが形成される。最後に、液晶表示パネルの外側に偏光板、位相差板、駆動回路およびバックライトユニット等を配設することによって液晶表示装置が完成する。
【００８７】
＜効果＞
以上説明したように、本実施の形態に係るＴＦＴ基板１００では、ＴＦＴの半導体チャネル層７に酸化物半導体膜を用いると共に、ソース電極およびドレイン電極を構成する第１ソース電極１２および第１ドレイン電極１３の下層に半導体チャネル層７を保護する絶縁膜９を形成するようにしたので、金属または合金で構成されるソース電極およびドレイン電極の加工プロセスにおけるダメージを防止することができる。このため、ＦＦＳ−ＬＣＤ用の高性能なＴＦＴ基板を、５回の写真製版工程で生産性良く製造することができる。
【００８８】
また、ＩＴＯ膜で構成される第３ソース電極２８を用いて、半導体チャネル層７と第１ソース電極１２および第２ソース電極１６を電気的に接続し、ＩＴＯ膜で構成される第３ドレイン電極２９を用いて半導体チャネル層７と第１ドレイン電極１３および第２ドレイン電極１７を電気的に接続するので、半導体チャネル層７とソース電極およびドレイン電極との間の界面のコンタクト特性が向上し、オン電流値および移動度の値が向上してさらに高性能なＴＦＴ特性を実現することができる。
【００８９】
また、第３ドレイン電極２９のパターンの一部をチャネル領域の上方まで延在させて、チャネル領域の上にＩＴＯ膜によるシールドを設けることで、ＴＦＴ基板１００の前面側（基板１とは反対側）からの光が半導体チャネル層７に入射することを抑制できさらに高性能なＴＦＴ特性を実現させることができる。なお、第３ドレイン電極２９の代わりに第３ソース電極２８をチャネル領域の上方まで延在させても同じ効果が得られる。
【００９０】
また、半導体チャネル層７上に絶縁膜９が形成されることで、ゲート電極２と第１ソース電極１２との間の電気的短絡不良の発生を防止することができる。
【００９１】
また、Ｉｎ、ＧａおよびＺｎを含む酸化物半導体膜で構成される半導体チャネル層７、酸化シリコン膜を有する絶縁膜９、第１ソース電極１２および第１ドレイン電極１３のパターニングに、共通のフォトレジストパターンを用い、また、第１ソース電極１２および第２ソース電極１６、第１ドレイン電極１３および第２ドレイン電極１７、ソースコンタクトホール１４１およびドレインコンタクトホール１５１のパターニングに、共通のフォトレジストパターンを用いるので、５枚のマスクによる５回の写真製版工程でＴＦＴ基板１００を製造できるので、製造コストの増加を抑制できる。
【００９２】
また、ソース配線１８の下部全体に半導体チャネル層７と同層の酸化物半導体膜１１が設けられ、更に、ソース配線１８と、この酸化物半導体膜１１とは、各画素のＴＦＴ部で互いに電気的に接続されているので、ソース配線１８がいわゆる冗長配線となって、ソース配線１８が断線することによる線状欠陥不良の発生を低減させることができる。
【００９３】
また、画素電極２０が共通配線５と重畳する部分で画素電位の補助容量が形成されるので、画素電極２０に印加された表示信号電位のリークマージンを広げることができる。これにより信号電位の保持不良に起因する表示不良を低減してさらに高品質の液晶表示装置を得ることができる。
【００９４】
また、半導体チャネル層７は、平面視においてゲート電極２の平面パターンよりも小さく形成され、ゲート電極２上からはみ出さないように形成されている。これにより、光透過型の液晶表示装置にＴＦＴ基板１００を組み込んだ場合に、バックライトユニットからＴＦＴ基板１００の裏面（基板１の裏面）に照射された光をゲート電極２のパターンが遮光し、半導体チャネル層７に光が直接入射することを抑制できる。この結果、光照射によるＴＦＴ特性の劣化を抑制することができる。
【００９５】
以上のように、本実施の形態に係るＴＦＴ基板１００では、ＴＦＴの半導体チャネル層７に酸化物半導体膜を用いた場合にも、ＴＦＴの信頼性が向上する。また、ＴＦＴの半導体チャネル層７に移動度の高い酸化物系半導体膜を用いることにより、動作速度の速いＴＦＴ基板およびそれを用いた表示装置を、高い歩留まりで製造することができ、高性能のＴＦＴ基板および液晶表示装置を生産性良く製造することができる。
【００９６】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９７】
１  基板、２  ゲート電極、５  共通配線、６，９，２１  絶縁膜、７  半導体チャネル層、１２  第１ソース電極、１３  第１ドレイン電極、１４  第１コンタクトホール、１５  第２コンタクトホール、１６  第２ソース電極、１７  第２ドレイン電極、２０  画素電極、２２  第４コンタクトホール、２３  第５コンタクトホール、２４  第３コンタクトホール、２７  対向電極、２８  第３ソース電極、２９  第３ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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