(57)【特許請求の範囲】
【請求項１】
第１面及び前記第１面の反対側の第２面を有する半導体基板と、
前記第１面に形成された回路部と、
前記第２面に形成され、前記第１面側に発生した残留応力の大きさの分布に応じて配置された少なくとも２種の応力層と、
を備え、
前記少なくとも２種の応力層は、それぞれ異なる材料で形成されていて、且つそれぞれ離間して配置されていることを特徴とする半導体素子。
【請求項２】
前記少なくとも２種の応力層は、前記半導体基板の平面方向であって、前記第１面側に発生した残留応力の方向と同じ方向の応力を有することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記少なくとも２種の応力層は、それぞれ異なる大きさの応力を有することを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
第１面及び前記第１面の反対側の第２面を有する半導体基板の前記第１面に回路部を形成する工程と、
少なくとも２種の応力層を前記第２面に形成する工程と、
を備え、
前記少なくとも２種の応力層は、前記第１面側に発生した残留応力の分布に応じて配置され、それぞれ異なる材料で形成されていて、且つそれぞれ離間して配置されていることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年の半導体素子（半導体チップ）の高集積化や高速化や、回路基板上への高密度実装化に伴い、半導体素子の大型化や薄片化が進んでいる。半導体素子の高速化に伴い、薄片化された半導体素子をスタックして、複数の微細な端子を接続することが可能なフリップチップ接合が主流となってきている。フリップチップ接合では、半導体素子の回路部が形成されている面を回路基板に向けた状態で、半導体素子の回路部が形成されている面に配置された端子と、回路基板に配置された端子とを接合している。半導体素子に反りが発生している場合、接合装置のテーブルに半導体素子を吸着させて、半導体素子を平坦化することにより、半導体素子と回路基板とをフリップチップ接合している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−８７９２９号公報
【特許文献２】特開２０１１−２４３８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図５に示すように、半導体基板１０１が十分に厚い場合、半導体素子１１０の配線及び回路を含む回路部１０２等で発生した残留応力を半導体基板１０１が吸収、緩和するため、半導体素子１１０に反りは発生しない。半導体基板１０１は、例えば、Ｓｉ（シリコン）基板である。図６に示すように、半導体基板１０１が薄型化されると、回路部１０２等で発生した残留応力を半導体基板１０１が十分に吸収、緩和できなくなり、半導体素子１１０に反りが発生する。
【０００５】
半導体素子１１０に反りが発生した状態で、半導体素子１１０を平坦化せずに半導体素子１１０と回路基板とをフリップチップ接合しようとすると、半導体素子１１０と回路基板との間の間隔が一定とならない。そのため、半導体素子１１０の端子と回路基板の端子とが接合されない箇所が発生する。また、半導体素子１１０を平坦化させて半導体素子１１０と回路基板とをフリップチップ接合しても、半導体素子１１０を回路基板に実装した後、半導体素子１１０に対する局所的な応力集中により、半導体素子１１０の性能に悪影響を及ぼす場合がある。
【０００６】
本願は、半導体素子の反りを低減する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願の一観点による半導体素子は、第１面及び前記第１面の反対側の第２面を有する半導体基板と、前記第１面に形成された回路部と、前記第２面に形成され、前記第１面側に発生した残留応力の大きさの分布に応じて配置された少なくとも２種の応力層と、を備え、前記少なくとも２種の応力層は、それぞれ異なる材料で形成されている。
【発明の効果】
【０００８】
本願によれば、半導体素子の反りを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、半導体素子の一例を示す斜視図である。
【図２】図２は、半導体基板の第１面側に発生した残留応力の大きさの分布を示す図である。
【図３】図３は、半導体素子の斜視図である。
【図４】図４は、半導体基板の第１面側に発生した残留応力の大きさの分布を示す図である。
【図５】図５は、半導体基板の一例を示す図である。
【図６】図６は、半導体基板の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態に係る半導体素子及び半導体素子の製造方法について説明する。以下に示す半導体素子及び半導体素子の製造方法の構成は例示であり、本願は、実施形態に係る半導体素子及び半導体素子の製造方法の構成に限定されない。
【００１１】
図１は、半導体基板１、回路部２及び応力緩和層３Ａ，３Ｂを備える半導体素子１０の一例を示す斜視図である。半導体素子１０は、例えば、薄片化された半導体チップである。半導体基板１は、例えば、Ｓｉ基板である。半導体基板１は、第１面及び第１面の反対側の第２面を有する。半導体基板１の第１面に回路部２が形成されている。回路部２は、トランジスタ及びゲート等の回路、配線及び電源部等を有する。
【００１２】
半導体基板１の第２面に応力緩和層３Ａ，３Ｂが形成されている。応力緩和層３Ａ，３Ｂは、応力層の一例である。応力緩和層３Ａと応力緩和層３Ｂとはそれぞれ異なる材料で形成されている。応力緩和層３Ａ，３Ｂは、例えば、金属材料、有機材料及び無機材料から選択される。金属材料として、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔａ（タンタル）及びＷ（タングステン）等が挙げられる。有機材料として、例えば、ポリイミド樹脂等が挙げられる。無機材料として、例えば、ＳｉＯ2等の酸化膜等が挙げられる。
【００１３】
図１に示す半導体素子１０の構造例では、複数の応力緩和層３Ａはそれぞれ離間して半導体基板１の第２面に配置され、応力緩和層３Ｂは、各応力緩和層３Ａと離間して半導体基板１の第２面に配置されている。図１に示す半導体素子１０の構造例に限定されず、複数の応力緩和層３Ａの少なくとも２つを接触させてもよいし、複数の応力緩和層３Ａの少なくとも一つと応力緩和層３Ｂとを接触させてもよい。
【００１４】
例えば、応力緩和層３ＡがＣｕで形成され、応力緩和層３ＢがＮｉで形成されてもよい。また、例えば、応力緩和層３Ａが金属材料で形成され、応力緩和層３Ｂが有機材料で形成されてもよい。半導体素子１０を冷却するヒートシンクやヒートスプレッダ等の冷却装置を半導体基板１の第２面に搭載する場合、応力緩和層３Ａ，３Ｂを介して、半導体素子１０から冷却装置に熱が伝わるため、応力緩和層３Ａ，３Ｂとして放熱効率の良い金属材料を用いることが好ましい。
【００１５】
応力緩和層３Ａ，３Ｂは、半導体基板１の平面方向であって、半導体基板１の第１面側に発生した残留応力の方向と同じ方向の応力を有する。半導体基板１の第１面側に発生した残留応力は、半導体基板１の第１面に形成された回路部２等で発生した残留応力である。応力緩和層３Ａ，３Ｂは、それぞれ異なる大きさの応力を有する。応力緩和層３Ａ，３Ｂは、半導体基板１の第１面側に発生した残留応力の少なくとも一部を相殺して、半導体素子１０の反りを低減する。
【００１６】
応力緩和層３Ａ，３Ｂの応力の大きさは、応力緩和層３Ａ，３Ｂの材料の種類によってそれぞれ異なる。応力緩和層３Ａ，３Ｂが、金属材料である場合、応力緩和層３Ａ，３Ｂをそれぞれ異なる方法や条件で形成することによって、応力緩和層３Ａ，３Ｂの応力の大
きさをそれぞれ異なるようにしてもよい。例えば、スパッタでＣｕを成膜することにより応力緩和層３Ａを形成し、電解メッキでＮｉを成膜することにより応力緩和層３Ｂを形成してもよい。
【００１７】
図２は、半導体基板１の第１面側に発生した残留応力の大きさの分布を示す図である。レーザーラマン分光法により、図２に示す残留応力の大きさの分布を取得してもよい。また、半導体素子１０の設計回路図等に基づいて、シミュレーションにより、図２に示す残留応力の大きさの分布を取得してもよい。
【００１８】
図２に示すように、半導体基板１の４隅で残留応力が大きいため、半導体基板１の４隅に対して残留応力が強く作用している。図１に示すように、半導体基板１の４隅に対して強く作用する応力と同等の応力を有する４つの応力緩和層３Ａを、半導体基板１の第２面の４隅に配置している。図２に示すように、半導体基板１の中央付近で残留応力が小さいので、半導体基板１の中央付近に対して残留応力が弱く作用している。図１に示すように、半導体基板１の第１面側で発生した残留応力の平均値と同等の応力を有する応力緩和層３Ｂを、半導体基板１の第２面の中央付近に配置している。
【００１９】
図１に示す応力緩和層３Ａ，３Ｂの配置パターンは例示であって、実施形態に係る半導体素子１０は、図１に示す応力緩和層３Ａ，３Ｂの配置パターンに限定されない。半導体基板１の第１面側で発生した残留応力の平均値よりも大きい応力を有する４つの応力緩和層３Ａを、半導体基板１の第２面の４隅に配置してもよい。半導体基板１の第１面側で発生した残留応力の平均値よりも小さい応力を有する応力緩和層３Ｂを、半導体基板１の第２面の中央付近に配置してもよい。
【００２０】
半導体基板１の第１面側で発生した残留応力が引張応力である場合、引張応力を有する応力緩和層３Ａ，３Ｂを半導体基板１の第２面に配置する。半導体基板１の第１面側で発生した残留応力が圧縮応力である場合、圧縮応力を有する応力緩和層３Ａ，３Ｂを半導体基板１の第２面に配置する。
【００２１】
半導体基板１の第１面側で発生した残留応力の大きさの分布に応じて、半導体基板１の第２面に応力緩和層３Ａ，３Ｂをパターニングして配置することにより、半導体基板１の第１面に発生した残留応力の少なくとも一部を相殺する。これにより、半導体基板１の第１面に発生した残留応力が、半導体基板１の第２面に作用することが緩和され、半導体素子１０の反りが低減される。
【００２２】
図３は、半導体基板１、回路部２及び応力緩和層３Ａ，３Ｂを備える半導体素子１０の一例を示す斜視図である。半導体素子１０は、例えば、薄片化された半導体チップである。半導体基板１は、例えば、Ｓｉ基板である。半導体基板１は、第１面及び第１面の反対側の第２面を有する。半導体基板１の第１面に回路部２が形成されている。回路部２は、トランジスタ及びゲート等の回路、配線及び電源部等を有する。
【００２３】
半導体基板１の第２面に応力緩和層３Ａ，３Ｂ，３Ｃが形成されている。応力緩和層３Ａ，３Ｂ，３Ｃは、応力層の一例である。応力緩和層３Ａ，３Ｂ，３Ｃは、それぞれ異なる材料で形成されている。応力緩和層３Ａ，３Ｂ，３Ｃは、例えば、金属材料、有機材料及び無機材料から選択される。
【００２４】
図３に示す半導体素子１０の構造例では、複数の応力緩和層３Ａ及び複数の応力緩和層３Ｂはそれぞれ離間して半導体基板１の第２面に配置され、応力緩和層３Ｃは、各応力緩和層３Ａ及び各応力緩和層３Ｂと離間して半導体基板１の第２面に配置されている。図３に示す半導体素子１０の構造例に限定されず、複数の応力緩和層３Ａの少なくとも２つを
接触させてもよいし、複数の応力緩和層３Ｂの少なくとも２つを接触させてもよい。複数の応力緩和層３Ａの少なくとも一つと複数の応力緩和層３Ｂの少なくとも一つとを接触させてもよい。複数の応力緩和層３Ｂの少なくとも一つと応力緩和層３Ｃとを接触させてもよい。
【００２５】
例えば、応力緩和層３ＡがＣｕで形成され、応力緩和層３ＢがＮｉで形成され、応力緩和層３ＣがＴａで形成されてもよい。また、例えば、応力緩和層３Ａが金属材料で形成され、応力緩和層３Ｂが有機材料で形成され、応力緩和層３Ｃが無機材料で形成されてもよい。冷却装置を半導体基板１の第２面に搭載する場合、応力緩和層３Ａ，３Ｂ，３Ｃを介して、半導体素子１０から冷却装置に熱が伝わるため、応力緩和層３Ａ，３Ｂ，３Ｃとして放熱効率の良い金属材料を用いることが好ましい。
【００２６】
応力緩和層３Ａ，３Ｂ，３Ｃは、半導体基板１の平面方向であって、半導体基板１の第１面側に発生した残留応力の方向と同じ方向の応力を有する。応力緩和層３Ａ，３Ｂ，３Ｃは、それぞれ異なる大きさの応力を有する。応力緩和層３Ａ，３Ｂ，３Ｃは、半導体基板１の第１面側に発生した残留応力の少なくとも一部を相殺して、半導体素子１０の反りを低減する。
【００２７】
応力緩和層３Ａ，３Ｂ，３Ｃの応力の大きさは、応力緩和層３Ａ，３Ｂ，３Ｃの材料の種類によってそれぞれ異なる。また、応力緩和層３Ａ，３Ｂ，３Ｃが、金属材料である場合、応力緩和層３Ａ，３Ｂ，３Ｃをそれぞれ異なる方法や条件で形成することによって、応力緩和層３Ａ，３Ｂ，３Ｃの応力の大きさをそれぞれ異なるようにしてもよい。
【００２８】
図４は、半導体基板１の第１面側に発生した残留応力の大きさの分布を示す図である。レーザーラマン分光法により、図４に示す残留応力の大きさの分布を取得してもよい。また、半導体素子１０の設計回路図等に基づいて、シミュレーションにより、図４に示す残留応力の大きさの分布を取得してもよい。
【００２９】
図４に示すように、半導体基板１の４隅で残留応力が大きいため、半導体基板１の４隅に対して残留応力が強く作用している。図３に示すように、半導体基板１の４隅に対して強く作用する応力と同等の応力を有する４つの応力緩和層３Ａを、半導体基板１の第２面の４隅に配置している。図４に示すように、半導体基板１の上部中央付近で残留応力が中程度の大きさであるため、半導体基板１の上部中央付近に対して残留応力が中程度の強さで作用している。図３に示すように、半導体基板１の上部中央付近に対して中程度の強さで作用する応力と同等の応力を有する応力緩和層３Ｃを、半導体基板１の上部中央付近に配置している。図４に示すように、半導体基板１の中央付近を含む他の部分で残留応力が小さいため、半導体基板１の中央付近を含む他の部分に対して残留応力が弱く作用している。図３に示すように、半導体基板１の第２面の中央付近を含む他の部分に、半導体基板１の第１面側で発生した残留応力の平均値と同等の応力を有する３つの応力緩和層３Ｂを配置している。
【００３０】
図３に示す応力緩和層３Ａ，３Ｂ，３Ｃの配置パターンは例示であって、実施形態に係る半導体素子１０は、図３に示す応力緩和層３Ａ，３Ｂ，３Ｃの配置パターンに限定されない。半導体基板１の第１面側で発生した残留応力の平均値よりも大きい応力を有する４つの応力緩和層３Ａを、半導体基板１の第２面の４隅に配置してもよい。半導体基板１の第１面側で発生した残留応力の平均値と同等の応力を有する応力緩和層３Ｃを、半導体基板１の第２面の上部中央付近に配置してもよい。半導体基板１の第１面側で発生した残留応力の平均値よりも小さい応力を有する３つの応力緩和層３Ｂを、半導体基板１の第２面の中央付近を含む他の部分に配置してもよい。
【００３１】
半導体基板１の第１面側で発生した残留応力が引張応力である場合、引張応力を有する応力緩和層３Ａ，３Ｂ，３Ｃを半導体基板１の第２面に配置する。半導体基板１の第１面側で発生した残留応力が圧縮応力である場合、圧縮応力を有する応力緩和層３Ａ，３Ｂ，３Ｃを半導体基板１の第２面に配置する。
【００３２】
半導体基板１の第１面側で発生した残留応力の大きさの分布に応じて、半導体基板１の第２面に応力緩和層３Ａ，３Ｂ，３Ｃをパターニングして配置することにより、半導体基板１の第１面に発生した残留応力の少なくとも一部を相殺する。これにより、半導体基板１の第１面に発生した残留応力が、半導体基板１の第２面に作用することが緩和され、半導体素子１０の反りが低減される。
【００３３】
半導体素子１０の製造方法について説明する。なお、以下で示す工程は例示であって、実施形態に係る半導体素子１０の製造方法を限定するものでなはい。まず、各種の半導体プロセスにより半導体基板１の第１面に回路部２を形成する。次いで、半導体基板１の第２面に対してバックグラインド処理を行うことで、半導体基板１の第２面を研磨して、半導体基板１を薄くする。次に、半導体基板１の第２面に応力緩和層３Ａ，３Ｂを形成し、半導体基板１を個片化することで、図１に示す半導体素子１０が製造される。また、半導体基板１の第２面に応力緩和層３Ａ，３Ｂ，３Ｃを形成し、半導体基板１を個片化することで、図３に示す半導体素子１０が製造される。
【００３４】
実施形態によれば、半導体素子１０の反りが低減されるため、半導体素子１０が略平坦化され、半導体素子１０を回路基板に対してフリップチップ接合する際、半導体素子１０と回路基板との間の間隔が略一定となる。したがって、半導体素子１０の端子と回路基板１０の端子との間の間隔が略一定となり、半導体素子１０の端子と回路基板１０の端子とが良好に接合される。その結果、高信頼性かつ高歩留まりで、半導体素子１０が実装された回路基板を備える半導体装置（半導体パッケージ）を製造することができる。また、半導体素子１０を回路基板に実装した後も、半導体基板１の温度変化による応力変化が半導体素子１０の性能に与える影響を小さくできる。
【００３５】
以上の実施形態に関し、更に以下の付記を示す。
（付記１）
第１面及び前記第１面の反対側の第２面を有する半導体基板と、
前記第１面に形成された回路部と、
前記第２面に形成され、前記第１面側に発生した残留応力の大きさの分布に応じて配置された少なくとも２種の応力層と、
を備え、
前記少なくとも２種の応力層は、それぞれ異なる材料で形成されていることを特徴とする半導体素子。
（付記２）
前記少なくとも２種の応力層は、前記半導体基板の平面方向であって、前記第１面側に発生した残留応力の方向と同じ方向の応力を有することを特徴とする付記１に記載の半導体素子。
（付記３）
前記少なくとも２種の応力層は、それぞれ異なる大きさの応力を有することを特徴とする付記１又は２に記載の半導体素子。
（付記４）
第１面及び前記第１面の反対側の第２面を有する半導体基板の前記第１面に回路部を形成する工程と、
少なくとも２種の応力層を前記第２面に形成する工程と、
を備え、
前記少なくとも２種の応力層は、前記第１面側に発生した残留応力の分布に応じて配置され、それぞれ異なる材料で形成されていることを特徴とする半導体素子の製造方法。
（付記５）
前記少なくとも２種の応力層は、前記半導体基板の平面方向であって、前記第１面側に発生した残留応力の方向と同じ方向の応力を有することを特徴とする付記４に記載の半導体素子の製造方法。
（付記６）
前記少なくとも２種の応力層は、それぞれ異なる大きさの応力を有することを特徴とする付記４又は５に記載の半導体素子の製造方法。
【符号の説明】
【００３６】
１  半導体基板
２  回路部
３Ａ，３Ｂ，３Ｃ  応力緩和層
１０  半導体素子
【図１】
0006627581.tif 000002
【図２】
0006627581.tif 000003
【図３】
0006627581.tif 000004
【図４】
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【図５】
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【図６】
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