(57)【要約】【課題】アバランシェ耐量を増大させ、耐圧と信頼性とを向上させること。【解決手段】基板１上にバッファ層２を介して積層された半導体動作層３を備える半導体電子デバイスとしての電界効果トランジスタ１００において、半導体動作層３は、この半導体動作層３内に形成されるチャネルとしての２次元電子ガス層７とバッファ層２との間に形成されて２次元正孔（ホール）ガス層６ａを生成するｐ型半導体層６を有するとともに、２次元ホールガス層６ａを半導体動作層３の外部に導通させる導通電極１０を有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、
前記化合物半導体層は、該化合物半導体層内に形成されるチャネルと前記バッファ層との間に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする半導体電子デバイス。
【請求項２】
電極上に積層された化合物半導体層を備える半導体電子デバイスにおいて、
前記化合物半導体層は、該化合物半導体層内に形成される反転層と前記電極との間の中間層内に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする半導体電子デバイス。
【請求項３】
前記ｐ型半導体層もしくは前記ｉ型半導体層は、前記反転層と前記電極との間に導通される電流の導通路外に形成されることを特徴とする請求項２に記載の半導体電子デバイス。
【請求項４】
前記化合物半導体層は、前記２次元正孔ガス層を該化合物半導体層の外部に導通させる導通電極を有することを特徴とする請求項１〜３のいずれか一つに記載の半導体電子デバイス。
【請求項５】
前記導通電極は、前記ｐ型半導体層もしくは前記ｉ型半導体層と電気的に接続され、該ｐ型半導体層もしくは該ｉ型半導体層とともに一定電位に保持されることを特徴とする請求項４に記載の半導体電子デバイス。
【請求項６】
前記化合物半導体層は、該化合物半導体層のうち前記ｐ型半導体層もしくは前記ｉ型半導体層より上部に積層された少なくとも一部の積層部に対して前記導通電極を絶縁させる絶縁体を有することを特徴とする請求項４または５に記載の半導体電子デバイス。
【請求項７】
前記ｐ型半導体層もしくは前記ｉ型半導体層は、ＩｎxyＧａy-xyＡｌ1-yＮ／ＩｎzwＧａw-zwＡｌ1-wＮ（０≦ｘ，ｙ，ｚ，ｗ≦１、ｚ≦ｘ、ｗ≦ｙ）で示される化合物半導体によって形成されることを特徴とする請求項１〜６のいずれか一つに記載の半導体電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスに関する。
【背景技術】
【０００２】
化合物半導体を用いて形成される半導体電子デバイスは、高速素子や高耐圧素子として有望な電子デバイスである。なかでもＧａＮ系化合物半導体を用いたＧａＮ系電子デバイスは、ＧａＡｓ系電子デバイスに比べて材料のバンドギャップエネルギーが大きく、しかも耐熱性が高く高温動作に優れているため、高温環境下で動作させる電子デバイスとして注目されている。このため、近年、ＧａＮ系化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）等の開発が精力的に進められている（例えば、特許文献１および２参照）。
【０００３】
一般に、電界効果トランジスタの一種である高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）では、ゲート−ドレイン間に大きな電界が加わるため、高耐圧性が要求される。耐圧の向上には、ゲート電極端部に生じる電界集中を緩和させる必要があり、その対策として、例えばフィールドプレート構造やリサーフ構造が用いられている（例えば、特許文献３参照）。
【０００４】
【特許文献１】特開２００５−１２９８５６号公報
【特許文献２】特開２００３−１７９０８２号公報
【特許文献３】特開２００５−９３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、フィールドプレート構造やリサーフ構造等では、電界は緩和されるものの、アバランシェ破壊（なだれ降伏：avalanche breakdown）に対する耐量（アバランシェ耐量）を確保することは困難であるという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、アバランシェ耐量を増大させることができ、耐圧と信頼性とを向上させることができる半導体電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、請求項１にかかる半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、前記化合物半導体層は、該化合物半導体層内に形成されるチャネルと前記バッファ層との間に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする。
【０００８】
また、請求項２にかかる半導体電子デバイスは、電極上に積層された化合物半導体層を備える半導体電子デバイスにおいて、前記化合物半導体層は、該化合物半導体層内に形成される反転層と前記電極との間の中間層内に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする。
【０００９】
また、請求項３にかかる半導体電子デバイスは、上記の発明において、前記ｐ型半導体層もしくは前記ｉ型半導体層は、前記反転層と前記電極との間に導通される電流の導通路外に形成されることを特徴とする。
【００１０】
また、請求項４にかかる半導体電子デバイスは、上記の発明において、前記化合物半導体層は、前記２次元正孔ガス層を該化合物半導体層の外部に導通させる導通電極を有することを特徴とする。
【００１１】
また、請求項５にかかる半導体電子デバイスは、上記の発明において、前記導通電極は、前記ｐ型半導体層もしくは前記ｉ型半導体層と電気的に接続され、該ｐ型半導体層もしくは該ｉ型半導体層とともに一定電位に保持されることを特徴とする。
【００１２】
また、請求項６にかかる半導体電子デバイスは、上記の発明において、前記化合物半導体層は、該化合物半導体層のうち前記ｐ型半導体層もしくは前記ｉ型半導体層より上部に積層された少なくとも一部の積層部に対して前記導通電極を絶縁させる絶縁体を有することを特徴とする。
【００１３】
また、請求項７にかかる半導体電子デバイスは、上記の発明において、前記ｐ型半導体層もしくは前記ｉ型半導体層は、ＩｎxyＧａy-xyＡｌ1-yＮ／ＩｎzwＧａw-zwＡｌ1-wＮ（０≦ｘ，ｙ，ｚ，ｗ≦１、ｚ≦ｘ、ｗ≦ｙ）で示される化合物半導体によって形成されることを特徴とする。
【発明の効果】
【００１４】
本発明にかかる半導体電子デバイスによれば、アバランシェ耐量を増大させることができ、耐圧と信頼性とを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照し、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。なお、この実施の形態によって、この発明が限定されるものではない。また、図面の記載において、同一部分には同一符号を付して示している。
【００１６】
（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉ（１１１）からなる基板１上に、例えばＡｌＮからなるバッファ層２と、化合物半導体層としての半導体動作層３とが積層され、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility transistor）として形成されている。
【００１７】
半導体動作層３は、アンドープＧａＮからなる電子走行層４と、アンドープＡｌ0.25Ｇａ0.75Ｎからなる電子供給層５とがこの順に積層され、さらに電子走行層４の下部層４ａと上部層４ｂとの間に、例えばＩｎＧａＮからなるｐ型半導体層６が積層されて形成されている。この半導体動作層３では、電子走行層４と電子供給層５とのヘテロ接合界面直下に、チャネルとしての２次元電子ガス層７が生成され、ｐ型半導体層６内であって下部層４ａとの境界部には、２次元正孔（ホール）ガス層６ａが生成される。なお、ｐ型半導体層６は、２次元電子ガス層７とバッファ層２との間に形成されていればよい。
【００１８】
半導体動作層３の上部には、ソース電極９Ｓ、ドレイン電極９Ｄおよびゲート電極９Ｇが形成されている。ソース電極９Ｓおよびドレイン電極９Ｄは、電子供給層５上に、例えばＴｉと、ＡｌおよびＳｉの合金と、Ｗとがこの順に積層されて形成される。ゲート電極９Ｇは、電子供給層５上に、例えばＮｉとＡｕとがこの順に積層されて形成される。
【００１９】
また、半導体動作層３には、２次元ホールガス層６ａを半導体動作層３の外部に導通させる導通電極１０が設けられている。導通電極１０は、少なくとも電子供給層５の上面部から２次元ホールガス層６ａに達する深さまで埋め込まれ、２次元ホールガス層６ａ（ｐ型半導体層６）と電気的に接続されている。このようにして設けられた導通電極１０は、その外部端が図示しない定電位電源等と電気的に接続され、一定電位に保たれる。これによって、ｐ型半導体層６は、導通電極１０とともに一定電位に保たれる。なお、導通電極１０の外周部には絶縁体１１が設けられており、これによって導通電極１０は、少なくとも２次元電子ガス層７と、２次元電子ガス層７より上部の積層部である電子供給層５とに対して電気的に絶縁されている。
【００２０】
以上のように構成された電界効果トランジスタ１００では、ソース電極９Ｓとドレイン電極９Ｄとを作動させた場合、電子供給層５を介して電子走行層４に供給された電子が２次元電子ガス層７中を高速走行してドレイン電極９Ｄまで移動する。このとき、ゲート電極９Ｇに加える電圧によってゲート電極９Ｇ直下に形成される空乏層の厚さを変化させることで、ソース電極９Ｓからドレイン電極９Ｄへ移動する電子、すなわちドレイン電流を制御することができる。
【００２１】
また、電界効果トランジスタ１００では、アバランシェ破壊の過程で過剰に生成されるホールが２次元ホールガス層６ａによって伝導され、導通電極１０を介して外部に導出される。これによって、電界効果トランジスタ１００では、アバランシェ破壊の過程で生じるリーク電流の急激な増加を防止し、アバランシェ耐量を従来に比して大幅に増大させることができるとともに、デバイスの耐圧と信頼性とを飛躍的に向上させることができる。
【００２２】
つづいて、電界効果トランジスタ１００の製造工程について説明する。電界効果トランジスタ１００は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１上に窒化物系化合物半導体を積層して形成される。具体的には、まず、Ｓｉ（１１１）からなる基板１をＭＯＣＶＤ装置内に導入し、ターボポンプによってＭＯＣＶＤ装置内を真空度が１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとして基板１を１１００℃まで昇温させる。
【００２３】
温度が安定したところで、基板１を９００ｒｐｍの速度で回転させ、原料となるトリメチルアルミニウム（ＴＭＡｌ）およびアンモニア（ＮＨ3）を、それぞれ１００ｃｍ3／ｍｉｎおよび１２リットル／ｍｉｎの流量で基板１の表面に導入し、ＡｌＮからなるバッファ層２を基板１上に成長させる。このとき、例えば、成長時間を４ｍｉｎとして層厚を５０ｎｍとする。
【００２４】
つぎに、トリメチルガリウム（ＴＭＧａ）およびアンモニアを、それぞれ１００ｃｍ3／ｍｉｎおよび１２リットル／ｍｉｎの流量でバッファ層２上に導入し、ＧａＮからなる電子走行層４の下部層４ａをバッファ層２上に成長させる。このとき、例えば、成長時間を５００ｓｅｃとして層厚を４００ｎｍとする。
【００２５】
つぎに、トリメチルガリウム、トリメチルインジウム（ＴＭＩｎ）およびアンモニアを、それぞれ１００ｃｍ3／ｍｉｎ、５０ｃｍ3／ｍｉｎおよび１２リットル／ｍｉｎの流量で下部層４ａ上に導入し、ＩｎＧａＮからなるｐ型半導体層６を下部層４ａ上に成長させる。このとき、例えば、成長温度を５０ｓｅｃとして層厚を５０ｎｍとする。
【００２６】
つぎに、トリメチルガリウムおよびアンモニアを、それぞれ１００ｃｍ3／ｍｉｎおよび１２リットル／ｍｉｎの流量でｐ型半導体層６上に導入し、ＧａＮからなる電子走行層４の上部層４ｂをｐ型半導体層６上に成長させる。このとき、例えば、成長時間を５００ｓｅｃとして層厚を４００ｎｍとする。
【００２７】
つぎに、トリメチルアルミニウム、トリメチルガリウムおよびアンモニアを、それぞれ５０ｃｍ3／ｍｉｎ、１００ｃｍ3／ｍｉｎおよび１２リットル／ｍｉｎの流量で上部層４ｂ上に導入し、Ａｌ0.25Ｇａ0.75Ｎからなる電子供給層５を上部層４ｂ上に成長させる。このとき、例えば、成長温度を４０ｓｅｃとして層厚を２０ｎｍとする。
【００２８】
つづいて、フォトリソグラフィを利用したパターンニングによって、電子供給層５上にＳｉＯ2膜からなるマスクを形成し、ソース電極９Ｓおよびドレイン電極９Ｄを形成すべき領域に各電極形状に応じた開口部を設けて電子供給層５の表面を露出させ、各開口部にＴｉと、ＡｌおよびＳｉの合金と、Ｗとをこの順に蒸着してソース電極９Ｓおよびドレイン電極９Ｄを形成する。
【００２９】
さらに、電子供給層５上のマスクを除去し、ソース電極９Ｓ、ドレイン電極９Ｄおよび電子供給層５上にＳｉＯ2膜からなるマスクを形成し、ゲート電極９Ｇを形成すべき領域にその電極形状に応じた開口部を設けて電子供給層５の表面を露出させ、この開口部にＮｉおよびＡｕをこの順に蒸着してゲート電極９Ｇを形成する。
【００３０】
その後、例えば塩素ガスを用いたドライエッチング法によって、導通電極１０および絶縁体１１を形成すべき部分に凹部を設け、その凹部内に導通電極１０および絶縁体１１を形成する。
【００３１】
（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図２および図３は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。図３は、図２におけるIII−III矢視図を示している。これらの図に示すように、電界効果トランジスタ２００は、ドレイン電極２９Ｄ上に化合物半導体層としての半導体動作層２０が積層され、縦型パワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）として形成されている。
【００３２】
半導体動作層２０は、ｎ+−ＧａＮからなるコンタクト層２１と、ｎ-−ＧａＮからなるドリフト層２２と、ｎ−ＧａＮからなるｎ型半導体層２３と、ｐ−ＩｎＧａＮからなるｐ型半導体層２４と、ｎ−ＧａＮからなるｎ型半導体層２５とがこの順に積層されて形成されている。また、ドリフト層２２の内部には、ｐ−ＩｎＧａＮからなるｐ型半導体層２６が設けられており、このｐ型半導体層２６の下端部、つまりｐ型半導体層２６内のドレイン電極２９Ｄ側端部におけるドリフト層２２との境界面上には、２次元正孔（ホール）ガス層２６ａが生成されている。
【００３３】
半導体動作層２０の上部には、絶縁ゲートとしての絶縁膜２８およびゲート電極２９Ｇと、ソース電極２９Ｓとが形成されている。絶縁膜２８およびゲート電極２９Ｇは、ｎ型半導体層２５の上面からｎ型半導体層２３に達する深さまで埋め込まれ、ソース電極２９Ｓは、絶縁膜２８を覆い、ｎ型半導体層２５上に積層されている（図２参照）。
【００３４】
また、半導体動作層２０には、２次元ホールガス層２６ａを半導体動作層２０の外部に導通させる導通電極３０が設けられている（図３参照）。導通電極３０は、ｎ型半導体層２５の上面から少なくとも２次元ホールガス層２６ａに達する深さまで埋め込まれ、２次元ホールガス層２６ａ（ｐ型半導体層２６）と電気的に接続されている。このようにして設けられた導通電極３０は、その外部端が図示しない定電位電源等と電気的に接続され、一定電位に保たれる。これによって、ｐ型半導体層２６は、導通電極３０とともに一定電位に保たれる。なお、導通電極３０の外周部には絶縁体３１が設けられており、これによって導通電極３０は、半導体動作層２０のうちｐ型半導体層２６より上部に積層されたｎ型半導体層２３，２５およびｐ型半導体層２４に対して電気的に絶縁されている。
【００３５】
以上のように構成された電界効果トランジスタ２００では、ゲート電極２９Ｇに所定電位以上の正電圧を加えることで、ｐ型半導体層２４内であって絶縁膜２８との境界部に反転層２７が形成され、この反転層２７がチャネルとなってｎ型半導体層２３，２５間が導通されるとともに、ソース電極２９Ｓおよびドレイン電極２９Ｄ間にドレイン電流が導通される。このときドレイン電流は、概ね図２中に破線矢印で示した導通路に沿ってコンタクト層２１およびドリフト層２２内を導通される。
【００３６】
また、電界効果トランジスタ２００では、アバランシェ破壊の過程で過剰に生成されるホールが２次元ホールガス層２６ａによって伝導され、導通電極３０を介して外部に導出される。これによって、電界効果トランジスタ２００では、電界効果トランジスタ１００と同様に、アバランシェ破壊の過程で生じるリーク電流の急激な増加を防止し、アバランシェ耐量を従来に比して大幅に増大させることができるとともに、デバイスの耐圧と信頼性とを飛躍的に向上させることができる。
【００３７】
なお、ｐ型半導体層２６は、上述のようにドレイン電流を導通させるため、ドレイン電流の導通路外に形成されており、具体的には、各絶縁膜２８およびゲート電極２９Ｇの直下部に開口部２６ｂが形成されている。この開口部２６ｂは、少なくとも図２中に破線矢印で示した導通路とその近傍領域とにおいてｐ型半導体層２６を開口させるものであればよい。また、開口部２６ｂによって分割された各ｐ型半導体層２６は、それぞれ導通電極３０および絶縁体３１が設けられ、各導通電極３０は、図示しない定電位電源等と電気的に接続され、ｐ型半導体層２６とともに一定電位に保たれる。
【００３８】
このように設けられるｐ型半導体層２６は、半導体動作層２０の深さ方向において、反転層２７とドレイン電極２９Ｄとの間、つまりコンタクト層２１またはドリフト層２２内に形成されていればよい。ただし、好ましくは上述のようにドリフト層２２内に設け、コンタクト層２１内に設ける場合よりも高濃度に２次元ホールガス層２６ａを生成させ、より効果的にアバランシェ耐量を増大させることが望まれる。
【００３９】
つづいて、電界効果トランジスタ２００の製造工程について説明する。電界効果トランジスタ２００は、例えばＭＯＣＶＤ法によって、窒化物系化合物半導体を積層して形成される。具体的には、まず、図４−１に示すように、ｎ+−ＧａＮからなるコンタクト層２１と、ｎ-−ＧａＮからなるｎ型半導体層２２Ａと、ｐ−ＩｎＧａＮからなるｐ型半導体層２６’と、ｎ-−ＧａＮからなるｎ型半導体層２２Ｂとをこの順に積層した化合物半導体層を形成する。
【００４０】
つぎに、フォトリソグラフィを利用し、ｐ型半導体層２６’のうち開口部２６ｂに相当する領域をエッチングによって除去することで、図４−２に示すように分割された複数のｐ型半導体層２６を形成する。その後、表面に露出されたｎ型半導体層２２Ａ，２２Ｂ上さらにｎ-−ＧａＮを積層してドリフト層２２を形成するとともに、ｎ−ＧａＮからなるｎ型半導体層２３’と、ｐ−ＩｎＧａＮからなるｐ型半導体層２４’と、ｎ−ＧａＮからなるｎ型半導体層２５’とをこの順に積層した化合物半導体層を形成する（図４−３参照）。
【００４１】
つぎに、フォトリソグラフィを利用し、ドリフト層２２、ｎ型半導体層２３’，２５’およびｐ型半導体層２４’のうち絶縁膜２８およびゲート電極２９Ｇの埋め込み部に相当する領域をエッチングによって除去することで、分割された複数のｎ型半導体層２３，２５およびｐ型半導体層２４を形成し、図４−４に示すように半導体動作層２０を完成させる。
【００４２】
つぎに、半導体動作層２０上に形成した凹部内にＳｉＯ2膜とゲート電極２９Ｇとを積層し、さらにその上部からＳｉＯ2膜を積層して、絶縁ゲートとしての絶縁膜２８およびゲート電極２９Ｇを形成する。その後、表面に露出された絶縁膜２８とｎ型半導体層２５との上面部にソース電極２９Ｓを積層して形成するとともに、コンタクト層２１の下面部にドレイン電極２９Ｄを形成する。
【００４３】
さらに、半導体動作層２０上で導通電極３０および絶縁体３１に相当する領域に凹部を形成し、この凹部内に導通電極３０および絶縁体３１を形成することで、図２および図３に示した電界効果トランジスタ２００を完成させる。なお、絶縁膜２８、ゲート電極２９Ｇ、ソース電極２９Ｓ、導通電極３０および絶縁体３１の形成にあたっては、適宜マスク処理およびエッチング処理を用いるとよい。
【００４４】
ここまで、本発明を実施する最良の形態を実施の形態１および２として説明したが、本発明は、上述した実施の形態１および２に限定されず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。
【００４５】
例えば、上述した実施の形態１および２では、半導体動作層３または２０がそれぞれ導通電極１０または３０を備えるものとしたが、ｐ型半導体層６または２６を備えるものであれば、必ずしも導通電極１０，３０を備える必要はない。すなわち、ｐ型半導体層６または２６を備えるだけでもアバランシェ破壊の過程で過剰に生成されるホールの集中を緩和させることは可能であり、従来に比してアバランシェ耐量を増大させることができる。
【００４６】
ただし、好ましくは電界効果トランジスタ１００，２００として示したように導通電極１０または３０を設け、導通電極１０または３０を介してｐ型半導体層６または２６を一定電位に保持し、ホールの集中を安定的に緩和させることで、アバランシェ破壊に対する耐性および信頼性を確実に向上させることが望まれる。この場合、電界効果トランジスタ１００または２００を用いた電子回路や電子機器等に対する長期信頼性も大幅に向上させることができる。
【００４７】
また、上述した実施の形態１および２では、ｐ型半導体層６，２６がＩｎＧａＮによって形成されるものとしたが、ＩｎＧａＮに限定されず、一般にはＩｎxyＧａy-xyＡｌ1-yＮ／ＩｎzwＧａw-zwＡｌ1-wＮ（０≦ｘ，ｙ，ｚ，ｗ≦１、ｚ≦ｘ、ｗ≦ｙ）で示される化合物半導体によって形成することができる。また、ｐ型半導体層６，２６に替えて、ｉ型半導体層を用いることもできる。さらに、実施の形態２では、ｐ型半導体層２４がＩｎＧａＮによって形成されるものとしたが、ＩｎＧａＮに限定されず、ＧａＮによって形成することもできる。
【００４８】
また、上述した実施の形態１および２では、本発明にかかる半導体電子デバイスとしてＨＥＭＴ型の電界効果トランジスタおよび縦型パワーＭＯＳ電界効果トランジスタについて説明したが、これに限定されず、例えば横型のＭＯＳ電界効果トランジスタ等を含む種々の電荷効果トランジスタに対して本発明は適用可能である。また、電界効果トランジスタに限定されず、例えばショットキーダイオード等の各種ダイオードなど、種々の半導体電子デバイスに対しても適用可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。
【図２】本発明の実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。
【図３】図２に示したIII−III矢視断面を示す図である。
【図４−１】図２に示した電界効果トランジスタの製造工程を説明する図である。
【図４−２】図２に示した電界効果トランジスタの製造工程を説明する図である。
【図４−３】図２に示した電界効果トランジスタの製造工程を説明する図である。
【図４−４】図２に示した電界効果トランジスタの製造工程を説明する図である。
【符号の説明】
【００５０】
１    基板
２    バッファ層
３    半導体動作層
４    電子走行層
４ａ    下部層
４ｂ    上部層
５    電子供給層
６    ｐ型半導体層
６ａ    ２次元正孔（ホール）ガス層
７    ２次元電子ガス層
９Ｄ    ドレイン電極
９Ｇ    ゲート電極
９Ｓ    ソース電極
１０    導通電極
１１    絶縁体
２０    半導体動作層
２１    コンタクト層
２２    ドリフト層
２２Ａ，２２Ｂ    ｎ型半導体層
２３，２５    ｎ型半導体層
２４，２６    ｐ型半導体層
２６ａ    ２次元正孔（ホール）ガス層
２６ｂ    開口部
２７    反転層
２８    絶縁膜
２９Ｄ    ドレイン電極
２９Ｇ    ゲート電極
２９Ｓ    ソース電極
３０    導通電極
３１    絶縁体
１００，２００    電界効果トランジスタ
【図１】
2008135575.tif 000003
【図２】
2008135575.tif 000004
【図３】
2008135575.tif 000005
【図４−１】
2008135575.tif 000006
【図４−２】
2008135575.tif 000007
【図４−３】
2008135575.tif 000008
【図４−４】
2008135575.tif 000009