【誤訳訂正書】
【提出日】平成25年5月10日(2013.5.10)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】調整可能な試験パターン結果待ち時間
【技術分野】
【０００１】
この出願は、２００７年１０月１２日に出願された米国仮出願第６０／９９８，７６３号に基づく優先権を主張し、その全体がここに引用によって組み込まれる。
【０００２】
この発明は、デジタル試験機器および方法に関し、より特定には、パターン結果を使って試験中に実行されたパターンのシーケンスを動的に変更するデジタル試験機器および方法に関する。
【背景技術】
【０００３】
デジタル試験機器は、機能的デジタル試験の実行中にいくつかのチャネルに跨って同時に、被試験ユニット（ＵＵＴｓ）に試験刺激を印加して、それらから試験応答を収集する。典型的なデジタル機能的試験は、パターンのシーケンスを含む。各パターンは、印加する試験刺激および／または収集する試験応答の指定と、それらのアクションについてのタイミングを含む。
【０００４】
デジタル試験機器は典型的には、収集された試験応答を期待された応答と比較し、機器中の各チャネルについて、特定のパターン上のそのチャンネルについての期待された応答に実際の応答がマッチするかどうかを示す合格または失格試験結果を作成するやり方を提供する。パターン上の個々のチャネル結果は論理的に組み合わされて、そのパターンについての全体的試験結果が作成される。その一方で、パターン結果は論理的に組み合わされて、完全な試験についての全体的試験結果が作成される。
【０００５】
デジタル試験機器は、デジタル試験中に実行されたパターンの特定のシーケンスを決定するパターンコントローラと呼ばれるハードウェアコンポーネントを含んでいても良い。そのような機器において、試験刺激を生成および／または試験応答を収集するための命令は、パターンメモリに格納され、特定のパターンのための命令は、そのメモリ内の特定のアドレスにおいて見つけられる。パターンコントローラは、パターンメモリに印加されたアドレスのシーケンスを制御することによって、試験のための試験パターンのシーケンスを生成する。単純な試験では、パターンコントローラは、パターンメモリアドレスをインクリメントすることによってパターンの線形的なシーケンスを作成することができる。より複雑な試験では、パターンコントローラは、或るパターンを飛ばしたパターンメモリアドレスのシーケンスを作成しても良く、また試験の実行中にパターンのグループが何回か実行されることを引き起こしても良い。
【０００６】
通常、パターン結果は、試験実行中にデジタル試験機器ハードウェア中に単に格納され、試験が実行を完了した後に取り出されて、ＵＵＴ上の欠陥を分離して診断することを助けるように診断情報を提供する。しかしながら、デジタル試験機器はまた、パターン結果を使って試験中に実行されたパターンのシーケンスを動的に変更しても良い。これを達成するために、試験機器は典型的には、特定のパターン上で、パターンコントローラがパターンについての全体的試験結果の設定に基づいて二つのアクションの内の一つを取ることができるように設計されている。
【０００７】
試験パターンが被試験ユニットに印加された時と試験パターンの結果がパターンコントローラに印加された時の間の遅延は、合格／失格結果待ち時間または単に結果待ち時間と呼ばれる。それらの高速性能を達成するのにパイプライン技術に依存する高速試験機器では、この待ち時間は通常はパターンの回数によって表現される。デジタル試験機器のユーザは、機器上で実行されその条件実行能力を使用する試験プログラムを書く際には、この待ち時間を考慮に入れなければならない。
【０００８】
例として、いつ同期カウンター１０がその出力においてゼロ状態に達するかを検出するのに４パターンの結果待ち時間をもつデジタル試験機器が使われる、図１Ａおよび１Ｂに示された試験応用を考える。パターン１−５は、ループ繰り返し毎に一度カウンターをクロックし、カウンター出力が全てローの時に抜け出す条件ループを形成する。
【０００９】
デジタル機能的試験プログラムは、開発するのが高価であり、一旦有効化されて配備されると、それらを修正することに対する非常に大きな抵抗があり得る。そのような試験プログラムは何年ももつことができ、その上で試験プログラムが実行されるように元々設計された試験設備より長持ちすることが容易にできる。そのような試験プログラムが異なるデジタル試験機器をもった新たな試験システムに移行された時には、新たなデジタル試験機器は元のデジタル試験機器のそれと同じ結果待ち時間を提供すべきである。
【００１０】
しかしながら、一般的傾向として、デジタル試験機器の最大速度は時と共に増加している。より高い動作速度は、より多くのパイプラインステージとより高い結果待ち時間を意味する。この増加された待ち時間は、働いている試験プログラムを「壊す」ことができる。
【００１１】
図２は、４パターンサイクルの結果待ち時間を有する第一のデジタル試験機器上での、図１Ｂの試験プログラムの動作を描いた実行トレース例である。図２に示されるように、試験プログラムは第一のデジタル試験機器上で適正に実行される。
【００１２】
図３は、９パターンサイクルの結果待ち時間を有する第二のデジタル試験機器上での、図１Ｂの試験プログラムの動作を描いた実行トレース例である。図３に示されるように、試験プログラムは第二のデジタル試験機器上では適正に実行されることに失敗する。
【００１３】
結果として、異なる結果待ち時間を有するデジタル試験機器上で既存の試験プログラムを実行することの問題を克服するデジタル試験機器および試験方法の必要がある。
【発明の概要】
【００１４】
発明は、合格／失格試験結果の収集および分配への代替的なアプローチを通して、より新しいデジタル試験機器上で既存の試験プログラムを実行することの問題の一側面への解決策を提供する。試験結果を処理するための固定されたパイプラインに基づいた方法を使う代わりに、発明は、試験結果待ち時間を試験プログラムの要求にマッチするように構成するための枠組みを提供し、それがその元の有効化された状態で実行されることを許容する。
【００１５】
発明の第一の側面によると、デジタル試験機器が提供される。デジタル試験機器は、少なくとも部分的に合格／失格結果に応答した試験パターンのシーケンスを生成するように構成されたパターンコントローラと、生成された試験パターンのシーケンスを被試験ユニットに供給するように構成されたパターンメモリと、被試験ユニットから少なくとも一つの結果値を受け取り、少なくとも一つの供給された試験パターンについての合格／失格結果を決定するように構成されたパターン結果収集ユニットと、 試験の開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供し、予め設定された回数のパターンサイクルは試験機器の結果待ち時間に基づいており、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供するように構成された同期ユニットと、を含む。
【００１６】
発明の第二の側面によると、デジタル試験の方法が提供される。方法は、少なくとも部分的に合格／失格結果に応答した試験パターンのシーケンスを、パターンコントローラ中で生成することと、生成された試験パターンのシーケンスを被試験ユニットに供給することと、被試験ユニットから受け取った結果値に応答して、少なくとも一つの供給された試験パターンについての合格／失格結果を決定することであって、合格／失格結果は結果待ち時間の後に利用可能であることと、試験の開始に続く予め設定された回数のパターンサイクルの間、パターンコントローラに結果なし表示を提供することであって、予め設定された回数のパターンサイクルは結果待ち時間に基づいていることと、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラに提供することと、を含む。
【００１７】
発明の第三の側面によると、デジタル試験の方法が提供される。方法は、少なくとも部分的に合格／失格結果に応答した試験パターンのシーケンスを、パターンコントローラ中で生成することと、生成された試験パターンのシーケンスを被試験ユニットに供給することと、被試験ユニットから受け取った結果値に応答して、少なくとも一つの供給された試験パターンについての合格／失格結果を決定することと、試験の開始に続く予め設定された回数のパターンサイクルの間、結果なし表示を含む結果条件を選択し、予め設定された回数のパターンサイクルの後、合格／失格結果を含む結果条件を選択することと、選択された結果条件をパターンコントローラに提供することと、を含む。
【００１８】
本発明のより良い理解のために、引用によって組み込まれる添付の図面を参照する。
【図面の簡単な説明】
【００１９】
【図１Ａ】図１Ａは、試験される回路の例を描いている。
【図１Ｂ】図１Ｂは、図１Ａの回路のための試験プログラムの簡略化された例を描いている。
【図２】図２は、４パターンサイクルの結果待ち時間を有する第一のデジタル試験機器上での、従来技術に従った、図１の試験プログラムの動作を描いた実行トレース例である。
【図３】図３は、９パターンサイクルの結果待ち時間を有する第二のデジタル試験機器上での、従来技術に従った、図１の試験プログラムの動作を描いた実行トレース例である。
【図４】図４は、発明の実施形態に従ったデジタル試験機器の簡略化されたブロック図である。
【図５】図５は、同期ユニットの実装の第一の例を示す、デジタル試験機器の簡略化されたブロック図である。
【図６】図６は、同期ユニットの動作を描いたタイミング図である。
【図７】図７は、図５の実装においてパターンコントローラに提供された、異なる結果条件の例を描いたテーブルである。
【図８Ａ】図８Ａは、同期ユニットの実装の第二の例を示す、デジタル試験機器の簡略化されたブロック図である。
【図８Ｂ】図８Ｂは、図８Ａの条件論理有限状態マシンのための真値テーブルである。
【発明を実施するための形態】
【００２０】
発明の第一の実施形態に従ったデジタル試験機器の簡略化されたブロック図が図４に示されている。チャネルロジックブロック２０は、デジタル試験機器の各チャネル上においてＵＵＴへの試験パターンの印加を制御し、ＵＵＴからの試験応答を収集することに責任のあるデジタル試験機器上のロジックを表す。試験パターンと期待された応答のセットが、パターンメモリ２２中に格納される。パターンコントローラ２４は、パターンメモリ２２についてのアドレスラインを制御して、試験パターンと応答収集のシーケンスを作成する。パターンコントローラ２４は、パターンメモリ２２中の命令のシーケンスにアクセスして、被試験ユニットに印加される試験パターンを作成することによって試験プログラムを実行するプロセッサである。パターン結果収集ユニット３０は、各パターンについてのチャネルの各々からの様々な試験結果値を組み合わせて、パターンについての全体的合格／失格試験結果を作成するロジックを含む。
【００２１】
デジタル試験機器は更に、パターン結果収集ユニット３０から合格／失格結果を受け取り、結果条件をパターンコントローラ２４に提供する同期ユニット３２を含む。同期ユニット３２は、試験の開始または再開に続く予め設定された回数のパターンサイクルの間、パターンコントローラ２４に結果なし表示を提供する。予め設定された回数のパターンサイクルは試験機器の結果待ち時間に対応している。同期ユニット３２は、予め設定された回数のパターンサイクルの後に合格／失格結果をパターンコントローラ２４に提供する。
【００２２】
図４の実施形態では、同期ユニット３２は、ＦＩＦＯ４０、ＭＵＸ４２、ＦＩＦＯ４４、およびカウンター４６を含む。ＦＩＦＯ４０は、パターン結果収集ユニット３０によって生成された合格／失格結果を受け取って格納する。ＭＵＸ４２は、結果なし表示を受け取る第一の入力と、ＦＩＦＯ４０からの合格／失格結果を受け取る第二の入力と、カウンター４６に結合された制御入力とを有する２：１マルチプレクサであっても良い。ＭＵＸ４２の出力は、ＦＩＦＯ４４の入力に結合される。結果条件は、パターンコントローラ２４によって作成される試験パターンのシーケンスに影響を与えても良い。カウンター４６は、ＭＵＸ４２を制御し、よってＦＩＦＯ４４に供給された結果条件のソースを制御する。
【００２３】
最初、「結果なし」を示す値がＦＩＦＯ４４に渡され、その後パターンコントローラ２４に渡されるように、ＭＵＸ４２が設定される。カウンター４６は、予め設定された値からゼロまで各パターン上でカウントダウンするように構成されている。カウンター４６がゼロに達した時には、それはＦＩＦＯ４４への入力のソースを、「結果なし」表示からＦＩＦＯ４０の出力へと切り替える。
【００２４】
ＦＩＦＯ４４は、パターンコントローラ２４が生成する全ての試験パターンについての結果条件の新しい値を作成する。結果条件の最初のＮ個の値は結果なし表示であり、ここでＮはカウンター４６の予め設定された値から決定される。Ｎ＋１番目の値は、ＦＩＦＯ４０に供給された第一の合格／失格結果であり、それは試験の第一のパターンについての試験結果である。パターンコントローラ２４に供給された第一の合格／失格結果は、パターンコントローラによって実行された第一の試験パターンの結果である。どの合格／失格結果も飛ばされたり省略されたりせず、それらは単にパターンコントローラに利用可能となることが遅延されるだけである。Ｎの値は、結果待ち時間に基づいて予め設定されており、デジタル試験機器に種々のデジタル試験機器をエミュレートすることを許容するようにプログラム可能である。
【００２５】
例として、パターンコントローラ２４は、合格ビットと失格ビットを含んだ２ビット結果条件をＦＩＦＯ４４から受け取っても良い。合格ビットの設定状態は合格を示し、失格ビットの設定状態は失格を示す。この例では、ＭＵＸ４２の各入力は２ビットの幅を有し、ＦＩＦＯ４４は２ビットの幅を有する。パターンコントローラ２４は、設定されている２ビットの一つに応答して、例えばその動作を変更するなどの特定のアクションを取るように試験プログラムによってプログラムされている。パターンコントローラ２４が結果なし表示を受け取った時には、両ビットがリセットされ特定のアクションは取られない。合格／失格結果に応答してパターンコントローラ２４によって取られるアクションの例には、試験プログラム中の他の位置にジャンプすること、試験プログラム中のループを繰り返すかそれから抜け出すこと、試験プログラムを停止すること、および命令シーケンス中の次の命令で継続することが含まれるが、それらに限定はされない。
【００２６】
パターンコントローラ２４は典型的には、単一の条件（合格または失格）が真であるかどうかに基づいてその動作を変更するように構成されている。結果なし表示は、合格および失格条件の両方が偽になることを強制し、パターンコントローラ２４はその動作を変更しない。パターンコントローラが合格条件の真状態に応答してその動作を変更するように構成されている時には、失格条件の真状態も結果なし表示も動作を変更しない。同様に、パターンコントローラが失格条件の真状態に応答してその動作を変更するように構成されている時には、合格条件の真状態も結果なし表示も動作を変更しない。
【００２７】
図４の実施形態では、カウンター４６が、デジタル試験機器の結果待ち時間に基づいた値で予め設定されていても良い。例としてだけだが、デジタル試験機器がＮ＋１パターンサイクルの結果待ち時間を有すると、カウンター４６は、ＭＵＸ制御ラインがＮパターンサイクルの後に状態を変えることを引き起こすような値に予め設定されても良い。異なる結果待ち時間に対応する予め設定された値を利用しても良い。カウンター４６は、カウンター開始信号によって稼動可能とされ、パターンクロックによってクロックされる。各パターンクロックサイクルは、パターンコントローラ２４によって生成された新たな試験パターンに対応する。カウンター開始信号は、最初に試験の開始においてまたはパターンコントローラ２４のリセットの後に試験が再開される時に、提供されても良い。カウンター開始信号とパターンクロックは、パターンコントローラ２４によって提供されても良い。
【００２８】
一実施形態では、カウンター４６は、予め設定された値からゼロまでカウントダウンするようにパターンクロックによってクロックされる。ＭＵＸ４２に提供された出力は、カウンター４６がゼロまでカウントダウンするまでは結果なし表示を選択する第一の状態に留まる。その後、カウンター４６の出力は、ＦＩＦＯ４０からＭＵＸ４２に提供された合格／失格結果を選択する第二の状態に切り替わる。発明の範囲内でＭＵＸ４２を制御するために異なる構成を利用しても良いということが理解されるであろう。
【００２９】
Ｎ＋１パターンサイクルの結果待ち時間については、試験の開始からパターンサイクルＮの終わりまで結果なし表示を選択し、その後は合格／失格結果を選択するようにカウンターまたは他のＭＵＸ制御ロジックが構成されている。よって、合格／失格結果がパターンコントローラ２４に利用可能であるパターンサイクルまでは結果なし表示が選択される。ゼロのような特定の数までカウントアップまたはカウントダウンすることを含んだ、異なるＭＵＸ制御技術を利用することができるということと、発明の範囲内で他のＭＵＸ制御ロジック構成を利用することができるということが理解されるであろう。いかなるＭＵＸ制御技術においても、その間結果なし表示がパターンコントローラに提供されるところのパターンサイクルの回数は、結果待ち時間の異なる値を収容するようにプログラム可能であっても良い。
【００３０】
図４の実施形態では、ＦＩＦＯ４０は、パターン結果収集ユニット３０とＭＵＸ４２の間のバッファとしての役目を果たす。同様に、ＦＩＦＯ４４はＭＵＸ４２とパターンコントローラ２４の間のバッファとしての役目を果たす。いくつかの実施形態では、ＦＩＦＯ４０と４４の一つまたは両方が省略されても良い。
【００３１】
図５は、同期ユニットの実装の第一の例を示す、デジタル試験機器の簡略化されたブロック図である。図４と５で同様の要素は同じ参照符号を有する。図５の実装では、パターン結果収集ユニット３０は、単一ビット合格／失格結果を作成する。ＦＩＦＯ４０は、パターン結果収集ユニット３０から合格／失格結果を受け取り、合格／失格結果をＭＵＸ４２ｂのＢ入力とインバータ６０に提供する。インバータ６０の出力は、反転された合格／失格結果をＭＵＸ４２ａのＢ入力に供給する。“０”ロジックレベルがＭＵＸ４２ａと４２ｂのＡ入力に供給される。ＭＵＸ４２ａと４２ｂの出力は、ＦＩＦＯ４４ａと４４ｂに供給される。ＭＵＸ４２ａと４２ｂは、上述したようにカウンター４６からＭＵＸ制御信号を受け取る。ＦＩＦＯ４４ａは、パターンコントローラ２４に合格条件を提供し、ＦＩＦＯ４４ｂは、パターンコントローラ２４に失格条件を提供する。ＭＵＸ４２ａと４２ｂによって“０”ロジックレベルが選択された時には、合格条件と失格条件は両方とも偽である。ＭＵＸ４２ａと４２ｂの両方に“０”ロジックレベルを供給することは、パターンコントローラ２４が、結果待ち時間期間が切れるまではいかなる合格／失格条件に基づいても分岐しないことを保障する。
【００３２】
図５の実装では、合格／失格結果は符号化されており、失格＝“１”ロジックレベル、合格＝“０”ロジックレベルである。もしインバータ６０の位置がＭＵＸ４２ａのＢ入力からＭＵＸ４２ｂのＢ入力に移動されていれば、逆の符号化を使うことができる。
【００３３】
図５の実装では、パターン結果収集ユニット３０は、単一ビット合格／失格結果を提供する。他の実装では、パターン結果収集ユニット３０は、２ビット合格／失格結果を提供しても良い。例は図８Ａと８Ｂとの関係で以下に記載される。
【００３４】
同期ユニットの動作を描いたタイミング図が図６に示されている。図６に示すように、ＭＵＸ制御信号は、試験の開始で始まり、結果待ち時間に基づいた予め設定された回数のパターンサイクルの間、入力Ａ上で結果なし表示を選択する。それから、ＭＵＸ制御信号は状態を切り替え、試験が完了するまでまたはパターンコントローラ２４がリセットまたは再開されるまで、入力Ｂ上で合格／失格結果を選択する。Ｎ＋１パターンサイクルの結果待ち時間については、ＭＵＸ制御信号は、パターンサイクルＮの終わりにおいて状態を切り替える。
【００３５】
結果条件状態の例を描いたテーブルが図７に示されている。図７の例では、結果条件は２ビットを有し、その一つが合格を示し、その一つが失格を示す。結果なし条件は、合格と失格ビットの両方がリセットされていることに対応する。合格ビットの設定された条件または失格ビットの設定された条件は、試験の詳細に依って、上述したようにパターンコントローラ２４によって取られる代替的なアクションを引き起こしても良い。結果なし表示は取られるべき代替的アクションを引き起こさず、パターンコントローラ２４はその通常の動作シーケンスを継続する。その間結果なし表示がパターンコントローラ２４に供給されるところの予め設定された回数のパターンサイクルの後に、各パターンサイクル上でパターンコントローラ２４に合格／失格結果が供給される。いくつかの実施形態では、合格／失格結果は、試験パターンの識別子を含んでいても良い。結果状態はあらゆる望ましいフォーマットとビット数を有することができる、ということが理解されるであろう。
【００３６】
図８Ａは、同期ユニットの実装の第二の例を示す、デジタル試験機器の簡略化されたブロック図である。図４と５と８Ａで同様の要素は同じ参照符号を有する。図８Ａの実装では、パターン結果収集ユニット３０は、２ビット合格／失格結果を作成する。ＦＩＦＯ４０は、パターン結果収集ユニット３０から合格／失格結果を受け取り、２ビット合格／失格結果を条件論理有限状態マシン７０に提供する。条件論理有限状態マシン７０の出力は、ＦＩＦＯ４４ａと４４ｂに供給される。ＦＩＦＯ４４ａは、パターンコントローラ２４に合格条件を提供し、ＦＩＦＯ４４ｂは、パターンコントローラ２４に失格条件を提供する。
【００３７】
条件論理有限状態マシン７０の真値テーブルが図８Ｂに示されている。ＦＩＦＯ４０からの入力パターン結果が第一のコラムに示され、カウンター４６の状態が第二のコラムに示され、前のパターンサイクルでの合格および失格条件が第三および第四のコラムに示され、ＦＩＦＯ４４ａと４４ｂにそれぞれ供給された合格／失格条件が第五および第六のコラムに示されている。カウンター４６がゼロでない時、偽状態が合格条件および失格条件ライン上に出力され、結果なし表示に対応する。残りの状態は、カウンター４６がゼロであり合格／失格結果が選択された時の出力を描いている。失格結果がＦＩＦＯ４０から受け取られた時には、真状態が失格条件ライン上に出力される。合格結果がＦＩＦＯ４０から受け取られた時には、真状態が合格条件ライン上に出力される。前の合格／失格条件はこれらの状態には関係がない。残りの三つの状態は、ＦＩＦＯ４０からパターン結果が受け取られない時のパターンサイクル中の動作を描いている。これらの状態では、前の合格／失格条件が、現パターンサイクルについて維持される。よって、前の合格／失格条件が両方偽であるところでは、新たな合格／失格条件も両方偽である。前の失格条件が真であった時には、真状態が失格条件ライン上に出力される。同様に、前の合格条件が真であった時には、真状態が合格条件ライン上に出力される。図８Ａと８Ｂの例は、全てではないいくつかのパターンサイクル上で結果が生成される場合を収容する。
【００３８】
発明は、種々のより古いデジタル試験機器がどのようにパターン試験結果を処理するかをエミュレートすることに対する汎用の解決策を提供する。現在、デジタル試験機器は、固定された待ち時間を有し、それはより古い試験プログラムの要求とは必ずしもマッチせず、それは機器のより古い世代の機器と比較して通常より高速な動作に適合したものである。
【００３９】
加えて、発明は、試験が行われた時とそれに働きかけた時の間にゼロパターンサイクルの待ち時間を要求する試験を実装することをユーザに許容する。これは全て、高速で高性能なデジタル試験機器のタイミングの柔軟性とプログラム可能性を妥協することなしに成される。
【００４０】
上に示されたように、結果待ち時間は典型的には、試験パターンが被試験ユニットに印加された時と試験パターンの結果がパターンコントローラに印加された時の間の遅延として定義される。しかしながら、発明はこの定義に限定はされず、合格／失格結果のパターンコントローラへの応用を制御することが望ましいいかなるケースにおいても利用されることができる。
【００４１】
よってこの発明の少なくとも一つの実施形態のいくつかの側面を記載してきたが、様々な変更、変形および改良が当業者には容易に想起されるであろうことは理解されるべきである。そのような変更、変形および改良は、この開示の一部であることが意図されており、発明の精神と範囲内であることが意図されている。従って、前述の記載および図面は例としてのもののみである。
【誤訳訂正２】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
デジタル試験機器であって、
合格／失格結果に少なくとも部分的に応答して試験パターンのシーケンスを生成するように構成されたパターンコントローラと、
生成された前記試験パターンのシーケンスを被試験ユニットに供給するように構成されたパターンメモリと、
前記被試験ユニットから少なくとも一つの結果値を受け取り、及び少なくとも一つの供給された試験パターンに対する合格／失格結果を決定するように構成されたパターン結果収集ユニットと、
試験の開始に続く予め設定された数のパターンサイクルの間に前記パターンコントローラに結果なし表示を提供し、及び前記予め設定された数のパターンサイクルの後に合格／失格結果を前記パターンコントローラに提供するように構成された同期ユニットであって、前記予め設定された数のパターンサイクルは前記試験機器の結果待ち時間に基づく同期ユニットと
を含むデジタル試験機器。
【請求項２】
前記パターンメモリと前記被試験ユニットの間に結合された二つ以上のチャネルロジックユニットを更に含み、
前記チャネルロジックユニットは、前記被試験ユニットの個々のチャネルにパターン情報を提供し、及び前記被試験ユニットの前記個々のチャネルから結果値を受け取る、請求項１に記載のデジタル試験機器。
【請求項３】
前記パターン結果収集ユニットは、少なくとも一つの供給された試験パターンに対する合格／失格結果を、個々のチャネル結果値の論理的組み合わせとして決定するように構成されている、請求項２に記載のデジタル試験機器。
【請求項４】
前記同期ユニットは、
前記結果なし表示を受け取る第一の入力と、
合格／失格結果を受け取る第二の入力と、
前記予め設定された数のパターンサイクルの後に前記結果なし表示から前記合格／失格結果に切り替える制御入力と
を有するマルチプレクサを含む、請求項１に記載のデジタル試験機器。
【請求項５】
前記同期ユニットは、前記マルチプレクサの出力と前記パターンコントローラの間に結合された第一のＦＩＦＯバッファを更に含む、請求項４に記載のデジタル試験機器。
【請求項６】
前記同期ユニットは、前記パターン結果収集ユニットと前記マルチプレクサの前記第二の入力の間に結合された第二のＦＩＦＯバッファを更に含む、請求項５に記載のデジタル試験機器。
【請求項７】
前記同期ユニットは、前記マルチプレクサの前記制御入力に結合された出力を有するカウンターを更に含み、
前記カウンターは、前記予め設定された数のパターンサイクルをカウントするように構成される、請求項６に記載のデジタル試験機器。
【請求項８】
前記パターンコントローラは、前記合格／失格結果に応答して前記試験パターンのシーケンスを変更するように構成される、請求項１に記載のデジタル試験機器。
【請求項９】
前記同期ユニットは、前記結果なし表示が前記パターンコントローラに提供される前記パターンサイクルの数がプログラム可能となるように構成される、請求項１に記載のデジタル試験機器。
【請求項１０】
前記同期ユニットは、前記パターンコントローラのリセットの後に試験が再開される場合に、前記結果待ち時間に基づいた前記予め設定された数のパターンサイクルの間に前記結果なし表示を前記パターンコントローラに提供するように構成される、請求項１に記載のデジタル試験機器。
【請求項１１】
前記同期ユニットは、
合格／失格結果を受け取る結果入力と、
前記予め設定された数のパターンサイクルの後に前記結果なし表示から前記合格／失格結果に切り替える制御入力と、
合格条件及び失格条件を提供する出力と
を有する条件論理有限状態マシンを含む、請求項１に記載のデジタル試験機器。
【請求項１２】
デジタル試験の方法であって、
パターンコントローラにおいて、合格／失格結果に少なくとも部分的に応答して試験パターンのシーケンスを生成することと、
生成された前記試験パターンのシーケンスを被試験ユニットに供給することと、
前記被試験ユニットから受け取った結果値に応答して、少なくとも一つの供給された試験パターンに対する合格／失格結果を決定することであって、前記合格／失格結果は結果待ち時間の後に利用可能となることと、
試験の開始に続く予め設定された数のパターンサイクルの間に前記パターンコントローラに結果なし表示を提供することであって、前記予め設定された数のパターンサイクルは前記結果待ち時間に基づくことと、
前記予め設定された数のパターンサイクルの後に合格／失格結果を前記パターンコントローラに提供することと
を含む方法。
【請求項１３】
生成された前記試験パターンのシーケンスを前記被試験ユニットに供給することは、前記被試験ユニットの個々のチャネルにパターン情報を供給することを含む、請求項１２に記載の方法。
【請求項１４】
前記合格／失格結果を決定することは、個々のチャネル結果値の論理的組み合わせを決定することを含む、請求項１３に記載の方法。
【請求項１５】
前記試験パターンのシーケンスを生成することは、前記合格／失格結果に応答して前記試験パターンのシーケンスを変更することを含む、請求項１２に記載の方法。
【請求項１６】
前記結果なし表示が前記パターンコントローラに提供される前記パターンサイクルの数を、前記結果待ち時間の特定の値に基づいて設定することを更に含む、請求項１２に記載の方法。
【請求項１７】
前記パターンコントローラのリセットの後に試験が再開される場合に、前記結果待ち時間に基づいた前記予め設定された数のパターンサイクルの間に前記結果なし表示を前記パターンコントローラに提供することを更に含む、請求項１２に記載の方法。
【請求項１８】
デジタル試験の方法であって、
パターンコントローラにおいて、合格／失格結果に少なくとも部分的に応答して試験パターンのシーケンスを生成することと、
生成された前記試験パターンのシーケンスを被試験ユニットに供給することと、
前記被試験ユニットから受け取った結果値に応答して、少なくとも一つの供給された試験パターンに対する合格／失格結果を決定することと、
試験の開始に続く予め設定された数のパターンサイクルの間に結果なし表示を含む結果条件であって、前記予め設定された数のパターンサイクルの後の合格／失格結果を含む結果条件を選択することと、
選択された前記結果条件を前記パターンコントローラに提供することと
を含む方法。
【請求項１９】
前記試験パターンのシーケンスを生成することは、前記合格／失格結果に応答して前記試験パターンのシーケンスを変更することを含む、請求項１８に記載の方法。
【請求項２０】
前記合格／失格結果は結果待ち時間の後に利用可能であり、前記結果なし表示が選択される前記パターンサイクルの数を、前記結果待ち時間に基づいて設定することを更に含む、請求項１８に記載の方法。
【誤訳訂正３】
【訂正対象書類名】図面
【訂正対象項目名】図１Ｂ
【訂正方法】変更
【訂正の内容】
【図１Ｂ】
2011501128.tif 000001
【誤訳訂正４】
【訂正対象書類名】図面
【訂正対象項目名】図２
【訂正方法】変更
【訂正の内容】
【図２】
2011501128.tif 000002
【誤訳訂正５】
【訂正対象書類名】図面
【訂正対象項目名】図３
【訂正方法】変更
【訂正の内容】
【図３】
2011501128.tif 000003
【誤訳訂正６】
【訂正対象書類名】図面
【訂正対象項目名】図６
【訂正方法】変更
【訂正の内容】
【図６】
2011501128.tif 000004