(57)【要約】【課題】ゲート絶縁膜の絶縁耐圧が低下するのを抑制しながら、製造プロセスが複雑になるのを抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置１は、溝部１６と、溝部１６の表面上に形成されたゲート絶縁膜１７と、溝部１６に埋め込まれたゲート電極１８と、溝部１６に隣接するように形成されたＮ＋型ソース拡散層１５とを備えている。そして、ゲート電極１８のゲート絶縁膜１７に接触する部分の上端部１８ａは、Ｎ＋型ソース拡散層１５およびＰ＋型拡散層１４を形成するためにゲート絶縁膜１７およびゲート電極１８の表面上から注入される砒素（Ａｓ）イオンのゲート絶縁膜１７に対する飛程Ｘ１以上深い位置で、かつ、Ｎ＋型ソース拡散層１５の下面の深さＸ２より上の位置Ｘ３に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された溝部と、
前記溝部の表面上に形成された絶縁膜と、
前記溝部内の前記絶縁膜に接触するように形成されたゲート電極と、
前記溝部に隣接するように形成されたソース不純物領域とを備え、
前記ゲート電極の前記絶縁膜に接触する部分の上端部は、前記ソース不純物領域を形成するために前記半導体基板の表面上から導入される不純物の前記絶縁膜に対する飛程以上深い位置で、かつ、前記ソース不純物領域の下面より上に位置する、半導体装置。
【請求項２】
前記ゲート電極の前記絶縁膜に接触する部分の上端部は、略円弧形状を有する、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記絶縁膜に接触する部分以外の部分の最上端は、前記不純物の前記絶縁膜に対する飛程の深さよりも高い位置に配置され、前記ゲート電極の前記略円弧形状の絶縁膜に接触する部分は、前記飛程以上深い位置に位置する、請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記絶縁膜に接触する部分以外に、前記溝部の底面に位置する前記絶縁膜まで達する開口部が形成されている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の主表面に溝部を形成する工程と、
前記溝部の表面上に絶縁膜を形成する工程と、
前記溝部内の前記絶縁膜に接触するように、ゲート電極を形成する工程と、
前記溝部に隣接するように、前記半導体基板の表面に不純物をイオン注入することによりソース不純物領域を形成する工程とを備え、
前記ゲート電極を形成する工程は、前記ゲート電極の前記絶縁膜に接触する部分の上端部が、前記イオン注入される不純物の前記絶縁膜に対する飛程以上深い位置で、かつ、前記ソース不純物領域の下面より上に位置するように、前記ゲート電極を形成する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、溝部内にゲート電極が形成された構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、溝部内にゲート電極が形成された構造を有する半導体装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に記載の半導体装置では、半導体基板の主表面に形成された溝部と、溝部の表面上に形成されたゲート絶縁膜と、ゲート絶縁膜で覆われた溝部に埋め込まれたゲート電極とを備え、ゲート電極のゲート絶縁膜に接触する部分の上端は、半導体基板の表面の高さより低い高さに形成されている。また、ゲート電極の上面上には、半導体基板の表面の高さと同じ高さの酸化膜が形成されている。また、ゲート絶縁膜の上端、酸化膜および半導体基板の表面上には、スクリーン酸化膜が形成されている。この酸化膜と、スクリーン酸化膜とにより、イオン注入工程で注入される不純物が直接ゲート絶縁膜に注入されることが抑制される。これにより、ゲート絶縁膜の絶縁耐圧が低下するのを抑制することが可能になる。
【０００４】
【特許文献１】特開２０００−３４９２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の半導体装置では、ゲート絶縁膜の絶縁耐圧が低下するのを抑制するために、酸化膜とスクリーン酸化膜とを形成する必要があり、その結果、製造プロセスが複雑になるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート絶縁膜の絶縁耐圧が低下するのを抑制しながら、製造プロセスが複雑になるのを抑制することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
この発明の第１の局面による半導体装置は、半導体基板の主表面に形成された溝部と、溝部の表面上に形成された絶縁膜と、溝部内の絶縁膜に接触するように形成されたゲート電極と、溝部に隣接するように形成されたソース不純物領域とを備え、ゲート電極の絶縁膜に接触する部分の上端部は、ソース不純物領域を形成するために半導体基板の表面上から導入される不純物の絶縁膜に対する飛程以上深い位置で、かつ、ソース不純物領域の下面より上に位置する。
【０００８】
この第１の局面による半導体装置では、上記のように、ゲート電極の絶縁膜に接触する部分の上端部を、ソース不純物領域を形成するために半導体基板の表面上から導入される不純物の絶縁膜に対する飛程以上深い位置に位置するように構成することによって、絶縁膜のゲート電極と接触している部分に、不純物の導入によるダメージが及ぶのを抑制することができる。これにより、絶縁膜のうちゲート絶縁膜として機能する部分がダメージを受けることを抑制することができる。その結果、絶縁膜のうちゲート絶縁膜として機能する部分の絶縁耐圧が低下するのを抑制することができる。なお、この点は後述する本願発明者による実験により確認済みである。また、ゲート電極の絶縁膜に接触する部分の上端部を、ソース不純物領域を形成するために半導体基板の表面上から導入される不純物の絶縁膜に対する飛程以上深い位置に位置するように構成することによって、不純物が絶縁膜中に注入されることに起因するダメージを防ぐために、絶縁膜上に別の絶縁膜を別途設けるなどのプロセスを行うことなしに、絶縁膜の絶縁耐圧が低下するのを抑制することができる。これにより、半導体装置の製造プロセスが複雑になるのを抑制することができる。
【０００９】
また、上記第１の局面では、ゲート電極の絶縁膜に接触する部分の上端部を、ソース不純物領域の下面より上に位置するように構成することにより、ソース不純物領域の下面下に対応する領域でゲート電極を絶縁膜に接触させることができるので、ソース不純物領域の下面下に対応する領域と絶縁膜とが接触する領域にキャリアが流れるためのチャネルを容易に形成することができる。
【００１０】
上記第１の局面による半導体装置おいて、好ましくは、ゲート電極の絶縁膜に接触する部分の上端部は、略円弧形状を有する。このように構成すれば、ゲート電極の絶縁膜に接触する部分の上端部が角張っている場合と異なり、ゲート電極の上端部に電界集中が起こるのを抑制することができるので、絶縁破壊が起こるのを抑制することができる。これにより、半導体装置の寿命を延ばすことができる。
【００１１】
この場合、好ましくは、ゲート電極の絶縁膜に接触する部分以外の部分の最上端は、不純物の絶縁膜に対する飛程の深さよりも高い位置に配置され、ゲート電極の略円弧形状の絶縁膜に接触する部分は、飛程以上深い位置に位置する。このように構成すれば、ゲート電極の最上端を異方性エッチングなどにより飛程の深さ以上の深さまでエッチングする場合に比べて、エッチングを行う部分が少なくなるので、半導体装置の製造時間を短縮しながら、絶縁膜のゲート電極と接触している部分がダメージを受けることを抑制することが可能な半導体装置を製造することができる。
【００１２】
上記第１の局面による半導体装置おいて、好ましくは、ゲート電極は、絶縁膜に接触する部分以外に、溝部の底面に位置する絶縁膜まで達する開口部が形成されている。このように構成すれば、開口部の分だけゲート電極と絶縁膜との接触面積が小さくなるので、ゲート電極の容量を小さくすることができる。これにより、半導体装置の高速化を行うことができるとともに、半導体装置の消費電力を小さくすることができる。
【００１３】
この発明の第２局面による半導体装置の製造方法は、半導体基板の主表面に溝部を形成する工程と、溝部の表面上に絶縁膜を形成する工程と、溝部内の絶縁膜に接触するように、ゲート電極を形成する工程と、溝部に隣接するように、半導体基板の表面に不純物をイオン注入することによりソース不純物領域を形成する工程とを備え、ゲート電極を形成する工程は、ゲート電極の絶縁膜に接触する部分の上端部が、イオン注入される不純物の絶縁膜に対する飛程以上深い位置で、かつ、ソース不純物領域の下面より上に位置するように、ゲート電極を形成する工程を含む。
【００１４】
この第２の局面による半導体装置では、上記のように、ゲート電極の絶縁膜に接触する部分の上端部が、イオン注入される不純物の絶縁膜に対する飛程以上深い位置で、かつ、ソース不純物領域の下面より上に位置するように、ゲート電極を形成する工程を含むことによって、ゲート電極が絶縁膜のイオン注入される不純物によるダメージを受ける部分を避けて形成されるので、ゲート電極と絶縁膜とが接触する領域にダメージを受けた部分がない半導体装置を製造することができる。その結果、絶縁膜のうちゲート絶縁膜として機能する部分の絶縁耐圧が低下するのを抑制することが可能な半導体装置を製造することができる。また、ゲート電極の絶縁膜に接触する部分の上端部を、ソース不純物領域を形成するために半導体基板の表面上から導入される不純物の絶縁膜に対する飛程以上深い位置に位置するように形成することによって、不純物が絶縁膜中に注入されることに起因するダメージを防ぐために、絶縁膜上に別の絶縁膜を別途設けるなどのプロセスを行うことなしに、絶縁膜の絶縁耐圧が低下するのを抑制することができる。これにより、半導体装置の製造プロセスが複雑になるのを抑制することができる。
【００１５】
また、上記第２の局面では、ゲート電極の絶縁膜に接触する部分の上端部を、ソース不純物領域の下面より上に位置するように形成することにより、ソース不純物領域の下面下に対応する領域でゲート電極を絶縁膜に接触させることができる。これにより、ソース不純物領域の下面下に対応する領域と絶縁膜とが接触する領域にキャリアが流れるためのチャネルを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面に基づいて説明する。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置１の断面図である。図２は、本発明の第１実施形態による半導体装置１の平面図である。なお、図１は、図２の１００−１００線に沿った断面図を表している。
【００１８】
この半導体装置１では、図１に示すように、Ｐ−型シリコン基板１１の上面上には、Ｎ＋型埋込拡散層１２が形成されている。また、Ｎ＋型埋込拡散層１２の上面上には、ドレイン領域を構成するＮ−型エピタキシャルシリコン層１３が形成されている。また、Ｎ−型エピタキシャルシリコン層１３の上面上には、チャネル領域を構成するＰ＋型拡散層１４が形成されている。また、Ｐ＋型拡散層１４の上面上には、Ｎ＋型ソース拡散層１５が形成されている。
【００１９】
また、Ｐ＋型拡散層１４およびＮ＋型ソース拡散層１５を貫通し、Ｎ−型エピタキシャルシリコン層１３に達するように、約０．５μｍの幅Ｗと、約１μｍの深さＤとを有する溝部１６が形成されている。また、溝部１６の表面上と、Ｎ＋型ソース拡散層１５の上面上とには、約１０００ｎｍの厚みを有するゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、Ｎ＋型ソース拡散層１５の上面上の全面に形成されている。ゲート絶縁膜には、後述する砒素（Ａｓ）のイオン注入に起因するダメージ領域１７ａが形成されている。
【００２０】
また、溝部１６には、ｎ型のポリシリコン層からなるゲート電極１８が埋め込まれている。ゲート電極１８のゲート絶縁膜１７に接触する部分の上端部１８ａは、Ｎ＋型ソース拡散層１５を形成するために、半導体装置１の上面上から注入される砒素イオンのゲート絶縁膜１７に対する後述する飛程Ｘ１（Ｒｐ）以上の深さ位置で、かつ、Ｎ＋型ソース拡散層１５の下面の深さ位置Ｘ２よりも小さい深さ位置Ｘ３に位置するように形成されている。ゲート電極１８の上面１８ｂは、中央が窪んだ形状に形成されている。
【００２１】
また、図２に示すように、複数の溝部１６のそれぞれにゲート絶縁膜１７を介して埋め込まれるゲート電極１８（図１参照）は、コンタクト部１９ａまたは１９ｂを介して、ゲート絶縁膜１７の上面上に配置される配線２０に電気的に接続されている。これにより、複数の溝部１６からなる半導体装置１のオン／オフが一斉に行われるように構成されている。
【００２２】
図３は、シリコン酸化膜（ＳｉＯ２）に砒素イオンが１００ｋｅＶの加速電圧で打ち込まれたときの、砒素の密度の分布を表す図である。図３の縦軸は、ＳｉＯ２の表面からの深さを表している。また、横軸は、規格化された不純物分布（Ｎ／Ｎ０）を表している。ここで、Ｎは、ある深さでの砒素密度を表し、Ｎ０は、砒素イオンの飛程（Ｒｐ＝４７．３ｎｍ）の深さにおける不純物密度を表している。ある深さでの不純物密度Ｎをイオンの飛程Ｒｐの深さにおける不純物密度Ｎ０で割ることにより、不純物分布は、規格化されている。砒素の密度は、ＳｉＯ２の表面から深さとともに徐々に大きくなってゆき、砒素密度がＲｐ＝４７．３ｎｍで最大になり、その後、深さともに減少している。ＳｉＯ２の表面からの深さが約１４．９ｎｍの位置において規格化された不純物分布（Ｎ／Ｎ０）が約０．１となっている。不純物分布は、近似的には、不純物密度が最大の深さの線（図３の一点鎖線）に対して対称のつりがね状を有するガウス分布（正規分布）となっている。
【００２３】
図４〜図１１は、本発明の第１実施形態による半導体装置１の製造プロセスを説明するための断面図である。
【００２４】
図４に示すように、スピン塗布法を用いて、アンチモン（Ｓｂ）ソースをＰ−型シリコン基板１１の表面に均一に塗布する。この後、熱処理を施すことにより、Ｎ＋型埋込拡散層１２を形成する。
【００２５】
次に、図５に示すように、ＰＨ３（ホスフィン）ガスおよびＳｉＨ４（モノシラン）ガスを用いて、シリコンの結晶膜を堆積成長させることにより、Ｎ＋型埋込拡散層１２の上面上に、Ｎ−型エピタキシャルシリコン層１３を形成する。
【００２６】
次に、図６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、約０．５μｍの幅Ｗと、約１μｍの深さＤとを有する溝部１６が形成される。
【００２７】
次に、図７に示すように、熱酸化法を用いて、Ｎ−型エピタキシャルシリコン層１３の上面上および溝部１６の表面上に約１０ｎｍの厚みを有するゲート絶縁膜１７を形成する。
【００２８】
次に、図８に示すように、減圧ＣＶＤ法を用いて、ゲート絶縁膜１７の上面上および溝部１６の表面上に、約０．２５μｍの厚みを有するポリシリコン層２２を形成する。これにより、約０．５μｍの幅Ｗを有する溝部１６の中にポリシリコン層２２が埋め込まれる。また、溝部１６の上方に位置するポリシリコン層２２の上面は、凹形状となる。次に、不純物拡散剤であるＰＯＣｌ３（オキシ塩化リン）をポリシリコン層２２の上面上に塗布した後、熱処理を行うことによって、リン（Ｐ）をドーピングすることにより、約６．０×１０２０ｃｍ−３の不純物濃度を有するｎ型のポリシリコン層２２が形成される。
【００２９】
次に、図９に示すように、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）法を用いて、ポリシリコン層２２に異方性エッチングを施すことにより、ゲート電極１８を形成する。このエッチングでは、電子サイクロトロン共鳴（ＥＣＲ）プラズマエッチング装置を用いる。このエッチングの際の条件としては、反応ガスとして、塩素ガスおよび酸素ガスを用いる。なお、ゲート電極１８の上面１８ｂは、ポリシリコン層２２の凹形状の上面の形状を反映して、中央が窪んだ形状となる。なお、ゲート電極１８のゲート絶縁膜１７に接触する部分の上端部１８ａが、後述する砒素（Ａｓ）イオンのゲート絶縁膜１７に対する飛程Ｘ１（図１参照）の深さ以上の深さ位置で、かつ、Ｎ−型エピタキシャルシリコン層１３の下面の深さＸ２（図１参照）よりも小さいゲート絶縁膜１７の上面からの深さ位置Ｘ３になるように調整される。
【００３０】
次に、図１０に示すように、ゲート絶縁膜１７およびゲート電極１８の表面上に、ｐ型の不純物であるボロンイオンをイオン注入する。
【００３１】
次に、図１１に示すように、ゲート絶縁膜１７およびゲート電極１８の表面上に、ｎ型の不純物である砒素イオンを約１００ｋｅＶの加速電圧および、約３．０×１０１５ｃｍ−２のドープ量によりイオン注入する。このとき、注入される砒素イオンにより、ゲート絶縁膜１７中にダメージ領域１７ａが形成される。このゲート絶縁膜１７のダメージ領域は、砒素イオンの飛程Ｘ１の深さ位置にまで達するが、ゲート絶縁膜１７とゲート電極１８とが接触する領域にはダメージ領域１７ａが達しない。なお、図１０に示したプロセスでイオン注入されるボロンイオンの飛程は、図１１に示したプロセスでイオン注入される砒素イオンの飛程より大きいが、ボロンイオンのドープ量（約５．０×１０１０ｃｍ−２）が、砒素イオンのドープ量（約３．０×１０１５ｃｍ−２）に比べて著しく小さいので、ボロンイオンに起因するゲート絶縁膜１７のダメージは、少ないと考えられる。また、ゲート電極１８にボロンイオンおよび砒素イオンも注入されるが、ゲート電極１８には、約６．０×１０２０ｃｍ−３の濃度のリンがドーピングされているので、ゲート電極１８に注入されるボロンイオンおよび砒素イオンの影響は小さいものと考えられる。
【００３２】
次に、急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）法を用いて、窒素雰囲気下において約１０００℃の温度での熱処理を行うことによって、Ｎ−型エピタキシャルシリコン層１３に注入されたｎ型の不純物である砒素イオンおよびｐ型の不純物であるボロンイオンの活性化を行う。これにより、図１に示すように、Ｎ−型エピタキシャルシリコン層１３の上部に、Ｎ＋型ソース拡散層１５が形成されるとともに、Ｎ＋型ソース拡散層１５の下層に、Ｐ＋型拡散層１４が形成される。これにより、第１実施形態による半導体装置１が形成される。
【００３３】
（実験）
図１２は、ゲート絶縁膜に打ち込まれたイオンが、ゲート絶縁膜の絶縁耐圧に及ぼす影響を確認するために行った実験に用いたサンプルの断面図である。
【００３４】
シリコン基板３１の上面上に約１５ｎｍの厚みを有するＳｉＯ２からなるゲート絶縁膜３２を形成したサンプルを用いた。この実験では、３つの実験条件１〜３によりサンプルを形成した。
【００３５】
実験条件１によるサンプルでは、サンプルの上面上から、砒素を約１００ｋｅＶの加速電圧および、約３．８×１０１５ｃｍ−２のドープ量によりイオン注入した。このときのＳｉＯ２からなるゲート絶縁膜３２に対する砒素イオンの飛程は、約４７ｎｍであった。
【００３６】
また、実験条件２によるサンプルでは、サンプルの上面上から、砒素を約１５ｋｅＶの加速電圧および、約３．８×１０１５ｃｍ−２のドープ量によりイオン注入した。このときのＳｉＯ２からなるゲート絶縁膜３２に対する砒素イオンの飛程は、約１０ｎｍであった。
【００３７】
なお、実験条件１および実験条件２のサンプルでは、それぞれ、イオン注入が行われた後に、ＲＴＡ法を用いて、窒素雰囲気下において約１０００℃の温度での熱処理を行うとともに、ＦＡ（Ｆｕｒｎａｃｅ  Ａｎｎｅａｌｉｎｇ）法を用いて、熱処理を行うことによって、注入された砒素イオンの活性化を行った。
【００３８】
また、実験条件３によるサンプルでは、実験条件１および実験条件２とは異なり、サンプルにイオンの注入は行わなかった。また、実験条件１、実験条件２および実験条件３のサンプルには、ゲート絶縁膜３２と接触する界面に発生する界面準位を低減するための熱処理がさらに行われた。
【００３９】
上記のイオンの注入条件により、実験条件１のサンプルでは、砒素イオンがゲート絶縁膜３２を突き抜けて、シリコン基板３１にまで達している状態となった。また、実験条件２のサンプルでは、砒素イオンがゲート絶縁膜３２の途中まで注入されている状態となった。また、実験条件３のサンプルでは、ゲート絶縁膜３２には、砒素イオンが注入されていない状態となった。
【００４０】
図１３は、水銀プロ−バを用いて測定された、上記の方法で作製した各サンプルの電圧電流特性を表す図である。なお、水銀プロ−バとは、水銀電極を絶縁膜に接触させて電気ストレスを印加することによって、絶縁膜の絶縁耐圧などの電気的特性を評価するための装置である。本実験では、水銀のコンタクト面積を約０．００５３８ｃｍ２とした。
【００４１】
図１３の横軸は、ゲート絶縁膜３２に印加する水銀電極の電圧を表すとともに、縦軸は、ゲート絶縁膜３２に流れる電流を表している。実験条件１によるサンプルでは、ゲート絶縁膜３２に印加する水銀電極の電圧が約３Ｖ以上になると、ゲート絶縁膜３２には、１．０×１０−２（Ａ／ｃｍ２）を超える電流が流れ、絶縁破壊が起こっていることが判明した。また、実験条件２によるサンプルでは、ゲート絶縁膜３２に印加する水銀電極の電圧が約４Ｖ以上になると、ゲート絶縁膜３２には、１．０×１０−２（Ａ／ｃｍ２）を超える電流が流れ、絶縁破壊が起こっていることが判明した。一方、実験条件３によるサンプルでは、ゲート絶縁膜３２に印加する水銀電極の電圧が約１４．５Ｖ以上になるまで絶縁破壊は起こらないことが判明した。以上のことから、砒素イオンがゲート絶縁膜３２を突き抜けている状態（実験条件１）、および、砒素イオンがゲート絶縁膜３２の途中まで注入されている状態（実験条件２）では、ゲート絶縁膜３２がダメージを受けて、絶縁破壊が起こるまでの電圧（ゲート絶縁膜３２の絶縁耐圧）が低下することが確認された。
【００４２】
第１実施形態では、上記のように、ゲート電極１８のゲート絶縁膜１７に接触する部分の上端部１８ａが、Ｐ＋型拡散層１４とＮ＋型ソース拡散層１５とを形成するために半導体装置１の上面上から注入される砒素イオンのゲート絶縁膜１７に対する飛程Ｘ１以上深い位置に位置する。これにより、ゲート絶縁膜１７のゲート電極１８と接触している部分に、イオンが注入されるのを抑制することができるので、ゲート絶縁膜１７のゲート電極１８と接触している部分がダメージを受けることを抑制することができる。また、上記した実験において確認されたように、ゲート絶縁膜１７中にイオンが注入されることを抑制することにより、ゲート絶縁膜１７の絶縁耐圧が低下するのを抑制することができる。
【００４３】
また、第１実施形態では、ゲート電極１８のゲート絶縁膜１７に接触する部分の上端部１８ａは、Ｎ＋型ソース拡散層１５の下面の深さＸ２より上の位置Ｘ３に位置することにより、容易に、Ｐ＋型拡散層１４がゲート絶縁膜１７と接触する領域に、Ｎ＋型ソース拡散層１５からＮ−型エピタキシャルシリコン層１３へキャリアが流れるためのチャネルを形成することができる。
【００４４】
また、第１実施形態では、砒素イオンがゲート絶縁膜１７中に注入されることに起因するダメージを防ぐために、ゲート絶縁膜１７上に別の絶縁膜を別途設けるなどのプロセスを行うことなしに、ゲート絶縁膜１７の絶縁耐圧が低下するのを抑制することができる。これにより、半導体装置１の製造プロセスが複雑になるのを抑制することができる。
【００４５】
（第２実施形態）
図１４は、本発明の第２実施形態による半導体装置２の構造を示した断面図である。この半導体装置２では、上記第１実施形態と異なり、ゲート電極４１のゲート絶縁膜１７に接触する部分の上端部４１ａは、略円弧形状を有する。
【００４６】
すなわち、この半導体装置２では、ゲート電極４１のゲート絶縁膜１７に接触する部分の上端部４１ａは、面取りされることによって、上記第１実施形態の上端部１８ａ（図１参照）のような角張った形状ではなく、略円弧形状を有している。また、ゲート電極４１のゲート絶縁膜１７に接触する部分以外の部分の最上端４１ｂは、ゲート絶縁膜１７に対する砒素イオンの飛程Ｘ１の深さよりも高い位置に配置され、上端部４１ａは、飛程Ｘ１以上深い位置Ｘ３に位置する。なお、第２実施形態のその他の構成は、第１実施形態と同じである。
【００４７】
また、ゲート電極４１の上端部４１ａは、ゲート電極１８をＥＣＲプラズマエッチング装置を用いて、エッチングを行うことにより形成される。このエッチングにはアルゴン（Ａｒ）ガスを用いる。このエッチングでは、アルゴンガスがゲート電極１８に入射する角度によってスパッタ速度が異なることを利用して、ゲート電極４１のゲート絶縁膜１７に接触する部分の上端部４１ａが最上端４１ｂより速くエッチングされるように調節することにより、上端部４１ａが略円弧形状に形成される。
【００４８】
第２実施形態では、上記のように、ゲート電極４１の上端部４１ａを、略円弧形状に形成することによって、第１実施形態のようなゲート電極１８の上端部１８ａが角張っている場合と異なり、ゲート電極４１の上端部４１ａに電界集中が起こるのを抑制することができるので、絶縁破壊が起こるのを抑制することができる。
【００４９】
また、第２実施形態では、上記のように、ゲート電極４１の最上端４１ｂを、ゲート絶縁膜１７に対する砒素イオンの飛程Ｘ１の深さよりも高い位置に配置するとともに、ゲート電極４１の上端部４１ａを、飛程Ｘ１以上深い位置に位置するように構成する。これにより、ゲート電極４１の最上端４１ｂを異方性エッチングなどにより飛程Ｘ１以上の深さまでエッチングする場合に比べて、エッチングを行う部分が少なくなるので、半導体装置２の製造時間を短縮しながら、ゲート絶縁膜１７のゲート電極４１と接触している部分がダメージを受けることを抑制する半導体装置２を製造することができる。
【００５０】
（第３実施形態）
図１５は、本発明の第３実施形態による半導体装置３の構造を示した断面図である。この半導体装置３では、上記第２実施形態と異なり、ゲート電極４２に開口部４２ｃが形成されている。
【００５１】
すなわち、この半導体装置３では、ゲート電極４２は、ゲート絶縁膜１７に接触する部分以外に、溝部１６の底面に位置するゲート絶縁膜１７まで達する開口部４２ｃが形成されている。また、第２実施形態と同様、ゲート電極４２のゲート絶縁膜１７に接触する部分以外の部分の最上端４２ｂを、ゲート絶縁膜１７に対する砒素イオンの飛程Ｘ１の深さよりも高い位置に配置するとともに、略円弧形状のゲート絶縁膜１７に接触する部分の上端部４２ａを、飛程Ｘ１以上深い位置Ｘ３に位置するように構成されている。
【００５２】
第３実施形態では、上記のように、ゲート電極４２に開口部４２ｃを形成することによって、開口部４２ｃの分だけゲート電極４２とゲート絶縁膜１７との接触面積が小さくなるので、ゲート電極４２の容量を小さくすることができる。これにより、半導体装置３の高速化を行うことができるとともに、半導体装置３の消費電力を小さくすることができる。
【００５３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５４】
たとえば、上記第１実施形態では、ゲート電極１８の上面１８ｂが窪んだ形状に形成されている例を示したが、本発明はこれに限らず、図１６に示す第１変形例のように、ゲート電極４３の上面４３ｂを平坦な形状に形成してもよい。また、図１７に示す第２変形例のように、ゲート電極４４の上面４４ｂが、ゲート絶縁膜１７に接触する方向に向かって盛り上がるような形状に形成してもよい。なお、第１変形例および第２変形例においても、上記第１実施形態と同様に、ゲート電極４３およびゲート電極４４のゲート絶縁膜１７に接触する部分の上端部４３ａおよび４４ａは、半導体装置４および５の上面上から注入される砒素イオンのゲート絶縁膜１７に対する飛程Ｘ１以上の深さ位置で、かつ、Ｎ＋型ソース拡散層１５の下面の深さＸ２より上の位置Ｘ３に位置するように形成される。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態による半導体装置の断面図である。
【図２】本発明の第１実施形態による半導体装置の平面図である。
【図３】基板に不純物が打ち込まれたときの、基板中における不純物の密度の分布を表す図である。
【図４】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】ゲート絶縁膜に打ち込まれたイオンが、ゲート絶縁膜の絶縁耐圧に及ぼす影響を確認するために行った実験に用いられるサンプルの断面図である。
【図１３】水銀プロ−バを用いて測定された、サンプルの電圧電流特性を表す図である。
【図１４】本発明の第２実施形態による半導体装置の構造を示した断面図である。
【図１５】本発明の第３実施形態による半導体装置の構造を示した断面図である。
【図１６】本発明の第１実施形態の第１変形例による半導体装置の断面図である。
【図１７】本発明の第１実施形態の第２変形例による半導体装置の断面図である。
【符号の説明】
【００５６】
１５  Ｎ＋型ソース拡散層（ソース不純物領域）
１６  溝部
１７  ゲート絶縁膜（絶縁膜）
１８  ゲート電極
１８ａ、４１ａ、４２ａ、４３ａ、４４ａ  上端部
４１ｂ、４２ｂ  最上端
４２ｃ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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