【手続補正書】
【提出日】平成21年1月22日(2009.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、基準信号と前記出力信号とが入力して前記制御信号を出力し、
前記制御回路は、排他的論理和回路とカウンタとを含み、
前記排他的論理和回路は、前記基準信号と前記出力信号とが入力し、前記排他的論理和回路の出力が前記カウンタに入力され、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項２】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、基準信号と前記出力信号とが入力して前記制御信号を出力し、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入
力され、
前記制御回路は、排他的論理和回路とカウンタとを含み、
前記排他的論理和回路は、前記基準信号と前記帰還信号とが入力し、前記排他的論理和回路の出力が前記カウンタに入力され、
前記カウンタにより前記排他的論理和回路の出力をカウントし、前記カウンタのカウント数が設定値に到達するまでは前記制御信号として前記遅延同期ループが動作しない設定信号を出力し、前記カウンタのカウント数が前記設定値に到達した後、前記制御信号として前記遅延同期ループが動作する設定信号を出力することを特徴とする遅延同期回路。
【請求項３】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、基準信号と前記出力信号とが入力して制御信号を出力し、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であり、
前記制御回路は、トリミングレジスタと遅延回路とを含み、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする遅延同期回路。
【請求項４】
請求項１において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号とが、前記位相比較器に入力し、
前記位相比較器は、前記制御信号を用い、前記基準信号と前記出力信号との位相を比較することを特徴とする遅延同期回路。
【請求項５】
請求項２において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号とが、前記位相比較器に入力し、
前記位相比較器は、前記制御信号を用い、前記基準信号と前記出力信号との位相を比較することを特徴とする遅延同期回路。
【請求項６】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、基準信号と前記出力信号とが入力して前記制御信号を出力し、
前記制御回路は、排他的論理和回路とカウンタとを具備して成り、
前記排他的論理和回路は、前記基準信号と前記出力信号とが入力し、前記排他的論理和回路の出力が前記カウンタに入力する回路であることを特徴とする遅延同期回路。
【請求項７】
請求項６において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする遅延同期回路。
【請求項８】
請求項７において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号が入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする遅延同期回路。
【請求項９】
請求項６において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号とが、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号との位相を比較する回路であることを特徴とする遅延同期回路。
【請求項１０】
請求項９において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする遅延同期回路。
【請求項１１】
請求項１０において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする遅延同期回路。
【請求項１２】
遅延同期ループと、
前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成り、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、基準信号が入力して前記制御信号を出力し、
前記遅延同期ループは、さらに、帰還信号を出力し、前記帰還信号が前記制御回路に入力し、
前記制御回路は、排他的論理和回路とカウンタとを具備して成り、
前記排他的論理和回路は、前記基準信号と前記帰還信号とが入力し、前記排他的論理和回路の出力が前記カウンタに入力する回路であることを特徴とする遅延同期回路。
【請求項１３】
請求項１２において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする遅延同期回路。
【請求項１４】
請求項１３において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする遅延同期回路。
【請求項１５】
請求項１２において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号とが、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号との位相を比較する回路であることを特徴とする遅延同期回路。
【請求項１６】
請求項１５において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする遅延同期回路。
【請求項１７】
請求項１６において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする遅延同期回路。
【請求項１８】
遅延同期ループと、前記遅延同期ループの動作を制御する制御信号を出力する制御回路とを具備して成る遅延同期回路と、
前記遅延同期回路の出力信号が入力する論理回路と
を有し、
前記遅延同期ループは、基準信号と前記制御信号とが入力して出力信号を出力し、
前記制御回路は、前記基準信号が入力して前記制御信号を出力する回路であり、
前記制御回路は、排他的論理和回路とカウンタとを具備して成り、
前記排他的論理和回路は、前記基準信号と前記帰還信号とが入力し、前記排他的論理和回路の出力が前記カウンタに入力する回路であることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする半導体集積回路装置。
【請求項２１】
請求項１８において、
前記遅延同期ループは、位相比較器を具備して成り、
前記基準信号と前記出力信号と前記制御信号とが、前記位相比較器に入力し、
前記位相比較器は、前記制御信号により、前記基準信号と前記出力信号との位相を比較する回路であることを特徴とする半導体集積回路装置。
【請求項２２】
請求項２１において、
前記遅延同期ループは、さらに、スタンバイ信号が入力し、
前記制御回路は、さらに、前記スタンバイ信号が入力する回路であることを特徴とする半導体集積回路装置。
【請求項２３】
請求項２２において、
前記制御回路は、トリミングレジスタと遅延回路とを具備して成り、
前記トリミングレジスタは、トリミング信号を前記遅延回路に出力し、
前記遅延回路は、前記スタンバイ信号と前記トリミング信号とが入力して前記制御信号を出力し、
前記遅延回路は、前記スタンバイ信号を前記トリミング信号で所定時間遅延させた信号を前記制御信号として出力する回路であることを特徴とする半導体集積回路装置。