【手続補正書】
【提出日】平成21年10月6日(2009.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段を有し、
「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段と、この１方向性オン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフのオン・オフ制御スイッチング手段を有する第１の２値記憶手段」を前記第１電位供給手段と前記第２電位供給手段の間に設け、
「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフのオン・オフ制御スイッチング手段と、このオン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段を有する第２の２値記憶手段」を前記第（Ｎ−１）電位供給手段と前記第Ｎ電位供給手段の間に設け、
Ｎ＝４のときは、「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段と、この１方向性オン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段を有する第３の２値記憶手段」を前記第２電位供給手段と前記第３電位供給手段の間に設け、
Ｎ＞４のときは、前記第３の２値記憶手段を１つずつ「前記第２電位供給手段から前記第（Ｎ−１）電位供給手段までで電位の高さで隣り同士となる２つの電位供給手段」の間それぞれに設け、
すべての前記出入口手段を接続して１つの出入口手段にまとめたことを特徴とする多値記憶手段。
【請求項２】
請求項１記載の多値記憶手段を多安定手段として用いることを特徴とする多安定手段。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】多値記憶手段と多安定手段
【技術分野】
【０００１】
第１発明（請求項１）は、「３つ又は３つ以上の所定の『電圧もしくは電位』の中からいずれか１つを保持したり、その１つの所定の『電圧もしくは電位』を出力したり、または、入力信号に従ってその１つの所定の『電圧もしくは電位』を別の１つの所定の『電圧もしくは電位』に変更したり、できる多値記憶手段」に関する。
その３つ又は３つ以上の所定の「電圧もしくは電位」のそれぞれは同数の所定の「数値（又は意味または内容）」のそれぞれと１対１ずつで対応すると定義される。
第２発明（請求項２）は、第１発明の多値記憶手段を多安定手段（例：多安定回路）として用いる多安定手段に関する。
その３つ又は３つ以上の所定の「電圧もしくは電位」のそれぞれは同数の所定の「数値または意味または内容」のそれぞれと１対１ずつで対応すると定義される。
この多値記憶手段は多値メモリー・セル、多値メモリー、多進法メモリー又は多安定回路として利用でき、さらに、多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピューター（又は多進法コンピューター、特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピュータ）、多値変調通信手段、多値記録手段あるいは多値（又は多進法）制御手段の構成要素として利用することができる。
【背景技術】
【０００２】
特許第２８５３０４１号公報に開示された多安定手段または多値記憶手段には『後述する双方向性プル手段（＝プル・アップしたり、プル・ダウンしたりするプル手段）が構成されていないにもかかわらず部品点数が多い』という問題点が有る。当然、その様な双方向性プル手段を構成しようすれば、部品点数はもっと多くなってしまう。
また、特開２０００−８３３６９号公報の図２７〜図３６、特開２００１−２５７５７０公報の図１０〜図１４及び「ＷＯ
０３／０２８２１４ Ａ１」公報に開示された多安定手段または多値記憶手段には『ノーマリィ・オン型オン・オフ制御スイッチング手段しか使うことができず、そして、電源投入時に電源電圧が立ち上がって、それらノーマリィ・オン型オン・オフ制御スイッチング手段に充分なゲート逆バイアス電圧を印加できるまで電源短絡電流が流れてしまうし、その上、各電源電圧の大きさを大きくしなければならない』という問題点が有る。
【０００３】
もし、ノーマリィ・オフ型オン・オフ制御スイッチング手段で多安定手段または多値記憶手段を構成できれば、構成手段の選択肢が増えて便利である。その電源短絡電流の問題は例えば『その多安定手段または多値記憶手段を多値メモリー・セルとして多数使い多値メモリー手段を構成する場合、その電源投入時に極めて大きな電源短絡電流が流れ、その電源電圧を立ち上げることができず、使い物にならなかったり、あるいは、電源投入の繰り返しで電源線が焼き切れたり、あるいは、その電源線付近の半導体に熱的ダメージや膨脹歪みによるダメージ等を与えたりする』という問題点に結び付く。
各電源電圧に関しては『負性抵抗手段を形成する各トランジスタ対』をオフ駆動するには『対を成すトランジスタの直列接続された両ゲート・ソース間』にオフ駆動電圧を同時供給しなければならないので、各電源電圧は『２倍のオフ駆動電圧』以上である必要が有り、結局、他の多安定手段または多値記憶手段のそれに比べて大きくなってしまう。
それから、特開２００３−１８８６９６に開示された多安定手段または多値記憶手段ではノーマリィ・オフ型オン・オフ制御スイッチング手段とノーマリィ・オン型オン・オフ制御スイッチング手段を直列にして使うので、上記の電源短絡電流の面や構成手段の選択肢の面で改善されるけれども、『電位供給手段（例：電源線）の数が多くなってしまう』という問題点が有る。
【０００４】
【特許文献１】特許第２８５３０４１号
【特許文献２】特開２０００−８３３６９
【特許文献３】特開２００１−２５７５７０
【特許文献４】ＷＯ ０３／０２８２１４ Ａ１
【特許文献５】特開２００３−１８８６９６
【特許文献６】特開２００４−０８８７６３（特願２００２−２１８９０４に基づく優先権主張を伴う出願）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そんな訳で、従来の問題点は、部品点数が多かったり、構成手段の選択肢を増やすことが望まれたり、電源投入時の電源短絡電流が多かったり、その電源短絡電流による弊害が有ったり、各電源電圧の大きさを大きくしなければならなかったり、あるいは、電位供給手段（例：電源線）の数が多かったり、することである。（課題）
そこで、第１発明は『部品点数を少なくできて、全てをノーマリィ・オフ型オン・オフ制御スイッチング手段で構成できるため構成手段の選択肢が増えて便利になり、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができ、各電源電圧の大きさを大きくせずに済み、電位供給手段の数が多くならずに済む』多値記憶手段を提供することを目的としている。（第１発明の目的）
【課題を解決するための手段】
【０００６】
即ち、第１発明は、
３又は３以上の所定の複数をＮで表わしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段を有し、
「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段と、この１方向性オン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフのオン・オフ制御スイッチング手段を有する第１の２値記憶手段」を前記第１電位供給手段と前記第２電位供給手段の間に設け、
「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフのオン・オフ制御スイッチング手段と、このオン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段を有する第２の２値記憶手段」を前記第（Ｎ−１）電位供給手段と前記第Ｎ電位供給手段の間に設け、
Ｎ＝４のときは、「そこから書き込み信号を入力したり、読み出し信号を出力したりする出入口手段と、出力プル・アップ用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段と、この１方向性オン・オフ制御スイッチング手段と直列接続される出力プル・ダウン用のノーマリィ・オフの１方向性オン・オフ制御スイッチング手段を有する第３の２値記憶手段」を前記第２電位供給手段と前記第３電位供給手段の間に設け、
Ｎ＞４のときは、前記第３の２値記憶手段を１つずつ「前記第２電位供給手段から前記第（Ｎ−１）電位供給手段までで電位の高さで隣り同士となる２つの電位供給手段」の間それぞれに設け、
すべての前記出入口手段を接続して１つの出入口手段にまとめた多値記憶手段である。
【０００７】
言い換えると、（Ｎ−１）個の２値記憶手段を使って多値記憶手段を構成する為に、「『その第１電位供給手段からその第Ｎ電位供給手段までで電位の高さで隣り同士となる２つの電位供給手段』の間それぞれに２値記憶手段を１つずつ設け、それら全２値記憶手段の出入口手段（例：入出力端子。）を接続して１つにまとめる」際に支障が無い様に、次の通りにする。
ａ）その第１、第２電位供給手段間の２値記憶手段に関してはその出力プル・アップ用のノーマリィ・オフのオン・オフ制御スイッチング手段を１方向性にする。
ｂ）その第（Ｎ−１）、第Ｎ電位供給手段間の２値記憶手段に関してはその出力プル・ダウン用のノーマリィ・オフのオン・オフ制御スイッチング手段を１方向性にする。
ｃ）Ｎ＝４のときは、その第２、第３電位供給手段間の２値記憶手段に関してその出力プル・アップ用、その出力プル・ダウン用どちらのノーマリィ・オフのオン・オフ制御スイッチング手段も１方向性にしている。
ｄ）Ｎ＞４のときは、その第２電位供給手段〜その第（Ｎ−１）電位供給手段の各間に有る２値記憶手段に関してその出力プル・アップ用、その出力プル・ダウン用どちらのノーマリィ・オフのオン・オフ制御スイッチング手段も１方向性にしている。
【０００８】
このことによって、（Ｎ−１）個の前記２値記憶手段が連携して多値記憶手段として動作するのであるが、電位的に上下関係にある前記２値記憶手段それぞれ同士が電源を短絡しない様に前述の通り少なくとも「特定の出力プル・アップ用のノーマリィ・オフのオン・オフ制御スイッチング手段と特定の出力プル・ダウン用のノーマリィ・オフのオン・オフ制御スイッチング手段」は１方向性スイッチング手段である。
そして、その第２電位供給手段〜第（Ｎ−１）電位供給手段のそれぞれに「出力プル・アップ用のノーマリィ・オフのオン・オフ制御スイッチング手段と出力プル・ダウン用のノーマリィ・オフのオン・オフ制御スイッチング手段の並列回路」が１つずつ接続されることになり、両オン・オフ制御スイッチング手段の並列回路のそれぞれが実質的に双方向性のプル手段を１つずつ構成している。
【発明の効果】
【０００９】
その結果、第１発明の多値記憶手段には『部品点数を少なくできて、全てのオン・オフ制御スイッチング手段をノーマリィ・オフ型オン・オフ制御スイッチング手段で構成できるため構成手段の選択肢が増えて便利になり、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができ、各電源電圧の大きさを大きくせずに済み、電位供給手段の数が多くならずに済む』という効果が有る。
【００１０】
その他にも、その第２電位供給手段からその第（Ｎ−１）電位供給手段までの各電位供給手段とその出入口手段の各間には実質的に双方向性のプル手段が１つずつ構成されているので、外部データ線がその出入口手段（例：入出力端子等。）に接続されて、その記憶データを読み出す時、たとえその外部データ線の電位が「その読み出す時の記憶内容」の電位より高かろうが低かろうが、その外部データ線はその記憶内容に応じてプル・アップされたり、あるいは、プル・ダウンされたりするので、『読み出し不能も、読み出し時の記憶内容の変化も、誤った記憶内容の読み出しも無く、読み出し時間が早い』という効果も第１発明の多値記憶手段に有る。
【００１１】
その根拠は次の通りである。例えば特開２０００−８３３６９等の多安定手段または多値記憶手段の場合、その任意の中間電位に接続されるプル・アップ手段の出力電位より「接続される外部データ線」の電位の方が高いとき、「そのプル・アップ手段と並列接続されるプル・ダウン手段」が無い為にその外部データ線をプル・ダウンすることはできない（つまり、電位クランプできない）し、また、その任意の中間電位に接続されるプル・ダウン手段の出力電位より「接続される外部データ線」の電位の方が低いとき、「そのプル・ダウン手段と並列接続されるプル・アップ手段」が無い為にその外部データ線をプル・アップすることはできない（つまり、電位クランプできない）。
または、逆にその外部データ線の方がその充電電荷によってその多安定手段または多値記憶手段の出入口手段（例：入出力端子等。）をそのプル・アップ手段の出力電位より高くプル・アップしたり、そのプル・ダウン手段の出力電位より低くプル・ダウンしたり、してしまう。
その結果、『読み出し不能になったり、読み出し時に記憶内容が変化したり、誤った記憶内容が読み出されたり、読み出し時間が遅くなったり、してしまう』という問題点が特開２０００−８３３６９等の多安定手段または多値記憶手段に有る。
【００１２】
なお、第２発明の多安定手段（請求項２）は第１発明の多値記憶手段（請求項１）を多安定手段（例：多安定回路）として利用したものである。
【発明を実施するための最良の形態】
【００１３】
各発明をより詳細に説明するために以下添付図面に従ってこれを説明する。
【実施例１】
【００１４】
図１に示す実施例１は１０値の多値記憶手段または多安定手段で、前述したＮは１０で、電源線Ｖ０〜電源線Ｖ９それぞれが順々に前述した第１電位供給手段〜第Ｎ電位供給手段それぞれに相当し、入出力端子Ｔｉｏが前述した出入口手段に相当する。図１で符号ｃｔ１〜ｃｔ３に関して同じ符号を付した導線同士は導通状態にある。電源線Ｖ０〜電源線Ｖ９の各電源線間に９個の相補型バイポーラ２値メモリーが接続されている。
全２値メモリーの出入口手段（例：入出力端子。）を接続しても支障が無い様に、電源線Ｖ０・電源線Ｖ１間メモリーの出力プル・アップ用オン・オフ制御スイッチング手段に１方向性オン・オフ制御スイッチング手段〈ＰＮＰとダイオードの直列回路）を使用し、電源線Ｖ１〜電源線Ｖ８の各間メモリーの出力プル・アップ用オン・オフ制御スイッチング手段と出力プル・ダウン用オン・オフ制御スイッチング手段に１方向性オン・オフ制御スイッチング手段２つ（ＰＮＰとダイオードの直列回路およびダイオードとＮＰＮの直列回路）を使用し、電源線Ｖ８・電源線Ｖ９間メモリーの出力プル・ダウン用オン・オフ制御スイッチング手段に１方向性オン・オフ制御スイッチング手段（ダイオードとＮＰＮの直列回路）を使用している。
結局、電源線Ｖ１〜電源線Ｖ８のそれぞれには、「出力プル・アップ用オン・オフ制御スイッチング手段と出力プル・ダウン用オン・オフ制御スイッチング手段の並列回路」が１つずつ接続され、実質的に双方向性プル手段が１つずつ接続されていることになる。この双方向性プル手段の事は他の実施例でも同様である。
【００１５】
各２値メモリーには入出力兼用タイプつまり「書込み信号を入力したり、読出し信号を出力したりする部分（＝出入口手段。例：入出力端子。）が共通のタイプ」を用いている。
実施例１の使い方は、例えば電源線Ｖ０の電位が数値「０」に、電源線Ｖ１の電位が数値「１」に、………、電源線Ｖ９の電位が数値「９」に、それぞれ対応すると定義して用い、そして、書込み時と読出し時に外部データ線を結合トランジスタ等で入出力端子Ｔｉｏに接続する。書込み時は入出力端子Ｔｉｏの電位を「その書込み数値に対応する電位」にプル・アップ又はプル・ダウンさせる。
尚、各電源電位を任意の符号もしくは意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「０」〜「９」の代わりに文字「ａ」〜「ｊ」でも良い。
また、図１で点線で示すダイオードは有っても無くても構わないことを示すが、万が一、入出力端子Ｔｉｏの電位が電源線Ｖ０の電位より低くなったり、電源線Ｖ９の電位より高くなったりした時の保護用ダイオードである。両ダイオードが有る場合、全２値メモリーの構成が全く同じになるので、ＩＣ化するのに都合が良くなる。
さらに、オン駆動電圧極性が各バイポーラ・トランジスタと同じなら、それぞれの代わりにバイポーラ・モードのＳＩＴやＧＴＢＴ（接地した溝形電極を持つバイポーラ型ＦＥＴ）を１つずつ使うことができる。
【実施例２】
【００１６】
図２に示す実施例２はｎ（＝Ｎ≧３）値の多値記憶手段または多安定手段で、全ＭＯＳ・ＦＥＴはノーマリィ・オフ型である。電源線Ｖ０〜電源線Ｖ（ｎ−１）それぞれが順々に前述した第１電位供給手段〜第Ｎ電位供給手段それぞれに相当する。
電源線Ｖ０〜電源線Ｖ（ｎ−１）の各間に（ｎ−１）個のＣＭＯＳメモリーが接続されており、電源線Ｖ１〜電源線Ｖ（ｎ−２）それぞれに接続された「Ｐチャネル型ＭＯＳ・ＦＥＴとダイオードの直列回路」と「ダイオードとＮチャネル型ＭＯＳ・ＦＥＴの直列回路」どちらも１方向性オン・オフ制御スイッチング手段である。上下のＣＭＯＳメモリーの出入口手段（例：入出力端子。）が接続されても支障が無い様に各ダイオードが接続されている。
オン駆動電圧極性が各ＭＯＳ・ＦＥＴと同じなら、それぞれの代わりにノーマリィ・オフの電圧駆動型スイッチング手段（例：ＩＧＢＴ等）を１つずつ使用できるし、オン駆動電圧極性が各１方向性オン・オフ制御スイッチング手段と同じなら、それぞれの代わりに１方向性のＩＧＢＴを１つずつ使用できる。
【実施例３】
【００１７】
図３に示す実施例３は１２値の多値記憶手段または多安定手段で、前述したＮは１２である。実施例３は図２の実施例２においてｎ＝１２として図２左側の各Ｐチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いたものである。同様に図２の実施例２において図２左側の各Ｎチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いることもできる。
【実施例４】
【００１８】
図４に示す実施例４は１０値の多値記憶手段または多安定手段で、前述したＮは１０である。図１の実施例１において図１左側の各ＮＰＮ型トランジスタの代わりに『各ベース抵抗に比べて抵抗値の小さい抵抗』を１つずつ用いたものである。同様に、図１の実施例１において図１左側の各ＰＮＰ型トランジスタの代わりに『各ベース抵抗に比べて抵抗値の小さい抵抗』を１つずつ用いることもできる。なお符号ｃｔ１′〜ｃｔ３′に関して同じ符号を付けた導線同士は導通状態にある。
【００１９】
最後に以下の事を補足説明する。
ａ）各実施例において各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バック・ゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」、「そのゲートとバック・ゲート、ソースとドレインをそれぞれ接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。
【００２０】
ｂ）各実施例において各電源電位の高低を正反対にして、各オン・オフ制御スイッチング手段を「それと相補関係に有るオン・オフ制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）で１つずつ置換え、方向性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向又は電圧極性に関して対称的な関係に有る実施例」も可能である。
ｃ）例えば１０値以上の多値記憶手段の複数個を１０進法の多数桁で使用し、１０値以外の１１値や１２値などの部分をプラス、マイナスの符号あるいはパリティ・チェック等に使用することも可能である。
ｄ）説明の便宜上、入出力端子（請求項１中に記載の出入口手段に相当。）と呼んだが、実際には端子として存在せず、単なる導線や電極である場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。 
【００２１】
ｅ）それから、半導体の（基板）多層化技（３次元化ＩＣ技術）や低電圧化技術は「本第１、第２発明を利用する多進法コンピューター等」の実用化を強力にアシストする。もし半導体の多層化技術、低電圧駆動と耐（電）圧維持の両立技術、省エネルギー技術、冷却技術等がどんどん進歩すれば、６４進法、１００進法、１２８進法の記憶回路、論理回路、演算回路もしくはコンピューター等も可能になり、６４進法、１００進法または１２８進法の超ウルトラ・スーパー・コンピューターが出現するかもしれない。
【００２２】
ｆ）ところで、１０進法コンピューター『ＤＣ』（Ｄｅｃｉｍａｌ Ｃｏｍｐｕｔｅｒ）が「現在の２進法コンピューターが引き起こす『コンピューター過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、緩和（かんわ）したり、あるいは、治（なお）したり、することが期待される。『コンピューター過剰適応症』では「０」か「１」しかないコンピューターの２進法的な思考に同一化して、「曖昧（あいまい）な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。
参考：日本経済新聞（東京版）の２００２年３月１１日付け朝刊ｐ．３４『心蝕（むしば）むテクノストレス』。
この事は『人間ぽい、人に優しいコンピューター、ニューロ・コンピューターまたは人工知能を造るには多進法、特に１０進法の方が良い』こと、及び、『ファジィー制御にも多進法、特に１０進法の方が向いている』ことを示唆（しさ）している。
ただこれらの事は『曖昧な表現をする文化』を持つ日本などアジア系では当てはまり、『ＹＥＳ、ＮＯをはっきり表現する文化』を持つ欧米系では当てはまらないかもしれない。であるなら、『多進法コンピューター等は日本などアジア系が向いていて、得意分野ではないだろうか！？』
【図面の簡単な説明】
【００２３】
【図１】乃至（ないし）
【図４】各図は本第１、第２発明の実施例を１つずつ示す回路図である。