【手続補正書】
【提出日】平成25年7月1日(2013.7.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムメモリコントローラによりメモリシステム内で動作するメモリモジュールであって、
少なくとも１つのプリント回路基板と、
前記少なくとも１つのプリント回路基板に機械的に結合される複数セットのメモリ装置であって、各セットのメモリ装置が、各々が少なくとも１つのメモリ装置を含んだ少なくとも２つのグループを含む、複数セットのメモリ装置と、
前記少なくとも１つのプリント回路基板に機械的に結合される制御回路であって、前記メモリコントローラから入力制御信号を受け取り、前記入力制御信号に基づいて、前記複数セットのメモリ装置にモジュール制御信号を伝送するように構成可能である、制御回路と、
前記メモリモジュール全体にわたってそれぞれのセットのメモリ装置に対応する位置に分散される複数のデータ伝送回路であって、各データ伝送回路はそれぞれのセットのメモリ装置に関連付けられる、複数のデータ伝送回路と
を備え、
書込み動作中に、それぞれのセットのメモリ装置に関連付けられた各データ伝送回路が、
前記モジュール制御信号に応答して、前記メモリコントローラと前記それぞれのセットのメモリ装置のうちの第１のグループとの間で１つ以上の第１のデータ経路を使用可能にし、かつ、
前記モジュール制御信号に応答して、前記それぞれのセットのメモリ装置のうちの第２のグループを前記メモリコントローラから隔離することにより、前記第１のグループおよび前記第２のグループの両方に関連付けられた負荷よりも小さい、軽減された負荷を前記メモリコントローラに示すように構成される、メモリモジュール。
【請求項２】
前記モジュール制御信号が、書込み動作中に、前記メモリコントローラと前記それぞれのセットのメモリ装置のうちの前記第２のグループとの間で、前記１つ以上の第１のデータ経路を使用可能にし、１つ以上の第２のデータ経路を使用不能にするための１つ以上のイネーブル信号を含む、請求項１に記載のメモリモジュール。
【請求項３】
前記複数セットのメモリ装置が、それぞれの組のデータ線を介して前記メモリコントローラと通信し、前記書込み動作中に、前記メモリコントローラが各データ線上で前記メモリモジュールから単一のメモリ装置負荷を認識するように、前記データ伝送回路が前記それぞれのセットのデータ線に挿入される、請求項１に記載のメモリモジュール。
【請求項４】
それぞれのセットのメモリ装置に関連付けられた各データ伝送回路が、前記書込み動作中に、前記メモリコントローラから書込みデータを受け取り、かつ、前記モジュール制御信号に応答して、使用可能にされた前記１つ以上の第１のデータ経路を介して前記それぞれのセットのメモリ装置のうちの少なくとも１つのメモリ装置を有する前記第１のグループへと前記書込みデータを移動させるための書込みバッファを含む、請求項１に記載のメモリモジュール。
【請求項５】
それぞれのセットのメモリ装置に関連付けられた各データ伝送回路が、読取動作中に、前記モジュール制御信号に応答して、前記それぞれのセットのメモリ装置のうちの少なくとも１つのメモリ装置を有する前記第１のグループと少なくとも１つのメモリ装置を有する前記第２のグループとの間で、どちらから読取データを受け取り、かつ、どちらから前記読取データを前記メモリコントローラへと移動するかを選択する、請求項２に記載のメモリモジュール。
【請求項６】
前記複数セットのメモリ装置が、複数のランクに整理されており、各セットのメモリ装置が各ランクから少なくとも１つのメモリ装置を含む、請求項１に記載のメモリモジュール。
【請求項７】
前記読取動作中に、それぞれのセットのメモリ装置に関連付けられた各データ伝送回路が、前記１つ以上の第１のデータ経路および前記１つ以上の第２のデータ経路を使用不能にする、請求項５に記載のメモリモジュール。
【請求項８】
前記データ伝送回路が、第１セットのモジュール信号線を介して前記モジュールコントローラに結合され、前記モジュール制御信号が、前記第１セットのモジュール信号線を介して前記データ伝送回路に伝送され、各セットのメモリ装置が第２セットのモジュール信号線を介して前記モジュールコントローラに結合され、かつ、前記第２セットのモジュール信号線を介して前記モジュールコントローラから記録された制御信号を受け取る、請求項７に記載のメモリモジュール。
【請求項９】
前記モジュールコントローラが、前記モジュール制御信号を前記複数の負荷軽減装置に伝送するが、前記複数セットのメモリ装置には伝送しないように構成される、請求項１に記載のメモリモジュール。
【請求項１０】
各データ伝送回路が、１つのメモリ装置のビット幅と同じビット幅を有する、請求項１に記載のメモリモジュール。
【請求項１１】
前記データ伝送回路が、１つのメモリ装置のビット幅よりも大きいビット幅を有する、請求項１に記載のメモリモジュール。
【請求項１２】
前記複数セットのメモリ装置のうちの各メモリ装置が、ダイナミックランダムアクセスメモリ、同期型ダイナミックランダムアクセスメモリ、および、ダブルデータレートランダムアクセスメモリからなる群から選択される、請求項１に記載のメモリモジュール。
【請求項１３】
各第の１データ経路が第１のトライステートバッファを含み、各第２のデータ経路が第２のトライステートバッファを含み、前記第１および第２のトライステートバッファは前記モジュール制御信号の少なくとも１つによって制御される、請求項２に記載のメモリモジュール。
【請求項１４】
複数セットのデータ線を介してコンピュータシステムのメモリコントローラに結合されたメモリモジュールを動作させる方法であって、前記メモリモジュールが複数セットのメモリ装置を含み、各セットのメモリ装置が一セットのデータ線に対応し、該方法は、
前記メモリコントローラからアドレス／制御信号を受け取るステップと、
前記アドレス／制御信号に基づき、第１および第２のモジュール制御信号を生成するステップと、
前記第１セットのモジュール制御信号を前記複数セットのメモリ装置に伝送するステップと、
前記第２セットのモジュール制御信号を、前記メモリモジュール全体にわたって分散された複数のデータ伝送回路へと伝送するステップであって、各データ伝送回路はそれぞれのセットのメモリ装置に関連付けられており、かつ前記それぞれのセットのメモリ装置とそれぞれのセットのデータ線との間に結合されており、各データ伝送回路は、書込みデータ経路と、読取データ経路と、前記モジュール制御信号に従って前記書込みデータ経路および前記読取データ経路を制御する制御論理回路とを含む、ステップと、
書込み動作中に、前記それぞれのデータ伝送回路内の前記制御論理回路を使用して、前記第２セットのモジュール制御信号に応答して前記それぞれのデータ伝送回路のうちの前記書込みデータ経路の選択されたサブセットを使用可能にし、前記書込みデータ経路の異なるサブセットを使用不能にし、前記書込み動作に関連付けられた書込みデータが、前記それぞれのセットのデータ線から前記それぞれのセットのメモリ装置のうちの少なくとも１つのメモリ装置を有する第１のグループへと移動される一方、前記それぞれのセットのメモリ装置のうちの少なくとも１つのメモリ装置を有する第２のグループが前記メモリコントローラから隔離されるようにするステップと、
を含む、方法。
【請求項１５】
読取動作中に、前記書込みデータ経路を使用不能にし、前記それぞれのセットのメモリ装置のうちの前記少なくとも１つのメモリ装置を有する第１のグループと前記少なくとも１つのメモリ装置を有する第２のグループとの間でいずれかを選択して、前記モジュール制御信号に応答して前記メモリコントローラと前記書込みデータを通信するステップをさらに含む、請求項１４に記載の方法。