(57)【要約】【課題】電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることを可能とする記憶装置の構成及びその駆動方法を提案する。【解決手段】メモリ素子１０１と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路１０２と、を有する記憶装置に関する。メモリ素子は、第１の導電層１０８と、第１の導電層上に形成されたシリコン膜１０９と、シリコン膜上に形成された第２の導電層１１０と、を少なくとも有する。なお、メモリ素子の第１の導電層と第２の導電層とは異なる材料で形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電層と、前記第１の導電層上に形成されたシリコンを含む膜と、前記シリコンを含む膜上に形成された前記第１の導電層より仕事関数の小さい第２の導電層と、を有するメモリ素子と、
メモリ素子へのデータの書き込み時とデータの読み出し時とで、前記第１の導電層及び前記第２の導電層に印加される電圧の極性を反転する回路と、を有する記憶装置。
【請求項２】
第１の導電層と、前記第１の導電層上に形成されたシリコンを含む膜と、前記シリコンを含む膜上に形成された前記第１の導電層より仕事関数の小さい第２の導電層と、を有するメモリ素子と、
一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、
一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地され、ゲート電極が前記第２の導電層と接続する第２のトランジスタと、を有する記憶装置。
【請求項３】
第１の導電層と、前記第１の導電層上に形成されたシリコンを含む膜と、前記シリコンを含む膜上に形成された前記第１の導電層より仕事関数の小さい第２の導電層と、を有するメモリ素子と、
一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、
一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地される第２のトランジスタと、
一方の電極が前記第２の導電層と電気的に接続され、他方の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第１のトランジスタのゲート電極と電気的に接続される第３のトランジスタと、と有する記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記シリコンを含む膜は、アモルファスシリコン膜、微結晶シリコン膜、又は多結晶シリコン膜である記憶装置。
【請求項５】
シリコンとシリサイド反応する材料を用いて形成された第１の導電層と、前記第１の導電層より仕事関数の小さい第２の導電層との間にシリコンを含む膜が形成されたメモリ素子を有する記憶装置の駆動方法であって、
前記メモリ素子にデータを書き込む際に、前記第１の導電層にハイレベルの電圧値を印加し、前記第２の導電層にロウレベルの電圧値を印加し、
前記メモリ素子のデータを読み出す際に、前記第２の導電層にハイレベルの電圧値を印加し、前記第１の導電層にロウレベルの電圧値を印加する記憶装置の駆動方法。
【請求項６】
第１の導電層と、前記第１の導電層上に形成されたシリコンを含む膜と、前記シリコンを含む膜上に形成された前記第１の導電層より仕事関数の小さい第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地され、ゲート電極が前記第２の導電層と接続する第２のトランジスタと、を有する記憶装置の駆動方法であって、
前記メモリ素子にデータを書き込む際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にロウレベルの電圧値を印加して第２のトランジスタをオフし、前記第１のトランジスタの他方の電極にハイレベルの電圧値を印加し、前記第１の導電層にハイレベルの電圧値を印加し、前記第２の導電層にロウレベルの電圧値を印加し、
前記メモリ素子に書き込まれたデータを読み出す際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第２のトランジスタをオンし、前記第１トランジスタの他方の電極から前記第１の導電層の電位を読み出す記憶装置の駆動方法。
【請求項７】
第１の導電層と、前記第１の導電層上に形成されたシリコンを含む膜と、前記シリコンを含む膜上に形成された前記第１の導電層より仕事関数の小さい第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地される第２のトランジスタと、一方の電極が前記第２の導電層と電気的に接続され、他方の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第１のトランジスタのゲート電極と電気的に接続される第３のトランジスタと、と有する記憶装置の駆動方法であって、
前記メモリ素子にデータを書き込む際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にロウレベルの電圧値を印加して前記第２のトランジスタをオフし、前記第３のトランジスタのゲート電極にハイレベルの電圧値を印加して第３のトランジスタをオンし、前記第１の導電層にハイレベルの電圧値を印加し、前記第２の導電層にロウレベルの電圧値を印加し、
前記メモリ素子のデータを読み出す際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第２のトランジスタをオンし、前記第３のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第３のトランジスタをオンし、前記第１のトランジスタの他方の電極から前記第１の導電層の電位を読み出す記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド反応を利用したメモリ素子を有する記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
現代のように、多くの電子機器を使用する社会では、さまざまなデータが生成、使用されており、これらのデータを保存するためには記憶装置が必要である。現在、生産、使用されているさまざまな記憶装置は、それぞれ異なる長所、短所が存在し、保存、使用するデータの種類に応じて使い分けられている。
【０００３】
たとえば、記憶装置の電源を切ると記憶内容が失われてしまう揮発性メモリには、ＤＲＡＭやＳＲＡＭがある。揮発性メモリは、電源を切ると記憶内容が失われてしまうため、その用途が大きく限定されてしまうが、アクセス時間が短いので、コンピュータの主記憶装置やキャッシュメモリとして使用されている。ＤＲＡＭは、メモリセルのサイズが小さいので、大容量化が容易であるが、制御方法が複雑であり、消費電力が大きいという欠点がある。ＳＲＡＭのメモリセルはＣＭＯＳで構成されており、作製工程や制御方法が容易であるが、１つのメモリセルに６つのトランジスタを必要とすることから、大容量化には向いていない。
【０００４】
電源を切っても記憶内容が消えない不揮発性メモリには、何度も記憶内容を書き換えることができるリライタブル型と、メモリの使用者が一度だけデータを書き込むことができるライトワンス型と、メモリの製造時にデータの内容が決定され、そのデータ内容を書き換えることができないマスクＲＯＭ等がある。リライタブル型のメモリとしては、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどが挙げられる。ＥＰＲＯＭは書き込み操作が容易であり、ビットあたりの単価も比較的小さいが、書き込みや消去時に専用のプログラム装置と消去器が必要である。フラッシュメモリや強誘電体メモリは、使用している基板上で書き換えができ、アクセス時間も短く、低消費電力であるが、製造時にフローティングゲートや、強誘電体層を作り込む工程を必要とし、ビットあたりの単価が高い。
【０００５】
ライトワンス型のメモリは、ヒューズやアンチヒューズ、クロスポインタダイオード、ＯＬＥＤ（有機発光ダイオード）、双安定液晶素子、または熱や光が加えられることにより状態が変化する他のデバイスから構成されている。また、近年はシリサイド反応を利用したメモリ素子の開発も行われている（例えば特許文献１）。特許文献１に示すメモリは、陰極・陽極として機能する導電膜と、陰極・陽極間に設けられたアモルファスシリコン膜とからなるメモリ素子を複数有している。
【０００６】
メモリへのデータの書き込み方法として、電気的作用を加える方法が提案されている。電気的作用によりデータを書き込む場合、一対の電極間に大きな電圧を印加することでアモルファスシリコン膜をシリサイド化した素子と、電極間に電圧を印加せずにアモルファスシリコン膜をシリサイド化していない素子とを作り分けることでメモリへのデータの書き込みを行う。そして、読み出し時にメモリ素子に電圧を印加してそれぞれのメモリ素子の抵抗の違いを読み取ることによって「０」のデータと「１」のデータとを区別することができる。
【特許文献１】特許３５０１４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、電気的作用によりデータの書き込みを行うメモリにおいては、シリコン膜がシリサイド化したメモリ素子とシリサイド化していないメモリ素子とがメモリ内に混在するため、読み出しの際に書き込み時と同じ電圧を印加するとシリサイド化していないメモリ素子もシリサイド化してしまうため、書き込み時と読み出し時とでそれぞれのメモリ素子に印加する電圧値を変える必要がある。例えば、書き込み電圧をＸ［Ｖ］とすると、書き込まれていないメモリ素子のシリコン膜がシリサイド反応して変化するのを防ぐために、読み出し時にはＸより低い値の電圧を印加する必要がある。一般的に、メモリの外部電源としてメモリ素子に書き込まれたデータを読み出す際に印加する電圧値を出力する外部電源を用いるため、メモリ素子にデータを書き込む際に、昇圧回路を用いて外部電源電圧を昇圧して書き込み時に必要な電圧を得ていた。
【０００８】
一般的に用いられている昇圧回路等の電圧値を変化させるための回路は、体積的に大きなものとなるため、電圧値を変化させるための回路を必要とするメモリは小型化が困難であった。
【０００９】
本発明において、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることを可能とする記憶装置の構成及びその駆動方法を提案する。
【課題を解決するための手段】
【００１０】
本発明の記憶装置は、第１の導電層と、第１の導電層上に形成されたシリコン膜と、シリコン膜上に形成された第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子を有する。なお、第１の導電層又は第２の導電層のうち少なくとも一方はシリコン膜とシリサイド反応する材料を用いて形成する。なお、本発明の記憶装置は、メモリ素子と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路と、を有する。また、メモリ素子にデータを書き込む際に、第１の導電層にハイレベルの電圧値を印加し、第２の導電層にロウレベルの電圧値を印加し、前記メモリ素子に書き込まれたデータを読み出す際に、第２の導電層にハイレベルの電圧値を印加し、第１の導電層にロウレベルの電圧値を印加することにより記憶装置を駆動することができる。
【００１１】
また、本発明の記憶装置は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続される第２のトランジスタと、を有する。
【００１２】
また、本発明の記憶装置は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地され、ゲート電極が前記第２の導電層と接続する第２のトランジスタと、を有する。
【００１３】
また、本発明の記憶装置は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続される第２のトランジスタと、一方の電極が前記第２のトランジスタのゲート電極と接続される第３のトランジスタと、を有する。
【００１４】
また、本発明の記憶装置は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地される第２のトランジスタと、一方の電極が前記第２の導電層と電気的に接続され、他方の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第１のトランジスタのゲート電極と電気的に接続される第３のトランジスタと、と有する。
【００１５】
また、本発明は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地される第２のトランジスタと、一方の電極が前記第２の導電層と電気的に接続され、他方の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第１のトランジスタのゲート電極と電気的に接続される第３のトランジスタと、と有する記憶装置の駆動方法であって、前記メモリ素子にデータを書き込む際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にロウレベルの電圧値を印加して第２のトランジスタをオフし、前記第１のトランジスタの他方の電極にハイレベルの電圧値を印加し、前記第１の導電層にハイレベルの電圧値を印加し、前記第２の導電層にロウレベルの電圧値を印加し、前記メモリ素子に書き込まれたデータを読み出す際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第２のトランジスタをオンし、前記第１トランジスタの他方の電極から前記第１の導電層の電位を読み出すことにより記憶装置を駆動することができる。
【００１６】
また、本発明は、第１の導電層と、前記第１の導電層上に形成されたシリコン膜と、前記シリコン膜上に形成された前記第１の導電層と異なる材料の第２の導電層と、を有するメモリ素子と、一方の電極が前記第１の導電層と電気的に接続される第１のトランジスタと、一方の電極が前記第１の導電層と電気的に接続され、他方の電極が接地される第２のトランジスタと、一方の電極が前記第２の導電層と電気的に接続され、他方の電極が前記第２のトランジスタのゲート電極と電気的に接続され、ゲート電極が前記第１のトランジスタのゲート電極と電気的に接続される第３のトランジスタと、と有する記憶装置の駆動方法であって、前記メモリ素子にデータを書き込む際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にロウレベルの電圧値を印加して前記第２のトランジスタをオフし、前記第３のトランジスタのゲート電極にハイレベルの電圧値を印加して第３のトランジスタをオンし、前記第１の導電層にハイレベルの電圧値を印加し、前記第２の導電層にロウレベルの電圧値を印加し、前記メモリ素子に書き込まれたデータを読み出す際に、前記第１のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第１のトランジスタをオンし、前記第２のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第２のトランジスタをオンし、前記第３のトランジスタのゲート電極にハイレベルの電圧値を印加して前記第３のトランジスタをオンし、前記第１のトランジスタの他方の電極から前記第１の導電層の電位を読み出すことにより記憶装置を駆動することができる。
【００１７】
本発明において、シリコン膜として、アモルファスシリコン膜、微結晶シリコン膜、又は多結晶シリコン膜を用いることができる。
【発明の効果】
【００１８】
本発明により、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。書き込み時と読み出し時とで電圧値を変えるための回路を形成する必要がないため、回路規模を大幅に縮小することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
なお、絶縁基板上等にシリコン薄膜を成膜し、活性層を形成してなる薄膜トランジスタにおいては、その構造から、ソース電極とドレイン電極の定義が困難であるため、ここでは、特別にソース電極、ドレイン電極の定義が必要な場合を除き、一方を第１の電極（一方の電極ともいう）、他方を第２の電極（他方の電極ともいう）と表記する。一般的に、Ｎチャネル型トランジスタにおいては、電位の低い側がソース電極、高い側がドレイン電極となり、Ｐチャネル型トランジスタにおいては、電位の高い側がソース電極、低い側がドレイン電極となるため、回路動作の説明において、ゲート・ソース間電圧等に関し記載のある場合には上記にしたがう。
【００２１】
（実施の形態１）
本実施の形態において、メモリ素子へデータを書き込むときと書き込まれたデータを読み出すときとで、メモリ素子の電極間に印加される電圧の極性を反転する構成を有するメモリセルについて説明する。
【００２２】
まず、本実施の形態のメモリセルの構成について図面を用いて説明する。
【００２３】
図１（Ａ）に、本発明の実施形態のメモリセルの回路構成の模式図を示す。本実施形態のメモリセル１００は、メモリ素子１０１、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路１０２、第１の配線１０３、第２の配線１０４、第３の配線１０５、とを有する。本実施の形態において、回路１０２は、第１のトランジスタ１０６と、第２のトランジスタ１０７と、を有している。また、本実施の形態において、第１のトランジスタ１０６、第２のトランジスタ１０７の極性はＮチャネル型になるように設定する。なお、回路１０２の構成は図１（Ａ）に示すものに限られない。
【００２４】
図１（Ａ）に示す回路において、第１のトランジスタ１０６の第１の電極は第１の配線１０３と接続され、第１のトランジスタ１０６のゲート電極は第２の配線１０４と接続される。また、第１のトランジスタ１０６の第２の電極は、第２のトランジスタ１０７の第１の電極及びメモリ素子１０１の第１の電極１０８と電気的に接続される。また、第２のトランジスタ１０７のゲート電極は第３の配線１０５と接続され、第２のトランジスタ１０７の第２の電極は接地されている。また、メモリ素子１０１の第２の電極１１０は第３の配線１０５と接続される。
【００２５】
図１（Ｂ）にメモリ素子１０１の模式図を示す。本実施の形態において、メモリ素子１０１は、第１の電極１０８と、第１の電極１０８上に形成されたシリコン膜１０９と、シリコン膜１０９上に形成された第２の電極１１０とを少なくとも有する。図１（Ｂ）において、メモリ素子１０１の第１の電極１０８は図１（Ａ）のＡ点側に配置され、第２の電極１１０はＢ点側に配置されるものとする。第１の電極１０８又は第２の電極１１０は、陽極又は陰極として機能し、電極間に所定の電圧を印加することによりシリコン膜１０９が第１の電極１０８又は第２の電極１１０とシリサイド反応する。シリサイド反応した領域においてはシリサイド化して導電性が変化した「シリサイド化後」の状態となる。従って、それぞれのメモリ素子において電圧の印加又は不印加を選択することによって、「シリサイド化後」又はシリコン膜がシリサイド化されない「初期状態」に対応した２値を記憶させることができる。
【００２６】
ここで、図１（Ｂ）に示すメモリ素子１０１の作製工程を説明する。
【００２７】
ここで、メモリ素子１０１の第１の電極１０８は絶縁表面を有する基板上に形成されている。絶縁表面を有する基板としては、ガラス基板、石英基板等を用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００２８】
まず、絶縁表面を有する基板上にスパッタ法等を用いて導電層を形成し、導電層をエッチングすることにより第１の電極１０８を形成することができる。第１の電極１０８は、膜厚１００ｎｍ〜５００ｎｍ程度で形成すればよい。
【００２９】
続いて、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて第１の電極１０８上にシリコン膜を形成し、シリコン膜を所望の形状にエッチングしてシリコン膜１０９を形成する。シリコン膜１０９として、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれかを用いることができる。また、シリコン膜の膜厚は１０ｎｍ〜２００ｎｍとすればよい。例えば、プラズマＣＶＤ法を用いて１００ｎｍの膜厚を有するシリコン膜を成膜し、シリコン膜上にフォトマスクを用いてレジストマスクを形成し、選択的にシリコン膜をエッチングすることによりシリコン膜１０９を形成することができる。
【００３０】
続いて、シリコン膜１０９上にスパッタ法等を用いて導電層を形成し、導電層をエッチングすることにより第２の電極１１０を形成することができる。第２の電極１１０は、膜厚１００ｎｍ〜５００ｎｍ程度で形成すればよい。
【００３１】
以上のようにして、メモリ素子１０１を形成することができる。
【００３２】
本実施の形態において、第１の電極１０８と第２の電極１１０とは異なる材料を用いて形成する。異なる材料を用いることにより、第１の電極１０８とシリコン膜１０９との界面でのエネルギー障壁と、第２の電極１１０とシリコン膜１０９との界面でのエネルギー障壁とが異なるため、第１の電極１０８側からの電流の流れやすさと、第２の電極１１０側からの電流の流れやすさが異なる。よって、電極間に印加する電圧の極性によってシリコン膜１０９がシリサイド化するために必要な電圧値が異なる。
【００３３】
例えば、第１の電極材料としてタングステン（Ｗ）を用い、第２の電極材料としてチタン（Ｔｉ）を用いる場合について説明する。まず、Ｗからなる第１の電極を陽極、Ｔｉからなる第２の電極を陰極とすると、Ｔｉの仕事関数は小さいため、Ｔｉからなる第２の電極とシリコン膜との界面でのエネルギー障壁が小さく、第２の電極からシリコン膜へ電子が注入されやすい。よって、電流が流れやすく、ジュール熱が発生しやすいため、例えば約２．５Ｖの電圧を印加することによりシリコン膜をシリサイド化させることができる。一方、第２の電極を陽極、第１の電極を陰極とすると、Ｗの仕事関数は大きいため、Ｗからなる第１の電極とシリコン膜との界面でのエネルギー障壁が大きく、第１の電極からシリコン膜へ電子が注入されにくい。よって、電流が流れにくく、ジュール熱が発生しにくいため、Ｔｉを陰極とした場合に比べて高電圧の例えば約３．５Ｖの電圧を印加することによりシリコン膜をシリサイド化させることができる。
【００３４】
よって、第１の電極に３Ｖ、第２の電極に０Ｖの電圧が印加された場合にはシリコン膜とＴｉとのシリサイド反応が生じるが、第１の電極に０Ｖ、第２の電極に３Ｖの電圧が印加された場合にはシリコン膜とＷとのシリサイド反応は生じない。
【００３５】
以下に、回路の動作方法について具体的に説明する。本実施の形態において、メモリ素子のＡ点側（第１の電極側）に例えばＴｉなどのシリサイド化しやすい金属からなる電極が設けられ、Ｂ点側（第２の電極側）に例えばＷなどの金属からなる電極が設けられており、メモリ素子のＡ点側にＨＩＧＨレベル、Ｂ点側にＬＯＷレベルの電圧値が印加された場合に、シリコン膜がシリサイド化するものとする。
【００３６】
まず、メモリセルにデータを書き込む際の回路動作について説明する。メモリセル１００のメモリ素子１０１のシリコン膜をシリサイド化させる場合、書き込み時に、第１の配線１０３及び第２の配線１０４をＨＩＧＨ（ハイ）レベルとして、第１のトランジスタ１０６のゲート電極にハイレベルの電圧値を印加して第１のトランジスタ１０６をオンする。また、第３の配線１０５をＬＯＷ（ロウ）レベルとして、第２のトランジスタ１０７のゲート電極にロウレベルの電圧値を印加して第２のトランジスタ１０７をオフする。これにより、Ａ点の電位はＨＩＧＨとなり、Ｂ点の電位はＬＯＷとなるため、メモリ素子１０１においてシリコン膜がシリサイド化し、メモリ素子はシリサイド化後の状態となる。なお、ここで選択されていないメモリセルはシリコン膜がシリサイド化されない初期状態とすることができる。
【００３７】
次に、メモリセルに書き込まれたデータを読み出す際の回路動作について説明する。
【００３８】
メモリ素子に書き込まれたデータを読み出す場合、第１の配線１０３を浮遊状態とし、第２の配線１０４をＨＩＧＨ（ハイ）レベルとして、第１のトランジスタ１０６のゲート電極にハイレベルの電圧値を印加して第１のトランジスタ１０６をオンする。また、第３の配線１０５をＨＩＧＨ（ハイ）レベルとして、第２のトランジスタ１０７のゲート電極にハイレベルの電圧値を印加して第２のトランジスタ１０７をオンする。
【００３９】
メモリ素子のシリコン膜がシリサイド化していない場合、Ａ点の電位はＬＯＷとなり、Ｂ点の電位はＨＩＧＨとなる。従って、第１のトランジスタ１０６を介して第１の配線１０３からＬＯＷの電位が読み出され、メモリセルはシリコン膜がシリサイド化されない初期状態であることを判別することができる。
【００４０】
一方、メモリ素子のシリコン膜がシリサイド化している場合、Ａ点の電位はＬＯＷの電位より高くなり、第１のトランジスタ１０６を介して第１の配線１０３からＡ点の電位が読み出され、メモリセルはシリサイド化後の状態であることを判別することができる。
【００４１】
本実施の形態では、メモリ素子に書き込まれたデータを読み出す際に、電極間に印加する電圧の極性を書き込み時の極性と反転して、Ａ点側にＬＯＷレベル、Ｂ点側にＨＩＧＨレベルの電圧値を印加している。よって、シリコン膜がシリサイド化していないメモリ素子に書き込まれたデータを読み出す場合においてメモリ素子にＨＩＧＨレベルの電圧値を印加しても、シリコン膜と導電層とのシリサイド反応は生じず、メモリ素子にデータの書き込みは行われない。従って、同一の電圧値（ここではＨＩＧＨレベルの電圧値）を用いて、メモリ素子へのデータの書き込み及び読み出しを行うことができる。
【００４２】
本実施の形態では、メモリ素子を構成する第１の電極と第２の電極とを異なる材料を用いて形成するため、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させるという簡便な方法によって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示すメモリセルを有する記憶装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変える回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
【００４３】
なお、本実施の形態において、ＨＩＧＨレベルの電圧値としては、第１の電極を陽極としたときにシリコン膜がシリサイド化する第１の電圧値と、第２の電極を陽極としたときにシリコン膜がシリサイド化する第２の電圧値と、の間の値とする。ここで、第１の電圧値は第２の電圧値より小さいものとする。このようにＨＩＧＨレベルの電圧値を設定することにより、メモリ素子のＡ点側にＨＩＧＨレベル、Ｂ点側にＬＯＷレベルの電圧値が印加された場合にはシリコン膜と導電層とのシリサイド反応が生じるが、Ａ点側にＬＯＷレベル、Ｂ点側にＨＩＧＨレベルの電圧値が印加された場合にはシリコン膜と導電層とのシリサイド反応が生じない。なお、ＨＩＧＨレベルの電圧値としては、第１の電圧値と第２の電圧値との間の値であれば特に限定されないが、好ましくは第１の電圧値と第２の電圧値との中間電圧値程度の電圧を印加するとよい。また、ＬＯＷレベルの電圧値としては、第１の電圧値及び第２の電圧値より低い電圧値であれば特に限定されない。
【００４４】
なお、メモリ素子１０１の第１の電極１０８又は第２の電極１１０の少なくとも一方は、シリコンとシリサイド反応する材料を用いた膜を用いて形成し、且つ、メモリ素子の第１の電極１０８と第２の電極１１０とは異なる材料を用いて形成する。シリコンとシリサイド反応する材料を用いた膜として、例えばＴｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を含む単層膜、またはこれらの積層膜で形成することができる。なお、２つの電極のうち一方のみをシリコンとシリサイド反応する材料で形成する場合、もう一方の電極材料は特に限定されない。例えば、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成してもよい。
【００４５】
なお、メモリ素子の第１の電極１０８と第２の電極１１０の材料とは完全に異なっている必要はなく、同じ材料で電極を形成した場合に、第１の電極１０８とシリコン膜１０９の間の界面状態と、第２の電極１１０とシリコン膜１０９との界面状態とが異なっている場合も含む。つまり、第１の電極１０８とシリコン膜１０９との界面でのエネルギー障壁と、第２の電極１１０とシリコン膜１０９との界面でのエネルギー障壁とが異なっており、第１の電極１０８側からの電流の流れやすさと、第２の電極が１１０側からの電流の流れやすさとが異なっていればよい。
【００４６】
例えば、第１の電極１０８を形成した後、第１の電極１０８表面を酸化又は窒化することにより、第１の電極１０８とシリコン膜１０９との間に数ｎｍ程度の金属酸化膜又は金属窒化膜を形成してもよい。その場合、金属酸化膜又は金属窒化膜が形成されることにより第１の電極側からの電流は流れにくくなるため、第１の電極１０８にロウレベルの電圧値を印加し、第２の電極１１０にハイレベルの電圧値を印加した場合にシリコン膜をシリサイド化することができる。また、シリコン膜１０９表面を酸化又は窒化させることにより、シリコン膜１０９と第２の電極１１０との間に数ｎｍ程度の酸化シリコン膜又は窒化シリコン膜を形成してもよい。その場合、酸化シリコン膜又は窒化シリコン膜が形成されることにより第２の電極側からの電流は流れにくくなるため、第１の電極１０８にハイレベルの電圧値を印加し、第２の電極１１０にロウレベルの電圧値を印加した場合にシリコン膜をシリサイド化することができる。
【００４７】
なお、本実施の形態において、第１のトランジスタ１０６及び第２のトランジスタ１０７は、電流の流れを制御するスイッチとして機能するものであり、本実施の形態で用いることのできるスイッチはトランジスタに限られるものではない。電気的スイッチや機械的なスイッチなどが様々なものを用いることができ、電流の流れを制御できるものであれば特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、サイリスタなどを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることができる。
【００４８】
なお、本実施の形態では１つのメモリセルについて説明したが、本実施の形態のメモリセルを記憶装置として用いる場合、複数の第１の配線、第２の配線、及び第３の配線をマトリックス状に設け、それらの交点にそれぞれメモリセルを設ける構成とすることができる。例えば、図２に示すような構成とする。図２において、ｍ本（ｍは２以上の整数）の第１の配線１−１〜１−ｍと、ｎ本（ｎは２以上の整数）の第２の配線２−１〜２−ｎと、ｍ本の第３の配線３−１〜３−ｍが設けられている。そして、それらの交点にそれぞれメモリセルが設けられている。各メモリセルは、メモリ素子と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路とを有する。各メモリセルにおいて、それぞれ適宜「シリサイド化後」又は「初期状態」を記憶させることにより様々なデータを記憶することが可能な記憶装置として用いることができる。
【００４９】
（実施の形態２）
本実施の形態において、メモリ素子へデータを書き込むときと書き込まれたデータを読み出すときとで、メモリ素子の電極間に印加される電圧の極性を反転する構成を有するメモリセルについて説明する。具体的には、メモリ素子の電極間に印加される電圧の極性を反転する回路構成が実施の形態１に示すものとは異なる構成について説明する。
【００５０】
まず、本実施の形態のメモリセルの構成について図面を用いて説明する。
【００５１】
図３に、本発明の実施形態のメモリセルの回路構成の模式図を示す。本実施形態のメモリセル３００は、メモリ素子１０１、書き込み時と読み出し時とでメモリセルに印加される電圧の極性を反転する回路３０１、第１の配線１０３、第２の配線１０４、第３の配線１０５、とを有する。本実施の形態において、回路３０１は、第１のトランジスタ３０２と、第２のトランジスタ３０３と、第３のトランジスタ３０４と、を有している。なお、メモリ素子１０１、第１の配線１０３、第２の配線１０４、第３の配線１０５については実施の形態１と同様のものを用いることができる。メモリ素子１０１は、図１（Ｂ）に示すようにＡ点側から順に第１の電極１０８、シリコン膜１０９、第２の電極１１０との積層構造を有する。また、本実施の形態において、第１のトランジスタ３０２と、第２のトランジスタ３０３と、第３のトランジスタ３０４の極性はＮチャネル型になるように設定する。
【００５２】
なお、図３に示すメモリセルにおいて、第１のトランジスタ３０２の第１の電極は第１の配線１０３と接続され、第１のトランジスタ３０２のゲート電極は第２の配線１０４と接続されている。また、第１のトランジスタ３０２の第２の電極は、第３のトランジスタ３０４の第１の電極及びメモリ素子１０１の第１の電極１０８と電気的に接続されている。また、第３のトランジスタ３０４のゲート電極は第２のトランジスタ３０３の第１の電極と電気的に接続され、第３のトランジスタ３０４の第２の電極は接地されている。また、第２のトランジスタ３０３のゲート電極は第２の配線１０４と電気的に接続され、第２のトランジスタ３０３の第２の電極は第３の配線１０５と電気的に接続されている。また、メモリ素子１０１の第２の電極１１０は第３の配線１０５と接続されている。
【００５３】
次に、本実施の形態のメモリセルの動作について説明する。
【００５４】
まず、メモリセルにデータを書き込む際の回路動作について説明する。本実施の形態において、メモリ素子のＡ点側（第１の電極側）にシリサイド化しやすい金属が設けられ、メモリ素子のＡ点側にＨＩＧＨレベル、Ｂ点側にＬＯＷレベルの電圧値が印加された場合に、シリコン膜がシリサイド化するものとする。
【００５５】
メモリセル３００のメモリ素子１０１のシリコン膜をシリサイド化させる場合、書き込み時において、第１の配線１０３をＨＩＧＨ（ハイ）レベル、第２の配線１０４をＬＯＷレベルとして、第１のトランジスタ３０２のゲート電極にハイレベルの電圧値を印加して第１のトランジスタ３０２をオンし、第２のトランジスタ３０３のゲート電極にハイレベルの電圧値を印加して第２のトランジスタ３０３をオンし、第３のトランジスタ３０４のゲート電極にロウレベルの電圧値を印加して第３のトランジスタ３０４をオフする。これにより、Ａ点の電位はＨＩＧＨとなり、Ｂ点の電位はＬＯＷとなるため、メモリ素子１０１においてシリコン膜がシリサイド化してメモリ素子はシリサイド化後の状態となる。なお、ここで選択されていないメモリセルはシリコン膜がシリサイド化されない初期状態とすることができる。
【００５６】
次に、メモリセルに書き込まれたデータを読み出す際の回路動作について説明する。
【００５７】
メモリ素子に書き込まれたデータを読み出す場合、第１の配線１０３を浮遊状態とし、第２の配線１０４及び第３の配線１０５をＨＩＧＨ（ハイ）レベルとして、第１のトランジスタ３０２のゲート電極にハイレベルの電圧値を印加して第１のトランジスタ３０２をオンし、第２のトランジスタ３０３のゲート電極にハイレベルの電圧値を印加して第２のトランジスタ３０３をオンし、第３のトランジスタ３０４のゲート電極にハイレベルの電圧値を印加して第３のトランジスタ３０４をオンする。
【００５８】
メモリ素子のシリコン膜がシリサイド化していない場合、Ａ点の電位はＬＯＷとなり、Ｂ点の電位はＨＩＧＨとなる。従って、第１の配線１０３からＬＯＷの電位が読み出され、メモリセルはメモリ素子のシリコン膜がシリサイド化されない初期状態であることを判別することができる。
【００５９】
一方、メモリ素子のシリコン膜がシリサイド化している場合、Ａ点の電位はＬＯＷの電位より高くなり、第１の配線１０３からＡ点の電位が読み出され、メモリセルはシリサイド化後の状態であることを判別することができる。
【００６０】
本実施の形態では、メモリ素子に書き込まれたデータを読み出す際に、電極間に印加する電圧の極性を書き込み時の極性と反転して、Ａ点側にＬＯＷレベル、Ｂ点側にＨＩＧＨレベルの電圧値を印加している。よって、シリコン膜がシリサイド化していないメモリ素子に書き込まれたデータを読み出す場合においてメモリ素子にＨＩＧＨレベルの電圧値を印加しても、シリコン膜と導電層とのシリサイド反応は生じず、メモリ素子にデータの書き込みは行われない。従って、同一の電圧値（ここではＨＩＧＨレベルの電圧値）を用いて、メモリ素子へのデータの書き込み及び読み出しを行うことができる。
【００６１】
本実施の形態のメモリセル３００は、第１の電極と第２の電極とが異なる材料を用いて形成されたメモリ素子１０１と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路３０１とを有することによって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。
【００６２】
また、本実施の形態において、第２のトランジスタ３０３を設けることにより、第２のトランジスタ３０３がオンしたときのみ、メモリ素子１０１に電圧を印加することができる。従って、選択されていないメモリ素子に電圧が印加されるのを防ぐことができ、より精度よくメモリセルを動作させることが可能となる。
【００６３】
本実施の形態では、メモリ素子を構成する第１の電極と第２の電極とを異なる材料を用いて形成するため、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させるという簡便な方法によって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示すメモリセルを有する記憶装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を形成する必要がないため、回路規模を大幅に削減することができ、装置を小型化することができる。
【００６４】
なお、本実施の形態において、第１のトランジスタ３０２、第２のトランジスタ３０３、及び第３のトランジスタ３０４は、電流の流れを制御するスイッチとして機能するものであり、本実施の形態で用いることのできるスイッチはトランジスタに限られるものではない。電気的スイッチや機械的なスイッチなどが様々なものを用いることができ、電流の流れを制御できるものであれば特定のものに限定されない。例えば、スイッチとして、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）ダイオード、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、サイリスタなどを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることができる。
【００６５】
（実施の形態３）
本実施の形態では、上記実施の形態で示すメモリセルを有する半導体装置の作製工程の一例について図４、図５を用いて説明する。本実施の形態では、半導体装置の一例としてアンテナを介して外部と無線通信が可能な無線チップの作製工程について説明する。
【００６６】
まず、基板５０１上に剥離層となる金属層５０２を形成する。基板５０１としては、石英基板、ガラス基板などを用いることができる。特に、基板の一辺が１ｍを超える大面積化が可能なガラス基板は大量生産に適している。また、金属層５０２としては、スパッタ法により得られる３０ｎｍ〜２００ｎｍのタングステン膜、窒化タングステン膜、またはモリブデン膜を用いることができる。
【００６７】
次いで、金属層５０２の表面を酸化させて酸化金属層（図示しない）を形成する。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化シリコン膜や酸化窒化シリコン膜をプラズマＣＶＤ法で形成する際に、金属層５０２表面が酸化されて酸化金属層が形成される。
【００６８】
次いで、酸化金属層上に第１絶縁膜５０３を形成する。第１絶縁膜５０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯｘＮｙ）等の絶縁膜を用いる。代表的な一例は第１絶縁膜５０３として２層構造から成り、ＰＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される窒化酸化シリコン膜を５０〜１００ｎｍ、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、第１絶縁膜５０３の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは酸化窒化シリコン膜（ＳｉＮｘＯｙ膜（Ｘ＞Ｙ））を用いることが好ましい。また、窒化酸化シリコン膜と、酸化窒化シリコン膜と、窒化シリコン膜とを順次積層した３層構造を用いてもよい。ここでは下地絶縁膜として第１絶縁膜５０３を形成した例を示したが、特に必要でなければ設ける必要はない。
【００６９】
次いで、第１絶縁膜５０３上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜上に第１のフォトマスクとしてレジストマスクを形成した後、所望の形状にパターニングして、半導体層を形成する。なお、プラズマＣＶＤ法を用いれば、第１絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは２５〜８０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７０】
また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【００７１】
次いで、レジストマスクを除去する。次いで、必要があればＴＦＴのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）のドーピングを半導体層に対して行う。ここでは、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いる。
【００７２】
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【００７３】
そして、半導体層を覆う第２絶縁膜を形成する。第２絶縁膜はプラズマＣＶＤ法またはスパッタ法を用い、厚さを１〜２００ｎｍとする。好ましくは１０ｎｍ〜５０ｎｍと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第２絶縁膜は、後に形成されるＴＦＴのゲート絶縁膜として機能する。
【００７４】
次いで、第２絶縁膜上にゲート電極５０４〜５０８、及びメモリ素子の下部電極となる第１の電極５０９を形成する。スパッタ法を行って得られた膜厚１００ｎｍ〜５００ｎｍの導電膜を第２のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、ゲート電極５０４〜５０８、及び第１の電極５０９を形成する。
【００７５】
ゲート電極５０４〜５０８、及び第１の電極５０９の材料としては、シリコンとシリサイド反応する材料であればよく、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、ＴＦＴのゲート電極としては高融点金属が好ましく、ＷまたはＭｏを用いることが好ましい。ゲート電極５０４〜５０８、及び第１の電極５０９を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
【００７６】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第３のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。
【００７７】
次いで、レジストマスクを除去して、ｎチャネル型ＴＦＴとする領域の半導体層を覆うように第４のフォトマスクを用いてレジストマスクを形成し、ｐチャネル型ＴＦＴとする領域の半導体層にゲート電極５０４、５０６、５０８をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型ＴＦＴとする領域の半導体層にボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１４、５１５、及びチャネル形成領域５１６が形成される。
【００７８】
次いで、ゲート電極５０４〜５０８、及び第１の電極５０９の両側面にサイドウォール５１０、５１１を形成する。サイドウォール５１０の作製方法としては、まず、第２絶縁膜、ゲート電極５０４〜５０８、及び第１の電極５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して第３絶縁膜を形成する。次に、第３絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極５０４〜５０８、及び第１の電極５０９の側面に接する絶縁膜（サイドウォール５１０）を形成する。なお、サイドウォール５１０の形成と同時に、第２絶縁膜の一部をエッチングして除去する。第２絶縁膜の一部が除去されることによって、残存するゲート絶縁層５１２は、ゲート電極５０４〜５０８及びサイドウォール５１０の下方に形成される。また、第２絶縁膜の一部が除去されることによって、残存する絶縁層５１３は、第１の電極５０９の下方及びサイドウォール５１１の下方に形成される。
【００７９】
次いで、ｐチャネル型ＴＦＴとする領域の半導体層を覆うように第５のフォトマスクを用いてレジストマスクを形成し、ｎチャネル型ＴＦＴとする領域の半導体層にゲート電極５０５、５０７及びサイドウォール５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、ｎチャネル型ＴＦＴとする領域の半導体層にリン（Ｐ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域を形成することができる。その結果、ｎチャネル型ＴＦＴとする領域の半導体層に、ソース領域又はドレイン領域５１７、５１８、ＬＤＤ領域５１９、５２０、チャネル形成領域５２１が形成される。サイドウォール５１０の下方にＬＤＤ領域５１９、５２０が形成される。
【００８０】
ｎチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型ＴＦＴに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴの両方の半導体層にＬＤＤ領域を形成してもよい。
【００８１】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁膜５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００〜５５０℃で１〜１２時間の熱処理）または、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）を用いる。水素を含む第４絶縁膜５２２は、ＰＣＶＤ法により得られる窒化酸化シリコン膜（ＳｉＮＯ膜）を用いる。ここでは、水素を含む第４絶縁膜５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁膜５２２は、層間絶縁膜の１層目である。
【００８２】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁膜の２層目となる第５絶縁膜５２３を形成する。第５絶縁膜５２３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは第５絶縁膜５２３の膜厚は３００ｎｍ〜８００ｎｍとする。
【００８３】
次いで、第５絶縁膜５２３上に第６のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして第１の電極５０９に達する第１の開口を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口の直径は、約１μｍ〜約６μｍとすればよく、本実施の形態では、第１の開口の直径を２μｍとする。
【００８４】
ここまでの工程を経た半導体装置の断面図が図４（Ａ）に相当する。
【００８５】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜を形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。本実施の形態では、プラズマＣＶＤ法を用いて１００ｎｍの膜厚を有するシリコン膜を成膜する。次いで、シリコン膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的にシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４を形成する。そして、エッチング後にレジストマスクを除去する。
【００８６】
ここまでの工程を経た半導体装置の断面図が図４（Ｂ）に相当する。
【００８７】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【００８８】
ここまでの工程を経た半導体装置の断面図が図４（Ｃ）に相当する。
【００８９】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極表面を洗浄する。
【００９０】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。ただし、導電膜を積層する場合は、少なくともシリコン層５２４と接する一層は、シリコンとシリサイド反応する材料を用い、且つ、メモリ素子の下部電極となる第１の電極５０９で用いる材料（本実施の形態ではＷ）とは異なる材料を用いる。例えば、Ｔｉ膜と、Ｓｉを微量に含むＡｌ膜と、Ｔｉ膜との３層構造、或いはＴｉ膜と、ＮｉとＣを含むＡｌ合金膜と、Ｔｉ膜との３層構造を用いる。本実施の形態では、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍの純Ａｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。
【００９１】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、メモリ素子の第２の電極５４０及び第３の電極５４１、アンテナ部の第４の電極５４２を形成する。第２の電極５４０は第１の開口と重なりメモリ素子の上部電極となる。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【００９２】
ここまでの工程を経た半導体装置の断面図が図４（Ｄ）に相当する。本実施の形態では９枚のフォトマスクを用いて、同一基板上にロジック回路部のＴＦＴと、記憶装置部のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源部のＴＦＴと形成することができる。
【００９３】
次いで、ロジック回路部６０１のＴＦＴと、記憶装置部６０２のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。また、本実施の形態では後に形成するアンテナが駆動回路及び記憶装置部と重なる例を示しているため、第６絶縁膜５４３は、アンテナとの絶縁を図る層間絶縁膜として機能している。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第６絶縁膜５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが駆動回路及び記憶装置部と重ならないように配置できるため、第６絶縁膜５４３は特に設けなくともよい。
【００９４】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第３の電極５４１に達する第３の開口と、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【００９５】
ここまでの工程を経た半導体装置の断面図が図５（Ａ）に相当する。
【００９６】
次いで、第６絶縁膜５４３上に金属膜を形成する。金属膜としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次いで、第１１のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして、第１の電極の引出配線部６０４に引出配線５４４と、アンテナの下地膜５４５を形成する。なお、ここでの引出配線５４４及び下地膜５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線５４４を形成しなくともよい。
【００９７】
ここまでの工程を経た半導体装置の断面図が図５（Ｂ）に相当する。
【００９８】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いてＡｌまたはＡｇなど金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
【００９９】
スクリーン印刷法やインクジェット法でアンテナ５４６を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行う。
【０１００】
導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、スクリーン印刷法でアンテナ５４６を形成する場合、下地膜５４５との密着性が低い場合に、下地膜として金属層を設けてもよい。
【０１０１】
なお、アンテナ５４６の形状は、特に限定されない。アンテナに適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
【０１０２】
例えば、伝送方式として、電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【０１０３】
また、伝送方式としてマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１０４】
ここで、アンテナの形状の一例を図６に示す。例えば、図６（Ａ）に示すように記憶装置部及び駆動回路１３０２Ａの周りに一面のアンテナ１３０３Ａを配した構造を取っても良い。また、図６（Ｂ）に示すように記憶装置部及び駆動回路１３０２Ｂの周りに細いアンテナ１３０３Ｂを記憶装置部及び駆動回路１３０２Ｂの周囲を回るように配した構造をとってもよい。また、図６（Ｃ）に示すように記憶装置部及び駆動回路１３０２Ｃに対して、高周波数の電磁波を受信するためのアンテナ１３０３Ｃのような形状をとってもよい。また、図６（Ｄ）に示すように記憶装置部及び駆動回路１３０２Ｄに対して１８０度無指向性（どの方向からでも同じく受信可能）なアンテナ１３０３Ｄのような形状をとってもよい。また、図６（Ｅ）に示すように、記憶装置部及び駆動回路１３０２Ｅに対して、棒状に長く伸ばしたアンテナ１３０３Ｅのような形状をとってもよい。アンテナ５４６はこれらの形状のアンテナを組み合わせて用いることができる。
【０１０５】
また、アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合は、半波長ダイポールアンテナを設けるなら約６０ｍｍ（１／２波長）、モノポールアンテナを設けるなら約３０ｍｍ（１／４波長）とすれば良い。
【０１０６】
ここまでの工程を経た半導体装置の断面図が図５（Ｃ）に相当する。本実施の形態では１１枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、記憶装置部６０２のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１０７】
また、引出配線５４４及び下地膜５４５をメタルマスクを用いたスパッタ法で選択的に形成する場合には、１０枚のフォトマスクを用いて図５（Ｃ）の無線チップを形成することができる。また、マイクロ波方式を適用し、線状、平坦な形状等のアンテナとする場合には、第６絶縁膜５４３及びアンテナの下地膜５４５の形成を省略できるため、９枚のフォトマスクを用いて無線チップを形成することができる。さらに、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスク数を削減でき、合計７枚のマスクで無線チップを形成することができる。
【０１０８】
また、本実施の形態では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１０９】
次いで、剥離を行って金属層５０２及び基板５０１を除去する。金属酸化膜内、第１絶縁膜５０３と金属酸化膜の界面又は金属酸化膜と金属層５０２との界面で剥離が生じ、比較的小さな力で無線チップを基板５０１から引き剥がすことができる。金属層５０２及び基板５０１を除去する際にアンテナを設ける側に接着する固定基板を用いてもよい。
【０１１０】
次いで、無数の無線チップが形成された１枚のシートをカッター、ダイジング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
【０１１１】
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に無線チップを挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、１枚の紙の内部に無線チップを設けることもできる。
【０１１２】
以上の工程を経た無線チップは、無線チップ製造後に書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるメモリ素子に対してデータの書き込みを行うことができる。
【０１１３】
本実施の形態の半導体装置は、第１の電極と第１の電極と異なる材料の第２の電極とにシリコン膜が挟まれたメモリ素子と、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させる回路を有している。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示す半導体装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
【０１１４】
（実施の形態４）
本実施の形態において、実施の形態３とプロセスが一部異なる無線チップの作製工程を図７、図８を用いて説明する。
【０１１５】
まず、実施の形態３と同様に図７（Ａ）に示す部分まで作製する。
【０１１６】
次いで、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いてシリコン膜を形成し、その上にスパッタ法またはプラズマＣＶＤ法で金属膜を積層する。シリコン膜は、シリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれか一を用い、１０ｎｍ〜２００ｎｍの膜厚とする。金属膜は、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｍｏ、Ｔａ、Ｃｏ、Ｚｒ、Ｖ、Ｐｄ、Ｈｆ、Ｐｔ、Ｆｅなどの単体、或いはこれらの合金、或いは化合物を用い、１０ｎｍ〜１００ｎｍの膜厚とする。ただし、金属膜は、メモリ素子の下部電極となる第１の電極５０９で用いる材料とは異なる材料を用いる。本実施の形態では、スパッタ法を用いて５０ｎｍの膜厚を有するシリコン膜と１００ｎｍの窒化チタン膜を大気に触れることなく連続的に積層成膜する。即ち、本実施の形態では、記憶装置部において、シリコン層と第１の電極は連続的に積層成膜が行われないが、シリコン層と第２の電極は連続的に積層成膜を行う。また、金属膜は積層でもよく、例えばＴｉ膜と窒化チタンの積層とする。実施の形態３では、シリコン層５２４を露呈する工程を示したが、本実施の形態では、連続して金属膜を形成することによってシリコン層５２４を保護している。なお、必ずしもシリコン層と第２の電極とを連続して形成する必要はないが、特にシリコン層５２４を５０ｎｍ以下とする場合、後に行われるフッ酸などの洗浄によるシリコン層の薄膜化を防ぐことができる。
【０１１７】
次いで、金属膜上に第７のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜及びシリコン膜をエッチングして、第１の開口と重なるシリコン層５２４及び第２の電極７０１を形成する。そして、エッチング後にレジストマスクを除去する。
【０１１８】
ここまでの工程を経た半導体装置の断面図が図７（Ｂ）に相当する。
【０１１９】
次いで、第８のフォトマスクを用いてレジストマスクを形成し、選択的に第４絶縁膜５２２及び第５絶縁膜５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
【０１２０】
ここまでの工程を経た半導体装置の断面図が図７（Ｃ）に相当する。
【０１２１】
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極表面を洗浄する。なお、シリコン層５２４上面は第２の電極７０１で覆われており、ここでの洗浄工程での薄膜化を防いでいる。本実施の形態では第２の電極７０１は窒化チタン膜であり、フッ酸に対するエッチング耐性を有している。
【０１２２】
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、Ｔｉ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。本実施の形態では、膜厚１００ｎｍのＴｉ膜と、膜厚３５０ｎｍのＳｉを微量に含むＡｌ膜と、膜厚１００ｎｍのＴｉ膜との３層積層とする。
【０１２３】
次いで、第９のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極５２５〜５３４、ゲート引出配線５３５〜５３９、メモリ素子の第３の電極５４１及び第５の電極７０２、アンテナ部の第４の電極５４２を形成する。第５の電極７０２は第２の電極７０１と重なり、配線の電気抵抗を低減する。また、第３の電極５４１は、第２の開口と重なり、第１の電極５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極５４２は、アンテナ部及び電源部のＴＦＴと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
【０１２４】
ここまでの工程を経た半導体装置の断面図が図７（Ｄ）に相当する。本実施の形態でも９枚のフォトマスクを用いて、同一基板上にロジック回路部のＴＦＴと、記憶装置部のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源部のＴＦＴと形成することができる。
【０１２５】
次いで、ロジック回路部６０１のＴＦＴと、記憶装置部６０２のＴＦＴ及びメモリ素子と、アンテナ部及び電源部６０３のＴＦＴを覆う第６絶縁膜５４３を形成する。第６絶縁膜５４３は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第６絶縁膜５４３は、実施者が適宜、選択すればよい。
【０１２６】
次いで、第１０のフォトマスクを用いてレジストマスクを形成し、選択的に第６絶縁膜５４３をエッチングして、第４の電極５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。
【０１２７】
ここまでの工程を経た半導体装置の断面図が図８（Ａ）に相当する。
【０１２８】
次いで、第６絶縁膜５４３上にメタルマスクを用いたスパッタ法や、液滴吐出法でアンテナの下地膜５４５を形成する。アンテナの下地膜５４５としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。なお、ここでの下地膜５４５は、フォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして形成してもよい。
【０１２９】
ここまでの工程を経た半導体装置の断面図が図７（Ｂ）に相当する。
【０１３０】
次いで、下地膜５４５上にアンテナ５４６を形成する。アンテナ５４６はスパッタ法を用いて金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。
【０１３１】
ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。本実施の形態では１０枚のフォトマスクを用いて、同一基板上にロジック回路部６０１のＴＦＴと、記憶装置部６０２のＴＦＴ及びメモリ素子６００と、アンテナ部及び電源部６０３のＴＦＴ及びアンテナとを形成することができる。
【０１３２】
また、フォトマスク数を削減するために、駆動回路をｐチャネル型ＴＦＴのみを用いて回路設計して作製すれば、２枚のフォトマスク数を削減でき、合計８枚のマスクで無線チップを形成することができる。
【０１３３】
また、以降の工程は、実施の形態３と同様に無線チップを完成することができる。
【０１３４】
なお、本実施の形態では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
【０１３５】
本実施の形態の半導体装置は、第１の電極と第１の電極と異なる材料の第２の電極とにシリコン膜が挟まれたメモリ素子と、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させる回路を有している。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示す半導体装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
【０１３６】
（実施の形態５）
上記実施の形態で示したメモリ素子は様々な用途に使用することが可能である。例えば、無線チップとして用いて、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図９（Ａ）参照）、包装用容器類（包装紙やボトル等、図９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図９（Ｂ）参照）、乗物類（自転車等、図９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図９（Ｅ）、図９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０１３７】
本発明の半導体装置１５２０は、プリント基板に実装し、物品表面に貼着、物品埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置１５２０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１５２０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１３８】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１０参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１３９】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接着される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。
【０１４０】
本発明の半導体装置は、メモリ素子にデータを書き込む際と、データを読み出す際とで電圧値を変えるための昇圧回路等の回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。よって、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。
【０１４１】
また、本発明の半導体装置は、外部からの電気的作用によりシリサイド反応するシリコン膜が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。
【０１４２】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能である。よって、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。
【０１４３】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１４４】
【図１】本発明のメモリセルの構成を説明する図。
【図２】本発明の記憶装置の構成を説明する図。
【図３】本発明のメモリセルの構成を説明する図。
【図４】本発明の記憶装置の作製工程を説明する図。
【図５】本発明の記憶装置の作製工程を説明する図。
【図６】本発明に用いることができるアンテナの例を説明する図。
【図７】本発明の記憶装置の作製工程を説明する図。
【図８】本発明の記憶装置の作製工程を説明する図。
【図９】電子機器の例を説明する図。
【図１０】電子機器の例を説明する図。
【符号の説明】
【０１４５】
１００    メモリセル
１０１    メモリ素子
１０２    回路
１０３    配線
１０４    配線
１０５    配線
１０６    トランジスタ
１０７    トランジスタ
１０８    電極
１０９    シリコン膜
１１０    電極
【図１】
2008135729.tif 000003
【図２】
2008135729.tif 000004
【図３】
2008135729.tif 000005
【図４】
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【図５】
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【図６】
2008135729.tif 000008
【図７】
2008135729.tif 000009
【図８】
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【図９】
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【図１０】
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