(57)【要約】      （修正有）【課題】時間追跡ループの一部であるタイミング弁別器内で生じるタイミングのためのプロセスおよび装置を提供する。【解決手段】タイミング弁別はレーキ指がマージするのを防止する。タイミング弁別器のためのプロセスは、入力信号に接続する。プロセスは、入力信号の早いサンプル、定刻サンプル、および遅いサンプルを収集することにより始まる。早いパラメータ、定刻パラメータ、および遅いパラメータがサンプルに応答して派生される。タイミング弁別器出力は、早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して発生される。プロセスと装置は、レーキ指が自由にそれらの経路を追跡することを可能にする。これは受信器の性能を改良する。【選択図】図２
2008228328.tif 000002
【特許請求の範囲】
【請求項１】
下記を具備する、入力信号に連結されたタイミング弁別器におけるタイミング弁別の方法：
前記入力信号の早いサンプル、定刻サンプル、および遅いサンプルを収集する；
それぞれ、早いサンプル、定刻サンプルおよび遅いサンプルに応答して早いパラメータ、定刻パラメータ、および遅いパラメータを派生する；および
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答してタイミング弁別器の出力をゼロに設定する。
【請求項２】
前記タイミング弁別器は、タイムトラッキングループで使用される、請求項１の方法。
【請求項３】
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係は「（β・早い）又は（β・遅い）＞定刻」として表され、βは設計パラメータ数であり、アプリケーション特有である。
【請求項４】
前記早いパラメータ、定刻パラメータおよび遅いパラメータは、それぞれ早いサンプル、定刻サンプル、および遅いサンプルの単調関数である、請求項１の方法。
【請求項５】
前記所定の関係が満たされないとき、前記タイミング弁別器の出力を早い−遅いの結果に設定する工程をさらに含む、請求項１の方法。
【請求項６】
前記タイミング弁別器の出力に応答してレーキ受信器のフィンガを移動する工程をさらに含む、請求項５の方法。
【請求項７】
入力信号に連結されたタイミング弁別器におけるタイミング弁別の方法であって、前記タイミング弁別器は信号経路を追跡するための複数のフィンガを持つレーキ受信器の一部であり、前記方法は、下記を具備する：
それぞれ早いパラメータ、定刻パラメータ、および遅いパラメータを派生するために使用される早いサンプル、定刻サンプルおよび遅いサンプルを収集する；
パラメータβを選択する；および
量（β・早い）および（β・遅い）を計算することによりタイミング弁別出力を発生する；
（β・早い）または（β・遅い）のいずれかが定刻パラメータより大きければ、前記タイミング弁別出力をゼロに設定する；
（β・早い）または（β・遅い）が定刻パラメータ以下なら、前記タイミング弁別出力を早い−遅いの結果に設定する。
【請求項８】
前記タイミング弁別器は時間−追跡ループで使用される、請求項７の方法。
【請求項９】
βは、前記レーキ受信器の複数のフィンガ間の距離の関数として選択される、請求項７の方法。
【請求項１０】
βは、前記レーキ受信器の複数のフィンガ間の距離の関数として、時間に渡って動的に変化する、請求項９の方法。
【請求項１１】
前記複数のフィンガ間の距離が減少する際にβの値が増加する、請求項１０の方法。
【請求項１２】
前記複数のフィンガ間の距離が増加する際にβの値が減少する、請求項１０の方法。
【請求項１３】
下記を具備する、複数のシンボルを備える入力信号を有するタイミング弁別器：
前記入力信号の早いサンプル、定刻サンプル、および遅いサンプルを収集する手段；
それぞれ、早いサンプル、定刻サンプル、および遅いサンプルに応答して早いパラメータ、定刻パラメータ、および遅いパラメータを派生する手段；および
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して前記タイミング弁別器の出力をゼロに設定する手段。
【請求項１４】
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の前記所定の関係は「（β・早い）又は（β・遅い）＞定刻」を備える、但しβは設計パラメータ数であり、アプリケーション特有である、請求項１３の装置。
【請求項１５】
下記を具備する移動通信装置：
複数のフィンガを有し、複数の経路上で受信された信号を追跡するためのレーキ受信器、各経路には前記複数のフィンガの分離されたフィンガが割当てられ、前記受信器は前記フィンガの移動を制御するタイミング弁別器を有する時間追跡ループを具備し、前記タイミング弁別器はさらに、
入力信号の早いサンプル、定刻サンプル、および遅いサンプルを収集する手段；
それぞれ、早いサンプル、定刻サンプル、および遅いサンプルに応答して早いパラメータ、定刻パラメータ、および遅いパラメータを派生する手段；および
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して前記タイミング弁別出力をゼロに設定する手段；
を具備する。
【請求項１６】
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の前記所定の関係は、「（β・早い）又は（β・遅い）＞定刻」を備える、ここにおいてβは設計パラメータ数であり、アプリケーション特有である、請求項１５の移動通信装置。
【請求項１７】
チャネル上の符号分割多重アクセス出力信号を変調する送信器をさらに具備する、請求項１５の移動通信装置。
【請求項１８】
前記受信された信号は、符号分割多重アクセス信号である、請求項１５の移動通信装置。
【請求項１９】
無線通信ネットワーク中で、複数のフィンガを有し、複数の経路上の受信された信号を追跡するレーキ受信器を使用するのに適した基地局受信器において、、各経路は前記複数のフィンガのうちの分離されたフィンガが割当てられ、前記受信器は、前記複数のフィンガの動きを制御するタイミング弁別器を有する時間追跡ループを具備する、前記タイミング弁別器はさらに、
入力信号の早いサンプル、定刻サンプル、および遅いサンプルを収集する手段；
それぞれ、早いサンプル、定刻サンプル、および遅いサンプルに応答して、早いパラメータ、定刻パラメータ、および遅いパラメータを派生する手段；および
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して前記タイミング弁別器出力をゼロに設定する手段；
を具備する。
【請求項２０】
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の前記所定の関係は「（β・早い）又は（β・遅い）＞定刻」を備える、ここにおいてβは設計パラメータ数であり、アプリケーション特有である、請求項１９の移動通信装置。
【請求項２１】
下記を具備する、タイミング差分を示す入力信号に連結された時間追跡ループ：
残留信号を発生するために前記入力信号に連結された残留前進／遅延機構；
前記残留残留信号に応答して推定された残留残留信号を発生するために前記前進／遅延機構に連結されたタイミング弁別器、前記タイミング弁別器はさらに、
前記残留信号の早いサンプル、定刻サンプル、および遅いサンプルを収集する手段；
それぞれ、早いサンプル、定刻サンプル、および遅いサンプルに応答して早いパラメータ、定刻パラメータ、および遅いパラメータを派生するための手段；および
前記早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して、前記タイミング弁別器出力をゼロに設定する手段；
前記タイミング弁別器に連結され、前記タイミング弁別器出力を濾波し、濾波された弁別器値を発生するフィルタ；
前記フィルタに連結され、複数の濾波された弁別器値の蓄積に応答して蓄積された弁別器の値を発生するアキュムレータ；
前記アキュムレータに連結され、前記蓄積された弁別器の値に応答して前記制御信号を発生するオーバーフロー／アンダーフロー検出器；
を具備する。
【請求項２２】
前記タイミング差分は、追跡される信号の送信と、追跡される信号の受信との間の時間である、請求項２１の装置。
【請求項２３】
前記オーバーフロー／アンダーフロー検出器は、前記蓄積された弁別器の値が所定のレンジを越えると、オーバーフロー信号を発生する、請求項２１の装置。
【請求項２４】
前記オーバーフロー／アンダーフロー検出器は、前記蓄積された弁別器の値が所定のレンジより小さいとき、アンダーフロー信号を発生する、請求項２１の装置。
【発明の詳細な説明】
【関連出願の引用】
【０００１】
この出願は、２００１年、３月１２日に出願された米国仮特許出願第６０／２７５，２５３の利益を請求する。
【０００２】
発明の背景
【技術分野】
【０００３】
この発明は、一般に通信に関する。特に、この発明は通信環境におけるタイミング弁別に関する。
【背景技術】
【０００４】
従来のレーキ(Rake)受信器は「フィンガ」として知られる相関器を用いて受信した信号に関して動作する。レーキ受信器は、各所望のマルチパス成分の複素チャネル係数に基づいて、コヒーレントにフィンガ出力を結合する。複素チャネル係数は、公知の方法で周期的に送信されたトレーニング系列から得ることができる。
【０００５】
符号分割多重アクセス（ＣＤＭＡ）システムにおいて、複数のフィンガを異なる信号経路に割当てることが知られている。各フィンガは閉ループ、閉ループに関連するタイムトラッキング(time tracking)ループ（ＴＴＬ）を用いてその割当てられた経路を追跡し、その位置を制御する。
【０００６】
経路が互いに十分に近づくと、個々の経路を追跡するフィンガのＴＴＬは失われたフィンガをマージさせる。マージングは、不利なフェージング条件により、例えば１つのフィンガがもともと追跡していた経路を放棄し、すでに他のフィンガにより追跡されている経路の追跡を開始することを意味する。
【０００７】
フィンガをマージングから回避するために、簡単な早い−遅いタイミング弁別器を使用することが知られている。このタイミング弁別器の出力は、フィンガの現在の位置から最大１チップまで離れてもよい経路を、関連するＴＴＬが「引き込み」可能にする。この概念は図１に図解される。
【０００８】
図１は時間に対する受信フィルタの出力のプロットを示す。定刻サンプルの期間、ピークにある波形をサンプルすることは最良であろう。しかしながら、これは常に達成できないので、定刻サンプルより前のチップ時間のほぼ半分の時点（Ｔｃ／２）で早いサンプルが取られ、定刻サンプルの後のチップ時間のほぼ半分の時点で遅いサンプルが取られる。
【０００９】
早いサンプルマイナス遅いサンプル（Ｅ−Ｌ）がゼロに等しいなら、Δｔｒｅｓ＝０である。Ｅ−Ｌ＜０ならΔｔｒｅｓ＜０であり、サンプルがあまりにも早く取られたことを示す。Ｅ−Ｌ＞０なら、Δｔｒｅｓ＞０であり、サンプルがあまりにも遅く取られたことを示す。
【００１０】
第１の経路のための図１の曲線が第２の経路のための同じ曲線と重複しないように経路が十分離れている間だけ、早い−遅いタイミング弁別器は正常に動作する。フェージングにより経路の一方が他方の経路よりはるかに弱い時間がある場合がある。これが起きると、両方のフィンガのタイミング弁別器は両方のフィンガをより強い経路の方向へ引っ張るであろう。この条件が十分長く続くなら、弱い経路を追跡するために使用されるフィンガは強いフィンガの方向に移動を開始するであろう。最終的には、フェージング条件はフィンガがマージするまでフィンガをお互いに近づき合わせて移動するであろう。フィンガがマージされると、タイミング弁別器出力は同一であるので、分離することはできない。
【００１１】
複数のフィンガによる単一経路の追跡は多くの理由により望ましくない状態である。１つの経路上で、２以上のフィンガが現在無駄に費やされている。また、「放棄した」経路からのエネルギーは、この経路を追跡していたフィンガが他の経路と現在マージされているので、失われる。
【００１２】
マージされたフィンガはまたより微妙なやり方で性能を劣化させる。例えばマージされたフィンガはレーキ受信器の性能を改良しないだけでなく、電力制御のために使用されるＥc／ＮIまたはＥc／Ｉo推定の一因となるであろう。これは、移動局が基地局に対して送信電力を増大するように要求する結果となる。他のフィンガが結合されるなら、これは、経路を追跡するマージされたフィンガを用いてその経路を偏って重み付けする。
【００１３】
レーキフィンガマージを回避することにより、信号対雑音比の関数としてシステムのフレームエラーレート（ＦＥＲ）により測定されるように向上される。結果として、レーキフィンガマージを防止し、プロセッサがフィンガの動作とインターフェースしなければならない周波数を大幅に低減するためにフィンガが自由にそれらの経路を追跡可能とする必要性がある。
【発明の開示】
【発明の概要】
【００１４】
この発明はレーキフィンガマージを防止するタイミング弁別のためのプロセスと装置を包含する。タイミング弁別のためのプロセスは、時間追跡ループの一部であるタイミング弁別器において生じる。タイミング弁別器は入力信号に連結される。
【００１５】
プロセスは入力信号の早いサンプル、定刻サンプル、および遅いサンプルを集めることにより開始する。次に、早いパラメータ、定刻パラメータ、および遅いパラメータはそのサンプルに応答して派生される。
【００１６】
タイミング弁別器出力は、早いパラメータ、定刻パラメータ、および遅いパラメータ間の所定の関係に応答して発生される。好適実施の形態において、この関係は以下のように表される。
【００１７】
もし係数βと早いパラメーターの積＞定刻パラメーターまたは係数βと遅いパラメーターの積＞定刻パラメーターなら、ＴＤ＝０
そうでなければ、ＴＤ＝早い−遅い
それゆえ、この発明はレーキフィンガが自由にそれらの経路を追跡することを可能にする。これは受信器の性能を改良する。
【発明の詳細な説明】
【００１８】
この発明は、レーキフィンガがマージするのを防止することにより改良された性能を有した通信装置を提供する。これは、隣接する経路から干渉を遮るタイミング弁別器を用いることにより達成される。
【００１９】
図２はこの発明の一実施の形態に従うタイミング弁別器を有するＴＴＬのブロック図を図解する。ＴＴＬはその経路を追跡するフィンガを維持するためにフィンガからの入力を使用する。送信された信号が送信されたときとそれが受信されたときとの間の相違はそれ以降Δｔと呼ばれる。
【００２０】
この相違の推定値は
【数１】
2008228328.tif 000003
【００２１】
と呼ばれ、すなわち、その経路を正しく追跡するためにそのフィンガがどこにあるべきかの推定値である。この推定値は、受信器のタイミングを正しいタイミングに合わせようとするいくつかの前進／遅延コマンドの発行により暗黙のうちに反映される。この前進／遅延機構の効果は
【数２】
2008228328.tif 000004
【００２２】
がΔｔから効果的に減算（２０１）され、その信号にΔｔresと呼ばれる残留を残しておくことである。この残留タイミングエラーΔｔresはタイミング弁別器（２０５）に入力される。
【００２３】
例示的な実施の形態において、タイミング弁別器（２０５）はフィンガがどこに配置されるかを制御するために入力信号内の残留を推定する。タイミング弁別器（２０５）の出力
【数３】
2008228328.tif 000005
【００２４】
は、推定された残留を濾波する一次フィルタ（２１０）に入力される。
【００２５】
濾波された信号は、オーバーフロー条件またはアンダーフロー条件に到達するまで誤差を加算するアキュムレータ（２１５）に入力される。アキュムレータ（２１５）出力が所定の誤差レンジを越えるとオーバーフロー条件に到達する。この場合、前進信号は、フィンガを時間的に前進させる方向に移動させるオーバーフロー／アンダーフロー検出（２２０）により発行される。この場合、遅延信号は、フィンガを時間的に後退させる方向に移動させるオーバーフロー／アンダーフロー検出（２２０）により発行される。次に閉ループＴＴＬはその経路を追跡するために上述のように続く。
【００２６】
オーバーフローまたはアンダーフロー条件の検出はＴＴＬのハードウエア実施におけるスケーリングに依存する。例示的な実施の形態において、−２５６乃至２５６のレンジが使用される。しかしながら、他の実施の形態は、ＴＴＬデータ経路が異なる尺度をもつなら、他のレンジを使用する。
【００２７】
この発明のタイミング弁別器（２０５）は隣接する経路からの干渉を効果的に遮る。これは、従来のタイミング弁別器方法論の大きな引き込みレンジに比べて低減された引き込みレンジを用いて達成される。
【００２８】
上で説明したように、大きな引き込みレンジはフィンガをマージさせる要因の１つである。比較すると、タイミング弁別器が小さな引き込みレンジを使用するなら、一方の経路が弱くなると、他方の「閉」経路は弱い経路のフィンガを引き込むことができない。フェージング条件が変化するにつれ、２つのフィンガは追跡することになっている経路によってのみ影響を受ける。
【００２９】
例示的な実施の形態のタイミング弁別器（ＴＤ）は以下のように表すことができる。
【００３０】
係数βと早いパラメーターとの積＞定刻パラメーターまたは係数βと遅いパラメーターの積＞定刻パラメーターならば、ＴＤ＝０
そうでなければ、ＴＤ＝早い−遅い
但し、早いおよび遅いは、それぞれ早いチップサンプルおよび遅いチップサンプルの大きさの単調関数である。定刻は、定刻チップサンプルの大きさの単調関数である。βは、ある負でない数であり、以下に述べるようにアプリケーション毎に変化する設計係数であると考えられる。
【００３１】
上のプロセスは、β×早いチップサンプルの大きさの値が定刻チップサンプルの大きさより大きければ、タイミング弁別器の出力はゼロであることを示す。同様に、β×遅いチップサンプルの大きさの値が定刻チップサンプルの大きさより大きければ、タイミング弁別器の出力は同様にゼロである。そうでなければ、タイミング弁別器の出力は上述したように早い−遅いプロセスと同じである。
【００３２】
タイミング弁別器の上の定義から、β＝０なら、その出力は、標準的な早い−遅い弁別器と同じである。βが増加するにつれ、引き込みレンジは減少する。βを用いて、引き込みレンジはアプリケーションに対して必要であるのと同じくらい小さくすることができる。
【００３３】
βの最適値の選択はアプリケーションに依存する。例えば、監視される移動局が迅早に移動しているかもしれない場合に、基地局によるタイミング弁別を含むアプリケーションにおいて、移動局がゆっくり移動していたなら、βの値は異なるかもしれない。それゆえ、特定のアプリケーションに対して最適値を決定するために、例えば、実地試験によってβの値を選択する必要があるかもしれない。
【００３４】
他の実施の形態において、βの値は動的であり、時間とともに変化する。この実施の形態の実施は、サーチャー（新しい経路を見つけるプロセス）が新しい経路を発見し、フィンガ割当てアルゴリズムが新しいフィンガをその新しい経路に割当てるようにである。近くに他のフィンガが無いなら、βは最初にゼロにセットされる。これは引き込みレンジを最大にする。近くに（例えば±２チップ以内に）他のフィンガが無いなら、βの値は同じ状態のままである。
【００３５】
しかしながら、サーチャーが他の経路に近い経路を発見し、フィンガ割当てアルゴリズムがフィンガをその経路に割当てるなら、βの値は増加するであろう、従って、両方のための引き込みレンジを低減する。
【００３６】
他の実施の形態において、βは隣接するフィンガ間の距離の関数として変化する。フィンガ割当てアルゴリズムが互いにより近づきあうフィンガを割当てるにつれ、βは引き込みレンジを低減するために増加する。これはフィンガのためのマージ保護を効果的に実施する。典型的なＣＤＭＡレーキ受信器アーキテクチャにおいて、経路はせいぜい０．０４チップ／フレーム移動するので、プロセッサはβの値をしばしば変化させる必要がないかもしれない。与えられた情況に対してβのための最適な必要な値は、現場実験および試行錯誤により決定してもよいことが理解されねばならない。
【００３７】
従来の早い−遅いタイミング弁別器の動作と利点に対してここに記載したタイミング弁別器の動作と利点は図３および図４に図解される。図３はチップオフセットに対するタイミング弁別器出力のプロットを図解する。この図は、２つの経路が互いに近づきあうにつれ、それぞれのタイミング弁別器の出力がどのように変化するかを図解しようとしたものである。
【００３８】
図３のはっきりとしたプロットは経路１がチップオフセット０に位置し１の大きさを持つと仮定する。経路２はチップオフセット１に位置し、０．２の大きさを有する。従来（通常のＴＤ）技術のタイミング弁別器出力（３０１）は、経路１に割当てられたフィンガが公知の早い−遅いＴＤ方法を用いてより強い経路２にマージされるように重複する経路２として示される。
【００３９】
ここに記載された改良されたタイミング弁別器の動作の出力（３０５）は、その出力のより鋭い下落により示される非常に小さな引き込みレンジを有する。この場合、改良された（新しい）タイミング弁別器は経路２を認識さえもしない。従ってフィンガが経路１から経路２にマージする傾向は実質的に取り除かれている。
【００４０】
図４は異なるフェージング条件下でのこの発明の動作と利点の他の例を図解する。このパイロットの経路１はチップオフセット０に位置し、０．２の大きさを有する。経路２はチップオフセット１に位置し、１の大きさを有する。このプロットは、経路２が経路１を支配し始めたとき、タイミング弁別器出力（新しいものと通常のもの）がどのように変化するかを示す。より大きな引き込みレンジを有するタイミング弁別器のプロット（４０１）において、フィンガはマージし始めるように示される。タイミング弁別器の出力のプロット（４０５）は、フィンガは、フィンガが追跡されることになっている経路によってのみ影響を受け、マージ条件に向かう傾向は無い。
【００４１】
ここに記載されるように動作するタイミング弁別器を有したＴＴＬを内蔵する移動局のブロック図を図５に図解する。移動局はアンテナ（５０３）に連結された送信器（５０２）と受信器（５０１）から構成される。送信器は、送信のためにマイクロフォン（５０５）からの聴覚の信号を変調する。いくつかの場合において、通信装置のタイプに応じて、送信器（５０２）または他の装置は、変調前にマイクロフォンからの聴覚信号をデジタル化してもよい。次に、アンテナ（５０３）はその信号を意図された送信先に放射する。
【００４２】
受信器（５０１）は改良されたタイミング弁別器を有するＴＴＬから構成される。受信器はアンテナ（５０３）を介して受信した信号の受信と復調を担う。ＴＴＬは上述したように受信器内で使用する。いくつかの通信装置において、受信器はスピーカ（５０６）による放射のために受信したデジタル信号のアナログの同等物への変換を担う。
【００４３】
通信装置は、マイクロプロセッサまたは他の制御装置のようなプロセッサ（５０４）により制御される。プロセッサは送信器（５０２）機能および受信器（５０１）機能に連結されそれらを制御する。例えば、プロセッサは正しい追跡のためにフィンガを監視するために使用してもよいし、およびサーチャーアルゴリズムおよびフィンガ割当てアルゴリズムを実行するように使用してもよい。
【００４４】
ディスプレイ（５０７）およびキーパッド（５０８）はキーパッド（５０８）上でユーザにより入力された情報を表示するためにプロセッサ（５０４）に連結される。例えばユーザはキーパッド（５０８）を用いて電話番号を入力し、その電話番号は、ディスプレイ（５０７）に表示され、その後、送信器（５０２）を用いて基地局に送信される。
【００４５】
一実施の形態において、通信装置は、上述した方法に従って動作し構成されるＴＴＬおよびタイミング弁別器を内蔵するセルラ式電話である。通信能力を有したパーソナルデジタルアシスタント、通信能力を有したコンピュータ等も考慮される。
【００４６】
上述したタイミング弁別器はまた基地局受信器の性能を改良するために基地局に内蔵してもよい。改良されたタイミング弁別器を有するＴＴＬを内蔵する基地局のブロック図を図６に図解する。基地局は、基地局が連結されるネットワークからの信号を受信する送信器（６０１）から構成される。送信器（６０１）は信号を変調し、アンテナ（６０５）を介して、適当な電力レベルでその信号を送信する。
【００４７】
受信された信号はアンテナ（６０５）により受信され、改良されたタイミング弁別器を有するＴＴＬから構成される受信器（６０３）に配信される。受信器（６０３）は受信した信号の周波数を追跡し、どんな適当な信号も復調する。復調された信号は基地局に連結されたネットワークを介して適当な送信先に送信される。
【００４８】
プロセッサ（６０４）は送信器と受信器両方の制御を含む基地局の動作を制御する。プロセッサは、フィンガ割当てアルゴリズムとサーチャーの実行を担う。
【００４９】
好適実施の形態において、図６に図解する基地局はセルラ環境で動作する。他の実施の形態において、基地局は、移動、無線通信装置を固定のインフラストラクチャと通信可能にするいかなる基地局であってもよい。
【００５０】
要約すれば、タイミング弁別器、その構成、機能および動作およびその他の実施の形態について上述した。ＴＤはフィンガを移動するという改良された方法によってマージ保護を実施するためのプロセッサの必要性を大幅に低減する。種々のフィンガは、それらの真のタイミングを追跡することが可能なので、ＴＤは、また、外部的に課せられたマージ保護に対して性能を改良する。この解決法は、フィンガがマージすることを防止するために、フィンガが移動することを単に防止するアプローチとは完全に異なる。
【００５１】
ＴＤは内蔵のファットパス(fat-path)（１チップよりも近づき合っている２以上の物理経路）検出を供給する。１つの経路しかないなら、弁別器出力は（引き込みレンジを除く）早い−遅い弁別器と同じである。しかしながら、互いに近づき合っている２つの経路があるとき、提案されたタイミング弁別器は隣接経路からの干渉を自動的に遮る。
【００５２】
タイミング弁別器が外部のフィンガ監視と組み合わせて使用されるなら、性能はさらにもっと高められる。この場合、フィンガは、早い−遅いシナリオにおいてよりもより正確に経路を追跡するので、外部フィンガ監視の周波数は低減される。
【００５３】
留意すべきは、上述したすべての実施の形態において、方法ステップはこの発明の範囲を逸脱することなく置き換えることができる点である。
【００５４】
当業者、情報および信号が、いろいろな異なるテクノロジーおよびテクニックのいずれかを用いて表すことができることを理解するであろう。例えば、上述の記載の全体に渡って参照してもよいデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁界、磁性粒子、光学界、光学粒子、またはそれらのいずれかの組合せにより表現することができる。
【００５５】
当業者は、ここに開示した実施の形態に関連して記載した種々の実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウエア、コンピュータソフトウエアまたは両者の組合せとして実施してもよいことを理解するであろう。ハードウエアとソフトウエアのこの互換性を明瞭に説明するために、種々の実例となる部品、ブロック、モジュール、回路、およびステップは一般にそれらの機能性の点から上述した。そのような機能性がハードウエアとして実施されるかまたはソフトウエアとして実施されるかは、特定の応用および全体のシステムに課せられた設計制約に依存する。当業者は、記載した機能性を各特定のアプリケーションに対して、種々の方法で実施することができるが、そのような実施の判断はこの発明の範囲から逸脱するものとして解釈されるべきでない。
【００５６】
ここに開示した実施の形態に関連して記載した種々の実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウエア部品、または、ここに記載した機能を実行するように設計されたそれらの組合せのいずれかを用いて実現または実行してもよい。汎用プロセッサはマイクロプロセッサであってよいが、別の方法では、プロセッサは、いかなる一般的プロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、計算装置の組合せ、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアとともに１つ以上のマイクロプロセッサ、またはいずれかの他のそのような構成として実現してもよい。
【００５７】
ここに開示した実施の形態に関連して記載した方法またはアルゴリズムのステップは、直接ハードウエアで、プロセッサにより実行されるソフトウエアモジュールで、あるいは２つの組合せで具現化してもよい。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、脱着可能ディスク、ＣＤ−ＲＯＭ、または技術的に知られているその他のいずれかの形態の記憶媒体に存在することができる。実例となる記憶媒体は、プロセッサが記憶媒体から情報を読み出すことができ、記憶媒体に情報を書き込むことができるようにプロセッサに連結される。別の方法では、記憶媒体はプロセッサに一体化してもよい。プロセッサと記憶媒体はＡＳＩＣに存在してもよい。ＡＳＩＣはユーザ端末に存在してもよい。
【００５８】
別の方法では、プロセッサと記憶媒体は、ユーザ端末内のディスクリート部品として存在してもよい。開示された実施の形態の上述した記載は当業者がこの発明を製作または使用可能にするために提供される。これらの実施の形態に対する種々の変形例は当業者には容易に明白であろう、そしてここに定義される包括的原理は、この発明の精神または範囲を逸脱することなく他の実施の形態に適用可能である。従って、この発明はここに示した実施の形態に限定されることを意図したものではなく、ここに開示された原理および新規な特徴に一致する最も広い範囲が許容されるべきである。
【図面の簡単な説明】
【００５９】
【図１】早い−遅いタイミング弁別を記載するためにチップ数に対する典型的な従来技術の受信器フィルタの出力のプロットを示す。
【図２】図２はこの発明の一実施の形態に従うタイミング弁別器を利用する時間追跡ループのブロック図を示す。
【図３】図３は従来のタイミング弁別器に対する図２のタイミング弁別器の出力の比較プロットを示す。
【図４】図４は異なるセットのフェージング条件の下で従来のタイミング弁別器に対する図２のタイミング弁別器の出力の比較プロットを示す。
【図５】図５は移動局のブロック図を示す。
【図６】図６は基地局のブロック図を示す。
【図１】
2008228328.tif 000006
【図２】
2008228328.tif 000007
【図３】
2008228328.tif 000008
【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成20年4月18日(2008.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下記を具備する、入力信号に連結され、複数のフィンガを有するレーキ受信器に使用され、出力を前記レーキ受信器に出力するタイミング弁別器におけるタイミング弁別の方法：
前記入力信号の早いサンプル、定刻のサンプル、および遅いサンプルを収集する;
それぞれ、前記早いサンプル、定刻のサンプル、および遅いサンプルに応答して、前記入力信号波形のピークより早い前記入力信号の値を表す早いパラメーター、前記入力信号波形のピークに等しい前記入力信号の値を表す定刻パラメーター、および前記入力信号波形のピークより遅い前記入力信号の値を表す遅いパラメーターを派生する；
パラメーターβを選択する、βは前記レーキ受信器の複数のフィンガフィンガ間の距離の関数として選択される、
前記早いサンプル、定刻のサンプル、および遅いサンプルがタイミング調整が望ましいことを示さない時にも、前記早い入力信号の値を表す早いパラメーター、定刻の入力信号の値を表す定刻パラメーター、および遅い入力信号の値を表す遅いパラメーター間の所定の関係に応答して前記タイミング弁別器出力をゼロに設定する、前記所定の関係は、前記βパラメーターと前記早いパラメータとの積または、前記βパラメーターと前記遅いパラメータとの積が、前記定刻パラメーターより大きいことを示すときに、前記タイミング弁別器の出力をゼロに設定することを示す。
【請求項２】
前記タイミング弁別器は、タイムトラッキングループで使用される請求項１の方法。
【請求項３】
前記早いパラメーター、定刻のパラメーター、および遅いパラメーターは、それぞれ、前記早いサンプル、定刻のサンプル、および遅いサンプルの大きさの増加と減少を表す単調関数である、請求項１の方法。
【請求項４】
前記所定の関係が満たされないとき、前記タイミング弁別器の出力を早い−遅いの結果に設定する工程をさらに含む、請求項１の方法。
【請求項５】
前記タイミング弁別器の出力に応答してレーキ受信器の複数のフィンガを移動する工程をさらに含む、請求項４の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
別の方法では、プロセッサと記憶媒体は、ユーザ端末内のディスクリート部品として存在してもよい。開示された実施の形態の上述した記載は当業者がこの発明を製作または使用可能にするために提供される。これらの実施の形態に対する種々の変形例は当業者には容易に明白であろう、そしてここに定義される包括的原理は、この発明の精神または範囲を逸脱することなく他の実施の形態に適用可能である。従って、この発明はここに示した実施の形態に限定されることを意図したものではなく、ここに開示された原理および新規な特徴に一致する最も広い範囲が許容されるべきである。
本願発明の他の観点に基く実施形態
［１］  可変エミッタ負帰還を有する少なくとも一つのトランジスタを含み、増幅される信号を受信するための一対のディファレンシャル電圧入力を有し、及び一対のディファレンシャル電流出力を有する相互コンダクタンス入力段、
増幅される前記信号を増幅するために前記ディファレンシャル電流出力に接続された少なくとも一つの電流増幅器、及び
前記相互コンダクタンス入力段と前記少なくとも一つの電流増幅器に制御信号を印加するために、前記相互コンダクタンス入力段と前記少なくとも一つの電流増幅器に接続された制御回路であって、前記制御信号は制御電圧内の線形変化に応答して前記相互コンダクタンス入力段と前記少なくとも一つの電流増幅器の利得を指数的に変化させる、該制御回路、
を備える可変利得増幅器。
［２］前記相互コンダクタンス入力段は、
固定された相互コンダクタンスを有するアナログ変調入力段;及び、
可変相互コンダクタンスを有するディジタル変調入力段であって、前記可変相互コンダクタンスは前記制御信号によって変化される、ディジタル変調入力段、
を備え［１］の可変利得増幅器。
［３］モード選択信号に応答して前記少なくとも一つの電流増幅器に、前記アナログ変調入力段と前記ディジタル変調入力段とを交互に接続するための少なくとも一つのモード選択スイッチを、更に備えている［2］の可変利得増幅器。
［４］前記相互コンダクタンス入力段は、
前記ディファレンシャル電圧入力の第一の入力に接続されたベースを有する第一のバイポーラ接合トランジスタと、
前記ディファレンシャル電圧入力の第二の入力に接続されたベースを有する第二のバイポーラ接合トランジスタと、及び
前記第一のバイポーラ接合トランジスタのエミッタに接続されたソース、および前記第二のバイポーラ接合トランジスタのエミッタに接続されたドレイン、および前記制御信号を受信するために前記制御回路に接続されたゲートとを有する従属(slave)電界効果トランジスタ、とを備え、
前記制御信号は前記従属電界効果トランジスタのチャネル抵抗を変化させ、それによって、前記可変エミッタ負帰還を変化させる、［１］の可変利得増幅器。
［５］前記相互コンダクタンス入力段は更に前記ディファレンシャル電流出力を制限するための減衰器を備える、［４］の可変利得増幅器。
［６］前記制御回路は、
前記制御電圧内の線形変化を 制御電流内の指数的変化に変換するための指数関数発生器、
前記指数関数発生器に接続され、前記制御電流を受信する第一の演算増幅器回路であって、前記従属電界効果トランジスタの前記チャンネル抵抗を制御する前記第一の演算増幅器回路、
前記従属電界効果トランジスタのドレイン−ソース電圧を制御するための第二の演算増幅回路、及び
前記第一の演算増幅器回路と前記少なくとも一つの電流増幅器に前記信号を供するための電流ミラー、
とを備えた、［４］の可変利得増幅器。
［７］前記第一の演算増幅器回路は、
基準抵抗器と並列に接続されたマスタ電界効果トランジスタ、及び、
前記従属電界効果トランジスタの前記チャンネル抵抗を前記マスタ電界効果トランジスタのチャネル抵抗と同じにする演算増幅器、
を備えた、［７］の可変利得増幅器。
［８］前記少なくとも一つの電流増幅器が、
電気抵抗の分路-直列帰還を有する差動ダーリントン増幅器、
トランスリニア ループとして前記ダーリントン増幅器に接続された、差動カスケード増幅器、及び
前記制御回路、前記差動ダーリントン増幅器、および、前記差動カスケード増幅器とに接続されたテイル電流源あって、テイル電流のディファレンシャル対を形成する前記テイル電流源、とを備え、
前記電流増幅器の利得は、前記差動対のテイル電流の比に比例する、
［１］の可変利得増幅器。
［９］前記差動ダーリントン増幅器は、
前記相互コンダクタンス入力段の前記ディファレンシャル電流出力の一つに接続されたベースを有する第一のバイポーラ接合トランジスタ、
前記相互コンダクタンス段の前記ディファレンシャル電流出力の内の他の一つに接続されたベースを有する第二のバイポーラ接合トランジスタ、
前記第一のバイポーラ接合トランジスタのコレクタに第一の終端で接続され、及び前記第一のバイポーラ接合トランジスタの前記ベースに第二の終端で接続された第一の電流分割器、及び
前記第二のバイポーラ接合トランジスタのコレクタに第一の終端で接続され、前記第二のバイポーラ接合トランジスタの前記ベースに第二の終端で接続された第二の電流分割器、を備え、
前記差動ダーリントン増幅器の電流利得は、前記第１および第２の電流分割器内の抵抗の比率によって増加する、［８］の可変利得増幅器。
［１０］相互コンダクタンス増幅器を含む入力段、
前記入力段に接続された電流増幅器、及び
印加された制御電圧の関数として前記増幅器の利得を指数的に変化させるために、前記電流増幅器に線形に調節された制御電圧を印加する手段、とを備えている入力信号を処理する増幅器。
［１１］前記相互コンダクタンス増幅器が可変相互コンダクタンスを有する、［１０］の増幅器。
［１２］前記入力段は、更に前記相互コンダクタンス増幅器に接続された減衰器を備える［１１］の増幅器。
［１３］前記減衰器は、ギルバート・セル減衰器である、［１２］の増幅器。
［１４］前記相互コンダクタンス増幅器に接続された相互コンダクタンス増幅器バイアス制御回路、を更に備えた［１１］の増幅器。
［１５］前記入力信号は、二つの平衡信号を含み、及び前記相互コンダクタンス増幅器は、更に
能動素子であって、各平衡信号は前記能動素子のそれぞれの入力に加えられる能動素子、
前記能動素子にそれぞれ接続された電流源、及び
前記能動素子と前記電流源とに接続された可変抵抗、
とを具備する［１４］の増幅器。
［１６］前記減衰器は、更に
第二の能動素子、及び
第3の能動素子を備え、
前記第二の能動素子と前記第3の能動素子は、第一の能動素子に接続されている［１５］の増幅器。
［１７］前記相互コンダクタンス・バイアス制御回路は、更に
指数関数発生器、
前記指数関数発生器に接続された第一の演算増幅器回路、
前記第一の演算増幅器回路に接続された第二の演算増幅器回路、及び、
前記第一の演算増幅器回路に接続された電流源、
を具備する［１４］の増幅器。
［１８］前記相互コンダクタンス増幅器バイアス制御回路は、更に
前記第一の演算増幅器回路に接続されたローパスフィルタ、
を備える［１７］の増幅器。
［１９］前記指数関数発生器は、
一対の能動素子、
前記能動素子に接続された電流源、及び
前記能動素子にそれぞれ接続された一対の電流ミラー、
を備える［１７］の増幅器。
［２０］前記第一の演算増幅器回路は、
マスタ能動素子、
前記マスタ能動素子に接続された基準抵抗器、及び
第１と第２の入力、及び出力を有する差動増幅器、を備え、
前記マスタ能動素子は前記差動増幅器の前記第一の入力と前記出力に接続され、及び前記基準抵抗器は前記差動増幅器の前記第二の入力に接続される、［１７］の増幅器。
［２１］前記第二の演算増幅器回路は、さらに
第１および第２の入力を有する非反転単一利得増幅器、
前記非反転単一利得増幅器の前記第一の入力に接続された第一の入     
力抵抗、及び
前記非反転単一利得増幅器の前記第二の入力に接続された前記第二の入力抵抗、を備えた［１７］の増幅器。
［２２］前記電流増幅器段は、
ダーリントン差動増幅器、
前記ダーリントン差動増幅器アンプに接続されたカスケード差動増幅器、及び
前記ダーリントン差動増幅器および前記カスケード差動増幅器に接続されているテイル電流発生器、を備えた［１１］の増幅器。
［２３］前記ダーリントン差動増幅器は、
一対の第一の能動素子、
前記第一の能動素子にそれぞれ接続された一対の第二の能動素子、
前記第一の能動素子と前記第二の能動素子にそれぞれ接続された一対の第一の抵抗器、
前記第一の能動素子と前記第二の能動素子にそれぞれ接続された一対の第二の抵抗器、及び
前記第一の能動素子と前記第二の能動素子にそれぞれ接続された一対の電流源、を具備する、［２２］の増幅器。
［２４］前記カスケード差動増幅器は、
一対の第一の能動素子、及び
前記第一の能動素子にそれぞれ接続された一対の第二の能動素子、
を具備する、［２２］の増幅器。
［２５］前記テイル電流発生器は、
指数関数発生器、及び
前記指数関数発生器に接続された一対の電流ミラー、備えた［２２］の増幅器。
［２６］前記指数関数発生器は、
一対の能動素子、
前記能動素子に接続された電流源、及び
前記能動素子にそれぞれ接続された一対の電流ミラー、を具備する［２５］の増幅器。
［２７］前記一対の電流ミラーは、
一対の第一の能動素子、
前記第一の能動素子にそれぞれ接続された一対の第二の能動素子、
前記第１および第２の能動素子にそれぞれ接続された一対の第3の能動素子、
前記第一の能動素子にそれぞれ接続された一対の第一の抵抗器、及び
前記第一、第2、および、第3の能動素子にそれぞれ接続された一対の第二の抵抗器、を備えた、［２５］の増幅器。
［２８］増幅器が電流増幅器に接続された相互コンダクタンス増幅器を含み、相互コンダクタンス増幅器が
相互コンダクタンス増幅器に入力信号を印加し、及び
入力信号の電流振幅を修正する工程、
を備えている、増幅器内で入力信号を処理する方法。
［２９］線形に可変の制御電圧を増幅器に印加し、入力信号の電流振幅内で対応する指数変化を生ぜしめる工程を、さらに具備した［２８］の方法。
［３０］一対の電流を形成する工程であって、入力信号の電流振幅を変化させるように、その振幅比が御電圧で指数的に変化する、上記工程を備えた［２８］の方法。
［３１］入力信号の電流振幅を変化させるように、前記相互コンダクタンス増幅器内で縮退性負帰還を修正する工程を、さらに備えた［２８］の方法。
［３２］前記相互コンダクタンス増幅器に制御電圧を印加する、
前記制御電圧を一対の電流に変換する工程であって、その振幅比が記制御電圧に指数的に比例する、前記工程、
前記電流対を内部電圧に変換する工程、及び
前記一対の電流の前記振幅比内での線形変化が該信号の前記電流振幅を線型に変えるように、前記内部電圧で前記相互コンダクタンス増幅器内の縮体性帰還を修正する工程、
をさらに具備する、入力信号の電流振幅を修正するための［２８］の方法。
【外国語明細書】
2008228328000001.pdf