(57)【要約】【課題】ゲート酸化膜やトンネル酸化膜に作用するストレスを最小化することで素子の電気特性に優れたものが得られる半導体素子の製造方法を提供する。【解決手段】半導体基板１００上にワードラインやセレクトラインを形成後、層間絶縁膜１２２を形成する前に後続工程で発生するプラズマダメージからそうしたワードラインなどを保護するためにキャッピング膜１２０を形成する。その際、圧縮性キャッピング膜と伸長性キャッピング膜を少なくとも一層ずつ含んでキャッピング膜１２０を多層に形成する。そのようにして圧縮性ストレスと伸張性ストレスを相殺させ、ワードラインやゲート絶縁膜に作用するストレスを最小化させ、素子の電気的特性を維持し、ひいては向上させる。【選択図】  図１Ｅ
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【特許請求の範囲】
【請求項１】
ワードラインを含む半導体素子が形成された半導体基板が提供される工程と、
前記ワードラインを含む全体構造上に圧縮特性を有する第１の絶縁膜と伸長特性を有する第２の絶縁膜を含むキャッピング膜を形成する工程と、
前記キャッピング膜上に層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
ワードラインを含む半導体素子が形成された半導体基板が提供される工程と、
前記ワードラインを含む全体構造上にPECVD法の第１の絶縁膜とLPCVD法の第２の絶縁膜を交互に形成してキャッピング膜を形成する工程と、
前記キャッピング膜上に層間絶縁膜を形成する工程と、
含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記キャッピング膜を形成する前にさらに、前記ワードラインの側壁にスペーサを形成する工程を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
ワードライン及びソースセレクトラインが形成された半導体基板が提供される工程と、
前記セレクトライン及び前記ワードラインの間の前記半導体基板に接合領域を形成する工程と、
前記ワードライン及び前記セレクトラインの側壁にスペーサを形成する工程と、
前記スペーサを含む全体構造上に圧縮特性を有する第１の絶縁膜と伸長特性を有する第２の絶縁膜を含むキャッピング膜を形成する工程と、
前記キャッピング膜上に層間絶縁膜を形成する工程と、
含むことを特徴とすする半導体素子の製造方法。
【請求項５】
ワードライン及びソースセレクトラインが形成された半導体基板が提供される工程と、
前記セレクトライン及び前記ワードラインの間の前記半導体基板に接合領域を形成する工程と、
前記ワードライン及び前記セレクトラインの側壁にスペーサを形成する工程と、
前記スペーサを含む全体構造上にPECVD法の第１の絶縁膜とLPCVD法の第２の絶縁膜を交互に形成してキャッピング膜を形成する工程と、
前記キャッピング膜上に層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項６】
前記キャッピング膜は、前記第１の絶縁膜及び前記第２の絶縁膜が交互に積層された構造で形成されることを特徴とする請求項1、2、4及び5のいずれか１項に記載の半導体素子の製造方法。
【請求項７】
前記第１の絶縁膜がPECVD法で形成されることを特徴とする請求項１または４に記載の半導体素子の製造方法。
【請求項８】
前記第１の絶縁膜が窒化膜で形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記窒化膜は、SiH4、Si2H6及びSiH2Cl2のいずれか１つと窒素含有ガスを用いて500℃〜850℃の温度で形成されることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記窒素含有ガスとしてNH3ガスが用いられることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第１の絶縁膜は窒化膜で形成されることを特徴とする請求項２または５に記載の半導体素子の製造方法。
【請求項１２】
前記窒化膜は、SiH4、Si2H6及びSiH2Cl2のいずれか１つと窒素含有ガスを用いて500℃〜850℃の温度で形成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記窒素含有ガスとしてNH3ガスが用いられることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第２の絶縁膜はLPCVD法で形成されることを特徴とする請求項１または４に記載の半導体素子の製造方法。
【請求項１５】
前記第２の絶縁膜は窒化膜で形成されることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記窒化膜は、SiH4、Si2H6及びSiH2Cl2のいずれか１つと窒素含有ガスを用いて500℃〜850℃の温度で形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記窒素含有ガスとしてNH3ガスが用いられることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第２の絶縁膜は窒化膜で形成されることを特徴とする請求項２または５に記載の半導体素子の製造方法。
【請求項１９】
前記窒化膜は、SiH4、Si2H6及びSiH2Cl2のいずれか１つと窒素含有ガスを用いて500℃〜850℃の温度で形成されることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記窒素含有ガスとしてNH3ガスが用いられることを特徴とする請求項１９に記載の半導体素子の製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気特性に優れたゲート酸化膜やトンネル酸化膜を形成する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリとして代表的なフラッシュメモリ素子は、電源供給が中断されても格納されたデータが消去されない。このフラッシュメモリ素子のゲートは基本的にトンネル絶縁膜(またはトンネル酸化膜)、電荷格納膜、誘電体膜及びコントロールゲートを含む。その一方でフラッシュメモリ素子は、プログラム動作、リード動作及び消去動作を通じてデータを格納、読み出し、または削除する。このような動作の特性に最も大きい影響を与える要素がトンネル絶縁膜である。
【０００３】
プログラム動作や消去動作時には電子がかかるトンネル絶縁膜を通過して電荷格納膜が格納され、または電荷格納膜から基板に放出される。また、リード動作、待機モードまたは電源供給が中断された場合には、電荷格納膜にトラップされた電子は電荷格納膜の外部に放出されてはならない。電荷格納膜にトラップされた電子が外部に放出されれば、格納されたデータが保存されることなく変更される。すなわち、プログラムされたメモリセルの電荷格納膜から電子が外部に放出されると、メモリセルのしきい値電圧が低くなることで格納されているデータが「０」から「１」に変わる。このようにトンネル絶縁膜の特性が良好とはいえない場合は優れたデータ格納能が得られない。そのため、優れた特性を有するトンネル絶縁膜を形成することが求められる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、優れた特性を有するトンネル絶縁膜を形成した場合でも、次の後工程においてトンネル絶縁膜の特性が低下することがある。たとえば、ワードラインを形成した後に、ソースコンタクトプラグ及びドレインコンタクトプラグを形成するための絶縁膜蒸着工程と、導電膜蒸着工程及びパターニングのためのエッチング工程とが数回ずつ反復して実施される。絶縁膜の形成工程中、水素や酸素を含む副産物が発生してトンネル絶縁膜まで浸透してそのトンネル絶縁膜の特性を低下させてしまう。また、エッチング工程中、発生するプラズマもまたトンネル絶縁膜の特性を低下させる大きな原因となる。
【０００５】
以上から、本発明の目的は、ゲート酸化膜やトンネル酸化膜に作用するストレスを最小化することで素子の電気特性に優れたものが得られる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために本発明の代表的な半導体素子の製造方法は、ワードラインを含む半導体素子が形成された半導体基板が提供される工程と、前記ワードラインを含む全体構造上に圧縮特性を有する第１の絶縁膜と伸長特性を有する第２の絶縁膜を含むキャッピング膜を形成する工程と、前記キャッピング膜上に層間絶縁膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明の半導体素子の製造方法によれば、ワードラインを含む半導体素子が半導体基板に形成された後、プラズマダメージからワードラインなど保護するために圧縮性の第１の絶縁膜と伸長性の第２の絶縁膜を含むキャッピング膜を形成することにより、圧縮性のストレスと伸長性のストレスを相殺させる。それによって、キャッピング膜によってワードラインなどに作用するストレスを最小化でき、素子の電気的な特性に優れたものが得られ、また素子の電気特性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る半導体素子の製造方法の好適な実施形態について、その製造工程を順に示す図１Ａ〜図１Ｅを参照して詳細に説明する。なお、以下の記載中で一方の膜が他方の膜または半導体基板の「上」にあると表現されている場合は、その一方の膜は他方の膜または半導体基板に直に接触して存在することができ、またはその間に第３の膜が介在させることができるものとする。また、図面において各層の厚さやサイズは説明の便宜及び明確性のために誇張されて表現されており、図中の同一符号は同一の要素を指すものとする。
【０００９】
まず、図１Ａに示すように、半導体基板(100)上に多数のソースセレクトライン(SSL)が形成され、また多数のワードライン(WL0，WL1)と多数のドレインセレクトライン(図示略)が形成される。ワードラインはソースセレクトラインとドレインセレクトラインとの間に形成される。ソースセレクトラインとドレインセレクトラインとの間には16個、32個または64個のワードラインが形成されるが、説明の便宜上、2個のワードライン(WL0，WL1)のみを示している。以下、「セレクトライン」という場合はソースセレクトラインとドレインセレクトラインの両者を含むものとする。
【００１０】
したがって、ワードラインとセレクトラインはトンネル絶縁膜(102)、電荷格納膜(104)、誘電体膜(106)及びコントロールゲート(112)を含み、コントロールゲート(112)はポリシリコン層(108)及びシリサイド層(110)を含む。ワードライン及びセレクトライン上にはハードマスク(114)が形成される。
【００１１】
半導体基板(100)の素子分離領域には素子分離膜(図示略)が形成され、ワードライン及びセレクトラインと交差するように形成される。また、ワードライン及びセレクトラインの間の半導体基板(100)の活性領域には接合領域(116a)が形成される。ソースセレクトライン(SSL)の間に形成される接合領域(116b)は共通ソースとなり、ドレインセレクトラインとの間に形成される図示しない接合領域がドレインとなる。
【００１２】
一方、セレクトラインは、トランジスタのゲートのように形成される必要がある。そのためには電荷格納膜(104)とコントロールゲート(112)が電気的に連結されなければならない。それゆえ電荷格納膜(104)を含む全体構造上に誘電体膜(106)を形成し、コントロールゲート(112)を形成する前に、セレクトラインが形成される領域で誘電体膜(106)の一部を除去する。これにより、誘電体膜(106)にはコンタクトホールが形成され、コンタクトホールを通じて、セレクトラインでは電荷格納膜(104)とコントロールゲート(112)が電気的に連結される。
【００１３】
以上の過程を経て、トンネル絶縁膜(102)はO2及びH2を含む混合ガス雰囲気で半導体基板(100)の表面を酸化させて形成することができ、50Å〜100Åの厚さで形成することができる。トンネル絶縁膜(102)の形成後、そのトンネル絶縁膜(102)の膜質を向上させるべくNOまたはN2Oの雰囲気で850℃〜950℃の温度で熱処理を実施することができる。電荷格納膜(104)はポリシリコンや非晶質シリコンで形成することができ、SiH4またはSiH2Cl2をソースとして用い、500Å〜2500Åの厚さで形成することができる。また、電荷格納膜(104)の不純物の濃度が1.0E19atoms/cm3〜5.0E20 atoms/cm3になるように、電荷格納膜(104)の形成時にボロン(B)やリン(P)を追加で供給することができる。誘電体膜(106)は酸化膜及び窒化膜を含み、ONO構造で形成することができる。
【００１４】
その場合、酸化膜は600℃〜850℃の温度でLPCVD法またはALD法で形成することができ、窒化膜はSiH4またはSiH2Cl2のソースガスとN2OまたはNH3のような反応ガスを用いて600℃〜750℃の温度でLPCVD法またはALD法で形成することができる。誘電体膜(106)を形成した後には、酸化膜と窒化膜の界面で漏洩電流を誘発するソースを除去するために酸素雰囲気の熱処理を実施することができる。具体的には、O2とH2を含む雰囲気で600℃〜900℃の温度で熱処理を実施する。ハードマスク(114)は酸化膜及び窒化膜の積層構造で形成することができる。
【００１５】
つぎに、図１Ｂに示すように、絶縁膜でワードライン(WL0，WL1)とセレクトラインの側壁にスペーサ(118a，118b)を形成する。具体的には、両ワードライン(WL0，WL1)間が満たされるように全体構造上に絶縁膜を形成した後、全面エッチング工程を実施する。全面エッチング工程を実施すれば、ソースセレクトライン(SSL)の間とドレインセレクトラインの間では間隔が相対的に広いため、ソースセレクトライン(SSL)の対向する側壁とドレインセレクトラインの対向する側壁に絶縁膜がスペーサ(118b)の形態で残留する。スペーサ(118b)の間には共通ソース(116b)と図示しないドレインが露出される。一方、ワードライン(WL0，WL1)の間とワードライン及びセレクトラインの間は相対的に間隔が狭いため、スペーサ(118a)が互いに当接してワードライン(WL0，WL1)の間とワードライン及びセレクトラインの間が絶縁膜(118a)で満たされる。したがって、スペーサ(118a)が互いに当接してワードライン(WL0，WL1)の間とワードライン及びセレクトラインの間の接合領域は露出されない。
【００１６】
上記において、スペーサ(118a，118b)は酸化膜で形成することができる。また、スペーサ(118a，118b)を酸化膜及び窒化膜の積層構造で形成することができ、この場合、酸化膜がワードライン(WL0，WL1)と接触するように酸化膜をまず形成することが望ましい。
【００１７】
つぎに、図１Ｃに示すように、本実施形態における重要な工程として、ワードライン(WL0，WL1)を含む全体構造上にキャッピング膜(120)を形成する。
【００１８】
キャッピング膜(120)は、後続の工程で発生するプラズマダメージからワードラインや、特にゲート絶縁膜などのセレクトラインを保護するために形成される。このようなキャッピング膜(120)は窒化膜(Si3N4)で形成することができる。キャッピング膜(120)をどのような膜で形成した場合でも、そうしたキャッピング膜(120)は圧縮性や伸長性を有する。したがって、工程条件を調節して圧縮性を有するキャッピング膜と伸長性を有するキャッピング膜を少なくとも一層以上ずつ形成し、キャッピング膜(120)を多層膜で形成する。キャッピング膜(120)をそのように多層膜で形成することで圧縮性と伸長性が打ち消しあって相殺され、ワードライン(WL0，WL1)やセレクトラインに作用するストレスを最小化することができる。
【００１９】
かかるキャッピング膜(120)の形成について、窒化膜を利用する場合を具体例に以下に説明する。
【００２０】
キャッピング膜(120)を窒化膜で形成する場合、SiH4、Si2H6及びSiH2Cl2のいずれか１つと、たとえばNH3のような窒素含有ガスを用いて500℃〜850℃の温度で窒化膜を形成する。このとき、窒化膜をLPCVD法で形成すれば伸長性が備わるようになる。また、窒化膜をPECVD法で形成すれば圧縮性が備わるようになる。このように、形成方法を異にしながら窒化膜を形成すれば、圧縮性の窒化膜（第１の絶縁膜）と伸長性の窒化膜（第２の絶縁膜）でもって多層に形成することができる。
【００２１】
一方、LPCVD法で窒化膜を形成する場合は、高ステップカバレッジ比率(step coverage ratio)のものが得られる。また、PECVD法で窒化膜を形成すればステップカバレッジ比率が相対的に低くなる。このようなステップカバレッジ特性も相互補完になるため、優れたステップカバレッジ特性を得ることができる。上記の方法を通じてキャッピング膜(120)をC-T-C-T(compressive-tensile-compressive-tensile)構造やT-C-T-C(tensile-compressive-tensile-compressive)構造で形成し、キャッピング膜(120)が目標の厚さで形成されるまでPECVD法とLPCVD法を反復して窒化膜を形成する。
【００２２】
つぎに、図１Ｄに示すように、全体構造上に層間絶縁膜(122)を形成する。
【００２３】
そして、図１Ｅに示すように、共通ソース(116b)が露出されるように層間絶縁膜(122)及びキャッピング膜(120)の一部を除去してソースコンタクトホール(124)を形成する。ソースコンタクトホール(124)はソースセレクトライン(SSL)と平行なライン形態で形成し、隣接したストリングの共通ソースを共に露出させる。次いで、ソースコンタクトホール(124)を導電性物質で満たして共通ソースライン(128)を形成する。共通ソースライン(128)は、タングステンのような金属物質やポリシリコンで形成することができる。このとき、共通ソースライン(128)をタングステンのような金属物質で形成する場合、共通ソース(116b)とのオーミックコンタクト(Ohmic contact)のために共通ソースライン(128)の形成前にプラグイオン注入工程を実施することができる。プラグイオン注入時に５価の不純物を注入し、共通ソース(116b)に注入された不純物より高濃度で５価の不純物を注入する。これにより、共通ソース(116b)にはプラグイオン注入層が形成される。
【００２４】
以上説明したように、本実施形態の製造方法においては、上記キャッピング膜(120)が以下の数々の作用をする。すなわち、層間絶縁膜を形成し、コンタクトホールを形成するためにエッチング工程を実施し、また導電性物質を蒸着する過程で発生するプラズマダメージがトンネル絶縁膜に働いたり、O2またはH2のような成分がトンネル絶縁膜に浸透するのを防止する。
【００２５】
以上をまとめると、ワードラインとセレクトラインを形成した後、層間絶縁膜を形成する前に後工程で発生するプラズマダメージからワードラインやセレクトラインを保護するためにキャッピング膜を形成する。キャッピング膜は、圧縮性キャッピング膜と伸長性キャッピング膜を少なくとも一層ずつ含む多層に形成されることで、圧縮性ストレスと伸長性ストレスを相殺させて打ち消し合わせる。それによって、ワードラインやセレクトラインのゲート絶縁膜に作用するストレスが最小化され、素子の電気的特性を向上させることができるのである。
【００２６】
なお、本発明の半導体素子の製造方法についてその好適な実施形態を説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
【００２７】
たとえば、上記実施形態として説明したNAND型フラッシュメモリ素子だけに限らず、NOR型フラッシュメモリ素子でワードラインを形成した後、層間絶縁膜を形成する前にキャッピング膜を形成する工程に適用され得る。また、DRAMのように単位セルにトランジスタが含まれるメモリ素子でも半導体基板にトランジスタのゲートからなるワードラインを形成し、層間絶縁膜を形成する前にキャッピング膜を形成する工程にも適用可能なことは当然である。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明に係る半導体素子の製造方法の実施形態においてその工程を示す断面図。
【図１Ｂ】同実施形態における次工程を示す断面図。
【図１Ｃ】同実施形態における次工程を示す断面図。
【図１Ｄ】同実施形態における次工程を示す断面図。
【図１Ｅ】同実施形態における次工程を示す断面図。
【符号の説明】
【００２９】
100   半導体基板 
102   トンネル絶縁膜
104   電荷格納膜 
106   誘電体膜
108   第１の絶縁膜 
110   第２の絶縁膜
112   コントロールゲート
114   ハードマスク
116a   接合領域 
116b   共通ソース
118a   絶縁膜 
118b   スペーサ
120     多層のキャッピング膜 
122     層間絶縁膜
124     ソースコンタクトホール
126     プラグイオン注入層
128     共通ソースライン
【図１Ａ】
2008166683.tif 000003
【図１Ｂ】
2008166683.tif 000004
【図１Ｃ】
2008166683.tif 000005
【図１Ｄ】
2008166683.tif 000006
【図１Ｅ】
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