(57)【要約】【課題】反り防止用の補強部材が基板に連結された半導体チップスタックパッケージを提供する。【解決手段】その一面に第１回路パターンを備える第１基板と、第１基板上に垂直に積層され、それぞれ一面に第１基板の第１回路パターンに電気的に連結される第１接続パッドを備える複数の半導体チップを備える第１単位半導体チップと、第１単位半導体チップ上に配列され、その一面に第１回路パターンを備える第１補強部材と、を備え、第１単位半導体チップの最上部の半導体チップは、第１接続パッドに連結される第１補助接続パッドをさらに備え、第１補強部材の第１回路パターンは、最上部の半導体チップの第１補助接続パッドを通じて第１基板の前記第１回路パターンと電気的に連結される半導体チップスタックパッケージである。【選択図】図１
2008118140.tif 000002
【特許請求の範囲】
【請求項１】
その一面に第１回路パターンを備える第１基板と、
前記第１基板上に垂直に積層され、それぞれ一面に前記第１基板の前記第１回路パターンに電気的に連結される第１接続パッドを備える複数の半導体チップを備える第１単位半導体チップと、
前記第１単位半導体チップ上に配列され、その一面に第１回路パターンを備える第１補強部材と、を備え、
前記第１単位半導体チップの最上部の半導体チップは、前記第１接続パッドに連結される第１補助接続パッドをさらに備え、
前記第１補強部材の前記第１回路パターンは、前記最上部の半導体チップの前記第１補助接続パッドを通じて前記第１基板の前記第１回路パターンと電気的に連結されることを特徴とする半導体チップスタックパッケージ。
【請求項２】
前記最上部の半導体チップを除いた残りの半導体チップは、メモリ素子を備え、前記最上部の半導体チップは、前記残りの半導体チップと前記第１補強部材とを連結させるための連結チップとして作用することを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項３】
前記最上部の半導体チップの前記第１補助接続パッドと前記第１補強部材の前記第１回路パターンとは、導電性ボールを通じてフリップチップボンディングされることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項４】
前記基板の前記第１回路パターンと前記第１単位半導体チップの前記第１接続パッドとは、ワイヤーを通じてワイヤーボンディングされていることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項５】
前記第１基板と前記第１補強部材とは、印刷回路基板を備えることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項６】
前記第１基板の下部に配列されるが、一面に配列された第３回路パターン、他面に配列された第４回路パターン、前記第３及び第４回路パターンにそれぞれ配列された第３及び第４接続端子を備える第２基板と、
前記第２基板上に装着されるが、前記第４回路パターンに連結されるロジックチップと、をさらに備え、
前記第１基板の第１回路パターンと前記第２基板の前記第４回路パターンとは、前記第４接続端子を通じてフリップチップボンディングされて、前記第１補強部材の前記第１回路パターンが前記ロジックチップに電気的に連結されることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項７】
前記第１補強部材の上部に配列されるが、一面に配列された第３回路パターン及び他面に配列された第４回路パターンを備える第２基板と、
前記第２基板上に垂直に積層され、それぞれ一面に前記第２基板の前記第４回路パターンに電気的に連結される第２接続パッドを備える複数の半導体チップを備える第２単位半導体チップと、をさらに備え、
前記第１補強部材は、他面に配列された第２回路パターンをさらに備え、
前記第１補強部材の前記第２回路パターンが前記第２基板の前記第３回路パターンに電気的に連結されることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項８】
前記第１補強部材の前記第２回路パターンと前記第２基板の前記第３回路パターンとが直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされることを特徴とする請求項７に記載の半導体チップスタックパッケージ。
【請求項９】
前記第２単位半導体チップの前記第２接続パッドと前記第２基板の前記第４回路パターンとは、ワイヤーを通じてワイヤーボンディングされることを特徴とする請求項７に記載の半導体チップスタックパッケージ。
【請求項１０】
前記第２単位半導体チップ上に配列され、その一面に第３回路パターンを備える第２補強部材をさらに備え、
前記第２単位半導体チップの最上部の半導体チップは、前記第２接続パッドに連結される第２補助接続パッドをさらに備え、
前記第２補強部材の前記第３回路パターンは、前記最上部の半導体チップの前記第２補助接続パッドを通じて前記第２基板の前記第３回路パターンと電気的に連結されることを特徴とする請求項７に記載の半導体チップスタックパッケージ。
【請求項１１】
前記第２単位半導体チップのうち前記最上部の半導体チップを除いた残りの半導体チップは、メモリ素子を備え、前記最上部の半導体チップは、前記残りの半導体チップと前記第２補強部材とを連結させるための連結チップとして作用することを特徴とする請求項１０に記載の半導体チップスタックパッケージ。
【請求項１２】
前記第２基板と前記第２補強部材とは、印刷回路基板を備えることを特徴とする請求項１０に記載の半導体チップスタックパッケージ。
【請求項１３】
前記第１補強部材の上部に配列されるが、一面に配列された第３回路パターン及び他面に配列された第４回路パターンを備える第２基板と、
前記第２基板上に垂直に積層され、それぞれ一面に前記第２基板の前記第４回路パターンに電気的に連結される第２接続パッドを備える複数の半導体チップを備える第２単位半導体チップと、をさらに備え、
前記第１補強部材は、他面に配列された第２回路パターンをさらに備え、
前記第２単位半導体チップの最上部の半導体チップは、前記第２接続パッドに連結される第２補助接続パッドをさらに備え、
前記第１補強部材の第２回路パターンが前記第２単位半導体チップの前記最上部の半導体チップの第２補助接続パッドに電気的に連結されることを特徴とする請求項１に記載の半導体チップスタックパッケージ。
【請求項１４】
前記最上部の半導体チップの前記第２補助接続パッドと前記第１補強部材の前記第２回路パターンとは、直接フリップチップボンディングされることを特徴とする請求項１３に記載の半導体チップスタックパッケージ。
【請求項１５】
その一面に第１回路パターンを備える第１基板と、
前記第１基板上に垂直に積層され、それぞれ第１ビア及び前記第１ビアに埋め込まれて前記第１基板の前記第１回路パターンに電気的に連結される第１チップ接続端子を備える、複数の半導体チップを備える第１単位半導体チップと、
前記第１単位半導体チップ上に配列され、その一面に第１回路パターンを備える第１補強部材と、を備え、
前記第１補強部材の前記第１回路パターンは、前記第１単位半導体チップの前記第１チップ接続端子を通じて前記第１基板の前記第１回路パターンと電気的に連結されることを特徴とする半導体チップスタックパッケージ。
【請求項１６】
前記第１単位半導体チップの前記半導体チップの第１チップ接続端子は、直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされ、前記第１単位半導体チップの最下部の半導体チップと前記第１基板の第１回路パターンとは、直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされ、前記第１単位半導体チップの前記最上部の半導体チップと前記第１補強部材の前記第１回路パターンとは、導電性ボールを通じてフリップチップボンディングされることを特徴とする請求項１５に記載の半導体チップスタックパッケージ。
【請求項１７】
前記第１補強部材の上部に配列されるが、一面に第３回路パターンを備える第２基板と、
前記第２基板上に垂直に積層され、それぞれ第２ビア及び前記第２ビアに埋め込まれて前記第２基板の前記第３回路パターンに電気的に連結される第２チップ接続端子を備える、複数の半導体チップを備える第２単位半導体チップと、を備え、
前記第１補強部材は、他面に配列された第２回路パターンをさらに備え、
前記第１補強部材の前記第２回路パターンが前記第２基板の前記第４回路パターンに電気的に連結されることを特徴とする請求項１６に記載の半導体チップスタックパッケージ。
【請求項１８】
前記第１補強部材の第２回路パターンと前記第２基板の前記第４回路パターンとが直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされることを特徴とする請求項１７に記載の半導体チップスタックパッケージ。
【請求項１９】
前記第２単位半導体チップ上に配列され、その一面に第３回路パターンを備える第２補強部材をさらに備え、
前記第２単位半導体チップの最上部の半導体チップは、前記第２接続パッドに連結される第２補助接続パッドをさらに備え、
前記第２補強部材の前記第３回路パターンは、前記最上部の半導体チップの前記第２補助接続パッドを通じて前記第２基板の前記第３回路パターンと電気的に連結されることを特徴とする請求項１７に記載の半導体チップスタックパッケージ。
【請求項２０】
前記第１補強部材の前記第２回路パターンと前記第２単位半導体チップの前記第２チップ接続端子とは、直接フリップチップボンディングされることを特徴とする請求項１９に記載の半導体チップスタックパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに係り、特に反り防止用の補強部材が基板に連結された半導体チップスタックパッケージに関する。
【背景技術】
【０００２】
携帯用ＰＣや携帯用電話のような電子製品が軽薄短小化される趨勢であり、これによって、前記携帯用電子製品に適用される半導体製品も次第に小さくなり、多機能化されている趨勢である。半導体パッケージの容量を増大させ、機能を拡張させるために、ウェーハ状態での集積度が次第に向上している。かかる半導体パッケージとして、複数の半導体チップを垂直に積層し、積層された複数の半導体チップを基板に実装して一つの単位半導体チップパッケージに具現する半導体チップスタックパッケージがある。半導体チップスタックパッケージは、一つの半導体チップが内蔵された単位半導体チップパッケージを複数個利用することより、サイズ、重量及び実装面積の面で小型化及び軽量化に有利である。
【０００３】
しかし、半導体チップスタックパッケージは、多くの製造工程上で難しさがある。半導体チップスタックパッケージは、ＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）のような基板上に半導体チップをソルダボールを熱圧着させて付着するとき、基板が凸状に反る。これは、パッケージの反り現象である。かかるパッケージの反り現象は、５０μｍ以下の薄型のウェーハを使用する場合、半導体物質は、パッケージで反り現象を防止し難いためにさらに深刻になる。また、ウェーハレベルパッケージの場合、個別半導体チップに分離させるための工程時に不良が発生して収率が低下し、半導体パッケージ上に半導体パッケージが積層されたＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）タイプの場合、高集積度の半導体パッケージを具現し難い。本発明は、通常的な技術の前記短所及び他の短所を解決しようとする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、反り防止用の補強部材が基板に連結された半導体チップスタックパッケージを提供するところにある。
【課題を解決するための手段】
【０００５】
前記課題を解決するために、本発明の一見地による半導体チップスタックパッケージは、その一面に第１回路パターンを備える第１基板と、前記第１基板上に垂直に積層され、それぞれ一面に前記第１基板の前記第１回路パターンに電気的に連結される第１接続パッドを備える複数の半導体チップを備える第１単位半導体チップと、前記第１単位半導体チップ上に配列され、その一面に第１回路パターンを備える第１補強部材と、を備える。前記第１単位半導体チップの最上部の半導体チップは、前記第１接続パッドに連結される第１補助接続パッドをさらに備える。前記第１補強部材の前記第１回路パターンは、前記最上部の半導体チップの前記第１補助接続パッドを通じて前記第１基板の前記第１回路パターンと電気的に連結される。
【０００６】
前記最上部の半導体チップを除いた残りの半導体チップは、メモリ素子を備え、前記最上部の半導体チップは、前記残りの半導体チップと前記第１補強部材とを連結させるための連結チップとして作用する。前記最上部の半導体チップの前記第１補助接続パッドと前記第１補強部材の前記第１回路パターンとは、導電性ボールを通じてフリップチップボンディングされる。前記基板の前記第１回路パターンと前記第１単位半導体チップの前記第１接続パッドとは、ワイヤーを通じてワイヤーボンディングされる。前記第１基板と前記第１補強部材とは、印刷回路基板を備える。
【０００７】
前記半導体チップスタックパッケージは、前記第１基板の下部に配列されるが、一面に配列された第３回路パターン、他面に配列された第４回路パターン、前記第３及び第４回路パターンにそれぞれ配列された第３及び第４接続端子を備える第２基板と、前記第２基板上に装着されるが、前記第４回路パターンに連結されるロジックチップと、をさらに備える。前記第１基板の第１回路パターンと前記第２基板の前記第４回路パターンとは、前記第４接続端子を通じてフリップチップボンディングされて、前記第１補強部材の前記第１回路パターンが前記ロジックチップに電気的に連結される。
【０００８】
前記半導体チップスタックパッケージは、前記第１補強部材の上部に配列されるが、一面に配列された第３回路パターン、他面に配列された第４回路パターンを備える第２基板と、前記第２基板上に垂直に積層され、それぞれ一面に前記第２基板の前記第４回路パターンに電気的に連結される第２接続パッドを備える複数の半導体チップを備える第２単位半導体チップと、をさらに備える。前記第１補強部材は、他面に配列された第２回路パターンをさらに備える。前記第１補強部材の第２回路パターンが前記第２基板の前記第３回路パターンに電気的に連結される。前記第１補強部材の前記第２回路パターンと前記第２基板の前記第３回路パターンとが直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされる。または、前記第１補強部材の第２回路パターンが前記第２単位半導体チップの前記最上部の半導体チップの第２補助接続パッドに電気的に連結される。前記最上部の半導体チップの前記第２補助接続パッドと前記第１補強部材の前記第２回路パターンとは、直接フリップチップボンディングされる。
【０００９】
前記第２単位半導体チップの前記第２接続パッドと前記第２基板の前記第４回路パターンとは、ワイヤーを通じてワイヤーボンディングされる。前記第２基板の前記第３回路パターン上に第３接続端子が配列され、前記第２単位半導体チップの前記第２接続パッド上にそれぞれ複数の第２チップ接続端子が配列される。前記第２単位半導体チップ上に第２補強部材が配列されて、その一面に第３回路パターンを備える。前記第２単位半導体チップの最上部の半導体チップは、前記第２接続パッドに連結される第２補助接続パッドをさらに備える。前記第２補強部材の前記第３回路パターンは、前記最上部の半導体チップの前記第２補助接続パッドを通じて前記第２基板の前記第３回路パターンと電気的に連結される。前記第２単位半導体チップのうち最上部の半導体チップを除いた残りの半導体チップは、メモリ素子を備え、前記最上部の半導体チップは、前記残りの半導体チップと前記第２補強部材とを連結させるための連結チップとして作用する。前記第２単位半導体チップの前記最上部の半導体チップの前記第２補助接続パッドと前記第２補強部材の前記第３回路パターンとは、直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされる。前記第２基板と前記第２補強部材とは、印刷回路基板を備える。
【００１０】
本発明の他の見地による半導体チップスタックパッケージは、その一面に第１回路パターンを備える第１基板と、前記第１基板上に垂直に積層され、それぞれ第１ビア及び前記第１ビアに埋め込まれて前記第１基板の前記第１回路パターンに電気的に連結される第１チップ接続端子を備える、複数の半導体チップを備える第１単位半導体チップと、前記第１単位半導体チップ上に配列され、その一面に第１回路パターンを備える第１補強部材と、を備える。前記第１補強部材の前記第１回路パターンは、前記第１単位半導体チップの前記第１チップ接続端子を通じて前記第１基板の前記第１回路パターンと電気的に連結される。
【００１１】
前記第１単位半導体チップの前記半導体チップの第１チップ接続端子は、直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされ、前記第１単位半導体チップの最下部の半導体チップと前記第１基板の第１回路パターンとは、直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされる。前記第１単位半導体チップの前記最上部の半導体チップと前記第１補強部材の前記第１回路パターンとは、導電性ボールを通じてフリップチップボンディングされる。
【００１２】
前記半導体チップスタックパッケージは、前記第１補強部材の上部に配列されるが、一面に第３回路パターンを備える第２基板と、前記第２基板上に垂直に積層され、それぞれ第２ビア及び前記第２ビアに埋め込まれて前記第２基板の前記第３回路パターンに電気的に連結される第２チップ接続端子を備える、複数の半導体チップを備える第２単位半導体チップと、を備える。前記第１補強部材は、他面に配列された第２回路パターンをさらに備え、前記第１補強部材の前記第２回路パターンが前記第２基板の前記第４回路パターンに電気的に連結される。前記第１補強部材の第２回路パターンと前記第２基板の前記第４回路パターンとが直接フリップチップボンディングされるか、または導電性ボールを通じてフリップチップボンディングされる。または、前記第１補強部材の前記第２回路パターンと前記第２単位半導体チップの前記第２チップ接続端子とは、直接フリップチップボンディングされる。
【発明の効果】
【００１３】
本発明の実施形態による半導体チップスタックパッケージによれば、基板と類似した物質からなる補強部材を備えてパッケージの反り現象を防止して収率を向上させるだけでなく、高集積化できる。また、前記補強部材が半導体パッケージ上に半導体パッケージを積層させる時に連結部材としても使われるので、半導体パッケージを小型化、薄型化及び軽量化できる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面に基づいて本発明の望ましい実施形態を説明する。しかし、本発明の実施形態は、色々な他の形態に変形され、本発明の範囲が後述する実施形態により限定されるものと解釈されてはならない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状などは、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００１５】
図１は、本発明の第１実施形態によるＦＢＧＡ（Ｆｉｎｅ−ｐｉｔｃｈ  ＢａｌｌＧｒｉｄ  Ａｒｒａｙ）タイプの半導体チップスタックパッケージの断面図である。図１に示すように、半導体チップスタックパッケージ１００ａは、基板１１０と、複数の半導体チップ１２０，１３０，１４０，１５０と、前記複数の半導体チップ１２０，１３０，１４０，１５０のうち最上部の半導体チップ１５０の上部に配列された補強部材１９０と、を備える。前記基板１１０は、印刷回路基板を備える。前記基板１１０の一面に複数の第１回路パターン１１１が配列され、前記基板１１０の他面には複数の第２回路パターン１１３が配列される。前記第１回路パターン１１１と前記第２回路パターン１１３とは、前記基板１１０に配列された回路配線（図示せず）を通じて電気的に連結される。前記第１回路パターン１１１には、それぞれ複数の外部接続端子１１２が配列される。前記外部接続端子１１２は、ソルダボールのような導電性ボールを備える。前記第２回路パターン１１３には、複数の内部接続端子１１４がそれぞれ配列される。前記内部接続端子１１４は、導電性ボールを備える。
【００１６】
前記複数の半導体チップ１２０，１３０，１４０，１５０が前記基板１１０上に垂直に積層されて、単位半導体チップ１００を形成する。接続パッド１２１，１３１，１４１，１５１が上方に向かうように、前記半導体チップ１２０，１３０，１４０，１５０が接着剤１７０により接着されて積層される。前記最下部の半導体チップ１２０は、接着剤１７１により前記基板１１０の前記一面に付着され、上側の半導体チップ１３０，１４０，１５０は、下側の半導体チップ１２０，１３０，１４０に各接着剤１７２，１７３，１７４によりそれぞれ付着される。各半導体チップ１２０，１３０，１４０，１５０は、その一面に複数の接続パッド１２１，１３１，１４１，１５１がそれぞれ配列され、前記接続パッド１２１，１３１，１４１，１５１にそれぞれ接続端子１２２，１３２，１４２，１５２が配列される。前記接続端子１２２，１３２，１４２，１５２は、導電性ボールを備える。
【００１７】
前記接続端子１２２，１３２，１４２，１５２は、前記基板１１０の内部接続端子１１４にワイヤー１６１，１６２，１６３，１６４を通じてそれぞれワイヤーボンディングされている。前記最上部の半導体チップ１５０の前記一面の中央部には、複数の補助接続パッド１５３が配列され、前記複数の補助接続パッド１５３には、それぞれ複数の補助接続端子１５４が配列される。前記補助接続パッド１５３は、再配線工程を通じて形成される。前記補助接続端子１５４は、導電性ボールを備える。前記補強部材１９０と基板１１０との間には、前記単位半導体チップ１００、前記ワイヤー１６０及び接続端子１１４，１５２，１５４が封止材１８０により密封されて外部環境から保護される。
【００１８】
前記単位半導体チップ１００のうち最上部の半導体チップ１５０は、半導体メモリチップの代わりに連結チップで構成することもできる。この場合、前記最上部の半導体チップ１５０は、接続パッド１５１及び再配線工程による補助接続パッド１５３のみを備えて特別な機能を行わず、単位半導体チップ１００と補強部材１９０とを連結させる役割のみを行える。
【００１９】
図２は、図１の半導体チップスタックパッケージの連結パッドと補助連結パッドとの連結関係を示す断面図である。図２に示すように、ウェーハ１５０ａの前記一面上に接続パッド１５１が形成される。前記ウェーハ１５０ａの前記一面は、半導体の製造工程により各種の半導体素子（図示せず）が集積される面をいう。前記接続パッド１５１は、半導体素子を外部と電気的に連結するパッドであって、例えばＡｌのような金属パッドを備える。前記ウェーハ１５０ａの前記一面及び前記接続パッド１５１上に第１絶縁膜１５０ｂが形成される。前記第１絶縁膜１５０ｂは、前記接続パッド１５１の一部分を露出させる開口部１５０ｃを備える。
【００２０】
前記第１絶縁膜１５０ｂ上に前記開口部１５０ｃを通じて前記接続パッド１５１に連結される補助接続パッド１５３を、再配線工程を通じて形成する。前記補助接続パッド１５３は、ＣｕまたはＣｕ／Ｎｉ／Ｔｉのような金属パッドを備える。前記第１絶縁膜１５０ｂ及び前記補助接続パッド１５３上に第２絶縁膜１５０ｄが形成される。前記第２絶縁膜１５０ｄは、前記補助接続パッド１５３の一部分を露出させる開口部１５０ｅを備える。前記開口部１５０ｅを通じて露出される前記補助接続パッド１５３上に補助接続端子１５４が付着される。
【００２１】
再び図１に示すように、前記補強部材１９０は、前記基板１１０と収縮／膨脹係数またはガラス転移温度Ｔｇなどが類似した物質を含む。前記補強部材１９０は、印刷回路基板を備える。前記補強部材１９０の一面に複数の第１回路パターン１９１が配列され、前記補強部材１９０の他面には複数の第２回路パターン１９２が配列される。前記第１回路パターン１９１と前記第２回路パターン１９２とは、前記補強部材１９０に配列された回路配線（図示せず）を通じて電気的に連結される。前記第１回路パターン１９１は、前記最上部の半導体チップ１５０の補助接続端子１５４とフリップチップボンディングされて電気的に接続される。したがって、前記補強部材１９０の第１回路パターン１９１は、前記基板１１０の内部接続端子１１４と電気的に連結される。前記第２回路パターン１９２には、複数の外部接続端子（図示せず）、例えば導電性ボールが付着されることもある。
【００２２】
図３は、本発明の第２実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図３に示すように、半導体チップスタックパッケージ１００ｂは、例えばロジックチップ３００が実装された第１半導体パッケージ１０１と、前記第１半導体パッケージ１０１上に積層された第２半導体パッケージ１０２と、を備える。前記第１半導体パッケージ１０１は、基板２００を備える。前記基板２００は、印刷回路基板を備える。前記基板２００は、一面に複数の第１回路パターン２１１が配列され、前記基板２００の他面には複数の第２回路パターン２１３が配列される。前記第１回路パターン１１１と前記第２回路パターン１１３とは、前記基板２００に配列された回路配線（図示せず）を通じて電気的に連結される。前記第１回路パターン１１１には、複数の第１接続端子２１２が配列される。前記第１接続端子２１２は、導電性ボールを備える。
【００２３】
図示していないが、前記ロジックチップ３００は、前記基板２００上に接着剤を通じて付着され、前記ロジックチップ３００は、前記基板２００とワイヤーを通じて電気的に連結されるか、またはフリップチップボンディングされる。前記ロジックチップ３００とワイヤーとは、封止材３１０により被覆される。前記第２半導体パッケージ１０２は、図１に示した半導体パッケージ１００ａと同じ構造を有する。前記第２半導体パッケージ１０２の外部接続端子１１２は、前記基板２００の第２接続パッド２１３と電気的に接続されて、前記半導体チップ１２０，１３０，１４０，１５０が前記ロジックチップ３００と電気的に連結される。前記半導体チップ１２０，１３０，１４０，１５０は、半導体メモリチップを備える。
【００２４】
図４は、本発明の第３実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図４に示すように、半導体チップスタックパッケージ１００ｃは、第１半導体パッケージ１０３と、前記第１半導体パッケージ１０３上に積層された第２半導体パッケージ１０４と、を備える。前記第１及び第２半導体パッケージ１０３，１０４は、それぞれ図１に示した半導体チップスタックパッケージ１００ａと同じ構造を有し、接続パッド１２１，１３１，１４１，１５１が上方に向かうように垂直に積層される。前記第１半導体パッケージ１０３の補強部材１９０ａの第２回路パターン１９２と前記第２半導体パッケージ１０４の接続端子１１２とがフリップチップボンディングされて電気的に連結される。前記第１半導体パッケージ１０３の補強部材１９０ａの第２回路パターン１９２と前記第２半導体パッケージ１０４の基板１１０の第１回路パターン１１１とが直接フリップチップボンディングされて電気的に連結されることもある。
【００２５】
前記第１半導体パッケージ１０３と前記第２半導体パッケージ１０４との間に配列された第１補強部材１９０ａは、パッケージの反り防止だけでなく、前記第１半導体パッケージ１０３と前記第２半導体パッケージ１０４とを電気的に連結させる連結部材としても作用する。したがって、前記第１及び第２半導体パッケージ１０３，１０４の半導体チップ１２０，１３０，１４０，１５０は、前記補強部材１９０ａを通じて前記第１半導体パッケージ１０３の前記基板１１０に連結される。前記第２半導体パッケージ１０４は、第２補強部材１９０ｂを備えないこともできる。第１半導体パッケージ１０３及び第２半導体パッケージ１０４のうち少なくとも一つは、前記単位半導体チップ１００のうち最上部の半導体チップ１５０が半導体メモリチップの代わりに連結チップで構成することもできる。この場合、前記最上部の半導体チップ１５０は、接続パッド１５１及び再配線工程による補助接続パッド１５３のみを備えて特別な機能を行わず、単位半導体チップ１００と補強部材１９０ａ，１９０ｂとを連結させる役割のみを行える。
【００２６】
他の例として、前記第２半導体パッケージ１０４をひっくり返して前記第１半導体パッケージ１０３と前記第２半導体パッケージ１０４とが互いに対向して積層することもできる。前記第１半導体パッケージ１０３の補強部材１９０ａと前記第２半導体パッケージ１０４の補強部材１９０ｂの第２接続パッド１９２とが直接コンタクトされるように、前記第１半導体パッケージ１０３上に前記第２半導体パッケージ１０４を積層する。または、補強部材１９０ａまたは補強部材１９０ｂの第２接続パッド１９２に接続端子を配置し、前記第１半導体パッケージ１０３と前記第２半導体パッケージ１０４とが前記接続端子を通じてコンタクトされるように積層することもできる。また、前記半導体チップスタックパッケージ１００ｃは、図３のようにロジックチップが装着された基板上に積層されることもある。
【００２７】
図５は、本発明の第４実施形態によるＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）タイプの半導体チップスタックパッケージの断面図である。図５に示すように、半導体チップスタックパッケージ１００ｄは、図１の半導体チップスタックパッケージ１００ａで外部接続端子１１２がない点のみが異なる。前記半導体チップスタックパッケージ１００ｄは、第１回路パターン１１１を通じて外部と電気的に接続する。
【００２８】
図６は、本発明の第５実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図６に示すように、半導体チップスタックパッケージ１００ｅは、第１半導体パッケージ１０５と、前記第１半導体パッケージ１０５上に積層された第２半導体パッケージ１０６と、を備える。前記第１及び第２半導体パッケージ１０５，１０６は、それぞれ図１及び図５に示した半導体チップスタックパッケージ１００ａ，１００ｄと同じ構造を有し、前記第１及び第２半導体パッケージ１０５，１０６の接続パッド１２１，１３１，１４１，１５１が補強部材１９０を介して対向するように垂直に積層される。このとき、前記第２半導体パッケージ１０６は、補強部材なしに補助接続端子１５４が前記第１半導体パッケージ１０５の補強部材１９０の第２回路パターン１９２と接続する。前記第１半導体パッケージ１０５の補強部材１９０の第２回路パターン１９２は、前記第１半導体パッケージ１０５の補助接続端子１５４に対応して配列される。
【００２９】
前記第１半導体パッケージ１０５の補強部材１９０は、パッケージの反り防止だけでなく、前記第１半導体パッケージ１０５と前記第２半導体パッケージ１０６とを電気的に連結させる連結部材としても作用する。前記半導体チップスタックパッケージ１００ｅは、図３のようにロジックチップが装着された基板上に積層されることもある。
【００３０】
図７は、本発明の第６実施形態によるウェーハレベルスタックパッケージタイプの半導体チップスタックパッケージの断面図である。図７に示すように、半導体チップスタックパッケージ４００ａは、基板４１０と、複数の半導体チップ４２０，４３０，４４０，４５０と、前記複数の半導体チップ４２０，４３０，４４０，４５０のうち最上部の半導体チップ４５０の上部に配列された補強部材４９０と、を備える。前記基板４１０は、印刷回路基板を備える。前記基板４１０の一面に複数の第１回路パターン４１１が配列され、前記基板４１０の他面には複数の第２回路パターン４１３が配列される。前記第１回路パターン４１１と前記第２回路パターン４１３とは、前記基板４１０に配列された回路配線（図示せず）を通じて電気的に連結される。前記第１回路パターン４１１には、それぞれ複数の外部接続端子４１２が配列される。前記外部接続端子４１２は、導電性ボールを備える。
【００３１】
前記複数の半導体チップ４２０，４３０，４４０，４５０が前記基板４１０上に垂直に積層されて単位半導体チップ４００を形成する。各半導体チップ４２０，４３０，４４０，４５０は、複数のビア４２１，４３１，４４１，４５１と、各ビア４２１，４３１，４４１，４５１に埋め込まれた接続端子４２２，４３２，４４２，４５２と、を備える。前記単位半導体チップ４００のうち最下部の半導体チップ４２０と前記基板４１０とは、フリップチップボンディングされて電気的に互いに連結される。最上部の半導体チップ４５０と前記補強部材４９０、上側の半導体チップ４３０，４４０，４５０と下側の半導体チップ４２０，４３０，４４０とも、フリップチップボンディングされて電気的に連結される。すなわち、前記最下部の半導体チップ４２０の接続端子４２２と前記基板４１０の第２回路パターン４１３とは、第１接続部材４６１を通じて連結され、前記最上部の半導体チップ４５０の接続端子４５２と前記補強部材４９０の第１回路パターン４９１とは、第５接続部材４６５を通じて連結される。上側の半導体チップ４３０，４４０，４５０の接続端子４３２，４４２，４５２と下側の半導体チップ４２０，４３０，４４０の接続端子４２２，４３２，４４２とは、それぞれ第２ないし第４接続部材４６２，４６３，４６４を通じて連結される。前記第１ないし第５接続部材４６１ないし４６５は、それぞれ導電性ボールを備える。
【００３２】
前記補強部材４９０は、前記基板４１０と収縮／膨脹係数またはガラス転移温度Ｔｇなどが類似した物質を含む。前記補強部材４９０は、印刷回路基板を備える。前記補強部材４９０の一面に複数の第１回路パターン４９１が配列され、前記補強部材４９０の他面には複数の第２回路パターン４９２が配列される。前記第１回路パターン４９１と前記第２回路パターン４９２とは、前記補強部材１９０に配列された回路配線（図示せず）を通じて電気的に連結される。前記補強部材４９０の第１回路パターン４９１が前記最上部の半導体チップ４５０の接続端子４５２と第５連結部材４６５を通じてフリップチップボンディングされて電気的に接続されるので、前記補強部材４９０の第１回路パターン４９１は、前記基板４１０の第２回路パターン４１３と電気的に連結される。前記補強部材４９０の前記第２回路パターン４９２には、複数の外部接続端子、例えば導電性ボールが付着されることもある。前記補強部材４９０と基板４１０との間には、前記単位半導体チップ４００及び前記接続部材４６１ないし４６５が封止材４８０により密封されて外部環境から保護される。
【００３３】
図８Ａは、図７の半導体チップスタックパッケージ４００ａの最上部の半導体チップ４５０の接続端子４５２の一例を示す図面である。図８Ａに示すように、ウェーハ４５０ａの前記一面上に接続パッド４５０ｂが形成される。前記ウェーハ４５０ａの前記一面は、半導体の製造工程により各種の半導体素子（図示せず）が集積される面をいう。前記接続パッド４５０ｂは、半導体素子を外部と電気的に連結するパッドであって、例えばＡｌのような金属パッドを備える。前記ウェーハ４５０ａの前記一面及び前記接続パッド４５０ｂ上に第１絶縁膜４５０ｃが形成される。前記第１絶縁膜４５０ｃは、前記接続パッド４５０ｂの一部分を露出させる開口部４５０ｄを備える。
【００３４】
前記第１絶縁膜４５０ｃ上に前記開口部４５０ｄを通じて前記接続パッド４５０ｂと前記接続端子４５２とを連結させるための再配線層４５２ａを、再配線工程を通じて形成する。前記再配線層４５２ａは、ＣｕまたはＣｕ／Ｎｉ／Ｔｉなどを含む。前記第１絶縁膜４５０ｃ及び前記再配線層４５２ａ上に第２絶縁膜４５０ｅが形成される。前記第２絶縁膜４５０ｅは、前記再配線層４５２ａの一部分を露出させる開口部４５０ｆを備える。前記開口部４５０ｆを通じて露出される前記再配線層４５２ａ上に接続部材４６５が付着される。前記接続部材４６５は、前記再配線層４５２ａを通じずに前記接続端子４５２に直接付着されることもある。第１接続端子４５２は、ウェーハ４５０ａを貫通して他の接続部材４６４に電気的に連結される。すなわち、接続パッド４５０ｂは、前記接続部材４６５及び前記他の接続部材４６４と電気的に連結される。
【００３５】
図７の半導体チップスタックパッケージ４００ａにおいて、前記最下部の半導体チップ４２０の接続端子４２２が前記基板４１０の第２回路パターン４１３と第１接続部材４６１なしに直接接続されるようにフリップチップボンディングされてもよい。また、上側の半導体チップ４３０，４４０，４５０の接続端子４３２，４４２，４５２と下側の半導体チップ４２０，４３０，４４０の接続端子４２２，４３２，４４２とも、第２ないし第４接続部材４６２，４６３，４６４なしに直接接続されるようにフリップチップボンディングされてもよい。
【００３６】
図８Ｂは、図７の半導体チップスタックパッケージ４００ａの最上部の半導体チップ４５０の接続端子４５２の他の例を示す図面である。図８Ｂに示すように、前記接続端子４５２が前記ウェーハ４５０ａより突出する突出部分４５２ｂを備え、前記突出部分４５２ｂが下部の半導体チップ４４０の第２開口部（４５０ｆに対応する）を通じて下部の半導体チップ４４０の再配線層（４５２ａに対応する）に連結される。前記突出部分４５２ｂが下部の半導体チップ４４０の前記再配線層を通じずに前記接続端子４４２に直接付着されることもある。同様に、最下部の半導体チップ４２０の接続端子４２２も、突出部分が前記基板４１０の第２回路パターン４１３にフリップチップボンディングされて接続される。前記最上部の半導体チップ４５０は、前記開口部４５０ｆに前記接続部材４６５が配列されて前記補強部材４９０の第１回路パターン４９１とフリップチップボンディングされる。
【００３７】
図９は、本発明の第７実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図９に示すように、半導体チップスタックパッケージ４００ｂは、例えばロジックチップ６００が実装された第１半導体パッケージ４０１と、前記第１半導体パッケージ４０１上に積層された第２半導体パッケージ４０２と、を備える。前記第１半導体パッケージ４０１は、基板５００を備え、前記基板５００は、印刷回路基板を備える。前記基板５００は、一面及び他面にそれぞれ複数の第１及び第２回路パターン５１１，５１３が配列され、前記第１回路パターン５１１には、それぞれ複数の第１接続端子５１２が配列される。前記第１接続端子５１２は、導電性ボールを備える。前記第１回路パターン５１１と前記第２回路パターン５１３とは、前記基板５００に配列された回路配線（図示せず）を通じて電気的に連結される。
【００３８】
図示していないが、前記ロジックチップ６００は、前記基板５００上に接着剤を通じて付着され、前記ロジックチップ６００は、前記基板５００とワイヤーを通じて電気的に連結されるか、またはフリップチップボンディングされる。前記ロジックチップ６００とワイヤーとは、封止材６１０により被覆される。前記第２半導体パッケージ４０２は、図７に示した半導体パッケージ４００ａと同じ構造を有する。前記第２半導体パッケージ４０２の外部接続端子４１２は、前記基板５００の第２接続パッド５１３と電気的に接続され、前記半導体チップ４２０，４３０，４４０，４５０が前記ロジックチップ６００と電気的に連結される。前記半導体チップ４２０，４３０，４４０，４５０は、半導体メモリチップを備える。
【００３９】
図１０は、本発明の第８実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図１０に示すように、半導体チップスタックパッケージ４００ｃは、第１半導体パッケージ４０３と、前記第１半導体パッケージ４０３上に積層された第２半導体パッケージ４０４と、を備える。前記第１及び第２半導体パッケージ４０３，４０４は、それぞれ図７に示した半導体チップスタックパッケージ４００ａと同じ構造を有し、前記第１半導体パッケージ４０３の補強部材４９０ａの第２回路パターン４９２と前記第２半導体パッケージ４０４の接続端子４１２とがフリップチップボンディングされて電気的に連結される。
【００４０】
前記第１半導体パッケージ４０３と前記第２半導体パッケージ４０４との間に配列された第１補強部材４９０ａは、前記第１半導体パッケージ４０３と前記第２半導体パッケージ４０４とを電気的に連結させる連結部材としても作用して、前記第１及び第２半導体パッケージ４０３，４０４の半導体チップ４２０，４３０，４４０，４５０を前記第１半導体パッケージ４０３の前記基板４１０に連結させる。前記第２半導体パッケージ４０４は、第２補強部材４９０ｂを備えないこともある。他の例として、前記第２半導体パッケージ４０４をひっくり返して前記第１半導体パッケージ４０３と前記第２半導体パッケージ４０４とを互いに対向して積層することもできる。前記第１半導体パッケージ４０３の補強部材４９０ａと前記第２半導体パッケージ４０４の補強部材４９０ｂの第２接続パッド４９２とが直接コンタクトされるか、または導電性ボールなどを通じてコンタクトされるように、前記第１半導体パッケージ４０３上に前記第２半導体パッケージ４０４を積層する。また、前記半導体チップスタックパッケージ４００ｃは、図９のようにロジックチップが装着された基板上に積層されることもある。
【００４１】
図１１は、本発明の第９実施形態によるＬＧＡタイプの半導体チップスタックパッケージの断面図である。図１１に示すように、半導体チップスタックパッケージ４００ｄは、図７の半導体チップスタックパッケージ４００ａで外部接続端子４１２がない点のみが異なる。前記半導体チップスタックパッケージ４００ｄは、第１回路パターン４１１を通じて外部と電気的に接続する。前記半導体チップスタックパッケージ４００ｄは、図９のようにロジックチップが装着された基板上に積層されることもある。
【００４２】
図１２は、本発明の第１０実施形態によるＰＯＰタイプの半導体チップスタックパッケージの断面図である。図１２に示すように、半導体チップスタックパッケージ４００ｅは、第１半導体パッケージ４０５と、前記第１半導体パッケージ４０５上に積層された第２半導体パッケージ４０６と、を備える。前記第１及び第２半導体パッケージ４０５，４０６は、それぞれ図７及び図１１に示した半導体チップスタックパッケージ４００ａ，４００ｄと同じ構造を有し、補強部材４９０を介して対向するように垂直に積層される。このとき、前記第２半導体パッケージ４０６は、補強部材なしに接続部材４６５を通じて前記第１半導体パッケージ４０５の補強部材４９０の第２回パターン４９２と接続する。前記第１半導体パッケージ４０５の補強部材４９０の第２回路パターン４９２は、前記接続部材４６５に対応して配列される。
【００４３】
前記第１半導体パッケージ４０５の補強部材４９０は、パッケージの反り防止だけでなく、前記第１半導体パッケージ４０５と前記第２半導体パッケージ４０６とを電気的に連結させる連結部材としても作用する。また、前記半導体チップスタックパッケージ４００ｅは、図９のようにロジックチップが装着された基板上に積層されることもある。
【００４４】
以上、本発明の望ましい実施形態を参照して説明したが、当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることを理解できるであろう。
【産業上の利用可能性】
【００４５】
本発明は、半導体パッケージ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図２】図１の半導体チップスタックパッケージの接続パッド及び補助接続パッドの連結状態を示す断面図である。
【図３】本発明の第２実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図４】本発明の第３実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図５】本発明の第４実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図６】本発明の第５実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図７】本発明の第６実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図８Ａ】図７の半導体チップスタックパッケージの接続端子の一例を示す断面図である。
【図８Ｂ】図７の半導体チップスタックパッケージの接続端子の他の例を示す断面図である。
【図９】本発明の第７実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図１０】本発明の第８実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図１１】本発明の第９実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【図１２】本発明の第１０実施形態による反り防止用の補強部材を備えた半導体チップスタックパッケージの断面図である。
【符号の説明】
【００４７】
１００  単位半導体チップ
１００ａ  半導体チップスタックパッケージ
１１０  基板
１１１  第１回路パターン
１１２  外部接続端子
１１３  第２回路パターン
１１４  内部接続端子
１２０，１３０，１４０，１５０  半導体チップ
１２１，１３１，１４１，１５１  接続パッド
１２２，１３２，１４２，１５２  接続端子
１５３  補助接続パッド
１５４  補助接続端子
１６０，１６１，１６２，１６３，１６４  ワイヤー
１７０，１７１，１７２，１７３，１７４  接着剤
１８０  封止材
１９０  補強部材
１９１  第１回路パターン
１９２  第２回路パターン
【図１】
2008118140.tif 000003
【図２】
2008118140.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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