(57)【要約】      （修正有）【課題】マルチチップパッケージ構造体およびその製造方法を提供する。【解決手段】チップ５０２が基板５０１に装着される。チップ５０２を囲繞するようにモールディング物質５０３が形成される。チップ５０２のパッド５０４を露出させるようにチップ５０２の表面上に誘電層５０５が形成され、パッド５０４に接続する再配置導電層５０６が形成される。チップ５１２の上にも再配置導電層５０９が形成され、はんだバンプ／ボール５０８が再配置導電層５０６および再配置導電層５０９に接続される。チップ５１２を囲繞し覆うようにモールディング物質５１７が形成され、モールディング物質５１７は中を貫通するビア５１３を含み、ビア５１３は再配置導電層５０６に接続される。【選択図】図５
2008166752.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に装着される第１チップと、
前記第１チップを囲繞するように形成される第１モールディング物質と、
前記第１モールディング物質の上に形成され、前記第１チップの第１パッドに接続する第１再配置導電層と、
第２チップと、
前記第２チップの第２パッドに接続するために、前記第２チップの上に形成される第２再配置導電層と、
前記第１再配置導電層および前記第２再配置導電層に接続するはんだバンプ／ボールと、
前記第２チップを囲繞するように形成され、中を貫通するビア構造体を含み、前記ビア構造体が前記第１再配置導電層に接続する第２モールディング物質と
を備える半導体デバイスパッケージ構造体。
【請求項２】
前記ビア構造体に接続し前記第２モールディング物質の上に形成され、複数のＢＧＡ（ボールグリッドアレイ）パッケージはんだボールが第３再配置導電層上に形成される前記第３再配置導電層をさらに備える、請求項１に記載のパッケージ。
【請求項３】
ＬＧＡ（ランドグリッドアレイ）パッケージパッドとして前記ビア構造体上および前記ＬＧＡパッケージの周辺に形成される金属パッドをさらに備える、請求項１に記載のパッケージ。
【請求項４】
基板と、
前記基板の上に装着される第１チップと、
前記第１チップを囲繞するように形成され、中を貫通するビア構造体を含む第１モールディング物質と、
前記ビア構造体および前記第１チップの第１パッドに接続するために、前記第１モールディング物質の上に形成される第１再配置導電層と、
前記ビア構造体上に形成されるメタルコンタクタと、
第２チップと、
前記第２チップの第２パッドに接続するために、前記第２チップの上に形成される第２再配置導電層と、
前記第１再配置導電層および前記第２再配置導電層に接続するはんだボールと、
前記第２チップを囲繞するように形成される第２モールディング物質と
を備える半導体デバイスパッケージ構造体。
【請求項５】
前記基板上に接続する剛性基板をさらに備える、請求項４に記載のパッケージ。
【請求項６】
前記メタルコンタクタおよび前記剛性基板上に形成されるＢＧＡ（ボールグリッドアレイ）パッケージはんだボールをさらに備える、請求項５に記載のパッケージ。
【請求項７】
ＬＧＡ（ランドグリッドアレイ）パッケージパッドとして、前記メタルコンタクタ上および前記ＬＧＡパッケージの周辺に形成される金属パッドをさらに備える、請求項４に記載のパッケージ。
【請求項８】
ビルドアップ層内の第１再配置導電層に接続するはんだボール／バンプを備える第１ウェーハレベルチップスケールパッケージを用意するステップと、
複数の第２チップを備える加工シリコンウェーハ用意するステップと、
前記加工シリコンウェーハをダイシングして、複数の個別の第２チップを形成するステップと、
パネル上に前記複数の第２チップを配置するステップと、
前記第２チップを囲繞するように前記パネル上にモールディング物質を形成するステップと、
前記第２チップの表面上に第１誘電層を形成し第１開放領域を露出させるステップと、  前記第１誘電層上にシードメタル層を形成するステップと、
前記シードメタル層上に第２再配置導電層を形成するステップと、
コンタクトパッド領域を露出させるために、前記第２再配置導電層上に第２誘電層を形成するステップと、
前記第１ウェーハレベルチップスケールパッケージをダイシングし、複数の個別のチップスケールパッケージを形成するステップと、  
前記パネル上に前記第１チップスケールパッケージを配置するステップと、
前記第１チップスケールパッケージを囲繞するように、前記パネル上にモールディング物質を形成するステップと
を有するパッケージ構造体を作成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに関し、より詳細には、マルチチップパッケージおよびその形成方法に関する。
【背景技術】
【０００２】
半導体技術は極めて急速に発展しており、特に半導体ダイは小型化へ向かう傾向がある。しかしながら、半導体ダイの機能に関する要求は反対に多様化する傾向にある。つまり、半導体ダイはより狭い領域により多くのＩ／Ｏパッドを有する必要があるため、ピン密度を急速に上げなければならない。これにより半導体ダイのパッケージングはより困難になり、歩留まりが減少する。
【０００３】
パッケージ構造体の主要な目的は、外部のダメージからダイを保護することである。さらにダイの作動を確実にするために、パッケージ構造体によってダイが生成する熱が効率的に拡散されなければならない。
【０００４】
初期のリードフレームパッケージ技術は、そのピン密度が高すぎるため、進歩した半導体ダイにはもはや適さない。したがって、進歩した半導体ダイに対するパッケージング要求を満たすために、ＢＧＡ（ボールグリッドアレイ）の新規のパッケージ技術が開発されている。ＢＧＡパッケージは、球形ピンのピッチがリードフレームパッケージのものより短いため、ピンがダメージを受けたり変形しにくい点で有利である。さらに、信号伝達距離が短くなることで作動頻度が上がり、より迅速な効率に対する要望を満たすことになる。例えばＭａｈｕｌｉｋａｒ等による米国特許第５、６２９、８３５号はＢＧＡパッケージを開示し、米国特許第５、２３９、１９８号は、上に導電トレースパターンを有するＦＲ４基板がＰＣＢ上に装着されている別のパッケージを開示し、本発明の発明者等による台湾特許番号第１７７、７６６号は、ファンアウトタイプのＷＬＰを開示している。
【０００５】
大抵のパッケージ技術は、ウェーハ上のダイをそれぞれのダイに分離し、次いでダイをそれぞれパッケージしテストする。「ウェーハレベルパッケージ（ＷＬＰ」と呼ばれる別のパッケージ技術は、ダイをそれぞれ個別のダイに分離する前に、ウェーハ上でダイをパッケージすることができる。ＷＬＰ技術には、生成サイクル時間が短縮される、費用が安くなる、アンダーフィルまたはモールディングが不要であるなどのいくつかの利点がある。Ａｄａｍｓ等による米国特許第５、３２３、０５１号「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗａｆｅｒ  ｌｅｖｅｌ  ｐａｃｋａｇｅ」は、ＷＬＰ技術を開示している。前述技術は以下に述べる。
【０００６】
図１ａに示すように、ＢＧＡ（ボールグリッドアレイ）タイプの従来のワイヤボンディングスタッキングパッケージ１００ａを示す。チップ１０２ａは、チップ１０１ａの表面上に配置される。チップ１０２ａは、ワイヤボンディング１０４ａによって基板１０６ａのパッド１１０ａに接触するパッド１０３ａを有する。同様に、チップ１０１ａは、ワイヤボンディング１０５ａによって基板１０６ａのパッド１１０ａに接触するパッド１０９ａを有する。換言すると、チップ１０１ａおよび１０２ａは、それぞれワイヤボンディング１０５ａおよびワイヤボンディング１０４ａによって基板１０６ａに結合される。チップ１０１ａおよびチップ１０２ａを覆うために、基板１０６ａの表面上にモールディング物質などの絶縁層１０８ａが射出／塗布／プリントされる。モールディング物質１０８ａの内側部分に複数のワイヤボンディング１０４ａおよび１０５ａが成形される。複数のはんだボール１０７ａが基板１０６ａ上に複数の接触部を形成することにより、外部デバイスとの電気結合が可能になる。このような構造体において、チップと基板の間の接続部はワイヤボンディングによって作成される。基板上に外部ピンはなく、プリント基板（ＰＣＢ）との接続点としてアレイ配置のはんだボールが使用される。積層形態のポリマーおよび導電物質を含有するＢＧＡ基板材料が、パッケージ性能の鍵となる。
【０００７】
図１ｂを参照して、ＢＧＡ（ボールグリッドアレイ）タイプの従来のスタッキングパッケージ１００ｂを示す。チップ１０１ｂのダイパッド１０３ｂを露出させるように、チップ１０１ｂの表面上に誘電層１０４ｂが塗布される。ダイパッド１０３ｂに接続するために、誘電層１０４ｂの上に再配置導電層１０６ｂが電気めっきされる。チップ１０１ｂを保護するために、再配置導電層１０６ｂ上に別の誘電層１０８ｂが塗布される。誘電層１０８ｂの上にモールディング物質１０９ｂがプリントされる。チップ１０１ｂの表面上にチップ１０２ｂが配置される。モールディング物質１０９ｂはチップ１０２ｂを囲繞する。このような構造体において、チップ１０１ｂはＢＧＡパッケージの基板として存在する。ビア１１０ｂはホール内を導電物質で充填され、再配置導電層１０６ｂと接続するために、誘電層１０４ｂおよび再配置導電層１０６ｂを内を通り再配置導電層１０６ｂを超えて及ぶ。チップ１０２ｂのダイパッド１１２ｂを露出させるために、チップ１０２ｂの表面上に誘電層１１３ｂが塗布される。ダイパッド１１２ｂに接続するために、誘電層１１３ｂの上に再配置導電層１０５ｂが形成される。再配置導電層１０５ｂを露出させチップ１０２ｂを保護するために、再配置導電層１０５ｂ上に別の誘電層１１１ｂが塗布される。複数のはんだボール１０７ｂが、チップ１０１ｂおよびチップ１０２ｂ上に複数の接触部を形成することにより、外部デバイスとの電気結合が可能になる。このような構造体においてチップ１０１ｂ、１０２ｂとＰＣＢとの接続は、ビア１１０ｂによって作成される。換言すると、チップ１０１ａおよびチップ１０２ａは、ビア１１０ｂによってＰＣＢに結合される。さらにこのようなＢＧＡパッケージは、基板としてのチップ１０１ｂ、およびチップ１０１ｂの下に形成されるビア１１０ｂによって、限定されたサイズに制限され、パッケージサイズを拡大することができないためパッケージの熱消散問題が生じる。基板上に付加的外部ピンはなく、プリント基板（ＰＣＢ）との接続点としてアレイ配置のはんだボールが使用される。
【０００８】
上記のように、従来技術においてパッケージサイズはチップサイズによって限定され、Ｉ／Ｏパッドはワイヤボンディングによって接触する。したがって、パッケージサイズを拡大することは不可能でありビア間のピッチが短すぎるため、信号結合または信号インターフェース問題、熱消散性能の低下につながる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明は従来技術における上記の問題を鑑みてなされ、本発明の目的は、マルチチップパッケージ構造体およびその製造方法を提供することである。
【００１０】
本発明の別の目的は、パッケージ構造体の２つのビア間のピッチを適切に維持するためにスタッキングパッケージ構造体を提供することである。
【００１１】
本発明のさらに別の目的は、信号結合および信号インターフェース問題を回避することである。
【００１２】
本発明のさらに別の目的は、パッケージ構造体の歩留まりを上げることである。
【００１３】
本発明の別の目的は、テスト機器、パッケージ機器およびプリント回路基板などを使用する際に持続する調節可能なサイズを有し、いくつかの固定されたサイズのダイまたはパッケージを有するパッケージ構造体を提供することである。
【００１４】
上記のように、本発明は基板を備えるパッケージ構造体を提供する。第１チップが基板の上に装着される。第１チップを囲繞するように第１モールディング物質（コアペースト）が形成される。第１チップの第１パッドに接続するために、第１モールディング物質の上に第１再配置導電層が形成される。再配置導電層およびはんだバンプ／ボール構造体を備えた第２チップが形成され、第１チップ上に装着される。第２チップの第２パッドに接続するために、第２チップの上に第２再配置導電層が形成される。ＵＢＭ（アンダーバンプ冶金法）によって、はんだバンプ／ボールが第１再配置導電層および第２再配置導電層に接続される。第２チップを囲繞し覆うように第２モールディング物質が形成され、第２モールディング物質は中を貫通するビア構造体を含み、ビア構造体は第１再配置導電層に接続される。
【００１５】
また本発明は、基板を備えるパッケージ構造体を提供する。第１チップが基板の上に装着される。第１チップを囲繞するように第１モールディング物質（コアペースト）が形成され、第１モールディング物質は中を貫通するビア構造体を含む。ビア構造体および第１チップの第１パッドに接続するために、第１モールディング物質の上に第１再配置導電層が形成される。ビア構造体上にメタルコンタクタが形成される。第１チップ上に、再配置導電層およびはんだバンプ／ボール構造体を備える第２チップが形成され装着される。第２チップの第２パッドに接続するために、第２チップの上に第２再配置導電層が形成される。ＵＢＭ（アンダーバンプ冶金法）によって、はんだバンプ／ボールが第１再配置導電層および第２再配置導電層に接続される。第２モールディング物質は、第２チップを囲繞し覆うように形成される。
【発明を実施するための最良の形態】
【００１６】
次に、本発明のいくつかの実例の実施形態を詳細に記載する。しかしながら本発明は、明確に記載されたもの以外の他の実施形態の広範な範囲において実施することができ、本発明の範囲は、添付の特許請求の範囲で特定されるものを除いて特に限定されるものではないことを理解されたい。
【００１７】
次いで、種々の要素の構成要素は縮尺どおりには示されていない。本発明をより明確に記載し理解するために、関連する構成要素のいくつかの寸法は拡大されており、余り重要でない部分は描かれていない。
【００１８】
本発明の本質は、ビアスルーホール間の距離を調整することによって適切なパッケージサイズを実現することができるパッケージ（ＰＩＰ）構造体を開示することである。したがってパッケージ構造体は、基板上に装着されるダイによって調整可能なパッケージサイズを有する。さらに、ダイはパッシブコンポーネント（例えばキャパシタ）と共にパッケージされる、または他のダイはスタッキング構造体と共にパッケージされてよい。本発明の詳細な構造および工程を以下に記載する。
【００１９】
以下の例示および対応する図面は、本発明を簡素化し、より明確に説明の理解を得るために、単一のチップおよび単一の再配置金属層によって作成されているが、これに限定されるものではない。
【００２０】
図５を参照して、本発明によるスタッキングＬＧＡタイプパッケージ５００を示す。
【００２１】
図５に示すように、２つのチップ５０２、５１２パッケージが基板５０１上に互いに積み重ねられているのを示す。チップ（ダイ）５０２は、基板５０１に装着される。一実施形態において、基板は、金属、合金４２（４２％Ｎｉ−５８％Ｆｅ）、コバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）、ガラス、セラミック、シリコンまたはＰＣＢ(例えば有機物ベース）を有する。チップ５０２パッケージは、基板５０１の上に形成されチップ５０２を囲繞するモールディング物質５０３を有する。モールディング物質５０３はコアペーストとして、プリント、塗布または射出法によって形成される。例えばコアペースト５０３の材料は、シリコンゴム、樹脂、エポキシ合成物を有する。チップ５０２のダイＡｌパッド５０４を露出させるように、チップ５０２の表面の上に、例えば塗布することによって誘電層５０５が形成される。ダイパッド５０４に接続するために、誘電層５０５の上に、例えば電気めっきによってシードメタル層および再配置導電層５０６が形成される。再配置導電層５０６のコンタクトメタルパッド（ＵＢＭ）を露出させ、チップ５０２を保護するために、再配置導電層５０６上に別の誘電層５０７が塗布される。
【００２２】
同様にチップ５１２パッケージは、チップ５１２のダイパッド５１１を露出させるように、チップ５１２の表面の上に、例えば塗布することによって形成される誘電層５１８を備える。ダイパッド５１１に接続するために、誘電層５１８の上にシードメタル層および再配置導電層５０９が形成される。再配置導電層５０９は、ＵＢＭおよびはんだバンプ／ボールによるチップ５１２の導電接続部として存在する。再配置導電層５０９のコンタクトメタルパッド（ＵＢＭ）を露出させ、チップ５１２を保護するために、再配置導電層５０９上に別の誘電層５１０が塗布される。上記のように誘電層は、ＳＩＮＲ（シリコン誘電層―シロキサンポリマー）、ＢＣＢ、ＰＩ、シリコンベース物質を有する。ＵＢＭによって、複数のはんだバンプ／ボール５０８が再配置導電層５０９および再配置導電層５０６に接続され、チップ５０２およびチップ５１２上に複数の電気接触部を形成する。
【００２３】
チップ５１２を囲繞および／または覆うために、誘電層５０７の上にモールディング物質５１７が形成され、はんだバンプ／ボール５０８を除く領域を充填する。モールディング物質５１７は、真空プリント法によってコアペーストとして形成される。ビア５１３はホール内を導電物質で充たされ、再配置導電層５０６に接続するために、コアペースト５１７および誘電層５０７を内を通り再配置導電層５０６の上に及ぶ。ビア５１３の導電物質は、再配置金属層を電気めっきする際、同時に処理される充填剤であってよい。
【００２４】
このような構造体においてチップ５０２およびチップ５１２は、ビア５１３によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ１０１ａおよび１０２ａは、ビア５１３によって外部デバイスまたはＰＣＢに接続することができる。ＬＧＡタイプパッケージビア５１３スルーホールは、チップ５１２の層に隣接して配置される。ビア５１３は、さらにビルドアップ(再配置メタル）層を加えることによって、表面５１７の領域まで延在することができる。スルービア５１３に接続するために、接触点としてパッド５１４が形成される。
【００２５】
さらに、本発明によるこのような構造体５００のサイズは、パッケージを分離することによって測定することができる２つのチップ５０２、５１２パッケージそれぞれのサイズよりも大きく、パッケージサイズを拡大することが可能なため、パッケージの熱消散性能が向上し、チップサイズが縮小することに起因するいかなる変更も生じることなく、接続パッドのピッチを維持することができる。
【００２６】
別の実施形態において、図６を参照して、本発明によるスタッキングＢＧＡタイプパッケージ６００を示す。
【００２７】
図６に示すように、２つのチップ６０２、６１２パッケージが基板６０１上に互いに積み重ねられているのを示す。チップ（ダイ）６０２は、基板６０１に装着される。チップ６０２パッケージは、基板６０１の上に形成されチップ６０２を囲繞するモールディング物質６０３を有する。モールディング物質６０３は、プリント法によってコアペーストとして形成される。チップ６０２のダイパッド６０４を露出させるように、チップ６０２の表面の上に誘電層６０５が形成される。ダイパッド６０４に接続するために、誘電層６０５の上にシードメタル層および再配置導電層６０６が形成される。再配置導電層６０６のコンタクトパッド（ＵＢＭ）を露出させ、チップ６０２を保護するために、再配置導電層６０６上に別の誘電層６０７が形成される。
【００２８】
同様に、チップ６１２パッケージは、チップ６１２のダイパッド６１１を露出させるように、チップ６１２の表面上に形成される誘電層６１８を有する。ダイパッド６１１に接続するために、誘電層６１８の上にシードメタル層および再配置導電層６０９が形成される。再配置導電層６０９は、チップ６１２の導電接続部として存在してよい。再配置導電層６０９のコンタクトパッド（ＵＢＭ）を露出させ、チップ６１２を保護するために、再配置導電層６０９の上に別の誘電層６１０が形成される。複数のはんだバンプ／ボール６０８が、再配置導電層６０９のＵＢＭおよび再配置導電層６０６のＵＢＭに接続され、チップ６０２およびチップ６１２上に複数の電気接触部を形成する。
【００２９】
チップ６１２を囲繞するために、モールディング物質６１７が誘電層６０７およびチップ６１２の上に形成され、はんだボール６０８を除く領域を充填する。モールディング物質６１７は、プリント法によってコアペーストとして形成される。ビア６１３はホール内を導電物質で充たされ、再配置導電層６０６に接続するために、コアペースト６１７および誘電層６０７を内を通り再配置導電層６０６の上に及ぶ。ビア６１３の導電物質は、再配置導電層を電気めっきする際、同時に処理される充填剤であってよい。ＢＧＡタイプパッケージビア６１３スルーホールは、チップ６１２の層内にある。ビア６１３は、チップ６１２が配置される領域を除いた領域に延在することができる。ビア６１３上に接続点として、別の再配置導電層６１４が形成される。再配置導電層６１４のコンタクトパッドを露出させるために、再配置導電層６１４およびコアペースト６１７の上に、さらに別の誘電層６１５が形成される。複数のはんだバンプ／ボール６１６が再配置導層６１５のコンタクトパッド（ＵＢＭ）に接続されることにより、チップ６０２およびチップ６１２の外部デバイスまたはＰＣＢとの複数の電気接触部を形成する。
【００３０】
このような構造体において、チップ６０２および６１２は、はんだボール６１６スルービア６１３によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ６０２およびチップ６１２は、はんだボール６１６によって外部デバイスまたはＰＣＢに結合される。
【００３１】
さらに別の実施形態において、図７を参照して、本発明による別のスタッキングＬＧＡタイプパッケージ７００を示す。
【００３２】
図７に示すように、２つのチップ７０２、７１２パッケージが基板７０１上に互いに積み重ねられているのを示す。チップ（ダイ）７０２は、基板７０１に装着される。一実施形態において、基板７０１は、金属、合金４２（４２％Ｎｉ−５８％Ｆｅ）、コバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）、ガラス、セラミック、シリコンまたはＰＣＢ(例えば有機プリント回路基板）を有する。さらに好ましい実施形態において、基板７０１は剛性基板７１９上に装着される。剛性基板７１９は、その上の回路によって形成され得る非導電物質であり、好ましくは積層または塗布されたエポキシタイプ物質である。チップ７０２パッケージは、基板７０１の上に形成されチップ７０２を囲繞するモールディング物質７０３を有する。モールディング物質７０３は、コアペーストとしてプリント法によって形成される。例えばコアペースト７０３の材料は、シリコンゴム、樹脂、エポキシ合成物を有する。チップ７０２のダイパッド７０４およびビアスルーホールを露出させるように、チップ７０２の表面の上に誘電層７０５が形成される。ダイパッド７０４に接続するために、誘電層７０５の上にシードメタル層および再配置導電層７０６が形成され、電気めっき工程によってビア７１３を充填する。再配置導電層７０６のコンタクトパッド（ＵＢＭ）を露出させ、チップ７０２を保護するために、再配置導電層７０６上に別の誘電層７０７が形成される。
【００３３】
同様に、チップ７１２パッケージは、チップ７１２のダイパッド７１１を露出させるように、チップ７１２の表面上に形成される誘電層７１５を有する。ダイパッド７１１に接続するために、シードメタル層および再配置導電層７０９が誘電層７１５の上に形成される。再配置導電層７０９は、チップ７１２の導電接続部として存在する。再配置導電層７０９のコンタクトパッド（ＵＢＭ）を露出させ、チップ７１２を保護するために、再配置導電層７０９の上に別の誘電層７１０が形成される。上記のように誘電層は、ＳＩＮＲ、ＢＣＢ、ＰＩ、シリコン誘電ベース材料を有する。複数のはんだバンプ／ボール７０８が再配置導電層７０９および再配置導電層７０６に接続され、チップ７０２およびチップ７１２上に複数の電気接触部を形成する。
【００３４】
チップ７１２を覆ってまたは覆わずにチップ７１２を囲繞するために、誘電層７０７の上にモールディング物質７１７が形成され、はんだバンプ／ボール７０８を除く領域を充填する。モールディング物質７１７は、真空プリント法によってコアペーストとして形成される。ビア７１３はホール内を導電物質で充たされ、再配置導電層７０６に接続するために、コアペースト７１７、誘電層７０３、基板７０１および剛性基板７１９を内を通り再配置導電層７０６の上に及ぶ。メタルコンタクタ７１８は、接続部としてビア７１３に接続するように、基板７０１および剛性基板７１９を内を通りビア７１３の上に及ぶホール内への導電物質である。
【００３５】
このような構造体において、チップ７０２および７１２は、メタルコンタクタ７１８によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ７０２およびチップ７１２は、メタルコンタクタ７１８によって外部デバイスまたはＰＣＢに結合される。チップ７０２に隣接して配置されるＬＧＡタイプ（周辺）ビアスルーホール７１３は、チップ７０２の層内にあり剛性基板７１９に接続する。剛性基板７１９は、その上に形成される回路パターンを有する。ビア７１３はチップ７０２、７１２が配置される領域を除いた領域に延在することができる。パッド７１４が接続点として、メタルコンタクタ７１８上に形成される。
【００３６】
さらに、このようなパッケージ７００のサイズは、パッケージを分離することによって測定可能な２つのチップ７０２、７１２パッケージそれぞれのサイズよりも大きく、パッケージサイズを拡大することができることにより、パッケージの熱消散性能が向上する。  さらに別の実施形態において、図８を参照して、本発明による別のスタッキングＢＧＡタイプパッケージ８００を示す。
【００３７】
図８に示すように、２つのチップ８０２、８１２パッケージが基板８０１上に互いに積み重ねられているのを示す。チップ（ダイ）８０２は、基板８０１に装着される。一実施形態において、基板８０１は、金属、合金４２（４２％Ｎｉ−５８％Ｆｅ）、コバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）、ガラス、セラミック、シリコンまたはＰＣＢ(例えば有機プリント回路基板）を有する。さらに好ましい実施形態において、基板８０１は、剛性基板８１９上に装着される。チップ８０２パッケージは、基板８０１の上に形成されチップ８０２を囲繞するモールディング物質８０３を有する。モールディング物質８０３はコアペーストとして、プリント法によって形成される。例えばコアペースト８０３の材料は、シリコンゴム、樹脂、エポキシ合成物を有する。チップ８０２のダイパッド８０４を露出させるように、チップ８０２の表面の上に誘電層８０５が形成され、リソグラフィ工程またはレーザドリル工程がビアホールに施される。。ダイパッド８０４およびビアに接続するために、電気めっき工程によって誘電層８０５の上にシードメタル層および再配置導電層８０６が形成される。再配置導電層８０６のコンタクトパッド（ＵＢＭ）を露出させ、チップ８０２を保護するために、再配置導電層８０６上に別の誘電層８０７が形成される。
【００３８】
同様に、チップ８１２パッケージは、チップ８１２のダイパッド８１１を露出させるように、チップ８１２の表面上に形成される誘電層８１５を有する。ダイパッド８１１に接続するために、誘電層８１５の上にシードメタル層および再配置導電層８０９が形成される。再配置導電層８０９は、チップ８１２の導電接続部として存在する。再配置導電層８０９のコンタクトパッド（ＵＢＭ）を露出させ、チップ８１２を保護するために、再配置導電層８０９の上に別の誘電層８１０が形成される。上記のように誘電層は、ＳＩＮＲ、ＢＣＢ、ＰＩ、シリコン誘電ベース材料を有する。複数のはんだバンプ／ボール８０８が再配置導電層８０９および再配置導電層８０６に接続され、チップ８０２およびチップ８１２上に複数の電気接触部を形成する。
【００３９】
チップ８１２を覆ってまたは覆わずにチップ８１２を囲繞するために、誘電層８０７の上にモールディング物質８１７が形成され、はんだボール８０８を除く領域を充填する。モールディング物質８１７は、真空プリント法によってコアペーストとして形成される。ビア８１３はホール内を導電物質で充たされ、再配置導電層８０６に接続するために、コアペースト８１７、誘電層８０３、基板８０１および剛性基板８１９を内を通り再配置導電層８０６の上に及ぶ。接続部としてビア８１３に接続するように、メタルコンタクタ８１８は、基板８０１および剛性基板８１９を貫通しビア８１３の上に及ぶホール内への導電物質である。
【００４０】
このような構造体において、チップ８０２および８１２は、メタルコンタクタ８１８によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ８０２およびチップ８１２は、メタルコンタクタ８１８によって外部デバイスまたはＰＣＢに結合される。チップ８０２に隣接して配置されるＢＧＡタイプ（アレイ）ビアスルーホール８１３は、チップ８０２の層内にあり、剛性基板８１９に接続する。剛性基板８１９は、その上に形成される回路基板を有する。ビア８１３はチップ８０２、８１２が配置される領域を除いた領域に延在することができる。はんだボール８１６は、接続点としてメタルコンタクタ８１８上に形成される。
【００４１】
さらに、このようなパッケージ８００のサイズは、パッケージを分離することによって測定可能な２つのチップ８０２、８１２パッケージそれぞれのサイズよりも大きく、パッケージサイズを拡大することができることから、パッケージの熱消散性能が向上する。
【００４２】
さらに別の実施形態において、図９を参照して、本発明による３つのスタッキングパッケージ（ＣＳＰ）を備えた別のＢＧＡタイプパッケージ９００を示す。
【００４３】
図９に示すように、３つのチップ９０２、９１２、９２２パッケージが基板９０１上に互いに積み重ねられているのを示す。チップ（ダイ）９０２は、基板９０１に装着される。一実施形態において、基板９０１は、金属、合金４２（４２％Ｎｉ−５８％Ｆｅ）、コバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）、ガラス、セラミック、シリコンまたはＰＣＢ(例えば有機プリント回路基板）を有する。さらに、好ましい実施形態において、基板９０１は、剛性基板９１９上に装着される。チップ９０２パッケージは、基板９０１の上に形成されチップ９０２を囲繞するモールディング物質９０３を有する。モールディング物質９０３はコアペーストとして、真空プリント法によって形成される。例えば、コアペースト９０３の材料は、シリコンゴム、樹脂、エポキシ合成物を有する。チップ９０２のダイパッド９０４およびビアホールを露出させるように、電気めっき工程によってチップ９０２の表面の上に誘電層９０５が形成され、リソグラフィ工程またはレーザドリル工程によってビアホール開放工程が行われる。ダイパッド９０４およびビア９１３に接続するために、誘電層９０５の上にシードメタル層および再配置導電層９０６が形成される。再配置導電層９０６のコンタクトパッド（ＵＢＭ）を露出させ、チップ９０２を保護するために、再配置導電層９０６上に別の誘電層９０７が形成される。
【００４４】
同様に、チップ９１２パッケージは、チップ９１２のダイパッド９１１を露出させるように、チップ９１２の表面上に形成される誘電層９１５を有する。ダイパッド９１１に接続するために、シードメタル層および再配置導電層９０９が誘電層９１５の上に形成される。再配置導電層９０９は、チップ９１２の導電接続部として存在する。再配置導電層９０９のコンタクトパッド（ＵＢＭ）を露出させ、チップ９１２を保護するために、再配置導電層９０９の上に別の誘電層９１０が形成される。上記のように、誘電層は、ＳＩＮＲ、ＢＣＢ、ＰＩ、シリコン誘電ベース材料を有する。複数のはんだバンプ／ボール９０８が再配置導電層９０９のＵＢＭおよび再配置導電層９０６のＵＢＭに接続され、チップ９０２およびチップ９１２上に複数の電気接触部を形成する。
【００４５】
チップ９１２を囲繞するために、誘電層９０７の上にモールディング物質９１７が形成され、はんだボール９０８を除く領域を充填する。モールディング物質９１７は、真空プリント法によってコアペーストとして形成される。ビア９１３はホール内を導電物質で充填され、再配置導電層９０６に接続するために、コアペースト９１７、誘電層９０３、基板９０１および剛性基板９１９を内を通り再配置導電層９０６の上に及ぶ。接触部としてビア９１３に接続するために、メタルコンタクタ９１８は、基板９０１および剛性基板９１９を貫通しビア９１３の上に及ぶホール内への導電物質である。
【００４６】
このような構造体において、チップ９０２および９１２は、メタルコンタクタ９１８によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ９０２およびチップ９１２は、メタルコンタクタ９１８によって外部デバイスまたはＰＣＢに結合される。チップ９０２に隣接して配置されるＢＧＡタイプ（アレイ）ビアスルーホール９１３は、チップ９０２の層内にあり、剛性基板９１９に接続する。剛性基板９１９は、その上に形成される回路基板を有する。ビア９１３はチップ９０２、９１２が配置される領域を除いた領域に延在することができる。はんだボール９１６は、接続点としてメタルコンタクタ９１８上に形成される。好ましい実施形態のボールターミナル９１６は、チップ９０２の裏面に配置される。
【００４７】
さらに、チップ９２２パッケージは、チップ９２２のダイパッド９２７を露出させるように、チップ９２２の表面上に形成される誘電層９２５を有する。ダイパッド９２７に接続するために、シードメタル層および再配置導電層９２６が誘電層９２５の上に形成される。再配置導電層９２６は、チップ９２２の導電接続部として存在する。再配置導電層９２６を露出させチップ９２２を保護するために、再配置導電層９２６の上に別の誘電層９２４が形成される。上記のように、誘電層は、ＳＩＮＲ、ＢＣＢ、ＰＩ、シリコン誘電ベース材料を有する。ビア９２０に接触するために、複数のはんだボール９２９が再配置導電層９２６および再配置導電層９２１に接続される。
【００４８】
チップ９２２を囲繞するために、誘電層９２３の上に別のモールディング物質９２８が形成され、はんだバンプ／ボール９２９を除いた領域を充填する。モールディング物質９２８はコアペーストとして、真空プリント法によって形成される。ビア９２０はホール内を導電物質で充填され、再配置導電層９０６に接続するために、コアペースト９１７、誘電層９０７を内を通り再配置導電層９０６の上に及ぶ。チップ９１２に隣接して配置されるＢＧＡタイプ（アレイ）ビアスルーホール９２０はチップ９１２の層内にあり、ビア９１３に結合する。
【００４９】
さらに、このようなパッケージ９００のサイズは、パッケージを分離することによって測定可能な３つのチップ９０２、９１２、９２２パッケージそれぞれのサイズより大きく、パッケージサイズを拡大することができるため、パッケージの熱消散性能が向上する。  別の実施形態において、図１０を参照して、本発明によるスタッキングＢＧＡタイプパッケージ１０００を示す。
【００５０】
図１０に示すように、３つのチップ１００２、１０１２、１０２２パッケージが基板１００１上に互いに積み重ねられているのを示す。チップ（ダイ）１００２は、基板１００１に装着される。チップ１００２パッケージは、基板１００１の上に形成されチップ１００２を囲繞するモールディング物質１００３を有する。モールディング物質１００３はコアペーストとして、真空プリント法によって形成される。チップ１００２のダイパッド１００４を露出させるように、チップ１００２の表面の上に誘電層１００５が形成される。ダイパッド１００４に接続するために、誘電層１００５の上にシードメタル層および再配置導電層１００６が形成される。再配置導電層１００６のコンタクトパッドを露出させ、チップ１００２を保護するために、再配置導電層１００６上に別の誘電層１００７が形成される。
【００５１】
同様に、チップ１０１２パッケージは、チップ１０１２のダイパッド１０１１を露出させるように、チップ１０１２の表面上に形成される誘電層１０１８を有する。ダイパッド１０１１に接続するために、シードメタル層および再配置導電層１００９が誘電層１０１８の上に形成される。再配置導電層１００９は、チップ１０１２の導電接続部として存在する。再配置導電層１００９のコンタクトパッドを露出させ、チップ１０１２を保護するために、再配置導電層１００９の上に別の誘電層１０１０が形成される。複数のはんだバンプ／ボール１００８が再配置導電層１００９および再配置導電層１００６に接続され、チップ１００２およびチップ１０１２上に複数の電気接触部を形成する。
【００５２】
チップ１０１２を囲繞するために、誘電層１００７およびチップ１０１２の上にモールディング物質１０１７が形成され、はんだバンプ／ボール１００８を除く領域を充填する。モールディング物質１０１７は、真空プリント法によってコアペーストとして形成される。リソグラフィおよびレーザドリル工程によってビアスルーホールを形成することができる。ビア１０１３はホール内を導電物質で充たされ、再配置導電層１００６に接続するために、コアペースト１０１７および誘電層１００７を内を通り再配置導電層１００６の上に及ぶ。ＢＧＡタイプパッケージビア１０１３スルーホールは、チップ１０１２の層内にある。ビア１０１３は、チップ１０１２が配置される領域を除いた領域に延在することができる。別の再配置導電層１０１４が接触点としてビア１０１３上に形成される。再配置導電層１０１４のコンタクトパッドを露出させるために、再配置導電層１０１４およびコアペースト１０１７の上にさらに別の誘電層１０１５が形成される。複数のはんだバンプ／ボール１０１６が再配置導電層１０１５に接続され、チップ１００２およびチップ１０１２上に複数の電気接触部を形成する。
【００５３】
同様に、チップ１０２２パッケージは、チップ１０２２のダイパッド１０２１を露出させるように、チップ１０２２の表面上に形成される誘電層１０２０を有する。ダイパッド１０２１に接続するために、誘電層１０２０の上にシードメタル層および再配置導電層１０２３が形成される。再配置導電層１０２３は、チップ１０２２の導電接続部として存在してよい。再配置導電層１０２３のコンタクトパッドを露出させ、チップ１０２２を保護するために、再配置導電層１０２３の上に別の誘電層１０２４が形成される。複数のはんだバンプ／ボール１０１６が再配置導電層１０２３および再配置導電層１０１４に接続され、チップ１０２２およびチップ１０１２上に複数の電気接触部を形成する。
【００５４】
チップ１０２２を囲繞し覆うために、誘電層１０１５およびチップ１０２２の上にモールディング物質１０２５が形成され、はんだバンプ／ボール１０１６を除く領域を充填する。モールディング物質１０２５は、真空プリント法によってコアペーストとして形成される。ビア１０２６はホール内を導電物質で充たされ、再配置導電層１０１４に接続するために、コアペースト１０２５および誘電層１０１５を内を通り再配置導電層１０１４の上に及ぶ。ＢＧＡタイプパッケージビア１０２６スルーホールは、チップ１０２２の層内にある。ビア１０２６は、チップ１０２２が配置される領域を除いた領域に延在することができる。ビア１０２７上に接続点として、別の再配置導電層１０２７が形成される。再配置導電層１０２７を露出させるために、再配置導電層１０２７およびコアペースト１０２５の上にさらに別の誘電層１０２８が形成される。複数のはんだバンプ／ボール１０２９が再配置導電層１０２７のコンタクトパッド（ＵＢＭ）に接続され、チップ１００２、チップ１０１２、およびチップ１０２２上に複数の電気接触部を形成する。好ましい実施形態のボールターミナル１０２９は、チップ１０２２の裏面に配置される。
【００５５】
このような構造体において、チップ１００２、１０１２および１０２２は、はんだボール１０２２スルービア１０２３、１０１３によって外部デバイスまたはＰＣＢに接続することができる。換言すると、チップ１００２、１０１２および１０２２は、はんだボール１０２９によって外部デバイスまたはＰＣＢに結合される。
【００５６】
上記のように、本発明によるスタッキングＢＧＡ／ＬＧＡタイプパッケージの詳細な工程を以下に記載する。
【００５７】
図２を参照して本発明による加工シリコンウェーハレベルパッケージ２００を示す。加工シリコンウェーハレベルパッケージ２００は、ターミナルコンタクタとしてボールまたはバンプを有する複数のチップサイズパッケージ（ＣＳＰ）２０１を備える。図２のチップは、ビルドアップ層内の再配置導電層を使用して、はんだバンプ／ボール構造体を備えたウェーハレベルチップスケールパッケージとしてパッケージされている。第１誘電層が塗布され、次いで第１コンタクトパッド（Ａｌボンディングパッド）が開放される。Ａｌパッドを洗浄した後、シードメタル層がスパッタされる。スパッタ金属の材料は、好ましくはＴｉ／ＣｕまたはＴｉ／Ｗ／Ｃｕである。フォトレジストが塗布され、マスクとしてフォトレジストを使用して再配置金属層（ＲＤＬ）を形成し、次いで好ましくはＣｕ／Ａｕおよび／またはＣｕ／Ｎｉ／Ａｕ物質などの金属である再配置金属層を形成するために、電気めっき工程が行われる。表面を覆うために頂部層誘電層が塗布され、はんだバンプ／ボールに接続する目的でＵＢＭを形成するためにコンタクトパッド領域を露出させる。チップサイズパッケージ（ＣＳＰ）２０１は、上記のスタッキングＢＧＡ／ＬＧＡパッケージの基本構造体であり、例えば図２のように処理されるチップ５１２、６１２、７１２、８１２、９１２、１０１２および１０２２である。
【００５８】
加工シリコンウェーハの厚みは、裏面ラッピングによって５０−３００μｍの厚みにするように削減されてよい。上記の厚みを有する加工シリコンウェーハは、ウェーハ上のダイをそれぞれのダイに分離するために容易に鋸切断される。ダメージからダイを保護するために、鋸切断の前に加工シリコンウェーハ上に誘電層（保護層）が形成される。
【００５９】
図３を参照して、本発明による加工パネルウェーハレベルパッケージを示す。加工シリコンウェーハ３００ａは、基板／パネル上に装着される複数のチップ３０１を備える。図３のチップはパネル上に配置され、パネル形態を作成するためにペーストが充填され、ビルドアップ層工程を使用してコンタクタを作成する。パネルウェーハが形成されると、チップ３０１の表面上に第１誘電層が塗布され、第１開放領域（Ａｌボンディングパッド、またはウェーハがＲＤＬの内側で加工される場合はビアパッド）を露出させる。第１開放領域を洗浄した後、パネルウェーハ上に好ましくはＴｉ／ＣｕまたはＴｉ／Ｗ／Ｃｕであるシードメタル層がスパッタされる。ＲＤＬパターンを形成するためにシードメタル層上にフォトレジストが塗布され、次いで、シードメタル層上に好ましくは金属がＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕである再配置導電層を形成するために電気めっき工程が施される。次のステップは、再配置金属層を形成するためにフォトレジストを剥がし、シードメタル層をウェットエッチングすることである。頂部誘電層を再配置金属層上に塗布し、ＵＢＭ（アンダーボールメタル）を形成するためにコンタクトパッドを露出させる。チップサイズパッケージ（ＣＳＰ）３０２は上記のスタッキングＢＧＡ／ＬＧＡパッケージの別の基本構造体であり、例えばチップ５０２、６０２、７０２、８０２、９０２、１００２である。
【００６０】
チップ３０１は、標準良品チップを選別するためにテストされ、次いで標準良品チップ３０１は新しいベース（パネル）３００ｂに装着するために切断される。例えばチップ３０１は、ピックアンドプレースファインアライメントシステムを利用してパネルウェーハ３００ｂに装着され、好ましくは各チップについて１０μｍを超えない精度でパネルに装着される。パッケージ３０２において、チップ３０１のＡｌパッドは、ファンアウトウェーハレベルパッケージ工程（ビルドアップ層工程）によってメタルコンタクタ（再配置金属トレース）に接続される。
【００６１】
図４を参照して、本発明による２チップサイズパッケージのスタッキング工程を示す。  ターミナルコンタクタとしてボールまたはバンプを有するシリコンウェーハレベルパッケージ４００ａのチップサイズパッケージ（ＣＳＰ）４０１が、標準良品チップを選別するためにテストされ、次いで標準良品チップサイズパッケージ４０１にダイシング鋸切断工程が施され、フリップチップボンディング装置によってパネル４００ｂの頂部上に下向き（ボール面が下）に配置され、加熱リフロー工程によってベース（パネル）４００ｂ上に装着され、はんだ付け金属をアニールして導電部を形成し、スタッキングパッケージ４０３を形成する。
【００６２】
チップ４０２（ビルドアップ層およびコンタクトパッドを既に備える）を備えるパネルをリフローし、パネル上にチップ４０１をはんだ接合し、ビルドアップ層工程を使用して回路領域または裏面領域のいずれかに最終コンタクタを作成する。最終ターミナルピンは、ＬＧＡパッケージの周辺またはＢＧＡパッケージのアレイ上に配置される。
【００６３】
最後に、上記の構造を有するスタッキングパッケージベースを鋸切断ラインに沿って鋸切断し、各スタッキングパッケージに分離する。
【００６４】
本発明のパッケージ工程はさらに、スタッキング構造体を有するマルチチップを形成するのに適応することができる。換言すると、図１０は３つのチップを備えるスタッキングパッケージのみを示しているが、４つ以上のチップを備えるスタッキングパッケージ構造体を上記のように実現することができることは明らかである。つまり、本発明のパッケージは、ビルドアップ層およびビアホール工程を使用することによって、より多くの構成要素（アクティブデバイスおよびパッシブデバイス）のスタッキングを有することができる。
【００６５】
したがって本発明によって、上記のパッケージ構造体は、パッケージ構造体の２つの隣接するボール間のピッチを適切に維持することができる。よって本発明は、信号結合および信号インターフェースの問題を回避することができる。さらにパッケージ構造体が、基板上にチップが装着されスタッキングパッケージのサイズを調節することができることから、本発明はパッケージ構造体の歩留まりを上げることができる。さらに本発明のパッケージサイズは、テスト機器、パッケージ機に容易に適応することができ、プリント回路基板などに適合することができる。
【００６６】
当業者に理解されるように、本発明の前述の好ましい実施形態は本発明を例示するものであり、本発明を限定するものではない。添付の特許請求の範囲の精神および範囲内に含まれる種々の修正および同様の構成を包含することを意図しており、このような修正および同様の構造体をすべて包含するように、その範囲は広範に解釈を与えられるべきである。したがって、本発明の好ましい実施形態を示し記載してきたが、本発明の精神および範囲から逸脱することなく、種々の変形を行うことができることを理解されたい。
【図面の簡単な説明】
【００６７】
【図１ａ】従来技術におけるＢＧＡタイプの従来のワイヤボンディングスタッキングパッケージの概略図である。
【図１ｂ】従来技術におけるＢＧＡタイプの従来のスタッキングパッケージの概略図である。
【図２】本発明によるウェーハレベルチップサイズパッケージの概略図である。
【図３】本発明によるパネル（基板）上に装着されたファンアウトチップスケールパッケージの概略図である。
【図４】本発明によるスタッキング２チップパッケージの概略図である。
【図５】本発明によるＬＧＡタイプスタッキング２チップパッケージの概略図である。
【図６】本発明によるＢＧＡタイプスタッキング２チップパッケージの概略図である。
【図７】本発明によるＬＧＡタイプスタッキング２チップパッケージの概略図である。
【図８】本発明によるＢＧＡタイプスタッキング２チップパッケージの概略図である。
【図９】本発明によるＢＧＡタイプスタッキング３チップパッケージの概略図である。
【図１０】本発明によるＢＧＡタイプスタッキング３チップパッケージの概略図である。
【図１ａ】
2008166752.tif 000003
【図１ｂ】
2008166752.tif 000004
【図２】
2008166752.tif 000005
【図３】
2008166752.tif 000006
【図４】
2008166752.tif 000007
【図５】
2008166752.tif 000008
【図６】
2008166752.tif 000009
【図７】
2008166752.tif 000010
【図８】
2008166752.tif 000011
【図９】
2008166752.tif 000012
【図１０】
2008166752.tif 000013
【外国語明細書】
2008166752000001.pdf