(57)【要約】【課題】ＳＯＩ領域とバルク領域との境界部における素子分離領域のスペースを縮小する。【解決手段】半導体装置は、第１及び第２の領域を有する基板１１と、第１の領域における基板上に設けられた第１の絶縁膜１２と、第２の領域における基板上に設けられ、第１の絶縁膜の上面よりも高い上面を有する第１のエピタキシャル層１７と、第１のエピタキシャル層と隙間１５を有して第１の絶縁膜上に設けられ、第１のエピタキシャル層の上面とほぼ等しい高さの上面を有し、第１のエピタキシャル層の側面と対向するテーパー面６２を有する第１の半導体層１3とを具備する。【選択図】図４０
2008182281.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の領域を有する基板と、
前記第１の領域における前記基板上に設けられた第１の絶縁膜と、
前記第２の領域における前記基板上に設けられ、前記第１の絶縁膜の上面よりも高い上面を有する第１のエピタキシャル層と、
前記第１のエピタキシャル層と隙間を有して前記第１の絶縁膜上に設けられ、前記第１のエピタキシャル層の前記上面とほぼ等しい高さの上面を有し、前記第１のエピタキシャル層の側面と対向するテーパー面を有する第１の半導体層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のエピタキシャル層の前記側面はファセットを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層の前記上面及び前記テーパー面上に形成された第１のゲート絶縁膜と、
前記第１のエピタキシャル層の前記上面及び前記側面上に形成された第２のゲート絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記隙間に設けられ、前記第１のエピタキシャル層の前記上面及び前記第１の半導体層の前記上面とほぼ等しい高さの上面を有する第１の素子分離絶縁膜と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の素子分離絶縁膜は、前記第１の絶縁膜の上面上に形成され、
第１のエピタキシャル層は、前記第１の素子分離絶縁膜及び前記第１の絶縁膜に直接接することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の領域内に設けられ、前記第１の半導体層及び前記第１の絶縁膜を貫通し、前記第１の素子分離絶縁膜の底面より下方に位置する底面を有し、前記第１のエピタキシャル層に直接接しない第２の素子分離絶縁膜と
をさらに具備することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）領域とバルク領域とを有するハイブリッドウエハを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、従来のシリコンウエハの代わりに薄膜ＳＯＩ（Silicon On Insulator）ウエハを用い、このＳＯＩウエハ上に素子を形成することで、寄生容量を低減し、ロジック回路の低消費電力化や高速化を図る試みが盛んに検討されており、さらに、ＳＯＩウエハを用いたマイクロプロセッサの製品化も始まっている。今後は、このようなＳＯＩロジックを核にしたシステムＬＳＩチップの必要性が高まるものと予想される。
【０００３】
しかしながら、ＳＯＩウエハ上のＭＯＳＦＥＴはチャネルが形成されるボディ領域の電位がフローティング状態となるため、いわゆる基板浮遊効果により、回路動作に伴うリーク電流の発生やしきい値の変動が生ずる。このため、ＳＯＩウエハは、ＤＲＡＭのセルトランジスタ、センスアンプ回路やアナログ回路のペアトランジスタなどのように、リーク電流レベルあるいはマッチング特性に対するスペックが厳しい回路へ適用するには不向きであった。
【０００４】
この問題を解決するために、ＳＯＩウエハ上にバルク領域を形成したハイブリッドウエハを用意し、ＤＲＡＭのようなＳＯＩウエハには向かない回路はバルク領域へ形成する提案がある。具体的には、例えば次のような方法がある。
【０００５】
第１に、マスクパターンを用いたＳＩＭＯＸ（Separation by IMplantation of Oxygen）法により、バルクウエハ上に選択的にＳＯＩ領域を形成する方法がある（特許文献１、非特許文献１参照）。
【０００６】
第２に、絶縁膜をパターニングしたバルクウエハ上に別のウエハを張り合わせる方法がある（特許文献２参照）。
【０００７】
第３に、ＳＯＩウエハ上のＳＯＩ層と埋め込み絶縁膜とを部分的にエッチング除去する方法がある（特許文献３、特許文献４、特許文献５参照）。
【０００８】
第４に、上記第３の方法において、ＳＯＩ領域とバルク領域との間に生じた段差を解消するために、バルク領域の支持基板上にシリコンなどを選択エピタキシャル成長し、あるいはさらに研磨によって平坦化する方法がある（特許文献６、非特許文献２参照）。
【０００９】
このようなハイブリッドウエハを用いた種々の方法において、第４の方法は、ＳＯＩ領域の素子表面とバルク領域の素子表面との段差が無いことから、素子の生産性に優れている。さらに出来合いのＳＯＩウエハをもとに製造するため、ＳＯＩ層や埋め込み絶縁膜の膜厚構成、さらにはシリコン層やＳｉＧｅ層などＳＯＩ層の材質などが変化しても柔軟に対応できる手法である。
【００１０】
しかしながら、上記従来の第４の方法では次のような問題があった。この問題を説明するにあたり、具体的に第４の方法を以下に説明する。
【００１１】
まず、図４１に示すように、支持基板１１１と埋め込み絶縁膜１１２とＳＯＩ層１１３とを有するＳＯＩウエハが用意される。
【００１２】
次に、図４２に示すように、ＳＯＩ層１１３上に保護のための第１のマスク材（例えばＳｉＮ膜）１１４が堆積される。次に、バルク領域における第１のマスク材１１４、ＳＯＩ層１１３、埋め込み絶縁膜１１２が順に、選択的にエッチング除去される。この際、支持基板１１１上に薄い埋め込み絶縁膜１１２’を残す。
【００１３】
次に、図４３に示すように、全面にＳＯＩ層１１３の側壁保護用の第２のマスク材（例えばＳｉＮ膜）１１６が堆積される。その後、異方性ドライエッチングにより、ＳＯＩ層１１３の側面に第２のマスク材１１６からなるスペーサが形成される。この際、上記図４２の工程と同様に、支持基板１１１上の薄い埋め込み絶縁膜１１２”を残すようにする。
【００１４】
次に、図４４に示すように、支持基板１１１へダメージを与えないように、ＨＦ溶液などを用いて埋め込み絶縁膜１１２，１１２”を除去する。尚、ＳＯＩ層１１３の上部及び側面におけるマスク材１１４，１１６は、埋め込み絶縁膜１１２と異なる種類の絶縁膜であるため、埋め込み絶縁膜１１２，１１２”を除去してもマスク材１１４，１１５を残すことが可能となる。
【００１５】
次に、図４５に示すように、露出した支持基板１１１上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１１７が形成される。このエピタキシャル成長では、エピタキシャル層１１７の上面がＳＯＩ層１１３の上面とほぼ一致するように、両者の高さ合わせを行う。尚、エピタキシャル層１１７のＳＯＩ領域側の上端部には、ファセット１６１が生じる。
【００１６】
次に、図４６に示すように、第１のマスク材１１４が除去される。このとき、ＳＯＩ層１１３の側面に形成された第２のマスク材１１６は第１のマスク材１１４と同じ材料で形成されているため、第１のマスク材１１４とともに第２のマスク材１１６も除去され、ＳＯＩ領域とバルク領域との境界部に窪み１６０が生じてしまう。
【００１７】
次に、図４７に示すように、ゲート絶縁膜１２０，１２１、ゲート電極１２２，１２３，１３１、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１１８，１１９，１３０がそれぞれ形成される。
【００１８】
上記のような従来の第４の方法では、ＳＯＩ領域とバルク領域との境界部のファセット１６１や窪み１６０が生じてしまう。従って、これらファセット１６１や窪み１６０を無くすために、ＳＯＩ領域とバルク領域との境界部における素子分離領域１３０のスペースが大きくなってしまっていた。
【特許文献１】特開平10-303385号公報
【特許文献２】特開平8-316431号公報
【特許文献３】特開平7-106434号公報
【特許文献４】特開平11-238860号公報
【特許文献５】特開2000-91534号公報
【特許文献６】特開2000-243944号公報
【非特許文献１】Robert Hannon, et al., 2000 Symposium on VLSI Technology of Technical Papers, pp.66-67
【非特許文献２】T. Yamada, et al., 2002 Symposium on VLSI Technology of Technical Papers, pp.112-113
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ＳＯＩ領域とバルク領域との境界部における素子分離領域のスペースを縮小することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００２１】
本発明の一視点による半導体装置は、第１及び第２の領域を有する基板と、前記第１の領域における前記基板上に設けられた第１の絶縁膜と、前記第２の領域における前記基板上に設けられ、前記第１の絶縁膜の上面よりも高い上面を有する第１のエピタキシャル層と、前記第１のエピタキシャル層と隙間を有して前記第１の絶縁膜上に設けられ、前記第１のエピタキシャル層の前記上面とほぼ等しい高さの上面を有し、前記第１のエピタキシャル層の側面と対向するテーパー面を有する第１の半導体層とを具備する。
【発明の効果】
【００２２】
本発明によれば、ＳＯＩ領域とバルク領域との境界部における素子分離領域のスペースを縮小することが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態は、ＳＯＩ（Silicon On Insulator）領域とバルク領域とを有するハイブリッドウエハを用いたものである。この本発明の実施の形態を以下に図面を参照して説明する。尚、この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２４】
１．第１の実施形態
第１の実施形態は、ＳＯＩ領域とバルク領域との境界において、ＳＯＩ層の側面を埋め込み絶縁膜の側面よりも横方向（基板に水平方向）に後退させて隙間を形成した後、この隙間にエピタキシャル成長時のマスク材を形成し、このマスク材をそのまま残して素子分離領域として利用するものである。
【００２５】
以下に、第１の実施形態に係る第１乃至第４の例を説明する。
【００２６】
［１−１］第１の例
第１の実施形態に係る第１の例は、第１の実施形態の基本構造であり、ＳＯＩ層とエピタキシャル層との間に隙間を形成し、この隙間に設けたエピタキシャル成長時のマスク材を素子分離領域として利用するものである。
【００２７】
図１は、本発明の第１の実施形態に係る第１の例の半導体装置の断面図を示す。図１に示すように、第１の実施形態に係る第１の例において、ＳＯＩ領域では、支持基板１１上に埋め込み絶縁膜１２が設けられ、この埋め込み絶縁膜１２上にＳＯＩ層１３が設けられている。一方、バルク領域では、支持基板１１上にエピタキシャル層１７が設けられ、このエピタキシャル層１７の上面はＳＯＩ層１３の上面とほぼ等しくなっている。
【００２８】
ここで、ＳＯＩ層１３のエピタキシャル層１７側の側面は埋め込み絶縁膜１２のエピタキシャル層１７側の側面よりも後退しているため、ＳＯＩ層１３とエピタキシャル層１７間に隙間部１５が存在し、この隙間部１５を埋めるように埋め込み絶縁膜１２上に素子分離領域１６ａが設けられている。この素子分離絶縁膜１６ａの上面は、ＳＯＩ層１３の上面及びエピタキシャル層１７の上面とほぼ等しくなっている。
【００２９】
このように、ＳＯＩ領域のＳＯＩ層１３とバルク領域のエピタキシャル層１７とは、素子分離領域１６ａにより電気的に分離されている。言い換えると、エピタキシャル層１７は、埋め込み絶縁膜１２と素子分離領域１６ａとは接しているが、ＳＯＩ層１３には接していない。
【００３０】
尚、素子分離領域１６ａは、埋め込み絶縁膜１２と同質の材料（例えばＳｉＯ2膜）で形成することが望ましい。
【００３１】
図２乃至図８は、本発明の第１の実施形態に係る第１の例の半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る第１の例の製造方法について説明する。
【００３２】
まず、図２に示すように、支持基板１１と埋め込み絶縁膜１２とＳＯＩ層１３とを有するＳＯＩウエハが用意される。ここで、支持基板１１として比抵抗が１０Ω程度のｐ型シリコン基板を用い、埋め込み絶縁膜１２として膜厚が１５０ｎｍ程度のＳｉＯ2膜を用い、ＳＯＩ層１３として膜厚が５０ｎｍ程度の単結晶シリコン膜を用いるが、これらに限定されない。
【００３３】
次に、図３に示すように、ＳＯＩ層１３上に保護のための第１のマスク材１４が堆積される。この第１のマスク材１４は、例えばＳｉＮ膜でもよいし、埋め込み絶縁膜１２や後述する第２のマスク材１６と同質の材料膜（例えばＳｉＯ2膜）でもよい。次に、フォトリソグラフィ及び異方性ドライエッチング（例えばＲＩＥ（Reactive Ion Etching））により、バルク領域における第１のマスク材１４、ＳＯＩ層１３、埋め込み絶縁膜１２が順次エッチング除去される。この際、異方性ドライエッチングのダメージを、バルク領域における支持基板１１へ与えないようにするために、支持基板１１上に薄い埋め込み絶縁膜１２’を残すとよい。
【００３４】
次に、図４に示すように、ＳＯＩ層１３の露出した側面が後退するように、ＳＯＩ層１３が等方性エッチング（例えばＣＤＥ（Chemical Dry Etching））で除去される。これにより、隙間部１５が形成される。
【００３５】
次に、図５に示すように、全面に、ＳＯＩ層１３の側壁保護用の第２のマスク材（例えばＳｉＯ2膜）１６が堆積される。ここで、第２のマスク材１６の膜厚Ｙを、ＳＯＩ層１３の膜厚Ｚの１／２以上に設定することにより、埋め込み絶縁膜１２の側面よりもＳＯＩ層１３の側面が後退した長さに相当する隙間部１５の幅Ｘに依存することなしに、第２のマスク材１６で隙間部１５を容易に埋め込むことが可能となる。
【００３６】
次に、図６に示すように、等方性エッチングにより、第２のマスク材１６及び埋め込み絶縁膜１２’がエッチング除去される。この等方性エッチングとしては、ＨＦ溶液やＮＨ4Ｆ溶液等を用いたウエットエッチングを用いることができる。このようにして、隙間部１５に第２のマスク材１６からなる素子分離領域１６ａが形成され、バルク領域における支持基板１１の上面が露出される。尚、隙間部１５に素子分離領域１６ａとなるマスク材１６が残るように、この工程におけるエッチング量を考慮して、後退させる長さＸ及び第２のマスク材１６の膜厚Ｙを設定するとよい。
【００３７】
次に、図７に示すように、露出した支持基板１１上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１７が形成される。このエピタキシャル成長では、エピタキシャル層１７の上面がＳＯＩ層１３の上面とほぼ一致するように、両者の高さ合わせを行う。
【００３８】
尚、このエピタキシャル成長において、全面成長を行って、エピタキシャル層１７をＣＭＰ（Chemical Mechanical Polish）でマスク材１４の高さまで平坦化する方法でもよい。しかし、この場合、マスク材１４の厚さ分だけＳＯＩ層１３とエピタキシャル層１７との高さの差が生じること、ディッシングやスクラッチによりエピタキシャル層１７の平坦性や結晶性が劣化することがあり、またコストの面でもあまり好ましくない。
【００３９】
次に、図８に示すように、エピタキシャル成長後、第１のマスク材１４が除去される。
【００４０】
次に、図１に示すように、ゲート絶縁膜２０，２１、ゲート電極２２，２３、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１８，１９がそれぞれ形成される。
【００４１】
上記第１の実施形態に係る第１の例によれば、次のような効果を得ることができる。
【００４２】
（１）ＳＯＩ層１３の側面を埋め込み絶縁膜１２の側面よりも後退させて、ＳＯＩ層１３とエピタキシャル層１７間に隙間部１５を設けることで、この隙間部１５に形成されたＳＯＩ層１３のマスク材１６をそのまま素子分離領域１６ａとして使用することができる。このため、上記従来の第４の方法のようにマスク材１１６を除去する必要がないので、マスク材１１６を除去した時に生じる窪み１６０も発生しない。従って、窪み１６０を無くすための大きなスペースの素子分離領域を形成する必要がないため、ＳＯＩ領域とバルク領域との境界部における素子分離領域１６ａのスペースを縮小することができる。さらに、境界部の素子分離領域１６ａの深さについても、ＳＯＩ層１３の膜厚相当まで浅くすることができる。
【００４３】
（２）上記従来の第４の方法では、窪み１６０が発生した後、この窪み１６０内に電極１３１の材料が埋め込まれ、そして、この窪み１６０を無くすように素子分離領域１３０が形成されていた。このため、この窪み１６０内に電極材が深く埋め込まれると、素子分離領域１３０の加工後にも窪み１６０内に電極材が残渣として残る場合があり、ＳＯＩ領域とバルク領域における同一境界をゲート電極が複数横切り、互いにショート不良が生じる恐れがあった。
【００４４】
これに対し、第１の実施形態に係る第１の例によれば、上述するように、従来のような窪み１６０は生じないため、上記のようなショート不良の問題を回避することができる。
【００４５】
（３）上記従来の第４の方法では、埋め込み絶縁膜１１２”を除去する工程（図４４の工程）において、ＳＯＩ層１１３の側面がエッチングされないように、この側面に埋め込み絶縁膜１１２と異質の材料からなる第２のマスク材１１６を設けていた。従って、埋め込み絶縁膜１１２のみが除去されるようなエッチング条件を設定すると、第２のマスク材１１６はエッチングされないため、埋め込み絶縁膜１１２のみが大幅にエッチングされ、第２のマスク材１１６の側面よりも埋め込み絶縁膜１１２の側面が後退したオーバーハングが生じることがあった。そして、このオーバーハングの生じた状態でエピタキシャル層１１７を形成すると、オーバーハングした部分に空洞や結晶欠陥が生じてしまう。
【００４６】
これに対し、第１の実施形態に係る第１の例によれば、素子分離領域１６ａは、埋め込み絶縁膜１２と同質の材料（例えばＳｉＯ2膜）で形成することができる。従って、埋め込み絶縁膜１２’を除去する工程（図６の工程）において、ＳＯＩ層１３の側面がエッチングされることを防止しながらも、埋め込み絶縁膜１２’とマスク材１６を同時に除去できるため、従来のようなオーバーハングの問題も生じない。これにより、エピタキシャル層１７に、オーバーハングによる空洞や結晶欠陥が生じる恐れもない。
【００４７】
［１−２］第２の例
第１の実施形態による第２の例は、ＳＯＩ領域とバルク領域との間の領域において、ＳＯＩ層とエピタキシャル層とを電気的に絶縁させる部分と導通させる部分とをそれぞれ設けたものである。
【００４８】
図９は、本発明の第１の実施形態に係る第２の例において、ＳＯＩ層とエピタキシャル層とを電気的に絶縁させる部分と導通させる部分の半導体装置の断面図を示す。
【００４９】
図９において、紙面の左側の領域（以下、絶縁領域と称す）は、ＳＯＩ層１３−Ａとエピタキシャル層１７−Ａとが電気的に絶縁された部分を示している。この絶縁領域については、上記第１の実施形態に係る第１の例と同様の構造であるため説明は省略する。
【００５０】
一方、図９において、紙面の右側の領域（以下、導通領域と称す）は、ＳＯＩ層１３−Ｂとエピタキシャル層１７−Ｂとが電気的に導通された部分を示している。つまり、ＳＯＩ層１３−Ｂとエピタキシャル層１７−Ｂとが直接接している。その他の構造は、絶縁領域と同様の構造である。
【００５１】
図１０乃至図１５は、本発明の第１の実施形態に係る第２の例の半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る第２の例の製造方法について説明する。ここでは、上記第１の例と同じ構造となる絶縁領域については説明を簡略化する。
【００５２】
まず、図１０に示すように、導通領域では、上記第１の例と同様に、薄い埋め込み絶縁膜１２’−Ｂが残された後、レジスト２５が形成され、ＳＯＩ層１３−Ｂの側面が覆われる。次に、絶縁領域では、隙間部１５が形成される。この際、導通領域では、ＳＯＩ層１３−Ｂの側面がレジスト２５で覆われているため隙間部１５は形成されない。
【００５３】
次に、図１１に示すように、導通領域におけるレジスト２５が除去される。
【００５４】
次に、図１２に示すように、全面に第２のマスク材（例えばＳｉＯ2膜）１６が堆積される。尚、絶縁領域では、隙間部１５内に第２のマスク材１６が形成される。
【００５５】
次に、図１３に示すように、ＨＦ溶液やＮＨ4Ｆ溶液等を用いたウエットエッチングにより、第２のマスク材１６及び埋め込み絶縁膜１２’−Ａ，１２’−Ｂがエッチング除去される。これにより、バルク領域における支持基板１１−Ａ，１１−Ｂの上面が露出される。尚、絶縁領域では、隙間部１５に第２のマスク材１６からなる素子分離領域１６ａが形成される。
【００５６】
次に、図１４に示すように、露出した支持基板１１−Ａ，１１−Ｂ上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１７−Ａ，１７−Ｂが形成される。このエピタキシャル成長では、エピタキシャル層１７−Ａ，１７−Ｂの上面がＳＯＩ層１３−Ａ，１３−Ｂの上面とほぼ一致するように、両者の高さ合わせを行う。尚、導通領域では、ＳＯＩ層１３−Ｂとエピタキシャル層１７−Ｂは直接接するが、絶縁領域では、素子分離領域１６ａが存在するため、ＳＯＩ層１３−Ａとエピタキシャル層１７−Ａは直接接しない。
【００５７】
次に、図１５に示すように、第１のマスク材１４−Ａ，１４−Ｂが除去される。
【００５８】
次に、図９に示すように、ゲート絶縁膜２０−Ａ，２０−Ｂ，２１−Ａ，２１−Ｂ、ゲート電極２２−Ａ，２２−Ｂ，２３−Ａ，２３−Ｂ、ＳＴＩ構造の素子分離領域１８−Ａ，１８−Ｂ，１９−Ａ，１９−Ｂがそれぞれ形成される。
【００５９】
上記第１の実施形態に係る第２の例によれば、絶縁領域では、第１の実施形態に係る第１の例と同様の効果を得ることができる。また、導通領域では、ＳＯＩ層１３−Ｂとエピタキシャル１７−Ｂとが直接接するため、両者を電気的に接続したい場合に有効である。
【００６０】
［１−３］第３の例
第１の実施形態による第３の例は、エピタキシャル成長によってファセットが生じた場合、第１の例におけるマスク材をそのまま素子分離領域として使用せずに、ファセットを除去するように素子分離領域を改めて形成するものである。
【００６１】
図１６は、本発明の第１の実施形態に係る第３の例の半導体装置の断面図を示す。図１６に示すように、第１の実施形態に係る第３の例において、上記第１の例と異なる部分は、エピタキシャル層１７のファセットを除去するために、マスク材ではない素子分離領域３０を改めて形成しているところである。この素子分離領域３０は、ＳＯＩ層１３内からエピタキシャル層１７内にまで形成されている。また、この素子分離領域３０は、埋め込み絶縁膜１２を貫いて基板１１内に至るまで形成してもよいが、ＳＯＩ層１３とエピタキシャル層１７とが電気的に絶縁されればよいため、必ずしも基板１１内に至るまで形成する必要はない。
【００６２】
図１７及び図１８は、本発明の第１の実施形態に係る第３の例の半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る第３の例の製造方法について説明する。ここでは、上記第１の例と異なる構造となる領域についてのみ説明する。
【００６３】
まず、図１７に示すように、露出した支持基板１１上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１７が形成される。このエピタキシャル成長では、エピタキシャル層１７の上面がＳＯＩ層１３の上面とほぼ一致するように両者の高さ合わせを行うが、エピタキシャル層１７のＳＯＩ領域側の上端部にファセット２６が生じる場合がある。
【００６４】
次に、図１８に示すように、第１のマスク材１４が除去される。
【００６５】
次に、図１６に示すように、ゲート絶縁膜２０，２１が形成された後、ファセットが無くなるようにＳＴＩ構造の素子分離領域３０が形成され、これと同時にＳＯＩ領域及びバルク領域内の素子分離領域１８，１９も形成される。その後、ゲート電極２２，２３，３１がそれぞれ形成される。
【００６６】
上記第１の実施形態に係る第３の例によれば、ＳＯＩ領域とバルク領域の境界にファセットが無くなるように素子分離領域３０を形成するため、上記第１の例においてエピタキシャル成長後にファセットが生じた場合に有効である。
【００６７】
尚、第３の例の素子分離領域３０は、第１の例の素子分離領域１６ａよりもスペースが大きくなるが、従来のような深い窪み１６０を無くすために形成するわけではないため、従来よりも十分に素子分離領域のスペースの縮小を図れることは言うまでもない。
【００６８】
［１−４］第４の例
ＳＯＩ領域とバルク領域の境界における素子分離領域は、第１の実施形態による第１の例では、ＳＯＩ層とエピタキシャル層との間にのみ形成されていたが、第１の実施形態による第４の例では、ＳＯＩ層とエピタキシャル層との間に加えて、埋め込み絶縁膜とエピタキシャル層との間にも形成されている。
【００６９】
図１９は、本発明の第１の実施形態に係る第４の例の半導体装置の断面図を示す。図１９に示すように、第１の実施形態に係る第４の例では、上記第１の例と素子分離領域１６ａの形成されている位置が異なる。つまり、素子分離領域１６ａは、ＳＯＩ層１３とエピタキシャル層１７との間に加えて、埋め込み絶縁膜１２とエピタキシャル層１７との間にも形成されている。
【００７０】
ここで、埋め込み絶縁膜１２のエピタキシャル層１７側の側面はＳＯＩ層１３のエピタキシャル層１７側の側面よりも後退しており、ＳＯＩ層１３とエピタキシャル層１７間の隙間部１５の幅よりも埋め込み絶縁膜１２とエピタキシャル層１７間の隙間部３５の幅の方が大きい。言い換えると、ＳＯＩ層１３のエピタキシャル層１７側の側面は、埋め込み絶縁膜１２のエピタキシャル層１７側の側面よりも突出した構造になっている。
【００７１】
尚、この第４の例のように、素子分離領域１６ａとエピタキシャル層１７との接触面が大きい場合は、エピタキシャル成長時のファセットを抑制するために、素子分離領域１６ａをＳｉＮ膜で形成するのが好ましい。
【００７２】
図２０乃至図２５は、本発明の第１の実施形態に係る第４の例の半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る第４の例の製造方法について説明する。ここでは、上記第１の例と異なる構造となる領域についてのみ説明する。
【００７３】
まず、図２０に示すように、支持基板１１と埋め込み絶縁膜１２とＳＯＩ層１３とを有するＳＯＩウエハ上に、保護のための第１のマスク材１４が堆積される。この第１のマスク材１４は、例えばＳｉＮ膜やＳｉＯ2膜等で形成すればよいが、埋め込み絶縁膜１２と異なる材質の膜で形成するのが好ましい。次に、異方性エッチング（例えばＲＩＥ）により、バルク領域における第１のマスク材１４、ＳＯＩ層１３、埋め込み絶縁膜１２が順次エッチング除去される。この際、異方性ドライエッチングのダメージを、バルク領域における支持基板１１へ与えないようにするために、支持基板１１上に薄い埋め込み絶縁膜１２’を残すとよい。そして、ＳＯＩ層１３の側面を埋め込み絶縁膜１２の側面よりも後退させ、隙間部１５が形成される。
【００７４】
次に、図２１に示すように、等方性エッチングにより、埋め込み絶縁膜１２の側面が第１のマスク材１４の側面よりも後退するように、埋め込み絶縁膜１２がエッチングされ、隙間部３５が形成される。
【００７５】
次に、図２２に示すように、全面に、ＳＯＩ層１３の側壁保護用の第２のマスク材（例えばＳｉＮ膜）１６が堆積される。
【００７６】
次に、図２３に示すように、等方性エッチングにより、第２のマスク材１６及び埋め込み絶縁膜１２’がエッチング除去される。このようにして、隙間部１５，３５に第２のマスク材１６からなる素子分離領域１６ａが形成され、バルク領域における支持基板１１の上面が露出される。
【００７７】
次に、図２４に示すように、露出した支持基板１１上に、単結晶シリコンなどの素子形成用膜として、エピタキシャル成長技術によるエピタキシャル層１７が形成される。このエピタキシャル成長では、エピタキシャル層１７の上面がＳＯＩ層１３の上面とほぼ一致するように、両者の高さ合わせを行う。
【００７８】
次に、図２５に示すように、エピタキシャル成長後、第１のマスク材１４が除去される。
【００７９】
次に、図１９に示すように、ゲート絶縁膜２０，２１、ゲート電極２２，２３，３１、ＳＴＩ構造の素子分離領域１８，１９がそれぞれ形成される。
【００８０】
上記第１の実施形態に係る第４の例によれば、上記第１の例と同様に、エピタキシャル成長時のＳＯＩ層１３のマスク材１６をそのまま素子分離領域１６ａとして使用することができるため、素子分離領域のスペースの縮小を図ることができる。
【００８１】
尚、第４の例の素子分離領域１６ａは、第１の例の素子分離領域１６ａよりもスペースが大きくなるが、従来のような深い窪み１６０を無くすために形成するわけではないため、従来よりも十分に素子分離領域のスペース（特に素子分離領域の横幅）の縮小を図れることは言うまでもない。
【００８２】
また、素子分離領域１６ａを、埋め込み絶縁膜１２と異質材であるＳｉＮ膜で形成している。ここで、選択エピタキシャル成長において、エピタキシャル層１７は、ＳｉＯ2膜と境界面を形成する場合よりもＳｉＮ膜と境界面を形成する場合の方が、ファセットを小さくできる（あるいはファセットを無くすことができる）ことが知られている。従って、ＳｉＮ膜からなる素子分離領域１６ａを設けることで、素子分離領域１６ａとエピタキシャル層１７との境界におけるファセットを抑制できる。
【００８３】
尚、ここでは、埋め込み絶縁膜１２の側面がＳＯＩ層１３の側面より後退する場合を示したが、両者の側面を第１のマスク材１４の側面よりも後退させて隙間部１５，３５を形成することが重要であるだけで、図１９の構造に限定されるわけではない。例えば図２６に示すように、ＳＯＩ層１３の側面が埋め込み絶縁膜１２の側面より後退していても構わない。従って、隙間部１５の幅が隙間部３５の幅より小さくてもよいし（図１９）、隙間部３５の幅が隙間部１５の幅より小さくてもよい（図２６）。
【００８４】
２．第２の実施形態
第２の実施形態は、エピタキシャル成長を行わないことで、ＳＯＩ領域とバルク領域の境界における素子分離領域のスペースの縮小を図る例である。
【００８５】
以下に、第２の実施形態に係る第１及び第２の例を説明する。
【００８６】
［２−１］第１の例
第２の実施形態に係る第１の例は、ＳＯＩ領域とバルク領域に２層構造のゲート電極をそれぞれ形成し、この両者のゲート電極の下面の高さは異なるが、両者のゲート電極の上面の高さをほぼ同じにするものである。
【００８７】
図２７は、本発明の第２の実施形態に係る第１の例の半導体装置の断面図を示す。図２７に示すように、ＳＯＩ領域では、ＳＯＩ層１３上にゲート絶縁膜２０が設けられ、このゲート絶縁膜２０上にゲート電極４５が設けられている。このゲート電極４５は、下部電極層４３ａと上部電極層４４ａとからなる２層構造になっている。
【００８８】
バルク領域では、支持基板１１上にゲート絶縁膜２１が設けられ、このゲート絶縁膜２１上にゲート電極４６が設けられている。このゲート電極４６は、下部電極層４３ｂと上部電極層４４ｂとからなる２層構造になっている。
【００８９】
ＳＯＩ領域におけるゲート電極４５とバルク領域におけるゲート電極４６とは、ゲート電極下の基板の高さは異なるが、ゲート電極の上面の高さはほぼ等しくなっている。つまり、バルク領域のゲート電極４６の電極層４３ｂが、ＳＯＩ領域とバルク領域のゲート電極下の基板の高さの差を埋めるように、ＳＯＩ領域のゲート電極４５の電極層４３ａよりも厚くなっている。
【００９０】
また、ＳＯＩ領域とバルク領域との境界部分には、ＳＴＩ構造の素子分離領域４１が形成されている。これにより、ＳＯＩ層１３とバルク領域の基板１１とが電気的に分離されている。さらに、ＳＯＩ領域及びバルク領域内には、それぞれ素子分離領域４０，４２が形成されている。ここで、素子分離領域４１は、埋め込み絶縁膜１２と異質材で形成することが望ましい。
【００９１】
図２８乃至図３２は、本発明の第２の実施形態に係る第１の例の半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る第１の例の製造方法について説明する。
【００９２】
まず、図２８に示すように、支持基板１１と埋め込み絶縁膜１２とＳＯＩ層１３とを有するＳＯＩウエハが用意される。次に、ＳＯＩ層１３の表面から支持基板１１にまで貫通する素子分離領域４０，４１，４２がそれぞれ形成される。ここで、素子分離領域４０，４１，４２の上部がＳＯＩ層１３の上面よりも突出するようにし、凹部４８が形成されるようにする。
【００９３】
次に、図２９に示すように、バルク領域においては、ＳＯＩ層１３及び埋め込み絶縁膜１２がそれぞれ除去される。これにより、ＳＯＩ領域では、凹部４８が形成された状態のままであり、バルク領域では、凹部４８よりも深い凹部４９が形成される。
【００９４】
ここで、埋め込み絶縁膜１２を除去する際は、下地の支持基板１１へダメージを与えないように、少なくとも最終ステップにはウエットエッチングを用いるのが好ましい。
【００９５】
また、この際、バルク領域の素子分離領域４１，４２にも同様にダメージを与えないようにするために、素子分離領域用の溝内には、ＳｉＮライナー（薄膜ＳｉＮ膜）を敷いたり、埋め込み絶縁膜１２と異なる材料を埋め込んだりすることが望ましい。
【００９６】
次に、図３０に示すように、ＳＯＩ層１３上にゲート絶縁膜２０が形成され、支持基板１１上にゲート絶縁膜２１が形成される。次に、ゲート絶縁膜２０，２１及び素子分離領域４０，４１，４２上に第１の電極材４３が形成される。
【００９７】
次に、図３１に示すように、ＣＭＰにより、素子分離領域４０，４１，４２の上面が露出するまで、第１の電極材４３の上面が平坦化される。これにより、ＳＯＩ領域におけるゲート電極の下部電極層４３ａが凹部４８内に形成されるとともに、バルク領域におけるゲート電極の下部電極層４３ｂが凹部４９内に形成される。その結果、ＳＯＩ領域における下部電極層４３ａの上面とバルク領域における下部電極層４３ｂの上面とを等しい高さにでき、ＳＯＩ領域とバルク領域間の段差が解消される。
【００９８】
次に、図３２に示すように、下部電極層４３ａ，４３ｂ及び素子分離領域４０，４１，４２上に第２の電極材４４が形成される。
【００９９】
次に、図２７に示すように、下部電極層４３ａ，４３ｂ及び第２の電極材４４が一括加工される。これにより、ＳＯＩ領域においては、下部電極層４３ａと上部電極層４４ａとからなるゲート電極４５が形成され、バルク領域においては、下部電極層４３ｂと上部電極層４４ｂとからなるゲート電極４６が形成される。
【０１００】
上記第２の実施形態に係る第１の例によれば、次のような効果を得ることができる。
【０１０１】
（１）第２の実施形態に係る第１の例では、バルク領域で選択エピタキシャル成長を行わないため、エピタキシャル成長時のマスク材をＳＯＩ層１３の側面に設ける必要がない。従って、マスク材を除去することによる窪み１６０も生じないため、窪み１６０を無くすための大きな素子分離領域を形成する必要がない。従って、ＳＯＩ領域とバルク領域との境界部における素子分離領域４１のスペースを縮小することができる。
【０１０２】
（２）従来技術では、エピタキシャル成長時に、選択成長の膜厚のばらつきによりＳＯＩ層１３とエピタキシャル層１７と間の段差が生じる恐れがあり、この段差が残った状態でゲート電極を形成すると、ＳＯＩ領域とバルク領域で同じ高さのゲート電極を形成することができない。
【０１０３】
これに対し、第２の実施形態に係る第１の例では、バルク領域で選択エピタキシャル成長を行わないため、ＳＯＩ領域とバルク領域間に段差が生じるが、ゲート電極の下部電極層４３ａ，４３ｂでこの段差を解消することができる。このため、ＳＯＩ領域とバルク領域で同じ高さのゲート電極４５，４６を形成することができる。
【０１０４】
［２−２］第２の例
第２の実施形態に係る第２の例は、上記第２の例を変形したものであり、バルク領域にＥＥＰＲＯＭを形成した例である。
【０１０５】
図３３は、本発明の第２の実施形態に係る第２の例の半導体装置の断面図を示す。ここでは、上記第１の例と異なる構造を中心に説明する。
【０１０６】
図３３に示すように、第２の実施形態に係る第２の例では、バルク領域において、上部電極層４４ｂと下部電極層４３ｂとの間に例えばＯＮＯ（Oxide Nitride Oxide）膜などの絶縁膜４７を設けている。つまり、バルク領域では、下部電極層４３ｂをフローティングゲートとし、上部電極層４４ｂをコントロールゲートとしたＥＥＰＲＯＭセルを形成している。
【０１０７】
また、第２の例では、ＳＯＩ領域とバルク領域間の段差を解消する構造が第１の例とは異なる。すなわち、下部電極層４３ｂは下部電極層４３ａとほぼ等しい厚さで形成し、上部電極層４４ｂ及び絶縁膜４７でＳＯＩ領域とバルク領域間の段差を解消している。
【０１０８】
また、バルク領域において、下部電極層４３ｂは、凹部４９の側面（素子分離領域４１，４２の側面）に沿って形成された側面部分と、凹部４９の底面（ゲート絶縁膜２１上）に沿って形成された底面部分とを有している。そして、絶縁膜４７は、下部電極層４３ｂの側面部分に沿って形成された側面部分と、下部電極層４３ｂの底面部分に沿って形成された底面部分と、素子分離領域４１，４２及び下部電極層４３ｂの上面に沿って形成された上面部分とを有する。すなわち、バルク領域における下部電極層４３ｂ及び絶縁膜４７は、凹部４９の形状に沿った凹型構造になっている。さらに、上部電極層４４ｂは下部電極層４３ｂ及び絶縁膜４７からなる凹型構造の窪みを埋めるように形成されるため、上部電極層４４ｂの中央部が端部よりも厚くなっている。
【０１０９】
上記第２の実施形態に係る第２の例によれば、第２の実施形態に係る第１の例と同様の効果を得ることができる。
【０１１０】
さらに、第２の例では、ＳＯＩ領域とバルク領域間の段差を利用して、バルク領域における下部電極層４３ｂ及び絶縁膜４７を凹形状にしている。これにより、上部電極層４４ｂ及び下部電極層４３ｂ間のカップリング比を確保することが可能となり、セルの安定動作に寄与するというメリットもある。
【０１１１】
３．第３の実施形態
第３の実施形態は、ＳＯＩ領域における埋め込み絶縁膜及びＳＯＩ層を、バルク領域ではゲート絶縁膜及びゲート電極として使用する例である。
【０１１２】
以下に、第３の実施形態に係る第１及び第２の例を説明する。
【０１１３】
［３−１］第１の例
第３の実施形態に係る第１の例は、ＳＯＩ領域における埋め込み絶縁膜及びＳＯＩ層を、バルク領域ではゲート絶縁膜及びゲート電極として使用した基本構造である。
【０１１４】
図３４は、本発明の第３の実施形態に係る第１の例の半導体装置の断面図を示す。図３４に示すように、第３の実施形態に係る第１の例の半導体装置は、ＳＯＩ領域における埋め込み絶縁膜１２ａを比較的薄く形成することで、この埋め込み絶縁膜１２ａとして使用している絶縁膜を、バルク領域におけるゲート絶縁膜１２ｂとして使用している。また、ＳＯＩ領域におけるＳＯＩ層１３ａとして使用している層を、バルク領域におけるゲート電極５４の下部電極層１３ｂとして使用している。また、ＳＯＩ領域におけるゲート電極として使用している電極層を、バルク領域におけるゲート電極５４の上部電極５３ｂとして使用している。
【０１１５】
そして、ＳＯＩ領域におけるゲート電極５３ａとバルク領域におけるゲート電極５４とは、ゲート電極５３ａ，５４下の基板の高さは異なるが、ゲート電極５３ａ，５４の上面の高さはほぼ等しくなっている。つまり、バルク領域のゲート電極５４を２層構造にすることで、ＳＯＩ領域とバルク領域のゲート電極下における基板の高さの差を埋めている。
【０１１６】
ここで、ＳＯＩ層１３ａが例えば単結晶シリコン層で形成された場合、バルク領域のゲート電極５４の一部の層（下部電極層１３ｂ）は、単結晶シリコン層で形成されることになる。
【０１１７】
図３５乃至図３６は、本発明の第３の実施形態に係る第１の例の半導体装置の製造工程の断面図を示す。以下に、第３の実施形態に係る第１の例の製造方法について説明する。
【０１１８】
まず、図３５に示すように、支持基板１１と埋め込み絶縁膜１２とＳＯＩ層１３とを有するＳＯＩウエハが用意される。次に、ＳＯＩ層１３の表面から支持基板１１にまで貫通する素子分離領域５０，５１，５２がそれぞれ形成される。これにより、ＳＯＩ領域においては、埋め込み絶縁膜１２ａ及びＳＯＩ層１３ａが形成される。また、バルク領域においては、埋め込み絶縁膜１２からなるゲート絶縁膜１２ｂが形成されるとともに、ＳＯＩ層１３からなるゲート電極用の下部電極層１３ｂが形成される。
【０１１９】
次に、図３６に示すように、ＳＯＩ領域において、ＳＯＩ層１３ａ上にゲート絶縁膜２０が形成される。その後、全面に電極材５３が形成される。
【０１２０】
次に、図３４に示すように、電極材５３及び下部電極層１３ｂが一括加工される。これにより、ＳＯＩ領域においては、電極材５３からなるゲート電極５３ａが形成され、バルク領域においては、下部電極層１３ｂと電極材５３からなる上部電極層５３ｂとからなる２層構造のゲート電極５４が形成される。
【０１２１】
上記第３の実施形態に係る第１の例によれば、次のような効果を得ることができる。
【０１２２】
（１）第３の実施形態に係る第１の例では、バルク領域で選択エピタキシャル成長を行わないため、エピタキシャル成長時のマスク材をＳＯＩ層１３の側面に設ける必要がない。従って、マスク材を除去することによる窪み１６０も生じないため、窪み１６０を無くすための大きな素子分離領域を形成する必要がない。従って、ＳＯＩ領域とバルク領域との境界部における素子分離領域５１のスペースを縮小することができる。
【０１２３】
（２）従来技術では、エピタキシャル成長時に、選択成長の膜厚のばらつきによりＳＯＩ層１３とエピタキシャル層１７と間の段差が生じる恐れがあり、この段差が残った状態でゲート電極を形成すると、ＳＯＩ領域とバルク領域で同じ高さのゲート電極を形成することができない。
【０１２４】
これに対し、第３の実施形態に係る第１の例では、バルク領域で選択エピタキシャル成長を行わないため、ＳＯＩ領域とバルク領域間に段差が生じるが、バルク領域のゲート電極５４を２層構造にすることで、この段差を解消することができる。このため、ＳＯＩ領域とバルク領域で同じ高さのゲート電極５３ａ，５４を形成することができる。
【０１２５】
（３）第３の実施形態に係る第１の例では、ＳＯＩ領域において、埋め込み絶縁膜１２ａ、ＳＯＩ層１３ａ及びゲート電極５３ａとして使用した材料層を、バルク領域では、ゲート絶縁膜１２ｂ、ゲート電極５４の下部電極層１３ｂ及び上部電極層５３ｂの材料層としてそれぞれ使用している。従って、バルク領域における素子を形成するにあたり、新たな工程を設ける必要がないため、プロセスが容易となる。
【０１２６】
（４）第３の実施形態に係る第１の例では、ＳＯＩ領域の埋め込み絶縁膜１２ａをバルク領域のゲート絶縁膜１２ｂとして使用し、ＳＯＩ領域のＳＯＩ層１３ａをバルク領域のゲート電極（下部電極層１３ｂ）として使用している。ここで、本実施形態におけるＳＯＩ層１３が単結晶シリコンで形成された場合、従来の多結晶シリコンで形成された場合のグレインが無いため、本実施形態ではグレインに関わる不具合を回避することができる。例えば、一様な膜厚のゲート絶縁膜を形成することが可能となり、微視的な耐圧の劣化がなく、より薄膜化が可能となる。また、単結晶シリコンからなるゲート電極は、多結晶シリコンからなるゲート電極よりも、配線の低抵抗化を図ることができる。
【０１２７】
［３−２］第２の例
第３の実施形態に係る第２の例は、上記第１の例において、バルク領域にＥＥＰＲＯＭを追加したものである。
【０１２８】
図３７は、本発明の第３の実施形態に係る第２の例の半導体装置の断面図を示す。図３７に示すように、第３の実施形態に係る第２の例の半導体装置は、ＳＯＩ領域には１層構造のゲート電極５３ａを形成し、バルク領域には２層構造のゲート電極５４とＥＥＰＲＯＭのゲート電極５６とを形成している。
【０１２９】
ここで、バルク領域のＥＥＰＲＯＭにおいて、ゲート絶縁膜１２ｃは埋め込み絶縁膜１２ａ及びゲート絶縁膜１２ｂと同じ膜１２で形成され、フローティングゲートとして機能する下部電極層１３ｃはＳＯＩ層１３ａ及び下部電極層１３ｂと同じ層１３で形成され、絶縁膜２０ｂはゲート絶縁膜２０ａと同じ膜２０で形成され、コントロールゲートとして機能する上部電極層５３ｃはゲート電極５３ａ及び上部電極層５３ｂと同じ層５３で形成されている。
【０１３０】
そして、ＳＯＩ領域におけるゲート電極５３ａとバルク領域におけるゲート電極５４，５６とは、ゲート電極５３ａとゲート電極５４，５６下の基板の高さは異なるが、ゲート電極５３ａ，５４，５６の上面の高さはほぼ等しくなっている。つまり、バルク領域のゲート電極５４，５６を２層構造にすることで、ＳＯＩ領域とバルク領域のゲート電極下における基板の高さの差を埋めている。
【０１３１】
上記第３の実施形態に係る第２の例によれば、第３の実施形態に係る第１の例と同様の効果を得ることができる。
【０１３２】
さらに、バルク領域にＥＥＰＲＯＭを形成する場合、ゲート絶縁膜１２ｃ、下部電極層１３ｃ、絶縁膜２０ｂ及び上部電極層５３ｃは、埋め込み絶縁膜１２ａ、ＳＯＩ層１３ａ、ゲート絶縁膜２０ａ、ゲート電極５３ａと同じ層を利用して、それぞれ形成する。このため、バルク領域のＥＥＰＲＯＭを形成する新たな工程を設ける必要がないためプロセスが容易となる。
【０１３３】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、例えば以下のように、種々に変形することが可能である。
【０１３４】
（１）バルク領域における埋め込み絶縁膜１２の最終的な除去方法は、ウエットエッチングに限定されない。例えば、ＲＩＥで埋め込み絶縁膜１２を除去した後、支持基板１１に生じたダメージ層をさらに除去するような方法にしてもよい。
【０１３５】
（２）ＳＯＩ層１３が後退して形成された隙間部１５は、第２のマスク材１６で埋め込んでいるが、この第２のマスク材１６で埋め込む工程を省略することも可能である。
【０１３６】
この場合、エピタキシャル層１７の形成時に、ＳＯＩ層１３の後退した側面からもエピタキシャル成長がなされる可能性があるが、ＳＯＩ層１３の側面の後退量（隙間部１５の幅）を大きくすることで、ＳＯＩ層１３とエピタキシャル層１７とが接続されないように制御することも可能である。
【０１３７】
さらに、レジストプロセスを用いて前記後退量の異なる領域を形成し、この後退量の大小のみで、第１の実施形態における第２の例で説明したような絶縁領域と導通領域とを作り分けることも可能である。
【０１３８】
また、隙間部１５を埋め込まないことで、絶縁領域の境界付近の埋め込み絶縁膜１２上に、ＳＯＩ層１３の膜厚分の段差が存在することになるが、この点はＳＯＩ層１３が十分に薄膜であれば問題とならない。
【０１３９】
（３）隙間部１５は、次のように形成することも可能である。まず、図３８に示すように、第１のマスク材１４がＲＩＥでパターニングされる。次に、ＳＯＩ層１３が等方性エッチングを用いて除去され、隙間部１５が形成される。この際、等方性エッチングとしては、例えば、ＣＤＥによるドライエッチングや、ＫＯＨ溶液によるウエットエッチング等が用いられる。従って、この場合、ＳＯＩ層１３の側面に順テーパー面６２が形成されるため、素子形成に膜残り等の支障を来す心配がさらになくなる。そして、隙間部１５が形成された後に、バルク領域の埋め込み絶縁膜１２が、ＲＩＥ及びウエットエッチングでエッチングされる。その後、上述したような隙間部１５を埋め込まないプロセスを経た場合、図３９又は図４０のような構造が完成する。
【０１４０】
ここで、図３９は、エピタキシャル層１７にファセットが生じなかった場合の構造を示し、図４０は、エピタキシャル層１７にファセット２６が生じた場合の構造を示す。
【０１４１】
尚、上記のようにＳＯＩ層１３の側面に順テーパー面６２を形成した場合、隙間部１５を第２のマスク材１６で埋め込んでも構わない。
【０１４２】
（４）素子分離領域１６ａの形成は、バルク領域のＳＯＩ層１３及び埋め込み絶縁膜１２を除去した後に行ったが、これに限定されない。例えば、素子分離領域１６ａを少なくともＳＯＩ領域とバルク領域との境界部に形成した後に、バルク領域のＳＯＩ層１３及び埋め込み絶縁膜１２を除去し、その後、エピタキシャル成長を行うようにしても構わない。
【０１４３】
（５）ＳＯＩ層１３、埋め込み絶縁膜１２、支持基板１１、マスク材１４，１６、エピタキシャル層１７における材質や結晶性に関して、デバイス形成に適用される種々のものを適用することが可能である。
【０１４４】
（６）素子分離領域１６ａの上面は、ＳＯＩ層１３及びエピタキシャル層１７の上面とほぼ等しい高さであることに限定されず、ＳＯＩ層１３及びエピタキシャル層１７の上面よりも多少高くなったり多少低くなったりする場合もあり得る。例えば、素子分離領域１６ａが酸化膜の場合、酸化膜の除去処理によって、素子分離領域１６ａの上面がＳＯＩ層１３及びエピタキシャル層１７の上面よりも低くなる場合はあり得る。また、素子分離領域１６ａが窒化膜の場合、酸化や酸化膜の除去処理によって素子分離領域１６ａの上面の高さは変わらないが、酸化や酸化膜の除去処理によってＳＯＩ層１３及びエピタキシャル層１７の上面が低くなるため、結果として、素子分離領域１６ａの上面がＳＯＩ層１３及びエピタキシャル層１７の上面よりも高くなる場合もあり得る。
【０１４５】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施形態に係わる第１の例の半導体装置を示す断面図。
【図２】本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３】図２に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図９】本発明の第１の実施形態に係わる第２の例の半導体装置を示す断面図。
【図１０】本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第１の実施形態に係わる第２の例の半導体装置の製造工程を示す断面図。
【図１６】本発明の第１の実施形態に係わる第３の例の半導体装置を示す断面図。
【図１７】本発明の第１の実施形態に係わる第３の例の半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第１の実施形態に係わる第３の例の半導体装置の製造工程を示す断面図。
【図１９】本発明の第１の実施形態に係わる第４の例の半導体装置を示す断面図。
【図２０】本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第１の実施形態に係わる第４の例の半導体装置の製造工程を示す断面図。
【図２６】本発明の第１の実施形態に係わる第４の例の他の半導体装置を示す断面図。
【図２７】本発明の第２の実施形態に係わる第１の例の半導体装置を示す断面図。
【図２８】本発明の第２の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第２の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３０】図２９に続く、本発明の第２の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３１】図３０に続く、本発明の第２の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３２】図３１に続く、本発明の第２の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３３】本発明の第２の実施形態に係わる第２の例の半導体装置を示す断面図。
【図３４】本発明の第３の実施形態に係わる第１の例の半導体装置を示す断面図。
【図３５】本発明の第３の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３６】図３５に続く、本発明の第３の実施形態に係わる第１の例の半導体装置の製造工程を示す断面図。
【図３７】本発明の第３の実施形態に係わる第２の例の半導体装置を示す断面図。
【図３８】本発明の各実施形態に係わる順テーパーが形成された半導体装置を示す断面図。
【図３９】本発明の各実施形態に係わる順テーパーが形成された半導体装置を示す断面図。
【図４０】本発明の各実施形態に係わる順テーパーとファセットとが形成された半導体装置を示す断面図。
【図４１】従来技術による半導体装置の製造工程を示す断面図。
【図４２】図４１に続く、従来技術による半導体装置の製造工程を示す断面図。
【図４３】図４２に続く、従来技術による半導体装置の製造工程を示す断面図。
【図４４】図４３に続く、従来技術による半導体装置の製造工程を示す断面図。
【図４５】図４４に続く、従来技術による半導体装置の製造工程を示す断面図。
【図４６】図４５に続く、従来技術による半導体装置の製造工程を示す断面図。
【図４７】図４６に続く、従来技術による半導体装置の製造工程を示す断面図。
【符号の説明】
【０１４７】
１１…支持基板、１２，１２’，１２ａ…埋め込み絶縁膜、１３，１３ａ…ＳＯＩ層、１４…第１のマスク材、１５，３５…隙間部、１６…第２のマスク材、１６ａ，１８，１９，３０，４０，４１，４２，５０，５１，５２，５５…素子分離領域、１７…エピタキシャル層、１２ｂ，１２ｃ，２０，２１…ゲート絶縁膜、２２，２３，３１，４５，４６，５３ａ，５４，５６…ゲート電極、２５…レジスト、２６…ファセット、４３，４４，５３…電極材、１３ｂ，１３ｃ，４３ａ，４３ｂ…下部電極層、４４ａ，４４ｂ，５３ｂ，５３ｃ…上部電極層、２０ｂ，４７…絶縁膜、４８，４９…凹部、６２…順テーパー面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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