(57)【要約】【課題】マルチチップ電子回路パッケージモジュール及びその製造方法を提供する。【解決手段】集積回路モジュールは、露出した表面を備えた基板を有している。集積回路ダイは、第１の表面と該第１の表面と反対側の第２の表面を有し、複数のボンディングパッドを第２の表面に有している。集積回路ダイは、基板の露出した表面上にその第１の表面をと共に位置決めされる。複数の誘電体層は、集積回路ダイの第２の表面を覆っている。少なくとも１つの導電性層は、複数の誘電性層の一対の間に挟み込まれており、複数の誘電性層の１つにおける１又は複数のホールを介して、集積回路ダイの複数のボンディングパッドに電気的に接続される１又は複数の受動素子を形成する。【選択図】図１
2008135753.tif 000002
【特許請求の範囲】
【請求項１】
露出された表面を有する基板と、
第１の表面と該第１の表面と反対側の第２の表面とを有し、前記第２の表面に複数のボンディングパッドを有する集積回路ダイであって、前記基板の前記露出された表面にその第１の表面と共に位置決めされる集積回路ダイと、
前記集積回路ダイの前記第２の表面を覆っている複数の誘電体層と、
前記複数の誘電体層の１つで１又は複数のホールを介して形成される前記集積回路ダイの前記複数のボンディングパッドに電気的に接続される１又は複数の受動素子を形成する前記複数の誘電体層の一対の間に挟み込まれる少なくとも１つの導電性層と、を備えた集積回路モジュール。
【請求項２】
前記集積回路ダイはアナログ回路であることを特徴とする請求項１に記載の集積回路モジュール。
【請求項３】
前記集積回路ダイはＲＦアナログ回路であることを特徴とする請求項２に記載の集積回路モジュール。
【請求項４】
前記集積回路ダイはデジタル回路であることを特徴とする請求項１に記載の集積回路モジュール。
【請求項５】
前記集積回路ダイは第１の厚さを有していることを特徴とする請求項１に記載の集積回路モジュール。
【請求項６】
前記集積回路ダイによって接触されない前記基板の前記露出した表面の部分を覆っている第１の層であって、前記第１の厚さと実質的に同じ厚さを有している第１の層をさらに備えており、
前記複数の誘電体層は、前記集積回路ダイ及び前記第１の層の前記第２の表面を覆っていることを特徴とする請求項５に記載の集積回路モジュール。
【請求項７】
前記受動素子は、抵抗器、インダクタ及びコンデンサから選択される素子であることを特徴とする請求項１に記載の集積回路モジュール。
【請求項８】
前記第１の層は、シリコンベースのゴムであることを特徴とする請求項６に記載の集積回路モジュール。
【請求項９】
前記基板は、金属、ガラス又はセラミックから作られる材料であることを特徴とする請求項８に記載の集積回路モジュール。
【請求項１０】
露出した表面を有する基板と、
複数のアナログ集積回路ダイであって、各々が第１の表面と該第１の表面と反対側の第２の表面を有し、複数のボンディングパッドを前記第２の表面に有しており、集積回路ダイの各々が前記基板の前記露出した表面にその第１の表面と共に位置決めされる複数のアナログ集積回路ダイと、
複数の集積回路ダイの前記第２の表面を覆っている誘電体層と、
前記誘電体層に形成される１又は複数のホールを介して前記複数の集積回路ダイの前記ボンディングパッドに電気的に接続される前記誘電体層に形成される１又は複数の受動素子とを備えているマルチチップアナログモジュール。
【請求項１１】
前記アナログ集積回路ダイの各々はＲＦアナログ回路ダイであることを特徴とする請求項１０に記載のモジュール。
【請求項１２】
前記１又は複数の受動素子は、抵抗器、コンデンサ又はインダクタであることを特徴とする請求項１０に記載のモジュール。
【請求項１３】
前記複数の集積回路は、第１の増幅器及び第２の増幅器であり、前記第１の増幅器は、電磁放射信号を受信する第１の入力を有し、前記受動素子は、前記第１の入力に接続される第１のフィルタを備えており、
前記第２の増幅器は、電磁放射を生成する第１の出力を有し、前記受動素子は、前記第１の出力に接続される第２のフィルタを備えている請求項１２に記載のモジュール。
【請求項１４】
前記第１の増幅器は、第２の出力を有しており、前記受動素子は、さらに、そこに接続される第１の伝送線を備えている請求項１３に記載のモジュール。
【請求項１５】
前記第２の増幅器は、第２の入力を有しており、前記受動素子は、さらに、そこに接続される第１の伝送線を備えている請求項１４に記載のモジュール。
【請求項１６】
マルチチップモジュールを製造する方法であって、
複数の集積回路ダイを基板に配置するステップであって、前記基板は、露出された表面を有し、前記集積回路ダイの各々は第１の表面と該第１の表面と反対側の第２の表面とを有し、前記第２の表面は複数のボンディングパッドを有し、前記複数の集積回路ダイの各々は複数のグループに配置され、各グループは複数のダイを有し、各ダイの前記第１の表面は前記露出した表面にある、複数の集積回路ダイを基板に配置するステップと、
誘電性材料の第１の層によって前記複数の集積回路ダイを覆うステップであって、誘電性材料の前記第１の層は、前記集積回路ダイの第２の表面を覆っている、前記複数の集積回路ダイを覆うステップと、
誘電性材料の前記第１の層に集積回路ダイの各グループに対する１又は複数の受動素子を形成するステップと、
誘電性材料の前記第１の層に形成される少なくとも１つのホールを介して、集積回路ダイの各グループと関連する前記１又は複数の受動素子の各々を関連するボンディングパッドに接続するステップと、
前記受動素子を誘電性材料の第２の層で覆うステップと、を備えた方法。
【請求項１７】
集積回路ダイの各グループ及びそれらの関連する受動素子をカットするステップをさらに備えている請求項１６に記載の方法。
【請求項１８】
誘電性材料の第１の層によって前記複数の集積回路ダイを覆うステップは、集積回路ダイが配置されていない基板の露出した表面をも覆うことを特徴とする請求項１６に記載の方法。
【請求項１９】
少なくとも１つのホールが集積回路ダイの各グループと関連して、誘電性材料の前記第１の層を介して複数のホールを形成するステップをさらに備え、
集積回路ダイの各グループと関連する前記１又は複数の受動素子の各々は、集積回路ダイの各グループと関連する誘電性材料の前記第１の層に形成される少なくとも１つのホールを介して、関連するボンディングパッドに接続されることを特徴とする請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗、コンデンサ、インダクタ又は分散マイクロ波構造などの受動素子及び回路が形成されるマルチチップ電子回路パッケージモジュールに関し、また、パネルスケールパッケージング（ＰＳＰ）技術を用いて前記モジュールを形成する方法に関する。
【背景技術】
【０００２】
単一の半導体ダイに形成される電子回路からなる集積回路ダイはまた、技術的に周知である。典型的には、これらの集積回路ダイは、能動素子、すなわち、単一の結晶基板内のトランジスタから形成され、アナログ回路又はデジタル回路又は２つの混合物であり得る。コンデンサとしてトランジスタの静電容量を用いることは従来から知られている。
【０００３】
トランジスタ、コンデンサ及びインダクタなどの受動素子はまた、技術的に周知である。これらの受動素子は、同じダイにおける集積回路ダイなどの能動素子と共に集積化されているが、問題は、高い金属損失から制限される品質因子及び費用対効果のために制限されるエリアである。
【０００４】
マルチチップパッケージ（ＭＣＰ）モジュールはまた、技術的に周知である。ＭＣＰモジュールでは、多くの集積回路ダイは、電気的に接続され、その後、単一のモジュールに一緒にパッケージ化される。ＭＣＰモジュールの利点は、異なる集積回路が性能を最適化し可能な限りコストの節約を最適化するように製作され、その後、それらを全て一緒に単一のダイに形成する必要性なしに共にパッケージ化されることである。
【０００５】
ガラス、金属又はセラミック基板を用いたＭＣＰもまた周知である。例えば、２００３年７月３日に公開された特許文献１、及び２００３年７月３日に公開された特許文献２を参照すべきである。しかしながら、以前は、ＭＣＰモジュールの形成は、分散マイクロ波構造などの広範な受動素子、回路、スパイラルインダクタ、多層インダクタ、ＭＩＭコンデンサ、積層のＭＩＭコンデンサ、多層変圧器とバラン回路、フィルタ、バラン回路、位相シフタ、ダイプレクサ、及びマッチング回路を備え、ＭＣＰそれ自体の内部にパッケージ化され、特に、まだ仕上がっていない一対の誘電体層間に挟み込まれる。
【０００６】
【特許文献１】米国特許２００３／０１２２２４６号
【特許文献２】米国特許２００３／０１２２２４３号
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明において、電子回路モジュールは、露出した表面を有する基板を備えている。集積回路ダイは、第１の表面と、第１の表面と反対側の第２の表面を有し、複数のボンディングパッドを第２の表面上に有しており、基板の露出した表面にその第１の表面と共に位置決めされる。複数の誘電体層は、集積回路ダイの第２の表面を覆っている。少なくとも１つの導電性層は、１又は複数の受動素子を形成している複数の誘電体層の一対の間に挟み込まれ、複数の誘電体層の１つにおける１又は複数のホールを介して形成される集積回路ダイの複数のボンディングパッドに電気的に接続される。
【０００８】
図１を参照すると、本発明のマルチチップモジュール（ＭＣＰ）１０が示されている。ＭＣＰ１０は、セラミック、ガラス又は金属などの基板１２を含んでおり、その上に、２つの集積回路ダイ１４及び１６が配置されている。好ましい実施形態では、この集積回路ダイ１４及び１６は、電力増幅器（ＰＡ）１４及び低ノイズ増幅器（ＬＮＡ）１６などのアナログ回路である。しかしながら、ＭＣＰ１０及び本発明に係る方法は、デジタル回路でも実施され得ることに注目すべきである。ＭＣＰ１０は、さらに、コンデンサ１０、インダクタ３０、及び抵抗器４０などの受動素子を備えている。しかし、（図示されていない）他の受動素子は、本発明によって形成され、分散マイクロ波構造と回路、スパイラルインダクタ、多層インダクタ、ＭＩＭコンデンサ、積層ＭＩＭコンデンサ、多層変圧器とバラン回路、フィルタ、バラン回路、位相シフタ、ダイプレクサ、及びマッチング回路に限定されるものではないが、これらを含んでいる。したがって、この中及び特許請求の範囲で用いられるとき、用語“受動素子”は、“能動素子”ではない素子を意味しており、“能動素子”は、その意図した機能を実現するためにエネルギー源を必要とする電子的な素子を意味するものである。したがって、ダイオード又はトランジスタ又はサイリスタは、能動素子である。したがって、ＭＣＰ１０の１つの利用は、電力増幅器トランシーバである。ＲＦ信号などの電磁放射信号は、アンテナ５０ａによって受信され、コンデンサ２０及びフィルタとして機能するインダクタ３０に供給され、その後、ＬＮＡ１６の入力に供給される。ＬＮＡ１６の出力は、その一部としてトリム抵抗器４０を有する伝送ラインに供給され、（図示されていない）他の電子素子にＭＣＰ１０によって供給される。ＭＣＰ１０はまた、信号を他の素子から伝送ライン４２を介して受信し、ＰＡ１４の入力に供給する。ＰＡ１４の出力は、コンデンサ２０及びインダクタ３０を含むフィルタに供給され、その後、伝送のためにアンテナ５０ｂへ供給される。
【０００９】
図２ａを参照すると、本発明に係る方法の第１のステップが示されている。本発明に係る方法の第１のステップでは、基板１２が提供される。基盤１２は、パネル形状で、ガラス、セラミック又はさらには金属などの任意の剛性タイプの材料で作成され得る。基板１２は、露出した上面１３を有している。好ましくは、基板１２は、ＰＳＰ技術に用いられるパネル材料で作られている。
【００１０】
図２ｂを参照すると、本発明に係る方法の次のステップが示されている。次のステップでは、接着剤が最初に基板パネル１２に供給され、その後、集積回路ダイ１４及び１６がそれに対して確実に付着されるように基板パネル１２に配置される。集積回路ダイ１４及び１６の各々は、周知であるピックアンドプレースプロセスを介して基板パネル１２の露出された表面１３に配置される。集積回路ダイ１４及び１６は、各グループが１つのダイ１４及び１つのダイ１６を含んでいる（回路内に示される）複数のグループに配置される。もちろん、各グループは１つのダイを含んでいてもよいし、３以上のダイ１４及び１６を含んでいてもよい。技術的に周知であるように、ダイ１４及び１６が製作されるとき、ダイ１４及び１６の各々は、第１の表面及びそれと反対側の第２の表面を有しており、第２の表面はボンディングパッド２２を含んでいる。第１の表面は、パネル１２の露出した表面１３に面して下向きに配置される。このようにして、ボンディングパッド２２は露出される。
【００１１】
図２ｃを参照すると、本発明のＭＣＰ１０の製作において本発明に係る方法の次のステップが示されており、基板１２のＭＣＰ１０の部分がまさに示されている。図２ｃに示される次のステップでは、シリコンゴムなどの誘電性材料６０が集積回路ダイ１４及び１６に隣接した基板１２の露出した表面１３に配置される。したがって、基板１２の表面１３は、シリコンゴム６０によって覆われているか、又は、ダイ１４及び１６によって覆われているかのどちらかである。シリコンゴム６０は、それが平坦化され得るように充填剤として機能する。
【００１２】
図２ｄを参照すると、本発明の方法の次のステップが示されている。第１の誘電材料６２は、シリコンゴム６０及びダイ１４及び１６を覆っている。ボンディングパッド２２がダイ１４及び１６の第２の表面に形成される場合、バイア又はホール６４がボンディングパッド２２を露出するように第１の誘電体材料６２を介して形成される。
【００１３】
図２ｅを参照すると、本発明の方法の次のステップが示されている。第１のメタライゼーション層６６は、第１の誘電体層６２上に配置され、パターン化される。第１のメタライゼーション層６６は、コンデンサ２０の底面プレートなどの受動素子を作成するためにパターン化される。パターン化は、従来のリソグラフィ／エッチングプロセスによって実現可能である。第１のメタライゼーション層６６はまた、バイア６４を満たし、相互接続を形成するためにボンディングパッド２２をダイ１４及び１６の第２の表面で接触させる。
【００１４】
図２ｆを参照すると、本発明の方法の次のステップが示されている。第２の誘電体層６８は、第１のメタライゼーション層６６及び第１の誘電体層６２の上に蒸着され又は形成される。第２の誘電体層６８の厚さは、形成されるコンデンサ２０の望まれる容量に依存する。第２の誘電体層６８は、その後、再度、リフロー又はＣＭＰなどの従来のプロセスによって平坦化される。第１の誘電体層６２のために用いられるプロセスと同様に、バイア又はホール６４は、その後、第２の誘電体６８に形成され、ダイ１４及び１６のボンディングパッド２２に接続するために接触ホール６４で第１のメタライゼーション層６６と接触する。その後、第２のメタライゼーション層７０は、第２の誘電体層６８上に形成される。第２のメタライゼーション層７０は、接触ホール６４を満たし、接触ホール６４において第１のメタライゼーション層６６に接続し、ダイ１４及び１６のボンディングパッド２２に接続する。第２のメタライゼーション層７０は、その後、コンデンサ２０の上部プレートなどの受動素子の部分を形成してパターン化される。なお、第２のメタライゼーション層７０は、ダイ１４及び１６のボンディングパッド２２に又は第２の誘電体層６８に形成されたコンデンサ２０の上部プレートに接続される抵抗器４０及びインダクタ３０を形成するためにパターン化され得る。イベントにおいて、第２のメタライゼーション層７０は、技術的に周知であるものとして、抵抗器を形成するのに用いられ、付加的な薄いフィルム材料が必要とされる。抵抗器４０、インダクタ３０及びコンデンサ２０が形成される層の位置は任意である。それらは選ばれる層構造に依存し、望まれるならば、それらは、コンデンサ２０及び抵抗器４０を支持する幾つかの層であり得る。第２のメタライゼーション層７０のパターン化は、従来のエッチングプロセスを用いて従来のリソグラフィによって再度なされ得る。
【００１５】
図２ｇを参照すると、本発明の方法の次のステップが示されている。第３の誘電体層８０は、第２のメタライゼーション層及び第２の誘電体層６８の上に蒸着され又は形成され得る。第３の誘電体層８０は、その後、第２の誘電体層と同様に平坦化される。第３のメタライゼーション層８２は、第３の誘電体層８０の上に形成され得る。第３のメタライゼーション層８２は、付加的なインダクタ３０ｃなどの受動素子を形成するためにパターン化され得る。なお、バイア又は相互接続ホール７６及び７８は、第３の誘電体層８０に形成され、第２のメタライゼーション層７０にインダクタ３０ｃを接続する。
【００１６】
ＢＰＳＧ９０などの第４の誘電体層は、図２ｇに示される構造に置かれ得る。接地面９２は、ＢＰＳＧ９０上に形成され、相互接続部８４は、ＢＰＳＧ層９０においてバイア又はホールを介して作られ、ＢＰＳＧ層９０の下の下位層に接続する。結果として生じる構造は、図２ｈに示される。
【００１７】
最後に、不活性化層９６が図２ｈに示される構造に形成され、その構造を保護し、接地面９２及び相互接続部９４に対するアクセスを可能にする。結果として生じる構造は、図２ｉに示される。
【００１８】
本発明に係る装置及び方法には多くの利点が存在する。第１に、ＰＳＰ技術を用いることによって、全ての受動素子を用いた複雑なＲＦシステムは、パッケージそれ自体の内部で形成される。これにより、低コストで、極端に薄く、コンパクトで、高性能なＲＦシステムを作成することができる。
【００１９】
第２に、ＭＣＰモジュールが大規模パネルベースのアセンブリから製作されるＰＳＰ技術を用いることによって、これは、低コストで大容量集積化の技術を量産に向けて提供する。現在、５０パネルまで、フラットパネルディスプレイ業界で用いられており、したがって、本発明の方法の使用に対して可能性は同じである。
【００２０】
第３に、ルーティング及び受動素子は、薄い誘電体間に形成されるので、最終的なＭＣＰパッケージの厚さは、パッケージのダイの厚さ及びダイが付着されるパネル材料によって制限されるだけである。全パッケージの厚さは、０．４ｍｍの薄さであり得る。
【００２１】
第４に、装置はＲＦシステムを形成するＭＣＰ装置であるので、ＳｉＧｅ、ＣＭＯＳ、ＧａＡｓなどの異なる技術を用いている多くのダイが用いられ得る。これらのチップ技術のいずれかを集積する能力により、サブブロック性能が特定の技術で最適化されている状態で複雑なシステムのデザインが可能になる。
【００２２】
第５に、半導体製作からの製作技術を用いれば、１０μｍのオーダーの微細なライン形状は、高密度の相互接続及びユニット対ユニットの整合性のために高度に反復可能に実行することが可能となる。バイアホール及び相互接続の利用は、通常のボンドワイヤリング又はフリップチップ構成とは対照的に、チップボンドパッドに対して短い正確な矛盾のない接続を作成する。
【００２３】
最後に、システムの複雑さに依存して、任意数の金属層及び誘電体層が各々の異なる厚さ及び誘電率と共に用いられ得る。厚いメタルトレース（〜６μｍ）について多層を構成する能力は、これまで述べてきた高品質要素の受動素子の集積を可能にする。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るマルチチップモジュール（ＭＣＰ）の電気回路上面図である。
【図２ａ】基板上に示される本発明に係るＭＣＰを作成するステップの上面図である。
【図２ａ−１】本発明に係るＭＣＰを作成する図２ａに示される対応するステップの側面図である。
【図２ｂ】基板上に示される本発明に係るＭＣＰを作成するステップの上面図である。
【図２ｂ−１】本発明に係るＭＣＰを作成する図２ｂに示される対応するステップの側面図である。
【図２ｃ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｃ−１】本発明に係るＭＣＰを作成する図２ｃに示される対応するステップの側面図である。
【図２ｄ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｄ−１】本発明に係るＭＣＰを作成する図２ｄに示される対応するステップの側面図である。
【図２ｅ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｅ−１】本発明に係るＭＣＰを作成する図２ｅに示される対応するステップの側面図である。
【図２ｆ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｆ−１】本発明に係るＭＣＰを作成する図２ｆに示される対応するステップの側面図である。
【図２ｇ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｇ−１】本発明に係るＭＣＰを作成する図２ｇに示される対応するステップの側面図である。
【図２ｈ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｈ−１】本発明に係るＭＣＰを作成する図２ｈに示される対応するステップの側面図である。
【図２ｉ】本発明に係るＭＣＰを作成する後続のステップの拡大された上面図であり、基板上のＭＣＰ部を示している。
【図２ｉ−１】本発明に係るＭＣＰを作成する図２ｉに示される対応するステップの側面図である。
【図１】
2008135753.tif 000003
【図２ａ】
2008135753.tif 000004
【図２ａ−１】
2008135753.tif 000005
【図２ｂ】
2008135753.tif 000006
【図２ｂ−１】
2008135753.tif 000007
【図２ｃ】
2008135753.tif 000008
【図２ｃ−１】
2008135753.tif 000009
【図２ｄ】
2008135753.tif 000010
【図２ｄ−１】
2008135753.tif 000011
【図２ｅ】
2008135753.tif 000012
【図２ｅ−１】
2008135753.tif 000013
【図２ｆ】
2008135753.tif 000014
【図２ｆ−１】
2008135753.tif 000015
【図２ｇ】
2008135753.tif 000016
【図２ｇ−１】
2008135753.tif 000017
【図２ｈ】
2008135753.tif 000018
【図２ｈ−１】
2008135753.tif 000019
【図２ｉ】
2008135753.tif 000020
【図２ｉ−１】
2008135753.tif 000021