(57)【要約】【課題】本発明は、誘電体層及びシリコン薄層を支持するシリコン支持体を備えるＳＯＩ基板の薄層において、シリコンベース領域及びＧａＡｓベース材料領域を関連付けるＳＯＩ基板の製造方法を提供する。【解決手段】２°から１０°の角度で不整合にされたシリコン支持体と、例えば（００１）面に対して平行に配向させたシリコンベース薄層とを備えたＳＯＩ基板を提供する段階、シリコンベースの薄層の少なくとも一つの領域を保存する段階と、誘電体層が露出されるまでシリコンの薄層の少なくとも一つの保存されない領域を除去する段階、シリコン支持体が露出されるまで保存されない領域において誘電体層に開口部を設ける段階、エピタキシによって、開口部によって露出された支持体のシリコンから、露出された誘電体層上に、不整合にされたゲルマニウムを成長させる段階、得られた不整合にされたゲルマニウムからＧａＡｓベースの材料を成長させる段階を備える。【選択図】なし【特許請求の範囲】
【請求項１】
ＳＯＩ基板の薄層（１）において、少なくとも一つのシリコンベースの領域（４’）及び少なくとも一つのＧａＡｓベースの材料の領域（８）を関連付けるＳＯＩ基板の製造方法であり、前記ＳＯＩ基板は、誘電体層（３）及びシリコンベースの薄層（４）を順に支持するシリコン面を有する支持体（２）を備え、
‐  ２°から１０°までのいずれかの角度で不整合にされた前記シリコン面を有する前記支持体（２）と、（００１）面または（０１０）面または（１００）面または（１１０）面または（１０１）面または（０１１）面または（１１１）面に対して平行に配向させた前記シリコンベースの薄層（４）とを備えたＳＯＩ基板（１）を提供する段階と、
‐  前記シリコンベースの薄層（４）の少なくとも一つの領域（４’）を保存する段階と、
‐  前記誘電体層（３）が露出されるまで、前記シリコンの薄層の少なくとも一つの保存されない領域を除去する段階と、
‐  前記支持体（２）の前記シリコン面が露出されるまで、前記保存されない領域において前記誘電体層（３）に開口部を設ける段階と、
‐  液相エピタキシまたは横方向エピタキシによって、前記開口部（６）によって露出された前記支持体（２）のシリコンから、露出された前記誘電体層上に、不整合にされたゲルマニウム（７）を成長させる段階と、
‐  前記段階において得られた前記不整合にされたゲルマニウム（７）から、ＧａＡｓベースの材料（８）を成長させる段階と、
を備えることを特徴とする製造方法。
【請求項２】
前記支持体（２）は、４°から８°までのいずれかの角度で不整合にされたシリコン面を有する請求項１に記載の製造方法。
【請求項３】
前記支持体（２）は、６°の角度で不整合にされたシリコン面を有する請求項２に記載の製造方法。
【請求項４】
前記誘電体層（３）は、ＳｉＯ２、Ｓｉ３Ｎ４及びＡｌ２Ｏ３から選択された材料である請求項１から請求項３のいずれか一項に記載の製造方法。
【請求項５】
前記シリコンの薄層の少なくとも一つの領域（４’）を保存する段階は、前記シリコンの薄層の領域上に保護層（５）を堆積させる段階からなる請求項１から請求項４のいずれか一項に記載の製造方法。
【請求項６】
前記ＳＯＩ基板の薄層中に成長させることによって得られる少なくとも一つのゲルマニウムの領域を、そこでＧａＡｓベースの材料が成長することを防止するために保護する段階を更に含む請求項１から請求項５のいずれか一項に記載の製造方法。
【請求項７】
前記ゲルマニウムを成長させる段階の前に、前記シリコンの領域に少なくとも一つの素子を製造する請求項１から請求項６のいずれか一項に記載の製造方法。
【請求項８】
前記ＧａＡｓベースの材料を成長させる段階の後に、まず前記シリコンの領域に少なくとも一つの素子が製造され、次に前記ＧａＡｓベースの材料の領域に少なくとも一つの素子が製造される請求項１から請求項６のいずれか一項に記載の製造方法。
【請求項９】
少なくとも一つの電子素子（１１、１２）が前記シリコンの領域に製造され、光信号を電気信号に変換する少なくとも一つの受信機（１４、１６）が保護された前記ゲルマニウムの領域に製造され、電気信号を光信号に変換する少なくとも一つのエミッタ（１３、１５）が前記ＧａＡｓベースの材料の領域に製造され、少なくとも一つの第一光ガイド（１７）及び第二光ガイド（１８）が、前記第一光ガイド（１７）が光信号を、対応する電気信号を前記電子素子（１１、１２）の入力部に送信する前記受信機（１４、１６）に伝えることができるように、また、前記第二光ガイド（１８）が前記電子素子（１１、１２）の出力部によって放出され前記エミッタ（１３、１５）を介する電気信号に対応する光信号を伝えることができるように、前記シリコンの薄層の保存された領域から製造される請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンベースの領域及びＧａＡｓベースの領域を関連付けるＳＯＩ基板の製造方法に関する。“ＧａＡｓベースの材料”という用語は、ＧａＡｓ材料、及び、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓＡｌ等のＧａＡｓに関連する三元または四元化合物の両方を意味するものである。
【背景技術】
【０００２】
現在のところ、シリコン上のマイクロエレクトロニクス（ＣＭＯＳ）及びＧａＡｓベースのＩＩＩ‐Ｖ半導体材料（オプトロニクス応用のために用いられる材料）の技術は、異なる技術的な製造経路に従う。実際のところ、ＣＭＯＳ素子及びＧａＡｓ素子を組み合わせる装置は、ハイブリッド法によって一般的に得られるものであり、例えば、完成品のＧａＡｓ素子を、完成品のＣＭＯＳ回路及びその電気的接続部に移すことによって（例えば、導線によって、またはバンプ法によって）得られる。このことの理由の一つは、ＣＭＯＳ回路を製造するために用いられる基板が、ＧａＡｓ材料を成長させるために用いられるものとは同じではないからである。ＣＭＯＳ回路は、バルクシリコン基板上に、またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に製造される。一方、ＧａＡｓ材料は、理想的には（００１）面に対して６°不整合にさせた、ＧｅＯＩ（Ｇｅｒｍａｎｉｕｍ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に、またはゲルマニウム基板上に成長させることによって得られるものであり、また、バルクＧａＡｓ基板上にも得られる。こうした技術的な製造経路では、現状において、単一の基板上にＣＭＯＳ回路を製造し、ＧａＡｓを成長させることが不可能である。
【０００３】
ＧａＡｓ素子をＣＭＯＳ回路上に移す／接続する方法は、多数の欠点を有する。この方法は、主に複数のＧａＡｓベースの素子をＣＭＯＳ回路上に移さなければ成らない場合に、コストがかかる。また、対象物を小型化することに対する技術的な障壁が存在する。実際のところ、ＧａＡｓ素子をＣＭＯＳ回路上に移すことは、現在、１μｍよりも良い精度で行われているが、非常に緩やかなデザインルールを用いることが必要とされており、空間が大幅に無駄になり、小型化の障害になっている。また、この方法は実施することが難しい。何故ならば、他の素子に対する一つの素子からの結合損失を減少させるために多大な努力を行わなければならず（デザイン、技術等に関して）、このこと全てが、素子の機能の損失に繋がることが非常に多い。
【０００４】
単一基板（つまり、ＣＭＯＳ回路を製造するためのＳｉまたはＳＯＩ領域、及び、ＧａＡｓを成長させるためのＧｅまたはＧｅＯＩの（理想的には（００１）面に対して６°）不整合にさせた領域の両方を含む基板）に対するモノリシック集積化を採用して、上述の欠点のいくつかを解決することができる。
【０００５】
特許文献１には、シリコン領域と共存するＧａＡｓ領域を有する基板の製造方法が開示されている。このような基板の製造は、ゲルマニウム層を、酸化シリコン層で覆われたシリコン基板上に結合させることから、開始する。ゲルマニウム層の部分的な除去の後に、成長段階が続き、ゲルマニウム上のエピタキシャルＧａＡｓ領域がシリコン領域に近接する。この方法は多数の欠点を有する。初期基板がＧｅＯＩ基板、つまり希少で高価な基板である。ＧａＡｓを成長させるのに使用されるゲルマニウムは不整合にされておらず、このことが、ＧａＡｓ成長中の逆位相領域の問題を生じさせる可能性がある。シリコンデバイスはバルクシリコンから製造される。従って、ＳＯＩの静電的な利点（短絡効果の減少、接合キャパシタンスの減少、無線周波数利得等）を享受することができない。一般的に、この方法では、ＳＯＩ‐ＧｅＯＩ‐ＧａＡｓＯＩを共に集積化することはできない。
【０００６】
特許文献２には、段階的なＳｉＧｅバッファ層を介したＳｉＧｅ領域が形成された、シリコン領域と共存するＧａＡｓ領域を有する構造体の製造方法が開示されている。ＣＭＯＳ素子はバルクシリコン上に製造される。そして、ＧａＡｓ層は、ＳｉＧｅ領域を終端させるゲルマニウム上において、ゲルマニウムの不整合にされていない領域から、エピタキシャルに形成される。この方法は多数の欠点を有する。シリコンデバイスはバルクシリコンから製造されるので、特許文献１の方法と同じ欠点を有する。ＧａＡｓ層は、ＳｉＧｅバッファ層の段階的な成長を介して生成されるので、非常に厚く（数μｍ）、コストがかかり、有害な可能性のある機械的応力を課す。実際のところ、歪んだディスクは処理し難い。最後に、ＧａＡｓは“絶縁体上（Ｏｎ  Ｉｎｓｕｌａｔｏｒ）”に存在せず、シリコンデバイスの場合と同じ注意を要する。
【０００７】
【特許文献１】国際公開第２００４／０１０４９６号パンフレット
【特許文献２】米国特許第６１７１９３６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、従来技術の欠点を改善することができる。
【課題を解決するための手段】
【０００９】
本発明は、ＳＯＩ基板の薄層において、少なくとも一つのシリコンベースの領域及び少なくとも一つのＧａＡｓベースの材料の領域を関連付けるＳＯＩ基板の製造方法を提供する。このＳＯＩ基板は、誘電体層及びシリコンベースの薄層を順に支持するシリコン面を有する支持体を備える。本製造方法は、
‐  ２°から１０°までのいずれかの角度で不整合にされたシリコン面を有する支持体と、（００１）面または（０１０）面または（１００）面または（１１０）面または（１０１）面または（０１１）面または（１１１）面に対して平行に配向させたシリコンベースの薄層とを備えたＳＯＩ基板を提供する段階と、
‐  シリコンベースの薄層の少なくとも一つの領域を保存する段階と、
‐  誘電体層が露出されるまで、シリコンの薄層の少なくとも一つの保存されない領域を除去する段階と、
‐  支持体のシリコン面が露出されるまで、保存されない領域において誘電体層に開口部を設ける段階と、
‐  液相エピタキシまたは横方向エピタキシによって、開口部によって露出された支持体のシリコンから、露出された誘電体層上に、不整合にされたゲルマニウムを成長させる段階と、
‐  前記段階において得られた不整合にされたゲルマニウムから、ＧａＡｓベースの材料を成長させる段階と、
を備えることを特徴とする。
【００１０】
より好ましくは、支持体は、４°から８°までのいずれかの角度で不整合にされたシリコン面を有する。更に好ましくは、支持体は、６°の角度で不整合にされたシリコン面を有する
【００１１】
シリコンの薄層の少なくとも一つの領域を保存する段階は、シリコンの薄層の領域上に保護層を堆積させる段階とすることができる。
【００１２】
また、本製造方法は、ＳＯＩ基板の薄層中に成長させることによって得られる少なくとも一つのゲルマニウムの領域を、ＧａＡｓベースの材料が成長することを防止するために保護する段階を更に含むことができる。
【００１３】
ゲルマニウムを成長させる段階の前に、シリコンの領域に少なくとも一つの素子（特に電子素子）を製造することができる。
【００１４】
一実施例によると、ＧａＡｓベースの材料を成長させる段階の後に、シリコンの領域に少なくとも一つの素子（特に電子素子）を製造し、次にＧａＡｓベースの材料の領域に少なくとも一つの素子（特にオプトエレクトロニック素子）を製造することができる。
【００１５】
特定の応用の一つによると、少なくとも一つの電子素子がシリコンの領域に製造され、光信号を電気信号に変換する少なくとも一つの受信機が保護されたゲルマニウムの領域に製造され、電気信号を光信号に変換する少なくとも一つの発信機がＧａＡｓベースの材料の領域に製造され、少なくとも一つの第一光ガイド及び第二光ガイドが、第一光ガイドが光信号を、電子素子の入力部に対応する電気信号を送信する受信機にまで伝えることができるように、また、第二光ガイドが電子素子の出力部によって送信され送信機を介する電気信号に対応する光信号を伝えることができるように、シリコンの薄層の保存された領域から製造される。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照して、以下の非限定的な実施例によって与えられる説明を読むことによって、本発明はより良く理解され、他の利点及び特徴が明らかになるものである。
【００１７】
本発明は単一の基板上に、ＣＭＯＳの製造に適したＳＯＩ領域（この領域に対するシリコン層の配向は応用に応じて選択され、例えばＣＭＯＳ応用に対してはシリコン（００１））と、ＧａＡｓの成長に適したＧｅＯＩ領域（Ｇｅ層は、（００１）面に対して不整合にされている）とを両方形成することができる。ＧａＡｓは、ＧａＡｓ中の電子移動度が非常に高いため、その光（レーザ）または電気（ＨＢＴ、ＨＥＭＴまたはｎＭＯＳトランジスタ）的性質において有利に用いられる。
【００１８】
図１Ａから１Ｉは、本発明による製造方法を示す側断面図である。
【００１９】
図１Ａは、本発明を実施するのに適したＳＯＩ基板を示す。基板１は、シリコン（００１）の支持体２を含み、支持体において、面に対する垂線は、＜１１１＞方向に向けて、２°から１０°までの間のいずれかの角度、典型的には４°から８°、理想的には６°の角度で不整合にされている。支持体２は、誘電体層３及びシリコン薄層４を支持する。誘電体層３は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３であり得る。この層は熱酸化物であることがより一層好ましい。薄層４は、従来通り、つまり、（００１）面または（０１０）面または（１００）面または（１１０）面または（１０１）面または（０１１）面または（１１１）面に対して平行な配向のシリコンである。
【００２０】
本実施例では、本方法を続行して、アクティブ層内に、シリコン領域及びＧａＡｓ領域を有する基板を得ることが可能である。このため、シリコン領域が必要なポイントにおいては、薄層中のシリコンが保存及び保護され、ＧａＡｓ領域が必要なポイントにおいては、薄層中のシリコンが除去される。
【００２１】
図１Ｂは、薄層４上のリソグラフィされた樹脂層９を示す。樹脂層９は、保護マスクを形成し、薄層４のマスクキングされていない部分は、誘電体層３が露出されるまで、エッチングされる。樹脂マスク９の下には、シリコン領域４’が存在する（図１Ｃを参照）。
【００２２】
樹脂マスクは除去されて、ハードマスクを構成する保護層５がシリコン領域４’上に形成される（図１Ｄを参照）。保護層５は、ＳｉＯ２またはＳｉ３Ｎ４であってもよい。この保護層に対する技術的な制約は、ＧａＡｓを成長させる技術に対する耐性である。ＧａＡｓ及びＳｉ領域を同じ高さにするために研磨が必要であるならば、保護層は、ＧａＡｓの化学機械研磨に対する停止層を提供しなければならない。必要であるならば、ＧａＡｓの成長を可能にする材料でなければならない。
【００２３】
その後、樹脂層２１を、得られた構造物上に堆積させる（図１Ｅを参照）。樹脂層２１はリソグラフィされて、誘電体層３を露出する開口部２２を有する。その後、この層３は、開口部６の底にシリコン基板２が露出されるまで、開口部２２からエッチングされる（図１Ｆを参照）。
【００２４】
その後、樹脂層２１は除去される。図１Ｇに示される構造体が得られる。開口部６によって露出されたシリコン領域は、ゲルマニウムを成長させるための“種”として用いられる。
【００２５】
開口部６によって露出されたシリコンから、不整合にされたゲルマニウム層が、支持体のシリコンと同じ角度で成長する。従って、支持体が、６°の角度で不整合にされた、シリコンであるならば、得られるゲルマニウム層７（図１Ｈを参照）も６°で不整合にされている。ゲルマニウムの成長は、ＬＰＥ（Ｌｉｑｕｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ，液相エピタキシ）といったエピタキシ法によって達成することができ、または、ゲルマニウムの横方向エピタキシによっても達成することができる。任意で、ゲルマニウムの化学機械的な平坦化を実施することができる。
【００２６】
その後、図１Ｉに示されるように、ＧａＡｓ層を、ゲルマニウム層７上に成長させる。ゲルマニウム及びＧａＡｓは格子のパラメータが整合しているので、ゲルマニウム層の６°の不整合角は、成長中の逆位相領域の問題を回避することができる。その後、保護層５を除去して、ＧａＡｓ領域８に近接するシリコン領域４’を剥き出しにすることができる。
【００２７】
シリコン領域には、ＣＭＯＳ技術を用いて素子を製造することができる。時系列的には、それぞれの種類の素子が晒され得る熱量に依存して、例えば、
‐  まず、図１ＡのＳＯＩ基板上に（将来的なシリコン領域において）ＭＯＳＦＥＴを製造して、その後、ゲルマニウム及びＧａＡｓを成長させて、最後にＧａＡｓ上に素子を製造することができ、または、
‐  まず、ゲルマニウム及びＧａＡｓを成長させて、その後、シリコン領域上にＭＯＳＦＥＴを製造し、最後にＧａＡｓ上に素子を製造することができる。
【００２８】
本発明は、ＧａＡｓ材料の成長に限定されるものではない。本発明はまた、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓＡｌ等のＧａＡｓに関連する三元または四元化合物にも適用可能である。
【００２９】
本発明を用いて、単一の基板上に、ＳＯＩ領域、ＧｅＯＩ領域（このゲルマニウム領域は、他のゲルマニウム領域上にＧａＡｓを成長させる前に保護される）、ＧｅＯＩ領域上のＧａＡｓを得ることができる。本方法は、
‐  ＳＯＩ上の光ガイド及びＣＭＯＳ、
‐  ＧａＡｓ上の光エミッタ（電気信号の光信号への変換によって）、
‐  ＧｅＯＩ上の光検出器（光信号の電気信号への変換によって）
といった種類のチップ内の光接続部を備えた回路を製造することに向けられる。
【００３０】
図２は、この可能性を例示する上面図である。この図は、ＳＯＩ上に製造された二つのＣＭＯＳ回路１１及び１２、ＧｅＯＩ上の二つの光エミッタ１３及び１５、ＧａＡｓ上の二つの光検出器１４及び１６、Ｓｉを光ガイドのコアとして用いてまた閉じ込め層としてＳｉＯ２を用いて製造した二つの光ガイド１７及び１８を示す。
【００３１】
従って、情報の流れは、ＣＭＯＳ回路１１及び１２間を双方向に循環することができる。ＣＭＯＳ回路１２によって放出された電気信号は、光エミッタ１３によって光信号に変換される。この光信号は、光ガイド１７によって、ＣＭＯＳ回路１１に電気信号を供給する検出器１４に伝えられる。ＣＭＯＳ回路１１によって放出された電気信号は、光エミッタ１５によって光信号に変換される。この光信号は、光ガイド１８によって、ＣＭＯＳ回路１２に電気信号を供給する検出器１６に伝えられる。
【００３２】
本方法は、酸化物上にも（エッチング及び／又は堆積物を確認することによって）、エピタキシャル層上にも実施可能である。例えば、図に示される場合には、結合損失を最小化させるために、Ｓｉ層内に位置するアクティブまたはパッシブ素子に位置合わせされた、ＧａＡｓ層中のエミッタまたは検出器を製造するため、埋め込まれた酸化物をエッチングすること、また、Ｇｅの厚さを制御することが可能である。
【図面の簡単な説明】
【００３３】
【図１Ａ】本発明による製造方法を示す側断面図である。
【図１Ｂ】本発明による製造方法を示す側断面図である。
【図１Ｃ】本発明による製造方法を示す側断面図である。
【図１Ｄ】本発明による製造方法を示す側断面図である。
【図１Ｅ】本発明による製造方法を示す側断面図である。
【図１Ｆ】本発明による製造方法を示す側断面図である。
【図１Ｇ】本発明による製造方法を示す側断面図である。
【図１Ｈ】本発明による製造方法を示す側断面図である。
【図１Ｉ】本発明による製造方法を示す側断面図である。
【図２】光インタコネクションによって接続されたＣＭＯＳ回路の例を示す平面図である。
【符号の説明】
【００３４】
１  ＳＯＩ基板
２  シリコン支持体
３  誘電体層
４  シリコン薄膜
４’  シリコン領域
５  保護層
６  開口部
７  ゲルマニウム層
８  ＧａＡｓ領域
９  樹脂層
１１、１２  ＣＭＯＳ回路
１３、１５  光エミッタ
１４、１６  光検出器
１７、１８  光ガイド
２１  樹脂層
２２  開口部
【図１Ａ】
2008166776.tif 000002
【図１Ｂ】
2008166776.tif 000003
【図１Ｃ】
2008166776.tif 000004
【図１Ｄ】
2008166776.tif 000005
【図１Ｅ】
2008166776.tif 000006
【図１Ｆ】
2008166776.tif 000007
【図１Ｇ】
2008166776.tif 000008
【図１Ｈ】
2008166776.tif 000009
【図１Ｉ】
2008166776.tif 000010
【図２】
2008166776.tif 000011
【外国語明細書】
2008166776.tif 000012
2008166776.tif 000013
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