(57)【要約】【課題】インターリーブ動作のパイプライン型Ａ／Ｄ変換器において、サンプル期間でサンプリングされたアナログ入力信号が過大となっても、次のサンプル期間でのアナログ入力信号のサンプリングの誤差を低減すること。【解決手段】インターリーブ動作可能なパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ１、２、…、ｊ、（ｊ＋１）を含む。各ステージは、サブＡ／Ｄ変換器１０、サブＤ／Ａ変換器１１、スイッチドキャパシタ回路１２、差動増幅器１３を含む。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジを超えると、アナログ入力信号レベル検出器１４から生成される異常検出信号によりＡ／Ｄ変換ステージ１の差動増幅器１３に接続されたリセットスイッチＳＷ＿Ｒｓｔ１、２、３がオンに制御される。それにより、ホールド動作がリセットされる。【選択図】図３
2008228247.tif 000002
【特許請求の範囲】
【請求項１】
従属接続された複数のＡ／Ｄ変換ステージを含み、前記複数のＡ／Ｄ変換ステージの各ステージは、サブＡ／Ｄ変換器と、サブＤ／Ａ変換器と、スイッチドキャパシタ回路と、差動増幅器とを含むパイプライン型Ａ／Ｄ変換器であって、
前記複数のＡ／Ｄ変換ステージの各ステージの前記サブＡ／Ｄ変換器は、供給されるアナログ信号に応答して量子化ディジタル信号を生成して、
前記複数のＡ／Ｄ変換ステージの各ステージの前記サブＤ／Ａ変換器は、供給される量子化ディジタル信号に応答して量子化アナログ信号を生成して、
前記複数のＡ／Ｄ変換ステージの各ステージの前記スイッチドキャパシタ回路と前記差動増幅器とは、量子化アナログ誤差の生成と剰余信号の生成とを行い、前記各ステージの前記量子化アナログ誤差は前記各ステージに供給される前記アナログ信号と前記量子化アナログ信号との前記スイッチドキャパシタ回路と前記差動増幅器とによる減算により生成され、前記各ステージの前記剰余信号は前記量子化アナログ誤差の前記差動増幅器よる増幅により生成され、
前記各ステージの前記スイッチドキャパシタ回路は、前記各ステージに供給される前記アナログ信号のサンプル動作とホールド動作とをインターリーブ動作により交互に実行する第１スイッチドキャパシタ回路と第２スイッチドキャパシタ回路とを含み、
アナログ入力信号の信号レベルを監視するアナログ入力信号レベル検出器と前記ホールド動作をリセットするためのリセットスイッチとを更に具備して、
前記アナログ入力信号の前記信号レベルがＡ／Ｄ変換の入力ダイナミックレンジを超えると、アナログ入力信号レベル検出器から生成される異常検出信号により前記リセットスイッチがオンに制御され、前記ホールド動作がリセットされるパイプライン型Ａ／Ｄ変換器。
【請求項２】
前記各ステージに供給される前記アナログ信号は相補アナログ信号であり、前記各ステージから生成される剰余信号は相補剰余信号である請求項１に記載のパイプライン型Ａ／Ｄ変換器。
【請求項３】
前記インターリーブ動作を実行する前記複数のＡ／Ｄ変換ステージの第１段目のＡ／Ｄ変換ステージが前記アナログ入力信号レベル検出器と前記リセットスイッチとを含み、前記リセットスイッチは前記第１段目のＡ／Ｄ変換ステージの前記差動増幅器に接続され、前記アナログ入力信号レベル検出器から生成される前記異常検出信号により前記リセットスイッチがオンに制御され、前記第１段目のＡ／Ｄ変換ステージの前記差動増幅器の前記ホールド動作がリセットされる請求項１に記載のパイプライン型Ａ／Ｄ変換器。
【請求項４】
前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転入力端子の非反転入力電圧と反転入力端子の反転入力電圧とを略等しくする入力リセットスイッチを含む請求項３に記載のパイプライン型Ａ／Ｄ変換器。
【請求項５】
前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転出力端子の非反転出力電圧と反転出力端子の反転出力電圧とを略等しくする出力リセットスイッチを含む請求項３に記載のパイプライン型Ａ／Ｄ変換器。
【請求項６】
前記インターリーブ動作を実行する前記複数のＡ／Ｄ変換ステージの前記第１段目のＡ／Ｄ変換ステージ以外の他のＡ／Ｄ変換ステージの前記サブＤ／Ａ変換器は１．５ビットのサブＤ／Ａ変換器である請求項３に記載のパイプライン型Ａ／Ｄ変換器。
【請求項７】
前記第１段目のＡ／Ｄ変換ステージの前記サブＡ／Ｄ変換器の入力には非インターリーブ動作の従属接続された他の複数のＡ／Ｄ変換ステージが接続された請求項３に記載のパイプライン型Ａ／Ｄ変換器。
【請求項８】
サンプルホールドアンプと、サンプリング回路と、パイプライン型Ａ／Ｄ変換器と、クランプ回路と、フィードバック用Ｄ／Ａ変換器とを内蔵する半導体集積回路であって、
前記サンプルホールドアンプの一方の入力端子には撮像デバイスから形成された映像アナログ入力信号が供給可能であり、
前記サンプルホールドアンプの出力信号は前記サンプリング回路の一方の入力端子に供給され、
前記サンプリング回路の出力信号は、前記パイプライン型Ａ／Ｄ変換器の入力端子に供給され、
前記パイプライン型Ａ／Ｄ変換器の出力信号は、前記クランプ回路の入力端子に供給され、
前記クランプ回路の出力信号は、前記フィードバック用Ｄ／Ａ変換器の入力端子に供給され、
前記フィードバック用Ｄ／Ａ変換器の出力信号は、前記サンプルホールドアンプの他方の入力端子に供給され、
前記サンプルホールドアンプの出力信号は、前記サンプリング回路の他方の入力端子に供給され、
前記パイプライン型Ａ／Ｄ変換器は請求項１に記載のパイプライン型Ａ／Ｄ変換器である半導体集積回路。
【請求項９】
前記半導体集積回路は、カメラ用アナログフロントエンド半導体集積回路である請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換するパイプライン型Ａ／Ｄ変換器およびそれを使用した半導体集積回路に関し、特に、アナログ入力信号が過大となった際のサンプリング誤差を低減するに有効な技術に関するものである。
【背景技術】
【０００２】
近年、コンピュータ技術の急速な発展に伴い、種々の機器にコンピュータが搭載され、種々のディジタル処理が進んでいる。このためには、現実の情報をコンピュータに入力することが不可欠である。現実の情報、例えば、温度、人間が目にする光の色・強度、無線通信に利用する電波などはアナログの情報である。一方、コンピュータが処理できるのは時間的に離散化され、量子化された値のディジタル信号である。従って、現実の情報をコンピュータに入力するためには、アナログ信号をディジタル信号に変換する機能、すなわちアナログ／ディジタル変換器（以下、Ａ／Ｄ変換器と略称する）が必須となる。
【０００３】
Ａ／Ｄ変換器の回路構成として種々の型が知られているが、その一の型として、パイプライン型Ａ／Ｄ変換器が知られている。下記非特許文献１によれば、パイプライン型Ａ／Ｄ変換器のアーキテクチャーは高速と中間的な解像度に良好な選択であるとしている。このアーキテクチャーは、スイッチドキャパシタ技術を採用することにより、ディジタルＣＭＯＳプロセスと良好にコンパチブルとなる。一般的なパイプラインアーキテクチャーは、それぞれＢビットの解像度を持ち近隣の段で一般的に１ビットのオーバーラップを持つＮ段により構成される。複数段で数ビットのオーバーラップによる冗長の使用は、コンパレータのオフセット条件を緩和するものである。１段当たり１．５ビットのパイプライン型Ａ／Ｄ変換器の各段は、サンプルホールド回路、サブＡ／Ｄ変換器、サブＤ／Ａ変換器、加算器、増幅器により構成される。各段のアナログ入力信号はサブＡ／Ｄ変換器により粗く量子化され、サブＡ／Ｄ変換器のディジタル信号からサブＤ／Ａ変換器により量子化アナログ電圧が生成される。加算器によって原アナログ入力信号から量子化アナログ電圧が減算されることにより、量子化誤差が生成される。段間剰余信号を生成するため量子化誤差は増幅器により増幅されて、量子化誤差はフルスケール範囲に回復される。
【０００４】
また、下記特許文献１には、上記のようなパイプライン型Ａ／Ｄ変換器のサブＤ／Ａ変換器、加算器（減算器）、サンプルホールド増幅器の機能を複数の容量と複数のスイッチと完全差動演算増幅器とで構成されたＤＡＣ減算機能内蔵型サンプルホールド回路で実現することが記載されている。このサンプルホールド回路には、正負のアナログ入力電圧と、正負の基準電圧と、１．５ビットの入力ディジタル信号に対応する３レベル指示信号と、サンプリングパルスと、ホールドパルスとが供給される。サンプル期間にアナログ入力電圧がサンプリングされ、ホールド期間にＤ／Ａ変換、減算、増幅ホールドの動作が行われる。尚、減算では、サンプリングされたアナログ入力電圧から１．５ビットの入力ディジタル信号で指示される３レベルの電圧のいずれかに比例したＤＡＣ入力電圧が減算される。
【０００５】
一方、下記特許文献２には、上記のようなパイプライン型Ａ／Ｄ変換器において、初段以外の後段として２つのサンプルホールド回路を増幅器に接続して、この２つのサンプルホールド回路をインターリーブ動作させることにより高精度化と低消費電力化とを実現することが記載されている。インターリーブ動作する２つのサンプルホールド回路で、完全差動演算増幅器とＤＡＣ入力の３レベル指示信号が供給されるスイッチ部とは共有され、複数の容量とサンプル動作とホールド動作に使用される複数のスイッチとは二組設けられている。
【０００６】
【特許文献１】特開２００２−３１４４２０号  公報
【特許文献２】特開２００６−７４４３３号  公報
【非特許文献１】Ｂａｂａｋ  Ｎｅｊａｔｉ  ｅｔ  ａｌ，  “Ａ  １０−ＢＩＴ，  ２．５−Ｖ，  ４０ＭＳＡＭＰＬＥ／Ｓ，  ＰＩＰＥＬＩＮＥ  ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＴＡＬ  ＣＯＮＶＥＲＴＥＲ  ＩＮ  ０．６−μｍ  ＣＭＯＳ”，  Ｔｈｅ  ２００１  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  Ｖｏｌｕｍｅ  １，  ６−９  Ｍａｙ  ２００１，  ＰＰ．５７６−５７９．
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記特許文献２に記載されているように、パイプライン型Ａ／Ｄ変換器において、初段以外の後段として２つ以上のサンプルホールド回路を増幅器に接続して、この２つ以上のサンプルホールド回路をインターリーブ動作させることにより高精度化と低消費電力化とを実現することができる。
【０００８】
一方、本発明者等は本発明に先立ってカメラ用アナログフロントエンド（ＡＦＥ）ＬＳＩの開発に従事した。このＬＳＩでは、カメラからのアナログ映像入力信号は、インターリーブ動作のパイプライン型Ａ／Ｄ変換器によって高精度化と低消費電力でディジタル映像信号に変換される。この開発の間に、サンプル期間でサンプリングされたアナログ入力信号が過大となると、次のサンプル期間でのアナログ入力信号のサンプリングに誤差が生じると言う問題が本発明者等の検討によって明らかとされた。あるパイプライン期間中のサンプル期間でアナログ入力信号が過大となると、このパイプライン期間中のホールド期間のディジタル変換信号がオーバーフロー信号またはアンダーフロー信号となる。しかし、次のパイプライン期間中のサンプル期間でアナログ入力信号が適正なレベルであれば、次のパイプライン期間のホールド期間では正確なディジタル出力信号がインターリーブ動作のパイプライン型Ａ／Ｄ変換器から生成されなければならない。しかしながら、アナログ過大入力信号が次のパイプライン期間のサンプル動作とホールド動作とに影響して、次のパイプライン期間のホールド期間では正確なディジタル出力信号が得られないと言うものである。
【０００９】
図１は、本発明に先立って本発明者等により開発されたカメラ用ＡＦＥＬＳＩに搭載されたインターリーブ動作のパイプライン型Ａ／Ｄ変換器でインターリーブ動作するサンプルホールド回路を示す図である。このサンプルホールド回路は、完全差動演算増幅器により構成された差動増幅器ＡＭＰと、ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗと、第１と第２のスイッチドキャパシタ回路ＳＣｏｄ、ＳＣｅｖとから構成されている。
【００１０】
ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗは、サブＡ／Ｄ変換器から供給されるディジタル信号ｄ０、ｄ１、ｄ２に応答する。更に、ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗとスイッチドキャパシタ回路ＳＣｏｄ、ＳＣｅｖと差動増幅器ＡＭＰとは、サブＤ／Ａ変換器と、サンプルホールド回路と、原アナログ入力信号からサブＤ／Ａ変換器からの量子化アナログ電圧を減算する減算器と、剰余信号を増幅する増幅器との機能を実現する。
【００１１】
第１スイッチドキャパシタ回路ＳＣｏｄは、奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作のためのスイッチドキャパシタである。この第１スイッチドキャパシタ回路ＳＣｏｄには、正負のアナログ入力電圧Ｖｉ＋、Ｖｉ−、サンプルパルスφｓｏｄ、ホールドパルスφｈｏｄ、正の基準電圧ＶＲＴ、差動増幅器ＡＭＰの正負の出力電圧Ｖｏ＋、Ｖｏ−が供給される。ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗには、正負の基準電圧ＶＲＴ、ＶＲＢと、３レベル指示信号ｄ０、ｄ１、ｄ２とが供給される。第２スイッチドキャパシタ回路ＳＣｅｖは、偶数番目のパイプライン期間のサンプル動作と奇数番目のパイプライン期間のホールド動作のためのスイッチドキャパシタである。この第２スイッチドキャパシタ回路ＳＣｅｖには、正負のアナログ入力電圧Ｖｉ＋、Ｖｉ−、サンプルパルスφｓｅｖ、ホールドパルスφｈｅｖ、正の基準電圧ＶＲＴ、差動増幅器ＡＭＰの正負の出力電圧Ｖｏ＋、Ｖｏ−が供給される。
【００１２】
図２には、図１に示したインターリーブ動作のパイプライン型Ａ／Ｄ変換器の回路動作を説明するための波形図が示されている。システムクロックＣＬＫに応答して、第１スイッチドキャパシタ回路ＳＣｏｄのためのサンプルパルスφｓｏｄ、ホールドパルスφｈｏｄと第２スイッチドキャパシタ回路ＳＣｅｖのためのサンプルパルスφｓｅｖ、ホールドパルスφｈｅｖとが生成される。
【００１３】
一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路ＳＣｏｄのサンプル期間では、サンプルパルスφｓｏｄ＝“１”、ホールドパルスφｈｏｄ＝“０”、サンプルパルスφｓｅｖ＝“０”、ホールドパルスφｈｅｖ＝“１”となる。この期間では、第１スイッチドキャパシタ回路ＳＣｏｄの容量Ｃ１、Ｃ３の一端には正の基準電圧ＶＲＴが供給され、容量Ｃ１、Ｃ３の他端には正のアナログ入力電圧Ｖｉ＋が供給される。また、容量Ｃ２、Ｃ４の一端には正の基準電圧ＶＲＴが供給され、容量Ｃ２、Ｃ４の他端には負のアナログ入力電圧Ｖｉ−が供給される。一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路ＳＣｏｄのサンプル期間は、第２スイッチドキャパシタ回路ＳＣｅｖのホールド期間でもある。この期間では、第２スイッチドキャパシタ回路ＳＣｅｖの容量Ｃ５、Ｃ６の他端には、ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗからのＤＡＣ入力電圧が供給される。レベル指示信号ｄ０、ｄ１、ｄ２が“１、０、０”の時には、容量Ｃ５の他端のＤＡＣ入力電圧と容量Ｃ６の他端のＤＡＣ入力電圧とはそれぞれ負の基準電圧ＶＲＢと正の基準電圧ＶＲＴとなる。レベル指示信号ｄ０、ｄ１、ｄ２が“０、１、０”の時には、容量Ｃ５の他端のＤＡＣ入力電圧と容量Ｃ６の他端のＤＡＣ入力電圧とは短絡により生成された共通電圧となる。レベル指示信号ｄ０、ｄ１、ｄ２が“０、０、１”の時には、容量Ｃ５の他端のＤＡＣ入力電圧と容量Ｃ６の他端のＤＡＣ入力電圧とはそれぞれ正の基準電圧ＶＲＴと負の基準電圧ＶＲＢとなる。更にこの期間では、第２スイッチドキャパシタ回路ＳＣｅｖの容量Ｃ７の他端とＣ８の他端とには、差動増幅器ＡＭＰの正の出力電圧Ｖｏ＋と負の出力電圧Ｖｏ−とがそれぞれ供給される。
【００１４】
二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路ＳＣｅｖのサンプル期間では、サンプルパルスφｓｏｄ＝“０”、ホールドパルスφｈｏｄ＝“１”、サンプルパルスφｓｅｖ＝“１”、ホールドパルスφｈｅｖ＝“０” となる。この期間では、第２スイッチドキャパシタ回路ＳＣｅｖの容量Ｃ５、Ｃ７の一端には正の基準電圧ＶＲＴが供給され、容量Ｃ５、Ｃ７の他端には正のアナログ入力電圧Ｖｉ＋が供給される。また、容量Ｃ６、Ｃ８の一端には正の基準電圧ＶＲＴが供給され、容量Ｃ６、Ｃ８の他端には負のアナログ入力電圧Ｖｉ−が供給される。二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路ＳＣｅｖのサンプル期間は、第１スイッチドキャパシタ回路ＳＣｏｄのホールド期間でもある。この期間では、第１スイッチドキャパシタ回路ＳＣｏｄの容量Ｃ１、Ｃ２の他端には、ＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗからのＤＡＣ入力電圧が供給される。レベル指示信号ｄ０、ｄ１、ｄ２が“１、０、０”の時には、容量Ｃ１の他端のＤＡＣ入力電圧と容量Ｃ２の他端のＤＡＣ入力電圧とはそれぞれ負の基準電圧ＶＲＢと正の基準電圧ＶＲＴとなる。レベル指示信号ｄ０、ｄ１、ｄ２が“０、１、０”の時には、容量Ｃ１の他端のＤＡＣ入力電圧と容量Ｃ２の他端のＤＡＣ入力電圧とは短絡により生成された共通電圧となる。レベル指示信号ｄ０、ｄ１、ｄ２が“０、０、１”の時には、容量Ｃ１の他端のＤＡＣ入力電圧と容量Ｃ２の他端のＤＡＣ入力電圧とはそれぞれ正の基準電圧ＶＲＴと負の基準電圧ＶＲＢとなる。更にこの期間では、第１スイッチドキャパシタ回路ＳＣｏｄの容量Ｃ３の他端とＣ４の他端とには、差動増幅器ＡＭＰの正の出力電圧Ｖｏ＋と負の出力電圧Ｖｏ−とがそれぞれ供給される。
【００１５】
一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路ＳＣｏｄのサンプル期間に容量Ｃ１、Ｃ２に蓄積された電荷は、二番目のパイプライン期間Ｔ２の第１スイッチドキャパシタ回路ＳＣｏｄのホールド期間に差動増幅器ＡＭＰの入出力間に接続された容量Ｃ３、Ｃ４に転送される。容量Ｃ１、Ｃ２と容量Ｃ３、Ｃ４との容量値の比により、ホールド期間での電荷転送による増幅が可能となる。二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路ＳＣｅｖのサンプル期間に容量Ｃ５、Ｃ６に蓄積された電荷は、三番目のパイプライン期間Ｔ３の第２スイッチドキャパシタ回路ＳＣｅｖのホールド期間に差動増幅器ＡＭＰの入出力間に接続された容量Ｃ７、Ｃ８転送される。容量Ｃ５、Ｃ６と容量Ｃ７、Ｃ８との容量値の比により、ホールド期間での電荷転送による増幅が可能となる。
【００１６】
このように第１スイッチドキャパシタ回路ＳＣｏｄと第２スイッチドキャパシタ回路ＳＣｅｖの一方がサンプル動作を行っている間に他方が差動増幅器ＡＭＰを使用するホールド動作を行い、次は他方がサンプル動作を行っている間に一方がホールド動作を行うと言うインターリーブ動作が行われる。それによって、差動増幅器ＡＭＰの速度が緩和され、低消費電力化が実現される。
【００１７】
ところで、原アナログ信号として供給される正のアナログ入力電圧Ｖｉ＋、負のアナログ入力電圧Ｖｉ−の振幅レベルが増大すると、ホールド期間での差動増幅器ＡＭＰの正の出力電圧Ｖｏ＋、負の出力電圧Ｖｏ−も増大する。しかし、ホールド期間での差動増幅器ＡＭＰの正の出力電圧Ｖｏ＋、負の出力電圧Ｖｏ−の最大値と最小値とは、電源電圧と接地電圧とで制限される。このような過大アナログ信号による差動増幅器ＡＭＰの出力飽和が生じると、差動増幅器ＡＭＰの出力駆動能力の不足が生じる。差動増幅器ＡＭＰの非反転入力端子＋と反転入力端子−とには、寄生容量も存在している。差動増幅器ＡＭＰの出力が非飽和である場合には、ホールド期間で容量Ｃ３、Ｃ４または容量Ｃ７、Ｃ８を介しての差動増幅器ＡＭＰの反転／非反転出力端子から非反転／反転入力端子の駆動能力も十分高い状態となる。差動増幅器ＡＭＰの非反転／反転入力端子の間の入力オフセット電圧が無視できるほど小さいならば、差動増幅器ＡＭＰの出力から入力の負帰還によって、差動増幅器ＡＭＰの非反転入力端子の電圧と反転入力端子の電圧とは等しくなる。しかし、過大アナログ信号による差動増幅器ＡＭＰの出力飽和が生じると、差動増幅器ＡＭＰの出力駆動能力の不足により、ホールド期間で差動増幅器ＡＭＰの非反転入力端子の電圧と反転入力端子の電圧とは等しくならなくなる。一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路ＳＣｏｄのサンプル期間で、過大アナログ信号がサンプルされると仮定する。すると、二番目のパイプライン期間Ｔ２の第１スイッチドキャパシタ回路ＳＣｏｄのホールド期間に、差動増幅器ＡＭＰの非反転入力端子と反転入力端子との間に、誤差入力電圧Ｖｈｅｒｒが生じる。この誤差入力電圧Ｖｈｅｒｒは、非反転入力端子と反転入力端子に存在する寄生容量に蓄えられる。二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路ＳＣｅｖのサンプル期間から三番目のパイプライン期間Ｔ３の第２スイッチドキャパシタ回路ＳＣｅｖのホールド期間に切り替わった際に、寄生容量に蓄えられた寄生電荷が容量Ｃ５、Ｃ６、Ｃ７、Ｃ８に蓄えられたサンプリング電荷に加えられて、誤差サンプリング電圧Ｖｓｅｒｒの原因となる。
【００１８】
このようにして、インターリーブ動作のパイプライン型Ａ／Ｄ変換器では、サンプル期間でサンプリングされたアナログ入力信号が過大となると、次のサンプル期間でのアナログ入力信号のサンプリングに誤差が生じるものである。
【００１９】
本発明は、以上のように本発明者等により本発明に先立って検討された検討結果を基にしてなされたものである。従って、本発明の目的とするところは、インターリーブ動作のパイプライン型Ａ／Ｄ変換器において、サンプル期間でサンプリングされたアナログ入力信号が過大となっても、次のサンプル期間でのアナログ入力信号のサンプリングの誤差を低減することにある。
【００２０】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００２２】
すなわち、本発明の代表的なインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージを含む。各Ａ／Ｄ変換ステージは、アナログ信号のサンプル動作とホールド動作とをインターリーブ動作により交互に実行する。パイプライン型Ａ／Ｄ変換器は、更にアナログ入力信号の信号レベルを監視するアナログ入力信号レベル検出器と、ホールド動作をリセットするリセットスイッチを含む。アナログ入力信号がＡ／Ｄ変換の入力ダイナミックレンジを超えると、アナログ入力信号レベル検出器から生成される異常検出信号によりリセットスイッチがオンに制御される。それにより、前記ホールド動作がリセットされる。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
すなわち、本発明によれば、インターリーブ動作のパイプライン型Ａ／Ｄ変換器において、サンプル期間でサンプリングされたアナログ入力信号が過大となっても、次のサンプル期間でのアナログ入力信号のサンプリングの誤差を低減することができる。
【発明を実施するための最良の形態】
【００２５】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２６】
〔１〕本発明の代表的な実施の形態によるパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ（１、２、ｊ、…、j＋１）を含む。前記複数のＡ／Ｄ変換ステージの各ステージは、サブＡ／Ｄ変換器（１０、２０…）と、サブＤ／Ａ変換器（１１、２１…）と、スイッチドキャパシタ回路（１２、２２…）と、差動増幅器（１３、２３…）とを含む。
【００２７】
前記複数のＡ／Ｄ変換ステージの各ステージの前記サブＡ／Ｄ変換器は、供給されるアナログ信号に応答して量子化ディジタル信号を生成する。前記複数のＡ／Ｄ変換ステージの各ステージの前記サブＤ／Ａ変換器は、供給される量子化ディジタル信号に応答して量子化アナログ信号を生成する。前記複数のＡ／Ｄ変換ステージの各ステージの前記スイッチドキャパシタ回路と前記差動増幅器とは、量子化アナログ誤差の生成と剰余信号（Ｖｒｅｓ）の生成とを行う。前記各ステージの前記量子化アナログ誤差は、前記各ステージに供給される前記アナログ信号と前記量子化アナログ信号との前記スイッチドキャパシタ回路と前記差動増幅器とによる減算により生成される。前記各ステージの前記剰余信号は、前記量子化アナログ誤差の前記差動増幅器よる増幅により生成される。
【００２８】
前記各ステージの前記スイッチドキャパシタ回路は、前記各ステージに供給される前記アナログ信号のサンプル動作とホールド動作とをインターリーブ動作により交互に実行する第１スイッチドキャパシタ回路（１２ａ）と第２スイッチドキャパシタ回路（１２ｂ）とを含む。
【００２９】
前記パイプライン型Ａ／Ｄ変換器は、アナログ入力信号（Ｖｉ）の信号レベルを監視するアナログ入力信号レベル検出器１４と前記ホールド動作をリセットするためのリセットスイッチ（ＳＷ＿Ｒｓｔ１、２、３）とを更に具備する。
【００３０】
前記アナログ入力信号の前記信号レベルがＡ／Ｄ変換の入力ダイナミックレンジを超えると、アナログ入力信号レベル検出器（１４）から生成される異常検出信号（Ｅｘ＿Ｉｎ＿Ｄｅｔ）により前記リセットスイッチ（ＳＷ＿Ｒｓｔ１、２、３）がオンに制御される。それにより、前記ホールド動作がリセットされる（図３、図４参照）。
【００３１】
従って、前記実施の形態によれば、次のサンプル期間でのアナログ入力信号のサンプリングの誤差が解消されることができる。
【００３２】
好適な実施の形態として、前記各ステージに供給される前記アナログ信号は相補アナログ信号（Ｖｉ＋、Ｖｉ−）であり、前記各ステージから生成される剰余信号（Ｖｒｅｓ）は相補剰余信号である。
【００３３】
従って、前記好適な実施の形態によれば、コモンモード雑音に対する耐性を向上することができる。
【００３４】
より好適な実施の形態として、前記インターリーブ動作を実行する前記複数のＡ／Ｄ変換ステージの第１段目のＡ／Ｄ変換ステージ（１）が、前記アナログ入力信号レベル検出器と、前記リセットスイッチとを含む。前記リセットスイッチは前記第１段目のＡ／Ｄ変換ステージの前記差動増幅器に接続され、前記アナログ入力信号レベル検出器から生成される前記異常検出信号により前記リセットスイッチがオンに制御される。それにより、前記第１段目のＡ／Ｄ変換ステージの前記差動増幅器の前記ホールド動作がリセットされる
より好適な実施の形態として、前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転入力端子（＋）の非反転入力電圧と反転入力端子（−）の反転入力電圧とを略等しくする入力リセットスイッチ（ＳＷ＿Ｒｓｔ１、２）を含む。
【００３５】
他のより好適な実施の形態として、前記リセットスイッチは、前記異常検出信号に応答して前記差動増幅器の非反転出力端子（＋）の非反転出力電圧と反転出力端子（−）の反転出力電圧とを略等しくする出力リセットスイッチ（ＳＷ＿Ｒｓｔ３）を含む。
【００３６】
具体的な実施の形態として、前記インターリーブ動作を実行する前記複数のＡ／Ｄ変換ステージの前記第１段目のＡ／Ｄ変換ステージ以外の他のＡ／Ｄ変換ステージの前記サブＤ／Ａ変換器は１．５ビットのサブＤ／Ａ変換器である。
【００３７】
より具体的な実施の形態として、前記第１段目のＡ／Ｄ変換ステージ（ｆ）の前記サブＡ／Ｄ変換器の入力には非インターリーブ動作の従属接続された他の複数のＡ／Ｄ変換ステージ（１、２…）が接続される（図１３参照）。
【００３８】
〔２〕本発明の他の実施の形態による半導体集積回路は、前記〔１〕に記載のインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器（２０２）を内蔵する。
【００３９】
前記半導体集積回路は、サンプルホールドアンプ（２０５）と、サンプリング回路（２００）と、クランプ回路（２０３）と、フィードバック用Ｄ／Ａ変換器（２０４）とを更に内蔵する。
【００４０】
前記サンプルホールドアンプの一方の入力端子には撮像デバイスから形成された映像アナログ入力信号が供給可能であり、前記サンプルホールドアンプの出力信号は前記サンプリング回路の一方の入力端子に供給される。前記サンプリング回路の出力信号は、前記パイプライン型Ａ／Ｄ変換器の入力端子に供給される。前記パイプライン型Ａ／Ｄ変換器の出力信号は、前記クランプ回路の入力端子に供給される。前記クランプ回路の出力信号は、前記フィードバック用Ｄ／Ａ変換器の入力端子に供給される。前記フィードバック用Ｄ／Ａ変換器の出力信号は、前記サンプルホールドアンプの他方の入力端子に供給される。前記サンプルホールドアンプの出力信号は、前記サンプリング回路の他方の入力端子に供給される（図１４参照）。
【００４１】
好適な実施の形態として、前記半導体集積回路は、カメラ用アナログフロントエンド半導体集積回路である（図１４参照）。
【００４２】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００４３】
《インターリーブ動作可能なパイプライン型Ａ／Ｄ変換器》
図３は、本発明の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。このパイプライン型Ａ／Ｄ変換器は、従属接続された複数のＡ／Ｄ変換ステージ１、２、…、ｊ、（ｊ＋１）と、エンコーダＥＮＣとにより構成されている。初段のＡ／Ｄ変換ステージ１と最終段のＡ／Ｄ変換ステージ（ｊ＋１）とは３ビットの分解能を持ち、他の中間段のＡ／Ｄ変換ステージ２、…、ｊは１．５ビットの分解能を持っている。また、初段のＡ／Ｄ変換ステージ１は、アナログ入力信号Ｖｉが供給されるサブＡ／Ｄ変換器１０と、サブＡ／Ｄ変換器１０からの信号ｄｏ、ｄ１、ｄ２が供給されるサブＤ／Ａ変換器１１と、スイッチドキャパシタ回路１２（Ｓｃｏｄ、Ｓｃｅｖ）と、差動増幅器１３（ＡＭＰ）とを含む。それにより、差動増幅器１３（ＡＭＰ）から次段のＡ／Ｄ変換ステージ２への剰余信号Ｖｒｅｓが形成される。更に、初段のＡ／Ｄ変換ステージ１は、アナログ入力信号Ｖｉが供給されるアナログ入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）を含んでいる。
【００４４】
図３に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器では、初段のＡ／Ｄ変換ステージ１の入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）がアナログ入力信号Ｖｉの信号レベルを監視する。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのプラス側の最大値を超過する過大信号レベルとなると、入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）は、レベル過大を示す異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔを形成してエンコーダ１００（ＥＮＣ）に供給する。すると、エンコーダ１００（ＥＮＣ）からは、最大コードである１６ビット出力信号が生成される。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのマイナス側の最大値を超過する過小信号レベルとなると、入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）は、レベル過小を示す異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔを形成してエンコーダ１００（ＥＮＣ）に供給する。すると、エンコーダ１００（ＥＮＣ）からは、最小コードである１６ビット出力信号が生成される。
【００４５】
図３には、初段のＡ／Ｄ変換ステージ１と２段のＡ／Ｄ変換ステージ２の構成も示されている。
【００４６】
初段のＡ／Ｄ変換ステージ１は、上述の入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）を含む。初段のＡ／Ｄ変換ステージ１は、更に３ビットサブＡ／Ｄ変換器１０と、１．５ビットサブＤ／Ａ変換器１１と、加算器を内蔵するスイッチドキャパシタ回路１２と、増幅器１３（ＡＭＰ）とを含んでいる。初段のステージ１のアナログ入力信号ＶｉはサブＡ／Ｄ変換器１０により粗く量子化され、サブＡ／Ｄ変換器１０のディジタル信号からサブＤ／Ａ変換器Ｄ１１により量子化アナログ電圧が生成される。スイッチドキャパシタ回路１２の加算器によって原アナログ入力信号Ｖｉから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器１３（ＡＭＰ）により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。特に、初段のＡ／Ｄ変換ステージ１のスイッチドキャパシタ回路１２は、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、初段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
【００４７】
第２段のＡ／Ｄ変換ステージ２は、１．５ビットサブＡ／Ｄ変換器２０と、１．５ビットサブＤ／Ａ変換器２１と、加算器を内蔵するスイッチドキャパシタ回路２２と、増幅器２３（ＡＭＰ）とを含んでいる。１．５ビットサブＡ／Ｄ変換器２０には初段のＡ／Ｄ変換ステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓが供給されることにより、エンコーダ１００（ＥＮＣ）と次段とに供給される１．５ビットのディジタル信号が生成される。１．５ビットサブＤ／Ａ変換器２１には初段のＡ／Ｄ変換ステージ１からの１．５ビットのディジタル信号が供給されることにより量子化アナログ電圧を生成する。スイッチドキャパシタ回路２２の加算器によって初段のステージ１からのアナログ信号の段間剰余信号Ｖｒｅｓから量子化アナログ電圧が減算されることにより、量子化アナログ誤差が生成される。アナログ信号の段間剰余信号Ｖｒｅｓを生成するため量子化アナログ誤差は増幅器２３（ＡＭＰ）により増幅されて、量子化アナログ誤差はフルスケール範囲に回復される。第２段のＡ／Ｄ変換ステージ２の１．５ビットサブＡ／Ｄ変換器２０からの１．５ビットのディジタル信号と増幅器２３（ＡＭＰ）からのアナログ信号の段間剰余信号Ｖｒｅｓとは、第３段のＡ／Ｄ変換ステージ３に供給される。同様にして、最終段のＡ／Ｄ変換ステージ（ｊ＋１）まで、１．５ビットのディジタル信号と段間剰余信号Ｖｒｅｓとが前段から後段に伝達される。また、第２段のＡ／Ｄ変換ステージ２のスイッチドキャパシタ回路２２も、第１スイッチドキャパシタ回路Ｓｃｏｄと第２スイッチドキャパシタ回路Ｓｃｅｖとを含んでいる。従って、第１スイッチドキャパシタ回路Ｓｃｏｄはパイプラインの奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作とを行い、第２スイッチドキャパシタ回路Ｓｃｅｖはパイプラインの偶数番目のパイプライン期間のサンプル動作とパイプライン期間の奇数番目のホールド動作とを行う。それにより、第２段のＡ／Ｄ変換の高精度化と低消費電力化とが実現できる。
【００４８】
また、特に初段のＡ／Ｄ変換ステージ１は、入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）の出力からのレベル過大またはレベル過小を示す異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔから形成されるリセット信号Ｒｅｓｅｔに応答して増幅器ＡＭＰのホールド動作をリセットするためリセットスイッチを含んでいる。パイプライン動作のホールド期間の前のサンプル期間でアナログ入力信号Ｖｉが過大信号レベルまたは過小信号レベルとなると、入力信号レベル検出器１４の出力から異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔとハイレベルのリセット信号Ｒｅｓｅｔとが形成される。ハイレベルのリセット信号Ｒｅｓｅｔに応答してリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３がオンとなり、増幅器ＡＭＰのホールド動作がリセットされる。それにより、次のサンプル期間でのアナログ入力信号のサンプリングの誤差が解消されることができる。第１スイッチドキャパシタ回路Ｓｃｏｄによるパイプラインの奇数番目のパイプライン期間のサンプル動作でアナログ入力信号Ｖｉの過大または過小が入力信号レベル検出器１４によって検出されると、次の偶数番目のパイプライン期間のホールド動作がリセットスイッチによりリセットされる。その後、第２スイッチドキャパシタ回路Ｓｃｅｖによるパイプラインの偶数番目のパイプライン期間のサンプル動作でアナログ入力信号Ｖｉが適正な信号レベルであれば、次のパイプライン期間の奇数番目のホールド動作はリセットされることなく、Ａ／Ｄ変換が正常に実行されるものとなる。
【００４９】
《インターリーブ動作するサンプルホールド回路》
図４は、図３に示した初段のＡ／Ｄ変換ステージ１の１．５ビットサブＤ／Ａ変換器１１と、加算器を内蔵するスイッチドキャパシタ回路１２と、増幅器１３（ＡＭＰ）とを更に詳細に示す図である。同図に示すように、差動増幅器１３（ＡＭＰ）の非反転入力端子と正の基準電圧ＶＲＴとの間にリセットスイッチＳＷ＿Ｒｓｔ１が接続され、差動増幅器１３の反転入力端子と正の基準電圧ＶＲＴとの間にリセットスイッチＳＷ＿Ｒｓｔ２が接続されている。サンプル期間でのアナログ入力信号Ｖｉの過大信号レベルまたは過小信号レベルにより差動増幅器１３の非反転入力端子と反転入力端子との間に誤差入力電圧が生じても、リセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２のオンによって、誤差入力電圧は無視できるレベルに減少される。また、差動増幅器１３の正相出力端子と逆相出力端子との間に、リセットスイッチＳＷ＿Ｒｓｔ３が接続されている。サンプル期間でのアナログ入力信号Ｖｉの過大信号レベルまたは過小信号レベルにより差動増幅器１３の正相出力端子と逆相出力端子との間に誤差出力電圧が生じても、リセットスイッチＳＷ＿Ｒｓｔ３のオンによって、誤差出力電圧は無視できるレベルに減少される。
【００５０】
更に、図４には図３に示した初段のＡ／Ｄ変換ステージ１のサブＤ／Ａ変換器１１、加算器を内蔵するスイッチドキャパシタ回路１２と、増幅器１３（ＡＭＰ）を実現するインターリーブ動作するサンプルホールド回路も示されている。図４のサンプルホールド回路は、図１と同様に完全差動演算増幅器により構成された差動増幅器１３（ＡＭＰ）と、ＤＡＣ入力スイッチ部１１（ＤＡＣＩｎＳｗ）と、第１と第２のスイッチドキャパシタ回路１２ａ（ＳＣｏｄ）、１２ｂ（ＳＣｅｖ）とから構成されている。ＤＡＣ入力スイッチ部１１（ＤＡＣＩｎＳｗ）は、サブＡ／Ｄ変換器１０から供給されるディジタル信号ｄ０、ｄ１、ｄ２に応答する。従って、図４のＤＡＣ入力スイッチ部１１（ＤＡＣＩｎＳｗ）は、図３のサブＤ／Ａ変換器１１を実現している。また、図４の第１と第２のスイッチドキャパシタ回路１２ａ（ＳＣｏｄ）、１２ｂ（ＳＣｅｖ）と差動増幅器１３（ＡＭＰ）とは、図３で原アナログ入力信号ＶｉからサブＤ／Ａ変換器１１からの量子化アナログ電圧を減算する減算器と、剰余信号を増幅する増幅器１３との機能を実現している。
【００５１】
第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）は、奇数番目のパイプライン期間のサンプル動作と偶数番目のパイプライン期間のホールド動作のためのスイッチドキャパシタである。この第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）には、正負のアナログ入力電圧Ｖｉ＋、Ｖｉ−、サンプルパルスφｓｏｄ、ホールドパルスφｈｏｄ、正の基準電圧ＶＲＴ、差動増幅器１３の正負の出力電Ｖｏ＋、Ｖｏ−が供給される。ＤＡＣ入力スイッチ部１１（ＤＡＣＩｎＳｗ）には、正負の基準電圧ＶＲＴ、ＶＲＢと、３レベル指示信号ｄ０、ｄ１、ｄ２とが供給される。第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）は、偶数番目のパイプライン期間のサンプル動作と奇数番目のパイプライン期間のホールド動作のためのスイッチドキャパシタである。この第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）には、正負のアナログ入力電圧Ｖｉ＋、Ｖｉ−、サンプルパルスφｓｅｖ、ホールドパルスφｈｅｖ、正の基準電圧ＶＲＴ、差動増幅器ＡＭＰの正負の出力電Ｖｏ＋、Ｖｏ−が供給される。図３に示した差動増幅器ＡＭＰの非反転入力端子と反転入力端子とに接続されたリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２は、図４では、非反転入力端子と反転入力端子との間に接続されたリセットスイッチＳＷ＿Ｒｓｔ３に置換されている。しかし、リセットスイッチＳＷ＿Ｒｓｔ３のオンにより、差動増幅器１３の非反転入力端子と反転入力端子との間の誤差入力電圧は無視できるレベルに減少される。
【００５２】
また、２段のＡ／Ｄ変換ステージ２以降の中間段のＡ／Ｄ変換ステージ２、…、ｊでも、差動増幅器２３の第１スイッチドキャパシタ回路２２ａ（ＳＣｏｄ）と第２スイッチドキャパシタ回路２２ｂ（ＳＣｅｖ）とは１つのパイプライン動作期間で一方がサンプル期間で他方がホールド期間と言うインターリーブ動作が行われる。
【００５３】
《初段のＡ／Ｄ変換ステージ１の分解能が大きなパイプライン型Ａ／Ｄ変換器》
図５は、本発明の他の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。図３のパイプライン型Ａ／Ｄ変換器と比較すると、図５のパイプライン型Ａ／Ｄ変換器は初段のＡ／Ｄ変換ステージ１と最終段のＡ／Ｄ変換ステージ（ｊ＋１）とは３ビットの分解能ではなく４ビットの分解能を持っていることである。図５のパイプライン型Ａ／Ｄ変換器でも、初段のＡ／Ｄ変換ステージ１は、上述の入力信号レベル検出器１４（Ｄｅｔ＿ＣＫＴ）を含んでいる。
【００５４】
アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのプラス側の最大値を超過する過大信号レベルとなると、入力信号レベル検出器１４は、レベル過大を示す異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔを形成してエンコーダＥＮＣに供給する。すると、エンコーダ１００（ＥＮＣ）からは、最大コードである１６ビット出力信号が生成される。アナログ入力信号ＶｉがＡ／Ｄ変換の入力ダイナミックレンジのマイナス側の最大値を超過する過小信号レベルとなると、入力信号レベル検出器１４は、レベル過小を示す異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔを形成してエンコーダ１００に供給する。すると、エンコーダ１００からは、最小コードである１６ビット出力信号が生成される。
【００５５】
また、図５に示すように、初段のＡ／Ｄ変換ステージ１は、入力信号レベル検出器１４の出力からの異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔから形成されるリセット信号Ｒｅｓｅｔに応答して増幅器１３（ＡＭＰ）のホールド動作をリセットするためリセットスイッチを含んでいる。パイプライン動作のリセット期間の前のサンプル期間でアナログ入力信号Ｖｉが過大信号レベルまたは過小信号レベルとなると、入力信号レベル検出器１４の出力から異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔとハイレベルのリセット信号Ｒｅｓｅｔとが形成される。ハイレベルのリセット信号Ｒｅｓｅｔに応答してリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３がオンとなり、増幅器１３のホールド動作がリセットされる。それにより、次のサンプル期間でのアナログ入力信号のサンプリングの誤差が解消されることができる。
【００５６】
すなわち、差動増幅器１３の非反転入力端子と負の基準電圧ＶＲＢとの間にリセットスイッチＳＷ＿Ｒｓｔ１が接続され、差動増幅器１３の反転入力端子と負の基準電圧ＶＲＢとの間にリセットスイッチＳＷ＿Ｒｓｔ２が接続されている。サンプル期間でのアナログ入力信号Ｖｉの過大信号レベルまたは過小信号レベルにより差動増幅器１３の非反転入力端子と反転入力端子との間に誤差入力電圧が生じても、リセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２のオンによって、誤差入力電圧は無視できるレベルに減少される。また、差動増幅器１３の正相出力端子と逆相出力端子との間に、リセットスイッチＳＷ＿Ｒｓｔ３が接続されている。サンプル期間でのアナログ入力信号Ｖｉの過大信号レベルまたは過小信号レベルにより差動増幅器１３の正相出力端子と逆相出力端子との間に誤差出力電圧が生じても、リセットスイッチＳＷ＿Ｒｓｔ３のオンによって、誤差出力電圧は無視できるレベルに減少される。
【００５７】
更に、図５には図３の初段のＡ／Ｄ変換ステージ１と第２段のＡ／Ｄ変換ステージ２以降の中間段のＡ／Ｄ変換ステージ２、…、ｊとがそれぞれ第１と第２のスイッチドキャパシタ回路１２ａ、２２ａ（ＳＣｏｄ）、１２ｂ、２２ｂ（ＳＣｅｖ）を持つことでインターリーブ動作が可能なことを示している。
【００５８】
《分解能の大きなサブＤＡＣを内蔵したサンプルホールド回路》
図６は、図５に示した初段のＡ／Ｄ変換ステージ１の２個のサブＤ／Ａ変換器ＤＡＣ、２個の加算器、増幅器ＡＭＰを実現するインターリーブ動作するサンプルホールド回路の詳細を示す図である。図６のサンプルホールド回路は、図１と同様に完全差動演算増幅器により構成された１個の差動増幅器１３と、第１と第２のスイッチドキャパシタ回路１２ａ（ＳＣｏｄ）、１２ｂ（ＳＣｅｖ）とから構成されている。
【００５９】
図６の回路図の下には、インターリーブ動作のパイプライン型Ａ／Ｄ変換器の回路動作を説明するための波形図が示されている。システムクロックＣＬＫに応答して、第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のためのサンプルパルスφｓｏｄ、ホールドパルスφｈｏｄと第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のためのサンプルパルスφｓｅｖ、ホールドパルスφｈｅｖとが生成される。
【００６０】
第１のスイッチドキャパシタ回路１２ａ（ＳＣｏｄ）の８個の容量Ｃ１には、３ビットサブＤ／Ａ変換器としてのＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ１が接続されている。一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のサンプル期間では、正のアナログ入力電圧Ｖｉ＋と８個の容量Ｃ１との間に接続された８個のスイッチがハイレベルのサンプルパルスφｓｏｄによりオンに制御される。次に、二番目のパイプライン期間Ｔ２の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のホールド期間では、容量Ｃ１にはＤＡＣ入力電圧が供給される。すなわち、３ビット信号から生成される８個の正相データＤ０…Ｄ７より制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ１の８個のスイッチが、正の基準電圧ＶＲＴと８個の容量Ｃ１との間に接続されている。また、３ビット信号から生成される８個の逆相Ｄ０ｂ…Ｄ７ｂにより制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ１の８個のスイッチが、負の基準電圧ＶＲＢと８個の容量Ｃ１との間に接続されている。尚、容量Ｃ１へのＤＡＣ入力電圧の供給は、ホールドパルスφｈｏｄとサブＤ／Ａ変換出力制御信号Ｓｕｂ＿ＡＤＣ＿Ｏｕｔとが印加されたＡＮＤ回路ＡＮＤ１１の出力により制御される。
【００６１】
第１のスイッチドキャパシタ回路１２ａ（ＳＣｏｄ）の８個の容量Ｃ２には、３ビットサブＤ／Ａ変換器としてのＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ２が接続されている。一番目のパイプライン期間Ｔ１の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のサンプル期間では、負のアナログ入力電圧Ｖｉ−と８個の容量Ｃ２との間に接続された８個のスイッチがハイレベルのサンプルパルスφｓｏｄによりオンに制御される。次に、二番目のパイプライン期間Ｔ２の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のホールド期間では、容量Ｃ２にはＤＡＣ入力電圧が供給される。すなわち、３ビット信号から生成される８個の正相データＤ０…Ｄ７より制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ２の８個のスイッチが、負の基準電圧ＶＲＢと８個の容量Ｃ２との間に接続されている。また、３ビット信号から生成される８個の逆相Ｄ０ｂ…Ｄ７ｂにより制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ａ２の８個のスイッチが、正の基準電圧ＶＲＴと８個の容量Ｃ２との間に接続されている。尚、容量Ｃ２へのＤＡＣ入力電圧の供給は、ホールドパルスφｈｏｄとサブＤ／Ａ変換出力制御信号Ｓｕｂ＿ＡＤＣ＿Ｏｕｔとが印加されたＡＮＤ回路ＡＮＤ１１の出力により制御される。
【００６２】
また、二番目のパイプライン期間Ｔ２の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のホールド期間では、差動増幅器１３の正の出力電圧Ｖｏ＋は容量Ｃ３(容量Ｃ１の２倍の容量値)を介して差動増幅器１３の非反転入力端子＋に接続される。同様に、差動増幅器１３の負の出力電圧Ｖｏ−は容量Ｃ４(容量Ｃ２の２倍の容量値)を介して差動増幅器１３の反転入力端子−に接続される。このようにして、一番目のパイプライン期間Ｔ１のサンプル期間に第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）の容量Ｃ１、Ｃ２に蓄積された電荷は、二番目のパイプライン期間Ｔ２のホールド期間に容量Ｃ３、Ｃ４に転送されることができる。一番目のパイプライン期間Ｔ１のサンプル期間でアナログ入力信号Ｖｉが過大信号レベルまたは過小信号レベルとなると、図５の初段のＡ／Ｄ変換ステージ１の入力信号レベル検出器１４の出力から異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔとハイレベルのリセット信号Ｒｅｓｅｔとが形成される。ハイレベルのリセット信号Ｒｅｓｅｔに応答して、図６の第１スイッチドキャパシタ回路１２ａ（ＳＣｏｄ）のリセットスイッチＳＷ＿Ｒｓｔ１１、ＳＷ＿Ｒｓｔ１２、ＳＷ＿Ｒｓｔ３がオンとなる。それによって、二番目のパイプライン期間Ｔ２のホールド期間での増幅器１３のホールド動作がリセットされる。それにより、次の三番目のパイプライン期間Ｔ３のサンプル期間でのアナログ入力信号のサンプリングの誤差が解消されることができる。
【００６３】
第２のスイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）の８個の容量Ｃ５には、３ビットサブＤ／Ａ変換器としてのＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ１が接続されている。二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のサンプル期間では、正のアナログ入力電圧Ｖｉ＋と８個の容量Ｃ５との間に接続された８個のスイッチがハイレベルのサンプルパルスφｓｅｖによりオンに制御される。次に、三番目のパイプライン期間Ｔ３の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のホールド期間では、容量Ｃ５にはＤＡＣ入力電圧が供給される。すなわち、３ビット信号から生成される８個の正相データＤ０…Ｄ７より制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ１の８個のスイッチが、正の基準電圧ＶＲＴと８個の容量Ｃ５との間に接続されている。また、３ビット信号から生成される８個の逆相Ｄ０ｂ…Ｄ７ｂにより制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ１の８個のスイッチが、負の基準電圧ＶＲＢと８個の容量Ｃ５との間に接続されている。尚、容量Ｃ５へのＤＡＣ入力電圧の供給は、ホールドパルスφｈｅｖとサブＤ／Ａ変換出力制御信号Ｓｕｂ＿ＡＤＣ＿Ｏｕｔとが印加されたＡＮＤ回路ＡＮＤ２１の出力により制御される。
【００６４】
第２のスイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）の８個の容量Ｃ６には、３ビットサブＤ／Ａ変換器としてのＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ２が接続されている。二番目のパイプライン期間Ｔ２の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のサンプル期間では、負のアナログ入力電圧Ｖｉ−と８個の容量Ｃ６との間に接続された８個のスイッチがハイレベルのサンプルパルスφｓｅｖによりオンに制御される。次に、三番目のパイプライン期間Ｔ３の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のホールド期間では、容量Ｃ６にはＤＡＣ入力電圧が供給される。すなわち、３ビット信号から生成される８個の正相データＤ０…Ｄ７より制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ２の８個のスイッチが、負の基準電圧ＶＲＢと８個の容量Ｃ６との間に接続されている。また、３ビット信号から生成される８個の逆相Ｄ０ｂ…Ｄ７ｂにより制御されるＤＡＣ入力スイッチ部ＤＡＣＩｎＳｗ１１ｂ２の８個のスイッチが、正の基準電圧ＶＲＴと８個の容量Ｃ６との間に接続されている。尚、容量Ｃ６へのＤＡＣ入力電圧の供給は、ホールドパルスφｈｅｖとサブＤ／Ａ変換出力制御信号Ｓｕｂ＿ＡＤＣ＿Ｏｕｔとが印加されたＡＮＤ回路ＡＮＤ２１の出力により制御される。
【００６５】
また、三番目のパイプライン期間Ｔ３の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のホールド期間では、差動増幅器１３の正の出力電圧Ｖｏ＋は容量Ｃ７(容量Ｃ５の２倍の容量値)を介して差動増幅器１３の非反転入力端子＋に接続される。同様に、差動増幅器１３の負の出力電圧Ｖｏ−は容量Ｃ８（容量Ｃ６の２倍の容量値）を介して差動増幅器１３の反転入力端子−に接続される。このようにして、二番目のパイプライン期間Ｔ２のサンプル期間に第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）の容量Ｃ５、Ｃ６に蓄積された電荷は、三番目のパイプライン期間Ｔ３のホールド期間に容量Ｃ７、Ｃ８に転送されることができる。二番目のパイプライン期間Ｔ２のサンプル期間でアナログ入力信号Ｖｉが過大信号レベルまたは過小信号レベルとなると、図５の初段のＡ／Ｄ変換ステージ１の入力信号レベル検出器１４の出力から異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔとハイレベルのリセット信号Ｒｅｓｅｔとが形成される。ハイレベルのリセット信号Ｒｅｓｅｔに応答して、図６の第２スイッチドキャパシタ回路１２ｂ（ＳＣｅｖ）のリセットスイッチＳＷ＿Ｒｓｔ２１、ＳＷ＿Ｒｓｔ２２、ＳＷ＿Ｒｓｔ３がオンとなる。それによって、三番目のパイプライン期間Ｔ３のホールド期間での増幅器１３のホールド動作がリセットされる。それにより、次の四番目のパイプライン期間Ｔ４のサンプル期間でのアナログ入力信号のサンプリングの誤差が解消されることができる。
【００６６】
《初段のＡ／Ｄ変換ステージの入出力特性》
図７、図８、図９は、図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１の入出力特性を示す図である。同図の横軸は、初段のＡ／Ｄ変換ステージ１に供給されるアナログ信号Ｖｉのレベルを示している。
【００６７】
図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器が正常なＡ／Ｄ変換を実行できる範囲であるダイナミックレンジＤＲ＿Ｓｕｂ＿ＤＡＣは、図７に示すように正の基準電圧ΔＶｒｅｆから負の基準電圧−ΔＶｒｅｆとなっている。このダイナミックレンジＤＲ＿Ｓｕｂ＿ＤＡＣの範囲で、初段のＡ／Ｄ変換ステージ１の３ビットの２個のサブＤ／Ａ変換器１１ａ、１１ｂは４ビットのサブＡ／Ｄ変換器１よりの４ビットディジタル信号に応答して図８に示すように9階調の量子化アナログ電圧を生成する。スイッチドキャパシタ回路１２ａ、１２ｂの加算器で原アナログ信号Ｖｉから量子化アナログ電圧の減算が行われて、8個の大きなピークを持った鋸波形を有する量子化誤差信号が図７に示すように生成される。この量子化誤差信号は差動増幅器１３により４倍増幅されることにより、第２段目のＡ／Ｄ変換ステージ２に供給される段間剰余信号Ｖｒｅｓが形成される。
【００６８】
初段のＡ／Ｄ変換ステージ１に供給されるアナログ信号Ｖｉのレベルが正の基準電圧ΔＶｒｅｆよりも高い過大信号レベルΔＶｒｅｆ・１７／１６となると、図９に示すように入力信号レベル検出器１４の異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔは高レベル“１”となる。また、このアナログ信号Ｖｉのレベルが負の基準電圧−ΔＶｒｅｆよりも低い過小信号レベル−ΔＶｒｅｆ・１７／１６となると、入力信号レベル検出器１４の異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔは高レベル“１”となる。しかし、アナログ信号Ｖｉのレベルが高い過大信号レベルと過小信号レベルとの間であれば、入力信号レベル検出器１４の異常検出信号Ｅｘ＿Ｉｎ＿Ｄｅｔは低レベル“０”となる。
【００６９】
《入力信号レベル検出器の構成》
図１０は、図５に示した本発明の他の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１の入力信号レベル検出器１４の構成を示す図である。
【００７０】
図１０に示した入力信号レベル検出器１４は、第１コンパレータＣＯＭ１、第２コンパレータＣＯＭ２と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４とから構成されている。正の基準電圧ＶＲＴと負の基準電圧ＶＲＢとの間に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続され、抵抗Ｒ１と抵抗Ｒ２との間から第１基準電圧Ｖｒｅｆ１が生成され、抵抗Ｒ３と抵抗Ｒ４との間から第２基準電圧Ｖｒｅｆ２が生成される。図５のインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１のアナログ入力信号Ｖｉの正のアナログ入力信号Ｖｉ＋と負のアナログ入力信号Ｖｉ−とは、第１コンパレータＣＯＭ１の非反転入力端子＋と反転入力端子−とにそれぞれ供給される。第１基準電圧Ｖｒｅｆ１と中間の基準電圧ＶＲＭと第２基準電圧Ｖｒｅｆ２とは、第１コンパレータＣＯＭ１の他の反転入力端子−と中間入力端子と他の非反転入力端子＋とそれぞれ供給される。アナログ入力信号Ｖｉの正のアナログ入力信号Ｖｉ＋と負のアナログ入力信号Ｖｉ−とは、同様に第２コンパレータＣＯＭ２の非反転入力端子＋と反転入力端子−とにそれぞれ供給される。第１基準電圧Ｖｒｅｆ１と中間の基準電圧ＶＲＭと第２基準電圧Ｖｒｅｆ２とは、同様に第２コンパレータＣＯＭ２の他の反転入力端子−と中間入力端子と他の非反転入力端子＋とそれぞれ供給される。奇数番目のパイプライン期間で、第１コンパレータＣＯＭ１は正のアナログ入力信号Ｖｉ＋と負のアナログ入力信号Ｖｉ−とのサンプリングを行う。偶数番目のパイプライン期間で、第１コンパレータＣＯＭ１はアナログ入力信号と基準電圧との比較を行い、第２コンパレータＣＯＭ２は正のアナログ入力信号Ｖｉ＋と負のアナログ入力信号Ｖｉ−とのサンプリングを行う。次の奇数番目のパイプライン期間で、第１コンパレータＣＯＭ１はアナログ入力信号と基準電圧との比較結果のラッチを行う。第１コンパレータＣＯＭ１の出力と第２コンパレータＣＯＭ２の出力とは、エンコーダＥＮＣ（１００）とＮＯＲ回路に供給される。ＮＯＲ回路の出力は、図５の増幅器１３に接続されたリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３に供給される。アナログ入力信号Ｖｉの正のアナログ入力信号Ｖｉ＋が第１基準電圧Ｖｒｅｆ１よりも高レベルとなるか、負のアナログ入力信号Ｖｉ−が第２基準電圧Ｖｒｅｆ２よりも低レベルとなると、初段のＡ／Ｄ変換ステージ１の入力信号レベル検出器１４はアナログ入力信号Ｖｉが過大と判定される。すると、ＮＯＲ回路の出力によってリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３がオン状態に制御される。
【００７１】
図１１は、図１０に示した第１コンパレータＣＯＭ１、第２コンパレータＣＯＭ２の構成を示す図である。第１コンパレータＣＯＭ１、第２コンパレータＣＯＭ２のそれぞれは、複数のスイッチと、複数の容量Ｃ１、Ｃ２、Ｃ３、Ｃ４と、従属接続された２つのオペアンプＯＰ＿ＡＭＰ１、ＯＰ＿ＡＭＰ２と、ラッチＬａｔｃｈとから構成されている。複数のスイッチの一部は、正のアナログ入力信号Ｖｉ＋、負のアナログ入力信号Ｖｉ−、第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２、正の基準電圧ＶＲＴ、中間の基準電圧ＶＲＭ、負の基準電圧ＶＲＢと、複数の容量Ｃ１、Ｃ２、Ｃ３、Ｃ４の一端との間に接続されている。複数のスイッチの他の一部は、オペアンプＯＰ＿ＡＭＰ１の入出力間に接続されている。複数のスイッチは、アナログ入力信号供給信号φｉｎ、基準信号供給信号φｒｅｆ、オートゼロ制御信号φａｚにより制御される。
【００７２】
図１２は、図１１に示したコンパレータＣＯＭのパイプライン動作を説明する図である。第１番目のパイプライン期間Ｔ１１では、オートゼロ制御信号φａｚ、アナログ入力信号供給信号φｉｎ、ラッチ制御信号φｌｔがハイレベルとなる。従って、オペアンプＯＰ＿ＡＭＰ１の入出力は中間の基準電圧ＶＲＭにバイアスされ、容量Ｃ１、Ｃ３にはアナログ入力信号Ｖｉがサンプリングされ、容量Ｃ２、Ｃ４には中間の基準電圧ＶＲＭがサンプリングされる。第２番目のパイプライン期間Ｔ１２では、基準信号供給信号φｒｅｆがハイレベルとなる。従って、容量Ｃ１、Ｃ３には第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２がそれぞれ供給され、容量Ｃ２、Ｃ４にも第１基準電圧Ｖｒｅｆ１、第２基準電圧Ｖｒｅｆ２がそれぞれ供給される。従って、第２番目のパイプライン期間Ｔ１２では、オペアンプＯＰ＿ＡＭＰ１、ＯＰ＿ＡＭＰ２によるアナログ入力信号Ｖｉと基準電圧Ｖｒｅｆとの比較が行われる。第３番目のパイプライン期間Ｔ１３では、ラッチ制御信号φｌｔがハイレベルとなり、ＯＰ＿ＡＭＰ２のアナログ入力信号Ｖｉと基準電圧Ｖｒｅｆとの比較結果がラッチ回路Ｌａｔｃｈにラッチされる。
【００７３】
《非インターリーブ動作のＡ／Ｄ変換ステージと非インターリーブ動作のＡ／Ｄ変換ステージとを含むパイプラインＡ／Ｄ変換器》
図１３は、上位ビットを形成する高精度の前段のＡ／Ｄ変換ステージが非インターリーブ動作を行い、下位ビットを形成する低精度の後段のＡ／Ｄ変換ステージがインターリーブ動作を行う本発明の更に他の１つの実施の形態によるパイプラインＡ／Ｄ変換器を示す図である。
【００７４】
エンコーダ１００（ＥＮＣ）に供給される上位ビットのディジタル信号を形成する高精度の前段のＡ／Ｄ変換ステージは、初段のＡ／Ｄ変換ステージ１、第２段目のＡ／Ｄ変換ステージ２、第（ｆ−１）段目のＡ／Ｄ変換ステージ（ｆ−１）で構成されると伴に非インターリーブ動作のＡ／Ｄ変換を行う。非インターリーブ動作のＡ／Ｄ変換を行う前段のＡ／Ｄ変換ステージ１、２…（ｆ−１）では、アナログ入力信号が過大となっても、次のサンプル期間でのアナログ信号のサンプリング誤差が問題となることは無い。エンコーダ１００（ＥＮＣ）に供給される下位ビットのディジタル信号を形成する低精度の後段のＡ／Ｄ変換ステージは、第ｆ段目のＡ／Ｄ変換ステージｆ、第ｇ段目のＡ／Ｄ変換ステージｇ…最終段のＡ／Ｄ変換ステージ（ｊ＋１）で構成される。これらの後段のＡ／Ｄ変換ステージｆ、ｇ…（ｊ＋１）は、インターリーブ動作のＡ／Ｄ変換を行う。インターリーブ動作のＡ／Ｄ変換を行う後段のＡ／Ｄ変換ステージｆ、ｇ…（ｊ＋１）では、アナログ入力信号が過大となると、次のサンプル期間でのアナログ信号のサンプリング誤差が問題となるものである。従って、後段のＡ／Ｄ変換ステージｆ、ｇ…（ｊ＋１）の中の最初の第ｆ段目のＡ／Ｄ変換ステージｆは、入力信号レベル検出器１４とリセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３とを含むものである。
【００７５】
《インターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を内蔵したＬＳＩ》
図１４は、図３、図５、図１３のいずれかのパイプライン型Ａ／Ｄ変換器を内蔵したカメラ用アナログフロントエンド（ＡＦＥ）ＬＳＩを示す図である。
【００７６】
ＣＣＤ（チャージカップルドデバイス）等の撮像デバイスから形成された映像アナログ入力信号Ｖｉｄｅｏ＿Ａｎａｌｏｇ＿Ｉｎは、ＬＳＩのチップの入力端子に供給される。映像アナログ入力信号は、スイッチＳＷ１を介してサンプルホールドアンプ２０５の一方の入力端子に供給される。映像信号の基準となる黒レベル信号が、クランプ回路２０３と黒レベルネガティブフィードバック用Ｄ／Ａ変換器２０４とを介してサンプルホールドアンプ２０５の他方の入力端子に供給される。クランプ回路２０３は、水平と垂直の帰線期間の間の１６ビット出力のパイプライン型Ａ／Ｄ変換器２０２の黒レベルディジタル出力信号をサンプリングする。黒レベルネガティブフィードバック用Ｄ／Ａ変換器２０４は、クランプ回路２０３からの黒レベルディジタル出力信号をアナログ信号に変換してサンプルホールドアンプ２０５の他方の入力端子に供給する。また、映像アナログ入力信号は他のスイッチＳＷ２を介して相関二重サンプリング回路２００の一方の入力端子に供給され、サンプルホールドアンプ２０５の出力信号は相関二重サンプリング回路２００の他方の入力端子に供給される。
【００７７】
相関二重サンプリング回路２００の出力端子から得られるサンプリング信号はプログラマブルゲインアンプ２０１で増幅された後、図３、図５、図１３のいずれかのインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器２０２に供給される。１６ビット出力のパイプライン型Ａ／Ｄ変換器２０２からのディジタル信号はディジタルプログラマブルゲインアンプ２０６で増幅された後、映像ディジタル出力端子Ｖｉｄｅｏ＿Ｄｉｇｉｔａｌ＿Ｏｕｔに伝達される。映像ディジタル出力は、図示されていないディジタルシグナルプロセッサＬＳＩの入力に供給される。ディジタルシグナルプロセッサＬＳＩからの映像ディジタル出力は、不揮発性メモリやハードディスク、ＤＶＤディスク等の記録媒体に記録されることができる。図１４に示したカメラ用ＡＦＥ・ＬＳＩによれば、映像信号処理の高精度化と低消費電力化とが可能となると伴に、撮影環境の変化により映像アナログ入力信号が過大となった際のリカバリーを高速化することができる。
【００７８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７９】
例えば、図１３に示した本発明の更に他の１つの実施の形態によるパイプラインＡ／Ｄ変換器において、アナログ信号の過大を検出回路１４は初段のＡ／Ｄ変換ステージ１から第（ｆ−１）段目のＡ／Ｄ変換ステージ（ｆ−１）までのいずれかのステージに配置することができる。しかし、リセットスイッチＳＷ＿Ｒｓｔ１、ＳＷ＿Ｒｓｔ２、ＳＷ＿Ｒｓｔ３は、後段のＡ／Ｄ変換ステージｆの増幅器１３に接続する必要が有る。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明に先立って本発明者等により開発されたカメラ用ＡＦＥＬＳＩに搭載されたインターリーブ動作のパイプライン型Ａ／Ｄ変換器でインターリーブ動作するサンプルホールド回路を示す図である。
【図２】図２には、図１に示したインターリーブ動作のパイプライン型Ａ／Ｄ変換器の回路動作を説明するための波形図が示されている。
【図３】図３は、本発明の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。
【図４】図４は、図３に示した初段のＡ／Ｄ変換ステージの１．５ビットサブＤ／Ａ変換器と、加算器を内蔵するスイッチドキャパシタ回路と、増幅器とを更に詳細に示す図である。
【図５】図５は、本発明の他の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器を示す図である。
【図６】図６は、図５に示した初段のＡ／Ｄ変換ステージの２個のサブＤ／Ａ変換器、２個の加算器、増幅器を実現するインターリーブ動作するサンプルホールド回路の詳細を示す図である。
【図７】図７は、図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１の入出力特性を示す図である。
【図８】図８は、図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１の入出力特性を示す図である。
【図９】図９は、図５に示したインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージ１の入出力特性を示す図である。
【図１０】図１０は、図５に示した本発明の他の１つの実施の形態によるインターリーブ動作可能なパイプライン型Ａ／Ｄ変換器の初段のＡ／Ｄ変換ステージの入力信号レベル検出器の構成を示す図である。
【図１１】図１１は、図１０に示した第１コンパレータ、第２コンパレータの構成を示す図である。
【図１２】図１２は、図１１に示したコンパレータのパイプライン動作を説明する図である。
【図１３】図１３は、上位ビットを形成する高精度の前段のＡ／Ｄ変換ステージが非インターリーブ動作を行い、下位ビットを形成する低精度の後段のＡ／Ｄ変換ステージがインターリーブ動作を行う本発明の更に他の１つの実施の形態によるパイプラインＡ／Ｄ変換器を示す図である。
【図１４】図１４は、図３、図５、図１３のいずれかのパイプライン型Ａ／Ｄ変換器を内蔵したカメラ用アナログフロントエンドＬＳＩを示す図である。
【符号の説明】
【００８１】
１  初段のＡ／Ｄ変換ステージ
２  第２段目のＡ／Ｄ変換ステージ
ｊ  第ｊ段目のＡ／Ｄ変換ステージ
（ｊ＋１）  最終段のＡ／Ｄ変換ステージ
１００  エンコーダ
１０  サブＡ／Ｄ変換器
１１  サブＤ／Ａ変換器１１
１２  スイッチドキャパシタ回路
１３  差動増幅器
１４  アナログ入力信号レベル検出器
ＳＷ＿Ｒｓｔ１、２、３  リセットスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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