(57)【特許請求の範囲】
【請求項１】
ＥＳＤ保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ＥＳＤ保護素子はＰウェルあるいはＰ型半導体基板に設けられたＮ型ＭＯＳトランジスタからなり、
前記Ｎ型ＭＯＳトランジスタのゲート電極は、前記Ｐウェルの電位であるウェル電位あるいは前記Ｐ型半導体基板の電位であるグラウンド電位となるように、前記Ｐウェルあるいは前記Ｐ型半導体基板に接続されており、
前記Ｎ型ＭＯＳトランジスタのドレインアクティブ領域内にＮ型高濃度ドレイン領域およびＰ型ドレイン領域が隣接して配置され、ＰＮ接合を構成しており、
前記Ｐ型ドレイン領域は、前記ドレインアクティブ領域のＷ方向の両側の端部に接していない領域に、前記ゲート電極の縁から前記ゲート電極に対向する前記ドレインアクティブ領域の他の端部まで設けられており、
前記Ｐ型ドレイン領域の電位は前記Ｐウェルまたは前記Ｐ型半導体基板の電位であり、
前記ＥＳＤ保護素子の耐圧は前記ドレインアクティブ領域内の前記ＰＮ接合における接合耐圧であることを特徴とするＥＳＤ保護素子を有する半導体装置。
【請求項２】
ＥＳＤ保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ＥＳＤ保護素子はＰウェルあるいはＰ型半導体基板に設けられたＮ型ＭＯＳトランジスタからなり、
前記Ｎ型ＭＯＳトランジスタのゲート電極は、前記Ｐウェルの電位であるウェル電位あるいは前記Ｐ型半導体基板の電位であるグラウンド電位となるように、前記Ｐウェルあるいは前記Ｐ型半導体基板に接続されており、
前記Ｎ型ＭＯＳトランジスタのドレインアクティブ領域内にＮ型高濃度ドレイン領域およびＰ型ドレイン領域が隣接して配置され、ＰＮ接合を構成しており、
前記Ｐ型ドレイン領域は、前記ドレインアクティブ領域のＷ方向の両方の端部に接して、前記ゲート電極の縁に沿って設けられており、
前記Ｐ型ドレイン領域の電位は前記Ｐウェルまたは前記Ｐ型半導体基板の電位であり、
前記ＥＳＤ保護素子の耐圧は前記ドレインアクティブ領域内の前記ＰＮ接合における接合耐圧であることを特徴とするＥＳＤ保護素子を有する半導体装置。
【請求項３】
ＥＳＤ保護素子を有する半導体装置であって、
所定の動作電圧と内部領域内の素子を有し、
前記ＥＳＤ保護素子はＰウェルあるいはＰ型半導体基板に設けられたＮ型ＭＯＳトランジスタからなり、
前記Ｎ型ＭＯＳトランジスタのゲート電極は、前記Ｐウェルの電位であるウェル電位あるいは前記Ｐ型半導体基板の電位であるグラウンド電位となるように、前記Ｐウェルあるいは前記Ｐ型半導体基板に接続されており、
前記Ｎ型ＭＯＳトランジスタのドレインアクティブ領域内にＮ型高濃度ドレイン領域およびＰ型ドレイン領域が隣接して配置され、ＰＮ接合を構成しており、
前記Ｎ型高濃度ドレイン領域は、周囲を全て前記Ｐ型ドレイン領域により取り囲まれており、
前記Ｐ型ドレイン領域の電位は前記Ｐウェルまたは前記Ｐ型半導体基板の電位であり、
前記ＥＳＤ保護素子の耐圧は前記ドレインアクティブ領域内の前記ＰＮ接合における接合耐圧であることを特徴とするＥＳＤ保護素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護素子を有する半導体装置に関する。特に、低電圧で動作する内部回路領域に形成された内部素子をＥＳＤによる破壊から保護する為に、外部接続端子と内部回路領域との間に設けられた、オフトランジスタ型ＥＳＤ保護素子に関する。
【背景技術】
【０００２】
ＩＣとも言われる半導体装置では、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ：以下ＥＳＤと略す）により、デバイス内に放電電流が流れ、局所的な発熱、電界集中により破壊する現象が知られている。そこで、ＥＳＤ破壊を防ぐ為、外部接続ＰＡＤと内部回路領域との間にＥＳＤ保護素子を設けることが一般的である。
【０００３】
ＭＯＳ型トランジスタを有する半導体装置の場合、上記保護素子としてゲート電極の電位をグランド電位に固定したいわゆるオフ状態のＮ型ＭＯＳトランジスタ（以下ＮＭＯＳと略記）を用いることが知られており、こうしたＮＭＯＳをオフトランジスタと呼んでいる。
なお、以下の説明ではＰ型ＭＯＳトランジスタに関しても言及する。Ｐ型ＭＯＳトランジスタをＰＭＯＳと略記する。
【０００４】
上記オフトランジスタは、ドレイン電極を外部接続ＰＡＤに接続して使用するため、ドレイン耐圧がＩＣの動作電圧以上でなければならない。一方、内部回路領域にＥＳＤサージを到達させないため、内部回路領域で使用しているトランジスタに代表される素子よりも耐圧が低いことが求められる。
【０００５】
オフトランジスタのドレイン耐圧は、ゲート電極がオフのためにドレイン領域の空乏層の伸びが抑制されることで発生するアバランシェブレイクダウン、いわゆる表面ブレイクダウンと、ドレイン領域とグラウンド電位に固定されたウェル領域、もしくは素子分離領域とのＰＮ接合によって発生するアバランシェブレイクダウン、いわゆるジャンクションブレイクダウンが挙げられ、これら２種類の耐圧を、ＩＣの動作電圧以上でかつ、内部回路領域で使用しているデバイスの耐圧未満に設定することが求められる。
【０００６】
上記表面ブレイクダウンは主にゲート酸化膜厚や、低濃度のドレインエクステンション領域の濃度や距離によって決まり、ジャンクションブレイクダウンは高濃度ドレイン領域の濃度とウェルや素子分離領域の濃度によって決まる。
【０００７】
ここで、主に８Ｖ以下の低電圧動作用のＩＣでは、製造コストアップを防ぐ為に、内部回路領域で使用するデバイスとＥＳＤ保護素子とで、ゲート絶縁膜厚や、ドレイン領域やウェルの濃度を別々に設定することはしない。そのため、本来であればＥＳＤ保護素子は内部回路領域で使用するデバイスよりも耐圧を下げなければならないが、その耐圧差がつき辛くなり、ＥＳＤ保護素子でＩＣを保護できなくなる場合がある。
【０００８】
その対策として、チャネル領域へのイオン注入等でチャネル領域の濃度を高濃度にして耐圧を下げる場合や回路的に対策を施したような先行技術がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１２４２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、チャネル領域へのイオン注入で対策を行う場合、ゲート絶縁膜形成前に高濃度イオン注入を行ったとしても、レジストが硬化してしまうことにより、剥離する際にアッシングを必要とすることでＳｉ表面にダメージが入ってしまい、ゲート絶縁膜の寿命が劣化してしまう。一方、ゲート絶縁膜形成後に高濃度イオン注入を行ったとしても、ゲート絶縁膜に直接イオン注入されることにより、ゲート絶縁膜の寿命が劣化してしまう。さらに、専用マスクが必要になることで製造コストや１回の製品の製造にかかる時間であるＴＡＴが増加してしまうなどの問題が発生する。
また、上記特許文献１のようなＥＳＤ保護対策を行った場合、回路規模が大きくなってしまうという問題が発生する。
【課題を解決するための手段】
【００１１】
上記課題解決のために、本発明では以下の手段を用いた。
ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護素子としてＮＭＯＳのゲート電位をグラウンド電位やウェル電位とするオフトランジスタを有し、オフトランジスタのドレインアクティブ領域内にＮ型とＰ型のドレイン領域を有し、Ｐ型ドレイン領域の電位はＰウェルまたはＰ型半導体基板の電位とし、ドレインアクティブ領域内のＰＮ接合による接合耐圧をＥＳＤ保護素子の耐圧とする。
【００１２】
ＰＮ接合の接合耐圧は、ＩＣの動作電圧以上であり、かつ内部領域内の全素子よりも耐圧が低いことを特徴とする。
ドレインアクティブ領域内のＰ型領域はＰＭＯＳのドレインエクステンション領域の濃度と等しいことを特徴とする。
ドレインアクティブ領域内のＰ型領域はＰＭＯＳのドレイン高濃度領域の濃度と等しいことを特徴とする。
【００１３】
ドレインアクティブ領域内のＰ型領域は、ドレインアクティブ領域のＷ端に設けられることを特徴とする。
ドレインアクティブ領域内のＰ型領域は、ドレインアクティブ領域のＷ端ではない所望の領域に設けられることを特徴とする。
ドレインアクティブ領域内のＰ型領域は、ドレインアクティブ領域のＷ端、かつ、所望の領域に設けられることを特徴とする。
【発明の効果】
【００１４】
上記手段を用いることで、本発明のＥＳＤ保護素子では、製造コストやＴＡＴの増加なく、また、回路規模も大きくすることなく、内部領域よりも耐圧の低いＥＳＤ保護素子を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子を示す模式図である。
【図２】本発明の第２の実施形態に係るＥＳＤ保護素子を示す模式図である。
【図３】本発明の第３の実施形態に係るＥＳＤ保護素子を示す模式図である。
【図４】本発明の第４の実施形態に係るＥＳＤ保護素子を示す模式図である。
【図５】本発明の第５の実施形態に係るＥＳＤ保護素子を示す模式図である。
【発明を実施するための形態】
【００１６】
以下では図面を用いて、発明を実施するための形態を説明する。
【実施例１】
【００１７】
図１は本発明におけるＥＳＤ保護素子の第１の実施形態を示す図である。
ＮＭＯＳを用いたＥＳＤ保護素子が示してある。ＥＳＤ保護素子は、Ｎ型高濃度ソース領域１０１と、外部出力端子に接続されたＮ型高濃度ドレイン領域１０２を備え、ゲート電極１０４と、Ｎ型高濃度ドレイン領域１０２と両側から接するようにＰ型ドレイン領域１０３が設けられている。このＮ型高濃度ソース領域１０１とＮ型高濃度ドレイン領域１０２は一般的に１０22ｃｍ-3程度の不純物濃度を有している。また、上記のＮＭＯＳは１０15〜１０17ｃｍ-3程度の不純物濃度のＰウェル、またはＰ型半導体基板１０６の中に形成され、５〜３０ｎｍ程度のゲート絶縁膜を有している。ここで、ゲート電極１０４はＰウェル、またはＰ型半導体基板１０６と同電位としており、いわゆるオフトランジスタである。また、Ｐ型ドレイン領域１０３も、Ｐウェル、またはＰ型半導体基板１０６と接触しており、これらＰウェル、またはＰ型半導体基板１０６と同電位となっている。
【００１８】
ここで、まず外部より＋電荷のＥＳＤのサージが入ってきたときの保護素子の動作について説明する。
外部接続端子から＋電荷が入ってきた場合、ＥＳＤ保護素子のＮ型高濃度ドレイン領域１０２の電位が上昇する。一方、Ｐ型ドレイン領域１０３の電位はＰウェル、またはＰ型半導体基板１０６に接続されている為、ドレイン領域内にてＰＮ接合によるアバランシェブレイクダウンが発生し、電子、正孔対が発生する。ここで発生した正孔は、Ｐウェル、またはＰ型半導体基板１０６を通り、ソース側の低電位に向かって流れていく。その際、そこで流れた電流と、Ｐウェル、またはＰ型半導体基板１０６が有する抵抗によって、電圧上昇が発生する。その電圧上昇がＮ型高濃度ソース領域１０１の電位よりもある程度高くなると、Ｎ型高濃度領域からＰウェル、またはＰ型半導体基板１０６に向かってダイオードの順方向に電子が注入されることになり、その電子はＮ型高濃度ドレイン領域に到達し、ＮＭＯＳのドレイン、ソース間で電流が流れる、いわゆる寄生バイポーラ動作となる。この寄生バイポーラ動作によってＥＳＤのサージを外部接続端子に接続されたドレイン領域からソース側の端子に放出していくことで、内部領域にＥＳＤのサージを到達させずに、保護素子にて保護することが可能になる。
【００１９】
上記動作原理にてＩＣを保護するためには、Ｐ型ドレイン領域１０３は、Ｎ型高濃度ドレイン領域１０２との接合耐圧が、ＩＣの動作電圧以上で、かつ内部素子の耐圧よりも低くなる、所望の耐圧となるように不純物濃度を決定する必要がある。
【００２０】
例えば、動作電圧が８Ｖ以下のＩＣを形成する内部素子の場合、内部素子の耐圧は、ＮＭＯＳであれば、Ｎ型高濃度領域と、素子分離用のフィールド絶縁膜下部にイオン注入された、Ｐ型のフィールドイオン注入との接合耐圧で決まる場合が多い。一方、ＰＭＯＳの場合は、同様の接合か、もしくはＰ型高濃度領域とＮウェルとの接合耐圧で決まる場合が多い。
【００２１】
ここで、８Ｖ以下のＩＣにおけるＰＭＯＳのドレインには、ドレイン耐圧緩和層を有するＬＤＤ構造、もしくはドレインエクステンション構造などを用いている場合が多い。このドレイン耐圧緩和層にイオン注入されるＰ型領域の不純物濃度は、一般的に１０17ｃｍ-3〜１０20ｃｍ-3程度である。
【００２２】
そこで、このＰＭＯＳのドレイン耐圧緩和層用のイオン注入を、Ｐ型ドレイン領域１０３に用いると、マスクや工程を追加することなく、本発明におけるＥＳＤ保護素子の耐圧を、動作電圧以上で、かつ、内部素子以下とすることができる。
【００２３】
もしＩＣの動作電圧が５Ｖ以下の場合には、Ｐ型ドレイン領域１０３に、ＰＭＯＳで使用されるＰ型高濃度ソース、ドレイン領域用のイオン注入を行ってもよい。その場合もマスクや工程を追加することなく、所望の特性を得ることができる。
【００２４】
本発明の第１の実施形態としては、Ｐ型ドレイン領域１０３は、ゲート電極１０４下方のチャネル領域に接するようにドレインアクティブ領域１０５のチャネル幅であるＷ方向の端部（Ｗ端）に接して形成し、２つのＰ型ドレイン領域１０３の間にＮ型高濃度ドレイン領域１０２を形成している。２つのＰ型ドレイン領域１０３は、ソース・ドレイン領域を結ぶ方向に平行なドレインアクティブ領域１０５の縁に沿って、ゲート電極１０４直下からゲート電極１０４と対向してＷ方向に伸びているドレインアクティブ領域１０５の他の縁までそれぞれ配置されている。このとき、Ｐ型ドレイン領域１０３は、Ｎ型高濃度ドレイン領域１０２用イオン注入マスクのアライメントエラーや、Ｎ型高濃度ドレイン領域１０２の熱拡散があったとしても十分なＰ型領域を確保できなければならない。
【００２５】
一方、Ｐ型ドレイン領域が大きすぎた場合、Ｎ型高濃度ソース領域１０１とのバランスが崩れたり、もしくは実効的なＮ型高濃度ドレイン領域の幅が小さくなりすぎてＥＳＤ耐量が低下したりする為、Ｐ型ドレイン領域１０３の幅は１〜３ｕｍとする。
なお、上記説明では、Ｐ型ドレイン領域１０３を両Ｗ端へ配置するとしたが、片側のＷ端だけに配置してもよい。
【実施例２】
【００２６】
図２は本発明の第２の実施形態を示す図である。Ｐ型ドレイン領域１０３は、ドレインアクティブ領域１０５内の一部であってもよい。単位Ｗが小さいＥＳＤ保護素子の場合、Ｐ型ドレイン領域１０３を２箇所としてしまうと実効的なＮ型高濃度ドレイン領域が小さくなってしまい、ＥＳＤ保護耐性が下がってしまう為、図２のようなチャネル幅方向両端部（両Ｗ端）にＮ型高濃度ドレイン領域１０２を配置し、それらの間にＰ型ドレイン領域１０３を設ける構造とした。
【実施例３】
【００２７】
図３は本発明の第３の実施形態を示す図である。Ｐ型ドレイン領域１０３は、ドレインアクティブ領域１０５内の両Ｗ端に加えさらに内部にあってもよい。ここでは両Ｗ端に配置した２つのＰ型ドレイン領域１０３の各々の内側に２つのＮ型高濃度ドレイン領域１０２を配置し、そして、２つのＮ型高濃度ドレイン領域１０２の間にＰ型ドレイン領域１０３を設けた構造である。チャネル幅Ｗが大きいＥＳＤ保護素子の場合、Ｐ型ドレイン領域１０３をＷ端のみ２箇所としてしまうと、Ｗ端を発端とする寄生バイポーラ動作が起こりづらくなり、所望の特性が得られなくなってしまうことがある。よって図３のような配置でも良い。
【実施例４】
【００２８】
図４は本発明の第４の実施形態を示す図である。Ｐ型ドレイン領域１０３は、ドレインアクティブ領域１０５内のＬ方向に配置されている。すなわち、ドレインアクティブ領域１０５を３分割し、ゲート電極１０４に近いほうから順にＰ型ドレイン領域１０３，Ｎ型高濃度ドレイン領域１０２、Ｐ型ドレイン領域１０３をチャネル幅方向と平行に配置している。この配置にするとドレインアクティブ領域１０５が大きくなってしまうがドレイン領域内のＰＮ接合が、Ｎ型高濃度ソース領域１０１と同じ方向にあり、かつ接合面も大きいため、安定したバイポーラ動作が期待できる。
【実施例５】
【００２９】
図５は本発明の第五形態を示す図である。Ｐ型ドレイン領域１０３の周囲をＮ型高濃度ドレイン領域１０２で囲むように配置されたドレインアクティブ領域１０５となっている。この配置にすると実施例４に比べ、ドレイン領域内のＰＮ接合の接合面が大きくできるため、実施例４よりも安定したバイポーラ動作が期待できる。
【符号の説明】
【００３０】
１０１  Ｎ型高濃度ソース領域
１０２  Ｎ型高濃度ドレイン領域
１０３  Ｐ型ドレイン領域
１０４  ゲート電極
１０５  ドレインアクティブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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