(57)【要約】      （修正有）【課題】歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置とその製造方法を提供する。【解決手段】シリコン基板１と、シリコン基板１の上方に形成された第１層間絶縁膜１１と、第１層間絶縁膜１１の上に形成され、その上面が（１１１）に自己配向するプラチナ等の下部電極２３ａ、ＰＺＴ等の強誘電体よりなるスパッタ法で形成されたキャパシタ誘電体膜２４ａ、及び酸化イリジウム膜等の上部電極２５ａを備えたキャパシタQとを有し、キャパシタ誘電体膜２４ａが、上部電極２３ａの下において（１１１）面（又はこれに等価な（２２２）面）及び（１００）面のみから構成されて、無配向成分を含まない。キャパシタ誘電体膜２４ａは、スパッタ法により非晶質の強誘電体膜を形成し、この強誘電体膜に対し、酸素流量比が４．２５％以上１０％以下の酸素含有雰囲気に対してアニールを行うことで形成され得る。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、下部電極、強誘電体よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、前記下部電極の下において無配向成分を含まないことを特徴とする半導体装置。
【請求項２】
前記強誘電体はペロブスカイト構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ誘電体膜の上面は、前記下部電極の下において、（１１１）面及び（１００）面のみから構成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記下部電極の下における前記キャパシタ誘電体膜の上面において前記（１１１）面が占める割合は８０％以上１００以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記下部電極の上面は（１１１）面であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記下部電極は、プラチナ膜、イリジウム膜、ルテニウム膜、酸化ルテニウム膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記強誘電体は、PZT又はPLZTであることを特徴とする請求項２に記載の半導体装置。
【請求項８】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に非晶質の強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
酸素含有雰囲気中において前記強誘電体膜をアニールしてペロブスカイト構造に結晶化させる工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記強誘電体膜を結晶化させる工程において、前記酸素含有雰囲気中における酸素流量比を２％以上とすることを特徴とする半導体装置の製造方法。
【請求項９】
前記強誘電体膜を結晶化さる工程において、前記酸素流量比を４．２５％以上１０％以下とすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電膜として、上面が（１１１）面となる導電膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００５】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ（SOC: System On Chip）がICカード等への用途として検討されている。
【０００６】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。なかでも、スパッタ法は、安価にPZT膜を形成することができ、FeRAMの低コスト化に有利である。
【０００７】
但し、スパッタ法で形成されたPZT膜は、成膜直後では結晶化していないため、PZTを結晶化させるためのアニールが必要となる。そのアニールは、結晶化アニールとも呼ばれ、特許文献１（段落番号００２６参照）及び特許文献２（段落番号００５２参照）に開示されるように、通常は酸素含有雰囲気中で行われる。
【０００８】
ここで、PZTは正方晶系のペロブスカイト構造を有するため、その分極が最大となる配向は＜００１＞方向である。従って、理想的には、上記の結晶化アニールによりPZTの配向を＜００１＞方向とすることにより、強誘電体キャパシタの強誘電体特性、例えばスイッチング電荷量を最大限に高めるのが好ましい。
【０００９】
しかしながら、現実的には、PZT膜の配向は下地に大きく依存するため、その配向を＜００１＞方向にするのは困難である。
【００１０】
また、強誘電体キャパシタを備えたFeRAM等の半導体装置では、強誘電体特性を高めるという要請に加え、その歩留まりを向上させるという要求もあり、この両者をバランス良く調和させる必要がある。
【００１１】
なお、本発明に関連する技術が、下記の特許文献３、４にも開示されている。
【特許文献１】特開２００２−４３３１０号公報
【特許文献２】特開２００１−２８４２６号公報
【特許文献３】特開平１１−２２０１０６号公報
【特許文献４】国際公開第２００３／０２３８５８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、歩留まりを向上させることが可能な強誘電体キャパシタを備えた半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成され、下部電極、強誘電体よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、前記キャパシタ誘電体膜が、前記下部電極の下において、無配向成分を含まない半導体装置が提供される。
【００１４】
また、本発明の他の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に非晶質の強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、酸素含有雰囲気中において前記強誘電体膜をアニールしてペロブスカイト構造に結晶化させる工程と、前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、前記強誘電体膜を結晶化させる工程において、前記酸素含有雰囲気中における酸素流量比を２％以上とする半導体装置の製造方法によって解決する。
【００１５】
次に、本発明の作用について説明する。
【００１６】
本願発明者は、キャパシタ誘電体膜中の無配向成分が、キャパシタを不良としてしまう要因の一つであることを見出した。この点に鑑み、本発明では、下部電極の下に無配向成分が含まれないキャパシタ誘電膜を用いるようにし、キャパシタが不良となるのを防止して、半導体装置の歩留まりを向上させる。
【００１７】
ペロブスカイト構造を有する強誘電体からキャパシタ誘電体膜を構成する場合、キャパシタ誘電体膜の上面は、下部電極の下において（１１１）面（又はこれに等価な（２２２）面）及び（１００）面のみから構成されるのが好ましい。
【００１８】
このように（１１１）面及び（１００）面のみから上面が構成されるキャパシタ誘電体膜は、スパッタ法により非晶質の強誘電体膜を形成し、この強誘電体膜に対し、酸素流量比が２％以上、具体的には４．２５％以上の酸素含有雰囲気に対してアニールを行うことで形成され得る。
【００１９】
但し、キャパシタ誘電体膜の上面において（１００）面が占める割合が増えると、相対的に（１１１）面や（２２２）面の配向率が低下し、キャパシタQのスイッチング電荷量の低下を招いてしまうので、キャパシタ誘電体膜の上面において（１１１）面又は（２２２）面が占める割合を８０％以上とするのが好ましい。
【００２０】
このように（２２２）面が占める割合が８０％以上のキャパシタ誘電体膜は、上記した酸素含有雰囲気でのアニールにおいて、酸素流量比を５％以下とすることで形成され得る。また、（１１１）面が占める割合が８０％以上のキャパシタ誘電体膜は、そのアニールにおいて酸素流量比を１０％以下とすることで形成され得る。
【発明の効果】
【００２１】
本発明によれば、下部電極の下のキャパシタ誘電体膜が無配向成分を含まないので、帰郷誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００２３】
図１〜図８は、本実施形態に係る半導体装置の製造途中の断面図である。
【００２４】
この半導体装置は、プレーナ型のFeRAMであって、以下のようにして作製される。
【００２５】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００２６】
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００２７】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００２８】
続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。
【００２９】
そのゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００３０】
更に、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３１】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００３２】
続いて、この絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１に第１、第２ソース／ドレイン領域８ａ、８ｂを形成する。
【００３３】
更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域８ａ、８ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層９を形成し、各ソース／ドレイン領域８ａ、８ｂを低抵抗化する。
【００３４】
その後に、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００３５】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００３６】
次に、図１（ｂ）に示すように、シリコン基板１の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。
【００３７】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜１０の上に第１層間絶縁膜１１として酸化シリコン(SiO2)膜を厚さ約１０００nmに形成する。この第１層間絶縁膜１１を形成する際、ゲート絶縁膜４の水素劣化はカバー絶縁膜１０によって防止される。
【００３８】
その後、CMP(Chemical Mechanical Polishing)法で第１層間絶縁膜１１を約２００nm程度研磨し、第１層間絶縁膜１１の上面を平坦化する。
【００３９】
次いで、窒素雰囲気中で基板温度を６５０℃とするアニールを第１層間絶縁膜１１に対して３０分間行うことにより第１層間絶縁膜１１の脱ガスを行う。
【００４０】
更に、第１層間絶縁膜１１の上に、下部電極密着膜１２としてスパッタ法によりアルミナ（Al2O3）膜を２０nm程度の厚さに形成する。
【００４１】
続いて、図１（ｃ）に示すように、下部電極密着膜１２の上に、スパッタ法により第１導電膜２３としてプラチナ膜を厚さ約１５５nmに形成する。第１導電膜２３を構成するプラチナは自己配向性を有しており、その上面の面方位は（１１１）に強く配向している。
【００４２】
なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO2）膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜で第１導電膜２３を構成してもよい。これらの膜も、プラチナ膜と同様に、上面には（１１１）が現れる。
【００４３】
また、第１導電膜２３を形成する前に下部電極密着膜１２を形成したので、第１導電膜２３と第１層間絶縁膜１１との密着力が高められる。
【００４４】
次に、図２（ａ）に示すように、PZTターゲットを用いるRF(Radio Frequency)スパッタ法により、第１導電膜２３の上に強誘電体膜２４としてPZT膜を厚さ約１５０nmに形成する。
【００４５】
強誘電体膜２４は、結晶化の後にペロブスカイト構造を有しさえすればPZT膜に限定されず、例えばPZTにランタン（La）をドープしてなるPLZT膜を強誘電体膜２４として形成してもよい。
【００４６】
ところで、このようにスパッタ法で形成された強誘電体膜２４は、成膜直後では結晶化しておらず非晶質の状態となっており、強誘電体特性に乏しい。
【００４７】
そこで、強誘電体膜２４を結晶化させるため、図２（ｂ）に示すように、強誘電体膜２４に対して結晶化アニールを施す。その結晶化アニールは、酸素含有雰囲気、例えば酸素とアルゴンよりなる雰囲気においてRTA(Rapid Thermal Anneal)により行われ、基板温度は５６３℃、処理時間は９０秒とされる。なお、酸素とアルゴンのそれぞれの流量については後で詳述する。
【００４８】
図９は、この結晶化アニールによって結晶化したPZTの面方位をXRD(X-Ray Diffraction)で調査して得られたグラフであって、横軸はX線の回折角の二倍（２θ）、縦軸は回折したX線の強度（任意単位）を示している。
【００４９】
図９に示されるように、PZTの大部分は、＜１１１＞方向に配向している第１導電膜２３の作用によって、＜１１１＞方向に優先配向するようになる。その結果、スイッチング（分極反転）方向が反転電界に対して４５°の角度をなすようになるため、＜００１＞方向に配向した場合には及ばないものの、強誘電体キャパシタとして十分に実用し得る大きさの分極値を強誘電体膜２４が呈するようになる。
【００５０】
なお、図９では、PZTの（１１１）面と第１導電膜２３の（１１１）面とが重なっているが、実際にはこのグラフの更に上の方で両者は分離している。
【００５１】
続いて、図３（ａ）に示すように、強誘電体膜２４の上に第１導電性酸化貴金属膜２５ｂとして酸化イリジウム膜を厚さ約５０nmに形成する。
【００５２】
この第１導電性酸化貴金属膜２５ｂは、後でキャパシタの上部電極の一部を構成することになるが、スパッタ法による第１導電性酸化貴金属膜２５ｂの形成時に、強誘電体膜２４を構成するPZTに酸素欠損が発生してその強誘電体特性が劣化する恐れがある。
【００５３】
そこで、次の工程では、図３（ｂ）に示すように、酸素含有雰囲気中でRTAを行うことにより、第１導電性酸化貴金属膜２５ｂを通じて強誘電体膜２４に酸素を供給して、強誘電体膜２４の酸素欠損を補償すると共に、強誘電体膜２４中のPZTの結晶化を促す。
【００５４】
このようなアニールは回復アニールと呼ばれる。
【００５５】
本実施形態のように強誘電体膜２４が第１導電性酸化貴金属膜２５ｂで覆われた状態でこの回復アニールを行うことで、強誘電体膜２４の強誘電体特性の維持に必須の鉛原子が強誘電体膜２４からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【００５６】
また、第１導電性酸化貴金属膜２５ｂを約５０nmと薄く形成したため、酸素が第１導電性酸化貴金属膜２５ｂを透過し易くなり、強誘電体膜２４に酸素を供給し易くなるという利点もある。
【００５７】
この回復アニールの条件は特に限定されないが、本実施形態では基板温度を７０８℃、処理時間を２０秒とする。更に、アニールが行われる酸素含有雰囲気として酸素ガスとアルゴンガスとの混合雰囲気を採用すると共に、これらのガスの全流量を２SLMにし、酸素流量を２０sccmとする。これによれば、雰囲気中の酸素流量比は１％ということになる。
【００５８】
なお、本明細書における酸素流量比とは、酸素とアルゴンの全流量に対する酸素流量の百分率のことを言う。
【００５９】
次に、図４（ａ）に示すように、第１導電性酸化貴金属膜２５ｂの上に第２導電性酸化貴金属膜２４ｃとしてスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２導電性酸化貴金属膜２５ｂ、２５ｃを第２導電膜２５とする。
【００６０】
続いて、図４（ｂ）に示すように、フォトリソグラフィとドライエッチングにより第２導電膜２５をパターニングして上部電極２５ａを形成する。そして、このパターニングにより強誘電体膜２４が受けたダメージを回復させるために、強誘電体膜２４に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【００６１】
続いて、図５（ａ）に示すように、フォトリソグラフィとドライエッチングにより強誘電体膜２４をパターニングし、PZTで構成されるキャパシタ誘電体膜２４ａを形成する。このパターニングでキャパシタ誘電体膜２４ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
【００６２】
次に、図５（ｂ）に示すように、シリコン基板１の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２４ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。
【００６３】
更に、第１アルミナ膜３１の形成時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【００６４】
次いで、図６（ａ）に示すように、フォトリソグラフィとドライエッチングにより、第１導電膜２３と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２４ａの下の第１導電膜２３を下部電極２３ａにすると共に、この下部電極２３ａを覆うように第１アルミナ膜３１を残す。
【００６５】
なお、この工程では、下部電極２３ａで覆われていない領域の下部電極密着膜１２もエッチングされて除去される。
【００６６】
また、下部電極２３ａは、キャパシタ誘電体膜２４ａからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極２３ａとが電気的に接続されることになる。
【００６７】
その後に、プロセス中にキャパシタ誘電体２４ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
【００６８】
ここまでの工程により、シリコン基板１のセル領域には、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａをこの順に積層してなるキャパシタQが形成されたことになる。
【００６９】
続いて、図６（ｂ）に示すように、シリコン基板１の上側全面に、キャパシタ誘電体膜２４ａを保護するための第２アルミナ膜３２をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３２は、その下の第１アルミナ膜３２と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２４ａに至るのを防止し、キャパシタ誘電体膜２４ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【００７０】
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。
【００７１】
更に、図７（ａ）に示すように、シラン（SiH4）ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第２アルミナ膜３２上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜４１とする。更に、第２層間絶縁膜４１の上面をCMP法で研磨して平坦化する。
【００７２】
その後に、第２層間絶縁膜４１に対してN2Oプラズマ処理を行うことにより、第２層間絶縁膜４１を脱水すると共に、第２層間絶縁膜４１の上面を僅かに窒化して水分の再吸着を防止する。
【００７３】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７４】
まず、フォトリソグラフィとドライエッチングにより、各膜１０、１１、３２、４１をパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上のこれらの膜に第１、第２ホール４１ａ、４１ｂを形成する。
【００７５】
その後、第１、第２コンタクトホール４１ａ、４１ｂのそれぞれの内面と第２層間絶縁膜４１の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜（密着膜）とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール４１ａ、４１ｂを完全に埋め込む。
【００７６】
その後に、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール４１ａ、４１ｂ内のみに第１、第２導電性プラグ６１ａ、６１ｂとして残す。各導電性プラグ６１ａ、６１ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【００７７】
ここで、第１、第２導電性プラグ６１ａ、６１ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【００７８】
そこで、次の工程では、図８（ａ）に示すように、シリコン基板１の上側全面に酸化防止絶縁膜５５としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜５５により第１、第２導電性プラグ６１ａ、６１ｂの酸化を防止する。
【００７９】
その後、フォトリソグラフィとドライエッチングにより、酸化防止絶縁膜５５から第１アルミナ膜３１までをパターニングする。これにより、下部電極２３ａのコンタクト領域CR上のこれらの絶縁膜に第３ホール４１ｃが形成されると共に、上部電極２５ａの上に第４ホール４１ｄが形成される。
【００８０】
その後に、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２４ａに対して回復アニールを施す。
【００８１】
次に、図８（ｂ）に示す断面構造を得るまでの工程について説明する。
【００８２】
まず、第２層間絶縁膜４１と第１、第２導電性プラグ６１ａ、６１ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第３、第４ホール４１ｃ、４１ｄ内にも形成される。
【００８３】
そして、フォトリソグラフィとドライエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ６１ａ、６１ｂに電気的に接続された金属配線６２を形成する。
【００８４】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２層間絶縁膜４１をアニールして脱水する。
【００８５】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００８６】
次に、この半導体装置について本願発明者が行った様々な調査結果について説明する。
【００８７】
既述のように、本実施形態では、PZTターゲットを用いるスパッタ法により強誘電体膜２４を形成した。
【００８８】
図１０は、強誘電体膜２４を形成する直前でのPZTターゲットの使用量の指標として、PZTターゲットに印加したトータルの電力量を採用し、本実施形態に即して作製された半導体装置の歩留まりがその電力量にどのように依存するかを調査して得られたグラフである。
【００８９】
なお、図１０における歩留まりとしては、製造直後に正常に動作すると確認された複数の半導体装置のうち、高温放置後のデータ保持特性試験等の所定の信頼性試験をパスしたものの割合を採用した。
【００９０】
図１０に示されるように、強誘電体キャパシタを備えた半導体装置の歩留まりはPZTターゲットの使用量に依存し、PZTターゲットが初期の頃は歩留まりが高いものの、ターゲットを使用していくうちに歩留まりが低下する傾向がある。
【００９１】
この結果より、本実施形態のようにスパッタ法で強誘電体膜２４を形成する場合には、PZTターゲットを長期間使用したときの歩留まりが向上するように、プロセス条件を最適化する余地がある。
【００９２】
但し、図１０の歩留まりの原因となる大半の不良は、一つのキャパシタに単独で発生する不良（単ビット系の不良）であるため、複数のキャパシタを繋ぎ合わせてスイッチング電荷量Qswを測定する電気的な試験では、どのキャパシタに不良が存在するのか特定することはできない。従って、このような電気的な試験に基づいてプロセス条件の最適化を行うのは困難である。
【００９３】
次の表１は、上記の歩留まりが、結晶化アニール（図２（ｂ）参照）における酸素流量によってどのように依存するかについて、使用初期と使用後期のそれぞれのPZTターゲットについて調査して得られた表である。
【００９４】
【表１】
2008210822.tif 000003
表１に示されるように、使用初期のPZTターゲットでは、どの酸素流量においても比較的高い歩留まりが得られる。
【００９５】
一方、使用後期のPZTターゲットでは、酸素流量の増加と共に、歩留まりが単調に増加している。
【００９６】
この結果から、PZTターゲットの使用時間と共に、結晶化アニールにおける酸素流量を高めることが、歩留まりのターゲット使用時間依存性を解消するのに有用であることが分かる。
【００９７】
次に、図２（ｂ）の結晶化アニールにおける酸素流量によって、キャパシタ誘電体膜２４ａを構成するPZTの配向がどのような影響を受けるのかについて、図１１〜図１４を参照しながら説明する。
【００９８】
図１１〜図１３は、それぞれキャパシタ誘電体膜２４ａの上面に現れたPZTの（１０１）面、（１００）面、及び（２２２）面の積分強度をXRDで調査して得られたグラフであり、各グラフの横軸は結晶化アニールにおける酸素流量を示している。また、これらのグラフでは、使用初期（１３４．０kWh）と使用後期（５３５．７kWh）のそれぞれのPZTターゲットについての結果を併記してある
図１１に示されるように、PZTの（１０１）面については、使用初期と使用後期のいずれのPZTターゲットにおいても、酸素流量を減らすことでその積分強度が小さくなる傾向が見られる。
【００９９】
一方、図１２に示されるように、PZTの（１００）面の積分強度は、使用後期のPZTターゲットでは酸素流量の依存性はあまり見られない。
【０１００】
しかし、使用初期のPZTターゲットでは、酸素流量を増やすことで（１００）面の積分強度に増加傾向が現れる。
【０１０１】
そして、（１１１）面に等価な（２２２）面については、図１３に示されるように、使用初期のPZTターゲットでは酸素流量の増加と共に減少傾向が見られる。
【０１０２】
これに対し、使用後期のPZTターゲットでは、酸素流量が２５sccm〜８５sccmの範囲内において、酸素流量の増加と共に（２２２）面の積分強度が減少している。
【０１０３】
図１４は、図１１〜図１３の結果を用いて得られたPZTの（２２２）面の配向率を示すグラフである。なお、（２２２）面の配向率は次の式（１）により算出される：
【０１０４】
【数１】
2008210822.tif 000004
図１４に示されるように、使用後期のPZTターゲットでは、（２２２）面の配向率は、結晶化アニール時の酸素流量に対して大きな依存性は見られない。
【０１０５】
一方、使用初期のPZTターゲットでは、酸素流量を増やすことで（２２２）面の配向率に減少傾向が現れる。
【０１０６】
図１５は、使用初期のPZTターゲットについて、結晶化アニール時の酸素流量を３００sccmまで増やし、PZTの（２２２）面の配向率が酸素流量にどのように依存するのかを調査して得られたグラフである。
【０１０７】
図１５に示されるように、酸素流量が１００sccm〜３００sccmの範囲でも、（２２２）面の配向率に減少傾向があるのに変わりは無かった。
【０１０８】
既述のように、分極方向が最大となる＜００１＞方向にPZTを配向させるのは困難であるため、本実施形態では、下部電極２３ａとして＜１１１＞方向に配向したプラチナを用いてPZTを＜１１１＞方向に優先配向させることで、キャパシタQの強誘電体特性の向上を図っている。
【０１０９】
従って、（１１１）面に等価な（２２２）面の配向率が低いほど、キャパシタQの強誘電体特性も低いと考えられる。
【０１１０】
図１６は、使用初期（８１kWh）のPZTターゲットを用いた場合における、結晶化アニール時の酸素流量とキャパシタQのスイッチング電荷量Qswとの関係を調査して得られたグラフである。
【０１１１】
図１５と図１６を比較して分かるように、酸素流量が増加してPZTの（２２２）面の配向率が低下するのに伴って、スイッチング電荷量Qswにも僅かな減少傾向が見られる。
【０１１２】
このことから、スイッチング電荷量QswのようなキャパシタQの強誘電体特性を向上させるには、結晶化アニール時の酸素流量を低く抑えてPZTの（２２２）面の配向率を高くするのが有効であることが分かる。
【０１１３】
しかし、キャパシタQの強誘電体特性と歩留まりとの間には、使用初期と使用後期のいずれのPZTターゲットにおいても、上記した図１１〜図１６の結果からは明確な相関関係が見出せなかった。
【０１１４】
例えば、使用初期のPZTターゲットでは、酸素流量によらず高い歩留まりを示すのに対し（表１）、酸素流量を減らすと（２２２）面の配向率が低下しており（図１４）、キャパシタQの強誘電体特性と歩留まりとの間に明確な相関関係は見られない。
【０１１５】
同様に、使用後期のPZTターゲットでも、酸素流量が２５sccmと少ないときは歩留まりが低いのに対し（表１）、酸素流量が同じ２５sccmのときでも（２２２）面の配向率は比較的高い値を維持しており（図１４）、やはり強誘電体特性と歩留まりとの間に明確な相関関係は見出せない。
【０１１６】
以上のように、PZTターゲットを長期にわたって使用した場合において、結晶化アニール時の酸素流量を増やすことは、表１のように歩留まりの向上に有用であるものの、このように歩留まりが向上する要因がPZT膜のどの配向成分にあるのかは、図１１〜図１５の結果からは特定することができなかった。
【０１１７】
そこで、本願発明者は、歩留まりを向上させる因子がPZT膜のどの配向成分にあるのか、更に調査を進めた。
【０１１８】
図１７は、本実施形態に従って作成されたキャパシタQのTEM(Transmission Electron Microscope)による平面像である。
【０１１９】
なお、TEMによる観察に際しては、キャパシタ誘電体膜２４ａから上部電極２５ａと下部電極２５ａとを剥離し、キャパシタ誘電体膜２４ａの上から電子線を照射した。そのため、図１７には、上部電極２５ａの痕跡Tが残っている。
【０１２０】
また、観察に用いたキャパシタ誘電体膜２４ａは、良ビットと不良ビットとが隣接しているものを選んだ。
【０１２１】
図１７に示されるように、良ビットでは、キャパシタ誘電体膜２４ａを構成するPZT結晶粒の断面像が、上部電極２５ａの痕跡Tの内部の全面にわたって明確なコントラストで現れている。
【０１２２】
一方、不良ビットでは、痕跡Tの内部において、PZT結晶粒に輝度の低い部分（コントラスト異常部）Aが見出された。なお、この例では、TEMによる観察を明視野像で行ったが、暗視野像でも不良ビットにこのようなコントラスト異常部Aが観察された。
【０１２３】
そこで、本願発明者は、このコントラスト異常部Aが不良の原因であると推測し、良ビットと不良ビットのそれぞれのキャパシタ誘電体膜２４ａの結晶方位を電子線回折で確認した。
【０１２４】
その結果、良ビットでは、上部電極２５ａの痕跡Tの内部全面において、キャパシタ誘電体膜２４ａのPZTが＜１１１＞方向又は＜１００＞方向に配向していた。つまり、良ビットでは、キャパシタ誘電体膜２４ａの上面にPZTの（１１１）面又は（１００）面が現れていた。
【０１２５】
これに対し、不良ビットでは、上記のコントラスト異常部AにおいてPZTが無配向となっているのが明らかとなった。
【０１２６】
このような調査結果により、強誘電体キャパシタを備えた半導体装置の歩留まりを低下させる一因が、上部電極２５ａの下にあるキャパシタ誘電体膜２４ａの無配向成分にあることが特定された。
【０１２７】
従って、半導体装置の歩留まりを向上させるには、上部電極２５ａの下の部分のキャパシタ誘電体膜２４ａの上面が（１１１）面（又はこれに等価な（２２２）面）若しくは（１００）面のみで構成されるようにし、該部分のキャパシタ誘電体膜２４ａが無配向成分を含まないようにすればよい。
【０１２８】
（１１１）面又は（１００）面のみが上面に現れるようにするには、これ以外の配向成分である（１０１）面がキャパシタ誘電体膜２４ａの上面に現れないようにすればよい。
【０１２９】
図１１によれば、酸素流量を８５sccm以上とすることで、使用初期と使用後期のどちらのPZTターゲットを用いた場合でも、PZTの（１１１）面の積分強度が測定誤差とみなせるレベルまで低下する。従って、上記のように（１０１）面を排除するには、結晶化アニール時の酸素流量を８５sccm以上とすればよいことになる。本実施形態では、結晶化アニールにおける酸素とアルゴンの総流量を２SLMとしているので、これは雰囲気中の酸素の流量比を４．２５％以上とすることと同じである。
【０１３０】
但し、PZTよりなるキャパシタ誘電体膜２４ａの上面において（１００）面が占める割合が増えると、図１４に示したような（１１１）面に等価な（２２２）面の配向率が低下し、図１６に示したようなキャパシタQのスイッチング電荷量Qswの低下を招いてしまう。
【０１３１】
従って、スイッチング電荷量Qswの低下を防ぐために、結晶化アニール時の酸素流量に上限を設け、キャパシタ誘電体膜２４ａの上面において（２２２）面が占める割合を８０％以上とするのが好ましい。その酸素流量の上限は例えば１００sccmであって、酸素とアルゴンの総流量を２SLMとする本実施形態では酸素流量比に換算すると５％となる。酸素流量比を１００sccm（流量比５％）以下とすることで、図１５に示されるように、キャパシタ誘電体膜２４ａの上面において（２２２）面が占める割合を８０％以上とすることができる。
【０１３２】
なお、本願発明者が行った別の調査によれば、酸素流良比を１０％以下とすることで、キャパシタ誘電体膜２４ａの上面において（１１１）面が占める割合が８０％以上になることが明らかとなった。
【０１３３】
従って、酸素流量比の上限については１０％以下、より好ましくは５％以下とするのが好ましいということになる。
【０１３４】
以上、本発明の実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
【０１３５】
例えば、上記ではスパッタ法により強誘電体膜２４を形成したが、ゾル・ゲル法やMOCVD法により強誘電体膜２４を形成してもよい。これらの成膜方法で形成した強誘電体膜２４についても、既述のように無配向成分を排除することで、強誘電体キャパシタを備えた半導体装置の歩留まりを向上させることが可能となる。
【０１３６】
以下に、本発明の特徴を付記する。
【０１３７】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、下部電極、強誘電体よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、前記下部電極の下において無配向成分を含まないことを特徴とする半導体装置。
【０１３８】
（付記２）  前記強誘電体はペロブスカイト構造を有することを特徴とする付記１に記載の半導体装置。
【０１３９】
（付記３）  前記キャパシタ誘電体膜の上面は、前記下部電極の下において、（１１１）面及び（１００）面のみから構成されることを特徴とする付記２に記載の半導体装置。
【０１４０】
（付記４）  前記下部電極の下における前記キャパシタ誘電体膜の上面において前記（１１１）面が占める割合は８０％以上１００以下であることを特徴とする付記３に記載の半導体装置。
【０１４１】
（付記５）  前記下部電極の上面は（１１１）面であることを特徴とする付記１に記載の半導体装置。
【０１４２】
（付記６）  前記下部電極は、プラチナ膜、イリジウム膜、ルテニウム膜、酸化ルテニウム膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜であることを特徴とする付記５に記載の半導体装置。
【０１４３】
（付記７）  前記強誘電体は、PZT又はPLZTであることを特徴とする付記２に記載の半導体装置。
【０１４４】
（付記８）  前記上部電極は、第１導電性酸化貴金属膜と第２導電性酸化貴金属膜とをこの順に形成してなることを特徴とする付記１に記載の半導体装置。
【０１４５】
（付記９）  前記第１導電性酸化貴金属膜と第２導電性酸化貴金属膜は、いずれも酸化イリジウム膜であることを特徴とする付記１に記載の半導体装置。
【０１４６】
（付記１０）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に非晶質の強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
酸素含有雰囲気中において前記強誘電体膜をアニールしてペロブスカイト構造に結晶化させる工程と、
前記第１導電膜、前記強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有し、
前記強誘電体膜を結晶化させる工程において、前記酸素含有雰囲気中における酸素流量比を２％以上とすることを特徴とする半導体装置の製造方法。
【０１４７】
（付記１１）  前記強誘電体膜を結晶化さる工程において、前記酸素流量比を４．２５％以上１０％以下とすることを特徴とする付記１０に記載の半導体装置の製造方法。
【０１４８】
（付記１２）  前記強誘電体膜として、PZT膜又はPLZT膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１４９】
（付記１３）  前記第１導電膜として、上面が（１１１）面となる導電膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１５０】
（付記１４）  前記第１導電膜として、プラチナ膜、イリジウム膜、ルテニウム膜、酸化ルテニウム膜、及びSrRuO3膜のいずれかの単層膜、或いはこれらの積層膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
【０１５１】
（付記１５）  前記第２導電膜を形成する工程は、前記強誘電体膜の上に第１導電性酸化貴金属膜を形成する工程と、該第１導電性酸化貴金属膜の上に第２導電性酸化貴金属膜を形成する工程とを有し、
前記強誘電体膜を結晶化させる工程は、前記第１導電性酸化貴金属膜を形成した後であって、前記第２導電性酸化貴金属膜を形成する工程の前に、前記強誘電体膜が前記第１導電性酸化貴金属膜で覆われた状態で行うことを特徴とする付記１０に記載の半導体装置の製造方法。
【０１５２】
（付記１６）  前記第１導電性酸化貴金属膜及び前記第２導電性酸化貴金属膜として、いずれも酸化イリジウム膜を形成することを特徴とする付記１０に記載の半導体装置。
【図面の簡単な説明】
【０１５３】
【図１】図１（ａ）〜（ｃ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】結晶化したPZTの面方位をXRDで調査して得られたグラフである。
【図１０】図１０は、PZTターゲットに印加したトータルの電力量と、本実施形態に係る半導体装置の歩留まりとの関係を調査して得られたグラフである。
【図１１】図１１は、XRDを用いてPZTの（１０１）面の積分強度を調査して得られたグラフである。
【図１２】図１２は、XRDを用いてPZTの（１００）面の積分強度を調査して得られたグラフである。
【図１３】図１３は、XRDを用いてPZTの（２２２）面の積分強度を調査して得られたグラフである。
【図１４】図１４は、図１１〜図１３の結果を用いて得られたPZTの（２２２）面の配向率を示すグラフである。
【図１５】図１５は、使用初期のPZTターゲットについて、PZTの（２２２）面の配向率が結晶化アニール時の酸素流量にどのように依存するのかを調査して得られたグラフである。
【図１６】図１６は、使用初期のPZTターゲットを用いた場合における、結晶化アニール時の酸素流量とキャパシタのスイッチング電荷量Qswとの関係を調査して得られたグラフである。
【図１７】図１７は、本発明の実施の形態に従って作成されたキャパシタQのTEMによる平面像である。
【符号の説明】
【０１５４】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１２…下部電極密着膜、２３…第１導電膜、２３ａ…下部電極、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…第１導電性酸化貴金属膜、２５ｃ…第２導電性酸化貴金属膜、３１…第１アルミナ膜、３２…第２アルミナ膜、４１…第２層間絶縁膜、４１ａ、４１ｂ…第１、第２ホール、５５…酸化防止絶縁膜、６１ａ、６１ｂ…第１、第２導電性プラグ、６２…金属配線。
【図１】
2008210822.tif 000005
【図２】
2008210822.tif 000006
【図３】
2008210822.tif 000007
【図４】
2008210822.tif 000008
【図５】
2008210822.tif 000009
【図６】
2008210822.tif 000010
【図７】
2008210822.tif 000011
【図８】
2008210822.tif 000012
【図９】
2008210822.tif 000013
【図１０】
2008210822.tif 000014
【図１１】
2008210822.tif 000015
【図１２】
2008210822.tif 000016
【図１３】
2008210822.tif 000017
【図１４】
2008210822.tif 000018
【図１５】
2008210822.tif 000019
【図１６】
2008210822.tif 000020
【図１７】
2008210822.tif 000021