【手続補正書】
【提出日】平成20年12月19日(2008.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
上部に回路素子及び／または配線パターンとを備えたチップサイズの基板と、
前記基板上に形成されて前記基板を第１物質で覆う第１物質層と、を備え、
前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする半導体素子。
【請求項２】
前記第１ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンは、残りの第１ストレス緩和パターンと交差することを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ストレス緩和パターンは、十字状であることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１ストレス緩和パターンは、１〜１０個であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記チップは、長方形であり、前記第１ストレス緩和パターンのうち一つまたはそれ以上の第１ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１ストレス緩和パターンは、１つであり、前記第１ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記長方形の短辺と平行している一つまたはそれ以上の前記第１ストレス緩和パターンは、前記第１物質層を均等に分割することを特徴とする請求項５に記載の半導体素子。
【請求項８】
前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面であることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第１ストレス緩和パターンは、前記第１物質と異なる第２物質からなる第２物質膜パターンであることを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記第２物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第２物質は、前記第１物質層上に形成されている第２物質層を形成する物質と同じ物質であることを特徴とする請求項９に記載の半導体素子。
【請求項１２】
前記第２物質層は、前記第１物質層をカバーし、前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項１２に記載の半導体素子。
【請求項１４】
全ての前記第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記第１物質層の内部には複数のスルーホールが存在し、前記第１ストレス緩和パターンが前記複数のスルーホールの一部を連結するように前記複数のスルーホールが配列されていることを特徴とする請求項１に記載の半導体素子。
【請求項１７】
上部に複数の接続パッド及び／または複数のヒューズボックスが露出されているチップサイズの基板と、
前記基板上に形成されて前記半導体基板を第１物質で覆う第１物質層と、
前記第１物質層上に形成されて前記第１物質層を第２物質で覆う第２物質層と、を備え、
前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする半導体素子。
【請求項１８】
前記第１物質層には、複数の第１スルーホールが配列され、前記第１スルーホールの位置と対応する位置に複数の第２スルーホールが前記第２物質層に配列されていることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されていることを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
前記第２ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンは、残りの第２ストレス緩和パターンと交差することを特徴とする請求項１９に記載の半導体素子。
【請求項２１】
前記第２ストレス緩和パターンは、十字状であることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記第２ストレス緩和パターンは、１〜１０個であることを特徴とする請求項１９に記載の半導体素子。
【請求項２３】
前記チップは長方形であり、前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項１９に記載の半導体素子。
【請求項２４】
前記第２ストレス緩和パターンは１つであり、前記第２ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記第１物質層はパッシベーション膜であり、前記第２物質層は感光性ポリイミド膜であり、前記第１及び第２スルーホールを通じて前記半導体素子の接続パッド及び/またはヒューズボックスが露出されていることを特徴とする請求項１８に記載の半導体素子。
【請求項２６】
前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であることを特徴とする請求項１７に記載の半導体素子。
【請求項２７】
前記第２ストレス緩和パターンは、前記第２物質と異なる第３物質からなる第３物質膜パターンであることを特徴とする請求項１７に記載の半導体素子。
【請求項２８】
前記第３物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする請求項１７に記載の半導体素子。
【請求項３０】
前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
全ての前記第２ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項３０に記載の半導体素子。
【請求項３２】
少なくとも一つの前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と対応する位置に存在することを特徴とする請求項２９に記載の半導体素子。
【請求項３３】
上部に複数の接続パッド及び/または複数のヒューズボックスが露出されているチップサイズの基板と、
前記基板上に形成されて前記基板を覆い、前記複数の接続パッド及び/または複数のヒューズボックスを露出させる複数の第１スルーホールがその内部に形成されているパッシベーション膜と、
前記パッシベーション膜上に形成されて前記パッシベーション膜を覆い、前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜と、を備え、
前記感光性ポリイミド膜には前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする半導体素子。
【請求項３４】
前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部を連結するように前記複数の第２スルーホールが配列されていることを特徴とする請求項３３に記載の半導体素子。
【請求項３５】
前記第２ストレス緩和パターンは、２つまたはそれ以上が存在し、前記第２ストレス緩和パターンのうち少なくとも一つの第２ストレス緩和パターンは、残りの第２ストレス緩和パターンと交差することを特徴とする請求項３４に記載の半導体素子。
【請求項３６】
前記第２ストレス緩和パターンは、十字状であることを特徴とする請求項３５に記載の半導体素子。
【請求項３７】
前記ヒューズボックスを露出させる前記複数の第２スルーホールの一部を連結するように前記第２ストレス緩和パターンが形成されていることを特徴とする請求項３４に記載の半導体素子。
【請求項３８】
前記第２ストレス緩和パターンは、１〜１０個であることを特徴とする請求項３３に記載の半導体素子。
【請求項３９】
前記チップは長方形であり、前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンは、前記長方形の短辺と平行していることを特徴とする請求項３３に記載の半導体素子。
【請求項４０】
前記第２ストレス緩和パターンは１つであり、前記第２ストレス緩和パターンが前記長方形の短辺と平行していることを特徴とする請求項３９に記載の半導体素子。
【請求項４１】
前記パッシベーション膜は、シリコン窒化膜とシリコン酸化膜との複合膜であることを特徴とする請求項３３に記載の半導体素子。
【請求項４２】
前記パッシベーション膜には、前記パッシベーション膜を２つまたはそれ以上の部分に分割するように前記パッシベーション膜を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在することを特徴とする請求項４１に記載の半導体素子。
【請求項４３】
前記第１ストレス緩和パターンのうち少なくとも一つの第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンと垂直方向に異なる位置に存在することを特徴とする請求項４２に記載の半導体素子。
【請求項４４】
全ての前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と垂直方向に異なる位置に存在することを特徴とする請求項４３に記載の半導体素子。
【請求項４５】
少なくとも一つの前記第１ストレス緩和パターンの位置は、前記第２ストレス緩和パターンの位置と対応する位置に存在することを特徴とする請求項４２に記載の半導体素子。
【請求項４６】
前記第２ストレス緩和パターンは、前記感光性ポリイミド膜の分割された部分間の境界面であることを特徴とする請求項３３に記載の半導体素子。
【請求項４７】
前記第２ストレス緩和パターンは、前記感光性ポリイミドと異なる第３物質からなる第３物質膜パターンであることを特徴とする請求項３３に記載の半導体素子。
【請求項４８】
前記第３の物質は、後続工程で前記第１及び第２スルーホールを充填する物質であることを特徴とする請求項４７に記載の半導体素子。
【請求項４９】
前記第３物質膜パターンの幅は、０．０１〜２０μｍであることを特徴とする請求項４８に記載の半導体素子。
【請求項５０】
チップサイズの基板を提供する段階と、
前記基板上に前記基板を第１物質で覆う第１物質層を形成するが、前記第１物質層には、前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターンが存在するように前記第１ストレス緩和パターンによる前記第１物質層の分割された部分を別個の工程でそれぞれ形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項５１】
前記第１ストレス緩和パターンは、前記第１物質層の分割された部分間の境界面であることを特徴とする請求項５０に記載の半導体素子の製造方法。
【請求項５２】
前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項５０に記載の半導体素子の製造方法。
【請求項５３】
前記第１物質層の全面上に第２物質層を形成する段階をさらに含み、
前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項５０に記載の半導体素子の製造方法。
【請求項５４】
前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置に対応しないように前記第２物質層を形成することを特徴とする請求項５３に記載の半導体素子の製造方法。
【請求項５５】
前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であるか、前記第２物質と異なる第３の物質からなる第３物質膜パターンであることを特徴とする請求項５３に記載の半導体素子の製造方法。
【請求項５６】
チップサイズの半導体基板を提供する段階と、
前記半導体基板上に前記半導体基板を第１物質で覆う第１物質層を形成する段階と、
前記第１物質層をパターニングして前記第１物質層を２つまたはそれ以上の部分に分割するように前記第１物質層を横切る一つまたはそれ以上の第１ストレス緩和パターン用のトレンチを形成する段階と、
第２物質で前記第１ストレス緩和パターン用のトレンチを埋め込んで第１ストレス緩和パターンを形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項５７】
前記第２物質は、前記第１物質と同じ物質であることを特徴とする請求項５６に記載の半導体素子の製造方法。
【請求項５８】
前記第２物質は、前記第１物質と異なる物質からなることを特徴とする請求項５６に記載の半導体素子の製造方法。
【請求項５９】
前記第１物質層は、層間絶縁膜、パッシベーション膜、または感光性ポリイミド膜であることを特徴とする請求項５６に記載の半導体素子の製造方法。
【請求項６０】
前記第１物質層の全面上に第２物質層を形成する段階をさらに含み、
前記第２物質層には、前記第２物質層を２つまたはそれ以上の部分に分割するように前記第２物質層を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在することを特徴とする請求項５６に記載の半導体素子の製造方法。
【請求項６１】
前記第２物質層を形成する段階は、前記第１ストレス緩和パターン用のトレンチを埋め込む段階と同時に実行することを特徴とする請求項６０に記載の半導体素子の製造方法。
【請求項６２】
前記第２ストレス緩和パターンのうち一つまたはそれ以上の第２ストレス緩和パターンの位置は、前記第１ストレス緩和パターンの位置に対応しないように前記第２物質層を形成することを特徴とする請求項６０に記載の半導体素子の製造方法。
【請求項６３】
前記第２ストレス緩和パターンは、前記第２物質層の分割された部分間の境界面であるか、前記第２物質と異なる第３の物質からなる第３物質膜パターンであることを特徴とする請求項６０に記載の半導体素子の製造方法。
【請求項６４】
上部に複数の接続パッドが露出されており、前記接続パッドの下方に複数のヒューズボックスが形成されているチップサイズの基板を提供する段階と、
前記基板の全面上にパッシベーション膜の形成用物質層を形成する段階と、
前記パッシベーション膜の形成用物質層及び前記基板をパターニングして前記複数の接続パッド及び複数のヒューズボックスを露出させる複数の第１スルーホールが備わっているパッシベーション膜を形成する段階と、
前記パッシベーション膜の全面上に前記複数の第１スルーホールの位置と対応する位置に複数の第２スルーホールがその内部に形成されている感光性ポリイミド膜を形成するが、前記感光性ポリイミド膜を２つまたはそれ以上の部分に分割するように前記感光性ポリイミド膜を横切る一つまたはそれ以上の第２ストレス緩和パターンが存在する前記感光性ポリイミド膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項６５】
前記パッシベーション膜を形成する段階は、
前記パッシベーション膜の形成用物質層上に前記複数の第２スルーホールを限定するマスクパターンを形成する段階と、
前記マスクパターンをエッチッグマスクとして前記パッシベーション膜の形成用物質層をエッチッグして前記複数の接続パッドを露出させ、次いで、前記基板をエッチッグして前記複数のヒューズボックスが露出させる前記複数のスルーホールを形成する段階と、を含むことを特徴とする請求項６４に記載の半導体素子の製造方法。
【請求項６６】
前記感光性ポリイミド膜の形成段階は、
前記パッシベーション膜の全面上に感光性ポリイミド膜を形成する段階と、
前記感光性ポリイミド膜をパターニングして前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを形成する段階と、
前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとを第３の物質で埋め込む段階と、を含むことを特徴とする請求項６４に記載の半導体素子の製造方法。
【請求項６７】
前記複数の第２スルーホールと前記第２ストレス緩和パターン用のトレンチとの形成段階では、
前記第２ストレス緩和パターンが前記複数の第２スルーホールの一部と連結されるように前記感光性ポリイミド膜をパターニングすることを特徴とする請求項６６に記載の半導体素子の製造方法。