【手続補正書】
【提出日】平成21年3月5日(2009.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルと、上記メモリセルに接続されたビット線対と、列選択信号の値に応じてオンオフするスイッチング素子を介して上記ビット線に接続されたデータ線対と、上記データ線対の共通の初期電位を制御するプリチャージ回路とを備えた半導体記憶装置であって、
プリチャージ時に、上記データ線対の共通の電位が所定の第１の検知電位より高い場合は、上記データ線対に上記第１の検知電位以下の印加用低電圧を印加し、上記データ線対の電位が所定の第２の検知電位より低い場合は、上記データ線対に上記第２の検知電位以上の印加用高電圧を印加し、上記データ線対の電位が上記第１の検知電位以下でかつ上記第２の検知電位以上の場合は、電圧を印加しないプリチャージ電位制御回路を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記印加用低電圧を発生する印加用低電圧源と上記印加用高電圧を発生する印加用高電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位を出力する検知電位出力回路を備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
ドレインとゲートが上記印加用高電圧源に接続された印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタを備え、
上記印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタのソースと上記印加用低電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位として出力するように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
上記スイッチング素子は、上記印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタと同じサイズのＮチャネル型ＭＯＳトランジスタで構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
ソースが上記印加用高電圧源に接続され、ドレインとゲートが接続された印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタを備え、
上記印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタのドレインおよびゲートと上記印加用低電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位として出力するように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
抵抗値を調整する機能を有する抵抗素子によって、上記印加用低電圧源と上記印加用高電圧源との電位差を分圧するように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、    
上記印加用低電圧源に接続されたソースと上記データ線対に接続されたドレインとを有するＮチャネル型ＭＯＳトランジスタと、
上記印加用高電圧源に接続されたソースと上記データ線対に接続されたドレインとを有するＰチャネル型ＭＯＳトランジスタと、
上記Ｎチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第１の検知電位より高いときには上記Ｎチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第１の検知電位より低いときには上記Ｎチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力するＮチャネル型ＭＯＳトランジスタ制御回路と、
上記Ｐチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第２の検知電位より低いときには上記Ｐチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第２の検知電位より高いときには上記Ｐチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力するＰチャネル型ＭＯＳトランジスタ制御回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項８】
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記データ線対の電位と上記第１の検知電位とが入力され、上記データ線対の電位と上記第１の検知電位との大小関係に応じた電圧を出力する第１の差動増幅回路と、  
上記データ線対の電位と上記第２の検知電位とが入力され、上記データ線対の電位と上記第２の検知電位との大小関係に応じた電圧を出力する第２の差動増幅回路と、
を備え、
上記第１の差動増幅回路の出力に応じて、上記データ線対に上記印加用低電圧を印加するかどうかが制御され、
上記第２の差動増幅回路の出力に応じて、上記データ線対に上記印加用高電圧を印加するかどうかが制御されるように構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路を備え、
上記センスアンプ回路の高い方の駆動用電圧は、上記印加用高電圧と共通の電源から供給されることを特徴とする半導体記憶装置。
【請求項１０】
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路を備え、
上記センスアンプ回路の低い方の駆動用電圧は、上記印加用低電圧と共通の電源から供給されることを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路とを備え、
上記スイッチング素子は、上記センスアンプ回路の高い方の駆動用電圧と同じ電圧で導通するＮチャネル型ＭＯＳトランジスタで構成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１の半導体記憶装置であって、
さらに、上記データ線対の信号を増幅するリードアンプ回路を備え、
上記リードアンプ回路は、
上記増幅動作時に、ソースが低い方のリードアンプ駆動用電圧源に接続され、ドレインが上記データ線対のうちの第１のデータ線に接続され、ゲートが上記第１のデータ線と対となる第２のデータ線に接続された状態となる第１のＮチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが低い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第２のデータ線に接続され、ゲートが上記第１のデータ線に接続された状態となる第２のＮチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが高い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第１のデータ線に接続され、ゲートが上記第２のデータ線に接続された状態となる第１のＰチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが高い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第２のデータ線に接続され、ゲートが上記第１のデータ線に接続された状態となる第２のＰチャネル型ＭＯＳトランジスタと、
を備えたことを特徴とする半導体記憶装置。
【請求項１３】
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第１の検知電位より高い第３の検知電位より高い場合に、上記第３の検知電位以下の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする半導体記憶装置。
【請求項１４】
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第２の検知電位より低い第４の検知電位よりも低い場合に、上記第４の検知電位以上の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする半導体記憶装置。
【請求項１５】
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第１の検知電位より高い第３の検知電位よりも高い場合に、上記第３の検知電位以下の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し、上記データ線対の電位が上記第２の検知電位より低い第４の検知電位よりも低い場合に、上記第４の検知電位以上の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする半導体記憶装置。
【請求項１６】
請求項１５の半導体記憶装置であって、  
上記プリチャージ電位制御回路は、
上記印加用低電圧を発生する印加用低電圧源と上記印加用高電圧を発生する印加用高電圧源との間の電圧を分圧し、上記第１の検知電位、上記第２の検知電位、上記第３の検知電位、および上記第４の検知電位として出力する検知電位出力回路を備えたことを特徴とする半導体記憶装置。
【請求項１７】
請求項１５の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記印加用低電圧源に接続されたソースと上記データ線対に接続されたドレインとを有する第１のＮチャネル型ＭＯＳトランジスタおよび第２のＮチャネル型ＭＯＳトランジスタと、
上記印加用高電圧源に接続されたソースと上記データ線対に接続されたドレインとを有する第１のＰチャネル型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳトランジスタと、
上記第１のＮチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第３の検知電位より高いときには上記第１のＮチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第３の検知電位より低いときには上記第１のＮチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第１のＮチャネル型ＭＯＳトランジスタ制御回路と、
上記第２のＮチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第１の検知電位より高いときには上記第２のＮチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第１の検知電位より低いときには上記第２のＮチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第２のＮチャネル型ＭＯＳトランジスタ制御回路と、    
上記第１のＰチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第２の検知電位より低いときには上記第１のＰチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第２の検知電位より高いときには上記第１のＰチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第１のＰチャネル型ＭＯＳトランジスタ制御回路と、
上記第２のＰチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第４の検知電位より低いときには上記第２のＰチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第４の検知電位より高いときには上記第２のＰチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第２のＰチャネル型ＭＯＳトランジスタ制御回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項１８】
請求項１７の半導体記憶装置であって、
上記第１のＮチャネル型ＭＯＳトランジスタのサイズは、上記第２のＮチャネル型ＭＯＳトランジスタのサイズより大きく、かつ上記第２のＰチャネル型ＭＯＳトランジスタのサイズは、上記第１のＰチャネル型ＭＯＳトランジスタのサイズより大きいことを特徴とする半導体記憶装置。
【請求項１９】
請求項１５の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記データ線対の電位と上記第３の検知電位とが入力され、上記データ線対の電位と上記第３の検知電位との大小関係に応じた電圧を出力する第１の差動増幅回路と、
上記データ線対の電位と上記第１の検知電位とが入力され、上記データ線対の電位と上記第１の検知電位との大小関係に応じた電圧を出力する第２の差動増幅回路と、
上記データ線対の電位と上記第２の検知電位とが入力され、上記データ線対の電位と上記第２の検知電位との大小関係に応じた電圧を出力する第３の差動増幅回路と、
上記データ線対の電位と上記第４の検知電位とが入力され、上記データ線対の電位と上記第４の検知電位との大小関係に応じた電圧を出力する第４の差動増幅回路と、
を備え、
上記第２の差動増幅回路の出力に応じて、上記データ線対に上記印加用低電圧を印加するかどうかが制御され、
上記第３の差動増幅回路の出力に応じて、上記データ線対に上記印加用高電圧を印加するかどうかが制御され、
上記第１の差動増幅回路および上記第４の差動増幅回路の出力に応じて、上記プリチャージ回路に流れる電流が変化するように構成されたことを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体記憶装置
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置として、例えば特許文献１に示されるような回路を備えたものが知られている。特許文献１に示される回路では、グローバルデータライン４０Ａ、４０Ｂが、メモリコアに接続されたローカルデータラインに、トランスファゲートで構成されるスイッチ部６２０を介して接続される。そして、グローバルデータライン４０Ａ、４０Ｂは、プリチャージ時、外部印加電源電圧ＶDDの半分の電位ＶDD／２等のプリチャージ用電源に接続される。
【特許文献１】特開２００３−１５１２７６号公報（段落００２０〜００３６、図４Ａ）
【非特許文献１】伊藤清男著「超ＬＳＩメモリ」培風館、１９９４年１１月５日、ｐ．８５−９６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の構成においては、読み出し時のローカルデータラインのＨレベルの電位と書き込み時のグローバルデータライン４０Ａ、４０ＢのＨレベルの電位とを等しくした場合、以下に説明するような問題が生じる。
【０００４】
ここで、読み出し時のローカルデータラインのＨレベルの電位と書き込み時のグローバルデータライン４０Ａ、４０ＢのＨレベルの電位を電圧ＶＤＤ、それぞれのＬレベルの電位を電圧ＧＮＤ（０Ｖ）とする。
【０００５】
読み出し動作時、グローバルデータライン４０Ａ、４０ＢのＬ側の電位は電圧ＧＮＤとなるが、Ｈ側の電位は、電圧ＶＤＤよりスイッチ部６２０を構成するトランジスタの閾値電圧Ｖｔ分低い電位、すなわちＶＤＤ−Ｖｔまでしか上昇しない。したがって、この時のグローバルデータライン４０Ａ、４０Ｂの電位を平均した電位は、０．５×（ＶＤＤ−Ｖｔ）である。
【０００６】
一方、書き込み動作時、グローバルデータライン４０Ａ、４０ＢのＨ側、Ｌ側の電位は、それぞれ電圧ＶＤＤ、電圧ＧＮＤとなる。したがって、この時のグローバルデータライン４０Ａ、４０Ｂの電位を平均した電位は、０．５×ＶＤＤである。
【０００７】
上記のような場合、読み出し動作時のグローバルデータライン４０Ａ、４０Ｂの電位を平均した電位と書き込み動作時のグローバルデータライン４０Ａ、４０Ｂの電位を平均した電位とが異なっている。したがって、プリチャージ時に常に一定の電圧が所定の電圧源から印加されるようになっている従来の構成では、読み出し動作後のプリチャージ時と書き込み動作後のプリチャージ時との少なくとも一方で電流が流れ、電力が消費されてしまうという問題がある。つまり、プリチャージ用電源の電位が、読み出し動作時のグローバルデータライン４０Ａ、４０Ｂの電位の平均、すなわち０．５×（ＶＤＤ−Ｖｔ）にされた場合、書き込み動作後のプリチャージの開始時には、グローバルデータライン４０Ａ、４０Ｂの平均電位は０．５×ＶＤＤなので、電位差が生じて電流が流れてしまう。逆に、プリチャージ用電源の電位が、書き込み動作時のグローバルデータライン４０Ａ、４０Ｂの電位の平均、すなわち０．５×ＶＤＤとなるように設定された場合、読み出し動作後のプリチャージの開始時には、グローバルデータライン４０Ａ、４０Ｂの電位は０．５×（ＶＤＤ−Ｖｔ）なので、電位差が生じて電流が流れてしまう。プリチャージ回路は半導体記憶装置に例えば１０００個程度搭載されるため、プリチャージ時に上記のように電流が流れることによって半導体装置全体で消費される電力は大きくなる。
【０００８】
本発明は、上記の点に鑑み、半導体記憶装置のプリチャージ時の消費電流を低減させることを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、請求項１の発明は、
メモリセルと、上記メモリセルに接続されたビット線対と、列選択信号の値に応じてオンオフするスイッチング素子を介して上記ビット線に接続されたデータ線対と、上記データ線対の共通の初期電位を制御するプリチャージ回路とを備えた半導体記憶装置であって、
プリチャージ時に、上記データ線対の共通の電位が所定の第１の検知電位より高い場合は、上記データ線対に上記第１の検知電位以下の印加用低電圧を印加し、上記データ線対の電位が所定の第２の検知電位より低い場合は、上記データ線対に上記第２の検知電位以上の印加用高電圧を印加し、上記データ線対の電位が上記第１の検知電位以下でかつ上記第２の検知電位以上の場合は、電圧を印加しないプリチャージ電位制御回路を備えたことを特徴とする。
【００１０】
これにより、プリチャージ時にデータ線対が第１の検知電位以下でかつ第２の検知電位以上の電位に保たれる。また、データ線対の電位が第１の検知電位以下でかつ第２の検知電位以上になっている時、プリチャージ電位制御回路はデータ線対に電圧を印加しないので、プリチャージ電位制御回路とデータ線対との間に電流が流れることがない。
【００１１】
請求項２の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記印加用低電圧を発生する印加用低電圧源と上記印加用高電圧を発生する印加用高電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位を出力する検知電位出力回路を備えたことを特徴とする。
【００１２】
これにより、比較的小さい回路面積でプリチャージ電位制御回路を構成することが容易になる。
【００１３】
請求項３の発明は、
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
ドレインとゲートが上記印加用高電圧源に接続された印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタを備え、
上記印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタのソースと上記印加用低電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位として出力するように構成されていることを特徴とする。
【００１４】
これにより、印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタのソースの電位の印可用高電圧に対する依存性が、読み出し動作時のデータ線対の平均電位の印可用高電圧に対する依存性に近いので、単に抵抗分圧によって第２の検知電位が生成される場合に比べ、広い印加用高電圧の範囲でプリチャージ電位制御回路を動作させることができる。
【００１５】
請求項４の発明は、
請求項３の半導体記憶装置であって、
上記スイッチング素子は、上記印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタと同じサイズのＮチャネル型ＭＯＳトランジスタで構成されていることを特徴とする。
【００１６】
これにより、製造工程のばらつきによる影響が少なく、動作の安定したプリチャージ制御回路を構成することが容易になる。
【００１７】
請求項５の発明は、
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
ソースが上記印加用高電圧源に接続され、ドレインとゲートが接続された印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタを備え、
上記印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタのドレインおよびゲートと上記印加用低電圧源との間の電圧を分圧し、上記第１の検知電位および上記第２の検知電位として出力するように構成されていることを特徴とする。
【００１８】
これにより、印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタのドレインおよびゲートの電位の印可用高電圧に対する依存性が、読み出し動作時のデータ線対の平均電位の印可用高電圧に対する依存性に近いので、単に抵抗分圧によって第２の検知電位が生成される場合に比べ、広い印加用高電圧の範囲でプリチャージ電位制御回路を動作させることができる。
【００１９】
請求項６の発明は、
請求項２の半導体記憶装置であって、
上記検知電位出力回路は、
抵抗値を調整する機能を有する抵抗素子によって、上記印加用低電圧源と上記印加用高電圧源との電位差を分圧するように構成されていることを特徴とする。
【００２０】
これにより、ウェハに回路パターンが作り込まれる時にばらつきが生じる場合でも、その後に抵抗値を調整することによって、プリチャージ電位制御回路を所望の第１の検知電位および第２の検知電位で動作させることができる。
【００２１】
請求項７の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記印加用低電圧源に接続されたソースと上記データ線対に接続されたドレインとを有するＮチャネル型ＭＯＳトランジスタと、
上記印加用高電圧源に接続されたソースと上記データ線対に接続されたドレインとを有するＰチャネル型ＭＯＳトランジスタと、
上記Ｎチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第１の検知電位より高いときには上記Ｎチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第１の検知電位より低いときには上記Ｎチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力するＮチャネル型ＭＯＳトランジスタ制御回路と、
上記Ｐチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第２の検知電位より低いときには上記Ｐチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第２の検知電位より高いときには上記Ｐチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力するＰチャネル型ＭＯＳトランジスタ制御回路と、
を備えたことを特徴とする。
【００２２】
請求項８の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記データ線対の電位と上記第１の検知電位とが入力され、上記データ線対の電位と上記第１の検知電位との大小関係に応じた電圧を出力する第１の差動増幅回路と、
上記データ線対の電位と上記第２の検知電位とが入力され、上記データ線対の電位と上記第２の検知電位との大小関係に応じた電圧を出力する第２の差動増幅回路と、
を備え、
上記第１の差動増幅回路の出力に応じて、上記データ線対に上記印加用低電圧を印加するかどうかが制御され、
上記第２の差動増幅回路の出力に応じて、上記データ線対に上記印加用高電圧を印加するかどうかが制御されるように構成されていることを特徴とする。
【００２３】
これらにより、比較的小さい回路面積でプリチャージ電位制御回路を構成することが容易になる。
【００２４】
請求項９の発明は、
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路を備え、
上記センスアンプ回路の高い方の駆動用電圧は、上記印加用高電圧と共通の電源から供給されることを特徴とする。
【００２５】
請求項１０の発明は、
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路を備え、
上記センスアンプ回路の低い方の駆動用電圧は、上記印加用低電圧と共通の電源から供給されることを特徴とする。
【００２６】
これらにより、センスアンプ回路の駆動電圧とプリチャージ回路の印加用電圧とが一致し、センスアンプによる増幅動作によってビット線対に生じる電位が、印加用電圧に依存するので、広い印加用電圧の範囲で消費電力を低減できる。
【００２７】
請求項１１の発明は、
請求項１の半導体記憶装置であって、
さらに、上記ビット線対の信号を増幅させるセンスアンプ回路とを備え、
上記スイッチング素子は、上記センスアンプ回路の高い方の駆動用電圧と同じ電圧で導通するＮチャネル型ＭＯＳトランジスタで構成されていることを特徴とする。
【００２８】
これにより、センスアンプ回路とスイッチング素子とが電源を共有でき、個々に電源を設ける必要がないので、比較的小さい回路面積でセンスアンプ回路やスイッチング素子を構成することが容易になる。
【００２９】
請求項１２の発明は、
請求項１の半導体記憶装置であって、
さらに、上記データ線対の信号を増幅するリードアンプ回路を備え、
上記リードアンプ回路は、
上記増幅動作時に、ソースが低い方のリードアンプ駆動用電圧源に接続され、ドレインが上記データ線対のうちの第１のデータ線に接続され、ゲートが上記第１のデータ線と対となる第２のデータ線に接続された状態となる第１のＮチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが低い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第２のデータ線に接続され、ゲートが上記第１のデータ線に接続された状態となる第２のＮチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが高い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第１のデータ線に接続され、ゲートが上記第２のデータ線に接続された状態となる第１のＰチャネル型ＭＯＳトランジスタと、
上記増幅動作時に、ソースが高い方のリードアンプ駆動用電圧源に接続され、ドレインが上記第２のデータ線に接続され、ゲートが上記第１のデータ線に接続された状態となる第２のＰチャネル型ＭＯＳトランジスタと、
を備えたことを特徴とする。
【００３０】
これにより、少ないトランジスタでリードアンプ回路を構成することができる。また、プリチャージ回路およびプリチャージ電位制御回路によって、データ線対が第１の検知電位以下でかつ第２の検知電位以上の電位にプリチャージされることによって、リードアンプ回路の感度は高くなる。
【００３１】
請求項１３の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第１の検知電位より高い第３の検知電位より高い場合に、上記第３の検知電位以下の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする。
【００３２】
請求項１４の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第２の検知電位より低い第４の検知電位よりも低い場合に、上記第４の検知電位以上の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする。
【００３３】
請求項１５の発明は、
請求項１の半導体記憶装置であって、
上記プリチャージ回路は、上記データ線対の電位が上記第１の検知電位より高い第３の検知電位よりも高い場合に、上記第３の検知電位以下の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し、上記データ線対の電位が上記第２の検知電位より低い第４の検知電位よりも低い場合に、上記第４の検知電位以上の場合よりも、上記プリチャージ回路から上記データ線対に大きな電流を流し得るように構成されたことを特徴とする。
【００３４】
これにより、データ線対の電位が第１の検知電位よりも高く、かつ第３の検知電位以下の場合、第３の検知電位より高い場合よりも小さな電流が流れ、データ線対の電位はゆっくり降下する。同様に、データ線対の電位が第２の検知電位よりも低く、かつ第４の検知電位以上の場合、第４の検知電位以下の場合よりも小さな電流が流れ、データ線対の電位はゆっくり上昇する。
【００３５】
請求項１６の発明は、
請求項１５の半導体記憶装置であって、  
上記プリチャージ電位制御回路は、
上記印加用低電圧を発生する印加用低電圧源と上記印加用高電圧を発生する印加用高電圧源との間の電圧を分圧し、上記第１の検知電位、上記第２の検知電位、上記第３の検知電位、および上記第４の検知電位として出力する検知電位出力回路を備えたことを特徴とする。
【００３６】
これにより、４つの検知電位を出力するために検知電位出力回路が共有されるので、比較的小さい回路面積でプリチャージ電位制御回路を構成することが容易になる。
【００３７】
請求項１７の発明は、
請求項１５の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記印加用低電圧源に接続されたソースと上記データ線対に接続されたドレインとを有する第１のＮチャネル型ＭＯＳトランジスタおよび第２のＮチャネル型ＭＯＳトランジスタと、
上記印加用高電圧源に接続されたソースと上記データ線対に接続されたドレインとを有する第１のＰチャネル型ＭＯＳトランジスタおよび第２のＰチャネル型ＭＯＳトランジスタと、
上記第１のＮチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第３の検知電位より高いときには上記第１のＮチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第３の検知電位より低いときには上記第１のＮチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第１のＮチャネル型ＭＯＳトランジスタ制御回路と、
上記第２のＮチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第１の検知電位より高いときには上記第２のＮチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第１の検知電位より低いときには上記第２のＮチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第２のＮチャネル型ＭＯＳトランジスタ制御回路と、    
上記第１のＰチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第２の検知電位より低いときには上記第１のＰチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第２の検知電位より高いときには上記第１のＰチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第１のＰチャネル型ＭＯＳトランジスタ制御回路と、
上記第２のＰチャネル型ＭＯＳトランジスタのゲートに、上記データ線対の電位が上記第４の検知電位より低いときには上記第２のＰチャネル型ＭＯＳトランジスタを導通させる電圧を出力し、上記データ線対の電位が上記第４の検知電位より高いときには上記第２のＰチャネル型ＭＯＳトランジスタを非導通にさせる電圧を出力する第２のＰチャネル型ＭＯＳトランジスタ制御回路と、
を備えたことを特徴とする。
【００３８】
請求項１８の発明は、
請求項１７の半導体記憶装置であって、
上記第１のＮチャネル型ＭＯＳトランジスタのサイズは、上記第２のＮチャネル型ＭＯＳトランジスタのサイズより大きく、かつ上記第２のＰチャネル型ＭＯＳトランジスタのサイズは、上記第１のＰチャネル型ＭＯＳトランジスタのサイズより大きいことを特徴とする。
【００３９】
請求項１９の発明は、
請求項１５の半導体記憶装置であって、
上記プリチャージ電位制御回路は、
上記データ線対の電位と上記第３の検知電位とが入力され、上記データ線対の電位と上記第３の検知電位との大小関係に応じた電圧を出力する第１の差動増幅回路と、
上記データ線対の電位と上記第１の検知電位とが入力され、上記データ線対の電位と上記第１の検知電位との大小関係に応じた電圧を出力する第２の差動増幅回路と、
上記データ線対の電位と上記第２の検知電位とが入力され、上記データ線対の電位と上記第２の検知電位との大小関係に応じた電圧を出力する第３の差動増幅回路と、
上記データ線対の電位と上記第４の検知電位とが入力され、上記データ線対の電位と上記第４の検知電位との大小関係に応じた電圧を出力する第４の差動増幅回路と、
を備え、
上記第２の差動増幅回路の出力に応じて、上記データ線対に上記印加用低電圧を印加するかどうかが制御され、
上記第３の差動増幅回路の出力に応じて、上記データ線対に上記印加用高電圧を印加するかどうかが制御され、
上記第１の差動増幅回路および上記第４の差動増幅回路の出力に応じて、上記プリチャージ回路に流れる電流が変化するように構成されたことを特徴とする。
【００４０】
これらにより、比較的小さい回路面積でプリチャージ電位制御回路を構成することが容易になる。
【発明の効果】
【００４１】
半導体記憶装置のプリチャージ時の消費電流が低減する。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００４３】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置の構成を示す回路図である。
【００４４】
同図に示すように、半導体記憶装置は、メモリセル１０１、センスアンプ回路１０２、Ｎチャネル型ＭＯＳトランジスタ１０３、１０４（スイッチング素子）、プリチャージ回路１０５、プリチャージ電位制御回路１０６、リードアンプ回路１０７、ライトバッファ１０８、１０９およびインバータ１１０を備えている。
【００４５】
メモリセル１０１には、ビット線ＢＬおよびビット線／ＢＬのいずれか一方とワード線ＷＬとが接続されている。メモリセル１０１は、接続されているワード線ＷＬが活性化されると、接続されているビット線ＢＬまたはビット線／ＢＬとの間でデータの入出力を行うようになっている。
【００４６】
センスアンプ回路１０２は、ビット線対ＢＬ、／ＢＬの間の電位差を増幅するようになっている。ここで、センスアンプ回路１０２の高い方の駆動用電圧は電圧ＶＤＤであり、低い方の駆動用電圧は電圧ＧＮＤ（０Ｖ）となっている。
【００４７】
Ｎチャネル型ＭＯＳトランジスタ１０３は、グローバルデータ線ＧＤＬ（データ線）とビット線ＢＬとの間に接続され、ゲートには列選択信号ＣＳＬが入力されるようになっている。
【００４８】
Ｎチャネル型ＭＯＳトランジスタ１０４は、グローバルデータ線／ＧＤＬ（データ線）とビット線／ＢＬとの間に接続され、ゲートには列選択信号ＣＳＬが入力されるようになっている。
【００４９】
ここで、列選択信号ＣＳＬのＨレベルは電圧ＶＤＤ、Ｌレベルは電圧ＧＮＤとなっている。
【００５０】
なお、Ｎチャネル型ＭＯＳトランジスタ１０３、１０４は、センスアンプ回路１０２の高い方の駆動用電圧と同じ電圧ＶＤＤで導通するようになっている。
【００５１】
プリチャージ回路１０５は、Ｎチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃを備えている。Ｎチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃのゲートには、グローバルデータ線プリチャージ信号ＧＰＲが入力され、プリチャージ時には、Ｎチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃが導通状態になるようになっている。
【００５２】
プリチャージ電位制御回路１０６は、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が所定の第１の検知電位より高い場合は、グローバルデータ線ＧＤＬ、／ＧＤＬに電圧ＧＮＤを印加し、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が所定の第２の検知電位より低い場合は、グローバルデータ線ＧＤＬ、／ＧＤＬに電圧ＶＤＤを印加し、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ以下でかつ第２の検知電位ＶＲＰ以上の場合は、電圧を印加しないようになっている。このプリチャージ電位制御回路１０６の詳細な構成については後述する。
【００５３】
リードアンプ回路１０７は、グローバルデータ線対ＧＤＬ、／ＧＤＬ間の電位差を増幅し、出力データＤＯを出力するようになっている。このリードアンプ回路１０７の詳細な構成についても後述する。
【００５４】
ライトバッファ１０８、１０９は、ライトイネーブル信号ＷＥによって活性状態と非活性状態のいずれかに制御されるようになっている。ライトバッファ１０８は、活性状態では、入力される入力データＤＩをそのままグローバルデータ線ＧＤＬに出力し、非活性状態では、入力される入力データＤＩをグローバルデータ線ＧＤＬに出力しないようになっている。ライトバッファ１０９には、インバータ１１０から出力される入力データＤＩの反転データ／ＤＩが入力されるようになっている。ライトバッファ１０９は、活性状態では、入力される反転データ／ＤＩをそのままグローバルデータ線／ＧＤＬに出力し、非活性状態では、入力される反転データ／ＤＩをグローバルデータ線／ＧＤＬに出力しないようになっている。
【００５５】
次に、プリチャージ電位制御回路１０６の詳細な構成について説明する。
【００５６】
図２に示すように、プリチャージ電位制御回路１０６は、印加用高電圧源１０６ａ、印加用低電圧源１０６ｂ、検知電位出力回路１０６ｃ、差動増幅回路１０６ｇ、１０６ｈ、Ｐチャネル型ＭＯＳトランジスタ１０６ｉ、およびＮチャネル型ＭＯＳトランジスタ１０６ｊを備えている。
【００５７】
印加用高電圧源１０６ａは、電圧ＶＤＤを発生するようになっている。なお、印加用高電圧源１０６ａは、センスアンプ回路１０２に、電圧ＶＤＤを高い方の駆動用電圧として供給するようになっている。
【００５８】
印加用低電圧源１０６ｂは、電圧ＧＮＤを発生するようになっている。なお、印加用高電圧源１０６ａは、センスアンプ回路１０２に、電圧ＧＮＤを低い方の駆動用電圧として供給するようになっている。
【００５９】
検知電位出力回路１０６ｃは、抵抗素子１０６ｄ〜１０６ｆを備え、印加用高電圧源１０６ａと印加用低電圧源１０６ｂとの間の電圧を分圧し、第１の検知電位ＶＲＮ、および第２の検知電位ＶＲＰを出力するようになっている。例えば、図３に示すように、ＶＲＮとして０．５×ＶＤＤより所定分高い電圧、ＶＲＰとして０．５×（ＶＤＤ−Ｖｔ）より所定分低い電圧を出力するようになっている。０．５×ＶＤＤは、書き込み動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの平均電位、０．５×（ＶＤＤ−Ｖｔ）は、読み出し動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの平均電位である。書き込み動作と読み出し動作の詳細については後述する。ここで、抵抗素子１０６ｄ〜１０６ｆの抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とすると、検知電位と抵抗素子の抵抗値の関係は、第１の検知電位ＶＲＮ＝ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）、第２の検知電位ＶＲＰ＝ＶＤＤ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）で表される。この関係に従って、第１の検知電位ＶＲＮが０．５×ＶＤＤより大きい値に、第２の検知電位ＶＲＰが０．５×（ＶＤＤ−Ｖｔ）より小さい値になるように、抵抗素子１０６ｄ〜１０６ｆの抵抗値Ｒ１、Ｒ２、Ｒ３が設定される。
【００６０】
差動増幅回路１０６ｇは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮより高いときには、Ｎチャネル型ＭＯＳトランジスタ１０６ｊのゲートに、Ｎチャネル型ＭＯＳトランジスタ１０６ｊを導通させる高い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ以下のときには、Ｎチャネル型ＭＯＳトランジスタ１０６ｊのゲートに、Ｎチャネル型ＭＯＳトランジスタ１０６ｊを非導通にさせる低い電圧を出力するようになっている。
【００６１】
差動増幅回路１０６ｈは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第２の検知電位ＶＲＰより低いときには、Ｐチャネル型ＭＯＳトランジスタ１０６ｉのゲートに、Ｐチャネル型ＭＯＳトランジスタ１０６ｉを導通させる低い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第２の検知電位ＶＲＰ以上のときには、Ｐチャネル型ＭＯＳトランジスタ１０６ｉのゲートに、Ｐチャネル型ＭＯＳトランジスタ１０６ｉを非導通にさせる高い電圧を出力するようになっている。
【００６２】
上記構成により、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、第１の検知電位ＶＲＮ以下でかつ第２の検知電位ＶＲＰ以上の範囲に維持される。
【００６３】
次に、リードアンプ回路１０７（メインアンプ回路）の詳細な構成について説明する。
【００６４】
図４に示すように、リードアンプ回路１０７は、リードアンプ駆動用電圧源１０７ａ、１０７ｂ、Ｎチャネル型ＭＯＳトランジスタ１０７ｃ、１０７ｅ〜１０７ｈ、Ｐチャネル型ＭＯＳトランジスタ１０７ｄ、１０７ｉ、１０７ｊを備えたクロスカップル型のアンプである。
【００６５】
リードアンプ駆動用電圧源１０７ａは、電圧ＶＤＤを発生するようになっている。
【００６６】
リードアンプ駆動用電圧源１０７ｂは、電圧ＧＮＤを発生するようになっている。
【００６７】
Ｎチャネル型ＭＯＳトランジスタ１０７ｃ、およびＰチャネル型ＭＯＳトランジスタ１０７ｄは、リードアンプ回路１０７を活性化させるためにメインアンプ起動信号ＭＳＥ、／ＭＳＥによって、導通状態にされるようになっている。
【００６８】
Ｎチャネル型ＭＯＳトランジスタ１０７ｅ、１０７ｆは、グローバルデータ線対ＧＤＬ、／ＧＤＬ間の電圧が増幅される際、メインアンプスイッチへの入力信号ＭＡＳＷによって、導通状態にされるようになっている。
【００６９】
次に、上記のように構成された半導体記憶装置の読み出し動作について、図５のタイミングチャートを参照して説明する。
【００７０】
図５は、本発明の実施形態１に係る半導体記憶装置の読み出し動作時の各信号の電圧レベルの例を示すタイミングチャートである。
【００７１】
まず、あるメモリセル１０１に接続されたワード線ＷＬが活性化すると、メモリセル１０１に記憶されたデータがビット線ＢＬまたはビット線／ＢＬに出力される。そして、活性状態にされたセンスアンプ回路１０２によって、ビット線ＢＬとビット線／ＢＬとの間の電圧が増幅される。その結果、図５に示すように、増幅後のビット線ＢＬ、／ＢＬの電位は、例えば、それぞれ電圧ＶＤＤ、電圧ＧＮＤとなる。
【００７２】
一方、センスアンプ回路１０２によるビット線ＢＬおよびビット線／ＢＬの電圧の増幅が開始される時、グローバルデータ線プリチャージ信号ＧＰＲはＨレベルとなっている。そのため、グローバルデータ線ＧＤＬ、／ＧＤＬはプリチャージ回路１０５によってプリチャージされた状態になっている。すなわち、プリチャージ回路１０５のＮチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃが導通状態であり、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、後に詳述するようにプリチャージ電位制御回路１０６によって制御されて互いに等しい所定の範囲の電位となっている。
【００７３】
センスアンプ回路１０２によって、ビット線ＢＬおよびビット線／ＢＬの電位がそれぞれ電圧ＶＤＤ、電圧ＧＮＤまで増幅された後、列選択信号ＣＳＬがＨレベルにされる。これにより、Ｎチャネル型ＭＯＳトランジスタ１０３、１０４が導通状態になり、グローバルデータ線ＧＤＬとビット線ＢＬとが接続され、グローバルデータ線／ＧＤＬとビット線／ＢＬとが接続される。また、列選択信号ＣＳＬがＨレベルになるのと同時に、グローバルデータ線プリチャージ信号ＧＰＲがＬレベルにされる。そして、グローバルデータ線対ＧＤＬ、／ＧＤＬに、ビット線対ＢＬ、／ＢＬのデータが転送される。すると、例えば、図５に示すように、グローバルデータ線／ＧＤＬの電位は電圧ＧＮＤとなるが、グローバルデータ線ＧＤＬの電位は、電圧ＶＤＤよりＮチャネル型ＭＯＳトランジスタ１０３の閾値電圧Ｖｔ分低い電位、すなわちＶＤＤ−Ｖｔまでしか上昇しない。
【００７４】
その後、メインアンプスイッチへの入力信号ＭＡＳＷがＨレベルになり、リードアンプ回路１０７のＮチャネル型ＭＯＳトランジスタ１０７ｅ、１０７ｆは導通状態となる。これにより、グローバルデータ線対ＧＤＬ、／ＧＤＬの信号が、リードアンプ回路１０７の増幅動作を行う部分に入力される。その後、メインアンプ起動信号ＭＳＥ、／ＭＳＥがそれぞれＨレベル、Ｌレベルにされ、リードアンプ回路１０７は、活性化された状態になり、メモリセル１０１のデータに基づくグローバルデータ線対ＧＤＬ、／ＧＤＬの信号を増幅して、出力データＤＯを出力する。
【００７５】
出力データＤＯが出力された後、次の読み出しに備えるため、メインアンプスイッチへの入力信号ＭＡＳＷがＬレベルにされ、メインアンプ起動信号ＭＳＥ、／ＭＳＥがそれぞれＬレベル、Ｈレベルにされることにより、リードアンプ回路１０７は非活性化される。また、列選択信号ＣＳＬがＬレベルにされ、ビット線対ＢＬ、／ＢＬのデータがグローバルデータ線対ＧＤＬ、／ＧＤＬに転送されない状態になる。その後、グローバルデータ線プリチャージ信号ＧＰＲがＨレベルにされる。これにより、プリチャージ回路１０５のＮチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃが導通状態となり、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、互いに等しい所定の電位となり、プリチャージ電位制御回路１０６によって制御される。
【００７６】
次に、本発明の実施形態１に係る半導体記憶装置の書き込み動作について、図６のタイミングチャートを参照して説明する。
【００７７】
図６は、本発明の実施形態１に係る半導体記憶装置の書き込み動作時の各信号の電圧レベルの例を示すタイミングチャートである。
【００７８】
まず、あるメモリセル１０１に接続されたワード線ＷＬが活性化すると、メモリセル１０１に記憶されたデータがビット線ＢＬまたはビット線／ＢＬに出力される。そして、活性状態にされたセンスアンプ回路１０２によって、ビット線ＢＬとビット線／ＢＬとの間の電圧が増幅される。その結果、図６に示すように、例えば、増幅後のビット線ＢＬ、／ＢＬの電位は、それぞれ電圧ＶＤＤ、電圧ＧＮＤとなる。
【００７９】
一方、センスアンプ回路１０２によるビット線ＢＬおよびビット線／ＢＬの電圧の増幅が開始される時、グローバルデータ線プリチャージ信号ＧＰＲはＨレベルとなっている。そのため、グローバルデータ線ＧＤＬ、／ＧＤＬはプリチャージ回路１０５によってプリチャージされた状態になっている。すなわち、プリチャージ回路１０５のＮチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃが導通状態であり、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、後に詳述するようにプリチャージ電位制御回路１０６によって制御されて互いに等しい所定の範囲の電位となっている。
【００８０】
センスアンプ回路１０２によって、ビット線ＢＬおよびビット線／ＢＬの電位がそれぞれ電圧ＶＤＤ、電圧ＧＮＤまで増幅された後、列選択信号ＣＳＬがＨレベルにされる。これにより、Ｎチャネル型ＭＯＳトランジスタ１０３、１０４が導通状態になり、グローバルデータ線ＧＤＬとビット線ＢＬとが接続され、グローバルデータ線／ＧＤＬとビット線／ＢＬとが接続される。一方、列選択信号ＣＳＬがＨレベルになるのと同時に、グローバルデータ線プリチャージ信号ＧＰＲがＬレベルにされる。また、列選択信号ＣＳＬがＨレベルになるのと同時に、ライトイネーブル信号ＷＥがＨレベルとなり、ライトバッファ１０８、１０９が活性状態となる。これにより、グローバルデータ線ＧＤＬ、／ＧＤＬは入力データＤＩに基づいた電位となる。図６に示すように、例えば、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、それぞれ電圧ＶＤＤ、電圧ＧＮＤとなる。そして、ビット線ＢＬ、／ＢＬの電位は、電圧ＶＤＤ−Ｖｔ、電圧ＧＮＤとなる。そして、メモリセル１０１のデータが、入力データＤＩに応じたデータに書き換えられる。
【００８１】
データが書き込まれると、次の読み出しに備えるため、ライトイネーブル信号ＷＥがＬレベルとなり、ライトバッファ１０８、１０９が非活性状態となる。また、列選択信号ＣＳＬがＬレベルにされ、グローバルデータ線対ＧＤＬ、／ＧＤＬに、ビット線対ＢＬ、／ＢＬのデータが転送されない状態になる。その後、グローバルデータ線プリチャージ信号ＧＰＲがＨレベルにされる。これにより、プリチャージ回路１０５のＮチャネル型ＭＯＳトランジスタ１０５ａ〜１０５ｃが導通状態となり、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、互いに等しい所定の電位となり、プリチャージ電位制御回路１０６によって制御される。
【００８２】
次に、上記のように構成されたプリチャージ電位制御回路１０６がプリチャージ時にグローバルデータ線ＧＤＬ、／ＧＤＬの電位を制御する動作について説明する。
【００８３】
図７は、上記のように構成された半導体記憶装置において、プリチャージ電位制御回路１０６からプリチャージ回路１０５に流れる電流の大きさとグローバルデータ線ＧＤＬ、／ＧＤＬの電位との関係を示すグラフである。
【００８４】
プリチャージ電位制御回路１０６では、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ以下でかつ、第２の検知電位ＶＲＰ以上の時、Ｐチャネル型ＭＯＳトランジスタ１０６ｉ、およびＮチャネル型ＭＯＳトランジスタ１０６ｊが両方非導通になり、グローバルデータ線ＧＤＬ、／ＧＤＬにはプリチャージ電位制御回路１０６から電圧が印加されず、電流が流れない。したがって、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位が、読み出し動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの電位の平均０．５×（ＶＤＤ−Ｖｔ）である場合であっても、書き込み動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの電位の平均０．５×ＶＤＤである場合であっても、プリチャージ時に電流が流れない。つまり、読み出し動作後のプリチャージ時と書き込み動作後のプリチャージ時のいずれの場合にも電流が流れず、電力が消費されない。
【００８５】
また、読み出し動作時や書き込み動作時に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が電圧ＧＮＤ以上で第２の検知電位ＶＲＰより低くなっている場合には、Ｐチャネル型ＭＯＳトランジスタ１０６ｉが導通し、プリチャージ電位制御回路１０６からプリチャージ回路１０５に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が上がる。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮより高く電圧ＶＤＤ以下の場合、Ｎチャネル型ＭＯＳトランジスタ１０６ｊが導通し、プリチャージ回路１０５からプリチャージ電位制御回路１０６に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が下がる。これらの動作により、グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、第１の検知電位ＶＲＮ以下でかつ、第２の検知電位ＶＲＰ以上の範囲の電位、すなわち０．５×ＶＤＤに近い電位に保たれる。このように、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が０．５×ＶＤＤに近いプリチャージ電位に保たれることにより、リードアンプ回路１０７が適切に動作する。さらに、グローバルデータ線ＧＤＬ、／ＧＤＬに製造上の不具合やばらつき等によってリーク電位が生じる場合でも、電流供給能力の許す限り、グローバルデータ線ＧＤＬ、／ＧＤＬの電位を第１の検知電位ＶＲＮ以下でかつ、第２の検知電位ＶＲＰ以上の範囲、すなわち０．５×ＶＤＤに近い電位に維持することができるので、リードアンプ回路１０７を適切に動作させることができる。
【００８６】
なお、上記の説明では、第１の検知電位ＶＲＮは、０．５×ＶＤＤより所定分高い電圧、第２の検知電位ＶＲＰは０．５×（ＶＤＤ−Ｖｔ）より所定分低い電圧に設定されている例を示したが、これに限らない。検知電位は、例えば、リードアンプ回路１０７の適正動作可能範囲、許容消費電力、またはローバルデータ線ＧＤＬ、／ＧＤＬの電位を変動させる要因等に応じて設定されればよい。
【００８７】
《発明の実施形態２》
本発明の実施形態２の半導体記憶装置は、プリチャージ電位制御回路１０６に代えて、図８に示すようなプリチャージ電位制御回路２０６を備えている。
【００８８】
本実施形態のプリチャージ電位制御回路２０６は、検知電位出力回路２０６ａが、検知電位出力回路１０６ｃの構成に加えて印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ２０６ｂを備えている点で、プリチャージ電位制御回路１０６と異なっている。
【００８９】
印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ２０６ｂは、ドレインとゲートが印加用高電圧源１０６ａに接続され、ソースが抵抗素子１０６ｄに接続されている。印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ２０６ｂは、Ｎチャネル型ＭＯＳトランジスタ１０３および／または、Ｎチャネル型ＭＯＳトランジスタ１０４と同じサイズのＮチャネル型ＭＯＳトランジスタで構成されていてもよい。
【００９０】
本実施形態の半導体記憶装置は、検知電位出力回路２０６ａを除いては、実施形態１の半導体装置と同様の動作を行う。検知電位出力回路２０６ａは、印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ２０６ｂのソースと上記印加用低電圧源１０６ｂとの間の電圧を分圧し、第１の検知電位ＶＲＮおよび第２の検知電位ＶＲＰとして出力する。
【００９１】
上記構成により、実施形態１の効果に加え、さらに供給電源ＶＤＤのレベルが変わった場合でもプリチャージ時のグローバルデータ線ＧＤＬ、／ＧＤＬは、不必要な電流を流さないように、プリチャージ前のグローバルデータ線ＧＤＬ、／ＧＤＬの平均電位の供給電源ＶＤＤに依存した電位、すなわち書き込み時は０．５×ＶＤＤ、読み出し時は０．５×（ＶＤＤ−Ｖｔ）となることから、実施例１に比べ、より広い供給電源ＶＤＤの範囲で電流の消費を抑えることが可能となる。またトランジスタの面積は一般的に抵抗素子１０６ｄの面積よりも小さいことから、面積も削減可能となる。
《発明の実施形態３》
本発明の実施形態３の半導体記憶装置は、プリチャージ電位制御回路１０６に代えて、図９に示すようなプリチャージ電位制御回路３０６を備えている。
【００９２】
本実施形態のプリチャージ電位制御回路３０６は、検知電位出力回路３０６ａが、検知電位出力回路１０６ｃの構成に加えて印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタ３０６ｂを備えている点で、プリチャージ電位制御回路１０６と異なっている。
【００９３】
印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタ３０６ｂは、ソースが印加用高電圧源１０６ａに接続され、ドレインとゲートが抵抗素子１０６ｄに接続されている。
【００９４】
本実施形態の半導体記憶装置は、検知電位出力回路３０６ａを除いては、実施形態１の半導体装置と同様の動作を行う。検知電位出力回路３０６ａは、印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタ３０６ｂのドレインおよびゲートと印加用低電圧源１０６ｂとの間の電圧を分圧し、第１の検知電位ＶＲＮおよび第２の検知電位ＶＲＰとして出力する。
【００９５】
上記構成により、実施形態２のように印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ２０６ｂのゲートが印加用高電圧源１０６ａに直接接続される場合よりも、ゲート酸化膜が破壊されにくくなる。また、印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタ３０６ｂのドレインおよびゲートの電位の印加用高電圧源１０６ａの供給電圧に対する依存性が、読み出し動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの平均電位の印加用高電圧源１０６ａの供給電圧に対する依存性に近いので、実施例１に比べ、より広い供給電圧の範囲で電流の消費を抑えることが可能となる。
【００９６】
《発明の実施形態４》
本発明の実施形態４の半導体記憶装置は、プリチャージ電位制御回路１０６に代えて、図１０に示すようなプリチャージ電位制御回路４０６を備えている。
【００９７】
本実施形態のプリチャージ電位制御回路４０６は、検知電位出力回路４０６ａが、検知電位出力回路１０６ｃの抵抗素子１０６ｄ〜１０６ｆに代えて、抵抗値を調整する機能を有する抵抗素子４０６ｂ〜４０６ｄを備えている点で、プリチャージ電位制御回路１０６と異なっている。抵抗値を調整する方法としては、ウェハに回路パターンが作り込まれた後にレーザートリミングやアンチヒューズによって抵抗値を調整する方法がある。
【００９８】
図１１は、レーザートリミングやアンチヒューズによって抵抗値が調整される各抵抗素子４０６ｂ〜ｄの構成例を示す回路図である。
【００９９】
図１１に示されるように、各抵抗素子４０６ｂ〜ｄは、Ｎチャネル型ＭＯＳトランジスタ４０６ｅ、Ｐチャネル型ＭＯＳトランジスタ４０６ｆ、および抵抗素子４０６ｇから構成される回路を複数備えている。
【０１００】
Ｎチャネル型ＭＯＳトランジスタ４０６ｅとＰチャネル型ＭＯＳトランジスタ４０６ｆのゲートには、ヒューズデータＦＤｎ（ｋ）、および／ＦＤｎ（ｋ）がそれぞれ入力されるようになっている。ここで、ｎは抵抗素子４０６ｂ〜４０６ｄのうちのいずれの抵抗素子であるかを指定する記号であり、ｍは抵抗素子４０６ｂ〜４０６ｄのそれぞれに含まれる抵抗素子４０６ｇの数を示す記号である。また、括弧内のｋは、複数ある４０６ｇのうちいずれの４０６ｇであるかを指定する記号である。ヒューズデータＦＤｎ（ｋ）、および／ＦＤｎ（ｋ）の各電位は、ウェハに回路パターンが作り込まれた後に、レーザートリミングやアンチヒューズによって設定されるようになっている。
【０１０１】
上記のプリチャージ電位制御回路４０６を用いた場合、レーザートリミングやアンチヒューズによってヒューズデータＦＤｎ（ｋ）、および／ＦＤｎ（ｋ）の各電位を調整することができる。したがって、ウェハに回路パターンが作り込まれた後に、抵抗素子４０６ｂ〜４０６ｄの抵抗値を調整することによって、検知電位出力回路４０６ａに適当な第１の検知電位ＶＲＮと第２の検知電位ＶＲＰとを出力させ、リードアンプ回路１０７を適切に動作させることができる。
【０１０２】
《発明の実施形態５》
本発明の実施形態５の半導体記憶装置は、プリチャージ電位制御回路１０６に代えて、図１２に示すようなプリチャージ電位制御回路５０６を備えている。
【０１０３】
本実施形態のプリチャージ電位制御回路５０６は、印加用高電圧源１０６ａ、印加用低電圧源１０６ｂ、検知電位出力回路５０６ａ、差動増幅回路５０６ｇ〜５０６ｊ、Ｐチャネル型ＭＯＳトランジスタ５０６ｋ、５０６ｍ、およびＮチャネル型ＭＯＳトランジスタ５０６ｌ、５０６ｎを備えている。
【０１０４】
検知電位出力回路５０６ａは、抵抗素子５０６ｂ〜５０６ｆを備え、印加用高電圧源１０６ａと印加用低電圧源１０６ｂとの間の電圧を分圧し、第１の検知電位ＶＲＮ１、第２の検知電位ＶＲＰ１、第３の検知電位ＶＲＮ２、および第４の検知電位ＶＲＰ２を出力するようになっている。例えば、ＶＲＮ１として０．５×ＶＤＤより所定分低い電圧、ＶＲＰ１として０．５×（ＶＤＤ−Ｖｔ）より所定分高い電圧、ＶＲＮ２としてＶＲＮ１より所定分高い電圧、ＶＲＰ２としてＶＲＰ１より所定分低い電圧を出力するようになっている。
【０１０５】
差動増幅回路５０６ｇは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第３の検知電位ＶＲＮ２よりも高い場合には、Ｎチャネル型ＭＯＳトランジスタ５０６ｎのゲートに、Ｎチャネル型ＭＯＳトランジスタ５０６ｎを導通させる高い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第３の検知電位ＶＲＮ２以下のときには、Ｎチャネル型ＭＯＳトランジスタ５０６ｎのゲートに、Ｎチャネル型ＭＯＳトランジスタ５０６ｎを非導通にさせる低い電圧を出力するようになっている。
【０１０６】
差動増幅回路５０６ｈは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１よりも高い場合には、Ｎチャネル型ＭＯＳトランジスタ５０６ｌのゲートに、Ｎチャネル型ＭＯＳトランジスタ５０６ｌを導通させる高い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１以下のときには、Ｎチャネル型ＭＯＳトランジスタ５０６ｌのゲートに、Ｎチャネル型ＭＯＳトランジスタ５０６ｌを非導通にさせる低い電圧を出力するようになっている。
【０１０７】
差動増幅回路５０６ｉは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第２の検知電位ＶＲＰ１以上の場合には、Ｐチャネル型ＭＯＳトランジスタ５０６ｋのゲートに、Ｐチャネル型ＭＯＳトランジスタ５０６ｋを非導通にさせる高い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第２の検知電位ＶＲＰ１より低いときには、Ｐチャネル型ＭＯＳトランジスタ５０６ｋのゲートに、Ｐチャネル型ＭＯＳトランジスタ５０６ｋを導通させる低い電圧を出力するようになっている。
【０１０８】
差動増幅回路５０６ｊは、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第４の検知電位ＶＲＰ２以上の場合には、Ｐチャネル型ＭＯＳトランジスタ５０６ｍのゲートに、Ｐチャネル型ＭＯＳトランジスタ５０６ｍを非導通にさせる高い電圧を出力するようになっている。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第４の検知電位ＶＲＰ２より低いときには、Ｐチャネル型ＭＯＳトランジスタ５０６ｍのゲートに、Ｐチャネル型ＭＯＳトランジスタ５０６ｍを導通させる低い電圧を出力するようになっている。
【０１０９】
また、Ｐチャネル型ＭＯＳトランジスタ５０６ｍのサイズはＰチャネル型ＭＯＳトランジスタ５０６ｋのサイズより大きく、Ｎチャネル型ＭＯＳトランジスタ５０６ｎのサイズはＮチャネル型ＭＯＳトランジスタ５０６ｌのサイズより大きくなるように構成される。
【０１１０】
本実施形態の半導体記憶装置は、プリチャージ電位制御回路５０６を除いては、実施形態１の半導体装置と同様の動作を行う。
【０１１１】
次に、上記のように構成されたプリチャージ電位制御回路５０６がプリチャージ時にグローバルデータ線ＧＤＬ、／ＧＤＬの電位を制御する動作について、図１３を参照して説明する。
【０１１２】
図１３は、本実施形態の半導体記憶装置において、プリチャージ電位制御回路５０６からプリチャージ回路１０５に流れる電流の大きさとグローバルデータ線ＧＤＬ、／ＧＤＬの電位との関係を示すグラフである。
【０１１３】
プリチャージ電位制御回路５０６では、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第３の検知電位ＶＲＮ２より高い時、Ｎチャネル型ＭＯＳトランジスタ５０６ｌ、５０６ｎが両方導通し、プリチャージ回路１０５からプリチャージ電位制御回路５０６に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が下がる。
【０１１４】
グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第３の検知電位ＶＲＮ２以下でかつ、第１の検知電位ＶＲＮ１より高い時、Ｎチャネル型ＭＯＳトランジスタ５０６ｌだけが導通し、プリチャージ回路１０５からプリチャージ電位制御回路５０６に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が下がる。この時、Ｎチャネル型ＭＯＳトランジスタ５０６ｌだけが導通しているので、Ｎチャネル型ＭＯＳトランジスタ５０６ｌ、５０６ｎが両方導通している場合より、流れる電流は小さく、単位時間あたりの電力消費量は少ない。
【０１１５】
グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第４の検知電位ＶＲＰ２より低い時、Ｐチャネル型ＭＯＳトランジスタ５０６ｋ、５０６ｍが両方導通し、プリチャージ電位制御回路５０６からプリチャージ回路１０５に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が上がる。
【０１１６】
グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第４の検知電位ＶＲＰ２以上でかつ、第２の検知電位ＶＲＰ１より低い時、Ｐチャネル型ＭＯＳトランジスタ５０６ｋだけが導通し、プリチャージ電位制御回路５０６からプリチャージ回路１０５に電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が上がる。この時、Ｐチャネル型ＭＯＳトランジスタ５０６ｋだけが導通しているので、Ｐチャネル型ＭＯＳトランジスタ５０６ｋ、５０６ｍが両方導通している場合より、流れる電流は小さく、単位時間あたりの電力消費量も少ない。
【０１１７】
グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１以下でかつ、第２の検知電位ＶＲＰ１以上の時、Ｐチャネル型ＭＯＳトランジスタ５０６ｋ、５０６ｍ、およびＮチャネル型ＭＯＳトランジスタ５０６ｌ、５０６ｎがすべて非導通になり、グローバルデータ線ＧＤＬ、／ＧＤＬにはプリチャージ電位制御回路５０６から電圧が印加されず、電流が流れない。
【０１１８】
上記のような動作により、プリチャージ開始から十分な時間が経過すると、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位は、第１の検知電位ＶＲＮ１以下でかつ、第２の検知電位ＶＲＰ１以上の電位に保たれる。このように、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１以下でかつ、第２の検知電位ＶＲＰ１以上の電位、すなわち０．５×ＶＤＤに近い電位に保たれるので、リードアンプ回路１０７が適切に動作する。さらに、グローバルデータ線ＧＤＬ、／ＧＤＬに製造上の不具合やばらつき等によってリーク電位が生じる場合でも、電流供給能力の許す限り、グローバルデータ線ＧＤＬ、／ＧＤＬの電位を第１の検知電位ＶＲＮ１以下でかつ、第２の検知電位ＶＲＰ１以上の範囲、すなわち０．５×ＶＤＤに近い電位に維持することができるので、リードアンプ回路１０７を適切に動作させることができる。
【０１１９】
また、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位が、読み出し動作後、読み出し動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの電位の平均０．５×（ＶＤＤ−Ｖｔ）となっている場合、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第２の検知電位ＶＲＰ１になるまでは電流が流れるが、第２の検知電位ＶＲＰ１になった後は電流は流れない。一方、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位が、書き込み動作後、書き込み動作時のグローバルデータ線ＧＤＬ、／ＧＤＬの電位の平均０．５×ＶＤＤとなっている場合、電流グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１になるまでは電流が流れるが、第１の検知電位ＶＲＮ１になった後は電流は流れない。このように、電流グローバルデータ線ＧＤＬ、／ＧＤＬが所定の範囲の電位になれば電圧が印加されなくなって電流が流れなくなるので、所定の一点の電位となるまで電流が流れる従来の構成に比べ、各プリチャージ時に流れる電流量の平均は小さくなり、消費電力が低減される。
【０１２０】
また、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第３の検知電位ＶＲＮ２より高い時、第３の検知電位ＶＲＮ２以下でかつ第１の検知電位ＶＲＮ１より高い時よりも、大きな電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位はより高速に降下する。同様に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位が第４の検知電位ＶＲＰ２より低い時は、第４の検知電位ＶＲＰ２以上でかつ第２の検知電位ＶＲＰ１より低い時よりも、大きな電流が流れ、グローバルデータ線ＧＤＬ、／ＧＤＬの電位はより高速に上昇する。
【０１２１】
また、プリチャージ時間を変化させることによって、リードアンプ１０７の動作の安定性や消費電力を調整することができる。例えば、グローバルデータ線ＧＤＬ、／ＧＤＬの電位がプリチャージ終了時に必ず第１の検知電位ＶＲＮ１以下で第２の検知電位ＶＲＰ１以上の範囲になるようにプリチャージ時間を長くすることによって、リードアンプ回路１０７により安定した動作をさせることができる。逆に、グローバルデータ線ＧＤＬ、／ＧＤＬの電位を第３の検知電位ＶＲＮ２以下で第４の検知電位ＶＲＰ２以上の範囲に維持しておけば十分な場合、プリチャージ時間をある程度短くすることによって消費電力を低減することができる。つまり、プリチャージ時間が、第１の検知電位ＶＲＮ１以下で第２の検知電位ＶＲＰ１以上の電位までグローバルデータ線ＧＤＬ、／ＧＤＬの電位が遷移するために必要な時間よりも短い時間であった場合、プリチャージ終了時にグローバルデータ線ＧＤＬ、／ＧＤＬの電位が第１の検知電位ＶＲＮ１以下で第２の検知電位ＶＲＰ１以上の範囲になるとは限らないが、電流が流れる時間が短くなり、消費電力が低減する。
【産業上の利用可能性】
【０１２２】
本発明に係る半導体記憶装置は、プリチャージ時の消費電流が低減するという効果を有し、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の実施形態１に係るプリチャージ電位制御回路１０６の構成を示す回路図である。
【図３】本発明の実施形態１に係る半導体記憶装置の第１の検知電位ＶＲＮ、および第２の検知電位ＶＲＰがどのように設定されるかを示す説明図である。
【図４】本発明の実施形態１に係るリードアンプ回路１０７の構成を示す回路図である。
【図５】本発明の実施形態１に係る半導体記憶装置の読み出し動作時の各信号の電圧レベルの例を示すタイミングチャートである。
【図６】本発明の実施形態１に係る半導体記憶装置の書き込み動作時の各信号の電圧レベルの例を示すタイミングチャートである。
【図７】本発明の実施形態１に係る半導体記憶装置において、プリチャージ電位制御回路１０６からプリチャージ回路１０５に流れる電流の大きさとグローバルデータ線ＧＤＬ、／ＧＤＬの電位との関係を示すグラフである。
【図８】本発明の実施形態２に係るプリチャージ電位制御回路２０６の構成を示す回路図である。
【図９】本発明の実施形態３に係るプリチャージ電位制御回路３０６の構成を示す回路図である。
【図１０】本発明の実施形態４に係るプリチャージ電位制御回路４０６の構成を示す回路図である。
【図１１】本発明の実施形態４に係るレーザートリミングやアンチヒューズによって抵抗値が調整される各抵抗素子４０６ｂ〜ｄの構成例を示す回路図である。
【図１２】本発明の実施形態５に係るプリチャージ電位制御回路５０６の構成を示す回路図である。
【図１３】本発明の実施形態５に係る半導体記憶装置において、プリチャージ電位制御回路５０６からプリチャージ回路１０５に流れる電流の大きさとグローバルデータ線ＧＤＬ、／ＧＤＬの電位との関係を示すグラフである。
【符号の説明】
【０１２４】
１０１      メモリセル
１０２      センスアンプ回路
１０３・１０４    Ｎチャネル型ＭＯＳトランジスタ
１０５      プリチャージ回路
１０５ａ〜１０５ｃ      Ｎチャネル型ＭＯＳトランジスタ
１０６      プリチャージ電位制御回路
１０６ａ    印加用高電圧源
１０６ｂ    印加用低電圧源
１０６ｃ    検知電位出力回路 
１０６ｄ〜１０６ｆ      抵抗素子
１０６ｇ・１０６ｈ      差動増幅回路
１０６ｉ    Ｐチャネル型ＭＯＳトランジスタ
１０６ｊ    Ｎチャネル型ＭＯＳトランジスタ
１０７      リードアンプ回路
１０７ａ・１０７ｂ      リードアンプ駆動用電圧源
１０７ｃ・１０７ｅ〜１０７ｈ  Ｎチャネル型ＭＯＳトランジスタ
１０７ｄ・１０７ｉ・１０７ｊ  Ｐチャネル型ＭＯＳトランジスタ 
１０８・１０９    ライトバッファ
１１０      インバータ
２０６      プリチャージ電位制御回路
２０６ａ    検知電位出力回路
２０６ｂ    印加用高電圧源接続Ｎチャネル型ＭＯＳトランジスタ
３０６      プリチャージ電位制御回路
３０６ａ    検知電位出力回路
３０６ｂ    印加用高電圧源接続Ｐチャネル型ＭＯＳトランジスタ
４０６      プリチャージ電位制御回路
４０６ａ    検知電位出力回路
４０６ｂ〜４０６ｄ      抵抗素子
４０６ｅ    Ｎチャネル型ＭＯＳトランジスタ 
４０６ｆ    Ｐチャネル型ＭＯＳトランジスタ 
４０６ｇ    抵抗素子
５０６      プリチャージ電位制御回路
５０６ａ    検知電位出力回路
５０６ｂ〜５０６ｆ      抵抗素子
５０６ｇ〜５０６ｊ      差動増幅回路
５０６ｋ・５０６ｍ      Ｐチャネル型ＭＯＳトランジスタ
５０６ｌ・５０６ｎ      Ｎチャネル型ＭＯＳトランジスタ