(57)【要約】【課題】  単一横モード動作可能で、かつ素子抵抗の上昇を抑制することができる光半導体素子を提供する。【解決手段】  第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層が配置されている。活性層の上に上部クラッド層が配置されている。上部クラッド層は、半導体材料で形成され、リッジ部と被覆部とを含む。リッジ部は活性層の表面に沿って一方向に延在し、被覆部はリッジ部の両側の、活性層の表面を覆う。リッジ部の両側に、被覆部の上面から、少なくとも被覆部の下面まで達する容量低減領域が配置されている。容量低減領域は、第１導電型であるか、またはリッジ部よりも高い抵抗率を示し、リッジ部は、第１導電型とは反対の第２導電型である。下部クラッド層がｎ型である場合には、容量低減領域は、少なくとも下部クラッド層の上面まで達する。【選択図】  図１
2008166371.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたｐ型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第１導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第１導電型とは反対の第２導電型であり
前記下部クラッド層がｎ型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子。
【請求項２】
前記容量低減領域は、前記リッジ部の縁からある間隔を隔てて配置され、前記リッジ部、及び前記被覆部のうち前記容量低減領域とリッジ部との間の領域は第２導電型である請求項１に記載の光半導体素子。
【請求項３】
前記リッジ部と、前記容量低減領域との間隔が、前記活性層の管内発光波長以上である請求項２に記載の光半導体素子。
【請求項４】
前記リッジ部と、前記容量低減領域との間隔が５μｍ以下である請求項２または３に記載の光半導体素子。
【請求項５】
前記被覆部の上面のうち前記リッジ部の縁からある距離までの領域は、該リッジ部から遠ざかるに従って低くなるように傾斜している請求項２乃至４のいずれか１項に記載の光半導体素子。
【請求項６】
前記容量低減領域のうち前記リッジ部側の一部分は、該リッジ部に近づくに従って浅くなっている請求項２乃至４のいずれか１項に記載の光半導体素子。
【請求項７】
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
（ｄ）前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
（ｅ）前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第１導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有し、
前記工程ｅで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法。
【請求項８】
前記工程ｄにおいて、前記マスクパターンの縁から該上部クラッド層を横方向にもエッチングすることにより、該マスクパターンが庇状に張り出した庇部を残し、前記工程ｅにおいて、前記庇部の陰になる部分に前記不純物を注入しない請求項７に記載の光半導体素子の製造方法。
【請求項９】
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域を第１のマスクパターンで覆う工程と、
（ｄ）前記第１のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第１導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
（ｅ）前記第１のマスクパターンを除去する工程と、
（ｆ）前記第１のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第２のマスクパターンで覆う工程と、
（ｇ）前記第２のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程ｄで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程ｇでエッチングされた後、前記容量低減領域が前記第２のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第２のマスクパターンの平面形状が設定されている光半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体素子及びその製造方法に関し、特にｐ型量子ドット構造の活性層を有する光半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体レーザ素子の活性層をｐ型量子ドット構造とすることにより、温度特性を大幅に改善することができる。このため、ｐ型量子ドット構造の活性層を有する半導体レーザ素子（以下、「ｐ型量子ドットレーザ素子」という。）は、主に短距離系光ファイバ通信分野の光源に用いられる送信器用直接変調発光素子として期待されている。直接変調発光素子として動作させるためには、素子の静電容量が小さいことが好ましい。
【０００３】
図８Ａに、静電容量を小さくした従来のｐ型量子ドットレーザ素子の概略断面図を示す。ｐ型基板１００の上に、ｐ型下部クラッド層１０１が形成され、その上にｐ型量子ドット活性層１０２が形成されている。活性層１０２の上に、リッジ状の上部クラッド層１０３が形成されている。上部クラッド層１０３の両側には、活性層１０２が露出している。ｐｎ接合界面は基板全面に広がることなく、上部クラッド層１０３が配置されている領域に制限されるため、静電容量を小さくすることが可能である。
【０００４】
図８Ｂに、下記の非特許文献１に記載されたｐ型量子ドットレーザ素子の概略断面図を示す。ｎ型基板１１０の上に、ｎ型下部クラッド層１１１、ｐ型量子ドット活性層１１２、及びリッジ状のｐ型上部クラッド層１１３が形成されている。上部クラッド層１１３が配置されていない領域は、少なくとも活性層１１２の底面までエッチングされている。図８Ａに示したように、基板全面に活性層を残すと、活性層１１２と下部クラッド層１１１との間のｐｎ接合界面が基板全面に広がってしまうため、静電容量が増大する。上部クラッド層１１３の両側を、活性層１１２の底面までエッチングすることにより、ｐｎ接合界面を、上部クラッド層１１３の配置されている領域に制限することができる。
【非特許文献１】Nobuaki Hatori et al.,"20°C-70°C Temperature Independent 10 Gb/s Operation of a DirectlyModulated Laser Diode Using P-doped Quantum Dots", Technical Digest of30th European Conference on Optical Communication, post-deadline paser Th4.3.4
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８Ａ及び図８Ｂに示した構造のｐ型量子ドットレーザ素子を単一横モードで動作させるためには、リッジ状の上部クラッド層の幅を狭くしなければならない。ところが、上部クラッド層を狭くすると、素子抵抗が高くなってしまう。
【０００６】
本発明の目的は、単一横モード動作可能で、かつ素子抵抗の上昇を抑制することができる光半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によると、
第１導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたｐ型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第１導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第１導電型とは反対の第２導電型であり
前記下部クラッド層がｎ型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子が提供される。
【０００８】
本発明の他の観点によると、
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
（ｄ）前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
（ｅ）前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第１導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有し、
前記工程ｅで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法が提供される。
【０００９】
さらに本発明の他の観点によると、
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域を第１のマスクパターンで覆う工程と、
（ｄ）前記第１のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第１導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
（ｅ）前記第１のマスクパターンを除去する工程と、
（ｆ）前記第１のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第２のマスクパターンで覆う工程と、
（ｇ）前記第２のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程ｄで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程ｇでエッチングされた後、前記容量低減領域が前記第２のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第２のマスクパターンの平面形状が設定されている光半導体素子の製造方法が提供される。
【発明の効果】
【００１０】
リッジ部の両側に被覆部を配置することにより、単一横モード条件が緩和され、リッジ部の幅を広げることができる。これにより、素子抵抗を低くすることが可能になる。リッジ部の両側に容量低減領域を配置することにより、ｐｎ接合界面の面積を小さくすることができる。これにより、素子の静電容量を低減させることが可能になる。
【発明を実施するための最良の形態】
【００１１】
図１Ａに、第１の実施例によるｐ型量子ドットレーザ素子の断面図を示す。ｐ型ＧａＡｓからなる半導体基板１の上に、ｐ型Ａｌ0.4Ｇａ0.6Ａｓからなる厚さ１．４μｍの下部クラッド層２が形成されている。下部クラッド層２の上に、ｐ型量子ドット活性層３が形成されている。
【００１２】
図１Ｂに、ｐ型量子ドット活性層３の断面図を示す。活性層３は、ノンドープのＧａＡｓからなる厚さ３３ｎｍの障壁層６、及びその上に交互に配置された量子ドット層７と障壁層８とを含む。量子ドット層７と障壁層８との組が、合計で１０組配置されている。なお、半導体レーザ素子の用途に応じて、量子ドット層７と障壁層８との組数を１０組以外にしてもよい。
【００１３】
量子ドット層７は、基板面内に分布する多数のＩｎＡｓ量子ドット７Ａ、下地表面を薄く覆うウェッティング層（濡れ層）７Ｂ、及び量子ドット７Ａとウェッティング層７Ｂとを被覆するＩｎ0.2Ｇａ0.8Ａｓ歪緩和層７Ｃにより構成される。量子ドット７ａの密度は、４×１０１０ｃｍ−２程度で、フォトルミネッセンス発光波長は１．３μｍ程度である。量子ドット層７の各々の厚さは、数ｎｍ、例えば５ｎｍ程度になる。
【００１４】
障壁層８は、厚さ１４ｎｍのノンドープＧａＡｓ層８Ａ、厚さ１０ｎｍのｐ型ＧａＡｓ層８Ｂ、及び厚さ９ｎｍのノンドープＧａＡｓ層８Ｃがこの順番に積層された３層構造を有する。ｐ型ＧａＡｓ層８Ｂのｐ型不純物濃度は、５×１０17ｃｍ-3である。なお、障壁層８の各々をｐ型ＧａＡｓの単層としてもよいし、ｐ型ＧａＡｓ層とノンドープＧａＡｓ層との２層構造としてもよい。
【００１５】
第１の実施例では、障壁層８の一部をｐ型としたが、他の部分をｐ型としてもよい。例えば、量子ドット自体をｐ型にしてもよいし、ウェッティング層をｐ型としてもよい。このように、「ｐ型の量子ドット活性層」は、量子ドット、ウェッティング層、及び歪緩和層の少なくとも一つがｐ型にドーピングされている構造と定義することができる。
【００１６】
図１Ａに戻って説明を続ける。活性層３の上に、上部クラッド層１０が形成されている。上部クラッド層１０は、リッジ部１０Ａと被覆部１０Ｄにより構成される。リッジ部１０Ａは、活性層３の表面に沿って一方向（図１Ａにおいて紙面に垂直な方向）に延在する。被覆部１０Ｄは、リッジ部１０Ａの両側の活性層３の表面を覆う。被覆部１０Ｄは、リッジ部１０Ａに連続するリッジ隣接領域１０Ｂと、リッジ隣接領域１０Ｂよりも外側に配置される容量低減領域１０Ｃにより構成される。リッジ部１０Ａの厚さは１μｍであり、被覆部１０Ｄの厚さは０．１μｍである。また、リッジ部１０Ａの幅は２．３μｍである。リッジ隣接領域１０Ｂの幅（リッジ部１０Ａが延在する方向と直交する方向の寸法）Ｗは、例えば１．１μｍである。
【００１７】
リッジ部１０Ａ及びリッジ隣接領域１０Ｂは、ｎ型Ａｌ0.4Ｇａ0.6Ａｓで形成されている。容量低減領域１０Ｃは、ｐ型Ａｌ0.4Ｇａ0.6Ａｓ、またはリッジ部１０Ａよりも高抵抗のＡｌ0.4Ｇａ0.6Ａｓで形成されている。
【００１８】
リッジ部１０Ａの上に、ｎ型ＧａＡｓからなる厚さ０．２μｍのコンタクト層１１が形成されている。上部クラッド層１０及びコンタクト層１１の表面を、ＳｉＯ２からなる保護膜１２が覆う。保護膜１２に、コンタクト層１１の表面の一部を露出させる開口が形成されている。この開口内に露出したコンタクト層１１に上部電極１３がオーミック接触している。上部電極１３は、ＡｕＧｅ層とＡｕ層との２層構造を有する。半導体基板１の底面に下部電極１４がオーミック接触している。下部電極１４は、ＡｕＺｎ層とＡｕ層との２層構造を有する。
【００１９】
第１の実施例によるｐ型量子ドットレーザ素子の素子長（リッジ部１０Ａが延在する方向に関する素子の長さ、光共振器長）は例えば２００μｍである。リッジ部１０Ａの下方に、半導体基板１の厚さ方向（図１Ａの縦方向）及び図１Ａの横方向に関して光を閉じ込める導波路が画定される。導波路の両端面には、例えば反射率８０％の高反射膜が形成されている。
【００２０】
上記第１の実施例では、活性層３の上に、リッジ部１０Ａのみならず、被覆部１０Ｄが配置されている。被覆部１０Ｄが配置されていない従来構造の素子においては、横高次１次モードのカットオフ幅が約１．７μｍである。すなわち、高次横モードの発振を防止するためには、リッジ部１０Ａの幅を１．７μｍ以下にしなければならなかった。これに対し、リッジ部１０Ａの両側に上部クラッド層１０の一部（被覆部１０Ｄ）が延在する場合には、単一横モード条件が緩やかになる。例えば、第１の実施例の構造における横高次１次モードのカットオフ幅は約２．４μｍになる。第１の実施例では、リッジ部１０Ａの幅を２．３μｍとしているため、高次横モードの発振を防止することができる。また、リッジ部１０Ａの幅を約１．７μｍとする場合に比べて、素子抵抗を３０％程度低減させることが可能になる。
【００２１】
また、被覆部１０Ｄの容量低減領域１０Ｃが、活性層３や下部クラッド層２と同一導電型か、または高抵抗化されている。このため、活性層３と上部クラッド層１０との間のｐｎ接合界面は、リッジ部１０Ａ及びリッジ隣接領域１０Ｂが配置された領域に制限される。このため、上部クラッド層１０の全領域がｎ型にされている場合に比べて、静電容量を小さくすることができる。例えば、光共振器長が２００μｍである場合、素子の静電容量は数ｐＦ程度の小さな値になる。
【００２２】
さらに、第１の実施例においては、リッジ部１０Ａの両側に配置されたリッジ隣接領域１０Ｂの直下の活性領域３にも、キャリアが注入される。活性層３内で発生した光は、リッジ部１０Ａの下方の領域に閉じ込められるが、その一部は、リッジ部１０Ａの両側の縁よりも外側まで染み出す。第１の実施例においては、この染み出した領域の活性層３にもキャリアが注入されるため、リッジ部１０Ａの両側の縁よりも外側の領域における光の吸収を低減させることができる。
【００２３】
光の吸収を低減させる有意な効果を得るために、リッジ隣接領域１０Ｂの幅Ｗを、活性層３の管内発振波長以上とすることが好ましい。第１の実施例においては、空気中における発振波長が約１．３μｍであり、管内発振波長は約０．４μｍである。ただし、リッジ隣接領域１０Ｂの幅Ｗが広すぎると、ｐｎ接合界面の面積が広くなり、素子の静電容量が大きくなってしまう。さらに、電流の拡がりが大きくなり、しきい値電流及び動作電流が上昇してしまう。静電容量の増大、及びしきい値電流と動作電流の上昇を抑制するために、リッジ隣接領域１０Ｂの幅Ｗを５μｍ以下にすることが好ましい。
【００２４】
次に、図２Ａ〜図２Ｅを参照して、第１の実施例によるｐ型量子ドットレーザ素子の製造方法について説明する。
【００２５】
図２Ａに示すように、ｐ型ＧａＡｓからなる半導体基板１を準備する。半導体基板１の表面は、ＧａＡｓ単結晶の（００１）面に相当する。半導体基板１の上に、ｐ型ＡｌＧａＡｓからなる下部クラッド層２を、分子線エピタキシ（ＭＢＥ）により形成する。下部クラッド層２の上に、活性層３を形成する。
【００２６】
以下、活性層３の形成方法について説明する。まず、ＭＢＥにより、ＧａＡｓからなる障壁層６を形成する。障壁層６の上に、例えばＳＫ（Stranski-Krastanow）モードと呼ばれる成長モードを利用して、量子ドット７Ａの密度が４×１０１０ｃｍ−２程度になるように、量子ドット７Ａ及びウェッティング層７Ｂを形成する。量子ドット７Ａ及びウェッティング層７Ｂの具体的な形成方法は、例えば特許第３６７２６７８号公報に開示されている。
【００２７】
量子ドット７Ａ及びウェッティング層７Ｂを覆うように、ＩｎＧａＡｓからなる歪緩和層７ＣをＭＢＥにより形成する。このとき、量子ドット７Ａのフォトルミネッセンス発光波長は約１．３μｍである。これにより、量子ドット７Ａ、ウェッティング層７Ｂ、及び歪緩和層７Ｃからなる量子ドット層７が形成される。
【００２８】
なお、量子ドット層７は、ＳＫモードの他に、液滴エピタキシ法、Volumer-Weber型成長モード等を利用して形成してもよいし、パターニングとエッチングによる微細加工技術を用いて形成してもよい。
【００２９】
量子ドット層７の上に、ノンドープＧａＡｓ層８Ａ、ｐ型ＧａＡｓ層８Ｂ、及びノンドープＧａＡｓ層８Ｃを、ＭＢＥにより形成する。これにより、３層構造の障壁層８が得られる。
【００３０】
量子ドット層７の形成と、障壁層８の形成とを、交互に１０回繰り返すことにより、活性層３が形成される。
【００３１】
活性層３の上に、ｎ型ＡｌＧａＡｓからなる厚さ１μｍの上部クラッド層１０、及びｎ型ＧａＡｓからなる厚さ０．２μｍのコンタクト層１１を、ＭＢＥにより形成する。コンタクト層１１の上に、厚さ３００ｎｍのＳｉＯ2膜を形成する。このＳｉＯ2膜をパターニングすることにより、マスクパターン２０を残す。マスクパターン２０は、図１Ａに示したリッジ部１０Ａに対応する領域を覆う。マスクパターン２０の幅は約４．５μｍであり、リッジ部１０Ａの幅２．３μｍよりも広い。
【００３２】
図２Ｂに示すように、マスクパターン２０をエッチングマスクとして、コンタクト層１１及び上部クラッド層１０を、上部クラッド層１０の厚さが０．１μｍになるまで等方的にエッチングする。すなわち、エッチングの深さは約１．１μｍになる。コンタクト層１１及び上部クラッド層１０のエッチングには、例えばエッチャントとしてリン酸を用いたウェットエッチングを適用することができる。
【００３３】
コンタクト層１１及び上部クラッド層１０は、マスクパターン２０の縁から横方向にもエッチングされる。エッチングは、縦方向と横方向にほぼ等方的に進むため、横方向にエッチングされた部分の、マスクパターン２０の縁からの奥行きは、約１．１μｍになる。これにより、幅２．３μｍのリッジ部１０Ａが形成される。リッジ部１０Ａの両側には、厚さ０．１μｍの被覆部１０Ｄが残存する。マスクパターン２０の両端は、リッジ部１０Ａの縁から庇状に張り出し、庇部２０Ａを構成する。
【００３４】
図２Ｃに示すように、マスクパターン２０をマスクとして、上部クラッド層１０にｐ型不純物イオン、例えばＺｎイオンを注入する。Ｚｎに代えて、Ｂｅ及びＭｇ等を用いることもできる。イオン注入のドーズ量は、１×１０13ｃｍ-2とし、加速エネルギは、厚さ０．１μｍの被覆部１０Ｄの全厚さ部分がｐ型になる条件とする。これにより、ｐ型不純物濃度１×１０18ｃｍ-3の容量低減領域１０Ｃが形成される。なお、ｐ型不純物は、活性層３及び下部クラッド層２まで到達してもよい。マスクパターン２０の庇部２０Ａの陰になる部分１０Ｂ、及びリッジ部１０Ａには不純物が注入されない。イオン注入後、マスクパターン２０を除去する。
【００３５】
ｐ型不純物に代えてプロトンを注入することにより、高抵抗の容量低減領域１０Ｃを形成することができる。例えば、ドーズ量を１×１０13ｃｍ-2とすると、容量低減領域１０Ｃの抵抗率は１×１０7Ωｍになる。
【００３６】
図２Ｄに示すように、上部クラッド層１０及びコンタクト層１１の表面を覆う保護膜１２を、例えば化学気相成長（ＣＶＤ）により形成する。
【００３７】
図２Ｅに示すように、保護膜１２に、コンタクト層１１の上面の一部を露出させる開口を形成する。この開口内に露出したコンタクト層１１の上に、ＡｕＧｅ層とＡｕ層との２層構造を有する上部電極１３を形成する。上部電極１３は、保護膜１２に開口を形成するときにエッチングマスクとして用いたレジストパターンを利用したリフトオフ法により形成することができる。さらに、半導体基板１の底面に、ＡｕＺｎ層とＡｕ層との２層構造を有する下部電極１４を形成する。その後、半導体基板のへき開、端面コーティング等を行う。
【００３８】
上記製造方法においては、図２Ｃに示した庇部２０Ａが、イオン注入時のマスクとして作用するため、リッジ隣接領域１０Ｂにｐ型不純物が注入されることを防止できる。
【００３９】
なお、上記実施例では、図２Ｂに示した工程で、上部クラッド層１０の横方向エッチングを利用している。このため、実際には、リッジ部１０Ａの側面と被覆部１０Ｄの上面との接続部分に、図２Ｂに示したように２つの面が９０°で交わるような明確な交線が現れない場合がある。
【００４０】
図３に示すように、被覆部１０Ｄの上面のうちリッジ部１０Ａの縁からある距離までの領域は、リッジ部１０Ａから遠ざかるに従って低くなるように傾斜する。この場合、リッジ部１０Ａは、ほぼ平坦な上面を有する部分と考えることができる。リッジ隣接領域１０Ｂの上面は、斜面で構成される。このように、リッジ隣接領域１０Ｂの上面が斜めになっても、上記第１の実施例で説明した効果が得られることは自明である。
【００４１】
次に、図４Ａ〜図４Ｅを参照して、上記第１の実施例によるｐ型量子ドットレーザ素子の他の製造方法について説明する。
【００４２】
図４Ａに示した半導体基板１からコンタクト層１１までの積層構造は、図２Ａに示したものと同一である。コンタクト層１１の上に、厚さ３００ｎｍのＳｉＯ2膜を形成し、このＳｉＯ2膜をパターニングすることにより、第１のマスクパターン３０を形成する。第１のマスクパターン３０は、図１Ａに示したリッジ部１０Ａに対応する領域よりもやや幅広の領域を覆う。
【００４３】
図４Ｂに示すように、第１のマスクパターン３０をマスクとして、コンタクト層１１の表面からコンタクト層１１及び上部クラッド層１０内に、ｐ型不純物、例えばＺｎを熱拡散させる。これにより、上部クラッド層１０内にｐ型の容量低減領域１０Ｃが形成される。容量低減領域１０Ｃのｐ型不純物濃度は、例えば１×１０18ｃｍ-3になるようにする。また、容量低減領域１０Ｃは、少なくとも活性層３の上面まで達する程度の深さとする。なお、水素を拡散させることにより、高抵抗の容量低減領域１０Ｃを形成してもよい。
【００４４】
ｐ型不純物は横方向にも拡散するため、容量低減領域１０Ｃの縁は、マスクパターン３０の下方に入り込む。ｐ型不純物の拡散後、第１のマスクパターン３０を除去する。
【００４５】
図４Ｃに示すように、コンタクト層１１の上に、ＳｉＯ2からなる第２のマスクパターン３１を形成する。第２のマスクパターン３１の平面形状は、図１Ａに示したリッジ部１０Ａの平面形状に整合する。
【００４６】
図４Ｄに示すように、第２のマスクパターン３１をエッチングマスクとして、コンタクト層１１及び上部クラッド層１０を、上部クラッド層１０の厚さが０．１μｍになるまでエッチングする。コンタクト層１１及び上部クラッド層１０のエッチングには、例えばエッチングガスとして塩素を用いた反応性イオンエッチング（ＲＩＥ）を採用することができる。
【００４７】
第２のマスクパターン３１で覆われている領域にリッジ部１０Ａが残り、その両側に厚さ約０．１μｍの被覆部１０Ｄが残る。被覆部１０Ｄ内の容量低減領域１０Ｃが第２のマスクパターン３１から面内方向にある間隔だけ隔てられるように、第２のマスクパターン３１の平面形状が設定されている。このため、リッジ部１０Ａと容量低減領域１０Ｃとの間に、ｎ型のリッジ隣接領域１０Ｂが形成される。
【００４８】
図４Ｅに示すように、保護膜１２、上部電極１３、及び下部電極１４を形成する。これらは、図２Ｄ及び図２Ｅを参照して説明した形成方法と同一の方向で形成される。
【００４９】
図４Ａ〜図４Ｅに示した方法では、上部クラッド層１０のエッチングに、異方性の強いＲＩＥが採用されるため、リッジ部１０Ａの側面を基板面に対してほぼ垂直にすることができる。また、この方法では、容量低減領域１０Ｃが熱拡散によって形成されるため、容量低減領域１０Ｃのうちリッジ部１０Ａ側の一部分は、リッジ部１０Ａに近づくに従って浅くなる断面形状を有することになる。この場合でも、容量低減領域１０Ｃが活性層３の上面まで達している領域においては、ｐｎ接合が形成されないため、素子の静電容量を低減させることができる。
【００５０】
なお、図４Ｂに示した工程で、容量低減領域１０Ｃ形成のためのｐ型不純物の添加を、熱拡散に代えてイオン注入で行ってもよい。
【００５１】
上記第１の実施例では、リッジ部１０Ａと容量低減領域１０Ｃとの間に、ｐ型のリッジ隣接領域１０Ｂを配置したが、リッジ隣接領域１０Ｂを無くし、リッジ部１０Ａと容量低減領域１０Ｃとを直接接触させてもよい。この場合には、容量低減領域１０Ｃの直下の活性層３内にキャリアが注入されない。このため、導波路を伝搬する光のうちリッジ部１０Ａの縁から外側に染み出した成分が、キャリアの注入されていない活性層３によって吸収されることになる。ただし、リッジ部１０Ａの幅を３μｍ程度まで広げると、光の染み出し距離が短くなるため、活性層３による光の吸収は僅かであり、素子の動作上、大きな問題にはならない。
【００５２】
リッジ部１０Ａの幅を広げると、高次横モードの発生が懸念される。リッジ部１０Ａの両側に配置される被覆層１０Ｃを厚くすると、高次横モードは発生しにくくなる。例えば、リッジ部１０Ａの幅を３μｍにし、被覆層１０Ｄの厚さを０．２μｍにすると、高次横モードの発生を防止することができる。
【００５３】
図２Ｂに示した工程において、マスクパターン２０の幅をリッジ部１０Ａの幅と等しくし、コンタクト層１１及び上部クラッド層１０を、異方性の強いＲＩＥ等を用いてエッチングすることにより、リッジ部１０Ａと容量低減領域１０Ｃとが直接接触した構造を得ることができる。
【００５４】
図５に、第２の実施例によるｐ型量子ドットレーザ素子の断面図を示す。図１Ａに示した第１の実施例では、ｐ型の半導体基板１を用いたが、第２の実施例では、ｎ型の半導体基板４１を用いる。以下、第１の実施例と対比しつつ、第２の実施例によるｐ型量子ドットレーザ素子について説明する。
【００５５】
第２の実施例では、第１の実施例のｐ型ＧａＡｓからなる半導体基板１に代えてｎ型ＧａＡｓからなる半導体基板４１が用いられる。さらに、ｐ型Ａｌ0.4Ｇａ0.6Ａｓからなる下部クラッド層２に代えて、ｎ型Ａｌ0.4Ｇａ0.6Ａｓからなる下部クラッド層４２が配置される。下部クラッド層４２の上に配置される活性層４３は、第１の実施例の活性層３と同一の構成である。
【００５６】
第１の実施例のｎ型Ａｌ0.4Ｇａ0.6Ａｓからなるリッジ部１０Ａ及びリッジ隣接領域１０Ｂに代えて、ｐ型Ａｌ0.4Ｇａ0.6Ａｓからなるリッジ部５０Ａ及びリッジ隣接領域５０Ｂが配置される。さらに、第１の実施例のｐ型または高抵抗の容量低減領域１０Ｃに代えて、ｎ型または高抵抗の容量低減領域５０Ｃが配置される。第１の実施例では、容量低減領域１０Ｃが、少なくとも活性層３の上面まで達していればよかったが、第２の実施例では、容量低減領域が少なくとも下部クラッド層４２の上面まで達し、活性層４３内にも、ｐ型または高抵抗の容量低減領域４３Ｃが形成される。
【００５７】
第１の実施例のｎ型ＧａＡｓからなるコンタクト層１３に代えて、ｐ型ＧａＡｓからなるコンタクト層５１が配置される。さらに、第１の実施例の保護膜１２と同じ構成の保護膜５２が配置される。第２の実施例では、上部電極５３がＡｕＺｎ層とＡｕ層との２層構造を有し、下部電極５４がＡｕＧｅ層とＡｕ層との２層構造を有する。
【００５８】
すなわち、第１の実施例と第２の実施例とを対比すると、活性層以外の半導体材料からなる層の導電型が、第１の実施例の対応する層の導電型と反対である点、及び容量低減領域の深さが異なる点で、両者は相違する。第２の実施例による半導体レーザ素子の各部の寸法は、第１の実施例による半導体レーザ素子の対応する部分の寸法と同一である。
【００５９】
第２の実施例の場合には、容量低減領域５０Ｃ及び４３Ｃが、下部クラッド層４２の上面まで達している。このため、活性層４３と下部クラッド層４２との間のｐｎ接合界面は、リッジ部５０Ａ及びリッジ隣接領域５０Ｂの下方の領域に制限される。このため、素子の静電容量を小さくすることができる。また、第１の実施例の場合と同様に、活性層４３のうちキャリアが注入されない領域による光の吸収や、素子抵抗の増大を抑制することができる。
【００６０】
次に、図６Ａ〜図６Ｃを参照して、第２の実施例によるｐ型量子ドットレーザ素子の製造方法について説明する。
【００６１】
図６Ａに示した製造途中段階の構造は、図２Ｂに示した第１の実施例による半導体レーザ素子の製造途中段階の構造に対応する。両者は、半導体層の導電型が相違しているのみである。第２の実施例では、ｎ型ＧａＡｓからなる半導体基板４１の上に、ｎ型Ａｌ0.4Ｇａ0.6Ａｓからなる下部クラッド層４２、ｐ型量子ドット活性層４３が形成されている。その上にｐ型Ａｌ0.4Ｇａ0.6Ａｓからなる上部クラッド層５０が形成されている。上部クラッド層５０は、リッジ部５０Ａと被覆部５０Ｄで構成される。リッジ部５０Ａの上に、ｐ型ＧａＡｓからなるコンタクト層５１が形成されている。コンタクト層５１の上に、マスクパターン６０が形成されている。マスクパターン６０は、リッジ部５０Ａの縁から外側に張り出した庇部６０Ａを含む。
【００６２】
図６Ｂに示すように、マスクパターン６０をマスクとして、ｎ型不純物、例えばＳｉを、ドーズ量１．５×１０13ｃｍ-2の条件でイオン注入する。加速エネルギは、少なくとも活性層３の下面までの領域がｎ型になる条件とする。この条件で、上部クラッド層５０内及び活性層４３内に、それぞれｎ型不純物濃度１×１０18ｃｍ-3程度のｎ型の容量低減領域５０Ｃ及び４３Ｃが形成される。容量低減領域５０Ｃとリッジ部５０Ａとの間は庇部６０Ａの陰になる。陰になったリッジ隣接領域５０Ｂはｐ型のままである。リッジ隣接領域５０Ｂの下方の活性領域４３はｐ型のままである。イオン注入後、マスクパターン６０を除去する。なお、Ｓｉイオンに代えてプロトンを注入し、容量低減領域５０Ｃを高抵抗にしてもよい。
【００６３】
図６Ｃに示すように、保護膜５２、上部電極５３、及び下部電極５４を形成する。これらは、図２Ｅに示した第１の実施例の場合と同様の方法で形成される。さらに、第１の実施例の場合と同様に、半導体基板のへき開、及び端面コーティングを行う。ここまでの工程により、第２の実施例による半導体レーザ素子が完成する。
【００６４】
図７Ａ〜図７Ｃを参照して、第２の実施例によるｐ型量子ドットレーザ素子の他の製造方法について説明する。
【００６５】
図７Ａに示した製造途中段階の構造は、図４Ａに示した第１の実施例による半導体レーザ素子の製造途中段階の構造に対応する。両者は、半導体層の導電型が相違しているのみである。第２の実施例では、ｎ型ＧａＡｓからなる半導体基板４１の上に、ｎ型Ａｌ0.4Ｇａ0.6Ａｓからなる下部クラッド層４２、ｐ型量子ドット活性層４３、ｐ型Ａｌ0.4Ｇａ0.6Ａｓからなる上部クラッド層５０、及びｐ型ＧａＡｓからなるコンタクト層５１が形成されている。コンタクト層５１の上に、第１のマスクパターン７０が形成されている。
【００６６】
図７Ｂに示すように、第１のマスクパターン７０をマスクとして、コンタクト層５１、上部クラッド層５０、及び活性層４３に、Ｓｉを熱拡散させる。これにより、上部クラッド層５０及び活性層４３に、それぞれｎ型の容量低減領域５０Ｃ及び４３Ｃが形成される。Ｓｉの拡散は、ｎ型の領域が、少なくとも活性層４３の底面（下部クラッド層４２の上面）まで達する条件で行う。Ｓｉの拡散後、第１のマスクパターン７０を除去する。なお、Ｓｉに代えて水素を拡散させて、容量低減領域５０Ｃ及び４３Ｃを高抵抗としてもよい。
【００６７】
図７Ｃに示すように、上部クラッド層５０を部分的にエッチングしてリッジ部５０Ａを形成し、さらに保護膜５２、上部電極５３及び下部電極５４を形成する。これらは、図４Ｃ〜図４Ｅに示した第１の実施例の場合と同じ方法で形成される。さらに、第１の実施例の場合と同様に、半導体基板のへき開、及び端面コーティングを行う。ここまでの工程で、第２の実施例による半導体レーザ素子が完成する。
【００６８】
第２の実施例においても、第１の実施例の場合と同様に、図５に示したリッジ隣接領域５０Ｂを無くして、容量低減領域５０Ｃがリッジ部５０Ａに直接接触する構造としてもよい。
【００６９】
上記第１及び第２の実施例では、ＧａＡｓ基板上に製作するＩｎＡｓ／ＡｌＧａＡｓ系化合物半導体からなる半導体レーザ素子を例に挙げたが、他の半導体材料を採用することも可能である。例えば、ＩｎＰ基板上に、ＧａＩｎＡｓＰ系やＡｌＧａＩｎＡｓ系の半導体材料からなる半導体レーザ素子を作製することも可能である。また、ｎ型基板やｐ型基板に代えて、高抵抗基板を用いることも可能である。この場合には、基板の底面に電極を形成できないため、下部クラッド層の上面の一部を露出させて、露出部分に下部電極を形成する。
【００７０】
また、上記第１及び第２の実施例では、ファブリペロー型半導体レーザ素子を例に挙げたが、上記実施例の特徴的な構成は、その他の構造の半導体レーザ素子、例えば分布帰還型（ＤＦＢ）レーザ素子にも適用可能である。また、埋め込み成長を含む複数回の結晶成長を経て作製される埋込型半導体レーザ素子にも適用可能である。
【００７１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７２】
上記実施例から、以下の付記に示す発明が導出される。
【００７３】
（付記１）
第１導電型の半導体材料からなる下部クラッド層と、
前記下部クラッド層の上に配置されたｐ型の量子ドット構造を持つ活性層と、
前記活性層の上に配置され、半導体材料で形成され、リッジ部と被覆部とを含み、該リッジ部は該活性層の表面に沿って一方向に延在し、該被覆部は該リッジ部の両側の、該活性層の表面を覆う上部クラッド層と、
前記リッジ部の両側に配置され、前記被覆部の上面から、少なくとも該被覆部の下面まで達する容量低減領域と
を有し、
前記容量低減領域は、第１導電型であるか、または前記リッジ部よりも高い抵抗率を示し、前記リッジ部は、前記第１導電型とは反対の第２導電型であり
前記下部クラッド層がｎ型である場合には、前記容量低減領域は、少なくとも前記下部クラッド層の上面まで達する光半導体素子。
【００７４】
（付記２）
前記容量低減領域は、前記リッジ部の縁からある間隔を隔てて配置され、前記リッジ部、及び前記被覆部のうち前記容量低減領域とリッジ部との間の領域は第２導電型である付記１に記載の光半導体素子。
【００７５】
（付記３）
前記リッジ部と、前記容量低減領域との間隔が、前記活性層の管内発光波長以上である付記２に記載の光半導体素子。
【００７６】
（付記４）
前記リッジ部と、前記容量低減領域との間隔が５μｍ以下である付記２または３に記載の光半導体素子。
【００７７】
（付記５）
前記被覆部の上面のうち前記リッジ部の縁からある距離までの領域は、該リッジ部から遠ざかるに従って低くなるように傾斜している付記２乃至４のいずれか１項に記載の光半導体素子。
【００７８】
（付記６）
前記容量低減領域のうち前記リッジ部側の一部分は、該リッジ部に近づくに従って浅くなっている付記２乃至４のいずれか１項に記載の光半導体素子。
【００７９】
（付記７）
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域をマスクパターンで覆う工程と、
（ｄ）前記マスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と、
（ｅ）前記マスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層を第１導電型にするかまたは高抵抗化する不純物を注入することにより、容量低減領域を形成する工程と、
（ｆ）前記マスクパターンを除去する工程と
を有し、
前記工程ｅで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達する光半導体素子の製造方法。
【００８０】
（付記８）
前記工程ｄにおいて、前記マスクパターンの縁から該上部クラッド層を横方向にもエッチングすることにより、該マスクパターンが庇状に張り出した庇部を残し、前記工程ｅにおいて、前記庇部の陰になる部分に前記不純物を注入しない付記７に記載の光半導体素子の製造方法。
【００８１】
（付記９）
前記工程ｄにおいて、前記マスクパターンの縁から横方向にエッチングされる部分の奥行きが、前記活性層の管内発光波長以上である付記８に記載の光半導体素子の製造方法。
【００８２】
（付記１０）
前記工程ｄにおいて、前記マスクパターンの縁から横方向にエッチングされる部分の奥行きが５μｍ以下である付記８または９に記載の光半導体素子の製造方法。
【００８３】
（付記１１）
（ａ）第１導電型の半導体材料からなる下部クラッド層の上に、ｐ型の量子ドット構造を持つ活性層を形成する工程と、
（ｂ）前記活性層の上に、前記第１導電型とは反対の第２導電型の半導体材料からなる上部クラッド層を形成する工程と、
（ｃ）前記上部クラッド層の上面のうち、一方向に延在する領域を第１のマスクパターンで覆う工程と、
（ｄ）前記第１のマスクパターンをマスクとして、前記上部クラッド層に、該上部クラッド層の第１導電型にするかまたは高抵抗化する不純物を添加することにより、容量低減領域を形成する工程と、
（ｅ）前記第１のマスクパターンを除去する工程と、
（ｆ）前記第１のマスクパターンで覆われていた領域のうち、両側の縁からある間隔だけ隔てられた内部領域を、第２のマスクパターンで覆う工程と、
（ｇ）前記第２のマスクパターンをエッチングマスクとして、前記上部クラッド層を、その厚さ方向の途中までエッチングする工程と
を有し、
前記工程ｄで形成される容量低減領域は、前記下部クラッド層がｐ型である場合には、少なくとも前記活性層の上面まで達し、前記下部クラッド層がｎ型である場合には、少なくとも前記下部クラッド層の上面まで達し、
前記工程ｇでエッチングされた後、前記容量低減領域が前記第２のマスクパターンから面内方向にある間隔だけ隔てられるように、前記第２のマスクパターンの平面形状が設定されている光半導体素子の製造方法。
【００８４】
（付記１２）
前記工程ｇでエッチングされた後の前記容量低減領域と前記第２のマスクパターンとの面内方向の間隔が、前記活性層の管内発光波長以上である付記１１に記載の光半導体素子の製造方法。
【００８５】
（付記１３）
前記工程ｇでエッチングされた後の前記容量低減領域と前記第２のマスクパターンとの面内方向の間隔が５μｍ以下である付記１１または１２に記載の光半導体素子の製造方法。
【図面の簡単な説明】
【００８６】
【図１】（１Ａ）は、第１の実施例によるｐ型量子ドットレーザ素子の断面図であり、（１Ｂ）は、その活性層の断面図である。
【図２−１】（２Ａ）〜（２Ｃ）は、製造途中段階の、第１の実施例によるｐ型量子ドットレーザ素子の断面図（その１）である。
【図２−２】（２Ｄ）及び（２Ｅ）は、製造途中段階の、第１の実施例によるｐ型量子ドットレーザ素子の断面図（その２）である。
【図３】第１の実施例によるｐ型量子ドットレーザ素子の断面図である。
【図４−１】（４Ａ）〜（４Ｃ）は、他の製造方法における製造途中段階の、第１の実施例によるｐ型量子ドットレーザ素子の断面図（その１）である。
【図４−２】（４Ｄ）及び（４Ｅ）は、他の製造方法における製造途中段階の、第１の実施例によるｐ型量子ドットレーザ素子の断面図（その２）である。
【図５】第２の実施例によるｐ型量子ドットレーザ素子の断面図である。
【図６】（６Ａ）〜（６Ｃ）は、製造途中段階の、第２の実施例によるｐ型量子ドットレーザ素子の断面図である。
【図７】（７Ａ）〜（７Ｃ）は、他の製造方法における製造途中段階の、第２の実施例によるｐ型量子ドットレーザ素子の断面図である。
【図８】（８Ａ）及び（８Ｂ）は、従来のｐ型量子ドットレーザ素子の概略断面図である。
【符号の説明】
【００８７】
１、４１  半導体基板
２、４２  下部クラッド層
３、４３  活性層
６  障壁層
７  量子ドット層
８  障壁層
１０、５０  上部クラッド層
１０Ａ、５０Ａ  リッジ部
１０Ｂ、５０Ｂ  リッジ隣接領域
１０Ｃ、５０Ｃ  容量低減領域
１０Ｄ、５０Ｄ  被覆部
１１、５１  コンタクト層
１２、５２  保護膜
１３、５３  上部電極
１４、５４  下部電極
２０、３０、３１、６０、７０  マスクパターン
２０Ａ、６０Ａ  庇部
【図１】
2008166371.tif 000003
【図２−１】
2008166371.tif 000004
【図２−２】
2008166371.tif 000005
【図３】
2008166371.tif 000006
【図４−１】
2008166371.tif 000007
【図４−２】
2008166371.tif 000008
【図５】
2008166371.tif 000009
【図６】
2008166371.tif 000010
【図７】
2008166371.tif 000011
【図８】
2008166371.tif 000012
【手続補正書】
【提出日】平成19年4月13日(2007.4.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
図８Ｂに、下記の非特許文献１に記載されたｐ型量子ドットレーザ素子の概略断面図を示す。ｎ型基板１１０の上に、ｎ型下部クラッド層１１１、ｐ型量子ドット活性層１１２、及びリッジ状のｐ型上部クラッド層１１３が形成されている。上部クラッド層１１３が配置されていない領域は、少なくとも活性層１１２の底面までエッチングされている。図８Ａに示したように、基板全面に活性層を残すと、活性層１１２と下部クラッド層１１１との間のｐｎ接合界面が基板全面に広がってしまうため、静電容量が増大する。上部クラッド層１１３の両側を、活性層１１２の底面までエッチングすることにより、ｐｎ接合界面を、上部クラッド層１１３の配置されている領域に制限することができる。
【非特許文献１】Nobuaki Hatori et al.,"20°C-70°C Temperature Independent 10 Gb/s Operation of a Directly Modulated Laser Diode Using P-doped Quantum Dots",Technical Digest of30th European Conference on Optical Communication, post-deadline paper Th4.3.4
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
第１の実施例のｎ型Ａｌ0.4Ｇａ0.6Ａｓからなるリッジ部１０Ａ及びリッジ隣接領域１０Ｂに代えて、ｐ型Ａｌ0.4Ｇａ0.6Ａｓからなるリッジ部５０Ａ及びリッジ隣接領域５０Ｂが配置される。さらに、第１の実施例のｐ型または高抵抗の容量低減領域１０Ｃに代えて、ｎ型または高抵抗の容量低減領域５０Ｃが配置される。第１の実施例では、容量低減領域１０Ｃが、少なくとも活性層３の上面まで達していればよかったが、第２の実施例では、容量低減領域が少なくとも下部クラッド層４２の上面まで達し、活性層４３内にも、ｎ型または高抵抗の容量低減領域４３Ｃが形成される。