【手続補正書】
【提出日】平成21年9月28日(2009.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置であって、
前記ラッチ回路は、
前記第１の記憶ノードに接続されたドレインと、電源電圧が供給されるソースと、前記第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記電源電圧が供給されるソースと、前記第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、
前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、
前記第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードと、論理高レベルを保持している第３のノードとを電気的に結合する記憶ノード電圧制御回路とを有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記記憶ノード電圧制御回路は、前記ラッチ回路へのデータ書き込み時に、前記第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードと、前記第３のノードとを電気的に結合することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第３のノードは、前記第１及び第２の記憶ノードのうち論理高レベルを保持している記憶ノードであることを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体記憶装置において、
前記第３のノードには、前記電源電圧が供給されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体記憶装置において、
前記第１及び第２のドライブトランジスタの各々のソースと接地電圧との間に介在した電流遮断トランジスタを更に備えたことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記電流遮断トランジスタは、前記記憶ノード電圧制御回路の動作時にオフするように制御されることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
ワード線と、
第１及び第２のビット線と、
前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第１のアクセストランジスタと、
前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第２のアクセストランジスタとを更に備えたことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
前記記憶ノード電圧制御回路は、前記第１の記憶ノードと前記第２の記憶ノードとの間に直列接続された第１及び第２のイコライズトランジスタを有することを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記ラッチ回路へのデータ書き込み時に前記第１の記憶ノードと前記第２の記憶ノードとを電気的に結合するように、前記第１のイコライズトランジスタのゲートは補助ワード線により、前記第２のイコライズトランジスタのゲートはカラム線によりそれぞれ制御されることを特徴とする半導体記憶装置。
【請求項１０】
請求項７記載の半導体記憶装置において、
前記記憶ノード電圧制御回路は、
前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
前記第１及び第２のチャージトランジスタの各々のソースと、前記電源電圧が供給されている前記第３のノードとの間に介在した第３のチャージトランジスタとを有することを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記ラッチ回路へのデータ書き込み時に前記第１の記憶ノードと前記第２の記憶ノードとの双方を前記第３のノードに電気的に結合するように、前記第１及び第２のチャージトランジスタの各々のゲートは補助ワード線により、前記第３のチャージトランジスタのゲートはカラム線によりそれぞれ制御されることを特徴とする半導体記憶装置。
【請求項１２】
請求項７記載の半導体記憶装置において、
前記記憶ノード電圧制御回路は、
前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
前記第１のチャージトランジスタのソースと前記電源電圧が供給されている前記第３のノードとの間に介在した第３のチャージトランジスタと、
前記第２のチャージトランジスタのソースと前記第３のノードとの間に介在した第４のチャージトランジスタとを有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記ラッチ回路へのデータ書き込み時に前記第１及び第２の記憶ノードのうち論理低レベルを保持している記憶ノードを前記第３のノードに電気的に結合するように、前記第１及び第２のチャージトランジスタの各々のゲートは補助ワード線により、前記第３のチャージトランジスタのゲートは前記第２のビット線により、前記第４のチャージトランジスタのゲートは前記第１のビット線によりそれぞれ制御されることを特徴とする半導体記憶装置。
【請求項１４】
第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置であって、
前記ラッチ回路は、
前記第１の記憶ノードに接続されたドレインと、電源電圧が供給されるソースと、前記第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記電源電圧が供給されるソースと、前記第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、
前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、
前記第１の記憶ノードと前記第２の記憶ノードとを電気的に結合する記憶ノード電圧制御回路とを有することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、
ワード線と、
第１及び第２のビット線と、
前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第１のアクセストランジスタと、
前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第２のアクセストランジスタとを更に備えたことを特徴とする半導体記憶装置。
【請求項１６】
第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置であって、
前記ラッチ回路は、
前記第１の記憶ノードに接続されたドレインと、電源電圧が供給されるソースと、前記第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記電源電圧が供給されるソースと、前記第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、
前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、
ワード線と、
第１及び第２のビット線と、
前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第１のアクセストランジスタと、
前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第２のアクセストランジスタと、
記憶ノード電圧制御回路とを備え、
前記記憶ノード電圧制御回路は、
前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
前記第１及び第２のチャージトランジスタの各々のソースと、前記電源電圧が供給されている前記第３のノードとの間に介在した第３のチャージトランジスタとを有することを特徴とする半導体記憶装置。
【請求項１７】
第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置であって、
前記ラッチ回路は、
前記第１の記憶ノードに接続されたドレインと、電源電圧が供給されるソースと、前記第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記電源電圧が供給されるソースと、前記第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、
前記第１の記憶ノードに接続されたドレインと、前記第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、
前記第２の記憶ノードに接続されたドレインと、前記第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、
ワード線と、
第１及び第２のビット線と、
前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第１のアクセストランジスタと、
前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記ワード線に接続されたゲートを有する第２のアクセストランジスタと、
記憶ノード電圧制御回路とを備え、
前記記憶ノード電圧制御回路は、
前記第１の記憶ノードに接続されたドレインを有する第１のチャージトランジスタと、
前記第２の記憶ノードに接続されたドレインを有する第２のチャージトランジスタと、
前記第１のチャージトランジスタのソースと前記電源電圧が供給されている第３のノードとの間に介在した第３のチャージトランジスタと、
前記第２のチャージトランジスタのソースと前記電源電圧が供給されている第４のノードとの間に介在した第４のチャージトランジスタとを有することを特徴とする半導体記憶装置。
【請求項１８】
請求項１４〜１７のうちいずれか１項に記載の半導体記憶装置において、
前記第１及び第２のドライブトランジスタの各々のソースと接地電圧との間に介在した電流遮断トランジスタを更に備えたことを特徴とする半導体記憶装置。
【請求項１９】
請求項１８記載の半導体記憶装置において、
前記電流遮断トランジスタは、前記記憶ノード電圧制御回路の動作時にオフするように制御されることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
上記課題を解決するため、本発明によれば、第１及び第２の記憶ノードに相補データを記憶するラッチ回路を備えた半導体記憶装置において、当該ラッチ回路は、第１の記憶ノードに接続されたドレインと電源電圧が供給されるソースと第２の記憶ノードに接続されたゲートとを有する第１の負荷トランジスタと、第２の記憶ノードに接続されたドレインと電源電圧が供給されるソースと第１の記憶ノードに接続されたゲートとを有する第２の負荷トランジスタと、第１の記憶ノードに接続されたドレインと第２の記憶ノードに接続されたゲートとを有する第１のドライブトランジスタと、第２の記憶ノードに接続されたドレインと第１の記憶ノードに接続されたゲートとを有する第２のドライブトランジスタと、第１及び第２の記憶ノードのうち“Ｌ”レベルを保持している記憶ノードと“Ｈ”レベルを保持している第３のノードとを電気的に結合する記憶ノード電圧制御回路とを有する構成を採用する。記憶ノード電圧制御回路は、例えば当該ラッチ回路へのデータ書き込み時に、第１及び第２の記憶ノードのうち“Ｌ”レベルを保持している記憶ノードと、“Ｈ”レベルを保持している第３のノードとを電気的に結合する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
１つの実施形態によれば、前記第３のノードは、第１及び第２の記憶ノードのうち“Ｈ”レベルを保持している記憶ノードである。つまり、記憶ノード電圧制御回路は、第１の記憶ノードと第２の記憶ノードとを互いに結合させることにより、第１の記憶ノードの電圧と第２の記憶ノードの電圧とを中間電圧にイコライズする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
他の実施形態によれば、前記第３のノードには電源電圧が供給されている。つまり、記憶ノード電圧制御回路は、第１及び第２の記憶ノードのうち“Ｌ”レベルを保持している記憶ノードの電圧を“Ｈ”レベルに引き上げる。