(57)【要約】【課題】オーバーレイバーニア形成時に半導体基板に段差を形成し、段差の形態が維持され得るように上部に積層膜を形成してハードマスクを形成することで、ドレインキーオープンマスク工程とドレインキーオープンエッチ工程を別途設けるずとも、オーバーレイバーニアの形成が可能な半導体素子の製造方法を提供する。【解決手段】ソースコンタクトプラグ及びドレインコンタクトプラグを形成する半導体素子１００を製造するに際して、その半導体基板１００の一部をエッチングして段差を形成することでオーバーレイバーニアを形成し、上記段差が維持されるように上記段差の上部にハードマスク１０８を形成する。ハードマスク１０８がたとえば光を透過しない不透明な膜の場合でも、オーバーレイバーニアを別途形成する工程を追加せずとも、工程が単純化し、また工程時間が短縮されて製造コストの低減に有効であり、素子の信頼性も向上する。【選択図】    図１Ｅ
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【特許請求の範囲】
【請求項１】
ソースコンタクトプラグ及びドレインコンタクトプラグを形成する半導体素子の製造方法において、
上記半導体基板の一部をエッチングして段差を形成することによりオーバーレイバーニアを形成する段階;
上記段差が維持されるように上記段差の上部にハードマスクを形成する段階を含む半導体素子の製造方法。
【請求項２】
上記ハードマスクは、光を透過しない不透明な物質で形成する請求項1に記載の半導体素子の製造方法。
【請求項３】
上記ハードマスクは、アモルファスカーボン膜を含んで構成される請求項2に記載の半導体素子の製造方法。
【請求項４】
上記段差は、ソースコンタクトプラグ及びドレインコンタクトプラグを形成する時、オーバーレイバーニアとして用いられる請求項1に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にオーバーレイバーニア（overlay vernier）を形成する半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、積層構造の半導体素子を製造する際、半導体基板上にパターンを形成するパターニング工程が実施される。パターニング工程を実施するために、まずフォトマスクまたはレティクル（reticle）に光を照射し、半導体基板上に形成されたフォトレジストを感光させる露光工程を実施する。そして、露光工程によって感光したフォトレジストの一部のパターンを除去する現像工程を実施する。また、現像工程後は光を照射し、上記工程中に形成されたオーバーレイバーニアを測定する。
【０００３】
オーバーレイバーニアは、前工程で形成されたレイヤとその後工程で形成されたレイヤ（layer）との間の整列状態を把握して補正するために形成される。このようなオーバーレイバーニアは、半導体基板上にリアルパターン（real pattern）と共に形成されるが、望ましくは段差を形成することによって形成される。即ち、リアルセル（real cell）の下部レイヤパターン形成と共に下部オーバーレイバーニアパターンを形成し、リアルセルの上部レイヤパターン形成と共に上部オーバーレイバーニアパターンを形成する。そして、上部レイヤパターンと下部レイヤパターンの重畳程度を下部オーバーレイバーニアパターンと上部オーバーレイバーニアパターンを用いて把握する。
【０００４】
一方、露光工程を行うためには、光を照射してアライン・キー（align key）を読み出すアライン（align）工程を実施する必要がある。従って、このようなアライン工程は、光を用いた読み出し時に基準となり得る段差が形成されているか、または上部に形成されるハードマスクが透明な物質で形成されてこそ可能である。また、現像工程後に実施するオーバーレイバーニアの測定も基準となる段差が形成されているか、または上部に形成されるハードマスクが透明な物質で形成されてこそ可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、半導体素子のサイズはますます小型化される傾向にあり、集積度が高くなればなるほど微細パターンを形成する技術が開発されている。これにより、従来は光を透過させることができるオキシドなどでハードマスクを形成したが、これをアモルファスカーボンに代替して形成している。
【０００６】
しかしながら、アモルファスカーボンは光を透過させることができない不透明な物質である。そのため、露光工程時に実施するアライン工程と、現像工程後に実施するオーバーレイバーニアの読出し工程を行うには、段差を別途形成する工程を新たに設ける必要がある。
【０００７】
したがって、絶縁膜の蒸着後にドレインキーオープンマスク（drain key open mask）及びドレインキーオープンエッチ（drain key open etch）工程を追加で実施した後、上部にハードマスクとしてアモルファスカーボンなどを形成しなければならない。結果、透明なハードマスクを用いる場合と比べて工程が増え、全体的な工程時間が増加することで製造コストが高騰するなどの問題がある。
【０００８】
以上から、本発明の目的は、オーバーレイバーニア形成時に半導体基板に段差を形成し、段差の形態が維持され得るように上部に積層膜を形成してハードマスクを形成することにより、ドレインキーオープンマスク工程とドレインキーオープンエッチ工程を別途設けることなく、オーバーレイバーニアの形成が可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明に係る代表的な半導体素子の製造方法は、ソースコンタクトプラグ及びドレインコンタクトプラグを形成するにあたって、前記半導体基板の一部をエッチングして段差を形成することによってオーバーレイバーニアを形成する工程と、前記段差が維持されるように前記段差の上部にハードマスクを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体素子の製造方法によれば、ソースコンタクトプラグを形成する際、スクライブラインで半導体基板の一部の領域をエッチングして段差を形成し、ソースコンタクトプラグ形成用のオーバーレイバーニアを形成する。そして、かかる段差の形態が維持できるように上部に積層膜を形成してハードマスクを形成することで、ドレインキーオープンマスク及びドレインキーオープンエッチ工程を別途設けずとも、ドレインコンタクトプラグ形成用のオーバーレイバーニアが形成される。したがって、ハードマスクがたとえば光を透過しない不透明な膜の場合でも、オーバーレイバーニア形成工程を新たに追加して実施する必要がなくなる。その結果、工程が単純化され、工程時間が短縮され、生産費用を含む製造コストの低減に有効であり、素子の信頼性を向上させる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る半導体素子の製造方法についてその好適な実施形態を図面を参照して詳細に説明する。
【００１２】
図１（Ａ）〜（Ｅ）は、本実施形態の製造工程を順に示し、半導体基板においてオーバーレイバーニアが形成されるスクライブラインを示す断面図である。
【００１３】
図１（Ａ）に示すように、いずれも図示してはいないが素子分離膜とゲートなど、所定のパターンが形成されたリアルセルとオーバーレイバーニアが形成されるスクライブラインを含む半導体基板１００が準備される。リアルセルとスクライブラインでは、以下で説明する工程が同時に実施される。
【００１４】
図１（Ａ）において、まず半導体基板１００の上部にエッチング停止膜１０２が形成される。このエッチング停止膜１０２は、望ましくは自己整列コンタクト（Self Align Contact：以下「ＳＡＣ」と呼ぶ）窒化膜であってもよい。そして、上記リアルセルでソースコンタクトホールを形成するために、図示しないソースコンタクトマスク（source contact mask）を用いたエッチング工程を実施する。その際、スクライブラインでもエッチング工程が実施され、エッチング停止膜１０２と半導体基板１００の一部が除去され、除去された領域と除去されていない領域との間に段差が形成される。
【００１５】
その際、除去された領域はセルコンタクト（cell contact）と比較して相対的に幅が広く、パターンが大きいため、ローディング効果によってセルコンタクトよりもさらに多くエッチングされ得る。従って、十分な深さの段差を形成することができる。
【００１６】
一方、除去された領域の高さは０．７μｍ程度で形成することができるが、これに限定せず、段差を効果的に形成することができる任意の高さ及び形状に自由に変形が可能であることは自明である。
【００１７】
つぎに、図１（Ｂ）に示すように、リアルセルにおいてソースコンタクトホールを埋め込むために、エッチング停止膜１０２と半導体基板１００を含む全体構造の上部に伝導層１０４を形成する。伝導層１０４は上記工程で除去された領域が完全に埋め込まれずに段差の形態が維持され得る程度の厚さで形成する。伝導層１０４は導電性を有し、薄膜を形成することができる任意の物質で形成が可能であり、望ましくはタングステン（Ｗ）を用いて形成することができる。
【００１８】
つぎに、図１（Ｃ）に示すように、リアルセルにおいてソースコンタクトプラグを形成するために、伝導層１０４に対して化学機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）工程を実施する。このとき、上記ローディング効果により十分に深い段差が形成されており、エッチング停止膜１０２でＣＭＰ工程が停止するため、上記除去領域により形成された段差は継続して維持することができる。上記段差は、ソースコンタクトプラグを形成する時に基準となるオーバーレイバーニアとして用いられる。
【００１９】
つぎに、図１（Ｄ）に示すように、リアルセルにおいて絶縁膜を形成するために、エッチング停止膜１０２と伝導層１０４を含む全体構造の上部に絶縁膜１０６を形成する。絶縁膜１０６は、上記段差の形態が維持され得るように形成する。
【００２０】
また、図１（Ｅ）に示すように、リアルセルにおいてドレインコンタクトプラグを形成するために、ハードマスク１０８を絶縁膜１０６の上部に形成する。ハードマスク１０８は、たとえばアモルファスカーボン膜のごとき光を透過しない不透明な物質で形成することができる。アモルファスカーボン膜は流れ性のよい物性を有しているため、アモルファスカーボン膜を上記段差の形態が維持され得るように形成することができる。
【００２１】
このような段差を用いて後工程で積層構造による半導体素子を製造する際、前工程で形成されたレイヤとその後工程である現工程で形成するレイヤとの間の整列状態を把握して補正するために、ドレインコンタクトプラグを形成する際の基準となるオーバーレイバーニアを形成することができる。これにより、光を透過しない不透明なアモルファスカーボン膜のため、従来技術で段差を形成するために別途に実施したドレインキーオープンマスク及びドレインキーオープンエッチ工程を省略することができる。
【００２２】
なお、本発明は、上記実施形態に限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の主旨を逸脱しない範囲内で他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができるものである。本実施形態は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明に係る半導体素子の製造方法の好適な実施形態において、その工程を示す断面図。
【図１Ｂ】同実施形態の工程を示す断面図。
【図１Ｃ】同実施形態の工程を示す断面図。
【図１Ｄ】同実施形態の工程を示す断面図。
【図１Ｅ】同実施形態の工程を示す断面図。
【符号の説明】
【００２４】
１００ ：半導体基板  
１０２ ：エッチング停止膜
１０４ ：伝導層  
１０６ ：絶縁膜
１０８ ：ハードマスク
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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