(57)【要約】【課題】マッチング状態設定時の困難性を排除し、出力信号の振幅調整を容易に行うことができる半導体集積回路を提供する。【解決手段】スイッチング動作により出力信号を形成する信号出力回路１と、信号出力回路１に制御信号を供給して出力信号振幅を制御する制御回路２からなり、制御回路２は信号出力回路１を模した疑似回路部３を有し、疑似回路部３は抵抗Ｒ２が接続される一対の接続端子Ｔ２１、Ｔ２２を有し、高電位電圧が得られる接続端子Ｔ２１の電圧レベルと信号出力回路１の高信号レベルを比較し、それらのレベルが同じになるように制御回路２を制御する第１信号レベル制御回路４と、低電位電圧が得られる接続端子Ｔ２２の電圧レベルと信号出力回路１の低信号レベルを比較し、それらのレベルが同じになるように制御回路２を制御する第２信号レベル制御回路５を有する。【選択図】図１
2008182418.tif 000002
【特許請求の範囲】
【請求項１】
入力差動信号によりスイッチング動作をして出力信号を形成する信号出力回路と、該信号出力回路の電流源に制御信号を供給して出力信号の振幅を制御する制御回路とからなる半導体集積回路において、該制御回路は前記信号出力回路を模した疑似回路部を有し、該疑似回路部は疑似終端抵抗が接続される一対の抵抗接続端子を有し、前記一対の抵抗接続端子の中の高電位が導出される抵抗接続端子の電圧レベルと前記信号出力回路の高位信号レベルとを比較し、それらのレベルが同じになるように前記制御回路の電流源を制御する第１信号レベル制御回路を有するとともに、前記一対の抵抗接続端子の中の低電位が導出される抵抗接続端子の電圧レベルと前記信号出力回路の低位信号レベルとを比較し、それらのレベルが同じになるように前記制御回路の電流源を制御する第２信号レベル制御回路を有することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、前記疑似回路部を構成するトランジスタと前記信号出力回路を構成するトランジスタとを等サイズのもので構成していることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、前記疑似回路部を構成するトランジスタを前記信号出力回路を構成するトランジスタの数分の１のサイズのもので構成していることを特徴とする半導体集積回路。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体集積回路において、前記疑似回路部の一対の抵抗接続端子に外部接続される抵抗が可変抵抗器であることを特徴とする半導体集積回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体集積回路において、前記疑似回路部の一対の抵抗接続端子に接続される抵抗が前記制御回路に内蔵されるものであることを特徴とする半導体集積回路。
【請求項６】
入力差動信号によりスイッチング動作をして出力差動信号を形成する信号出力回路と、該信号出力回路の電流源に制御信号を供給して出力差動信号の振幅を制御する制御回路とからなる半導体集積回路において、該制御回路は前記信号出力回路を模した疑似回路部を有し、該疑似回路部は疑似終端抵抗が接続される一対の抵抗接続端子を有し、前記一対の抵抗接続端子の中の高電位もしくは低電位が導出される抵抗接続端子の電圧レベルと前記信号出力回路の高位信号レベルもしくは低位信号レベルとを比較し、それらの対応レベルが同じになるように前記制御回路の電流源を制御する信号レベル制御回路を有するとともに、前記信号レベル制御回路が接続されない前記制御回路の電流源に出力信号振幅を制御する定電流回路が接続されることを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、前記信号レベル制御回路で制御される電流源は低電位側電流源であり、前記定電流回路で制御される電流源は高電位側電流源であることを特徴とする半導体集積回路。
【請求項８】
請求項６に記載の半導体集積回路において、前記信号レベル制御回路で制御される電流源は高電位側電流源であり、前記定電流回路で制御される電流源は低電位側電流源であることを特徴とする半導体集積回路。
【請求項９】
請求項６乃至８のいずれか１項に記載の半導体集積回路において、前記疑似回路部を構成するトランジスタと前記信号出力回路を構成するトランジスタとを等サイズのもので構成していることを特徴とする半導体集積回路。
【請求項１０】
請求項６乃至８のいずれか１項に記載の半導体集積回路において、前記疑似回路部を構成するトランジスタを前記信号出力回路を構成するトランジスタの数分の１のサイズのもので構成していることを特徴とする半導体集積回路。
【請求項１１】
請求項６乃至１０のいずれか１項に記載の半導体集積回路において、前記疑似回路部の一対の抵抗接続端子に外部接続される抵抗が可変抵抗器であることを特徴とする半導体集積回路。
【請求項１２】
請求項１乃至３及び５のいずれか１項に記載の半導体集積回路において、前記信号レベル制御回路に供給される信号振幅レベル決定用の基準電圧は、ＤＡコンバータから出力されるアナログ電圧であることを特徴とする半導体集積回路。
【請求項１３】
請求項６乃至１０のいずれか１項に記載の半導体集積回路において、前記第１信号レベル制御回路及び前記第２信号レベル制御回路にそれぞれ供給される信号振幅レベル決定用の基準電圧は、ともにＤＡコンバータから出力されるアナログ電圧であることを特徴とする半導体集積回路。
【請求項１４】
請求項１１に記載の半導体集積回路において、前記信号レベル制御回路に供給される信号振幅レベル決定用の基準電圧は、ＤＡコンバータから出力されるアナログ電圧であることを特徴とする半導体集積回路。
【請求項１５】
請求項１乃至１４のいずれか１項に記載の半導体集積回路において、基準電圧が供給される外部端子が設けられていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に、制御回路の制御によって小振幅差動信号を出力する半導体集積回路に関する。
【背景技術】
【０００２】
近年になって映像表示機器の分野においては、フラットパネルディスプレイの発展に伴ってフラットパネルディスプレイを表示駆動する半導体集積回路（ＬＳＩ）と表示用信号の処理を行う信号処理用半導体集積回路（ＬＳＩ）との間で行われるデータ伝送や、パーソナルコンピュータとグラフィックディスプレイとの間で行われるデータ伝送等、種々の回路間において小振幅差動信号を伝送させることが多用されている。そして、このような信号伝送時には、小振幅差動信号の伝送が行われるため、電磁波妨害雑音（ＥＭＩ：ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を抑圧した高速信号伝送が可能になるというメリットを有している。
【０００３】
ところで、このような小振幅差動信号を伝送させる場合は、伝送される信号レベルや信号振幅を制御し、一定の規格に適合した小振幅信号を伝送する回路が必要とするもので、この代表的な回路としては、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）と呼ばれるラインドライバ回路が知られている。
【０００４】
ここで、図１０は、かかる既知のラインドライバ回路の一例を示す回路構成図であって、国際公開（ＷＯ）２００３−０４０２９１号公報に開示されているものである。
【０００５】
図１０に示すように、このラインドライバ回路５０は、差動信号によってスイッチング動作するドライバ回路５１と、ドライバ回路５１に類似した回路構成を有し、ドライバ回路５１を制御するレプリカ回路５２とからなっている。
【０００６】
そして、ドライバ回路５１は、４個のスイッチングＮＭＯＳトランジスタＱＮ１〜ＱＮ４からなるスイッチング回路５３と、スイッチング回路５３の一対の出力ノード５４、５５間に接続された負荷抵抗ＲＴと、スイッチング回路５３のノード５６と下位電位点間に接続されたＮＭＯＳトランジスタＱＮ５からなる電流源と、スイッチング回路５３のノード５７と高電位点間に接続されたＮＭＯＳトランジスタＱＮ６からなる電流源とを備えている。
【０００７】
また、レプリカ回路５２は、ノード５８、５９間に２つの抵抗ｎＲＴ／２を間に介して直列接続された２つのＮＭＯＳトランジスタＱＮ８、ＱＮ９と、ノード５８と高電位点間に接続されたＮＭＯＳトランジスタＱＮ７からなる電流源と、ノード５９と低電位点間に接続されたＮＭＯＳトランジスタＱＮ１０からなる電流源と、２つの抵抗ｎＲＴ／２の接続点であるノード６９に得られた電圧と第１基準電圧Ｖｒｅｆ１とを比較し、その比較出力をＮＭＯＳトランジスタＱＮ７とＮＭＯＳトランジスタＱＮ６の各ゲートに供給するオペアンプＯＰ１０と、ＮＭＯＳトランジスタＱＮ１０とＮＭＯＳトランジスタＱＮ５の各ゲートに第２基準電圧Ｖｒｅｆ２を供給する手段とを備えている。
【０００８】
この場合、レプリカ回路５２は、ソースフォロワとして動作するＮＭＯＳトランジスタＱＮ６のゲートに制御電圧を供給するためのもので、ドライバ回路５１に用いられている各ＮＭＯＳトランジスタＱＮ１〜ＱＮ６のサイズの１／ｎ（ここで、ｎは０よりも大きい正数）のサイズを有する各ＮＭＯＳトランジスタＱＮ７〜ＱＮ１０と、ドライバ回路５１の終端抵抗ＲＴの（ｎ／２）倍の抵抗値をそれぞれ有する２つの抵抗（ｎＲＴ／２）とを含むものである。レプリカ回路５２の電流源用ＮＭＯＳトランジスタＱＮ１０とドライバ回路５１の電流源用ＮＭＯＳトランジスタＱＮ５は電流ミラー接続され、それによりＮＭＯＳトランジスタＱＮ５にはそこに流れるドレイン電流ＩＤに対してＮＭＯＳトランジスタＱＮ１０にはそのドレイン電流ＩＤの１／ｎ倍のドレイン電流（ＩＤ／ｎ）が流れる。
【０００９】
また、レプリカ回路５２において、２つの抵抗ｎＲＴ／２の両側にそれぞれ接続されているＮＭＯＳトランジスタＱＮ８、ＱＮ９は、ドライバ回路５１の各ＮＭＯＳトランジスタＱＮ１〜ＱＮ４に対応したものであるが、ＮＭＯＳトランジスタＱＮ１〜ＱＮ４が入力信号に応答してオンオフ動作を行うのに対し、レプリカ回路５２のＮＭＯＳトランジスタＱＮ８、ＱＮ９は常にオン状態となっている点が異なっている。電流源であるＮＭＯＳトランジスタＱＮ７は、ゲート電圧がオペアンプＯＰ１０の比較出力によって制御されるもので、オペアンプ回路ＯＰ１０の非反転入力（＋）には第１基準電圧Ｖｒｅｆ１が供給され、その反転入力（−）にはノード６０の電圧がフィードバックされる。これによりノード６０の電圧が第１基準電圧Ｖｒｅｆ１に近付くように制御される。一方、ＮＭＯＳトランジスタＱＮ１０には、第２基準電圧Ｖｒｅｆ２に従ったドレイン電流が流れ、これによってレプリカ回路５２の動作電流（ＩＤ／ｎ）が決定される。
【００１０】
さらに、ドライバ回路５１において、ＮＭＯＳトランジスタＱＮ１、ＱＮ２のゲートに供給される入力信号Ｉｎ１、Ｉｎ２は、低電位電圧（ローレベルで接地電圧）と高電位電圧（ハイレベルで電源電圧ＶＤＤ）との範囲内で２値変化するもので、この変化に伴ってＮＭＯＳトランジスタＱＮ１〜ＱＮ４がオンオフし、スイッチング動作が行われる。例えば、入力信号Ｉｎ１がローレベルで、入力信号Ｉｎ２がハイレベルの場合は、２つのＮＭＯＳトランジスタＱＮ１、ＱＮ４がオフになり、２つのＮＭＯＳトランジスタＱＮ２、ＱＮ３がオンになる。これにより終端抵抗ＲＴに図の上側から下側に向う電流ＩＤが流れ、ノード５４、５５間に出力電圧ΔＶ（＝ＩＤ×ＲＴ）が形成される。
【００１１】
このとき、レプリカ回路５２においても、２つの抵抗（ｎＲＴ／２）に図の上側から下側に向かう電流（ＩＤ／ｎ）が流れ、ノード５８、５９間に電圧ΔＶＲ｛＝（ＩＤ／ｎ）×（ｎＲＴ／２＋ｎＲＴ／２）＝ＩＤ×ＲＴ｝が形成される。
【００１２】
一方、入力信号Ｉｎ１がハイレベルで、入力信号Ｉｎ２がローレベルの場合は、２つのＮＭＯＳトランジスタＱＮ１、ＱＮ４がオンになり、２つのＮＭＯＳトランジスタＱＮ２、ＱＮ３がオフになる。これにより終端抵抗ＲＴに図の下側から上側に向う電流逆向きの電流ＩＤが流れ、ノード５４、５５間に出力電圧ΔＶ（＝ＩＤ×ＲＴ）が形成される。このときもレプリカ回路５２においては、２つの抵抗（ｎＲＴ／２）に図の上側から下側に向かう電流（ＩＤ／ｎ）が流れ、ノード５８、５９間に電圧ΔＶＲ｛＝（ＩＤ／ｎ）×（ｎＲＴ／２＋ｎＲＴ／２）＝ＩＤ×ＲＴ｝が形成される。
【００１３】
この場合、ドライバ回路５１において、出力信号のオフセット電位ＶＯＳは、ノード５４、５５の電圧をそれぞれＶ５４、Ｖ５５とすると、ＶＯＳ＝（Ｖ５４＋Ｖ５５）／２で表され、その値は、レプリカ回路５２における２つの抵抗の接続点であるノード６０の電位ＶＯＳＲ｛＝（Ｖ５８＋Ｖ５９）／２｝に連動する。従って、オフセット電位ＶＯＳ、即ち、ノード６０の電位が目標の値となるように、オペアンプＯＰ１０の非反転入力に供給される第１基準電圧Ｖｒｅｆ１の値が決定される。
【００１４】
このように既知のラインドライバ回路５０においては、低電位側に接続された２つのＮＭＯＳトランジスタＱＮ５、ＱＮ１０の電流ミラー接続によってドライバ回路５１の出力電流を制御するとともに、ドライバ回路５１の終端抵抗ＲＴのレプリカとして設けたレプリカ回路５２の２つの抵抗（ｎＲＴ／２）の接続点電圧に基づいてドライバ回路５１の電流源用ＮＭＯＳトランジスタＱＮ６等を制御し、出力信号の振幅及びオフセット電位を安定化するようにしている。
【特許文献１】国際公開２００３−０４０２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前記既知のラインドライバ回路は、レプリカ回路５２の２つの抵抗（ｎＲＴ／２）の接続点ノード６０の電圧であるコモン電圧の精度が、ドライバ回路５１とレプリカ回路５２とのマッチング状態及びドライバ回路５１に外部接続された終端抵抗ＲＴとレプリカ５２の２つの抵抗（ｎＲＴ／２）とのマッチング状態にそれぞれ依存することから、コモン電圧の精度を高めるためには、これらのマッチング状態を厳密に設定する必要があるが、そのような設定をすることは回路的に難しいものである。
【００１６】
本発明は、このような技術的背景に鑑みてなされたもので、その目的は、マッチング状態に設定についての困難性を排除し、しかも、出力信号の振幅調整を容易に行うことができる半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１７】
前記目的を達成するために、本発明による半導体集積回路は、入力差動信号によりスイッチング動作をして出力信号を形成する信号出力回路と、信号出力回路の電流源に制御信号を供給して出力信号の振幅を制御する制御回路とからなる半導体集積回路に係るもので、制御回路は信号出力回路を模した疑似回路部を有し、疑似回路部は疑似終端抵抗が接続される一対の抵抗接続端子を有し、一対の抵抗接続端子の中の高電位が導出される抵抗接続端子の電圧レベルと信号出力回路の高信号レベルとを比較し、それらのレベルが同じになるように制御回路の電流源を制御する第１信号レベル制御回路を有するとともに、一対の抵抗接続端子の中の低電位が導出される抵抗接続端子の電圧レベルと信号出力回路の低信号レベルとを比較し、それらのレベルが同じになるように制御回路の電流源を制御する第２信号レベル制御回路を有する第１構成手段を具備する。
【００１８】
また、前記目的を達成するために、本発明による半導体集積回路は、入力差動信号によりスイッチング動作をして出力信号を形成する信号出力回路と、信号出力回路の電流源に制御信号を供給して出力信号の振幅を制御する制御回路とからなる半導体集積回路に係るもので、制御回路は信号出力回路を模した疑似回路部を有し、疑似回路部は疑似終端抵抗が接続される一対の抵抗接続端子を有し、一対の抵抗接続端子の中の高電位もしくは低電位が導出される抵抗接続端子の電圧レベルと信号出力回路の高信号レベルもしくは低信号レベルとを比較し、それらの対応レベルが同じになるように制御回路の電流源を制御する信号レベル制御回路を有するとともに、信号レベル制御回路が接続されない制御回路の電流源に出力信号振幅を制御する定電流回路を接続してなる第２構成手段を具備する。
【００１９】
前記第１構成手段及び第２構成手段においては、信号出力回路を構成する半導体素子と制御回路の疑似回路部を構成する半導体素子とを同サイズの半導体素子によって構成することができる。
【００２０】
また、前記第１構成手段及び第２構成手段においては、信号出力回路を構成する半導体素子のサイズに対して制御回路の疑似回路部を構成する半導体素子のサイズを数分の１のもので構成することができる。
【００２１】
さらに、前記第１構成手段及び第２構成手段においては、制御回路の疑似回路部の一対の抵抗接続端子に接続される抵抗を当該制御回路に外部接続された可変抵抗器からなるように構成することができる。
【００２２】
さらに、前記第１構成手段及び第２構成手段においては、制御回路の疑似回路部の一対の抵抗接続端子に接続される抵抗を当該制御回路に内蔵されるように接続することができる。
【００２３】
この場合、前記第２構成手段においては、信号レベル制御回路が一対の抵抗接続端子の一方に供給された高電位電圧と高電位基準電圧とを比較し、その比較出力を疑似回路部の高電位側電流源及び信号出力回路の高電位側電流源にそれぞれ供給するように構成することができる。
【００２４】
また、前記第２構成手段においては、信号レベル制御回路が一対の抵抗接続端子の他方に供給された低電位電圧と低電位基準電圧とを比較し、その比較出力を疑似回路部の低電位側電流源及び信号出力回路の低電位側電流源にそれぞれ供給するように構成することができる。
【００２５】
さらに、前記第２構成手段においては、定電流源を疑似回路部の高電位側電流源及び信号出力回路の高電位側電流源にそれぞれミラー接続されるように構成することができる。
【００２６】
また、前記第２構成手段においては、定電流源を疑似回路部の低電位側電流源及び信号出力回路の低電位側電流源にそれぞれミラー接続されるように構成することができる。
【００２７】
この他に、前記第１構成手段及び第２構成手段においては、高電位基準電圧及び低電位基準電圧がデジタル−アナログコンバータから導出されるように構成することができる。
【００２８】
また、前記第１構成手段及び第２手段においては、制御回路に基準電圧を外部から導入する端子を備えたものにすることができる。
【発明の効果】
【００２９】
以上、詳細に説明したように、本発明による半導体集積回路によれば、入力差動信号によりスイッチング動作する信号出力回路と、その信号出力回路の出力信号振幅を制御する信号出力回路を模擬した疑似回路部を含む制御回路を用い、疑似回路部を構成する半導体素子と信号出力回路とを構成する半導体素子とを全く同一サイズのもので形成するか、疑似回路部を構成する半導体素子のサイズを信号出力回路とを構成する半導体素子のｎ分の１のもので形成するようにするともに、信号出力回路の終端抵抗と同じ抵抗値の抵抗部品またはそのｎ倍の抵抗値の抵抗部品を疑似回路部に接続することにより、信号出力回路と疑似回路部との回路上のマッチングを図り、高精度で振幅調整された出力信号を容易に得ることができるという効果がある。
【００３０】
また、本発明による半導体集積回路によれば、制御回路の疑似回路部に接続される抵抗を可変抵抗とし、その可変抵抗の抵抗値調整することにより、容易に振幅が調整されたる出力信号を得ることが可能となり、さらに、疑似回路部を構成する半導体素子と信号出力回路を構成する半導体素子とのサイズ比をｎ分の１とし、かつ、疑似回路部に使用する抵抗の抵抗値を信号出力回路の終端抵抗に使用する終端抵抗値のｎ倍とすることにより、前述の効果に加えて制御回路の疑似回路部における消費電流を削減することができるという効果がある。
【００３１】
さらに、本発明による半導体集積回路によれば、それぞれフィードバック制御が行われる第１信号レベル制御回路及び第２信号レベル制御回路とを用いて高信号レベル及び低信号レベルを設定することにより、コモン電圧レベルと信号振幅とを同時に設定することができるという効果がある。
【００３２】
この他に、本発明による半導体集積回路によれば、第１信号レベル制御回路及び第２信号レベル制御回路に用いる高電位基準電圧及び低電位基準電圧をＤＡコンバータから発生させるようにすることにより、出力信号の振幅を容易に設定することができるという効果があり、この場合、ＤＡコンバータから供給される外部基準電圧が導入される端子を設けることにより、外部供給基準電圧を用いて同様に出力信号の振幅を容易に設定することが可能になるという効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明の実施の形態について説明する。
【００３４】
図１は、本発明による半導体集積回路の第１の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【００３５】
図１に示されるように、この半導体集積回路は、入力差動信号によってスイッチング動作するスイッチング段６を含む信号出力回路１と、その信号出力回路１でスイッチングされる差動信号の振幅を制御する制御回路２とからなり、制御回路２は、信号出力回路１の回路構成を模擬した回路構成を有する模擬回路部３と、２つのＯＰアンプを内蔵した電圧比較回路部４、５とを備えている。
【００３６】
そして、信号出力回路１は、ゲートが交差接続された４個のＮＭＯＳトランジスタＭＮ１〜ＭＮ４からなるスイッチング段６と、スイッチング段６の一対の出力ノードＴ１１、Ｔ１２間に接続された終端抵抗Ｒ１と、スイッチング段６のノードＴ１３と高電位電圧点間に接続されたＰＭＯＳトランジスタＭＰ１からなる電流源と、スイッチング段６のノードＴ１４と低電位電圧点間に接続されたＮＭＯＳトランジスタＭＮ５からなる電流源とを備えている。
【００３７】
また、制御回路２は、模擬回路部３と、第１の信号レベル制御回路４として動作する第１オペアンプＯＰ１と、第２の信号レベル制御回路５として動作する第２オペアンプＯＰ２とからなっている。そして、模擬回路部３は、一対の出力ノード（抵抗接続端子）Ｔ２１、Ｔ２２間に外部接続された抵抗Ｒ２と、一方の出力ノードＴ２１と高電位電圧点間に直列接続されたＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ６と、他方の出力ノードＴ２２と低電位電圧点間に直列接続された２つのＮＭＯＳトランジスタＭＮ７、ＮＭＯＳトランジスタＭＮ８とを有するもので、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ８は電流源として動作するものである。第１の信号レベル制御回路４は、第１オペアンプＯＰ１を有し、高電位側基準電圧ＶｒｅｆＵがその非反転入力（＋）に供給され、一方の出力ノードＴ２１の高電位電圧がその反転入力（−）に供給され、その比較出力が電流源であるＰＭＯＳトランジスタＭＰ２のゲートと電流源であるＰＭＯＳトランジスタＭＰ１のゲートにそれぞれ供給される。第２の信号レベル制御回路５は、第２オペアンプＯＰ２を有し、低電位側基準電圧ＶｒｅｆＬがその非反転入力（＋）に供給され、他方の出力ノードＴ２２の低電位電圧がその反転入力（−）に供給され、その比較出力が電流源であるＮＭＯＳトランジスタＭＮ８のゲートと電流源であるＮＭＯＳトランジスタＭＮ５のゲートにそれぞれ供給される。なお、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２とは電流ミラー接続され、ＮＭＯＳトランジスタＭＮ５とＮＭＯＳトランジスタＭＮ８とは同じように電流ミラー接続されている。
【００３８】
この場合、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２、ＮＭＯＳトランジスタＭＮ３とＮＭＯＳトランジスタＭＮ４、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ５とＮＭＯＳトランジスタＭＮ８、ＮＭＯＳトランジスタＭＮ６とＮＭＯＳトランジスタＭＮ７は、それぞれ同一サイズのトランジスタで構成される。また、外部接続される終端抵抗Ｒ１と一対の出力ノードＴ２１、Ｔ２２間に外部接続される抵抗Ｒ２は同じ抵抗デバイスが使用される。かかる構成により、制御回路２におけるＰＭＯＳトランジスタＭＰ２、３つのＮＭＯＳトランジスタＭＮ６、ＭＮ７、ＭＮ８及び外部接続の抵抗Ｒ２からなる模擬回路部３は、終端抵抗Ｒ１を含む信号出力回路１を模擬したものになっている。
【００３９】
前記構成による半導体集積回路の動作は、次のとおりである。
【００４０】
信号出力回路１は、既に説明した前述のドライバ５１の動作とほぼ同じ動作が行われるもので、入力信号Ｖｉｎ１がローレベルで、入力信号Ｖｉｎ２がハイレベルの場合、２つのＮＭＯＳトランジスタＭＮ１、ＭＮ４がオフになり、２つのＮＭＯＳトランジスタＭＮ２、ＭＮ３がオンになって、終端抵抗Ｒ１には図１の上側から下側方向に向う電流ＩＤが流れ、終端抵抗Ｒ１間に出力電圧ΔＶ（＝ＩＤ×Ｒ１）が形成される。一方、入力信号Ｖｉｎ１がハイレベルで、入力信号Ｖｉｎ２がローレベルになると、２つのＮＭＯＳトランジスタＭＮ１、ＭＮ４がオンになり、２つのＮＭＯＳトランジスタＭＮ２、ＭＮ３がオフになり、終端抵抗Ｒ１に図１の下側から上側方向に向う電流ＩＤが流れ、負荷抵抗Ｒ１間に出力電圧ΔＶ（＝ＩＤ×Ｒ１）が形成される。
【００４１】
この動作時に、信号出力回路１に外部接続される終端抵抗Ｒ１のインピーダンス値を１００Ωに、制御回路２の模擬回路部３に外部接続される抵抗Ｒ２のインピーダンス値を同じ１００Ωにし、制御回路２に供給される第１基準電圧ＶｒｅｆＵとして出力信号の高レベル電圧を１．３Ｖに設定したとすると、第１オペアンプＯＰ１は、その非反転入力（＋）にその高レベル出力電圧１．３Ｖが入力され、その反転入力（−）に一方の出力ノードＴ２１の電圧がフィードバックされるので、第１の信号レベル制御回路４の制御により一方の出力ノードＴ２１の高電位電圧が高レベル出力電圧１．３Ｖと同じ電圧になるようにＰＭＯＳトランジスタＭＰ２のゲート電圧が設定され、それにより一方の出力ノードＴ２１の高電位駆動電圧も高レベル出力電圧１．３Ｖと同じ電圧になる。
【００４２】
同じように、第２基準電圧ＶｒｅｆＬとして出力信号の低レベル出力電圧を１．１Ｖに設定したとすると、第２オペアンプＯＰ２は、その非反転入力（＋）にその低レベル出力電圧１．１Ｖが入力され、その反転入力（−）に他方の出力ノードＴ２２の電圧がフィードバックされるので、第２の信号レベル制御回路５の制御により他方の出力ノードＴ２２の電圧が低レベル出力電圧１．１Ｖと同じ電圧になるようにＮＭＯＳトランジスタＭＮ８のゲート電圧が設定され、それにより他方の出力ノードＴ２２の電圧が低レベル出力電圧１．１Ｖと同じ電圧になる。
【００４３】
そして、このとき、外部接続された抵抗Ｒ２に流れる電流は、（Ｔ２１−Ｔ２２）／Ｒ２＝（１．３−１．１）／１００＝２ｍＡとなる。
【００４４】
この場合、電流源を構成しているＰＭＯＳトランジスタＭＰ２と電流源を構成しているＰＭＯＳトランジスタＭＰ１とは電流ミラー接続され、同じように、電流源を構成しているＮＭＯＳトランジスタＭＮ８と電流源を構成しているＮＭＯＳトランジスタＭＮ５とは電流ミラー接続され、それらのトランジスタのサイズは同一で、しかも、終端抵抗Ｒ１と外部接続された抵抗Ｒ２とは同じ構成の抵抗が用いているので、終端抵抗Ｒ１の両端の電圧と抵抗Ｒ２の両端の電圧とは、ともに等しいＶｒｅｆＵ＝１．３Ｖ及びＶｒｅｆＬ＝１．１Ｖになり、信号出力回路１から出力される信号振幅及びオフセットレベルが同時に制御されることになる。このとき、信号出力回路１を模擬する模擬回路部３の回路サイズは、信号出力回路１の回路サイズと同一であり、それらの終端抵抗Ｒ１及び抵抗Ｒ２も全く同じ抵抗デバイスを使用しているため、信号出力回路１と模擬回路部３とのマッチング状態は非常に良好である。
【００４５】
この実施の形態のように、信号出力回路１と信号出力回路１を模擬している模擬回路部３とを同一回路サイズで構成すれば、信号出力回路１と模擬回路部３に流れる電流が同量になり、信号出力回路１と模擬回路部３はその電流が流れた分だけ電力消費される。
【００４６】
すなわち、模擬回路部３を流れる電流を低減するためには、模擬回路部３を構成するＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６乃至ＭＮ８の各トランジスタのサイズを、対応する信号出力回路１を構成するＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１乃至ＭＮ５の各トランジスタのサイズの１／ｎ（ここで、ｎは１よりも大きい正数）とし、かつ、抵抗Ｒ２として終端抵抗Ｒ１のｎ倍の抵抗値のものを使用する。
【００４７】
この例において、例えば、ｎ＝１０とすると、模擬回路部３のＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６乃至ＭＮ８の各トランジスタのサイズは、対応する信号出力回路１のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１乃至ＭＮ５の各トランジスタのサイズの１／１０のものになり、抵抗Ｒ２が１００の１０倍の１０００Ωになる。そして、模擬回路部３における一対の出力ノードＴ２１、Ｔ２２にそれぞれ形成される高電位電圧及び低電位電圧を前例の場合とは同様にそれぞれ１．３Ｖと１．１Ｖにすると、抵抗Ｒ２に流れる電流は（１．３Ｖ−１．１Ｖ）／１０００Ω＝０．２ｍＡになり、前例の場合に比べてその大きさが１／１０になり、その分、模擬回路部３の消費電力を低減することができる。このとき、信号出力回路１と模擬回路部３における電流ミラー比は１０倍であるので、終端抵抗Ｒ１に流れる電流は２ｍＡとなり、一対の出力ノードＴ１１、Ｔ１２に形成される電圧は、一対の出力ノードＴ２１、Ｔ２２に形成される電圧と同じになる。
【００４８】
そして、信号出力回路１と模擬回路部３とのトランジスタサイズに基づく逓倍比の形成は、集積回路構成の場合、同サイズのトランジスタを必要な数だけ並列接続することにより容易に実現することができ、また、外部接続される抵抗Ｒ２と終端抵抗Ｒ１との抵抗比を設定することについても、それらが外部接続抵抗であるので、高精度の抵抗値を容易に実現することが可能である。
【００４９】
次に、図２は、本発明による半導体集積回路の第２の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図１に図示した第１の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００５０】
この第２の実施の形態に係る半導体集積回路は、図１に図示した第１の実施の形態に係る半導体集積回路における模擬回路部３の一対の出力ノードＴ２１、Ｔ２２間に外部接続される抵抗Ｒ２を可変抵抗Ｒ２’に置き換えた例であって、それ以外の各部の構成は第１の実施の形態に係る半導体集積回路の構成と同じである。このため、第２の実施の形態に係る半導体集積回路の構成についての説明及びその動作の説明については、既に述べた第１の実施の形態に係る半導体集積回路の構成及びその動作とほぼ同じであるので、ここでは以下の点を除いてそれらの説明は省略する。
【００５１】
この第２の実施の形態に係る半導体集積回路においては、前例のように、信号出力回路１と模擬回路部３とを構成する対応するトランジスタサイズが同一であれば、模擬回路部３に接続される可変抵抗Ｒ２’の抵抗値を、信号出力回路１に接続される終端抵抗Ｒ１の抵抗値と等しく設定した場合は、前例と同じように、高電位出力ノードＴ１１、Ｔ２１の電圧は高電位側基準電圧ＶｒｅｆＵに等しくなるとともに、低電位出力ノードＴ１２、Ｔ２２の電圧は低電位側基準電圧ＶｒｅｆＬに等しくなり、それぞれ予設定した振幅レベルになっている。
【００５２】
これに対し、可変抵抗Ｒ２’の抵抗値を終端抵抗Ｒ１の抵抗値よりも小さくなるように設定した場合は、高電位側基準電圧ＶｒｅｆＵ及び低電位側基準電圧ＶｒｅｆＬを変化させない限り、制御回路２における第１オペアンプＯＰ１及び第２オペアンプＯＰ２による制御によって、模擬回路部３の一方の出力ノードＴ２１の高電位電圧は高電位側基準電圧ＶｒｅｆＵに等しくなり、他方の出力ノードＴ２２の低電位電圧は低電位側基準電圧ＶｒｅｆＬに等しくなる。
【００５３】
このとき、可変抵抗Ｒ２’の抵抗値は終端抵抗Ｒ１の抵抗値に比べて小さく設定されているので、小さくなっている分だけ可変抵抗Ｒ２’を流れる電流が増加する。そして、模擬回路部３を流れる電流が増加すれば、電流ミラー接続によって信号出力回路１を流れる電流、すなわち終端抵抗Ｒ１に流れる電流も増加し、終端抵抗Ｒ１の両端に形成される出力信号の振幅は電流の増加分だけ増加するようになる。
【００５４】
一方、可変抵抗Ｒ２’の抵抗値を終端抵抗Ｒ１の抵抗値よりも大きくなるように設定した場合は、前の場合と同様に、模擬回路部３の一方の出力ノードＴ２１の電圧及び他方の出力ノードＴ２２の電圧は変わらないが、終端抵抗Ｒ２’に流れる電流が減少する。そして、模擬回路部３を流れる電流の減少により信号出力回路１を流れる電流、すなわち終端抵抗Ｒ１に流れる電流も減少し、終端抵抗Ｒ１の両端に形成される差動出力信号の振幅は電流の減少分だけ減少するようになる。
【００５５】
また、この第２の実施の形態に係る半導体集積回路においても、模擬回路部３を構成するＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ６乃至ＭＮ８の各トランジスタのサイズを、対応する信号出力回路１を構成するＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１乃至ＭＮ５の各トランジスタのサイズの１／ｎ（ここで、ｎは１よりも大きい正数）にすれば、その分、模擬回路部３を流れる電流が減少するようになるが、そのときでも可変抵抗Ｒ２’の抵抗値を終端抵抗Ｒ１の抵抗値の１／ｎの値を中心とした抵抗変化範囲を有するものを使用すれば、前述のように信号出力回路１の終端抵抗Ｒ１から導出される出力信号の振幅調整を、可変抵抗Ｒ２’の抵抗値の調整により行うことができる。
【００５６】
このように、第２の実施の形態に係る半導体集積回路によれば、高電位側基準電圧ＶｒｅｆＵ及び低電位側基準電圧ＶｒｅｆＬを変えない限り、模擬回路部３に外部接続される抵抗を可変抵抗Ｒ２’としてその抵抗値を適宜設定するようにすれば、差動出力信号の振幅調整を行うことができる。このとき、模擬回路部３を構成する各トランジスタサイズを、信号出力回路１を構成する対応する各トランジスタサイズの１／ｎにすれば、消費電力の削減を図りながら、出力信号の振幅調整を高精度で行うことができる。
【００５７】
次いで、図３は、本発明による半導体集積回路の第３の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図１に図示した第１の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００５８】
この第３の実施の形態に係る半導体集積回路は、図１に図示した第１の実施の形態に係る半導体集積回路における模擬回路部３の一対の出力ノードＴ２１、Ｔ２２間に接続される抵抗を模擬回路部３の内部に接続した抵抗Ｒ２”で構成した例であって、それ以外の各部の構成は第１の実施の形態に係る半導体集積回路の構成と同じである。このため、第３の実施の形態に係る半導体集積回路の構成及びその動作については、既に説明した第１の実施の形態に係る半導体集積回路の構成及びその動作と殆ど同じであるので、それらの説明は以下の点を除いて省略する。
【００５９】
この第３の実施の形態に係る半導体集積回路においては、前例のように、信号出力回路１を構成する各トランジスタサイズと模擬回路部３を構成する対応する各トランジスタサイズが同一の場合、抵抗Ｒ２”の抵抗値を終端抵抗Ｒ１の抵抗値と同じになるように選択する。このとき、第３の実施の形態に係る半導体集積回路の動作は第１の実施の形態に係る半導体集積回路と同じであって、一対の出力ノードＴ１１、Ｔ１２間に高電位レベルが高電位側基準電圧ＶｒｅｆＵに、低電位レベルが低電位側基準電圧ＶｒｅｆＬにそれぞれ一致するように制御された出力信号が導出される。このような構成においては、信号出力回路１を構成する各トランジスタサイズと模擬回路部３を構成する対応する各トランジスタサイズが同一であるので、マッチング状態は著しく好適な状態になっている。
【００６０】
ところで、内部接続した抵抗Ｒ２”の抵抗値の精度は、集積回路製造技術の加工精度に依存することになるので、第１の実施の形態に係る半導体集積回路のように、外部接続した抵抗Ｒ１、Ｒ２を同一抵抗素子で実現する場合と比べると、その抵抗値の精度を合わせることが若干難しくなるが、このような構成にすれば、出力信号の振幅とコモンレベルを同時に制御することが可能になる。
【００６１】
これに対し、図４に図示するように、一対の出力ノードＴ２１、Ｔ２２間に複数（ｎ）個の抵抗Ｒｍ１乃至Ｒｍｎを並列接続し、それぞれの抵抗Ｒｍ１乃至Ｒｍｎを選択するためにそれらに直列にスイッチ素子Ｓ１乃至Ｓｎを接続した可変抵抗型構成を採用することができる。この例においては、スイッチ素子Ｓ１乃至Ｓｎの入切を選択することによって全体の抵抗値を変えることができるため、その加工精度の厳格さを低減させた状態で、マッチング状態の改善を図ることが可能となる。なお、このような可変抵抗型構成の例は、単なる一例を示すにとどまるもので、使用される可変抵抗の構成を特定しているものではない。
【００６２】
また、第３の実施の形態に係る半導体集積回路においても、模擬回路部３を構成する各トランジスタサイズを信号出力回路１を構成する対応する各トランジスタサイズの１／ｎにすれば、これまでに説明したような機能を合わせて実現することが可能になる。
【００６３】
続いて、図５は、本発明による半導体集積回路の第４の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図１に図示した第１の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００６４】
この第４の実施の形態に係る半導体集積回路は、出力信号レベルの制御と出力信号の振幅制御とを個別に制御することができる例であって、第１オペアンプＯＰ１の代わりに定電流回路ＣＩ１を用いているものである。そして、第４の実施の形態に係る半導体集積回路は、第１オペアンプＯＰ１の代わりに定電流回路ＣＩ１を用いている点を除けば、図１に図示された第１の実施の形態に係る半導体集積回路の構成と同じである。
【００６５】
この第４の実施の形態に係る半導体集積回路における定電流回路ＣＩ１は、電源ラインＶＤＤと接地ライン間に直列接続されたＰＭＯＳトランジスタＭＰ３と電流Ｉ１が導出される電流源ＩＳ１とからなるものであって、ＰＭＯＳトランジスタＭＰ３のゲート及びソースが模擬回路部３のＰＭＯＳトランジスタＭＰ２のゲートに直接接続され、それによってＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ１とは電流ミラー接続になっている。
【００６６】
ここで、ＰＭＯＳトランジスタＭＰ２のトランジスタサイズがＰＭＯＳトランジスタＭＰ３のトランジスタサイズのｍ倍（ｍは１以上の正数）のものを用いたとすれば、ＰＭＯＳトランジスタＭＰ３を流れる電流Ｉ１に対してＰＭＯＳトランジスタＭＰ２には電流ｍＩ１が流れる。このとき、抵抗Ｒ２にも同じ電流ｍＩ１が流れ、一対の出力ノードＴ２１、Ｔ２２間に形成される信号振幅はｍＩ１×Ｒ２になる。
【００６７】
このとき、信号出力回路１の出力信号における低信号レベルは、第２オペアンプＯＰ２において、その反転入力（−）に供給された他方の出力ノードＴ２２の低電位電圧がその非反転入力（＋）に供給された低電位側基準電圧ＶｒｅｆＬによって制御され、対応する出力ノードＴ２２、Ｔ１２の各電圧が低電位側基準電圧ＶｒｅｆＬに等しく設定されるものである。
【００６８】
このように、この実施の形態においては、出力信号の低信号レベルと出力信号の振幅とを個別に制御されることになり、出力信号振幅及びコモンレベルの個別制御が可能になるものである。
【００６９】
続く、図６は、本発明による半導体集積回路の第５の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図５に図示した第４の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００７０】
この第５の実施の形態に係る半導体集積回路は、図５に図示した第４の実施の形態に係る半導体集積回路が出力信号の低信号レベルを制御するようにしたものであるのに対し、出力信号の高信号レベルを制御するようにしたものである。そして、第５の実施の形態に係る半導体集積回路（この回路を前者の回路という）と第４の実施の形態に係る型半導体集積回路（この回路を後者の回路という）との構成の違いは、後者の回路が第２オペアンプＯＰ２の反転入力（＋）に低電位側基準電圧ＶｒｅｆＬが供給され、非反転入力（−）に他方の出力ノードＴ２２の低電位電圧が供給されるのに対し、前者の回路が第２オペアンプＯＰ２の反転入力（＋）に高電位側基準電圧ＶｒｅｆＵが供給され、非反転入力（−）に一方の出力ノードＴ２１の高電位電圧が供給されるものである点に違いがあるだけで、その他の構成は前者の回路と後者の回路との間に違いはない。
【００７１】
第５の実施の形態に係る半導体集積回路のように、第２オペアンプＯＰ２の反転入力（＋）に高電位側基準電圧ＶｒｅｆＵが供給され、非反転入力（−）に一方の出力ノードＴ２１の高電位電圧が供給されるような構成にすれば、第２オペアンプＯＰ２の制御によって模擬回路部３の高電位出力ノードＴ２１の電圧及び信号出力回路１の高電位出力ノードＴ１１の電圧がそれぞれ高電位側基準電圧ＶｒｅｆＵに等しくなるように制御されるもので、それによって得られる効果は第５の実施の形態に係る半導体集積回路で得られる効果と殆ど同じである。
【００７２】
次に、図７は、本発明による半導体集積回路の第６の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図１に図示した第１の実施の形態に係る半導体集積動回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００７３】
この第６の実施の形態に係る半導体集積回路は、前例と同じように出力信号レベルの制御と出力信号の振幅制御とを個別に制御する例であって、第２オペアンプＯＰ２の代わりに定電流回路ＣＩ２を用いているものである。そして、第６の実施の形態に係る半導体集積回路は、第２オペアンプＯＰ２の代わりに定電流回路ＣＩ２を用いている点を除けば、図１に図示された第１の実施の形態に係る半導体集積回路の構成と同じである。
【００７４】
この第６の実施の形態に係る半導体集積回路における定電流回路ＣＩ２は、電源ラインＶＤＤと接地ライン間に直列接続された電流Ｉ２を導出する電流源ＩＳ２とＮＭＯＳトランジスタＭＮ９とからなるもので、ＮＭＯＳトランジスタＭＮ９のゲート及びドレインが模擬回路部３のＮＭＯＳトランジスタＭＮ８のゲートに直接接続され、それによりＮＭＯＳトランジスタＭＮ９とＮＭＯＳトランジスタＭＰ８とＮＭＯＳトランジスタＭＮ５とが電流ミラー接続されている。
【００７５】
この場合、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ１乃至ＭＮ５及びＮＭＯＳトランジスタＭＮ６乃至ＭＮ８はそれぞれ同一のトランジスタサイズのものが用いられており、終端抵抗Ｒ１と抵抗Ｒ２に全く同じ抵抗デバイスを用いたとすれば、ＮＭＯＳトランジスタＭＮ８に電流ミラー接続されているＮＭＯＳトランジスタＭＮ９との間で、ＮＭＯＳトランジスタＭＮ８のトランジスタサイズがＮＭＯＳトランジスタＭＮ９のトランジスタサイズのｍ倍（ここでｍは１以上の正数）になるようにすれば、ＮＭＯＳトランジスタＭＮ８にＮＭＯＳトランジスタＭＮ９に流れる電流Ｉ２のｍ倍の電流ｍＩ２が流れ、それと同時に抵抗Ｒ２にも同じ電流ｍＩ２が流れ、一対の出力ノードＴ２１、Ｔ２２間に形成される信号振幅はｍＩ２×Ｒ２になる。
【００７６】
また、第１オペアンプＯＰ１の反転入力（−）に一方の出力ノードＴ２１の電圧が供給され、その非反転入力（＋）に高電位側基準電圧ＶｒｅｆＵが供給されるので、出力信号の高信号レベルは、電位側基準電圧ＶｒｅｆＵによって制御され、模擬回路部３の一方の出力ノードＴ２１の電圧と信号出力回路１の一方の出力ノードＴ１１の電圧がそれぞれ高電位側基準電圧ＶｒｅｆＵに等しくなるように制御される。
【００７７】
このように、第６の実施の形態に係る半導体集積回路によれば、出力信号の高電位レベルと出力信号振幅を個別に制御することにより、差動信号振幅及びコモンレベルを制御することが可能になり、前述の例と同様に、トランジスタサイズのマッチング状態や外部接続された抵抗Ｒ１、Ｒ２との抵抗値のマッチング状態を良好な精度で制御することができる。
【００７８】
次いで、図８は、本発明による半導体集積回路の第７の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図７に図示した第６の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００７９】
この第７の実施の形態に係る半導体集積回路は、図７に図示された第６の実施の形態に係る半導体集積回路が出力信号の高信号レベルを制御するようにしたものであるのに対し、出力信号の低信号レベルを制御するようにしたものである。そして、第７の実施の形態に係る半導体集積動回路（ここで、再びこの回路を前者の回路という）と第６の実施の形態に係る半導体集積回路（ここで、再びこの回路を後者の回路という）との構成の違いは、後者の回路が第１オペアンプＯＰ１の反転入力（＋）に高電位側基準電圧ＶｒｅｆＵが供給され、非反転入力（−）に一方の出力ノードＴ２１の高電位電圧が供給されるものであるのに対し、前者の回路が第１オペアンプＯＰ１の反転入力（＋）に低電位側基準電圧ＶｒｅｆＬが供給され、非反転入力（−）に他方の出力ノードＴ２２の低電位電圧が供給されるものである点に違いがあるだけで、その他の構成は前者の回路と後者の回路との間に違いはない。
【００８０】
第７の実施の形態に係る半導体集積回路のように、第１オペアンプＯＰ１の反転入力（＋）に低電位側基準電圧ＶｒｅｆＬが供給され、非反転入力（−）に他方の出力ノードＴ２２の低電位電圧が供給される構成にすれば、第１オペアンプＯＰ１において、模擬回路部３の他方の出力ノードＴ２２及び信号出力回路１の他方の出力ノードＴ１２の各電圧及び出力信号の低信号レベルが低電位側基準電圧ＶｒｅｆＬに等しくなるように制御され、それによって得られる効果は第６の実施の形態に係る半導体集積回路で得られる効果と殆ど同じである。
【００８１】
続いて、図９は、本発明による半導体集積回路の第８の実施の形態に係るもので、その具体的回路構成を示す回路図であって、図１に図示した第１の実施の形態に係る半導体集積回路に用いている構成要素と同じ構成要素については、同じ符号を付けている。
【００８２】
この第８の実施の形態に係る半導体集積回路は、図１に図示の第１の実施の形態に係る半導体集積回路の第１オペアンプＯＰ１に供給される高電位側基準電圧ＶｒｅｆＵと第２オペアンプＯＰ２に供給される低電位側基準電圧ＶｒｅｆＬをそれぞれデジタル−アナログコンバータＤＡ１、ＤＡ２から供給するようにした例であって、その他の構成は第１の実施の形態に係る半導体集積回路の構成と同じである。
【００８３】
この第８の実施の形態に係る半導体集積回路の構成及び動作は、高電位側基準電圧ＶｒｅｆＵと低電位側基準電圧ＶｒｅｆＬをそれぞれデジタル−アナログコンバータＤＡ１、ＤＡ２から供給するようにした点を除けば、図１に図示の第１の実施の形態に係る半導体駆動回路の構成及び動作と殆ど同じである。そして、第８の実施の形態に係る半導体集積回路の動作時には、高電位側基準電圧ＶｒｅｆＵを発生するデジタル−アナログコンバータＤＡ１の出力高電位側基準電圧ＶｒｅｆＵを第１オペアンプＯＰ１が取り込み、低電位側基準電圧ＶｒｅｆＬを発生するデジタル−アナログコンバータＤＡ２の出力低電位側基準電圧ＶｒｅｆＬを第２オペアンプＯＰ２が取り込むもので、デジタル−アナログコンバータＤＡ１及びＤＡ２を調整することにより高電位側基準電圧ＶｒｅｆＵ及び低電位側基準電圧ＶｒｅｆＬが容易に制御され、それにより出力信号の振幅やコモンレベルを容易に任意の値に設定することができる。
【００８４】
なお、第４乃至第８の実施の形態に係る半導体集積回路のそれぞれにおいても、信号出力回路１のトランジスタサイズと模擬回路部３のトランジスタサイズとを同サイズでなく異なるサイズに変更させた場合や、抵抗Ｒ２を内蔵させたり、可変抵抗で形成した場合においても、これまで説明したのと同様の機能を達成させるこができる。
【００８５】
また、第１乃至第８の実施の形態に係る半導体集積回路のそれぞれにおいて、制御回路２に、高電位側基準電圧ＶｒｅｆＵや低電位側基準電圧ＶｒｅｆＬを内部信号として供給するものではなく、外部供給用接続端子を設けて外部信号として供給することも可能であって、かかる接続端子を用いれば、それらの基準電圧を任意の値に設定した上で供給することができ、出力信号の振幅値やコモンレベルを容易に任意の値にすることが可能になる。
【図面の簡単な説明】
【００８６】
【図１】本発明による半導体集積回路の第１の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図２】本発明による半導体集積回路の第２の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図３】本発明による半導体集積回路の第３の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図４】第３の実施の形態に係る半導体集積回路の負荷抵抗Ｒ２を可変抵抗の形で実現させる一例を示す回路図である。
【図５】本発明による半導体集積回路の第４の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図６】本発明による半導体集積回路の第５の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図７】本発明による半導体集積回路の第６の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図８】本発明による半導体集積回路の第７の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図９】本発明による半導体集積回路の第８の実施の形態に係るもので、その具体的回路構成を示す回路図である。
【図１０】既知のラインドライバ回路の一例を示す回路構成図である。
【符号の説明】
【００８７】
１  信号出力回路
２  制御回路
３  模擬回路部
４  第１電圧比較回路部
５  第２電圧比較回路部
６  スイッチング段
ＯＰ１  第１オペアンプ
ＯＰ２  第２オペアンプ
ＭＮ１〜ＭＮ９  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３  ＰＭＯＳトランジスタ
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２  出力ノード
Ｒ１  終端抵抗
Ｒ２、Ｒ２’、Ｒ２”  抵抗
ＶｒｅｆＵ  高電位側基準電圧
ＶｒｅｆＬ  低電位側基準電圧
Ｒｍ１〜Ｒｍｎ  抵抗素子
Ｓ１〜Ｓｎ  スイッチ素子
ＣＩ１、ＣＩ２  定電流回路
ＩＳ１、ＩＳ２  電流源
ＤＡ１、ＤＡ２  アナログ−デジタルコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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