【手続補正書】
【提出日】平成25年8月5日(2013.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型を有する基板と、
前記第１の導電型とは異なる第２の導電型を有する、前記基板内のウェルと、
前記ウェル内の半導体層であって、
各々が前記第１の導電型を有する、第１のデバイスの第１の拡散領域と、第２のデバイスの第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間に横方向に配置された、前記第２の導電型を有し、前記ウェルまで垂直方向にさらに延びる第３の拡散領域と、を含む半導体層と、
前記第１の拡散領域、前記第３の拡散領域、及び前記第２の拡散領域の上に横方向に延びてそれらに接触する、前記半導体層の上の導体層と、
を含む集積回路デバイス構造体。
【請求項２】
前記半導体層は前記ウェルの上のデバイス領域を含み、前記デバイス領域は、前記第１のデバイス及び前記第２のデバイスを含み、且つ、前記基板内に前記ウェルの下まで延びる深いトレンチ分離領域によって対向する側面及び対向する端部が画定される、請求項１に記載の集積回路デバイス構造体。
【請求項３】
前記半導体層上のコンタクトをさらに含み、前記コンタクトは電源電圧に接続される、請求項２に記載の集積回路デバイス構造体。
【請求項４】
前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項３に記載の集積回路デバイス構造体。
【請求項５】
前記導体層はシリサイド層を含む、請求項４に記載の集積回路デバイス構造体。
【請求項６】
前記半導体層はエピタキシャル・シリコン層を含む、請求項５に記載の集積回路デバイス構造体。
【請求項７】
第１の導電型を有する基板と、
前記第１の導電型とは異なる第２の導電型を有する、前記基板内のウェルと、
前記ウェル内の半導体層であって、
各々が前記第１の導電型を有する、第１のメモリセルの第１のプルアップ電界効果トランジスタの第１のソース領域と、第２のメモリセルの第２のプルアップ電界効果トランジスタの第２のソース領域と、
前記第１のソース領域と前記第２のソース領域との間に横方向に配置された、前記第２の導電型を有し、前記ウェルまで垂直方向にさらに延びるドープ領域と、を含む半導体層と、
前記第１のソース領域、前記ドープ領域及び前記第２のソース領域の上に横方向に延びてそれらに接触する、前記半導体層の上の導体層と、
を含むスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項８】
前記半導体層は前記ウェルの上のデバイス領域を含み、前記デバイス領域は、前記第１のプルアップ電界効果トランジスタと前記第２のプルアップ電界効果トランジスタとを含み、且つ、前記基板内に前記ウェルの下まで延びる深いトレンチ分離領域によって対向する側面及び対向する端部が画定される、請求項７に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項９】
前記半導体層の上のコンタクトをさらに含み、前記コンタクトは正の電源電圧（Ｖｄｄ）に接続される、請求項８に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項１０】
前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項９に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項１１】
前記導体層はシリサイド層を含む、請求項１０に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項１２】
前記半導体層はエピタキシャル・シリコン層を含む、請求項１１に記載のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項１３】
Ｐ−基板と、
前記基板内のＮ＋ウェルと、
前記基板上の半導体層と、
前記半導体層を貫通して前記基板内に前記Ｎ＋ウェルの下まで延びて、前記アレイ内のメモリセルのデバイス領域を画定する深いトレンチ分離領域であって、
前記デバイス領域の１つは、前記Ｎ＋ウェルの領域の上の半導体層の部分を含み、
前記半導体層の前記部分は、
第１のメモリセルの第１のＰ型プルアップ電界効果トランジスタの第１のＰ型ソース領域と、
前記第１のメモリセルに隣接する第２のメモリセルの第２のＰ型プルアップ電界効果トランジスタの第２のＰ型ソース領域と、
前記第１のＰ型ソース領域と前記第２のＰ型ソース領域との間に横方向に配置された、前記Ｎ＋ウェルの前記部分まで垂直方向にさらに延びるＮ型ドープ領域と、を含む、深いトレンチ分離領域と、
前記第１のＰ型ソース領域、前記Ｎ型ドープ領域及び前記第２のＰ型ソース領域の上を横方向に延びてそれらに接触する、前記半導体層上の導体層と、
正の電源電圧（Ｖｄｄ）に接続される、前記導体層上のコンタクトと、
を含む、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体。
【請求項１４】
集積回路デバイス構造体を形成する方法であって、
第１の導電型を有する基板を準備することと、
前記基板内に、前記第１の導電型とは異なる第２の導電型を有するウェルを形成することと、
前記ウェルを形成することの後で、前記基板上に半導体層を形成することと、
前記ウェル、第１のデバイスの第１の拡散領域及び第２のデバイスの第２の拡散領域の間に接合部を形成することと、を含み、
前記接合部を形成することは、
前記半導体層内に、前記第１の拡散領域及び前記第２の拡散領域を、前記第１の拡散領域及び前記第２の拡散領域が前記第１の導電型を有するように形成することと、
前記半導体層内に、前記第１の拡散領域と前記第２の拡散領域との間に横方向に配置された第３の拡散領域を、前記第３の拡散領域が前記第２の導電型を有し、前記ウェルまで垂直方向に延びるように形成することと、
前記半導体層上に、前記第１の拡散領域、前記第３の拡散領域及び前記第２の拡散領域の上に横方向に延びてそれらに接触するように導体層を形成することと、を含む方法。
【請求項１５】
前記接合部を形成することの前に、前記基板内で前記ウェルの下まで延びて前記半導体層内にデバイス領域を画定する深いトレンチ分離領域を形成することをさらに含み、
前記デバイス領域の１つは、前記ウェルの上に、前記第１のデバイス及び前記第２のデバイスのための指定領域を含む、請求項１４に記載の方法。
【請求項１６】
前記導体層に対するコンタクトを形成して前記コンタクトを電源電圧に電気的に接続することをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記第１の導電型はＰ型導電率を含み、前記第２の導電率はＮ型導電率を含む、請求項１６に記載の方法。
【請求項１８】
前記導体層を形成することは、シリサイド層を形成することを含む、請求項１７に記載の方法。
【請求項１９】
前記半導体層を形成することは、シリコン層をエピタキシャルに成長させることを含む、請求項１８に記載の方法。
【請求項２０】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイ構造体を形成する方法であって、
第１の導電型を有する基板を準備することと、
前記基板内に、前記第１の導電型とは異なる第２の導電型を有するウェルを形成することと、
前記ウェルを形成することの後で、前記基板上に半導体層を形成することと、
前記ウェル、第１のメモリセルの第１のプルアップ電界効果トランジスタの第１のソース領域及び第２のメモリセルの第２のプルアップ電界効果トランジスタの第２のソース領域の間に接合部を形成することと、を含み、
前記接合部を形成することは、
前記半導体層内に、前記第１のプルアップ電界効果トランジスタの前記第１のソース領域及び前記第２のプルアップ電界効果トランジスタの前記第２のソース領域を、前記第１のソース領域及び前記第２のソース領域が前記第１の導電型を有するように形成することと、
前記半導体層内に、前記第１のソース領域と前記第２のソース領域との間に横方向に配置されたドープ領域を、前記ドープ領域が前記第２の導電型を有し、前記ウェルまで垂直方向に延びるように形成することと、
前記半導体層上に、前記第１のソース領域、前記ドープ領域及び前記第２のソース領域の上に横方向に延びてそれらに接触するように、導体層を形成することと、を含む方法。