【手続補正書】
【提出日】平成21年2月6日(2009.2.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に配置され、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する複数の平行なワードラインと、
前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列され、前記第１導電型または前記第２導電型を有する複数の第１半導体パターンと、
前記第１半導体パターン上に積層され、前記第１導電型を有する第２半導体パターンと、
前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域及び前記第２半導体パターン間のギャップ領域を埋める絶縁膜と、
前記絶縁膜の上部に二次元的に配列されて前記第２半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、
を備えることを特徴とする相変移記憶素子。
【請求項２】
前記半導体基板と前記ワードラインとの間の接触面は、前記ワードラインに隣接した前記半導体基板の表面と実質的に同じ高さを有することを特徴とする請求項１記載の相変移記憶素子。
【請求項３】
前記ワードラインと前記半導体基板との間に介在された複数のバッファラインをさらに備え、前記バッファラインは前記半導体基板と同じ導電型を有し、前記ワードラインと前記バッファラインとの間の接触面は前記絶縁膜と前記半導体基板との間の接触面よりも高いことを特徴とする請求項１記載の相変移記憶素子。
【請求項４】
前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域をシード層として用いて成長した半導体パターンまたは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項１記載の相変移記憶素子。
【請求項５】
前記第１半導体パターンは前記絶縁膜によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンであり、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項１記載の相変移記憶素子。
【請求項６】
前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項１記載の相変移記憶素子。
【請求項７】
前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項１記載の相変移記憶素子。
【請求項８】
前記ワードラインの端部に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第１グループのスイッチング素子及び第２グループのスイッチング素子と、
前記ワードライン間に配置されて前記スイッチング素子をそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第１グループのスイッチング素子は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第２グループのスイッチング素子は前記ワードラインのうち偶数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項１記載の相変移記憶素子。
【請求項９】
前記第１及び第２グループのスイッチング素子はアクセスＭＯＳトランジスタであり、前記メインワードラインはそれぞれ前記アクセスＭＯＳトランジスタのゲート電極に電気的に接続され、前記ワードラインは前記アクセスＭＯＳトランジスタのドレイン領域にそれぞれ電気的に接続されることを特徴とする請求項１記載の相変移記憶素子。
【請求項１０】
前記第２半導体パターンと前記相変移物質パターンとの間に介在されて前記絶縁膜内に位置する複数の導電性プラグをさらに備え、前記メインワードラインは前記導電性プラグ間の領域を通るように配置されたことを特徴とする請求項１記載の相変移記憶素子。
【請求項１１】
第１導電型の半導体基板と、
前記半導体基板上に提供されて前記半導体基板の所定領域を露出する複数の平行な下部開口部を有する下部モールド膜と、
前記下部開口部を埋め込み、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する複数のワードラインと、
前記ワードライン及び前記下部モールド膜を覆い、前記各ワードラインの所定領域を露出する複数の上部開口部を有する上部モールド膜と、
前記上部開口部内に提供され、前記第１導電型または前記第２導電型を有する第１半導体パターンと、
前記第１半導体パターン上に積層されて前記上部開口部内に位置し、前記第１導電型を有する第２半導体パターンと、
前記第２半導体パターンの上部にそれぞれ配置されて前記第２半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、を備え、
前記ワードラインと第１半導体パターンとの間の接触面は前記ワードラインと前記上部モールド膜との間の接触面と実質的に同じ高さを有することを特徴とする相変移記憶素子。
【請求項１２】
前記半導体基板と前記ワードラインとの間の接触面は前記半導体基板と前記下部モールド膜との間の接触面と実質的に同じ高さを有することを特徴とする請求項１１記載の相変移記憶素子。
【請求項１３】
前記ワードラインと前記半導体基板との間に介在された複数のバッファラインをさらに備え、前記バッファラインは前記半導体基板と同じ導電型を有し、前記ワードラインと前記バッファラインとの間の接触面は前記下部モールド膜と前記半導体基板との間の接触面よりも高いことを特徴とする請求項１１記載の相変移記憶素子。
【請求項１４】
前記ワードラインは前記下部開口部によって露出した前記半導体基板をシード層として用いて成長した半導体パターンまたは固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項１１記載の相変移記憶素子。
【請求項１５】
前記第１半導体パターンは前記上部開口部によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンであり、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項１１記載の相変移記憶素子。
【請求項１６】
前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項１１記載の相変移記憶素子。
【請求項１７】
前記ワードラインの端部に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第１グループのアクセスＭＯＳトランジスタ及び第２グループのアクセスＭＯＳトランジスタと、
前記ワードライン間に配置されて前記アクセスＭＯＳトランジスタをそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第１グループのアクセスＭＯＳトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第２グループのアクセスＭＯＳトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項１１記載の相変移記憶素子。
【請求項１８】
第１導電型の半導体基板と、
前記半導体基板上に提供されて前記半導体基板の所定領域を露出させる複数の第１平行な開口部を有する第１モールド膜と、
前記第１開口部の下部領域を埋め込み、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する複数のワードラインと、
前記第１開口部の上部領域内に位置して前記各ワードラインの所定領域を露出させる複数の第２開口部を提供し、前記第１モールド膜に対してエッチング選択比を有する第２モールド膜からなる複数の隔壁と、
前記第２開口部内に提供され、前記第１導電型または前記第２導電型を有する第１半導体パターンと、
前記第１半導体パターン上に積層されて前記第２開口部内に位置し、前記第１導電型を有する第２半導体パターンと、
前記第２半導体パターン上部にそれぞれ配置されて前記第２半導体パターンにそれぞれ電気的に接続された複数の相変移物質パターンと、を備え、
前記ワードラインと前記第１半導体パターンとの間の接触面は前記ワードラインと前記隔壁との間の接触面と実質的に同じ高さを有することを特徴とする相変移記憶素子。
【請求項１９】
前記相変移物質パターンを有する基板上に提供された層間絶縁膜と、
前記層間絶縁膜上に配置されて前記ワードラインを横切る複数のビットラインと、をさらに備え、前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールを介して前記相変移物質パターンに電気的に接続されたことを特徴とする請求項１８記載の相変移記憶素子。
【請求項２０】
前記ワードラインの両端に隣接するように配置され、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに形成された第１グループのアクセスＭＯＳトランジスタ及び第２グループのアクセスＭＯＳトランジスタと、
前記ワードライン間に配置されて前記アクセスＭＯＳトランジスタをそれぞれ制御する複数のメインワードラインと、をさらに備え、
前記第１グループのアクセスＭＯＳトランジスタのドレイン領域は前記ワードラインのうち奇数番目のワードラインにそれぞれ電気的に接続され、前記第２グループのアクセスＭＯＳトランジスタのドレイン領域は前記ワードラインのうち偶数番目のワードラインにそれぞれ電気的に接続されることを特徴とする請求項１８記載の相変移記憶素子。
【請求項２１】
第１導電型の半導体基板上に複数の平行なワードラインと前記ワードラインとの間のギャップ領域を埋めるワードライン分離膜を形成し、前記ワードラインが前記第１導電型と異なる第２導電型を有するように形成される工程と、
前記ワードライン及び前記ワードライン分離膜上に上部モールド膜を形成する工程と、
前記上部モールド膜をパターニングして前記ワードラインの所定領域を露出させる複数の上部開口部を形成する工程と、
前記上部開口部内に前記第１導電型または前記第２導電型を有する第１半導体パターン及び前記第１導電型を有する第２半導体パターンを順に形成する工程と、
前記第２半導体パターン上部にそれぞれ前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する工程と、
を含むことを特徴とする相変移記憶素子の製造方法。
【請求項２２】
前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第１導電型の半導体基板上に前記第１導電型と異なる第２導電型の上部エピタキシャル層を形成する工程と、
前記上部エピタキシャル半導体層をパターニングして複数の平行な上部エピタキシャル半導体パターンを形成する工程と、
前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成する工程と、
前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出する工程と、
を含むことを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項２３】
前記ワードラインの下部にバッファラインを形成する工程をさらに含むことを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項２４】
前記バッファライン、前記ワードライン、及び前記ワードライン分離膜を形成する工程は、
第１導電型の半導体基板上に前記第１導電型を有する下部エピタキシャル半導体層及び前記第１導電型と異なる第２導電型の上部エピタキシャル半導体層を順に形成する工程と、
前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングして順に積層された下部エピタキシャル半導体パターン及び上部エピタキシャル半導体パターンを形成する工程と、
前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成する工程と、
前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出する工程と、
を含むことを特徴とする請求項２３記載の相変移記憶素子の製造方法。
【請求項２５】
前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第１導電型の半導体基板上に下部モールド膜を形成する工程と、
前記下部モールド膜をパターニングして前記半導体基板の所定領域を露出させる複数の平行な下部開口部を形成する工程と、
前記下部開口部内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数の半導体ラインを形成する工程と、を含み、
前記半導体ラインは前記第１導電型と異なる第２導電型を有するように形成されることを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項２６】
前記半導体ラインを形成する前に、前記下部開口部の下部領域内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数のバッファラインを形成する工程をさらに含み、
前記バッファラインは前記第１導電型を有するように形成されることを特徴とする請求項２５記載の相変移記憶素子の製造方法。
【請求項２７】
前記ワードライン及び前記ワードライン分離膜を形成する工程は、
第１導電型の半導体基板の所定領域内にトレンチ素子分離膜を形成して複数の平行な活性領域を画定する工程と、
前記活性領域内に前記第１導電型と異なる第２導電型の不純物イオンを注入して第２導電型のワードラインを形成する工程と、
を含むことを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項２８】
前記第２導電型の不純物イオンを注入する前後に、前記活性領域内に前記第１導電型の不純物イオンを注入して前記ワードラインの下部に前記第１導電型のバッファラインを形成する工程をさらに含むことを特徴とする請求項２７記載の相変移記憶素子の製造方法。
【請求項２９】
前記第２半導体パターン上にそれぞれ複数の導電性プラグを形成する工程をさらに含み、
前記第１及び第２半導体パターンと共に前記導電性プラグは前記上部開口部内に形成されることを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項３０】
前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項３１】
前記相変移物質パターンを有する基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をパターニングして前記相変移物質パターンを露出させるビットラインコンタクトホールを形成する工程と、
前記層間絶縁膜上に前記ビットラインコンタクトホールを覆う複数のビットラインを形成する工程と、をさらに含み、
前記ビットラインは前記ワードラインの上部を横切るように形成されることを特徴とする請求項２１記載の相変移記憶素子の製造方法。
【請求項３２】
第１導電型の半導体基板上に第１モールド膜を形成する工程と、
前記第１モールド膜をパターニングして前記半導体基板の所定領域を露出させる第１開口部を形成する工程と、
前記第１開口部の下部領域内に前記第１導電型と異なる第２導電型を有する複数のワードラインを形成する工程と、
前記第１モールド膜に対してエッチング選択比を有する絶縁膜を用いて前記第１開口部の上部領域を埋める第２モールド膜パターンを形成する工程と、
前記第２モールド膜パターンをパターニングして前記各ワードラインの所定領域を露出させる複数の第２開口部を提供する隔離パターンを形成する工程と、
前記第２開口部内に前記第１導電型または前記第２導電型を有する第１半導体パターン及び前記第１導電型を有する第２半導体パターンを順に形成する工程と、
前記第２半導体パターンの上部にそれぞれ前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する工程と、
を含むことを特徴とする相変移記憶素子の製造方法。
【請求項３３】
前記第１モールド膜はシリコン酸化膜で形成され、前記第２モールド膜パターンはシリコン窒化膜で形成されることを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３４】
前記ワードラインは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されることを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３５】
前記ワードラインを形成する前に、前記第１開口部によって露出した前記半導体基板上に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いてバッファラインを形成する工程をさらに含み、
前記バッファラインは前記第１導電型を有するように形成されることを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３６】
前記第２モールド膜パターンを形成する工程は、
前記ワードラインを有する基板上に前記第１モールド膜に対してエッチング選択比を有する第２モールド膜を形成する工程と、
前記第２モールド膜を平坦化させて前記第１モールド膜の上部面を露出する工程と、
を含むことを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３７】
前記隔離パターンを形成する工程は、
前記ワードラインの上部を横切る複数の開口部を有するように前記第２モールド膜パターンを有する基板上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをエッチングマスクとして用いて前記第２モールド膜パターンをエッチングして前記ワードラインの所定領域を露出させる複数の第２開口部を形成する工程と、
を含むことを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３８】
前記第２半導体パターン上にそれぞれ複数の導電性プラグを形成する工程をさらに含み、
前記第１及び第２半導体パターンと共に前記導電性プラグは前記第２開口部内に形成されることを特徴とする請求項３２記載の相変移記憶素子の製造方法。
【請求項３９】
前記導電性プラグを形成する工程は、
前記第２半導体パターンを有する基板上に金属膜を形成する工程と、
前記金属膜を平坦化させて前記第１モールド膜の表面及び前記隔離パターンの表面を露出する工程と、
を含むことを特徴とする請求項３８記載の相変移記憶素子の製造方法。
【請求項４０】
前記金属膜を形成する前に、前記第２半導体パターンの表面に選択的に金属シリサイド膜を形成する工程をさらに含むことを特徴とする請求項３９記載の相変移記憶素子の製造方法。
【請求項４１】
前記第１開口部は互いに平行なライン形態を有するように形成されることを特徴とする請求項３２記載の相変移記憶素子の製造方法。