(57)【要約】【課題】半導体素子のゲート形成方法であって、エッチング対象膜以外の層の側壁をバッファ膜で保護することで、ゲートパターンの側壁にボーイングが形成されるのを有効に防ぐようにする。【解決手段】半導体基板１０２上に第１導電膜１０６と、誘電体膜１０８と、そして第２導電膜１１０からなる積層膜を形成する際、第２導電膜１１０の側壁を第２保護膜（バッファ膜）で保護してからエッチング工程を実施する。それによって、エッチング対象となるターゲット膜以外の層の側壁をそうしたバッファ膜で保護し、その後にゲートエッチング工程を実施する。結果、エッチング対象膜以外の層が不要にエッチングされてゲートパターンの側壁にボーイングプロファイルが形成されるのを防ぐ。ボーイングプロファイルを抑制することでゲートの損傷を防止し、半導体素子の信頼性を高める。【選択図】    図１Ｈ
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【特許請求の範囲】
【請求項１】
第１導電膜、誘電体膜及び第２導電膜が形成された半導体基板が提供される工程と、
前記第２導電膜をパターニングして前記誘電体膜の一部を露出させる工程と、
前記第２導電膜の側壁に第１保護膜を形成する工程と、
露出させた前記誘電体膜を除去することによって前記第１導電膜の一部を露出させる第１のエッチング工程を実施する工程と、
前記第２導電膜の側壁に第２保護膜を形成する工程と、
前記第２導電膜間の前記第１導電膜が除去されるように第２のエッチング工程を実施する工程と、
を含むことを特徴とする半導体素子のゲート形成方法。
【請求項２】
前記第１導電膜がポリシリコンで形成されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項３】
前記第２導電膜がポリシリコンで形成されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項４】
前記第２導電膜がさらに金属膜を含むことを特徴とする請求項３に記載の半導体素子のゲート形成方法。
【請求項５】
前記第１保護膜と前記第２保護膜をそれぞれ酸化膜で形成することを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項６】
前記酸化膜がプラズマ酸化方式で形成されることを特徴とする請求項５に記載の半導体素子のゲート形成方法。
【請求項７】
前記プラズマ酸化方式は、ArガスとO2ガスの混合ガスを用いることを特徴とする請求項６に記載の半導体素子のゲート形成方法。
【請求項８】
前記第１のエッチング工程中に前記第１導電膜の一部が除去されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項９】
前記第１のエッチング工程中に前記第１保護膜が除去されることを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項１０】
前記第１のエッチング工程は、ポリシリコンに比べて酸化膜がさらにエッチングされる条件で実施することを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項１１】
前記第１のエッチング工程が、乾式エッチング工程で実施されることを特徴とする請求項１０に記載の半導体素子のゲート形成方法。
【請求項１２】
前記乾式エッチング工程は、CF4ガスを用いることを特徴とする請求項１１に記載の半導体素子のゲート形成方法。
【請求項１３】
前記第２のエッチング工程は、酸化膜に比べてポリシリコン膜がさらにエッチングされる一次エッチング及び酸化膜に比べてポリシリコン膜が前記第１のエッチングよりもさらにエッチングされる二次エッチングで実施することを特徴とする請求項１に記載の半導体素子のゲート形成方法。
【請求項１４】
前記一次エッチングは、HBrガスとHeガスを混合した混合ガスを用いることを特徴とする請求項１３に記載の半導体素子のゲート形成方法。
【請求項１５】
前記二次エッチングは、HBrガスとO2を混合したガスを用いることを特徴とする請求項１３に記載の半導体素子のゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にゲートエッチング工程時のボーイングプロファイル(bowing profile)抑制に係る半導体素子のゲート形成方法に関するものである。
【背景技術】
【０００２】
NAND型と呼ばれるフラッシュメモリ素子は、プログラミング特性と消去特性が可能な非揮発性メモリ特性を有するだけでなく、高集積化に有利な構造として知られる。そのため、近年ますます多くの研究が報告されている。NAND型のフラッシュメモリ素子は一般に、半導体基板の上部にゲート絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートなどを積層して形成した後、ゲートエッチング工程でパターニングすることによって形成される。フローティングゲートとコントロールゲートは誘電体膜を介して形成され、そのフローティングゲートの下部にゲート絶縁膜を形成する。そうした形成工程にあって、それら各層を形成する物質に適したイン-サイチュウ(in-situ)方式のエッチング条件で実施する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、かかるフラッシュメモリ素子の形成工程においては、既にパターニングされているエッチング対象膜（ターゲット）以外の層が、側壁が露出していることで不要にエッチングされてしまい、ゲートパターンの側壁にボーイングが形成されるといった問題がある。
【０００４】
本発明の目的は、エッチング対象膜以外の層の側壁をバッファ膜で保護することで、ゲートパターンの側壁にボーイングが形成されるのを有効に防ぐ半導体素子のゲート形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の代表的な半導体素子のゲート形成方法は、第１導電膜、誘電体膜及び第２導電膜が形成された半導体基板が提供される工程と、前記第２導電膜をパターニングして前記誘電体膜の一部を露出させる工程と、前記第２導電膜の側壁に第１導電膜を形成する工程と、露出させた前記誘電体膜を除去することによって前記第１導電膜の一部を露出させる第１のエッチング工程を実施する工程と、前記第２導電膜の側壁に第２導電膜を形成する工程と、前記第２導電膜間の前記第１導電膜が除去されるように第２のエッチング工程を実施する工程と、を含むことを特徴とする。
【発明の効果】
【０００６】
本発明の半導体素子のゲート形成方法によれば、半導体基板上に第１導電膜と、誘電体と、そして第２導電膜からなる積層膜を形成する際、その第２導電膜の側壁を第２保護膜（バッファ膜）で保護してからエッチング工程を実施する。それによって、エッチング対象膜以外の層の側壁をバッファ膜で保護した後にゲートエッチング工程を実施することで、そのエッチング対象膜以外の層が不要にエッチングされてゲートパターンの側壁にボーイングプロファイルが形成されるのを防ぐ。ボーイングプロファイルを抑制することでゲートの損傷を防止でき、信頼性の高い半導体素子を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明に係る半導体素子のゲート形成方法について、その好適な実施形態の工程を順に示す図１Ａ〜図１Ｈを参照して詳細に説明する。
【０００８】
まず、図１Ａに示す工程において、半導体基板(102)の上部にゲート絶縁膜(104)、フローティングゲート用の第１導電膜(106)及びパッド窒化膜(図示略)を順に形成する。望ましくは、第１導電膜(106)はポリシリコンで形成することができる。続いて、上記パッド窒化膜の上部の所定領域にフォトレジストパターン(図示略)を形成後、そのフォトレジストパターンをエッチングマスクにしてパッド窒化膜、第１導電膜(106)、ゲート絶縁膜(104)及び半導体基板(102)の一部を所要の深さでエッチングしてトレンチ(図示略)を形成する。このトレンチをトレンチを埋め込み用絶縁膜であるたとえば高密度プラズマ(High Density Plasma; HDP)酸化膜やO3-TEOS酸化膜またはSOG(Spin On Glass)酸化膜で埋め込む。その後、パッド窒化膜が露出されるまで化学的機械的研磨（Chemical Mechanical Polishing:CMP）工程のような平坦化工程を実施し、パッド窒化膜を除去することで素子分離膜(図示略)を形成する。そうした素子分離膜を通じて半導体基板(100)に活性領域が設定される。
【０００９】
続いて、素子分離膜を含む全体構造の上部に誘電体膜(108)、コントロールゲート用の第２導電膜(110)、金属膜(112)及びハードマスク(114)を形成する。誘電体膜(108)はONO(Oxide/Nitride/Oxide)構造に形成するか、または絶縁膜の間に高誘電膜が形成される構造で形成することができる。金属膜(112)は、金属物質のたとえばタングステンシリサイド(WSix)で形成することができる。そして、ハードマスク(114)の上部の所定領域にゲート用フォトレジストパターン(116)を形成する。
【００１０】
つぎに、図１Ｂに示すように、ゲート用フォトレジストパターン(116)をエッチングマスクにしてハードマスク(114)、金属膜(112)、第２導電膜(110)の一部を除去し、パターニングするエッチング工程を実施する。このようなエッチング工程は、各膜質の特性に適した工程条件でイン-サイチュウ(in-situ)で進行され、誘電体膜(108)が露出されながら停止する。このため、上記エッチング工程は、酸化膜よりポリシリコン膜がさらにエッチングされる条件で実施する。
【００１１】
つぎに、図１Ｃに示す工程において、前述の工程で形成された積層膜パターン(110,112, 114)の側壁に第２導電膜(110)とエッチング選択比が異なる第１導電膜(118)を形成する。この第１導電膜(118)としては酸化膜を利用して形成されるのが望ましい。酸化膜はプラズマ酸化方式で形成することができ、ArとO2の混合ガスが用いられる。
【００１２】
つぎに、図１Ｄに示す工程において、露出させた誘電体膜(108)をエッチングして除去する。その際、図１Ｃの前工程で形成された第１導電膜(118)が一緒に除去される。
【００１３】
そのようにして第１導電膜(118)を除去する間、この点が要旨であるが、積層膜パターン(110,112, 114)の側壁を保護することにより、積層膜パターン(110, 112, 114)の側壁にボーイングが発生するのを有効に防止する。積層膜パターン(110,112, 114)の側壁にボーイングが発生するのをさらに防止するためには、誘電体膜(108)をエッチングする際、ポリシリコンに比べて酸化膜がさらにエッチングされる条件として、たとえばポリシリコンと酸化膜のエッチング選択比が1:2〜1:5である条件でCF4ガスを用いる乾式エッチング工程を実施する。
【００１４】
また一方、誘電体膜(108)が残留するのを防止するために、その誘電体膜(108)のエッチング工程を過度に実施すれば、誘電体膜(108)の下部に形成された第１導電膜(106)の一部をエッチングすることもあり得る。
【００１５】
つぎに、図１Ｅに示す工程において、前述の工程で形成された積層膜パターン(108〜114)の側壁に、特に第２導電膜(110)及び第１導電膜(106)とエッチング選択比が異なる第２導電膜(120)を形成する。第２導電膜(120)としては酸化膜で形成されることが望ましい。また、第２導電膜(120)はプラズマ酸化方式で形成することができ、ArとO2の混合ガスが用いられる。
【００１６】
つぎに、図１Ｆに示す工程において、第１導電膜(106)に対してエッチング工程を実施し、第１導電膜(106)をパターニングする。その際、同じく要旨となる点であるが、図１Ｅの前工程で示した第２導電膜(120）が積層膜パターン(108〜114)の側壁を保護することで、積層膜パターン(108〜114)の側壁にボーイングが発生するのを防ぐ。
【００１７】
その場合に、第１導電膜(106)に対するエッチング工程は、第１導電膜(106)を効率的に除去するためにメインエッチング(main etch)工程とオーバーエッチング(over etch)工程に分けて実施する。
【００１８】
まず、第１導電膜(106)に対してメインエッチング工程を実施するために、酸化膜に比べてポリシリコン膜がさらにエッチングされるか、または同一にエッチングされる条件、たとえばポリシリコン膜と酸化膜のエッチング選択比が1:1〜5:1になるようにHBrガスとHeガスを混合した混合ガスを用いて乾式エッチングを実施する。そして、第１導電膜(106)がほとんど除去されたとき、オーバーエッチングを実施するために酸化膜に比べてポリシリコン膜がさらにエッチングされる条件として、たとえばポリシリコンと酸化膜のエッチング選択比が10:1〜30:1になるようにHBrガスとO2ガスを混合したガスを用いて乾式エッチングを実施する。オーバーエッチングを実施することにより、メインエッチング中に発生した第１導電膜(106)のエッチング残留物が除去され、第１導電膜(106)の下部に形成されたゲート絶縁膜(104)が露出されれば、エッチング工程が中止され得る。一方、第１導電膜(106)に対するエッチング工程中に第２導電膜(120)も除去される。
【００１９】
つぎに、図１Ｇに示す工程において、積層膜パターン(106〜114)の形成中に側壁に発生した損傷を補償するために、積層膜パターン(106〜114)の側壁に対してイン-サイチュウ(in-situ)で酸化工程を実施する。この酸化工程において積層膜パターン(106〜114)の側壁に酸化膜(122)が形成される。酸化工程は、プラズマ酸化方式で実施することができ、ArとO2の混合ガスが用いられる。
【００２０】
そして図１Ｈに示す工程では、エックス-サイチュウ(ex-situ)でゲート用フォトレジストパターン(116)を除去することにより、半導体素子のゲート形成を完了する。一方、前述した工程でエックス-サイチュウ(ex-situ)で酸化膜(122)を形成すると共にゲート用フォトレジストパターン(116)を除去することができる。
【００２１】
本発明のゲート形成方法についてその実施形態を説明したが、本発明はそうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明に係る半導体素子のゲート形成方法についてその実施形態の工程を順に示す素子の断面図。
【図１Ｂ】同実施形態における次工程を示す素子の断面図。
【図１Ｃ】同実施形態における次工程を示す素子の断面図。
【図１Ｄ】同実施形態における次工程を示す素子の断面図。
【図１Ｅ】同実施形態における次工程を示す素子の断面図。
【図１Ｆ】同実施形態における次工程を示す素子の断面図。
【図１Ｇ】同実施形態における次工程を示す素子の断面図。
【図１Ｈ】同実施形態における次工程を示す素子の断面図。
【符号の説明】
【００２３】
102   半導体基板
104   ゲート絶縁膜
106   第１導電膜
108   誘電体膜
110   第２導電膜
112   金属膜
114   ハードマスク
116   ゲート用フォトレジストパターン
118   第１導電膜
120   第２導電膜
122   酸化膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
2008166685.tif 000005
【図１Ｄ】
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【図１Ｅ】
2008166685.tif 000007
【図１Ｆ】
2008166685.tif 000008
【図１Ｇ】
2008166685.tif 000009
【図１Ｈ】
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