(57)【要約】      （修正有）【課題】電離放射線に対して耐性を示すＭＯＳデバイスを提供する。【解決手段】第１タイプの伝導性を有する表面半導体層３と、前記表面半導体層３の上方に形成され、誘電体ゲート領域９と該誘電体ゲート領域９の上に位置するゲート電極領域１１とから構成されたゲート構造８と、前記表面半導体層３の内部において、横方向に且つ部分的に前記ゲート構造８に対して下に形成され、第２タイプの伝導性を有する複数の本体領域６とを具える。より詳しくは、前記誘電体ゲート領域９は、第１厚さを有する中央領域９ｂと、該第１厚さよりも薄い第２厚さを有する複数のサイド領域９ａとを有し、前記中央領域９ｂは、前記複数の本体領域６の間に配置された前記表面半導体層３のセル間領域１０の上に位置している。【選択図】図３
2008182191.tif 000002
【特許請求の範囲】
【請求項１】
第１タイプの伝導性を有する表面半導体層（３）と、
前記表面半導体層（３）の上方に形成され、誘電体ゲート領域（９）と該誘電体ゲート領域（９）の上に位置するゲート電極領域（１１）とを有するゲート構造（８）と、
前記表面半導体層（３）の内部において、横方向に且つ部分的に前記ゲート構造（８）に対して下に形成され、第２タイプの伝導性を有する複数の本体領域（６）と
を具え、電離放射線に対して耐性を示すＭＯＳデバイス（２０）において、
前記誘電体ゲート領域（９）が、第１厚さを有する中央領域（９ｂ）と、該第１厚さよりも薄い第２厚さを有する複数のサイド領域（９ａ）とを有し、
前記中央領域（９ｂ）が、前記複数の本体領域（６）の間に配置された前記表面半導体層（３）のセル間領域（１０）の上に位置している
ことを特徴とするＭＯＳデバイス。
【請求項２】
更に、基板（２）と、半導体副層（２１）とを具え、該半導体副層（２１）は、前記基板（２）と前記表面半導体層（３）との間の表面半導体層（３）の下に配置され、前記第１タイプの伝導性を有する、請求項１に記載のデバイス。
【請求項３】
前記半導体副層（２１）及び前記表面半導体層（３）がエピタキシャル層であることを特徴とする請求項２に記載のデバイス。
【請求項４】
前記半導体副層（２１）は、抵抗率が前記表面半導体層（３）の抵抗率の10％から50％の間であって、厚さが前記表面半導体層（３）の厚さの50％から200％の間であることを特徴とする請求項２又は３に記載のデバイス。
【請求項５】
前記中央領域（９ｂ）と前記サイド領域（９ａ）とが連続的に接合されており、前記中央領域（９ｂ）は、幅が前記セル間領域（１０）の幅より狭い又は等しいことを特徴とする請求項１〜４のいずれかに記載のデバイス。
【請求項６】
更に、前記第１タイプの伝導性を有する複数のソース領域（７）を具え、該ソース領域（７）は、前記複数の本体領域（６）の内部に形成され、前記ＭＯＳデバイス（２０）の各チャネル領域（１２）によって前記セル間領域（１０）から隔離されており、
前記複数のサイド領域（９ａ）が前記チャネル領域（１２）と前記セル間領域（１０）のサイド部分との上方に延在しており、前記中央領域（９ｂ）が前記セル間領域（１０）の中央部分の上方に延在していることを特徴とする請求項５に記載のデバイス。
【請求項７】
前記中央領域（９ｂ）は、厚さが100 nmから1500 nmの間であり、前記サイド領域（９ａ）は、厚さが100 nmよりも薄いことを特徴とする請求項５又は６に記載のデバイス。
【請求項８】
前記中央領域（９ｂ）が、ストライプ構造を有し、前記セル間領域（１０）の上方において長手方向に延在していることを特徴とする請求項１〜７のいずれかに記載のデバイス。
【請求項９】
前記中央領域（９ｂ）が、前記表面半導体層（３）の表面に直交する方向に対して傾斜した側壁、特には、45°の角度で傾斜した側壁を有することを特徴とする請求項８に記載のデバイス。
【請求項１０】
前記ゲート電極領域（１１）も、ストライプ構造を有し、前記中央領域（９ｂ）に対して長手方向に且つ同軸に延在していることを特徴とする請求項８又は９に記載のデバイス。
【請求項１１】
宇宙環境での用途に用いられる、請求項１〜１０のいずれかに記載のデバイス。
【請求項１２】
第１タイプの伝導性を有する表面半導体層（３）を形成する工程と、
前記表面半導体層（３）の上方にゲート構造（８）を形成する工程であって、前記表面半導体層（３）の上方に誘電体ゲート領域（９）を形成する工程と、該誘電体ゲート領域（９）の上方にゲート電極領域（１１）を形成する工程とを含むゲート構造の形成工程と、
前記表面半導体層（３）の内部において、横方向に且つ部分的に前記ゲート構造（８）に対して下に、第２タイプの伝導性を有する複数の本体領域（６）を形成する工程と
を含む、電離放射線に対して耐性を示すＭＯＳデバイス（２０）の製造方法において、
前記誘電体ゲート領域（９）を形成する工程が、前記表面半導体層（３）の上方に、第１厚さを有する誘電体ゲート領域の中央領域（９ｂ）を形成する工程と、それに続く、該第１厚さよりも薄い第２厚さを有する誘電体ゲート領域の複数のサイド領域（９ａ）を形成する工程とを含む
ことを特徴とするＭＯＳデバイスの製造方法。
【請求項１３】
更に、基板（２）を準備する工程と、該基板上に、前記第１タイプの伝導性を有する半導体副層（２１）を形成する工程とを含み、
前記表面半導体層（３）を形成する工程が、前記半導体副層（２１）の上に表面半導体層を形成する工程を含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記半導体副層（２１）を形成する工程が、前記基板（２）を発端とする半導体副層のエピタキシャル成長を含み、前記表面半導体層（３）を形成する工程が、前記半導体副層（２１）を発端とする表面半導体層のエピタキシャル成長を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記半導体副層（２１）は、抵抗率が前記表面半導体層（３）の抵抗率の10％から50％の間であって、厚さが前記表面半導体層（３）の厚さの50％から200％の間であることを特徴とする請求項１３又は１４に記載の方法。
【請求項１６】
前記中央領域（９ｂ）を形成する工程が、前記表面半導体層（３）の上方に誘電体材料の層（２５）を堆積させる工程を含むことを特徴とする請求項１２〜１５のいずれかに記載の方法。
【請求項１７】
前記中央領域（９ｂ）を形成する工程が、前記表面半導体層（３）上における誘電体材料の層（２５）の熱成長を含むことを特徴とする請求項１２〜１５のいずれかに記載の方法。
【請求項１８】
前記中央領域（９ｂ）が、前記表面半導体層（３）の表面に直交する方向に対して傾斜した側壁、特には、45°の角度で傾斜した側壁を有するように、前記中央領域（９ｂ）を形成する工程が、更に、ドライエッチングを用いて、或いはウェットエッチング用いて前記誘電体材料の層（２５）をエッチングする工程を含むことを特徴とする請求項１６又は１７に記載の方法。
【請求項１９】
前記中央領域（９ｂ）が長手方向に延びるトライプ構造を有するように、前記誘電体材料の層（２５）をエッチングすることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記複数のサイド領域（９ａ）を形成する工程が、前記中央領域（９ｂ）を形成する工程の後に、前記表面半導体層（３）の上方に該中央領域（９ｂ）に連続的に接合された誘電体層（２６）を形成する工程を含み、
前記中央領域（９ｂ）は、厚さが100 nmから1500 nmの間であり、前記誘電体層（２６）は、厚さが100 nmよりも薄いことを特徴とする請求項１２〜１９のいずれかに記載の方法。
【請求項２１】
前記複数の本体領域（６）が前記誘電体層（２６）の下に延在するものの前記中央領域（９ｂ）の下に延在しないように、前記複数の本体領域（６）を形成する工程が、前記表面半導体層（３）中に第１ドーパント種を導入する工程を含み、
それによって、前記中央領域（９ｂ）が、前記複数の本体領域（６）の間に配置された前記表面半導体層（３）のセル間領域（１０）の上方に延在していることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記ゲート電極領域（１１）が、前記中央領域（９ｂ）に対し長手方向且つ同軸に、該中央領域（９ｂ）の上に延在し、且つ前記中央領域に対して横方向に、前記誘電体層（２６）の上に延在するように、前記ゲート電極領域（１１）を形成する工程が、前記中央領域（９ｂ）及び前記誘電体層（２６）の上方に導電性材料の層（２７）を形成する工程と、それに続く、該導電性材料の層（２７）をエッチングする工程とを含み、
前記第１ドーパント種を導入する工程が、前記ゲート電極領域（１１）を形成する工程の後であることを特徴とする請求項２１に記載の方法。
【請求項２３】
更に、前記第１タイプの伝導性を有する複数のソース領域（７）を形成するために、前記複数の本体領域（６）中に第２ドーパント種を導入する工程を含み、
前記サイド領域（９ａ）が、前記ソース領域（７）と前記セル間領域（１０）との間に配置された前記ＭＯＳデバイス（２０）のチャネル領域（１２）並びに前記セル間領域（１０）のサイド部分の上方に延在するように、前記サイド領域（９ａ）を形成する工程が、更に、前記第２ドーパント種を導入する工程の後に、前記誘電体層（２６）をエッチングする工程を含むことを特徴とする請求項２１又は２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電離放射線に対して耐性を示すＭＯＳデバイスに関し、特には、パワーＶＤＭＯＳ（縦型二重拡散金属酸化物半導体）デバイスに関するものである。該ＭＯＳデバイスに対して、以下の説明で、一般的な如何なる損失をも暗示することなく、明確な言及を行う。
【背景技術】
【０００２】
公知のように、宇宙環境、例えば、軌道周回衛星、宇宙探査用車輌等の宇宙システムで用いられる個々の半導体デバイスは、本質的に高い信頼性を有さなければならない。特に、これらのデバイスは、極めて高エネルギーで高透過能の電磁放射線（ガンマ線）、1 MeVよりも非常に高いエネルギーを有する陽子又は電子のビーム、程度の差こそあれ1 TeVよりも非常に高いエネルギーを有する重イオンで構成された宇宙線、宇宙線との相互作用に起因する同一宇宙システム内で発生した電磁ビーム又は粒子ビームによる二次放射線等の宇宙空間の電離放射線に対して耐性を有さなければならない。作動中の上記放射線源又は粒子源と半導体デバイスとの間の相互作用は、電気的劣化（イオン化）又は物理的劣化（格子転移）のメカニズムを開始させ得、擬瞬間的に又は累積的に積みあがって、上記デバイスの熱破壊を進める可能性がある。
【０００３】
各パワーＭＯＳＦＥＴデバイスにおいて、起こり得る物理的劣化又は故障に内在するメカニズムは、ＴＩＤ及びＳＥＥとして知られるように基本的に二つのタイプからなる。
−ＴＩＤ（総電離線量）、即ち、デバイスの活性層及び不活性層中において、動作特性の進行性劣化を伴った、誘電層内での電子−ホール対の発生と、その結果として起こる電荷、主にホールがトラップされた場合の蓄積．
−ＳＥＥ（シングルイベント効果）、即ち、局在エネルギー過負荷メカニズムの擬瞬間的開始、それによって、ドレイン局所電界の顕著なドリフト、及びドレイン源の絶縁破壊電圧の低下（ＳＥＢ、シングルイベントバーンアウトと定義されるプロセス）が引き起こされ、或いは、活性な誘電体層を通る極めて高い電荷の過渡流れ又は過電圧パルスと、その結果として起こる永久誘電破壊（ＳＥＧＲ、シングルイベントゲートラプチャーと定義されるプロセス）をも引き起こされ得る．
【０００４】
上記メカニズムは、活性チャネル上のゲート誘電体の同等に有害な（少なくとも一部蓄積する）劣化を伴い、該劣化は、重イオンとオフ状態のデバイスの活性領域との間の相互作用に起因する過渡電流経路で起こるドレイン過電流によって引き起こされる。数ナノ秒の時間間隔で、異常且つ強いキャリアの流れがドレイン領域の表面部分でゲート誘電体に向かって移動し、また、一部は、デバイスのチャネルに向かう電界によって促進される。
【０００５】
この点について、図１を参照する。図１は、ＶＤＭＯＳデバイス１を示し、該ＶＤＭＯＳデバイス１は、既知の態様で、
半導体材料からなる基板２と、
同じく半導体材料からなり、基板２と同じタイプの（例えば、Ｎ型の）伝導性を有し、同じ基板２の上に位置するエピタキシャル表面層３と、
エピタキシャル表面層３の表面部分に形成され、それぞれエピタキシャル表面層３の伝導性と反対の（例えば、Ｐ型の）伝導性を有するボディウェル６と、ボディウェル６中に配置され、基板２と同一タイプの伝導性を有するソース領域７とを有する複数個のセルと、
隣接する複数のボディウェル６の間に構成されるセル間領域（その表面領域は１０で表記されたネック領域として知られている）の上方に形成され、部分的に複数のボディウェル６及び複数のソース領域７に重なっている誘電体ゲート領域９と、誘電体ゲート領域９の上に形成されたゲート電極領域１１とで構成される絶縁ゲート構造８とを具え、
基板２は、公知のように、ＶＤＭＯＳデバイス１用のドレインの機能を有する。
【０００６】
重イオンとデバイスの活性領域との間の相互作用は、基板２に向かう電子（ｅで表記される）の流れと、デバイスの伝導性チャネル（１２で表記され、絶縁ゲート構造８の直接下に配置された複数のボディウェル６の一部で規定され、一方のサイドがソース領域７とボディウェル６との間の接合によって区切られ、もう一方のサイドがボディウェル６とネック領域１０との間の接合によって区切られる）に向かうホール（ｐで表記される）の対応する流れを発生させる。図２の詳細な記述（力線が点線で示されている）において強調するように、活性領域の表面形状は、電界の横成分Ｅt（即ち、エピタキシャル表面層３の表面に直角な方向の成分）の強度の規定に大きく影響する。この成分は、電界の縦成分Ｅlと共に、結果として生じる電界ベクトルＥの方向を決定し、該ベクトルＥは、全体としては、伝導性チャネル上のゲート誘電体に向かっている。こうして、誘電体ゲート領域９に向かう、或いは、その中に入る電流Ｉが発生し、該電流Ｉは、誘電体の漸進的な充電を引き起こす。この現象は、イオンによるイオン化によって発生した電荷と電気的なドレイン領域との間の相互作用に起因する電流増幅の影響によって向上させることができ、また、ソース領域７、本体領域６、及びドレイン領域（エピタキシャル表面層３）によって形成される寄生バイポーラトランジスターの表面伝導の開始によっても向上させることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
通常、誘電体ゲート領域９におけるＳＥＧＲの発生や電荷の注入を低減するための技術的な選択としては、活性領域の平面形状や誘電体ゲート領域９の厚さが挙げられる。特に、この領域（典型的には、酸化ケイ素から構成される）の厚さを均一に増加させることは、ネック領域１０及びチャネル領域の双方におけるＳＥＧＲの確率を低減するのに有効であることが分かっている。実際、厚さの増加は、電界の横成分Ｅtの大幅な減少をもたらし、そして、誘電体における電荷の注入／捕捉をもたらす。しかしながら、同時に、ゲート誘電体を厚くすることは、ＴＩＤメカニズムに対する耐性の悪化をもたらすこが分かっている。特に、低オン抵抗（Ｒｄｓｏｎ）を保証しなければならない小型のデバイスにおいては、しばしば、ＴＩＤ耐性との妥協を見出すことが難しい。
【０００８】
本発明の目的は、上述の問題及び不都合を解決できるＭＯＳデバイス、特には、電離放射線に対してより高い耐性を示すＭＯＳデバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、請求項１及び１１のそれぞれに規定されるような電離放射線に対して耐性を示すＭＯＳデバイス及び該ＭＯＳデバイスに対応する製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
本発明のより良い理解のために、ここに、添付の図面を参照しつつ、単に非限定的な実施例によって、本発明の好適実施態様を説明する。添付の図面において、図１は、公知のタイプのＭＯＳデバイスの断面を示し、図２は、図１の断面の拡大詳細図であり、図３は、本発明の一側面に従うＭＯＳデバイスの断面を示し、図４は、図３の断面の拡大詳細図であり、図５は、ＭＯＳデバイスの製造プロセスの初期工程における半導体材料のウエハーを通る断面を示し、図６ａは、製造プロセスの後続工程における図５のウエハーの一部の上面図であり、図６ｂは、図６ａのVI−VI線に沿った半導体材料のウエハーの断面図であり、図７〜１１は、本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図であり、図１２〜１５は、本発明の第２実施態様に従う、ＭＯＳデバイスの製造プロセスの後続工程における半導体材料のウエハーを通る断面を示している。
【００１１】
以下に詳細に説明するように、本発明の第１の側面は、基板とエピタキシャル表面層との間において、適切な厚さと抵抗率を有するエピタキシャル層を更に形成することを通じて、ＭＯＳデバイスの深さを増加させることを想定している。
【００１２】
詳細には、図３（図中、前記した他のものに類似する部分は同一の参照番号で指定され、再度詳細には説明しない）を参照すると、本発明に従って作製されたＭＯＳデバイス２０、特には、ＶＤＭＯＳタイプのデバイスにおいては、エピタキシャル副層２１が基板２とエピタキシャル表面層３との間に配置されており、ここで、エピタキシャル表面層３中にはデバイスセル（それぞれ、上記に説明したように、ボディウェル６及びソース領域７を有する）が準備されている。エピタキシャル副層２１の伝導性のタイプは、エピタキシャル表面層３の伝導性のタイプと同一であり、その厚さは、エピタキシャル表面層３の厚さ同程度（例えば、エピタキシャル表面層の厚さの約２分の１から２倍の間）である。更に、厚さの値と、主には、エピタキシャル副層２１の抵抗率の値とは、エピタキシャル副層２１が電子の密な流れによって横断される場合、イオン化過渡電流を流している間の抵抗降下の影響を最大化するように選択され、上記電子は、重イオンの影響によって、並びに動的増幅機構（原理的には、前述の寄生バイポーラトランジスターの予備トリガー）によって発生し、ドレイン終端に向かう電界によって押し込まれる。
【００１３】
エピタキシャル副層２１の存在によって、二重の利点がもたらされ、一方では、ドレイン電界Ｅに含まれる活性領域が下方に拡大し、それによって、ドレイン電界Ｅがイオン化過渡電流を流している間、表面において減少し、もう一方では、強注入条件の寄生バイポーラトランジスターの増幅率が、有効ドレイン領域（寄生トランジスターのコレクタ）の拡大に起因して減少し、その結果として、過渡電流を流している間、ソース領域７及び誘電体ゲート領域９に向かって流れる表面ホールの電流密度が減少する。しかしながら、追加のエピタキシャル層の存在によって、基本的にオン抵抗（Ｒｄｓｏｎ）に関して、ＭＯＳデバイス２０の性能の低下が引き起こされ、このため、エピタキシャル副層２１の抵抗率は、通常、エピタキシャル表面層の抵抗率の10％から50％の間となり、これらの値を超えることはない。
【００１４】
本発明の第２の側面は、前記した第１の側面と独立しているものの、それによって、ＭＯＳデバイスの電離放射線に対する耐性の向上に貢献するものであり、専らネック領域１０において、ゲート誘電体のより厚い層を準備することを想定するものである。
【００１５】
詳細には（再度、図３を参照）、この場合、誘電体ゲート領域９は、ソース領域７、伝導チャネル１２、及びネック領域１０のサイド部分の上方において、横方向に配置され、第１の厚さ（例えば、100 nmよりも薄い）を有する第１部分９ａと、第１部分９ａに接合されており、ネック領域１０の真上の中央（特には、その中央部分の上部）に配置され、第１の厚さよりも厚い（約一桁ほど大きく、例えば、100 nmから1500 nmの間の）第２の厚さを有する第２部分９ｂとを有する。第２部分９ｂは、ストライプ構造を有し、上に位置するゲート電極領域１１に対して長手方向に且つ実質同軸に延在している。更に、第１部分９ａに連結された第２部分９ｂの外側面は、エピタキシャル表面層３の表面に直交させてもよく、或いは、（以下に明らかにするような）製造方法に従って、例えば、45°の角度で、直角方向に対して傾斜させてもよい。
【００１６】
また、図４に説明するように、ネック領域１０上にセル間誘電体のより厚い領域が存在することで、ネック領域１０上の（特には、ゲートとドレインとの間の）電界の横成分Ｅtを減少させることができる。更に、同一厚さのセル間領域は、間接的に表面場の分布に歪を誘起し、表面場の分布の歪は、表面の力線を平滑にするようになり、伝導チャネル１２上の横方向の電界を減少させる。更に、有益なことに、チャネル領域１２上の誘電体層の厚さの低減を維持するおかげで、少なくともゲート−ソース閾値電圧等のチャネルパラメーターに関しては、ＴＩＤ機構に対する耐性の悪化に伴う問題が強く限定される。
【００１７】
より詳細には、厚いセル間誘電体ストライプの水平方向及び鉛直方向の寸法が、基本セルの幾何学的特性、並びに表面ドレイン及び本体領域の形状及びドーピングよりも、ＭＯＳデバイス２０の絶縁破壊特性と同デバイスのＳＥＥに対する耐性との両方を、どの程度変更するか決定する。特には、誘電体ゲート領域９の第２部分９ｂの厚さは、デバイスの絶縁破壊電圧ＢＶｄｓｓを過度に低下させないように選択され、例えば、この厚さは、100 nmから1500 nmの間であり、使用する技術の関数となるものでもある。第２部分９ｂの幅は、表面ドレイン電界への"平坦化"効果を最大化するように選択され、同一チャネルと重ならないことが保証される限りにおいて、伝導チャネル１２の端部に第２部分９ｂをできる限り接近させる。例えば、上に位置するゲート電極領域１１（同じく、ストライプ構造を有する）の幅が5.7μmで、表面におけるボディウェル６の側方拡散が0.5μmである場合、第２部分９ｂは、例えば、幅が3.7μmであり、その結果、伝導チャネル１２の端部から十分な安全余白、即ち、各サイドに0.5μmの余白が残る。
【００１８】
ＭＯＳデバイス２０の製造プロセスは、最初に、基板２を構成する半導体ウエハーを準備し、次に、基板２から始まるエピタキシャル成長によってエピタキシャル副層２１を形成し、更に、エピタキシャル副層２１から始まるエピタキシャル成長によってエピタキシャル表面層３を形成することを想定している（図５）。特には、どの光技術や他の表面処理よりも前に、エピタキシャル成長工程を実行する。次に、エッジ終端の形成、活性領域の開始、ウエハー表面のクリーニングを、公知の方法で実行し、それらについては、ここで詳細には説明しない。
【００１９】
次に、２つの代替の変形方法に従って、厚いセル間誘電体のストライプを形成する。
【００２０】
第１の変形方法は、ＣＶＤによる誘電体の形成を想定している。詳細には、厚いゲート誘電体の堆積の前に、熱酸化物の薄膜（図示せず）の任意選択的な成長工程を最初に実施し、次に、厚い誘電体層２５のＣＶＤ堆積を実行する。厚い誘電体層２５は、厚さが100 nmから1500 nmで、ＳＧ（シリコンガラス）であってよく、好ましくはＵＳＧ（ドープされていないシリコンガラス）であり、堆積技術は、ＰＥＣＶＤでも、ＬＰＣＶＤでも、ＡＰＣＶＤでもよく、また、多層の誘電体を使用することも可能である。（任意選択的に）誘電体を緻密化する熱プロセスを行う。代わりとして、第２の変形方法は、誘電体膜（酸化ケイ素、又はオキシナイトライドと酸化ケイ素との化合物）の熱成長により、エピタキシャル表面層３の上方に、圧さが100 nmから500 nmの厚い誘電体層２５を形成することを想定している。従って、誘電体ストライプの厚さを厚くする必要がある場合、第１の変形方法が有利である。
【００２１】
厚い誘電体層２５の形成の後、長手方向に延びた、セル間−ゲート誘電体のストライプを画成するために、適切な光技術を実行する。詳細には、エピタキシャル表面層３上に誘電体ゲート領域９の第２部分９ｂを得るために、厚い誘電体層２５の一方向ドライエッチングや、等方性ウェットエッチングを行うことができる。ドライエッチングにより、ウエハーの表面に直交するストライプ用の側壁が形成され、著しく小型化されたデバイスにおいて、側面寸法を制限するためには、該ドライエッチングが有利である。隣接するセル間の間隔が過度に狭くなく、ストライプの厚さが薄過ぎない（約100 nmから200 nmの間）場合は、ウェットエッチングが好ましい。この場合、ストライプの側壁の最終傾斜は、好ましくは約45°である。また、逐次的なウェット／ドライエッチングを想定することも可能である。
【００２２】
次に、ウエハー表面のクリーニング工程を更に実行した後、熱酸化を用いて、ゲート誘電体のストライプに対して横方向に薄い誘電体層２６（図７）を形成する。誘電体は、例えば、オキシナイトライドであっても、酸化物、窒化物及び酸化物の多層であってもよく、厚さを100 nm未満とすることができる。次に、ゲート−電極層２７を、半導体ウエハーの上方に堆積させ、該ゲート−電極層２７は、例えば、ドープされた多結晶シリコンや、ドープされた多結晶シリコンと金属シリサイドとの二重層から形成され、厚さが100 nmから600 nmである。
【００２３】
ここで、製造プロセスの第１の実施態様に従って、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、又は他の誘電体、或いは、誘電体の多層からなる第１誘電体層のＣＶＤ堆積を実行する。この次に、適切な光技術を用いて、ゲート電極１１（図８）を画成する。第１誘電体領域２８を形成するために、ゲート−電極層２７上の終端で、第１誘電体層の一方向エッチングを最初に行い、次に、一定時間、或いは薄い誘電体層２６の終端で、ゲート−電極層２７の一方向エッチングを行う。
【００２４】
次に（図９）、詳細に説明しない公知の方法で、ボディウェル６を形成するためのイオン注入及び拡散の第１プロセスを行い、次に、（適切なマスキングを用いて）ボディウェル６内にソース領域７を形成するためのイオン注入及び拡散の第２プロセスを行う。具体的には、拡散の後、ボディウェル６は、ゲート構造の下に延在するものの、誘電体ゲート領域９の第２部分９ｂの下には延在しない。
【００２５】
次に、第２誘電体層２９のＣＶＤ堆積を行い、該第２誘電体層２９は、スペーサーを成す。第２誘電体層２９は、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、又は他の誘電体、或いは、一致性の低い誘電体の多層からなることが可能で、その厚さは、ウエハーの平面形状に直接左右される。
【００２６】
誘電体の緻密化工程の後、第２誘電体層２９の一方向エッチングを行って、ゲート構造のサイドにスペーサー３０を形成し、それによって、第１誘電体領域２８とゲート−電極領域１１（図１０）とのサイドにスペーサー３０が形成される。また、エッチングにより、薄い誘電体層２６の一部が除去され、下に位置するソース領域７が露出し、誘電体ゲート領域９の第１部分９ａが画成される。
【００２７】
続いて、公知の任意工程、即ち、シリコンを一定時間ドライエッチングして柔らかい溝を形成する工程、金属（Ｃｏ、Ｐｔ、又は他の材料）を堆積させ金属シリサイドを形成し、続いて接触シリサイドの膜（厚さが10÷100 nm）を焼結して誘電体表面から残存金属を除く工程、並びに、接点に冶金バリアを堆積させる工程（Ｔｉ／ＴｉＮ等）を行ってもよい。次に、公知の技術で、パッド上のゲートコンタクトを開放するために、フォトマスキングを実行する。
【００２８】
ウエハーの前面の金属化でプロセスが終了し、該金属化により、例えば、アルミニウム合金から構成され、同じ金属層の"パターニング"を有する金属層３２（図１１）が形成される。次に、公知の技術に従って、最終不動態の堆積又はフォトリソグラフィーを行い、ウエハーの背面の前処理及び金属化を行う（デバイスのドレインコンタクト）。
【００２９】
製造プロセスの第２の実施態様は、前記のようなスペーサー（所謂、自己整合技術）によってではなく、フォトリソグラフィー技術を用いて、（特には、ゲート電極１１からの）ソースコンタクトの横方向絶縁を準備することを想定している。
【００３０】
詳細には、図７に記載の構造から出発して（ゲート−電極層２７の堆積の後）、適切なマスキングを通して、一定時間、或いは、下に位置する薄い誘電体層２６上の終端で、ゲート−電極層２７の一方向エッチングを行い、ゲート電極１１を形成する（図１２）。
【００３１】
続いて、ボディウェル６及びソース領域７を形成するためのイオン注入及び拡散プロセスを行い、並びに、ゲート電極１１及びウエハー表面上に中間誘電体層３３をＣＶＤ堆積させる。ここでも、誘電体は、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、又は他の誘電体、或いは、誘電体の多層からなることが可能である。
【００３２】
誘電体の緻密化工程の後、コンタクトを開放するためにフォトマスキングを実施し、特には、中間誘電体層３３のドライエッチング又は複合（ドライ／ウェット）エッチングを行う。また、エッチングにより、薄い誘電体層２６の一部が除去され、下に位置するソース領域７が露出し、誘電体ゲート領域９の第１部分９ａが画成される（図１４）。
【００３３】
続いて、上記の最終工程、特には、金属層３２を形成するために、前面の金属化工程を行う（図１５）。
【００３４】
上記に説明したことから、本発明に従うＭＯＳデバイス及びそれに対応する製造プロセスの利点が明らかとなる。
【００３５】
特には、ＭＯＳデバイス２０は、（エピタキシャル副層２１を用いて）過渡電流を流している間にゲート及びソース領域に向かって流れるホールの電流密度を減少させることと、（厚いゲート誘電体のストライプを用いて）ネック領域１０上のゲートとドレインとの間及び伝導チャネル１２上のゲートとソースの間の電界の横成分Ｅtを減少させることとの二重の要件を満たす限り、電離放射線に対する耐性が高く、また、電離放射線による電気的／物理的劣化に対する耐性が高い。
【００３６】
ネック領域１０の上方に配置された中央のストライプ部分のみの厚さが厚い、誘電体ゲート領域９の特殊な構造を前提として、ＭＯＳデバイス２０のＴＩＤ機構に対する耐性に関して、良好な妥協点が見出され得る。
【００３７】
更に、要素セル上の誘電体ゲート領域９の複合構造によって、信頼性に関する効果とは別に、ＭＯＳデバイス２０の性能に更なる利点がもたらされる。これらの中でも、ゲート容量の減少が最も明らかであり、それによって、ＭＯＳデバイス２０のスイッチング率が顕著に向上する。
【００３８】
最後に、添付の特許請求の範囲で規定された本発明の範囲から逸脱することなく、ここに記載して説明されたことに対して、変形及び変更を行うことが可能とであることは明らかである。
【００３９】
具体的には、ここに記載して説明されたことを、どんなタイプのエッジ終端を有するパワーＶＤＭＯＳデバイスにも、どんな寸法の活性領域中にストライプを有するパワーＶＤＭＯＳデバイスにも、有益に適用することが可能である。例えば、Ｎ-チャネル及びＰ-チャネルタイプの、シングルＶＤＭＯＳ、ＩＧＢＴ，及びＭＯＳＦＥＴ等の、他のＭＯＳデバイスにおいても、同じ教示を適用できる。更に、全体の記載が、Ｐ-チャネルＶＤＭＯＳデバイスの場合を参照しているとしても、即座に、Ｎ-チャネルＶＤＭＯＳデバイスの双対ケースに拡張できる。
【００４０】
加えて、必要な機能、設計技術、及びデバイスに要求される特性に従って、デバイスの幾何学的パラメーター（例えば、エピタキシャル層の厚さ及び抵抗率、ゲート誘電体のストライプの幅、隣接するストライプ間の間隔、長手方向のピッチ、並びに、周期的なコンタクトセルの幅／形状に関して）を変えることができる。例えば、誘電体領域９の第２部分９ｂの幅を、ネック領域１０の幅と等しくすることすら可能であろうし、この場合、該誘電体領域９の第２部分９ｂは、伝導チャネル１２に関して重ならない。
【００４１】
最後に、再度、本発明の２つの側面（エピタキシャル副層２１の存在、並びに、ネック領域１０に限定された厚い誘電体のストライプの存在）を組み合わせて説明し、本発明の２つの側面は、（それらが、電離放射線によって引き起こされる２つの主要な問題を同時に解決できる限り）組み合わされることで特に有益となることを強調しておくが、それらは、互いに独立して、実施することも可能である。
【図面の簡単な説明】
【００４２】
【図１】公知のタイプのＭＯＳデバイスの断面を示す。
【図２】図１の断面の拡大詳細図である。
【図３】本発明の一側面に従うＭＯＳデバイスの断面を示す。
【図４】図３の断面の拡大詳細図である。
【図５】ＭＯＳデバイスの製造プロセスの初期工程における半導体材料のウエハーを通る断面を示す。
【図６ａ】製造プロセスの後続工程における図５のウエハーの一部の上面図である。
【図６ｂ】図６ａのVI−VI線に沿った半導体材料のウエハーの断面図である。
【図７】本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図である。
【図８】本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図である。
【図９】本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図である。
【図１０】本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図である。
【図１１】本発明の第１実施態様に従う、製造プロセスの後続工程における図６ｂの断面図と類似する断面図である。
【図１２】本発明の第２実施態様に従う、ＭＯＳデバイスの製造プロセスの後続工程における半導体材料のウエハーを通る断面を示す。
【図１３】本発明の第２実施態様に従う、ＭＯＳデバイスの製造プロセスの後続工程における半導体材料のウエハーを通る断面を示す。
【図１４】本発明の第２実施態様に従う、ＭＯＳデバイスの製造プロセスの後続工程における半導体材料のウエハーを通る断面を示す。
【図１５】本発明の第２実施態様に従う、ＭＯＳデバイスの製造プロセスの後続工程における半導体材料のウエハーを通る断面を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【外国語明細書】
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