(57)【要約】【課題】メモリを有するＲＦＩＤにおいて、プロセスもしくは回路面積を増大させることなくアンテナの配置を行うことを課題とする。【解決手段】メモリを中央に配置し、メモリ共通電極を囲むようにアンテナの配線を行う。さらに、メモリ共通電極とアンテナの距離は５００μｍ以上、好ましくは１０００μｍ以上離して配置する。このような構成により、メモリ共通電極とアンテナとを共通の絶縁層上に形成することが可能となり、余剰プロセスを防ぐことができる。【選択図】図１
2008166420.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上にアンテナ電極とメモリモジュールとを有し、
前記メモリモジュールは複数のメモリセルを有し、
前記複数のメモリセルは共通の電位となる共通電極を互いに共有し、
前記アンテナ電極は前記メモリモジュールを囲むように配線され、
前記メモリモジュールは前記アンテナ電極で囲まれた領域の中央部に配置される半導体装置。
【請求項２】
同一基板上にアンテナ電極とメモリモジュールとを有し、
前記メモリモジュールは複数のメモリセルを有し、
前記複数のメモリセルは共通の電位となる共通電極を互いに共有し、
前記アンテナ電極は前記メモリモジュールを囲むように配線され、
前記メモリモジュールは前記アンテナ電極で囲まれた領域の中央部に配置され、
前記アンテナ電極と前記メモリの共通電極との最短距離が５００μｍ以上である半導体装置。
【請求項３】
同一基板上にアンテナ電極とメモリモジュールとを有し、
前記メモリモジュールは複数のメモリセルを有し、
前記複数のメモリセルは共通の電位となる共通電極を互いに共有し、
前記アンテナ電極は前記メモリモジュールを囲むように配線され、
前記メモリモジュールは前記アンテナ電極で囲まれた領域の中央部に配置され、
前記アンテナ電極と前記メモリの共通電極との最短距離が１０００μｍ以上である半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記アンテナ電極と前記共通電極とは同一の絶縁層上に形成される半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記アンテナ電極と前記共通電極とは同一の材料で形成される半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記メモリは有機素子又は強誘電体を素子として用いたメモリである半導体装置。
【請求項７】
請求項１乃至請求項５のいずれか一項において、
前記メモリはＥＥＰＲＯＭ、フラッシュメモリ、又はＤＲＡＭである半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
電荷を蓄える充電素子をさらに有する半導体装置。
【請求項９】
請求項１乃至請求項７のいずれか一項において、
電荷を蓄える充電素子と昇圧回路とをさらに有する半導体装置。
【請求項１０】
請求項９において、
前記充電素子と前記昇圧回路との間にスイッチング素子を有する半導体装置。
【請求項１１】
請求項９又は請求項１０において、
前記充電素子は容量手段である半導体装置。
【請求項１２】
請求項９又は請求項１０において、
前記充電素子は二次電池である半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、
前記アンテナ電極を覆う磁性材料からなる膜を有する半導体装置。
【請求項１４】
請求項１乃至請求項１３のいずれか一項に記載の半導体装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信により情報の入出力を行う半導体装置に関する。特に、その回路配置および配線接続構造に関する。
【背景技術】
【０００２】
無線通信機能を有する半導体装置は、その用途によりＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）チップとも呼ばれる。
【０００３】
ＲＦＩＤチップは、インターフェース、メモリ、制御部等を有する。メモリは、書き込み読み出しが可能なランダムアクセスメモリ（以下「ＲＡＭ」とも記す）、読み出し専用とする読み出し専用メモリ（以下「ＲＯＭ」とも記す）が使用され、目的に応じて使い分けられている。具体的には、特定のアプリケーション毎にメモリ領域が割り当てられており、アプリケーション毎、並びにディレクトリ毎にアクセス権が管理されている。アクセス権を管理するため、ＲＦＩＤはアプリケーションの暗証コードと比較照合する照合手段を有し、照合手段による比較照合の結果、暗証コードが一致するアプリケーションに関するアクセス権をユーザに与える制御手段を有する（特許文献１参照）。
【０００４】
このようなＲＦＩＤチップは、シリコンウエハから形成され、半導体基板の回路面にメモリ回路、演算回路等の集積回路が形成されている（特許文献２参照）。
【０００５】
このようなＲＦＩＤチップが搭載されたカード（所謂ＩＣカード）と磁気カードを比較すると、ＩＣカードはメモリ容量が大きく、演算機能を備えることができ、認証性が高く、改ざんすることが極めて困難である、といったメリットを有する。そのため、地方自治体等にも採用されており、個人情報の管理に好適である。
【０００６】
ＲＦＩＤチップでは、リーダライタからの信号を受信、もしくは送信するためにアンテナを有する。アンテナは主にチップと一体形成するものと外付けするものに分かれるが、一体形成するものは出来上がりまでの工程数やチップサイズ、歩留まりといった観点から見ると好ましい。
【０００７】
このようなアンテナは典型的には１３．５６ＭＨｚ帯で使用される。この帯域では電磁誘導によってチップ駆動に必要な電力を発生させる。アンテナとしてはループアンテナもしくはらせん状のものを用い、そのアンテナはチップの外周部を取り巻くように配置する。
【０００８】
ＲＦＩＤチップに搭載するメモリはその機能や用途に応じてさまざまなものが使用される。中でも、一度だけ書き込み可能なライトワンスタイプのメモリを用いることはセキュリティの観点からも好ましい。ライトワンスタイプのメモリは書き込み時に共通電極と短絡するヒューズ型、もしくは共通電極と絶縁するアンチヒューズ型に大別されるが、どちらの場合も典型的には接地される共通電極を有する。
【特許文献１】特開２００３−１６４１８号公報
【特許文献２】特開２０００−１１１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
メモリ共通電極は個々のメモリセルを覆うような形状で配置することが面積の縮小化の点で好ましいが、メモリ共通電極とアンテナとは同一の層に形成する場合互いに接触してはならない。そのため、メモリ共通電極の位置がチップ端に近いと、その領域にはアンテナを配置することができないため、一チップに配置するアンテナの巻き数が減るなどしてアンテナが受信する電波強度が下がることにより、ＲＦＩＤ内部で生成される電圧の低下が起こることが懸念される。アンテナ巻き数を維持しようとする場合は、アンテナを含めたチップサイズの増大を招く。また、メモリ共通電極とアンテナとを別の層に形成する、すなわちメモリ共通電極とアンテナとの間に層間膜を敷く方法は、プロセスの増加を招くため好ましい解決法とはいえない。
【００１０】
本発明はその点に鑑みてなされたものであり、チップサイズを大きくすることやプロセスの増加を招くことなくかつＲＦＩＤチップを駆動させるために充分な電力を得ることができる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題の解決手段として、本発明ではメモリを有するメモリモジュールはチップ中央部に配置され、アンテナ電極はメモリモジュールを取り囲むように配置されている。なおかつアンテナ電極とメモリの共通電極とは同一の絶縁層上に形成されていてもよい。そして、メモリの共通電極の端部とアンテナ電極の端部との最短距離を５００μｍ以上、好ましくは１０００μｍ以上とする。なお、アンテナ電極とメモリの共通電極とは同一工程で作製してもよい。
【００１２】
本発明の半導体装置は、同一基板上にアンテナ電極とメモリモジュールとを有し、前記メモリモジュールは複数のメモリセルを有し、前記複数のメモリセルは共通の電位となる共通電極を互いに共有し、前記アンテナ電極は前記メモリモジュールを囲むように配線され、前記メモリモジュールは前記アンテナ電極で囲まれた領域の中央部に配置され、前記アンテナ電極と前記共通電極とは同一の絶縁層上に形成される。
【００１３】
本発明の半導体装置において、前記アンテナ電極と前記メモリの共通電極の距離が５００μｍ以上、好ましくは１０００μｍ以上離れていることを特徴とする。
【００１４】
本発明の半導体装置において、前記メモリが有機素子を用いたメモリであることを特徴としている。
【００１５】
本発明の半導体装置において、前記メモリが強誘電体を用いたメモリであることを特徴としている。
【００１６】
本発明の半導体装置において、前記メモリがＥＥＰＲＯＭ、フラッシュメモリ、又はＤＲＡＭであることを特徴としている。
【００１７】
本発明の半導体装置は、電荷を蓄える充電素子をさらに有していても良い。充電素子として、容量手段、又は二次電池を用いることができる。
【００１８】
本発明の半導体装置は、前記充電素子にスイッチング素子を設けても良い。
【発明の効果】
【００１９】
本発明により、チップサイズを大きくすることなくかつ半導体装置を駆動させるのに充分な電力を得ることができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本発明の第１の実施の形態について図面を用いて説明する。本実施の形態では、半導体装置としてＲＦＩＤチップの構成について説明する。
【００２２】
図１は本発明を適用したＲＦＩＤチップの上面図である。本実施の形態のＲＦＩＤチップは、基板１００上に形成されたロジック回路領域１０１、アナログ回路領域１０２、及びメモリモジュール領域１０３と、ロジック回路領域１０１とアナログ回路領域１０２の上方に形成されたアンテナ電極１０４と、メモリモジュール領域１０３の上方に形成されたメモリ共通電極１０５と、を有する。なお、本実施の形態において、アンテナ電極１０４の一方の端にはアナログ回路に接続するための電極１０６が設けられ、アンテナ電極１０４のもう一方の端には接地線に接続するための電極１０７が設けられている。なお、アンテナ電極１０４はメモリモジュール領域１０３をとり囲むように配置されいている。
【００２３】
図２に、図１のＡとＢとを結ぶ破線での断面の模式図を示す。図２に示すように、アンテナ電極１０４とメモリ共通電極１０５とは同一の絶縁層２００上に形成されている。このような形態をとることにより、メモリ共通電極１０５を形成した後に絶縁層を設けさらにアンテナ電極１０５を設ける必要がなく、プロセスの増加を防ぐことができる。ここで、アンテナ電極１０４とメモリ共通電極１０５とは互いに干渉しないように設けることが好ましい。アンテナ電極１０４とメモリ共通電極１０５が近接しすぎると寄生容量が増大し、アンテナの共振周波数がずれてしまう場合がある。また、メモリ共通電極１０５がノイズの影響を受けて電位が変動してしまう恐れがある。さらに、アンテナ電極１０４とメモリ共通電極１０５とを同一工程で製造する場合には、加工精度を考慮して設計寸法に余裕を持たせておく必要がある。例えば蒸着法によってアンテナ電極１０４とメモリ共通電極１０５を形成する場合には、蒸着マスクの精度を考慮した間隔を設ける必要がある。このような観点から、アンテナ電極１０４とメモリ共通電極１０５との最短距離を５００μｍ、好ましくは１０００μｍとすることが望まれる。アンテナ電極１０４とメモリ共通電極１０５とを前記した一定の間隔をもって配設することにより、相互干渉を防ぐことができる。また、アンテナ電極１０４とメモリ共通電極１０５とが接触してショートしないようにすることができる。
【００２４】
また、本実施の形態において、メモリモジュール領域１０３はＲＦＩＤチップの中央部に配置する。つまり、アンテナ電極１０４で囲まれた領域の中央部にメモリモジュール領域を配置する。メモリモジュール領域１０３をチップ中央部に配置することにより、アンテナ電極１０４はメモリ共通電極１０５と接触することなくチップの外周部に沿って配線することが可能となる。このことにより、チップサイズを大きくすることなくＲＦＩＤチップを駆動するために充分な巻き数を確保したアンテナを形成することができる。例えばチップサイズを７ｍｍ角、メモリ共通電極の領域を１ｍｍ角とすると、中心から２ｍｍ角以上７ｍｍ角までのドーナツ状の領域にアンテナを配線することが可能であり、これはアンテナの幅を１２０μｍ、スペースを１３０μｍとした場合、１０巻き分の配線が可能となる。
【００２５】
アンテナ電極は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて導電性材料により形成する。導電性材料としてアルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いることができ、これらの材料を用いた導電膜の単層構造又は積層構造で形成することができる。
【００２６】
例えば、スクリーン印刷法を用いてアンテナ電極を形成する場合は、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを基板上に選択的に印刷することによって形成することができる。導電体粒子としては、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、アンテナ電極の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。また、アンテナ電極の形成にあたり、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【００２７】
また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用しても良い。
【００２８】
また、ＲＦＩＤチップ上に磁性材料からなる膜を設けてもよい。例えば、アンテナ電極又は基板１００を覆うように磁性材料からなる膜を設けることができる。一般的に、ＲＦＩＤチップと近接した位置に金属膜が配置されると、磁界の変化に伴い金属膜に渦電流が生じ、当該渦電流により発生する反磁界によって、磁界の変化が弱められてＲＦＩＤチップの通信距離が低下してしまうという問題がある。しかしながら、ＲＦＩＤチップ上に磁性材料からなる膜を設けることにより、ＲＦＩＤチップに金属膜を近づけた場合でも、金属膜に生じる渦電流を抑制することができ、通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ない金属薄膜またはフェライトを用いることが好ましい。
【００２９】
例えば、アンテナ電極の材料にＡｌを用い、チップサイズ７ｍｍ角、アンテナ巻き数を１０巻きとした場合、アンテナ電極のインダクタンスはおおよそ０．９μＨであり、共振容量１００ｎＦを有するチップをリーダ／ライタに密接した場合でチップ内で生成される電力は３ｍＷである。これはチップを駆動するのに十分な値である。
【００３０】
本実施の形態ではメモリモジュールをチップの中央部に配置することにより、チップのサイズを大きくすることなくアンテナの巻き数を増やすことができる。それによって、ＲＦＩＤチップのサイズを大きくすることなくかつＲＦＩＤチップを駆動させるのに充分な電力を得ることができるＲＦＩＤチップを提供することができる。
【００３１】
（実施の形態２）
本実施形態においては、本発明を適用したＲＦＩＤチップの回路構成について図面を参照して説明する。
【００３２】
図３は本発明を適用したＲＦＩＤチップの回路配置のブロック図の一例を示した図である。図３においてリーダ／ライタ３０１は、外部から非接触でＲＦＩＤ３００にデータの書き込み又は読み出しを行う装置である。本実施の形態において、ＲＦＩＤチップ３００は、電波を受信するアンテナ部３０２と、アンテナ部３０２の出力を整流する整流回路３０３と、整流回路３０３の出力を受信して動作電圧を生成するレギュレータ回路３０４と、レギュレータ回路３０４の出力を受信してクロックを発生させるクロック生成回路３０５と、ロジック回路３０６からの出力を受信してデータの書き込み又は読み出しを行うメモリ回路３０８と、レギュレータ回路３０４とクロック生成回路３０５の出力を受信してメモリ３０８にデータを書き込むための電圧を供給するための昇圧回路３０７と、メモリ回路３０８等の回路を制御を行うロジック回路３０６と、を有する。
【００３３】
また、特に図示しないがＲＦＩＤチップ３００はこれらの回路以外にデータ変調／復調回路、センサ、インターフェース回路等を含んでいてもよい。
【００３４】
本実施の形態では、整流回路３０３、レギュレータ回路３０４、クロック生成回路３０５はアナログ回路領域に配置され、昇圧回路３０７とメモリ３０８とはメモリモジュール領域に配置される。本実施の形態では、アナログ回路、ロジック回路、メモリモジュールをそれぞれの機能ごとに固めて配置し、特にメモリモジュール領域をＲＦＩＤチップの中央部に配置する。このような配置を行うことにより、メモリの共通電極がチップの中央部に配置され、アンテナ電極はメモリの共通電極を囲むように広い範囲で配線することが可能となる。
【００３５】
（実施の形態３）
本実施の形態では、無線で充電が可能なバッテリー（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｂａｔｔｅｒｙ、無線周波数による非接触電池）を搭載したＲＦＩＤチップの例を図４を用いて説明する。
【００３６】
図４は、本発明を適用したＲＦＩＤチップの回路配置のブロック図の一例を示した図である。図４においてリーダ／ライタ４０１は、外部から非接触でＲＦＩＤ４００にデータの書き込み又は読み出しを行う装置である。ＲＦＩＤチップ４００は、電波を受信するアンテナ部４０２と、アンテナ部４０２の出力を整流する整流回路部４０３と、整流回路部４０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路４０４と、レギュレータ回路４０４の出力を受信してクロックを発生させるクロック発生回路４０５と、ロジック回路４０６からの出力を受信してデータの書き込み又は読み出しをするメモリ回路４０８にデータを書き込むための電圧を供給する昇圧回路４０７と、昇圧回路４０７の出力が入力される逆流防止ダイオード４０９と、逆流防止ダイオード４０９の出力を入力して電荷を蓄えるバッテリー用容量４１０と、メモリ回路４０８等の回路を制御を行うロジック回路４０６とを有する。
【００３７】
なお、特に図示はしないが、これらの回路以外にもデータ変調／復調回路、センサ、インターフェース回路などを有していても良い。
【００３８】
なお、本実施の形態において電荷を蓄える充電素子（バッテリーともいう）として容量を用いているがこれに限定されるものではない。本実施の形態において、バッテリーとは、非接触で充電可能であり充電することで連続使用時間を回復することができる電池のことをいう。なおバッテリーとしては、その用途により異なるが、薄膜なシート状や径の小さい筒状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればなんでもよく、ニッケル水素電池、ニカド電池、有機ラジカル電池、鉛蓄電池、空気二次電池、ニッケル亜鉛電池、銀亜鉛電池などの充電放電可能な電池であってもよいし、また大容量のコンデンサーなどを用いても良い。
【００３９】
また、本実施の形態のバッテリーとして用いることのできる大容量のコンデンサーとしては、電極の対向面積が大きいものであることが望ましい。活性炭、フラーレン、カーボンナノチューブなど比表面積の大きい電極用材料を用いた電解二重層コンデンサーを用いることが好適である。コンデンサーは電池に較べ構成が単純であり薄膜化や積層化も容易である。電気二重層コンデンサーは蓄電機能を有し、充放電の回数が増えても劣化が小さく、急速充電特性にも優れているため好適である。
【００４０】
本発明においては、アンテナの位置をＲＦＩＤチップの中央部に配置することにより、ＲＦＩＤチップで生成する電源の能力を向上し、以って充電の効率を改善することが可能となる。
【００４１】
本実施例では、ＲＦＩＤチップで用いるアンテナ部、整流回路部、昇圧回路と、無線で充電が可能なバッテリーで用いるアンテナ部、整流回路部、昇圧回路部とは共通であるため、リーダ／ライタ４０１はＲＦＩＤチップを動作させるのと同時にバッテリ用の容量４１０の充電を行うための信号発信源としても用いることが可能となる。
【００４２】
本実施の形態で示す無線で充電が可能なバッテリーは、対象物を非接触で充電でき、かつ持ち運びに優れるなどの特徴を有する。ＲＦＩＤチップに搭載した場合、ＳＲＡＭ等の電源が必要なメモリを搭載することができる、ＲＦＩＤチップの高機能化に寄与することができる。
【００４３】
但し、本発明はこの構成に限定するものではなく、アンテナ部、整流回路部、昇圧回路のうち一部もしくはすべてをＲＦＩＤ動作用と無線で充電が可能なバッテリー充電用に分離しても良い。例えば、アンテナ部４０２をＲＦＩＤ動作用のアンテナ部と無線で充電が可能なバッテリー充電用のアンテナ部とに分離することでＲＦＩＤ動作用と無線で充電が可能なバッテリー充電用とで用いる信号の周波数を変えることも可能である。この場合、リーダ／ライタ４０１が発する信号と無線で充電が可能なバッテリーへの信号発信源が発する信号とが互いに干渉しない周波数領域であることが望ましい。
【００４４】
また、アンテナ部、整流回路部、昇圧回路をＲＦＩＤ動作用と無線で充電が可能なバッテリー充電用とで共通して用いる場合、無線で充電が可能なバッテリーと昇圧回路との間にスイッチング素子を配置しておき、書き込み動作中はスイッチをオフして昇圧回路と無線で充電が可能なバッテリー間の接続を切り、それ以外ではスイッチをオンして昇圧回路と無線で充電が可能なバッテリー間の接続を行うような構成にしても良い。この場合は書き込み動作中充電を行わないことから書き込み動作中の電圧低下を防ぐことができる。スイッチング素子は公知の構成を用いることができる。
【００４５】
本実施の形態では、整流回路部４０３、レギュレータ回路４０４、クロック生成回路４０５はアナログ回路領域に配置され、昇圧回路４０７、メモリ４０８、逆流防止ダイオード４０９、バッテリ用容量４１０とはメモリモジュール領域に配置される。本実施の形態では、アナログ回路、ロジック回路、メモリモジュールをそれぞれの機能ごとに固めて配置し、特にメモリモジュール領域をＲＦＩＤチップの中央部に配置する。このような配置を行うことにより、メモリの共通電極がチップの中央部に配置され、アンテナ電極はメモリの共通電極を囲むように広い範囲で配線することが可能となる。
【００４６】
（実施の形態４）
本実施形態においては、本発明を適用できる半導体装置が薄膜トランジスタ（ＴＦＴ）を素子として有する場合の半導体装置の作製方法について図５〜図７を参照して説明する。なお、ＴＦＴの構成やメモリ部の構成は本実施の形態で説明するものに限られるものではない。
【００４７】
本実施の形態においては、基板２００１の表面に、絶縁膜２００２の表面に、半導体膜２００３の表面に、２００４〜２００８の表面に、２０１５ｂ〜２０１９ｂの表面に、絶縁膜２００９の表面に、絶縁膜２０２０の表面に、または絶縁膜２０２１の表面に、プラズマ処理を用いて酸化または窒化を行うことにより、半導体膜または絶縁膜を酸化または窒化することができる。このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによって、当該半導体膜または当該絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
【００４８】
まず、基板２００１の表面をフッ酸（ＨＦ）、アルカリまたは純水を用いて洗浄する。基板２００１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板またはステンレスを含む金属基板等を用いることができる。他にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック又はアクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を用いることによって、折り曲げが可能である半導体装置を作製することが可能となる。また、可撓性を有す基板であれば、基板の面積及び基板の形状に大きな制限はないため、基板２００１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。
【００４９】
ここで、基板２００１の表面にプラズマ処理を行うことで、基板２００１の表面を酸化または窒化することによって、基板２００１の表面に酸化膜または窒化膜を形成してもよい。表面にプラズマ処理を行うことで形成された酸化膜または窒化膜などの絶縁膜を、以下では、プラズマ処理絶縁膜とも記す。一般的に、ガラス又はプラスチック等の基板上に薄膜トランジスタ等の半導体素子を設ける場合、ガラス又はプラスチック等に含まれるＮａなどの、アルカリ金属又はアルカリ土類金属等の不純物元素が半導体素子に混入して汚染することによって、半導体素子の特性に影響を及ぼす恐れがある。しかし、ガラス又はプラスチック等からなる基板の表面を窒化することにより、基板に含まれるＮａなどの、アルカリ金属又はアルカリ土類金属等の不純物元素が半導体素子に混入するのを防止することができる。
【００５０】
なお、プラズマ処理により表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または、酸素と水素（Ｈ２）と希ガス雰囲気下、または、一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または、窒素と水素と希ガス雰囲気下、または、ＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。あるいは、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。たとえば、Ａｒを用いた場合にはプラズマ処理絶縁膜にＡｒが含まれている。
【００５１】
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行うことが好適である。プラズマの電子密度が高密度であり、被処理物付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。あるいは、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【００５２】
なお、図５乃至図７においては、被処理物の表面をプラズマ処理することによって形成されるプラズマ処理絶縁膜を図示しないが、本実施の形態においては、基板２００１、絶縁膜２００２、半導体膜２００３、２００４〜２００８、２０１５ｂ〜２０１９ｂ、絶縁膜２００９、絶縁膜２０２０、または絶縁膜２０２１の表面に、プラズマ処理を行なうことによって形成されるプラズマ処理絶縁膜が存在する場合も含む。
【００５３】
次に、基板２００１上に公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて絶縁膜２００２を形成する（図５（Ａ））。絶縁膜２００２は、下地膜として機能する。基板２００１からＮａなどのアルカリ金属又はアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。絶縁膜２００２としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素又は窒素を有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。例えば、絶縁膜２００２を２層構造で設ける場合、１層目の絶縁膜として窒化酸化珪素膜を設け、２層目の絶縁膜として酸化窒化珪素膜を設けるとよい。また、絶縁膜２００２を３層構造で設ける場合、１層目の絶縁膜として酸化窒化珪素膜を設け、２層目の絶縁膜として窒化酸化珪素膜を設け、３層目の絶縁膜として酸化窒化珪素膜を設けるとよい。
【００５４】
ここで、絶縁膜２００２の表面にプラズマ処理を行い、絶縁膜２００２を酸化または窒化することによって、絶縁膜２００２の表面にプラズマ処理絶縁膜を形成してもよい。絶縁膜２００２の表面を酸化することによって、絶縁膜２００２の表面を改質しピンホール等の欠陥の少ない緻密な膜を得ることができる。また、絶縁膜２００２の表面を酸化することによって、Ｎ原子の含有率が低いプラズマ処理絶縁膜を形成することができるため、プラズマ処理絶縁膜に半導体膜を設けた場合にプラズマ処理絶縁膜と半導体膜界面特性が向上する。また、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。なお、プラズマ処理は上述した条件下で同様に行うことができる。
【００５５】
次に、絶縁膜２００２上に半導体膜２００３を形成する（図５（Ｂ））。半導体膜２００３は、非晶質（アモルファス）半導体またはセミアモルファス半導体（ＳＡＳ）で形成することができる。あるいは、多結晶半導体膜を用いても良い。ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することができ、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。珪素の未結合手（ダングリングボンド）の発生を抑制するために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪素を含む気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪素を含む気体としては、ＳｉＨ４、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることが可能である。あるいは、ＧｅＦ４を混合させても良い。この珪素を含む気体をＨ２、または、Ｈ２とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈してもよい。希釈率は２〜１０００倍の範囲。圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚ。基板加熱温度は３００℃以下でよい。膜中の不純物元素として、酸素、窒素、炭素などの大気成分の不純物は１×１０２０／ｃｍ３以下とすることが望ましく、特に、酸素濃度は５×１０１９／ｃｍ３以下、好ましくは１×１０１９／ｃｍ３以下とする。ここでは、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）で非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結晶化法により結晶化させる。
【００５６】
次に、絶縁膜２００２上に島状の半導体膜２００４〜２００８を形成する（図５（Ｃ））。島状の半導体膜２００４〜２００８は、絶縁膜２００２上に形成された非晶質半導体膜２００３を結晶化させ、結晶化された半導体膜を選択的にエッチングすることにより形成されることができる。
【００５７】
ここで、半導体膜２００４〜２００８の表面にプラズマ処理を行い、半導体膜２００４〜２００８の表面を酸化または窒化することによって、半導体膜２００４〜２００８の表面にプラズマ処理絶縁膜を形成してもよい。例えば、半導体膜２００４〜２００８としてＳｉを用いた場合、プラズマ処理絶縁膜として、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ）が形成される。あるいは、プラズマ処理により半導体膜２００４〜２００８を酸化させた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜２００４〜２００８に接して酸化珪素（ＳｉＯｘ）が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または、酸素と水素（Ｈ２）と希ガス雰囲気下または一酸化二窒素と希ガス雰囲気下）、でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または、窒素と水素と希ガス雰囲気下またはＮＨ３と希ガス雰囲気下）、でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。たとえば、Ａｒを用いた場合にはプラズマ処理絶縁膜にＡｒが含まれている。
【００５８】
次に、絶縁膜２００９を形成する（図５（Ｄ））。絶縁膜２００９は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）を用いて、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造で設けることができる。なお、半導体膜２００４〜２００８の表面をプラズマ処理することにより、半導体膜２００４〜２００８の表面にプラズマ処理絶縁膜を形成した場合には、プラズマ処理絶縁膜を絶縁膜２００９として用いることも可能である。
【００５９】
ここで、絶縁膜２００９の表面にプラズマ処理を行い、絶縁膜２００９の表面を酸化または窒化することによって、絶縁膜２００９の表面にプラズマ処理絶縁膜を形成してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。また、プラズマ処理は上述した条件下で同様に行うことができる。
【００６０】
あるいは、一旦酸素雰囲気下でプラズマ処理を行うことにより絶縁膜２００９を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。このように、絶縁膜２００９にプラズマ処理を行い、絶縁膜２００９の表面を酸化または窒化することによって、絶縁膜２００９の表面を改質し緻密な膜を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、薄膜トランジスタの特性を向上させることができる。
【００６１】
次に、ゲート電極２０１０〜２０１４を形成する（図６（Ａ））。ゲート電極２０１０〜２０１４は、単層の導電膜、または二層、三層の導電膜の積層構造とすることができる。ゲート電極２０１０〜２０１４の材料としては、たとえば、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）などの元素の単体膜、または、前記元素の窒化膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または、前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）などを用いることができる。ゲート電極２０１０〜２０１４は、スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等を用いて形成することができる。
【００６２】
ゲート電極２０１０〜２０１４を形成した後に不純物ドーピングを行なうことで、チャネル領域として用いる半導体膜２０１５ａ〜２０１９ａとソース領域又はドレイン領域として用いる半導体膜２０１５ｂ〜２０１９ｂを形成することができる（図６（Ｂ））。
【００６３】
次に、絶縁膜２０２０を形成する（図６（Ｃ））。絶縁膜２０２０は、公知の手段（スパッタ法やプラズマＣＶＤ法等）により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜の単層構造、またはこれらの積層構造で設けることができる。
【００６４】
ここで、絶縁膜２０２０の表面にプラズマ処理を行い、絶縁膜２０２０の表面を酸化または窒化することによって、絶縁膜２０２０の表面にプラズマ処理絶縁膜を形成してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる。また、プラズマ処理は上述した条件下で同様に行うことができる。
【００６５】
次に、絶縁膜２０２１を形成する。絶縁膜２０２１は、公知の手段（スパッタ法やプラズマＣＶＤ法等）により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜を用いることができる他に、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料やシロキサン樹脂の単層構造、またはこれらの積層構造で設けることができる。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。また、プラズマ処理絶縁膜には、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）が含まれており、例えばＡｒを用いた場合にはプラズマ処理絶縁膜中にＡｒが含まれている。
【００６６】
絶縁膜２０２１としてポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料やシロキサン樹脂等を用いた場合、絶縁膜２０２１の表面をプラズマ処理により酸化または窒化することにより、当該絶縁膜の表面を改質することができる。表面を改質することによって、絶縁膜２０２１の強度が向上し開口部形成時等におけるクラックの発生やエッチング時の膜減り等の物理的ダメージを低減することが可能となる。また、絶縁膜２０２１の表面が改質されることによって、絶縁膜２０２１上に導電膜２０２２〜２０３２を形成する場合に導電膜との密着性が向上する。例えば、絶縁膜２０２１としてシロキサン樹脂を用いてプラズマ処理を用いて窒化を行った場合、シロキサン樹脂の表面が窒化されることにより窒素または希ガスを含むプラズマ処理絶縁膜が形成され、物理的強度が向上する。
【００６７】
次に、半導体膜２０１５ｂ〜２０１９ｂと電気的に接続された導電膜２０２２〜２０３２を形成するため、絶縁膜２０２０、絶縁膜２０２１にコンタクトホールを形成する。なお、コンタクトホールの形状はテーパー状であってもよい。こうすることで、導電膜２０２２〜２０３２のカバレッジを向上させることができる。そして、絶縁膜２０２０上に導電膜２０２２〜２０３２を形成する。導電膜２０２２〜２０３２は、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎ等の元素の単体膜、または、前記元素の窒化膜、または、前記元素を組み合わせた合金膜、または、前記元素のシリサイド膜などを用いることができる。例えば、前記元素を複数含む合金として、Ｃ及びＴｉを含有したＡｌ合金、Ｎｉを含有したＡｌ合金、Ｃ及びＮｉを含有したＡｌ合金、Ｃ及びＭｎを含有したＡｌ合金等を用いることができる。また、積層構造で設ける場合、ＡｌをＭｏまたはＴｉなどで挟み込んだ構造とすることができる。こうすることで、Ａｌの熱や化学反応に対する耐性を向上することができる。
【００６８】
次に、導電層２０２２〜２０３２を覆うように、絶縁層２０３３、２０３４を形成する（図７（Ａ））。絶縁層２０３３、２０３４は、ＳＯＧ法、液滴吐出法等を用いて、無機材料又は有機材料により、単層又は積層で形成する。
【００６９】
続いて、フォトリソグラフィ法により絶縁層２０３３、２０３４をエッチングして、導電層２０２３、２０２５、２０２６、２０３２を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層２０３５〜２０３８を形成する（図７（Ａ））。なお、導電層２０３５、２０３６は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層２０３５〜２０３８は、Ｔｉ、又はＴｉを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。Ｔｉは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層２０３５〜２０３８を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタにダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素（ＨＦ）又はアンモニア過水を用いるとよい。
【００７０】
次に、導電層２０３５〜２０３８を覆うように、絶縁層を形成し、フォトリソグラフィ法により、絶縁層をエッチングして、導電層２０３５〜２０３８を露出させるコンタクトホールを形成し、隔壁層（絶縁層）２０３９〜２０４３を形成する。隔壁層２０３９〜２０４３は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、隔壁層２０３９〜２０４３は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【００７１】
次に、導電層２０３５、２０３６に接するように有機化合物層２０４４を形成する（図７（Ｂ））。有機化合物層２０４４は蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法、液適吐出法、印刷法またはスピンコート法等を用いることができるが、特にスピンコート法を用いることによって作業効率を向上させることができる。スピンコート法を用いた場合、あらかじめマスクを設けておくか、または全面に形成した後にフォトリソグラフ工程等を用いることにより選択的に有機化合物層を設けることができる。また、液滴吐出法や印刷法を用いて行うことによって、材料の利用効率を向上させることができる。
【００７２】
有機化合物層２０４４は、電気的作用により導電性が変化する有機化合物材料を用いて形成することができ、例えば正孔輸送性を有する有機化合物材料又は電子輸送性を有する有機化合物材料等を用いることができる。
【００７３】
正孔輸送性を有する有機化合物材料としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。
【００７４】
電子輸送性を有する有機化合物材料としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。
【００７５】
さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。
【００７６】
メモリの共通電極として用いる導電層２０４５はＡｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎ等の元素の単体膜、または、前記元素の窒化膜、または、前記元素を組み合わせた合金膜、または、前記元素のシリサイド膜などを用いることができる。また、アンテナ電極として用いる導電層２０４６はＡｌ、Ｔｉ、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ、Ｎｉ、Ｐｄ、Ｔａ、Ｍｏ、Ｉｎから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００７７】
続いて、有機化合物層２０４４および導電層２０３７に接するように、隔壁層２０３９〜２０４２上に導電層２０４５を形成する。導電層２０４５は、蒸着法、電子ビーム蒸着法、プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法により形成することができる。導電層２０４５はメモリ素子の共通電極として機能し、導電層２０３７、導電層２０２６を経て回路内の接地電位と接続される。
【００７８】
次に、導電層２０３８に接するように、隔壁層２０４２〜２０４３上にアンテナ電極として機能する導電層２０４６を形成する（図７（Ｂ））。導電層２０４６は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料はアルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。具体的には、導電層２０４６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００度の加熱処理を行うとよい。
【００７９】
次に、導電層２０４５、２０４６を覆うように保護膜として機能する絶縁層２０４７を設ける（図７（Ｂ））。絶縁層２０４７は、液滴吐出法、印刷法またはスピンコート法等を用いて単層または積層構造で形成することができる。
【００８０】
以上の工程を経て、導電層２０３５、有機化合物層２０４４及び導電層２０４５の積層体からなるメモリ部と、導電層２０３６、有機化合物層２０４４及び導電層２０４５の積層体からなる記憶素子部と、導電層２０３８、導電層２０４６の積層体からなるアンテナとを完成することができ、アクティブマトリクス型の記憶素子と、アンテナと、ロジック回路とを有する半導体装置を形成することができる。
【００８１】
本実施の形態では、共通電極として機能する導電層２０４５とアンテナ電極として機能する導電層２０４６とを同一の絶縁層（隔壁層２０３９〜２０４３）上に形成し、なおかつ互いの距離を５００μｍ、好ましくは１０００μｍ離すことにより共通電極とアンテナ電極との接触を防いでいる。本実施の形態では、プロセスを増加させることなく、同一の絶縁層上に共通電極とアンテナ電極とが互いに接しないように作りわけることができる。なお、本実施の形態では、共通電極とアンテナ電極とは別の工程で作製したが、同一工程で作製してもよい。共通電極とアンテナ電極とを同一工程で作製することにより、さらにプロセスを削減することができる。
【００８２】
本実施の形態の半導体装置は、メモリ部をチップの中央部に配置することにより、チップのサイズを大きくすることなくアンテナの巻き数を増やすことができる。それによって、半導体装置のサイズを大きくすることなくかつ半導体装置を駆動させるのに充分な電力を得ることができる半導体装置を提供することができる。
【００８３】
なお、本実施の形態ではメモリは有機層を用いたメモリについて説明したが、これに限定されるものではなく、さまざまな形態のメモリについて適用することが可能である。例えば、公知のものでは強誘電体メモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリなどに適用が可能である。その他ヒューズタイプ素子、アンチヒューズタイプの素子を用いたメモリにも適用が可能である。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性のメモリとして使用することもできる。例えば、ＥＥＰＲＯＭであれば接地されているメモリトランジスタのソース電極及びドレイン電極の一方が、フラッシュメモリであればソース線が、ＤＲＡＭであれば接地されているキャパシタの電極の一方がメモリ間で共通となっているため、共通電極として本発明の適用が可能である。
【００８４】
また、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容（一部でもよい）は、別の図で述べた内容（一部でもよい）に対して、適用、組み合わせ、又は置き換えなどを自由に行うことができる。さらに、これまでに述べた図において、各々の部分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることができる。
【００８５】
同様に、本実施の形態の各々の図で述べた内容（一部でもよい）は、別の実施の形態の図で述べた内容（一部でもよい）対して、適用、組み合わせ、又は置き換えなどを自由に行うことができる。さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み合わせることにより、さらに多くの図を構成させることができる。
【００８６】
また、ＴＦＴの構造は図５乃至図７に示すものに限られるものではなく、例えば図８に示す構造のＴＦＴを用いることもできる。図８は複数の異なる構造を有するＴＦＴの断面図である。ここで、図８においては、複数の異なる構造を有するＴＦＴを並置して示しているが、これは、発明を適用できる半導体装置が有することのできるＴＦＴの構造を説明するための表現であり、発明を適用できる半導体装置が有することのできるＴＦＴが、実際に図８のように並置されている必要はなく、必要に応じて作り分けることができる。
【００８７】
次に、図８に示したＴＦＴの断面図を参照して各々の構造の特徴について説明する。
【００８８】
１３０１は、シングルドレインＴＦＴであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点がある。ここで、半導体膜１３１２、１３１３は、それぞれ不純物の濃度が異なり、半導体膜１３１２はチャネル領域、半導体膜１３１３はソース領域又はドレイン領域として用いる。このように、不純物の量を制御することで、半導体膜の抵抗率を制御できる。また、半導体膜と導電膜１３１６との電気的な接続状態を、オーミック接続に近づけることができる。なお、不純物の量の異なる半導体膜を作り分ける方法としては、ゲート電極１３１５をマスクとして半導体膜に不純物をドーピングする方法を用いることができる。
【００８９】
１３０２は、ゲート電極１３１５に一定以上のテーパー角を有するＴＦＴであり、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点がある。ここで、半導体膜１３１２、１３１３、１３１４は、それぞれ不純物濃度が異なり、半導体膜１３１２はチャネル領域、半導体膜１３１４は低濃度ドレイン（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：ＬＤＤ）領域、半導体膜１３１３はソース領域又はドレイン領域として用いる。このように、不純物の量を制御することで、半導体膜の抵抗率を制御できる。また、半導体膜と導電膜１３１６との電気的な接続状態を、オーミック接続に近づけることができる。また、ＬＤＤ領域を有するため、ＴＦＴ内部に高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制することができる。なお、不純物の量の異なる半導体膜を作り分ける方法としては、ゲート電極１３１５をマスクとして半導体膜に不純物をドーピングする方法を用いることができる。１３０２においては、ゲート電極１３１５が一定以上のテーパー角を有しているため、ゲート電極１３１５を通過して半導体膜にドーピングされる不純物の濃度に勾配を持たせることができ、簡便にＬＤＤ領域を形成することができる。
【００９０】
１３０３は、ゲート電極１３１５が少なくとも２層で構成され、下層のゲート電極が上層のゲート電極よりも長い断面形状を有するＴＦＴである。このように、下層のゲート電極が上層のゲート電極よりも長い形状を有することによって、フォトマスクを追加することなく、ＬＤＤ領域を形成することができる。なお、１３０３のように、ＬＤＤ領域がゲート電極１３１５と重なっている構造を、特にＧＯＬＤ構造（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）と呼ぶ。なお、ゲート電極１３１５の形状を下層のゲート電極が上層のゲート電極よりも長い形状を有するような形状とする方法としては、次のような方法を用いてもよい。
【００９１】
まず、ゲート電極１３１５をパターニングする際に、ドライエッチングにより、下層のゲート電極及び上層のゲート電極をエッチングして側面に傾斜（テーパー）のある形状にする。続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるように加工する。これにより、下層のゲート電極が上層のゲート電極よりも長い形状を有するゲート電極が形成される。その後、２回、不純物元素をドーピングすることによって、チャネル領域として用いる半導体膜１３１２、ＬＤＤ領域として用いる半導体膜１３１４、ソース領域又はドレイン領域として用いる半導体膜１３１３が形成される。
【００９２】
なお、ゲート電極１３１５と重なっているＬＤＤ領域をＬｏｖ領域、ゲート電極１３１５と重なっていないＬＤＤ領域をＬｏｆｆ領域と呼ぶことにする。ここで、Ｌｏｆｆ領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリアによるオン電流値の劣化を防ぐ効果は低い。一方、Ｌｏｖ領域はドレイン近傍の電界を緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よって、種々の回路毎に、求められる特性に応じた構造のＴＦＴを作製することが好ましい。たとえば、本発明に適応できる半導体装置を表示装置として用いる場合、画素ＴＦＴは、オフ電流値を抑えるために、Ｌｏｆｆ領域を有するＴＦＴを用いることが好適である。一方、周辺回路におけるＴＦＴは、ドレイン近傍の電界を緩和し、オン電流値の劣化を防止するために、Ｌｏｖ領域を有するＴＦＴを用いることが好適である。
【００９３】
１３０４は、ゲート電極１３１５の側面に接して、サイドウォール１３１７を有するＴＦＴである。サイドウォール１３１７を有することによって、サイドウォール１３１７と重なる領域をＬＤＤ領域とすることができる。
【００９４】
１３０５は、半導体膜にマスクを用いてドーピングすることにより、ＬＤＤ（Ｌｏｆｆ）領域を形成したＴＦＴである。こうすることにより、確実にＬＤＤ領域を形成することができ、ＴＦＴのオフ電流値を低減することができる。
【００９５】
１３０６は、半導体膜にマスクを用いてドーピングすることにより、ＬＤＤ（Ｌｏｖ）領域を形成したＴＦＴである。こうすることにより、確実にＬＤＤ領域を形成することができ、ＴＦＴのドレイン近傍の電界を緩和し、オン電流値の劣化を低減することができる。
【００９６】
（実施の形態５）
本実施の形態では、メモリモジュール領域に設けることができるメモリ（記憶装置とも記す）の構成及びその動作について説明する。
【００９７】
図９には、本実施の形態のメモリの構成例を示す。本実施の形態のメモリ６００はメモリセル６０１がマトリクス状に設けられたメモリセルアレイ６０２と、デコーダ６０３、６０４と、セレクタ６０５と、読み出し／書き込み回路６０６、インターフェース回路６０７とを有する。メモリセル６０１は、メモリ素子６０９およびスイッチング素子６０８を有し、これをアクティブ型のメモリと記す。その他のメモリの構成として、スイッチング素子が設けられていないパッシブ型のメモリがある。本発明は、パッシブ型のメモリにも適用することができる。
【００９８】
メモリセル６０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）と、ワード線Ｗｙ（１≦ｙ≦ｎ）との交差領域に設けられる。そして、メモリ素子は、ビット線を構成する第１の導電層と、ワード線を構成する第２の導電層との間に有機化合物層を有する構成である。
【００９９】
スイッチング素子６０８のゲート電極はワード線Ｗｙ（１≦ｙ≦ｎ）に接続され、ソース電極及びドレイン電極の一方はビット線Ｂｘ（１≦ｘ≦ｍ）に接続され、ソース電極及びドレイン電極の他方は、メモリ素子６０９の一方の電極に接続する。
【０１００】
このようなメモリ素子に対しては、電気的又は光学的な作用によって書き込みや読み出しを行うことができる。光学的作用によって書き込みや読み出しを行う場合、第１の導電層と第２の導電層のうち、一方又は両方は透光性を有することが必要である。透光性を有する導電層は、インジウム錫酸化物（ＩＴＯ）等の透明な導電性材料を用いて形成するか、又は、透明な導電性材料でなくても光を透過する厚さで形成する。
【０１０１】
次に、電気的作用によりデータの書き込みを行う場合の動作について説明する。この場合、最初に、デコーダ６０３、６０４、セレクタ６０５により、１つのメモリセル６０１を選択する。その後、読み出し／書き込み回路６０６により、メモリセル６０１にデータを書き込む。具体的には、選択されたメモリセル６０１が有するメモリ素子６０９に所定の電圧を印加して、その際発生するジュール熱によって有機化合物層を変形させてメモリ素子６０９の一対の導電層間を短絡させる。短絡したメモリ素子は他のメモリ素子６０９と比較すると抵抗値が大幅に小さくなる。このように、電気的作用を加えることにより、メモリ素子６０９の抵抗値が変化することを利用してデータの書き込みを行う。例えば、電気的作用を加えていないメモリ素子６０９を「０」のデータとする場合、「１」のデータを書き込む際は、選択されたメモリ素子６０９に電圧を印加し、その際発生するジュール熱によって有機化合物層を変形させて短絡させる。有機化合物層のガラス転移温度によって、短絡状態を制御することができる。即ち、ガラス転移温度が低温であれば、より簡便に短絡させることが可能となる。
【０１０２】
続いて、データの読み出しを行う際の動作について説明する。本実施の形態では、読み出し／書き込み回路６０６が抵抗素子とセンスアンプを有する構成の場合で説明する。但し、読み出し／書き込み回路６０６の構成は上記構成に制限されず、どのような構成を有していてもよい。
【０１０３】
データの読み出しは、メモリ素子６０９の第１の導電層と第２の導電層との間に電圧を印加して、メモリ素子６０９の抵抗値を読み取ることにより行う。例えば、電気的作用の印加によりデータの書き込みを行った場合、電気的作用を加えていないメモリ素子６０９の抵抗値と電気的作用を加えたメモリ素子６０９の抵抗値は異なる値となる。このような抵抗値の相違を電気的に読み取ることにより、データの読み出しを行うことができる。
【０１０４】
図１０にメモリセル６０１の構成例を示す。
【０１０５】
図１０に示すように、メモリセル６０１は、スイッチング素子６０８と、メモリ素子６０９とを有する。スイッチング素子６０８には、薄膜トランジスタを適用することができる。薄膜トランジスタを用いる場合、デコーダやセレクタ等の回路と、スイッチング素子とを同時に形成することができ好ましい。
【０１０６】
メモリ素子６０９は、第１の導電層６１０、有機化合物層６１１、第２の導電層６１２を有し、第２の導電層６１２はメモリセルアレイ６０２内のメモリセルで共有することができる。これを共通電極と記す。共通電極は、記憶装置の読み出し時、及び書き込み時に、全てのメモリセルに共通の電位を与えるものである。
【０１０７】
本実施の形態で示したメモリをチップの中央部に配置することにより、チップのサイズを大きくすることなくアンテナの巻き数を増やした半導体装置を作製することができる。それによって、半導体装置のサイズを大きくすることなくかつ半導体装置を駆動させるのに充分な電力を得ることができる半導体装置を提供することができる。
【０１０８】
なお、本実施の形態ではメモリは有機層を用いたメモリについて説明したが、これに限定されるものではなく、さまざまな形態のメモリについて適用することが可能である。例えば、公知のものでは強誘電体メモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリなどに適用が可能である。その他ヒューズタイプ素子、アンチヒューズタイプの素子を用いたメモリにも適用が可能である。また、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性のメモリとして使用することもできる。例えば、ＥＥＰＲＯＭであれば接地されているメモリトランジスタのソース電極及びドレイン電極の一方が、フラッシュメモリであればソース線が、ＤＲＡＭであれば接地されているキャパシタの電極の一方がメモリ間で共通となっているため、共通電極として本発明の適用が可能である。
【０１０９】
（実施の形態６）
本実施例では実施の形態を用いて形成した半導体装置の応用例を図面を用いて説明する。
【０１１０】
本発明によりＲＦＩＤチップ（無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１１１】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、ＲＦＩＤチップ８００を設けることができる（図１１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、ＲＦＩＤチップ８０１を設けることができる（図１１（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、ＲＦＩＤチップ８０２を設けることができる（図１１（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、ＲＦＩＤチップ８０３を設けることができる（図１１（Ｄ）参照）。書籍類とは、書物、雑誌等を指し、ＲＦＩＤチップ８０４を設けることができる（図１１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、ＲＦＩＤチップ８０５を設けることができる（図１１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、ＲＦＩＤチップ８０６を設けることができる（図１１（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１１２】
また、本発明によってより小型化されたＲＦＩＤチップは、例えばプリント基板に実装する、表面に貼る、埋め込むなどで、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明のＲＦＩＤチップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明のＲＦＩＤチップを設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１１３】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。図１２で例示する電子機器は携帯電話機であり、筐体９００、９０６、パネル９０１、ハウジング９０２、プリント配線基板９０３、操作ボタン９０４、バッテリ９０５を有する。パネル９０１はハウジング９０２に脱着自在に組み込まれ、ハウジング９０２はプリント配線基板９０３に嵌着される。ハウジング９０２はパネル９０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板９０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明による容量素子を適用することができる。プリント配線基板９０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。なお、本発明によってより小型化されたＲＦＩＤチップを、例えばプリント配線基板９０３に実装する、表面に貼る、埋め込むなどにより携帯電話機に組み込むことができる。携帯電話機に組み込まれたＲＦＩＤチップは、無線通信によって外部と情報のやりとりを行うことができる。
【０１１４】
パネル９０１は、接続フィルム９０８を介して、プリント配線基板９０３と接続される。上記のパネル９０１、ハウジング９０２、プリント配線基板９０３は、操作ボタン９０４やバッテリ９０５と共に、筐体９００、９０６の内部に収納される。パネル９０１が含む画素領域９０９は、筐体９００に設けられた開口窓から視認できるように配置されている。
【０１１５】
本実施の形態に示す携帯電話に組み込まれたＲＦＩＤチップは、メモリ部をチップの中央部に配置することにより、チップのサイズを大きくすることなくアンテナの巻き数を増やすことができる。それによって、ＲＦＩＤチップのサイズを大きくすることなくかつＲＦＩＤチップを駆動させるのに充分な電力を得ることができる。従って、電子機器の筐体９００、９０６内部の限られた空間を有効に利用することができる。
【０１１６】
なお、筐体９００、９０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１１７】
【図１】本発明のＲＦＩＤチップの上面図である
【図２】本発明のＲＦＩＤチップの断面図である
【図３】本発明のＲＦＩＤチップのブロック図である
【図４】本発明のＲＦＩＤチップのブロック図である
【図５】本発明のＲＦＩＤチップの作製工程を説明する図である
【図６】本発明のＲＦＩＤチップの作製工程を説明する図である
【図７】本発明のＲＦＩＤチップの作製工程を説明する図である
【図８】本発明のＲＦＩＤチップの一形態を説明する図である
【図９】本発明のＲＦＩＤチップの回路構成を説明する図である
【図１０】本発明のＲＦＩＤチップの一形態を説明する図である
【図１１】本発明のＲＦＩＤチップの使用形態を説明する図である
【図１２】本発明のＲＦＩＤチップの使用形態を説明する図である
【符号の説明】
【０１１８】
１００  基板
１０１  ロジック回路領域
１０２  アナログ回路領域
１０３  メモリモジュール領域
１０４  アンテナ電極
１０５  メモリ共通電極
１０６  電極
１０７  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008166420.tif 000012
【図１１】
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【図１２】
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