(57)【要約】【課題】選択ゲートトランジスタの中間絶縁膜の加工マージンを向上及び確保できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、メモリセルトランジスタＭＣと、メモリセルトランジスタＭＣの一端に配置される選択ゲートトランジスタＳＧＤとを具備し、選択ゲートトランジスタＳＧＤは、ゲート絶縁膜２Ｂ上に形成される第１のゲート電極３Ｂと、第１のゲート電極３Ｂ上に形成される中間絶縁膜４Ｂと、中間絶縁膜４Ｂ及び素子分離絶縁膜９上に形成される第２のゲート電極５Ｂと、中間絶縁膜４Ｂ内及び第２のゲート電極５Ｂ内に形成され、第１のゲート電極３Ｂに達する開口部Ｘと、開口部Ｘに形成される第３のゲート電極６Ｂとから構成され、第１のゲート電極３Ｂは上面に凸部Ｐを有し、凸部Ｐの上面は開口部Ｘに露出し、第３のゲート電極６Ｂは第１のゲート電極３Ｂに直接接触している。【選択図】図４Ｃ
2008210979.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタと、前記メモリセルトランジスタの一端に配置される選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタは、素子分離絶縁膜に囲まれたアクティブ領域上に形成されたゲート絶縁膜上に形成される第１のゲート電極と、前記第１のゲート電極上に形成される中間絶縁膜と、前記中間絶縁膜及び前記素子分離絶縁膜上に形成される第２のゲート電極と、前記中間絶縁膜内及び前記第２のゲート電極内に形成され、前記第１のゲート電極に達する開口部と、前記開口部に形成される第３のゲート電極とから構成され、前記第１のゲート電極は上面に凸部を有し、前記凸部の上面は前記開口部に露出し、前記第３のゲート電極は前記第１のゲート電極に直接接触していることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルトランジスタは、素子分離絶縁膜に囲まれたアクティブ領域上に形成されたゲート絶縁膜上に形成されるフローティングゲート電極と、前記フローティングゲート電極上に中間絶縁膜を介して形成されるコントロールゲート電極とを有し、前記フローティングゲート電極の上面は平らに形成されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、前記第１のゲート電極材及び前記半導体基板をエッチングして溝を形成し、前記溝内に素子分離絶縁膜を形成する工程と、前記第１のゲート電極材の上部に凸部を形成する工程と、前記凸部が形成された前記第１のゲート電極材上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に第２のゲート電極材を形成する工程と、前記第１のゲート電極材及び前記素子分離絶縁膜にまたがるスリット状の第１のマスクを形成する工程と、前記第１のマスクをマスクとして前記第２のゲート電極材及び前記中間絶縁膜をエッチングし、前記凸部の上面が露出する開口部を形成する工程と、前記第１のマスクを除去する工程と、前記第１のゲート電極材に直接接触する第３のゲート電極材を前記第２のゲート電極材上及び前記開口部内に形成する工程と、前記第１のゲート電極材、前記第２のゲート電極材、前記中間絶縁膜、前記第３のゲート電極材を選択的に除去し、選択ゲートトランジスタの積層ゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項４】
前記凸部は、前記第１のゲート電極材の上面に、前記第１のゲート電極平面内の中央部を覆う第２のマスクを形成する工程と、前記第２のマスクをマスクとして、前記素子分離絶縁膜上面及び前記第１のゲート電極材上面にエッチングを行い、前記第１のゲート電極材上面に凸部を形成する工程と、前記第２のマスクを除去する工程とにより形成されることを特徴とする請求項３に記載の不揮発性半導体メモリの製造方法。
【請求項５】
前記凸部は、前記第１のゲート電極材の上面に、前記第１のゲート電極平面内の中央部を覆う第２のマスクを形成する工程と、前記第２のマスクをマスクとして、前記素子分離絶縁膜上面及び前記第１のゲート電極材上面にエッチングを行い、前記第１のゲート電極材上面に凸部を形成する工程と、前記第１のゲート電極材に対してのみに選択的にエッチングを行い、凸部の形状及び前記第１のゲート電極材の膜厚を制御する工程と、前記第２のマスクを除去する工程とにより形成されることを特徴とする請求項３に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に係り、特に、選択ゲートトランジスタのゲート電極に関する。
【背景技術】
【０００２】
電子機器に搭載される不揮発性半導体メモリとして、例えば、ＮＡＮＤ型フラッシュメモリが広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルトランジスタとその両端に配置される選択ゲートトランジスタから構成されるＮＡＮＤセルユニットを複数個有する。
【０００４】
メモリセルトランジスタのゲート電極がフローティングゲート電極とコントロールゲート電極からなる積層ゲート構造を有する場合、選択ゲートトランジスタは、メモリセルトランジスタと同時に形成することで製造工程を簡素化するために、メモリセルトランジスタと同様の積層ゲート構造となる。
【０００５】
ただし、選択ゲートトランジスタは、閾値電圧制御を容易にするために、メモリセルトランジスタのフローティングゲート電極に対応する下部電極とメモリセルトランジスタのコントロールゲート電極に対応する上部電極との間に介在する中間絶縁膜に開口部が形成され、下部電極と上部電極が、開口部を介して電気的に接続される構造となる（例えば、特許文献１参照）。
【０００６】
メモリセルトランジスタのコントロールゲート電極が２層構造となる場合、選択ゲートトランジスタの中間絶縁膜に開口部を形成するための加工は、下層側のコントロールゲート電極材（以下、第２のゲート電極材）が形成された後に行われる。
【０００７】
この選択ゲートトランジスタの中間絶縁膜の加工は、ウェハ内の加工マージンを確保するため、オーバーエッチングとなるような加工がなされる。それゆえ、選択ゲートトランジスタの下部電極となるフローティングゲート電極材（以下、第１のゲート電極材）の上面もエッチングされる。その後、露出した第１のゲート電極材表面に形成された自然酸化膜が、ＨＦ溶液によるウェットエッチングで除去される。
【０００８】
第２のゲート電極材は、第１のゲート電極材を分離する素子分離絶縁膜上にも形成され、上述した開口部の形成時には、この第２のゲート電極材もエッチングされる。素子分離絶縁膜上の第２のゲート電極材は、ＨＦ溶液によるウェットエッチングが行われる際に、素子分離絶縁膜の保護膜の役割を有する。しかし、開口部形成時のエッチングにより第２のゲート電極材が、素子分離絶縁膜上に残存しなくなると、ＨＦ溶液が、シリコン酸化物から構成される素子分離絶縁膜にダメージを及ぼしてしまう。
【０００９】
これまでは、第１のゲート電極材の膜厚が厚かったため、素子分離絶縁膜の上面の高さと第１のゲート電極材の上面の高さの差が大きく、素子分離絶縁膜上に第２のゲート電極材が残るような加工マージンを確保でき、エッチングを制御することが可能であった。しかし、メモリセルトランジスタの微細化が進み、第１のゲート電極材などの膜厚が薄くなるに伴い、素子分離絶縁膜の上面の高さと第１のゲート電極材の上面の高さの差が小さくなり、素子分離絶縁膜上に第２のゲート電極材が残るような加工マージンの確保が困難となり、上記のようなエッチングを制御することは、非常に困難となっている。
【特許文献１】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の例は、選択ゲートトランジスタの中間絶縁膜の加工マージンを向上及び確保できる技術を提案する。
【課題を解決するための手段】
【００１１】
本発明の例に関わる不揮発性半導体メモリは、メモリセルトランジスタと、前記メモリセルトランジスタの一端に配置される選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタは、素子分離絶縁膜に囲まれたアクティブ領域上に形成されるゲート絶縁膜上に形成される第１のゲート電極と、前記第１のゲート電極上に形成される中間絶縁膜と、前記中間絶縁膜及び前記素子分離絶縁膜上に形成される第２のゲート電極と、前記中間絶縁膜内及び前記第２のゲート電極内に形成され、前記第１のゲート電極に達する開口部と、前記開口部に形成される第３のゲート電極とから構成され、前記第１のゲート電極は上面に凸部を有し、前記凸部の上面は前記開口部に露出し、前記第３のゲート電極は前記第１のゲート電極に直接接触していることを備える。
【００１２】
本発明の例に関わる不揮発性半導体メモリの製造方法は、  半導体基板表面のゲート絶縁膜上に第１のゲート電極材を形成する工程と、前記第１のゲート電極材及び前記半導体基板をエッチングして溝を形成し、前記溝内に素子分離絶縁膜を形成する工程と、
前記第１のゲート電極材の上部に凸部を形成する工程と、前記凸部が形成された前記第１のゲート電極材上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に第２のゲート電極材を形成する工程と、前記第１のゲート電極材及び前記素子分離絶縁膜にまたがるスリット状の第１のマスクを形成する工程と、前記第１のマスクをマスクとして前記第２のゲート電極材及び前記中間絶縁膜をエッチングし、前記凸部の上面が露出する開口部を形成する工程と、前記第１のマスクを除去する工程と、前記第１のゲート電極材に直接接触する第３のゲート電極材を前記第２のゲート電極材上及び前記開口部内に形成する工程と、前記第１のゲート電極材、前記第２のゲート電極材、前記中間絶縁膜、前記第３のゲート電極材を選択的に除去し、選択ゲートトランジスタの積層ゲート電極を形成する工程とを具備することを備える。
【発明の効果】
【００１３】
本発明の例によれば、選択ゲートトランジスタの中間絶縁膜の加工マージンの向上及び確保ができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１５】
１．  概要  
本発明の実施形態は、不揮発性半導体メモリの選択ゲートトランジスタの構造及び製造方法に関する。
【００１６】
本発明の実施形態の選択ゲートトランジスタは、第１のゲート電極と、第２のゲート電極及び第３のゲート電極が積層された積層ゲート構造を有し、第１のゲート電極と第２のゲート電極の間に中間絶縁膜が介在する構造となっている。
【００１７】
この選択ゲートトランジスタは、ゲート絶縁膜上に形成される第１のゲート電極が上面に凸部を有し、この凸部上面の中間絶縁膜及び第２のゲート電極内に形成された開口部を介して、第３のゲート電極が第１のゲート電極に直接接触している。
【００１８】
上記のように、第１のゲート電極が凸部を有することにより、中間絶縁膜に開口部を形成する際には、凸部に対してオーバーエッチングを行えばよい。
【００１９】
それゆえ、この開口部形成の際に、素子分離絶縁膜上の第２のゲート電極材のうち、凸部の高さ分がオーバーエッチングされても、凸部の下端と素子分離絶縁膜の上端とによる段差の分だけ、第２のゲート電極材が残存する構造とできる。
【００２０】
したがって、第１のゲート電極上面に凸部を形成することで、加工マージンが凸部の高さ分向上し、それに伴い、選択ゲートトランジスタの中間絶縁膜の加工マージンを確保することができる。
【００２１】
２．  実施の形態  
次に、最良と思われる実施の形態について説明する。
【００２２】
（ａ）  構造  
本実施の形態において、ＮＡＮＤ型フラッシュメモリを例として、説明を行う。
【００２３】
図１は、本実施の形態における、ＮＡＮＤ型フラッシュメモリの概略図である。記憶領域であるメモリセルアレイ部は、その内部に、複数のブロックＢＫ１，ＢＫ２・・・ＢＫｎを有する。ブロックＢＫ１，ＢＫ２・・・ＢＫｎは、その内部に、基本ユニットであるＮＡＮＤセルユニットを、複数個有している。
【００２４】
メモリセルアレイ部のロウ方向には、ロウデコーダ回路が設けられ、カラム方向には、センスアンプ回路が設けられる。さらに、昇圧回路などの制御回路が、同一チップ上に設けられる。
【００２５】
図２は、メモリセルアレイ部の等価回路を示す図である。１つのＮＡＮＤセルユニットは、複数のメモリセルトランジスタＭＣとその一端及び他端に接続される選択ゲートトランジスタＳＧＤ，ＳＧＳから構成される。
【００２６】
カラム方向に隣接するメモリセルトランジスタＭＣは、ソース／ドレインを共有し、直列接続されている。
【００２７】
ワード線ＷＬは、ロウ方向に延び、ロウ方向に隣接するＮＡＮＤセルユニットのメモリセルトランジスタＭＣのコントロールゲート端子に共通接続される。
【００２８】
複数のメモリセルトランジスタＭＣの一端（ドレイン側）には、選択ゲートトランジスタＳＧＤが接続され、他端（ソース側）には、選択ゲートトランジスタＳＧＳが接続される。これらの選択ゲートトランジスタＳＧＤ，ＳＧＳは、隣接するメモリセルトランジスタＭＣとソース／ドレインを共有し、メモリセルトランジスタＭＣと直列接続される。選択ゲートトランジスタＳＧＤ，ＳＧＳは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルトランジスタＭＣ内に所定の電位を供給するためのゲートとして機能する。
【００２９】
選択ゲートトランジスタＳＧＤのゲート端子には、ロウ方向に延びる選択ゲート線ＳＧＤＬが接続され、選択ゲートトランジスタＳＧＳのゲート端子には、ロウ方向に延びる選択ゲート線ＳＧＳＬが接続される。選択ゲート線ＳＧＤＬ，ＳＧＳＬは、選択ゲートトランジスタＳＧＤ，ＳＧＳのオン／オフを制御するために設けられる。
【００３０】
ビット線ＢＬは、選択ゲートトランジスタＳＧＤのドレイン端子に接続され、カラム方向に延びる。また、ソース線ＳＬは、選択ゲートトランジスタＳＧＳのソース端子に接続され、ロウ方向に延びる。
【００３１】
このＮＡＮＤセルユニットが、ロウ方向及びカラム方向に複数配列されて、メモリセルアレイ部が構成される。
【００３２】
図１に示すように複数のブロックＢＫ１，ＢＫ２・・・ＢＫｎは、カラム方向に複数配列される。それに伴い、図２に示すように、カラム方向に隣接するＮＡＮＤセルユニットの２つの選択ゲートトランジスタＳＧＤは、それぞれが対向するように配置され、ビット線ＢＬを共有するように接続される。また、カラム方向に隣接するＮＡＮＤセルユニットの２つの選択ゲートトランジスタＳＧＳが、それぞれ対向するように配置され、ソース線ＳＬを共有するように接続される。
【００３３】
次に、本実施の形態における、選択ゲートトランジスタの構造を示す。
【００３４】
図３は、図２に示す領域Ａの構造を示す平面図である。図４Ａは、図３のＩＶＡ−ＩＶＡ線に沿う断面図であり、図４Ｂは、図３のＩＶＢ−ＩＶＢ線に沿う断面図である。また、図４Ｃは、図３のＩＶＣ−ＩＶＣ線に沿う断面図である。尚、図３乃至図４Ｃに示すチャネル幅方向とは、選択ゲート線及びワード線が延びる方向であり、ロウ方向に等しい。また、チャネル長方向とは、ビット線が延びる方向であり、カラム方向に等しい。
【００３５】
素子が形成されるアクティブ領域ＡＡは、半導体基板１表面に設けられ、チャネル幅方向に隣接するアクティブ領域ＡＡは、素子分離領域ＳＴＩにより分離される。
【００３６】
アクティブ領域ＡＡ内には、メモリセルトランジスタＭＣと、選択ゲートトランジスタＳＧＤが設けられる。ここで、メモリセルトランジスタＭＣが配置される領域をメモリセル領域とし、選択ゲートトランジスタＳＧＤが配置される領域を選択ゲート領域とする。
【００３７】
図４Ａ、図４Ｂに示すように、メモリセルトランジスタＭＣは、フローティングゲート電極３Ａと、コントロールゲート電極５Ａ，６Ａからなる積層ゲート構造を有する。
【００３８】
フローティングゲート電極３Ａは、半導体基板１表面に形成されたゲート絶縁膜（トンネル酸化膜）２Ａ上に形成される。
【００３９】
コントロールゲート電極５Ａ，６Ａは、２層構造となっており、中間絶縁膜４Ａを介して、フローティングゲート電極３Ａの上面及び側面を覆うように、形成される。また、このコントロールゲート電極５Ａ，６Ａは、ワード線として機能し、チャネル幅方向に隣接するメモリセルトランジスタＭＣで共有される。
【００４０】
フローティングゲート電極３Ａとコントロールゲート電極５Ａ，６Ａは、フローティングゲート電極３Ａの膜厚の比率を、例えば、１とする時、コントロールゲート電極５Ａ，６Ａの膜厚の比率は、８〜１０となるように設定される。
【００４１】
選択ゲートトランジスタＳＧＤは、メモリセルトランジスタＭＣと同時に形成されるため、メモリセルトランジスタＭＣと同様に積層ゲート構造を有する。
【００４２】
つまり、フローティングゲート電極３Ａと同時に形成される第１のゲート電極３Ｂが、半導体基板１表面のゲート絶縁膜２Ｂ上に、形成される。
【００４３】
この第１のゲート電極３Ｂは、上面中央部の半導体基板１表面からの高さが上面端部の高さより高い凸部Ｐを有する。第１のゲート電極３Ｂの膜厚は、この凸部Ｐの存在により、上述のフローティングゲート電極３Ａの膜厚より厚くなる領域が得られる。
【００４４】
また、コントロールゲート電極５Ａ，６Ａと同時に形成される第２及び第３のゲート電極５Ｂ，６Ｂが、中間絶縁膜４Ｂを介して、第１のゲート電極３Ｂの上面及び側面を覆うように形成される。第２及び第３のゲート電極５Ｂ，６Ｂは選択ゲート線として機能し、チャネル幅方向に隣接する選択ゲートトランジスタＳＧＤで共有される。
【００４５】
上述のように、選択ゲートトランジスタは、ユニット内のメモリセルトランジスタＭＣ内に所定の電位を供給するためのゲートとして機能する。すなわち、第１のゲート電極は、フローティングゲート電極のように電荷蓄積層としての機能を果たす必要はない。
【００４６】
それゆえ、図４Ａ及び図４Ｃに示すように、中間絶縁膜４Ｂ及び第２のゲート電極５Ｂに形成された開口部Ｘを介して、第１のゲート電極３Ｂと第３のゲート電極６Ｂが接続され、閾値電圧制御が容易な構造となっている。この開口部Ｘは、第１のゲート電極３Ｂの凸部Ｐの上面に形成される。
【００４７】
開口部Ｘを形成する際に、加工マージンを確保するためのオーバーエッチングは、第１のゲート電極３Ｂのうち凸部Ｐに対して行えばよい。そのため、開口部Ｘ形成時に同時にエッチングされる第２のゲート電極５Ｂは、少なくとも、凸部Ｐの下端と素子分離絶縁膜９の上端とからなる段差分だけ、素子分離絶縁膜９上に残存する構造となる。
【００４８】
即ち、選択ゲート領域内の素子分離絶縁膜９の上面は、第２のゲート電極５Ｂに覆われた構造となる。
【００４９】
したがって、選択ゲートトランジスタにおいて、メモリセルトランジスタの微細化が進んでも、第１のゲート電極３Ｂの上面に凸部Ｐを形成することで、開口部Ｘを形成するための加工マージンは向上し、また、加工のために十分な加工マージンを確保することができる。
【００５０】
また、それに伴い、開口部Ｘ形成後に行われるＨＦ溶液による自然酸化膜除去工程がなされても、素子分離絶縁膜９は、第２のゲート電極５Ｂにより上面が覆われているため、ＨＦ溶液によるダメージを受けることはない。
【００５１】
それにより、本実施の形態に示すＮＡＮＤ型フラッシュメモリの製造歩留りの向上を図ることができる。
【００５２】
尚、図２に示す選択ゲートトランジスタＳＧＳのゲート構造は、選択ゲートトランジスタＳＧＤと同様の構造を有する。それゆえ、本実施の形態においては、選択ゲートトランジスタＳＧＳについての詳細な説明は省略する。
【００５３】
尚、メモリセルトランジスタＭＣは、選択ゲートトランジスタＳＧＤと同様に凸部を有していても良い。
【００５４】
（ｂ）  製造方法  
図５乃至図１６を用いて、本実施の形態の製造方法について説明を行う。
【００５５】
はじめに、図５を用いて、本実施の形態の製造方法の一工程を説明する。図５（ａ）は、メモリセルアレイ部のチャネル長方向の断面図であり、図５（ｂ）は、チャネル幅方向の断面図である。
【００５６】
図５に示すように、ゲート絶縁膜となる、例えば、シリコン酸化膜２が、半導体基板１上に、例えば、熱酸化法を用いて形成される。続いて、第１のゲート電極材として、例えば、ポリシリコン膜３が、シリコン酸化膜２上に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｉｐｏｓｉｔｉｏｎ）法を用いて堆積される。この際、ポリシリコン膜３は、メモリセルトランジスタのフローティングゲート電極が所望する膜厚よりも厚く堆積される。次に、所望のチャネル幅となるパターニングが、ポリシリコン膜３に施された後、そのパターニングに基づき、ポリシリコン膜３、シリコン酸化膜２及び半導体基板１が、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、順次エッチングされる。その結果、所望のチャネル幅のポリシリコン膜３が得られ、また、素子分離溝が、半導体基板１内に形成される。
【００５７】
続いて、図６及び図７を用いて、製造方法の一工程について説明する。本実施の形態において、図６は、図５に続く工程の平面図を示し、図７（ａ）は図６のＶＩＩａ−ＶＩＩａ線、図７（ｂ）は図６のＶＩＩｂ−ＶＩＩｂ線に沿う断面図を示す。
【００５８】
図６及び図７に示すように、例えば、シリコン酸化膜からなる素子分離絶縁膜９が、例えば、ＣＶＤ法及びＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、ポリシリコン膜３の上面と素子分離絶縁膜９の上面が一致するように、形成される。その後、レジストパターン１０が、選択ゲート領域内のうち、後の工程で、凸部が形成される部分のポリシリコン膜３上面に形成される。
【００５９】
尚、後の工程で素子分離絶縁膜をエッチングする際には、ロウデコーダ回路などの周辺回路部は、エッチングする必要がないため、レジストにより覆われている。そのため、レジストが、半導体基板１の全面に塗布された後、メモリセルアレイ部が露出するように、パターニングが施される。それゆえ、レジストパターン１０は、周辺回路部を覆うレジストと同時に形成することができ、このレジストパターン１０を形成するために、新たに製造工程及び製造コストが増加することはない。
【００６０】
その後、ポリシリコン膜３のチャネル幅方向側面の一部を露出させるために、例えば、ＲＩＥにより、素子分離絶縁膜９が半導体基板側へ後退するようなエッチバックが行われる。
【００６１】
このエッチングの際、ポリシリコン膜３は、素子分離絶縁膜９を構成するシリコン酸化膜に対して、十分な選択比が確保されている。しかし、全面に対してのエッチングであるため、ポリシリコン膜３も、シリコン酸化膜よりも遅いエッチングレートで、エッチングされ、半導体基板側に後退する。この際、選択ゲート領域のレジストパターン１０で覆われているポリシリコン膜３は、エッチングされない。
【００６２】
それゆえ、図８、図８のＩＸａ−ＩＸａ線及びＩＸｂ−ＩＸｂ線にそれぞれ沿う断面図である図９（ａ）及び図９（ｂ）に示すように、選択ゲート領域内に、凸部Ｐを形成することができる。また、この凸部Ｐの下端（破線部）であるポリシリコン膜３の上面端部の高さは、素子分離絶縁膜９の上端より高い位置になるように設定される。
【００６３】
尚、上述の工程は、半導体基板１全面に行うエッチバックのみで、凸部Ｐが形成される工程を示す。この工程に加え、ポリシリコン膜３に対してのみ、再度エッチングを行っても良い。それにより、凸部Ｐの高さがさらに確保できるようになり、また、メモリセル領域のフローティングゲート電極の膜厚制御の精度も向上する。
【００６４】
次に、図１０を用いて、本実施形態の製造方法の一工程について説明する。図１０（ａ）は、図８及び図９に続く工程のメモリセルアレイ部のチャネル長方向の断面図であり、図１０（ｂ）はチャネル幅方向の断面図である。
【００６５】
図１０（ａ）及び図１０（ｂ）に示すように、中間絶縁膜となる、例えば、ＯＮＯ膜４がＣＶＤ法により、ポリシリコン膜３上に、堆積される。続いて、メモリセルトランジスタにおいてコントロールゲート電極のうち下部電極層となる、例えば、ポリシリコン膜５がＣＶＤ法により、堆積される。さらに、ハードマスクとなる、例えば、ＴＥＯＳ膜１１が、ポリシリコン膜５上に形成される。尚、中間絶縁膜は、Ａｌ２Ｏ３、ＨｆＳｉＯＮなどのＨｉｇｈ−ｋ膜でも良い。
【００６６】
続いて、図１１及び図１２を用いて、本実施形態の製造方法の一工程について説明する。図１１は、図１０に続く工程の平面図を示し、図１２（ａ）は図１１のＸＩＩａ−ＸＩＩａ線、図１２（ｂ）は図１１のＸＩＩｂ−ＸＩＩｂ線に沿う断面図を示す。
【００６７】
図１１、図１２（ａ）及び図１２（ｂ）に示すように、ＴＥＯＳ膜１１にパターニングが施され、ＴＥＯＳ膜１１及びポリシリコン膜５が、例えば、ＲＩＥ法により、エッチングされる。それにより、開口部Ｙが形成される。この開口部Ｙは、選択ゲート領域のアクティブ領域ＡＡ上及び素子分離領域ＳＴＩ上にまたがるスリット状の開口部となっている。それゆえ、選択ゲート領域において、ＯＮＯ膜４及びポリシリコン膜５が露出する構造となる。
【００６８】
続いて、図１３及び図１４を用いて、本実施の形態の製造方法の一工程について説明する。図１３は、図１１及び図１２に続く工程の平面図を示し、図１４（ａ）は図１３のＸＩＶａ−ＸＩＶａ線、図１４（ｂ）は図１３のＸＩＶｂ−ＸＩＶｂ線に沿う断面図を示す。
【００６９】
図１３、図１４（ａ）及び図１４（ｂ）に示すように、ＯＮＯ膜４及びポリシリコン膜５が、例えば、ＲＩＥ法により、エッチングされ、開口部Ｘが形成される。
【００７０】
このエッチングにより、それぞれの凸部Ｐ上面に開口部を形成する必要がある。そのため、ウェハ内の加工マージンを考慮し、ＯＮＯ膜４のみならず、ポリシリコン膜３及びポリシリコン膜５もエッチングされる、いわゆるオーバーエッチングがなされる。
【００７１】
オーバーエッチングにより、凸部Ｐの全体が除去されても、素子分離絶縁膜９上には、ポリシリコン膜５が、凸部Ｐの下面（破線部）と素子分離絶縁膜上のＯＮＯ膜４上面との段差の分だけ、残存させることができる。
【００７２】
その後、ＴＥＯＳ膜が除去され、例えば、フッ化水素（ＨＦ）溶液により、半導体基板１全面に対して、エッチングを行い、ポリシリコン膜３，５上の自然酸化膜が除去される。この際、図１４（ｂ）に示すように、選択ゲート領域の素子分離絶縁膜９上面は、ポリシリコン膜５により覆われている。そのため、素子分離絶縁膜９が、ＨＦ溶液によりエッチングされることはない。
【００７３】
続いて、図１５を用いて、本実施の形態の製造方法の一工程について説明する。図１５（ａ）はチャネル長方向の断面図を示し、図１５（ｂ）はチャネル幅方向の断面図を示す。
【００７４】
図１５に示すように、第３のゲート電極材として、例えば、ポリシリコン膜６が、ポリシリコン膜３と直接接触するように、ポリシリコン膜５上面及び開口部Ｘ内に形成される。
【００７５】
続いて、図１６を用いて、本実施の形態の製造方法の一工程について説明する。図１６（ａ）は、メモリセルアレイ部のチャネル長方向の断面図を示し、図１６（ｂ）は、チャネル幅方向の断面図を示す。
【００７６】
所望のチャネル長となるように、第１のゲート電極材３、ＯＮＯ膜４、第２のゲート電極材５、第３のゲート電極材６が、選択的にエッチングされ、図１６（ａ）及び図１６（ｂ）に示すように、メモリセルトランジスタＭＣ及び選択ゲートトランジスタＳＧＤの積層ゲート電極が、それぞれ形成される。さらに、拡散層７Ａ，７Ｂが、ゲート電極に対して自己整合的に、半導体基板１内に形成される。
【００７７】
その後、絶縁層８が、メモリセルトランジスタ及び選択ゲートトランジスタの積層ゲート電極を覆うように形成される。さらに、ビット線ＢＬが、絶縁層８内に形成されたビット線コンタクト部ＢＣを介して、２つの選択ゲートトランジスタＳＧＤで共有される拡散層７Ｂに接続される。
【００７８】
以上により、本実施の形態におけるＮＡＮＤ型フラッシュメモリが形成される。
【００７９】
上述のように、選択ゲートトランジスタＳＧＤの第１のゲート電極３Ｂ上面に凸部Ｐが形成される。
【００８０】
それにより、開口部Ｘを形成する際に、加工マージンを確保するためのオーバーエッチングは、第１のゲート電極３Ｂのうち凸部Ｐに対して行えばよい。
【００８１】
そのため、開口部Ｘ形成時に同時にエッチングされる第２のゲート電極５Ｂは、少なくとも、凸部Ｐの下端と素子分離絶縁膜９の上端とからなる段差分だけ、素子分離絶縁膜９上に残存する。
【００８２】
それゆえ、選択ゲート領域内の素子分離絶縁膜９の上面は、第２のゲート電極５Ｂに覆われた構造とすることができる。
【００８３】
したがって、選択ゲートトランジスタにおいて、メモリセルトランジスタの微細化が進んでも、第１のゲート電極３Ｂの上面に凸部Ｐを形成することで、加工マージンが向上し、中間絶縁膜に開口部を形成時の加工マージンを確保することができる。
【００８４】
また、それに伴い、開口部Ｘ形成後に行われるＨＦ溶液による自然酸化膜除去工程がなされても、素子分離絶縁膜９は、ＨＦ溶液によるダメージを受けることはない。
【００８５】
それにより、本実施の形態に示すＮＡＮＤ型フラッシュメモリの製造歩留りの向上を図ることができる。
【００８６】
尚、図２に示す選択ゲートトランジスタＳＧＳは、選択ゲートトランジスタＳＧＤと同一の工程で作製される。それゆえ、本実施の形態においては、選択ゲートトランジスタＳＧＳの製造方法についての説明は省略する。
【００８７】
（ｃ）  変形例  
上述の実施の形態では、ＮＡＮＤ型フラッシュメモリについて説明したが、本発明の例は、選択ゲートトランジスタを有する不揮発性半導体メモリ全般に適用可能である。
【００８８】
例えば、１つのメモリセルトランジスタと１つの選択ゲートトランジスタとから構成されるＮＯＲ型フラッシュメモリ、１つのメモリセルトランジスタとこれを挟み込む２つの選択ゲートトランジスタとから構成される３−ＴｒＮＡＮＤ型フラッシュメモリ、さらには、ＮＡＮＤ型とＮＯＲ型の特徴を合わせ持った２−Ｔｒ型フラッシュメモリにも適用できる。
【００８９】
３．  その他  
本発明の例によれば、選択ゲートトランジスタの中間絶縁膜の加工マージンを向上及び確保できる。
【００９０】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】実施の形態におけるＮＡＮＤ型フラッシュメモリの概略図。
【図２】メモリセルアレイ部の等価回路図。
【図３】図２に示す領域Ａの構造を示す断面図。
【図４Ａ】図３のＩＶＡ−ＩＶＡ線に沿う断面図。
【図４Ｂ】図３のＩＶＢ−ＩＶＢ線に沿う断面図。
【図４Ｃ】図３のＩＶＣ−ＩＶＣ線に沿う断面図。
【図５】実施の形態の製造方法の一工程を示す断面図。
【図６】実施の形態の製造方法の一工程を示す平面図。
【図７】図６のＶＩＩａ−ＶＩＩａ線及びＶＩＩｂ−ＶＩＩｂ線に沿う断面図。
【図８】実施の形態の製造方法の一工程を示す平面図。
【図９】図８のＩＸａ−ＩＸａ線及びＩＸｂ−ＩＸｂ線に沿う断面図。
【図１０】実施の形態の製造方法の一工程を示す断面図。
【図１１】実施の形態の製造方法の一工程を示す平面図。
【図１２】図１１のＸＩＩａ−ＸＩＩａ線及びＸＩＩｂ−ＸＩＩｂ線に沿う断面図。
【図１３】実施の形態の製造方法の一工程を示す平面図。
【図１４】図１３のＸＩＶａ−ＸＩＶａ線及びＸＩＶｂ−ＸＩＶｂ線に沿う断面図。
【図１５】実施の形態の製造方法の一工程を示す断面図。
【図１６】実施の形態の製造方法の一工程を示す断面図。
【符号の説明】
【００９２】
１：半導体基板、２Ａ，２Ｂ：ゲート絶縁膜、３Ａ：フローティングゲート電極、３Ｂ：第１のゲート電極、Ｐ：凸部、４Ａ，４Ｂ：中間絶縁膜、Ｘ，Ｙ：開口部、５Ａ：第１のコントロールゲート電極、５Ｂ：第２のゲート電極、６Ａ：第２のコントロールゲート電極、６Ｂ：第３のゲート電極、７Ａ，７Ｂ：拡散層、８：絶縁層、９：素子分離絶縁膜、１０：レジストパターン、１１：マスク材、ＭＣ：メモリセルトランジスタ、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＡＡ：アクティブ領域、ＳＴＩ：素子分離領域、ＢＣ：ビット線コンタクト部、ＢＬ：ビット線。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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