【手続補正書】
【提出日】平成24年12月5日(2012.12.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記端子と前記電源の前記出力との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
- 前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、終端回路。
【請求項２】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされる、請求項1に記載の終端回路。
【請求項３】
前記第1の電圧が約1.8Vであり、前記第2の電圧が約0Vである、請求項2に記載の終端回路。
【請求項４】
前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項2に記載の終端回路。
【請求項５】
前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の中間である、請求項4に記載の終端回路。
【請求項６】
前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
【請求項７】
前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項6に記載の終端回路。
【請求項８】
前記終端回路が第1の半導体チップに実装されており、前記電源が前記第1の半導体チップとは異なる第2の半導体チップに実装されている、請求項1に記載の終端回路。
【請求項９】
前記終端回路および前記電源が同一の半導体チップに実装されている、請求項1に記載の終端回路。
【請求項１０】
前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源の前記出力に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされる、請求項1に記載の終端回路。
【請求項１１】
前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する第1の基板電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する第2の基板電源に接続されている基板電極をさらに含む、請求項10に記載の終端回路。
【請求項１２】
前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項11に記載の終端回路。
【請求項１３】
前記第2の基板電圧および前記第1の電圧が約1.8Vであり、前記第1の基板電圧および前記第2の電圧が約0Vである、請求項11に記載の終端回路。
【請求項１４】
前記第2の電圧が前記第1の基板電圧より小さい、請求項11に記載の終端回路。
【請求項１５】
前記第2の電圧がセル基板バックバイアス電源から得られる、請求項11に記載の終端回路。
【請求項１６】
前記第1の電圧が前記第2の基板電圧より大きい、請求項11に記載の終端回路。
【請求項１７】
前記第1の電圧がワード線電源から得られる、請求項11に記載の終端回路。
【請求項１８】
前記少なくとも1つのNMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項1に記載の終端回路。
【請求項１９】
前記少なくとも1つのPMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項18に記載の終端回路。
【請求項２０】
前記少なくとも1つのNMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
【請求項２１】
前記少なくとも1つのPMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのPMOSトランジスタを含む、請求項20に記載の終端回路。
【請求項２２】
前記制御回路が、オンダイ終端が無効である場合に、前記複数のトランジスタをオフ状態におくようにさらに構成されている、請求項1に記載の終端回路。
【請求項２３】
前記制御回路が、オンダイ終端が有効であるかまたは無効であるかどうかを示すイネーブル信号を受信するための入力部を含む、請求項22に記載の終端回路。
【請求項２４】
前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源の前記出力との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項1に記載の終端回路。
【請求項２５】
前記選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとが、MOSトランジスタの全体的な組を構成し、前記制御回路が、前記MOSトランジスタの全体的な組の中から、前記複数の選択されたMOSトランジスタを特定するためのキャリブレーションプロセスを実行するように構成されているキャリブレータ回路を含む、請求項24に記載の終端回路。
【請求項２６】
前記キャリブレータ回路が、動作のオーム領域におかれているときの、MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗にそれぞれ一致する複数の内部抵抗デバイスを含み、前記キャリブレーション回路が基準抵抗へのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が基準抵抗に実質的に等しい前記内部抵抗デバイスの特定の組合せを決定することを含み、前記特定の組合せにおける前記内部抵抗デバイスのそれぞれに対して、前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタが、選択されるMOSトランジスタの1つとして特定される、請求項25に記載の終端回路。
【請求項２７】
前記キャリブレータ回路が、動作のオーム領域におかれている前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が前記基準抵抗に実質的に等しい、前記MOSトランジスタの全体的な組におけるMOSトランジスタの特定の組合せを特定するために前記参照テーブルを調べることを含み、前記特定の組合せにおけるMOSトランジスタが、選択されたMOSトランジスタとして特定される、請求項25に記載の終端回路。
【請求項２８】
前記キャリブレータ回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項25に記載の終端回路。
【請求項２９】
前記電源の前記出力と前記端子の間の電気抵抗が、前記複数の選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとのかなりの部分に起因する、請求項24に記載の終端回路。
【請求項３０】
前記内部部分に接続されている第2の端子を有する前記半導体デバイスにおいて、
前記第2の端子と前記電源の前記出力との間に接続されており、少なくとも1つの第2のNMOSトランジスタと、少なくとも1つの第2のPMOSトランジスタとを含む複数の第2のトランジスタをさらに含み、
前記制御回路がさらに、前記少なくとも1つの第2のNMOSトランジスタのそれぞれのゲートを対応する第2のNMOSゲート電圧でドライブし、前記少なくとも1つの第2のPMOSトランジスタのそれぞれのゲートを対応する第2のPMOSゲート電圧でドライブするためにあり、またオンダイ終端が有効である場合に前記複数の第2のトランジスタを動作のオーム領域におくように前記第2のNMOSゲート電圧および前記第2のPMOSゲート電圧を制御するように構成されており、
前記電源の前記出力での電圧が、前記第2のNMOSゲート電圧のそれぞれより小さく、前記第2のPMOSゲート電圧のそれぞれより大きい、請求項1に記載の終端回路。
【請求項３１】
前記電源の前記出力と前記端子の間の電気抵抗が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
【請求項３２】
前記複数のトランジスタが動作のオーム領域におかれている場合に、前記電源の前記出力と前記端子の間の導電性が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
【請求項３３】
前記電源の前記出力での前記電圧が約0.9Vである、請求項1に記載の終端回路。
【請求項３４】
内部部分と、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、オンダイ終端を有する半導体デバイス。
【請求項３５】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
前記端子と電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、終端回路。
【請求項３６】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧で駆動されるとともに、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧で駆動され、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項35に記載の終端回路。
【請求項３７】
前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされ、
前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する電源に接続されている基板電極をさらに含み、
前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項35に記載の終端回路。
【請求項３８】
前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項35に記載の終端回路。
【請求項３９】
前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項38に記載の終端回路。
【請求項４０】
前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項35に記載の終端回路。
【請求項４１】
内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、オンダイ終端を有する半導体デバイス。
【請求項４２】
内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、オンダイ終端を有する半導体デバイス。
【請求項４３】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記端子と前記電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、終端回路。
【請求項４４】
前記キャリブレーション回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項43に記載の終端回路。
【請求項４５】
前記制御回路が、オンダイ終端が有効である場合に前記アナログキャリブレーション電圧を対応するNMOSゲート電圧およびPMOSゲート電圧に伝えさせるマルチプレクサをさらに含む、請求項43に記載の終端回路。
【請求項４６】
前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタと少なくとも1つのPMOSトランジスタのうちの1つの動作に相当する、印加電圧に応じた動作をそれぞれが示す内部回路素子を含み、前記キャリブレーションプロセスが、前記基準抵抗と実質的に一致する抵抗をまとめて示す前記内部回路素子をもたらす印加電圧のレベルとして前記アナログキャリブレーション電圧を決定することを含む、請求項43に記載の終端回路。
【請求項４７】
前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタの抵抗動作を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、アナログキャリブレーション電圧である特定の電圧を決定するために前記基準抵抗に基づいて前記参照テーブルを調べることを含む、請求項43に記載の終端回路。
【請求項４８】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされ、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項43に記載の終端回路。
【請求項４９】
内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路と
を含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。
【請求項５０】
内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。