【手続補正書】
【提出日】平成21年3月13日(2009.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルが配置される行の各々に対応して設けられるビット線と、
前記ビット線からなるビット線対の各々に対応して設けられるセンスアンプ回路と、
制御回路とを備え、
前記メモリセルの各々は、
ストレージトランジスタと、前記ストレージトランジスタと直列に接続されるアクセストランジスタとを含み、さらに、
対応の前記ビット線とソース線との間に接続され、前記ストレージノードに蓄積される電荷量に応じて、当該ビット線に流れる電流値を変化させるように構成され、
前記センスアンプ回路は、前記メモリセルから対応の前記ビット線に流れる電流値に基づいて当該メモリセルのデータを読出した後、読出しデータに応じた電圧値を当該ビット線対に供給し、
前記制御回路は、読出し対象の前記メモリセルの前記ストレージトランジスタが活性化された状態で、当該メモリセルに対応の前記センスアンプ回路により読出し動作が行なわれるように制御し、続いて、当該メモリセルに対する当該読出しデータの再書込みが行なわれるように制御する、半導体記憶装置。
【請求項２】
前記制御回路は、前記メモリセルに対する当該読出しデータの再書込みを行なう場合に、当該メモリセルのストレージトランジスタを一旦非活性化した後に再度活性化させる、請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、前記ビット線対の各々に介挿され、前記センスアンプ回路と対応の前記メモリセルとを電気的に接続／分離可能な転送ゲートをさらに備え、
前記制御回路は、前記センスアンプ回路における読出し動作に応じて、対応の前記転送ゲートを非導通状態にして対応の前記メモリセルと当該センスアンプ回路とを電気的に分離するように制御する、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、前記複数のビット線の各々と参照電位との間に接続されるダミーセルをさらに備え、
前記センスアンプ回路は、前記読出し対象のメモリセルを流れる電流と、当該メモリセルに対応するビット線との間で前記ビット線対を構成する他方のビット線に接続される前記ダミーセルを流れる電流との比較に基づいてデータを読出す、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
前記複数のメモリセルが配置される列の各々に対応して設けられるワード線対と、
前記ビット線対の各々に介挿され、対応の前記センスアンプ回路とデータ入出力線とを電気的に接続／分離可能に構成された入出力ゲートと、
前記入出力ゲートの各々と対応して設けられるコラム選択線とをさらに備え、
前記ワード線対を構成するワード線は、対応の前記メモリセルのうち、それぞれ偶数行目のメモリセルおよび奇数行目のメモリセルのアクセストランジスタに共有され、
前記制御回路は、１つの前記ワード線および１つの前記コラム選択線を任意に選択して、対応の前記メモリセルからデータを読出すランダムアクセスを可能に構成される、請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記制御回路は、それぞれ互いに異なるビット線対に対応する少なくとも２個以上の前記メモリセルに対して、逐次的に読出し動作を行なうページアクセスを可能に構成され、
前記ページアクセスにおいては、読出し動作が行なわれた前記少なくとも２個以上のメモリセルに対して、各読出しデータの再書込みが一括して実行される、請求項５に記載の半導体記憶装置。
【請求項７】
前記制御回路は、制御信号に応じて、前記ランダムアクセスおよび前記ページアクセスを選択的に実行可能に構成される、請求項６に記載の半導体記憶装置。
【請求項８】
前記メモリセルは、
前記ストレージトランジスタを構成する第１のチャネル形成領域と、
前記第１のチャネル形成領域を挟んで対向する第１および第２の不純物拡散領域と、
前記第１のチャネル形成領域に近接して配置された前記ストレージトランジスタのゲート電極と、
前記アクセストランジスタを構成する第２のチャネル形成領域と、
前記第２のチャネル形成領域を挟んで前記第２の不純物拡散領域と対向する第３の不純物拡散領域と、
前記第２のチャネル形成領域に近接して配置された前記アクセストランジスタのゲート電極とからなり、
前記ストレージノードは、前記ストレージトランジスタのゲート電極を配置される側と反対側において前記第１のチャネル形成領域と接するように形成される、請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記センスアンプ回路は、第１〜第４のトランジスタを含んで構成され、
前記第１および第２のトランジスタは、直列接続され、かつ、その接続ノードは、対応の前記ビット線対のうち一方のビット線に接続され、
前記第３および第４のトランジスタは、直列接続され、かつ、その接続ノードは、当該ビット線対のうち他方のビット線に接続され、
当該他方のビット線は、さらに、前記第１および第２のトランジスタのゲート電極に接続され、
当該一方のビット線は、さらに、前記第３および第４のトランジスタのゲート電極に接続され、
前記第２および第４のトランジスタの各々は、そのゲート電極とそのボディ領域とが電気的に接続されて構成される、請求項１〜８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルが配置される行の各々に対応して設けられるビット線と、
前記複数のメモリセルの各々に所定電位を供給するためのソース線と、
制御回路とを備え、
前記メモリセルの各々は、ストレージトランジスタを含み、
前記ストレージトランジスタは、
チャネル形成領域と、
前記チャネル形成領域を挟んで対向する第１および第２の不純物拡散領域と、
前記チャネル形成領域に近接して配置されたゲート電極とを含み、
前記ストレージノードは、前記ゲート電極を配置される側と反対側において前記チャネル形成領域と接するように形成され、
前記ソース線は、前記第１の不純物拡散領域と電気的に接続され、
前記制御回路は、前記ストレージノードと前記第１の不純物拡散領域との電位差を低減するデータ保持モードを実行可能に構成される、半導体記憶装置。
【請求項１１】
前記制御回路は、前記ソース線を介して前記メモリセルに供給される電位を低減するように制御することで、前記第１の不純物拡散領域と前記チャネル形成領域との電位差を低減する、請求項１０に記載の半導体記憶装置。
【請求項１２】
前記チャネル形成領域ならびに前記第１および第２の不純物拡散領域は、絶縁層を挟んで半導体基板上の形成され、
前記制御回路は、前記半導体基板に所定電位を供給するように制御することで、前記第１の不純物拡散領域と前記チャネル形成領域との電位差を低減する、請求項１０に記載の半導体記憶装置。
【請求項１３】
前記制御回路は、制御信号に応じて、前記データ保持モードを選択的に実行可能に構成される、請求項１０〜１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
行列状に配置された複数のメモリセルを備え、前記複数のメモリセルの各々は、直列に接続されたアクセストランジスタとストレージトランジスタとを含み、前記アクセストランジスタおよび前記ストレージトランジスタの各々は、半導体基板上に絶縁層を挟んで形成されたシリコン層に形成された第１および第２の不純物領域と、前記第１および第２の不純物領域の間に配置されたボディ領域と、前記ボディ領域上に形成されたゲート電極領域とを有し、
前記複数のメモリセルの列に対応して設けられ、対応のメモリセルの前記アクセストランジスタの第１の不純物領域に接続される複数のビット線と、
前記複数のメモリセルの行に対応して設けられ、対応のメモリセルの前記ストレージトランジスタの第２の不純物領域に接続される複数のソース線と、
前記複数のメモリセルの行に対応して設けられ、対応のメモリセルの前記アクセストランジスタのゲート電極領域に接続される複数のワード線と、
前記複数のメモリセルの行に対応して設けられ、対応のメモリセルの前記ストレージトランジスタのゲート電極領域に接続される複数のチャージ線と、
前記ビット線の対を成す複数のビット線対に対応して設けられ、選択されたメモリセルからの読出しデータを検知増幅する複数のセンスアンプと、
前記複数のビット線対と選択的に接続されるデータ線対と、
前記複数のビット線対と前記データ線対の間に設けられ、前記複数のビット線対の中から前記データ線対と接続するビット線対を選択するコラム選択信号の活性化により導通する複数の入出力ゲートとを備え、
データ読出動作時は、選択されたメモリセルに対応するワード線の活性期間中に、前記選択されたメモリセルに対応する列選択信号の活性期間と前記列選択信号の活性期間後のチャージ線の非活性期間とを含む、半導体記憶装置。
【請求項１５】
前記複数のセンスアンプを活性化するセンスアンア活性化信号は、前記ワード線の活性化後かつ前記コラム選択信号の活性化前に活性化され、前記チャージ線の非活性期間後に非活性化される、請求項１４に記載の半導体装置。
【請求項１６】
前記複数のメモリセルは、選択されたメモリセルからの読出しデータの検出時に比較対象となるダミーセルを含み、
前記データ読出動作時に、前記ビット線対の一方は選択されたメモリセルの記憶データに応じた電流が、他方には前記ダミーセルの記憶データに応じた電流が流れ、対応のセンスアンプにより電流差が検出される、請求項１４または１５に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
また、特許文献１には、電気的に浮遊状態のフローティングボディ領域に電荷を蓄積または放出することでデータを記憶するメモリセル（ＦＢＣ：Floating Body Cell）を備える半導体記憶装置が開示されている。
【非特許文献１】行天隆幸他、「ＳＯＩを用いたキャパシタレス・ツイントランジスタＲＡＭ（ＴＴＲＡＭ）」、電子情報通信学会、電子情報通信学会技術研究報告、Ｖｏｌ．１０５、Ｎｏ３４９、ｐｐ．１０７−１１２、２００５年１０月２０日
【特許文献１】特開２００５−３０２０７７号公報
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、センスアンプ９には、列方向にセンスアンプ駆動線対／ＳＯＰ，ＳＯＮが配置される。各センスアンプ回路ＳＡにおいて、センスアンプ駆動線ＳＯＰは、基準電位側に配置されるトランジスタ３３のゲート電極に接続される一方、センスアンプ駆動線ＳＯＮは、制御線駆動電位ＶＢＬ側に配置されるトランジスタ３２のゲート電極に接続される。そのため、制御回路７（図１）からの制御指令に応じて、アドレスデコーダ２（図１）に
よりセンスアンプ駆動線対／ＳＯＰ，ＳＯＮが駆動されると、すべてのセンスアンプ回路ＳＡが活性化される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
図５（ａ）は、ワード線ＷＬおよびダミーワード線／ＤＷＬの時間的変化を示す。図５（ｂ）は、チャージ線ＣＬの時間的変化を示す。図５（ｃ）は、ビット分離線ＢＬＩの時間的変化を示す。図５（ｄ）は、ビット線プリチャージ線ＢＬＰの時間的変化を示す。図５（ｅ）は、センスアンプ駆動線ＳＯＮの時間的変化を示す。図５（ｆ）は、センスアンプ駆動線／ＳＯＰの時間的変化を示す。図５（ｇ）は、コラム選択線ＣＳＬの時間的変化を示す。図５（ｈ）は、メモリセルＭＣに「１」データが記憶されている場合のビット線ＢＬおよび／ＢＬの時間的変化を示す。図５（ｉ）は、メモリセルＭＣに「０」データが記憶されている場合のビット線ＢＬおよび／ＢＬの時間的変化を示す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【００６１】
続いて、図５（ｅ）および図５（ｆ）に示すように、制御回路７は、時刻ｔ３において、センスアンプ駆動線ＳＯＮおよび／ＳＯＰをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに駆動させる。すると、図２に示すセンスアンプ回路ＳＡのトランジスタ３２および３３が活性化されて、センスアンプ回路ＳＡは、制御線駆動電位ＶＢＬと基準電位との間に電気的に接続される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
最終的に、ベリファイライト動作が完了する時刻ｔ７において、制御回路７は、各制御線を読出し動作前の状態に復帰させる。すなわち、制御回路７は、図５（ａ）に示すようにワード線ＷＬおよびダミーワード線／ＤＷＬを「Ｌ」レベルに駆動させ、図５（ｄ）に示すようにビット線プリチャージ線ＢＬＰを「Ｈ」レベルに駆動させ、図５（ｅ）および図５（ｆ）に示すようにセンスアンプ駆動線ＳＯＮおよび／ＳＯＰをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに駆動させる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
図２および図９を参照して、制御回路７（図１）は、図９（ａ）に示すように、読出し対象のメモリセルＭＣが配置された列と対応するワード線ＷＬ０を「Ｈ」レベルに駆動させる。続いて、図５と同様に、制御回路７は、ビット線プリチャージ線ＢＬＰ、センスアンプ駆動線対ＳＯＮおよび／ＳＯＰを、それぞれ「Ｌ」レベル、「Ｈ」レベルおよび「Ｌ」レベルに駆動させる（図示しない）。