(57)【要約】【課題】ゲート電極中のドーパンの相互拡散バリア構造及びその製造方法を提供する。【解決手段】半導体デバイスにおいてゲートのＮＦＥＴ側からゲートのＰＦＥＴ側への拡散を低減する又は防止さえする構造、同様にその製造方法が開示される。拡散バリアは、ＮＦＥＴとＰＦＥＴとの間のＮ／Ｐ境界のところの共有ゲート中に形成される。拡散バリアは、１又は複数の種類のイオン、例えば、酸素、窒素、フッ素、シリコン、ゲルマニウム、又はキセノン・イオン（しかし、これらに限定されない）でドープされる。本明細書中で開示されるような拡散バリアを使用することによって、ＣＭＯＳ技術半導体デバイス・ノードにおけるＮＦＥＴ側からＰＦＥＴ側への共通ゲートを通してのイオンの拡散は、大いに低減されることができる又は完全に防止することさえもできる。これは、さらにＮＦＥＴ／ＰＦＥＴ対の相対的により高い性能をもたらすことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコン層；及び
共通ゲートを共有するＮ型トランジスタ及びＰ型トランジスタを具備し、ここにおいて、該ゲートは、該シリコン層上に配置され、そして該Ｎ型トランジスタと該Ｐ型トランジスタとの間に配置された拡散バリアを含む
ことを特徴とする、半導体デバイス。
【請求項２】
該拡散バリアは、該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方に配置された該ゲートの部分よりも高いイオン濃度を有する、請求項１の半導体デバイス。
【請求項３】
該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方に配置された該ゲートの部分は、非晶質化されていないポリシリコンであり、そして該拡散バリアは、非晶質化されたポリシリコンである、請求項１の半導体デバイス。
【請求項４】
該Ｎ型トランジスタの上方の該ゲートの部分は、Ｐ型ドープされたポリシリコンであり、そして該Ｐ型トランジスタの上方の該ゲートの部分は、Ｎ型ドープされたポリシリコンである、請求項１の半導体デバイス。
【請求項５】
該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方の該ゲートの部分は、結晶性材料であり、そして該拡散バリアは、非晶質化された材料である、請求項１の半導体デバイス。
【請求項６】
該ゲートは、ドープされた金属である、請求項１の半導体デバイス。
【請求項７】
該Ｎ型トランジスタと該Ｐ型トランジスタとの間の該シリコン層に埋め込まれた絶縁性材料の領域をさらに含み、ここにおいて、該拡散バリアは、該絶縁性材料の上方に配置される、請求項１の半導体デバイス。
【請求項８】
該拡散バリアは、該絶縁性材料の完全に上方に配置される、請求項７の半導体デバイス。
【請求項９】
該拡散領域は、該ゲートの長い方向にほぼ１２０ｎｍの長さである、請求項１の半導体デバイス。
【請求項１０】
該Ｎ型トランジスタは、第１のアクティブ領域を有し、そして該Ｐ型トランジスタは、第２のアクティブ領域を有し、そしてここにおいて、該拡散領域は、該第１のアクティブ領域又は該第２のアクティブ領域のどちらの内側にも延びない、請求項１の半導体デバイス。
【請求項１１】
Ｎ型のドープされたシリコン領域及びＰ型のドープされたシリコン領域を有するシリコン層；及び
該シリコン層上に配置されそして該Ｎ型のドープされたシリコン領域及び該Ｐ型のドープされたシリコン領域の両者の上方に配置された連続的なポリシリコン層を具備し、ここにおいて、該ポリシリコン層は、該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域との間に配置された非晶質化されたポリシリコン領域、該Ｎ型のドープされたシリコン領域の上方に配置された第１の非晶質化されていないポリシリコン領域、及び該Ｐ型のドープされたシリコン領域の上方に配置された第２の非晶質化されていないポリシリコン領域を有する
ことを特徴とする、半導体デバイス。
【請求項１２】
該非晶質化されたポリシリコン領域は、該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域のいずれの上方にも延びない、請求項１１の半導体デバイス。
【請求項１３】
該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域とは異なる材料からなり該シリコン層に埋め込まれ、且つ該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域との間に延びる絶縁領域をさらに含み、ここにおいて、該非晶質化されたポリシリコン領域は、該絶縁領域の上方全体に配置される、ことを特徴とする、請求項１１の半導体デバイス。
【請求項１４】
該シリコン層は、該Ｐ型のドープされたシリコン領域を含むＮウェルと該Ｎ型のドープされたシリコン領域を含むＰウェルとを含む、請求項１１の半導体デバイス。
【請求項１５】
Ｎウェル及び境界で該Ｎウェルに隣接するＰウェルを有するシリコン層を与えること；
該Ｎウェルと該Ｐウェルの上方を含む該シリコン層上にポリシリコン層を形成すること；
該境界のところの該ポリシリコン層の部分が非晶質化されるが該境界に対して対向する両側の該ポリシリコン層の部分は非晶質化されないまま残るように、該境界の該ポリシリコン層中にイオンを注入すること；及び
該非晶質化されたポリシリコン層及び該非晶質化されないポリシリコン層のそれぞれの一部を除去すること
を具備する半導体デバイスを製造する方法。
【請求項１７】
該除去するステップの後に該ポリシリコン層の酸化を実行することをさらに含む、ここにおいて、該注入するステップは、該酸化を実行するステップの前に実行される、請求項１５の方法。
【請求項１８】
該シリコン層上に酸化膜層を形成することをさらに含む、そしてここにおいて、該ポリシリコン層を形成するステップは該酸化膜層上に該ポリシリコン層を形成することを含む、請求項１７の方法。
【請求項１９】
該注入するステップは、１ｅ１３ｃｍ−２から５ｅ１５ｃｍ−２の範囲のドーズ量で該イオンを注入することを含む、請求項１５の方法。
【請求項２０】
該除去するステップの後に該半導体デバイスをアニールすることをさらに含む、請求項１５の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
相補型金属−酸化膜半導体（ＣＭＯＳ：complementary metal-oxide semiconductor）技術を使用する半導体デバイスにおいて、トランジスタのポリシリコン・ゲートは、プレ−ドープされて、ゲート中のドーパンの活性化を向上させ、そして極薄膜ゲート誘電体層の使用を可能にする。９０ｎｍ及び６５ｎｍＣＭＯＳ技術ノードでは、Ｎ型電界効果型トランジスタ（ＮＦＥＴ）とＰ型電界効果型トランジスタ（ＰＦＥＴ）とは、共通ゲートを共有するように一緒に対にされる。このような寸法では、ＮＦＥＴに充てられるポリシリコン・ゲートの部分は、一般的にＮ型のドーピング（例えば、リン又は砒素イオン）を受ける。一方で、ＰＦＥＴに充てられるポリシリコン・ゲートの部分は、極薄ゲート誘電体膜中へのボロンの侵入を避けるために一般的にいかなるプレ−ドーピングも受けない。ＮＦＥＴポリシリコン・ゲートをプレ−ドーピングするとき、注入ドーズ量は、一般的に極めて高い、例えば、１ｅ１５ｃｍ−２又はそれ以上である。この注入ドーズ量は、ソース／ドレインの注入ドーズ量よりも通常高い、しかしながら、これは許容されてきており、その理由は、これらの技術ではＮＦＥＴゲートの高いドーズ量のプレ−ドーピングがＦＥＴ特性を劣化させないと考えられてきているためである。
【０００２】
より一層微細化された寸法を使用する近年の高度なＣＭＯＳ技術では、ＮＦＥＴ／ＰＦＥＴ対は、以前よりも互いに近接して配置される。例えば、図１を参照して、ＰＦＥＴは、シリコンＮウェル１０１と、Ｐ型ドレイン１０３と、Ｐ型ソース１０４と、Ｐ型ポリシリコン・ゲート１０７とで形成され、そしてＮＦＥＴは、シリコンＰウェル１０２と、Ｎ型ドレイン１０５と、Ｎ型ソース１０６と、Ｎ型ポリシリコン・ゲート１０８とで形成される。ポリシリコン・ゲート１０７とポリシリコン・ゲート１０８は、同じ物理的ゲート構造を有するが、異なる型のドーピングを有する。図２に見られるように、ポリシリコン・ゲート１０８にプレ−ドープされたドーパントは、ポリシリコン・ゲート１０７へとＮＦＥＴ側からＰＦＥＴ側に拡散する傾向がある。この効果は、アニール・ステップや酸化ステップのような熱処理が使用される製造の間に最も強く見られる。この拡散はより大きな寸法のＣＭＯＳ技術においても常に生じているものの、寸法が小さくなるにつれさらに重要になってきており、そしてＦＥＴ特性の実質的に好ましくない効果を有することがある。ＮＦＥＴとＰＦＥＴとの間の距離が小さくなるにつれて、そのような拡散は、さらに問題を含むものにさえなってきている。それに加えて、複数のリソグラフィ・ステップ間の合わせずれは、寸法の縮小とともにますます重要になってきており、この拡散問題を一層悪くさせる可能性がある。
【０００３】
Ｎウェル１０１とＰウェル１０２との間の境界に位置するＮＦＥＴ／ＰＦＥＴ境界１０９（本明細書中ではＮ／Ｐ境界とも呼ばれる）からＰＦＥＴのアクティブ領域１０３，１０４の端までの距離が、特に１００ｎｍ以下に減少するにつれて、ＰＦＥＴのしきい値電圧は高くなり、そしてＰＦＥＴの駆動電流は減少する。これは、非常に好ましくなく、そして上に論じた拡散問題によりその大部分が引き起こされる。
【発明の開示】
【課題を解決するための手段】
【０００４】
上に論じた拡散問題を減少させる又は防止さえする方法が、必要とされている。したがって、本明細書の複数の態様は、これを実現するための方法を論じる。例えば、拡散バリアは、Ｎ／Ｐ境界のところのゲート中に形成されることができる。拡散バリアは、１又はそれより多くの種類のイオン、例えば、酸素、窒素、フッ素、シリコン、ゲルマニウム、又はキセノン・イオン（しかし、これらに限定されない）を用いてドープされることができる。
【０００５】
そのような拡散バリアを含む例示の複数の方法を開示することに加えて、そのような構造を製造するための方法が開示される。
【０００６】
本明細書中で開示されるような拡散バリアを使用することによって、ＣＭＯＳ技術半導体デバイス・ノードにおけるＮＦＥＴ側からＰＦＥＴ側への共通ゲートを通してのイオンの拡散を、大いに低減することができる又は完全に防止することさえもできる。これは、さらにＮＦＥＴ／ＰＦＥＴ対の相対的により高い性能をもたらすことができる。
【０００７】
本明細書のこれらの複数の態様及び他の態様は、下記の例示の複数の実施形態の詳細な説明を考察することにより明らかになるであろう。
【発明を実施するための最良の形態】
【０００８】
本発明のより完全な理解及びその利点は、添付した図面を考慮して下記の説明を参照することにより得られることができ、図面では、同じ参照番号は、同じ特徴を示す。
【０００９】
図３及び図４を参照して、拡散バリア３０１は、Ｎ／Ｐ境界１０９のところのゲート１０７／１０８中に形成されることができる。拡散バリア３０１は、イオンの非晶質化注入によって形成されることができ、そのイオンは例えば、酸素、窒素、フッ素、シリコン、ゲルマニウム、炭素、及び／又はキセノン・イオンであるが、これらに限定されない。拡散バリア３０１は、ゲート部分１０８からゲート部分１０７へのイオンの拡散を減少させることができる、又は完全に防止することさえできる。
【００１０】
この特定の実施形態では、拡散バリア３０１は、Ｎ／Ｐ境界１０９に対してほぼ中央になるように位置を決められ、そしてＮ／Ｐ境界１０９から反対方向に同じ距離０．５＊Ｗだけ延びる。そのように、拡散バリア３０１は、ゲート１０７／１０８の長い方向の軸に沿って幅Ｗを有する。しかしながら、拡散バリア３０１は、Ｎ／Ｐ境界１０９から部分的に又は完全にオフセットされることがある。そのようなオフセットは、意図的に設計することができる又はリソグラフィの合わせずれの結果としてもたらされることがある。例えば、拡散バリア３０１は、図１９−図２２のいずれかに示されるように配置されることができる。
【００１１】
しかしながら、さらに良い性能のために、拡散バリア３０１がＰＦＥＴとＮＦＥＴのアクティブ領域１０３／１０４と１０５／１０６から十分に間を空けられ（距離Ｄ２参照）、一方で同時に幅Ｗが所望の拡散低減効果を有するように十分に大きくなるように、拡散バリア３０１は位置を決められることが望まれる。例えば、１つの例示の実施形態では、Ｗはほぼ１２０ｎｍであり、Ｄ１はほぼ１００ｎｍであり、そしてＤ２はほぼ４０ｎｍである。拡散バリア３０１がいずれのアクティブ領域１０３／１０４と１０５／１０６とも重ならないことは、より良い性能のために同様に望ましい。
【００１２】
図１７と図１８を参照して、従来構造と比較して、ＰＦＥＴのしきい値電圧及びＰＦＥＴの駆動電流についての拡散バリアの例示の効果が示される。通常、距離Ｄ１が減少すると、しきい値電圧は高くなり、そして駆動電流は減少し、その両方とも非常に望ましくない。しかしながら、本明細書中に記述されるような拡散バリアを使用すると、距離Ｄ１の減少とともに、しきい値電圧はそれほど高くならず、そして駆動電流をそれほど減少させないことができる（拡散バリアの効果は図１７と図１８に矢印により示される）。
【００１３】
共有ゲート中に拡散バリアを有するＮＦＥＴ／ＰＦＥＴ対を持つ半導体デバイスを製造する例示の方法が、図５−図１６を参照してここに説明される。図５を参照して、半導体デバイスは、他の構造の中で、Ｎウェル１０１とＰウェル１０２とを有する従来方法で形成される。Ｎウェル１０１の中にＰＦＥＴのアクティブ領域５０１が形成され、すなわち確保され、そしてＰウェル１０２の中にＮＦＥＴのアクティブ領域５０２が形成され、すなわち確保される。それに加えて、シャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）層５０３が、従来方法でＮウェル１０１とＰウェル１０２の中に埋め込まれ、アクティブ領域５０１と５０２とを分離する。
【００１４】
次に、図６と図７を参照して、ポリシリコン層６０６が半導体デバイスの上方に従来方法で形成され、Ｎウェル１０１と、Ｐウェル１０２と、ＳＴＩ層５０３と、アクティブ領域５０１，５０２とを覆う。ポリシリコンの代わりに、層６０６は、別の１つの導電性材料若しくは結晶性材料又は金属のような複数の材料の組み合わせとすることができる。
【００１５】
次に、図８と図９を参照して、ＮＦＥＴ側（すなわち、Ｐウェル１０２）は、Ｎ型のプレ−ドーピング、例えば、リン又は砒素注入、を受け、その結果Ｎ型のドープされたポリシリコン層８０１になる。
【００１６】
次に、図１０と図１１を参照して、非晶質化注入が細長い領域１００１に実行され、その領域はＮ／Ｐ境界１０９を含みそしてＮ／Ｐ境界１０９に垂直にそれぞれ２つの反対方向に距離Ｗ／２、合計幅Ｗにわたって延びる。そのような注入を実行するために、下記に限定されないが、例えば、酸素、窒素、フッ素、シリコン、ゲルマニウム、炭素、及び／又はキセノン・イオン、のようなイオンが、領域１００１に注入される。そのイオンは、Ｎ＋イオン又はＮ−イオンであり得る。注入は、ドーズ量が、例えば、５ｅ１３ｃｍ−２から１ｅ１５ｃｍ−２の範囲、又は１ｅ１３ｃｍ−２から５ｅ１５ｃｍ−２の範囲であり得る。この領域１００１は、最終的に幅Ｗを有する拡散バリアになる。
【００１７】
次に、図１２を参照して、リソグラフィ及びエッチング・プロセスが使用され、ポリシリコン層６０６と、領域１００１と、ドープされたポリシリコン層８０１の一部又は大部分が除去され、これらの残された層により形成される長く延びるゲート電極構造を残し、そしてそれはＮ／Ｐ境界１０９に垂直な方向に長く延びる。
【００１８】
次に、図１３と図１４を参照して、再酸化が実行され、ソース／ドレイン／ゲート形成のために、ＮＦＥＴはＮ型の注入を受け、そしてＰＦＥＴはＰ型の注入を受ける。これは、結果として、Ｐ型のドープされたポリシリコン層１３０１と、Ｎ型のドープされたポリシリコン層１３０２と、Ｐ型ドープのソース／ドレイン領域１０３／１０４と、Ｎ型ドープのソース／ドレイン領域１０５／１０６とをもたらす。この実施形態では、再酸化は、層１００１が形成された後で実行され、その層は拡散バリアとして作用する。
【００１９】
次に、図１５と図１６を参照して、活性化アニール、例えば、急速熱アニール（ＲＴＡ：rapid thermal anneal）、スパイクＲＴＡ、フラッシュ・アニール、及び／又はレーザー・アニール、が実行される。これは、注入されたドーパントを活性化し、結果として、活性化されたＰＦＥＴゲート部分１０７と、層３０１（これは拡散バリアとして機能し続ける）と、ＮＦＥＴゲート部分１０８とを生じる。このアニールの間、拡散バリア３０１は、ゲート構造のＮＦＥＴ側からＰＦＥＴ側へのイオンの拡散を防止する又はそうでなければ低減する。
【００２０】
このように、ゲートのＮＦＥＴ側からＰＦＥＴ側への拡散を減少させるための又は防止さえする構造が開示され、同様にその製造方法が開示されてきた。
【図面の簡単な説明】
【００２１】
【図１】図１は、半導体デバイスの従来のＮＦＥＴ／ＰＦＥＴ対の平面図である。
【図２】図２は、図１のＮＦＥＴ／ＰＦＥＴ対における拡散問題を説明する平面図である。
【図３】図３は、例示の拡散バリアを含む半導体デバイスの例示のＮＦＥＴ／ＰＦＥＴ対の平面図である。
【図４】図４は、図３の一部の拡大図である。
【図５】図５は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図６】図６は、図７の平面図に対応する断面図である。
【図７】図７は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図８】図８は、図９の平面図に対応する断面図である。
【図９】図９は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図１０】図１０は、図１１の平面図に対応する断面図である。
【図１１】図１１は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図１２】図１２は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図１３】図１３は、図１４の平面図に対応する断面図である。
【図１４】図１４は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図１５】図１５は、図１６の平面図に対応する断面図である。
【図１６】図１６は、例示の製造ステップのある時点の図３のＮＦＥＴ／ＰＦＥＴ対を示す平面図である。
【図１７】図１７は、Ｎ／Ｐ境界とＰＦＥＴとの間の距離に依存するＰＦＥＴのしきい値電圧の概略の傾向を示し、そしてそれが拡散バリアを追加することによってどのようにして改善されるかを示す。
【図１８】図１８は、Ｎ／Ｐ境界とＰＦＥＴとの間の距離に依存するＰＦＥＴの駆動電流の概略の傾向を示し、そしてそれが拡散バリアを追加することによってどのようにして改善されるかを示す。
【図１９】図１９は、様々な例示の方法においてＮ／Ｐ境界に関係する拡散バリア・オフセットを含んでいるＮＦＥＴ／ＰＦＥＴ対の平面図である。
【図２０】図２０は、様々な例示の方法においてＮ／Ｐ境界に関係する拡散バリア・オフセットを含んでいるＮＦＥＴ／ＰＦＥＴ対の平面図である。
【図２１】図２１は、様々な例示の方法においてＮ／Ｐ境界に関係する拡散バリア・オフセットを含んでいるＮＦＥＴ／ＰＦＥＴ対の平面図である。
【図２２】図２２は、様々な例示の方法においてＮ／Ｐ境界に関係する拡散バリア・オフセットを含んでいるＮＦＥＴ／ＰＦＥＴ対の平面図である。
【符号の説明】
【００２２】
１０１…Ｎウェル，１０２…Ｐウェル，１０３…Ｐ型ドレイン，１０４…Ｐ型ソース，１０５…Ｎ型ドレイン，１０６…Ｎ型ソース，１０７…ＰＦＥＴポリシリコン・ゲート，１０８…ＮＦＥＴポリシリコン・ゲート，１０９…Ｎ／Ｐ境界，３０１…拡散バリア，５０１，５０２…アクティブ領域，８０１…Ｎドープのポリシリコン層，１００１…非晶質化注入領域（拡散バリア），１３０１…Ｐ型ドープ・ポリシリコン層，１３０２…Ｎ型ドープ・ポリシリコン層。
【図１】
2008166812.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008166812.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成20年3月5日(2008.3.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン層；及び
共通ゲートを共有するＮ型トランジスタ及びＰ型トランジスタを具備し、ここにおいて、該ゲートは、該シリコン層上に配置され、そして該Ｎ型トランジスタと該Ｐ型トランジスタとの間に配置された拡散バリアを含み、
該拡散バリアは、該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方に配置された該ゲートの部分よりも高いイオン濃度を有する
ことを特徴とする、半導体デバイス。
【請求項２】
該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方に配置された該ゲートの部分は、非晶質化されていないポリシリコンであり、そして該拡散バリアは、非晶質化されたポリシリコンである、請求項１の半導体デバイス。
【請求項３】
該Ｎ型トランジスタの上方の該ゲートの部分は、Ｐ型ドープされたポリシリコンであり、そして該Ｐ型トランジスタの上方の該ゲートの部分は、Ｎ型ドープされたポリシリコンである、請求項１の半導体デバイス。
【請求項４】
Ｎ型のドープされたシリコン領域及びＰ型のドープされたシリコン領域を有するシリコン層；及び
該シリコン層上に配置されそして該Ｎ型のドープされたシリコン領域及び該Ｐ型のドープされたシリコン領域の両者の上方に配置された連続的なポリシリコン層を具備し、ここにおいて、該ポリシリコン層は、該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域との間に配置された非晶質化されたポリシリコン領域、該Ｎ型のドープされたシリコン領域の上方に配置された第１の非晶質化されていないポリシリコン領域、及び該Ｐ型のドープされたシリコン領域の上方に配置された第２の非晶質化されていないポリシリコン領域を有する
ことを特徴とする、半導体デバイス。
【請求項５】
Ｎウェル及び境界で該Ｎウェルに隣接するＰウェルを有するシリコン層を与えること；
該Ｎウェルと該Ｐウェルの上方を含む該シリコン層上にポリシリコン層を形成すること；
該境界のところの該ポリシリコン層の部分が非晶質化されるが該境界に対して対向する両側の該ポリシリコン層の部分は非晶質化されないまま残るように、該境界の該ポリシリコン層中にイオンを注入すること；及び
該非晶質化されたポリシリコン層及び該非晶質化されないポリシリコン層のそれぞれの一部を除去すること
を具備する半導体デバイスを製造する方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
このように、ゲートのＮＦＥＴ側からＰＦＥＴ側への拡散を減少させるための又は防止さえする構造が開示され、同様にその製造方法が開示されてきた。
以下に、本願発明の種々の観点に基づく発明を付記する。
［１］シリコン層；及び共通ゲートを共有するＮ型トランジスタ及びＰ型トランジスタを具備し、ここにおいて、該ゲートは、該シリコン層上に配置され、そして該Ｎ型トランジスタと該Ｐ型トランジスタとの間に配置された拡散バリアを含むことを特徴とする、半導体デバイス。
［２］該Ｎ型トランジスタ及び該Ｐ型トランジスタのそれぞれの上方の該ゲートの部分は、結晶性材料であり、そして該拡散バリアは、非晶質化された材料である、［１］の半導体デバイス。
［３］該ゲートは、ドープされた金属である、［１］の半導体デバイス。
［４］該Ｎ型トランジスタと該Ｐ型トランジスタとの間の該シリコン層に埋め込まれた絶縁性材料の領域をさらに含み、ここにおいて、該拡散バリアは、該絶縁性材料の上方に配置される、［１］の半導体デバイス。
［５］該拡散バリアは、該絶縁性材料の完全に上方に配置される、［４］の半導体デバイス。
［６］該拡散領域は、該ゲートの長い方向にほぼ１２０ｎｍの長さである、［１］の半導体デバイス。
［７］該Ｎ型トランジスタは、第１のアクティブ領域を有し、そして該Ｐ型トランジスタは、第２のアクティブ領域を有し、そしてここにおいて、該拡散領域は、該第１のアクティブ領域又は該第２のアクティブ領域のどちらの内側にも延びない、［１］の半導体デバイス。
［８］Ｎ型のドープされたシリコン領域及びＰ型のドープされたシリコン領域を有するシリコン層；及び該シリコン層上に配置されそして該Ｎ型のドープされたシリコン領域及び該Ｐ型のドープされたシリコン領域の両者の上方に配置された連続的なポリシリコン層を具備し、ここにおいて、該ポリシリコン層は、該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域との間に配置された非晶質化されたポリシリコン領域、該Ｎ型のドープされたシリコン領域の上方に配置された第１の非晶質化されていないポリシリコン領域、及び該Ｐ型のドープされたシリコン領域の上方に配置された第２の非晶質化されていないポリシリコン領域を有することを特徴とする、半導体デバイス。
［９］該非晶質化されたポリシリコン領域は、該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域のいずれの上方にも延びない、［８］の半導体デバイス。
［１０］該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域とは異なる材料からなり該シリコン層に埋め込まれ、且つ該Ｎ型のドープされたシリコン領域と該Ｐ型のドープされたシリコン領域との間に延びる絶縁領域をさらに含み、ここにおいて、該非晶質化されたポリシリコン領域は、該絶縁領域の上方全体に配置される、ことを特徴とする、［８］の半導体デバイス。
［１１］該シリコン層は、該Ｐ型のドープされたシリコン領域を含むＮウェルと該Ｎ型のドープされたシリコン領域を含むＰウェルとを含む、［８］の半導体デバイス。
［１２］Ｎウェル及び境界で該Ｎウェルに隣接するＰウェルを有するシリコン層を与えること；該Ｎウェルと該Ｐウェルの上方を含む該シリコン層上にポリシリコン層を形成すること；該境界のところの該ポリシリコン層の部分が非晶質化されるが該境界に対して対向する両側の該ポリシリコン層の部分は非晶質化されないまま残るように、該境界の該ポリシリコン層中にイオンを注入すること；及び該非晶質化されたポリシリコン層及び該非晶質化されないポリシリコン層のそれぞれの一部を除去することを具備する半導体デバイスを製造する方法。
［１３］該除去するステップの後に該ポリシリコン層の酸化を実行することをさらに含む、ここにおいて、該注入するステップは、該酸化を実行するステップの前に実行される、［１２］の方法。
［１４］該シリコン層上に酸化膜層を形成することをさらに含む、そしてここにおいて、該ポリシリコン層を形成するステップは該酸化膜層上に該ポリシリコン層を形成することを含む、［１３］の方法。
［１５］該注入するステップは、１ｅ１３ｃｍ−２から５ｅ１５ｃｍ−２の範囲のドーズ量で該イオンを注入することを含む、［１２］の方法。
［１６］該除去するステップの後に該半導体デバイスをアニールすることをさらに含む、［１２］の方法。
【外国語明細書】
2008166812000001.pdf