(57)【要約】【課題】  コンタクトプラグと他の電気的導電要素との間の容量値を低減できるようにする。【解決手段】  ストッパー絶縁膜１１がビット線コンタクトＣＢの上部側壁ＣＢａに沿って当該上部側壁ＣＢａの周囲の所定範囲まで形成されている。【選択図】  図３
2008118025.tif 000002
【特許請求の範囲】
【請求項１】
導電層が表層に形成された半導体基板と、
前記半導体基板の上に形成された層間絶縁膜と、
上部が前記層間絶縁膜の上面から上方に突出し、前記導電層の上に対して前記層間絶縁膜を貫通するように形成された第１のプラグと、
前記層間絶縁膜とは異なる材料により形成され、前記層間絶縁膜から突出した前記上部の側壁から当該第１のプラグの外方に向けて所定距離離間した外周縁部まで形成されたストッパー膜と、
前記第１のプラグの上に形成された第２のプラグとを備えたことを特徴とする半導体装置。
【請求項２】
前記第１のプラグは、所定方向に複数並設され、
前記ストッパー膜は、前記複数の第１のプラグの前記側壁にそれぞれ形成され、前記隣接した複数の第１のプラグ間において分断されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のプラグに並設して前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の上に形成されるキャップ膜であって前記層間絶縁膜に対してエッチング処理時の高選択性を有する材料によって形成されたキャップ膜と備え、
前記第１のプラグは、その上端部が前記キャップ膜の上端部の上方まで突出するように構成され、
前記ストッパー膜は、その外周縁部が前記第１のプラグに隣接したゲート電極の上方に位置して当該ゲート電極の側端部を覆うように形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記ストッパー膜は、シリコン窒化膜により形成されていることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
【請求項５】
半導体基板上に形成される第１の層間絶縁膜内に、前記半導体基板の表層に形成される導電層上に貫通するように第１のプラグを形成する工程と、
前記第１のプラグの下面より上方位置で且つ前記第１のプラグの上面よりも下方位置まで前記第１の層間絶縁膜を選択的に除去する工程と、
前記第１の層間絶縁膜および前記第１のプラグ上に前記第１の層間絶縁膜とは異なる材料によりストッパー膜を形成する工程と、
前記層間絶縁膜から露出した前記第１のプラグの上部の側壁の側部に位置する前記ストッパー膜は残しつつ前記第１のプラグ上面上および前記第１の層間絶縁膜上の前記ストッパー膜を除去する工程と、
前記第１の層間絶縁膜および前記ストッパー膜並びに前記第１のプラグの上に第２の層間絶縁膜を形成する工程と、
前記ストッパー膜に対して高選択性を有する条件により前記ストッパー膜をストッパーとして前記第２の層間絶縁膜を除去し前記第１のプラグの上にホールを形成する工程と、
前記ホール内に第２のプラグを埋込む工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラグを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体装置は、製造時のマスクの合わせズレ等を予め考慮に入れた設計が行われていたが、近年の素子の微細化や回路設計ルールの縮小化に伴い、回路面積を抑制するため合わせズレマージンの少ないボーダーレスコンタクト構造が設計段階から取り入れられるようになってきている。このため、プラグを構成するときには合わせズレに伴い接合不良が発生する可能性があると同時に隣接するゲート電極や配線層との間で接触することに起因したデバイス不良を誘発する虞がある。そこでゲート電極や配線層の側壁全面にスペーサ絶縁膜をシリコン窒化膜により形成する技術が開発されている（例えば、特許文献１参照）。
【０００３】
他方、一般的には、このようなプラグの上には金属配線が形成されており、当該プラグに所定の電位を与えるように構成されている（例えば、特許文献２参照）。この特許文献２によれば、金属配線の脇に位置してエッチング停止層が層間絶縁膜の全体構造上に形成されている。
【０００４】
特許文献１に開示された技術によれば、ゲート電極や配線層の側壁全面にスペーサ絶縁膜を設けている。しかしながら、比誘電率の高い絶縁材料によりスペーサ絶縁膜を側壁全面に形成したときには、プラグと他の構造との間の容量値が増してしまうため好ましくない。また、特許文献２に開示された技術によれば、エッチング停止層がプラグの上部の側壁の側部に対し平面方向全体に渡って形成されているため、プラグと他の電気的構成要素との間の容量値が増してしまうため同様に好ましくない。
【特許文献１】特開２００２−１１０８２２号公報（図３等）
【特許文献２】特開２００５−３３１６３号公報（００１３段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、プラグと他の電気的導電要素との間の容量値を低減できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、導電層が表層に形成された半導体基板と、半導体基板の上に形成された層間絶縁膜と、上部が前記層間絶縁膜の上面から上方に突出し、導電層の上に対して層間絶縁膜を貫通するように形成された第１のプラグと、層間絶縁膜とは異なる材料により形成され、層間絶縁膜から突出した上部の側壁から当該第１のプラグの外方に向けて所定距離離間した外周縁部まで形成されたストッパー膜と、第１のプラグの上に形成された第２のプラグとを備えた半導体装置を提供する。
【０００７】
本発明の一態様は、半導体基板上に形成される第１の層間絶縁膜内に半導体基板の表層に形成される導電層上に貫通するように第１のプラグを形成する工程と、第１のプラグの下面より上方位置で且つ第１のプラグの上面よりも下方位置まで第１の層間絶縁膜を選択的に除去する工程と、第１の層間絶縁膜および第１のプラグ上に第１の層間絶縁膜とは異なる材料によりストッパー膜を形成する工程と、層間絶縁膜から露出した第１のプラグの上部の側壁の側部に位置するストッパー膜は残しつつ第１のプラグ上面上および第１の層間絶縁膜上のストッパー膜を除去する工程と、第１の層間絶縁膜およびストッパー膜並びに第１のプラグの上に第２の層間絶縁膜を形成する工程と、ストッパー膜に対して高選択性を有する条件によりストッパー膜をストッパーとして第２の層間絶縁膜を除去し第１のプラグの上にホールを形成する工程と、ホール内に第２のプラグを埋込む工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、プラグと他の電気的導電要素との間の容量値を低減できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の半導体装置およびその製造方法を、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に構成される多層配線構造とその製造方法に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
この図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
選択ゲートトランジスタＴｒｓ１のドレイン領域（図３の不純物導入層２ｂ参照）にはビット線コンタクトプラグＣＢが第１のプラグとして接続されている。以降、ビット線コンタクトプラグＣＢをビット線コンタクトＣＢと略して示す。
【００１３】
ビット線コンタクトＣＢは、図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部（図１のＡ１領域）のレイアウトパターンを示す平面図である。図３は、図２のＡ−Ａ線に沿う断面を模式的に示している。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。
【００１５】
ワード線ＷＬが、素子領域Ｓａと直交する図２中Ｘ方向に沿って形成されている。このワード線ＷＬは、制御ゲート電極ＣＧ（図３参照）としての機能を奏する。ワード線ＷＬは、図２中のＹ方向に複数本離間して形成されており、複数本のワード線ＷＬは層間絶縁膜９（図３参照）によってＹ方向に対して互いに電気的に分離されている。
【００１６】
また、ビット線コンタクトＣＢ側の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って形成されている。本実施形態の特徴には関係しないため詳述しないが、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１７】
ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧ（図３参照）が構成されている。この浮遊ゲート電極ＦＧは、Ｘ方向に並設されていると共にＹ方向に並設されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上を渡って形成されている。また、選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており選択ゲート線ＳＧＬ１によって連結されている。
【００１８】
本実施形態においては、ビット線コンタクトＣＢとその上層配線との接続方法に特徴を備えているため、ビット線コンタクトＣＢの上層側の構造の説明を中心に行う。
図３は、多層配線構造の断面を示している。尚、図３は、ＶｉａホールＨ２の形成領域がＹ方向に最大許容幅までずれた場合の断面図を模式的に示している。
【００１９】
この図３に示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのｐ型のシリコン基板２の上に形成された積層構造のゲート電極Ｇと、このゲート電極Ｇの両脇に位置してシリコン基板２の表層に形成されたソース／ドレイン領域２ａ、２ｂとを備えている。ゲート電極Ｇは、ゲート絶縁膜３と、リン等の不純物がドープされた多結晶シリコン層４と、ゲート間絶縁膜５と、リン等の不純物がドープされた多結晶シリコン層６ａ、６ｂと、タングステンシリサイド層６ｃとが、シリコン基板２の上に順に積層して構成されている。多結晶シリコン層４は、浮遊ゲート電極ＦＧとして機能する。また、導電層６は、多結晶シリコン層６ａ、６ｂおよびタングステンシリサイド層６ｃによって構成されているが、制御ゲート電極ＣＧ、ワード線ＷＬとして機能する。
【００２０】
また、選択ゲートトランジスタＴｒｓ１のゲート電極Ｇは、メモリセルトランジスタＴｒｍのゲート電極Ｇと並設されており、当該メモリセルトランジスタＴｒｍのゲート電極Ｇとほぼ同様の構成であるが、多結晶シリコン層６ａおよびゲート間絶縁膜５に貫通孔が構成されており、多結晶シリコン層６ｂおよび多結晶シリコン層４間が構造的および電気的に接続するように構成されている。
【００２１】
これらの選択ゲートトランジスタＴｒｓ１およびメモリセルトランジスタＴｒｍのゲート電極Ｇ上にはキャップ膜７が形成されている。このキャップ膜７は、例えばシリコン窒化膜、またはＴＥＯＳ(Tetra Ethoxy Ortho Silicate)系の材料（シリコン酸化膜）により形成されている。多結晶シリコン層４、ゲート間絶縁膜５、多結晶シリコン層６ａ、６ｂ、タングステンシリサイド層６ｃの側面は各ゲート電極Ｇ毎に面一に形成されている。
【００２２】
Ｙ方向に隣接する２つの選択ゲートトランジスタＴｒｓ１のゲート電極Ｇ間には、不純物導入層２ｂがシリコン基板２の表層に導電層として構成されている。この不純物導入層２ｂはｎ型の不純物がイオン注入された層である。
【００２３】
キャップ膜７の上および各ゲート電極Ｇの側面を覆うように層間絶縁膜９が形成されている。この層間絶縁膜９は、ＴＥＯＳ系の材料（シリコン酸化膜）により構成されており、その上面９ａがキャップ膜７の上端面よりも上方に位置するように構成されている。
【００２４】
不純物導入層２ｂの直上の層間絶縁膜９にはコンタクトホールＨ１が設けられており、当該コンタクトホールＨ１内にはビット線コンタクトＣＢが構成されている。尚、図２に示すように、ビット線コンタクトＣＢは平面的には円形状に形成されている。楕円形状に形成されていても良い。尚、選択ゲートトランジスタＴｒｓ１のゲート電極Ｇとビット線コンタクトＣＢとの間には、層間絶縁膜９が埋め込まれており、ビット線コンタクトＣＢは、所謂セルフアラインコンタクト構造をなしていない。
【００２５】
このビット線コンタクトＣＢは、例えば不純物がドープされた多結晶シリコンによって構成され、不純物導入層２ｂの上面から上方に向けて形成されており、その上部がゲート電極Ｇの上方、さらには層間絶縁膜９の上面９ａから上方に突出して形成されている。
【００２６】
すなわち、ビット線コンタクトＣＢは、その上部の側壁ＣＢａが層間絶縁膜９の上面に対して突出して形成されている。上部の側壁ＣＢａの側面は層間絶縁膜９の上面９ａに対して垂直面となるように形成されている。
【００２７】
このビット線コンタクトＣＢ上の一部上や、ストッパー絶縁膜１１の一部上、層間絶縁膜９の上には層間絶縁膜１０が形成されている。この層間絶縁膜１０は、層間絶縁膜９と同一材料（ＴＥＯＳ系のシリコン酸化膜）により形成されている。
【００２８】
ビット線コンタクトＣＢの上部の側壁ＣＢａの側部にはストッパー絶縁膜１１が形成されている。このストッパー絶縁膜１１は、層間絶縁膜９、１０とは異なる材料（エッチング処理時に層間絶縁膜１０との間で高選択性を得られる材料：例えばシリコン窒化膜）により形成されている。
【００２９】
このストッパー絶縁膜１１は、ビット線コンタクトＣＢの側周面ＣＢｃの上端部となる上側周端部ＣＢｂから当該ビット線コンタクトＣＢの上部の側壁ＣＢａの側面に沿って当該上部側壁ＣＢａを覆うように形成されており、層間絶縁膜９の上面９ａまでその上外面が上に凸となるように湾曲して形成されている。
【００３０】
また図２をも参照して詳述すれば、ストッパー絶縁膜１１は、上側周端部ＣＢｂからその外下方の所定範囲（所定距離）に位置するストッパー絶縁膜１１の外周縁部（外周端部）１１ａに至るまで上外面が上に凸となる湾曲形状に形成されている。
【００３１】
図３に示すように、ストッパー絶縁膜１１は、層間絶縁膜９の上面９ａの一部を覆うように形成されており、図２に示すように、外周縁部１１ａがＹ方向で選択ゲートトランジスタＴｒｓ１のゲート電極Ｇの側壁の上方に位置して形成されており、当該ゲート電極Ｇの側端部を覆うように形成されている。
【００３２】
後述するＶｉａプラグ１２を形成する際にビット線コンタクトＣＢの上にＶｉａホールＨ２を形成する必要があるが、ＶｉａホールＨ２を形成するときにアライメントずれをＹ方向に生じると、ゲート電極Ｇの側面にまで達する孔が形成されてしまう虞を生じる。
【００３３】
そこでストッパー絶縁膜１１は、その外周縁部１１ａが選択ゲート電極Ｔｒｓ１のゲート電極Ｇの側端部を覆うように形成されている。これにより、キャップ膜７が層間絶縁膜９、１０との間で高選択性を有する材料（例えばシリコン窒化膜）により形成されていれば、層間絶縁膜１０をエッチング処理したとしてもストッパー絶縁膜１１およびキャップ膜７の上面でエッチング処理をストップすることができ、上記不具合を防止できる。
【００３４】
また、図２に示すように、ストッパー絶縁膜１１は複数のビット線コンタクトＣＢの上部側壁ＣＢａの側部間においてＸ方向に分断形成されている。この分断領域には、層間絶縁膜１０が形成されている。層間絶縁膜１０を構成するシリコン酸化膜の比誘電率は、ストッパー絶縁膜１１を構成するシリコン窒化膜の比誘電率に比較して低いため、隣接するビット線コンタクトＣＢ間の容量値を低減することができる。
【００３５】
ビット線コンタクトＣＢとストッパー絶縁膜１１の上には、Ｖｉａプラグ１２が第２のプラグとして構成されている。このＶｉａプラグ１２は、例えばＴｉ／ＴｉＮ積層膜からなるバリアメタル膜１２ａおよび例えばタングステン（Ｗ）等による金属膜１２ｂにより構成されている。Ｖｉａプラグ１２は、その側面全体が層間絶縁膜１０によって覆われている。
【００３６】
Ｖｉａプラグ１２の上には配線層１３がＹ方向に沿って形成されている。配線層１３の上には層間絶縁膜１４が形成されているが、この層間絶縁膜１４内に形成されたＶｉａプラグ１５を介してビット線ＢＬが接続されている。この構造については本実施形態の特徴には直接関係しないためその詳細説明を省略する。
【００３７】
これまでの技術では、例えば特許文献１に示すように、ビット線コンタクトＣＢの側壁周面ＣＢｃ全面にシリコン窒化膜が形成されていると比誘電率を抑制することができず、ビット線コンタクトＣＢとゲート電極Ｇとの間の容量値が増してしまうため好ましくない。また、例えば特許文献２を適用した場合、エッチング停止層が上部の側壁ＣＢａの側部に対し平面方向全体に渡って形成されていると、ビット線コンタクトＣＢと他の電気的構成要素との間の容量値が同様に増してしまうため好ましくない。
【００３８】
本実施形態に係る構造によれば、ストッパー絶縁膜１１がビット線コンタクトＣＢの上部の側壁ＣＢａに沿って当該ビット線コンタクトＣＢの周囲所定距離に位置する外周縁部１１ａまでのみ形成されているため、他の電気的構成要素との間の容量値を抑制することができる。
【００３９】
＜製造方法について＞
以下、このようなフラッシュメモリ装置のゲート電極の上層の多層配線構造の製造方法について、図４ないし図１１をも参照しながら説明する。
【００４０】
尚、ゲート電極Ｇの形成方法は本実施形態の特徴に関係しないため省略する。図４に示すように、シリコン基板２上にゲート電極Ｇを形成するとともに、キャップ膜７をゲート電極Ｇ上に成膜し、当該ゲート電極Ｇおよびキャップ膜７をＸ方向に分断すると共に、その分断領域に向けてイオンインプランテーション技術によってシリコン基板２の表層にｎ型の不純物をイオン注入し、ソース／ドレイン領域２ａを形成すると共に不純物導入層２ｂを形成する。
【００４１】
次に、シリコン基板２、各キャップ膜７、各ゲート電極Ｇの上や側面を覆うようにＴＥＯＳ系のシリコン酸化膜やＢＰＳＧ(Boro-Phospho Silicate Glass)などのシリケードガラスを層間絶縁膜９として形成し、層間絶縁膜９に対し不純物導入層２ｂの上に貫通するコンタクトホールＨ１を形成し、当該コンタクトホールＨ１内にビット線コンタクトＣＢを埋込み、層間絶縁膜９およびビット線コンタクトＣＢの上部をＣＭＰ(Chemical Mechanical Polishing)法により平坦化処理する。
【００４２】
次に、図５に示すように、ビット線コンタクトＣＢの材料に対して高選択比の得られる条件を用いて層間絶縁膜９をドライエッチング処理することによりビット線コンタクトＣＢの上面ＣＢｄの高さよりも層間絶縁膜９の上面９ａを所定高さ（例えば１０００Å）だけ低くする。すると、ビット線コンタクトＣＢの上部の側壁ＣＢａの側壁面がシリコン基板２表面の垂直方向に露出する。
【００４３】
次に、図６に示すように、層間絶縁膜９およびビット線コンタクトＣＢを覆うようにストッパー絶縁膜１１を形成する。ストッパー絶縁膜１１は、層間絶縁膜９とは異なる材料、例えばシリコン窒化膜（例えば、Ｓｉ３Ｎ４）である。
【００４４】
次に、図７に示すように、層間絶縁膜９およびビット線コンタクトＣＢとストッパー絶縁膜１１との間で高選択性を有する条件によってストッパー絶縁膜１１をドライエッチング処理しエッチバックする。すると、ストッパー絶縁膜１１がビット線コンタクトＣＢの上側周端部ＣＢｂから側壁上部ＣＢａの側周面に沿って上部の側壁ＣＢａを覆うと共に上外面が上に凸となるように残留する。尚、平面的には、図２に示すように、ストッパー絶縁膜１１は、ビット線コンタクトＣＢの上部の側壁ＣＢａの外周囲に対して外方に向けて所定範囲（所定距離）離間した外周縁部１１ａまで残留する。
【００４５】
図２に示すように、ストッパー絶縁膜１１は、その外周縁部１１ａがＸ方向に並設されたビット線コンタクトＣＢの上部の側壁ＣＢａの側部に対し平面的には円形状に残留するが、ストッパー絶縁膜１１は複数のビット線コンタクトＣＢの上部の側壁ＣＢａの側部間において分断されるようになる。
【００４６】
次に、図８に示すように、層間絶縁膜９、ストッパー絶縁膜１１並びにビット線コンタクトＣＢ上に例えばＴＥＯＳ系のシリコン酸化膜（ＳｉＯ２）膜からなる層間絶縁膜１０を形成する。すなわち、前ステップにおいて分断されたストッパー絶縁膜１１間には層間絶縁膜１０が形成されるようになる。したがって、層間絶縁膜１０の比誘電率はストッパー絶縁膜１１の比誘電率に比較して低いため、隣接するビット線コンタクトＣＢ間の容量値を抑制できる。
【００４７】
次に、図９に示すように、層間絶縁膜１０の上にレジスト１５を塗布し当該レジスト１５をパターンニングする。次に、図１０に示すように、パターンニングされたレジスト１５をマスクとしてＲＩＥ（Reactive Ion Etching）法によりエッチング処理しＶｉａホールＨ２を形成する。このとき、エッチング処理時にはビット線コンタクトＣＢおよびストッパー絶縁膜１１の材料に対して高選択性を有する条件によって層間絶縁膜１０をエッチング処理するが、層間絶縁膜１０の膜厚をエッチング処理する通常処理時間に対して５０％程度処理時間を増加したオーバーエッチング処理を行う。これは、ビット線コンタクトＣＢの上面を確実に露出させるためである。
【００４８】
この場合、レジスト１５のパターン形成時にマスクの合わせずれを生じ、層間絶縁膜１０に対してＶｉａホールＨ２がビット線コンタクトＣＢの形成範囲Ｗ１からその周囲（範囲Ｗ２参照）の所定範囲内でずれたとしても、層間絶縁膜１０をエッチング処理したときにストッパー絶縁膜１１がエッチング処理のストッパーとして作用するため、ＶｉａホールＨ２が下方に形成されたゲート電極Ｇの上部または側部にまで突き抜ける虞をなくすことができる。
【００４９】
図１１は、ＶｉａホールＨ２の形成領域がＹ方向に最大許容範囲までずれた場合の断面図を模式的に示している。この図１１に示すように、マスク合わせずれが生じＶｉａホールＨ２を形成したときには、ストッパー絶縁膜１１の上外面の湾曲面に沿うようにＶｉａホールＨ２の下端面が形成される。次に、ＶｉａホールＨ２内にスパッタ法によって例えばＴｉ／ＴｉＮ積層膜からなるバリアメタル膜１２ａを形成する。
【００５０】
次に、図３に示すように、バリアメタル膜１２ａの上に金属膜１２ｂを成膜すると共にＣＭＰ法により平坦化処理する。すなわちダマシン法によってＶｉａプラグ１２を形成する。次に、Ｖｉａプラグ１２および層間絶縁膜１０の上に配線層１３を形成する。次に、配線層１３上に層間絶縁膜１４、Ｖｉａプラグ１５、ビット線ＢＬを形成するが、この工程については本実施形態に直接関係しないため詳細な記述を省略する。
【００５１】
仮に、ＶｉａホールＨ２を形成した時点で当該ＶｉａホールＨ２がその下方に位置するゲート電極Ｇの上部もしくは側部まで突き抜けてしまうと、バリアメタル膜１２ａおよび金属膜１２ｂをＶｉａホールＨ２内に形成したときにゲート電極Ｇの電気的構成要素とＶｉａプラグ１２とが短絡してしまう。本実施形態においては、ストッパー絶縁膜１１がビット線コンタクトＣＢの側壁上部ＣＢａの周囲に沿ってビット線コンタクトＣＢの外方に向けて所定距離離間した外周縁部１１ａまで形成されているため、たとえマスクの合わせずれを生じたとしても短絡する虞がなくなり、デバイス不良を防止できる。
【００５２】
このような実施形態に係る製造方法によれば、シリコン基板２の表層に不純物導入層２ｂを形成し、不純物導入層２ｂ上に層間絶縁膜９を形成し、当該不純物導入層２ｂ上に貫通するコンタクトホールＨ１を形成し、コンタクトホールＨ１内にビット線コンタクトＣＢを埋込み、キャップ膜７の上面よりも上方で且つビット線コンタクトＣＢの上面ＣＢｄよりも下方位置となる上面９ａまで層間絶縁膜９を除去し、層間絶縁膜９の上面９ａ上およびビット線コンタクトＣＢの上にストッパー絶縁膜１１を形成し、このストッパー絶縁膜１１をドライエッチングすることでストッパー絶縁膜１１をビット線コンタクトＣＢの上部の側壁ＣＢａの側部の所定範囲まで残留させ、層間絶縁膜９およびストッパー絶縁膜１１並びにビット線コンタクトＣＢの上に層間絶縁膜１０を形成し、ビット線コンタクトＣＢおよびストッパー絶縁膜１１に対して高選択性を有する条件により層間絶縁膜１０をＲＩＥ法によりエッチングしてＶｉａホールＨ２を形成し、このＶｉａホールＨ２内にＶｉａプラグ１２を形成する。このため、たとえＶｉａホールＨ２を形成するときにマスクの合わせずれが生じたとしてもストッパー絶縁膜１１によってエッチング処理がストップし、ＶｉａホールＨ２がビット線コンタクトＣＢの上部の側壁ＣＢａより下方まで突き抜ける虞がなくなる。これにより、Ｖｉａプラグ１２がゲート電極Ｇに対して構造的に接触しないように構成でき、デバイスの信頼性を向上できる。
【００５３】
また、選択ゲートトランジスタＴｒｓ１のゲート電極Ｇの上方に位置して当該ゲート電極Ｇの側端面を平面的に覆うようにストッパー絶縁膜１１を形成するため、層間絶縁膜９、１０とキャップ膜７との間で高選択性を有する条件下で層間絶縁膜９、１０のエッチング処理が可能であれば、ＶｉａホールＨ２を形成するときにマスク合わせずれが大きく生じ、仮に層間絶縁膜９にまでエッチング処理が及んだとしてもキャップ膜７の上部でエッチング処理がストップし、ＶｉａホールＨ２がゲート電極Ｇにまで達することを防止でき、デバイスの信頼性を保持できる。
【００５４】
また、ビット線コンタクトＣＢの側周面ＣＢｃ全体（側壁面全体）ではなく、上部側壁ＣＢａのみにストッパー絶縁膜１１を形成しているため、ビット線コンタクトＣＢとゲート電極Ｇとの間の容量値を抑えることができる。
【００５５】
また、ストッパー絶縁膜１１は、ビット線コンタクトＣＢの上部側壁ＣＢａから平面的に所定範囲内のみに形成されるため、平面的に隣接する他の電気的構成要素との間の容量値を抑制できる。特に、ストッパー絶縁膜１１は、隣接する２つのビット線コンタクトＣＢ間において分断されるため、隣接する２つのビット線コンタクトＣＢ間の容量値を抑制できる。
【００５６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
【００５７】
ビット線コンタクトＣＢの径とＶｉａプラグ１３の径とは同一寸法で形成されていても、何れか一方が大きい寸法で形成されていても良い。
ビット線コンタクトプラグＣＢ、Ｖｉａプラグ１２に適用したが、ソース線コンタクトプラグなどの他のプラグに適用しても良い。
【００５８】
ＣＭＰ法によって平坦化処理した後、層間絶縁膜９をドライエッチングによって上面９ａの高さ位置まで除去するようにしたが、これに代えて、ＣＭＰ法によって平坦化処理するのみでも同様に層間絶縁膜９の上部を落とし込むことができる。
【００５９】
ストッパー絶縁膜１１をシリコン窒化膜により形成した実施形態を示したが、これに代えて、不純物ドープ型、不純物アンドープ型の何れの多結晶シリコン、非晶質シリコン、単結晶シリコンなどの他のシリコン系材料によってストッパー膜として形成しても良い。層間絶縁膜１０とエッチング処理時の高選択性を得られる材料であれば絶縁膜であっても導電膜であっても何れの材料で構成しても良い。
積層構造のゲート電極Ｇに限られることなく、一般的なトランジスタのゲート電極に代えて適用しても良い。
フラッシュメモリ装置１に適用したが、その他の半導体装置に適用できることは言うまでもない。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態を示すメモリセル領域の一部の電気的構成図
【図２】メモリセル領域の一部構造を模式的に示す平面図（図１のＡ１領域を模式的に示す構造図）
【図３】図２のＡ−Ａ線に沿う模式的な縦断面図
【図４】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その１）
【図５】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その２）
【図６】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その３）
【図７】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その４）
【図８】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その５）
【図９】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その６）
【図１０】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その７）
【図１１】製造途中におけるコンタクトプラグとその周辺構造の縦断面図（その８）
【符号の説明】
【００６１】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、２ｂは不純物導入層（導電層）、７はキャップ膜、９は層間絶縁膜、１１はストッパー絶縁膜（ストッパー膜）、１１ａは外周縁部、１２はＶｉａプラグ（第２のプラグ）、ＣＢはコンタクトプラグ（第１のプラグ）、ＣＢａは上部側壁、Ｇはゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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