(57)【要約】【課題】ＣＭＯＳプロセスで形成しても貫通電流を低減し得るインバータ回路を提供する。【解決手段】インバータ回路１０では、電源ＶddとスイッチングトランジスタＴｐ１のソースとの間にマスク用スイッチングトランジスタＴｐ２が介在し、アースＥとスイッチングトランジスタＴｎ１のソースとの間にマスク用スイッチングトランジスタＴｎ２が介在し、これらが同時にオン状態である期間中、これらマスク用スイッチングトランジスタＴｎ２，Ｔｐ２のいずれかはオフ状態を維持する。このため、入力端子ＩＮに入力される矩形波による電圧が、スイッチングトランジスタＴｎ１の閾値電圧Ｖtn１を超え、かつスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１を下回ってＭＯＳトランジスタＴｐ１，Ｔｎ１が同時にオン状態になっても、この期間中マスク用スイッチングトランジスタＴｎ２，Ｔｐ２のいずれかがオフ状態を維持し電源Ｖdd−アースＥ間の貫通電流を阻止する。【選択図】図１
2008182559.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続されるＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを、高電位側と低電位側との間に介在させた半導体集積回路で構成されるインバータ回路であって、
ゲートが入力側、ソースが低電位側、ドレインが出力側、にそれぞれ接続され、前記ゲートに入力された入力信号による電圧が第１の閾値電圧を超えるとソース−ドレイン間がオン状態に移行し、前記電圧が前記第１の閾値電圧を下回るとソース−ドレイン間がオフ状態に移行するＮチャネル型ＭＯＳトランジスタと、
ゲートが前記Ｎチャネル型ＭＯＳトランジスタのゲートおよび前記入力側、ソースが高電位側、ドレインが前記Ｎチャネル型ＭＯＳトランジスタのドレインおよび前記出力側、にそれぞれ接続され、前記ゲートに入力された入力信号による電圧が前記第１の閾値電圧よりも高い第２の閾値電圧を下回るとソース−ドレイン間がオン状態に移行し、前記電圧が前記第２の閾値電圧を超えるとソース−ドレイン間がオフ状態に移行するＰチャネル型ＭＯＳトランジスタと、
前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間および前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間の少なくとも一方に介在し、これらの両ＭＯＳトランジスタが同時にオン状態である期間中、オフ状態を維持するスイッチング素子と、
を備えることを特徴とするインバータ回路。
【請求項２】
前記スイッチング素子は、前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタであることを特徴とする請求項１記載のインバータ回路。
【請求項３】
前記スイッチング素子は、前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタであることを特徴とする請求項１記載のインバータ回路。
【請求項４】
前記スイッチング素子は、
前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタと、
前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタと、
であることを特徴とする請求項１記載のインバータ回路。
【請求項５】
前記入力信号が矩形波である場合、前記所定時間は、前記矩形波の立ち上がり開始から前記Ｎチャネル型ＭＯＳトランジスタの前記第１の閾値電圧に到達するまでの期間に相当する時間以上であることを特徴とする請求項１〜４のいずれか一項に記載のインバータ回路。
【請求項６】
前記信号遅延部は、遅延線であり、前記Ｎチャネル型ＭＯＳトランジスタまたは前記Ｐチャネル型ＭＯＳトランジスタが形成される半導体基板の配線パターンにより形成されることを特徴とする請求項２〜５のいずれか一項に記載のインバータ回路。
【請求項７】
前記信号遅延部は、抵抗およびコンデンサにより構成されるＣＲ積分回路であり、前記Ｎチャネル型ＭＯＳトランジスタまたは前記Ｐチャネル型ＭＯＳトランジスタが形成される半導体基板に形成されることを特徴とする請求項２〜５のいずれか一項に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続されるＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを、高電位側と低電位側との間に介在させた半導体集積回路で構成されるインバータ回路に関するものである。
【背景技術】
【０００２】
半導体集積回路で構成されるインバータ回路の一例として、下記特許文献１に開示される「インバータ回路」がある。このインバータ回路では、バイポーラトランジスタとＣＭＯＳトランジスタとにより当該回路を構成することによって、貫通電流および消費電流の抑制を可能にしている。
【０００３】
なお、貫通電流とは、図６(A) および図６(B) に示すように、スイッチングトランジスタＴｐ，Ｔｎが同時にオン状態になった場合に（図６(A) に示す期間tt）、電源Ｖdd−アースＥ間が短絡状態になって流れる電流Ｉｔのことをいい（図６(B) に示す一点鎖線楕円内）、両トランジスタの閾値電圧Ｖtn，Ｖtpの相違により生じるものである。
【特許文献１】特開平６−２２４７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示される「インバータ回路」によると、貫通電流および消費電流の抑制を可能にし得るものの、バイポーラトランジスタとＣＭＯＳトランジスタとによりインバータ回路を構成する必要から、その製造プロセスには、バイポーラトランジスタの製造プロセスとＣＭＯＳトランジスタの製造プロセスとを混在させた、いわゆるＢｉ−ＣＭＯＳのプロセスを用いる必要がある。
【０００５】
このため、０．５μｍ未満の微細化プロセスによって、バイポーラトランジスタよりも耐電圧の低いＣＭＯＳトランジスタを中心にこのようなインバータ回路を構成しようとすると、もはやバイポーラトランジスタを用いることはできないことから、ＣＭＯＳプロセスだけでは、このようなインバータ回路を構成することはできないという半導体製造プロセスにおける技術的な課題がある。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ＣＭＯＳプロセスで形成しても貫通電流を低減し得るインバータ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、特許請求の範囲に記載の請求項１のインバータ回路では、直列に接続されるＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを、高電位側と低電位側との間に介在させた半導体集積回路で構成されるインバータ回路であって、ゲートが入力側、ソースが低電位側、ドレインが出力側、にそれぞれ接続され、前記ゲートに入力された入力信号による電圧が第１の閾値電圧を超えるとソース−ドレイン間がオン状態に移行し、前記電圧が前記第１の閾値電圧を下回るとソース−ドレイン間がオフ状態に移行するＮチャネル型ＭＯＳトランジスタと、ゲートが前記Ｎチャネル型ＭＯＳトランジスタのゲートおよび前記入力側、ソースが高電位側、ドレインが前記Ｎチャネル型ＭＯＳトランジスタのドレインおよび前記出力側、にそれぞれ接続され、前記ゲートに入力された入力信号による電圧が前記第１の閾値電圧よりも高い第２の閾値電圧を下回るとソース−ドレイン間がオン状態に移行し、前記電圧が前記第２の閾値電圧を超えるとソース−ドレイン間がオフ状態に移行するＰチャネル型ＭＯＳトランジスタと、前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間および前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間の少なくとも一方に介在し、これらの両ＭＯＳトランジスタが同時にオン状態である期間中、オフ状態を維持するスイッチング素子と、を備えることを技術的特徴とする。
【０００８】
特許請求の範囲に記載の請求項２のインバータ回路では、請求項１記載のインバータ回路において、前記スイッチング素子は、前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタであることを技術的特徴とする。
【０００９】
特許請求の範囲に記載の請求項３のインバータ回路では、請求項１記載のインバータ回路において、前記スイッチング素子は、前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタであることを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項４のインバータ回路では、請求項１記載のインバータ回路において、前記スイッチング素子は、前記低電位側のアースと前記Ｎチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタと、前記高電位側の電圧源と前記Ｐチャネル型ＭＯＳトランジスタのソースとの間に介在し、前記信号遅延部を介して、ゲートが前記入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタと、であることを技術的特徴とする。
【００１１】
特許請求の範囲に記載の請求項５のインバータ回路では、請求項１〜４のいずれか一項に記載のインバータ回路において、前記入力信号が矩形波である場合、前記所定時間は、前記矩形波の立ち上がり開始から前記Ｎチャネル型ＭＯＳトランジスタの前記第１の閾値電圧に到達するまでの期間に相当する時間以上であることを技術的特徴とする。
【００１２】
特許請求の範囲に記載の請求項６のインバータ回路では、請求項２〜５のいずれか一項に記載のインバータ回路において、前記信号遅延部は、遅延線であり、前記Ｎチャネル型ＭＯＳトランジスタまたは前記Ｐチャネル型ＭＯＳトランジスタが形成される半導体基板の配線パターンにより形成されることを技術的特徴とする。
【００１３】
特許請求の範囲に記載の請求項７のインバータ回路では、請求項２〜５のいずれか一項に記載のインバータ回路において、前記信号遅延部は、抵抗およびコンデンサにより構成されるＣＲ積分回路であり、前記Ｎチャネル型ＭＯＳトランジスタまたは前記Ｐチャネル型ＭＯＳトランジスタが形成される半導体基板に形成されることを技術的特徴とする。
【発明の効果】
【００１４】
請求項１の発明では、Ｎチャネル型ＭＯＳトランジスタは、同トランジスタのゲートが入力側、同トランジスタのソースが低電位側、同トランジスタのドレインが出力側、にそれぞれ接続され、当該ゲートに入力された入力信号による電圧が第１の閾値電圧を超えるとソース−ドレイン間がオン状態に移行し、電圧が第１の閾値電圧を下回るとソース−ドレイン間がオフ状態に移行する。また、Ｐチャネル型ＭＯＳトランジスタは、同トランジスタのゲートがＮチャネル型ＭＯＳトランジスタのゲートおよび入力側、同トランジスタのソースが高電位側、同トランジスタのドレインがＮチャネル型ＭＯＳトランジスタのドレインおよび出力側、にそれぞれ接続され、当該ゲートに入力された入力信号による電圧が第１の閾値電圧よりも高い第２の閾値電圧を下回るとソース−ドレイン間がオン状態に移行し、電圧が第２の閾値電圧を超えるとソース−ドレイン間がオフ状態に移行する。
【００１５】
これにより、例えば、入力側に入力される矩形波の立ち上がりにおいて、Ｎチャネル型ＭＯＳトランジスタのゲートの電圧が第１の閾値電圧を超えると、当該トランジスタのソース−ドレイン間がオン状態に移行し、さらにＰチャネル型ＭＯＳトランジスタのゲートの電圧が第２の閾値電圧を超えると、当該トランジスタのソース−ドレイン間がオフ状態に移行する。このため、出力側が高電位側から切り離されるとともに低電位側に接続されるので、出力側には低電位の波形が出力される。これとは逆に、例えば、入力側に入力される矩形波の立ち下がりにおいて、Ｐチャネル型ＭＯＳトランジスタのゲートの電圧が第２の閾値電圧を下回ると、当該トランジスタのソース−ドレイン間がオン状態に移行し、さらにＮチャネル型ＭＯＳトランジスタのゲートの電圧が第１の閾値電圧を下回ると、当該トランジスタのソース−ドレイン間がオフ状態に移行する。このため、出力側が低電位側から切り離されるとともに高電位側に接続されるので、出力側には高電位の波形が出力される。したがって、入力側に入力された矩形波を反転して出力側に出力することが可能となる。
【００１６】
ここで、本発明では、高電位側の電圧源とＰチャネル型ＭＯＳトランジスタのソースとの間および低電位側のアースとＮチャネル型ＭＯＳトランジスタのソースとの間の少なくとも一方に介在し、これらの両ＭＯＳトランジスタが同時にオン状態である期間中、オフ状態を維持するスイッチング素子を備える。このため、入力側に入力される矩形波による電圧が、Ｎチャネル型ＭＯＳトランジスタの第１の閾値電圧を超え、かつＰチャネル型ＭＯＳトランジスタの第２の閾値電圧を下回る場合、両ＭＯＳトランジスタが同時にオン状態になっても、この期間中、当該スイッチング素子がオフ状態を維持することから、高電位側の電圧源と低電位側のアースとの間が短絡状態にならず、貫通電流が流れない。また、このようなスイッチング素子はＭＯＳトランジスタで構成可能である。したがって、ＣＭＯＳプロセスで形成しても貫通電流を低減しさらには防止することができる。
【００１７】
請求項２の発明では、スイッチング素子は、低電位側のアースとＮチャネル型ＭＯＳトランジスタのソースとの間に介在し、入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタである。これにより、入力側に入力される入力信号の立ち上がりにおいて、Ｎチャネル型ＭＯＳトランジスタの第１の閾値電圧を超え、かつＰチャネル型ＭＯＳトランジスタの第２の閾値電圧を下回る期間中、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用Ｎチャネル型ＭＯＳトランジスタがオフ状態を維持し、低電位側のアースとＮチャネル型ＭＯＳトランジスタのソースとの間をオフ状態にする。したがって、入力信号の立ち上がりにおいては、高電位側の電圧源と低電位側のアースとの間が短絡状態にならず、貫通電流が流れないことから、ＣＭＯＳプロセスで形成しても貫通電流を低減することができる。
【００１８】
請求項３の発明では、スイッチング素子は、高電位側の電圧源とＰチャネル型ＭＯＳトランジスタのソースとの間に介在し、入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタである。これにより、入力側に入力される入力信号の立ち下がりにおいて、Ｐチャネル型ＭＯＳトランジスタの第２の閾値電圧を下回り、かつＮチャネル型ＭＯＳトランジスタの第１の閾値電圧を超える期間中、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用Ｐチャネル型ＭＯＳトランジスタがオフ状態を維持し、高電位側の電圧源とＰチャネル型ＭＯＳトランジスタのソースとの間をオフ状態にする。したがって、入力信号の立ち下がりにおいては、高電位側の電圧源と低電位側のアースとの間が短絡状態にならず、貫通電流が流れないことから、ＣＭＯＳプロセスで形成しても貫通電流を低減することができる。
【００１９】
請求項４の発明では、スイッチング素子は、低電位側のアースとＮチャネル型ＭＯＳトランジスタのソースとの間に介在し、入力側に入力された入力信号を所定時間遅延させて出力する信号遅延部を介して、ゲートが入力側に接続されるマスク用Ｎチャネル型ＭＯＳトランジスタと、高電位側の電圧源とＰチャネル型ＭＯＳトランジスタのソースとの間に介在し、信号遅延部を介して、ゲートが入力側に接続されるマスク用Ｐチャネル型ＭＯＳトランジスタと、である。これにより、入力側に入力される入力信号の立ち上がりにおいて、Ｎチャネル型ＭＯＳトランジスタの第１の閾値電圧を超え、かつＰチャネル型ＭＯＳトランジスタの第２の閾値電圧を下回る期間中、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用Ｎチャネル型ＭＯＳトランジスタがオフ状態を維持し、低電位側のアースとＮチャネル型ＭＯＳトランジスタのソースとの間をオフ状態にする。また、入力側に入力される入力信号の立ち下がりにおいて、Ｐチャネル型ＭＯＳトランジスタの第２の閾値電圧を下回り、かつＮチャネル型ＭＯＳトランジスタの第１の閾値電圧を超える期間中、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用Ｐチャネル型ＭＯＳトランジスタがオフ状態を維持し、高電位側の電圧源とＰチャネル型ＭＯＳトランジスタのソースとの間をオフ状態にする。したがって、入力信号の立ち上がり、立ち下がりのいずれにおいても、高電位側の電圧源と低電位側のアースとの間が短絡状態にならず、貫通電流が流れないことから、ＣＭＯＳプロセスで形成しても貫通電流を遮断することができる。
【００２０】
なお、請求項５の発明にあるように、入力信号が矩形波である場合、所定時間は、矩形波の立ち上がり開始からＮチャネル型ＭＯＳトランジスタの第１の閾値電圧に到達するまでの期間に相当する時間以上である。
【００２１】
請求項６の発明では、信号遅延部は、遅延線であり、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタが形成される半導体基板の配線パターンにより形成される。遅延線による遅延時間は変動し難いため、固定した遅延時間の作り込みを容易にすることができる。
【００２２】
請求項７の発明では、信号遅延部は、抵抗およびコンデンサにより構成されるＣＲ積分回路であり、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタが形成される半導体基板に形成される。ＣＲ積分回路による遅延時間は、抵抗またはコンデンサの定数変更により容易に増減させることができるので、調整が必要な場合における遅延時間の設定を容易にすることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明のインバータ回路の実施形態について各図を参照して説明する。
図１に示すように、本実施形態に係るインバータ回路１０は、スイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２、遅延回路Ｄｌｙ、入力端子ＩＮ、出力端子ＯＵＴにより構成されている。
【００２４】
入力端子ＩＮは、反転させる波形の入力信号（反転前の原信号）を受ける信号端子で、スイッチングトランジスタＴｐ１のゲート端子、スイッチングトランジスタＴｎ１のゲート端子および遅延回路Ｄｌｙの入力側に接続されている。なお、この入力端子ＩＮは、回路表現上の便宜のために設けられているもので、具体的には、半導体基板に形成される配線パターンであったり、パッドあるいはランドに相当し得るものである。
【００２５】
スイッチングトランジスタＴｐ１は、ＣＭＯＳプロセスで製造されるＰチャネル型のＣＭＯＳトランジスタで、そのゲート端子は、前述した入力端子ＩＮ、スイッチングトランジスタＴｎ１のゲート端子および遅延回路Ｄｌｙにそれぞれ接続されている。また、このスイッチングトランジスタＴｐ１のドレイン端子には、後述する出力端子ＯＵＴおよびスイッチングトランジスタＴｎ１のドレイン端子に接続されており、さらにソース端子には、マスク用スイッチングトランジスタＴｐ２のドレイン端子が接続されている。
【００２６】
マスク用スイッチングトランジスタＴｐ２は、後述するように、入力端子ＩＮに入力される信号波形の立ち下がり途中において、スイッチングトランジスタＴｐ１およびスイッチングトランジスタＴｎ１が同時にオン状態になる期間中、オフ状態を維持することで、貫通電流を遮断（マスク）する機能を有するもので、これもスイッチングトランジスタＴｐ１と同様に、ＣＭＯＳプロセスで製造されるＰチャネル型のＣＭＯＳトランジスタである。このマスク用スイッチングトランジスタＴｐ２のゲート端子は、後述する遅延回路Ｄｌｙの出力側に接続されており、またソース端子は電源Ｖddに接続されている。そして、ドレイン端子は、前述したように、スイッチングトランジスタＴｐ１のソース端子に接続されている。
【００２７】
スイッチングトランジスタＴｎ１は、ＣＭＯＳプロセスで製造されるＮチャネル型のＣＭＯＳトランジスタで、そのゲート端子は、前述した入力端子ＩＮ、スイッチングトランジスタＴｐ１のゲート端子および遅延回路Ｄｌｙにそれぞれ接続されている。また、このスイッチングトランジスタＴｎ１のドレイン端子には、前述したスイッチングトランジスタＴｐ１のドレイン端子や出力端子ＯＵＴに接続されており、ソース端子はマスク用スイッチングトランジスタＴｎ２のドレイン端子に接続されている。
【００２８】
マスク用スイッチングトランジスタＴｎ２は、入力端子ＩＮに入力される信号波形の立ち上がり途中において、スイッチングトランジスタＴｐ１およびスイッチングトランジスタＴｎ１が同時にオン状態になる期間中、オフ状態を維持することで、貫通電流を遮断（マスク）する機能を有するもので、これもスイッチングトランジスタＴｎ１と同様に、ＣＭＯＳプロセスで製造されるＮチャネル型のＣＭＯＳトランジスタである。このマスク用スイッチングトランジスタＴｎ２のゲート端子も、前述したマスク用スイッチングトランジスタＴｐ２のゲート端子と同様に、遅延回路Ｄｌｙの出力側に接続されており、またソース端子はアースＥに接続されている。そして、ドレイン端子は、前述したように、スイッチングトランジスタＴｎ１のソース端子に接続されている。
【００２９】
遅延回路Ｄｌｙは、入力されたデジタル信号を所定時間遅らせて出力するもので、例えば、多段接続された複数のフリップフロップ、抵抗およびコンデンサによるＣＲ積分回路や、アルミ配線による遅延線により構成されている。本実施形態では、後述するように、遅延時間の最小値以上最大値以下の範囲で所定時間ｔｄが設定されている。なお、これらは、前述したスイッチングトランジスタＴｐ１等と同様に、ＣＭＯＳプロセスにより製造される。
【００３０】
出力端子ＯＵＴは、反転した波形の出力信号を出力する信号端子で、スイッチングトランジスタＴｐ１のドレイン端子およびスイッチングトランジスタＴｎ１のドレイン端子に接続されている。なお、この出力端子ＯＵＴも、入力端子ＩＮと同様に、回路表現上の便宜のために設けられているもので、具体的には、半導体基板に形成される配線パターンであったり、パッドあるいはランドに相当し得るものである。
【００３１】
このようにインバータ回路１０を構成することにより、入力端子ＩＮに矩形状の入力信号の波形（以下「入力波形」という）が入力されると、図２に示す時間関係に従って各スイッチングトランジスタがオンオフ制御されて、出力端子ＯＵＴに反転した出力信号の波形（以下「出力波形」という）が出力される。
【００３２】
即ち、図２に示すように、入力波形の立ち上がり開始タイミングｔ０においては、それぞれのスイッチングトランジスタのゲート端子には、閾値電圧Ｖtp１，Ｖtn１，Ｖtp２，Ｖtn２に達しない電圧が印加されている。このため、スイッチングトランジスタＴｐ１，Ｔｐ２はオン状態を維持し、スイッチングトランジスタＴｎ１，Ｔｎ２はオフ状態を維持するので、出力端子ＯＵＴは電源Ｖddの電位を出力する。
【００３３】
そして、入力端子ＩＮの電圧がスイッチングトランジスタＴｎ１の閾値電圧Ｖtn１に達するタイミングｔ１においては、当該スイッチングトランジスタＴｎ１がオフ状態からオン状態に移行するが、他方のマスク用スイッチングトランジスタＴｎ２のゲート電圧は遅延回路Ｄｌｙによる遅れから、閾値電圧Ｖtn２に到達していないため、オフ状態を維持している。つまり、マスク用スイッチングトランジスタＴｎ２がオフ状態を維持していることから、他のスイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１がオン状態に移行しても、電源Ｖdd−アースＥ間は短絡状態になることなく、引き続き出力端子ＯＵＴは電源Ｖddの電位を出力する。
【００３４】
さらに、入力端子ＩＮの電圧がスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１に達するタイミングｔ２においては、それまでオン状態を維持していたスイッチングトランジスタＴｐ１がオフ状態に移行する。このとき、マスク用スイッチングトランジスタＴｎ２もオフ状態を維持していることから、出力端子ＯＵＴは、電源ＶddおよびアースＥから電気的に切り離されることとなる。
【００３５】
続くタイミングｔ３は、前述したタイミングｔ１から、遅延回路Ｄｌｙによる所定時間ｔｄ経過後の時間である。即ち、入力波形によって、スイッチングトランジスタＴｎ１のゲート端子に印加された電圧が閾値電圧Ｖtn１に達したタイミングから、所定時間ｔｄを経過するタイミングにおいて、マスク用スイッチングトランジスタＴｎ２のゲート端子に印加される電圧がその閾値電圧Ｖtn２に達する。このため、このタイミングｔ３で、マスク用スイッチングトランジスタＴｎ２がオフ状態からオン状態に移行する結果、出力端子ＯＵＴはオン状態のスイッチングトランジスタＴｎ１，Ｔｎ２を介してアースＥに接続されることから、アースＥの電位を出力する。
【００３６】
そして、前述したタイミングｔ３から、遅延回路Ｄｌｙによる所定時間ｔｄ経過後のタイミングｔ４に達すると、マスク用スイッチングトランジスタＴｐ２のゲート端子に印加される電圧は、その閾値電圧Ｖtp２にも達するため、このタイミングｔ４で、マスク用スイッチングトランジスタＴｐ２がオン状態からオフ状態に移行する。これにより、スイッチングトランジスタＴｎ１，Ｔｎ２はオン状態、スイッチングトランジスタＴｐ１，Ｔｐ２はオフ状態となる。
【００３７】
このようにタイミングｔ０〜ｔ４においては、各スイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２は、オンまたはオフの状態に移行するが、図３に示すように、これらのスイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２の全てが同時にオン状態になることはなく、必ず１以上のスイッチングトランジスタＴｐ１等がオフ状態にある。このため、入力端子ＩＮに入力される入力信号による電圧が、スイッチングトランジスタＴｎ１の閾値電圧Ｖtn１を超え、かつスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１を下回る期間中（ｔ１〜ｔ２）、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用スイッチングトランジスタＴｎ２がオフ状態を維持し、低電位側のアースＥとスイッチングトランジスタＴｎ１のソースとの間をオフ状態にする。したがって、入力波形の立ち上がりにおいては、高電位側の電源Ｖddと低電位側のアースＥとの間が短絡状態にならず、貫通電流が流れないことから、貫通電流を遮断することができる。
【００３８】
これに対し、図２に示すように、入力波形の立ち下がり開始タイミングｔ５においては、前述したタイミングｔ４に引き続いて、それぞれのスイッチングトランジスタのゲート端子には、閾値電圧Ｖtp１，Ｖtn１，Ｖtp２，Ｖtn２を超えた電圧が印加されている。このため、スイッチングトランジスタＴｎ１，Ｔｎ２はオン状態を維持し、スイッチングトランジスタＴｐ１，Ｔｐ２はオフ状態を維持するので、出力端子ＯＵＴはアースＥの電位を出力する。
【００３９】
そして、入力端子ＩＮの電圧がスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１をクロスして下回るタイミングｔ６においては、当該スイッチングトランジスタＴｐ１がオフ状態からオン状態に移行するが、他方のマスク用スイッチングトランジスタＴｐ２のゲート電圧は遅延回路Ｄｌｙによる遅れから、閾値電圧Ｖtp２をクロスしていないため、オフ状態を維持している。つまり、マスク用スイッチングトランジスタＴｐ２がオフ状態を維持していることから、他のスイッチングトランジスタＴｐ１，Ｔｎ１，Ｔｎ２がオン状態に移行しても、電源Ｖdd−アースＥ間は短絡状態になることなく、引き続き出力端子ＯＵＴはアースＥの電位を出力する。
【００４０】
さらに、入力端子ＩＮの電圧がスイッチングトランジスタＴｎ１の閾値電圧Ｖtn１をクロスして下回るタイミングｔ７においては、それまでオン状態を維持していたスイッチングトランジスタＴｎ１がオフ状態に移行する。このとき、マスク用スイッチングトランジスタＴｐ２もオフ状態を維持していることから、出力端子ＯＵＴは、電源ＶddおよびアースＥから電気的に切り離されることとなる。
【００４１】
続くタイミングｔ８は、前述したタイミングｔ６から、遅延回路Ｄｌｙによる所定時間ｔｄ経過後の時間である。即ち、入力波形によって、スイッチングトランジスタＴｐ１のゲート端子に印加された電圧が閾値電圧Ｖtp１に達したタイミングから、所定時間ｔｄを経過するタイミングにおいて、マスク用スイッチングトランジスタＴｐ２のゲート端子に印加される電圧がその閾値電圧Ｖtp２に達する。このため、このタイミングｔ８で、マスク用スイッチングトランジスタＴｐ２がオフ状態からオン状態に移行する結果、出力端子ＯＵＴはオン状態のスイッチングトランジスタＴｐ１，Ｔｐ２を介して電源Ｖddに接続されることから、電源Ｖddの電位を出力する。
【００４２】
そして、前述したタイミングｔ７から、遅延回路Ｄｌｙによる所定時間ｔｄ経過後のタイミングｔ９に達すると、マスク用スイッチングトランジスタＴｎ２のゲート端子に印加される電圧は、その閾値電圧Ｖtn２をクロスするため、このタイミングｔ９で、マスク用スイッチングトランジスタＴｎ２がオン状態からオフ状態に移行する。これにより、スイッチングトランジスタＴｐ１，Ｔｐ２はオン状態、スイッチングトランジスタＴｎ１，Ｔｎ２はオフ状態となる。
【００４３】
このようにタイミングｔ５〜ｔ９においては、各スイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２は、オンまたはオフの状態に移行するが、これらのタイミングの場合も、図３に示すように、これらのスイッチングトランジスタＴｐ１，Ｔｐ２，Ｔｎ１，Ｔｎ２の全てが同時にオン状態になることはなく、必ず１以上のスイッチングトランジスタＴｐ１等がオフ状態にある。このため、入力端子ＩＮに入力される入力信号による電圧が、スイッチングトランジスタＴｐ１の閾値電圧Ｖtpを下回り、かつスイッチングトランジスタＴｎ１の閾値電圧Ｖtn１を超える期間中（ｔ６〜ｔ７）、両ＭＯＳトランジスタが同時にオン状態になっても、当該マスク用スイッチングトランジスタＴｐ２がオフ状態を維持し、高電位側の電源ＶddとスイッチングトランジスタＴｐ１のソースとの間をオフ状態にする。したがって、入力波形の立ち下がりにおいては、高電位側の電源Ｖddと低電位側のアースＥとの間が短絡状態にならず、貫通電流が流れないことから、貫通電流を遮断することができる。
【００４４】
以上から、入力波形の立ち上がり、立ち下がりのいずれにおいても、高電位側の電源Ｖddと低電位側のアースＥとの間が短絡状態にならず、貫通電流が流れないことから、ＣＭＯＳプロセスで形成しても貫通電流を遮断することができる。
【００４５】
ここで、前述した遅延回路Ｄｌｙによる所定時間ｔｄの最小値および最大値について図４を参照して説明する。まず、図４(A) に示すように、所定時間ｔｄの最小値については、次のように定めることができる。
【００４６】
即ち、図４(A) に示すように、入力波形の立ち上がり開始タイミングαからスイッチングトランジスタＴｎ１の閾値電圧Ｖtn1に至るタイミングβまで時間Ｔｎが、遅延回路Ｄｌｙによる所定時間ｔｄの最小値となる。なお、このαからβまでの時間Ｔｎよりも短い時間（＜Ｔｎ）である場合には、貫通電流を完全に遮断することはできないが、その電流量を低減させることが可能となる。
【００４７】
これに対し、所定時間ｔｄの最大値については、図４(B) に示すように、入力波形の立ち下がりによりスイッチングトランジスタＴｐ１の閾値電圧Ｖtp1に至るタイミングδのスイッチングトランジスタＴｐ１のオン（図４(B)に示す(1)）よりも速く、マスク用スイッチングトランジスタＴｐ２をオフ状態（図４(B)に示す(2)）にすれば、貫通電流を遮断することが可能となる。
【００４８】
しかしながら、図４(B) に示すように、入力波形の立ち上がりによりスイッチングトランジスタＴｐ１の閾値電圧Ｖtp1に至るタイミングγから、入力波形の立ち下がりによりスイッチングトランジスタＴｐ１の閾値電圧Ｖtp1に至るタイミングδまでの時間Ｔmax を大きく設定すればするほど、入力波形の反転に相当のＬレベルの時間が短くなる（図４(B)に示す(3)）。このため、インバータ回路１０として、入力波形を適正に反転することができなくなるため、貫通電流を遮断できても本来の機能を損なうこととなる。
【００４９】
したがって、所定時間ｔｄの最大値としては、当該インバータ回路１０の出力に接続される後段回路がその信号処理できる可能な範囲の波形を形成可能なタイミングγからタイミングδまでの時間Ｔmax が挙げられる。極力、所定時間ｔｄの最小値に近いものが望ましい。
【００５０】
以上説明したように、本実施形態に係るインバータ回路１０では、高電位側の電源ＶddとスイッチングトランジスタＴｐ１のソースとの間にマスク用スイッチングトランジスタＴｐ２が介在し、低電位側のアースＥとスイッチングトランジスタＴｎ１のソースとの間にマスク用スイッチングトランジスタＴｎ２が介在し、これらの両ＭＯＳトランジスタＴｐ１，Ｔｎ１が同時にオン状態である期間中、これらマスク用スイッチングトランジスタＴｎ２，Ｔｐ２のいずれかはオフ状態を維持する。このため、入力側に入力される矩形波による電圧が、スイッチングトランジスタＴｎ１の閾値電圧Ｖtn１を超え、かつスイッチングトランジスタＴｐ１の閾値電圧Ｖtp１を下回る場合、両ＭＯＳトランジスタＴｐ１，Ｔｎ１が同時にオン状態になっても、この期間中、当該マスク用スイッチングトランジスタＴｎ２またはマスク用スイッチングトランジスタＴｐ２のいずれかがオフ状態を維持することから、高電位側の電源Ｖddと低電位側のアースＥとの間が短絡状態にならず、貫通電流が流れない。また、このようなマスク用スイッチングトランジスタＴｎ２，Ｔｐ２は、ＭＯＳトランジスタで構成可能である。したがって、ＣＭＯＳプロセスで形成しても貫通電流を低減しさらには防止することができる。
【００５１】
なお、上述したインバータ回路１０の構成例では、マスク用スイッチングトランジスタＴｐ２およびマスク用スイッチングトランジスタＴｎ２の、それぞれゲートに共通の遅延回路Ｄｌｙを接続したが、例えば、図５に示すインバータ回路１０’のように、それぞれ別個の遅延回路Ｄｌｙ１，Ｄｌｙ２をマスク用スイッチングトランジスタＴｐ２，Ｔｎ２に接続するように構成しても良い。
【００５２】
これにより、例えば、スイッチングトランジスタＴｐ２をオンするタイミングを遅延回路Ｄｌｙ１により設定し、またスイッチングトランジスタＴｎ２をオンするタイミングを遅延回路Ｄｌｙ２により設定することが可能となるので、入力波形の立ち上がりや立ち下がりにおいてマスクする時間を、マスク用スイッチングトランジスタ個々に微調整することができ、様々な仕様やニーズに対応することが可能となる。
【００５３】
なお、上述したインバータ回路１０，１０’の構成例では、スイッチングトランジスタＴｐ２やスイッチングトランジスタＴｎ２をいずれも備える構成を採ったが、これらのうち、一方だけを備える構成を採っても良い。この場合、入力波形の立ち上がり／立ち下がりの、いずれか一方のみについて貫通電流を遮断でき、残る他方については貫通電流を遮断することはできないが、全体として貫通電流を低減することは可能となる。
【００５４】
また、本実施形態では、マスク用スイッチングトランジスタＴｐ２，Ｔｎ２として、ＭＯＳトランジスタを用いたが、ＣＭＯＳプロセスで製造可能なスイッチング素子であればこれ以外も半導体スイッチでも良い。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態に係るインバータ回路の構成例を示す回路図である。
【図２】本実施形態に係るインバータ回路の各信号波形の時間関係を示すタイミングチャートである。
【図３】図２に示すタイミングｔ０〜ｔ９における各スイッチングトランジスタのオンオフ状態を示す説明図である。
【図４】本実施形態に係るインバータ回路の遅延回路による遅延時間の根拠を示す説明図で、図４(A) は最大値、図４(B) は最小値を示すものである。
【図５】本発明の実施形態に係るインバータ回路の他の構成例を示す回路図である。
【図６】図６(A) はインバータ回路の基本的な構成を示す回路図で、図６(B) は図６(A) に示すインバータ回路による貫通電流を示す説明図である。
【符号の説明】
【００５６】
１０，１０’…インバータ回路
Ｄｌｙ…遅延回路（信号遅延部）
Ｄｌｙ１…遅延回路（信号遅延部）
Ｄｌｙ２…遅延回路（信号遅延部）
Ｅ…アース
ＩＮ…入力端子（入力側）
ＯＵＴ…出力端子（出力側）
Ｔｎ１…スイッチングトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）
Ｔｎ２…マスク用スイッチングトランジスタ（スイッチング素子、マスク用Ｎチャネル型ＭＯＳトランジスタ）
Ｔｐ１…スイッチングトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）
Ｔｐ２…マスク用スイッチングトランジスタ（スイッチング素子、マスク用Ｐチャネル型ＭＯＳトランジスタ）
Ｖdd…電源（電圧源）
Ｖtn…閾値電圧（第１の閾値電圧）
Ｖtp…閾値電圧（第２の閾値電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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