【手続補正書】
【提出日】平成21年3月2日(2009.3.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部とを具備するＣＭＯＳ加算器であって、
前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、
前記第１の桁上げ部信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となる、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項２】
請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第３の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第６の直列回路と、を具備し、
前記第１の直列回路の各トランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第２の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第４の直列回路の各トランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第５の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項３】
請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第７の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１０の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第１４の直列回路と、を具備し、
前記第７の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第８の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、
前記第１２の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第１３の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項４】
請求項１に記載のＣＭＯＳ加算器において、
前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、
前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、
前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、
前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、
前記第２又は第３の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号Ｓｉ又は前記信号Ｃｉ）を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１５の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１６の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１７の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１８の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２０の直列回路と、を具備し、
前記第１５の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第１６の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１８の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第１９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項５】
請求項１に記載のＣＭＯＳ加算器において、
前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、
前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、
前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、
前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、
前記第２の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２１の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第２２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２３の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２４の直列回路と、を具備し、
前記第２１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第２３の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項６】
請求項２の前記第３の直列回路、請求項３の前記第１０の直列回路、あるいは請求項４の前記第１７の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続され、
又は、請求項２の前記第６の直列回路、請求項３の前記第１４の直列回路、あるいは請求項４の前記第２０の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続されている、
ことを特徴とするＣＭＯＳ加算器。
【請求項７】
請求項５の前記第２２の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記電流源用の２個のＮＭＯＳトランジスタの共通接続点が接続され、
又は、請求項５の前記第２４の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記電流源用の２個のＰＭＯＳトランジスタの共通接続点が接続されている、
ことを特徴とするＣＭＯＳ加算器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
請求項１にかかる発明は、「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部とを具備するＣＭＯＳ加算器であって、前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、前記第１の桁上げ部信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となる、
ようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第３の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第６の直列回路と、を具備し、前記第１の直列回路の各トランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第２の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第４の直列回路の各トランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第５の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする器。
請求項３にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第７の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１０の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第１４の直列回路と、を具備し、前記第７の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第８の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、前記第１２の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第１３の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする。
請求項４にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、前記第２又は第３の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号Ｓｉ又は前記信号Ｃｉ）を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１５の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１６の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１７の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１８の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２０の直列回路と、を具備し、前記第１５の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第１６の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１８の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第１９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする。
請求項５にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、前記第２の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２１の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第２２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２３の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２４の直列回路と、を具備し、前記第２１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第２３の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力する、ようにしたことを特徴とする。
請求項６にかかる発明は、請求項２の前記第３の直列回路、請求項３の前記第１０の直列回路、あるいは請求項４の前記第１７の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続され、又は、請求項２の前記第６の直列回路、請求項３の前記第１４の直列回路、あるいは請求項４の前記第２０の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続されている、ことを特徴とする。
請求項７にかかる発明は、請求項５の前記第２２の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記電流源用の２個のＮＭＯＳトランジスタの共通接続点が接続され、又は、請求項５の前記第２４の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記電流源用の２個のＰＭＯＳトランジスタの共通接続点が接続されている、ことを特徴とする。