(57)【要約】【課題】  フラッディングの時間を短縮することができるラインカード装置、スイッチ装置、及び、経路情報学習方法を提供する。【解決手段】  データを中継するスイッチ装置に備えられるスイッチ装置１００が、ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報を記憶するアドレス情報記憶部１２５−１と、データ入力を受け付け、データ出力を行うポート１０１と、ポート１０１から入力されるデータの送信元情報となる通信装置識別情報がアドレス情報記憶部１２５−１に記憶されているか否かを判定し、通信装置識別情報がアドレス情報記憶部１２５−１に記憶されていないと判定した場合、当該通信装置識別情報に対応する経路情報が学習されるまでの間の一時的な仮学習情報として、ポート１０１に設定されているポート識別情報と通信装置識別情報とを対応付けた仮学習情報をアドレス情報記憶部１２５−１に書き込む。【選択図】  図２
2008182326.tif 000002
【特許請求の範囲】
【請求項１】
学習により経路情報を更新して、当該経路情報に基づいてデータを中継するスイッチ装置に備えられるラインカード装置であって、
入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報を記憶するアドレス情報記憶部と、
データの入出力を行う入出力ポートと、
前記入出力ポートから入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定する判定部と、
前記判定部が前記アドレス情報記憶部に前記通信装置識別情報が記憶されていないと判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部と
を有することを特徴とするラインカード装置。
【請求項２】
前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと前記判定部が判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、フレームが入力される前記入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けて、前記スイッチ装置に備えられる他のラインカード装置に対し、アドレス情報記憶部に記憶させる仮学習情報として出力する学習情報出力部をさらに有する
ことを特徴とする請求項１に記載のラインカード装置。
【請求項３】
前記スイッチ装置に備えられる他のラインカード装置から出力される仮学習情報を入力する学習情報入力部をさらに有し、
前記アドレス情報更新部が、前記学習情報入力部から入力される前記仮学習情報を前記アドレス情報記憶部に書き込む
ことを特徴とする請求項１又は２に記載のラインカード装置。
【請求項４】
前記スイッチ装置に備えられる制御カード装置からポート識別情報と通信装置識別情報とを含む経路情報の入力を受け付ける経路情報入力部をさらに有し、
前記アドレス情報更新部は、前記経路情報入力部から入力される経路情報を前記アドレス情報記憶部に記憶し、前記仮学習情報を前記アドレス情報記憶部から消去する
ことを特徴とする請求項１から３のいずれか一項に記載のラインカード装置。
【請求項５】
ラインカード装置を備え、学習により経路情報を更新して、当該経路情報に基づいてデータを前記ラインカード装置を介して中継するスイッチ装置であって、
前記ラインカード装置は、入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報を記憶するアドレス情報記憶部と、データの入出力を行う入出力ポートと、前記入出力ポートから入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定する判定部と、前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと前記判定部が判定した場合に、経路情報が入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部と
を有することを特徴とするスイッチ装置。
【請求項６】
ラインカード装置を備え、学習により経路情報を更新して、当該経路情報に基づいてデータを前記ラインカード装置を介して中継するスイッチ装置における経路情報学習方法であって、
入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報をアドレス情報記憶部に記憶するステップと、
データの入力を受け付けるステップと、
入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定するステップと、
前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと判定した場合に、経路情報が入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むステップと
を有することを特徴とする経路情報学習方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にラインカード装置、スイッチ装置、及び、経路情報学習方法に関する。
【背景技術】
【０００２】
従来、図７に示すように、複数の独立したＬＡＮ（Local Area Network）セグメントをポートを介して接続する役割を持つレイヤ２スイッチ装置（以下、スイッチ装置１００ａと記載する）がある。
このスイッチ装置１００ａはセグメント３−１０１ａ、３−１０２ａ、３−２０１ａ、３−２０２ａのいずれかからフレームを受信すると、フレームが壊れていないか判定し、フレームの宛先アドレス情報に基づき、スイッチ装置１００ａに接続された他のセグメントにフレームを送信するか否かの判定を行う。図７において、アドレス情報は、ノード装置、すなわち通信装置の識別情報であるＭＡＣ（Media Access Control）アドレスである。
【０００３】
スイッチ装置１００ａはいずれのセグメントにいずれのノード装置が所属しているかを示す、ノード装置のＭＡＣアドレスと、ポートを識別するポート識別情報とを対応付けた経路情報をテーブルとして記憶している。この経路情報を参照することにより、スイッチ装置１００ａは、フレームの宛先アドレス情報が示すノード装置が所属しているセグメントが接続するポートにのみフレームを送信する。
また、図７に示すように、フレームの宛先アドレス情報であるＭＡＣアドレス「Ｅ」と一致するノード装置のＭＡＣアドレスがアドレス情報記憶部のテーブルに登録されていない場合、スイッチ装置１００ａはフラッディング、すなわち、フレームを複製し、フレームが入力されたセグメント以外の全てのセグメントに対してフレームを送信する処理を行う。
【０００４】
ところで、スイッチ装置１００ａに接続するセグメントに大量のノード装置が所属することがある。このような場合、人による手作業でセグメント３−１０１ａ、３−１０２ａ、３−２０１ａ、３−２０２ａを構成するノード装置の経路情報をスイッチ装置１００ａに入力することは非常に面倒な作業となるという問題があった。
そこでスイッチ装置１００ａは、スイッチ装置１００ａに入力されるフレーム情報を元に、いずれのセグメントに、すなわち、スイッチ装置１００ａから見るといずれのポートの先にいずれのノード装置が所属しているかを示す経路情報を学習し、アドレステーブルを更新する機能が備えられている。
【０００５】
また、昨今、ネットワークの規模の拡大に伴い、図８に示すような、複数のラインカード装置１２０−１ａと、一つ又は複数の制御カード装置１１０ａとを備えるような、大きな通信能力をもつスイッチ装置１００ａが利用されている。このようなスイッチ装置１００ａにおいて、複数のラインカード装置から各々入力される送信元アドレス情報の経路情報を学習し、スイッチ装置１００ａ全体で、すなわち、制御カード装置１１０ａとラインカード装置１２０−１ａとラインカード装置１２０−２ａとで共有化している。ここで、共有化とは、制御カード装置１１０ａとラインカード装置１２０−１ａとラインカード装置１２０−２ａとがそれぞれ有する経路情報の記憶装置であるアドレス情報記憶部１１５ａ、アドレス情報記憶部１２５−１ａ、アドレス情報記憶部１２５−２ａとにおける経路情報が同期していることをさす。
【０００６】
制御カード装置１１０ａは、経路制御部１１１ａと、アドレス情報記憶部１１５ａとを有する。経路制御部１１１ａは、スイッチ装置１００ａ全体の各アドレス記憶部が記憶する経路情報の書き込み、書き換え、消去を行うことにより経路情報を管理する。また、アドレス情報記憶部１１５ａは、経路情報をテーブルとして記憶する。ラインカード装置１２０−１ａとラインカード装置１２０−２ａとは、同様の構成である。以下の説明では、ラインカード装置１２０−１ａとラインカード装置１２０−２ａとの代表としてラインカード装置１２０−１ａの構成を説明する。ラインカード装置１２０−１ａは、経路情報をテーブルとして記憶するアドレス情報記憶部１２５−１ａと、入力されたフレームに対しアドレス情報記憶部１２５−１ａに記憶される経路情報とに基づき、フレームの出力先のポートを判定するフォワーディング部１２１−１ａとを備える。
【０００７】
スイッチ装置１００ａにおいて、ラインカード装置１２０−１ａにフレームが入力されると、フォワーディング部１２１−１ａはアドレス情報記憶部１２５−１ａを参照し、既に該当する経路情報が学習されている場合、すなわち、宛先となるノード装置の識別情報に対応する経路情報がアドレス情報記憶部１２５−１ａに書き込まれている場合、その経路情報に従って出力先のポート識別情報に対応するポートに入力されたフレームを出力する。
【０００８】
次に、フォワーディング部１２１−１ａは、アドレス情報記憶部１２５−１ａを参照し、入力されたフレームの送信元のノード装置のアドレス情報に対応する経路情報の有無を判定し、送信元のノード装置のアドレス情報に対応する経路情報が無い場合、フレームの送信元のアドレス情報を未学習のアドレス情報として、フレームが入力されたポートのポート識別情報とともに、制御カード装置１１０ａに出力する。制御カード装置１１０ａにおいて、経路制御部１１１ａは、ラインカード装置１２０−１ａから未学習のアドレス情報と、ポート識別情報とが入力されると、当該アドレス情報と、ポート識別情報とを対応付けた経路情報を作成し、アドレス情報記憶部１１５ａに書き込むことにより、経路情報の学習を行う。
【０００９】
経路制御部１１１ａは学習完了後、スイッチ装置１００ａが有する全てのラインカード装置がそれぞれ有するアドレス情報記憶部に、学習した経路情報を送信する。ラインカード装置１２０−１ａは、上記の経路情報を受け取るとアドレス情報記憶部１２５−１ａに経路情報を書き込み、ラインカード装置１２０−２ａも同様に、上記の経路情報を受け取るとアドレス情報記憶部１２５−２ａに経路情報を書き込むことにより、経路情報を学習する。
【００１０】
また、複数のラインカード装置を備え、ルーティング情報、すなわち経路情報を同期する装置として、特許文献１に示すルーティング装置が提案されている。
【特許文献１】特開２００５−２１８１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した技術において、図９のシーケンス図に示すように、スイッチ装置１００ａは、送信元の経路情報がアドレス情報記憶部に書き込まれていない未学習フレーム、例えば、ノード装置３１ａから送信されるフレームを受信した後も、以下の４ステップの間は学習がスイッチ装置１００ａに反映されないこととなる。
（ステップＡ１）ラインカード装置１２０−１ａが、未学習の受信元アドレス情報を制御カード装置１１０ａに送信する。
（ステップＡ２）制御カード装置１１０ａが、経路情報を自身のアドレス情報記憶部１１５ａに書き込む。
（ステップＡ３）制御カード装置１１０ａが、書き込んだ経路情報をラインカード装置１２０−１ａ及びラインカード装置１２０−２ａに通知する。
（ステップＡ４）ラインカード装置１２０−１ａ及びラインカード装置１２０−２ａが、制御カード装置１１０ａから受け取った経路情報を、学習情報としてそれぞれ自身のアドレステーブルに書き込む。
したがって、上述した３ステップの間に未学習フレームの送信元アドレスを送信先とするフレームがスイッチ装置１００ａに入力されると、スイッチ装置１００ａにおいてフラッディングされるため、データ通信量、スイッチ装置１００ａの情報処理量の増大につながるという問題がある。
【００１２】
本発明は、このような事情を考慮し、上記の問題を解決すべくなされたもので、その目的は、送信元の経路情報がアドレス情報記憶部に書き込まれていない未学習フレームを受信してから学習がスイッチ装置に反映される間の時間を短縮することができるラインカード装置、スイッチ装置、及び、経路情報学習方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記問題を解決するために、本発明のラインカード装置は、学習により経路情報を更新して、当該経路情報に基づいてデータを中継するスイッチ装置に備えられるラインカード装置であって、入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報を記憶するアドレス情報記憶部と、データの入出力を行う入出力ポートと、前記入出力ポートから入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定する判定部と、前記判定部が前記アドレス情報記憶部に前記通信装置識別情報が記憶されていないと判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部とを有することを特徴とするラインカード装置である。
【００１４】
また、本発明は、前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと前記判定部が判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、フレームが入力される前記入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けて、前記スイッチ装置に備えられる他のラインカード装置に対し、アドレス情報記憶部に記憶させる仮学習情報として出力する学習情報出力部をさらに有することを特徴とする。
【００１５】
また、本発明は、前記スイッチ装置に備えられる他のラインカード装置から出力される仮学習情報を入力する学習情報入力部をさらに有し、前記アドレス情報更新部が、前記学習情報入力部から入力される前記仮学習情報を前記アドレス情報記憶部に書き込むことを特徴とする。
【００１６】
また、本発明は、前記スイッチ装置に備えられる制御カード装置からポート識別情報と通信装置識別情報とを含む経路情報の入力を受け付ける経路情報入力部をさらに有し、前記アドレス情報更新部は、前記経路情報入力部から入力される経路情報を前記アドレス情報記憶部に記憶し、前記仮学習情報を前記アドレス情報記憶部から消去することを特徴とする。
【００１７】
また、本発明のスイッチ装置は、ラインカード装置を備え、学習により経路情報を更新して、当該経路情報に基づいてデータを前記ラインカード装置を介して中継するスイッチ装置であって、前記ラインカード装置は、入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報を記憶するアドレス情報記憶部と、データの入出力を行う入出力ポートと、前記入出力ポートから入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定する判定部と、前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと前記判定部が判定した場合に、経路情報が入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部とを有することを特徴とするスイッチ装置である。
【００１８】
また、本発明の経路情報学習方法は、ラインカード装置を備え、学習により経路情報を更新して、当該経路情報に基づいてデータを前記ラインカード装置を介して中継するスイッチ装置における経路情報学習方法であって、入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とが対応付けられた経路情報をアドレス情報記憶部に記憶するステップと、データの入力を受け付けるステップと、入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報記憶部に記憶されているか否かを判定するステップと、前記通信装置識別情報が前記アドレス情報記憶部に記憶されていないと判定した場合に、経路情報が入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むステップとを有することを特徴とする経路情報学習方法である。
【発明の効果】
【００１９】
本発明によれば、経路情報に基づいてデータを中継するスイッチ装置に備えられるラインカード装置が、入出力ポートを識別するポート識別情報と通信装置を識別する通信装置識別情報とを対応付けて経路情報として記憶するアドレス情報記憶部と、データの入出力を行う入出力ポートと、前記入出力ポートから入力されるデータの送信元情報となる通信装置識別情報が前記アドレス情報に記憶されているか否かを判定する判定部と、前記判定部が前記アドレス情報記憶部に前記通信装置識別情報が記憶されていないと判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、該入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けた仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部とを有することとした。
これにより、送信元情報がアドレス情報記憶部に記憶されていない通信装置識別情報のフレームを受信したラインカード装置は、制御カード装置を介さずに、直ちにポート識別情報と通信装置識別情報とを対応付けて当該ラインカード装置内のアドレス情報記憶部に書き込むことができ、当該通信装置識別情報を宛先とするフレームを受信する際、フラッディング処理を行う期間を短縮することが可能となるという効果がある。
【００２０】
また、この発明によれば、前記アドレス情報更新部は、前記判定部が前記アドレス情報記憶部に前記通信装置識別情報が記憶されていないと判定した場合に、当該通信装置識別情報に対応する経路情報が学習されて入力されるまでの間の一時的な仮学習情報として、フレームが入力される前記入出力ポートに設定されているポート識別情報と前記通信装置識別情報とを対応付けて、前記スイッチ装置に備えられる他のラインカード装置に対し、アドレス情報記憶部に記憶させる仮学習情報として出力する学習情報出力部をさらに有することとした。
これにより、送信元情報がアドレス情報記憶部に記憶されていない通信装置識別情報の場合、制御カード装置を介さずに学習情報を他のラインカード装置に出力することが可能となる。したがって、他のラインカード装置において、フラッディング処理を行う未学習の宛先情報を有するフレームを受信する時間帯を、短縮することが可能となる効果がある。
【００２１】
また、この発明によれば、前記スイッチ装置に備えられる他のラインカード装置から出力される仮学習情報を入力する学習情報入力部と、前記学習情報入力部から入力される前記仮学習情報を前記アドレス情報記憶部に書き込むアドレス情報更新部とを有することとした。
これにより、他のラインカード装置から出力される仮学習情報をアドレス情報記憶部に書き込むことが可能となるため、制御カード装置を介する場合よりも迅速にアドレス情報記憶部に学習情報を書き込むことが可能となるという効果がある。
【００２２】
また、この発明によれば、前記スイッチ装置に備えられる制御カード装置からポート識別情報と通信装置識別情報とを含む経路情報の入力を受け付ける経路情報入力部をさらに有し、前記アドレス情報更新部は、前記経路情報入力部から入力される経路情報を前記アドレス情報記憶部に記憶し、前記仮学習情報を前記アドレス情報記憶部から消去することとした。
これにより、制御カード装置から入力される経路情報を優先してアドレス情報記憶部に書き込むことが可能となり、これによって、スイッチ装置全体のポート識別情報と通信装置識別情報との対応付けを制御することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態によるネットワークシステムにおけるスイッチ装置１００を図面を参照して説明する。
図１は、本実施形態によるネットワークシステムを示す概略ブロック図である。ネットワークシステムは、セグメント３−１０１と、セグメント３−１０２と、セグメント３−２０１と、セグメント３−２０２とが、スイッチ装置１００に接続する。
【００２４】
セグメント３−１０１は、ノード装置３１、ノード装置３２からなるＬＡＮセグメントである。セグメント３−１０２は、ノード装置３３、ノード装置３４からなるＬＡＮセグメントである。セグメント３−２０１は、ノード装置３５からなるＬＡＮセグメントである。セグメント３−２０２は、ノード装置３６、ノード装置３７、ノード装置３８からなるＬＡＮセグメントである。
ノード装置３１〜３８は、例えば、パーソナルコンピュータ、ＰＤＡ（Personal Digital Assistants：情報携帯端末）、携帯電話などのコンピュータ端末であり、それぞれ固有の通信装置識別情報であるＭＡＣアドレスによって識別可能である。本実施形態においては、ノード装置３１〜３８のそれぞれに付されるＭＡＣアドレスをＡ〜Ｈとして説明する。
【００２５】
スイッチ装置１００は、ＬＡＮセグメントからの通信を実現するポート１０１、ポート１０２、ポート２０１、ポート２０２を備えている。
【００２６】
次に、スイッチ装置１００の内部構成について図面を用いて説明する。
図２は、スイッチ装置１００の構成を示すブロック図である。スイッチ装置１００は、制御カード装置１１０、ラインカード装置１２０−１、ラインカード装置１２０−２を備える。
ラインカード装置１２０−１と、ラインカード装置１２０−２とは、同様の構成を有しており、以下、ラインカード装置１２０−１を例として、その構成を説明する。ラインカード装置１２０−１は、ポート１０１、ポート１０２、フォワーディング部１２１−１、アドレス情報記憶部１２５−１、フレーム通信部１２６−１、学習情報通信部１２７−１、制御情報通信部１２８−１を備える。
【００２７】
アドレス情報記憶部１２５−１は、図３に示すように、ＭＡＣアドレスと、当該ＭＡＣアドレスに対応するノード装置が接続するポート識別情報とが対応付けられたアドレス情報（以下、経路情報という）と、当該経路情報が、仮学習情報であるか否かを識別するフラグとを対応付けて、テーブルとして記憶している。例えば、フラグが、１であれば仮学習情報であることを示し、０であれば仮学習情報ではなく、制御カード装置１１０からの書き込み命令信号によって書き込まれた正式な経路情報であるとする。
【００２８】
また、本実施形態において、学習する、或いは、学習とは、アドレス情報記憶部１１５、アドレス情報記憶部１２５−１、又は、アドレス情報記憶部１２５−２に記憶されていないＭＡＣアドレスと、当該ＭＡＣアドレスが付されたノード装置のセグメントが接続するポートのポート識別情報とからなる経路情報を、アドレス情報記憶部１１５、アドレス情報記憶部１２５−１、又は、アドレス情報記憶部１２５−２に新規の経路情報として書き込むことをさす。
【００２９】
フォワーディング部１２１−１は、ＣＰＵ（central processing unit）及び各種メモリから構成され、基本機能部１２２−１と、学習制御部１２３−１とを備える。基本機能部１２２−１は、入力されたフレームの宛先情報と、アドレス情報記憶部１２５−１が記憶する経路情報とに基づき、フレームを転送する。本実施形態において、フレームとは、宛先情報と送信元情報とを含むヘッダ部と、送信データを含むデータ部とを含む情報である。また、宛先情報は、フレームの宛先のノード装置３１〜３８を示す情報であり、ＭＡＣアドレスを含む情報である。また、送信元情報は、フレームの送信元のノード装置３１〜３８を示す情報であり、ＭＡＣアドレスを含む情報である。
【００３０】
学習制御部１２３−１は、入力されたフレームの送信元情報のＭＡＣアドレスに対応する経路情報がアドレス情報記憶部１２５−１に書き込まれているか否かを判定することによって、送信元のＭＡＣアドレスが未学習であるか否かを判定する。また、学習制御部１２３−１は、送信元情報のＭＡＣアドレスが未学習であると判定した場合、アドレス情報記憶部１２５−１に仮学習情報を書き込む。ここで、仮学習情報は、仮学習情報であることを示すフラグと、経路情報とを含む情報である。また、学習制御部１２３−１は、自身以外のラインカード装置、すなわち本実施形態の場合、学習情報通信部１２７−１を介してラインカード装置１２０−２に仮学習情報を出力し、制御情報通信部１２８−１を介して制御カード装置１１０に、経路情報を含む学習要求信号を出力する。また、学習制御部１２３−１は、他のラインカードであるラインカード装置１２０−２から仮学習情報が入力されると、仮学習情報をアドレス情報記憶部１２５−１に書き込み、制御カード装置１１０から経路情報が入力されると、仮学習情報を削除し、経路情報を書き込む。
【００３１】
フレーム通信部１２６−１は、ラインカード装置１２０−２との、フレームの入出力を行う。学習情報通信部１２７−１は、ラインカード装置１２０−２との、仮学習情報の入出力を行う。制御情報通信部１２８−１は、制御カード装置１１０との、学習要求信号や、経路情報書込命令信号等の制御情報の入出力を行う。また、制御カード装置１１０から経路情報が入力されると、アドレス情報記憶部１２５−１に経路情報を書き込む。
ポート１０１は、セグメント３−１０１と接続する。ポート１０２は、セグメント３−１０２と接続する。
【００３２】
制御カード装置１１０は、経路制御部１１１と、アドレス情報記憶部１１５とを備える。アドレス情報記憶部１１５は、図４に示すように、ＭＡＣアドレスと、ポート識別情報とを対応付けた経路情報をテーブルとして記憶する。
経路制御部１１１は、ＣＰＵ及び各種メモリから構成され、アドレス情報記憶部１１５に対して、経路情報の書き込み、書き換え、消去等を行うことにより、アドレス情報記憶部１１５の経路情報を更新する。また、ラインカード装置１２０−１、又は、ラインカード装置１２０−２から学習要求信号を受信し、更新した経路情報を経路情報として、ラインカード装置１２０−１と、ラインカード装置１２０−２とに出力する。
【００３３】
次に、本発明の一実施形態によるネットワークシステムにおけるスイッチ装置１００の動作について説明する。
なお、前提として、図３、４に示すように、スイッチ装置１００において、ノード装置３２〜３８までのＭＡＣアドレス「Ｂ〜Ｈ」と、それぞれ対応するポート識別情報とが対応付けられて記憶されているものとし、ノード装置３１のＭＡＣアドレス「Ａ」に対応するポート識別情報は未学習であるとする。
【００３４】
また、スイッチ装置１００において、ラインカード装置１２０−１は、ノード装置３５宛のフレーム、すなわち、宛先情報がＭＡＣアドレス「Ｅ」であるフレームがノード装置３１から入力される。
フォワーディング部１２１−１において、基本機能部１２２−１は、ポート１０１を介してフレームが入力されると、入力されたポートのポート識別情報を基本機能部１２２−１が内部に有するメモリ領域に記憶し、入力されたフレームの宛先情報のＭＡＣアドレス「Ｅ」を読み出す。基本機能部１２２−１は、アドレス情報記憶部１２５−１のテーブルを読み出し、アドレス情報記憶部１２５−１にＭＡＣアドレス「Ｅ」に対応する経路情報が書き込まれているか否かの判定を行う。
【００３５】
基本機能部１２２−１がアドレス情報記憶部１２５−１にＭＡＣアドレス「Ｅ」に対応する経路情報が書き込まれていると判定した場合、基本機能部１２２−１は、対応するポート識別情報を読み出し、当該ポート識別情報に対応するポートにフレームを出力する。また、ステップＳ３において、アドレス情報記憶部１２５−１にＭＡＣアドレス「Ｅ」に対応する経路情報が書き込まれていないと判定した場合、フレームを複製し、フレームが入力されたポート１０１以外のポートである、ポート１０２、ポート２０１、ポート２０２すべてに複製したフレームを出力する。以上、説明した基本機能部１２２−１による処理がフォワーディング処理であり、スイッチ装置１００において、フレームが入力される都度、随時行われているものとする。
【００３６】
次に、スイッチ装置１００において、ＭＡＣアドレス「Ｅ」が付されるノード装置３５宛のフレームがノード装置３１から入力される場合について、ノード装置３１とのデータを送受信するラインカード装置１２０−１と、制御カード装置１１０とにおける学習過程を、図５のフローチャートを用いて説明する。スイッチ装置１００にフレームが入力されると、基本機能部１２２−１は、入力されたフレームの送信元情報と、フレームが入力されたポートのポート識別情報「１０１」とを学習制御部１２３−１に出力する（ステップＳ１）。学習制御部１２３−１は、フレームの送信元情報と、フレームが入力されたポートのポート識別情報「１０１」とが入力されると、アドレス情報記憶部１２５−１に記憶されるテーブルを読み出す（ステップＳ２）。
学習制御部１２３−１は、読み出したアドレス情報記憶部１２５−１のテーブルに、入力された送信元情報のＭＡＣアドレス「Ａ」に対応する経路情報が書き込まれているか否かの判定を行うことにより、送信元情報のＭＡＣアドレス「Ａ」が学習済みであるか未学習であるかを判定する（ステップＳ３）。
【００３７】
学習制御部１２３−１は、送信元情報のＭＡＣアドレス「Ａ」が学習済みであると判定すると、学習過程の処理を終了する（ステップＳ４）。
ここでは、図３に示すように、送信元情報のＭＡＣアドレス「Ａ」がアドレス情報記憶部１２５−１に記憶されていないので、学習制御部１２３−１は、送信元情報のＭＡＣアドレス「Ａ」が未学習であると判定すると、送信元情報のＭＡＣアドレス「Ａ」と、フレームが入力されたポート識別情報「１０１」とを仮学習情報として、アドレス情報記憶部１２５−１に書き込む（ステップＳ５）。
【００３８】
学習制御部１２３−１は、仮学習情報を学習情報通信部１２７−１を介してラインカード装置１２０−２に出力する。また、一方で、学習制御部１２３−１は、仮学習情報を含む学習要求信号を制御情報通信部１２８−１を介して、制御カード装置１１０に出力する。ラインカード装置１２０−２の学習制御部１２３−２は、学習情報通信部１２７−２を介して仮学習情報が入力されると、入力された仮学習情報をアドレス情報記憶部１２５−２に書き込む（ステップＳ６）。
【００３９】
制御カード装置１１０において、ラインカード装置１２０−１から学習要求信号が入力されると、経路制御部１１１は、学習要求信号に含まれる仮学習情報のＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」とを対応付けて、アドレス情報記憶部１１５に書き込む。（ステップＳ７）この書き込み処理により、制御カード装置１１０においてＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」とが対応付けられた経路情報が正式に学習されることとなる。
経路制御部１１１は、学習したＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」とが対応付けられた経路情報をラインカード装置１２０−１と、ラインカード装置１２０−２とに出力する（ステップＳ８）。
【００４０】
ラインカード装置１２０−１において、制御情報通信部１２８−１は、制御カード装置１１０から経路情報が入力されると、アドレス情報記憶部１２５−１に経路情報のＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」とのペアに対応する仮学習情報を検索し、対応する仮学習情報が見つかった場合、仮学習情報のフラグを０に書き換えることによって、正式な経路情報とする。制御情報通信部１２８−１は、アドレス情報記憶部１２５−１にＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」とのペアに対応する仮学習情報がない場合、ＭＡＣアドレス「Ａ」と、ポート識別情報「１０１」を正式な経路情報としてアドレス情報記憶部１２５−１に書き込む。同様に、ラインカード装置１２０−２においても、制御情報通信部１２８−２が、アドレス情報記憶部１２５−２に正式な経路情報を書き込む（ステップＳ９）。
【００４１】
以上のステップＳ１〜９の動作処理を行うことにより、以下の効果がある。すなわち、図９のシーケンス図に示すように、従来においては、制御カード装置１１０ａからラインカード装置１２０−１ａとラインカード装置１２０−２ａとに経路情報が出力され、ラインカード装置１２０−１ａとラインカード装置１２０−２ａとにおいて、正式に経路情報が書きこまれるまで、すなわち、ステップＡ４の処理が完了するまでの間、ノード装置３１ａが宛先となるフレームがフラッディングされていた。しかしながら、本実施形態によれば、図６のシーケンス図に示すように、ラインカード装置１２０−１からラインカード装置１２０−２に仮学習情報を出力し、アドレス情報記憶部１２５−２に仮学習情報が書きこまれるため、仮学習情報が書き込まれてから制御カード装置１１０から経路情報が出力され、正式に経路情報がアドレス情報記憶部１２５−１、アドレス情報記憶部１２５−２に書きこまれるまでの間のフラッディングされる期間を短縮することが可能となる効果がある。
【００４２】
なお、仮学習情報の削除方法は、例えば、制御カード装置１１０から入力される経路情報に対応する仮学習情報がアドレス情報記憶部１２５−１に記憶されている場合、制御情報通信部１２８−１が、フラグを０にすることでも良いし、制御情報通信部１２８−１が、新たに経路情報を経路情報としてアドレス情報記憶部１２５−１に書き込み、対応する仮学習情報を削除する方法でもよく、アドレス情報記憶部１２５−１の仮学習情報を、正式な経路情報とする方法であればいずれの削除方法でも適用可能である。
【００４３】
本実施形態において、スイッチ装置１００が備える制御カード装置１１０は１つとしたが、制御カード装置が複数であっても適用可能である。また、スイッチ装置１００が備えるラインカード装置はラインカード装置１２０−１とラインカード装置１２０−２としたが、これに限られず、ラインカード装置１２０−１のみであっても良いし、３つ以上のラインカード装置であっても適用可能である。また、ラインカード装置１２０−１及びラインカード装置１２０−２が備えるポートはそれぞれ２つのポートとしたが、それぞれ３つ以上のポートを備える構成であっても適用可能である。
【００４４】
なお、上述のスイッチ装置１００は、内部にコンピュータシステムを有している。そして、スイッチ装置１００のラインカード装置１２０−１、ラインカード装置１２０−２の動作の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータシステムが読み出して実行することによって、上記処理が行われる。ここでいうコンピュータシステムとは、ＣＰＵ及び各種メモリやＯＳ、周辺機器等のハードウェアを含むものである。
【００４５】
また、図５に示す各ステップを実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、また、図２に示すスイッチ装置１００の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、スイッチ装置１００における未学習の経路情報の学習処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００４６】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Dynamic Random Access Memory））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態によるネットワークシステムの全体構成を示すブロック図である。
【図２】同実施形態によるスイッチ装置１００の内部構成を示すブロック図である。
【図３】同実施形態によるアドレス情報記憶部１２５−１が記憶するデータ例を示すテーブルである。
【図４】同実施形態によるアドレス情報記憶部１１５が記憶するデータ例を示すテーブルである。
【図５】同実施形態による学習処理の動作フローを示す図である。
【図６】同実施形態におけるノード装置３１宛のフレームに対するフラッディング期間を示す図である。
【図７】従来によるネットワークシステムの全体構成を示すブロック図である。
【図８】従来によるスイッチ装置１００ａの内部構成を示すブロック図である。
【図９】従来におけるノード装置３１ａ宛のフレームに対するフラッディング期間を示す図である。
【符号の説明】
【００４８】
１００  スイッチ装置
３−１０１  セグメント
３−１０２  セグメント
３−２０１  セグメント
３−２０２  セグメント
３１、３２、３３、３４、３５、３６、３７、３８  ノード装置（通信装置）
１０１  ポート（入出力ポート）
１０２  ポート（入出力ポート）
２０１  ポート（入出力ポート）
２０２  ポート（入出力ポート）
１１０  制御カード装置
１１１  経路制御部
１１５  アドレス情報記憶部
１２０−１  ラインカード装置
１２０−２  ラインカード装置
１２１−１  フォワーディング部
１２１−２  フォワーディング部
１２２−１  基本機能部
１２２−２  基本機能部
１２３−１  学習制御部（判定部、学習情報入力部、学習情報出力部）
１２３−２  学習制御部（判定部、学習情報入力部、学習情報出力部）
１２５−１  アドレス情報記憶部
１２５−２  アドレス情報記憶部
１２６−１  フレーム通信部
１２６−２  フレーム通信部
１２７−１  学習情報通信部
１２７−２  学習情報通信部
１２８−１  制御情報通信部（経路情報入力部）
１２８−２  制御情報通信部（経路情報入力部）
１００ａ  スイッチ装置
１０１ａ  ポート
１０２ａ  ポート
２０１ａ  ポート
２０２ａ  ポート
１１０ａ  制御カード装置
１１１ａ  経路制御部
１１５ａ  アドレス情報記憶部
１２０−１ａ  ラインカード装置
１２０−２ａ  ラインカード装置
１２１−１ａ  フォワーディング部
１２１−２ａ  フォワーディング部
１２５−１ａ  アドレス情報記憶部
１２５−２ａ  アドレス情報記憶部
３１ａ、３２ａ、３３ａ、３４ａ、３５ａ、３６ａ、３７ａ、３８ａ  ノード装置（通信装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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