(57)【要約】【課題】ＩＣチップの動作時に発生する電源ノイズ、特に出力バッファが同時動作する際に発生する電源ノイズを低減する電源ノイズ抑制装置を提供する。【解決手段】電源ノイズ抑制装置は、複数の出力バッファと、該複数の出力バッファの専用電源ＩＯ−ＶＤＤおよび専用グラウンドＩＯ−ＶＳＳの間に接続されたデカップリング容量とを備えるＩＣチップが収納されたパッケージをボード上に搭載すると共に、そのボード上のプレーンと前記専用電源ＩＯ−ＶＤＤとの間、および／または前記ボード上のプレーンと前記専用グラウンドＩＯ−ＶＳＳとの間に、２つの直列ＲＬＣ回路が並列に接続された直列ＲＬＣ回路セットを備える。【選択図】図１
2008118424.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力バッファと、該複数の出力バッファの専用電源および専用グラウンドの間に接続されたデカップリング容量とを備えるＩＣチップが収納されたパッケージをボード上に搭載すると共に、
前記ボード上のプレーンと前記専用電源との間、および／または前記ボード上のプレーンと前記専用グラウンドとの間に、２つの直列ＲＬＣ回路が並列に接続された直列ＲＬＣ回路セットを備えることを特徴とする電源ノイズ抑制装置。
【請求項２】
ボード上のプレーンと専用電源との間に接続された直列ＲＬＣ回路のインダクタンスには、パッケージの電源ピンと前記専用電源とを接続するボンディングワイヤのインダクタンスを、前記ボード上のプレーンと専用グラウンドとの間に接続された直列ＲＬＣ回路のインダクタンスには、前記パッケージのグラウンドピンと前記専用グラウンドとを接続するボンディングワイヤのインダクタンスを用いることを特徴とする請求項１に記載の電源ノイズ抑制装置。
【請求項３】
ＩＣチップの２つの並列共振周波数と、直列ＲＬＣ回路セットの２つの直列共振周波数とが同じであることを特徴とする請求項１または２に記載の電源ノイズ抑制装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣチップの動作時に発生する電源ノイズ、特に、出力バッファが同時動作する際に発生する電源ノイズを低減する電源ノイズ抑制装置に関するものである。
【背景技術】
【０００２】
半導体集積回路（以下、ＩＣチップ）において、内部回路がスイッチング動作することにより発生する電源ノイズがしばしば問題となることがある。ＩＣチップでは、半導体基板上に形成された電源（ＶＤＤ）パッドおよびグラウンド（ＶＳＳ）パッドとＩＣチップを搭載するパッケージとがボンディングワイヤで接続され、パッケージピン、ボンディングワイヤを介して、電源ＶＤＤおよびグラウンドＶＳＳが外部（パッケージを搭載するボード等）から供給される。電源ノイズは、このボンディングワイヤを介して流れる電流が急激に変化することにより、ボンディングワイヤのインダクタンス成分による電圧降下もしくは電圧上昇によって引き起こされる。このインダクタンス成分が大きいほど、また、回路動作（スイッチング）による瞬間的な電流の変化が大きいほど、電源ノイズは大きくなる。
【０００３】
電源ノイズの中でも、特に、ＩＣチップ上の複数の出力バッファが同時に動作することでお互いの出力バッファの出力に影響を及ぼしあう、いわゆる、出力バッファの同時動作ノイズが問題となっている。
【０００４】
例えば、標準化団体ＪＥＤＥＣで決定されたＤＤＲ−ＳＤＲＡＭの規格においては、ＳＳＴＬ（Ｓｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｅｄ  Ｌｏｇｉｃ）規格に従った数十個の出力バッファを使用して、ＩＣチップとＤＤＲ−ＳＤＲＡＭの間でデータの転送が行われる。データ転送時には、ＩＣチップに組み込まれたＳＳＴＬ規格の複数の出力バッファが同じタイミングで動作するため、上述した同時動作ノイズが発生する。このノイズにより、例えば、ＩＣチップ内の実効的な電源電圧が変動する。また、ＩＣチップ上に配置された出力バッファの位置によっては、電源電圧が局部的に変動し、これによりスキューが発生する。このスキューが大きくなるほど、データをラッチするタイミングが制約され、高速動作に不利となってしまう。また、出力バッファの出力レベルがリンギングによりＤＣ規格で定められた範囲から外れてしまうという問題も発生する。
【０００５】
このような電源ノイズを低減する手段として、外部から電源およびグラウンドをＩＣチップ内部に供給するボンディングワイヤの数を十分に多くすることが挙げられる。インダクタンス成分は、ボンディングワイヤ数に反比例して減少するため、電源ノイズを小さく抑えることが可能となる。しかしながら、ボンディングワイヤ数を多くするということは、ＩＣチップを搭載するＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）パッケージやＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージの電源、グラウンド用のピン数やボール数を増やすことであり、そのため入出力信号に使用するピンやボールの数に制限を受けてしまう。
【０００６】
また、電源ノイズを低減する別の方法として、ＩＣチップ上の内部回路に接続される電源とグラウンドの間に容量を挿入する方法がある。この容量は、一般に、デカップリング容量と呼ばれる。図５は、このデカップリング容量を搭載したＩＣチップおよびＩＣチップと外部電源との接続構成を示す概念図である。上述したように、キャパシタンスＣＤを有するデカップリング容量３３は、ＩＣチップ３１内の内部回路３２に供給される電源ＶＤＤとグラウンドＶＳＳ間に挿入されている。また、ＩＣチップ３１の電源ＶＤＤおよびグラウンドＶＳＳは、それぞれインダクタンスＬＢＰ、ＬＢＧを有するボンディングワイヤ３４、３５を介して、ＩＣパッケージ外部の外部電源３６に接続されている。ＩＣチップ３１の内部回路３２が動作する際、内部回路３２が消費する電流は、外部の電源から供給されるとともにデカップリング容量３３からも電流の一部が供給されるため、ボンディングワイヤ３４、３５を経由する電流量を少なくすることができる。このことで、相対的にボンディングワイヤのインダクタンス成分の電流変化量を少なくすることができ、発生するノイズを減少させることができる。さらに、デカップリング容量を大きくすることにより、ボンディングワイヤを通過する電流量を小さくすることができるため、電源ノイズ低減に効果がある。
【０００７】
しかしながら、ボンディングワイヤのインダクタンス成分に起因するノイズは抑えられるものの、ボンディングワイヤのインダクタンスＬＢＰ、ＬＢＧとデカップリング容量のキャパシタンスＣＤによるＬＣの共振現象による電源ノイズの発生という新たな問題が発生する。
【０００８】
図６は、図５の内部回路３２を除いた、キャパシタンスＣＤ、インダクタンスＬＢＰ、ＬＢＧで構成されるＬＣ回路の小信号等価回路図ある。ここで、図６における端子Ａ（ＶＤＤノード）から端子Ｂ（ボードプレーン）までのインピーダンスの絶対値は、以下の式（１）で与えられる。なお、ボードプレーンとは、ＩＣパッケージを搭載するボード（プリント基板）上の１つの面の全面をパターンとした電源、グラウンド等の安定した電位供給部であって、ＩＣチップに電源、グラウンド等を供給する。
【０００９】
【数１】
2008118424.tif 000003
【００１０】
ここで、ωは角周波数である。
【００１１】
式（１）から、図６のＬＣ回路は、以下の式（２）に示す周波数に並列共振点がある。
【００１２】
【数２】
2008118424.tif 000004
【００１３】
すなわち、このＬＣ回路は、並列共振回路（ＬＣ共振回路）となっており、この共振によるノイズは周波数が低くなるほど振幅が大きくなり、回路動作上問題となりやすい。すなわち、キャパシタンスＣＤや電源ＶＤＤ、グラウンドＶＳＳの供給源に見えるインダクタンスＬＢＰ、ＬＢＧが大きくなるほど、共振によるノイズが深刻になり、この値が数百ＭＨｚ以下となると問題となりやすい。
【００１４】
ここで、このデカップリング容量による共振を抑える対策として、図７に示すように、ダンピング抵抗と呼ばれる抵抗を挿入する方法がある。図７に示すように、ダンピング抵抗５２、５３が電源ＶＤＤとボンディングワイヤ３４の間、および電源ＶＤＤとデカップリング容量３３の間にそれぞれ挿入され、レジスタンスＲＤＵＭＰ２、ＲＤＵＭＰ１、インダクタンスＬＢＰ、ＬＢＧ、キャパシタンスＣＤによるＲＬＣ回路を形成し、電源やグラウンドの振動の減衰を図ることができる。
【００１５】
しかし、図７に示すように、ダンピング抵抗５２は、内部回路に供給される電流の通り道となっており内部電源の電圧降下をもたらし、内部回路に与えられる実効的な電源電圧は、外部電源電圧よりも小さくなってしまう。さらに、内部回路で消費される電流が大きくなればなるほど、この現象は顕著となる。また、ダンピング抵抗５３は、ダンピング抵抗５２のように内部回路で消費する電流の通り道にはなっていないが、デカップリング容量３３に直列に接続されているため、電源ノイズに対するデカップリング容量３３の効果を薄れさせてしまう。すなわち、この回路はＲＣローパスフィルタを形成しており、高周波ノイズに対しての低減効果がキャンセルされる。通常、ＣＭＯＳプロセスでは、デカップリング容量としてＭＯＳトランジスタのゲート容量を使用するが、ノイズ低減のためには大きな面積を要するため、デカップリング容量の効率を下げるようなダンピング抵抗を使用することは好ましくない。
【００１６】
上述したダンピング抵抗の使用により発生する問題を解決する方法として、非特許文献１には上述したＬＣ回路に対して共振を回避する以下のような技術が記載されている。
図８は、図５に示すＬＣ回路にＲＬＣ回路を付加した図である。図に示すＲＬＣ回路は、インダクタ６２（インダクタンスＬ１Ａ）、抵抗６４（レジスタンスＲ１）、容量６５（キャパシタンスＣ１）、インダクタ６３（インダクタンスＬ１Ｂ）が直列に接続され、インダクタ６２、６３の一端はそれぞれ内部回路６１の電源ＶＤＤ、グラウンドＶＳＳに接続されている。
【００１７】
図９は、図８の内部回路を除く、ＬＢＰ、ＬＢＧ、ＣＤからなるＬＣ回路とＲ１、Ｌ１Ａ、Ｌ１Ｂ、Ｃ１からなるＲＬＣ回路の小信号等価回路を示す図である。ＬＣ回路は、式（２）に示すように、並列共振周波数に対して端子Ａから端子Ｂまでのインピーダンスの絶対値が無限大となる。ここで、図９に示すように、追加されたＲＬＣ回路は直列共振回路となっており、ＬＣ回路のインピーダンスを打ち消すよう機能する。すなわち、Ｃ１、Ｌ１Ａ＋Ｌ１Ｂの値を適切に設定することにより、以下の式（３）で表わされる直列共振周波数と式（２）で表わされる並列共振周波数が等しくなるようにする。
【００１８】
【数３】
2008118424.tif 000005
【００１９】
図１０は、図６に示すＬＣ回路におけるインピーダンスの絶対値の周波数特性と、図９に示すＬＣ回路にＲＬＣ回路を付加した場合のインピーダンスの絶対値の周波数特性を示す図である。図中の破線αは図６に示すＬＣ回路だけの場合、一点鎖線βはＬＣ回路にＣ１、Ｌ１Ａ＋Ｌ１Ｂを付加した場合、実線γはさらにＲ１を付加した場合の周波数特性である。
【００２０】
図１０に示すように、図９の端子Ａ（ＶＤＤノード）から端子Ｂ（ボード上のプレーン）までのインピーダンスの周波数特性βは、式（２）で示す周波数で無限大とならず、その両側に周波数が無限大となるポイントができることがわかる。これは、Ｃ１、Ｌ１Ａ＋Ｌ１Ｂを付加することにより、その共振周波数が、周波数特性αに示す共振周波数の両側に移動することを意味する。さらに、周波数特性γからは、Ｒ１を直列に接続し、かつ、その値を適切にとることにより、周波数特性βのインピーダンス無限大のポイントを緩和し共振を抑えていることがわかる。
【００２１】
非特許文献１では、Ｒ１、Ｃ１、Ｌ１ＡおよびＬ１ＢをＩＣチップ内部で形成する方法、また、ＩＣチップを搭載するボード上にＲ１、Ｃ１を形成し、Ｌ１Ａ、Ｌ１Ｂとしてボンディングワイヤを利用する方法が提案されている。この方法によれば、Ｒ１は、内部回路への電流供給経路やデカップリング容量そのものに関与しないため、上述したダンピング抵抗が抱える問題を解決できるとしている。
【非特許文献１】Ｍａｒｋ  Ｉｎｇｅｌｓ  ａｎｄ  Ｍｉｃｈｉｅｌ  Ｓ．Ｊ．Ｓｔｅｙａｅｒｔ，“Ｄｅｓｉｇｎ  Ｓｔｒａｔｅｇｉｅｓ  ａｎｄ  Ｄｅｃｏｕｐｌｉｎｇ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  ｔｈｅ  Ｅｆｆｅｃｔｓ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｉｎ  Ｍｉｘｅｄ−Ｍｏｄｅ  ＩＣ’ｓ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．  ３２，ＮＯ．７，ＪＵＬＹ  １９９７、ｐ.１１３６−１１４１
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、非特許文献１に記載された技術では、ＩＣチップの内部回路のノイズ低減や共振防止を図ることができるものの、出力バッファの同時動作によるノイズについては考慮されていない。
【００２３】
出力バッファが同時動作する場合、例えば、同時に“Ｈ”レベルを出力した場合に、出力信号が内部電源の電位レベルの揺れに追従したり、同時に“Ｌ”レベルを出力した場合に、内部グラウンドの電位レベルの揺れに追従してしまう。しかし、出力バッファが同時に動作したとしても、出力バッファの出力レベルは外部の基準に一致している必要があり、内部電源、内部グラウンドのレベルは極力外部の電源、グラウンドに合わせる必要がある。ところが、上述したデカップリング容量は、電源ＶＤＤ−グラウンドＶＳＳ間の電位差を相対的に一定に保つ役割を果たすが、外部電源およびグラウンドに対する絶対値を一定に保つことには寄与していない。
【００２４】
また、出力バッファは、ＩＣチップの内部回路と異なり、通常、比較的大きな負荷容量を駆動する必要がある。後述するように、この負荷容量の影響により、系全体で見たときの共振点は、前述の式（２）で示す周波数とは別に、さらに、高周波側に新たにもう１つ発生することになる。このよう問題は、デカップリング容量を付加する方法や非特許文献１に開示された方法では解決できない。
【００２５】
本発明の目的は、前記従来技術に基づく問題点を解消し、ＩＣチップの動作時に発生する電源ノイズ、特に、出力バッファが同時動作する際に発生する電源ノイズを低減する電源ノイズ抑制装置を提供することにある。
【課題を解決するための手段】
【００２６】
すなわち、上記目的を達成するために、本発明は、複数の出力バッファと、それら複数の出力バッファの専用電源および専用グラウンドの間に接続されたデカップリング容量とを備えるＩＣチップが収納されたパッケージをボード上に搭載すると共に、そのボード上のプレーンと上記専用電源との間、および／または前記ボード上のプレーンと前記専用グラウンドとの間に接続され、２つの直列ＲＬＣ回路が並列に接続された直列ＲＬＣ回路セットを備える電源ノイズ抑制装置を提供するものである。
【００２７】
さらに、上記ボード上のプレーンと専用電源との間に接続された直列ＲＬＣ回路のインダクタンスには、パッケージの電源ピンと前記専用電源とを接続するボンディングワイヤのインダクタンスを用いることが好ましい。同様に、上記ボード上のプレーンと専用グラウンドとの間に接続された直列ＲＬＣ回路のインダクタンスには、前記パッケージのグラウンドピンと前記専用グラウンドとを接続するボンディングワイヤのインダクタンスを用いることが好ましい。
【００２８】
また、上記ＩＣチップの２つの並列共振周波数と、直列ＲＬＣ回路セットの２つの直列共振周波数とが同じであることが好ましい。
【発明の効果】
【００２９】
本発明では、電源ノイズ対策、特に、出力バッファの同時動作によるノイズ対策として、デカップリング容量を利用した際の共振問題をダンピング抵抗の使用なしで解決するものである。また、通常、出力バッファの同時動作によるノイズを低減するために、ＩＣチップ内部へ電源、グラウンド供給用のピン数を十分確保する必要があったが、本発明によれば、このピン数を削減することが可能となる。さらに、本発明によれば、出力バッファの専用電源、専用グラウンドの供給ノードからボードプレーン等へＲＬＣ回路を接続するため、出力バッファの出力信号の電位レベルをチップ外部の電源、グラウンドの電位レベルに一致させることが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電源ノイズ抑制装置を詳細に説明する。
【００３１】
図１１は、ＩＣチップが備える出力バッファの構成を示す一例の概念図である。同図には、この出力バッファの出力端子ＯＵＴに接続されるボンディングワイヤ８３およびチップ外部の負荷容量８４も示されている。図に示すとおり、この出力バッファは、ソースが電源ＩＯ−ＶＤＤとグラウンドＩＯ−ＶＳＳの間に直列に接続されたＰＭＯＳトランジスタ（以下ＰＭＯＳ）とＮＭＯＳトランジスタ（以下ＮＭＯＳ）で構成され、これらＰＭＯＳとＮＭＯＳのドレイン同士は共通に出力バッファの出力端子ＯＵＴに接続され、ゲートは共通接続されて入力信号ＩＮが入力されている。ここで、電源ＩＯ−ＶＤＤおよびグラウンドＩＯ−ＶＳＳは、入力バッファも含む入出力バッファまたは出力バッファの専用電源および専用グラウンドである（以下、単に専用電源および専用グラウンドと呼ぶ）。この入力信号ＩＮが “Ｌ”レベルの場合、ＰＭＯＳはオン状態、ＮＭＯＳがオフ状態となって“Ｈ”レベルを出力する。入力信号ＩＮが“Ｈ”レベルの場合は、ＰＭＯＳとＮＭＯＳが逆の状態となって“Ｌ”レベルを出力する。以下、ＰＭＯＳ、ＮＭＯＳのオン抵抗は十分低いもの（≒０Ω）と仮定して説明する。
【００３２】
図１２は、図１１に示す出力バッファがＩＣチップに複数備えられた場合であって、かつ、出力バッファを除いたＲＬＣ回路の小信号等価回路を示す図である。図中、ＣＤはデカップリング容量のキャパシタンス、ＣＬは負荷容量８４のキャパシタンス、ＬＢはボンディングワイヤの１本あたりのインダクタンスを示している。同図の小信号等価回路は、専用電源ＩＯ−ＶＤＤおよび専用グラウンドＩＯ−ＶＳＳがそれぞれｍ本のボンディングワイヤで外部から供給されるものとし、出力バッファは、Ｎ個存在しているものとしてモデル化されている。また、モデルでは、Ｎ個の出力バッファのうちｎ個が“Ｈ”レベルを出力し、残りＮ−ｎ個が“Ｌ”レベルを出力するものとしている。
【００３３】
図１２に示す小信号等価回路において、端子Ａと端子Ｂ間のインピーダンスの周波数特性は、ＩＣチップの動作周波数領域において２つの共振周波数ｆ１、ｆ２を持つことにより問題となる。
【００３４】
図１は、本発明に係る電源ノイズ抑制装置の構成の一実施形態を示す概念図である。図１に示すように、電源ノイズ抑制装置は、図示しないボード上に、ＩＣチップ１、パッケージ２、および直列ＲＬＣ回路７１１、７１２、７２１、７２２を備えている。また、図１には、出力バッファ４が駆動する負荷容量６と外部電源３６も示されている。図１においては、便宜上、複数の出力バッファを１個の出力バッファ４で代表している。なお、図５、図６、図７、図８、図９、図１１、図１２にて説明した構成要素と同じものは同じ符号を付し、詳細な説明は省略する。
【００３５】
ここで、ＩＣチップ１はパッケージ２に収納され、入出力バッファの専用電源ＩＯ−ＶＤＤと専用グラウンドＩＯ−ＶＳＳとの間にはデカップリング容量３が接続されている。図中、５は出力バッファ用のボンディングワイヤ、３４，３５は外部電源３６との接続用ボンディングワイヤ、７，１０，１３，１６は直列ＲＬＣ回路を構成するボンディングワイヤである。
【００３６】
直列ＲＬＣ回路７１１、７１２は、ＩＣチップ１内の専用電源ＩＯ−ＶＤＤとパッケージ２が搭載されるボード上のグラウンドプレーン８１との間に設けられている。直列ＲＬＣ回路７１１では、インダクタンスＬＢのボンディングワイヤ７、レジスタンスＲＥＸ１の抵抗８、およびキャパシタンスＣＥＸ１の容量９が直列に接続され、一方、直列ＲＬＣ回路７１２では、インダクタンスＬＢのボンディングワイヤ１０、レジスタンスＲＥＸ２の抵抗１１、およびキャパシタンスＣＥＸ２の容量１２が直列に接続されている。さらに、この２つの直列ＲＬＣ回路７１１と７１２は、専用電源ＩＯ−ＶＤＤとグラウンドプレーン８１との間で並列に接続され、２つで１セットの直列ＲＬＣ回路セット７１を構成している。
【００３７】
本実施形態では、専用グラウンドＩＯ−ＶＳＳとグラウンドプレーン８１との間にも、同様の構成にて、直列ＲＬＣ回路７２１、７２２と直列ＲＬＣ回路セット７２を設けた。即ち、直列ＲＬＣ回路７２１では、インダクタンスＬＢのボンディングワイヤ１３、レジスタンスＲＥＸ１の抵抗１４、およびキャパシタンスＣＥＸ１の容量１５が直列に接続され、一方、直列ＲＬＣ回路７２２では、インダクタンスＬＢのボンディングワイヤ１６、レジスタンスＲＥＸ２の抵抗１７、およびキャパシタンスＣＥＸ２の容量１８が直列に接続されている。さらに、この２つの直列回路７２１と７２２は、専用グラウンドＩＯ−ＶＳＳとグラウンドプレーン８１との間で並列に接続され、２つで１セットの直列ＲＬＣ回路セット７２を構成している。
【００３８】
また本実施形態では、上述した２種類の共振周波数ｆ１、ｆ２と同じ共振周波数を、直列ＲＬＣ回路セット７１、７２が持つように、ＣＥＸ１とＣＥＸ２の値を決定する。便宜上、直列ＲＬＣ回路７１１と７２１の共振周波数がｆ１、直列ＲＬＣ回路７１２と７２２の共振周波数がｆ２となるようにすると、ＣＥＸ１とＣＥＸ２の値は以下の式（４）、（５）から求めることができる。
【００３９】
【数４】
2008118424.tif 000006
【００４０】
上述したように、電源ノイズ低減のために、一般的に、電源とグラウンドとの間にデカップリング容量を挿入するが、このデカップリング容量による共振の問題が発生する。この共振周波数は、出力バッファが駆動する負荷容量の値が小さい場合は前述の式（２）で表現できるが、負荷容量の値が大きい場合は式（２）から移動し、さらに、新たにもう１つの共振点が出現する。このようなことから、本発明の電源ノイズ抑制装置では、これら２つの共振周波数に対応する２種類の直列ＲＬＣ回路のセットを専用電源側および専用グラウンド側にそれぞれ用意する。また、本発明の電源ノイズ抑制装置は、非特許文献１に記載されているように、ＩＣチップ内部の電源とグラウンドの供給ノードにＲＬＣ回路を挿入するのではなく、出力バッファの出力レベルをＩＣチップの外部の電位と合わせるため、ボード上のグラウンドプレーン等とＩＣチップ内部の出力バッファ専用電源または専用グラウンドとの間に、直列ＲＬＣ回路２つを並列に接続した直列ＲＬＣ回路セットを挿入するというものである。
【００４１】
以下に、ＬＶＴＴＬ規格にもとづき、ＣＭＯＳプロセスによる出力バッファに本発明を適用した場合について述べる。
【００４２】
一例として、以下のような状況を想定する。
（１）ボンディングワイヤにおける、
１本あたりのインダクタンスＬＢ                  ：１５ｎＨ
（２）出力バッファの内の１個が駆動する負荷容量の
キャパシタンスＣＬ                              ：２０ｐＦ
（３）電源とグラウンドの
供給ノードへのボンディング数ｍ                  ：４
（４）出力バッファの総個数Ｎ                        ：４０
（５）デカップリング容量のキャパシタンスＣＤ          ：２０００ｐＦ
図２は、上記数値を用い、かつ、直列ＲＬＣ回路セットを接続しなかった場合、すなわち、図１２に示す小信号等価回路における、端子Ａから端子Ｂの間のインピーダンスの周波数特性図である。図２から分かるように、共振周波数ｆ１およびｆ２がそれぞれ３９ＭＨｚおよび１２５ＭＨｚ周辺に出現する。ここで、出力バッファＮ個のうちｎ個が“Ｈ”レベルを出力し、Ｎ−ｎ個が“Ｌ”レベルを出力するものとしている。このｎの値に依存して共振周波数ｆ１、ｆ２の値が変化するが、デカップリング容量が負荷容量に比較して大きな値であればその依存度は低く、ｎが変化してもｆ１、ｆ２の変化分は小さい。
【００４３】
ここで、非特許文献１に開示されているデカップリング容量による共振（ｆ１に相当）を防止する技術を適用する場合、図８のインダクタンスＬ１ＡおよびＬ１Ｂが上記と同様のボンディングワイヤのインダクタンスＬＢと仮定すると、式（３）がｆ１と等しくなるためには、キャパシタンスＣ１は５５０ｐＦとなる。
【００４４】
一方、本実施形態の場合、上述の式（４）、（５）にｆ１＝３９ＭＨｚ、ｆ２＝１２５ＭＨｚを代入すると、共振周波数ｆ１に対応するＣＥＸ１は１１００ｐＦ、共振周波数ｆ２に対応するＣＥＸ２は１１０ｐＦとなる。
【００４５】
以上の結果を踏まえ、以下の（Ａ）から（Ｄ）までの４つの条件下における、ＬＶＴＴＬ規格にもとづいたＣＭＯＳ出力バッファのシミュレーション（ＳＰＩＣＥ）を行なった。
（Ａ）電源ノイズ低減の対策を施さなかった場合。
（Ｂ）デカップリング容量のみ挿入した場合。
（Ｃ）デカップリング容量を挿入し、かつ非特許文献１に開示の対策を施した場合。
（Ｄ）デカップリング容量を挿入し、かつ直列ＲＬＣ回路セットを２セット接続した場合。
ここで、条件（Ｃ）のＲ１および条件（Ｄ）のＲＥＸ１、ＲＥＸ２は、出力波形が最も整って見えるよう、それぞれ６Ω、３Ω、５Ωに設定した。なお、出力バッファの外部からの電源電圧は３．３Ｖが供給されており、理想的な“Ｈ”出力レベル、“Ｌ”出力レベルはそれぞれ３．３Ｖ、０Ｖである。
【００４６】
図３は、条件（Ａ）〜（Ｄ）でのシミュレーションで得られた出力バッファの出力波形図である。シミュレーションでは、出力バッファ４０個を同時に（全く同じタイミングで）“Ｌ”出力から“Ｈ”出力へと遷移させている。図に示すとおり、条件（Ａ）では、電源電圧をＩＣチップ内に供給するボンディングワイヤの数が足りず、出力が“Ｈ”に遷移した直後に出力波形に大きなリンギングが観測される。このとき、“Ｈ”に遷移した後の出力波形の変動は、最大で４．９Ｖ、最小で２．３Ｖに達してしまうことが分かる。
【００４７】
条件（Ｂ）では、デカップリング容量による電源ノイズの改善効果が見られ、“Ｈ”に遷移した後の出力波形の変動は条件（Ａ）に比べ抑えられている。しかし、条件（Ａ）と異なり、出力波形が立ち上がってから１００ｎｓたっても、デカップリング容量を挿入したことによる共振のため、出力波形の変動が観測される。
【００４８】
条件（Ｃ）は、条件（Ｂ）と異なり、共振が途中で消滅していることが観測できる。しかし、出力が “Ｈ”に遷移直後のリンギングは、条件（Ｂ）と同程度の振幅で残ってしまう。
【００４９】
本発明が適用された条件（Ｄ）では、デカップリング容量挿入による共振が防止されるとともに、出力が“Ｈ”に遷移した直後のリンギングも小さく抑えられていることが分かる。
【００５０】
図１に示す本実施形態では、専用電源ＩＯ−ＶＤＤとグラウンドプレーンとの間、および専用グラウンドＩＯ−ＶＳＳとグラウンドプレーンとの間に、それぞれ直列ＲＬＣ回路セットを接続した。したがって、ＩＣチップの外部から内部への電源とグラウンドの供給ピンの他に、新たに４ピン（即ち、直列ＲＬＣ回路が２つ／セット×２セット）使用することになる。ＩＣチップのピン数に余裕がある場合には、これら直列ＲＬＣ回路セットのセット数を増やすことにより、出力バッファの出力波形はさらに改善される。従来、ＩＣチップのピン数に余裕がある場合には、それらを電源やグラウンドの供給ピンとして使用して出力波形を改善していた。しかし、後述するように、本発明を適用すると、これらの余剰ピンを単純に電源やグラウンドの供給ピンとして使用するより出力波形が良好となる。
【００５１】
これを確認するため、以下の２つの条件でシミュレーションを行なった。
（Ｅ）（Ａ）の条件において、電源およびグラウンドの内部への供給本数ｍを４本から１２本に増加させた場合。
（Ｆ）（Ｄ）の条件において、専用電源ＩＯ−ＶＤＤとボード上のグラウンドプレーンとの間に接続される直列ＲＬＣ回路セットを、１セットから４セットに、かつ専用グラウンドＩＯ−ＶＳＳとボード上のグラウンドプレーンとの間に接続される直列ＲＬＣ回路セットを、１セットから４セットに、それぞれ増加させた場合。
【００５２】
この２つの条件においては、電源、グラウンドの供給ピンおよび直列ＲＬＣ回路で使用するピンの合計数は、ともに同じ２４ピンとなっている。
【００５３】
図４は、条件（Ｅ）、（Ｆ）でのシミュレーションで得られた出力バッファの出力波形図である。同図に示すように、条件（Ｅ）では条件（Ａ）よりも、電源とグラウンドを供給するボンディングワイヤが強化されて、インダクタンス成分を小さくすることができ、出力が“Ｈ”に遷移した直後のリンギングは、条件（Ａ）よりも小さく抑えられている。しかし、条件（Ｆ）では、使用しているピン数が条件（Ｅ）と同数であるのにも拘わらず、出力が“Ｈ”に遷移した直後のリンギングは、条件（Ｅ）と比較してもはるかに小さい振幅に抑えられていることがわかる。
【００５４】
本実施形態における電源ノイズ抑制装置は、電源ノイズ対策、特に、出力バッファの同時動作ノイズ対策としてデカップリング容量を使用した場合に、新たにもう１つの共振周波数が発生するという問題をダンピング抵抗等を使用せずに解決するものである。
【００５５】
また、従来、出力バッファの同時動作ノイズを低減するために、ＩＣチップ内部への電源やグラウンドの供給ピンを十分数確保することで対応していたが、本実施形態によれば、このピン数増を避けることができる。
【００５６】
さらに、入出力バッファの専用電源および専用グラウンドから、ボード上のグラウンドプレーン等へ直列ＲＬＣ回路セットを接続するため、出力バッファの出力信号の電位レベルを外部と一致させることができる。
【００５７】
なお、本実施形態では、ＩＣチップ内部の専用電源と専用グラウンドに、共振周波数に対応する２つの直列ＲＬＣ回路が並列に接続された直列ＲＬＣ回路セットを、それぞれ１セットずつ接続しているが、例えば、専用電源ノードのみに共振周波数ｆ１、ｆ２に対応する直列ＲＬＣ回路が並列に接続された直列ＲＬＣ回路セットを１セット接続する構成としても良い。ただし、出力バッファの動作として“Ｈ”出力と“Ｌ”出力があるため、専用電源と専用グラウンドに、それぞれ１セットずつ接続しておくのが、より好ましい。また、各ノードに、複数の直列ＲＬＣ回路セットを接続しても良い。上述したように、この直列ＲＬＣ回路セットのセット数を増やすほど、電源ノイズや同時動作ノイズ防止の効果が高まる。
【００５８】
なお、本実施形態では、ボード上のプレーンとして、グラウンドプレーンを用いたが、安定した電位であってボード上に設けられた箇所ならどこでも良く、例えば、電源とグラウンドの中間電位であっても構わない。
【００５９】
本発明は、基本的に以上のようなものである。
【００６０】
以上、本発明の電源ノイズ抑制装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る電源ノイズ抑制装置の構成を示す一実施形態の概念図である。
【図２】図１２に示す小信号等価回路における端子Ａから端子Ｂ間インピーダンスの周波数特性図である。
【図３】条件（Ａ）〜（Ｄ）でのシミュレーションで得られた出力バッファの出力波形図である。
【図４】条件（Ｅ）、（Ｆ）でのシミュレーションで得られた出力バッファの出力波形図である。
【図５】デカップリング容量を搭載したＩＣチップおよびＩＣチップと外部電源との接続構成を示す概念図である。
【図６】図５の内部回路を除いた部分のＬＣ回路の小信号等価回路図である。
【図７】図５に示すＬＣ回路にダンピング抵抗を挿入した図である。
【図８】図５に示すＬＣ回路にＲＬＣ回路を付加した図である。
【図９】図８の内部回路を除いたＬＣ回路およびＲＬＣ回路の小信号等価回路を示す図である。
【図１０】図６に示すＬＣ回路におけるインピーダンスの絶対値の周波数特性と、図９に示すＬＣ回路にＲＬＣ回路を付加した場合のインピーダンスの絶対値の周波数特性を示す図である。
【図１１】ＩＣチップが備える出力バッファの構成を示す一例の概念図である。
【図１２】図１１に示す出力バッファがＩＣチップに複数備えられた場合であって、かつ、出力バッファを除いたＲＬＣ回路の小信号等価回路を示す図である。
【符号の説明】
【００６２】
１、３１、５１、６１  ＩＣチップ
２  ＩＣパッケージ
３、３３  デカップリング容量
４  出力バッファ
５、７、１０、１３、１６、３４、３５、８３  ボンディングワイヤ
６、８４  負荷容量
８、１１、１４、１７、６４  抵抗
９、１２、１５、１８、６５  容量
３２  内部回路
３６  外部電源
５２、５３  ダンピング抵抗
６２、６３  インダクタ
７１、７２  直列ＲＬＣ回路セット
７１１、７１２  直列ＲＬＣ回路（７１のセットに含まれるもの）
７２１、７２２  直列ＲＬＣ回路（７２のセットに含まれるもの）
８１  ボード上のグラウンドプレーン
【図１】
2008118424.tif 000007
【図２】
2008118424.tif 000008
【図３】
2008118424.tif 000009
【図４】
2008118424.tif 000010
【図５】
2008118424.tif 000011
【図６】
2008118424.tif 000012
【図７】
2008118424.tif 000013
【図８】
2008118424.tif 000014
【図９】
2008118424.tif 000015
【図１０】
2008118424.tif 000016
【図１１】
2008118424.tif 000017
【図１２】
2008118424.tif 000018