(57)【要約】【課題】単純な回路構成を維持しつつ、ダイナミックレンジを拡大した積分型Ａ／Ｄ変換器を提供する。【解決手段】積分器の基準電位を可変とする。具体的には、入力電位に比例する基準電位を積分器に供給する。入力電位に応じて積分器の動作点を変えるので、ダイナミックレンジの拡大が可能となる。更には、放電時に積分器に入力する参照電位を可変とする。具体的には、基準電位との差が一定に保たれた参照電位を積分器に入力する。これにより、放電に要する時間と入力電位は比例関係となり、積分型ＡＤＣの特徴である単純な回路構成を維持できる。【選択図】図１
2008182688.tif 000002
【特許請求の範囲】
【請求項１】
積分器と、第１乃至第３のスイッチと、乗算回路と、減算回路と、を有し、
前記積分器は、オペアンプと、容量素子と、を有し、
前記容量素子は、前記オペアンプの反転入力端子と出力端子との間に電気的に接続され、
前記第１のスイッチは、前記容量素子に並列に電気的に接続され、
前記第２及び第３のスイッチの一方の端子は、前記オペアンプの反転入力端子に電気的に接続され、
前記乗算回路の出力端子と前記減算回路の入力端子は、前記オペアンプの非反転入力端子に電気的に接続され、
前記乗算回路の入力端子は、前記第２のスイッチの他方の端子に電気的に接続され、
前記減算回路の出力端子は、前記第３のスイッチの他方の端子に電気的に接続されていることを特徴とする積分型Ａ／Ｄ変換器。
【請求項２】
積分器と、第１乃至第３のスイッチと、乗算回路と、減算回路と、を有し、
前記積分器は、オペアンプと、容量素子と、抵抗素子と、を有し、
前記容量素子は、前記オペアンプの反転入力端子と出力端子との間に電気的に接続され、
前記第１のスイッチは、前記容量素子に並列に電気的に接続され、
前記第２及び第３のスイッチの一方の端子は、前記抵抗素子を介して前記オペアンプの反転入力端子に電気的に接続され、
前記乗算回路の出力端子と前記減算回路の入力端子は、前記オペアンプの非反転入力端子に電気的に接続され、
前記乗算回路の入力端子は、前記第２のスイッチの他方の端子に電気的に接続され、
前記減算回路の出力端子は、前記第３のスイッチの他方の端子に電気的に接続されていることを特徴とする積分型Ａ／Ｄ変換器。
【請求項３】
請求項１又は請求項２において、
前記乗算回路は、第１の抵抗素子及び第２の抵抗素子を有し、
前記第１の抵抗素子の一方の端子は、前記第２の抵抗素子の一方の端子に電気的に接続され、
前記第１の抵抗素子の他方の端子は、前記減算回路の入力端子に電気的に接続され、
前記第１の抵抗素子と前記第２の抵抗素子の間は、前記乗算回路の入力端子に電気的に接続され、
前記第２の抵抗素子の他方の端子は、接地電位に電気的に接続されていることを特徴とする積分型Ａ／Ｄ変換器。
【請求項４】
請求項１又は請求項２において、
前記減算回路は、第１及び第２のトランジスタを有し、
前記減算回路の入力端子は、前記第１のトランジスタのゲート電極に電気的に接続され、
前記第１のトランジスタのソース電極及びドレイン電極の一方は、電源電位に電気的に接続され、
前記第１のトランジスタのソース電極及びドレイン電極の他方は、前記第２のトランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記第２のトランジスタのソース電極及びドレイン電極の他方は、接地電位に電気的に接続されていることを特徴とする積分型Ａ／Ｄ変換器。
【請求項５】
請求項４において、
前記第１及び第２のトランジスタは、Ｎ型トランジスタであることを特徴とする積分型Ａ／Ｄ変換器。
【請求項６】
請求項１又は請求項２において、
前記減算回路は、オペアンプと、第１のトランジスタと、第２のトランジスタと、を有し、
前記減算回路の入力端子は、第１のトランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記第１のトランジスタのソース電極及びドレイン電極の他方は、該第１のトランジスタのゲート電極、前記減算回路の前記オペアンプの非反転入力端子、並びに前記第２のトランジスタのソース電極及びドレイン電極の一方に電気的に接続され、
前記減算回路の前記オペアンプの出力端子は、該オペアンプの反転入力端子に電気的に接続され、
前記第２のトランジスタのソース電極及びドレイン電極の他方は、接地電位に電気的に接続されていることを特徴とする積分型Ａ／Ｄ変換器。
【請求項７】
請求項６において、
前記第１のトランジスタはＰ型トランジスタであり、前記第２のトランジスタはＮ型トランジスタであることを特徴とする積分型Ａ／Ｄ変換器。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の積分型Ａ／Ｄ変換器を有することを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項７のいずれか一に記載の積分型Ａ／Ｄ変換器を有することを特徴とするセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換器（アナログデジタル変換器）に関する。特に積分型Ａ／Ｄ変換器に関する。更には、当該変換器を有する半導体装置、及びセンサ装置に関する。
【背景技術】
【０００２】
自然界に存在する音、光、熱、力、電場及び磁場等の物理量はアナログのパラメータとして表すことができる。一方、計測、制御又は通信等の分野において、情報処理のデジタル化が進んでいる。民生機器でいえばデジタルカメラ等が好例である。本来アナログ量として扱われる物理量をデジタルとして扱う場合に、アナログ−デジタル間のインターフェースを担うデバイスが、Ａ／Ｄ変換器（Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ。以下、ＡＤＣという。）である。すなわち、ＡＤＣはアナログデータをデジタルデータに変換する。自然界に存在する上記の各種の物理量を情報として処理するには、多くの場合にＡＤＣを必要とする。そのため、ＡＤＣの応用分野は多岐に渡り、その重要性は極めて高いといえる。
【０００３】
ＡＤＣには種々の方式が存在し、代表的なものとしては、逐次比較型、並列比較型（ｆｌａｓｈ型ともいう）、ΔΣ型（ΣΔ型ともいう）及び積分型等がある。
【０００４】
積分型ＡＤＣは、他の方式と較べると変換速度は遅いものの、回路構成が単純なため、安価に作製することが可能であり、雑音の影響を受けにくい。そのため、ノイズの多い環境、又は高い更新レートを必要としないアプリケーション等に用いられている。
【０００５】
積分型ＡＤＣの一種であり、よく用いられているデュアルスロープ型ＡＤＣの動作原理を図２及び図３を参照して説明する。図２は、デュアルスロープ型ＡＤＣを構成する回路の主要部を示す。デュアルスロープ型ＡＤＣは、オペアンプ１５１、抵抗素子１５２及び容量素子１５３を有する積分器１５４と、積分器１５４の出力電位Ｖｏｕｔを初期化する第１のスイッチ１５６と、入力電位Ｖｉｎを積分器１５４に入力するための充電用スイッチとして機能する第２のスイッチ１５８と、参照電位Ｖｒｅｆを積分器に入力するための放電用スイッチとして機能する第３のスイッチ１６０と、を有する。
【０００６】
なお、ここでいう「電位」とは、接地された電気的ノードの電気的な位置エネルギーを０としたときの、相対的な位置エネルギーを意味することとし、以下でも同様に扱うものとする。ただし、回路全体の基準となる電気的ノードにおける電位を明確に定めることができれば十分であり、必ずしも接地電位を０とする必要は無く、以下で述べる発明の趣旨もこれに限定されるものではない。
【０００７】
図２に示す、従来のデュアルスロープ型ＡＤＣの動作について以下に説明する。まず、第１のスイッチ１５６をオンにすることで容量素子１５３の二端子間を短絡させ、積分器１５４の出力電位Ｖｏｕｔを基準電位Ｖｏｆｆｓｅｔとなるように初期化する。次に、第１のスイッチ１５６をオフにした後第２のスイッチ１５８をオンにすることで、入力信号を積分器１５４に一定期間蓄積していき、充電を行う。最後に、第２のスイッチ１５８をオフにした後に第３のスイッチ１６０をオンにして積分器１５４の出力電位Ｖｏｕｔが初期化時のレベルすなわち基準電位Ｖｏｆｆｓｅｔに戻るまで放電する。放電に要する期間（放電期間）をカウントすることで、Ａ／Ｄ変換が達成される。
【０００８】
放電期間のカウントは、具体的には、第３のスイッチ１６０をオンにした時点からカウントアップ動作を開始し、出力電位Ｖｏｕｔが基準電位Ｖｏｆｆｓｅｔと等しくなった時点でカウントアップ動作を終了する。カウントアップ動作を実現するには公知の一般的なカウンタ回路を用いればよい。カウントアップを０から始めることで、カウントアップ終了時にカウンタ回路が保持するデジタルデータにクロック周期を乗じた値が、放電期間となる。すなわち、カウンタ回路を制御するために、リセット信号と一定周期のクロック信号を用いる。また、出力電位Ｖｏｕｔが基準電位Ｖｏｆｆｓｅｔと等しくなった時点を検出するためには、ここには図示しない一般的なコンパレータ回路を用いればよい。すなわち、コンパレータ回路の２つの入力端子のうち、一方の入力端子には出力電位Ｖｏｕｔを、他方には基準電位Ｖｏｆｆｓｅｔを入力する。このほか、第１から第３のスイッチの制御は一般的な、論理ゲートを組み合わせた公知の回路を用いて実現すればよい。
【０００９】
図３は、積分器１５４の出力電位Ｖｏｕｔの時間変化を示す。ｘ軸に時間を、ｙ軸に積分器１５４の出力電位Ｖｏｕｔを示す。ここでは、入力電圧Ｖｉｎ１（入力電位Ｖｉｎと基準電位Ｖｏｆｆｓｅｔ間の差）と、Ｖｉｎ１の２倍の大きさの入力電圧Ｖｉｎ２（入力電位Ｖｉｎと基準電位Ｖｏｆｆｓｅｔ間の差）を入力した場合を示す。充電期間Ｔ１の開始時における積分器１５４の出力電位Ｖｏｕｔは、入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２の値に関らず基準電位Ｖｏｆｆｓｅｔと等しい。充電期間Ｔ１では、積分器１５４の出力電位Ｖｏｕｔが入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２の大きさに応じて一次関数的に変化する。そのため、充電期間Ｔ１の終了時における積分器１５４の出力電圧Ｖｏｕｔ１（出力電位Ｖｏｕｔと基準電位Ｖｏｆｆｓｅｔ間の差）又は出力電圧Ｖｏｕｔ２（出力電位Ｖｏｕｔと基準電位Ｖｏｆｆｓｅｔ間の差）は、入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２に応じて一次関数的に変化した大きさとなる。次に、入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２と逆極性の参照電圧を積分器１５４に入力することで、充電時とは逆極性の傾きで積分器１５４の出力電位Ｖｏｕｔを変化させる。このとき、参照電圧は一定であるため、充電時の入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２に関わらず出力電位Ｖｏｕｔの時間変化の傾きは一定となる。結果として、積分器１５４の出力電位Ｖｏｕｔが初期化時のレベルに戻るまでに要する期間Ｔ２１又は期間Ｔ２２は、入力電圧Ｖｉｎ１又は入力電圧Ｖｉｎ２の大きさに応じて一次関数的に変化する。
【００１０】
なお、図２の例では、入力電圧Ｖｉｎ１に対し、出力電圧Ｖｏｕｔ１と放電期間Ｔ２１が対応し、入力電圧Ｖｉｎ２に対し、出力電圧Ｖｏｕｔ２と放電期間Ｔ２２が対応する。
【００１１】
ここで、充電期間Ｔ１、放電期間Ｔ２、入力電位Ｖｉｎ、参照電位Ｖｒｅｆ、基準電位Ｖｏｆｆｓｅｔを用いると、一般に、以下の式（１）が成り立つ。
【００１２】
【数１】
2008182688.tif 000003
【００１３】
なお、Ｖｏｆｆｓｅｔ＝０、Ｖｉｎ＞０、Ｖｒｅｆ＜０として動作させることが一般的であるが、（Ｖｉｎ−Ｖｏｆｆｓｅｔ）と（Ｖｒｅｆ−Ｖｏｆｆｓｅｔ）が逆の極性、つまり、（Ｖｉｎ−Ｖｏｆｆｓｅｔ）＞０且つ（Ｖｒｅｆ−Ｖｏｆｆｓｅｔ）＜０、又は（Ｖｉｎ−Ｖｏｆｆｓｅｔ）＜０且つ（Ｖｒｅｆ−Ｖｏｆｆｓｅｔ）＞０）であれば、これに限定されるものではない。
【００１４】
ところで、積分型ＡＤＣが正常に動作するためには、内部の積分器１５４が正確に動作する必要がある。具体的には、積分器１５４の出力電位Ｖｏｕｔが動作中に飽和しないことが、積分型ＡＤＣが正常に動作する条件となる。すなわち、積分型ＡＤＣが正常に動作するための条件は以下の式（２）で表すことができる。
【００１５】
【数２】
2008182688.tif 000004
【００１６】
ここで、Ｒは積分器１５４が有する抵抗素子１５２の抵抗値、Ｃは積分器１５４が有する容量素子１５３の容量値、Ｖｌｉｍｉｔは積分器１５４が正確に動作し得る限界の出力電位であり、左辺は充電期間Ｔ１中における積分器１５４の出力電位Ｖｏｕｔの変化分を表し、右辺は積分器１５４の出力電位Ｖｏｕｔが取り得る変化の幅を表す。Ｖｉｎ＞ＶｏｆｆｓｅｔのときはＶｌｉｍｉｔ＜Ｖｏｆｆｓｅｔであり、このとき、Ｖｌｉｍｉｔは積分器１５４が正確に動作し得る範囲内での下限の出力電位を表す。以下、Ｖｉｎ＞Ｖｏｆｆｓｅｔの場合について説明するが、Ｖｉｎ＜Ｖｏｆｆｓｅｔの場合でも同様である。
【００１７】
式（２）をＶｉｎについて解くと、以下の式（３）のようになる。
【００１８】
【数３】
2008182688.tif 000005
【００１９】
式（３）は、入力電位Ｖｉｎがとりうる値の範囲（以下、ダイナミックレンジという。）が積分器の動作を決定する、各種のパラメータによって制限されることを示す。そのため、ダイナミックレンジの拡大を図る種々の方法がこれまでに提案されてきた（例えば、特許文献１及び特許文献２）。
【特許文献１】特許第３１００４５７号公報
【特許文献２】特許第２５５０８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ダイナミックレンジの拡大を図るための一つの手段として、積分器の時定数（Ｒ×Ｃ）を入力に応じて切り替える手法がある。しかしながらこの方法では、ハードウェア量（形成される回路の面積）が増大する。また、マルチスローピングと呼ばれる技術が知られている。マルチスローピングとは、入力電位や参照電位とは別の電源を用意して、積分器に伝送する電荷量を補償することで、積分器の物理的な限界よりも大きな実効電圧振幅を得る技術である。しかしながらマルチスローピングを用いると、新たな参照電源やスイッチ等が必要となり、積分器を制御する周辺回路が複雑になるという問題があった。
【００２１】
また、その他の手法として、充電期間Ｔ１を小さくすることが考えられるが、ＡＤＣの性能指標である分解能に影響するため、限界がある。
【００２２】
その他にも、放電期間Ｔ２をカウントするためのクロック周期を短くすることで、充電期間Ｔ１を小さくしつつも分解能を維持することが理論上、可能である。しかし、クロック周期は、周辺回路の応答速度により制限される。また、クロック周期を短くすると消費電力が増大し、低消費電力化が困難になる。
【００２３】
本発明は、以上の問題点を鑑み、単純な回路構成を維持しつつ、ダイナミックレンジを拡大した積分型ＡＤＣを提供する。具体的には、上記の問題点が、基準電位を一定としていることに起因していることに着目している。積分型ＡＤＣでは、充電動作と放電動作を経て積分器の出力電位が初期化時のレベルに戻る。しかし、このときの初期化電位である基準電位Ｖｏｆｆｓｅｔを固定している（Ｖｏｆｆｓｅｔが一定である）ために、ダイナミックレンジの拡大が困難である。
【課題を解決するための手段】
【００２４】
本発明のアナログデジタル変換器は、基準電位Ｖｏｆｆｓｅｔを可変とする。具体的には、以下の式（４）で表される基準電位Ｖｏｆｆｓｅｔを用いて、入力電位Ｖｉｎに応じた基準電位Ｖｏｆｆｓｅｔを積分器に供給する。
【００２５】
【数４】
2008182688.tif 000006
【００２６】
ただし、ｋは０＜ｋ＜１の定数である。更には、以下の式（５）で示す参照電位Ｖｒｅｆを用いる。
【００２７】
【数５】
2008182688.tif 000007
【００２８】
ただし、Ｖｃｏｎｓｔは定数である。このとき、式（１）は以下の式（６）で表され、出力期間Ｔ２と入力電位Ｖｉｎは比例関係になる。
【００２９】
【数６】
2008182688.tif 000008
【００３０】
なお、本明細書中において、トランジスタの一種である、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｔｏｒ）は特に区別していない。そのため、トランジスタと記載してあっても、ＴＦＴに置換することを妨げない。同様に、ＴＦＴと記載してあっても、トランジスタに置換することを妨げないものとする。
【００３１】
なお、本明細書中において、半導体装置とは、トランジスタを有する装置全般をいう。表示装置等も含むものとする。
【発明の効果】
【００３２】
本発明を用いることで、積分型ＡＤＣにおいて、単純な回路構成を維持しつつも、従来の方式よりもダイナミックレンジを拡大することができる。そのため、積分型ＡＤＣの動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。又は、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。
【００３３】
更には、従来の方式では出力期間Ｔ２は入力電位Ｖｉｎの一次関数であったが、本発明によれば、基準電位Ｖｏｆｆｓｅｔの値に関わらず出力期間Ｔ２は入力電位Ｖｉｎに比例するので、入出力関係におけるオフセット電圧を考慮する必要がなくなる。そのため、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
【００３５】
（実施の形態１）
本実施の形態では、本発明のアナログデジタル変換器（ＡＤＣ）の構成の一例について、図１を参照して説明する。
【００３６】
図１は、本発明に係るＡＤＣの一構成例を示す回路図である。図１に示すＡＤＣは、オペアンプ１０１、抵抗素子１０２及び容量素子１０３を有する積分器１０４と、積分器１０４の出力電位Ｖｏｕｔを初期化する第１のスイッチ１０６と、入力電位Ｖｉｎを積分器１０４に入力する充電用スイッチとして機能する第２のスイッチ１０８と、参照電位Ｖｒｅｆを積分器１０４に入力する放電用スイッチとして機能する第３のスイッチ１１０と、入力電位Ｖｉｎから基準電位Ｖｏｆｆｓｅｔを生成する乗算回路１１２と、基準電位Ｖｏｆｆｓｅｔから参照電位Ｖｒｅｆを生成する減算回路１１３と、を有する。入力電位Ｖｉｎ用端子と参照電位Ｖｒｅｆ用端子はそれぞれ第２のスイッチ１０８及び第３のスイッチ１１０を介して抵抗素子１０２の一方の端子に接続される。抵抗素子１０２の他方の端子はオペアンプ１０１の反転入力端子（−）に接続される。容量素子１０３はオペアンプ１０１の反転入力端子（−）と出力端子との間に接続される。
【００３７】
なお、オペアンプ１０１の出力電位Ｖｏｕｔを初期化するために、容量素子１０３の二端子間には第１のスイッチ１０６が接続される。入力電位Ｖｉｎは第２のスイッチ１０８を介して積分器１０４に入力されると同時に乗算回路１１２にも入力され、乗算回路１１２からは基準電位Ｖｏｆｆｓｅｔが出力される。ただし、基準電位Ｖｏｆｆｓｅｔと入力電位Ｖｉｎとの間には以下の式（４）の関係が成立する。
【００３８】
【数７】
2008182688.tif 000009
【００３９】
基準電位Ｖｏｆｆｓｅｔはオペアンプ１０１の非反転入力端子（＋）に入力されると同時に減算回路１１３にも入力され、減算回路１１３からは参照電位Ｖｒｅｆが出力される。ただし、基準電位Ｖｏｆｆｓｅｔと参照電位Ｖｒｅｆとの間には以下の式（５）の関係がある。
【００４０】
【数８】
2008182688.tif 000010
【００４１】
図１に示す本発明の積分型ＡＤＣでは、図２に示す従来の積分型ＡＤＣと比較して、乗算回路１１２及び減算回路１１３を有する点が大きく異なる。図２に示す積分型ＡＤＣでは、基準電位Ｖｏｆｆｓｅｔと参照電位Ｖｒｅｆは固定されている（一定値である）が、図１に示すＡＤＣでは基準電位Ｖｏｆｆｓｅｔと参照電位Ｖｒｅｆは入力電位Ｖｉｎに応じて変化する。その他の点については、従来の積分型ＡＤＣと同じ動作をする。従って、以下の式（６）で示すような入出力の関係が得られる。
【００４２】
【数９】
2008182688.tif 000011
【００４３】
乗算回路１１２の回路構成の一例を図４に示す。乗算回路１１２では、抵抗素子１７１と抵抗素子１７２とを直列に接続し、その直列抵抗素子に対して入力電位Ｖｉｎを入力し、抵抗素子１７１が抵抗素子１７２と接続されている箇所から基準電位Ｖｏｆｆｓｅｔを取り出す。この際、抵抗素子１７１と抵抗素子１７２の各々の抵抗値に基づく分圧比を調整することで、式（４）の比例定数ｋを設定する。この例では比例定数ｋは次の式で表される。
【００４４】
【数１０】
2008182688.tif 000012
【００４５】
ただし、Ｒ１とＲ２は各々、抵抗素子１７１及び抵抗素子１７２の抵抗値を表す。
【００４６】
減算回路１１３の回路構成の一例を図５に示す。ただし、ここでは入力電位Ｖｉｎ、基準電位Ｖｏｆｆｓｅｔ及び参照電位Ｖｒｅｆの間に、Ｖｉｎ＞Ｖｏｆｆｓｅｔ＞Ｖｒｅｆの関係が成立する場合について説明する。図５（Ａ）はソースフォロアを用いた例を示す。図５（Ａ）に示す回路は、増幅トランジスタとして機能する第１のトランジスタ２０１（Ｎ型トランジスタ）と、定電流源負荷として働く第２のトランジスタ２０２（Ｎ型トランジスタ）と、を有する。第１のトランジスタ２０１のドレイン電極は電源電位ＶＤＤに接続され、第２のトランジスタ２０２のソース電極は接地電位に接続され、第１のトランジスタ２０１のソース電極と第２のトランジスタ２０２のドレイン電極が参照電位Ｖｒｅｆに接続され、出力端子２０５Ａに接続される。第２のトランジスタ２０２が有するゲート電極２０３に定電位Ｖｂｉａｓを入力した状態で、第１のトランジスタ２０１のゲート電極２０４Ａに基準電位Ｖｏｆｆｓｅｔを入力すると、出力端子２０５Ａの電位は、基準電位Ｖｏｆｆｓｅｔと定電位Ｖｂｉａｓに応じた電位が現れる。例えば、第１のトランジスタ２０１及び第２のトランジスタ２０２の電気的特性（直流特性）が等しければ、Ｖｒｅｆ＝Ｖｏｆｆｓｅｔ−Ｖｂｉａｓの関係がある。このようにして、式（５）の関係が成立する。ただし、この例ではＶｃｏｎｓｔ＝Ｖｂｉａｓである。なお、上記の回路が正常に動作するためには、第１のトランジスタ２０１及び第２のトランジスタ２０２を、共に飽和領域で動作させる必要がある。第１のトランジスタ２０１及び第２のトランジスタ２０２がエンハンスメント型であれば、ＶＤＤ＞Ｖｏｆｆｓｅｔ＞Ｖｒｅｆ＞Ｖｂｉａｓを満たせば十分である。
【００４７】
図５（Ｂ）にはボルテージフォロアを用いた例を示す。図５（Ｂ）に示す回路はボルテージフォロア２０６と、ダイオード接続された第１のトランジスタ２０７（Ｐ型トランジスタ）と、ボルテージフォロア２０６の入力電位を初期化するためにリセットを行う、第２のトランジスタ２０８（Ｎ型トランジスタ）を有する。基準電位Ｖｏｆｆｓｅｔは第１のトランジスタ２０７のソース電極２０４Ｂに接続され、ドレイン電極及びゲート電極はボルテージフォロア２０６の入力端子に接続される。更に、ボルテージフォロア２０６の入力端子は第２のトランジスタ２０８のドレイン電極に接続される。まず、第２のトランジスタ２０８のゲート電極２０９に入力する電位を適切に制御することで、ボルテージフォロア２０６の入力電位を初期化する。第２のトランジスタ２０８をオンすると、第１のトランジスタ２０７と第２のトランジスタ２０８のソース電極とドレイン電極との間に電流が流れる。その後、第２のトランジスタ２０８をオフにする。第２のトランジスタ２０８がオフになった後も、第１のトランジスタ２０７には、チャネルがオフするまで電流が流れ続ける。結果として、ボルテージフォロア２０６の入力電位は（Ｖｏｆｆｓｅｔ−｜Ｖｔｈ｜）となる。ここでＶｔｈは第１のトランジスタ２０７のしきい値電圧を表し、Ｖｔｈ＜０とする。すなわち第１のトランジスタ２０７にはエンハンスメント型を用いるものとする。いくらかの遅延をもってボルテージフォロア２０６の出力端子２０５Ｂに現れる電位Ｖｒｅｆは（Ｖｏｆｆｓｅｔ−｜Ｖｔｈ｜）に到達する。このようにして、式（５）が実現される。ただしこの例ではＶｃｏｎｓｔ＝｜Ｖｔｈ｜である。
【００４８】
本発明を用いることで、積分型ＡＤＣにおいて、単純な回路構成を維持しつつも、従来の方式よりもダイナミックレンジを拡大することができる。そのため、積分型ＡＤＣの動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。
【００４９】
更には、従来の方式では出力期間Ｔ２は入力電位Ｖｉｎの一次関数であったが、本発明によれば、基準電位Ｖｏｆｆｓｅｔの値に関わらず出力期間Ｔ２は入力電位Ｖｉｎに比例する。そのため、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
【００５０】
（実施の形態２）
本実施の形態では、実施の形態１にて説明したＡＤＣを有する無線通信可能な半導体装置の構成について述べる。図６は、無線通信可能な半導体装置のブロック図を示す。図６に示す無線通信可能な半導体装置は、リーダ／ライタ３１４との無線信号によって、データの送受信を行う。
【００５１】
図６に示す半導体装置３００は、信号送受信部３０１、信号強度検出部３０２、信号演算部３０３に大別される。信号送受信部３０１は、アンテナ３０４、整流回路３０５、復調回路３０６及び変調回路３０７を有する。信号強度検出部３０２は、整流回路３０８、電源回路３０９及びＡＤＣ３１０を有する。なお、整流回路３０５と整流回路３０８をまとめて一の整流回路としてもよい。
【００５２】
アンテナ３０４はリーダ／ライタより発信される電磁波を受信し、交流の誘導電圧を発生する。この誘導電圧は半導体装置３００の電源電力となるほか、リーダ／ライタから送信されるデータを含んでいる。
【００５３】
なお、半導体装置３００に用いることのできるアンテナ３０４の形状については特に限定されない。そのため、半導体装置３００が送受信する信号の伝送方式は、電磁結合方式、電磁誘導方式又は電波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適な長さと形状を有するアンテナを設ければよい。本発明では信号の伝送方式として、通信周波数１３．５６ＭＨｚの電磁誘導方式を用いることが好ましい。
【００５４】
伝送方式として電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【００５５】
伝送方式として電波方式の一種であるマイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ〜９６０ＭＨｚ帯）又は２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜決定すればよい。アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状又はこれらを組み合わせた形状で設けてもよい。
【００５６】
ここで、アンテナ３０４の形状の例を図７に示す。信号処理回路が設けられたチップ３２０の周りに一面のアンテナ３２１を配した構造としても良い（図７（Ａ）を参照）。または、信号処理回路が設けられたチップ３２２の周りに、細いアンテナ３２３をチップ３２２の周囲を回るように配してもよい（図７（Ｂ）を参照）。または、図７（Ｃ）に示すように、信号処理回路が設けられたチップ３２４に対して、高周波数の電磁波を受信するためのアンテナ３２５のような形状のアンテナを配してもよい。または、図７（Ｄ）に示すように、信号処理回路が設けられたチップ３２６に対して１８０度無指向性（どの方向からでも同じく受信可能）のアンテナ３２７のような形状のアンテナを配してもよい。または、図７（Ｅ）に示すように、信号処理回路が設けられたチップ３２８に対して、棒状に長く伸ばしたアンテナ３２９のような形状のアンテナを配してもよい。アンテナ３０４としては、これらの形状のアンテナを組み合わせて用いてもよい。
【００５７】
また、図７において、信号処理回路が設けられたチップ３２０等とアンテナ３２１等との接続方法については特に限定されず、チップとアンテナ間で信号を送受信できる構成であればよい。図７（Ａ）を例に挙げると、アンテナ３２１と信号処理回路が設けられたチップ３２０をワイヤボンディング接続やバンプ接続により接続する、あるいはチップの一部を電極にしてアンテナ３２１に貼り付けてもよい。この方式では異方性導電性フィルム（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ。以下、ＡＣＦという。）を用いて、チップ３２０をアンテナ３２１に貼り付けることができる。電気的に接続されて信号の送受信ができる構成であればよい。また、アンテナの長さは、受信する信号の周波数によって適正な長さが異なる。例えば周波数が２．４５ＧＨｚの場合には、アンテナの長さは約６０ｍｍ（１／２波長）又は約３０ｍｍ（１／４波長）とすればよい。
【００５８】
整流回路３０５はアンテナ３０４にて受信した信号を、半波整流し、平滑化する。
【００５９】
復調回路３０６は、整流回路３０５により変換された交流の電気信号を復調し、復調した信号を信号演算部３０３に送信する。
【００６０】
変調回路３０７は、信号演算部３０３からの信号に基づき、アンテナ３０４に負荷変調を伝える。
【００６１】
信号送受信部３０１では、アンテナ３０４で受信した信号が整流回路３０５に入力される。整流回路３０５からの出力信号は復調回路３０６に入力される。復調回路３０６からの出力信号は信号演算部３０３に入力され、半導体装置３００に固有の情報が変調回路３０７に出力される。そして、変調回路３０７からの出力信号はアンテナ３０４を介して、外部のリーダ／ライタに出力される。
【００６２】
信号強度検出部３０２は、整流回路３０８と、電源回路３０９と、ＡＤＣ３１０と、を有する。信号強度検出部３０２は、半導体装置３００が受信した信号の強度を検出する。
【００６３】
信号演算部３０３は、ＣＰＵ３１１と、ＲＡＭ３１２と、ＲＯＭ３１３と、を有する。信号演算部３０３は半導体装置３００が受信した信号の強度から、リーダ／ライタと半導体装置３００の距離の算出等を行う。また、信号送受信部３０１は、半導体装置３００が受信した信号を信号演算部３０３に入力し、半導体装置３００の個体識別に関する情報を信号演算部３０３が有する記憶回路（ＲＡＭ３１２、ＲＯＭ３１３等）から読み出してリーダ／ライタに送信する機能、及び信号演算部３０３で算出されたリーダ／ライタと半導体装置３００との間の距離の情報をリーダ／ライタに送信する機能を有する。なお、ＣＰＵ３１１、ＲＡＭ３１２及びＲＯＭ３１３は、信号演算部３０３の機能に応じて必要なもののみを具備すればよく、図示した構成に限定されない。
【００６４】
信号強度検出部３０２では、信号送受信部３０１のアンテナ３０４で受信された信号が整流回路３０８に入力される。整流回路３０８からの出力信号は電源回路３０９に入力される。電源回路３０９からの出力は、ＡＤＣ３１０に入力される。電源回路３０９からの出力は、半導体装置３００が有する各回路に電力として供給されてもよい。ＡＤＣ３１０では、電源回路３０９から出力されたアナログ値の信号をデジタル値の信号に変換し、信号演算部３０３に出力する。
【００６５】
信号演算部３０３は、ＣＰＵ３１１（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、ＲＡＭ３１２（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、ＲＯＭ３１３（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、を有する。信号演算部３０３は、論理回路等のＣＰＵ３１１と、ワーク領域（演算時に必要な情報を一時的に記憶する領域）として用いられるＲＡＭ３１２と、ＣＰＵ３１１にて用いられるプログラム等を格納するＲＯＭ３１３と、を有する。ＲＡＭ３１２には揮発性メモリ（代表的には、ＳＲＡＭ）が用いられ、ＲＯＭ３１３には不揮発性メモリ（代表的には、ＥＥＰＲＯＭ）が用いられる。
【００６６】
信号演算部３０３では、信号強度検出部３０２におけるＡＤＣ３１０より出力されたデジタル値の信号をもとにして、リーダ／ライタと半導体装置間の距離を算出する。信号演算部３０３におけるリーダ／ライタと半導体装置間の距離の算出は、ハードウェア的に処理しても良いし、ハードウェアとソフトウェアとを併用して処理を行っても良い。しかし、好ましくは、ソフトウェア的に処理する。ソフトウェア的に処理する方式では、ＣＰＵ３１１、ＲＡＭ３１２及びＲＯＭ３１３により演算回路を構成し、距離算出プログラムをＣＰＵ３１１で実行する。ソフトウェア的に処理を行うことで、距離の算出方法を修正する際に、プログラムの修正を行うことで対応することができ、さらには半導体装置３００内におけるハードウェアの専有面積も小さくすることができる。なお、算出された距離のデータについては、信号送受信部３０１における変調回路３０７及びアンテナ３０４を介してリーダ／ライタに出力される。
【００６７】
半導体装置を以上のような構成にすることで、リーダ／ライタと半導体装置３００との距離を算出することができる。
【００６８】
ＡＤＣ３１０に、実施の形態１にて説明した本発明のＡＤＣを用いることで、動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。なお、消費電力を低減できることは、無線通信可能な半導体装置にとっては大きな優位点である。
【００６９】
（実施の形態３）
本実施の形態は、実施の形態１にて説明したＡＤＣを有するセンサ装置の構成について述べる。なお、本明細書中においては、センサ装置もいわゆる半導体装置の一種として扱う。図８は、無線通信可能な半導体装置のブロック図である。無線通信可能な半導体装置は、無線信号によって、リーダ／ライタとのデータの送受信を行う。
【００７０】
図８は本実施の形態にかかるセンサ装置の構成を示すブロック図である。センサ装置３４０は、信号演算部３４９と、センサ部３５３と、無線通信部３５２と、を有する。
【００７１】
信号演算部３４９は、ＣＰＵ３４６（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、ＲＡＭ３４７（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、ＲＯＭ３４８（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）と、を有する。つまり、信号演算部３４９は、論理回路等のＣＰＵ３４６と、ワーク領域（演算時に必要な情報を一時的に記憶する領域）として用いられるＲＡＭ３４７と、ＣＰＵ３４６にて用いられるプログラム等を格納するＲＯＭ３４８と、を有する。ＲＡＭ３４７には揮発性メモリ（代表的には、ＳＲＡＭ）が用いられ、ＲＯＭ３４８には不揮発性メモリ（代表的には、ＥＥＰＲＯＭ）が用いられる。なお、ＣＰＵ３４６、ＲＡＭ３４７及びＲＯＭ３４８は、信号演算部３４９の機能に応じて必要なもののみを具備すればよく、図示した構成に限定されない。
【００７２】
無線通信部３５２は、アンテナ３４１と、整流回路３４４Ａと、整流回路３４４Ｂと、電源回路３４５と、復調回路３４２と、変調回路３４３と、を有する。アンテナ３４１は図６に示すアンテナ３０４と同様のものを用いればよく、接続についても同様である。整流回路３４４Ａ及び整流回路３４４Ｂは、図６に示す整流回路３０８と同様のものを用いればよい。復調回路３４２は、図６に示す復調回路３０６と同様のものを用いればよい。変調回路３４３は図６に示す変調回路３０７と同様のものを用いればよい。なお、整流回路３４４Ａと整流回路３４４Ｂをまとめて一の整流回路としてもよい。
【００７３】
本実施の形態のセンサ装置３４０において、電源回路３４５からの出力はセンサ装置３４０が有する各回路に電力として供給される。なお、無線通信部３５２は特に必要のない場合には設けなくても良い。
【００７４】
センサ部３５３はセンサ３５１及びセンサ駆動回路３５０を有する。
【００７５】
図９（Ａ）は周囲の明るさ、若しくは光照射の有無を検知するセンサの一例を示している。センサ３６９は、フォトダイオード又はフォトトランジスタ等で形成されている。センサ駆動回路３６８は、センサ駆動部３６０、検出部３６１及びＡＤＣ３６２を有する。センサ駆動回路３６８は、図８におけるセンサ駆動回路３５０に相当する。
【００７６】
図９（Ｂ）は検出部３６１を説明する回路図である。リセット用トランジスタ３６３を導通状態にするとセンサ３６９には逆バイアス電圧が印加される。ここで、センサ３６９のマイナス側端子の電位が電源電圧の電位まで充電される動作を「リセット」と呼ぶ。その後、リセット用トランジスタ３６３を非導通状態にする。そのとき、センサ３６９の起電力により、時間が経過するに従い電位状態が変化する。すなわち、電源電圧の電位まで充電されていたセンサ３６９のマイナス側端子の電位が、光電変換によって発生した電荷によって徐々に低下する。ある一定時間を経過した後、バイアス用トランジスタ３６５を導通状態とすると、増幅用トランジスタ３６４を通って出力側に信号が出力される。この場合、増幅用トランジスタ３６４とバイアス用トランジスタ３６５は所謂ソースフォロワ回路として動作する。なお、プラス側端子は接地電位に電気的に接続されている。
【００７７】
図９（Ｂ）にはソースフォロワ回路をｎチャネル型トランジスタで形成した例を示しているが、ｐチャネル型トランジスタでも形成することができる。増幅側電源線３６６には電源電圧ＶＤＤが加えられている。バイアス側電源線３６７は基準電位となっている。増幅用トランジスタ３６４のドレイン電極は増幅側電源線３６６に接続され、ソース電極はバイアス用トランジスタ３６５のドレイン電極に接続されている。
【００７８】
バイアス用トランジスタ３６５のソース電極はバイアス側電源線３６７に接続されている。バイアス用トランジスタ３６５のゲート電極にはバイアス電圧Ｖｂが印加され、このトランジスタにはバイアス電流Ｉｂが流れる。バイアス用トランジスタ３６５は、基本的には定電流源として動作する。増幅用トランジスタ３６４のゲート電極には入力電位Ｖｉｎが加えられ、ソース電極が出力端子に接続されている。増幅用トランジスタ３６４と、バイアス用トランジスタ３６５のサイズを等しくすることで、このソースフォロワ回路の入出力関係は、Ｖｏｕｔ＝Ｖｉｎ−Ｖｂとなる。この出力電圧ＶｏｕｔはＡＤＣ３６２によりデジタル信号に変換される。デジタル信号はＣＰＵ３４６に出力される。
【００７９】
上記のセンサ及びセンサ駆動回路はＡＤＣ３６２を用いることで実現することができる。ＡＤＣ３６２には実施の形態１にて説明した本発明のＡＤＣを用いることができる。ＡＤＣ３６２として本発明のＡＤＣを用いることで、動作を決定する各種のパラメータをより自由に設定することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
【００８０】
（実施の形態４）
本実施の形態では、本発明の積分型ＡＤＣにより、電源をモニタリングする構成の、無線通信可能な半導体装置（ＩＣタグ、ＲＦタグ等と呼ばれる。）について説明する。無線通信可能な半導体装置は、素子形成層とアンテナ層を組み合わせた小型の半導体装置である。応用分野として、例えば流通業界における商品管理等が挙げられる。一般に、無線通信可能な半導体装置は、蓄電部を内蔵するアクティブ型と、外部のエネルギー源を利用して動作するパッシブ型とに大別される。アクティブ型であっても、蓄電部の容量には限りがあるため、限られた電源で動作させる必要がある。そのような環境下では、電源をＡＤＣでモニタリングすることは有用である。
【００８１】
図１０は、本実施の形態の無線通信可能な半導体装置３８１を示すブロック図である。半導体装置３８１は、アンテナ３８２と、ＡＤＣ３８５と、信号処理部３８６と、電源部３８８と、を有する。電源部３８８は、蓄電部３８３及び電源回路３８４を有する。
【００８２】
アンテナ３８２には、実施の形態２のアンテナ３０４と同様のものを用いることができる。
【００８３】
整流回路３８７Ａ及び整流回路３８７Ｂは、アンテナ３８２にて受信した信号を、半波整流し、平滑化する。
【００８４】
ＡＤＣ３８５には、実施の形態１にて説明したものを用いることができる。
【００８５】
電源部３８８は、半導体装置３８１が有する各回路に電源電力を供給する。
【００８６】
信号処理部３８６は、変調回路、復調回路、ＣＰＵ、ＲＯＭ及びＲＡＭ等を有する。
【００８７】
アンテナ３８２にて受信された信号は整流回路３８７Ａを介して電源部３８８に送信され、電力として供給される。蓄電部３８３に供給された電力は保持電力として蓄電される。蓄電部３８３は電力を保持する機能を有し、バッテリー等が相当する。
【００８８】
なお、バッテリーとは、充電することで連続使用時間を回復することができる電池のことをいう。バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えばリチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池又はリチウムイオン電池等を用いることで、小型化が可能である。勿論、充電可能な電池であればこれらに限定されるものではなく、ニッケル水素電池又はニカド電池等の充放電可能な電池であってもよいし、また大容量のコンデンサー等を用いても良い。
【００８９】
保持電力は電源回路３８４を通して電源電圧としてＡＤＣ３８５と信号処理部３８６に供給される。ＡＤＣ３８５は電源電圧をモニタリングする機能を有し、実施の形態１で説明したものを適用できる。ＡＤＣ３８５からは電源電圧のモニタリング結果（電源情報）が信号処理部３８６に送られる。信号処理部３８６は、電源情報をもとに自らの動作を動的に制御する他、電源回路３８４に情報をフィードバックすることで自らに供給される電源電圧を制御する。このようにして、半導体装置３８１の動作状況に応じた適応制御を行なう。
【００９０】
一方で、受信された信号はアンテナ３８２を通して信号処理部３８６に送られ、復調される（復調信号を生成する）。次に、信号処理部３８６において、復調信号に応じた応答信号が生成され、変調される（変調信号を生成する）。変調信号はアンテナ３８２を通して外部に送信される（送信信号を発する）。このようにして、半導体装置３８１は無線通信デバイスとしての機能を実現する。
【００９１】
送信される信号の表現する情報は、半導体装置３８１の用途に応じて決められるべきものである。例えば、前述の電源情報を含有していてもよい。更には、蓄電部３８３が保持する電力をエネルギー源として、受信信号によらず自ら送信信号を発すれば、自発的に変化を通知することのできるセンサとして機能することが可能となる。
【００９２】
以上の構成をとることで、適応制御可能な半導体装置の提供が可能となる。このような半導体装置に本発明の積分型ＡＤＣを適用することは、回路規模や消費電力の点において有利である。
【００９３】
なお、本実施の形態では、本発明の積分型ＡＤＣを用いた無線通信可能な半導体装置について説明したが、外部電源なしで動作させる携帯機器一般にも本発明の積分型ＡＤＣを応用することが可能である。
【００９４】
本実施の形態は、実施の形態１乃至３と自由に組み合わせることができる。
（実施の形態５）
【００９５】
本実施の形態では、実施の形態１にて説明したＡＤＣ及びこれを有する半導体装置の作製方法の一例について、図面を参照して説明する。本実施の形態においては、半導体装置におけるアンテナ、バッテリー、信号処理回路を同一基板上に薄膜トランジスタを用いて設ける構成について説明する。なお、同一の基板上にアンテナ、バッテリー、信号処理回路を形成することで、小型化を図ることができる。また、バッテリーとしては薄膜の二次電池を用いた例について説明する。
【００９６】
まず、基板４０１の一表面に絶縁膜４０２を介して剥離層４０３を形成し、続けて下地膜として機能する絶縁膜４０４と、非晶質半導体膜４０５（例えば、非晶質シリコンを含む膜）と、を積層して形成する（図１２（Ａ）を参照）。なお、絶縁膜４０２、剥離層４０３、絶縁膜４０４及び非晶質半導体膜４０５は、連続して形成することができる。なお、剥離層４０３は、剥離する必要のない場合には形成しなくても良い。
【００９７】
基板４０１は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）及びＳｉ基板等の半導体基板等から選択されるものである。他にも、プラスチック基板である、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル等の基板を用いても良い。なお、本工程では、剥離層４０３は、絶縁膜４０２を介して基板４０１の全面に設けているが、必要に応じて、基板４０１の全面に剥離層を設けた後に、フォトリソグラフィ法によりパターンを形成してもよい。
【００９８】
絶縁膜４０２及び絶縁膜４０４は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜４０２及び絶縁膜４０４を２層の積層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜４０２は、基板４０１から剥離層４０３又はその上に形成される素子への不純物元素の混入を防ぐブロッキング層として機能し、絶縁膜４０４は基板４０１及び剥離層４０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜４０２及び絶縁膜４０４を形成することによって、基板４０１に含まれるナトリウム等のアルカリ金属又はアルカリ土類金属、及び剥離層４０３に含まれる不純物元素がこの上に形成される素子に悪影響を与えることを防ぐことができる。なお、基板４０１として石英を用いるような場合には絶縁膜４０２及び絶縁膜４０４を省略してもよい。石英基板にはアルカリ金属及びアルカリ土類金属が含まれないからである。
【００９９】
剥離層４０３は、金属膜又は金属膜と金属酸化膜とを積層した積層構造等を用いることができる。金属膜としては、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムから選択された元素あるいはこれらの元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法又はプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜との積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気下またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を形成することで設けることができる。例えば、金属膜としてスパッタ法又はＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うと、タングステン膜の表面にタングステン酸化物からなる金属酸化膜を形成することができる。他にも、例えば、金属膜（例えば、タングステン膜）を形成した後に、当該金属膜上にスパッタリング法により酸化シリコン（ＳｉＯ２）等からなる絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン膜上にタングステン酸化物膜）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他に、金属窒化物又は金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下又は窒素と酸素の混合雰囲気下でプラズマ処理や加熱処理を行えばよい。
【０１００】
非晶質半導体膜４０５は、スパッタリング法、ＬＰＣＶＤ法又はプラズマＣＶＤ法等により、１０ｎｍ以上２００ｎｍ以下（好ましくは３０ｎｍ以上１５０ｎｍ以下）の厚さで形成する。
【０１０１】
次に、非晶質半導体膜４０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法と、を組み合わせた方法等により非晶質半導体膜４０５を結晶化してもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜４０５ａ〜４０５ｆを形成し、結晶質半導体膜４０５ａ〜４０５ｆを覆うようにゲート絶縁膜４０６を形成する（図１２（Ｂ）参照）。なお、結晶質半導体膜の端部はテーパ形状を有するようにエッチングすることが好ましい。テーパ形状とすることで、ゲート絶縁膜を良好に形成することができるためである。
【０１０２】
ゲート絶縁膜４０６は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料により形成する。例えば、ゲート絶縁膜４０６を２層の積層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【０１０３】
次に、結晶質半導体膜４０５ａ〜４０５ｆの作製工程の一例を以下に簡単に説明する。まず、プラズマＣＶＤ法を用いて、膜厚が５０ｎｍ〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）と、を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いてエッチングを行うことよって結晶質半導体膜４０５ａ〜４０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。なお、上記で形成される多結晶半導体膜に限定されず、単結晶半導体膜であってもよい。
【０１０４】
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム（ＣＷレーザービーム）又はパルス発振型のレーザービーム（パルスレーザービーム）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー等の気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち一種又は複数種が添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー又は金蒸気レーザーのうち一種又は複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）又は第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１以上１０ＭＷ／ｃｍ２以下）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち一種又は複数種が添加されているものを媒質とするレーザー、Ａｒイオンレーザー、又はＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期等を行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスのレーザーが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができ、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０１０５】
また、ゲート絶縁膜４０６は、結晶質半導体膜４０５ａ〜４０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ又はＸｅ等の希ガスと、酸素、酸化窒素、アンモニア、窒素、又は水素等の混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【０１０６】
このような高密度プラズマを用いた処理により、１ｎｍ以上２０ｎｍ以下、代表的には５ｎｍ以上１０ｎｍ以下の絶縁膜が半導体膜上に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さについて、理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも強く酸化されることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常な酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【０１０７】
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン又は窒化シリコン等の絶縁膜を堆積し、積層して形成しても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【０１０８】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた結晶質半導体膜４０５ａ〜４０５ｆは、そのレーザービームの走査方向に結晶を成長させることができる。走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性のばらつきが小さく、且つ電界効果移動度が高い薄膜トランジスタを得ることができる。
【０１０９】
次に、ゲート絶縁膜４０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法又はスパッタリング法等により、２０ｎｍ以上１００ｎｍ以下の厚さで形成する。第２の導電膜は、１００ｎｍ以上４００ｎｍ以下の厚さで形成する。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングして導電性を付加した多結晶シリコン等の半導体材料により形成してもよい。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、及び窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層構造ではなく、３層の積層構造の場合には、アルミニウム膜をモリブデン膜により挟んだ積層構造を採用するとよい。
【０１１０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、結晶質半導体膜４０５ａ〜４０５ｆの上方にゲート電極４０７を形成する。ここでは、ゲート電極４０７として、第１の導電膜４０７ａと第２の導電膜４０７ｂを積層して設けた例を示している。
【０１１１】
次に、ゲート電極４０７をマスクとして結晶質半導体膜４０５ａ〜４０５ｆに、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、Ｐ型を付与する不純物元素を高濃度に添加する。Ｎ型を示す不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を示す不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、Ｎ型を付与する不純物元素としてリンを用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように結晶質半導体膜４０５ａ〜４０５ｆに選択的に導入し、Ｎ型を示す不純物領域４０８を形成する。また、Ｐ型を付与する不純物元素としてボロンを用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に結晶質半導体膜４０５ｃ、４０５ｅに導入し、Ｐ型を示す不純物領域４０９を形成する（図１２（Ｃ）参照）。
【０１１２】
続いて、ゲート絶縁膜４０６とゲート電極４０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物の無機材料を含む膜、又は有機樹脂等の有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極４０７の側面に接する絶縁膜４１０（サイドウォールともよばれる）を形成する。絶縁膜４１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【０１１３】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極４０７及び絶縁膜４１０をマスクとして用いて、結晶質半導体膜４０５ａ、結晶質半導体膜４０５ｂ、結晶質半導体膜４０５ｄ及び結晶質半導体膜４０５ｆにＮ型を付与する不純物元素を高濃度に添加し、Ｎ型を示す不純物領域４１１を形成する。ここでは、Ｎ型を付与する不純物元素としてリンを用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように結晶質半導体膜４０５ａ、結晶質半導体膜４０５ｂ、結晶質半導体膜４０５ｄ及び結晶質半導体膜４０５ｆに選択的に導入し、不純物領域４０８より高濃度のＮ型を示す不純物領域４１１を形成する。
【０１１４】
以上の工程により、ｎチャネル型の薄膜トランジスタ４００ａ、４００ｂ、４００ｄ、４００ｆとｐチャネル型の薄膜トランジスタ４００ｃ、４００ｅが形成される（図１２（Ｄ）参照）。
【０１１５】
ｎチャネル型の薄膜トランジスタ４００ａは、ゲート電極４０７と重なる結晶質半導体膜４０５ａの領域にチャネル形成領域が形成され、ゲート電極４０７及び絶縁膜４１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域４１１が形成され、絶縁膜４１０と重なる領域であってチャネル形成領域と不純物領域４１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型の薄膜トランジスタ４００ｂ、４００ｄ、４００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域４１１が形成されている。
【０１１６】
ｐチャネル型の薄膜トランジスタ４００ｃは、ゲート電極４０７と重なる結晶質半導体膜４０５ｃの領域にチャネル形成領域が形成され、ゲート電極４０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域４０９が形成されている。また、ｐチャネル型の薄膜トランジスタ４００ｅも同様にチャネル形成領域及び不純物領域４０９が形成されている。なお、ここでは、ｐチャネル型の薄膜トランジスタ４００ｃ、４００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型の薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型の薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【０１１７】
次に、結晶質半導体膜４０５ａ〜４０５ｆ及びゲート電極４０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ４００ａ〜４００ｆのソース領域又はドレイン領域を形成する不純物領域４０９及び不純物領域４１１と電気的に接続される導電膜４１３を形成する（図１３（Ａ）を参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法又はスクリーン印刷法等により、シリコンの酸化物若しくはシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル若しくはエポキシ等の有機材料又はシロキサン材料等により、単層又は積層して形成する。ここでは、当該絶縁膜を２層で設け、第１層目の絶縁膜４１２ａとして窒化酸化シリコン膜で形成し、第２層目の絶縁膜４１２ｂとして酸化窒化シリコン膜で形成する。また、導電膜４１３は、薄膜トランジスタ４００ａ〜４００ｆのソース電極又はドレイン電極を形成する。
【０１１８】
なお、絶縁膜４１２ａ及び絶縁膜４１２ｂを形成する前、または絶縁膜４１２ａ、４１２ｂのうちの１つ又は複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理としては、熱アニール法、レーザーアニール法又はＲＴＡ法等を適用するとよい。
【０１１９】
導電膜４１３は、ＣＶＤ法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又はアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料が相当する。積層の導電膜４１３としては、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜は、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜により設けられる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜４１３を形成する材料として最適である。また、上層と下層にバリア層を設けると、アルミニウムやアルミニウムシリコンにおけるヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元することができるため自然酸化膜が除去され、半導体膜と良好なコンタクトをとることができる。
【０１２０】
次に、導電膜４１３を覆うように、絶縁膜４１４を形成し、当該絶縁膜４１４上に、薄膜トランジスタ４００ａ及び薄膜トランジスタ４００ｆのソース電極又はドレイン電極を形成する導電膜４１３とそれぞれ電気的に接続される、導電膜４１５ａ及び導電膜４１５ｂを形成する。また、薄膜トランジスタ４００ｂのソース電極又はドレイン電極を形成する導電膜４１３と電気的に接続される導電膜４１６を形成する。なお、導電膜４１５ａ、導電膜４１５ｂ及び導電膜４１６は同一の材料で同一の工程で形成してもよい。導電膜４１５ａ、導電膜４１５ｂ及び導電膜４１６は、上述した導電膜４１３の材料として示した、いずれかの材料を用いて形成することができる。
【０１２１】
続いて、導電膜４１６にアンテナとして機能する導電膜４１７が電気的に接続されるように形成する（図１３（Ｂ）を参照）。
【０１２２】
絶縁膜４１４は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）若しくは窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えば、アルキル基又は芳香族炭化水素）が用いられる。置換基としてフルオロ基を用いることもできる。または置換基として少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
【０１２３】
導電膜４１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層で又は積層して形成する。
【０１２４】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜４１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解又は分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン及びチタン等のいずれか一以上の金属粒子、ハロゲン化銀の微粒子又は分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤及び被覆材として機能する有機樹脂から選ばれた一又は複数を用いることができる。代表的には、エポキシ樹脂及びシリコン樹脂等の有機樹脂が挙げられる。また、導電性のペーストを押し出した後に焼成を行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、約１５０〜３００℃で焼成することにより硬化させて導電膜を得ることができる。また、はんだ又は鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるという利点を有している。
【０１２５】
また、導電膜４１５ａ及び導電膜４１５ｂは、後の工程において本発明の半導体装置に含まれる二次電池と電気的に接続される配線として機能する。また、アンテナとして機能する導電膜４１７を形成する際に、導電膜４１５ａ及び導電膜４１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜を二次電池に接続する配線として利用してもよい。
【０１２６】
次に、導電膜４１７を覆うように絶縁膜４１８を形成し、薄膜トランジスタ４００ａ〜４００ｆ及び導電膜４１７等を含む層（以下、「素子形成層４１９」という。）を基板４０１から剥離する。ここでは、レーザー光（例えば、ＵＶ光）を照射することによって、薄膜トランジスタ４００ａ〜４００ｆを避けた領域に開口部を形成し（図１３（Ｃ）を参照）、物理的な力を用いて基板４０１から素子形成層４１９を剥離することができる。また、基板４０１から素子形成層４１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層４０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲン若しくはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素を使用する。そうすると、素子形成層４１９は、基板４０１から剥離された状態となる。なお、剥離層４０３は全てを除去するのではなく、一部分を残存させてもよい。一部を残存させて除去することによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。そのため、スループットが向上し、コストが向上する。また、剥離層４０３の除去を行った後にも、基板４０１上に素子形成層４１９を保持しておくことが可能となる。また、剥離された基板４０１を再利用することによって、コストの削減をすることができる。
【０１２７】
絶縁膜４１８は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。
【０１２８】
本実施の形態では、レーザー光の照射により素子形成層４１９に開口部を形成した後に、当該素子形成層４１９の一方の面（絶縁膜４１８の露出した面）に第１のシート材４２０を貼り合わせ、基板４０１から素子形成層４１９を剥離する（図１４（Ａ）を参照）。
【０１２９】
次に、素子形成層４１９の他方の面（剥離により露出した面）に、第２のシート材４２１を貼り合わせ、加熱処理と加圧処理の一方又は両方を行って、第２のシート材４２１を貼り合わせる（図１４（Ｂ）を参照）。第１のシート材４２０及び第２のシート材４２１として、ホットメルトフィルム等を用いることができる。
【０１３０】
また、第１のシート材４２０及び第２のシート材４２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム又は帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面にのみ帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。更には、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面又は一部の面に設ければよい。ここで帯電防止可能な材料としては、導電性材料である金属、インジウムと錫の酸化物（ＩＴＯ）又は両性界面活性剤、陽イオン性界面活性剤若しくは非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基及び４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付け、練り込み、又は塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを防止することができる。
【０１３１】
なお、電源回路の保持容量素子は、薄膜の二次電池を導電膜４１５ａ、４１５ｂに接続して形成されるが、二次電池との接続は、基板４０１から素子形成層４１９を剥離する前（図１３（Ｂ）又は図１３（Ｃ）の段階）に行ってもよいし、基板４０１から素子形成層４１９を剥離した後（図１４（Ａ）の段階）に行ってもよいし、素子形成層４１９を第１のシート材及び第２のシート材で封止した後（図１４（Ｂ）の段階）に行ってもよい。以下に、素子形成層４１９と二次電池とを接続して形成する構成の一例を図１５及び図１６を用いて説明する。
【０１３２】
図１３（Ｂ）において、アンテナとして機能する導電膜４１７と同時に導電膜４１５ａ及び導電膜４１５ｂにそれぞれ電気的に接続される導電膜４３１ａ及び導電膜４３１ｂを形成する。続けて、導電膜４１７、導電膜４３１ａ、導電膜４３１ｂを覆うように絶縁膜４１８を形成した後、導電膜４３１ａ及び導電膜４３１ｂの表面が露出するように開口部４３２ａ及び開口部４３２ｂを形成する。その後、レーザー光の照射により素子形成層４１９に開口部を形成し、当該素子形成層４１９の一方の面（絶縁膜４１８の露出した面）に第１のシート材４２０を貼り合わせ、基板４０１から素子形成層４１９を剥離する（図１５（Ａ）を参照）。
【０１３３】
次に、素子形成層４１９の他方の面（剥離により露出した面）に第２のシート材４２１を貼り合わせ、素子形成層４１９を第１のシート材４２０から剥離する。従って、ここでは第１のシート材４２０として粘着力が弱いものを用いる。続けて、開口部４３２ａ及び開口部４３２ｂを介して導電膜４３１ａ及び導電膜４３１ｂとそれぞれ電気的に接続される導電膜４３４ａ及び導電膜４３４ｂを選択的に形成する（図１５（Ｂ）を参照）。
【０１３４】
導電膜４３４ａ及び導電膜４３４ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル若しくはモリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で又は積層して形成する。
【０１３５】
なお、ここでは、基板４０１から素子形成層４１９を剥離した後に導電膜４３４ａ及び導電膜４３４ｂを形成する例を示しているが、導電膜４３４ａ及び導電膜４３４ｂを形成した後に基板４０１から素子形成層４１９の剥離を行ってもよい。
【０１３６】
次に、基板上に複数の素子を形成している場合には、素子形成層４１９を素子ごとに分断する（図１６（Ａ）を参照）。分断は、レーザー照射装置、ダイシング装置又はスクライブ装置等を用いることができる。ここでは、レーザー光を照射することによって１枚の基板に形成された複数の素子を各々分断する。
【０１３７】
次に、分断された素子を二次電池と電気的に接続する（図１６（Ｂ）を参照）。本実施の形態においては、電源回路の保持容量素子としては薄膜の二次電池が用いられ、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される。
【０１３８】
導電膜４３６ａ及び導電膜４３６ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷若しくはグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法又はメッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。導電性材料には、負極活物質と密着性がよく、抵抗が低いことが求められ、特にアルミニウム、銅、ニッケル、バナジウム等が好適である。
【０１３９】
薄膜の二次電池の構成について更に詳述すると、導電膜４３６ａ上に負極活物質層４８１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に負極活物質層４８１上に固体電解質層４８２を形成する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層４８２上に正極活物質層４８３を形成する。一般には、マンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層４８３上に電極となる集電体薄膜４８４を形成する。集電体薄膜４８４は正極活物質層４８３と密着性がよく、抵抗が低いことが必要であり、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
【０１４０】
上述の負極活物質層４８１、固体電解質層４８２、正極活物質層４８３及び集電体薄膜４８４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。各層の厚さは０．１μｍ〜３μｍが望ましい。
【０１４１】
次に、樹脂膜をスピンコート法等により形成することで層間膜４８５を形成し、層間膜をエッチングすることでコンタクトホールを形成する。層間膜は樹脂には限定されず、ＣＶＤ法により形成された酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂膜が望ましい。また、感光性樹脂を用いることで、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜上に配線層４８６を形成し、導電膜４３４ｂと接続することにより、二次電池の電気的な接続を確保する。
【０１４２】
ここでは、素子形成層４１９に設けられた導電膜４３４ａ及び導電膜４３４ｂと、薄膜の二次電池４８９の接続端子となる導電膜４３６ａ及び導電膜４３６ｂと、をそれぞれ接続する。ここで、導電膜４３４ａと導電膜４３６ａとの接続、又は導電膜４３４ｂと導電膜４３６ｂとの接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））又は異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等の接着性を有する材料を介して圧着させることにより電気的に接続する場合を示している。ここでは、接着性を有する樹脂４３７に含まれる導電性粒子４３８を介して接続される例を示している。また、他にも、銀ペースト、銅ペースト若しくはカーボンペースト等の導電性接着剤又は半田接合等を用いて接続を行うことも可能である。
【０１４３】
なお、トランジスタの構成は、様々な形態をとることができる。本実施の形態で示した特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続される構成となるため、複数のトランジスタが直列に接続された構成となる。マルチゲート構造にすることによりオフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、また、飽和領域での動作時にドレイン電極とソース電極との間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすること等ができる。また、チャネルの上下にゲート電極が配置されている構成でもよい。チャネルの上下にゲート電極を配置することでチャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってサブスレッショルド係数を小さくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続された構成となる。
【０１４４】
また、本発明に用いるトランジスタは、チャネル形成領域上にゲート電極が配置されている構成でもよく、チャネル形成領域下にゲート電極が配置されている構成でもよい。または、正スタガ構造であってもよく、逆スタガ構造でもよい。また、チャネル形成領域が複数の領域に分かれていてもよく、複数のチャネル形成領域が並列に接続されていてもよく、直列に接続されていてもよい。また、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。または、チャネル形成領域（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすると、チャネル形成領域の一部に電荷が蓄積され、動作が不安定になることを防ぐことができる。また、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、飽和領域での動作時に、ドレイン電極とソース電極の間の電圧が変化しても、ドレイン電極とソース電極との間の電流の変化が小さく、フラットな特性にすることができる。
【０１４５】
なお、本実施の形態の作製方法は、本明細書に記載したＡＤＣ及びＡＤＣを有する半導体装置に適用することができる。すなわち、本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
（実施の形態６）
【０１４６】
本実施の形態では、上記の実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施の形態においては、半導体装置が有するアンテナ、バッテリー及び信号処理回路を同一基板上に設ける構成について説明する。なお、一の単結晶基板上に、チャネル形成領域が形成されたトランジスタを用いて一度にアンテナ、バッテリー及び信号処理回路を形成する。単結晶基板上にトランジスタを形成することで、電気的特性のばらつきが少ないトランジスタにより半導体装置を構成することができるため好適である。また、バッテリーとしては薄膜二次電池を用いた例について説明する。
【０１４７】
まず、半導体基板５００に素子領域を分離して、領域５０４及び領域５０６を形成する（図１７（Ａ）を参照）。半導体基板５００に設けられた領域５０４及び領域５０６は、それぞれ絶縁膜５０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板５００としてＮ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板５００の領域５０６にｐウェル５０７を設けた例を示している。
【０１４８】
また、半導体基板５００は、半導体基板であれば特に限定されない。例えば、Ｎ型又はＰ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法又はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１４９】
領域５０４及び領域５０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることで形成することができる。
【０１５０】
また、半導体基板５００の領域５０６に形成されたｐウェルは、半導体基板５００にＰ型を付与する不純物元素を選択的に導入することによって形成することができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。
【０１５１】
なお、本実施の形態では、半導体基板５００としてＮ型の導電型を有する半導体基板を用いているため、領域５０４には不純物元素の導入を行っていないが、Ｎ型を付与する不純物元素を導入することにより、領域５０４にｎウェルを形成してもよい。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。一方、Ｐ型の導電型を有する半導体基板を用いる場合には、領域５０４にＮ型を示す不純物元素を導入してｎウェルを形成し、領域５０６には不純物元素の導入を行わない構成としてもよい。
【０１５２】
次に、領域５０４及び領域５０６を覆うように絶縁膜５３２及び絶縁膜５３４をそれぞれ形成する（図１７（Ｂ）を参照）。
【０１５３】
絶縁膜５３２及び絶縁膜５３４は、例えば、熱処理により半導体基板５００に設けられた領域５０４及び領域５０６の表面を酸化させることにより酸化シリコン膜で絶縁膜５３２及び絶縁膜５３４を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に窒化処理を行うことによって、酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素と窒素を有する膜（酸化窒化シリコン膜）と、を積層して形成してもよい。
【０１５４】
他にも、上述したように、プラズマ処理により絶縁膜５３２及び絶縁膜５３４を形成してもよい。例えば、半導体基板５００に設けられた領域５０４及び領域５０６の表面に高密度プラズマ処理を行うことで、表面を酸化又は窒化して、絶縁膜５３２及び絶縁膜５３４として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域５０４及び領域５０６の表面に酸化処理を行い、再度高密度プラズマ処理を行うことで窒化してもよい。この場合、領域５０４及び領域５０６の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜５３２及び絶縁膜５３４は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域５０４及び領域５０６の表面に酸化シリコン膜を形成し、高密度プラズマ処理により表面を酸化又は窒化してもよい。
【０１５５】
また、半導体基板５００の領域５０４及び領域５０６に形成された絶縁膜５３２及び絶縁膜５３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１５６】
次に、領域５０４及び領域５０６の上方に形成された絶縁膜５３２及び絶縁膜５３４を覆うように導電膜を形成する（図１７（Ｃ）を参照）。ここでは、導電膜として、導電膜５３６と導電膜５３８を順に積層して形成した例を示している。もちろん、導電膜は、単層で又は３層以上を積層して形成してもよい。
【０１５７】
導電膜５３６及び導電膜５３８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１５８】
ここでは、導電膜５３６として窒化タンタル膜を形成し、その上に導電膜５３８としてタングステン膜を形成する。または、導電膜５３６として、窒化タングステン膜、窒化モリブデン膜若しくは窒化チタン膜を単層で、又は積層して形成し、導電膜５３８として、タンタル膜、モリブデン膜若しくはチタン膜を単層で、又は積層して形成することができる。
【０１５９】
次に、積層して設けられた導電膜５３６及び導電膜５３８を選択的にエッチングして除去することで、領域５０４及び領域５０６上の所望の位置に導電膜５３６及び導電膜５３８を残存させ、ゲート電極５４０及びゲート電極５４２を形成する（図１８（Ａ）を参照）。
【０１６０】
次に、領域５０４を覆うようにレジストマスク５４８を選択的に形成し、レジストマスク５４８及びゲート電極５４２をマスクとして領域５０６の所望の位置に不純物元素を導入し、不純物領域を形成する（図１８（Ｂ）を参照）。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いる。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、リンを用いる。
【０１６１】
図１８（Ｂ）においては、不純物元素を導入することで、領域５０６にソース領域及びドレイン領域を形成する不純物領域５５２と、チャネル形成領域５５０と、が形成される。
【０１６２】
次に、領域５０６を覆うようにレジストマスク５６６を選択的に形成し、レジストマスク５６６及びゲート電極５４０をマスクとして領域５０４に不純物元素を導入し、不純物領域を形成する（図１８（Ｃ）を参照）。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いる。Ｎ型を示す不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を示す不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、図１８（Ｂ）で領域５０６に導入した不純物元素と異なる導電型を付与する不純物元素（例えば、ボロン）を導入する。その結果、領域５０４にソース領域及びドレイン領域を形成する不純物領域５７０と、チャネル形成領域５６８と、が形成される。
【０１６３】
次に、絶縁膜５３２、絶縁膜５３４、ゲート電極５４０及びゲート電極５４２を覆って絶縁膜５７２を形成し、絶縁膜５７２上に領域５０４及び領域５０６にそれぞれ形成された不純物領域５５２及び不純物領域５７０と電気的に接続される配線５７４を形成する（図１９（Ａ）を参照）。
【０１６４】
絶縁膜５７２は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、又は積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基又は芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
【０１６５】
配線５７４は、ＣＶＤ法又はスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、シリコンから選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料の膜を、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分とし、ニッケルを含む材料、またはアルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。配線５７４は、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜に相当する。アルミニウム及びアルミニウムシリコンは低抵抗であり、且つ安価であるため、配線５７４の材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンにヒロックが発生することを防止できる。また、還元性の高い元素であるチタンによりバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１６６】
なお、本発明にて適用するトランジスタの構造は図示した構造に限定されない。例えば、逆スタガ構造、フィンＦＥＴ構造等であってもよい。フィンＦＥＴ構造とすることで、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１６７】
また、本発明の半導体装置においては、信号処理回路に電力を供給する、電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサー等のコンデンサー又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、トランジスタと薄膜の二次電池との接続について説明する。
【０１６８】
本実施の形態において二次電池は、トランジスタに接続された配線５７４上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される（図１９（Ｂ）を参照）。そのため、二次電池の集電体薄膜と兼用される配線５７４の材料には、負極活物質と密着性がよく、抵抗が低いものが求められ、特にアルミニウム、銅、ニッケル及びバナジウム等が好適である。
【０１６９】
次に、薄膜二次電池の構成について詳述する。まず、配線５７４上に負極活物質層５９１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に、負極活物質層５９１上に固体電解質層５９２を形成する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層５９２上に正極活物質層５９３を形成する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層５９３上に電極となる集電体薄膜５９４を形成する。集電体薄膜５９４には正極活物質層５９３と密着性がよく、抵抗が低いものが求められ、アルミニウム、銅、ニッケル、バナジウム等を用いることができる。
【０１７０】
上述の負極活物質層５９１、固体電解質層５９２、正極活物質層５９３及び集電体薄膜５９４の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いて形成しても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０１７１】
次に、樹脂膜をスピンコート法等により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜５９６を形成する。層間膜５９６は樹脂膜には限定されず、ＣＶＤ法により形成した酸化膜等の他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜５９６上に配線層５９５を形成し、配線５９７と接続させることで、二次電池を電気的に接続させる。
【０１７２】
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採ることができる。従って、本実施の形態においては、極薄であり、且つ小型の半導体装置を作製することができる。
【０１７３】
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。または、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
（実施の形態７）
【０１７４】
本実施の形態では、上記の実施の形態とは異なる半導体装置の作製方法の一例に関して、図面を参照して説明する。
【０１７５】
まず、基板６００上に絶縁膜を形成する。ここでは、Ｎ型の導電型を有する単結晶シリコン基板を基板６００として用いて、基板６００上に絶縁膜６０２及び絶縁膜６０４を形成する（図２０（Ａ）を参照）。例えば、基板６００に熱処理を行うことにより絶縁膜６０２として酸化シリコン膜を形成し、絶縁膜６０２上にＣＶＤ法を用いて窒化シリコン膜を形成する。
【０１７６】
また、基板６００は、半導体基板であればシリコン基板に限定されない。例えば、Ｎ型又はＰ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板若しくはＺｎＳｅ基板等）又は貼り合わせ法若しくはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１７７】
また、絶縁膜６０４は、絶縁膜６０２を形成した後に高密度プラズマ処理により絶縁膜６０２を窒化することにより設けてもよい。なお、基板６００上に設ける絶縁膜は単層で、又は３層以上に積層して設けてもよい。
【０１７８】
次に、絶縁膜６０４上に選択的にレジストマスク６０６のパターンを形成し、レジストマスク６０６をマスクとして選択的にエッチングを行うことによって、基板６００に選択的に凹部６０８を形成する（図２０（Ｂ）を参照）。基板６００、絶縁膜６０２及び絶縁膜６０４のエッチングは、プラズマを利用したドライエッチングにより行うことができる。
【０１７９】
次に、レジストマスク６０６のパターンを除去した後、基板６００に形成された凹部６０８を充填するように絶縁膜６１０を形成する（図２０（Ｃ）を参照）。
【０１８０】
絶縁膜６１０は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜６１０として、常圧ＣＶＤ法又は減圧ＣＶＤ法を用いて、ＴＥＯＳ（テトラエチルオルソシリケート）ガスにより酸化シリコン膜を形成する。
【０１８１】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板６００の表面を露出させる。ここでは、基板６００の表面を露出させることにより、基板６００の凹部６０８に形成された絶縁膜６１１間に領域６１２及び領域６１３が設けられる。なお、絶縁膜６１１は、基板６００の表面に形成された絶縁膜６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、Ｐ型の導電型を付与する不純物元素を選択的に導入することによって、基板６００の領域６１３にｐウェル６１５を形成する（図２１（Ａ）を参照）。
【０１８２】
Ｐ型を付与する不純物元素としては、ボロン、アルミニウム又はガリウム等を用いることができる。ここでは、不純物元素として、ボロンを領域６１３に導入する。
【０１８３】
なお、本実施の形態では、基板６００としてＮ型の導電型を有する半導体基板を用いているため、領域６１２には不純物元素の導入を行っていないが、Ｎ型を示す不純物元素を導入することにより領域６１２にｎウェルを形成してもよい。Ｎ型を示す不純物元素としては、リン又はヒ素等を用いることができる。
【０１８４】
一方、Ｐ型の導電型を有する半導体基板を用いる場合には、領域６１２にＮ型を付与する不純物元素を導入してｎウェルを形成し、領域６１３には不純物元素の導入を行わない構成としてもよい。
【０１８５】
次に、基板６００の領域６１２及び領域６１３の表面に絶縁膜６３２及び絶縁膜６３４をそれぞれ形成する（図２１（Ｂ）を参照）。
【０１８６】
絶縁膜６３２及び絶縁膜６３４は、例えば、熱処理を行って基板６００に設けられた領域６１２及び領域６１３の表面を酸化させることにより、酸化シリコン膜で絶縁膜６３２及び絶縁膜６３４を形成することで設けることができる。また、熱酸化法により酸化シリコン膜を形成し、窒化処理を行うことによって酸化シリコン膜の表面を窒化させ、酸化シリコン膜と、酸素及び窒素を有する膜（酸窒化シリコン膜）と、を積層して形成してもよい。
【０１８７】
他にも、上述したように、プラズマ処理により絶縁膜６３２及び絶縁膜６３４を形成してもよい。例えば、基板６００に設けられた領域６１２及び領域６１３の表面に高密度プラズマ処理を行って、表面を酸化又は窒化することにより、絶縁膜６３２及び絶縁膜６３４として酸化シリコン膜又は窒化シリコン膜を形成することができる。また、高密度プラズマ処理により領域６１２及び領域６１３の表面に酸化処理を行い、再度高密度プラズマ処理を行うことによって窒化してもよい。この場合、領域６１２及び領域６１３の表面に接して酸化シリコン膜が形成され、この酸化シリコン膜上に酸化窒化シリコン膜が形成され、絶縁膜６３２及び絶縁膜６３４は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。また、熱酸化法により領域６１２及び領域６１３の表面に酸化シリコン膜を形成した後に高密度プラズマ処理を行って、表面を酸化又は窒化してもよい。
【０１８８】
なお、基板６００の領域６１２及び領域６１３に形成された絶縁膜６３２及び絶縁膜６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１８９】
次に、基板６００に設けられた領域６１２及び領域６１３上に形成された絶縁膜６３２及び絶縁膜６３４を覆うように導電膜を形成する（図２１（Ｃ）を参照）。ここでは、導電膜として、導電膜６３６と導電膜６３８とを順に積層して形成した例を示している。もちろん、導電膜は、単層で、又は３層以上に積層して形成してもよい。
【０１９０】
導電膜６３６及び導電膜６３８としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、若しくはニオブ等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料により形成することもできる。
【０１９１】
ここでは、導電膜６３６として窒化タンタル膜を形成し、その上に導電膜６３８としてタングステン膜を形成して積層構造で設ける。また、導電膜６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた材料からなる膜を単層で、又は積層して形成した膜を用い、導電膜６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた材料からなる膜を単層で、又は積層して形成することができる。
【０１９２】
次に、積層して設けられた導電膜６３６及び導電膜６３８を選択的にエッチングして除去することによって、基板６００の領域６１２及び領域６１３上の一部に導電膜６３６及び導電膜６３８を残存させ、それぞれゲート電極として機能する導電膜６４０及び導電膜６４２を形成する（図２２（Ａ）を参照）。また、ここでは、基板６００において、導電膜６４０及び導電膜６４２と重ならない領域６１２及び領域６１３の表面を露出させる。
【０１９３】
具体的には、基板６００の領域６１２において、導電膜６４０の下方に形成された絶縁膜６３２のうち導電膜６４０と重ならない部分を選択的に除去し、導電膜６４０と絶縁膜６３２の端部が概ね一致するように形成する。また、基板６００の領域６１３において、導電膜６４２の下方に形成された絶縁膜６３４のうち導電膜６４２と重ならない部分を選択的に除去し、導電膜６４２と絶縁膜６３４の端部が概ね一致するように形成する。
【０１９４】
この場合、導電膜６４０及び導電膜６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜６４０及び導電膜６４２を形成後残存したレジストマスク又は導電膜６４０及び導電膜６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１９５】
次に、基板６００の領域６１２及び領域６１３に不純物元素を選択的に導入する（図２２（Ｂ）を参照）。ここでは、領域６１３に導電膜６４２をマスクとしてＮ型を付与する不純物元素を選択的に導入し、領域６１２に導電膜６４０をマスクとしてＰ型を付与する不純物元素を選択的に導入する。Ｎ型を付与する不純物元素としては、リン又はヒ素等を用いることができる。Ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム又はガリウム等を用いることができる。
【０１９６】
次に、導電膜６４０及び導電膜６４２の側面に接するサイドウォール６５４を形成する。具体的には、プラズマＣＶＤ法又はスパッタリング法等により、シリコン、シリコンの酸化物若しくはシリコンの窒化物等の無機材料を含む膜又は有機樹脂等の有機材料を含む膜を、単層で、又は積層して形成する。そして、この絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることで、導電膜６４０及び導電膜６４２の側面に接するように形成することができる。なお、サイドウォール６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール６５４は、導電膜６４０及び導電膜６４２の下方に形成された絶縁膜の側面にも接するように形成される。
【０１９７】
続いて、サイドウォール６５４、導電膜６４０及び導電膜６４２をマスクとして基板６００の領域６１２及び領域６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図２２（Ｃ）を参照）。ここでは、基板６００の領域６１３にサイドウォール６５４と導電膜６４２をマスクとしてＬＤＤ領域よりも高濃度にＮ型を付与する不純物元素を導入し、領域６１２にサイドウォール６５４と導電膜６４０をマスクとしてＬＤＤ領域よりも高濃度にＰ型を付与する不純物元素を導入する。
【０１９８】
その結果、基板６００の領域６１２には、ソース領域及びドレイン領域を形成する不純物領域６５８と、ＬＤＤ領域を形成する低濃度不純物領域６６０と、チャネル形成領域６５６と、が形成される。また、基板６００の領域６１３には、ソース領域及びドレイン領域を形成する不純物領域６６４と、ＬＤＤ領域を形成する低濃度不純物領域６６６と、チャネル形成領域６６２と、が形成される。
【０１９９】
なお、本実施の形態では、導電膜６４０及び導電膜６４２と重ならない基板６００の領域６１２及び領域６１３を露出させた状態で不純物元素の導入を行っている。従って、基板６００の領域６１２及び領域６１３にそれぞれ形成されるチャネル形成領域６５６及びチャネル形成領域６６２は導電膜６４０及び導電膜６４２と自己整合的に形成することができる。
【０２００】
次に、基板６００の領域６１２及び領域６１３上に設けられた絶縁膜及び導電膜等を覆うように絶縁膜を形成し、この絶縁膜に開口部６７８を形成することで、絶縁膜６７７を形成する（図２３（Ａ）を参照）。
【０２０１】
絶縁膜６７７は、ＣＶＤ法又はスパッタリング法等により、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素若しくは窒素を有する絶縁膜、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン若しくはアクリル等の有機材料又はシロキサン樹脂等のシロキサン材料からなる膜を単層で、または積層して設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。
【０２０２】
次に、ＣＶＤ法等を用いて開口部６７８に導電膜６８０を形成し、当該導電膜６８０と電気的に接続されるように絶縁膜６７７上に導電膜６８２ａ〜６８２ｄを選択的に形成する（図２３（Ｂ）を参照）。
【０２０３】
導電膜６８０及び導電膜６８２ａ〜６８２ｄは、ＣＶＤ法やスパッタリング法等により、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素若しくはシリコンから選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料により、単層で、又は積層して形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素及びシリコンの一方又は両方と、を含む合金材料に相当する。導電膜６８０及び導電膜６８２ａ〜６８２ｄは、例えば、バリア膜とアルミニウムシリコン膜とバリア膜との積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜との積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物からなる薄膜に相当する。アルミニウム及びアルミニウムシリコンは低抵抗であり、且つ安価であるため、導電膜６８０及び導電膜６８２ａ〜６８２ｄを形成する材料として最適である。また、上層と下層にバリア膜を設けると、アルミニウム及びアルミニウムシリコンに発生しうるヒロックを防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜６８０及び導電膜６８２ａ〜６８２ｄはＣＶＤ法によりタングステンを選択成長することにより形成することができる。
【０２０４】
以上の工程により、基板６００の領域６１２に形成されたＰ型のトランジスタと、領域６１３に形成されたＮ型のトランジスタとを得ることができる。
【０２０５】
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造又はフィンＦＥＴ構造等を採りうる。フィンＦＥＴ構造を採ることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０２０６】
また、本発明における半導体装置においては、信号処理回路に電力を蓄積できるバッテリーを具備することを特徴とする。バッテリーとしては、電気二重層コンデンサー又は薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、トランジスタと、薄膜の二次電池との接続について説明する。
【０２０７】
本実施の形態において二次電池は、トランジスタに接続された導電膜６８２ｄ上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層及び集電体薄膜の薄膜層が順次積層される（図２３（Ｂ）を参照）。そのため、二次電池の集電体薄膜と兼用される導電膜６８２ｄの材料には、負極活物質と密着性がよく、抵抗が低いことが求められ、特にアルミニウム、銅、ニッケル及びバナジウム等が好適である。
【０２０８】
薄膜二次電池の構成について詳述する。導電膜６８２ｄ上に負極活物質層６９１を形成する。一般には酸化バナジウム（Ｖ２Ｏ５）等が用いられる。次に、負極活物質層６９１上に固体電解質層６９２を形成する。一般には、リン酸リチウム（Ｌｉ３ＰＯ４）等が用いられる。次に、固体電解質層６９２上に正極活物質層６９３を形成する。一般には、マンガン酸リチウム（ＬｉＭｎ２Ｏ４）等が用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）又はニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に、正極活物質層６９３上に電極となる集電体薄膜６９４を形成する。集電体薄膜６９４は正極活物質層６９３と密着性がよく、抵抗が低いことが求められ、アルミニウム、銅、ニッケル及びバナジウム等を用いることができる。
【０２０９】
上述の負極活物質層６９１、固体電解質層６９２、正極活物質層６９３及び集電体薄膜６９４の各薄膜層はスパッタリング技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０２１０】
次に樹脂膜をスピンコート法により形成する。そして、この樹脂膜をエッチングしてコンタクトホールを形成し、層間膜６９６を形成する。層間膜６９６は樹脂には限定されず、ＣＶＤ法により形成された酸化膜等であっても良いが、平坦性の観点から樹脂膜であることが望ましい。また、感光性樹脂を用いると、エッチングを行うことなくコンタクトホールを形成することができる。次に、層間膜６９６上に配線層６９５を形成し、配線６９７と接続させることにより、薄膜二次電池の電気的な接続を行う。
【０２１１】
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を採りうる。従って、本発明により、極薄及び小型の半導体装置を作製することができる。
【０２１２】
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した半導体装置に適用することができる。すなわち本実施の形態によれば、動作を決定する各種のパラメータをより自由に設定可能な半導体装置を作製することができる。その結果、ダイナミックレンジを維持する場合は、分解能を向上させることが可能となる。又は、放電期間をカウントするためのクロック周期を長くすることで、消費電力を低減することが可能となる。更には、オフセット電圧を考慮する必要がなくなり、出力期間Ｔ２がばらつかず、得られるデジタルデータの正確性が向上する。
【０２１３】
（実施の形態８）
本発明を適用した半導体装置７００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図１１（Ａ）を参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１１（Ｂ）を参照）、書籍類、容器類（シャーレ等、図１１（Ｃ）を参照）、包装用容器類（包装紙やボトル等、図１１（Ｅ）及び（Ｆ）を参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図１１（Ｄ）を参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。本発明の半導体装置は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等である。また、半導体装置７００はセンサ装置であってもよい。
【０２１４】
以上のように、本発明を適用した半導体装置は、様々な物品に貼付等することができる。
【実施例１】
【０２１５】
本実施例では、実施の形態１にて説明した、図２に示す従来の積分型ＡＤＣと図１に示す本発明の積分型ＡＤＣのダイナミックレンジを比較する。
【０２１６】
本実施例では、後述する要求仕様下で、ＡＤＣを動作させることを想定する。すなわち、ＡＤＣは電源電位ＶＤＤの値をモニタリングし、ＶＤＤは直流電源である。また、ＡＤＣ自体もＶＤＤと接地電位ＶＧＮＤのみを用いて動作させることとする。
【０２１７】
図２４は、本発明の積分型ＡＤＣ（以下、第１のＡＤＣという）と、従来の積分型ＡＤＣ（以下、第２のＡＤＣという。）との入出力特性を比較したグラフである。図中の凡例のうち「ｃｏｎｖｅｎｔｉｏｎａｌ  ｉｄｅａｌ」が第２の理想直線を示し、「ｉｍｐｒｏｖｅｄ  ｉｄｅａｌ」が第１の理想直線を示し、「ｃｏｎｖｅｎｔｉｏｎａｌ  ｓｉｍｕｌａｔｅｄ」が第２の回路計算結果を示し（ＶＤＤ入力０．１Ｖ刻みで１．０Ｖから８．０Ｖまで）、「ｉｍｐｒｏｖｅｄ  ｓｉｍｕｌａｔｅｄ」が第１の回路計算結果（ＶＤＤ入力０．１Ｖ刻みで１．０Ｖから８．０Ｖまで）を示す。第２のＡＤＣでは、基準電位Ｖｏｆｆｓｅｔ＝１．８Ｖ（出力される電圧を監視し、常に一定の電圧が保たれるように制御する回路であるレギュレータ回路を用いてＶＤＤから生成する）、参照電位Ｖｒｅｆ＝０Ｖとし、２．０Ｖ＜ＶＤＤ＜６．０Ｖに限れば、正常動作するように各種のパラメータを決定してある。それに対して第１のＡＤＣは、基準電位Ｖｏｆｆｓｅｔと参照電位Ｖｒｅｆを生成する乗算回路１１２と減算回路１１３に関してｋ＝０．９、Ｖｃｏｎｓｔ＝０．６７としたが、その他の回路に関しては第２のＡＤＣと全く同一のものを用いている。なお、回路計算結果と理想直線の間に多少のずれが生じている。これは回路計算においては周辺回路の遅延が含まれるからである。
【０２１８】
第１のＡＤＣと第２のＡＤＣについてダイナミックレンジを比較すると、第２のＡＤＣでは設計通りに２．０Ｖ＜ＶＤＤ＜６．０Ｖとなっているのに対し、第１のＡＤＣでは、下限、上限共に広くなっているのが分かる。第２のＡＤＣにおけるダイナミックレンジは、式（３）で示す範囲に限定されている。それに対し第１のＡＤＣでは、少なくともこの例については、上限が存在せず、また下限を決定する要素は参照電位Ｖｒｅｆを生成する減算回路１１３となっている。これは式（３）が常に成り立っていることを示している。
【０２１９】
以上説明したように、本発明を用いることで、積分型ＡＤＣにおいて、従来の方式よりもダイナミックレンジを拡大することができ、翻って、積分型ＡＤＣの動作を決定する各種のパラメータをより自由に設定可能であることが明らかとなり、本発明の有用性が実証された。
【図面の簡単な説明】
【０２２０】
【図１】本発明のアナログデジタル変換器を説明する図。
【図２】従来のアナログデジタル変換器の動作を説明する図。
【図３】従来のアナログデジタル変換器を説明する図。
【図４】本発明のアナログデジタル変換器が有する乗算回路を説明する図。
【図５】本発明のアナログデジタル変換器が有する減算回路を説明する図。
【図６】従来の積分型ＡＤＣと本発明の積分型ＡＤＣの入出力特性を比較する図。
【図７】本発明を適用した半導体装置を説明する図。
【図８】本発明を適用した半導体装置を説明する図。
【図９】本発明を適用した半導体装置を説明する図。
【図１０】本発明を適用した半導体装置を説明する図。
【図１１】本発明を適用した半導体装置の搭載例。
【図１２】本発明を適用した半導体装置の作製方法を説明する図。
【図１３】本発明を適用した半導体装置の作製方法を説明する図。
【図１４】本発明を適用した半導体装置の作製方法を説明する図。
【図１５】本発明を適用した半導体装置の作製方法を説明する図。
【図１６】本発明を適用した半導体装置の作製方法を説明する図。
【図１７】本発明を適用した半導体装置の作製方法を説明する図。
【図１８】本発明を適用した半導体装置の作製方法を説明する図。
【図１９】本発明を適用した半導体装置の作製方法を説明する図。
【図２０】本発明を適用した半導体装置の作製方法を説明する図。
【図２１】本発明を適用した半導体装置の作製方法を説明する図。
【図２２】本発明を適用した半導体装置の作製方法を説明する図。
【図２３】本発明を適用した半導体装置の作製方法を説明する図。
【図２４】本発明の実施例を説明する図。
【符号の説明】
【０２２１】
１０１    オペアンプ
１０２    抵抗素子
１０３    容量素子
１０４    積分器
１０６    第１のスイッチ
１０８    第２のスイッチ
１１０    第３のスイッチ
１１２    乗算回路
１１３    減算回路
１５１    オペアンプ
１５２    抵抗素子
１５３    容量素子
１５４    積分器
１５６    第１のスイッチ
１５８    第２のスイッチ
１６０    第３のスイッチ
１７１    抵抗素子
１７２    抵抗素子
２０１    第１のトランジスタ
２０２    第２のトランジスタ
２０３    ゲート電極
２０４Ａ    ゲート電極
２０４Ｂ    ソース電極
２０５Ａ    出力端子
２０５Ｂ    出力端子
２０６    ボルテージフォロア
２０７    第１のトランジスタ
２０８    第２のトランジスタ
２０９    ゲート電極
３００    半導体装置
３０１    信号送受信部
３０２    信号強度検出部
３０３    信号演算部
３０４    アンテナ
３０５    整流回路
３０６    復調回路
３０７    変調回路
３０８    整流回路
３０９    電源回路
３１０    ＡＤＣ
３１１    ＣＰＵ
３１２    ＲＡＭ
３１３    ＲＯＭ
３２０    チップ
３２１    アンテナ
３２２    チップ
３２３    アンテナ
３２４    チップ
３２５    アンテナ
３２６    チップ
３２７    アンテナ
３２８    チップ
３２９    アンテナ
３４０    センサ装置
３４１    アンテナ
３４２    復調回路
３４３    変調回路
３４４Ａ    整流回路
３４４Ｂ    整流回路
３４５    電源回路
３４６    ＣＰＵ
３４７    ＲＡＭ
３４８    ＲＯＭ
３４９    信号演算部
３５０    センサ駆動回路
３５１    センサ
３５２    無線通信部
３５３    センサ部
３６０    センサ駆動部
３６１    検出部
３６２    ＡＤＣ
３６３    リセット用トランジスタ
３６４    増幅用トランジスタ
３６５    バイアス用トランジスタ
３６６    増幅側電源線
３６７    バイアス側電源線
３６８    センサ駆動回路
３６９    センサ
３８１    半導体装置
３８２    アンテナ
３８３    蓄電部
３８４    電源回路
３８５    ＡＤＣ
３８６    信号処理部
３８７Ａ    整流回路
３８７Ｂ    整流回路
３８８    電源部
４００ａ    薄膜トランジスタ
４００ｂ    薄膜トランジスタ
４００ｃ    薄膜トランジスタ
４００ｅ    薄膜トランジスタ
４００ｆ    薄膜トランジスタ
４０１    基板
４０２    絶縁膜
４０３    剥離層
４０４    絶縁膜
４０５    非晶質半導体膜
４０５ａ    結晶質半導体膜
４０５ｂ    結晶質半導体膜
４０５ｃ    結晶質半導体膜
４０５ｄ    結晶質半導体膜
４０５ｅ    結晶質半導体膜
４０５ｆ    結晶質半導体膜
４０６    ゲート絶縁膜
４０７    ゲート電極
４０７ａ    導電膜
４０７ｂ    導電膜
４０８    不純物領域
４０９    不純物領域
４１０    絶縁膜
４１１    不純物領域
４１２ａ    絶縁膜
４１２ｂ    絶縁膜
４１３    導電膜
４１４    絶縁膜
４１５ａ    導電膜
４１５ｂ    導電膜
４１６    導電膜
４１７    導電膜
４１８    絶縁膜
４１９    素子形成層
４２０    シート材
４２１    シート材
４３１ａ    導電膜
４３１ｂ    導電膜
４３２ａ    開口部
４３２ｂ    開口部
４３４ａ    導電膜
４３４ｂ    導電膜
４３６ａ    導電膜
４３６ｂ    導電膜
４３７    樹脂
４３８    導電性粒子
４８１    負極活物質層
４８２    固体電解質層
４８３    正極活物質層
４８４    集電体薄膜
４８５    層間膜
４８６    配線層
４８９    二次電池
５００    半導体基板
５０２    絶縁膜
５０４    領域
５０６    領域
５０７    ｐウェル
５３２    絶縁膜
５３４    絶縁膜
５３６    導電膜
５３８    導電膜
５４０    ゲート電極
５４２    ゲート電極
５４８    レジストマスク
５５０    チャネル形成領域
５５２    不純物領域
５６６    レジストマスク
５６８    チャネル形成領域
５７０    不純物領域
５７２    絶縁膜
５７４    配線
５９１    負極活物質層
５９２    固体電解質層
５９３    正極活物質層
５９４    集電体薄膜
５９５    配線層
５９６    層間膜
５９７    配線
６００    基板
６０２    絶縁膜
６０４    絶縁膜
６０６    レジストマスク
６０８    凹部
６１０    絶縁膜
６１１    絶縁膜
６１２    領域
６１３    領域
６１４    領域
６１５    ｐウェル
６３２    絶縁膜
６３４    絶縁膜
６３６    導電膜
６３８    導電膜
６４０    導電膜
６４２    導電膜
６５４    サイドウォール
６５６    チャネル形成領域
６５８    不純物領域
６６０    低濃度不純物領域
６６２    チャネル形成領域
６６４    不純物領域
６６６    低濃度不純物領域
６７７    絶縁膜
６７８    開口部
６８０    導電膜
６８２ａ    導電膜
６８２ｄ    導電膜
６９１    負極活物質層
６９２    固体電解質層
６９３    正極活物質層
６９４    集電体薄膜
６９５    配線層
６９６    層間膜
６９７    配線
７００    半導体装置
【図１】
2008182688.tif 000013
【図２】
2008182688.tif 000014
【図３】
2008182688.tif 000015
【図４】
2008182688.tif 000016
【図５】
2008182688.tif 000017
【図６】
2008182688.tif 000018
【図７】
2008182688.tif 000019
【図８】
2008182688.tif 000020
【図９】
2008182688.tif 000021
【図１０】
2008182688.tif 000022
【図１１】
2008182688.tif 000023
【図１２】
2008182688.tif 000024
【図１３】
2008182688.tif 000025
【図１４】
2008182688.tif 000026
【図１５】
2008182688.tif 000027
【図１６】
2008182688.tif 000028
【図１７】
2008182688.tif 000029
【図１８】
2008182688.tif 000030
【図１９】
2008182688.tif 000031
【図２０】
2008182688.tif 000032
【図２１】
2008182688.tif 000033
【図２２】
2008182688.tif 000034
【図２３】
2008182688.tif 000035
【図２４】
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