(57)【要約】【課題】ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加すること。【解決手段】本発明は、分離層１２上に設けられた半導体層１５内に設けられた半導体領域１４と、半導体領域上に設けられたＯＮＯ膜２０と、半導体領域の両側の半導体層内に設けられ分離層に達するビットライン１６と、半導体領域のビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域１８と、半導体領域に接続する第１電圧印加部３４、４４と、を有している。さらに、半導体領域はビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置、その制御方法およびその製造方法である。【選択図】図１
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【特許請求の範囲】
【請求項１】
分離層上に設けられた半導体層内に設けられた半導体領域と、
該半導体領域上に設けられたＯＮＯ膜と、
前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、
前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、
前記半導体領域に接続する第１電圧印加部と、を具備し、
前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置。
【請求項２】
前記第１電圧印加部は、前記ＯＮＯ膜に電荷を蓄積した後前記電荷の分布の裾野部分の電荷を消去するために、前記半導体領域に電圧を印加する請求項１記載の半導体装置。
【請求項３】
前記第１電圧印加部は、前記ＯＮＯ膜に蓄積された電荷を消去する際に前記半導体領域に電圧を印加する請求項１または２記載の半導体装置。
【請求項４】
前記分離層は半導体基板上に設けられた絶縁層を含む請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記半導体層はＰ型半導体層を含み、
前記分離層はＮ型半導体層上に形成された空乏層を含む請求項１から３のいずれか一項記載の半導体装置。
【請求項６】
前記Ｎ型半導体層に前記空乏層を形成するための電圧を印加する第２電圧印加部を具備する請求項５記載の半導体装置。
【請求項７】
前記分離層は絶縁基板を含み、前記半導体層は多結晶シリコン層を含む請求項１から３のいずれか一項記載の半導体装置。
【請求項８】
前記素子分離領域は、前記絶縁基板に達する溝部を含む請求項７記載の半導体装置。
【請求項９】
前記素子分離領域は、埋め込み酸化膜層およびＮ型半導体層の少なくとも一方を含む請求項１から６のいずれか一項記載の半導体装置。
【請求項１０】
前記ＯＮＯ膜上に前記ビットラインと交差するワードラインを具備し、
前記ビットライン間の前記ワードライン下の前記ＯＮＯ膜には複数の電荷蓄積領域が形成される請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
半導体領域と、該半導体領域上に設けられたＯＮＯ膜と、前記半導体領域の両側に設けられたビットラインを有する半導体装置の制御方法において、
前記ＯＮＯ膜に電荷を蓄積するステップと、
前記ＯＮＯ膜内に蓄積された電荷の分布の裾野部分の電荷を消去するステップと、を具備する半導体装置の制御方法。
【請求項１２】
前記ＯＮＯ膜に電荷を蓄積するステップは、ホットエレクトロンを前記ＯＮＯ膜に注入するために前記ビットライン間に電圧を印加するステップを含む請求項１１記載の半導体装置の制御方法。
【請求項１３】
前記半導体装置は前記ＯＮＯ膜上に前記ビットラインと交差するワードラインを具備し、
前記電荷を消去するステップは、前記半導体領域に前記ビットラインに対し電圧を印加するステップと、
前記ワードラインに電圧を印加するステップを含む請求項１１または１２記載の半導体装置の制御方法。
【請求項１４】
分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたＯＮＯ膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置の制御方法において、
前記半導体領域に電圧を印加するステップと、
前記ＯＮＯ膜に蓄積された電荷を消去するステップと、を具備する半導体装置の制御方法。
【請求項１５】
分離層上に半導体層を形成する工程と、
前記半導体層内に前記分離層に達するビットラインを形成する工程と、
前記分離層に達する素子分離領域を形成する工程と、
前記ビットラインの形成されるべき領域の間の領域である半導体領域上にＯＮＯ膜を形成する工程と、
前記半導体領域に接続する第１電圧印加部を形成する工程と、を有し、
前記素子分離領域は、前記半導体領域の前記ビットラインが設けられるべき側部と異なる両側に前記分離層まで達するように形成される半導体装置の製造方法。
【請求項１６】
前記分離層は半導体基板上に形成された絶縁層を含む請求項１５記載の半導体装置。
【請求項１７】
前記分離層は絶縁基板を含み、
前記半導体層を形成する工程は、前記分離層上に多結晶シリコン層を形成する工程を含む請求項１５記載の半導体装置。
【請求項１８】
前記素子分離領域を形成する工程は、前記絶縁基板に達する溝部を形成する工程を含む請求項１７記載の半導体装置。
【請求項１９】
半導体基板内にＮ型半導体層を形成する工程と、
前記Ｎ型半導体層内に底面および側面が前記Ｎ型半導体層に接するようにＰ型半導体層を形成する工程と、
前記Ｐ型半導体層内にビットラインを形成する工程と、
前記ビットラインの形成されるべき領域の間の領域である半導体領域上にＯＮＯ膜を形成する工程と、
前記半導体領域に接続する第１電圧印加部を形成する工程と、
前記Ｎ型半導体層に接続する第２電圧印加部を形成する工程と、を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、その制御方法およびその製造方法に関し、特に、選択された範囲のメモリセルの半導体基板に電圧を印加する半導体装置、その制御方法およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。不揮発性メモリの中には、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。
【０００３】
特許文献１にはＳＯＮＯＳ型フラッシュメモリのひとつとして、ソースとドレインとを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。このフラッシュメモリは、ソースおよびドレインを兼ねるビットラインが半導体基板内に形成されており、半導体基板上に形成されたＯＮＯ膜中のトラップ層に電荷を蓄積することができる。ソースとドレインを入れ替えることにより、１つのメモリセルに２つの電荷蓄積領域を形成することができる。
【０００４】
このメモリセルにおいては、メモリセルへのデータの書き込み（すなわちＯＮＯ膜への電荷の蓄積）は以下により行う。ソースとドレインとの間に高電圧を印加しゲートに正の電荷を印加する。これにより、ソースとドレイン間で高エネルギーとなったホットエレクトロンがトラップ層に注入される。よって、データの書き込みが行われる。ソースとドレインを入れ替えることによりトラップ層中の２箇所に電荷を書き込むことができる。また、トラップ層への電荷（電子）の蓄積によりメモリセルを構成するトランジスタの閾値電圧が変化する。この閾値電圧を検知することによりデータを読み出すことができる。
【０００５】
一方、メモリセルのデータの消去（すなわちトラップ層からの電荷の消去）は以下により行う。その１つの方法としては、ドレインに正の電圧を印加しゲートに負の電圧を印加する。これにより、ドレイン近傍ではバント間トンネルによる電子ホール対が生成され、ゲートとドレイン間の電界で高エネルギーとなったホットホールがトラップ層に注入される。トラップ層に注入されたホールはトラップ層中に蓄積されていた電荷（電子）と結合し、トラップ層内の電荷が消滅する。もう１つの方法としては、ゲートに負の電圧を半導体基板に正の電圧を印加する。これにより、トラップ層中の電荷がＦＮ（ファウラー・ノルドハイム）トンネル電流として放出されトラップ層内の電荷が消滅する。
【０００６】
【特許文献１】米国特許６０１１７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来例に係るフラッシュメモリにおいては、メモリセルの微細化のため、ビットライン間隔を狭くすることが求められている。また、例えばＦＮトンネル電子によりトラップ層の電荷を消去する際、選択された範囲のメモリセルの半導体基板に電圧を印加することが求められている。
【０００８】
本発明は、ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置、その制御方法およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたＯＮＯ膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、前記半導体領域に接続する第１電圧印加部と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、第１電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルの半導体基板に電圧を印加することができる。
【００１０】
本発明は、前記第１電圧印加部は、前記ＯＮＯ膜に電荷を蓄積した後前記電荷の分布の裾野部分の電荷を消去するために、前記半導体領域に電圧を印加する半導体装置とすることができる。本発明によれば、ビットラインの間隔を狭くした場合に、１つのメモリセルのトラップ層の２箇所に蓄積された電荷分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
【００１１】
本発明は、前記第１電圧印加部は、前記ＯＮＯ膜に蓄積された電荷を消去する際に前記半導体領域に電圧を印加する半導体装置とすることができる。本発明によれば、選択された範囲のメモリセルのデータを消去することができる。
【００１２】
本発明は、前記分離層は半導体基板上に設けられた絶縁層を含む半導体装置とすることができる。本発明によれば、分離層に絶縁層を含むことにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
【００１３】
本発明は、前記半導体層はＰ型半導体層を含み、前記分離層はＮ型半導体層上に形成された空乏層を含む半導体装置とすることができる。本発明によれば、分離層として半導体層を用いることにより、製造コストを削減することができる。
【００１４】
本発明は、前記Ｎ型半導体層に前記空乏層を形成するための電圧を印加する第２電圧印加部を具備する半導体装置とすることができる。本発明によれば、Ｎ型半導体層に電圧を印加することにより、空乏層を形成することができる。
【００１５】
本発明は、前記分離層は絶縁基板を含み、前記半導体層は多結晶シリコン層を含む半導体装置とすることができる。本発明によれば、分離層は絶縁基板を含むため、製造コストを削減することができる。
【００１６】
本発明は、前記素子分離領域は、前記絶縁基板に達する溝部を含む半導体装置とすることができる。また、前記素子分離領域は、埋め込み酸化膜層およびＮ型半導体層の少なくとも一方を含む半導体装置とすることができる。本発明によれば、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
【００１７】
本発明は、前記ＯＮＯ膜上に前記ビットラインと交差するワードラインを具備し、前記ビットライン間の前記ワードライン下の前記ＯＮＯ膜には複数の電荷蓄積領域が形成される半導体装置とすることができる。
【００１８】
本発明は、半導体領域と、該半導体領域上に設けられたＯＮＯ膜と、前記半導体領域の両側に設けられたビットラインを有する半導体装置の制御方法において、前記ＯＮＯ膜に電荷を蓄積するステップと、前記ＯＮＯ膜内に蓄積された電荷の分布の裾野部分の電荷を消去するステップと、を具備する半導体装置の制御方法である。本発明によれば、ビットラインの間隔を狭くした場合に、１つのメモリセルのトラップ層の２箇所に蓄積された電荷分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
【００１９】
本発明は、前記ＯＮＯ膜に電荷を蓄積するステップは、ホットエレクトロンを前記ＯＮＯ膜に注入するために前記ビットライン間に電圧を印加するステップを含む半導体装置の制御方法とすることができる。また、本発明は、前記半導体装置は、前記ＯＮＯ膜上に前記ビットラインと交差するワードラインを具備し、前記電荷を消去するステップは、前記半導体領域に前記ビットラインに対し電圧を印加するステップと、前記ワードラインに電圧を印加するステップを含む半導体装置の制御方法とすることができる。
【００２０】
本発明は、分離層上に設けられた半導体層内に設けられた半導体領域と、該半導体領域上に設けられたＯＮＯ膜と、前記半導体領域の両側の前記半導体層内に設けられ前記分離層に達するビットラインと、前記半導体領域の前記ビットラインが設けられた側部とは異なる両側に設けられ前記分離層まで達する素子分離領域と、を具備し、前記半導体領域は前記ビットラインおよび前記素子分離により囲まれ、他の半導体領域から電気的に分離している半導体装置の制御方法において、前記半導体領域に電圧を印加するステップと、前記ＯＮＯ膜に蓄積された電荷を消去するステップと、を具備する半導体装置の制御方法である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、半導体領域に電圧を印加することにより、選択された範囲のメモリセルのデータを消去することができる。
【００２１】
本発明は、分離層上に半導体層を形成する工程と、前記半導体層内に前記分離層に達するビットラインを形成する工程と、前記分離層に達する素子分離領域を形成する工程と、前記ビットラインの形成されるべき領域の間の領域である半導体領域上にＯＮＯ膜を形成する工程と、前記半導体領域に接続する第１電圧印加部を形成する工程と、を有し、前記素子分離領域は、前記半導体領域の前記ビットラインが設けられるべき側部と異なる両側に前記分離層まで達するように形成される半導体装置の製造方法である。本発明によれば、半導体領域は、分離層、素子分離領域およびビットラインにより、他の半導体領域から電気的に分離している。さらに、第１電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置を製造することができる。
【００２２】
本発明は、前記分離層は半導体基板上に形成された絶縁層を含む半導体装置の製造方法とすることができる。本発明によれば、分離層に絶縁層を含むことにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことが可能な半導体装置を製造することができる。
【００２３】
また、本発明は、前記分離層は絶縁基板を含み、前記半導体層を形成する工程は、前記分離層上に多結晶シリコン層を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、絶縁基板を用いるため、製造コストを削減することができる。
【００２４】
本発明は、前記素子分離領域を形成する工程は、前記絶縁基板に達する溝部を形成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことが可能な半導体装置を製造することができる。
【００２５】
本発明は、半導体基板内にＮ型半導体層を形成する工程と、前記Ｎ型半導体層内に底面および側面が前記Ｎ型半導体層に接するようにＰ型半導体層を形成する工程と、前記Ｐ型半導体層内にビットラインを形成する工程と、前記ビットラインの形成されるべき領域の間の領域である半導体領域上にＯＮＯ膜を形成する工程と、前記半導体領域に接続する第１電圧印加部を形成する工程と、前記Ｎ型半導体層に接続する第２電圧印加部を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、第２電圧印加部に電圧を印加することにより、半導体領域とＮ型半導体層およびビットラインとの間の空乏層が形成される。空乏層により半導体領域は他の半導体領域から電気的に分離することができる。さらに、第１電圧印加部が半導体領域に電圧を印加することにより、選択された範囲のメモリセルのデータを消去することができる。
【発明の効果】
【００２６】
本発明によれば、ビットライン間隔の微細化または選択された範囲のメモリセルの半導体基板に電圧を印加することが可能な半導体装置、その制御方法およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照に本発明に係る実施例を説明する。
【実施例１】
【００２８】
実施例１はＳＯＩ（Semiconductor on Insulator）構造を有し、分離層としてＳＯＩ構造の絶縁層を、素子分離領域として埋め込み酸化膜を用いた例である。図１（ａ）は実施例１に係るフラッシュメモリのメモリセル領域の上視図（保護膜４０、配線層４２、４４、４６、層間絶縁膜３０、ＯＮＯ膜２０は図示していない）、図１（ｂ）、図１（ｃ）および図１（ｄ）はそれぞれ図１（ａ）のＡ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ断面図である。図１（ｂ）ないし図１（ｃ）を参照に、シリコン半導体基板１０上に酸化シリコン膜からなる絶縁層１２（分離層）が設けられている。絶縁層１２上にはＰ型シリコン半導体層１５が設けられている。半導体層１５および絶縁層１２はＳＯＩ構造を構成している。半導体層１５には半導体領域１４およびビットライン１６が含まれる。
【００２９】
図１（ａ）を参照に、半導体層１５内にはＮ型のソースおよびドレインを兼ねるビットライン１６が設けられ、ビットライン１６の間の半導体層１５が半導体領域１４となる。ビットライン１６および半導体領域１４は埋め込み酸化膜からなる素子分離領域１８で囲まれている。図１（ｂ）には、絶縁層１２まで達する複数のビットライン１６および絶縁層１２まで達する素子分離領域１８が図示されており、図１（ｃ）には半導体領域１４および半導体領域１４を囲む素子分離領域１８が図示され、図１（ｄ）にはビットライン１６およびビットライン１６を囲む素子分離領域１８が図示されている。すなわち、図１（ａ）ないし図１（ｅ）より、半導体層１５内に設けられた半導体領域１４と、半導体領域１４の両側の半導体層１５内に設けられ絶縁層１２に達するビットライン１６と、半導体領域１４の前記ビットラインが設けられた側部とは異なる両側に設けられ絶縁層まで達する素子分離領域１８が設けられている。そして、半導体領域１４はビットライン１６および素子分離領域１８により囲まれ、他の半導体領域１４から電気的に分離している。
【００３０】
図１（ｂ）ないし図１（ｄ）を参照に、半導体領域１４、ビットライン１６および素子分離領域１８上にＯＮＯ膜２０が設けられている。図１（ａ）を参照に、ＯＮＯ膜２０上にビットライン１６と交差するワードライン２４が設けられている。図１（ｂ）ではワードライン２４はＯＮＯ膜２０上に設けられ断面方向に延在している。図１（ｃ）および図１（ｄ）を参照に、ワードライン２４はＯＮＯ膜２０上に複数設けられている。図１（ｂ）ないし図１（ｃ）を参照に、ワードライン２４およびＯＮＯ膜２０上に層間絶縁膜３０が設けられている。層間絶縁膜３０にはワードライン２４、ビットライン１６および半導体領域１４に接続するプラグ金属それぞれ３２、３４および３６が設けられている。層間絶縁膜３０上には、プラグ金属３２、３４および３６に接続する配線層それぞれ４２、４４および４６が設けられている。層間絶縁膜３０および配線層４２、４４および４６上に保護膜４０が設けられている。図１（ａ）ないし図１（ｃ）のように、半導体領域１４はビットライン１６、素子分離領域１８および絶縁層１２により囲まれ領域Ｐを構成している。半導体領域１４に接続するプラグ金属３６および配線層４６（第１電圧印加部）により、領域Ｐ内の半導体領域１４に電圧を印加することができる。
【００３１】
次に、図２（ａ）ないし図３（ｆ）を用い、実施例１に係るフラッシュメモリの製造方法について説明する。図２（ａ）ないし図２（ｄ）並びに図３（ａ）ないし図３（ｃ）は図１（ａ）のＡ−Ａ断面に相当する断面図である。図２（ｅ）ないし図２（ｈ）並びに図３（ｄ）ないし図３（ｆ）は図１（ａ）のＢ−Ｂ断面に相当する断面図である。
【００３２】
図２（ａ）および図２（ｅ）を参照に、シリコン半導体基板１０上に酸化シリコン層からなる絶縁層１２、絶縁層１２上にＰ型のシリコン半導体層１５を形成する。図２（ｂ）および図２（ｆ）を参照に、ＳＴＩ(Shallow Trench Isolation)法を用い絶縁層１２に達する埋め込み酸化膜からなる素子分離領域１８を形成する。このとき、素子分離領域１８は、半導体領域１４となるべき領域のビットライン１６が設けられるべき側部と異なる両側に絶縁層１２まで達するように形成される。図２（ｃ）および図２（ｇ）を参照に、半導体層１５および素子分離領域１８上に酸化シリコン膜からなるトンネル酸化膜、窒化シリコン膜からなるトラップ層および酸化シリコン膜からなるトップ酸化膜を形成する。これにより半導体層１５（すなわちビットライン１６の形成されるべき領域の間の領域である半導体領域１４となる領域）および素子分離領域１８上にＯＮＯ膜２０が形成される。図２（ｄ）および図２（ｈ）を参照に、半導体層１５に例えば砒素をイオン注入することにより、絶縁層１２まで達するビットライン１６を形成する。これにより、ビットライン１６の間に半導体領域１４が形成される。
【００３３】
図３（ａ）および図３（ｄ）を参照に、ＯＮＯ膜２０上にビットライン１６と交差するワードライン２４を多結晶シリコンを用い形成する。図３（ｂ）および図３（ｅ）を参照に、ワードライン２４およびＯＮＯ膜２０上に層間絶縁膜３０として酸化シリコン膜を形成する。層間絶縁膜３０にコンタクトホールを形成し、コンタクトホール内に例えばタングステンを埋め込む。これによりワードライン２４、半導体領域１４およびビットライン１６に接続するプラグ金属３２、３４および３６を形成する。図３（ｃ）および図３（ｆ）を参照に、層間絶縁膜３０上に、プラグ金属３２、３４および３６にそれぞれ接続する配線層４２、４４および４６を形成する。配線層４２、４４および４６および層間絶縁膜３０上に酸化シリコン膜からなる保護膜４０を形成する。以上により、実施例１に係るフラッシュメモリが完成する。
【００３４】
次に、実施例１に係るフラッシュメモリの制御方法について説明する。表１は、実施例１に係るフラッシュメモリにデータをプログラム、読み出し、消去する際のビットラインＢＬ１、ＢＬ２、ワードライン２４（ゲート）、半導体領域１４に加える電圧それぞれＶｂ１、Ｖｂ２，ＶｇおよびＶｓｕｂを示している。
【表１】
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【００３５】
まず、データをプログラムする際の制御について説明する。図４は特許文献１に開示された従来例の係るフラッシュメモリ課題について説明する図である。図４を参照に、半導体基板１０ａ内にビットラインＢＬ１、ＢＬ２が設けられている。ビットラインＢＬ１およびＢＬ２の間の半導体基板１０ａがチャネルである。半導体基板１０ａ上に、トンネル酸化膜２０ａ、トラップ層２０ｂおよびトップ酸化膜２０ｃからなるＯＮＯ膜２０が設けられている。ワードラインおよびその上の層間絶縁膜、配線層は図示していない。図４は、メモリセルを構成する１つのトランジスタのビットラインＢＬ１、ＢＬ２近傍にトラップ層２０ｂに２箇所の電荷６１、６２が蓄積された場合を示している。すなわち、ビットライン１６間のワードライン２４下のＯＮＯ膜２０には複数の電荷蓄積領域が形成される。ＯＮＯ膜２０上に示した電子分布１、電子分布２の曲線はトラップ層２０ｂ内の電子の分布を示している。縦方向が電子密度であり、電子分布はガウス分布をしている。メモリセルの微細化のため、ビットライン１６間隔を狭くすると、電子分布１および２の裾野が重なってしまう。これでは、誤作動の原因となってしまう。このように、特許文献１に開示されたメモリセルは、微細化が困難である。
【００３６】
そこで、実施例１では上記課題を解決すべく、以下のような制御を行う。まず、ビットラインＢＬ２近傍のトラップ層２０ｂに電荷を蓄積させる場合について説明する。図５はその場合のフローチャートである。図６（ａ）ないし図６（ｃ）はその場合のトラップ層に蓄積された電子分布の模式図である。図６（ａ）ないし図６（ｃ）は図４の半導体基板１０ａにかわり半導体基板１０と、絶縁層１２が設けられている。ビットラインＢＬ１、ＢＬ２および半導体領域１４に印加される電圧をそれぞれＶｂ１、Ｖｂ２およびＶｓｕｂで表している。図４と同じ部材は同じ符号を付し説明を省略する。
【００３７】
図５を参照に、まず、データをプログラムする（すなわち電荷を蓄積させる）メモリセルが選択される（ステップＳ１０）。表１の電荷注入の電圧が各端子に印加される。すなわち、ＢＬ１（ソース）、ＢＬ２（ドレイン）、ワードライン２４（ゲート）および半導体領域１４にそれぞれにＶｂ１＝０Ｖ、Ｖｂ２＝４Ｖ、Ｖｇ＝９ＶおよびＶｓｕｂ＝０Ｖが印加される。これにより、ビットラインＢＬ１とＢＬ２との間で高エネルギーとなったホットエレクトロンがトラップ層２０ｂに注入され電荷がＯＮＯ膜２０に蓄積される（ステップＳ１２）。図６（ａ）を参照に、ビットラインＢＬ２近傍のトラップ層２０ｂに電荷６２が蓄積され、その電子分布は電子分布２となる。
【００３８】
次に、表１のテールカットの電圧のうち、Ｖｂ２＝８Ｖ、Ｖｓｕｂ＝６Ｖを印加する。このようにビットラインＢＬ２（ドレイン）に対し半導体領域１４に負の電圧を印加する（ステップＳ１４）。図６（ｂ）を参照に、ビットラインＢＬ２と半導体領域１４とはｐｎ接合の逆バイアスとなるためＢＬ２と半導体領域１４との間に空乏層ｄｅｐ２が形成される。次に、表１のテールカットの電圧のうち、さらにＶｇ＝−３Ｖを印加する（ステップＳ１６）。図６（ｃ）を参照に、ワードライン２４（ゲート：図示せず）と半導体領域１４との間に９Ｖが印加される。空乏層ｄｅｐ２となっていない半導体領域１４上のトラップ層２０ｂ内の電子がＦＮトンネル電流として半導体領域１４に流れる。これにより、電子分布２の裾野部分の電子が減り電子分布２ａとなる。プログラムベリファイを行いＯＫであれば終了する。プログラムベリファイがＯＫでなければステップＳ１２に戻る（ステップＳ１８）。
【００３９】
次に、さらに、ビットラインＢＬ１近傍のトラップ層２０ｂに電荷を蓄積させる場合について説明する。図７はその場合のフローチャートである。図８（ａ）ないし図８（ｃ）はその場合のトラップ層に蓄積された電子分布の模式図である。図８（ａ）ないし図８（ｃ）は図６（ａ）ないし図６（ｂ）と同様の図であり、同じ部材は同じ符号を付し説明を省略する。図７を参照に、まず、データをプログラムする（すなわち電荷を蓄積させる）メモリセルが選択される（ステップＳ２０）。表１の電荷注入の電圧を各端子に印加する。ここで、ビットラインＢＬ１とＢＬ２に印加する電圧を入れ替える。すなわち、ビットラインＢＬ１（ドレイン）、ＢＬ２（ソース）、ワードライン２４（ゲート）および半導体領域１４にそれぞれＶｂ１＝４Ｖ、Ｖｂ２＝０Ｖ、Ｖｇ＝９ＶおよびＶｓｕｂ＝０Ｖを印加する。これにより、ビットラインＢＬ２とＢＬ１との間で高エネルギーとなったホットエレクトロンがトラップ層２０ｂに注入され電荷が蓄積される（ステップＳ２２）。図８（ａ）を参照に、ビットラインＢＬ１近傍のトラップ層２０ｂに電荷６１が蓄積され、その電子分布は電子分布１となる。
【００４０】
次に、表１のテールカットの電圧のうち、Ｖｂ１＝８Ｖ、Ｖｂ２＝８Ｖ、Ｖｓｕｂ＝６Ｖを印加する。このようにビットラインＢＬ１（ドレイン）、ＢＬ２（ソース）に対し半導体領域１４に負の電圧を印加する（ステップＳ２４）。図８（ｂ）を参照に、ビットラインＢＬ１およびＢＬ２と半導体領域１４との間にはそれぞれ空乏層ｄｅｐ１およびｄｅｐ２が形成される。次に、表１のテールカットの電圧のうち、さらにＶｇ＝−３Ｖを印加する（ステップＳ２６）。図８（ｃ）を参照に、空乏層ｄｅｐ１およびｄｅｐ２となっていない半導体領域１４上のトラップ層２０ｂ内の電子がＦＮトンネル電流として半導体領域１４に流れる。これにより、電子分布１の裾野部分の電子が減り電子分布１ａとなる。このとき、ビットラインＢＬ２の近傍にも空乏層ｄｅｐ２を設けているため、電子分布２ａの電子がさらに半導体領域１４に抜けてしまうことを防止することができる。プログラムベリファイを行いＯＫであれば終了する。プログラムベリファイがＯＫでなければステップＳ２２に戻る（ステップＳ２８）。
【００４１】
次いで、データを消去する際の制御について説明する。図９（ａ）および図９(ｂ)はホットホール注入によりデータを消去する場合のメモリセルを構成するトランジスタの模式図である。図９（ａ）は従来の構造を示している。ビットラインＢＬ１およびＢＬ２は半導体基板１０ａ内に形成されている。ビットラインＢＬ１とＢＬ２との間の半導体基板１０ａがチャネルである。半導体基板１０ａ上にＯＮＯ膜２０、ＯＮＯ膜２０上にワードライン２４（ゲート）が設けられている。ワードライン２４は実際は横方向に延びているが、ここでは理解しやすいようにチャネル上にのみ記載している。データを消去するためのホットホール注入のため、ビットラインＢＬ１、ＢＬ２およびワードライン２４にそれぞれＶｂ１＝０Ｖ、Ｖｂ２＝６Ｖ、Ｖｇ＝−６を印加する。そうすると、ＢＬ１およびＢＬ２の近傍にそれぞれ空乏層ｄｅｐ１およびｄｅｐ２が形成される。メモリセルの微細化によりビットライン間隔が狭くなると、空乏層ｄｅｐ１ａおよびｄｅｐ２ｂが接触しビットラインＢＬ１とＢＬ２との間の電流が半導体基板１０ａ側を流れてしまうパンチスルー現象が生じてしまう。このように、メモリセルの微細化が難しいという課題がある。
【００４２】
図９（ｂ）は実施例１に係るホットホール注入を用いたデータ消去時メモリセルの模式図である。図９（ａ）の半導体基板１０ａの代わりに半導体基板１０および絶縁層１２が設けられ、ビットラインＢＬ１とＢＬ２との間が半導体領域１４となる。表１のように、ビットラインＢＬ１、ＢＬ２、ワードライン２４（ゲート）および半導体領域１４に、それぞれＶｂ１＝２Ｖ、Ｖｂ２＝６Ｖ、Ｖｇ＝−６ＶおよびＶｓｕｂ＝２Ｖが印加される。図９（ｂ）を参照に、半導体領域１４にＶｓｕｂ＝２Ｖが印加されるためビットラインＢＬ１およびＢＬ２の近傍の空乏層ｄｅｐ１ｂおよびｄｅｐ２ｂの伸びを抑えることができる。よって、空乏層ｄｅｐ１ｂ、ｄｅｐ２ｂは接触せず、パンチスルー現象を抑制し、メモリセルの微細化を行うことができる。
【００４３】
次いで、ＦＮトンネリル電流を用いた消去について説明する。表１のように、ビットラインＢＬ１、ＢＬ２、ワードライン２４（ゲート）および半導体領域１４にそれぞれＶｂ１＝４Ｖ、Ｖｂ２＝４Ｖ、Ｖｇ＝−８ＶおよびＶｓｕｂ＝４Ｖを印加する。これにより、トラップ層の電子はＦＮトンネル電流として半導体領域１４に流れ、データが消去される。このとき、実施例１では、Ｖｓｕｂを図１（ａ）の領域Ｐに選択的に印加できるため、選択された範囲のメモリセルのデータを消去することができる。
【００４４】
実施例１によれば、図１（ａ）から図１（ｄ）のように、ビットライン１６、素子分離領域１８および絶縁層１２で囲まれた半導体領域１４にプラグ金属３４および配線層４４（第１電圧印加部）が接続し、プラグ金属３４および配線層４４により領域Ｐに電圧を印加することができる。これにより、選択された範囲のメモリセルの半導体基板に電圧を印加することができる。
【００４５】
また、プラグ金属３４および配線層４４は、図５および図７のステップＳ１２、Ｓ２２並びに図６（ａ）および図８（ａ）のように、ＯＮＯ膜２０内のトラップ層に電荷を蓄積した後、図５および図７のステップＳ１４、Ｓ１６、Ｓ２４およびＳ２６並びに図６（ｂ）、図６（ｃ）、図８（ｂ）および図８（ｃ）のように、電荷の分布の裾野部分の電荷を消去するために、半導体領域１４に電圧を印加している。これにより、ビットライン１６の間隔を狭くした場合に、１つのメモリセルのトラップ層の２箇所に蓄積された電荷(電子)分布の裾野が重なることを抑制し、メモリセルの微細化を行うことができる。
【００４６】
さらに、ビットライン１６間に電圧を印加し、ホットエレクトロンをＯＮＯ膜２０内のトラップ層に注入することにより、図５および図７のステップＳ１２、Ｓ２２のように、ＯＮＯ膜２０内のトラップ層２０ｂに電荷を蓄積している。
【００４７】
さらに、図５および図７のステップＳ１４およびＳ１６並びにＳ２４およびＳ２６の電荷の消去は、ステップＳ１４、Ｓ２４のように、半導体領域１４にビットライン１６に対し電圧を印加し、ステップＳ１６、Ｓ２６のように、ワードラインに電圧を印加している。これにより、図６（ｂ）、図６（ｃ）、図８（ｂ）および図８（ｃ）のように、ビットライン１６と半導体領域１４の間に空乏層を形成し、蓄積された電荷(電子)分布のうち裾野の電子を消去することができる。
【００４８】
さらに、プラグ金属３４および配線層４４は、表１および図９（ｂ）のように、ＯＮＯ膜２０内のトラップ層に蓄積された電荷を消去する際に半導体領域１４に電圧を印加している。これにより、ホットホール注入を用い電荷を消去する場合はパンチスルー現象を抑制し、メモリセルの微細化が可能となる。また、ＦＮトンネル電流を用い電荷を消去する場合は、選択された範囲のメモリセルのデータを消去することができる。
【実施例２】
【００４９】
実施例２は、分離層としてｐｎ接合の空乏層を用い、素子分離領域としてＮ型半導体層を用いた例である。図１０（ａ）は実施例２に係るフラッシュメモリのメモリセル領域の上視図（保護膜４０、配線層４２、４４、４６、４８、層間絶縁膜３０、ＯＮＯ膜２０は図示していない）、図１０（ｂ）、図１０（ｃ）および図１０（ｄ）はそれぞれ図１０（ａ）のＡ´−Ａ´、Ｂ´−Ｂ´、Ｃ´−Ｃ´断面図である。図１０（ｂ）ないし図１０（ｄ）を参照に、図１（ｂ）ないし図１（ｄ）と比較し、半導体基板１０上にシリコン半導体基板１０上にＮ型半導体層５０が設けられている。Ｎ型半導体層５０に囲まれたＰ型半導体層５２が設けられ、Ｐ型半導体層５２内にビットライン１６が設けられている。ビットライン１６の下部はＮ型半導体層５０には接していない。図１０（ａ）および図１０（ｄ）を参照に、Ｎ型半導体層５０に接続するプラグ金属３８および配線層４８が設けられている。その他の構成は図１（ａ）ないし図１（ｄ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００５０】
次に、図１１（ａ）ないし図１１（ｈ）を用い、実施例２に係るフラッシュメモリの製造方法について説明する。図１１（ａ）ないし図１１（ｄ）は図１０のＡ´−Ａ´に相当する断面図、図１１（ｅ）ないし図１１（ｈ）は図１０のＢ´−Ｂ´に相当する断面図である。図１１（ａ）および図１１(ｅ)を参照に、シリコン半導体基板１０内に、例えば砒素をイオン注入し、その後熱処理することにより、Ｎ型半導体層５０を形成する。図１１（ｂ）および図１１（ｆ）を参照に、Ｎ型半導体層５０内に例えば燐をイオン注入し、その後熱処理することにより、Ｐ型半導体層５２を形成する。このとき、Ｐ型半導体層５２は底面および側面がＮ型半導体層５０に囲まれ接するように形成する。
【００５１】
図１１（ｃ）および図１１（ｇ）を参照に、ＯＮＯ膜２０を実施例１と同様に形成する。Ｐ型半導体層５２内に例えば砒素をイオン注入しその後熱処理することによりビットライン１６を形成する。ビットライン１６は底面および側面部がＰ型半導体層に囲まれ接するように形成する。図１１（ｄ）および図１１（ｈ）を参照に、実施例１と同様に、ワードライン２４、層間絶縁膜３０、プラグ金属３２、３４、３６、３８、配線層４２、４４、４６、４８および保護膜４０を形成する。ここで、Ｎ型半導体層５０に接続するプラグ金属３２およびプラグ金属３２に接続する配線層４８は、プラグ金属３２、３４、３６および配線層４２、４４、４６と同様に形成することができる。以上により実施例２に係るフラッシュメモリが完成する。
【００５２】
図１２は実施例２の制御方法を説明するための図である。図１２は図１０（ａ）の半導体基板１０、Ｎ型半導体層５０、Ｐ型半導体層５２、ビットライン１６、ＯＮＯ膜２０、ワードライン２４を図示している。ワードライン２４は実際は横方向に延びているが、ここでは理解しやすいようにチャネル上にのみ記載している。プラグ金属３２、３４、３６および３８並びに配線層４２、４４，４６および４８を用い、ビットラインＢＬ１、ＢＬ２、ワードライン、半導体領域１４の領域ＰおよびＮ型半導体層５０にはそれぞれ電圧Ｖｂ１、Ｖｂ２、Ｖｇ、ＶｓｕｂおよびＶｎが印加される。まず、Ｎ型半導体層５０に正の電圧を印加する。そうすると、Ｐ型半導体層５２とＮ型半導体層５０とのｐｎ接合に逆バイアスが印加される。よって、図１２のようにＰ型半導体層５２とＮ型半導体層５０との間に空乏層ｄｅｐｐｎが形成される。空乏層ｄｅｐｐｎがビットライン１６の底面に接すると、Ｐ型半導体層５２内にビットライン１６および空乏層ｄｅｐｐｎに囲まれた領域Ｐに半導体領域１４が形成される。半導体領域１４は他の半導体領域１４と電気的に分離される。このように、空乏層ｄｅｐｐｎが実施例１の絶縁層１２と同様に分離層として機能する。その後、実施例１の図５ないし８および表１で説明したように、Ｖｂ１、Ｖｂ２、ＶｇおよびＶｓｕｂに電圧を印加することにより、実施例１と同様の動作を行うことができ、同様の効果を奏することができる。
【００５３】
実施例２によれば、分離層としてＮ型半導体層５０上に形成された空乏層ｄｅｐｐｎを含んでいる。このように、半導体基板１０に形成されたＮ型半導体層５０およびＰ型半導体層５２の界面の空乏層を分離層として用いることにより、高価なＳＯＩ構造の基板を用いる必要がなく、実施例１と比べ製造コストを削減することができる。
【００５４】
また、実施例２では、図１０（ａ）から図１０（ｄ）のように、Ｎ型半導体層５０に接続し、空乏層ｄｅｐｐｅｎを形成するための電圧を印加するプラグ金属３８および配線層４８（第２電圧印加部）が設けられている。プラグ金属３８および配線層４８により、Ｎ型半導体層５０に電圧を印加し、Ｐ型半導体層５２とＮ型半導体層５０との間に空乏層ｄｅｐｐｅｎを形成することができる。
【００５５】
さらに、実施例１および実施例２のように、素子分離領域は、埋め込み酸化膜層およびＮ型半導体層の少なくとも一方を含むことができる。これにより、半導体領域の他の半導体領域からの電気的な分離をより確実に行うことができる。
【実施例３】
【００５６】
実施例３は、分離層として絶縁基板、素子分離領域として溝部、半導体領域として多結晶シリコン層を用いた例である。図１３（ａ）は実施例３に係るフラッシュメモリのメモリセル領域の上視図（保護膜４０、配線層４２、４４、４６、層間絶縁膜３０、ＯＮＯ膜２０は図示していない）、図１３（ｂ）、図１３（ｃ）および図１３（ｄ）はそれぞれ図１３（ａ）のＡ´´−Ａ´´、Ｂ´´−Ｂ´´、Ｃ´´−Ｃ´´断面図である。図１３（ｂ）ないし図１３（ｄ）を参照に、図１（ｂ）ないし図１（ｄ）と比較し、絶縁基板５４（分離層）上に多結晶シリコン層５７が設けられている。多結晶シリコン層５７内にビットライン１６が設けられている。ビットライン１６の底面は絶縁基板５４に接している。ビットライン１６の間の多結晶シリコン層５７が半導体領域１４である。図１３（ａ）ないし図１３（ｄ）を参照に、ビットライン１６および半導体領域１４の周囲の多結晶シリコン層５７は絶縁基板５４まで除去され溝部５８が設けられている。溝部５８が素子分離領域である。半導体領域１４の領域Ｐはビットライン１６、溝部５８および絶縁基板５４に囲まれ、他の半導体領域１４から電気的に分離している。その他の構成は、図１（ｂ）ないし図１（ｄ）と同じであり同じ部材は同じ符号を付し説明を省略する。
【００５７】
次に、図１４（ａ）ないし図１５（ｄ）を用い、実施例３に係るフラッシュメモリの製造方法について説明する。図１４（ａ）ないし図１４（ｄ）並びに図１５（ａ）および図１５（ｂ）は図１３のＡ´´−Ａ´´に相当する断面図、図１４（ｅ）ないし図１４（ｈ）ならびに図１５（ｃ）および図１５（ｄ）は図１３（ａ）のＢ´´−Ｂ´´に相当する断面図である。図１４（ａ）および図１４(ｅ)を参照に、例えば、石英基板、ガラス基板またはサファイヤ基板等の絶縁基板５４に、例えばＢを添加したＰ型多結晶シリコン層５７をＣＶＤ法を用い形成する。図１４（ｂ）および図１４(ｆ)を参照に、多結晶シリコン層５７を絶縁基板５４まで除去し溝部５８を形成する。これにより、素子分離領域が形成される。図１４（ｃ）および図１４（ｇ）を参照に、多結晶シリコン層５７上に実施例１と同様にＯＮＯ膜２０を形成する。多結晶シリコン層５７に例えば砒素をイオン注入し、その後熱処理する。これにより多結晶シリコン層５７内に絶縁基板５４に達するビットライン１６を形成する。ビットライン１６間の多結晶シリコン層５７が半導体領域１４である。
【００５８】
図１５（ａ）および図１５（ｃ）を参照に、ＯＮＯ膜２０上に実施例１と同様にワードライン２４を形成する。図１５（ｂ）および図１５（ｄ）を参照に、実施例１と同様に、ワードライン２４、層間絶縁膜３０、プラグ金属３２、３４、３６配線層４２、４４、４６および保護膜４０を形成する。以上により実施例３に係るフラッシュメモリが完成する。
【００５９】
実施例３によれば、図１３（ａ）から図１３（ｄ）のように、分離層は絶縁基板５４を含み、半導体領域１４は多結晶シリコン層５７を含んでいる。このように、絶縁基板５４を用いることにより、高価なＳＯＩ構造を用いることがなく、製造コストを低減させることができる。さらに、例えば、図１３（ｂ）ないし図１３（ｄ）の保護膜４０上にさらに多結晶シリコン層を形成することにより、多層のメモリセルを形成することもできる。また、素子分離領域として、絶縁基板５４に達する溝部５８を含むことができる。
【００６０】
分離層および素子分離領域は、実施例１ないし実施例３の態様に限られず、半導体領域１４を互いに電気的に分離するものであればよい。また第１電圧印加部および第２電圧印加部はそれぞれ半導体領域１４およびＮ型半導体層に電圧が印加できるように電気的に接続していれば良い。実施例１ないし実施例３ではビットライン１６の延在方向にメモリセル３個、ワードライン２４の延在方向にメモリセル４個が配列する場合について図示しているが、これらの数には限られない。
【００６１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００６２】
【図１】図１（ａ）は実施例１に係るフラッシュメモリの上視図であり、図１（ｂ）、図１（ｃ）および図1（ｄ）はそれぞれ図１（ａ）のＡ−Ａ、Ｂ−ＢおよびＣ-Ｃ断面図である。
【図２】図２（ａ）ないし図２（ｈ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図３】図３（ａ）ないし図３（ｆ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【図４】図４は従来技術の課題を説明するための模式図である。
【図５】図５は実施例１においてデータをプログラムする際のフローチャート（その１）である。
【図６】図６（ａ）ないし図６（ｃ）は実施例１においてデータをプログラムする方法を説明するための模式図（その１）である。
【図７】図７は実施例１においてデータをプログラムする際のフローチャート（その２）である。
【図８】図８（ａ）ないし図８（ｃ）は実施例１においてデータをプログラムする方法を説明するための模式図（その２）である。
【図９】図９（ａ）および図９（ｂ）は実施例１においてデータを消去する方法を説明するための模式図である。
【図１０】図１０（ａ）は実施例２に係るフラッシュメモリの上視図であり、図１０（ｂ）、図１０（ｃ）および図１０（ｄ）はそれぞれ図１０（ａ）のＡ´−Ａ´、Ｂ´−Ｂ´およびＣ´-Ｃ´断面図である。
【図１１】図１１（ａ）ないし図１１（ｈ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。
【図１２】図１２は実施例２の動作を説明するための模式図である。
【図１３】図１３（ａ）は実施例３に係るフラッシュメモリの上視図であり、図１３（ｂ）、図１３（ｃ）および図１３（ｄ）はそれぞれ図１３（ａ）のＡ´´−Ａ´´、Ｂ´´−Ｂ´´およびＣ´´−Ｃ´´断面図である。
【図１４】図１４（ａ）ないし図１４（ｈ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その１）である。
【図１５】図１５（ａ）ないし図１５（ｄ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その２）である。
【符号の説明】
【００６３】
１０、１０ａ        半導体基板
１２                絶縁層
１４                半導体領域
１５                半導体層
１６                ビットライン
１８                素子分離領域
２０                ＯＮＯ膜
２４                ワードライン
３０                層間絶縁膜
３２、３４、３６、３８  プラグ金属
４０                保護膜
４２、４４、４６、４８  配線層
５０                Ｎ型半導体層
５２                Ｐ型半導体層
５４                絶縁基板
５７                多結晶シリコン層
５８                溝部
【図１】
2008166437.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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