【手続補正書】
【提出日】平成20年12月9日(2008.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の表面に、ソース・ドレイン領域、ゲート絶縁膜およびゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、
（ｂ）前記ソース・ドレイン領域の上部及び前記ゲート電極の上部にニッケルシリサイド膜を形成する工程と、
（ｃ）前記半導体基板の前記表面および前記ＭＩＳＦＥＴを覆う絶縁膜を形成する工程と、
（ｄ）前記ソース・ドレイン領域の上部の前記ニッケルシリサイド膜の少なくとも一部、前記ゲート電極の側面の少なくとも一部、および前記ゲート電極の上部の前記ニッケルシリサイド膜の少なくとも一部が露出するコンタクトホールを、前記絶縁膜内に形成する工程と、  
（ｅ）前記コンタクトホール内にバリアメタル膜を形成する工程と、
（ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、
（ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記コンタクトホール内に埋め込む工程とを備え、
前記バリアメタル膜は、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜、ＴｉＮ膜およびＴｉ（チタン）膜の積層膜、ＷＮ膜およびＷ（タングステン）膜の積層膜のいずれかであって、前記ＴｉＮ膜および前記ＷＮ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成される半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の上方に、配線層を形成する工程と、
（ｂ）前記配線層上に、バリア膜を形成する工程と、
（ｃ）前記配線層および前記バリア膜を覆う絶縁膜を形成する工程と、
（ｄ）前記バリア膜の少なくとも一部が露出するビアホールを、前記絶縁膜内に形成する工程とを備え、
前記工程（ｄ）において、前記配線層の側面の少なくとも一部も前記ビアホールに露出し、
（ｅ）前記ビアホール内にバリアメタル膜を形成する工程と、
（ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、
（ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記ビアホール内に埋め込む工程とをさらに備え、
前記バリアメタル膜は、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜、ＴｉＮ膜およびＴｉ（チタン）膜の積層膜、ＷＮ膜およびＷ（タングステン）膜の積層膜のいずれかであって、前記ＴｉＮ膜および前記ＷＮ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成される半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法であって、
前記Ｗ核付け膜は、原子層堆積法（Atomic Layer Deposition）により形成される半導体装置の製造方法。
【請求項４】
請求項１または請求項２に記載の半導体装置の製造方法であって、
前記Ｗプラグも、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成する半導体装置の製造方法。
【請求項５】
前記工程（ｄ）と前記工程（ｅ）との間に、前記コンタクトホールを形成するためのレジストパターンを除去するためのプラズマアッシング工程をさらに有する請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）と前記工程（ｅ）との間に、前記コンタクトホールによって露出された前記ニッケルシリサイド膜の表面酸化膜及び、エッチング残渣を取り除くための前処理工程をさらに有する請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）と前記工程（ｅ）との間に、前記ビアホールを形成するためのレジストパターンを除去するためのプラズマアッシング工程をさらに有する請求項２記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）と前記工程（ｅ）との間に、エッチング残渣を取り除くための前処理工程を更に有する請求項２記載の半導体装置の製造方法。
【請求項９】
請求項１ないし請求項４のいずれかに記載の半導体装置の製造方法により形成された半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明は、（ａ）半導体基板の表面に、ソース・ドレイン領域、ゲート絶縁膜およびゲート電極を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、（ｂ）前記ソース・ドレイン領域の上部及び前記ゲート電極の上部にニッケルシリサイド膜を形成する工程と、（ｃ）前記半導体基板の前記表面および前記ＭＩＳＦＥＴを覆う絶縁膜を形成する工程と、（ｄ）前記ソース・ドレイン領域の上部の前記ニッケルシリサイド膜の少なくとも一部、前記ゲート電極の側面の少なくとも一部、および前記ゲート電極の上部の前記ニッケルシリサイド膜の少なくとも一部が露出するコンタクトホールを、前記絶縁膜内に形成する工程と、（ｅ）前記コンタクトホール内にバリアメタル膜を形成する工程と、（ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、（ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記コンタクトホール内に埋め込む工程とを備え、前記バリアメタル膜は、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜、ＴｉＮ膜およびＴｉ（チタン）膜の積層膜、ＷＮ膜およびＷ（タングステン）膜の積層膜のいずれかであって、前記ＴｉＮ膜および前記ＷＮ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成される半導体装置の製造方法である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、本発明は、（ａ）半導体基板の上方に、配線層を形成する工程と、（ｂ）前記配線層上に、バリア膜を形成する工程と、（ｃ）前記配線層および前記バリア膜を覆う絶縁膜を形成する工程と、（ｄ）前記バリア膜の少なくとも一部および前記配線層の側面の少なくとも一部が露出するビアホールを、前記絶縁膜内に形成する工程と、（ｅ）前記ビアホール内にバリアメタル膜を形成する工程と、（ｆ）ＷＦ6（六フッ化タングステン）ガスをＢ2Ｈ6（ジボラン）ガスにより還元させるＣＶＤ（Chemical Vapor Deposition）法により、Ｗ（タングステン）核付け膜を前記バリアメタル膜上に形成する工程と、（ｇ）ＷＦ6ガスを用いたＣＶＤ法により、前記Ｗ核付け膜上にＷ（タングステン）プラグを形成し、前記Ｗプラグを前記ビアホール内に埋め込む工程とをさらに備え、前記バリアメタル膜は、ＴｉＮ（窒化チタン）膜、ＷＮ（窒化タングステン）膜、ＴｉＮ膜およびＴｉ（チタン）膜の積層膜、ＷＮ膜およびＷ（タングステン）膜の積層膜のいずれかであって、前記ＴｉＮ膜および前記ＷＮ膜は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成される半導体装置の製造方法である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜１２ａ上のＷプラグ１２も、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成することができる。よって、バリアメタル膜の下層に、より影響を与えにくい半導体装置およびその製造方法を実現することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
本実施の形態に係る半導体装置およびその製造方法によれば、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により、Ｗ核付け膜２３ａをバリアメタル膜上に形成した後、ＣＶＤ法によりＷ核付け膜２３ａ上にＷプラグ２３を形成する。このようにすれば、Ｗ核付け膜２３ａ中におけるフッ素濃度が低減し、バリアメタル膜およびその下層にフッ素が侵食しない。よって、いわゆる肩落ちが生じたビアプラグ内のバリアメタル膜を薄く形成する場合であっても、バリアメタル膜の下層に影響を与えにくい半導体装置およびその製造方法を実現することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
また、本実施の形態に係る半導体装置およびその製造方法によれば、Ｗ核付け膜２３ａ上のＷプラグ２３も、ＷＦ6ガスをＢ2Ｈ6ガスにより還元させるＣＶＤ法により形成することができる。よって、バリアメタル膜の下層に、より影響を与えにくい半導体装置およびその製造方法を実現することができる。