(57)【要約】【課題】本発明の課題は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するｎ型ソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供することである。【解決手段】本発明の横型ＭＯＳＦＥＴ１００は、開口部に向かって広がる断面形状がＴ字状のトレンチ１０６を備え、トレンチ１０６深さとほぼ同じ深さのｎ型ソース層１０４およびｎ型ドレイン層１０５が形成され、基板表面（水平面）および段差面１０６ｃ（水平面）に形成される高濃度層の厚さと、トレンチ１０６側面（垂直面）に形成される高濃度層の厚さとは、ほぼ同じ厚さ（ｔ）に形成されている。【選択図】図1
2008210994.tif 000002
【特許請求の範囲】
【請求項１】
開口部に向かって広がる断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴ。
【請求項２】
Ｔ字状の断面形状を有する請求項１に記載の横型ＭＯＳＦＥＴ。
【請求項３】
前記Ｔ字状の寸法関係は、幅狭の下側トレンチの幅とそれと中心軸を同じくした幅広の上側トレンチの幅の寸法比が１：３であり、前記下側トレンチの深さと前記上側トレンチの深さの寸法比が１：１である請求項２に記載の横型ＭＯＳＦＥＴ。
【請求項４】
Ｖ字状の断面形状を有する請求項１に記載の横型ＭＯＳＦＥＴ。
【請求項５】
ソース層およびドレイン層の深さは前記トレンチと同じ深さである請求項１から４のいずれかに記載の横型ＭＯＳＦＥＴ。
【請求項６】
ＳＯＩ基板に形成された請求項１から５のいずれかに記載の横型ＭＯＳＦＥＴ。
【請求項７】
開口部に向かって広がるＴ字状の断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴの製造方法であって、
基板上に、上側トレンチとなる領域を開口したパターンを有する、第１犠牲膜およびその上のレジスト膜とからなる積層パターンを形成する工程と、
前記積層パターンをマスクとして所定深さまで異方性エッチングを施し、上側トレンチを形成する工程と、
前記レジスト膜を剥離した後、第２犠牲膜を形成しエッチバックして、前記第１犠牲膜の両側に前記第２犠牲膜からなるサイドウォールを形成する工程と、
前記第１犠牲膜および前記サイドウォールをマスクとして所定深さまで異方性エッチングを施し、下側トレンチを形成する工程とを含む横型ＭＯＳＦＥＴの製造方法。
【請求項８】
斜めイオン注入法でソース層およびドレイン層を形成する工程を、さらに含む請求項７に記載の横型ＭＯＳＦＥＴの製造方法。
【請求項９】
入射角θ＝４５°で斜めイオン注入する請求項８に記載の横型ＭＯＳＦＥＴの製造方法。
【請求項１０】
開口部に向かって広がるＶ字状の断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴの製造方法であって、
シリコン基板上に、トレンチとなる領域を開口したパターンのエッチングマスクを形成する工程と、
前記エッチングマスクをマスクとして、アルカリエッチング液を用いた結晶面異方性エッチングを施し、断面形状がＶ字状のトレンチを形成する工程とを含む横型ＭＯＳＦＥＴの製造方法。
【請求項１１】
斜めイオン注入法でソース層およびドレイン層を形成する工程を、さらに含む請求項１０に記載の横型ＭＯＳＦＥＴの製造方法。
【請求項１２】
前記Ｖ字角αに対して、入射角θ＝４５−α／４（°）で斜めイオン注入する請求項１１に記載の横型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
素子面積の増大を招くことなく、チャネル幅を大きくすることでオン抵抗を低減させる構成として、トレンチゲート構造を備えた横型ＭＯＳＦＥＴが提案されている。
【０００３】
従来のトレンチゲート構造を備えた横型ＭＯＳＦＥＴの一例の構成を図８，９に示す。
【０００４】
図８（ａ）は平面図であり、図８（ｂ）はトレンチの形状を示す斜視図である。また、図９（ａ）は図８（ａ）のＡ−Ａ線における断面図、図９（ｂ）は図８（ａ）のＢ−Ｂ線における断面図である。尚、図８（ａ）は表面電極を取り除いた状態を示す。
【０００５】
図８，９において、１０は従来の横型ＭＯＳＦＥＴ、１１はｐ型基板、１２はｎ型高抵抗層、１３はｐ型ウェル層、１４はｎ型ソース層、１５はｎ型ドレイン層、１６はトレンチ、１７はゲート絶縁膜、１８はゲート電極、１９はソース電極、２０はドレイン電極である。
【０００６】
横型ＭＯＳＦＥＴ１０は、ｐ型基板１１上にｎ型高抵抗層１２が形成されている。
【０００７】
また、ｎ型高抵抗層１２の所定領域には選択的にストライプ状のｐ型ウェル層１３が形成されている。
【０００８】
そして、そのｐ型ウェル層１３内の所定領域には選択的にストライプ状のｎ型ソース層１４が形成されている。
【０００９】
また、ｎ型高抵抗層１２の所定領域にはｐ型ウェル層１３と離間して、ｎ型ソース層１４と平行に、選択的にストライプ状のｎ型ドレイン層１５が形成されている。
【００１０】
また、ｎ型ドレイン層１５の端部からｎ型高抵抗層１２、ｐ型ウェル層１３およびｎ型ソース層１４の端部に至る中間領域には、ｐ型ウェル層１３を貫通してｎ型高抵抗層１２の途中の深さまで複数のトレンチ１６が形成されている。
【００１１】
尚、各トレンチ１６は、ｎ型ソース層１４およびｎ型ドレイン層１５と直交方向にストライプ状の平面形状を有し、互いに平行に配置されている。
【００１２】
また、ｎ型ソース層１４とｎ型ドレイン層１５との間の中間領域および各トレンチ１６には、ゲート絶縁膜１７を介して多結晶シリコンからなるゲート電極１８が形成されている。
【００１３】
また、ｎ型ソース層１４上にはソース電極１９が形成され、ｎ型ドレイン層１５上にはドレイン電極２０が形成されている。
【００１４】
このような横型ＭＯＳＦＥＴ１０では、ドレイン／ソース間に所定電圧を加えた状態で、ゲート電圧をしきい値電圧以上にすると、ゲート電極１８と対向する部分のｐ型ウェル層１３がｎ型に反転し、チャネルｃｈを形成する（図９（ｂ）中、斜線領域）。
【００１５】
そして、このチャネルｃｈを経由して、電子ｅがｎ型ソース層１４からｎ型高抵抗層１２を通ってｎ型ドレイン層１５に流れる。
【００１６】
ここで、チャネルｃｈは、基板表面だけでなくトレンチ１６側面に沿って深さ方向にも形成されるため、そのぶんチャネル幅を長くできる。（例えば、特許文献１参照。）
【００１７】
次に、このような横型ＭＯＳＦＥＴ１０のトレンチ１６の形成方法は、所定領域にｎ型ソース層１４およびｎ型ドレイン層１５となる高濃度層を形成した後、その基板上にトレンチ１６となる領域を開口したレジストマスク（図示せず）を形成し、所定深さまでストレートに異方性エッチングを施して、図８（ｂ）に示すように、断面矩形のトレンチ１６を形成する。
【００１８】
しかしながら、上記の横型ＭＯＳＦＥＴ１０では、トレンチ１６側面に沿った深さ方向のチャネルｃｈのすべてが電子ｅの経路に有効に寄与するとは言えなかった。
【００１９】
なぜならば、せっかくチャネルｃｈが深さ方向に形成されても、ｎ型ソース層１４およびｎ型ドレイン層１５の深さがトレンチ１６深さに比較して浅いと、図９（ｂ）に示すように、ほとんどの電子ｅは深さ方向に迂回せず、ｎ型ソース層１４からほぼ直線的にｎ型ドレイン層１５に向かって基板表面近傍を流れるからであった。
【００２０】
これに対して、第２の従来例として、図１０に示すように、ｎ型ソース層およびｎ型ドレイン層の深さをトレンチ深さよりも深く形成する構成が提案されている。
【００２１】
図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＣ−Ｃ線における断面図である。また、図１０（ａ）は表面電極を取り除いた状態を示す。
【００２２】
図１０において、３０は従来の他の横型ＭＯＳＦＥＴ、１は高抵抗半導体基板、３はゲート電極、４はｎ型ソース層、５はｎ型ドレイン層、６はゲート絶縁膜、７はｐ型ウェル層、８はトレンチである。
【００２３】
このような横型ＭＯＳＦＥＴ３０では、図１０（ｂ）に示すように、ｎ型ソース層４およびｎ型ドレイン層５が深く形成されているため、トレンチ８側面に沿って深さ方向に形成されたチャネルｃｈが電子ｅの経路に有効に寄与すると言うものであった。
【００２４】
尚、ここで、深いｎ型ソース層４およびｎ型ドレイン層５を形成する際には、深さ方向のイオン濃度分布の均一性を確保するためにトレンチ８側面から斜めイオン注入する方法が採用される。（例えば、特許文献２参照。）
【特許文献１】特開平１１−１０３０５８号公報  図１，図２
【特許文献２】特開２００６−１９５１８号公報  図１（ａ），（ｃ）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、このような横型ＭＯＳＦＥＴ３０では、トレンチ８深さと共にｎ型ソース層４およびｎ型ドレイン層５の深さを深くすればするほど有効なチャネル幅が大きくなる格好となるが、以下の理由により、この深さには限界があった。
【００２６】
第１の理由は、チャネル幅をより大きくするためにｎ型ソース層４およびｎ型ドレイン層５の深さを深く形成しようとすると、それに伴って、斜めイオン注入の入射角θが小さくなっていき、例えば、図１１に示すように、斜めイオン注入の入射角θ＝３０°では、基板表面（水平面）に対する入射角θＨ＝３０°に対してトレンチ側面（垂直面）に対する入射角θＶ＝６０°となり、両者の差異が大きくなった。
【００２７】
そして、その結果、基板表面（水平面）に形成される高濃度層の厚さ（ｔ１）に比較して、トレンチ側面（垂直面）に形成される高濃度層の厚さ（ｔ２）が薄くなり（ｔ２<ｔ１）、せっかく深さ方向にチャネルｃｈが形成されても高濃度層からの電子ｅの供給量が不十分や不均一となったりして、深さ方向のチャネルｃｈを十分、有効化できないおそれがあった。
【００２８】
また、第２の理由は、ＳＯＩ基板（図示せず）のように基板途中に埋め込み酸化膜があるような場合もトレンチ深さをそれ以上深くできず、チャネル幅を深さ方向に大きくするには限界があった。
【００２９】
本発明の課題は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供することである。
【課題を解決するための手段】
【００３０】
本発明の横型ＭＯＳＦＥＴは、開口部に向かって広がる断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴである。  
【００３１】
本発明の横型ＭＯＳＦＥＴの製造方法は、
開口部に向かって広がるＴ字状の断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴの製造方法であって、
基板上に、上側トレンチとなる領域を開口したパターンを有する、第１犠牲膜およびその上のレジスト膜とからなる積層パターンを形成する工程と、
積層パターンをマスクとして所定深さまで異方性エッチングを施し、上側トレンチを形成する工程と、
レジスト膜を剥離した後、第２犠牲膜を形成しエッチバックして、第１犠牲膜の両側に第２犠牲膜からなるサイドウォールを形成する工程と、
第１犠牲膜およびサイドウォールをマスクとして所定深さまで異方性エッチングを施し、下側トレンチを形成する工程とを含む横型ＭＯＳＦＥＴの製造方法である。
【００３２】
本発明の横型ＭＯＳＦＥＴの他の製造方法は、
開口部に向かって広がるＶ字状の断面形状を有するトレンチゲート構造を備えた横型ＭＯＳＦＥＴの製造方法であって、
シリコン基板上に、トレンチとなる領域を開口したパターンのエッチングマスクを形成する工程と、
エッチングマスクをマスクとして、アルカリエッチング液を用いた結晶面異方性エッチングを施し、断面形状がＶ字状のトレンチを形成する工程とを含む横型ＭＯＳＦＥＴの製造方法である。
【発明の効果】
【００３３】
本発明の横型ＭＯＳＦＥＴおよびその製造方法によると、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる。
【発明を実施するための最良の形態】
【００３４】
本発明は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供するという目的を、開口部に向かって広がる断面形状を有するトレンチゲート構造を備えることで実現した。
【実施例】
【００３５】
本発明のトレンチゲート構造を備えた横型ＭＯＳＦＥＴの一例の構成を図１，２，５に示す。尚、図８，９と同一部分には同一符号を付す。
【００３６】
図１（ａ）は平面図であり、図１（ｂ）はトレンチの形状を示す斜視図である。また、図２（ａ）は図１（ａ）のＥ−Ｅ線における断面図、図２（ｂ）は図１（ａ）のＦ−Ｆ線における断面図である。図５はトレンチ部の断面図である。尚、図１（ａ）は表面電極を取り除いた状態を示す。
【００３７】
図１，２において、１００は本発明の横型ＭＯＳＦＥＴ、１１はｐ型基板、１２はｎ型高抵抗層、１３はｐ型ウェル層、１０４はｎ型ソース層、１０５はｎ型ドレイン層、１０６はトレンチ、１０６ａは下側トレンチ，１０６ｂは上側トレンチ、１０６ｃは段差面、１７はゲート絶縁膜、１８はゲート電極、１９はソース電極、２０はドレイン電極、ｗ１は下側トレンチ幅、ｗ２は段差面の幅、ｄ１は下側トレンチ深さ、ｄ２は上側トレンチ深さである。
【００３８】
横型ＭＯＳＦＥＴ１００は、ｐ型基板１１上にｎ型高抵抗層１２が形成されている。
【００３９】
また、ｎ型高抵抗層１２の所定領域には選択的にストライプ状のｐ型ウェル層１３が形成されている。
【００４０】
そして、そのｐ型ウェル層１３内の所定領域には選択的にストライプ状のｎ型ソース層１０４が形成されている。
【００４１】
また、ｎ型高抵抗層１２の所定領域にはｐ型ウェル層１３と離間して、ｎ型ソース層１０４と平行に選択的にストライプ状のｎ型ドレイン層１０５が形成されている。
【００４２】
また、ｎ型ドレイン層１０５の端部からｎ型高抵抗層１２、ｐ型ウェル層１３およびｎ型ソース層１０４の端部に至る中間領域には、ｎ型高抵抗層１２およびｐ型ウェル層１３の途中の深さまで複数のトレンチ１０６が形成されている。
【００４３】
尚、各トレンチ１０６は、ｎ型ソース層１０４およびｎ型ドレイン層１０５と直交方向にストライプ状の平面形状を有し、互いに平行に配置されている。
【００４４】
また、ｎ型ソース層１０４とｎ型ドレイン層１０５との間の中間領域および各トレンチ１０６には、ゲート絶縁膜１７を介して多結晶シリコンからなるゲート電極１８が形成されている。
【００４５】
また、ｎ型ソース層１０４上にはソース電極１９が形成され、ｎ型ドレイン層１０５上にはドレイン電極２０が形成されている。
【００４６】
ここで、図１（ｂ）に示すように、トレンチ１０６の断面形状は開口部に向かって広がるＴ字状をしている。
【００４７】
即ち、幅狭の下側トレンチ１０６ａと、それと中心軸を同じくして両サイドに段差面１０６ｃを有した幅広の上側トレンチ１０６ｂとの２段構成となっている。
【００４８】
尚、ここでは、トレンチの断面形状とはトレンチ長手方向に対して垂直面でカットした断面を指す。
【００４９】
また、下側トレンチ幅（ｗ１），段差面の幅（ｗ２），下側トレンチ深さ（ｄ１），上側トレンチ深さ（ｄ２）の関係は、ｗ１＝ｗ２＝ｄ１＝ｄ２となっている。
【００５０】
ここで、チャネル幅は、トレンチ１０６の垂直方向の側面に沿って形成されるチャネル幅（長さ；２×（ｄ１＋ｄ２））に加えて、段差面１０６ｃ（水平方向）に沿ってもチャネル幅（長さ；２×ｗ２）が形成されるため、そのぶん、トレンチ１０６深さをあまり深くすることなく、チャンネル幅を大きくできる。
【００５１】
また、トレンチ１０６深さとほぼ同じ深さのｎ型ソース層１０４およびｎ型ドレイン層１０５が形成されている。
【００５２】
また、図５に示すように、基板表面（水平面）および段差面１０６ｃ（水平面）に形成される高濃度層の厚さと、トレンチ１０６の垂直面に形成される高濃度層の厚さとは、ほぼ同じ厚さ（ｔ）に形成されている。
【００５３】
次に、このような横型ＭＯＳＦＥＴ１００のトレンチの製造方法を図３，４を参照して説明する。
【００５４】
図３，４は、各製造工程完了毎のデバイスのトレンチ部の断面図である。
【００５５】
先ず、図３（ａ）に示すように、ｐ型基板１１上に形成したｎ型高抵抗層１２上に、酸化シリコン膜２４，窒化シリコン膜２５を形成後、第１犠牲膜としての多結晶シリコン膜２６、およびレジスト膜２７をこの順に形成して、フォトリソグラフィ法およびエッチングを用いて、上側トレンチとなる領域を開口した積層パターンを形成する。
【００５６】
ここで、パターン間隔は上側トレンチ１０６ｂの開口幅（ｗ１＋ｗ２＋ｗ２）、パターン幅は隣接する素子間隔となるようにする。
【００５７】
次に、図３（ｂ）に示すように、この積層パターンをマスクとして、所定深さ（上側トレンチ深さ（ｄ２））まで異方性エッチングを施す。
【００５８】
これにより、上側トレンチ１０６ｂが形成される。
【００５９】
次に、レジスト膜２７を剥離した後、図３（ｃ）に示すように、窒化シリコン膜２８を形成した後、その上に第２犠牲膜としての多結晶シリコン膜２９を形成する。
【００６０】
次に、図４（ｄ）に示すように、多結晶シリコン膜２９をエッチバックして、多結晶シリコン膜２６の両側にサイドウォール２９ａを形成する。
【００６１】
ここで、サイドウォール２９ａ厚さは、段差面１０６ｃの幅（ｗ２）となるようにする。
【００６２】
また、対向するサイドウォール２９ａ間の距離が下側トレンチ１０６ａの開口幅（ｗ１）となるようにする。
【００６３】
その後、図４（ｅ）に示すように、多結晶シリコン膜２６、およびサイドウォール２９ａをマスクにして、所定深さ（下側トレンチ深さ（ｄ１））まで異方性エッチングを施す。
【００６４】
尚、このエッチングでサイドウォール２９ａが残存した場合は、ウェットエッチングで完全に除去する。
【００６５】
これにより、下側トレンチ１０６ａが形成される。
【００６６】
即ち、下側トレンチ１０６ａと上側トレンチ１０６ｂの２段構造をした断面形状がＴ字状をしたトレンチ１０６が形成される。
【００６７】
ここで、下側トレンチ幅（ｗ１），段差面の幅（ｗ２），下側トレンチ深さ（ｄ１），上側トレンチ深さ（ｄ２）の関係は、ｗ１＝ｗ２＝ｄ１＝ｄ２となるようにする。
【００６８】
このような寸法関係としておくと、図５に示すように、入射角θ＝４５°で一方のトレンチ開口端から入射したイオン（図中の破線矢印）が丁度、反対側のトレンチ側面の下端に注入でき、トレンチとほぼ同じ深さのソース層およびドレイン層が形成できる。
【００６９】
また、上記の入射角θ＝４５°のイオン注入を遮らない範囲で最大の段差面１０６ｃ幅（ｗ２）が得られ、そのぶんチャネル幅を水平方向に大きくできる。
【００７０】
その後、窒化シリコン膜２５および酸化シリコン膜２４をそれぞれエッチング除去した後、所定パターンのレジストマスク（図示せず）を形成し、ｎ型高抵抗層１２の所定領域にボロンなどのｐ型不純物を注入し、ｐウェル領域（図示せず）を形成する。
【００７１】
次に、図４（ｆ）に示すように、所定パターンのレジストマスク（図示せず）を形成後、ｎ型高抵抗層１２の所定領域にリンなどのｎ型不純物を基板を回転させながら入射角θ＝４５°でイオン注入して、トレンチ１０６側面に沿って、トレンチ１０６深さとほぼ同じ深さのｎ型ソース層１０４およびｎ型ドレイン層（図示せず）を形成する。
【００７２】
このとき、基板表面（水平面）および段差面１０６ｃ（水平面）に注入されるイオン入射角θＨと、トレンチ側面（垂直面）に注入されるイオン入射角θＶとは共に、４５°となり、基板表面（水平面）および段差面１０６ｃ（水平面）に形成される高濃度層の厚さと、トレンチ１０６側面（垂直面）に形成される高濃度層の厚さとをほぼ同じ厚さ（ｔ）に形成できる。
【００７３】
その結果、電子ｅの供給量の均一性が確保でき、トレンチ１０６の側面全体に亘って有効なチャネルが得られる。
【００７４】
その後、所定厚さのゲート絶縁膜（図示せず）を形成した後、トレンチ１０６を多結晶シリコンで埋め込み、ゲート電極（図示せず）を形成して、トレンチゲート構造が完成する。
【００７５】
尚、上記では、犠牲膜を多結晶シリコン膜で形成することで説明したが、とくにこれに限るものではなく、ＣＶＤ法によるＳｉ酸化膜などであってもよい。
【００７６】
また、上記では、ｐ型基板１１上に横型ＭＯＳＦＥＴ１００を形成する構成で説明したが、ドレイン・ソース間の寄生容量を低減するために、基板途中に埋め込み酸化膜を有するＳＯＩ基板を用いてもよい。
【００７７】
このような横型ＭＯＳＦＥＴ２００の断面図を図６に示す。
【００７８】
ＳＯＩ基板２０１の場合、埋め込み酸化膜２０１ａがあるために、トレンチ深さを埋め込み酸化膜２０１ａより深くできないという事情があるため、本発明のようにトレンチ途中に段差面１０６ｃを設けて、そのぶんチャネル幅を水平方向に大きくする構成は好適である。
【００７９】
次に、本発明の第２の実施例としての横型ＭＯＳＦＥＴ３００を図７に示す。
【００８０】
図７（ａ）はトレンチ部の斜視図である。断面形状がＶ字状をしたトレンチ３０１のＶ字角はα°となっている。
【００８１】
ここで、チャネル幅は、Ｖ字状を成す斜辺部となるため、そのぶんだけ、ストレート長さに比較して大きくなる。
【００８２】
このようなトレンチ３０１の製造方法は、図７（ｂ）に示すように、シリコン基板上に、トレンチとなる領域を開口したパターンのエッチングマスク３０４を形成し、そのエッチングマスク３０４をマスクとして、アルカリエッチング液を用いた結晶面異方性エッチングを施して形成する。
【００８３】
また、このようなトレンチ３０１に対しては、図７（ｃ）に示すように、入射角θ＝４５−α／４（°）で斜めイオン注入すると、基板表面（水平面）に対するイオン入射角と、トレンチ３０１側面（傾斜面）に対するイオン入射角とが等しくなり、均一な厚さ（ｔ）の高濃度層３０２（ソース層およびドレイン層）が形成され好適である。
【産業上の利用可能性】
【００８４】
本発明は、トレンチに沿って深く形成するソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られるトレンチゲート構造を備えた横型ＭＯＳＦＥＴにおよびその製造方法に適用できる。
【図面の簡単な説明】
【００８５】
【図１】本発明の横型ＭＯＳＦＥＴの一例を示す平面図およびトレンチ形状の斜視図
【図２】図１（ａ）のＥ−Ｅ線における断面図、およびＦ−Ｆ線における断面図
【図３】本発明の横型ＭＯＳＦＥＴの製造方法の一例を示す断面図
【図４】本発明の横型ＭＯＳＦＥＴの製造方法の一例を示す断面図
【図５】本発明の横型ＭＯＳＦＥＴのトレンチ部の断面図
【図６】本発明の横型ＭＯＳＦＥＴをＳＯＩ基板に形成した構成を示す断面図
【図７】本発明の横型ＭＯＳＦＥＴの第２の実施例を示す断面図
【図８】従来の横型ＭＯＳＦＥＴの一例を示す平面図およびトレンチ形状の斜視図
【図９】図８（ａ）のＡ−Ａ線における断面図、およびＢ−Ｂ線における断面図
【図１０】従来の横型ＭＯＳＦＥＴの他の一例を示す平面図およびそのＣ−Ｃ線における断面図
【図１１】従来の横型ＭＯＳＦＥＴのトレンチ部の断面図
【符号の説明】
【００８６】
１    高抵抗半導体基板
３，１８    ゲート電極
４，１４，１０４    ｎ型ソース層
５，１５，１０５    ｎ型ドレイン層
６，１７    ゲート絶縁膜
７，１３    ｐ型ウェル層
８，１６，１０６    トレンチ
１０    従来の横型ＭＯＳＦＥＴ
１１    ｐ型基板
１２    ｎ型高抵抗層
１９    ソース電極
２０    ドレイン電極
２４    酸化シリコン膜
２５，２８    窒化シリコン膜
２６    第１犠牲膜としての多結晶シリコン膜
２７    レジスト膜
２９    第２犠牲膜としての多結晶シリコン膜
２９ａ    サイドウォール
３０    従来の他の横型ＭＯＳＦＥＴ
１００    本発明の横型ＭＯＳＦＥＴ
１０６ａ    下側トレンチ
１０６ｂ    上側トレンチ
１０６ｃ    段差面
２００    ＳＯＩ基板に形成した本発明の横型ＭＯＳＦＥＴ
２０１    ＳＯＩ基板
２０１ａ    埋め込み酸化膜
３００    本発明の第２の実施例の横型ＭＯＳＦＥＴ
３０１    断面形状がＶ字状のトレンチ
３０２    高濃度層
３０４    エッチングマスク
ｃｈ    チャネル
ｄ１    下側トレンチ深さ
ｄ２    上側トレンチ深さ
ｅ    電子
ｔ１，ｔ２，ｔ    高濃度層の厚さ
ｗ１    下側トレンチ幅
ｗ２    段差面の幅
α    Ｖ字角
θ，θＨ，θＶ    入射角
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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