(57)【要約】【課題】ゲート電極層の除去に伴うトランジスタの性能の低下を抑制すること。【解決手段】第１及び第２導電型のトランジスタをそれぞれ基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたってゲート絶縁膜と犠牲層とを堆積し、前記第１領域から前記犠牲層を除去し、前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に第１のゲート電極層を堆積し、前記第２領域から前記第１のゲート電極層と前記犠牲層とを除去し、前記第２領域に露出した前記ゲート絶縁膜上に第２のゲート電極層を堆積し、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。【選択図】図１
2008210874.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法であって、
前記第１及び第２領域にわたって、前記基板上にゲート絶縁膜を堆積し、
前記第１及び第２領域にわたって、前記ゲート絶縁膜上に犠牲層を堆積し、
前記第１領域から、前記犠牲層をエッチングにより除去し、
前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に、第１のゲート電極層を堆積し、
前記第２領域から、前記第１のゲート電極層をエッチングにより除去し、
前記第２領域から、前記犠牲層をエッチングにより除去し、
前記第２領域に露出した前記ゲート絶縁膜上に、第２のゲート電極層を堆積し、
前記第１のゲート電極層を加工して、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、
前記第２のゲート電極層を加工して、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法であって、
前記第１及び第２領域にわたって、前記基板上に犠牲層を堆積し、
前記第１領域から、前記犠牲層をエッチングにより除去し、
前記第１領域に露出した前記基板上及び前記第２領域に残存する前記犠牲層上に、第１のゲート絶縁膜を堆積し、
前記第１及び第２領域にわたって、前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、
前記第２領域から、前記第１のゲート電極層をエッチングにより除去し、
前記第２領域から、前記第１のゲート絶縁膜をエッチングにより除去し、
前記第２領域から、前記犠牲層をエッチングにより除去し、
前記第２領域に露出した前記基板上に、第２のゲート絶縁膜を堆積し、
前記第２のゲート絶縁膜上に、第２のゲート電極層を堆積し、
前記第１のゲート電極層を加工して、前記第１のゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、
前記第２のゲート電極層を加工して、前記第２のゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１導電型のトランジスタとして、
前記ゲート絶縁膜又は前記第１のゲート絶縁膜と、
１層以上のメタル層を含む前記第１のゲート電極層と、
前記第１のゲート電極層上に形成された半導体層と、
を含むトランジスタを形成し、
前記第２導電型のトランジスタとして、
前記ゲート絶縁膜又は前記第２のゲート絶縁膜と、
１層以上のメタル層を含む前記第２のゲート電極層と、
前記第２のゲート電極層上に形成された半導体層と、
を含むトランジスタを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型のトランジスタとして、
前記ゲート絶縁膜又は前記第１のゲート絶縁膜と、
１層以上のメタル層を含む前記第１のゲート電極層と、
前記第１のゲート電極層上に形成されたバリア層と、
前記バリア層上に形成された半導体層と、
を含むトランジスタを形成し、
前記第２導電型のトランジスタとして、
前記ゲート絶縁膜又は前記第２のゲート絶縁膜と、
１層以上のメタル層を含む前記第２のゲート電極層と、
前記第２のゲート電極層上に形成されたバリア層と、
前記バリア層上に形成された半導体層と、
を含むトランジスタを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記犠牲層の前記ゲート絶縁膜又は前記基板に対するエッチング選択比が１０倍以上となるエッチング条件の下、前記第１及び第２領域から、前記犠牲層をエッチングにより除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体方法の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの電源電圧の低下に伴い、ゲート絶縁膜の薄膜化が進んでいる。しかし、ゲート絶縁膜にシリコン酸化物、ゲート電極にポリシリコンを使用した従来のＦＥＴ構造には、ゲート電極に空乏化層が形成されることで、ゲート絶縁膜が実効的に厚膜化するという問題がある。そこで近年、ゲート電極にメタル材料を使用したＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が注目されている。メタル材料を使用したＭＩＳＦＥＴには、ゲート電極に空乏化層が形成されないという利点がある。
【０００３】
また、ＬＳＩの多機能化及び高性能化に伴って、Ｎ型ＭＩＳＦＥＴ（ＮＭＩＳ）とＰ型ＭＩＳＦＥＴ（ＰＭＩＳ）とを混載したＣＭＩＳＦＥＴ（ＣＭＩＳ）への関心が高まっている。メタルゲートの仕事関数は、ポリシリコンゲートの仕事関数のように、イオン注入によりコントロールすることができないため、ＣＭＩＳでは、ＮＭＩＳとＰＭＩＳで異なるメタル材料を用いる必要がある。このようなデュアルメタルゲートは例えば、ＮＭＩＳ電極のメタル材料を先に成膜し、ＰＭＩＳ電極のメタル材料を後から成膜することで形成される。この場合、前者の成膜プロセスによって、ＮＭＩＳ電極のメタル材料がＮＭＩＳ領域だけでなくＰＭＩＳ領域にも成膜されるため、後者の成膜プロセスの前に、ＰＭＩＳ領域からＮＭＩＳ電極のメタル材料を除去する必要がある（非特許文献１）。
【０００４】
このメタル材料除去の際に、ゲート絶縁膜がダメージを受ける可能性や、ゲート絶縁膜の膜厚がオーバーエッチングにより減少する可能性がある。仕事関数の観点から選択したメタル材料は、ゲート絶縁膜に対するエッチング選択比が取りにくい事が多いからである。ゲート絶縁膜のダメージや、ゲート絶縁膜の膜厚の減少は、界面準位によるトランジスタの移動度の低下や、トランジスタの特性の変動をもたらす可能性がある。これにより、ＣＭＩＳでは、トランジスタの性能が低下するおそれがある。
【０００５】
ＣＭＩＳでは更に、ＮＭＩＳとＰＭＩＳで異なるゲート絶縁膜を用いる又は同じゲート絶縁膜を２回に分けて形成することがある。この場合、基板上からゲート絶縁膜を除去するプロセスが必要となる。このゲート絶縁膜除去の際に、基板がダメージを受ける可能性や、基板の厚さがオーバーエッチングにより減少する可能性がある。この問題は特に、ゲート絶縁膜がＨｉｇｈ−Ｋ膜である場合に深刻である。Ｈｉｇｈ−Ｋ膜は、基板に対するエッチング選択比が取りにくいからである。これにより、ＣＭＩＳでは、トランジスタの性能が低下するおそれがある。
【非特許文献１】L. Hsu, et al., 2006 Dry Process International Symposium, p.13
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法に関して、ゲート電極層又はゲート絶縁膜の除去に伴うトランジスタの性能の低下を抑制することを課題とする。
【課題を解決するための手段】
【０００７】
本発明は例えば、第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたって、前記基板上にゲート絶縁膜を堆積し、前記第１及び第２領域にわたって、前記ゲート絶縁膜上に犠牲層を堆積し、前記第１領域から、前記犠牲層をエッチングにより除去し、前記第１領域に露出した前記ゲート絶縁膜上及び前記第２領域に残存する前記犠牲層上に、第１のゲート電極層を堆積し、前記第２領域から、前記第１のゲート電極層をエッチングにより除去し、前記第２領域から、前記犠牲層をエッチングにより除去し、前記第２領域に露出した前記ゲート絶縁膜上に、第２のゲート電極層を堆積し、前記第１のゲート電極層を加工して、前記ゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記第２のゲート電極層を加工して、前記ゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法に係る。
【０００８】
本発明は例えば、第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法であって、前記第１及び第２領域にわたって、前記基板上に犠牲層を堆積し、前記第１領域から、前記犠牲層をエッチングにより除去し、前記第１領域に露出した前記基板上及び前記第２領域に残存する前記犠牲層上に、第１のゲート絶縁膜を堆積し、前記第１及び第２領域にわたって、前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、前記第２領域から、前記第１のゲート電極層をエッチングにより除去し、前記第２領域から、前記第１のゲート絶縁膜をエッチングにより除去し、前記第２領域から、前記犠牲層をエッチングにより除去し、前記第２領域に露出した前記基板上に、第２のゲート絶縁膜を堆積し、前記第２のゲート絶縁膜上に、第２のゲート電極層を堆積し、前記第１のゲート電極層を加工して、前記第１のゲート絶縁膜と前記第１のゲート電極層とを含む前記第１導電型のトランジスタを形成し、前記第２のゲート電極層を加工して、前記第２のゲート絶縁膜と前記第２のゲート電極層とを含む前記第２導電型のトランジスタを形成することを特徴とする半導体装置の製造方法に係る。
【発明の効果】
【０００９】
本発明は、第１及び第２導電型のトランジスタをそれぞれ、基板上の第１及び第２領域に形成する半導体装置の製造方法に関して、ゲート電極層又はゲート絶縁膜の除去に伴うトランジスタの性能の低下を抑制することを可能にする。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１では、基板１１１上のＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにそれぞれ、ＮＭＩＳ１３１とＰＭＩＳ１３２とが形成されている。ＮＭＩＳ１３１及びＰＭＩＳ１３２の一方が第１導電型のトランジスタの例に相当し、他方が第２導電型のトランジスタの例に相当する。ＮＭＩＳ領域１２１及びＰＭＩＳ領域１２２の一方が第１領域の例に相当し、他方が第２領域の例に相当する。ここでは、ＮＭＩＳ１３１を第１導電型のトランジスタの例とし、ＰＭＩＳ１３２を第２導電型のトランジスタの例とする。ここでは、ＮＭＩＳ領域１２１を第１領域の例とし、ＰＭＩＳ領域１２２を第２領域の例とする。ＮＭＩＳ１３１とＰＭＩＳ１３２はここでは、ＣＭＩＳを形成している。ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２はここでは、ＳＴＩ層である素子分離層１４１により互いに分離されている。
【００１１】
図１の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、第１のゲート電極１１３Ａと、第２のゲート電極１１３Ｂとを備える。ＮＭＩＳ１３１は、基板１１１と、ゲート絶縁膜１１２と、第１のゲート電極１１３Ａとを含んでおり、ＰＭＩＳ１３２は、基板１１１と、ゲート絶縁膜１１２と、第２のゲート電極１１３Ｂとを含んでいる。第１のゲート電極１１３Ａは、第１のゲート電極層１１４Ａと、半導体層１１６Ａとを含んでおり、第２のゲート電極１１３Ｂは、第２のゲート電極層１１４Ｂと、半導体層１１６Ｂとを含んでいる。
【００１２】
基板１１１はここでは、半導体からなる半導体基板、詳細には、シリコンからなるシリコン基板である。ゲート絶縁膜１１２は、基板１１１上に形成されている。ゲート絶縁膜１１２はここでは、シリコン酸化物からなる絶縁膜である。第１のゲート電極層１１４Ａは、ゲート絶縁膜１１２上に形成されている。第１のゲート電極層１１４Ａはここでは、１層のメタル層を含むメタル電極層である。第２のゲート電極層１１４Ｂは、ゲート絶縁膜１１２上に形成されている。第２のゲート電極層１１４Ｂはここでは、１層のメタル層を含むメタル電極層である。第１のゲート電極層１１４Ａの仕事関数と第２のゲート電極層１１４Ｂの仕事関数とを異ならせるため、第１のゲート電極層１１４Ａのメタル材料と第２のゲート電極層１１４Ｂのメタル材料は、異なる材料となっている。半導体層１１６Ａ及びＢはそれぞれ、第１及び第２のゲート電極層１１４Ａ及びＢ上に形成されている。半導体層１１６Ａ及びＢはここでは、半導体からなる半導体電極層、詳細には、ポリシリコンからなるポリシリコン電極層である。
【００１３】
図２Ａ乃至Ｉは、第１実施例の半導体装置１０１の製造工程図である。
【００１４】
先ず、リソグラフィ及びエッチングにより、基板１１１上に素子分離溝を形成する。次に、素子分離溝の表面を酸化して、素子分離溝の内部にシリコン酸化物を埋め込む。これにより、基板１１１上に素子分離層１４１が形成される。次に、ＮＭＩＳ領域１２１へのイオン注入と、ＰＭＩＳ領域１２２へのイオン注入とを行う。次に、シリコン酸化物からなるゲート絶縁膜１１２を全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、基板１１１上にゲート絶縁膜１１２が堆積される（図２Ａ）。
【００１５】
次に、ゲート絶縁膜１１２に対するエッチング選択比が取りやすい材料からなる犠牲層２０１を、全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、ゲート絶縁膜１１２上に犠牲層２０１が堆積される（図２Ｂ）。
【００１６】
犠牲層２０１の材料はここでは、ゲート絶縁膜１１２に対して、１０倍以上、望ましくは、１００倍以上のエッチング選択比を取れる材料とする。例えば、ゲート絶縁膜１１２として、ハフニウムと窒素とが添加されたシリコン酸化膜を採用する場合、犠牲層２０１の材料としてポリシリコンを採用する事で、１００倍以上のエッチング選択比を実現可能である。犠牲層２０１の材料をポリシリコンとする場合のゲート絶縁膜１１２の例としては、シリコン酸化膜、ハフニウム酸化膜、ハフニウムが添加されたシリコン酸化膜、窒素が添加されたシリコン酸化膜、ハフニウムと窒素とが添加されたシリコン酸化膜、これらの酸化膜が積層された積層膜等が挙げられる。これにより、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、ゲート絶縁膜１１２上から犠牲層２０１を除去する事ができる。
【００１７】
なお、犠牲層２０１の材料はここでは、ポリシリコンとする。すなわち、犠牲層２０１はここでは、ポリシリコン層とする。また、犠牲層２０１の層厚はここでは、５ｎｍ乃至３０ｎｍとする。また、犠牲層２０１の堆積方法はここでは、ＣＶＤ（化学気相成長）とする。
【００１８】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１１で覆う。次に、エッチングにより、ＮＭＩＳ領域１２１から犠牲層２０１を選択的に除去する（図２Ｃ）。当該エッチングは、等方性エッチングでも異方性エッチングでも構わない。当該エッチングはここでは、ＲＩＥ（反応性イオンエッチング）とする。犠牲層２０１はここでは、犠牲層２０１のゲート絶縁膜１１２に対するエッチング選択比が１０倍以上、望ましくは１００倍以上となるエッチング条件の下、ＮＭＩＳ領域１２１から除去される。これにより、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＮＭＩＳ領域１２１から除去される。次に、レジスト２１１を除去する。
【００１９】
犠牲層２０１のエッチング条件の例を示す。ドライエッチングを行う場合には例えば、次のエッチング条件の下、ブレークスルー（ＢＴ）、第１のメインエッチング（ＭＥ１）、第２のメインエッチング（ＭＥ２）、及びオーバーエッチング（ＯＥ）を順々に行う。ＢＴは、ＣＦ４を含む雰囲気中、５ｍＴの圧力下で行う。ＭＥ１は、ＨＢｒ、Ｃｌ２、ＳＦ６、ＣＨＦ３、Ｏ２、Ｎ２、Ｈｅ、又はＡｒを含む雰囲気中、３ｍＴ乃至１５ｍＴの圧力下にて行う。ＭＥ２は、ＨＢｒ、Ｃｌ２、Ｏ２、又はＮ２を含む雰囲気中、５ｍＴ乃至２０ｍＴの圧力下で行う。ＯＥは、ＨＢｒ、Ｏ２、又はＮ２を含む雰囲気中、５０ｍＴ乃至１００ｍＴの圧力下にて行う。なお、ＭＥ１とＭＥ２の内、ＭＥ２は省略してもよい。また、ドライエッチングとして、ＯＥだけを行ってもよい。一方、ウェットエッチングを行う場合には例えば、薬液として、ＮＨ３又はコリンのようなアルカリ系の溶液を用いる。
【００２０】
次に、第１のメタル材料からなる第１のゲート電極層１１４Ａを全面に堆積する。これにより、ＮＭＩＳ領域１２１に露出したゲート絶縁膜１１２上、及びＰＭＩＳ領域１２２に残存する犠牲層２０１上に、第１のゲート電極層１１４Ａが堆積される。次に、ポリシリコンからなる半導体層１１６Ａを全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、第１のゲート電極層１１４Ａ上に半導体層１１６Ａが堆積される（図２Ｄ）。
【００２１】
第１のゲート電極層１１４Ａのメタル材料の例としては、Ｔａ、ＴａＢ、ＴａＣ、ＴａＮ、Ｔａ２Ｎ、ＴａＳｉＮ、ＴａＴｉ、Ｔｉ、ＴｉＢ、ＴｉＣ、ＴｉＮ、ＴｉＡｌＮ、Ｗ、ＷＢ、ＷＣ、ＷＮ、ＷＳｉｘ、Ｐｔ、ＰｔＳｉ、ＰｔＷＳｉ、Ｈｆ、ＨｆＢ、ＨｆＮ、ＨｆＳｉｘ、Ｉｒ、Ａｕ、Ｒｕ、ＲｕＯ２、ＡｌＮ、ＺｒＣ、ＹｘＳｉ、ＥｒｘＳｉｙ、ＮｉｘＳｉｙ等が挙げられる。更には、Ｂが添加されたＮｉｘＳｉｙ、ＢＦ２が添加されたＮｉｘＳｉｙ、Ｓｒが添加されたＮｉｘＳｉｙ、Ａｌが添加されたＮｉｘＳｉｙ等も挙げられる。望ましい例としては、ＴａＣ、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、Ｗ等が挙げられる。
【００２２】
次に、リソグラフィにより、ＮＭＩＳ領域１２１をレジスト２１２で覆う。次に、エッチングにより、ＰＭＩＳ領域１２２から半導体層１１６Ａを選択的に除去する。次に、エッチングにより、ＰＭＩＳ領域１２２から第１のゲート電極層１１４Ａを選択的に除去する。次に、エッチングにより、ＰＭＩＳ領域１２２から犠牲層２０１を選択的に除去する（図２Ｅ）。これらのエッチングはそれぞれ、等方性エッチングでも異方性エッチングでも構わない。これらのエッチングはここではそれぞれ、ＲＩＥ（反応性イオンエッチング）とする。犠牲層２０１はここでは、犠牲層２０１のゲート絶縁膜１１２に対するエッチング選択比が１０倍以上、望ましくは１００倍以上となるエッチング条件の下、ＰＭＩＳ領域１２２から除去される。これにより、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＰＭＩＳ領域１２２から除去される。次に、レジスト２１２を除去する。
【００２３】
犠牲層２０１のエッチング条件の例は、上記のエッチング条件の例と同様である。ここでは、第１のゲート電極層１１４Ａのエッチング条件の例を示す。エッチングの例としては、ドライエッチングが挙げられる。この場合のエッチングガスの例としては、ＨＢｒ、Ｃｌ２、ＳＦ６、ＣＦ４、ＣＨＦ３、ＣＨ４、ＢＣｌ３、ＮＦ３、Ｏ２、Ｎ２、Ｈｅ、Ａｒ等が挙げられる。
【００２４】
次に、第２のメタル材料からなる第２のゲート電極層１１４Ｂを全面に堆積する。これにより、ＮＭＩＳ領域１２１に残存する半導体層１１６Ａ上、及びＰＭＩＳ領域１２２に露出したゲート絶縁膜１１２上に、第２のゲート電極層１１４Ｂが堆積される。次に、ポリシリコンからなる半導体層１１６Ｂを全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、第２のゲート電極層１１４Ｂ上に半導体層１１６Ｂが堆積される（図２Ｆ）。
【００２５】
第２のゲート電極層１１４Ｂのメタル材料の例としては、Ｔａ、ＴａＢ、ＴａＣ、ＴａＮ、Ｔａ２Ｎ、ＴａＳｉＮ、ＴａＴｉ、Ｔｉ、ＴｉＢ、ＴｉＣ、ＴｉＮ、ＴｉＡｌＮ、Ｗ、ＷＢ、ＷＣ、ＷＮ、ＷＳｉｘ、Ｐｔ、ＰｔＳｉ、ＰｔＷＳｉ、Ｈｆ、ＨｆＢ、ＨｆＮ、ＨｆＳｉｘ、Ｉｒ、Ａｕ、Ｒｕ、ＲｕＯ２、ＡｌＮ、ＺｒＣ、ＹｘＳｉ、ＥｒｘＳｉｙ、ＮｉｘＳｉｙ等が挙げられる。更には、Ｂが添加されたＮｉｘＳｉｙ、ＢＦ２が添加されたＮｉｘＳｉｙ、Ｓｒが添加されたＮｉｘＳｉｙ、Ａｌが添加されたＮｉｘＳｉｙ等も挙げられる。望ましい例としては、ＴａＣ、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、Ｗ等が挙げられる。但し、第２のゲート電極層１１４Ｂのメタル材料は、第１のゲート電極層１１４Ａのメタル材料と異なる材料とする。
【００２６】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１３で覆う（図２Ｇ）。次に、エッチングにより、ＮＭＩＳ領域１２１から半導体層１１６Ｂを選択的に除去する。次に、エッチングにより、ＮＭＩＳ領域１２１から第２のゲート電極層１１４Ｂを選択的に除去する（図２Ｈ）。これらのエッチングはそれぞれ、等方性エッチングでも異方性エッチングでも構わない。これらのエッチングはここではそれぞれ、ＲＩＥ（反応性イオンエッチング）とする。
【００２７】
第２のゲート電極層１１４Ｂのエッチング条件の例は、第１のゲート電極層１１４Ａのエッチング条件の例と同様である。
【００２８】
次に、リソグラフィ及びエッチングにより、第１のゲート電極層１１４Ａ、半導体層１１６Ａ、第２のゲート電極層１１４Ｂ、及び半導体層１１６Ｂ等を加工する。これにより、ＮＭＩＳ領域１２１に、ゲート絶縁膜１１２と第１のゲート電極層１１４Ａと半導体層１１６Ａとを含むＮＭＩＳ１３１が形成され、ＰＭＩＳ領域１２２に、ゲート絶縁膜１１２と第２のゲート電極層１１４Ｂと半導体層１１６Ｂとを含むＰＭＩＳ１３２が形成される（図２Ｉ）。ＮＭＩＳ１３１の加工（第１のゲート電極層１１４Ａ等の加工）と、ＰＭＩＳ１３２の加工（第２のゲート電極層１１４Ｂ等の加工）は、一括で行ってもよいし、別々に行ってもよい。
【００２９】
その後、ＮＭＩＳ領域１２１及びＰＭＩＳ領域１２２の基板内に、ソースドレイン領域を形成する。続いて、ＮＭＩＳ１３１及びＰＭＩＳ１３２の側壁上に、側壁絶縁膜を形成する。続いて、エッチング又はダマシンにより配線を形成する。このようにして、半導体装置１０１が完成する。
【００３０】
以上の製造方法により、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、第１のゲート電極層１１４ＡをＰＭＩＳ領域１２２から除去する事ができる（図２Ｅ参照）。本実施例では、ＰＭＩＳ領域１２２のゲート絶縁膜１１２と第１のゲート電極層１１４Ａとの間に、ゲート絶縁膜１１２に対するエッチング選択比が取りやすい犠牲層２０１が堆積されるからである（図２Ｄ参照）。これにより、本実施例では、ゲート電極層の除去に伴うトランジスタの性能の低下を抑制する事ができる。
【００３１】
なお、ＮＭＩＳ１３１用のゲート電極層を先に堆積し、ＰＭＩＳ１３２用のゲート電極層を後から堆積する代わりに、ＰＭＩＳ１３２用のゲート電極層を先に堆積し、ＮＭＩＳ１３１用のゲート電極層を後から堆積してもよい。
【００３２】
また、ゲート絶縁膜１１２は、ここではシリコン酸化膜であるが、Ｈｉｇｈ−Ｋ膜（高誘電率絶縁膜）でもよい。
【００３３】
また、第１及び第２のゲート電極層１１４Ａ及びＢは、ここでは１層のメタル層を含むメタル電極層であるが、２層以上のメタル層を含むメタル電極層でもよい。該メタル層のメタル材料の例としては、Ｔａ、ＴａＢ、ＴａＣ、ＴａＮ、Ｔａ２Ｎ、ＴａＳｉＮ、ＴａＴｉ、Ｔｉ、ＴｉＢ、ＴｉＣ、ＴｉＮ、ＴｉＡｌＮ、Ｗ、ＷＢ、ＷＣ、ＷＮ、ＷＳｉｘ、Ｐｔ、ＰｔＳｉ、ＰｔＷＳｉ、Ｈｆ、ＨｆＢ、ＨｆＮ、ＨｆＳｉｘ、Ｉｒ、Ａｕ、Ｒｕ、ＲｕＯ２、ＡｌＮ、ＺｒＣ、ＹｘＳｉ、ＥｒｘＳｉｙ、ＮｉｘＳｉｙ、Ｂが添加されたＮｉｘＳｉｙ、ＢＦ２が添加されたＮｉｘＳｉｙ、Ｓｒが添加されたＮｉｘＳｉｙ、Ａｌが添加されたＮｉｘＳｉｙから選択される２種以上のメタル材料が挙げられる。望ましい例としては、ＴａＣ、ＴａＮ、ＴａＳｉＮ、ＴｉＮ、Ｗから選択される２種以上のメタル材料が挙げられる。
【００３４】
また、第１及び第２のゲート電極１１３Ａ及びＢは、ここでは半導体層１１６Ａ及びＢを含んでいるが、半導体層１１６Ａ及びＢを含んでいなくてもよい。また、第１のゲート電極層１１４Ａと半導体層１１６Ａとの間に、第１のゲート電極層１１４Ａの金属原子が半導体層１１６Ａへ移動するのを防止するためのバリア層を形成してもよい。また、第２のゲート電極層１１４Ｂと半導体層１１６Ｂとの間にも、第２のゲート電極層１１４Ｂの金属原子が半導体層１１６Ｂへ移動するのを防止するためのバリア層を形成してもよい。また、半導体層１１６Ａ及びＢは、第１実施例では異なる堆積膜から形成しているが、第２及び第３実施例のように同じ堆積膜から形成してもよい。
【００３５】
以下、第２及び第３実施例について説明する。これらの実施例は第１実施例の変形例であり、これらの実施例については第１実施例との相違点を中心に説明する。
【００３６】
（第２実施例）
図３は、第２実施例の半導体装置１０１の側方断面図である。図３の半導体装置１０１では、基板１１１上のＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにそれぞれ、ＮＭＩＳ１３１とＰＭＩＳ１３２とが形成されている。ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２はここでは、素子分離層１４１により互いに分離されている。
【００３７】
図３の半導体装置１０１は、基板１１１と、ゲート絶縁膜１１２と、第１のゲート電極１１３Ａと、第２のゲート電極１１３Ｂとを備える。ＮＭＩＳ１３１は、基板１１１と、ゲート絶縁膜１１２と、第１のゲート電極１１３Ａとを含んでおり、ＰＭＩＳ１３２は、基板１１１と、ゲート絶縁膜１１２と、第２のゲート電極１１３Ｂとを含んでいる。第１のゲート電極１１３Ａは、第１のゲート電極層１１４Ａと、バリア層１１５と、半導体層１１６とを含んでおり、第２のゲート電極１１３Ｂは、第２のゲート電極層１１４Ｂと、バリア層１１５と、半導体層１１６とを含んでいる。
【００３８】
バリア層１１５は、第１及び第２のゲート電極層１１４Ａ及びＢ上に形成されている。バリア層１１５は、第１及び第２のゲート電極層１１４Ａ及びＢの原子が半導体層１１６へ移動するのを防止するための層である。バリア層１１５はここでは、１層以上のメタル層を含むバリアメタル層である。バリア層１１５はここでは、ＴｉＮ（チタン窒化物）からなるＴｉＮ電極層とする。半導体層１１６は、バリア層１１５上に形成されている。半導体層１１６はここでは、半導体からなる半導体電極層、詳細には、ポリシリコンからなるポリシリコン電極層である。
【００３９】
図４Ａ乃至Ｌは、第２実施例の半導体装置１０１の製造工程図である。
【００４０】
先ず、リソグラフィ及びエッチングにより、基板１１１上に素子分離溝を形成する。次に、素子分離溝の表面を酸化して、素子分離溝の内部にシリコン酸化物を埋め込む。これにより、基板１１１上に素子分離層１４１が形成される。次に、ＮＭＩＳ領域１２１へのイオン注入と、ＰＭＩＳ領域１２２へのイオン注入とを行う。次に、シリコン酸化物からなるゲート絶縁膜１１２を全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、基板１１１上にゲート絶縁膜１１２が堆積される。次に、ゲート絶縁膜１１２に対するエッチング選択比が取りやすい材料からなる犠牲層２０１を、全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、ゲート絶縁膜１１２上に犠牲層２０１が堆積される（図４Ａ）。
【００４１】
犠牲層２０１の材料はここでは、ポリシリコン又はアモルファスシリコンとする。すなわち、犠牲層２０１はここでは、ポリシリコン層又はアモルファルシリコン層とする。また、犠牲層２０１の層厚はここでは、５ｎｍ乃至３０ｎｍとする。また、犠牲層２０１の堆積方法はここでは、ＣＶＤ（化学気相成長）とする。
【００４２】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１１で覆う（図４Ｂ）。次に、エッチングにより、ＮＭＩＳ領域１２１から犠牲層２０１を選択的に除去する（図４Ｃ）。当該エッチングは、等方性エッチングでも異方性エッチングでも構わない。当該エッチングはここでは、ＲＩＥとする。犠牲層２０１はここでは、犠牲層２０１のゲート絶縁膜１１２に対するエッチング選択比が１０倍以上、望ましくは１００倍以上となるエッチング条件の下、ＮＭＩＳ領域１２１から除去される。これにより、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＮＭＩＳ領域１２１から除去される。次に、レジスト２１１を除去する。
【００４３】
次に、第１のメタル材料からなる第１のゲート電極層１１４Ａを全面に堆積する。これにより、ＮＭＩＳ領域１２１に露出したゲート絶縁膜１１２上、及びＰＭＩＳ領域１２２に残存する犠牲層２０１上に、第１のゲート電極層１１４Ａが堆積される（図４Ｄ）。
【００４４】
次に、リソグラフィにより、ＮＭＩＳ領域１２１をレジスト２１２で覆う（図４Ｅ）。次に、エッチングにより、ＰＭＩＳ領域１２２から第１のゲート電極層１１４Ａを選択的に除去する（図４Ｆ）。次に、エッチングにより、ＰＭＩＳ領域１２２から犠牲層２０１を選択的に除去する（図４Ｇ）。これらのエッチングはそれぞれ、等方性エッチングでも異方性エッチングでも構わない。これらのエッチングはここではそれぞれ、ＲＩＥとする。犠牲層２０１はここでは、犠牲層２０１のゲート絶縁膜１１２に対するエッチング選択比が１０倍以上、望ましくは１００倍以上となるエッチング条件の下、ＰＭＩＳ領域１２２から除去される。これにより、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＰＭＩＳ領域１２２から除去される。次に、レジスト２１２を除去する。
【００４５】
なお、犠牲層２０１は、先ずエッチング選択比が低いエッチング条件の下でエッチングを行い、次にエッチング選択比が高いエッチング条件の下でエッチングを行う事により、ＰＭＩＳ領域１２２から除去してもよい。この場合、少なくとも後者のエッチング条件については、上記のエッチング条件（１０倍以上又は１００倍以上）とする事が望ましい。図４Ｆには、前者のエッチングが終了した時点の様子が図示されている。
【００４６】
次に、第２のメタル材料からなる第２のゲート電極層１１４Ｂを全面に堆積する。これにより、ＮＭＩＳ領域１２１に残存する第１のゲート電極層１１４Ａ上、及びＰＭＩＳ領域１２２に露出したゲート絶縁膜１１２上に、第２のゲート電極層１１４Ｂが堆積される（図４Ｈ）。第２のゲート電極層１１４Ｂのメタル材料は、第１のゲート電極層１１４Ａのメタル材料と異なる材料とする。
【００４７】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１３で覆う（図４Ｉ）。次に、エッチングにより、ＮＭＩＳ領域１２１から第２のゲート電極層１１４Ｂを選択的に除去する（図４Ｊ）。当該エッチングは、等方性エッチングでも異方性エッチングでも構わない。当該エッチングはここでは、ＲＩＥとする。第２のゲート電極層１１４Ｂは、場合によってはＮＭＩＳ領域１２１から除去しなくても構わない。
【００４８】
次に、チタン窒化物からなるバリア層１１５を全面に堆積する。これにより、ＮＭＩＳ領域１２１の第１のゲート電極層１１４Ａ上、及びＰＭＩＳ領域１２２の第２のゲート電極層１１４Ｂ上に、バリア層１１５が堆積される。次に、ポリシリコンからなる半導体層１１６を全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、バリア層１１５上に半導体層１１６が堆積される。次に、リソグラフィにより、トランジスタ形成用のレジスト２１４を形成する（図４Ｋ）。
【００４９】
次に、エッチングにより、第１のゲート電極層１１４Ａ、第２のゲート電極層１１４Ｂ、バリア層１１５、及び半導体層１１６等を加工する。これにより、ＮＭＩＳ領域１２１に、ゲート絶縁膜１１２と第１のゲート電極層１１４Ａとバリア層１１５と半導体層１１６とを含むＮＭＩＳ１３１が形成され、ＰＭＩＳ領域１２２に、ゲート絶縁膜１１２と第２のゲート電極層１１４Ｂとバリア層１１５と半導体層１１６とを含むＰＭＩＳ１３２が形成される（図４Ｌ）。ＮＭＩＳ１３１の加工（第１のゲート電極層１１４Ａ等の加工）と、ＰＭＩＳ１３２の加工（第２のゲート電極層１１４Ｂ等の加工）は、一括で行ってもよいし、別々に行ってもよい。
【００５０】
その後、ＮＭＩＳ領域１２１及びＰＭＩＳ領域１２２の基板内に、ソースドレイン領域を形成する。続いて、ＮＭＩＳ１３１及びＰＭＩＳ１３２の側壁上に、側壁絶縁膜を形成する。続いて、エッチング又はダマシンにより配線を形成する。このようにして、半導体装置１０１が完成する。
【００５１】
以上の製造方法により、本実施例では、ゲート絶縁膜１１２のダメージやオーバーエッチングを抑制しつつ、第１のゲート電極層１１４ＡをＰＭＩＳ領域１２２から除去する事ができる（図４Ｆ参照）。本実施例では、ＰＭＩＳ領域１２２のゲート絶縁膜１１２と第１のゲート電極層１１４Ａとの間に、ゲート絶縁膜１１２に対するエッチング選択比が取りやすい犠牲層２０１が堆積されるからである（図４Ｄ参照）。これにより、本実施例では、ゲート電極層の除去に伴うトランジスタの性能の低下を抑制する事ができる。
【００５２】
なお、ＮＭＩＳ１３１用のゲート電極層を先に堆積し、ＰＭＩＳ１３２用のゲート電極層を後から堆積する代わりに、ＰＭＩＳ１３２用のゲート電極層を先に堆積し、ＮＭＩＳ１３１用のゲート電極層を後から堆積してもよい。
【００５３】
また、ゲート絶縁膜１１２は、ここではシリコン酸化膜であるが、Ｈｉｇｈ−Ｋ膜（高誘電率絶縁膜）でもよい。
【００５４】
また、第１及び第２のゲート電極層１１４Ａ及びＢは、ここでは１層のメタル層を含むメタル電極層であるが、２層以上のメタル層を含むメタル電極層でもよい。
【００５５】
また、第１及び第２のゲート電極１１３Ａ及びＢは、ここでは半導体層１１６を含んでいるが、半導体層１１６を含んでいなくてもよい。また、第１及び第２のゲート電極１１３Ａ及びＢは、ここではバリア層１１５を含んでいるが、バリア層１１５を含んでいなくてもよい。また、半導体層１１６及びバリア層１１５は、第２実施例では同じ堆積膜から形成しているが、第１実施例のように異なる堆積膜から形成してもよい。
【００５６】
（第３実施例）
図５は、第３実施例の半導体装置１０１の側方断面図である。図５の半導体装置１０１では、基板１１１上のＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにそれぞれ、ＮＭＩＳ１３１とＰＭＩＳ１３２とが形成されている。ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２はここでは、素子分離層１４１により互いに分離されている。
【００５７】
図５の半導体装置１０１は、基板１１１と、第１のゲート絶縁膜１１２Ａと、第２のゲート絶縁膜１１２Ｂと、第１のゲート電極１１３Ａと、第２のゲート電極１１３Ｂとを備える。ＮＭＩＳ１３１は、基板１１１と、第１のゲート絶縁膜１１２Ａと、第１のゲート電極１１３Ａとを含んでおり、ＰＭＩＳ１３２は、基板１１１と、第２のゲート絶縁膜１１２Ｂと、第２のゲート電極１１３Ｂとを含んでいる。第１のゲート電極１１３Ａは、第１のゲート電極層１１４Ａと、バリア層１１５と、半導体層１１６とを含んでおり、第２のゲート電極１１３Ｂは、第２のゲート電極層１１４Ｂと、バリア層１１５と、半導体層１１６とを含んでいる。
【００５８】
第１のゲート絶縁膜１１２Ａは、基板１１１上に形成されている。第１のゲート絶縁膜１１２Ａはここでは、Ｈｉｇｈ−Ｋ膜（高誘電率絶縁膜）である。第２のゲート絶縁膜１１２Ｂは、基板１１１上に形成されている。第２のゲート絶縁膜１１２Ｂはここでは、Ｈｉｇｈ−Ｋ膜（高誘電率絶縁膜）である。第１のゲート電極層１１４Ａは、第１のゲート絶縁膜１１２Ａ上に形成されている。第１のゲート電極層１１４Ａはここでは、１層のメタル層を含むメタル電極層である。第２のゲート電極層１１４Ｂは、第２のゲート絶縁膜１１２Ｂ上に形成されている。第２のゲート電極層１１４Ｂはここでは、１層のメタル層を含むメタル電極層である。バリア層１１５は、第１及び第２のゲート電極層１１４Ａ及びＢ上に形成されている。バリア層１１５は、第１及び第２のゲート電極層１１４Ａ及びＢの原子が半導体層１１６へ移動するのを防止するための層である。バリア層１１５はここでは、１層以上のメタル層を含むバリアメタル層である。バリア層１１５はここでは、ＴｉＮ（チタン窒化物）からなるＴｉＮ電極層とする。半導体層１１６は、バリア層１１５上に形成されている。半導体層１１６はここでは、半導体からなる半導体電極層、詳細には、ポリシリコンからなるポリシリコン電極層である。
【００５９】
図６Ａ乃至Ｋは、第３実施例の半導体装置１０１の製造工程図である。
【００６０】
先ず、リソグラフィ及びエッチングにより、基板１１１上に素子分離溝を形成する。次に、素子分離溝の表面を酸化して、素子分離溝の内部にシリコン酸化物を埋め込む。これにより、基板１１１上に素子分離層１４１が形成される。次に、ＮＭＩＳ領域１２１へのイオン注入と、ＰＭＩＳ領域１２２へのイオン注入とを行う。次に、基板１１１に対するエッチング選択比が取りやすい材料からなる犠牲層２０１を、全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、基板１１１上に犠牲層２０１が堆積される（図６Ａ）。
【００６１】
犠牲層２０１の材料はここでは、基板１１１に対して、１０倍以上のエッチング選択比を取れる材料とする。これにより、本実施例では、基板１１１のダメージやオーバーエッチングを抑制しつつ、基板１１１上から犠牲層２０１を除去する事ができる。犠牲層２０１の材料はここでは、シリコン酸化物等の酸化物とする。すなわち、犠牲層２０１はここでは、シリコン酸化膜等の酸化膜とする。また、犠牲層２０１の層厚はここでは、５ｎｍ乃至３０ｎｍとする。また、犠牲層２０１の堆積方法はここでは、ＬＰＣＶＤ（減圧化学気相成長）とする。
【００６２】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１１で覆う（図６Ｂ）。次に、エッチングにより、ＮＭＩＳ領域１２１から犠牲層２０１を選択的に除去する（図６Ｃ）。当該エッチングは、等方性エッチングでも異方性エッチングでも構わない。当該エッチングはここでは、ＲＩＥとする。犠牲層２０１はここでは、犠牲層２０１の基板１１１に対するエッチング選択比が１０倍以上となるエッチング条件の下、ＮＭＩＳ領域１２１から除去される。これにより、本実施例では、基板１１１のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＮＭＩＳ領域１２１から除去される。次に、レジスト２１１を除去する。
【００６３】
犠牲層２０１のエッチング条件の例を示す。エッチングの例としては、ドライエッチングが挙げられる。この場合のエッチングガスの例としては、ＣＨ４、ＣＨＦ３、ＣＨ２Ｆ２、Ｃ４Ｆ６、Ｃ５Ｆ８、Ｏ２、Ａｒ等が挙げられる。エッチングの際の圧力は例えば、２０ｍＴ乃至５０ｍＴとする。
【００６４】
次に、高誘電率絶縁材料からなる第１のゲート絶縁膜１１２Ａを全面に堆積する。これにより、ＮＭＩＳ領域１２１に露出した基板１１１上、及びＰＭＩＳ領域１２２に残存する犠牲層２０１上に、第１のゲート絶縁膜１１２Ａが堆積される。次に、第１のメタル材料からなる第１のゲート電極層１１４Ａを全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、第１のゲート絶縁膜１１２Ａ上に第１のゲート電極層１１４Ａが堆積される（図６Ｄ）。
【００６５】
上記高誘電率絶縁材料の例としては、ハフニウム酸化膜、ハフニウムが添加されたシリコン酸化膜、ハフニウムと窒素とが添加されたシリコン酸化膜、これらの酸化膜が積層された積層膜等が挙げられる。
【００６６】
次に、リソグラフィにより、ＮＭＩＳ領域１２１をレジスト２１２で覆う（図６Ｅ）。次に、エッチングにより、ＰＭＩＳ領域１２２から第１のゲート電極層１１４Ａを選択的に除去する。次に、エッチングにより、ＰＭＩＳ領域１２２から第１のゲート絶縁膜１１２Ａを選択的に除去する。次に、エッチングにより、ＰＭＩＳ領域１２２から犠牲層２０１を選択的に除去する（図６Ｆ）。これらのエッチングはそれぞれ、等方性エッチングでも異方性エッチングでも構わない。これらのエッチングはここではそれぞれ、ＲＩＥとする。犠牲層２０１はここでは、犠牲層２０１の基板１１１に対するエッチング選択比が１０倍以上となるエッチング条件の下、ＰＭＩＳ領域１２２から除去される。これにより、本実施例では、基板１１１のダメージやオーバーエッチングを抑制しつつ、犠牲層２０１がＰＭＩＳ領域１２２から除去される。次に、レジスト２１２を除去する。
【００６７】
図６Ｅの領域Ｘの拡大図を、図７に示す。領域Ｘは境界領域に相当する。第１のゲート絶縁膜１１２Ａを除去しやすくするためには、図７に示すように、テーパ構造等の工夫が必要となる。
【００６８】
なお、犠牲層２０１は、先ずエッチング選択比が低いエッチング条件の下でエッチングを行い、次にエッチング選択比が高いエッチング条件の下でエッチングを行う事により、ＰＭＩＳ領域１２２から除去してもよい。この場合、少なくとも後者のエッチング条件については、上記のエッチング条件（１０倍以上）とする事が望ましい。
【００６９】
次に、高誘電率絶縁材料からなる第２のゲート絶縁膜１１２Ｂを全面に堆積する。これにより、ＮＭＩＳ領域１２１に残存する第１のゲート電極層１１４Ａ上、及びＰＭＩＳ領域１２２に露出した基板１１１上に、第２のゲート絶縁膜１１２Ｂが堆積される。次に、第２のメタル材料からなる第２のゲート電極層１１４Ｂを全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、第２のゲート絶縁膜１１２Ｂ上に第２のゲート電極層１１４Ｂが堆積される（図６Ｇ）。第２のゲート電極層１１４Ｂのメタル材料は、第１のゲート電極層１１４Ａのメタル材料と異なる材料とする。
【００７０】
上記高誘電率絶縁材料の例としては、ハフニウム酸化膜、ハフニウムが添加されたシリコン酸化膜、ハフニウムと窒素とが添加されたシリコン酸化膜、これらの酸化膜が積層された積層膜等が挙げられる。
【００７１】
次に、リソグラフィにより、ＰＭＩＳ領域１２２をレジスト２１３で覆う（図６Ｈ）。次に、エッチングにより、ＮＭＩＳ領域１２１から第２のゲート電極層１１４Ｂを選択的に除去する。次に、エッチングにより、ＮＭＩＳ領域１２１から第２のゲート絶縁膜１１２Ｂを選択的に除去する（図６Ｉ）。これらのエッチングは、等方性エッチングでも異方性エッチングでも構わない。これらのエッチングはここでは、ＲＩＥとする。第２のゲート電極層１１４Ｂは、場合によってはＮＭＩＳ領域１２１から除去しなくても構わない。
【００７２】
図６Ｈの領域Ｙの拡大図を、図８に示す。領域Ｙは境界領域に相当する。第２のゲート絶縁膜１１２Ｂを除去しやすくするためには、図８に示すように、テーパ構造等の工夫が必要となる。
【００７３】
次に、チタン窒化物からなるバリア層１１５を全面に堆積する。これにより、ＮＭＩＳ領域１２１の第１のゲート電極層１１４Ａ上、及びＰＭＩＳ領域１２２の第２のゲート電極層１１４Ｂ上に、バリア層１１５が堆積される。次に、ポリシリコンからなる半導体層１１６を全面に堆積する。これにより、ＮＭＩＳ領域１２１とＰＭＩＳ領域１２２とにわたって、バリア層１１５上に半導体層１１６が堆積される。次に、リソグラフィにより、トランジスタ形成用のレジスト２１４を形成する（図６Ｊ）。
【００７４】
次に、エッチングにより、第１のゲート電極層１１４Ａ、第２のゲート電極層１１４Ｂ、バリア層１１５、及び半導体層１１６等を加工する。これにより、ＮＭＩＳ領域１２１に、第１のゲート絶縁膜１１２Ａと第１のゲート電極層１１４Ａとバリア層１１５と半導体層１１６とを含むＮＭＩＳ１３１が形成されると共に、ＰＭＩＳ領域１２２に、第２のゲート絶縁膜１１２Ｂと第２のゲート電極層１１４Ｂとバリア層１１５と半導体層１１６とを含むＰＭＩＳ１３２が形成される（図６Ｋ）。ＮＭＩＳ１３１の加工（第１のゲート電極層１１４Ａ等の加工）と、ＰＭＩＳ１３２の加工（第２のゲート電極層１１４Ｂ等の加工）は、一括で行ってもよいし、別々に行ってもよい。
【００７５】
その後、ＮＭＩＳ領域１２１及びＰＭＩＳ領域１２２の基板内に、ソースドレイン領域を形成する。続いて、ＮＭＩＳ１３１及びＰＭＩＳ１３２の側壁上に、側壁絶縁膜を形成する。続いて、エッチング又はダマシンにより配線を形成する。このようにして、半導体装置１０１が完成する。
【００７６】
以上の製造方法により、本実施例では、基板１１１のダメージやオーバーエッチングを抑制しつつ、第１のゲート絶縁膜１１２ＡをＰＭＩＳ領域１２２から除去する事ができる（図６Ｆ参照）。本実施例では、ＰＭＩＳ領域１２２の基板１１１と第１のゲート絶縁膜１１２Ａとの間に、基板１１１に対するエッチング選択比が取りやすい犠牲層２０１が堆積されるからである（図６Ｄ参照）。これにより、本実施例では、ゲート絶縁膜の除去に伴うトランジスタの性能の低下を抑制する事ができる。
【００７７】
なお、ＮＭＩＳ１３１用のゲート絶縁膜とゲート電極層を先に堆積し、ＰＭＩＳ１３２用のゲート絶縁膜とゲート電極層を後から堆積する代わりに、ＰＭＩＳ１３２用のゲート絶縁膜とゲート電極層を先に堆積し、ＮＭＩＳ１３１用のゲート絶縁膜とゲート電極層を後から堆積してもよい。
【００７８】
また、ゲート絶縁膜１１２は、ここではＨｉｇｈ−Ｋ膜であるが、Ｈｉｇｈ−Ｋ膜以外の絶縁膜でもよい。
【００７９】
また、第１及び第２のゲート電極層１１４Ａ及びＢは、ここでは１層のメタル層を含むメタル電極層であるが、２層以上のメタル層を含むメタル電極層でもよい。また、第１及び第２のゲート電極層１１４Ａ及びＢの一方又は両方が、メタル電極層以外の電極層でもよい。
【００８０】
また、第１及び第２のゲート電極１１３Ａ及びＢは、ここでは半導体層１１６を含んでいるが、半導体層１１６を含んでいなくてもよい。また、第１及び第２のゲート電極１１３Ａ及びＢは、ここではバリア層１１５を含んでいるが、バリア層１１５を含んでいなくてもよい。また、半導体層１１６及びバリア層１１５は、第３実施例では同じ堆積膜から形成しているが、第１実施例のように異なる堆積膜から形成してもよい。
【図面の簡単な説明】
【００８１】
【図１】第１実施例の半導体装置の側方断面図である。
【図２Ａ】第１実施例の半導体装置の製造工程図（１／９）である。
【図２Ｂ】第１実施例の半導体装置の製造工程図（２／９）である。
【図２Ｃ】第１実施例の半導体装置の製造工程図（３／９）である。
【図２Ｄ】第１実施例の半導体装置の製造工程図（４／９）である。
【図２Ｅ】第１実施例の半導体装置の製造工程図（５／９）である。
【図２Ｆ】第１実施例の半導体装置の製造工程図（６／９）である。
【図２Ｇ】第１実施例の半導体装置の製造工程図（７／９）である。
【図２Ｈ】第１実施例の半導体装置の製造工程図（８／９）である。
【図２Ｉ】第１実施例の半導体装置の製造工程図（９／９）である。
【図３】第２実施例の半導体装置の側方断面図である。
【図４Ａ】第２実施例の半導体装置の製造工程図（１／１２）である。
【図４Ｂ】第２実施例の半導体装置の製造工程図（２／１２）である。
【図４Ｃ】第２実施例の半導体装置の製造工程図（３／１２）である。
【図４Ｄ】第２実施例の半導体装置の製造工程図（４／１２）である。
【図４Ｅ】第２実施例の半導体装置の製造工程図（５／１２）である。
【図４Ｆ】第２実施例の半導体装置の製造工程図（６／１２）である。
【図４Ｇ】第２実施例の半導体装置の製造工程図（７／１２）である。
【図４Ｈ】第２実施例の半導体装置の製造工程図（８／１２）である。
【図４Ｉ】第２実施例の半導体装置の製造工程図（９／１２）である。
【図４Ｊ】第２実施例の半導体装置の製造工程図（１０／１２）である。
【図４Ｋ】第２実施例の半導体装置の製造工程図（１１／１２）である。
【図４Ｌ】第２実施例の半導体装置の製造工程図（１２／１２）である。
【図５】第３実施例の半導体装置の側方断面図である。
【図６Ａ】第３実施例の半導体装置の製造工程図（１／１１）である。
【図６Ｂ】第３実施例の半導体装置の製造工程図（２／１１）である。
【図６Ｃ】第３実施例の半導体装置の製造工程図（３／１１）である。
【図６Ｄ】第３実施例の半導体装置の製造工程図（４／１１）である。
【図６Ｅ】第３実施例の半導体装置の製造工程図（５／１１）である。
【図６Ｆ】第３実施例の半導体装置の製造工程図（６／１１）である。
【図６Ｇ】第３実施例の半導体装置の製造工程図（７／１１）である。
【図６Ｈ】第３実施例の半導体装置の製造工程図（８／１１）である。
【図６Ｉ】第３実施例の半導体装置の製造工程図（９／１１）である。
【図６Ｊ】第３実施例の半導体装置の製造工程図（１０／１１）である。
【図６Ｋ】第３実施例の半導体装置の製造工程図（１１／１１）である。
【図７】図６Ｅの領域Ｘの拡大図である。
【図８】図６Ｈの領域Ｙの拡大図である。
【符号の説明】
【００８２】
１０１  半導体装置
１１１  基板
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４  ゲート電極層
１１５  バリア層
１１６  半導体層
１２１  ＮＭＩＳ領域
１２２  ＰＭＩＳ領域
１３１  ＮＭＩＳ
１３２  ＰＭＩＳ
１４１  素子分離層
２０１  犠牲層
２１１  レジスト
２１２  レジスト
２１３  レジスト
２１４  レジスト
【図１】
2008210874.tif 000003
【図２Ａ】
2008210874.tif 000004
【図２Ｂ】
2008210874.tif 000005
【図２Ｃ】
2008210874.tif 000006
【図２Ｄ】
2008210874.tif 000007
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図７】
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【図８】
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