【手続補正書】
【提出日】平成21年10月30日(2009.10.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
該プログラマブルコアロジックを構成する出力を有するメモリ要素のアレイと、
該アレイ内の該メモリ要素をアドレスするための複数のアドレスラインと、
該メモリ要素にプログラマブルロジックデバイスコンフィギュレーションデータをロードするために、該コアロジック電源電圧より大きい電圧レベルを有するアドレス信号を該アドレスラインに印加するデータローディング・読み取り回路網と
を備える、プログラマブルロジックデバイス集積回路。
【請求項２】
前記メモリ要素に電力供給する時間変化メモリ要素電源電圧を提供する電力調節器回路網をさらに備え、前記データローディング・読み取り回路網が前記プログラマブルロジックデバイスコンフィギュレーションデータをロードするために前記アドレス信号を前記アドレスラインに印加した場合、該時間変化メモリ要素電源電圧は前記コアロジック電源電圧と等しく、該時間変化メモリ要素電源電圧は、通常動作の間、該コアロジック電源電圧より大きい、請求項１に記載のプログラマブルロジックデバイス集積回路。
【請求項３】
前記メモリ要素の通常動作の間、前記コアロジックの正の電源電圧より大きいメモリ要素電源電圧において該メモリ要素に電力供給する電力調節器回路網をさらに備える、請求項１に記載のプログラマブルロジックデバイス集積回路。
【請求項４】
前記メモリ要素の各々は相互結合インバータを含み、前記データローディング・読み取り回路網は該メモリ要素からプログラマブルロジックデバイスコンフィギュレーションデータを読み取るためにアドレス信号を前記アドレスラインに印加し、該プログラマブルロジックデバイスコンフィギュレーションデータを読み取るために使用される該アドレス信号は、該プログラマブルロジックデバイスコンフィギュレーションデータを該メモリ要素にロードするときに使用される該アドレス信号の電圧レベルより少ない電圧レベルを有する、請求項１に記載のプログラマブルロジックデバイス集積回路。
【請求項５】
複数のアドレストランジスタをさらに備え、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、請求項１に記載のプログラマブルロジックデバイス集積回路。
【請求項６】
複数のアドレストランジスタであって、該アドレストランジスタの各々は、前記メモリ要素のアレイ内のそれぞれのメモリ要素に関連してかつゲートを有し、該ゲートは前記アドレスラインによって制御され、該ゲートは、前記プログラマブルロジックデバイスコンフィギュレーションデータが該メモリ要素にロードされるデータ書き取り動作の間に第１の電圧レベルにおいてアドレス信号を受信し、該プログラマブルロジックデバイスコンフィギュレーションデータが前記データローディング・読み取り回路網によって該メモリ要素から読み取られるデータ読み取り動作の間に第２の電圧レベルにおいてアドレス信号を受信し、該第１の電圧レベルは、前記コアロジック電源電圧より大きく、該第２の電圧レベルは、該コアロジック電源電圧と等しい、複数のアドレストランジスタと、
該メモリ要素の通常動作の間、該第１の電圧レベルと等しい電源電圧において該メモリ要素に電力供給する電力調節器回路網と
をさらに備える、請求項１に記載のプログラマブルロジックデバイス集積回路。
【請求項７】
データローディング動作の間にコンフィギュレーションデータが書き込まれ、コンフィギュレーションデータが読み取り動作の間に読み取られるプログラマブルロジックデバイスメモリ要素を有するプログラマブルロジックデバイス集積回路であって、該プログラマブルロジックデバイス集積回路は、
プログラマブルコアロジック電源電圧において電力供給されたプログラマブルコアロジックと、
該プログラマブルコアロジックを構成する通常動作の間、制御信号を該プログラマブルコアロジックに供給する該メモリ要素のアレイと、
読み取り動作の間とは異なる電圧レベルにおいてデータローディング動作の間に該メモリ要素をアドレスするアドレス信号を生成するデータローディング・読み取り回路網と
を備える、プログラマブルロジックデバイス集積回路。
【請求項８】
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、メモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、請求項７に記載のプログラマブルロジックデバイス集積回路。
【請求項９】
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、データローディング動作の間の該アドレス信号の該電圧レベルと等しいメモリ要素電源電圧において前記メモリ要素に電力供給する電力調節器回路網をさらに含む、請求項７に記載のプログラマブルロジックデバイス集積回路。
【請求項１０】
前記アドレス信号は、データローディング動作の間に前記プログラマブルコアロジック電源電圧より大きく、読み取り動作の間に該プログラマブルコアロジック電源電圧と等しい電圧レベルを有し、該プログラマブルロジックデバイス集積回路は、第１および第２の電圧レベルを有する時間変化メモリ要素電源電圧を生成するダイナミックな電力調節器回路網をさらに含み、該第１の電圧レベルは、データローディング動作の間に生成され、該第２の電圧レベルは、通常動作の間に生成され、該第１の電圧は、該プログラマブルコアロジック電源電圧と等しく、該第２の電圧レベルは、該第１の電圧より大きい、請求項７に記載のプログラマブルロジックデバイス集積回路。
【請求項１１】
プログラマブルロジックデバイス集積回路におけるプログラマブルロジックデバイスメモリ要素のアレイを使用する方法であって、プログラマブルロジックデバイスコンフィギュレーションデータは、データローディング動作の間に前記メモリ要素に書き込まれ、該プログラマブルロジックデバイスコンフィギュレーションデータは、データ読み取り動作の間に該メモリ要素から読み取られ、該方法は、
データローディング動作の間とデータ読み取り動作の間とで異なる電圧レベルを有する該プログラマブルロジックデバイスメモリ要素のアレイにアドレス信号を印加することと、
通常動作の間、該プログラマブルロジックデバイスメモリ要素が該プログラマブルロジックデバイスコンフィギュレーションデータを用いてロードされた後、該プログラマブルロジックデバイス集積回路上にプログラマブルコアロジックを構成するために該プログラマブルコアロジックに該プログラマブルロジックデバイスメモリ要素からの出力信号を印加することと
を包含する、方法。
【請求項１２】
前記アドレス信号を印加することは、データ読み取り動作の間の該アドレス信号の電圧レベルより大きい電圧レベルを有するアドレス信号をデータローディング動作の間に印加することを含む、請求項１１に記載の方法。
【請求項１３】
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することをさらに包含する、請求項１１に記載の方法。
【請求項１４】
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。
【請求項１５】
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。
【請求項１６】
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
データローディング動作の間、通常動作の間に該メモリ要素に電力供給するために使用される電源電圧より少ない電源電圧を用いて該メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。
【請求項１７】
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することと、
データローディング動作の間、該プログラマブルコアロジック電源電圧と等しい電源電圧を用いて該メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。
【請求項１８】
前記メモリ要素の各々は、２つの相互結合されたインバータを含み、該インバータの各々は、正の電源端子と接地端子との間に直列に接続されたｐチャネル酸化金属半導体トランジスタおよびｎチャネル酸化金属半導体トランジスタを有し、前記方法は、
プログラマブルコアロジック電源電圧において前記プログラマブルコアロジックに電力供給することと、
通常動作の間、該正の電源端子においては正の電源電圧を、かつ該接地端子においては接地電圧を印加することによって、該プログラマブルコアロジック電源電圧より大きい電源電圧を用いて前記メモリ要素に電力供給することであって、データ書き込み動作の間の前記アドレス信号の前記電圧レベルは、該正の電源電圧と等しい、ことと
をさらに包含する、請求項１１に記載の方法。
【請求項１９】
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
プログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。
【請求項２０】
前記アドレス信号を印加することは、第１の電圧レベルを有するアドレス信号をデータローディング動作の間に印加することと、第２の電圧レベルを有するアドレス信号をデータ読み取り動作の間に印加することとを含み、該第１の電圧レベルは、該第２の電圧レベルより大きく、前記方法は、
該第２の電圧レベルと等しいプログラマブルコアロジック電源電圧において該プログラマブルコアロジックに電力供給することと、
通常動作の間、該プログラマブルコアロジック電源電圧より大きく、該第１の電圧レベルと等しい電源電圧を用いて前記メモリ要素に電力供給することと
をさらに包含する、請求項１１に記載の方法。