(57)【要約】【課題】セル領域及び周辺領域のＣＤを所定の大きさに調整することができる半導体素子の製造方法を提供すること。【解決手段】セル領域及び周辺領域が画定された基板３０１上に、被エッチング層３０３、３０２Ａ、３０２Ｂを形成するステップと、セル領域に第１部分３０４Ａ及び第２部分３０５Ａを有する第１マスクパターンを形成し、周辺領域に第１部分及び第２部分３０５Ｂを有する第２マスクパターンを形成するステップと、セル領域上に感光膜パターン３０９を形成するステップと、第２マスクパターンの第１部分をトリミングすることによりトリミングされた第１部分３０４Ｃを形成するステップと、感光膜パターン３０９、第１マスクパターンの第２部分３０５Ａ及び第２マスクパターンの第２部分３０５Ｂを除去するステップと、被エッチング層３０３、３０２Ａ、３０２Ｂをエッチングし、セル領域及び周辺領域にパターンを形成するステップとを含む。【選択図】図３Ｄ
2008166714.tif 000002
【特許請求の範囲】
【請求項１】
セル領域及び周辺領域が画定された基板上に被エッチング層を形成するステップと、
前記セル領域の前記被エッチング層上に第１部分及び第２部分を有する第１マスクパターンを形成し、前記周辺領域の被エッチング層上に第１部分及び第２部分を有する第２マスクパターンを形成するステップと、
前記セル領域上に感光膜パターンを形成するステップと、
前記第２マスクパターンの前記第１部分をトリミングするステップと、
前記感光膜パターン、前記第１マスクパターンの前記第２部分及び前記第２マスクパターンの前記第２部分を除去するステップと、
前記被エッチング層をエッチングすることにより、前記セル領域及び前記周辺領域にパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記第１マスクパターン及び前記第２マスクパターンを形成するステップが、
前記被エッチング層上に第１マスク層を形成するステップと、
該第１マスク層上に第２マスク層を形成するステップと、
該第２マスク層をエッチングし、前記第１マスクパターンの前記第２部分及び前記第２マスクパターンの前記第２部分を形成するステップと、
前記第１マスク層をエッチングし、前記第１マスクパターンの前記第１部分及び前記第２マスクパターンの前記第１部分を形成するステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第１マスク層を、窒化物で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記窒化物が、シリコン窒化物であることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第２マスクパターンの前記第１部分のトリミングを、
プラズマエッチングによって行うことを特徴とする請求項１〜４のいずれかの項に記載の半導体素子の製造方法。
【請求項６】
前記プラズマエッチング用のプラズマ生成ガスとして、ＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記被エッチング層が、導電層であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記導電層を、ポリシリコン、金属又は金属シリサイドからなる群から選択されるいずれか１つで形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記セル領域及び前記周辺領域に形成される前記パターンが、ゲートパターン又はビットラインパターンであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板上に、前記ＮＭＯＳ領域にはＮ型ポリシリコン層、前記ＰＭＯＳ領域にはＰ型ポリシリコン層を形成するステップと、
前記Ｎ型ポリシリコン層及び前記Ｐ型ポリシリコン層上に金属電極用層を形成するステップと、
該金属電極用層上にゲートハードマスクパターンを形成するステップと、
前記ＮＭＯＳ領域を覆い、前記ＰＭＯＳ領域を露出させた感光膜パターンを形成するステップと、
前記ＰＭＯＳ領域の前記ゲートハードマスクパターンをトリミングするステップと、
前記感光膜パターンを除去するステップと、
前記ＮＭＯＳ領域の前記ゲートハードマスクパターンを用いて前記金属電極用層及び前記Ｎ型ポリシリコン層、前記ＰＭＯＳ領域のトリミングされた前記ゲートハードマスクパターンを用いて前記金属電極用層及び前記Ｐ型ポリシリコン層をエッチングすることにより、ゲートパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記ゲートハードマスクパターンを形成するステップが、
前記金属電極用層上にゲートハードマスク用窒化膜を形成するステップと、
該ゲートハードマスク用窒化膜上に、非晶質カーボン層、ＳｉＯＮ層及び反射防止膜を順に形成するステップと、
該反射防止膜上に、ゲートパターン領域を画定するマスクパターンを形成するステップと、
前記反射防止膜、前記ＳｉＯＮ層、前記非晶質カーボン層及び前記ゲートハードマスク用窒化膜を順にエッチングするステップと、
前記非晶質カーボン層を除去するステップと
を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記反射防止膜、前記ＳｉＯＮ層、前記非晶質カーボン層及び前記ゲートハードマスク用窒化膜を順にエッチングするステップにおいて、
前記マスクパターン、前記反射防止膜及び前記ＳｉＯＮ層を除去することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記ゲートハードマスクパターンのトリミングを、
ＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いて行うことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１４】
ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板上に、前記ＮＭＯＳ領域にはＮ型ポリシリコン層、前記ＰＭＯＳ領域にはＰ型ポリシリコン層を形成するステップと、
前記Ｎ型ポリシリコン層及び前記Ｐ型ポリシリコン層上に金属電極用層を形成するステップと、
該金属電極用層上にゲートハードマスク用層を形成するステップと、
該ゲートハードマスク用層上に、ゲートパターン領域が画定されたバッファ層を形成するステップと、
前記ＮＭＯＳ領域を覆い、前記ＰＭＯＳ領域を露出させた感光膜パターンを形成するステップと、
前記ＰＭＯＳ領域の前記バッファ層をトリミングするステップと、
前記感光膜パターンを除去するステップと、
前記ＮＭＯＳ領域の前記バッファ層を用いて前記金属電極用層及び前記Ｎ型ポリシリコン層、前記ＰＭＯＳ領域のトリミングされた前記バッファ層を用いて前記金属電極用層及び前記Ｐ型ポリシリコン層をエッチングすることにより、ゲートパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１５】
前記ゲートパターン領域が画定されたバッファ層を形成するステップが、
前記ゲートハードマスク用層上に前記バッファ層を形成するステップと、
該バッファ層上に、非晶質カーボン層、ＳｉＯＮ層及び反射防止膜を順に形成するステップと、
該反射防止膜上に、ゲートパターン領域を画定するマスクパターンを形成するステップと、
前記反射防止膜、前記ＳｉＯＮ層、前記非晶質カーボン層及び前記バッファ層を順にエッチングするステップと、
前記非晶質カーボン層を除去するステップと
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記バッファ層を形成する前に、
非晶質カーボン層及びＳｉＯＮ層を形成するステップを、さらに含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１７】
前記ゲートパターン領域が画定された前記バッファ層を形成するステップが、
前記ゲートハードマスク用層上に、非晶質カーボン層及びＳｉＯＮ層を形成するステップと、
該ＳｉＯＮ層上に前記バッファ層を形成するステップと、
該バッファ層上に反射防止膜を形成するステップと、
該反射防止膜上に、ゲートパターン領域を画定するマスクパターンを形成するステップと、
前記反射防止膜、前記バッファ層、前記ＳｉＯＮ層及び前記非晶質カーボン層を順にエッチングするステップと
を含むことを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１８】
前記バッファ層を、ポリシリコン、タングステン及びタングステンシリサイドからなる群から選択されるいずれか１つで形成することを特徴とする請求項１４〜１７のいずれかの項に記載の半導体素子の製造方法。
【請求項１９】
前記バッファ層のトリミングを、
前記バッファ層がポリシリコンで構成されている場合、ＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いて行うことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記バッファ層のトリミングを、
前記バッファ層がタングステン又はタングステンシリサイドで構成されている場合、ＮＦ３又はＳＦ６とＣｌ２及びＮ２との混合ガスを用いて行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子のパターン形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのゲートパターンを形成する場合、高速の素子を得るためには、周辺領域の限界寸法(Critical Dimension)（以下、「ＣＤ」と記す）をより小さくする必要がある。
【０００３】
図１Ａ及び図１Ｂは、従来の技術に係る半導体素子の製造方法を説明するための図であり、製造段階における素子の構造を示す断面図である。
【０００４】
図１Ａは、半導体基板上に、ポリシリコン層、ゲートハードマスク用窒化膜及び感光膜パターンを形成した段階における素子の構造を示す図である。図１Ａに示すように、セル領域及び周辺領域が画定された半導体基板１０１上に、ポリシリコン層１０２及びゲートハードマスク用窒化膜１０３を形成し、セル領域及び周辺領域における窒化膜１０３上に、それぞれのパターンの周囲領域を露出させた感光膜パターン１０４Ａ及び１０４Ｂを形成する。感光膜パターン１０４Ａはセル領域に、感光膜パターン１０４Ｂは周辺領域に形成される。以下、セル領域の感光膜パターン１０４Ａを「第１感光膜パターン１０４Ａ」、周辺領域の感光膜パターン１０４Ｂを「第２感光膜パターン１０４Ｂ」とする。
【０００５】
図１Ｂは、感光膜パターンを利用して、ゲートハードマスク用窒化膜のエッチングを行った段階における素子の構造を示す図である。図１Ｂに示すように、窒化膜１０３のエッチング後、セル領域に残留する窒化膜１０３を第１窒化膜１０３Ａ、周辺領域に残留する窒化膜１０３を第２窒化膜１０３Ｂとする。
【０００６】
上記のように、従来の技術の場合には、セル領域及び周辺領域に、それぞれのパターンの周囲領域を露出させた第１感光膜パターン１０４Ａ及び第２感光膜パターン１０４Ｂを形成し、そのパターンを用いることにより、ゲートパターンを形成する。
【０００７】
しかし、上記従来の技術の場合には、セル領域に形成される第１窒化膜１０３Ａの側壁部は、垂直状であるのに対し、周辺領域に形成されるの第２窒化膜１０３Ｂは、符号‘Ｓ’で示された部分のように下広形の台形状（側壁部の下部の方が外側に傾斜した形状）になるため、周辺領域に形成されるゲートパターンはＣＤが大きいという問題がある。これは、セル領域と周辺領域とではパターンの密度が異なることに起因しており、パターンの間隔が大きい周辺領域ではローディング効果が発生し、窒化膜１０３のエッチング時に発生したポリマーが、エッチングされた第２窒化膜１０３Ｂの側壁に、下部の方が厚く堆積するからである。
【０００８】
特に、１回のマスク作業だけで、セル領域及び周辺領域にゲートパターンを形成するため、セル領域及び周辺領域のＣＤの目標値を同時に満たすことができない。さらに、周辺領域のパターンの形態が様々であるため、ＣＤを所定の大きさ以下に収めることが難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記従来の技術の問題を解決するためになされたものであり、その目的は、セル領域及び周辺領域のＣＤを所定の大きさに調整することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体素子の製造方法は、セル領域及び周辺領域が画定された基板上に被エッチング層を形成するステップと、前記セル領域の前記被エッチング層上に第１部分及び第２部分を有する第１マスクパターンを形成し、前記周辺領域の前記被エッチング層上に第１部分及び第２部分を有する第２マスクパターンを形成するステップと、前記セル領域上に感光膜パターンを形成するステップと、前記第２マスクパターンの前記第１部分をトリミングするステップと、前記感光膜パターン、前記第１マスクパターンの前記第２部分及び前記第２マスクパターンの前記第２部分を除去するステップと、前記被エッチング層をエッチングすることにより、前記セル領域及び前記周辺領域にパターンを形成するステップとを含むことを特徴とする。
【００１１】
また、本発明に係る別の半導体素子の製造方法は、ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板上に、前記ＮＭＯＳ領域にはＮ型ポリシリコン層、前記ＰＭＯＳ領域にはＰ型ポリシリコン層を形成するステップと、前記Ｎ型ポリシリコン層及び前記Ｐ型ポリシリコン層上に金属電極用層を形成するステップと、該金属電極用層上にゲートハードマスクパターンを形成するステップと、前記ＮＭＯＳ領域を覆い、前記ＰＭＯＳ領域を露出させた感光膜パターンを形成するステップと、前記ＰＭＯＳ領域の前記ゲートハードマスクパターンをトリミングするステップと、前記感光膜パターンを除去するステップと、前記ＮＭＯＳ領域の前記前記ゲートハードマスクパターンを用いて前記金属電極用層及び前記Ｎ型ポリシリコン層、前記ＰＭＯＳ領域のトリミングされた前記ゲートハードマスクパターンを用いて前記金属電極用層及び前記Ｐ型ポリシリコン層をエッチングすることにより、ゲートパターンを形成するステップとを含むことを特徴とする。
【００１２】
本発明に係るさらに別の半導体素子の製造方法は、ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板上に、前記ＮＭＯＳ領域にはＮ型ポリシリコン層、前記ＰＭＯＳ領域にはＰ型ポリシリコン層を形成するステップと、前記Ｎ型ポリシリコン層及び前記Ｐ型ポリシリコン層上に金属電極用層を形成するステップと、該金属電極用層上にゲートハードマスク用層を形成するステップと、該ゲートハードマスク用層上に、ゲートパターン領域が画定されたバッファ層を形成するステップと、前記ＮＭＯＳ領域を覆い、前記ＰＭＯＳ領域を露出させた感光膜パターンを形成するステップと、前記ＰＭＯＳ領域の前記バッファ層をトリミングするステップと、前記感光膜パターンを除去するステップと、前記ＮＭＯＳ領域の前記バッファ層を用いて前記金属電極用層及び前記Ｎ型ポリシリコン層、前記ＰＭＯＳ領域のトリミングされた前記バッファ層を用いて前記金属電極用層及び前記Ｐ型ポリシリコン層をエッチングすることにより、ゲートパターンを形成するステップとを含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体素子の製造方法によれば、通常、セル領域と周辺領域におけるパターンの密度差に応じて周辺領域のＣＤが増加する傾向があるが、感光膜パターンを利用して周辺領域のハードマスクをトリミングすることにより、周辺領域のＣＤの増加を制御することができる。すなわち、セル領域及び周辺領域のＣＤを調整することができるという長所がある。
【００１４】
また、ＮＭＯＳ領域及びＰＭＯＳ領域のゲートパターンを形成する際に、ＰＭＯＳ領域を露出させた感光膜パターンを利用してトリミングを行うことにより、Ｐ型ポリシリコン層のＣＤの増加を防止することが可能であり、ＰＭＯＳ領域のＣＤを調整することができるという長所がある。
【００１５】
特に、本発明に係る半導体素子の製造方法は、ゲートハードマスクのトリミング又はバッファ層のトリミングによりＣＤを調整してゲートパターンを形成するので、簡単なマスキング工程を追加するだけでＰＭＯＳ領域のＣＤを調整することができるという長所がある。
【００１６】
また、本発明に係る半導体素子の製造方法では、ＰＭＯＳ領域のＣＤのみを選択的に調整するので、ＰＭＯＳ領域におけるゲート電極のＰ型ポリシリコン層が、下広形に傾斜した形状に（正の傾きを有して）形成されても、ＣＤの増加（バイアスの増加）を抑制することができるという長所がある。
【発明を実施するための最良の形態】
【００１７】
以下、添付する図面を参照して、本発明の好ましい実施の形態に係る半導体素子の製造方法を詳細に説明する。
【００１８】
図２Ａ〜図２Ｅは、本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００１９】
図２Ａは、半導体基板上に、被エッチング層、ハードマスク用層及びマスクパターンを形成した段階における素子の構造を示す図である。図２Ａに示すように、セル領域及び周辺領域が画定された基板２０１上に、被エッチング層２０２を形成する。ここで、基板２０１は、例えばＤＲＡＭが形成される半導体基板である。また、被エッチング層２０２は、ゲート電極又はビットライン電極として使用される導電層であり、ポリシリコン、タングステンなどの金属又は金属シリサイドで形成することができる。なお、金属シリサイドは、金属がタングステンの場合、タングステンシリサイドである。
【００２０】
被エッチング層２０２上には、ハードマスク用層２０３を形成する。ハードマスク用層２０３は、窒化物系物質であり、例えばシリコン窒化物で形成することができる。
【００２１】
続いて、ハードマスク用層２０３上に、マスクパターン２０４Ａ（第２部分）及び２０４Ｂ（第２部分）を形成する。マスクパターン２０４Ａはセル領域に、マスクパターン２０４Ｂは周辺領域に形成する。以下、マスクパターン２０４Ａは「第１マスクパターン２０４Ａ」、マスクパターン２４０Ｂは「第２マスクパターン２０４Ｂ」とする。ここで、第１マスクパターン２０４Ａはセル領域におけるのハードマスク用層２０３のパターン、第２マスクパターン２０４Ｂは周辺領域におけるハードマスク用層２０３のパターン形成領域を画定するためのものであり、非晶質カーボンで形成することができる。第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂを形成する場合には、はじめに、ハードマスク用層２０３上に非晶質カーボン層を形成し、非晶質カーボン層上に感光膜をコーティングした後、マスクを用いて露光及び現像を行うことにより、第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂの形成領域が画定されるように、感光膜をパターニングする。その後、感光膜パターンを用いて、非晶質カーボン層をエッチングした後、感光膜を除去することにより、第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂを形成する。
【００２２】
図２Ｂは、ハードマスクパターンを形成した後、セル領域に感光膜パターンを形成した段階における素子の構造を示す断面図である。図２Ｂに示すように、第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂを利用して、ハードマスク用層２０３をエッチングする。ここで、エッチング後、セル領域に残留するハードマスク用層２０３を第１ハードマスクパターン２０３Ａ（第１部分）、周辺領域に残留するハードマスク用層２０３を第２ハードマスクパターン２０３Ｂ（第１部分）とする。この段階では、周辺領域に形成される第２ハードマスクパターン２０３Ｂは、ローディング効果などにより、予定されたパターンの幅より広くなる。
【００２３】
続いて、セル領域の上部に、第１ハードマスクパターン２０３Ａ及び第１マスクパターン２０４Ａを覆う感光膜パターン２０５を形成する。ここで、感光膜パターン２０５は、セル領域及び周辺領域の全面に感光膜を塗布した後、露光及び現像を行うことにより、第１ハードマスクパターン２０３Ａ及び第２ハードマスクパターン２０３Ｂを含むセル領域を覆い、周辺領域を露出させたパターンを形成する。
【００２４】
図２Ｃは、第２ハードマスクパターンのトリミングを行った段階における素子の構造を示す断面図である。図２Ｃに示すように、プラズマエッチングによって、第２ハードマスクパターン２０３Ｂをトリミングする。このトリミングでは、プラズマ生成用ガスとして、例えばＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いる。
【００２５】
そのような混合ガスを用いるため、感光膜パターン２０５及び第２マスクパターン２０４Ｂはエッチングされない。すなわち、セル領域の第１ハードマスクパターン２０３Ａ及び第１マスクパターン２０４Ａは、感光膜パターン２０５によって保護されてエッチングされず、周辺領域の第２ハードマスクパターン２０３Ｂは、その上部が第２マスクパターン２０４Ｂによって保護され、側壁部がトリミングされる。その結果、第２ハードマスクパターン２０３Ｂの幅が狭くなる。このようにして、周辺領域の第２ハードマスクパターン２０３Ｂの幅を縮小することが可能である。また、上記のように、第２ハードマスクパターン２０３Ｂ上の第２マスクパターン２０４Ｂは、第２ハードマスクパターン２０３Ｂのトリミング時にエッチングされないので、第２ハードマスクパターン２０３Ｂの上部がアタックされることを防止する効果を有する。以下、トリミング後の第２ハードマスクパターン２０３Ｂを、「トリミングされた第２ハードマスク２０３Ｃ」又は単に「第２ハードマスク２０３Ｃ」とする。
【００２６】
図２Ｄは、感光膜パターン、第１マスクパターン及び第２マスクパターンを除去した段階における素子の構造を示す断面図である。上記トリミングを行った後、図２Ｄに示すように、感光膜パターン２０５、第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂを除去する。ここで、感光膜パターン２０５、第１マスクパターン２０４Ａ及び第２マスクパターン２０４Ｂは、酸素ガスのプラズマを用いる処理によって同時に除去することができる。
【００２７】
図２Ｅは、被エッチング層のパターニングを行った段階における素子の構造を示す断面図である。図２Ｅに示すように、被エッチング層２０２のエッチングを行うことにより、パターンを形成する。セル領域のパターンは、第１被エッチング層パターン２０２Ａと第１ハードマスクパターン２０３Ａとが積層された構造となり、周辺領域のパターンは、第２被エッチング層パターン２０２Ｂとトリミングされた第２ハードマスク２０３Ｃとが積層された構造になる。ここで、パターンは、それぞれゲートパターン、ビットラインパターンに相当する。
【００２８】
上記のように、図２Ｃに示した段階において、周辺領域の第２ハードマスクパターン２０３Ｂをトリミングすることにより、ＣＤが小さいトリミングされた第２ハードマスク２０３Ｃを形成する。この方法により、セル領域及び周辺領域のＣＤを調整することができる。このように、周辺領域の第２ハードマスク２０３Ｃがトリミングされているので、第２ハードマスク２０３Ｃが予定された幅より広くなることを防止することができる。
【００２９】
さらに、本発明の第１の実施の形態に係る半導体素子の製造方法は、ＰＭＯＳ領域のＰ型ポリシリコン層に対しても適用可能である。以下に、第２〜第４の実施の形態として、ＰＭＯＳ領域において、Ｐ型ポリシリコン層のＣＤの増加を防止することができる半導体素子の製造方法を詳細に説明する。
【００３０】
図３Ａ〜図３Ｆは、本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００３１】
図３Ａは、半導体基板上に、ポリシリコン層の形成からゲートパターン領域を画定する第１感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。図３Ａに示すように、ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板３０１上に、ＮＭＯＳ領域にはＮ型ポリシリコン層３０２Ａ、ＰＭＯＳ領域にはＰ型ポリシリコン層３０２Ｂをそれぞれ形成する。ここで、基板３０１は、例えばＤＲＡＭが形成される半導体基板である。また、ＮＭＯＳ領域は、セル領域又は周辺領域に対応する。本発明の第２の実施の形態では、セル領域がＮＭＯＳ領域であるものとして説明する。
【００３２】
Ｎ型ポリシリコン層３０２Ａは、ＮＭＯＳ領域のポリシリコン層にＮ型不純物元素、Ｐ型ポリシリコン層３０２Ｂは、ＰＭＯＳ領域のポリシリコン層にＰ型不純物元素をイオン注入することによって形成することができる。また、ＮＭＯＳ領域にはＮ型ポリシリコン層３０２Ａを、ＰＭＯＳ領域にはＰ型ポリシリコン層３０２Ｂをそれぞれ直接形成することができる。なお、Ｎ型不純物元素には、例えばリン（Ｐ）及び砒素（Ａｓ）、Ｐ型不純物元素には、例えばボロン（Ｂ）がある。
【００３３】
その後、Ｎ型ポリシリコン層３０２Ａ及びＰ型ポリシリコン層３０２Ｂ上に、金属電極用層３０３及びゲートハードマスク用層３０４を形成する。ここで、金属電極用層３０３は、バリアメタル層と金属層との積層構造でもよい。また、金属層は、例えばタングステン、ゲートハードマスク用層３０４は、例えば窒化物で形成する。なお、Ｎ型ポリシリコン層３０２Ａ、Ｐ型ポリシリコン層３０２Ｂ及び金属電極用層３０３が、第１の実施の形態における「被エッチング層」に相当する。
【００３４】
続いて、ゲートハードマスク用層３０４上に、非晶質カーボン層３０５、ＳｉＯＮ（酸窒化珪素）層３０６及び反射防止膜３０７を順に形成する。ここで、非晶質カーボン層３０５は、ゲートハードマスク用層３０４をエッチングするためのハードマスク、ＳｉＯＮ層３０６は、非晶質カーボン層３０５をエッチングするためのハードマスク、反射防止膜３０７は、後続の第１感光膜パターンの形成時に、反射を防止する役割を果たすための層である。
【００３５】
次に、反射防止膜３０７上に、ゲートパターン領域を画定する第１感光膜パターン３０８Ａ及び３０８Ｂを形成する。ここで、第１感光膜パターン３０８Ａ及び３０８Ｂは、反射防止膜３０７上に感光膜をコーティングし、露光及び現像によりゲートパターン領域が画定されるようにパターニングする方法で形成する。以下、説明の便宜上、ＮＭＯＳ領域に形成された第１感光膜パターン３０８Ａは「第１ＮＭＯＳ感光膜パターン３０８Ａ」、ＰＭＯＳ領域に形成された第１感光膜パターン３０８Ｂは「第１ＰＭＯＳ感光膜パターン３０８Ｂ」とする。特に、第１ＮＭＯＳ感光膜パターン３０８Ａ及び第１ＰＭＯＳ感光膜パターン３０８Ｂは、それぞれの領域において、所望のＤＩＣＤ(Develop Inspection Critical Dimension)となるようにパターニングする。
【００３６】
図３Ｂは、非晶質カーボンパターン及びゲートハードマスクパターンを形成した段階における素子の構造を示す断面図である。図３Ｂに示すように、反射防止膜３０７、ＳｉＯＮ層３０６、非晶質カーボン層３０５及びゲートハードマスク用層３０４を順にエッチングする。
【００３７】
ここで、第１ＮＭＯＳ感光膜パターン３０８Ａ及び第１ＰＭＯＳ感光膜パターン３０８Ｂ、反射防止膜３０７及びＳｉＯＮ層３０６は、ゲートハードマスク用層３０４までのエッチングが完了した時点ですべて除去され、パターニングされた非晶質カーボン層３０５及びゲートハードマスク用層３０４が残留する。以下、ＮＭＯＳ領域に残留する非晶質カーボン層３０５は「第１非晶質カーボンパターン３０５Ａ」、ＰＭＯＳ領域に残留する非晶質カーボン層３０５は「第２非晶質カーボンパターン３０５Ｂ」とする。また、ＮＭＯＳ領域に残留するゲートハードマスク用層３０４は「第１ゲートハードマスクパターン３０４Ａ」、ＰＭＯＳ領域に残留するゲートハードマスク用層３０４は「第２ゲートハードマスクパターン３０４Ｂ」とする。ここで、第１及び第２ゲートハードマスクパターン３０４Ａ、３０４Ｂを第１部分とすると、第１及び第２非晶質カーボンパターン３０５Ａ、３０５Ｂは第２部分になる。
【００３８】
図３Ｃは、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。図３Ｃに示すように、ＮＭＯＳ領域を覆い、ＰＭＯＳ領域を露出させた第２感光膜パターン３０９を形成する。ここで、第２感光膜パターン３０９は、第１非晶質カーボンパターン３０５Ａ及び第２非晶質カーボンパターン３０５Ｂを含む基板上に感光膜をコーティングし、露光及び現像によりパターニングする方法により形成することができる。例えば、第２感光膜パターン３０９は、Ｎ型ポリシリコン層３０２Ａ及びＰ型ポリシリコン層３０２Ｂの形成時に、それぞれＮＭＯＳ領域又はＰＭＯＳ領域を露出させたマスクを形成するのに用いた方法と同じ方法で形成することができる。この第２感光膜パターン３０９により、ＰＭＯＳ領域のみが露出される。
【００３９】
図３Ｄは、ＰＭＯＳ領域の第２ゲートハードマスクパターンのトリミングを行った段階における素子の構造を示す断面図である。図３Ｄに示すように、プラズマを用いるエッチングによって、ＰＭＯＳ領域の第２ゲートハードマスクパターン３０４Ｂをトリミングする。このトリミングでは、プラズマ生成用ガスとしては、例えばＣＦ４、ＣＨＦ３及びＯ２の混合ガスを用いる。
【００４０】
このトリミングの際、エッチング時間に応じて、第２ゲートハードマスクパターン３０４ＢのＣＤが減少する。また、その下の金属電極用層３０３は、第２ゲートハードマスクパターン３０４Ｂを構成する、例えば窒化物に対してエッチング選択比が低いため、ほとんどエッチングされない。また、第２ゲートハードマスクパターン３０４Ｂ上に形成された第２非晶質カーボンパターン３０５Ｂにより、トリミングの間、第２ゲートハードマスクパターン３０４Ｂの上部が保護され、トリミングによるアタックが防止される。以下、トリミング後の第２ゲートハードマスクパターン３０４Ｂを、「トリミングされた第２ゲートハードマスク３０４Ｃ」とする。
【００４１】
図３Ｅは、第２感光膜パターン、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを除去した段階における素子の構造を示す断面図である。図３Ｅに示すように、例えば酸素ガスを原料ガスとするプラズマ（酸素プラズマ）を用いることにより、第２感光膜パターン３０９を除去する。ここで、酸素プラズマを用いるエッチングにより、第２感光膜パターン３０９の他に、第１非晶質カーボンパターン３０５Ａ及び第２非晶質カーボンパターン３０５Ｂも除去される。
【００４２】
図３Ｆは、ゲートパターンを形成した段階における素子の構造を示す断面図である。図３Ｆに示すように、第１ゲートハードマスクパターン３０４Ａ及びトリミングされた第２ゲートハードマスク３０４Ｃを用いて、金属電極用層３０３、Ｎ型ポリシリコン層３０２Ａ及びＰ型ポリシリコン層３０２Ｂをエッチングし、ゲートパターンを形成する。以下、ＮＭＯＳ領域に残留する金属電極用層３０３は「第１金属電極パターン３０３Ａ」、ＰＭＯＳ領域に残留する金属電極用層３０３は「第２金属電極パターン３０３Ｂ」とする。また、図３Ｆに示した符号「３０２Ａ１」はＮ型ポリシリコンパターン、符号「３０２Ｂ１」はＰ型ポリシリコンパターンを表している。
【００４３】
この処理において、Ｐ型ポリシリコン層３０２Ｂが下広形の台形状に（正の傾きを有して）形成される。しかし、図３Ｄに示した段階において、第２ゲートハードマスクパターン３０４ＢがトリミングされてＣＤが小さくなっているため、ＣＤが所定の範囲より大きくなること（バイアスの増加）を防止することができる。
【００４４】
図４Ａ〜図４Ｆは、本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００４５】
図４Ａは、半導体基板上に、ポリシリコン層の形成から感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。図４Ａに示すように、ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板４０１のＮＭＯＳ領域上にＮ型ポリシリコン層４０２Ａ、ＰＭＯＳ領域上にＰ型ポリシリコン層４０２Ｂをそれぞれ形成する。ここで、基板４０１は、例えば、ＤＲＡＭが形成される半導体基板である。また、ＮＭＯＳ領域は、例えば、セル領域又は周辺領域に対応する領域である。本発明の第３の実施の形態では、セル領域がＮＭＯＳ領域であるものとして説明する。
【００４６】
また、Ｎ型ポリシリコン層４０２ＡはＮＭＯＳ領域のポリシリコン層にＮ型不純物元素、Ｐ型ポリシリコン層４０２ＢはＰＭＯＳ領域のポリシリコン層にＰ型不純物元素をイオン注入することによって形成することができる。また、ＮＭＯＳ領域にはＮ型ポリシリコン層４０２Ａを、ＰＭＯＳ領域にはＰ型ポリシリコン層４０２Ｂをそれぞれ直接形成することができる。なお、Ｎ型不純物元素には、例えばリン（Ｐ）及び砒素（Ａｓ）、Ｐ型不純物元素には、例えばボロン（Ｂ）がある。
【００４７】
続いて、Ｎ型ポリシリコン層４０２Ａ及びＰ型ポリシリコン層４０２Ｂ上に、金属電極用層４０３及びゲートハードマスク用層４０４を形成する。ここで、金属電極用層４０３は、例えばバリアメタル層と金属層との積層構造であってもよい。また、金属層は、例えばタングステン、ゲートハードマスク用層４０４は、例えば窒化物で形成することができる。
【００４８】
その後、ゲートハードマスク用層４０４上に、非晶質カーボン層４０５、ＳｉＯＮ層４０６、パターニングされた第１バッファ層４０７Ａ、パターニングされた第２バッファ層４０７Ｂ、第１反射防止膜パターン４０８Ａ及び第２反射防止膜パターン４０８Ｂを順に形成する。より詳細には、ＳｉＯＮ層４０６上に、バッファ層及び反射防止膜を形成する。ここで、非晶質カーボン層４０５は、ゲートハードマスク用層４０４をエッチングするためのハードマスク、ＳｉＯＮ層４０６は、非晶質カーボン層４０５をエッチングするためのハードマスク、第１及び第２反射防止膜パターン４０７Ａ、４０７Ｂは、後続の第１感光膜パターンの形成時に反射防止の役割を果たす膜である。
【００４９】
特に、第２バッファ層４０７Ｂは、処理工程の初期において、ＰＭＯＳ領域におけるＣＤの増加を防止するための層であり、ＳｉＯＮ層４０６に対して高いエッチング選択比を有する物質で形成する。例えば、バッファ層は、ポリシリコン、タングステン及びタングステンシリサイドからなる群から選択されるいずれか１つで形成することができる。
【００５０】
次に、反射防止膜上に、ゲートパターン領域を画定する第１感光膜パターン４０９Ａ及び４０９Ｂを形成する。ここで、第１感光膜パターン４０９Ａ及び４０９Ｂは、反射防止膜上に感光膜をコーティングし、露光及び現像によりゲートパターン領域が画定されるようにパターニングして形成する。以下、説明の便宜上、ＮＭＯＳ領域に形成された第１感光膜パターン４０９Ａは「第１ＮＭＯＳ感光膜パターン４０９Ａ」、ＰＭＯＳ領域に形成された第１感光膜パターン４０９Ｂは「第１ＰＭＯＳ感光膜パターン４０９Ｂ」とする。特に、第１ＮＭＯＳ感光膜パターン４０９Ａ及び第１ＰＭＯＳ感光膜パターン４０９Ｂは、それぞれの領域において、所望のＤＩＣＤとなるようにパターニングする。
【００５１】
次に、反射防止膜及びバッファ層をエッチングすることにより、第１反射防止膜パターン４０８Ａ、第２反射防止膜パターン４０８Ｂ、パターニングされた第１バッファ層４０７Ａ及びパターニングされた第２バッファ層４０７Ｂを形成する。第１反射防止膜パターン４０８Ａ及びパターニングされた第１バッファ層４０７ＡはＮＭＯＳ領域に、第２反射防止膜パターン４０８Ｂ及びパターニングされた第２バッファ層４０７ＢはＰＭＯＳ領域にそれぞれ形成される。ここで、これらの層のエッチングは、プラズマエッチングによって行うことができる。
【００５２】
図４Ｂは、第１ＮＭＯＳ感光膜パターン、第１ＰＭＯＳ感光膜パターン、第１反射防止膜パターン及び第２反射防止膜パターンを除去し、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。図４Ｂに示すように、例えば酸素プラズマを用いることにより、第１ＮＭＯＳ感光膜パターン４０９Ａ、第１ＰＭＯＳ感光膜パターン４０９Ｂ、第１反射防止膜パターン４０８Ａ及び第２反射防止膜パターン４０８Ｂを除去する。その後、洗浄を行う。
【００５３】
続いて、ＮＭＯＳ領域を覆い、ＰＭＯＳ領域を露出させた第２感光膜パターン４１０を形成する。ここで、第２感光膜パターン４１０は、パターニングされた第１バッファ層４０７Ａ及びパターニングされた第２バッファ層４０７Ｂを含む基板上に感光膜をコーティングし、露光及び現像によりパターニングして形成することができる。第２感光膜パターン４１０は、Ｎ型ポリシリコン層４０２Ａ及びＰ型ポリシリコン層４０２Ｂの形成時に、それぞれＮＭＯＳ領域又はＰＭＯＳ領域を露出させたマスクを形成するのに用いた方法と同様の方法でパターニングすることができる。この第２感光膜パターン４１０により、ＰＭＯＳ領域のみが露出される。
【００５４】
図４Ｃは、第２バッファ層のトリミングを行った段階における素子の構造を示す断面図である。図４Ｃに示すように、パターニングされた第２バッファ層４０７Ｂをトリミングする。ここで、トリミングには、パターニングされた第２バッファ層４０７Ｂを構成する物質に応じて異なるガスを用いる。例えば、パターニングされた第２バッファ層４０７Ｂがポリシリコンの場合は、ＨＢｒ、Ｃｌ２及びＯ２の混合ガス、パターニングされた第２バッファ層４０７Ｂがタングステン又はタングステンシリサイドの場合は、ＮＦ３又はＳＦ６とＣｌ２及びＮ２との混合ガスを用いる。
【００５５】
上記トリミングのためのエッチングの際、エッチング時間に応じて、パターニングされた第２バッファ層４０７ＢのＣＤが減少する。ただし、第２バッファ層４０７Ｂの下部のＳｉＯＮ層４０６は、第２バッファ層４０７Ｂに対してエッチング選択比が低いため、ほとんどエッチングされない。以下、トリミング後のパターニングされた第２バッファ層４０７Ｂを、「トリミングされた第２バッファ層４０７Ｃ」とする。
【００５６】
図４Ｄは、第２感光膜パターンを除去した段階における素子の構造を示す断面図である。図４Ｄに示すように、第２感光膜パターン４１０を、例えば酸素プラズマを用いて除去する。その後、洗浄を行う。
【００５７】
図４Ｅは、ＮＭＯＳ領域の金属電極用層上に、第１ゲートハードマスクパターン及び第１非晶質カーボンパターン、ＰＭＯＳ領域の金属電極用層上に、第２ゲートハードマスクパターン及び第２非晶質カーボンパターンを順に形成した段階における素子の構造を示す断面図である。図４Ｅに示すように、ＳｉＯＮ層４０６、非晶質カーボン層４０５及びゲートハードマスク用層４０４を順にエッチングする。
【００５８】
ゲートハードマスク用層４０４のエッチングが完了した時点で、パターニングされた第１バッファ層４０７Ａ、トリミングされた第２バッファ層４０７Ｃ及びＳｉＯＮ層４０６はすべて除去され、パターニングされたゲートハードマスク用層４０４及びその上のパターニングされた非晶質カーボン層４０５が残留する。以下、ＮＭＯＳ領域に残留する非晶質カーボン層４０５は「第１非晶質カーボンパターン４０５Ａ」、ＰＭＯＳ領域に残留する非晶質カーボン層４０５は「第２非晶質カーボンパターン４０５Ｂ」、ＮＭＯＳ領域に残留するゲートハードマスク用層４０４は「第１ゲートハードマスクパターン４０４Ａ」、ＰＭＯＳ領域に残留するゲートハードマスク用層４０４は「第２ゲートハードマスクパターン４０４Ｂ」とする。
【００５９】
図４Ｆは、金属電極用層、Ｎ型ポリシリコン層及びＰ型ポリシリコン層のエッチングを行った段階における素子の構造を示す断面図である。図４Ｆに示すように、例えば酸素プラズマを用いて、第１非晶質カーボンパターン４０５Ａ及び第２非晶質カーボンパターン４０５Ｂを除去する。その後、洗浄を行う。
【００６０】
続いて、金属電極用層４０３、Ｎ型ポリシリコン層４０２Ａ及びＰ型ポリシリコン層４０２Ｂをエッチングすることにより、ゲートパターンを形成する。以下、ＮＭＯＳ領域に残留する金属電極用層４０３は「第１金属電極パターン４０３Ａ」、ＰＭＯＳ領域に残留する金属電極用層４０３は「第２金属電極パターン４０３Ｂ」、ＮＭＯＳ領域に残留するポリシリコン層４０２Ａは「Ｎ型ポリシリコンパターン４０２Ａ１」、ＰＭＯＳ領域に残留するポリシリコン層４０２Ｂは「Ｐ型ポリシリコンパターン４０２Ｂ１」とする。
【００６１】
このエッチングの際、Ｐ型ポリシリコンパターン４０２Ｂ１が下広形の台形状に（正の傾きを有して）形成される。しかし、図４Ｃに示したように、パターニングされた第２バッファ層４０７ＢのＣＤがトリミングにより小さくなっているため、Ｐ型ポリシリコンパターン４０２Ｂ１のＣＤの増加（バイアスの増加）を防止することができる。
【００６２】
図５Ａ〜図５Ｆは、本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。
【００６３】
図５Ａは、半導体基板上に、ポリシリコン層の形成から反射防止膜上の感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。図５Ａに示すように、ＮＭＯＳ領域及びＰＭＯＳ領域が画定された基板５０１上のＮＭＯＳ領域上にＮ型ポリシリコン層５０２Ａ、ＰＭＯＳ領域上にＰ型ポリシリコン層５０２Ｂをそれぞれ形成する。ここで、基板５０１は、例えば、ＤＲＡＭが形成される半導体基板である。また、ＮＭＯＳ領域は、例えば、セル領域及び周辺領域におけるＮＭＯＳ領域である。本発明の第４の実施の形態では、セル領域がＮＭＯＳ領域であるものとして説明する。
【００６４】
また、Ｎ型ポリシリコン層５０２ＡはＮＭＯＳ領域のポリシリコン層にＮ型不純物元素、Ｐ型ポリシリコン層５０２ＢはＰＭＯＳ領域のポリシリコン層Ｐ型不純物元素をイオン注入することによって形成することができる。また、ＮＭＯＳ領域にはＮ型ポリシリコン層５０２Ａを、ＰＭＯＳ領域にはＰ型ポリシリコン層５０２Ｂをそれぞれ直接形成することができる。なお、Ｎ型不純物元素には、例えばリン（Ｐ）及び砒素（Ａｓ）、Ｐ型不純物元素には、例えばボロン（Ｂ）がある。
【００６５】
次に、Ｎ型ポリシリコン層５０２Ａ及びＰ型ポリシリコン層５０２Ｂ上に、金属電極用層５０３及びゲートハードマスク用層５０４を形成する。ここで、金属電極用層５０３は、例えばバリアメタル層と金属層との積層構造であってもよい。また、金属層は、例えばタングステン、ゲートハードマスク用層５０４は、例えば窒化膜で形成することができる。
【００６６】
続いて、ゲートハードマスク用層５０４上に、バッファ層５０５、非晶質カーボン層５０６、ＳｉＯＮ層５０７及び反射防止膜５０８を順に形成する。ここで、非晶質カーボン層５０６は、バッファ層５０５をエッチングするためのハードマスク、ＳｉＯＮ層５０７は、非晶質カーボン層５０６をエッチングするためのハードマスク、反射防止膜５０８は、後続の第１感光膜パターンの形成時に反射防止の役割を果たす膜である。
【００６７】
特に、バッファ層５０５は、ＰＭＯＳ領域におけるＣＤの増加を防止するための層であり、ゲートハードマスク用層５０４に対してエッチング選択比が高い物質で形成する。例えば、バッファ層は、ポリシリコン、タングステン及びタングステンシリサイドからなる群から選択されるいずれか１つで形成することができる。
【００６８】
続いて、反射防止膜５０８上に、ゲートパターン領域を画定する第１感光膜パターン５０９Ａ及び５０９Ｂを形成する。ここで、第１感光膜パターン５０９Ａ及び５０９Ｂは、反射防止膜５０８上に感光膜をコーティングし、露光及び現像によりゲートパターン領域が画定されるようにパターニングして形成する。以下、説明の便宜上、ＮＭＯＳ領域に形成された第１感光膜パターン５０９Ａは「第１ＮＭＯＳ感光膜パターン５０９Ａ」、ＰＭＯＳ領域に形成された第１感光膜パターン５０９Ｂは「第１ＰＭＯＳ感光膜パターン５０９Ｂ」とする。特に、第１ＮＭＯＳ感光膜パターン５０９Ａ及び第１ＰＭＯＳ感光膜パターン５０９Ｂは、それぞれの領域において、所望のＤＩＣＤとなるようにパターニングする。
【００６９】
図５Ｂは、第１ＮＭＯＳ感光膜パターン、第１ＰＭＯＳ感光膜パターン、反射防止膜及びＳｉＯＮ層を除去し、ゲートハードマスク用層上に、第１バッファ層パターン、第２バッファ層パターン、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを形成した段階における素子の構造を示す断面図である。図５Ｂに示すように、反射防止膜５０８、ＳｉＯＮ層５０７、非晶質カーボン層５０６及びバッファ層５０５を順にエッチングする。
【００７０】
ここで、第１ＮＭＯＳ感光膜パターン５０９Ａ及び第１ＰＭＯＳ感光膜パターン５０９Ｂ、反射防止膜５０８及びＳｉＯＮ層５０７は、非晶質カーボン層５０６及びバッファ層５０５のパターニングが完了した時点ですべて除去され、ゲートハードマスク用層５０４上には、パターニングされた非晶質カーボン層５０６及びバッファ層５０５が残留する。以下、ＮＭＯＳ領域に残留する非晶質カーボン層５０６は「第１非晶質カーボンパターン５０６Ａ」、ＰＭＯＳ領域に残留する非晶質カーボン層５０６は「第２非晶質カーボンパターン５０６Ｂ」、ＮＭＯＳ領域に残留するバッファ層５０５は「第１バッファ層パターン５０５Ａ」、ＰＭＯＳ領域に残留するバッファ層５０５は「第２バッファ層パターン５０５Ｂ」とする。
【００７１】
図５Ｃは、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを除去し、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。図５Ｃに示すように、例えば酸素プラズマを用いることにより、第１非晶質カーボンパターン５０６Ａ及び第２非晶質カーボンパターン５０６Ｂを除去する。その後、洗浄を行う。
【００７２】
続いて、ＰＭＯＳ領域を露出させ、ＮＭＯＳ領域を覆う第２感光膜パターン５１０を形成する。ここで、第２感光膜パターン５１０は、第１バッファ層パターン５０５Ａ及び第２バッファ層パターン５０５Ｂを含む基板上に感光膜をコーティングし、露光及び現像によりパターニングする方法で形成することができる。第２感光膜パターン５１０は、Ｎ型ポリシリコン層５０２Ａ及びＰ型ポリシリコン層５０２Ｂの形成時に、それぞれＮＭＯＳ領域又はＰＭＯＳ領域を露出させたマスクを形成する方法と同様の方法でパターニングすることができる。この第２感光膜パターン５１０により、ＰＭＯＳ領域のみが露出される。
【００７３】
図５Ｄは、第２バッファ層パターンのトリミングを行った段階における素子の構造を示す断面図である。図５Ｄに示すように、第２バッファ層パターン５０５Ｂをトリミングする。ここで、トリミングには、第２バッファ層パターン５０５Ｂを構成する物質に応じて異なるガスを用いる。例えば、第２バッファ層パターン５０５Ｂがポリシリコンの場合は、ＨＢｒ、Ｃｌ２及びＯ２の混合ガス、第２バッファ層パターン５０５Ｂがタングステン又はタングステンシリサイドの場合は、ＮＦ３又はＳＦ６とＣｌ２及びＮ２との混合ガスを用いる。
【００７４】
上記トリミングのためのエッチングの際、エッチング時間に応じて、第２バッファ層パターン５０５ＢのＣＤが減少する。ただし、第２バッファ層パターン５０５Ｂの下のゲートハードマスク用層５０４は、第２バッファ層パターン５０５Ｂに対するエッチング選択比が低いため、ほとんどエッチングされない。以下、トリミング後の第２バッファ層パターン５０５Ｂを、「トリミングされた第２バッファ層５０５Ｃ」とする。
【００７５】
図５Ｅは、ＮＭＯＳ領域の金属電極用層上に第１ゲートハードマスクパターン及び第１バッファ層パターン、ＰＭＯＳ領域の金属電極用層上に第２ゲートハードマスクパターン及び第２バッファ層パターンを形成した段階における素子の構造を示す断面図である。図５Ｅに示すように、例えば酸素プラズマを用いることにより、第２感光膜パターン５１０を除去する。その後、洗浄を行う。
【００７６】
続いて、第１バッファ層パターン５０５Ａ及びトリミングされた第２バッファ層パターン５０５Ｃを利用して、ゲートハードマスク用層５０４をエッチングすることにより、ＮＭＯＳ領域に第１ゲートハードマスクパターン５０４Ａ、ＰＭＯＳ領域に第２ゲートハードマスクパターン５０４Ｂを形成する。
【００７７】
図５Ｆは、金属電極用層、Ｎ型ポリシリコン層及びＰ型ポリシリコン層のエッチングを行った段階における素子の構造を示す断面図である。図５Ｆに示すように、金属電極用層５０３、Ｎ型ポリシリコン層５０２Ａ及びＰ型ポリシリコン層５０２Ｂをエッチングすることにより、ゲートパターンを形成する。以下、ＮＭＯＳ領域に残留する金属電極用層５０３は「第１金属電極パターン５０３Ａ」、ＰＭＯＳ領域に残留する金属電極用層５０３は「第２金属電極パターン５０３Ｂ」、ＮＭＯＳ領域に残留するＮ型ポリシリコン層５０２Ａは「Ｎ型ポリシリコンパターン５０２Ａ１」、ＰＭＯＳ領域に残留するＰ型ポリシリコン層５０２Ｂは「Ｐ型ポリシリコンパターン５０２Ｂ１」とする。
【００７８】
このエッチングの際、Ｐ型ポリシリコンパターン５０２Ｂ１が下広形の台形状に（正の傾きを有して）形成される。しかし、図５Ｄに示したように、第２バッファ層パターン５０５ＢのＣＤがトリミングにより小さくなっているので、Ｐ型ポリシリコンパターン５０２Ｂ１のＣＤの増加（バイアスの増加）を防止することができる。
【００７９】
ここで、第１バッファ層パターン５０５Ａ及び第２バッファ層パターン５０５Ｂは、ゲートパターンの形成が完了した時点ですべて除去される。また、ゲートハードマスク用層５０４のエッチング後、金属電極用層５０３のエッチングを行う前に除去することもできる。
本発明は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８０】
【図１Ａ】従来の技術に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、ポリシリコン層、ゲートハードマスク用窒化膜及び感光膜パターンを形成した段階における素子の構造を示す断面図である。
【図１Ｂ】従来の技術に係る半導体素子の製造方法を説明するための図であり、感光膜パターンを利用して、ゲートハードマスク用窒化膜のエッチングを行った段階における素子の構造を示す断面図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、被エッチング層、ハードマスク用層及びマスクパターンを形成した段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、ハードマスクパターンを形成した後、セル領域に感光膜パターンを形成した段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、第２ハードマスクパターンのトリミングを行った段階における素子の構造を示す断面図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、感光膜パターン、第１マスクパターン及び第２マスクパターンを除去した段階における素子の構造を示す断面図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体素子の製造方法を説明するための図であり、被エッチング層のパターニングを行った段階における素子の構造を示す断面図である。
【図３Ａ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、ポリシリコン層の形成からゲートパターン領域を画定する第１感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。
【図３Ｂ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、非晶質カーボンパターン及びゲートハードマスクパターンを形成した段階における素子の構造を示す断面図である。
【図３Ｃ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。
【図３Ｄ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、ＰＭＯＳ領域の第２ゲートハードマスクパターンのトリミングを行った段階における素子の構造を示す断面図である。
【図３Ｅ】本発明の第２の実施の形態に係る半導体素子の製造方法を説明するための図であり、第２感光膜パターン、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを除去した段階における素子の構造を示す断面図である。
【図３Ｆ】本発明の第２の実施形の態に係る半導体素子の製造方法を説明するための図であり、ゲートパターンを形成した段階における素子の構造を示す断面図である。
【図４Ａ】本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、ポリシリコン層の形成から感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。
【図４Ｂ】本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、第１ＮＭＯＳ感光膜パターン、第１ＰＭＯＳ感光膜パターン、第１反射防止膜パターン及び第２反射防止膜パターンを除去し、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。
【図４Ｃ】本発明の第３の実施形の態に係る半導体素子の製造方法を説明するための図であり、第２バッファ層のトリミングを行った段階における素子の構造を示す断面図である。
【図４Ｄ】本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、第２感光膜パターンを除去した段階における素子の構造を示す断面図である。
【図４Ｅ】本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、ＮＭＯＳ領域の金属電極用層上に、第１ゲートハードマスクパターン及び第１非晶質カーボンパターン、ＰＭＯＳ領域の金属電極用層上に、第２ゲートハードマスクパターン及び第２非晶質カーボンパターンを順に形成した段階における素子の構造を示す断面図である。
【図４Ｆ】本発明の第３の実施の形態に係る半導体素子の製造方法を説明するための図であり、金属電極用層、Ｎ型ポリシリコン層及びＰ型ポリシリコン層のエッチングを行った段階における素子の構造を示す断面図である。
【図５Ａ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板上に、ポリシリコン層の形成から反射防止膜上の感光膜パターンの形成までの処理を行った段階における素子の構造を示す断面図である。
【図５Ｂ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、第１ＮＭＯＳ感光膜パターン、第１ＰＭＯＳ感光膜パターン、反射防止膜及びＳｉＯＮ層を除去し、ゲートハードマスク用層上に、第１バッファ層パターン、第２バッファ層パターン、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを形成した段階における素子の構造を示す断面図である。
【図５Ｃ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、第１非晶質カーボンパターン及び第２非晶質カーボンパターンを除去し、ＮＭＯＳ領域を覆う第２感光膜パターンを形成した段階における素子の構造を示す断面図である。
【図５Ｄ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、第２バッファ層パターンのトリミングを行った段階における素子の構造を示す断面図である。
【図５Ｅ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、ＮＭＯＳ領域の金属電極用層上に第１ゲートハードマスクパターン及び第１バッファ層パターン、ＰＭＯＳ領域の金属電極用層上に第２ゲートハードマスクパターン及び第２バッファ層パターンを形成した段階における素子の構造を示す断面図である。
【図５Ｆ】本発明の第４の実施の形態に係る半導体素子の製造方法を説明するための図であり、金属電極用層、Ｎ型ポリシリコン層及びＰ型ポリシリコン層のエッチングを行った段階における素子の構造を示す断面図である。
【符号の説明】
【００８１】
３０１          基板
３０３          金属電極用層
３０４          ゲートハードマスク用層
３０５          非晶質カーボン層
３０６          ＳｉＯＮ層
３０７          反射防止膜
３０９          第２感光膜パターン
３０２Ａ        Ｎ型ポリシリコン層
３０２Ｂ        Ｐ型ポリシリコン層
３０４Ａ        第１ゲートハードマスクパターン
３０４Ｂ        第２ゲートハードマスクパターン
３０４Ｃ        トリミングされた第２ゲートハードマスク
３０５Ａ        第１非晶質カーボンパターン
３０５Ｂ        第２非晶質カーボンパターン
３０８Ａ        第１感光膜パターン（第１ＮＭＯＳ感光膜パターン）
３０８Ｂ        第１感光膜パターン（第１ＰＭＯＳ感光膜パターン）
３０２Ａ１      Ｎ型ポリシリコンパターン
３０２Ｂ１      Ｐ型ポリシリコンパターン
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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