(57)【要約】【課題】効率的に処理を行うことのできる情報処理システムを提供する。【解決手段】第１アドレス空間上のアドレスを割り当てられ第１外部メモリ１４０〜１４３を制御する第１外部メモリ制御手段１３０と、第２アドレス空間上のアドレスを割り当てられ第１バッファメモリ１２４と、コマンドにおいて指定された第１アドレス空間上のコマンドアドレスが第１外部メモリ１４０〜１４３に対応する第１アドレス範囲に含まれると判定された場合に、第１外部メモリ１４０〜１４３から第１バッファメモリ１２４へのデータの転送を許可する第１転送許可手段１２３を備え、外部メモリ制御手段１３０は、データの転送が許可された場合に、第１外部メモリ１４０〜１４３からコマンドアドレスに対するデータを読み出し、読み出したデータを第１バッファメモリ１２４に格納する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
演算手段と、複数チャネルで構成されるメモリバスとを備えた情報処理システムであって、
前記メモリバスに接続され、前記演算手段により利用される第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第１バッファメモリを有する第１メモリバスインタフェースと、
前記第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第２バッファメモリを有する第２メモリバスインタフェースと、
前記第１メモリバスインタフェースおよび前記第２メモリバスインタフェースに接続され、第１アドレス空間上のアドレスを割り当てられた外部メモリであってかつ前記演算手段により利用される情報を格納する外部メモリからデータを読み出し、当該データを前記第１バッファメモリおよび前記第２バッファメモリに格納する外部メモリ制御手段と
を備えたことを特徴とする情報処理システム。
【請求項２】
前記外部メモリ制御手段は、前記外部メモリから読み出したデータを前記第１のバッファメモリに接続された第１のメモリバスのビット幅および前記第２のバッファメモリに接続された第２のメモリバスのビット幅ごとに切り替えて、第１バッファメモリおよび前記第２バッファメモリに格納することを特徴とする請求項１に記載の情報処理システム。
【請求項３】
前記外部メモリ制御手段は、前記演算手段により発行されたコマンドにより前記第１アドレス空間上のコマンドアドレス列を生成し、
前記第１情報処理装置は、予め定められた条件に基づいて、前記外部メモリ制御手段により生成された前記アドレス列のうち、各コマンドアドレスに対応するデータの書き込み先が第１バッファメモリおよび第２バッファメモリのいずれであるかを判定するバッファメモリ判定手段をさらに備え、
前記外部メモリ制御手段は、前記バッファメモリ判定手段により判定された書き込み先に前記コマンドデータに対応するデータを書き込むことを特徴とする請求項１または２に記載の情報処理システム。
【請求項４】
前記バッファメモリ判定手段は、前記アドレス列のうち予め定められた順番に配置されたコマンドアドレスを、前記第１バッファメモリに書き込むべき前記データに対応するコマンドアドレスとして選択することを特徴とする請求項３に記載の情報処理システム。
【請求項５】
前記演算手段は、前記外部メモリからのデータの読み出しを示すプリロードコマンドを前記第１メモリバスインタフェースに転送し、
外部メモリ制御手段は、
前記第１メモリバスインタフェースを介してプリロードコマンドを取得するコマンド取得手段と、
前記コマンド取得手段が取得した前記プリロードコマンドに基づいて、前記第１アドレス空間上のアドレスであるコマンドアドレスを生成するコマンドアドレス生成手段と、
前記コマンドアドレス生成手段により生成された前記コマンドアドレスに基づいて前記外部メモリにアクセスし、前記外部メモリから読み出した前記データを前記第１バッファメモリおよび前記第２バッファメモリに転送する転送制御手段と
をさらに有することを特徴とする請求項１ないし４のいずれか一項に記載の情報処理システム。
【請求項６】
前記演算手段は、前記第１バッファメモリに当該第１バッファメモリのデータサイズ分のデータが格納され、かつ前記第２バッファメモリに当該第２バッファメモリのデータサイズ分のデータが格納されると、前記第１バッファメモリおよび前記第２バッファメモリのデータを読み出すことを特徴とする請求項１ないし５のいずれか一項に記載の情報処理システム。
【請求項７】
前記第１メモリバスインタフェース、前記第２メモリバスインタフェースおよび前記外部メモリ制御手段はそれぞれ独立の３つの電子回路基板上に形成されていることを特徴とする請求項１ないし６のいずれか一項に記載の情報処理システム。
【請求項８】
演算手段と、複数チャネルで構成されるメモリバスとを備えた情報処理システムにおける情報処理方法であって、
前記メモリバスに接続され、前記演算手段により利用される第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第１バッファメモリを有する第１メモリバスインタフェースおよび前記第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第２バッファメモリを有する第２メモリバスインタフェースに接続され、かつ第１アドレス空間上のアドレスを割り当てられた前記外部メモリであって、かつ前記演算手段により利用される情報を格納する前記外部メモリに接続された外部メモリ制御手段が、前記外部メモリからデータを読み出し、当該データを前記第１バッファメモリおよび前記第２バッファメモリに格納する格納ステップと、
前記演算手段が、前記格納ステップにおいて前記第１バッファメモリおよび前記第２バッファメモリに格納されたデータを読み出す読み出しステップと
を有することを特徴とする情報処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算手段と、複数チャネルで構成されるメモリバスとを備えた情報処理システム、複数チャネルで構成されるメモリバスを介して演算手段に接続する情報処理装置、および情報処理方法に関するものである。
【背景技術】
【０００２】
従来、ＤＩＭＭｎｅｔ−２（例えば「非特許文献１」参照）やメモリバスやメモリスロットに装着される情報処理装置（例えば「特許文献１」参照）は、主たる情報処理装置（マスタ装置）１台に対して単独で動作することが想定されていた。例えば特許文献１には、メモリバス装着型のネットワークインタフェース装置が開示されている。この装置は、１台のＣＰＵに対して１つ装着されている。
【０００３】
【特許文献１】特開２００４−２７２５７６号公報
【非特許文献１】田邊，  安藤，  箱崎，  土肥，  中條，  天野  ：  プリロード機能を有するメモリモジュールによるＰＣ上での間接参照の高速化，  情報処理学会  先進的計算基板システムシンポジウムＳＡＣＳＩＳ２００５，  ＩＳＳＮ−１３４４−０６４０，  ｐｐ．１７−２４  （Ｍａｙ  ２００５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述ＤＩＭＭｎｅｔ−２などの情報処理装置を近年普及してきたデュアルチャネル型メモリバスを有するマスタ装置に単純に装着させた場合には、シングルチャネル型メモリバスとしてしか動作できないという欠点があった。
【０００５】
したがって、デュアルチャネル型メモリバスを有するマスタ装置においては、処理の効率化を図ることができないという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、デュアルチャネル型メモリバスを有するマスタ装置に装着された場合であっても効率的に処理を行うことのできる情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明は、演算手段と、複数チャネルで構成されるメモリバスとを備えた情報処理システムであって、前記メモリバスに接続され、前記演算手段により利用される第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第１バッファメモリを有する第１メモリバスインタフェースと、前記第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第２バッファメモリを有する第２メモリバスインタフェースと、前記第１メモリバスインタフェースおよび前記第２メモリバスインタフェースに接続され、第１アドレス空間上のアドレスを割り当てられた外部メモリであってかつ前記演算手段により利用される情報を格納する外部メモリからデータを読み出し、当該データを前記第１バッファメモリおよび前記第２バッファメモリに格納する外部メモリ制御手段とを備えたことを特徴とする。
【０００８】
また、本発明の他の形態は、演算手段と、複数チャネルで構成されるメモリバスとを備えた情報処理システムにおける情報処理方法であって、前記メモリバスに接続され、前記演算手段により利用される第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第１バッファメモリを有する第１メモリバスインタフェースおよび前記第２アドレス空間上のアドレスを割り当てられ、前記外部メモリから読み出されたデータを一時的に保持する第２バッファメモリを有する第２メモリバスインタフェースに接続され、かつ第１アドレス空間上のアドレスを割り当てられた前記外部メモリであって、かつ前記演算手段により利用される情報を格納する前記外部メモリに接続された外部メモリ制御手段が、前記外部メモリからデータを読み出し、当該データを前記第１バッファメモリおよび前記第２バッファメモリに格納する格納ステップと、前記演算手段が、前記格納ステップにおいて前記第１バッファメモリおよび前記第２バッファメモリに格納されたデータを読み出す読み出しステップとを有することを特徴とする。
【発明の効果】
【０００９】
本発明にかかる情報処理システムによれば、演算手段により発行されたコマンドにより指定されるコマンドアドレスが第１アドレス範囲判定手段により第１アドレス範囲に含まれると判定された場合に、第１外部メモリから読み出されたデータが第１バッファメモリに転送され、コマンドアドレスが第２アドレス範囲判定手段により第２アドレス範囲に含まれると判定された合に、第２外部メモリから読み出されたデータが第２バッファメモリに転送されるので、演算手段は、第１バッファメモリおよび第２バッファメモリに格納されたデータを取得することができる。このように、デュアルチャネル型メモリバスを有するマスタ装置に装着された場合であっても演算手段は、１つのコマンドを発行することにより第１外部メモリおよび第２外部メモリにアクセスすることができるので、効率的に処理を行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる情報処理システム、情報処理装置および情報処理方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１１】
（実施の形態１）
図１は、情報処理システム１の全体構成を示す図である。情報処理システム１は、ＣＰＵ１１と、ノースブリッジ１２と、サウスブリッジ１３と、第１主記憶１４と、第２主記憶１５と、第１メモリバス１６と、第２メモリバス１７と、第１メモリモジュール１００と、第２メモリモジュール２００とを備えている。
【００１２】
第１メモリモジュール１００は、第１情報処理装置１５０と、複数の第１外部メモリ１４０〜１４３を有している。第１情報処理装置１５０は、第１ネットワーク制御部１１０と、第１メモリバスインタフェース１２０と、第１外部メモリ制御部１３０とを有している。第１メモリバスインタフェース１２０は、第１アドレス生成部１２１と、第１アドレス範囲判定部１２２と、第１転送許可部１２３と、第１バッファメモリ１２４とを含んでいる。
【００１３】
第２メモリモジュール２００は、第２情報処理装置２５０と、複数の第２外部メモリ２４０〜２４３を有している。第２情報処理装置２５０は、第２ネットワーク制御部２１０と、第２メモリバスインタフェース２２０と、第２外部メモリ制御部２３０とを有している。第２メモリバスインタフェース２２０は、第２アドレス生成部２２１と、第２アドレス範囲判定部２２２と、第２転送許可部２２３と、第２バッファメモリ２２４とを含んでいる。
【００１４】
第１情報処理装置の有する各部は、１つの電子回路基板上に設けられている。第２情報処理装置は、第１情報処理装置の電子回路基板とは別の電子回路基板上に設けられている。
【００１５】
ＣＰＵ１１は、第１外部メモリ１４０〜１４３および第２外部メモリ２４０〜２４３のデータを利用して演算を行う。ノースブリッジ１２およびサウスブリッジ１３は、ＣＰＵ１１と他の機器との間を仲介する。ノースブリッジ１２には、第１メモリバス１６および第２メモリバス１７が接続している。第１メモリバス１６には、第１主記憶１４および第１メモリモジュール１００が接続している。第２メモリバス１７には、第２主記憶１５および第２メモリモジュール２００が接続している。ノースブリッジ１２は、第１メモリバス１６を介して第１主記憶１４および第１メモリモジュール１００に直接アクセスする。ノースブリッジ１２はまた、第２メモリバス１７を介して第２主記憶１５および第２メモリモジュール２００に直接アクセスする。
【００１６】
次に、第１メモリモジュール１００の構成および処理について説明する。なお、第２メモリモジュール２００の各部の構成および処理は、第１メモリモジュール１００の対応する各部の構成および処理と同様である。
【００１７】
第１メモリモジュール１００の第１外部メモリ１４０〜１４３は、ＣＰＵ１１が利用するデータを格納している。第１情報処理装置１５０は、第１外部メモリ１４０〜１４３およびネットワークへのアクセスを制御する。第１情報処理装置１５０の第１メモリバスインタフェース１２０は、第１メモリバス１６に送るデータを管理する。
【００１８】
第１メモリバスインタフェース１２０の第１アドレス生成部１２１は、第１メモリバス１６を介してＣＰＵ１１からプリロードコマンドを取得する。ここで、プリロードとは、バッファメモリ１２２の最大データ容量分のデータがバッファメモリ１２２に格納されることをいう。例えば、バッファメモリ１２２が６４ビットの容量である場合には、６４ビットのデータが格納された場合にプリロード完了と判定される。
【００１９】
第１アドレス生成部１２１は、プリロードコマンドを取得すると、プリロードコマンドに基づいて、プリロードコマンドにおいて指定されたデータのアドレスを示すコマンドアドレスの配列であるコマンドアドレス列を生成する。ここで、コマンドアドレスは、第１メモリモジュール１００の第１外部メモリ制御部１３０がアクセスすることのできるＩ／Ｏ空間上のアドレスである。Ｉ／Ｏ空間には、第１外部メモリ１４０〜１４３がマップされている。Ｉ／Ｏ空間については後述する。
【００２０】
第１アドレス範囲判定部１２２は、第１アドレス範囲を保持している。ここで、第１アドレス範囲とは、第１メモリモジュール１００が管理するメモリ、すなわち第１外部メモリ１４０〜１４３のアドレス範囲である。そして、第１アドレス範囲判定部１２２は、第１アドレス生成部１２１により生成されたコマンドアドレス列に含まれる各コマンドアドレスが第１アドレス範囲内のアドレスであるか否かを判定する。
【００２１】
第１転送許可部１２３は、第１アドレス範囲判定部１２２により、コマンドアドレスが第１アドレス範囲内のアドレスであると判定された場合に、当該コマンドアドレスに対するアクセスを許可する。第１外部メモリ制御部１３０は、第１転送許可部１２３により転送が許可されるとプリロードコマンドに基づいて、コマンドアドレスで特定される第１外部メモリ１４０〜１４３にアクセスする。
【００２２】
第１バッファメモリ１２４は、第１外部メモリ制御部１３０により第１外部メモリ１４０〜１４３から読み出されたデータを一時的に格納する。第１バッファメモリ１２４に、所定のサイズ分のデータが格納されると、ＣＰＵ１１からのリードアクセスによりそのサイズ分のデータ、すなわちデータブロック単位でＣＰＵ１１に一括転送される。ここで、バッファメモリ１２４のサイズは、ＣＰＵの最下位層キャッシュのラインサイズとすることが望ましい。
【００２３】
このように、第１メモリモジュール１００はプリロードコマンドから生成されるコマンドアドレスが第１アドレス範囲内のアドレスである場合にのみプリロードコマンドに対する処理を行うので、ＣＰＵ１１が第１外部メモリ１４０〜１４３および第２外部メモリ２４０〜２４３の両方へのアクセスを含む１つのプリロードコマンドを発行した場合であっても、第１メモリモジュール１００は自身が管理する第１外部メモリ１４０〜１４３に対する処理のみを行うことができる。
【００２４】
このように、第１メモリモジュール１００および第２メモリモジュール２００は、ＣＰＵ１１により発行されたプリロードコマンドのうち、それぞれ自身が管理する外部メモリ１４０〜１４３，２４０〜２４３のアドレスに対する処理のみを担当する。すなわち、第１メモリバスインタフェース１２０および第２メモリバスインタフェース２２０は協調して処理を行う。
【００２５】
図２は、第１外部メモリ制御部１３０の処理を説明するための図である。第１外部メモリ１４０〜１４３は例えばＩ／Ｏ空間などの巨大なアドレス空間にマップされている。第１外部メモリ制御部１３０は、第１アドレス生成部１２１により生成されたコマンドアドレスによりＩ／Ｏ空間上の不連続な領域に存在している複数のデータに順番にアクセスし、アクセス順にデータを第１バッファメモリ１２４に格納していく。図２に示すように第１バッファメモリ１２４が例えば６４ビットサイズである場合には、６４ビット分のデータがコマンドアドレス順に格納される。
【００２６】
このように、第１外部メモリ制御部１３０は、ＣＰＵ１１により発行されたプリロードコマンドから生成されたコマンドアドレスにより所定のデータを読み出し、第１バッファメモリ１２４に書き込む。
【００２７】
第１外部メモリ制御部１３０は、第１外部メモリ１４０〜１４３対してデータ単位でアクセスし、必要なデータを第１バッファメモリ１２４に書き込む。第１バッファメモリ１２４のサイズ分のデータが格納されると、ＣＰＵ１１からのリード要求に応じて第１バッファメモリ１２４に格納されているデータがＣＰＵ１１に転送される。このとき、第１バッファメモリ１２４のデータは、第１バッファメモリ１２４のサイズ分のデータ、すなわちデータブロック単位で一括転送される。
【００２８】
ＣＰＵ１１がキャッシュライン単位で第１メモリバス１６を介してデータを読み出す場合には、１つのキャッシュライン中の一部にしか必要なデータが格納されていない場合がある。しかしこの場合でも、このキャッシュライン全体を読み出さなければならない。このためキャッシュライン単位の転送は効率が悪い。
【００２９】
これに対し本実施の形態の情報処理システム１は、第１バッファメモリ１２４においてプリロードが完了した後で、第１バッファメモリ１２４のデータをデータブロック単位で転送するので、必要なデータのみが第１メモリバス１６に送出される。したがって、転送効率を向上させることができる。
【００３０】
図３は、ＣＰＵ１１がアクセスするＣＰＵアドレス空間を説明するための図である。図３に示すように、ＣＰＵアドレス空間においては、１２８ビットのアドレス範囲が第１バッファメモリ１２４および第２バッファメモリ２２４に対して割り当てられている。なお、第１バッファメモリ１２４と第２バッファメモリ２２４に割り当てられるアドレスの上位４ビットは同一である。下位４ビットにおいて第１バッファメモリ１２４と第２バッファメモリ２２４とが識別される。具体的には、下位４ビットにより定まる０〜７のアドレス領域に第１バッファメモリ１２４が割り当てられ、８〜１５のアドレス領域に第２バッファメモリ２２４が割り当てられている。このように、第１バッファメモリ１２４と第２バッファメモリ２２４は、ＣＰＵアドレス空間上の連続した領域にマップされている。
【００３１】
ＣＰＵ１１は、ＣＰＵアドレス空間上にマップされた第１バッファメモリ１２４および第２バッファメモリ２２４に格納されたデータにアクセスすることができる。ところで、第１外部メモリ１４０〜１４３および第２外部メモリ２４０〜２４３はＩ／Ｏ空間にはマップされているが、ＣＰＵアドレス空間にはマップされていない。３２ビットＣＰＵ１１の上限は４ＧＢであるため、８ＧＢの外部メモリ１４０〜１４３および外部メモリ２４０〜２４３の全容量分を直接ＣＰＵ１１からアクセス可能なＣＰＵアドレス空間上に主記憶としてマップすることができないからである。したがって、ＣＰＵ１１は、第１外部メモリ１４０〜１４３および第２外部メモリ２４０〜２４３には直接アクセスすることはできない。
【００３２】
つまり、ＣＰＵ１１は、例えば、第１外部メモリ１４０〜１４３に格納されているデータを取得するためには、まずプリロードコマンドにより第１外部メモリ１４０〜１４３から第１バッファメモリ１２４にデータを書き込む。そして、第１バッファメモリ１２４のデータサイズ分のデータが格納された後に、リードアクセスを行い、データブロック単位で第１バッファメモリ１２４からデータを取得する。このように、ＣＰＵ１１は、第１バッファメモリ１２４から間接的に第１外部メモリ１４０〜１４３のデータを得る。
【００３３】
第１メモリバス１６に接続されている第１メモリモジュール１００および第２メモリバス１７に接続されている第２メモリモジュール２００のタイミング仕様は同一に設定されている。
【００３４】
例えば第１メモリバス１６および第２メモリバス１７がそれぞれ６４ビットのデータ幅を有するとする。このとき、ＢＩＯＳ経由でノースブリッジ１２が２本のメモリバス１６，１７をデュアルチャネルロックステップモードで動作するように設定する。この場合、２本のメモリバス１６，１７は、ＣＰＵ１１に対し１２８ビットの１本のメモリバスであるが如く動作する。
【００３５】
仮に第１メモリモジュール１００および第２メモリモジュール２００に異なるタイミング仕様を設定した場合には、２本のメモリバス１６，１７はＣＰＵ１１に対し６４ビットの１本のメモリバスであるが如く動作する。すなわち、タイミング仕様を同一とした場合に比べて処理効率が低下する。すなわち、タイミング仕様を同一とした場合には、タイミング仕様が異なる場合に比べて処理効率の向上を図ることができる。
【００３６】
ここで、タイミング仕様とは、例えば、ＳＰＤ（Ｓｅｒｉａｌ  Ｐｒｅｓｅｎｃｅ  Ｄｉｔｅｃｔ）ＲＯＭに書き込まれた容量や、ＣＡＤレイテンシなどのタイミング仕様のことである。すなわち、タイミング仕様が同一とは、ノースブリッジ側から見た場合のメモリとしての容量やタイミングが同一であることをいう。
【００３７】
以上のように、第１メモリモジュール１００および第２メモリモジュール２００が同一のタイミング仕様を有することにより、デュアルチャネルロックステップモードでの動作が可能となる。これにより、６４ビット幅メモリバスの２倍のバンド幅をＣＰＵに対して供給することが可能となる。したがって、主記憶のみで動作するプログラムの処理速度の低下を防ぐことができる。
【００３８】
第１メモリモジュール１００の第１ネットワーク制御部１１０は、この第１外部メモリ１４０〜１４３にアクセスして送受信に関わるデータを読み書きする。さらに、ＣＰＵ１１が制御用のデータを第１ネットワーク制御部１１０に対して読み書きすることにより、第１ネットワーク制御部１１０が第１外部メモリ１４０〜１４３にアクセスしつつ、ＣＰＵ１１から指示された通信を実行することでネットワークインタフェースとしての機能を果たす。
【００３９】
図４は、情報処理システム１によるプリロード処理を示すフローチャートである。なお、プリロード処理においては、ＣＰＵ１１によって発行されたプリロードコマンドは、第１メモリモジュール１００および第２メモリモジュール２００に転送される。プリロードコマンドを取得した後の第１メモリモジュール１００および第２メモリモジュール２００の処理は同様である。そこでここでは、第１メモリモジュール１００の処理について説明する。なお、プリロードコマンドとしてベクトルロードコマンドが発行された場合について説明する。
【００４０】
ＣＰＵ１１によりベクトルロードコマンドが発行されると（ステップＳ１００）、ベクトルロードコマンドは、ノースブリッジ１２および第１メモリバス１６を介して第１メモリモジュール１００に転送される（ステップ１０２）。
【００４１】
第１メモリモジュール１００において、ベクトルロードコマンドが起動され、ベクトルロードコマンドにおいてアクセスすべきコマンドアドレスが生成される。第１メモリバスインタフェース１２０の第１アドレス範囲判定部１２２は、ベクトルロードコマンドから生成されたコマンドアドレスが第１アドレス範囲内のアドレスであるか否かを判定する。
【００４２】
コマンドアドレスが第１アドレス範囲内のアドレスであると判定された場合には（ステップＳ１１０，Ｙｅｓ）、第１転送許可部１２３は、コマンドアドレスに対するデータ転送を許可する（ステップＳ１１２）。そして、第１外部メモリ制御部１３０は、第１外部メモリ１４０〜１４３のうちコマンドアドレスにより特定される領域からデータを読み出し、第１バッファメモリ１２４にデータを格納する（ステップＳ１１４）。なお、このとき、第１外部メモリ制御部１３０は、コマンドアドレスの順番に、対応するデータを第１バッファメモリ１２４に配列していく。
【００４３】
一方、ステップＳ１１０において、コマンドアドレスが第１アドレス範囲内のアドレスでないと判定された場合には（ステップＳ１１０，Ｎｏ）、第１転送許可部１２３は、コマンドアドレスに対するデータ転送を禁止する。
【００４４】
ＣＰＵ１１により発行されたベクトルロードコマンドには、第２外部メモリ２４０〜２４３へのアクセスが含まれているので、第２外部メモリ２４０〜２４３に対応するコマンドアドレスが含まれている。このようなコマンドアドレスの場合には、第１アドレス範囲内のアドレスでないと判定される。この場合には、自己の管理する第１外部メモリ１４０〜１４３には対応するデータが格納されていないので、データ転送処理は行わない。
【００４５】
第１メモリモジュール１００は以上の処理を、ベクトルロードコマンドから生成されたすべてのコマンドアドレスに対して行う。
【００４６】
一方、ＣＰＵ１１は、第１メモリバスインタフェース１２０の第１バッファメモリ１２４においてプリロードが完了したか否かを監視する（ステップＳ１２０）。ＣＰＵ１１は、プリロードが完了したと判定した場合に（ステップＳ１２２，Ｙｅｓ）、リードコマンドを発行する（ステップＳ１２４）。
【００４７】
具体的には、第１バッファメモリ１２４の一部のデータブロック（例えば８バイト）ごとにフラグを設ける。このフラグは、プリロードが完了したか否かを示すものである。ＣＰＵ１１は、このフラグをリードすることにより、各データブロックのプリロードが完了したか否か、すなわちデータブロックにデータが格納されたか否かを監視する。
【００４８】
そして、プリロード完了を示す値になったことが確認された場合に、実際のリードコマンドを発行し、対応するデータブロックを得る。このようにプリロードの完了を監視することにより、プリロードが完了する前にリードコマンドを発行するのを防止することができる。すなわち、プリロード完了が遅延した場合であっても柔軟に対応することができる。
【００４９】
なお、この場合第１バッファメモリ１２４は、例えば第１メモリバスインタフェース１２０に緊密な位置に配置されたレジスタでフラグを実装し、ＣＰＵ１１からリードできるようにするのが好ましい。さらに、複数（例えば６４ビット）のフラグの状態を１回のリードアクセスにより取得可能とするのが好ましい。
【００５０】
以上のようにＣＰＵ１１は、リードコマンドを発行し（ステップＳ１２４）、ノースブリッジ１２および第１メモリバス１６を介してリードコマンドを第１メモリモジュール１００に転送する（ステップＳ１２６）。第１メモリモジュール１００は、リードコマンドを取得すると、リードコマンドに対応するデータをＣＰＵ１１に返す（ステップＳ１１２８）。すなわち、第１バッファメモリ１２４に格納されているデータをＣＰＵ１１に転送する。以上で、情報処理システム１におけるプリロード処理が完了する。
【００５１】
ＣＰＵ１１が取得するデータブロックにおいては、ベクトルロードコマンドから生成されたコマンドアドレスのうち第１外部メモリ１４０〜１４３に対応するアドレスのデータがベクトルロードコマンドにおけるコマンドアドレスの順番に配列されている。すなわち、ＣＰＵ１１は、コマンドアドレス順に第１外部メモリ１４０〜１４３に対応するデータを取得することができる。
【００５２】
図５は、ＣＰＵ１１において発行されるベクトルロードコマンドから生成される連続したコマンドアドレスの一例を模式的に示す図である。図４に示すコマンドアドレスは、第１外部メモリ１４０、第２外部メモリ２４０、第１外部メモリ１４１、第２外部メモリ２４１、第１外部メモリ１４２、第２外部メモリ２４２、第１外部メモリ１４３および第２外部メモリ２４３の順にアクセスするための連続アドレスである。
【００５３】
本実施の形態にかかる情報処理システム１においては、このように異なるメモリバス１６，１７を介して接続された外部メモリ１４０〜１４３，２４０〜２４３へのアクセスが含まれる１つのベクトルロードコマンドに対する処理を行うことができる。図４に示すベクトルロードコマンドが発行された場合には、第１メモリモジュール１００および第２メモリモジュール２００は、それぞれ自身が管理する外部メモリに対する処理のみを行う。
【００５４】
図４に示すベクトルロードコマンドを取得した場合には、第１メモリモジュール１００は、第１外部メモリ１４０、第１外部メモリ１４１、第１外部メモリ１４２および第１外部メモリ１４３の順にアクセスする。第２メモリモジュール２００は、第２外部メモリ２４０、第２外部メモリ２４１、第２外部メモリ２４２、および第２外部メモリ２４３の順にアクセスする。
【００５５】
このように、ＣＰＵ１１は、第１外部メモリ１４０〜１４３および第２外部メモリ２４０〜２４３へのアクセスを含むベクトルロードコマンドを一度発行することにより、対応するデータをアクセス順に対応した順番でデータをリードすることができる。さらに上述のように、６４ビットの２本のメモリバス１６，１７は、１２８ビットの１本のメモリバスのように動作する。
【００５６】
一方、本実施の形態にかかる情報処理システム１のように各メモリモジュールが処理すべきアドレス範囲を判定する機能を有さない場合には、図４のようなコマンドアドレスの順番にデータを取得したい場合には、各外部メモリ１４０〜１４３，２４０〜２４３に対するベクトルロードコマンドを発行する必要がある。すなわち８回ベクトルロードコマンドを発行する必要がある。したがって、処理効率が低下してしまう。これに対し、本実施の形態にかかる情報処理システム１は、１つのベクトルロードコマンドを発行すればよく、処理の効率化を図ることができる。
【００５７】
以上、本発明を実施の形態を用いて説明したが、上記実施の形態に多様な変更または改良を加えることができる。
【００５８】
（実施の形態２）
図６は、実施の形態２にかかる情報処理システム１の全体構成を示すブロック図である。実施の形態２にかかる情報処理システム１においては、第１ネットワーク制御部１１０と第２ネットワーク制御部２１０がケーブル３００により接続されている。
【００５９】
ケーブル３００は、第１メモリモジュール１００の第１外部メモリ１４０〜１４３のデータおよび第１メモリバスインタフェース１２０のデータを第２メモリモジュール２００に転送し、また第２メモリモジュール２００の第２外部メモリ２４０〜２４３のデータおよび第２メモリバスインタフェース２２０のデータを第１メモリモジュール１００に転送する。このように、ケーブル３００は、第１メモリモジュール１００と第２メモリモジュール２００の間で遠隔データ転送を行う。以上のように第１ネットワーク制御部１１０および第２ネットワーク制御部２１０は、それぞれ第１転送手段および第２転送手段として機能する。
【００６０】
例えば、２本の６４ビット幅メモリバス１６，１７をデュアルチャネルロックステップモードで動作するように設定した場合には、８バイトおきにコマンドアドレスを第１メモリバス１６および第２メモリバス１７に割り振る。
【００６１】
したがって、ＣＰＵ１１により発行されたプリロードコマンドにより生成されるコマンドアドレスが第１メモリモジュール１００および第２メモリモジュール２００のうちいずれか一方のみに集中した場合には、他方に接続されたメモリバスは有効に利用されず、処理効率が低下してしまう。
【００６２】
そこで、実施の形態２にかかる情報処理システム１においては、例えば第１メモリバスインタフェース１２０が取得したプリロードコマンドにより生成されたコマンドアドレスが第１メモリモジュール１００中の第１外部メモリ１４０〜１４３に対するアドレス範囲、すなわち第１アドレス範囲に含まれない場合には、第１ネットワーク制御部１１０がケーブル３００等を介して第２外部メモリ２４０〜２４３に遠隔リードアクセスし、自身の第１バッファメモリ１２４にコマンドアドレスに対するデータをロードすることとする。
【００６３】
同様に、第２メモリバスインタフェース２２０が取得したプリロードコマンドにより生成されたコマンドアドレスが第２メモリモジュール２００中の第２外部メモリ２４０〜２４３に対するアドレス範囲、すなわち第２アドレス範囲に含まれない場合には、第２ネットワーク制御部２１０がケーブル３００等を介して第１外部メモリ１４０〜１４３に遠隔リードアクセスし、自身の第２バッファメモリ２２４にデータをロードすることとする。
【００６４】
図７は、実施の形態２にかかる情報処理システム１によるプリロード処理を示すフローチャートである。なお、プリロード処理においては、ＣＰＵ１１によって発行されたプリロードコマンドは、第１メモリモジュール１００および第２メモリモジュール２００に転送される。プリロードコマンドを取得した後の第１メモリモジュール１００および第２メモリモジュール２００の処理は同様である。そこでここでは、第１メモリモジュール１００の処理について説明する。なお、プリロードコマンドとしてベクトルロードコマンドが発行された場合について説明する。
【００６５】
実施の形態２においては、第１メモリモジュール１００にプリロードコマンドとしてベクトルロードコマンドが転送されると（ステップＳ１０２）、ベクトルロードコマンドが起動され、コマンドアドレスが生成される。第１メモリバスインタフェース１２０の第１アドレス範囲判定部は、コマンドアドレスが第１アドレス範囲内のアドレスであるか否かを判定する。
【００６６】
コマンドアドレスが第１アドレス範囲内のアドレスであると判定された場合には（ステップＳ１１０，Ｙｅｓ）、第１転送許可部１２３は、コマンドアドレスに対するデータ転送を許可する（ステップＳ１１２）。そして、ステップＳ１１４へ進む。
【００６７】
一方、ステップＳ１１０において、コマンドアドレスが第１アドレス範囲内のアドレスでないと判定された場合には（ステップＳ１１０，Ｎｏ）、第１ネットワーク制御部１１０は、第２外部メモリ２４０〜２４３に遠隔リードアクセスを行う（ステップＳ１１６）。
【００６８】
図８は、遠隔リードアクセス処理（ステップＳ１１６）における第１メモリモジュール１００および第２メモリモジュール２００の詳細な処理を示すフローチャートである。遠隔リードアクセス処理（ステップＳ１１６）においては、まず第１メモリモジュール１００において、第１ネットワーク制御部１１０は、ケーブル３００を介して第２外部メモリ２４０〜２４３へのアクセス要求、すなわち遠隔リードアクセス要求を第２メモリモジュール２００に送る（ステップＳ１４０）。なお、遠隔リードアクセス要求には、コマンドアドレスが含まれている。
【００６９】
第２メモリモジュール２００の第２ネットワーク制御部２１０が遠隔リードアクセス要求を取得すると、第２外部メモリ制御部２３０は、遠隔リードアクセス要求に含まれるコマンドアドレス範囲に対応するデータを第２外部メモリ２４０〜２４３から読み出す（ステップＳ１４２）。そして、第２ネットワーク制御部２１０は、第２外部メモリ２４０〜２４３から読み出されたデータをケーブル３００を介して第１メモリモジュール１００に転送する（ステップＳ１４４）。
【００７０】
第１メモリモジュール１００の第１ネットワーク制御部１１０は、第２メモリモジュール２００からデータを取得すると、取得したデータを第１バッファメモリ１２４に格納する（ステップＳ１４６）。以上で遠隔リードアクセス処理（ステップＳ１１６）が完了する。
【００７１】
このように、実施の形態２にかかる情報処理システム１は、第１アドレス範囲判定部１２２がコマンドアドレス範囲が第１アドレス範囲に含まれないと判断した場合には、第２外部メモリ２４０〜２４３にアクセスし、データを読み出すので、処理効率を向上させることができる。
【００７２】
さらに、第２外部メモリ２４０〜２４３から読み出されたデータは、ベクトルロードコマンドにおけるコマンドアドレスの配列順に第１バッファメモリ１２４に格納される。したがって、ＣＰＵ１１は、ベクトルロードコマンド順にデータを取得することができるので、データの並べ替え操作が不要となる。すなわち、処理の効率化を図ることができる。
【００７３】
図９は、ＣＰＵ１１において発行されるベクトルロードコマンドから生成される連続したコマンドアドレスの一例を模式的に示す図である。図９に示すアドレスは、第１外部メモリ１４０、第１外部メモリ１４１、第１外部メモリ１４２、第１外部メモリ１４３、第２外部メモリ２４０、第２外部メモリ２４１、第２外部メモリ２４２、および第２外部メモリ２４３の順にアクセスするための連続アドレスである。
【００７４】
図９に示すコマンドアドレスにおいては、８回のアクセスのうち前半の４回のアクセスは、第１メモリモジュール１００に対するアクセスであり、後半の４回のアクセスは、第２メモリモジュール２００に対するアクセスである。実施の形態２にかかる情報処理システム１においては、第１メモリモジュール１００は、このような合計８回のアクセスのうち奇数番のアクセス、すなわち第１外部メモリ１４０、第１外部メモリ１４２、第２外部メモリ２４０、第２外部メモリ２４２へのアクセスが割り当てられる。
【００７５】
第１メモリモジュール１００は、自身の外部メモリでない第２外部メモリ２４０，２４２に対するベクトルロードコマンドを起動した場合には、第１ネットワーク制御部１１０を介して第２メモリモジュール２００から対応するデータを取得し、第１バッファメモリ１２４に格納する。
【００７６】
第２メモリモジュール２００は、８回のアクセスのうち偶数番のアクセス、すなわち第１外部メモリ１４１、第１外部メモリ１４３、第２外部メモリ２４１、第２外部メモリ２４３へのアクセスが割り当てられる。そして、第１メモリモジュール１００と同様、自身の外部メモリでない第１外部メモリ１４１，１４３に対するベクトルロードコマンドを起動した場合には、第２ネットワーク制御部２１０を介して第１メモリモジュール１００から対応するデータを取得し、第２バッファメモリ２２４に格納する。
【００７７】
以上のように、第１メモリモジュール１００および第２メモリモジュール２００のいずれか一方にアクセスが集中している場合であっても、第１メモリバス１６および第２メモリバス１７を利用し第１メモリモジュール１００および第２メモリモジュール２００が協働して処理するので、処理の効率化を図ることができる。
【００７８】
すなわち、例えば８バイトおきに第１メモリモジュール１００の第１バッファメモリ１２４および第２メモリモジュール２００の第２バッファメモリ２２４にデータがロードされるように設定し、かつ相互に遠隔リードアクセス可能とすることにより、第１メモリモジュール１００および第２メモリモジュール２００のいずれか一方にアクセスが集中している場合でも、第１メモリモジュール１００および第２メモリモジュール２００が共に処理を行うので、処理の効率化を図ることができる。
【００７９】
なお、実施の形態２にかかる情報処理システム１のこれ以外の構成および処理は、実施の形態１にかかる情報処理システム１の構成および処理と同様である。
【００８０】
以上、本発明を実施の形態を用いて説明したが、上記実施の形態に多様な変更または改良を加えることができる。
【００８１】
そうした第１の変更例としては、実施の形態２にかかる情報処理システム１においては、第１ネットワーク制御部１１０および第２ネットワーク制御部２１０は、ケーブル３００、すなわち専用線を介してデータ転送を行っていたが、他の例としては、第１ネットワーク制御部１１０および第２ネットワーク制御部は、ネットワークを介してデータ転送を行ってもよい。
【００８２】
図１０は、第２の変更例にかかる情報処理システム１の全体構成を示す図である。第２の変更例にかかる情報処理システム１の第１メモリバスインタフェース１２０は、第１バッファメモリ判定部１２６をさらに有している。また、第２メモリバスインタフェース２２０は、第２バッファメモリ判定部２２６をさらに有している。
【００８３】
第１メモリバスインタフェース１２０の第１バッファメモリ判定部１２６は、いずれのコマンドアドレスが自身に割り振られたものかを判断する。同様に、メモリバスインタフェース２２０の第２バッファメモリ判定部２２６は、いずれのコマンドアドレスが自身に割り振られたものかを判断する。
【００８４】
コマンドアドレス列に含まれるコマンドアドレスが８バイトおきに第１メモリバス１６および第２メモリバス１７に割り振られた場合には、第１メモリバス１６に割り振られたコマンドアドレス、すなわち対応するデータを第１バッファメモリ１２４に格納すべきコマンドアドレスに対しては、第１バッファメモリ判定部１２６は、自身が処理すべきコマンドアドレスと判定する。
【００８５】
第１バッファメモリ判定部１２６において自身が処理すべきコマンドアドレスでないと判定された場合には、遠隔ライトにより、第２バッファメモリ２２４にデータが書き込まれる。
【００８６】
さらに、第１バッファメモリ判定部１２６が自身が処理すべきコマンドアドレスと判定した８バイト分のコマンドアドレスに続くコマンドアドレスは、第２メモリバス１７に割り振られている。これは、対応するデータを第２バッファメモリ２２４に格納すべきコマンドアドレスである。したがって、第２バッファメモリ判定部２２６は、自身が処理すべきコマンドアドレスと判定する。
【００８７】
第２バッファメモリ２２６において自身が処理すべきコマンドアドレスでないと判定された場合には、第２ネットワーク制御部２１０は、遠隔ライトにより第１バッファメモリ１１４にデータが書き込まれる。
【００８８】
このように、第１バッファメモリ判定部１２６と第２バッファメモリ判定部２２６は、コマンドアドレス列に含まれるコマンドアドレスを、例えば８バイトなど所定の長さ単位で交互に自身が処理すべきコマンドアドレスとして判定する。すなわち、予め定められた条件にしたがい、自身が処理すべきコマンドアドレスか否かを判定する。
【００８９】
（実施の形態３）
図１１は、実施の形態３にかかる情報処理システム１の全体構成を示すブロック図である。実施の形態３にかかる情報処理システム１は、ＣＰＵ１１と、ノースブリッジ１２と、サウスブリッジ１３と、第１主記憶１４と、第２主記憶１５と、第１メモリバス１６と、第２メモリバス１７と、第１メモリバスインタフェース１２０と、第２メモリバスインタフェースと、外部メモリ制御部４００と、８つの外部メモリ４２１〜４２８とを備えている。第１メモリバスインタフェース１２０、第２メモリバスインタフェースおよび外部メモリ制御部４００はそれぞれ別個の電子回路基板上に形成されている。
【００９０】
第１メモリバスインタフェース１２０は、第１バッファメモリ１２４を有している。第２メモリバスインタフェース２２０は、第２バッファメモリ２２４を有している。外部メモリ制御部４００は、アドレス生成部４１０と、転送制御部４１２と、バッファメモリ判定部４１４とを有している。
【００９１】
アドレス生成部４１０は、ＣＰＵ１１により発行されたプリロードコマンドを第１メモリバスインタフェース１２０を介して取得すると、プリロードコマンドに基づいてアドレスを生成する。
【００９２】
転送制御部４１２は、アドレス生成部４１０により生成されたアドレスに基づいて、外部メモリ４２１〜４２８にアクセスする。そして、転送制御部４１２は、外部メモリ４２１〜４２８から取得したデータを第１メモリバスインタフェース１２０の第１バッファメモリ１２４または第２メモリバスインタフェースの第２バッファメモリ２２４に格納する。
【００９３】
バッファメモリ判定部４１４は、転送制御部４１２がデータを書き込むべき書き込み先として第１バッファメモリ１２４または第２バッファメモリ２２を指定する。
【００９４】
ＣＰＵアドレス空間においては、実施の形態１において図３を参照しつつ説明したように１２８ビットのアドレス範囲が第１バッファメモリ１２４および第２バッファメモリ２２４に対して割り当てられている。下位４ビットにおいて第１バッファメモリ１２４と第２バッファメモリ２２４とが識別される。具体的には、下位４ビットにより定まる０〜７のアドレス領域に第１バッファメモリ１２４が割り当てられ、８〜１５のアドレス領域に第２バッファメモリ２２４が割り当てられている。
【００９５】
転送制御部４１２は、バッファメモリ判定部４１４の指定に基づいて、外部メモリ４２１〜４２８から取得したデータをコマンドアドレスの順に下位ビットの小さいアドレスに格納していく。すなわち、まず第１バッファメモリ１２４のアドレス０〜７の領域に順にデータを格納し、第１バッファメモリ１２４のデータサイズ分のデータが格納されると、次に、第２バッファメモリ２２４のアドレス８〜１５の領域に順にデータを格納する。このように、バッファメモリ判定部４１４は、第１バッファメモリ１２４および第２バッファメモリ２２４におけるデータの格納状況に応じて予め定められた条件にしたがい、次にデータを格納すべき領域を決定する。
【００９６】
図１２は、実施の形態３にかかる情報処理システム１によるプリロード処理を示すフローチャートである。ＣＰＵ１１によりベクトルロードコマンドが発行されると（ステップＳ２００）、ベクトルロードコマンドは、ノースブリッジ１２、第１メモリバス１６および第１メモリバスインタフェース１２０を介して外部メモリ制御部４００に転送される（ステップ２０２）。
【００９７】
外部メモリ制御部４００において、ベクトルロードコマンドが起動され、ベクトルロードコマンドにおいてアクセスすべきコマンドアドレスが生成される（ステップＳ２０４）。次に、データの転送先を決定する（ステップＳ２０６）。具体的には、外部メモリ４２１〜４２８から取得したデータを第１バッファメモリ１２４および第２バッファメモリ２２４のいずれに格納するかを指定する。
【００９８】
そして、転送制御部４１２は、決定された転送先に外部メモリ４２１〜４２８から読み出されたデータを格納する（ステップＳ２０８）。以上の処理を、ベクトルロードコマンドから生成されたすべてのコマンドアドレスに対して行う。
【００９９】
ＣＰＵ１１は、プリロードが完了したか否かを監視する。ＣＰＵ１１は、プリロードが完了したと判定した場合に（ステップＳ２１０，Ｙｅｓ）、リードコマンドを発行する（ステップＳ２１２）。具体的には、ＣＰＵ１１は、第１バッファメモリ１２４におけるプリロードが完了し、かつ第２バッファメモリ２２４におけるプリロードが完了した場合にプリロードが完了したと判断する。
【０１００】
リードコマンドは、第１メモリバスインタフェース１２０および第２メモリバスインタフェース２２０に転送される（ステップＳ２１４）。そして、第１メモリバスインタフェース１２０は、第１バッファメモリ１２４に格納されているデータをブロック単位で転送する。同様に、第２メモリバスインタフェース２２０は、第２バッファメモリ２２４に格納されているデータをブロック単位で転送する（ステップＳ２１６）。以上で、情報処理システム１におけるプリロード処理が完了する。
【０１０１】
このように、実施の形態３にかかる情報処理システム１によれば、第１メモリバスインタフェース１２０、第２メモリバスインタフェース２２０および外部メモリ制御部４００をそれぞれ別個のＬＳＩ上に形成することにより、情報処理システム１全体の小型化を図ることができる。また、外部メモリ制御部４００は、ＣＰＵ１１アドレス空間上の連続したアドレス領域にマップされた第１バッファメモリ１２４および第２バッファメモリ２２４に連続してデータを格納し、これらのデータをデータブロック単位でＣＰＵ１１に転送することができるので、転送効率を向上させることができる。
【０１０２】
なお、実施の形態３にかかる情報処理システム１のこれ以外の構成および処理は、他の実施の形態にかかる情報処理システム１の構成および処理と同様である。
【０１０３】
以上、本発明を実施の形態を用いて説明したが、上記実施の形態に多様な変更または改良を加えることができる。
【図面の簡単な説明】
【０１０４】
【図１】情報処理システム１の全体構成を示す図である。
【図２】第１外部メモリ制御部１３０の処理を説明するための図である。
【図３】ＣＰＵ１１がアクセスするＣＰＵアドレス空間を説明するための図である。
【図４】情報処理システム１によるプリロード処理を示すフローチャートである。
【図５】ＣＰＵ１１において発行されるベクトルロードコマンドから生成される連続したコマンドアドレスの一例を模式的に示す図である。
【図６】実施の形態２にかかる情報処理システム１の全体構成を示すブロック図である。
【図７】実施の形態２にかかる情報処理システム１によるプリロード処理を示すフローチャートである。
【図８】遠隔リードアクセス処理（ステップＳ１１６）における第１メモリモジュール１００および第２メモリモジュール２００の詳細な処理を示すフローチャートである。
【図９】ＣＰＵ１１において発行されるベクトルロードコマンドから生成される連続したコマンドアドレスの一例を模式的に示す図である。
【図１０】実施の形態２の第２の変更例にかかる情報処理システム１の全体構成を示すブロック図である。
【図１１】実施の形態３にかかる情報処理システム１の全体構成を示すブロック図である。
【図１２】実施の形態３にかかる情報処理システム１によるプリロード処理を示すフローチャートである。
【符号の説明】
【０１０５】
１  情報処理システム
１２  ノースブリッジ
１３  サウスブリッジ
１４  第１主記憶
１５  第２主記憶
１６  第１メモリバス
１７  第２メモリバス
１００  第１メモリモジュール
１１０  第１ネットワーク制御部
１２０  第１メモリバスインタフェース
１２１  第１アドレス生成部
１２２  第１アドレス範囲判定部
１２３  第１転送許可部
１２４  第１バッファメモリ
１３０  第１外部メモリ制御部
１４０〜１４３  第１外部メモリ
１５０  第１情報処理装置
２００  第２メモリモジュール
２１０  第２ネットワーク制御部
２２０  第２メモリバスインタフェース
２２１  第２アドレス生成部
２２２  第２アドレス範囲判定部
２２３  第２転送許可部
２２４  第２バッファメモリ
２３０  第２外部メモリ制御部
２４０〜２４３  第２外部メモリ制御部
２５０  第２情報処理装置
３００  ケーブル
４００  外部メモリ制御部
４１０  アドレス生成部
４１２  転送制御部
４１４  バッファメモリ判定部
４２１〜４２８  外部メモリ
【図１】
2008210413.tif 000003
【図２】
2008210413.tif 000004
【図３】
2008210413.tif 000005
【図４】
2008210413.tif 000006
【図５】
2008210413.tif 000007
【図６】
2008210413.tif 000008
【図７】
2008210413.tif 000009
【図８】
2008210413.tif 000010
【図９】
2008210413.tif 000011
【図１０】
2008210413.tif 000012
【図１１】
2008210413.tif 000013
【図１２】
2008210413.tif 000014