(57)【要約】      （修正有）【課題】同一半導体基板内に、高いしきい値電圧、または低いしきい値電圧を有する複数のトランジスタを有用な集積回路、およびその製造方法を提供すること。【解決手段】第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極１８１を有する第２タイプのトランジスタ１８３とを含む。上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝１８０内に形成されている。上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填している。上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填している。上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチとのそれぞれの間に、各基板部分がそれぞれ配置されている。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
第１ゲート電極を有する第１タイプのトランジスタと、
第２ゲート電極を有する第２タイプのトランジスタとを含み、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、
上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成されており、
上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填しており、
上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填しており、
上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチのそれぞれとの間に、各基板部分がそれぞれ配置されている集積回路。
【請求項２】
さらに、上記半導体基板の上に形成された第３ゲート電極を有するプレーナ型トランジスタを含む請求項１に記載の集積回路。
【請求項３】
上記第１タイプのトランジスタはコーナーデバイスである請求項１に記載の集積回路。
【請求項４】
基板表面の法線と、上記第１分離用トレンチおよび上記第２分離用トレンチの少なくとも一方の側壁との間の角度βが、１５°を超えている請求項１に記載の集積回路。
【請求項５】
上記第２ゲート電極の一部が、上記互いに隣り合う各第２分離用トレンチ内に配置されている請求項１に記載の集積回路。
【請求項６】
上記基板部分の表面が、上記半導体基板の表面より下に１０ｎｍを超えて配置されている請求項１に記載の集積回路。
【請求項７】
複数の各メモリセルを含み、
上記各メモリセルは、記憶素子、およびアクセス用トランジスタをそれぞれ備え、
上記各アクセス用トランジスタは、第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極を有する第２タイプのトランジスタとを備え、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填しており、
上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成され、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填しており、
上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチのそれぞれとの間に、各基板部分がそれぞれ配置されているメモリ装置。
【請求項８】
第１ゲート電極を有する第１タイプのトランジスタと、
第２ゲート電極を有する第２タイプのトランジスタとを含み、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、
上記第２タイプのトランジスタの第１および第２の各ソース／ドレイン領域の間に配置されたチャネルは、２つの各フィン状チャネル部を備え、
上記第２ゲート電極は、上記各フィン状チャネル部のそれぞれにおける、少なくとも一方の側部に対し隣り合っている集積回路。
【請求項９】
上記各フィン状チャネル部のそれぞれにおける一方の側部に対してそれぞれ隣り合う各分離用トレンチを含む請求項８に記載の集積回路。
【請求項１０】
上記第２ゲート電極の一部は、上記各フィン状チャネル部のそれぞれの側部に対して隣り合っている請求項８に記載の集積回路。
【請求項１１】
上記各フィン状チャネル部のそれぞれは、少なくとも５ｎｍの底部幅を有している請求項８に記載の集積回路。
【請求項１２】
上記各フィン状チャネル部のそれぞれは、少なくとも３０ｎｍの高さを有している請求項８に記載の集積回路。
【請求項１３】
集積回路を含むデータ処理システムにおいて、
上記集積回路は、
第１ゲート電極を有する第１タイプのトランジスタと、
第２ゲート電極を有する第２タイプのトランジスタとを含み、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、
上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成されており、
上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填しており、
上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填しており、
上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチのそれぞれとの間に、各基板部分がそれぞれ配置されているデータ処理システム。
【請求項１４】
第１ゲート電極を有する第１タイプのトランジスタを形成する工程と、
第２ゲート電極を有する第２タイプのトランジスタを形成する工程とを含み、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、
上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成されており、
上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填するように形成され、
上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填するように形成され、
上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチのそれぞれとの間に、各基板部分をそれぞれ配置する集積回路の製造方法。
【請求項１５】
上記第２ゲート用溝を、エッチングにより設置する請求項１４に記載の集積回路の製造方法。
【請求項１６】
上記第１ゲート用溝および上記第２ゲート用溝を、エッチングプロセスにより設置し、
上記エッチングプロセスは、互いに隣り合う各分離用溝の間の基板材料を除去し、かつ、上記第１ゲート溝と上記互いに隣り合う各第１分離用トレンチとの間、および、上記第２ゲート溝と上記互いに隣り合う各第２分離用トレンチとの間に各基板部分を残すことを有する請求項１５に記載の集積回路の製造方法。
【請求項１７】
さらに、上記第１ゲート溝と上記互いに隣り合う各第１分離用トレンチとの間の上記基板材料を選択的にエッチングする工程を含み、
上記第２ゲート溝と上記互いに隣り合う各第２分離用トレンチとの間に各基板部分を残す請求項１６に記載の集積回路の製造方法。
【請求項１８】
さらに、上記第１ゲート電極の各プレート状部を設定するように、上記第１ゲート用溝に対し隣り合う上記各分離用トレンチ内の一部をエッチングする工程を含む請求項１４に記載の集積回路の製造方法。
【請求項１９】
集積回路を含み、
上記集積回路は、
第１ゲート電極を有する第１タイプのトランジスタと、
第２ゲート電極を有する第２タイプのトランジスタとを備え、
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、
上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成され、
上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填しており、
上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填しており、
上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチのそれぞれとの間に、各基板部分がそれぞれ配置されている電子デバイス。
【請求項２０】
さらに、コンピュータ、サーバ、ルータ、ゲームコンソール、グラフィックカード、パーソナルデジタルアシスタント、デジタルカメラ、携帯電話、オーディオシステム、ビデオシステム、および処理デバイスからなるグループから選択された電子システムを実施するための各構成部材を含む、請求項１９に記載の電子デバイス。
【請求項２１】
上記第１ゲート用溝は、上記半導体基板の表面から上記半導体基板の内部に向かって延びる深さの寸法が、上記第２ゲート用溝の深さより大きい請求項１に記載の集積回路。
【請求項２２】
上記第１タイプのトランジスタ、および上記第２タイプのトランジスタは、上記両タイプの各トランジスタの形成に有効な各処理ステップを含む方法によって形成されている請求項１に記載の集積回路。
【請求項２３】
上記第１ゲート用溝および上記第２ゲート用溝は、上記第１ゲート用溝および上記第２ゲート用溝の双方の形成に有効なエッチングプロセスを含む方法によって形成されている請求項１に記載の集積回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
（技術分野）本明細書は、集積回路および上記集積回路の製造方法に関する。その上、本明細書は、メモリ装置および上記メモリ装置の製造方法に関する。
【０００２】
（背景技術）一般に、半導体技術の分野では、しきい値電圧（Ｖth）、動作速度、および消費電力といった互いに異なる各特性を有する種々な各トランジスタが知られている。適用分野に応じて、高いしきい値電圧、または、低いしきい値電圧を有するトランジスタタイプが求められている。その上、トランジスタのチャネル長を増加させるための幾つかの技術思想が知られている。上記チャネル長を増加させる場合でも、同様に、所望された適用分野に応じて、適切なトランジスタタイプを選択することが可能である。
【０００３】
さらに、単一のチップ上において、互いに異なる特性を有する２つの各トランジスタを組み合わせることが、しばしば所望される。上記所望を満たす場合においては、互いに異なる特性を有する各トランジスタを、同一の半導体基板内に製造できる方法が有用なことが多い。
【０００４】
（図面の簡単な説明）添付した各図面は、本発明の各実施形態のさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成するものである。上記各図面は、本発明の各実施形態を図示すると共に、本明細書の記述は、本発明の各実施形態の技術思想を説明するものとして機能する。本発明の他の各実施形態および本発明の各実施形態の意図された各利点の多くは、以下の詳細な説明を参照することによって、より良く理解され、その理解の深まりに伴い容易に評価されるであろう。上記各図面の各要素は、図示された、互いの間での相対的なスケールに同じである必要はない。図示された、同様な各参照番号は、対応する同様な各部分をそれぞれ示している。
【０００５】
図１Ａは、本発明の一実施形態に係る集積回路の第２方向に沿った断面図を示すものである。図１Ｂは、本発明の他の実施形態に係る集積回路の上記第２方向に沿った断面図を示すものである。図１Ｃは、本発明の一実施形態に係る集積回路の、第１方向に沿った断面図を示すものである。図１Ｄは、本発明のさらに他の実施形態に係る集積回路における、上記第２方向に沿った断面図を示すものである。
【０００６】
図１Ｅは、本発明の一実施形態に係る集積回路の、上記第１方向に沿った他の断面図を示すものである。図１Ｆは、本発明の一実施形態に係る集積回路の、上記第２方向に沿った断面図を示すものである。図１Ｇは、本発明のさらに他の実施形態に係る集積回路の、第１方向に沿った断面図を示すものである。
【０００７】
図２Ａは、本発明の一実施形態に係る半導体基板の平面図を示すものである。図２Ｂは、本発明の他の実施形態に係る半導体基板の平面図を示すものである。
【０００８】
図３ないし図１１は、本発明の一実施形態に係る集積回路の製造方法を実行したときの種々な各プロセスの後での集積回路の各断面図を示すものである。
【０００９】
図１２Ａは、本発明の一実施形態に係る集積回路の第１位置での、第１方向および第２方向のそれぞれに沿った各断面図を示すものである。図１２Ｂは、本発明の一実施形態に係る集積回路の他の位置での各断面図を示すものである。
【００１０】
図１３は、本発明の一実施形態に係る集積回路を含む電子装置または電子システムの一例を示す回路ブロック図を示すものである。図１４Ａは、本発明の一実施形態に係る集積回路を含む電子装置または電子システムの一例を示すブロック図を示すものである。図１４Ｂは、本発明の一実施形態に係る集積回路を含むデータ処理システムの一例を示すブロック図を示すものである。図１５は、上記集積回路の製造方法を示すブロック図である。
【００１１】
（本発明の詳細な記述）以下の本発明の詳細な記述では、本明細書の一部を形成し、本発明を実施可能に記述された特定の各実施形態を図示する、添付した各図面を参照する。この点に関しては、下、前、後、前端、後端などの方向を示す語句は、記述された各図面の方向を参照して使用される。本発明の各実施形態の各構成要素は、種々な異なる各方向に位置され得るので、方向を示す語句は、図示の目的のために使用されが、本発明を限定するものではない。他の各実施形態を使用でき、また、構造的または論理的な変更が、本発明の権利範囲から逸脱しない範囲にて可能である。それゆえ、以下の詳細な記述は、本発明を限定するものと理解されるべきではない。
【００１２】
図２Ａおよび図２Ｂは、本発明の各実施形態に係る集積回路の各平面図である。図２Ａおよび図２Ｂから分かるように、各能動領域１８が、半導体基板内に形成されている。例えば、上記各能動領域１８は、絶縁材料が充填された各分離用トレンチ２を上記各能動領域１８に対応してそれぞれ形成することによって設定されてもよい。上記各分離用トレンチ２は、互いに隣り合う各能動領域１８の間を電気的に絶縁するものである。各能動領域１８は、連続した各ライン状に延びるように形成されている。
【００１３】
しかしながら、各能動領域１８は、どのような任意の形状を取り得ることは明らかであろう。例えば、各能動領域１８は、後述するように、適切な各絶縁デバイスにより互いに絶縁された分割された各能動領域として形成されてもよい。図示されているように、各能動領域１８の長手方向は、第１方向６１に沿って、または、上記第１方向６１に対し傾斜させた方向に沿って延びていてもよい。
【００１４】
本明細書にて後述するように、集積回路または半導体チップは、第１ゲート電極を備える第１タイプのトランジスタ、および第２ゲート電極を備える第２タイプのトランジスタを含んでもよい。第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成されている。第２ゲート電極は、上記半導体基板内に設定された第１ゲート用溝内に形成されている。上記第１ゲート電極は、互いに隣り合う２つの各第１分離用トレンチの間の空間（スペース）を完全に充填するものである。上記第２ゲート電極は、互いに隣り合う２つの各第２分離用トレンチの間の空間を部分的に充填するものである。
【００１５】
上記第２ゲート電極と、それに隣り合う各第２分離用トレンチとの間には、それぞれ、各基板部分が配置されている。言い換えると、第１タイプのトランジスタは、半導体基板内に形成され、各第１分離用トレンチによって互いに隣り合う各能動領域から絶縁された第１能動領域内に少なくとも部分的に形成されている。
【００１６】
第２タイプのトランジスタは、半導体基板内に形成され、各第２分離用トレンチによって互いに隣り合う各能動領域から絶縁された第２能動領域内に少なくとも部分的に形成されている。上記第１ゲート用溝は、上記第１タイプのトランジスタの第１および第２の各ソース／ドレイン領域の間の第１能動領域内に形成されている。
【００１７】
上記第１ゲート用溝とそれに隣り合う各第１分離用トレンチとの間においては、基板部分が配置されておらず、上記何れかの部材にて、上記基板部分が覆われていることになる。上記第２ゲート用溝は、上記第２タイプのトランジスタの第１および第２の各ソース／ドレイン領域の間の第２能動領域内に形成されている。上記第２ゲート用溝とそれに隣り合う各第２分離用トレンチとの間においては、各基板部分がそれぞれ配置されている。
【００１８】
上記構成に代えて、集積回路または半導体チップは、第１ゲート電極および第１チャネルを備えた第１タイプのトランジスタ、並びに、第２ゲート電極および第２チャネルを備えた第２タイプのトランジスタを含むものであってもよい。上記第１ゲート電極は、半導体基板内にて設定された第１ゲート用溝内に形成されている。上記第２ゲート電極は、上記半導体基板内にて設定された第２ゲート用溝内に形成されている。上記第２チャネルは、第２タイプのトランジスタの上記第１および第２の各ソース／ドレイン領域の間にて延びた２つの各フィン状チャネル部を含む。上記第２ゲート電極は、上記各フィン状チャネル部のそれぞれの側面（側部）に隣り合っている。
【００１９】
図１Ａは、第２タイプのトランジスタ１８３における、図２Ａおよび図２Ｂに示されたIIIとIIIとの間での断面図を示すものである。上記断面図から分かるように、トランジスタ１８３は、第２ゲート電極１８１を含む。図から分かるように、第２ゲート電極１８１は、半導体基板１内に形成された第２ゲート用溝１８０内に形成されている。第２ゲート用溝１８０は、各分離用トレンチ２間に形成されている。図示されているように、第２ゲート電極１８１および第２ゲート用溝１８０は、各分離用トレンチ２間の空間を部分的に埋めるものである。したがって、各基板部分１１ａ、１１ｂが、第２ゲート電極１８１とそれに隣り合う各分離用トレンチ２との間にそれぞれ配置されている。
【００２０】
それら２つの各基板部分１１ａ、１１ｂは、例えば図１Ｃから分かるように、第１および第２の各ソース／ドレイン領域間に配置された第２チャネルの各フィン状部分を形成している。さらに、図１Ａに示されているように、各分離用トレンチ２の各側壁１１１は、基板表面１０に対して直交して延びていなくて、テーパ形状となっている。角度βは、各分離用トレンチ２の各側壁１１１と、上記基板表面１０の法線１３との間にて設定される。例えば、角度βは、１５°を超えていてもよく。例えば、角度βは、２０°未満であってもよい。
【００２１】
その上、フィン状部分である各基板部分１１ａ、１１ｂのそれぞれは、それらの下部（底部）にて幅ｗを有している。上記幅は、５ｎｍを超えて大きく、例えば、１０ｎｍを超えて大きくともよい。さらに、上記幅ｗは、２０ｎｍより小さくてもよい。
【００２２】
上記フィン状部分の高さｈは、一側面上の第２ゲート電極１８１、および他方の側面上の上記分離用トレンチによって囲まれた上記チャネル内の上記チャネル部分の高さと等しくてもよい。したがって、フィン状部分である各基板部分１１ａ、１１ｂの高さｈは、チャネル１１３の上部側と、第２ゲート電極１８１の下部側との間の距離に対応している。上記高さｈは、３０ｎｍを超え、例えば、４０ｎｍを超えてもよい。上記高さｈは、５０ｎｍ未満であってもよい。
【００２３】
その上、図１Ｂは、本発明の他の実施形態に係るIIIとIIIとの間での他の断面図を示すものである。図から分かるように、図１Ａに示された実施形態に対して、各分離用トレンチ２の各側壁１１１が、基板表面に対して直交する方向に延びて形成されている。さらに、第２ゲート用溝１８０と各分離用トレンチ２との間に配置された基板部分の上側表面は、くぼんで、下に凸形状にできる。
【００２４】
これにより、各フィン状部分である各基板部分１１ａ、１１ｂの表面１１３を、半導体基板１の基板表面１０より下方に配置することができる。例えば、基板表面１０から各フィン状部分である各基板部分１１ａ、１１ｂの表面１１３までの距離ｔを、１０ｎｍを超える、例えば、２０ｎｍを超えるようにできる。上記距離ｔは、５０ｎｍ未満であってもよい。図１Ｂにさらに示されているように、電流経路１５は、各フィン状部分である各基板部分１１ａ、１１ｂに沿って流れるように形成される。
【００２５】
図１Ｃは、例えば図２に示されたIVとIVとの間のトランジスタの断面図を示すものである。より具体的には、図１Ｃの断面図は、能動領域に沿ったものである。図から分かるように、チャネル１４が、第１および第２の各ソース／ドレイン領域２６、２７の間に形成されている。
【００２６】
第２ゲート電極１８１は、チャネル１４の導電性を制御する。第２ゲート電極１８１は、第２ゲート用溝１８０内に形成されている。図１Ｃに示す断面内での第２ゲート用溝１８０の深さは、上記特定の断面から上記第２ゲート用溝１８０と隣り合う分離用トレンチ２への距離に依存している。
【００２７】
第１および第２の各ソース／ドレイン領域２６、２７の間の電流経路１５は、第１の垂直部分１５ａ、水平部分１５ｂ、および第２の垂直部分１５ｃを備えている。上記第１および第２の各垂直部分１５ａ、１５ｃの深さは、各フィン状部分である各基板部分１１ａ、１１ｂの形成に応じて設定される。例えば、上記各垂直部分１５ａ、１５ｃは、前記深さｔにまで延びていてもよい。
【００２８】
図１Ｄは、上記半導体チップの他の実施形態を示すものである。第２トランジスタは、ゲート電極を含む。上記ゲート電極は、その両側部において、各フィン状部１１ａ、１１ｂを囲んでいる。より具体的には、ゲート電極１８１の一部は、各フィン状部１１ａ、１１ｂのそれぞれの側面に沿って延びるように、各分離用トレンチ２のそれぞれ内に配置されている。さらに、上記第２ゲート電極１８１は、第２ゲート用溝１８０内に配置されている。各分離用トレンチ２のそれぞれの下部側には、例えば、窒化シリコン層２５が、本実施形態の製造プロセスを簡便化するように配置されていてもよい。
【００２９】
図１Ａないし図１Ｄに示されたトランジスタのゲート電極１８１をアドレスするとき、各フィン状部１１ａ、１１ｂは、十分に欠乏状態にできる。これによって、ゲート電極１８１に印加された電圧は、各フィン状チャネル部１１ａ、１１ｂのそれぞれ内の電荷密度に対し、直ちに影響、つまり迅速に変化させる。その結果、上記トランジスタは、改善されたサブしきい値のスロープを有することになる。その上、図１Ａ、図１Ｂおよび図１Ｄから分かるように、有効なチャネル幅が拡張されるので、上記チャネルに流せる電流量を増加できる。
【００３０】
図１Ｅおよび図１Ｆは、それぞれ、異なる各方向に沿った、本発明の一実施形態に係る、第１タイプのトランジスタ１６の各断面図を示している。図から分かるように、図１Ｅの断面図は、ＩａとＩａとの間での能動領域１８に沿った断面を示す。図から分かるように、第１ゲート電極１７１は、第１ゲート用溝１７０内に形成されている。第１ゲート用溝１７０は、半導体基板の表面１０に形成されている。
【００３１】
第１および第２の各ソース／ドレイン領域２３、２４が、上記半導体基板の表面１０に対し隣り合ってそれぞれ形成されている。チャネル１４が、第１および第２の各ソース／ドレイン領域２３、２４の間に形成されている。
【００３２】
第１および第２の各ソース／ドレイン領域２３、２４の間を流れる電流の電流経路１５は、垂直部分１５ａ、水平部分１５ｂおよび垂直部分１５ｃを含む。上記第１タイプのトランジスタは、いわゆるコーナーデバイスとして形成されてもよい。この場合では、例えば、第１ゲート電極１７１が、さらに、図の表示された平面の前または後に平面状に延びる各プレート状部１７５を含んでもよい。
【００３３】
上記構成については、第１のトランジスタの実施形態に係るIIとIIとの間の断面を示す図１Ｆにおいて、より詳細に図示されている。図から分かるように、各プレート状部１７５は、各分離用トレンチ２のそれぞれ内を延びている。各プレート状部１７５は、基板部位分内における第１ゲート電極１７１における下端部の深さより大きな深さにまで、各分離用トレンチ内にて延びている。
【００３４】
これにより、上記コーナーデバイスでは、チャネル１４は、その３側面が、ゲート電極１７１により囲まれることになる。したがって、各プレート状部１７５の存在によって、得られた上記トランジスタの上記幅ｗは拡張される。その上、第１ゲート電極は、ゲート用溝１７０内に形成されるので、上記トランジスタに必要な領域面積を従来と同等に維持しながら、チャネル長さを大きくできる。
【００３５】
他の変形例として、第１ゲート電極の一部を、各第１分離用トレンチ内に配置していもよい。さらに、ゲート電極１７１は、上記基板部分内と同じ深さまでの深さに、各分離用トレンチ２内において延びるように形成されていてもよい。
【００３６】
例えば、図１Ｅないし図１Ｆに示されるような第１タイプのトランジスタと、図１Ａないし図１Ｄに示されるような第２タイプのトランジスタとをそれぞれ含む集積回路が、多くの利点を有している。それは、上記各タイプのトランジスタのそれぞれのしきい値を、上記システムの要求に応じて調整できるからである。
【００３７】
一般に、高いしきい値電圧を有するトランジスタは、低消費電力の目的のために有利であり、低いしきい値電圧を有するトランジスタは、高速動作の目的のために有利である。したがって、具体的な適用デバイスに応じて、所望するしきい値を有する各トランジスタを、単一の半導体チップ上にて組み合わせることが可能である。
【００３８】
本発明の実施形態によれば、上記集積回路は、さらに、平面トランジスタとして設置される第３タイプのトランジスタを含んでもよい。図１Ｇは、第３タイプのトランジスタの断面図を示す。図１Ｇに示すように、第３タイプのトランジスタ３５０は、各ソース／ドレイン領域３５，３６と共にゲート電極３７を含む。ゲート電極３７は、その全体が、半導体基板１の表面１０の上に配置されている。
【００３９】
したがって、上記トランジスタのチャネル１４が、水平に、上記基板の表面１０に沿って延びている。通常のトランジスタと同様に、ゲート電極３７は、キャップ層３８によって覆われていてもよく、さらに、例えば、窒化シリコンからなるものでもよい各スペーサ３９を含んでいてもよい。図１Ｇに示されたトランジスタ３５０は、公知なものであるので、その詳細な説明については省略されている。
【００４０】
本明細書において、上述した集積回路または半導体チップは、第１および第２の各タイプの、また必要に応じて第３のタイプの各トランジスタを含み、ＤＳＰチップ類（デジタルシグナルプロセッサ）やデータ処理システム内の、ＣＰＵ（中央処理ユニット）といった論理回路製品類に適用することが可能である。例えば、それら論理回路製品類は、低消費電力および高速動作が極めて必要な、パーソナルコンピュータ類、ノートブック類、ＰＤＡ類（パーソナルデジタルアシスタント）に使用されてもよい。
【００４１】
その上、上記集積回路は、複数の各メモリセルが配置されたアレイ部と、上記各メモリセルについてアドレスし、上記各メモリセルに対して情報を書き込み、かつ、上記各メモリセルから上記情報を読み出すための回路を備える周辺部とを含むメモリ装置として実施されてもよい。例として、第１タイプのトランジスタを、アレイ部に用い、第２タイプのトランジスタを周辺部に用いてもよい。
【００４２】
さらに、本実施形態に係る集積回路は、例えば、第１タイプのトランジスタを備えた各メモリセルが内部に配置されたメモリ部を含む、埋め込み型のＤＲＡＭ装置のための半導体装置であってもよい。上記半導体装置は、さらに、第２タイプの各トランジスタを含んでもよい。容易に理解されるように、本発明の各実施形態の権利範囲は、上述した各集積回路が形成された半導体ウエハ類も包含している。
【００４３】
以下では、本発明に係る集積回路の製造方法の実施形態について説明する。
【００４４】
図１５は、本発明の実施形態に係る集積回路を製造する方法を図示するフローチャートを示す。図示されているように、集積回路を製造する方法は、第１ゲート電極を備えた第１タイプのトランジスタを形成するステップと、第２ゲート電極を備えた第２タイプのトランジスタを形成するステップとを含む。
【００４５】
上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝内に形成されている。上記第１ゲート電極は、互いに隣り合う２つの各分離用トレンチの間におけるスペースを完全に埋めるように形成されている。上記第２ゲート電極は、互いに隣り合う２つの各分離用トレンチの間におけるスペースを部分的に埋めるように形成され、第２ゲート電極と上記隣り合う各分離用トレンチとの間に各基板部分がそれぞれ配置されている（Ｓ１）。
【００４６】
例として、第１ゲート用溝および第２ゲート用溝は、第１ゲート用溝および第２ゲート用溝を同時にエッチングすることにより形成する、共通エッチングプロセスによって設定されてもよい。また、例えば、第１ゲート用溝および第２ゲート用溝は、互いに隣り合う各絶縁溝の間の基板材料、各第１ゲート用溝とそれらと隣り合う各分離用トレンチ、および各第２ゲート用溝とそれらと隣り合う各分離用トレンチとの間に残った基板の一部を、それぞれ除去するエッチングプロセスによって設定されてもよい（Ｓ２）。
【００４７】
上記方法は、さらに、第２ゲート用溝とそれと隣り合う各分離用トレンチのそれぞれとの間の各基板部分を保持しながら、第１ゲート用溝とそれと隣り合う各分離用トレンチのそれぞれとの間の基板材料を選択的にエッチングすることにより除去するステップを含んでもよい（Ｓ３）。
【００４８】
図２は、本発明の実施形態に基づく上記方法を実行するとき、使用され得る基板の概略平面図を示す。図から分かるように、各能動領域１８が設定されている。例えば、各能動領域１８は、各分離用トレンチを設定し、上記各分離用トレンチ内に適切な絶縁材料を充填することによって設定されてもよい。種々な各構成を、半導体基板内に予め形成しておいてもよい。例えば、各絶縁構造を、単一の能動領域の各セグメントを形成するように、ライン状の各能動領域１８のそれぞれ内に設定してもよい。
【００４９】
例として、上記絶縁構造は、絶縁材料にて充填された分離用トレンチであってもよい。さらに他の例として、絶縁型の各電界効果トランジスタを、各能動領域セグメントを形成するように形成してもよい。上記絶縁型の電界効果トランジスタは、一つの能動領域のラインに割り当てられた、互いに隣り合う各能動領域セグメントを互いに絶縁するように、オフ状態にて動作するものである。
【００５０】
容易に理解されるように、上記各絶縁構造または上記絶縁型の各電界効果トランジスタを、以下の各プロセスステップの間に、他の構成と同様に形成してもよい。さらに他の例として、キャパシタトレンチを、ライン状の各能動領域１８を分割して形成してもよい。
【００５１】
上記各例示にもかかわらず、上記絶縁構造の具体的な実施は任意であるので、以下の明細書は、第１タイプおよび第２タイプの各トランジスタにおける、それぞれの形成について焦点をあてて説明する。
【００５２】
上記半導体基板では、ウエル部を設定するための種々な各インプラント（注入）を実行してもよい。その上、第１タイプおよび第２タイプの各トランジスタのソースおよびドレインの各部を設定するための各インプランテーションステップを実行してもよい。図２Ａに示された、レイアウトでは、ライン状の各能動領域１８および各分離用トレンチは、第１方向６１に沿って延びるように形成されている。さらに、図２Ｂに示されているように、ライン状の各能動領域１８および各分離用トレンチは、第１および第２の各方向６１、６２に対して傾斜させた方向に沿って延びるように同様に形成されてもよい。
【００５３】
図２Ａ、または図２Ｂに示された基板の表面の上に、例えば、幾つかの各ハードマスク層が設けられている。例として、厚さ１０ｎｍを有する窒化シリコンのライナー（内貼り）層４４、厚さ２００ｎｍから３００ｎｍまでのハードマスク層、例えば、炭素ハードマスク層４１、厚さ４０ｎｍから６０ｎｍまでの酸化窒化シリコン層４２が堆積により形成されている。上記各層のそれぞれの具体的な組成については、例として示されているだけであり、用いられた特定のプロセスの各要求に応じて選択することができる。
【００５４】
図３は、上記得られた構造の各断面図を示す。詳細には、図３Ａは、第１タイプのトランジスタが形成されるべき基板部分の内部を示す断面図である。一方、図３Ｂは、第２タイプのトランジスタが形成されるべき基板部分の内部を示す断面図である。
【００５５】
例として、上記半導体チップがメモリ装置として実施された場合、ＩとＩとの間、IIとIIとの間の各断面図は、上記アレイ部を示す一方、IIIとIIIとの間、IVとIVとの間の各断面図は、上記周辺部を示す。上記例示にもかかわらず、容易に理解されるように、上記第１および第２の各タイプのトランジスタは、何れの半導体チップの異なる各部分に、同様に適用可能である。
【００５６】
以下に示す各断面図では、ＩとＩとの間の断面図は、ライン状の能動領域１８に沿った断面であり、IIとIIとの間の断面図は、ライン状の能動領域１８が延びる方向に対して直交する方向の断面である。例えば、図２Ａにて示されたレイアウトでは、IIとIIとの間の断面図は、第２方向６２に沿ったものである。
【００５７】
さらに、同様に、IIIとIIIとの間の断面図は、ライン状の能動領域１８が延びる方向に対して直交する方向の断面である一方、IVとIVとの間の断面図は、ライン状の能動領域１８が延びる方向に沿ったものである。例えば、図２Ｂにて示されたレイアウトでは、IIIとIIIとの間の断面図は、第２方向６２に沿ったものである。
【００５８】
図３Ａに示すように、ドープ部２２が、基板表面に対し隣り合って形成されている。さらに、パッド用酸化層４５、窒化シリコン層４４、炭素ハードマスク層４１、および酸化窒化シリコン層４２が、半導体基板１の表面１０の上側に積層されている。上記ＩとＩとの間の断面図である図３Ａの左側部では、分離デバイス、例えば、トレンチキャパシタ３が、能動領域の各セグメントを分離するように上記基盤内に配置されていてもよい。IIとIIとの間の断面図に示されているように、各分離用トレンチ２は、それらの間にて能動領域１８を設定するように延びている。
【００５９】
さらに、図３Ｂは、第２タイプのトランジスタの各断面図を示す。図から分かるように、基板の表面１０の上側にパッド用酸化層４５が堆積され、続いて、窒化シリコン層４４、炭素ハードマスク層４１および酸化窒化シリコン層４２が堆積により形成されている。図示された実施形態では、ドープ部は、第２タイプのトランジスタが形成されるべき基板部分内には形成されていない。上述とは逆に、上記基板部分は、予めドープされていてもよい。
【００６０】
上記各層の形成後、各ハードマスク開口部４３が、上記ハードマスク積層部内に設定される。上記開口部の形成は、例えば、パターン化される材料の表面にフォトレジスト材料が塗布されるフォトリソグラフィープロセスにより達成される。露光ステップが、適切なフォトマスクを用いて実行される。図４Ａの上部側の図は、各所定位置にて各マスク開口部４８を有するフォトマスクを用いて、パターン化されるフォトレジスト層４７を含む基板の実施形態の平面図を示す。各マスク開口部４８は、どのような形状であってもよく、例えば、図４Ａの上部に示されているように、一方に延びた形状、例えば楕円形状または長方形状であってもよい。
【００６１】
上述にもかかわらず、上記各マスク開口部４８は、各能動領域１８上の所定の位置に開口されるように位置づけられる。レジスト材料４７を、フォトリソグラフィーによりパターニングした後、上記各ハードマスク層は、各第１ハードマスク開口部４３を設定するようにエッチングされる。上記エッチングは、基板の表面１０上に達すると停止するように実行される。
【００６２】
図４Ａに示すように、ＩとＩとの間の断面図では、第１ハードマスク開口部のさしわたし長さは、IIとIIとの間の断面図に示す第１ハードマスク開口部のさしわたし長さより小さくなっている。図４Ａから分かるように、各分離用トレンチ２は、基板の表面に対してテーパ形状すなわち末広がりの形状である。例えば、上記基板の表面１０に対する法線１３と各分離用トレンチ２の側壁との間の角度βは、１５°から２０°までであってもよい。
【００６３】
図４Ｂは、第２タイプのトランジスタが形成されるべき基板部分の各断面図を示す。図４Ｂの上部側では、パターン化されるフォトレジスト層４７を含む上記基板部分の実施形態の平面図が示されている。図から分かるように、一つのフォトマスクが、図４Ａに示され、図４Ｂに示された、上記基板部分の同時でのパターニングのために使用されるが、第２タイプのトランジスタをパターニングするための各マスク開口部４８は、第１タイプのトランジスタのパターニングのための各マスク開口部とは異なっている。
【００６４】
より具体的には、例えば、各能動領域の長手方向に沿った各マスク開口部４８のさしわたし長さは、ＩとＩとの間より、IVとIVとの間の方が大きい。上記エッチングは、半導体基板1の表面１０に達した点にて停止されるように実施される。
【００６５】
図４Ｃは、必要に応じて形成される第３タイプのトランジスタを内部に形成できる基板部分の平面図を示す。この基板部分の各断面図は、図３Ａおよび図３Ｂにそれぞれ示された各断面図と同様であってもよい。図４Ｃに示されているように、ハードマスクは、この基板部分上において開口されていない。
【００６６】
その後、上記基板材料は、エッチングマスクとしてのパターン化されたハードマスクを用いてエッチングされる。例えば、上記エッチングは、異方性エッチングとして実施されてもよい。得られた構造は図５に示されている。図から分かるように、図５Ａでは、第１ゲート用溝１７０が、基板１内に形成されている。例えば、第１ゲート用溝１７０は、６０ｎｍを超えた深さ、例として１００ｎｍを超えた深さ、さらに１５０ｎｍをも超えた深さにまで延びて形成されていてもよい。
【００６７】
ＩとＩとの間の断面図から分かるように、各ドープ部２２が、第１および第２の各ソース／ドレイン部２３、２４内にて分離されている。IIとIIとの間での断面図では、ゲート用溝１７０は、基板の内部にて延びるように形成されて、ゲート用溝１７０と各分離用トレンチ２との間に残された基板部分を残す。図５Ａに、さらに示されるように、第１ゲート用溝１７０は、第１および第２の各ソース／ドレイン部分２３，２４の下端部より、より大きな深さまで延びている。
【００６８】
図５Ｂから分かるように、第２ゲート用溝１８０が、IIIとIIIとの間、およびIVとIVとの間にて、それぞれ設定されている。IIIとIIIとの間の断面図では、基板１の一部分は、第２ゲート用溝１８０と各分離用トレンチ２のそれぞれとの間にそれぞれ残されている。次のステップでは、ハードマスクの各残余部分は、基板表面から剥離により除去される。得られた構造は図６に示されている。
【００６９】
図６Ａ、図６Ｂから分かるように、ハードマスク材料の各残余部分は、現時点で、表面から除去されて、最上のマスク層として、窒化シリコン層４４が残される。その後、ブロックマスクが、上記表面上に塗布され、第２タイプのトランジスタが形成されるべき領域内の基板部分を覆うようにパターン化される。その結果、第１タイプのトランジスタが形成されるべき領域内の基板表面は、覆われない（露出した）状態が維持される。
【００７０】
その後、上記基板材料をエッチングするための等方性エッチングステップが実行される。例えば、このようなエッチングは、窒化シリコンおよび酸化シリコンに対して選択的であってもよい。また、例えば、上記エッチングは、約１０ｎｍから１００ｎｍまでの深さ、例えば、１０ｎｍから５０ｎｍの深さまでエッチングするように実行されてもよい。得られた構造は図７に示されている。
【００７１】
図７Ａから理解されるように、図７Ａは、第１タイプのトランジスタが形成されるべき領域内の基板部分を示している。第１ゲート用溝１７０と各分離用トレンチ２との間の残った各基板部分は、現時点で除去される。したがって、第１ゲート用溝１７０は、互いに隣り合う各分離用トレンチ２の上部の間を満たすものとなる。
【００７２】
その上、ＩとＩとの間の断面図では、第１ゲート用溝１７０は、各コーナーが丸められた形状となっている。必要に応じて、上記プロセスステップは、コーナーデバイスを形成するように酸化シリコンをエッチングするための、他の等方性エッチングステップを実行してもよい。この等方性エッチングによって、ゲート電極の各プレート状部は、各分離用トレンチ２内に延びるように設定される。上記の他の等方性エッチングステップを実行した後の断面図は、図７Ａに、破線にて示されている。
【００７３】
図７Ｂは、第２タイプのトランジスタが形成されるべき領域内の基板部分を示す。上記基板部分がブロックマスク４９によって覆われている。この基板部分がブロックマスクによって覆われているので、上記各基板部分は、第２ゲート用溝１８０と各分離用トレンチ２との間に残る部分となる。その後、必要に応じて、ゲート用溝１７０の垂直方向の各側壁上での酸化率を高めるように、イオン埋め込みの各ステップを実行してもよい。
【００７４】
図８は、上記各側壁に対し、イオンを埋め込むための、角度付きのイオンインプランテーション６３の様子を概略的に示す。その後、ブロックマスク４９が上記基板の表面から除去される。さらに、窒化シリコンの内貼り層４４が除去される。必要に応じて、犠牲酸化物層を、得られた基板の表面上に形成して、続いて上記犠牲酸化物層を除去するステップを実行してもよい。その後、酸化ステップが上記基板材料の覆われていない部分上にゲート酸化物層を形成するように実行されてもよい。
【００７５】
得られた構造は図９に示されている。図９Ａから分かるように、現時点において、ゲート用溝１７０の各側壁は、厚い、酸化シリコンのスペーサ１７４によって覆われている。さらに、酸化シリコン層１７２が、ゲート用溝１７０の底部上に形成されている。イオンインプランテーションステップにより、ゲート用溝１７０の側壁を覆う酸化シリコン層１７４の厚さを大きくなる。
【００７６】
図９Ｂは、第２タイプのトランジスタが形成されるべき領域内での基板部分の各断面図を示す。図から分かるように、二酸化シリコン層１８２が、第２ゲート用溝１８０の表面上に形成されている。その後、ゲート電極を構成する各材料を堆積する。例として、ポリシリコン層６４が、堆積され、続いて、タングステン層６５および窒化シリコン層６６が形成されてもよい。
【００７７】
上記ポリシリコン層６４の厚さは、例えば、１００ｎｍ未満であってもよい。また、タングステン層６５の厚さは、例えば、３０ｎｍを超え、かつ、１００ｎｍ未満であってもよい。また、窒化シリコン層６６の厚さは、例えば、５０ｎｍを超え、かつ、２５０ｎｍ未満でもよい。上記例示以外にも、ゲート電極を構成する各材料として、例えば、３０ｎｍを超え、かつ、１５０ｎｍ未満の厚さのタングステンシリサイド層や、例えば、５０ｎｍを超え、かつ、２５０ｎｍ未満の厚さの窒化シリコン層を用いることができる。
【００７８】
上記得られた構造は、図１０にて示されている。図から分かるように、ポリシリコン層６４は、第１ゲート用溝１７０および第２ゲート用溝１８０を完全に充填するものとなっている。したがって、第１ゲート電極１７１が、図１０Ａに示されるように形成されている。図１０Ｂに示されているように、第１ゲート電極１７１と同じ材料の第２ゲート電極１８１もまた、第２タイプのトランジスタが形成されるべき部分にて形成されている。
【００７９】
さらに、図１０Ｃは、第３タイプのトランジスタが形成されるべき基板部分を示す。ゲート電極を形成するための積層スタック層５１１が基板の表面１０上に形成されている。その後、ワード線の積層スタック層５１１をパターン化するように各パターニングステップが実行される。第２タイプのトランジスタが形成されるべき基板部分内にて各ワード線をパターニングした後、必要に応じて、第３タイプのトランジスタが形成されるべき基板部分にて、第２タイプの、また必要に応じて第３タイプのトランジスタのソースおよびドレインの各領域を形成するために、イオンインプランテーションステップを実行してもよい。
【００８０】
第２タイプのトランジスタの上記ソース／ドレインの各領域２６，２７は、第１タイプのトランジスタの結合部位（ジャンクション部位）よりも、より狭い結合部位を形成するようにインプラントされてもよい。例えば、より具体的には、第２タイプのトランジスタの上記ソース／ドレインの各領域は、第１タイプのトランジスタの上記ソース／ドレインの各領域より、より小さい深さにまでしか延びていてもよい。得られた構造は、図１１に示されている。
【００８１】
図１１Ａ、および図１１Ｂから分かるように、各ワード線５１は、各能動領域に対して交差するように延びている。図１１Ｃは、ワード線がパターン化され、第１および第２のソース／ドレインの各領域３５、３６が設定された、第３タイプのトランジスタの全面図を示す。さらに、上記各ワード線は、IIとIIとの間、IIIとIIIとの間にてそれぞれ示される方向に沿って延びている。その後、通常と同様に、第２のソース／ドレイン領域２４を接続すると共に、第２タイプのトランジスタのドープ部を接続するための各コンタクト部の形成が実行される。
【００８２】
図１２は、上記各コンタクト部を設けた後の各トランジスタの各断面図を示す。図１２Ａに示されるように、ビット線のコンタクト部５７が、第１タイプのトランジスタの第２のソース／ドレインの領域２４に隣接して設けられている。その上、図１２Ｂに示されるように、コンタクト部６７が、第２タイプのトランジスタの対応するソース／ドレインの領域２６に隣接するように設けられている。
【００８３】
図１３は、上述した上記各トランジスタを含むことができる、本実施形態のメモリ装置の平面図を示す。図１３に示すメモリ装置は、例えば、各メモリセル１００が内部配置されたアレイ部１０６、および周辺部１０１を含む。周辺部１０１は、コア回路１０２およびサポート部１０５を含んでもよい。上記コア回路１０２内には、例えば、各ワード線ドライバ１０３が配置されていてもよい。その上、上記コア回路１０２は、受け取った各信号を検出するための各センスアンプ１０４を含んでもよい。通常のメモリ装置のように、上記周辺部１０１および各メモリセル１００は、単一の半導体チップ上に形成されてもよい。
【００８４】
各メモリセル１００のそれぞれは、記憶用キャパシタ３のような記憶素子と、トランジスタ１６とを含むことができる。上記メモリセルアレイは、対応するトランジスタ１６のゲート電極１７１に接続された各ワード線５１を含んでもよい。各ワード線５１は、上記各ワード線ドライバ１０３によって駆動されてもよい。
【００８５】
さらに、トランジスタ１６の第２のソース／ドレイン領域２４は、対応するビット線５２に接続されてもよい。各ビット線５２は、各センスアンプ１０４に接続されている。各メモリセル１００の個々の各アクセス用トランジスタは、第１タイプのトランジスタ１６として実施されてもよい。その上、周辺部１０１内に存在する各トランジスタは、第２タイプのトランジスタ１８３として実施されてもよい。
【００８６】
図１３に示されているように、IIIとIIIとの間、また、IVとIVとの間の前記断面図、周辺部１０１内に用いられてもよく、かつ、ＩとＩとの間、IIとIIとの間の前記断面図は、メモリセルのアレイ部の内に用いられてもよい。
【００８７】
図１４Ａは、本発明の一実施形態に係る電子デバイス７１の概略ブロック図を示す。図１４Ａに示されているように、電子デバイス７１は、インターフェース７２と、インターフェース７２によって接続されるように適合された構成部材７５とを含んでよい。電子デバイス７１は、例えば、構成部材７５は、上述したような集積回路７４または半導体チップ７３を備えていてもよい。構成部材７５は、インターフェース７２と、必要に応じた任意の方法にて接続されていてもよい。構成部材７５は、電子デバイス７１の内部に収納されて、インターフェース７２と接続されていてもよい。
【００８８】
また、構成部材７５は、例えば、インターフェース７２に接続されたスロット内に対し着脱自在に装着されることが可能である。構成部材７５が、スロット内に挿入されたとき、半導体チップ７３または集積回路７４は、インターフェース７２によって、電子デバイス７１内の他の構成部材と接続される。
【００８９】
その上、電子デバイス７１は、さらに、データを表示するための１以上の各ディスプレイデバイス７７ａ、７７ｂを含んでもよい。電子デバイス７１は、さらに、特定の電子システムを実施するために適合化された各構成部材を含んでもよい。電子システムの各実施例では、例えば、パーソナルコンピュータまたはノートブック、サーバ、ルータといったコンピュータ、例えばビデオゲームコンソール、さらに、例えば、ポータブルゲームコンソールといったゲームコンソール、グラフィックカード、パーソナルデジタルアシスタント、デジタルカメラ、携帯電話、音楽プレーヤといったようなオーディオシステム、またはビデオシステムなどを含んでいてもよい。
【００９０】
さらに、図１４Ｂは、前述されているような、第１タイプのトランジスタ１６および第２タイプのトランジスタ１８３を含むデータ処理システム７８を示す。例えば、上記データ処理システム７８は、デジタル信号処理チップであってもよい。
【００９１】
当業者であれば明らかにように、上記の例示にもかかわらず、上記電子システムは、デジタルデータが処理され、または、伝送され、または記憶されるための何れの種類の他のデバイスによって説明されるものであってもよい。
【図面の簡単な説明】
【００９２】
【図１Ａ】本発明の一実施形態に係る集積回路の第２方向に沿った断面図を示すものである。
【図１Ｂ】本発明の他の実施形態に係る集積回路の上記第２方向に沿った断面図を示すものである。
【図１Ｃ】本発明の一実施形態に係る集積回路の、第１方向に沿った断面図を示すものである。
【図１Ｄ】本発明のさらに他の実施形態に係る集積回路における、上記第２方向に沿った断面図を示すものである。
【図１Ｅ】本発明の一実施形態に係る集積回路の、上記第１方向に沿った他の断面図を示すものである。
【図１Ｆ】本発明の一実施形態に係る集積回路の、上記第２方向に沿った断面図を示すものである。
【図１Ｇ】本発明のさらに他の実施形態に係る集積回路の、第１方向に沿った断面図を示すものである。
【図２Ａ】本発明の一実施形態に係る半導体基板の平面図を示すものである。
【図２Ｂ】本発明の他の実施形態に係る半導体基板の平面図を示すものである。
【図３Ａ】本発明の一実施形態に係る集積回路の製造方法の一プロセスでの集積回路の各断面図を示すものである。
【図３Ｂ】上記集積回路の製造方法における次のプロセスでの集積回路の各断面図を示すものである。
【図４Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図４Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図４Ｃ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の断面図を示すものである。
【図５Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図５Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図６Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図６Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図７Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図７Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図８】上記集積回路の製造方法のさらに次のプロセスでの集積回路の断面図を示すものである。
【図９Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図９Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図１０Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図１０Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図１０Ｃ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の断面図を示すものである。
【図１１Ａ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図１１Ｂ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の各断面図を示すものである。
【図１１Ｃ】上記集積回路の製造方法のさらに次のプロセスでの集積回路の断面図を示すものである。
【図１２Ａ】本発明の一実施形態に係る集積回路の第１位置での、第１方向および第２方向のそれぞれに沿った各断面図を示すものである。
【図１２Ｂ】本発明の一実施形態に係る集積回路の他の位置での各断面図を示すものである。
【図１３】本発明の一実施形態に係る集積回路を含む電子装置または電子システムの一例を示す回路ブロック図を示すものである。
【図１４Ａ】本発明の一実施形態に係る集積回路を含む電子装置または電子システムの一例を示すブロック図を示すものである。
【図１４Ｂ】本発明の一実施形態に係る集積回路を含むデータ処理システムの一例を示すブロック図を示すものである。
【図１５】上記集積回路の製造方法を示すブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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