(57)【要約】【課題】互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子を提供する。【解決手段】相変化メモリ素子は、行列に配された複数個の下部電極を備える。下部電極上に相変化物質パターンが配される。相変化物質パターンのストライプは、下部電極に電気的に接続される。各ストライプは、下部電極のうち、斜めに隣接する２つ以上の下部電極に電気的に接続する。【選択図】図２
2008166771.tif 000002
【特許請求の範囲】
【請求項１】
行列に配された複数個の下部電極と、
前記複数個の下部電極上に形成された相変化物質パターンと、を備えるが、前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する２つ以上の下部電極に電気的に接続する相変化メモリ素子。
【請求項２】
前記斜めに隣接する下部電極間の間隔は、前記行列内で１つの行に配された複数個の下部電極のうち、連続する２つの下部電極間の間隔、及び前記行列内で１つの列に配された複数個の下部電極のうち、連続する２つの下部電極間の間隔に比べて大きい請求項１に記載の相変化メモリ素子。
【請求項３】
前記複数個の下部電極は、複数個の行内で行分離間隔により一定に離隔され、複数個の列内で列分離間隔により一定に離隔された請求項１に記載の相変化メモリ素子。
【請求項４】
前記相変化物質パターンの各ストライプは、前記複数個の下部電極のうち、斜めに隣接する１対の下部電極に接続する請求項１に記載の相変化メモリ素子。
【請求項５】
前記相変化物質パターンの複数個のストライプは、前記複数個の下部電極の行列の斜線方向に延びた直線状に配された請求項１に記載の相変化メモリ素子。
【請求項６】
前記相変化物質パターンの複数個のストライプは、ジグザグ状に配された請求項１に記載の相変化メモリ素子。
【請求項７】
前記複数個の下部電極の下部に位置し、前記下部電極に各々電気的に接続する複数個の垂直セルダイオードをさらに備える請求項１に記載の相変化メモリ素子。
【請求項８】
複数個の第１信号線をさらに備えるが、前記複数個の第１信号線は、前記複数個の垂直セルダイオードの行下部に各々位置し、前記複数個の垂直セルダイオードの行に各々電気的に接続する請求項７に記載の相変化メモリ素子。
【請求項９】
前記複数個の第１信号線は、複数個のワードラインである請求項８に記載の相変化メモリ素子。
【請求項１０】
前記相変化物質パターン上に形成された複数個の第２信号線をさらに備えるが、各第２信号線は、前記相変化物質パターンの複数個のストライプのうち、いずれか１つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項１に記載の相変化メモリ素子。
【請求項１１】
前記複数個の第２信号線は、複数個のビットラインである請求項１０に記載の相変化メモリ素子。
【請求項１２】
前記相変化物質パターン上に形成された複数個の第２信号線をさらに備えるが、各第２信号線は、前記相変化物質パターンに電気的に接続し、前記下部電極の行列の列に沿って配された請求項１に記載の相変化メモリ素子。
【請求項１３】
複数個のトランジスタをさらに備えるが、前記各下部電極は、前記複数個のトランジスタのうち少なくとも１つと電気的に接続する請求項１に記載の相変化メモリ素子。
【請求項１４】
前記下部電極の下部に電気的に接続する複数個の活性領域、前記活性領域のそれぞれは列方向に隣接する１対の下部電極に接続し、
前記活性領域を横切る複数個のワードライン、前記ワードラインの各対は、前記１対の下部電極間に配され、
前記活性領域を横切る複数個の共通ソースライン、前記共通ソースラインのそれぞれは、前記１対のワードライン間に配された請求項１３に記載の相変化メモリ素子。
【請求項１５】
前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか１つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項１４に記載の相変化メモリ素子。
【請求項１６】
前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか１つに電気的に接続し、前記下部電極の行列の列に沿って配された請求項１４に記載の相変化メモリ素子。
【請求項１７】
前記複数個の下部電極の下部に電気的に接続する複数個の活性領域、前記活性領域は、前記複数個の下部電極の列に各々接続し、
前記活性領域を横切る複数個のワードライン、前記ワードラインの各対は、前記複数個の下部電極の１対の行間に配され、
前記活性領域を横切る複数個の共通ソースライン、前記共通ソースラインのそれぞれは前記１対のワードライン間に配された請求項１３に記載の相変化メモリ素子。
【請求項１８】
前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか１つに電気的に接続し、前記電気的に接続するストライプに整列されて前記行列の斜線方向に延びた請求項１７に記載の相変化メモリ素子。
【請求項１９】
前記相変化物質パターン上に形成された複数個のビットラインをさらに備えるが、各ビットラインは、前記相変化物質パターンの複数個のストライプのうち、いずれか１つに電気的に接続し、前記下部電極の行列の列に沿って配された請求項１７に記載の相変化メモリ素子。
【請求項２０】
相変化メモリ素子及び前記相変化メモリ素子に接続されたプロセッサーを備えるが、
前記相変化メモリ素子は行列に配された複数個の下部電極と、前記複数個の下部電極上に形成された相変化物質パターンと、を備え、前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する２つ以上の下部電極に電気的に接続する電子製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に互いに隣接するセルに共有された相変化物質パターンを備える相変化メモリ素子に関する。
【背景技術】
【０００２】
相変化メモリ素子は、相変化物質の相変化による抵抗差を用いたメモリ素子であって、不揮発性メモリ素子である。このような相変化メモリ素子の単位セルは、１つのスイッチング素子と前記スイッチング素子に電気的に接続された相変化抵抗体を備え、前記相変化抵抗体は、相変化物質パターンを備える。
【０００３】
前記相変化物質パターンを形成するに当たって、基板全面に相変化物質膜を積層した後、パターニングする。前記パターニング過程で相変化物質膜は、損傷されうる。具体的に、前記相変化物質パターンの外郭部分は、形状、または組成が変化されうる。特に、前記相変化物質パターンを各単位セル別に分離された島（ｉｓｌａｎｄ）状に形成する場合、相変化物質パターンの４面がいずれも露出されるので、相変化物質パターンの損傷程度が最も大きい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、相変化物質パターンの損傷を減らすと同時に互いに隣接するセル間に生成されうる電気的干渉を最小化させた相変化メモリ素子及びそれを備える電子製品を提供するところにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、相変化メモリ素子が提供される。前記相変化メモリ素子は、行列に配された複数個の下部電極を備える。前記複数個の下部電極上に相変化物質パターンが配される。前記相変化物質パターンは、複数個のストライプを備え、前記各ストライプは、前記複数個の下部電極のうち、斜めに隣接する２つ以上の下部電極に電気的に接続する。
【発明の効果】
【０００６】
本発明によれば、下部電極に連結された相変化物質パターンのストライプを斜線方向またはジグザグ方向に配することによって、前記１つのストライプを共有する相変化メモリセル間の電気的干渉を最小化しうる。また、相変化物質パターンのパターニング過程での損傷を減少させうる。
【発明を実施するための最良の形態】
【０００７】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形にも具体化されうる。むしろ、ここで紹介される実施形態は開示された内容が徹底し、かつ完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されたものである。明細書全体にわたって同じ参照番号は、同じ構成要素を示す。
【０００８】
図１は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図（ｅｑｕｉｖａｌｅｎｔ  ｃｉｒｃｕｉｔ  ｄｉａｇｒａｍ）である。
【０００９】
図１を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数個の第１信号線、すなわち、ワードラインＷＬ及び前記ワードラインＷＬと交差する複数個の第２信号線、すなわち、ビットラインＢＬを備える。前記ビットラインＢＬ及び前記ワードラインＷＬの交点（ｃｒｏｓｓ  ｐｏｉｎｔｓ）に複数個の相変化メモリセルＣが各々配される。前記各相変化メモリセルＣは、相変化抵抗体（ｐｈａｓｅ  ｃｈａｎｇｅ  ｒｅｓｉｓｔｏｒ；Ｒｐ）と垂直セルダイオード（ｖｅｒｔｉｃａｌ  ｃｅｌｌ  ｄｉｏｄｅ；Ｄ）を含む。前記垂直セルダイオードＤは、例えば、ｐ型半導体及びｎ型半導体を備えうる。前記相変化抵抗体Ｒｐの一端は、前記ビットラインＢＬのうちいずれか１つに電気的に接続され、他端は、前記ｐ型半導体に接続される。前記ｎ型半導体は、前記ワードラインＷＬのうちいずれか１つに電気的に接続される。前記相変化抵抗体Ｒｐ及び前記垂直セルダイオードＤ間のノード（ｎｏｄｅ）は、前記相変化抵抗体Ｒｐの下部電極（ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ；ＢＥ）に該当する。
【００１０】
図２は、図１の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【００１１】
図２を参照すれば、複数個の下部電極ＢＥが行列形態で配される。ここで、図２に示されたように行列は、構成要素の２次元的配列のうち、四角形配列を意味する。したがって、行列の行は、列に垂直でありうる。この際、各行に配された下部電極ＢＥ間の間隔、すなわち、第１間隔ｄ１は一定であり、各列に配された下部電極ＢＥ間の間隔、すなわち、第２間隔ｄ２も一定であり得る。前記第１間隔ｄ１と前記第２間隔ｄ２は、互いに同一であるか、異なり得る。
【００１２】
前記下部電極ＢＥの下部に、前記下部電極ＢＥに各々電気的に接続される複数個の垂直セルダイオードＤが配される。前記垂直セルダイオードＤは、前記下部電極ＢＥに整列されて配されるので、前記垂直セルダイオードＤも行列形態に配されうる。前記垂直セルダイオードＤの下部に前記垂直セルダイオードＤに電気的に接続されるワードラインＷＬが配される。前記ワードラインＷＬは、前記垂直セルダイオードＤの行に沿って各々配される。
【００１３】
前記下部電極（ＢＥ）上に相変化物質パターン３５が位置する。前記相変化物質パターン３５は、図１に示された相変化抵抗体Ｒｐの一実施形態に該当する。前記相変化物質パターン３５の各ストライプは、前記下部電極ＢＥのうち、行と列とに対して斜線方向に隣接する２つ以上の下部電極ＢＥに共通で電気的に接続する。すなわち、前記相変化物質パターン３５は、斜線方向に配されたストライプからなる。本実施形態において、前記相変化物質パターン３５の各ストライプは、図２に示されたように、前記斜線方向に隣接する１対の下部電極上に配される。これとは異なって、相変化物質パターン３５の各ストライプは、図５に示されたように斜線方向に隣接する１対の下部電極ＢＥ上に形成され、相変化物質パターン３５のストライプは、交互に配列されても良い。
【００１４】
前記相変化物質パターン３５のストライプのうち、１つのストライプに電気的に接続する下部電極間の間隔、すなわち、第３間隔ｄ３は、前記第１間隔ｄ１及び前記第２間隔ｄ２に比べて大きくてよい。一方、前記相変化物質パターン３５の１つのストライプが水平に配された２つの下部電極ＢＥまたは垂直に配された２つの下部電極ＢＥに共通で接続する場合を仮定すれば、１つのストライプに電気的に接続する下部電極間の間隔は、前記第１間隔ｄ１または前記第２間隔ｄ２でありうる。整理すれば、斜線方向に配された相変化物質パターン３５のストライプは、水平または垂直に配された相変化物質パターン３５のストライプに比べて、それに電気的に接続する下部電極ＢＥ間の間隔を最大に増加させうる。この場合、１つの相変化物質パターン３５のストライプを共有する相変化メモリセルＣのうち、いずれか１つにデータを書込んだ後、他の１つにデータを書込む過程で、従来に書込まれたデータが撹乱される確率を低めることができる。言い換えれば、データの撹乱は、前記共有された相変化物質パターン３５のストライプを通じた熱伝逹により発生しうるが、相変化物質パターン３５を斜線方向に配することによって、素子動作時に熱伝逹経路を増大させ、これにより、前記相変化物質パターン３５の１つのストライプを共有する相変化メモリセル間の電気的干渉を最小化しうる。
【００１５】
前記相変化物質パターン３５上に前記相変化物質パターン３５のストライプに電気的に接続するビットラインＢＬが配される。本実施形態において、前記ビットラインＢＬは、前記相変化物質パターン３５のストライプに整列されて前記相変化物質パターン３５のストライプの配置方向、すなわち、斜線方向に延びる。したがって、前記ビットラインＢＬのそれぞれは、斜線方向に連続的に隣接する多数個の前記ストライプに電気的に接続する。
【００１６】
図３は、図２のＩ−Ｉ’の断面図である。
【００１７】
図２及び図３を参照すれば、一方向に延びて互いに平行した複数個のワードラインＷＬが提供される。前記ワードラインＷＬは、半導体基板１０内に形成され、ｎ型の不純物でドーピングされた活性領域でありうる。前記ワードラインＷＬは、半導体基板１０内に形成された素子分離膜１０ａにより互いに電気的に絶縁されうる。
【００１８】
前記ワードラインＷＬ上に複数個の垂直セルダイオード（ｖｅｒｔｉｃａｌ  ｃｅｌｌ  ｄｉｏｄｅ；Ｄ）が電気的に接続される。前記垂直セルダイオードＤ上に整列されて前記垂直セルダイオードＤに各々電気的に接続する複数個の下部電極ＢＥが配される。
【００１９】
前記１つの垂直セルダイオードＤと前記１つの下部電極ＢＥは、積層構造体Ｓを形成する。前記積層構造体Ｓは、前記ワードラインＷＬを有する基板１０上に提供された下部絶縁膜１８により互いに絶縁される。具体的に、前記下部絶縁膜１８を貫通するセルコンタクト１８ａの下部領域内に前記垂直セルダイオードＤが配され、前記セルコンタクト１８ａの上部領域内に前記下部電極ＢＥが配される。前記垂直セルダイオードＤのそれぞれは順次に積層されたｎ型半導体２１及びｐ型半導体２３を備えられる。また、前記下部電極ＢＥの側壁は、絶縁性スペーサ２８により取り囲まれうる。前記絶縁性スペーサ２８が提供される時、前記下部電極ＢＥの上部面は、前記セルコンタクト１８ａの水平断面積（ｈｏｒｉｚｏｎｔａｌ  ｓｅｃｔｉｏｎ  ａｒｅａｓ）より小さな面積を有することができる。
【００２０】
前記下部電極ＢＥは、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）またはタンタル酸窒化膜（ＴａＯＮ）のような導電膜であり、前記絶縁性スペーサ２８はシリコン窒化膜であり得る。
【００２１】
前記下部電極ＢＥ上に相変化物質パターン３５が位置する。前記相変化物質パターン３５上に前記相変化物質パターン３５のストライプに自己整列された上部電極３７が位置しうる。前記相変化物質パターン３５のストライプ及び前記上部電極３７は、多様な方法を使用して形成できるが、一例として前記下部電極ＢＥ及び前記下部絶縁膜１８上に相変化物質膜及び上部電極膜を積層した後、前記上部電極膜上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして上部電極膜及び前記相変化物質膜を順次にエッチングすることで形成しうる。このようなパターニング過程で各単位セルＣを基準とする時、前記相変化物質パターン３５のストライプはその三側面のみが露出される。一方、前記相変化物質パターン３５のストライプを各単位セル別に分離された島（ｉｓｌａｎｄ）状に形成する場合、パターニング過程で、前記相変化物質パターン３５のストライプはその４側面がいずれも露出される。したがって、２つ以上の下部電極ＢＥに共通で電気的に接続された相変化物質パターン３５のストライプは、パターニング過程で損傷が減少しうる。
【００２２】
前記相変化物質パターン３５のストライプは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）及びテルル（Ｔｅ）の合金膜、すなわち、ＧＳＴ合金膜のようなカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）でありうる。ＧＳＴ合金膜以外にも、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｂ−Ｔｅ、Ａｓ−Ｇｂ−Ｓｂ−Ｔｅ、Ｓｎ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ膜などが適用されうる。前記上部電極３７は、チタン窒化膜のような導電膜であり得る。
【００２３】
前記上部電極３７上に前記上部電極３７及び前記相変化物質パターン３５のストライプを覆う上部絶縁膜４０が提供される。前記上部絶縁膜４０上に前記上部電極３７に電気的に接続するビットラインＢＬが配される。具体的に、前記ビットラインＢＬは、前記上部絶縁膜４０を貫通するコンタクトプラグ４５により前記上部電極３７に電気的に接続し、前記上部電極３７を通じて前記相変化物質パターン３５のストライプに電気的に接続する。
【００２４】
図２及び図３に示されたように、ビットラインＢＬは、前記相変化物質パターン３５のストライプより狭くてよい。一方、図５に示されたように、ビットラインＢＬは、前記相変化物質パターン３５のストライプより広くてよい。
【００２５】
図４は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図２及び図３を参照して説明した相変化メモリ素子と類似している。
【００２６】
図４を参照すれば、相変化物質パターン３５上に位置して前記相変化物質パターン３５のストライプに電気的に接続するビットラインＢＬが配される。前記ビットラインＢＬは、前記下部電極ＢＥの列に沿って各々配され、列方向に隣接する前記相変化物質パターン３５のストライプに電気的に接続する。
【００２７】
図６は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図２及び図３を参照して説明した相変化メモリ素子と類似している。
【００２８】
図６を参照すれば、相変化物質パターン３５のストライプは、前記下部電極ＢＥのうち、斜線方向に隣接する２つ以上の下部電極ＢＥに電気的に接続する。すなわち、前記相変化物質パターン３５のストライプは、斜線方向に配され、２つ以上の下部電極ＢＥ上で連続している。前記相変化物質パターン３５のストライプは、斜線方向に延びて互いに平行した直線状に配される。この場合、前記相変化物質パターン３５のパターニング過程で、各単位セルＣを基準とする時、前記相変化物質パターン３５のストライプは、その両側面、すなわち、２個の側面のみが露出される。したがって、本実施形態に係る相変化物質パターン３５のストライプは、パターニング過程での損傷がさらに減少しうる。
【００２９】
図７は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図２及び図３を参照して説明した相変化メモリ素子と類似している。
【００３０】
図７を参照すれば、相変化物質パターン３５のストライプは、斜線方向に隣接する２つ以上の下部電極ＢＥに共通で電気的に接続し、ジグザグ状に配される。具体的に、前記相変化物質パターン３５のストライプそれぞれは、第１斜線方向に延びて、曲がって第２斜線方向に延び、再び曲がって第１斜線方向に延びる。このような方式で、前記相変化物質パターン３５のストライプは、ジグザグ状に延びる。ビットラインＢＬも前記相変化物質パターン３５上にジグザグパターンで形成される。図７に示されたように、前記ビットラインＢＬは、前記相変化物質パターン３５のストライプより狭い。
【００３１】
図８は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【００３２】
図８を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数の第１信号線、すなわち、ワードラインＷＬ及び前記ワードラインＷＬと交差する複数の第２信号線、すなわち、ビットラインＢＬを備える。前記ビットラインＢＬ及び前記ワードラインＷＬの交差点に複数の相変化メモリセルＣが各々配される。前記各相変化メモリセルＣは、相変化抵抗体Ｒｐと、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタＭを備える。前記相変化抵抗体Ｒｐの一端は、前記ビットラインＢＬのうち、いずれか１つに電気的に接続され、他端は、前記ＭＯＳトランジスタＭのドレイン領域に電気的に接続される。また、前記ＭＯＳトランジスタＭの前記ゲート電極は、前記ワードラインＷＬのうち、いずれか１つに電気的に接続され、前記ＭＯＳトランジスタＭの前記ソース領域は、共通ソースラインＣＳＬに電気的に接続される。前記相変化抵抗体Ｒｐと前記ＭＯＳトランジスタＭのドレイン領域間のノードは、前記相変化抵抗体Ｒｐの下部電極ＢＥに該当されうる。
【００３３】
図９は、図８の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【００３４】
図９を参照すれば、複数個の下部電極ＢＥが行列形態に配される。前記下部電極ＢＥの下部に複数個の活性領域１００ｂが形成され、前記複数個の活性領域１００ｂは、前記下部電極ＢＥに電気的に接続する。具体的に、前記活性領域１００ｂのそれぞれは、前記下部電極ＢＥのうち、列方向に互いに隣接する１対の下部電極ＢＥの下部に形成され、前記１対の下部電極ＢＥに電気的に接続する。この際、前記活性領域１００ｂも行列形態に配されうる。
【００３５】
前記活性領域１００ｂを複数個のワードラインＷＬが横切る。具体的に、前記活性領域１００ｂのうち、１つの行内に位置した活性領域１００ｂを一対のワードラインＷＬが横切る。その結果、前記ワードラインＷＬの各対は、前記１対の下部電極ＢＥの間に配される。また、前記１対のワードラインＷＬの間に共通ソースラインＣＳＬが位置して前記活性領域１００ｂを横切る。
【００３６】
前記下部電極ＢＥ上に相変化物質パターン１６０が位置する。前記相変化物質パターン１６０は、図８に示された相変化抵抗体Ｒｐの一実施形態に該当する。前記相変化物質パターン１６０のストライプそれぞれは、前記下部電極ＢＥのうち、斜線方向に隣接する２つ以上の下部電極ＢＥに電気的に接続する。すなわち、前記相変化物質パターン１６０のストライプは斜線方向に配される。本実施形態において、前記相変化物質パターン１６０のストライプそれぞれは、斜線方向に延びて互いに平行した実質的な直線状に配される。しかし、これに限定されず、前記相変化物質パターン１６０のストライプそれぞれは、切片に分離されて前記斜線方向に隣接する１対の下部電極ＢＥ上に配されてもよく（図２または図５を参照）、ジグザグ状に配されてもよい（図７参照）。
【００３７】
前記相変化物質パターン１６０のストライプそれぞれに電気的に接続する下部電極ＢＥ間の間隔ｄ３は、各行に配された下部電極ＢＥ間の間隔ｄ１及び各列に配された下部電極ＢＥ間の間隔ｄ２に比べて大きい。したがって、相変化物質パターン１６０のストライプを斜線方向に配置することによって、前記相変化物質パターン１６０の各ストライプを共有する相変化メモリセルＣ間の電気的干渉を最小化しうる。
【００３８】
前記相変化物質パターン１６０上に前記相変化物質パターン１６０のストライプに電気的に接続するビットラインＢＬが配される。本実施形態で、前記ビットラインＢＬは、前記相変化物質パターン１６０のストライプに整列されて、前記相変化物質パターン１６０のストライプの配置方向、すなわち、斜線方向に延びる。
【００３９】
図１０は、図９のＩＩ−ＩＩ’の断面図である。
【００４０】
図９及び図１０を参照すれば、半導体基板１００内に形成された素子分離膜１００ａにより定義された複数個の活性領域１００ｂが行列形態に配される。前記活性領域１００ｂのうち、１つの行内に位置した活性領域１００ｂを一対のワードラインＷＬ１１０が横切る。前記ワードライン１１０と前記活性領域１００ｂとの間にゲート絶縁膜１０４が介在される。前記１対のワードライン１１０間の前記活性領域１００ｂ内にソース領域１００ｓが形成され、前記ソース領域１００ｓの反対側に位置した前記活性領域１００ｂ内にドレイン領域１００ｄが形成される。
【００４１】
前記ワードライン１１０を含む半導体基板１００上に第１層間絶縁膜１２０が配される。前記第１層間絶縁膜１２０内に前記第１層間絶縁膜１２０を貫通して前記ソース／ドレイン領域１００ｓ、１００ｄに接続するソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄが配される。前記ソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄ上に第２層間絶縁膜１３０が配され、前記第２層間絶縁膜１３０内に前記ソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄに接続するドレインパッド１３５ｄ及び共通ソースラインＣＳＬが配される。前記共通ソースラインＣＳＬは、前記ソースコンタクトプラグ１２５ｓを通じて前記ソース領域１００ｓに電気的に接続し、前記ドレインパッド１３５ｄは、前記ドレインコンタクトプラグ１２５ｄを通じて前記ドレイン領域１００ｄに電気的に接続する。
【００４２】
前記ドレインパッド１３５ｄ及び前記共通ソースラインＣＳＬ上に第３層間絶縁膜１４０が配される。前記第３層間絶縁膜１４０内に前記第３層間絶縁膜１４０を貫通して前記ドレインパッド１３５ｄに接触する下部電極ＢＥが配される。前記下部電極ＢＥの側壁は、絶縁性スペーサ１４５により取り囲まれうる。
【００４３】
前記下部電極ＢＥ上に相変化物質パターン１６０のストライプが位置する。前記相変化物質パターン１６０上に前記相変化物質パターン１６０のストライプに自己整列された上部電極１６５が位置しうる。前記上部電極１６５上に前記上部電極１６５及び前記相変化物質パターン１６０を覆う第４層間絶縁膜１７０が提供される。前記第４層間絶縁膜１７０上に前記上部電極１６５に電気的に接続されるビットラインＢＬが配される。具体的に、前記ビットラインＢＬは、前記第４層間絶縁膜１７０を貫通するコンタクトプラグ１７５により前記上部電極１６５に電気的に接続し、前記上部電極１６５を通じて前記相変化物質パターン１６０のストライプに電気的に接続される。
【００４４】
図１１は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図９及び図１０を参照して説明した相変化メモリ素子と類似している。
【００４５】
図１１を参照すれば、相変化物質パターン１６０上に位置して前記相変化物質パターン１６０のストライプに電気的に接続するビットラインＢＬが配される。前記ビットラインＢＬは、前記下部電極ＢＥの列に沿って各々配され、列方向に隣接する前記相変化物質パターン１６０のストライプに電気的に接続される。
【００４６】
図１２は、本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【００４７】
図１２を参照すれば、前記相変化メモリ素子のセルアレイ領域は、複数個の第１信号線、すなわち、ワードラインＷＬｎ、ＷＬｎ＋１及び前記ワードラインＷＬｎ、ＷＬｎ＋１と交差する複数個の第２信号線、すなわち、ビットラインＢＬを備える。前記ビットラインＢＬ及び前記ワードラインＷＬｎ、ＷＬｎ＋１の交点に複数個の相変化メモリセルＣが各々配される。前記各相変化メモリセルＣは、相変化抵抗体ＲｐとＭＯＳトランジスタＭ１、Ｍ２を備える。前記ＭＯＳトランジスタＭ１、Ｍ２は、並列に連結される。前記相変化抵抗体Ｒｐの一端は、前記ビットラインＢＬのうち、いずれか１つに電気的に接続され、他端は、前記ＭＯＳトランジスタＭ１、Ｍ２のドレイン領域に電気的に接続される。また、前記ＭＯＳトランジスタＭ１、Ｍ２のゲート電極は、前記ワードラインＷＬｎ、ＷＬｎ＋１のうち、いずれか１つに電気的に接続され、前記ＭＯＳトランジスタＭ１、Ｍ２のソース領域は、共通ソースラインＣＳＬに電気的に接続される。前記相変化抵抗体Ｒｐと前記ＭＯＳトランジスタＭ１、Ｍ２のドレイン領域との間のノードは、前記相変化抵抗体Ｒｐの下部電極ＢＥに該当する。
【００４８】
このような相変化メモリ素子は、１つの相変化抵抗体Ｒｐに並列連結された１対のＭＯＳトランジスタＭ１、Ｍ２が電気的に連結されることによって、図８に示した相変化メモリ素子に比べて単位セル面積を大きく増加させずとも、相変化抵抗体Ｒｐに供給される電流の量を効率よく増加させうる。
【００４９】
図１３は、図１２の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【００５０】
図１３を参照すれば、複数個の下部電極ＢＥが行列形態に配される。前記下部電極ＢＥの下部に複数個の活性領域１００ｂが形成され、前記複数個の活性領域１００ｂは、前記下部電極ＢＥに電気的に接続される。前記活性領域１００ｂは、列方向に延び、前記下部電極ＢＥの列に各々電気的に接続される。前記活性領域１００ｂを複数のワードラインＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、ＷＬｎ＋３が横切るが、列方向に隣接する１対の下部電極ＢＥ間に１対のワードラインＷＬｎ−１−ＷＬｎ、ＷＬｎ−ＷＬｎ＋１、ＷＬｎ＋１−ＷＬｎ＋２が配される。前記１対のワードライン  ＷＬｎ−１−ＷＬｎ、ＷＬｎ−ＷＬｎ＋１、ＷＬｎ＋１−ＷＬｎ＋２間に共通ソースラインＣＳＬが配されて前記活性領域１００ｂを横切る。したがって、前記複数のワードライン  ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、ＷＬｎ＋２、ＷＬｎ＋３及び前記共通ソースラインＣＳＬは行方向に配される。
【００５１】
前記下部電極ＢＥ上に相変化物質パターン１６０が位置する。前記相変化物質パターン１６０は、図１２に示された相変化抵抗体Ｒｐの一実施形態に該当する。前記相変化物質パターン１６０のストライプそれぞれは、前記下部電極ＢＥのうち、斜線方向に隣接する２つ以上の下部電極ＢＥに電気的に接続される。すなわち、前記相変化物質パターン１６０のストライプは、斜線方向に配される。本実施形態で、前記相変化物質パターン１６０のストライプは、斜線方向に延びて互いに平行した直線状に配される。しかし、これに限定されず、前記相変化物質パターン１６０のストライプそれぞれは、切片に分離されて前記斜線方向に隣接する１対の下部電極ＢＥ上に配されても（図２または図５参照）、ジグザグ状に配されても良い（図７参照）。
【００５２】
前記相変化物質パターン１６０のストライプの各々に電気的に接続される下部電極ＢＥ間の間隔ｄ３は、各行に配された下部電極ＢＥ間の間隔ｄ１及び各列に配された下部電極ＢＥ間の間隔ｄ２に比べて大きい。したがって、相変化物質パターン１６０のストライプを斜線方向に配置することによって、前記相変化物質パターン１６０の１つのストライプを共有する相変化メモリセルＣ間の電気的干渉を最小化しうる。
【００５３】
前記相変化物質パターン１６０上に前記相変化物質パターン１６０のストライプに電気的に接続されるビットラインＢＬが配される。本実施形態で、前記ビットラインＢＬは、前記相変化物質パターン１６０のストライプに整列されて前記相変化物質パターン１６０のストライプの配置方向、すなわち、斜線方向に延びる。
【００５４】
図１４は、図１３のＩＩＩ−ＩＩＩ’の断面図である。
【００５５】
図１３及び図１４を参照すれば、半導体基板１００内に形成された素子分離膜により定義された複数の活性領域１００ｂがライン状に配される。前記活性領域１００ｂを複数のワードライン１１０が横切る。前記ワードライン１１０と前記活性領域１００ｂとの間にゲート絶縁膜１０５が介在される。前記１対のワードライン１１０間の前記活性領域１００ｂ内にソース領域１００ｓが形成され、前記ソース領域１００ｓの反対側に位置した前記活性領域１００ｂ内にドレイン領域１００ｄが形成される。
【００５６】
前記ワードライン１１０を備える半導体基板１００上に第１層間絶縁膜１２０が配される。前記第１層間絶縁膜１２０内に前記第１層間絶縁膜１２０を貫通して前記ソース／ドレイン領域１００ｓ、１００ｄに接続するソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄが配される。前記ソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄ上に第２層間絶縁膜１３０が配され、前記第２層間絶縁膜１３０内に前記ソース／ドレインコンタクトプラグ１２５ｓ、１２５ｄに接続されるドレインパッド１３５ｄ及び共通ソースラインＣＳＬが配される。前記共通ソースラインＣＳＬは、前記ソースコンタクトプラグ１２５ｓを通じて前記ソース領域１００ｓに電気的に接続され、前記ドレインパッド１３５ｄは、前記ドレインコンタクトプラグ１２５ｄを通じて前記ドレイン領域１００ｄに電気的に接続する。
【００５７】
前記ドレインパッド１３５ｄ及び前記共通ソースラインＣＳＬ上に第３層間絶縁膜１４０が配される。前記第３層間絶縁膜１４０内に、前記第３層間絶縁膜１４０を貫通して前記ドレインパッド１３５ｄに接触される下部電極ＢＥが配される。前記下部電極ＢＥの側壁は、絶縁性スペーサ１４５により取り囲まれうる。
【００５８】
前記下部電極ＢＥ上に相変化物質パターン１６０のストライプが位置する。前記相変化物質パターン１６０上に前記相変化物質パターン１６０のストライプに自己整列された上部電極１６５が位置しうる。前記上部電極１６５上に前記上部電極１６５及び前記相変化物質パターン１６０を覆う第４層間絶縁膜１７０が提供される。前記第４層間絶縁膜１７０上に前記上部電極１６５に電気的に接続されるビットラインＢＬが配される。具体的に、前記ビットラインＢＬは、前記第４層間絶縁膜１７０を貫通するコンタクトプラグ１７５により前記上部電極１６５に電気的に接続され、前記上部電極１６５を通じて前記相変化物質パターン１６０のストライプに電気的に接続される。
【００５９】
図１５は、本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。本実施形態に係る相変化メモリ素子は、後述する内容を除いては、図１３及び図１４を参照して説明した相変化メモリ素子と類似している。
【００６０】
図１５を参照すれば、相変化物質パターン１６０上に位置して前記相変化物質パターン１６０のストライプに電気的に接続するビットラインＢＬが配される。前記ビットラインＢＬは、前記下部電極ＢＥの列に沿って各々配され、列方向に隣接する前記相変化物質パターン１６０のストライプに電気的に接続される。
【００６１】
図１６は、本発明の実施形態に係る相変化メモリ素子をデータ記録媒体として採択する電子製品の概略的なブロックダイアグラムである。
【００６２】
図１６を参照すれば、電子製品２００は、データ記録媒体の少なくとも１つの相変化メモリ素子２１０、前記相変化メモリ素子２１０に接続されたプロセッサー２２０及び前記プロセッサー２２０に接続された入／出力装置２３０を備える。ここで、前記相変化メモリ素子２１０は、図１ないし図１５を参照して説明した相変化メモリセルアレイのうち、いずれか１つまたはそれ以上を備え得る。前記プロセッサー２２０は、前記相変化メモリ素子２１０を制御する機能を行える。また、前記電子製品２００は、前記入／出力装置２３０を通じて他の電子製品とデータを交換しうる。前記プロセッサー２２０と前記相変化メモリ素子２１０との間のデータ通信と共に、前記プロセッサー２２０と前記入／出力装置２３０との間のデータ通信は、データバスラインを使用して行われうる。
【００６３】
前記電子製品２００は、メモリカードなどのデータ保存装置、コンピュータなどの情報処理装置、デジタルカメラ、携帯電話またはその他の装置であり得る。
【００６４】
以上、本発明を実施形態に基づいて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
【産業上の利用可能性】
【００６５】
本発明は、相変化メモリ素子関連の技術分野に好適に適用されうる。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【図２】図１の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図３】図２のＩ−Ｉ’の断面図である。
【図４】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図５】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図６】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図７】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図８】本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【図９】図８の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図１０】図９のＩＩ−ＩＩ’の断面図である。
【図１１】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図１２】本発明の一部実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示す等価回路図である。
【図１３】図１２の等価回路図に相応し、本発明の一実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図１４】図１３のＩＩＩ−ＩＩＩ’の断面図である。
【図１５】本発明の他の実施形態に係る相変化メモリ素子のセルアレイ領域の一部を示すレイアウトである。
【図１６】本発明の実施形態に係る相変化メモリ素子をデータ記録媒体として採択する電子製品の概略的なブロックダイアグラムである。
【符号の説明】
【００６７】
１０  半導体基板
１０ａ  素子分離膜
１８  下部絶縁膜
１８ａ  セルコンタクト
２１  ｎ型半導体
２３  ｐ型半導体
２８  絶縁性スペーサ
３５  相変化物質パターン
３７  上部電極
４０  上部絶縁膜
４５  コンタクトプラグ
ＷＬ  ワードライン
ＢＥ  下部電極
Ｄ  垂直セルダイオード
Ｓ  積層構造体
【図１】
2008166771.tif 000003
【図２】
2008166771.tif 000004
【図３】
2008166771.tif 000005
【図４】
2008166771.tif 000006
【図５】
2008166771.tif 000007
【図６】
2008166771.tif 000008
【図７】
2008166771.tif 000009
【図８】
2008166771.tif 000010
【図９】
2008166771.tif 000011
【図１０】
2008166771.tif 000012
【図１１】
2008166771.tif 000013
【図１２】
2008166771.tif 000014
【図１３】
2008166771.tif 000015
【図１４】
2008166771.tif 000016
【図１５】
2008166771.tif 000017
【図１６】
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