(57)【要約】【課題】不揮発性を有し、製造や特性の制御が容易である構成の記憶素子を提供する。【解決手段】２つの電極１，２の間に記憶層３が挟まれて配置され、この記憶層３が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成である記憶素子５を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの電極の間に記憶層が挟まれて配置され、
前記記憶層が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成である
ことを特徴とする記憶素子。
【請求項２】
前記記憶層において、前記金属元素と前記カルコゲン元素とのモル比が、１：２〜３：１の範囲内であることを特徴とする請求項１に記載の記憶素子。
【請求項３】
２つの電極の間に記憶層が挟まれて配置され、前記記憶層が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成である記憶素子を備え、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの電極に極性の異なる電位を印加することにより、記憶層の抵抗値が変化する記憶素子、並びにこの記憶素子を備えた記憶装置に関わり、不揮発メモリに適用して好適なものである。
【背景技術】
【０００２】
半導体不揮発性メモリとしては、フラッシュメモリが最も一般的であり、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが、コードストレージ用途やデータストレージ用途に広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、書き換え動作にＦＮ（Fowler-Nordheim）トンネル電流を用いているので、原理的に約２０Ｖの高電圧が必要になる。
このため、３２ｎｍ世代以降では、現在の性能（特に、繰り返し可能回数）を保ったままで、素子の微細化、即ち大容量化を進めることが困難であると言われている。
【０００４】
一方、ＮＯＲ型フラッシュメモリは、書き換え動作にＨＥ（ホットエレクトロン）注入を用いているので、電子にＳｉ（シリコン）とＳｉＯ２（二酸化シリコン）との間のエネルギー障壁３．８ｅＶを超えるだけの運動エネルギーを与えることが必要になり、原理的にメモリセルを構成するトランジスタのソース・ドレイン間に５〜６Ｖの電圧を印加しなければならない。
このため、４５ｎｍ世代以降では、セルトランジスタを微細化することが困難である。
【０００５】
さらに、性能面では、ＮＡＮＤ型もＮＯＲ型も、共に書き換え速度が５マイクロ秒〜２５０マイクロ秒と遅く、書き換え回数が１０万回程度までと制限されているので、コードプログラムやデータ格納用途には適していても、汎用の不揮発性メモリとは言い難い。
【０００６】
また、フラッシュメモリに代わるべき新しい不揮発性メモリとして、相変化メモリが提案されている。
ところが、この相変化メモリは、記憶素子に対して６００℃以上の温度制御によって書き換え動作を行うため、環境温度の変化に敏感である。
このため、セルを微細化していくと、隣接セルと干渉する恐れがある、という課題を有している。
【０００７】
そこで、素子構造が単純で容易に微細化し得る不揮発性メモリとして、上下の電極の間に記憶素子を挟んだ構造を有する、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ（Resistive RAM）等の抵抗変化型不揮発性メモリが提案されている（例えば、特許文献１参照）。
【０００８】
これらの抵抗変化型不揮発性メモリのうち、ＰＭＣや一部のＲＲＡＭでは、熱と電界により、可変抵抗体薄膜中を金属元素が原子又はイオンの状態で移動することで、抵抗値の可逆的変化を実現していると考えられる。
【０００９】
しかしながら、従来提案されている、ＰＭＣやＲＲＡＭ等の抵抗変化型不揮発性メモリでは、今まで半導体製造の経験がない材料が使用されている、スイッチング速度が遅い、データ保持特性が悪い、等の問題を抱えている。
【００１０】
そこで、本出願人は、先に、抵抗が変化することにより情報が記録される記憶層に各種酸化物の薄膜を用いて、比較的高抵抗の記憶層を構成すると共に、記憶層に接してＣｕ，Ａｇ，Ｚｎを含有する層を配置した記憶素子を提案している（特許文献２参照）。
記憶層に酸化物の薄膜を用いることにより、この記憶層が電気伝導上のバリアの役割を果たす。
【００１１】
また、この記憶素子において、Ｃｕ，Ａｇ，Ｚｎを含有する層に、Ｔｅ，Ｓ，Ｓｅから選ばれる元素（カルコゲン元素）を含有させることができる。このようにカルコゲン元素を含有させることにより、Ｃｕ，Ａｇ，Ｚｎの金属元素とカルコゲン元素とが結合して、金属カルコゲナイド層が形成される。
この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。
【００１２】
この記憶素子では、Ｃｕ，Ａｇ，Ｚｎを含む層側の一方の電極に正電位を印加すると、Ｃｕ，Ａｇ，Ｚｎがイオン化して記憶層（酸化物薄膜）中に拡散し、記憶層側の他方の電極付近で電子と結合して析出することにより、或いは記憶層中に留まり絶縁層の不純物準位を形成することにより、記憶層の抵抗値が低くなり、記憶素子の抵抗値も低くなる。これにより、情報の書き込みが行われる。
一方、この状態から、Ｃｕ，Ａｇ，Ｚｎを含む層側の一方の電極に負電位を印加すると、他方の電極側に析出していたＣｕ，Ａｇ，Ｚｎが再びイオン化して、一方の電極側の層に戻ることにより、記憶層の抵抗値が元の高い状態に戻り、記憶素子の抵抗値も高くなる。これにより、書き込んだ情報の消去が行われる。
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の書き込み過程で「０」から「１」に変えて、負電圧の印加による情報の消去過程で、「１」から「０」に変えることができる。
【００１３】
この記憶素子では、記憶層に酸化物を用いていることにより、高温環境下或いは長期保存時においても、記録された情報を安定して保持することができ、上述した問題を解決することが可能になる。
【００１４】
【特許文献１】特開２００５−３２２９４２号公報
【特許文献２】特開２００５−１９７６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前述の記憶層に酸化物を用いた記憶素子において、記憶層として数ｎｍの膜厚の酸化物の薄膜を形成しようとすると、製造プロセスが複雑になったり、記憶層と金属カルコゲナイド層との特性の合わせ込みが複雑になったりすることがある。
【００１６】
上述した問題の解決のために、本発明においては、不揮発性を有し、製造や特性の制御が容易である構成の記憶素子、並びにこの記憶素子を備えた記憶装置を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の記憶素子は、２つの電極の間に記憶層が挟まれて配置され、この記憶層が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成であるものである。
また、本発明の記憶装置は、記憶素子を備え、この記憶素子が多数配置されて成り、記憶素子が上記本発明の記憶素子の構成であるものである。
【００１８】
上述の本発明の記憶素子の構成によれば、２つの電極の間に記憶層が挟まれて配置され、この記憶層が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成であることにより、記憶層の抵抗状態が変化することを利用して、記憶素子に情報を記録することが可能になる。
【００１９】
具体的には、２つの電極のうちの一方の電極側に負電位を印加して記憶素子に電圧をかけると、記憶層に含まれるＣｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属イオンが記憶層内で拡散し、電極付近に金属イオンを含まない高抵抗層が形成される。この高抵抗層、即ち高抵抗の金属イオン空乏層を形成して、記憶層の抵抗値を高くすることができ、記憶素子の抵抗値も高くなるので、これにより情報の消去を行うことが可能になる。
また、この状態から、上述の一方の電極側に正電位を印加して記憶素子に電圧をかけると、他方の電極側に偏在していたＣｕ，Ａｇ，Ｚｎが再び高抵抗層に戻ることによって記憶層の抵抗値が元の低い状態に戻り、記憶素子の抵抗値も低くなるので、これにより消去した情報の書き込みを行うことが可能になる。
そして、記憶素子にかけた電圧を除去すれば、記憶層の抵抗値を保つことができるので、記憶素子に記録された情報を保持することができる。
【００２０】
記憶層がＴｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素を含有する組成であることにより、イオン源元素のみの層と比較して、抵抗値の変化に対する記憶層の構造の安定化を図ると共に、抵抗値が高い状態の抵抗値をある程度高くして、抵抗値が低い状態との区別をしやすくして、記録した情報を容易に検出（読み出し）することを可能にする。
記憶層が、Ｓｉ又はＧｅを含有する組成であることにより、Ｓｉ又はＧｅによって記憶層の構造をさらに安定化することが可能になる。また、イオン源元素のイオンの拡散定数を適度に減少させることができるため、記憶層を抵抗値の高い状態にする情報の消去動作を容易に行うことや、記録した情報の保持特性を向上することを、可能にする。
そして、上述の組成を有する記憶層と２つの電極によって記憶素子を構成することが可能になり、酸化物を用いた記憶層とＣｕ，Ａｇ，Ｚｎを含有するイオン源層とを積層した構成の記憶素子と比較して、形成する層を少なくすることができる。
【００２１】
上述の本発明の記憶装置の構成によれば、記憶素子が多数配置されて成り、記憶素子が上記本発明の記憶素子の構成であることにより、それぞれの記憶素子に情報を記録することができる。また、記憶素子に記録された情報を保持して、不揮発性の記憶装置とすることができる。
【発明の効果】
【００２２】
上述の本発明によれば、酸化物を用いた記憶層とＣｕ，Ａｇ，Ｚｎを含有するイオン源層とを積層した構成の記憶素子と比較して、形成する層を少なくすることができるため、記憶素子の構造を単純化することができる。
これにより、記憶素子を容易に製造することが可能になり、また記憶素子の特性を容易に制御することが可能になる。
また、構造の単純化により、記憶素子の微細化を容易にする。そして、記憶素子を微細化することにより、例えば、抵抗値の変化、即ち情報の記録に要する、時間や電圧・電流等を低減することが可能になる。
【発明を実施するための最良の形態】
【００２３】
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
【００２４】
本発明者等は、前記特許文献２に記載された記憶素子の構成に対して、Ｃｕ，Ａｇ，Ｚｎを含有する層が特定の条件を満たすように構成すれば、酸化物を用いなくても、Ｃｕ，Ａｇ，Ｚｎを含有する層の抵抗値を変化させて情報を記録することが可能である、ということを見出した。
【００２５】
即ち、イオンとなるＣｕ，Ａｇ，Ｚｎから選ばれる金属元素（イオン源元素）を含む層（イオン源層）が、Ｔｅ，Ｓ，Ｓｅから選ばれる元素（カルコゲン元素）と、所定の範囲内のＳｉ（シリコン）又はＧｅ（ゲルマニウム）を含有し、イオン源元素とカルコゲン元素との比率を所定の範囲内とすることにより、酸化物を用いなくても、イオン源層の抵抗値を変化させることができ、イオン源層のみにより記憶層を構成することが可能である。
【００２６】
また特に、電極面積等により規定される、記憶素子のサイズを小さくすることにより、酸化物の記憶層を設けた構成と遜色がない、スイッチング性能を発揮させることが可能になることがわかった。
【００２７】
そこで、本発明は、２つの電極の間に記憶層が挟まれて配置され、この記憶層が、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素（イオン源元素）と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成である記憶素子を構成する。
【００２８】
酸化物から成る記憶層を設けた構成では、例えば図１５に記憶素子の概略断面図を示すように、下部電極１０１及び上部電極１０２の間に、酸化物から成る記憶層１０３と、Ｃｕ，Ａｇ，Ｚｎから選ばれる元素（イオン源元素）を含有して成るイオン源層１０４とを挟んで記憶素子１０５を構成する。
この記憶素子１０５では、情報の書き込みの際に、記憶素子１０５に電圧を印加することによって、イオン源層１０４からイオン源元素のイオンが記憶層１０３に拡散して、酸化物からなる記憶層１０３内に導電パスができる。
【００２９】
これに対して、本発明の記憶素子の構成では、情報の書き込みの際に、記憶素子に電圧を印加することによって、イオン源元素を含有する記憶層内に導電パスができる。
一方、消去のときには、記憶層内に分布しているＣｕ等のイオン源元素のイオンが記憶層内を低電位側の電極へ向かって移動し、記憶層内のイオンの密度が低くなった領域は非常に高抵抗となる。この領域が酸化物から成る記憶層と同じ役割を担っていると予想される。
【００３０】
記憶層内に形成される導電パスは、５ｎｍ以下と考えられ、極めて小さいために、導電パスを出現・消滅させるために必要となるエネルギーを、比較的少なくすることが可能である。これにより、少ない電圧・電流や短い時間で動作する、高性能の記憶素子を実現することが可能になる。
【００３１】
素子サイズが小さくなれば、上述したように、酸化物から成る記憶層を設けた構成と同程度のスイッチング性能が得られるようになり、その場合酸化物がない本発明の記憶素子の方が単純な素子構造のため有利になる。
このように素子サイズが小さい場合にスイッチング特性が向上する理由は、素子サイズ縮小に従って、高抵抗の部分を形成するために動かす必要があるＣｕイオンの数が、少なくなるためと考えられる。
【００３２】
また、記憶層にＳｉ又はＧｅを含有させることにより、イオン源元素及びカルコゲン元素を含有する記憶層の構造を安定化して、耐熱性の向上を図ることができる。
また、Ｓｉ又はＧｅを含有させることにより、Ｃｕ等のイオンの拡散定数を適度に減少させることができるため、消去過程における特性の向上（消去をしやすくして閾値電圧を低減する等）を図ることができる。
【００３３】
そして、特に、イオン源元素とカルコゲン元素とのモル比を、１：２〜３：１の範囲内とすることにより、良好な特性が得られる。
イオン源元素が多過ぎると、記憶層の抵抗値が低くなるため、高抵抗状態を作りにくくなったり、抵抗値の変化の幅が小さくなったりする。
カルコゲン元素が多過ぎると、記憶層の抵抗値が高くなるため、メモリセルへの印加電圧が同じ条件で記憶素子に流せる電流量が少なくなる。電流量が少なくなると、抵抗値の変化に時間がかかるようになる。
【００３４】
続いて、本発明の具体的な実施の形態を説明する。
【００３５】
本発明の記憶素子の一実施の形態として、記憶素子の概略構成図（断面図）を、図１に示す。
この記憶素子５は、２つの電極（下部電極１及び上部電極２）の間に、抵抗状態により情報を保持することができる記憶層３が設けられた構成である。
【００３６】
記憶層３は、前述したように、Ｃｕ，Ａｇ，Ｚｎから選ばれる金属元素（イオン源元素）と、Ｔｅ，Ｓ，Ｓｅから選ばれる元素（カルコゲン元素）と、Ｓｉ（シリコン）又はＧｅ（ゲルマニウム）とを含有する組成とする。
例えば、ＣｕＴｅＳｉＧｅ，ＣｕＴｅＳｉ，ＣｕＴｅＧｅを、記憶層３の材料として使用することができる。
【００３７】
なお、記憶層３を、酸素を全く含有しない構成、もしくは、酸素を僅かに含有する程度である構成とすることが望ましい。酸素をある程度以上含有していると、記憶層３の抵抗値が大きくなったり、イオンが移動する動作を妨げてスイッチングが遅くなったりすると考えられる。
【００３８】
また、好ましくは、記憶層３の金属元素（イオン源元素）とカルコゲン元素とのモル比を、１：２〜３：１の範囲内とする。例えば、ＣｕとＴｅのモル比Ｃｕ／Ｔｅを、１：２〜３：１、即ち１／２〜３の範囲内に設定する。
【００３９】
本実施の形態の記憶素子５は、以下のようにして動作させることができる。
まず、記憶層３内に導電パスが形成されていない、高抵抗状態である記憶素子５に対して、下部電極１及び上部電極２に電圧を印加する。これにより、２つの電極１，２のうち低電位側の電極に、イオン源元素（Ｃｕ，Ａｇ，Ｚｎ）がイオンとして移動する。このイオンが記憶層３内において、拡散もしくは析出することによって導電パスが形成され、記憶層３の抵抗値が低抵抗状態になり、記憶素子５の抵抗値も低抵抗状態へと遷移する。これにより、記憶素子５に情報を書き込むことができる。
一方、低抵抗状態である記憶素子５に対して、下部電極１及び上部電極２に書き込み時の電圧とは逆極性の電圧を印加する。これにより、記憶層３内の導電パスのイオン源元素がイオンとなって、２つの電極１，２のうち低電位側の電極方向に移動することによって、記憶層３内の導電パスが解消されるので、記憶層３の抵抗値が高抵抗状態になり、記憶素子５の抵抗値も高抵抗状態へと遷移する。これにより、記憶素子５に対して、書き込まれた情報を消去することができる。
【００４０】
また、記録された情報の読み出しを行うには、記憶素子５に所定の電圧或いは電流を印加して、記憶素子５の抵抗状態により異なる電流或いは電圧を検出する。
このとき、記憶素子５に印加する電圧或いは電流は、記憶素子５の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００４１】
上述の本実施の形態の記憶素子５によれば、記憶層３を、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素（イオン源元素）と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素と、Ｓｉ又はＧｅとを含有する組成としている。
これにより、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素を含有する組成であることにより、イオン源元素のみの層と比較して、抵抗値の変化に対する記憶層３の構造の安定化を図ると共に、抵抗値が高い状態の抵抗値をある程度高くして、抵抗値が低い状態との区別をしやすくして、記録した情報を容易に検出（読み出し）することを可能にする。
また、記憶層３が、Ｓｉ又はＧｅを含有する組成であることにより、Ｓｉ又はＧｅによって記憶層の構造をさらに安定化することが可能になる。また、イオン源元素のイオンの拡散定数を適度に減少させることができるため、記憶層３を高抵抗状態にする情報の消去動作を容易に行うことや、記録した情報の保持特性を向上することを、可能にする。
【００４２】
そして、本実施の形態の記憶素子５によれば、図１５に示した、酸化物から成る記憶層１０３と、イオン源元素を含有するイオン源層１０４とを積層した構成の記憶素子１０５と比較して、形成する層を少なくすることができるため、記憶素子５の構造を単純化することができる。
これにより、記憶素子５を容易に製造することが可能になり、また記憶素子５の特性を容易に制御することが可能になる。
また、構造の単純化により、記憶素子５の微細化を容易にする。そして、記憶素子５を微細化することにより、例えば、抵抗値の変化、即ち情報の記録に要する、時間や電圧・電流等を低減することが可能になる。
【００４３】
また、記憶素子５の素子サイズ（下部電極１又は上部電極２の面積等）を小さくすることにより、酸化物の記憶層を設けた構成と遜色がない、スイッチング性能を発揮させることが可能になる。
例えば、１００μＡの電流値で、１００ｎｓｅｃのスイッチングスピードを実現することも可能になる。
【００４４】
図１に示した本実施の形態の記憶素子５を用いてメモリセルを構成し、メモリセルを多数設けることにより、記憶装置（メモリ）を構成することができる。
【００４５】
なお、本発明は、図１に示した記憶素子５の構成を変形した形態も可能である。
例えば、図１に示した記憶素子５の下部電極１又は上部電極２を、記憶層３よりも小さい平面パターンにパターニングすると、小さい平面パターンの電極に対応する部分の記憶層３が、メモリセルを構成することになる。このメモリセル以外の部分の記憶層３では、電圧の印加によるイオンの移動が起こらない。
また例えば、図２に概略断面図を示すように、下部電極１と記憶層３との間にＳｉＯ２層等の絶縁層４を設けて、この絶縁層４に形成された開口４Ａを通じて、下部電極１と記憶層３とが接する構成も考えられる。この構成では、絶縁層４の開口４Ａを通じて下部電極１と接する部分の記憶層３が、メモリセルを構成することになる。もちろん、図２とは逆に、記憶層と上部電極とが接する部分を絶縁層の開口により規制しても構わない。
【００４６】
従って、これらの構成を採用して、例えば隣接する複数のメモリセルで、記憶層３を共通に大きい平面パターンで形成すると共に、少なくとも一方の電極を各メモリセルに分割して形成することも可能である。
【００４７】
通常の記憶装置（メモリ）では、記憶素子だけでなく、記憶素子に選択用の能動素子（トランジスタやダイオード等）を接続して、メモリセルを構成する。
例えば、図３に回路構成図を示すように、図１に示した記憶素子５と、選択用の能動素子として、電界効果トランジスタ（ＦＥＴ）６、例えばＮＭＯＳ電界効果トランジスタ（ＮＭＯＳ−ＦＥＴ）とを直列に接続して、メモリセル１０を構成する。
図３において、メモリセル１０の電界効果トランジスタ６側は、ビット線７に接続されており、メモリセル１０の記憶素子５側は、ソース線８に接続されている。また、電界効果トランジスタ６のゲートは、ワード線９に接続されている。
図３の構成のメモリセル１０では、電界効果トランジスタ６により、各メモリセル１０の記憶素子５へのアクセスが制御される。
【００４８】
＜動作実験＞
ここで、実際に本発明の構成の記憶素子を作製して、特性を調べた。
【００４９】
（実験１）
本発明の記憶素子として、図２に示した断面構造を有する記憶素子５を作製した。
まず、ＴＥＯＳ（テトラエトキシシラン）から作製した絶縁層２１に形成された孔に埋め込んで、タングステンから成るプラグ層２２を形成した。
次に、このプラグ層２２に接続するように、下部電極１となるＷＮｂＺｒ膜を成膜した。その後、エッチングにより、ＷＮｂＺｒ膜の上部を除去して、プラグ層２２及びこのプラグ層２２の近傍の絶縁層２１上のみに、ＷＮｂＺｒ膜が残るようにした。なお、ＷＮｂＺｒ膜の組成は、モル比でＷ：Ｚｒ：Ｎｂ＝６０：２０：２０とした。
次に、下部電極１上に、絶縁層４としてＳｉＯ２層を形成した後に、この絶縁層４に下部電極１に通じる、直径２０ｎｍの円形の平面パターンを有する開口４Ａを形成した。
次に、絶縁層４の開口４Ａを埋めて、ＣｕＴｅＳｉＧｅ膜を膜厚３０ｎｍで成膜して、これを記憶層３とした。
次に、記憶層３の上に、スパッタリングにより、上部電極２となるＺｒ膜を膜厚８ｎｍで成膜して、記憶素子５の各層を形成した。
配線部の記憶層３をエッチングした後、上部電極２の上に、スパッタリングにより、配線層２３としてＡｌ層を厚さ４５０ｎｍで形成し、フォトリソグラフィを用いてパターニングを行った。
その後、２１０℃・１時間の真空中アニールを行った。
このようにして、記憶素子５の試料を作製した。
【００５０】
上述の作製方法により、記憶層３のＣｕＴｅＳｉＧｅ膜の組成を変えて、それぞれの組成の記憶層３を有する記憶素子５の試料を作製した。
具体的には、Ｃｕ３０Ｔｅ３３Ｓｉ２９Ｇｅ８の組成と、Ｃｕ３５Ｔｅ２７Ｓｉ３１Ｇｅ７の組成（いずれも添え字はモル％）の試料を作製した。前者はモル比Ｃｕ／Ｔｅ＝０．９であり、後者はモル比Ｃｕ／Ｔｅ＝１．３である。
【００５１】
こうして得られた記憶素子５の各試料に対して、書き換えの繰り返し動作と繰り返し動作後のデータ保持試験とを行った。
これにより、記憶層３の組成と、繰り返し動作特性及びデータ保持特性との関係を調べた。
【００５２】
各試料において、それぞれ図３に示したように、記憶素子５に電界効果トランジスタ６としてＮＭＯＳトランジスタを接続して、メモリセル１０を構成した。
電界効果トランジスタ６は、そのチャネル幅をＷ、チャネル長をＬとするとき、Ｗ／Ｌ＝０．８となる構成とした。
【００５３】
図３に示したメモリセル１０を含む、測定に用いた回路構成図を、図４に示す。
メモリセル１０内の構成は、図３に示した回路構成図と同様になっている。図４の回路構成では、ビット線７の途中に、スイッチ１１と電流計１２とを並列に接続したユニットを設けている。
【００５４】
書き込み、消去、読み出しの各過程における、電圧印加条件は、それぞれ、図５Ａ〜図５Ｃタイミングチャートに示すように設定した。
図５Ａに示すように、書き込み過程では、スイッチ１１を閉じて、ソース線８に書き込み電圧Ｖｗを印加した状態で、ワード線９の電位を０ＶからＶｇｗに変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位をＶｗから０Ｖに変化させる。これにより、記憶素子５のソース線８側が高電位となる。
図５Ｂに示すように、消去過程では、スイッチ１１を閉じて、ソース線８の電位を０Ｖ（接地電位）とした状態で、ワード線９の電位を０ＶからＶｇｅに変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位を０Ｖから消去電圧Ｖｅに変化させる。これにより、記憶素子５のソース線８側が低電位となる。
図５Ｃに示すように、読み出し過程では、スイッチ１１を開いて、電流計１２の方へ電流が流れるようにする。ソース線８に０．１Ｖを印加した状態で、ワード線９の電位を０ＶからＶＤＤ（電源電位）に変化させて電界効果トランジスタ６をオン状態にしてから、ビット線７の電位を０．１Ｖから０Ｖに変化させる。これにより、記憶素子５のソース線８側が少し高い電位となり、読み出し用の少量の電流が流れる。この読み出し過程では、書き込み過程よりも記憶素子５の両電極１，２にかかる電圧を充分に小さくして、記憶素子５の記憶層３の状態が変化しないようにしている。
そして、読み出し過程において、電流計１２により記憶素子５に流れる電流を測定することにより、メモリセル１０への印加電圧（０．１Ｖ）と電界効果トランジスタ６のオン抵抗値とから、記憶素子５の抵抗値を求めることができる。なお、電界効果トランジスタ６のオン抵抗値が、記憶素子５の抵抗値よりも充分に小さい場合には、オン抵抗値を無視して計算することができる。
【００５５】
具体的な印加電圧条件は、図５Ａ〜図５Ｃに示した各電圧を、ＶＤＤ（電源電位）：２．５Ｖ、書き込み電圧Ｖｗ：３．０Ｖ、Ｖｇｗ：１．３Ｖ、消去電圧Ｖｅ：３．０Ｖ、Ｖｇｅ：１．７Ｖ、とそれぞれ設定した。パルス電圧の印加時間は、書き込み電圧Ｖｗ・消去電圧Ｖｅとも、９．６μｓｅｃとした。
電界効果トランジスタ６のサイズのパラメータＷ／Ｌが０．８であるので、書き込み過程において、書き込み電圧Ｖｗを３．０Ｖ、ゲート電圧Ｖｇｗを１．３Ｖとしたときに、記憶素子５に１２０μＡの電流を流すことが可能である。また、消去過程において、消去電圧Ｖｅを３．０Ｖ、ゲート電圧Ｖｇｅを１．７Ｖとしたときに、記憶素子５に１２０μＡの電流を流すことが可能である。
【００５６】
まず、繰り返し動作特性を調べた。
各試料について、同じメモリセル１０に対して、書き込み過程と消去過程とを交互に行い、この２つの過程のセットを１回の書き換え動作として、この書き換え動作を繰り返し行い、繰り返し回数５回毎に１０００回まで、記憶素子５の低抵抗状態及び高抵抗状態の各抵抗値を測定した。
測定結果を、それぞれ図６と図７に示す。図６は、記憶層３の組成をＣｕ３０Ｔｅ３３Ｓｉ２９Ｇｅ８（Ｃｕ／Ｔｅ＝０．９）とした試料の場合を示している。図７は、記憶層３の組成をＣｕ３５Ｔｅ２７Ｓｉ３１Ｇｅ７（Ｃｕ／Ｔｅ＝１．３）とした試料の場合を示している。
【００５７】
図６及び図７より、モル比Ｃｕ／Ｔｅ＝０．９の組成及びモル比Ｃｕ／Ｔｅ＝１．３の組成の各試料において、いずれも一桁以上の抵抗変化がある良好なスイッチングがなされていることがわかる。
【００５８】
続いて、データ保持特性を調べた。
メモリセル１０に対して、書き込み過程と消去過程とを交互に行い、この２つの過程のセットを１回の書き換え動作として、１０００回繰り返した。このとき、繰り返しの最後の過程が書き込み過程である（低抵抗状態であるべき）メモリセル１０Ａと、繰り返しの最後の過程が消去過程である（高抵抗状態であるべき）メモリセル１０Ｂとを、それぞれ３０ビットずつ（合計６０ビット）用意した。
これら３０ビットずつの低抵抗状態であるべきメモリセル１０Ａと、高抵抗状態であるべきメモリセル１０Ｂとに対して、読み出し過程を行い、図４に示した電流計１２を利用して、記憶素子５に流れる電流を測定し、記憶素子５の抵抗値を求めた。
続いて、この繰り返し動作の後に、データ保持試験として、各メモリセル１０を、１３０℃で１時間、真空中に保持した。
そして、データ保持試験の後に、再び同じ３０ビットずつ合計６０ビットのメモリセル１０Ａ，１０Ｂに対して、読み出し過程を行って、記憶素子５の抵抗値を求めた。
【００５９】
実験結果として、データ保持試験前後の記憶素子５の抵抗値の累積確率分布を、図８及び図９に示す。図８は、記憶層３の組成をＣｕ３０Ｔｅ３３Ｓｉ２９Ｇｅ８（Ｃｕ／Ｔｅ＝０．９）とした試料の場合を示している。図９は、記憶層３の組成をＣｕ３５Ｔｅ２７Ｓｉ３１Ｇｅ７（Ｃｕ／Ｔｅ＝１．３）とした試料の場合を示している。
【００６０】
図８及び図９に示すように、いずれの試料においても、半数以上のメモリセルで良好にデータが保持されており、良好なデータ保持特性を有していると考えられる。
データが保持されたメモリセルの割合は、図８のＣｕ／Ｔｅ＝０．９の試料の方が、やや多くなっている。
【００６１】
即ち、測定した各試料においては、記憶層３をＣｕＴｅＳｉＧｅ膜で形成したことにより、酸化物を用いた記憶層とイオン源層とを積層した構成の記憶素子と比較して、ほぼ同等もしくは近い、スイッチング特性やデータ保持特性が得られることがわかった。
これは、Ｓｉを含有させることによって、カルコゲナイドガラスの構造が安定化し、Ｃｕイオンの拡散定数が減少することによって、スイッチングにおける書き込み及び消去のバランスや、データ保持特性が改善することができるためと考えられる。
【００６２】
（実験２）
メモリセル１０の記憶素子５のサイズによる、特性への影響を調べた。
絶縁層４の円形の開口４Ａの直径を変化させて、また記憶層３をＣｕ３５Ｔｅ２７Ｓｉ３１Ｇｅ７（Ｃｕ／Ｔｅ＝１．３）の組成で膜厚２６ｎｍとした他は、実験１と同様にして記憶素子５の試料を作製した。
絶縁層４の円形の開口４Ａの直径は、設計値を１０ｎｍ、２０ｎｍ、５０ｎｍ、７０ｎｍと変えて、開口４Ａを形成した後に、ＡＦＭ（原子間力顕微鏡）によって観察して開口４Ａの直径を測定した。得られた測定値は、２１個ずつ測定した。それぞれ、１０ｎｍ〜２０ｎｍ、２０ｎｍ〜３０ｎｍ、５０ｎｍ〜５５ｎｍ、７０ｎｍ〜７５ｎｍの範囲内であった。
【００６３】
具体的な印加電圧条件は、消去過程のゲート電圧Ｖｇｅを２．０Ｖとして、書き込み電圧Ｖｗのパルス電圧の印加時間を１００ｎｓｅｃ〜１ｍｓｅｃの範囲内で変えて、消去電圧Ｖｅのパルス電圧の印加時間を１００ｎｓｅｃ〜１ｍｓｅｃの範囲内で変えて、その他は実験１と同様とした。
そして、書き込み過程及び消去過程において、それぞれ、上述のパルス電圧の印加時間で抵抗値が変化するかどうか調べて、抵抗値の変化が起こった最短の時間を、書き込み時間及び消去時間とした。
【００６４】
測定を行ったところ、書き込み時間は、どの素子サイズでも１００ｎｓｅｃ以下であった。そのため、実質的に消去時間によって、スイッチング速度が決定される。
消去時間と素子サイズとの関係を、図１０に示す。図１０の素子サイズは、絶縁層４の開口４Ａの面積（直径Ｒの設計値に対して、πＲ２／４）で示している。そして、同じ素子サイズ（設計値）の３０個のメモリセルにおける、消去時間の最大値と最小値とを、縦の実線で結んでいる。
図１０より、素子サイズが小さくなるにつれて、図中破線で概略を示すように、消去時間が短くなり、消去が速くなっていることが分かる。開口４Ａを直径１０ｎｍとしたときには、１００ｎｓｅｃ（１０−７ｓｅｃ）でスイッチングが可能になっている。
【００６５】
続いて、絶縁層４の開口４Ａを直径１０ｎｍとした、記憶素子５の試料について、同じメモリセル１０に対して、書き込み過程と消去過程とを交互に行い、この２つの過程のセットを１回の書き換え動作として、この書き換え動作を繰り返し行い、繰り返し回数５回毎に１０００回まで、記憶素子５の低抵抗状態及び高抵抗状態の各抵抗値を測定した。
印加電圧条件は、図１０に示した測定の条件とは異なり、実験１と全く同一の条件（例えば、パルス電圧の印加時間は９．６μｓｅｃ）とした。
測定結果を、図１１に示す。
【００６６】
図１１より、図６や図７と比較して抵抗値の変動がやや大きくなっているものの、低抵抗状態及び高抵抗状態の各抵抗値が分離されており、良好なスイッチングがなされていることがわかる。
【００６７】
このように、本発明の記録素子は、フラッシュメモリで予測されている微細化限界（３０ｎｍ程度）を超えることができ、記憶素子のサイズが小さいほどスイッチング速度が速くなる。
記憶素子のサイズが小さい場合にスイッチング特性が向上する理由は、高抵抗の領域を形成するために動かす必要があるＣｕイオンの数が、素子サイズの縮小に従って少なくなるためである、と考えられる。
【００６８】
（実験３）
記憶層３の組成のモル比Ｃｕ／Ｔｅと、特性との関係を調べた。
下部電極１をＷＮｂ４０膜とし、絶縁層４の開口４Ａの直径を２８０ｎｍとし、記憶層３のＣｕＴｅＳｉＧｅの膜厚を２６ｎｍ〜３０ｎｍの範囲内とし、記憶層３のＣｕＴｅＳｉＧｅ膜の組成のモル比Ｃｕ／Ｔｅを様々に変えて、その他は実験１と同様の作製方法によって、それぞれ記憶素子５の試料を作製した。なお、記憶層３のＣｕＴｅＳｉＧｅ膜のＳｉの量は、モル％で２０％に固定した。
【００６９】
電界効果トランジスタ６のサイズから考えられる、スイッチング可能な記憶素子５の抵抗値の限界は、スイッチングに最低必要となる電圧値と流せる電流量との関係から、１ｋΩ程度である。
【００７０】
各試料について、記憶素子５の抵抗値を測定し、素子サイズ即ち絶縁層４の開口４Ａの面積から抵抗率を求めた。
なお、比較対照として、Ｃｕを含まない（Ｃｕ／Ｔｅ＝０）組成、即ちＴｅＳｉＧｅ膜をＣｕＴｅＳｉＧｅ膜の代わりに成膜した試料についても、同様に抵抗率を求めた。この比較対照の試料は、Ｃｕを含まないので、電圧を印加しても抵抗値が変化せず、メモリとして動作しない。
測定結果として、記憶層３の組成のモル比Ｃｕ／Ｔｅと、記憶素子５の抵抗率との関係を、図１２に示す。
【００７１】
図１２より、抵抗率の対数が、モル比Ｃｕ／Ｔｅに対して、ほぼ直線的に変化することがわかる。また、モル比Ｃｕ／Ｔｅが大きくなるにつれて、抵抗率が下がっていることが分わる。
【００７２】
（実験４）
次に、どのくらいの組成までスイッチングが可能なのかを知るために、記憶層３の組成を極端に変えて、特性を調べた。
【００７３】
下部電極１をＷＮｂ４０膜とし、絶縁層４の開口４Ａの直径を５０ｎｍとし、記憶層３のＣｕＴｅＳｉＧｅの膜厚を２６ｎｍ〜３０ｎｍの範囲内とし、記憶層３のＣｕＴｅＳｉＧｅ膜を、Ｃｕ１５Ｔｅ２１Ｓｉ５８Ｇｅ５の組成（モル比Ｃｕ／Ｔｅ＝０．７）で膜厚２５ｎｍと、Ｃｕ４Ｔｅ１９Ｓｉ７３Ｇｅ５の組成（モル比Ｃｕ／Ｔｅ＝０．２）で膜厚３０ｎｍとの２つの構成（いずれも添え字はモル％）に変えて、その他は実験１と同様の作製方法によって、それぞれ記憶素子５の試料を作製した。
【００７４】
記憶層３を同じ組成・膜厚として、初期状態を高抵抗状態としたメモリセルを    個用意して、それぞれのメモリセルに異なる電圧印加時間（１０−９ｓｅｃ〜１ｓｅｃの範囲内）で、書き込み電圧Ｖｗのパルス電圧を印加した。
そして、それぞれのメモリセルにおいて、パルス電圧を印加した後の抵抗値を測定した。
測定結果として、電圧印加時間と抵抗値との関係を、図１３及び図１４に示す。図１３は、記憶層３の組成をＣｕ１５Ｔｅ２１Ｓｉ５８Ｇｅ５（モル比Ｃｕ／Ｔｅ＝０．７）とした試料の場合を示している。図１４は、記憶層３の組成をＣｕ４Ｔｅ１９Ｓｉ７３Ｇｅ５（モル比Ｃｕ／Ｔｅ＝０．２）とした試料の場合を示している。
【００７５】
図１３に示すように、Ｃｕ１５Ｔｅ２１Ｓｉ５８Ｇｅ５の組成（モル比Ｃｕ／Ｔｅ＝０．７）では、パルス電圧の印加時間を１０−５ｓｅｃ（１０μｓｅｃ）程度より長くすれば、低抵抗状態に変化して、書き込み動作が可能である。
これに対して、図１４に示すように、Ｃｕ４Ｔｅ１９Ｓｉ７３Ｇｅ５の組成（モル比Ｃｕ／Ｔｅ＝０．２）では、低抵抗状態に変化せず、書き込みができなかった。
このことから、書き込み可能なモル比Ｃｕ／Ｔｅの最低値は、０．２〜０．７の間にあると考えられる。
【００７６】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００７７】
【図１】本発明の記憶素子の一実施の形態の概略構成図（断面図）である。
【図２】図１の記憶素子を変形した、記憶素子の他の形態の概略断面図である。
【図３】図１に示した記憶素子を用いて構成したメモリセルの回路構成図である。
【図４】メモリセルを含む、実験に用いた回路構成図である。
【図５】Ａ〜Ｃ  実験の各過程における電圧印加条件を示す図である。
【図６】記憶層の組成のモル比Ｃｕ／Ｔｅ＝０．９の場合の繰り返し回数と抵抗値との関係を示す図である。
【図７】記憶層の組成のモル比Ｃｕ／Ｔｅ＝１．３の場合の繰り返し回数と抵抗値との関係を示す図である。
【図８】記憶層の組成のモル比Ｃｕ／Ｔｅ＝０．９の場合の記憶素子の抵抗値の分布である。
【図９】記憶層の組成のモル比Ｃｕ／Ｔｅ＝１．３の場合の記憶素子の抵抗値の分布である。
【図１０】記憶素子のサイズ（断面積）と消去時間との関係を示す図である。
【図１１】記憶層の組成のモル比Ｃｕ／Ｔｅ＝１．３で、直径１０ｎｍの場合の繰り返し回数と抵抗値との関係を示す図である。
【図１２】記憶層の組成のモル比Ｃｕ／Ｔｅと記憶素子の抵抗率との関係を示す図である。
【図１３】記憶層の組成のモル比Ｃｕ／Ｔｅ＝０．７の場合の書き込み電圧の電圧印加時間と素子抵抗との関係を示す図である。
【図１４】記憶層の組成のモル比Ｃｕ／Ｔｅ＝０．２の場合の書き込み電圧の電圧印加時間と素子抵抗との関係を示す図である。
【図１５】記憶層とイオン源層とを積層した構成の記憶素子の概略断面図である。
【符号の説明】
【００７８】
１  下部電極、２  上部電極、３  記憶層、４  絶縁層、５  記憶素子、６  電界効果トランジスタ、７  ビット線、８  ソース線、９  ワード線、１０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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