(57)【要約】【課題】半導体スイッチング素子の異常検出機能を備えた駆動回路において、オフ指令からオン指令までのオフ期間が短い場合に異常を誤検出するのを防止する。【解決手段】駆動回路５００に、ＩＧＢＴ１のターンオン過渡期間内でサンプリング回路８からのパルス８ａ発生期間のみゲート電圧を検出して閾値を超えると異常を検出する異常検出回路７と、オン指令直後のゲート電圧が所定値（第２の閾値）を超えるとキャンセル信号を発生するキャンセル回路７とを備え、キャンセル信号が発生されるとパルス８ａ発生期間にてゲート電圧を検出せず異常検出回路７による異常検出を停止させる。【選択図】図６
2008182826.tif 000002
【特許請求の範囲】
【請求項１】
外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される半導体スイッチング素子の駆動回路において、
上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生直後の上記制御電極の制御量に基づいて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたことを特徴とする半導体スイッチング素子の駆動回路。
【請求項２】
上記異常検出キャンセル手段は、上記制御回路からのオン指令発生直後の上記制御電極の制御量としての制御電圧を検出し、該制御電圧が所定値よりも高いとき、上記異常検出手段による異常検出を停止させることを特徴とする請求項１記載の半導体スイッチング素子の駆動回路。
【請求項３】
上記異常検出キャンセル手段は、上記制御回路からのオン指令発生直後の上記制御電極の制御量として該制御電極に流れる電流を検出し、該電流が所定値よりも低いとき、上記異常検出手段による異常検出を停止させることを特徴とする請求項１記載の半導体スイッチング素子の駆動回路。
【請求項４】
外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される半導体スイッチング素子の駆動回路において、
上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生前のオフ期間の長さに応じて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたことを特徴とする半導体スイッチング素子の駆動回路。
【請求項５】
上記異常検出キャンセル手段は、上記制御回路からオフ指令が発生された時点から所定の一定期間、キャンセル指令を発生し、該キャンセル指令の発生期間は、オフ期間の長さに応じて上記異常検出手段が異常を検出する上記予め設定された期間と重なり、該重なる期間にて上記異常検出手段による異常検出を停止させることを特徴とする請求項４記載の半導体スイッチング素子の駆動回路。
【請求項６】
上記異常検出手段は、上記制御電極の制御量として制御電圧を検出して該制御電圧が閾値を超えると異常を検出することを特徴とする請求項１〜５のいずれかに記載の半導体スイッチング素子の駆動回路。
【請求項７】
上記異常検出手段は、上記制御電極の制御量として該制御電極に流れる電流を検出して該電流が閾値未満であるとき異常を検出することを特徴とする請求項１〜５のいずれかに記載の半導体スイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体スイッチング素子の駆動回路に関するもので、特に、電力用半導体スイッチング素子における異常の発生を検知する駆動回路に関するものである。
【背景技術】
【０００２】
従来の電力用半導体素子（ＩＧＢＴ）の駆動回路として、サンプリング回路がゲート電圧の検出処理を許可する期間中、そのゲート電圧を検出して、そのゲート電圧が基準値を超えると、ＩＧＢＴにおける異常の発生を検出する技術が示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００４−０６４９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に示された電力用半導体素子（ＩＧＢＴ）の駆動回路では、オフ指令からオン指令までのオフ期間が短くＩＧＢＴのゲート電圧が下がりきらない状態でオンした場合に、ゲート電圧が基準値を超え、異常を誤検出するという問題点があった。
【０００５】
この発明は、上記のような問題点を解消するために成されたものであって、半導体スイッチング素子の異常検出機能を備えた駆動回路において、オフ指令からオン指令までのオフ期間が短い場合に異常を誤検出するのを防止して異常検出の信頼性を向上することを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る第１の半導体スイッチング素子の駆動回路は、外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される。そして、上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生直後の上記制御電極の制御量に基づいて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたものである。
【０００７】
またこの発明に係る第２の半導体スイッチング素子の駆動回路は、外部からの指令に基づいてオン、オフ指令を発生する制御回路を備えて、制御電極によりオンオフ動作が制御される。そして、上記制御回路からオン指令が発生された後、上記制御電極のターンオン過渡期間内の予め設定された期間中、上記制御電極の制御量が閾値範囲を外れると異常を検出する異常検出手段と、上記制御回路からのオン指令発生前のオフ期間の長さに応じて上記異常検出手段による異常検出を停止させる異常検出キャンセル手段とを備えたものである。
【発明の効果】
【０００８】
この発明に係る第１の半導体スイッチング素子の駆動回路は、制御回路からのオン指令発生直後の制御電極の制御量に基づいて異常検出手段による異常検出を停止させるため、オフ指令からオン指令までのオフ期間が短い場合に異常を誤検出するのが防止でき、異常検出の信頼性が向上する。
またこの発明に係る第２の半導体スイッチング素子の駆動回路は、制御回路からのオン指令発生前のオフ期間の長さに応じて異常検出手段による異常検出を停止させるため、オフ期間が短い場合に異常を誤検出するのが防止でき、異常検出の信頼性が向上する。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
以下、この発明の実施の形態１による半導体スイッチング素子の駆動回路を図について説明する。
図１は、半導体スイッチング素子として例えば、環流ダイオード９が逆並列に接続されたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を駆動する駆動回路５００の構成を示すものである。
図に示すように、制御回路２は、外部からの指令に基づいて、ＩＧＢＴ１をターンオン、ターンオフさせるゲート指令（オン、オフ指令）をバッファ３に出力し、バッファ３は、ゲート抵抗４を介してＩＧＢＴ１の制御電極であるゲートと接続され、制御回路２からのゲート指令にしたがってＩＧＢＴ１を駆動する。
また、サンプリング回路８により決定される予め設定された期間で、ＩＧＢＴ１のゲート電圧の異常を検出する異常検出回路７と、異常検出時にＩＧＢＴ１をターンオフさせる遮断速度を遅くする遮断速度調整回路５と、制御回路２からのオン指令発生直後のゲート電圧に基づいて異常検出回路７に異常検出を停止させるキャンセル信号を出力するキャンセル回路６とを備える。
【００１０】
図２は、ＩＧＢＴ１ａ、１ｂが適用されるハーフブリッジ回路を示す回路図である。図２において、還流ダイオード９ａ、９ｂが逆並列に接続されたＩＧＢＴ１ａ、１ｂは直列に接続されており、その両端に直流電源１０が接続されている。ＩＧＢＴ１ａ、ＩＧＢＴ１ｂの中点と直流電源１０の正側との間に誘導負荷１１が接続されている。各ＩＧＢＴ１ａ、１ｂは、それぞれ図１で示した駆動回路５００を備えてオン、オフ制御される。
一般にＩＧＢＴの通常のスイッチング時において、オンする際のゲート電圧は図３の実線のようになる。直列接続された２つのＩＧＢＴが何らかの原因でアーム短絡を起こし、ＩＧＢＴに大きな短絡電流が流れると、ゲート電圧は図中の破線のようになる。駆動回路５００は、このようなＩＧＢＴの短絡異常を検出し、安全に遮断動作を行う。
ここでは、ＩＧＢＴをハーフブリッジ回路に適用するものについて示しているが、他の回路に適用してもよい。
【００１１】
図４は、図１に示す駆動回路５００の部分詳細図であり、バッファ３、ゲート抵抗４および遮断速度調整回路５の具体例を示している。バッファ３は２つの半導体スイッチング素子３ａ、３ｂにて構成され、ゲート抵抗４はオンゲート抵抗４ａとオフゲート抵抗４ｂにて構成される。そして、バッファ３は、制御回路２からのオン指令によりＩＧＢＴ１のゲートと制御電圧をオンゲート抵抗４ａを介して接続し、オフ指令によりＩＧＢＴ１のゲートとグランドをオフゲート抵抗４ｂを介して接続する。
遮断速度調整回路５は、速度調整オフゲート抵抗１２と半導体スイッチング素子１３とで構成され、速度調整オフゲート抵抗１２は通常のオフゲート抵抗４ｂよりも抵抗値が大きくなっている。このため、通常のターンオフ動作に比べてＩＧＢＴ１のゲート端子から引き抜かれる電流値が小さく、ターンオフ時の遮断速度が遅くなる。このように、遮断速度調整回路５は、異常検出回路７によりＩＧＢＴ１の短絡異常が検出されたときに、正常時のターンオフよりも遮断速度を遅くしてターンオフさせる回路であり、大電流が流れている状態での遮断時に発生するサージ電圧を抑制してＩＧＢＴ１の破損を防止し、安全に遮断する。
【００１２】
なお、図５に示すようにツェナーダイオード１４を設けた遮断速度調整回路５ａを用いても良く、この場合、ツェナーダイオード１４のツェナー電圧は、ＩＧＢＴ１のゲートの閾値電圧Ｖthよりも小さい値に設定されている。この場合も、異常検出回路７によりＩＧＢＴ１の短絡異常が検出されたときに、正常時のターンオフよりも遮断速度を遅くしてターンオフさせる。
【００１３】
図６は、キャンセル回路６と異常検出回路７との詳細構成例を駆動回路５００の全体構成の中で示したものである。また、図７〜図９は、駆動回路５００の動作を説明する各部の波形図をタイムチャートで示したものである。図７はＩＧＢＴ１のオフ期間が長い場合、図８はＩＧＢＴ１のオフ期間が短い場合を示す。また、図９はＩＧＢＴ１に短絡異常が発生した場合を示す。
まず、オフ指令からオン指令までのオフ期間が充分長くＩＧＢＴ１のゲート電圧が充分下がった状態でオンし、しかもＩＧＢＴ１に異常がない場合の動作を図７に基づいて説明する。図７（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電圧は図７（ｂ）のようになる。
【００１４】
サンプリング回路８はパルス信号発生器で構成され、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図７（ｃ））。パルス８ａが出力されるタイミングとパルス幅は、ＩＧＢＴ１および駆動回路５００の特性によるが、正常時と短絡異常時とでゲート電圧に差が発生する期間を含むようにＩＧＢＴ１のターンオン過渡期間中に設定される。
異常検出回路７は、コンパレータ１５を備え、サンプリング回路８からのパルス８ａの期間のみ、抵抗１７、１８で分圧されたゲート電圧である第１のゲート電圧信号１５ａをコンパレータ１５に入力し、コンパレータ１５は、ゲート電圧信号１５ａが所定の第１の閾値電圧１５ｂよりも高いときに異常信号を出力する。第１の閾値電圧１５ｂは、ターンオン時のゲート電圧の短絡異常が検出可能な所定の電圧に設定する。この場合、第１のゲート電圧信号１５ａは第１の閾値電圧１５ｂ以下であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図７（ｈ）、図７（ｉ）)。
【００１５】
異常検出回路７は、サンプリング回路８からのパルス８ａの期間のみゲート電圧（第１のゲート電圧信号１５ａ）を検出するものであるが、このゲート電圧の検出は、キャンセル回路７からキャンセル信号が発生されない場合のみ動作する。この場合、キャンセル回路７からのキャンセル信号を入力とするＮＯＴ回路２１の出力は図７（ｆ）に示すようにＨｉｇｈであり、このＨｉｇｈ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、サンプリング回路８からのパルス８ａの期間のみＬｏｗとなる（図７（ｇ））。ＮＡＮＤ回路２０の出力によりスイッチ１９が制御され、コンパレータ１５の＋端子の入力は、ＮＡＮＤ回路２０の出力Ｈｉｇｈ時に０となり、Ｌｏｗ時に、抵抗１７、１８で分圧されたゲート電圧（第１のゲート電圧信号１５ａ）となる。
【００１６】
キャンセル回路６は、パルス発生回路２７、コンパレータ２３およびパルス波形出力回路２２を備える。パルス発生回路２７は、制御回路２からのオン指令と同時に短いオンパルスを発生させる（図７（ｄ））。パルス発生回路２７の出力によりスイッチ２５が制御され、オンパルスの期間だけ、ゲート電圧（第２のゲート電圧信号２３ａ）はコンパレータ２３の＋端子に入力される。コンパレータ２３は、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いときにＨｉｇｈ信号をパルス波形出力回路２２に出力する。パルス波形出力回路２２は、Ｈｉｇｈ信号が入力されたときにキャンセル信号として一定の長さのＨｉｇｈパルス信号を出力する回路である。
このように、キャンセル回路６は、制御回路２からのオン指令直後のゲート電圧を検出してコンパレータ２３に入力し、ゲート電圧（第２のゲート電圧信号２３ａ）が所定の第２の閾値電圧２３ｂよりも高いとき、パルス波形出力回路２２により一定の長さのＨｉｇｈパルス信号をキャンセル信号として出力する。この場合、図７（ｅ）に示すように、第２のゲート電圧信号２３ａは第２の閾値電圧２３ｂ以下であり、コンパレータ２３の出力はＬｏｗのままで、キャンセル信号は発生されない。なお、便宜上、パルス波形出力回路２２の出力およびコンパレータ２３の出力の図示は省略した。
【００１７】
次に、オフ指令からオン指令までのオフ期間が短く、ＩＧＢＴのゲート電圧が下がりきらない状態でオンした場合の動作を図８に基づいて説明する。図８（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電圧は図８（ｂ）のようになる。図７で示した場合と比較すると、オフ期間が短いため、ゲート電圧が０Ｖまで減少する前に再び上昇しているため、ターンオン時のゲート電圧が高くなっている。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図８（ｃ））。
【００１８】
また、パルス発生回路２７は、制御回路２からのオン指令と同時に短いオンパルスを発生させ（図８（ｄ））、該オンパルスの期間だけ、第２のゲート電圧信号２３ａはコンパレータ２３の＋端子に入力される。コンパレータ２３は、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いときにＨｉｇｈ信号をパルス波形出力回路２２に出力する。この場合、図８（ｅ）に示すように、第２のゲート電圧信号２３ａは第２の閾値電圧２３ｂを超え、コンパレータ２３の出力はＨｉｇｈ信号になり、これを受けてパルス波形出力回路２２はキャンセル信号として一定の長さのＨｉｇｈパルス信号を出力する。このＨｉｇｈパルス信号は、サンプリング回路８のパルス８ａ発生期間を包含する期間で出力され、該Ｈｉｇｈパルス信号を入力とするＮＯＴ回路２１の出力は、図８（ｆ）に示すように、パルス８ａ発生期間を包含する期間でＬｏｗであり、このＬｏｗ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、Ｈｉｇｈとなる（図８（ｇ））。ＮＡＮＤ回路２０の出力によりスイッチ１９が制御されてコンパレータ１５の＋端子の入力は０となるため、＋端子の入力は第１の閾値電圧１５ｂ以下であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図８（ｈ）、図８（ｉ）)。
【００１９】
このように、キャンセル回路６は、制御回路２からのオン指令直後の第２のゲート電圧信号２３ａを検出してコンパレータ２３に入力し、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いとき、パルス波形出力回路２２により一定の長さのＨｉｇｈパルス信号をキャンセル信号として出力する。この場合、ＩＧＢＴのオフ期間が短く、ゲート電圧が下がりきらない状態でオンしているため、コンパレータ２３に入力される第２のゲート電圧信号２３ａは第２の閾値電圧２３ｂより高くなり、Ｈｉｇｈパルス信号をキャンセル信号として出力する。上述したように、異常検出回路７は、サンプリング回路８からのパルス８ａの期間のみゲート電圧（第１のゲート電圧信号１５ａ）を検出するものであるが、このゲート電圧の検出は、キャンセル回路７からのＨｉｇｈパルス信号によりキャンセルされる。この場合、ＩＧＢＴ１は短絡異常を発生していないが、オフ期間が短いためゲート電圧は正常時よりも過渡的に高くなり、仮にゲート電圧を検出すれば、コンパレータ１５は異常信号を出力するものである。ここでは、キャンセル回路７からのＨｉｇｈパルス信号によりゲート電圧の検出をキャンセルし、即ち、異常検出をキャンセルするため、誤って異常検出するのが回避できる。
【００２０】
次に、ＩＧＢＴ１に短絡異常が発生した場合の動作を図９に基づいて説明する。図９（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力され、ＩＧＢＴ１がオンしたときに短絡異常が発生したとすると、ゲート電圧は図９（ｂ）のようになる。
この場合、オフ期間は図７で示した場合と同様に充分長く、制御回路２からのオン指令直後のゲート電圧は正常時と同レベルである。このため、図９（ａ）〜図９（ｇ）に示す各部の動作および波形は図７（ａ）〜図７（ｇ）で示したものと同様となる。即ち、キャンセル回路６はキャンセル信号を発生せず、異常検出回路７は、サンプリング回路８からのパルス８ａの期間のみ、抵抗１７、１８で分圧されたゲート電圧（第１のゲート電圧信号１５ａ）をコンパレータ１５に入力して第１の閾値電圧１５ｂと比較する。この場合、短絡異常のため第１のゲート電圧信号１５ａは第１の閾値電圧１５ｂより高く、コンパレータ１５は異常信号１５ｃを発生する（図９（ｈ）、図９（ｉ）)。
【００２１】
以上のように、この実施の形態では、ＩＧＢＴ１のターンオン過渡期間内で、サンプリング回路８からのパルス８ａ発生期間のみゲート電圧を検出して閾値を超えると異常を検出する異常検出回路７と、制御回路２からのオン指令直後のゲート電圧が所定値（第２の閾値）を超えるとキャンセル信号を発生するキャンセル回路６とを備え、キャンセル信号が発生されるとパルス８ａ発生期間にてゲート電圧を検出せず異常検出回路７による異常検出が停止されるようにした。このため、ＩＧＢＴ１のオフ期間が短くゲート電圧が下がりきらない状態でオンした場合に、異常検出回路７による異常検出が停止され、誤って異常検出するのが回避でき、駆動回路５００の信頼性が向上する。また、誤った異常検出によりＩＧＢＴ１が遮断されることがないため、ＩＧＢＴ１を用いた回路の動作が安定する。
【００２２】
なお、半導体スイッチング素子はＩＧＢＴに限るものではなく、例えば、ＭＯＳＦＥＴなどの電圧駆動型半導体素子であってもよく、短絡異常時の検出を必要とする半導体スイッチング素子であればよい。
【００２３】
実施の形態２．
次に、この発明の実施の形態２による半導体スイッチング素子の駆動回路について説明する。図１０は、この発明の実施の形態２によるＩＧＢＴ１の駆動回路５００ａの構成を示す。
図１０において、前述した実施の形態１の図６と同一符号は同一または相当部分を示すので説明を省略する。この場合、異常検出回路７ａは、ゲート抵抗４の両端電圧を差動増幅回路３０に入力してゲート電流を検出してコンパレータ１５の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。
図１１〜図１３は、駆動回路５００ａの動作を説明する各部の波形図をタイムチャートで示したものである。図１１はＩＧＢＴ１のオフ期間が長い場合、図１２はＩＧＢＴ１のオフ期間が短い場合を示す。また、図１３はＩＧＢＴ１に短絡異常が発生した場合を示す。
【００２４】
まず、オフ指令からオン指令までのオフ期間が充分長くＩＧＢＴ１のゲート電圧が充分下がった状態でオンし、しかもＩＧＢＴ１に異常がない場合の動作を図１１に基づいて説明する。図１１（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電流は図１１（ｂ）のようになる。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図１１（ｃ））。
また、パルス発生回路２７は、制御回路２からのオン指令と同時に短いオンパルスを発生させ（図１１（ｄ））、該オンパルスの期間だけ、第２のゲート電圧信号２３ａはコンパレータ２３の＋端子に入力される。コンパレータ２３は、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いときにＨｉｇｈ信号をパルス波形出力回路２２に出力し、パルス波形出力回路２２は、Ｈｉｇｈ信号が入力されたときにキャンセル信号として一定の長さのＨｉｇｈパルス信号を出力する。この場合、図１１（ｅ）に示すように、第２のゲート電圧信号２３ａは第２の閾値電圧２３ｂ以下であり、コンパレータ２３の出力はＬｏｗのままで、キャンセル信号は発生されない。なお、便宜上、パルス波形出力回路２２の出力およびコンパレータ２３の出力の図示は省略した。
【００２５】
異常検出回路７ａにおいて、キャンセル回路７からのキャンセル信号を入力とするＮＯＴ回路２１の出力は図１１（ｆ）に示すようにＨｉｇｈであり、このＨｉｇｈ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、サンプリング回路８からのパルス８ａの期間のみＬｏｗとなる（図１１（ｇ））。ＮＡＮＤ回路２０の出力によりスイッチ１９が制御され、コンパレータ１５の＋端子の入力は、ＮＡＮＤ回路２０の出力Ｈｉｇｈ時に０となり、Ｌｏｗ時に、抵抗２８、２９で分圧された制御電圧である閾値信号１５ｅとなる。またコンパレータ１５の−端子には、上述したように差動増幅回路３０からのゲート電流信号１５ｄが入力される。即ち、サンプリング回路８からのパルス８ａの期間のみ、閾値信号１５ｅをコンパレータ１５の＋端子に入力し、コンパレータ１５は、ゲート電流信号１５ｄが閾値信号１５ｅよりも低いときに異常信号を出力する。この場合、ゲート電流信号１５ｄは閾値信号１５ｅ以上であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図１１（ｈ）、図１１（ｉ）)。
【００２６】
次に、オフ指令からオン指令までのオフ期間が短く、ＩＧＢＴのゲート電圧が下がりきらない状態でオンした場合の動作を図１２に基づいて説明する。図１２（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電流は図１２（ｂ）のようになる。図１１で示した場合と比較すると、オフ期間が短いため、ゲート電流が０Ａまで上昇して戻る前にオン指令により上昇するため、ターンオン時のゲート電流が低くなる。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図１２（ｃ））。
【００２７】
また、パルス発生回路２７は、制御回路２からのオン指令と同時に短いオンパルスを発生させ（図１２（ｄ））、該オンパルスの期間だけ、第２のゲート電圧信号２３ａはコンパレータ２３の＋端子に入力される。コンパレータ２３は、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いときにＨｉｇｈ信号をパルス波形出力回路２２に出力する。この場合、図７で示した場合と同様に、オフ期間が短いためターンオン時のゲート電圧が高めになる。このため、図１２（ｅ）に示すように、第２のゲート電圧信号２３ａは第２の閾値電圧２３ｂを超え、コンパレータ２３の出力はＨｉｇｈ信号になり、これを受けてパルス波形出力回路２２はキャンセル信号として一定の長さのＨｉｇｈパルス信号を出力する。このＨｉｇｈパルス信号は、サンプリング回路８のパルス８ａ発生期間を包含する期間で出力され、該Ｈｉｇｈパルス信号を入力とするＮＯＴ回路２１の出力は、図１２（ｆ）に示すように、パルス８ａ発生期間を包含する期間でＬｏｗであり、このＬｏｗ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、Ｈｉｇｈとなる（図１２（ｇ））。
【００２８】
ＮＡＮＤ回路２０の出力によりスイッチ１９が制御されてコンパレータ１５の＋端子の入力は０となる。またコンパレータ１５の−端子には、差動増幅回路３０からのゲート電流信号１５ｄが入力され、ゲート電流信号１５ｄは０以上であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図１２（ｈ）、図１２（ｉ）)。
【００２９】
この実施の形態においても、上記実施の形態１と同様のキャンセル回路６を備えて、制御回路２からのオン指令直後の第２のゲート電圧信号２３ａを検出してコンパレータ２３に入力し、第２のゲート電圧信号２３ａが所定の第２の閾値電圧２３ｂよりも高いとき、パルス波形出力回路２２により一定の長さのＨｉｇｈパルス信号をキャンセル信号として出力する。異常検出回路７ａは、ゲート電流信号１５ｄをコンパレータ１５で検出して、サンプリング回路８からのパルス８ａの期間のみ閾値信号１５ｅと比較して異常検出を行うものであるが、この閾値信号１５ｅは、キャンセル回路７からのＨｉｇｈパルス信号によりキャンセルされる。図１２の場合、ＩＧＢＴ１は短絡異常を発生していないが、オフ期間が短いため、ゲート電流は正常時よりも過渡的に低くなり、閾値信号１５ｅよりも低くなるものである。ここでは、キャンセル回路７からのＨｉｇｈパルス信号により閾値信号１５ｅをキャンセルし、即ち、異常検出をキャンセルするため、誤って異常検出するのが回避できる。
【００３０】
次に、ＩＧＢＴ１に短絡異常が発生した場合の動作を図１３に基づいて説明する。図１３（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力され、ＩＧＢＴ１がオンしたときに短絡異常が発生したとすると、ゲート電流は図１３（ｂ）のようになる。短絡異常が発生すると、図に示すように、ターンオン時のゲート電流は過渡的に小さくなる。この場合、オフ期間は図１１で示した場合と同様に充分長く、制御回路２からのオン指令直後のゲート電圧は正常時と同レベルである。
このため、図１３（ａ）〜図１３（ｇ）に示す各部の動作および波形は図１１（ａ）〜図１１（ｇ）で示したものと同様となる。即ち、キャンセル回路６はキャンセル信号を発生せず、異常検出回路７ａは、ゲート電流信号１５ｄをコンパレータ１５で検出して、サンプリング回路８からのパルス８ａの期間のみ閾値信号１５ｅと比較して異常検出を行う。この場合、短絡異常のためゲート電流信号１５ｄは閾値信号１５ｅより低く、コンパレータ１５は異常信号１５ｆを発生する（図１３（ｈ）、図１３（ｉ）)。
【００３１】
以上のように、この実施の形態では、ＩＧＢＴ１のターンオン過渡期間内で、サンプリング回路８からのパルス８ａ発生期間のみゲート電流を閾値と比較して異常を検出する異常検出回路７ａと、制御回路２からのオン指令直後のゲート電圧が所定値（第２の閾値）を超えるとキャンセル信号を発生するキャンセル回路６とを備え、キャンセル信号が発生されるとパルス８ａ発生期間にてゲート電流の閾値を発生させず異常検出回路７ａによる異常検出が停止されるようにした。このため、ＩＧＢＴ１のオフ期間が短くゲート電圧が下がりきらない状態でオンした場合に、異常検出回路７ａによる異常検出が停止され、誤って異常検出するのが回避でき、駆動回路５００ａの信頼性が向上する。また、誤った異常検出によりＩＧＢＴ１が遮断されることがないため、ＩＧＢＴ１を用いた回路の動作が安定する。
【００３２】
実施の形態３．
次に、この発明の実施の形態３による半導体スイッチング素子の駆動回路について説明する。図１４は、この発明の実施の形態３によるＩＧＢＴ１の駆動回路５００ｃの構成を示す。
図１４において、前述した実施の形態１の図６と同一符号は同一または相当部分を示すので説明を省略する。この場合、キャンセル回路６の替わりに、異常検出回路７に異常検出を停止させるキャンセル信号を出力する異常検出キャンセル手段としてタイマ回路３１を備える。タイマ回路３１は、制御回路２からのオフ指令が発生された時点から、所定の一定期間、キャンセル指令となるパルス信号を出力する。
【００３３】
図１５は、ＩＧＢＴ１のオフ期間が短い場合における駆動回路５００ｃの動作を説明する各部の波形図をタイムチャートで示したものである。
図１５（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電圧は図１５（ｂ）のようになる。オフ期間が短いため、ゲート電圧が０Ｖまで減少する前に再び上昇しているため、ターンオン時のゲート電圧が高くなっている。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図１５（ｃ））。
タイマ回路３１は、制御信号の立ち下がりエッジ、即ちオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス３１ａを出力する。図１６に示すように、このキャンセル指令パルス３１ａのパルス幅は、ＩＧＢＴ１が、ゲート電圧が０Ｖまで低下してすぐに上昇するように動作した場合において、ゲート電圧が低下し始めるときから、ターンオンの過渡期間中の所定の期間に設定される。
【００３４】
この場合、キャンセル指令パルス３１ａは、サンプリング回路８のパルス８ａ発生期間を包含する期間で出力され、該パルス３１ａを入力とするＮＯＴ回路２１の出力は、図１５（ｅ）に示すように、パルス８ａ発生期間を包含する期間でＬｏｗであり、このＬｏｗ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、Ｈｉｇｈとなる（図１５（ｆ））。ＮＡＮＤ回路２０の出力によりスイッチ１９が制御されてコンパレータ１５の＋端子の入力は０となるため、＋端子の入力は第１の閾値電圧１５ｂ以下であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図１５（ｇ）、図１５（ｈ）)。
【００３５】
このように、タイマ回路３１は、制御回路２からのオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス３１ａをキャンセル信号として出力する。このキャンセル指令パルス３１ａは、オフ期間の長さに応じてサンプリング回路８のパルス８ａ発生期間と重なる。オフ期間が長くゲート電圧が０Ｖまで低下してから上昇する場合は、キャンセル指令パルス３１ａの終了後にサンプリング回路８のパルス８ａが発生され、図１５で示すようにオフ期間が短い場合は、キャンセル指令パルス３１ａは、パルス８ａ発生期間を包含する期間で出力される。
上述したように、異常検出回路７は、サンプリング回路８からのパルス８ａの期間のみゲート電圧（第１のゲート電圧信号１５ａ）を検出するものであるが、パルス８ａがキャンセル指令パルス３１ａと重なると、その重なり期間で、ゲート電圧の検出がキャンセルされる。この場合、オフ期間が短いためゲート電圧は正常時よりも過渡的に高くなるが、ゲート電圧の検出をキャンセルして異常検出をキャンセルするため、誤って異常検出するのが回避できる。
【００３６】
なお、オフ期間が長い場合のタイムチャートは便宜上省略したが、キャンセル指令パルス３１ａの終了後にサンプリング回路８のパルス８ａが発生され、ＩＧＢＴ１が正常時および短絡異常時における異常検出回路７の動作は、図７、図９で示したものと同様である。
【００３７】
上記実施の形態３では、タイマ回路３１を用いてキャンセル指令となるキャンセル指令パルス３１ａを発生させたが、図１７に示す駆動回路５００ｃのように、マイコンのＣＰＵ３２で同様のキャンセル指令３２ａを作成して、異常検出回路７のＮＯＴ回路２１に入力しても良い。
【００３８】
実施の形態４．
次に、この発明の実施の形態４による半導体スイッチング素子の駆動回路について説明する。図１８は、この発明の実施の形態４によるＩＧＢＴ１の駆動回路５００ｄの構成を示す。この実施の形態は、上記実施の形態３におけるタイマ回路３１を上記実施の形態２に適用したものである。即ち、タイマ回路３１は、制御回路２からのオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス３１ａをキャンセル信号として出力する。また異常検出回路７ａは、ゲート抵抗４の両端電圧を差動増幅回路３０に入力してゲート電流を検出してコンパレータ１５の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。
【００３９】
図１９は、ＩＧＢＴ１のオフ期間が短い場合における駆動回路５００ｄの動作を説明する各部の波形図をタイムチャートで示したものである。
なお、オフ期間が長い場合のタイムチャートは便宜上省略したが、キャンセル指令パルス３１ａの終了後にサンプリング回路８のパルス８ａが発生され、ＩＧＢＴ１が正常時および短絡異常時における異常検出回路７ａの動作は、図１１、図１３で示したものと同様である。
図１９（ａ）に示す制御信号（オン、オフ指令）が制御回路２から出力されると、ＩＧＢＴ１のゲート電流は図１９（ｂ）のようになる。オフ期間が短いため、ゲート電流が０Ａまで上昇して戻る前にオン指令により上昇するため、ターンオン時のゲート電流が低くなる。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図１９（ｃ））。
タイマ回路３１は、制御信号の立ち下がりエッジ、即ちオフ指令をトリガとして、一定のパルス幅でキャンセル指令パルス３１ａを出力する。
【００４０】
この場合、キャンセル指令パルス３１ａは、サンプリング回路８のパルス８ａ発生期間を包含する期間で出力され、該パルス３１ａを入力とするＮＯＴ回路２１の出力は、図１９（ｅ）に示すように、パルス８ａ発生期間を包含する期間でＬｏｗであり、このＬｏｗ信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路２０の出力は、Ｈｉｇｈとなる（図１９（ｆ））。
ＮＡＮＤ回路２０の出力によりスイッチ１９が制御されてコンパレータ１５の＋端子の入力は０となる。またコンパレータ１５の−端子には、差動増幅回路３０からのゲート電流信号１５ｄが入力され、ゲート電流信号１５ｄは０以上であり、コンパレータ１５の出力はＬｏｗ（異常なし）のままである（図１９（ｇ）、図１９（ｈ）)。
【００４１】
この実施の形態においても、タイマ回路３１が出力するキャンセル指令パルス３１ａは、オフ期間の長さに応じてサンプリング回路８のパルス８ａ発生期間と重なり、図１９で示すようにオフ期間が短い場合は、キャンセル指令パルス３１ａは、パルス８ａ発生期間を包含する期間で出力される。異常検出回路７ａは、ゲート電流信号１５ｄをコンパレータ１５で検出して、サンプリング回路８からのパルス８ａの期間のみ閾値信号１５ｅと比較して異常検出を行うものであるが、パルス８ａがキャンセル指令パルス３１ａと重なると、その重なり期間で、閾値信号１５ｅがキャンセルされる。この場合、オフ期間が短いためゲート電流は正常時よりも過渡的に低くなるが、閾値信号１５ｅをキャンセルして異常検出をキャンセルするため、誤って異常検出するのが回避できる。
【００４２】
なお、この場合も、図２０に示す駆動回路５００ｅのように、マイコンのＣＰＵ３２でキャンセル指令パルス３１ａと同様のキャンセル指令３２ａを作成して、異常検出回路７ａのＮＯＴ回路２１に入力しても良い。
【００４３】
実施の形態５．
次に、この発明の実施の形態５による半導体スイッチング素子の駆動回路について説明する。図２１は、この発明の実施の形態５によるＩＧＢＴ１の駆動回路５００ｆの構成を示す。
図２１において、前述した実施の形態２の図１０と同一符号は同一または相当部分を示す。この場合、異常検出回路７ｂは、上記実施の形態２と同様に、ゲート抵抗４の両端電圧を差動増幅回路３０に入力してゲート電流を検出してコンパレータ１５の−端子に入力し、このゲート電流を閾値と比較することで短絡異常の検出を行う。ここで、コンパレータ１５の−端子に入力するゲート電流信号１５ｄをキャンセル回路６のコンパレータ２３の＋端子にも入力し、異常検出におけるキャンセルの要否を判定させる。
【００４４】
図２２は、駆動回路５００ｆの動作を説明する各部の波形図をタイムチャートで示したもので、ある。
オン指令が制御回路２から出力されると、ＩＧＢＴ１のゲート電流は図２２（ａ）のようになる。(i)は、オフ指令からオン指令までのオフ期間が長く、しかもＩＧＢＴ１に異常がない場合、(ii)はオフ期間が短い場合、(iii)はオフ期間が長くＩＧＢＴ１に短絡異常（アーム短絡）が発生した場合である。
パルス発生回路２７は、制御回路２からのオン指令と同時に短いオンパルスを発生させ（図２２（ｂ））、該オンパルスの期間だけ、ゲート電流信号１５ｄはコンパレータ２３の＋端子に入力される。コンパレータ２３は、ゲート電流信号１５ｄが所定の閾値よりも高いときにＨｉｇｈ信号をパルス波形出力回路２２に出力し、パルス波形出力回路２２は、Ｈｉｇｈ信号が入力されたときに一定の長さのＨｉｇｈパルス信号を出力する。
【００４５】
(i)、(iii)のオフ期間が長い場合に、パルス波形出力回路２２はＨｉｇｈパルス信号を出力する（図２２（ｃ））。
サンプリング回路８は、制御回路２からオン指令が入力されると、ターンオンの過渡期間内の予め設定された期間にパルス８ａを出力する（図２２（ｄ））。
異常検出回路７ｂにおいて、キャンセル回路６内のパルス波形出力回路２２からのＨｉｇｈパルス信号とサンプリング回路８からのパルス８ａとを入力とするＮＡＮＤ回路６００の出力は、サンプリング回路８からのパルス８ａの期間のみＬｏｗとなる（図２２（ｅ））。ＮＡＮＤ回路６００の出力によりスイッチ１９が制御され、コンパレータ１５の＋端子の入力は、ＮＡＮＤ回路６００の出力Ｈｉｇｈ時に０となり、Ｌｏｗ時に、抵抗２８、２９で分圧された制御電圧である閾値信号１５ｅとなる。またコンパレータ１５の−端子には、上述したように差動増幅回路３０からのゲート電流信号１５ｄが入力される。即ち、サンプリング回路８からのパルス８ａの期間のみ、閾値信号１５ｅをコンパレータ１５の＋端子に入力し、コンパレータ１５は、ゲート電流信号１５ｄが閾値信号１５ｅよりも低いときに異常信号を出力する。
【００４６】
ここでは、キャンセル回路６から出力されるＨｉｇｈパルス信号は反転キャンセル信号として用いられ、Ｈｉｇｈパルス信号が発生されずＬｏｗのままであれば閾値信号１５ｅは発生されない。
以上のように、この実施の形態では、ＩＧＢＴ１のターンオン過渡期間内で、サンプリング回路８からのパルス８ａ発生期間のみゲート電流を閾値と比較して異常を検出する異常検出回路７ｂと、制御回路２からのオン指令直後のゲート電流が閾値を超えると反転キャンセル信号を発生するキャンセル回路７とを備え、反転キャンセル信号が発生されずＬｏｗのままのとき、パルス８ａ発生期間にてゲート電流の閾値を発生させず異常検出回路７ｂによる異常検出が停止されるようにした。このため、ＩＧＢＴ１のオフ期間が短くゲート電圧が下がりきらない状態でオンした場合に、異常検出回路７ｂによる異常検出が停止され、誤って異常検出するのが回避でき、駆動回路５００ｆの信頼性が向上する。また、誤った異常検出によりＩＧＢＴ１が遮断されることがないため、ＩＧＢＴ１を用いた回路の動作が安定する。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１によるＩＧＢＴの駆動回路の構成を示す図である。
【図２】この発明の実施の形態１によるＩＧＢＴが適用されるハーフブリッジ回路の構成を示す図である。
【図３】この発明の実施の形態１によるＩＧＢＴのスイッチング時のゲート電圧波形を示す図である。
【図４】この発明の実施の形態１によるＩＧＢＴの駆動回路の部分詳細図である。
【図５】この発明の実施の形態１によるＩＧＢＴの駆動回路の別例による部分詳細図である。
【図６】この発明の実施の形態１によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図７】この発明の実施の形態１によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図８】この発明の実施の形態１によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図９】この発明の実施の形態１によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図１０】この発明の実施の形態２によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図１１】この発明の実施の形態２によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図１２】この発明の実施の形態２によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図１３】この発明の実施の形態２によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図１４】この発明の実施の形態３によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図１５】この発明の実施の形態３によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図１６】この発明の実施の形態３によるタイマ回路の出力パルス幅を示す図である。
【図１７】この発明の実施の形態３の別例によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図１８】この発明の実施の形態４によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図１９】この発明の実施の形態４によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【図２０】この発明の実施の形態４の別例によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図２１】この発明の実施の形態５によるＩＧＢＴの駆動回路の詳細構成を示す図である。
【図２２】この発明の実施の形態５によるＩＧＢＴの駆動回路の動作を説明する波形図である。
【符号の説明】
【００４８】
１，１ａ，１ｂ  ＩＧＢＴ、２  制御回路、６  キャンセル回路、
７，７ａ，７ｂ  異常検出回路、８  サンプリング回路、
１５ａ  第１のゲート電圧信号、１５ｂ  第１の閾値、１５ｃ，１５ｆ  異常信号、
１５ｄ  ゲート電流信号、１５ｅ  閾値信号、２３ａ  第２のゲート電圧信号、
２３ｂ  第２の閾値、３１  異常検出キャンセル手段としてタイマ回路、
３１ａ  キャンセル指令パルス、３２  ＣＰＵ、３２ａ  キャンセル指令、
５００，５００ａ〜５００ｆ  駆動回路。
【図１】
2008182826.tif 000003
【図２】
2008182826.tif 000004
【図３】
2008182826.tif 000005
【図４】
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【図５】
2008182826.tif 000007
【図６】
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【図７】
2008182826.tif 000009
【図８】
2008182826.tif 000010
【図９】
2008182826.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2008182826.tif 000015
【図１４】
2008182826.tif 000016
【図１５】
2008182826.tif 000017
【図１６】
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【図１７】
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【図１８】
2008182826.tif 000020
【図１９】
2008182826.tif 000021
【図２０】
2008182826.tif 000022
【図２１】
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【図２２】
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