(57)【要約】【課題】不純物領域の低抵抗化を図ることのできる半導体装置の製造方法および半導体製造装置を提供する。【解決手段】半導体装置の製造方法は、以下の工程を備えている。ｎ-エピタキシャル層２にイオン注入し、ｎ-エピタキシャル層２内にｎ型不純物領域を形成する（第１工程）。第１工程後、１２００℃以上ｎ-エピタキシャル層２の融点以下の温度でｎ-エピタキシャル層２をアニールする（第２工程）。第２工程後、ｎ-エピタキシャル層２におけるｎ型不純物領域にイオン注入し、ｎ型不純物領域と重なる領域にｎ+不純物領域３および５を形成する（第３工程）。第３工程後、１２００℃以上ｎ-エピタキシャル層２の融点以下の温度でｎ-エピタキシャル層２をアニールする（第４工程）。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワイドギャップ半導体層にイオン注入し、前記ワイドギャップ半導体層内に第１導電型の第１不純物領域を形成する第１工程と、
前記第１工程後、１２００℃以上前記ワイドギャップ半導体層の融点以下の温度で前記ワイドギャップ半導体層をアニールする第２工程と、
前記第２工程後、前記ワイドギャップ半導体層における前記第１不純物領域にイオン注入し、前記第１不純物領域と重なる領域に第１導電型の第２不純物領域を形成する第３工程と、
前記第３工程後、１２００℃以上前記ワイドギャップ半導体層の融点以下の温度で前記ワイドギャップ半導体層をアニールする第４工程とを備える、半導体装置の製造方法。
【請求項２】
前記第１工程および前記第３工程におけるイオンの注入量は、ともに１×１０14／ｃｍ2以上１×１０15／ｃｍ2以下であることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１工程の前に前記ワイドギャップ半導体層上に１２００℃以上の耐熱性を有する一のマスク層を形成する工程をさらに備え、
前記第１工程および前記第３工程において、前記一のマスク層をマスクとして前記ワイドギャップ半導体層にイオン注入することを特徴とする、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記一のマスク層はＣ，Ｓｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ，Ｔｉ，およびＡｌからなる群より選ばれる少なくとも１種以上の元素を含み、かつ融点が１３００℃以上であることを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１不純物領域と前記第２不純物領域とは同一の領域であることを特徴とする、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
ワイドギャップ半導体層にイオン注入するためのイオン注入装置と、
前記ワイドギャップ半導体層をアニールするためのアニール装置と、
前記イオン注入装置と前記アニール装置との間で前記ワイドギャップ半導体層を搬送するための搬送装置とを備える、半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体製造装置に関し、より特定的には、不純物領域の低抵抗化を図ることのできる半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
ＳｉＣ（炭化ケイ素）は、Ｓｉ（ケイ素）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いワイドバンドギャップ半導体材料として知られている。ＳｉＣは、他のワイドバンドギャップ半導体材料と比べても高い耐絶縁破壊性を有するので、次世代の低損失なパワーデバイスへの適用が期待されている。ＳｉＣは、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣなど、多くの結晶構造を有している。この中で、膜形成の容易性や耐絶縁破壊性の面から、実用的な半導体装置を作製するために一般的に使用されているのが６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣである。６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣを使用する場合には、ｃ軸の結晶軸に対し垂直な（０００１）Ｓｉ面（表面にＳｉ原子が露出している面）を主面とする基板が広く用いられる。
【０００３】
ＳｉＣ半導体装置は、ＳｉＣよりなるエピタキシャル層をＳｉＣ基板上に形成し、エピタキシャル層の所望の領域にｐ型またはｎ型の不純物領域を形成することによって製造される。不純物領域は、通常、エピタキシャル層に不純物イオンを注入してエピタキシャル層をアニールし、注入された不純物を活性化することによって形成される。不純物領域の低抵抗化を図るためには、多量の不純物イオンを注入し、不純物領域を高濃度にする必要がある。
【０００４】
ところが、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどへ多量の不純物イオンを注入すると、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの結晶構造が崩れ、イオン注入された領域が連続的な非晶質層になる。非晶質層が生成すると、エピタキシャル層を１０００℃程度でアニールしても再結晶化は進行せず、不純物が活性化されにくくなる。また、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの結晶構造に３Ｃ−ＳｉＣの結晶構造が混入する。その結果、不純物領域を所望のレベルまで低抵抗化することはできなかった。
【０００５】
ここで、たとえば松波弘之著、「半導体ＳｉＣ技術と応用」、日刊工業新聞社発行、１４３ページ〜１５７ページ（非特許文献１）には、ＳｉＣのイオン注入技術に関して記載されている。非特許文献１では、イオン注入時に試料を加熱する高温注入技術が提案されている。一般にイオン注入時に生成される欠陥は、格子間原子と空孔である。これらの欠陥の密度がＳｉＣの原子密度を超えるとイオン注入された領域は非晶質化する。したがって、イオン注入された領域が非晶質化するのを避けるためには、イオン注入量を減らすか、約１０００℃に試料を加熱した状態でイオンを注入時し、イオン注入時に生成する欠陥を消滅させることが有効である。
【非特許文献１】松波弘之著、「半導体ＳｉＣ技術と応用」、日刊工業新聞社発行、１４３ページ〜１５７ページ
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１でも述べられているように、１０００℃程度の温度での高温注入では、イオン注入された領域の非晶質層の多くは基板の結晶構造に従って再結晶化するものの、注入されるイオンの飛程端付近に欠陥が残留する。このような欠陥は、高温注入の温度を上げても完全には除去することはできなかった。このため、高温注入技術では不純物領域を低抵抗化するのに限界があった。
【０００７】
また、イオン注入後のアニールの温度をたとえば１５００℃以上の高温に設定することで、イオン注入された領域を再結晶化し、欠陥を除去することも考えられる。しかしながら、１５００℃以上の温度でＳｉＣをアニールするとＳｉＣが昇華してしまい、エピタキシャル層の膜質が低下するおそれがある。このため、アニール温度を高温にする方法は現実的ではない。
【０００８】
多量の不純物を注入しても不純物領域を所望のレベルまで低抵抗化できないという上述の問題は、ＳｉＣ半導体装置だけの問題ではなく、ワイドギャップ半導体装置全般の問題であった。
【０００９】
したがって、本発明の目的は、不純物領域の低抵抗化を図ることのできる半導体装置の製造方法および半導体製造装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、以下の工程を備えている。ワイドギャップ半導体層にイオン注入し、ワイドギャップ半導体層内に第１導電型の第１不純物領域を形成する（第１工程）。第１工程後、１２００℃以上ワイドギャップ半導体層の融点以下の温度でワイドギャップ半導体層をアニールする（第２工程）。第２工程後、ワイドギャップ半導体層における第１不純物領域にイオン注入し、第１不純物領域と重なる領域に第１導電型の第２不純物領域を形成する（第３工程）。第３工程後、１２００℃以上ワイドギャップ半導体層の融点以下の温度でワイドギャップ半導体層をアニールする（第４工程）。
【００１１】
本発明の半導体装置の製造方法によれば、第１工程および第３工程の少なくとも２回のイオン注入によって第１導電型の不純物領域（第１不純物領域および第２不純物領域）が形成される。したがって、一度のイオン注入によって第１導電型の不純物領域を形成する場合に比べて、第１工程および第３工程の各々で注入する不純物イオンの量を減らすことができる。第１工程で注入する不純物イオンの量が減ればワイドギャップ半導体層が受けるダメージは小さくなるので、第２工程のアニールによってワイドギャップ半導体層のダメージを大きく回復させることができ、不純物を活性化することができる。同様に、第３工程で注入する不純物イオンの量が減ればワイドギャップ半導体層が受けるダメージは小さくなるので、第４工程のアニールによってワイドギャップ半導体層のダメージを大きく回復させることができ、不純物を活性化することができる。その結果、不純物領域の低抵抗化を図ることができる。
【００１２】
上記製造方法において好ましくは、第１工程および第３工程におけるイオンの注入量は、ともに１×１０14／ｃｍ2以上１×１０15／ｃｍ2以下である。
【００１３】
イオンの注入量を１×１０14／ｃｍ2以上とすることにより、高濃度の不純物領域を形成するために何度もイオン注入およびアニールを繰り返す必要がなくなるので、製造工程の簡略化を図ることができる。イオンの注入量を１×１０15／ｃｍ2以下とすることにより、多量の不純物イオンの注入によりワイドギャップ半導体層の結晶構造が崩れることを回避できる。
【００１４】
上記製造方法において好ましくは、第１工程の前にワイドギャップ半導体層上に１２００℃以上の耐熱性を有する一のマスク層を形成する工程がさらに備えられている。第１工程および第３工程において、一のマスク層をマスクとしてワイドギャップ半導体層にイオン注入する。
【００１５】
これにより、第２工程においてマスク層を除去することなくワイドギャップ半導体層をアニールすることができるので、第３工程においても第１工程と同じマスク層を用いることができる。したがって、第３工程において第１工程とは別のマスク層を新たに形成する必要がなくなるので、製造工程の簡略化を図ることができる。また、第３工程におけるイオン注入の精度が向上する。
【００１６】
なお、「１２００℃以上の耐熱性を有する」とは、１２００℃未満の温度ではワイドギャップ半導体層をマスクする機能を損なわないことを意味する。
【００１７】
上記製造方法において好ましくは、上記一のマスク層はＣ（炭素），Ｓｉ，Ｔａ（タンタル），Ｍｏ（モリブデン），Ｗ（タングステン），Ｎｉ（ニッケル），Ｔｉ（チタン），およびＡｌ（アルミニウム）からなる群より選ばれる少なくとも１種以上の元素を含んでおり、かつ融点が１３００℃以上である。
【００１８】
これらの元素を含む材料は耐熱性に優れ、１２００℃以上のアニールに耐え得るので、マスク層として適している。
【００１９】
上記製造方法において好ましくは、第１不純物領域と第２不純物領域とは同一の領域である。
【００２０】
本発明の半導体製造装置は、基板にイオン注入するためのイオン注入装置と、基板をアニールするためのアニール装置と、イオン注入装置とアニール装置との間で基板を搬送するための搬送装置とを備えている。
【００２１】
本発明の半導体製造装置によれば、イオン注入装置でワイドギャップ半導体層にイオンを注入した後で、イオン注入装置からアニール装置へワイドギャップ半導体層を搬送し、アニール装置においてワイドギャップ半導体層がアニールされる。そして、アニール装置からイオン注入装置へワイドギャップ半導体層を搬送し、イオン注入装置でワイドギャップ半導体層にイオンを再び注入した後で、イオン注入装置からアニール装置へワイドギャップ半導体層を搬送し、アニール装置においてワイドギャップ半導体層が再びアニールされる。つまり、少なくとも２回のイオン注入によってワイドギャップ半導体層に第１導電型の不純物領域が形成される。したがって、一度のイオン注入によって第１導電型の不純物領域を形成する場合に比べて、各イオン注入において注入する不純物イオンの量を減らすことができる。各イオン注入で注入する不純物イオンの量が減ればワイドギャップ半導体層が受けるダメージは小さくなるので、アニールによってワイドギャップ半導体層のダメージを大きく回復させることができ、不純物を活性化することができる。その結果、イオン注入によって形成された不純物領域の低抵抗化を図ることができる。
【００２２】
加えて、上記のイオン注入およびアニールを連続的に行なうことができるので、不純物領域を効率的に低抵抗化することができる。
【発明の効果】
【００２３】
本発明の半導体装置の製造方法および半導体製造装置によれば、不純物領域の低抵抗化を図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施の形態について図に基づいて説明する。
本実施の形態においては、半導体装置として横型のＪＦＥＴ（Junction  Field  Effect  Transistor）を製造する場合について説明する。図１は、本発明の一実施の形態において製造される半導体装置の一例を示す断面図である。図１を参照して、ＪＦＥＴは、ｐ型基板１と、ｎ-エピタキシャル層２と、ｎ+不純物領域３と、ｐ+不純物領域４と、ｎ+不純物領域５と、ソース電極８ａと、ゲート電極８ｂと、ドレイン電極８ｃと、絶縁膜６と、コンタクト１０ａ〜１０ｃとを備えている。ｐ型基板１の主面上にｎ-エピタキシャル層２が形成されており、ｎ-エピタキシャル層２の表面にはｎ+不純物領域３と、ｐ+不純物領域４と、およびｎ+不純物領域５との各々が間隔を空けて形成されている。
【００２５】
ｎ-エピタキシャル層２上にはソース電極８ａと、ゲート電極８ｂと、ドレイン電極８ｃとが形成されている。ソース電極８ａはｎ+不純物領域３にオーミック接触しており、ゲート電極８ｂはｐ+不純物領域４にオーミック接触しており、ドレイン電極８ｃはｎ+不純物領域５にオーミック接触している。
【００２６】
ｎ-エピタキシャル層２上には、ソース電極８ａと、ゲート電極８ｂと、ドレイン電極８ｃとを覆うように絶縁膜６が形成されている。絶縁膜６には孔９ａ〜９ｃの各々が形成されており、孔９ａ〜９ｃの各々の内部にはコンタクト１０ａ〜１０ｃの各々が形成されている。ソース電極８ａ、ゲート電極８ｂ、およびドレイン電極８ｃの各々はコンタクト１０ａ〜１０ｃの各々を介して配線（図示なし）に電気的に接続されている。
【００２７】
本実施の形態のＪＦＥＴにおいては、ゲート電極８ｂに加える電圧によってドレイン電極８ｃとソース電極８ａとの間に流れる電流が制御される。具体的には、ゲート電極８ｂに逆方向電圧を加えると、ｐ+不純物領域４との境界面からｎ-エピタキシャル層２の内部へ空乏層が広がり、ｐ型基板１に達する。これにより、ｐ+不純物領域４の真下の電流経路が遮断され、ドレイン電極８ｃからソース電極８ａへ電流が流れなくなる。一方、ゲート電極８ｂに電圧を加えない場合には、ｐ+不純物領域４の真下のｎ-エピタキシャル層２を電流経路として、ドレイン電極８ｃからソース電極８ａへ電流が流れる。
【００２８】
ｎ+不純物領域３および４が形成されていることによって、ソース電極８ａとｎ-エピタキシャル層２との間の接触抵抗、ドレイン電極８ｃとｎ-エピタキシャル層２との間の接触抵抗、ｎ-エピタキシャル層２のシート抵抗が小さくなり、ＪＦＥＴの消費電力を低減することができる。また、ｐ+不純物領域４を高濃度とすることで、ｎ-エピタキシャル層２へ空乏層が延びやすくなる。
【００２９】
続いて、本実施の形態における半導体装置の製造方法について、図２〜図１３を用いて説明する。
【００３０】
始めに図２を参照して、ＳｉＣよりなるｐ型基板１を準備する。次に、たとえばＣＶＤ（Chemical  Vapor  Deposition）法を用いて、ｐ型基板１の主面上にＳｉＣよりなるｎ-エピタキシャル層２（ワイドギャップ半導体層）を形成する。なお、ｐ型基板１としてＳｉＣの代わりに、たとえばＧａＮ、ＡｌＮ、またはダイヤモンドなどのワイドギャップ半導体を準備し、ｎ-エピタキシャル層２としてこれらのワイドギャップ半導体よりなる層を形成してもよい。エピタキシャル層２はたとえば３μｍの厚さで、１×１０16／ｃｍ3の不純物濃度で形成される。
【００３１】
次に図３を参照して、ｎ-エピタキシャル層２上にマスク層２１を形成する。次に、マスク層２１に孔２１ａを形成する。孔２１ａの底部には、ｎ+不純物領域３および５（図１）を形成する部分のｎ-エピタキシャル層２が露出する。
【００３２】
マスク層２１は、マスク層は１２００℃以上の耐熱性を有していることが好ましく、Ｃ，Ｓｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ，Ｔｉ，およびＡｌからなる群より選ばれる少なくとも１種以上の元素を含み、かつ融点が１３００℃以上であることがより好ましい。具体的には、Ｃや、ＳｉＯ2（酸化ケイ素）や、Ｓｉ3Ｎ4（窒化シリコン）や、Ｔａ，Ｗ，Ｍｏ，Ｔｉ，またはＮｉなどの高融点金属、これらの高融点金属の酸化物、およびこれらの高融点金属の炭化物などが好ましい。また、ｎ-エピタキシャル層２を構成する材料との反応性の低い材料が好ましい。
【００３３】
次に、図４に示す半導体製造装置を用いて、ｎ-エピタキシャル層２に対して不純物イオンの注入と、ｎ-エピタキシャル層２のアニールとを複数回行なう。これにより、ｎ-エピタキシャル層２の表面にｎ+不純物領域３および５（図１）の各々が形成される。この工程について以下に詳細に説明する。
【００３４】
図４は、本発明の一実施の形態における半導体装置の製造装置の構成を模式的に示す図である。図４を参照して、本実施の形態における製造装置は、イオン注入装置５０と、アニール装置としてのアニール炉チャンバ５８と、ロードロック室５９と、搬送装置としての３つの搬送路６０ａ〜６０ｃとを備えている。イオン注入装置５０は、ソース（イオン源）５１と、イオン源引出し部５２と、加速器５３と、質量分析器５４と、レンズ５５と、イオン注入装置チャンバ５６とにより構成されている。イオン注入装置チャンバ５６には加熱機構（図示なし）が形成されていてもよい。イオン注入装置チャンバ５６とアニール炉チャンバ５８とは搬送路６０ｃで接続されており、アニール炉チャンバ５８とロードロック室５９とは搬送路６０ｂで接続されており、ロードロック室５９とイオン注入装置５０とは搬送路６０ａで接続されている。イオン注入装置チャンバ５６、アニール炉チャンバ５８、ロードロック室５９、および搬送路６０ａ〜６０ｃの各々は減圧状態に保たれている。
【００３５】
図４および図５を参照して、孔２１ａを有するマスク層２１をｎ-エピタキシャル層２上に形成した後で、減圧されたロードロック室５９内にｐ型基板１を搬入する。そして、搬送路６０ａを通じて、ロードロック室５９からイオン注入装置チャンバ５６内へｐ型基板１を搬送する。そして、マスク層２１をマスクとして、たとえばＰ（リン）イオン、Ｎ（窒素）イオン、またはＡｓ（ヒ素）イオンなどの不純物イオンをｎ-エピタキシャル層２に注入する。その結果、ｎ-エピタキシャル層２内にｎ型不純物領域３ａおよび５ａ（第１不純物領域）が形成される（第１工程）。ｎ型不純物領域３ａおよび５ａの各々の不純物濃度は、ｎ+不純物領域３および５（図１）の各々の不純物濃度よりも低い。注入時のｐ型基板１の温度はたとえば室温に保たれる。
【００３６】
イオン注入の際、イオン注入装置５０では、イオン源引出し部５２によってソース５１から不純物イオンが引き出され、加速器５３によって不純物イオンが必要なエネルギに達するまで加速され、質量分析器５４によってソース５１から引き出されたイオンから所望の不純物イオンのみが分離され、レンズ５５によって必要なイオン価数を選択してイオン注入装置チャンバ５６内の被注入物に向けてイオンビームが照射される。
【００３７】
ここで、上記第１工程において注入される不純物イオンの量は、一度のイオン注入によってｎ+不純物領域３および５を形成する場合の不純物イオンの量に比べて少ないので、上記第１工程によってｎ-エピタキシャル層２が受けるダメージは小さい。
【００３８】
続いて、搬送路６０ｃを通じて、イオン注入装置チャンバ５６からアニール炉チャンバ５８内へｐ型基板１を搬送する。そして、アニール炉チャンバ５８内において、１２００℃以上ｎ-エピタキシャル層２の融点以下の温度でｎ-エピタキシャル層２をアニールする（第２工程）。たとえば１２００℃で１０分間ｎ-エピタキシャル層２をアニールする。
【００３９】
ここで、上記第１工程によってｎ-エピタキシャル層２が受けるダメージは小さいので、第２工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、ｎ型不純物領域３ａおよび５ａ内の不純物イオンが十分に活性化される。
【００４０】
次に図４および図６を参照して、搬送路６０ｃを通じて、アニール炉チャンバ５８からイオン注入装置チャンバ５６へｐ型基板１を搬送する。そして、マスク層２１をマスクとして、たとえばＰイオン、Ｎイオン、またはＡｓイオンなどの不純物イオンをｎ型不純物領域３ａおよび５ａと重なる領域に注入する。その結果、ｎ型不純物領域３ａおよび５ａと重なる領域にｎ+不純物領域３および５が形成される（第３工程）。注入時のｐ型基板１の温度はたとえば室温に保たれる。
【００４１】
本実施の形態においては、上記第３工程のイオン注入の加速電圧が上記第１工程のイオン注入の加速電圧と同じにされている。その結果、ｎ型不純物領域３ａおよび５ａと、上記第３工程のイオン注入によって形成される不純物領域（第２不純物領域）とが同一の領域（第１不純物領域の濃度分布と第２不純物領域の濃度分布とが同一）になり、ｎ+不純物領域３および５が形成される。
【００４２】
なお、上記第３工程のイオン注入の加速電圧を上記第１工程のイオン注入の加速電圧とは異なる電圧に設定してもよい。たとえば上記第３工程におけるイオン注入の加速電圧を上記第１工程のイオン注入の加速電圧よりも小さくした場合には、図７に示すように、ｎ型不純物領域３ａおよび５ａの各々の表面にｎ+不純物領域３および５の各々が形成される。
【００４３】
ここで、上記第３工程において注入される不純物イオンの量は、一度のイオン注入によってｎ+不純物領域３および５を形成する場合の不純物イオンの量に比べて少ないので、上記第３工程によってｎ-エピタキシャル層２が受けるダメージは小さい。
【００４４】
また、第３工程においても第１工程と同じマスク層２１を用いることができるので、第３工程において第１工程とは別のマスク層を新たに形成する必要がなくなる。これにより、製造工程の簡略化を図ることができる。また、第３工程におけるイオン注入の精度が向上する。
【００４５】
次に図４および図６を参照して、搬送路６０ｃを通じて、イオン注入装置チャンバ５６からアニール炉チャンバ５８内へｐ型基板１を搬送する。そして、第２工程と同様の方法でｎ-エピタキシャル層２をアニールする（第４工程）。
【００４６】
ここで、上記第３工程によってｎ-エピタキシャル層２が受けるダメージは小さいので、第４工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、ｎ+不純物領域３および５内の不純物イオンが十分に活性化される。
【００４７】
その後、搬送路６０ｂを通じて、アニール炉チャンバ５８からロードロック室５９内へｐ型基板１を搬送し、ｐ型基板１を取り出す。以上のようにして、ｎ-エピタキシャル層２の表面にｎ+不純物領域３および５の各々が形成される。
【００４８】
本実施の形態においては、ｎ+不純物領域３および５を形成するために不純物イオンの注入およびアニールを２回繰り返す場合について示したが、さらに不純物イオンの注入およびアニールを繰り返してもよい。たとえば不純物イオンの注入およびアニールを５回繰り返す場合、第１工程および第３工程におけるイオンの注入量をともに１×１０15／ｃｍ2のとすれば、イオンの総注入量が５×１０15／ｃｍ2となる。第１工程および第３工程におけるイオンの注入量は互いに異なっていてもよいが、１×１０14／ｃｍ2以上１×１０15／ｃｍ2以下であることが好ましい。イオンの注入量を１×１０14／ｃｍ2以上とすることにより、ｎ+不純物領域３および５を形成するために何度もイオン注入およびアニールを繰り返す必要がなくなるので、製造工程の簡略化を図ることができる。イオンの注入量を１×１０15／ｃｍ2以下とすることにより、多量の不純物イオンの注入によりｎ-エピタキシャル層２の結晶構造が崩れることを回避できる。
【００４９】
次に図６および図８を参照して、マスク層２１をエッチングにより除去する。
次に、ｎ-エピタキシャル層２に対して不純物イオンの注入と、ｎ-エピタキシャル層２のアニールとを複数回行ない、ｎ-エピタキシャル層２の表面にｐ+不純物領域４を形成する。ｐ+不純物領域４は、ｎ+不純物領域３および５の形成方法とほぼ同様の方法により、以下のようにして形成される。
【００５０】
図９を参照して、孔２２ａを有するマスク層２２をｎ-エピタキシャル層２上に形成する。そして、マスク層２２をマスクとして、たとえばＡｌ（アルミニウム）イオンなどの不純物イオンをｎ-エピタキシャル層２に注入する。その結果、ｎ-エピタキシャル層２内にｐ型不純物領域４ａ（第１不純物領域）が形成される（第１工程）。ｐ型不純物領域４ａの不純物濃度は、ｐ+不純物領域４（図１）の不純物濃度よりも低い。注入時のｐ型基板１の温度はたとえば室温に保たれる。
【００５１】
ここで、上記第１工程において注入される不純物イオンの量は、一度のイオン注入によってｐ+不純物領域４を形成する場合の不純物イオンの量に比べて少ないので、上記第１工程によってｎ-エピタキシャル層２が受けるダメージは小さい。
【００５２】
続いて、１２００℃以上ｎ-エピタキシャル層２の融点以下の温度でｎ-エピタキシャル層２をアニールする（第２工程）。たとえば１２００℃で３０分間ｎ-エピタキシャル層２をアニールする。
【００５３】
ここで、上記第１工程によってｎ-エピタキシャル層２が受けるダメージは小さいので、第２工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、ｐ型不純物領域４ａ内のＡｌイオンが十分に活性化される。
【００５４】
次に図１０を参照して、マスク層２２をマスクとして、たとえばＡｌイオンなどの不純物イオンをｐ型不純物領域４ａと重なる領域に注入する。その結果、ｐ型不純物領域４ａと重なる領域にｐ+不純物領域４が形成される（第３工程）。注入時のｐ型基板１の温度はたとえば室温に保たれる。
【００５５】
本実施の形態においては、上記第３工程のイオン注入の加速電圧が上記第１工程のイオン注入の加速電圧と同じにされている。その結果、ｐ型不純物領域４ａと、上記第３工程のイオン注入によって形成される不純物領域（第２不純物領域）とが同一の領域となり、ｐ+不純物領域４が形成される。
【００５６】
ここで、上記第３工程において注入される不純物イオンの量は、一度のイオン注入によってｐ+不純物領域４を形成する場合の不純物イオンの量に比べて少ないので、上記第３工程によってｎ-エピタキシャル層２が受けるダメージは小さい。
【００５７】
続いて、第２工程と同様の方法でｎ-エピタキシャル層２をアニールする（第４工程）。
【００５８】
ここで、上記第３工程によってｎ-エピタキシャル層２が受けるダメージは小さいので、第４工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、ｐ+不純物領域４内の不純物イオンが十分に活性化される。
【００５９】
本実施の形態においては、ｐ+不純物領域４を形成するために不純物イオンの注入およびアニールを２回繰り返す場合について示したが、さらに不純物イオンの注入およびアニールを繰り返してもよい。たとえば不純物イオンの注入およびアニールを５回繰り返す場合、第１工程および第３工程におけるイオンの注入量をともに２×１０14／ｃｍ2とすれば、イオンの総注入量が１×１０15／ｃｍ2となる。第１工程および第３工程におけるイオンの注入量は互いに異なっていてもよいが、１×１０14／ｃｍ2以上１×１０15／ｃｍ2以下であることが好ましい。
【００６０】
次に図１０および図１１を参照して、マスク層２２をエッチングにより除去する。
次に図１２を参照して、ｎ-エピタキシャル層２の上面全面にたとえばＮｉなどよりなる金属膜を形成し、通常の写真製版技術およびエッチング技術により所望の形状に金属膜をパターニングする。これにより、ｎ+不純物領域３上にソース電極８ａが形成され、ｐ+不純物領域４上にゲート電極８ｂが形成され、ｎ+不純物領域５上にドレイン電極８ｃが形成される。
【００６１】
次に図１３を参照して、ソース電極８ａ、ゲート電極８ｂ、およびドレイン電極８ｃの各々を覆うように、ｎ-エピタキシャル層２上にたとえばＳｉＯ2よりなる絶縁膜６を形成する。続いて、通常の写真製版技術およびエッチング技術により、絶縁膜６に孔９ａ〜９ｃの各々を形成する。孔９ａ〜９ｃの各々の底部にはソース電極８ａ、ゲート電極８ｂ、およびドレイン電極８ｃの各々が露出する。
【００６２】
次に図１を参照して、孔９ａ〜９ｃの各々を埋めるように、たとえばＡｌやＷなどよりなる導電膜が絶縁膜６上に形成される。そして、たとえばＣＭＰ（Chemical  Mechanical  Polish）により絶縁膜６上の余分な導電膜を除去する。これにより、コンタクト１０ａ〜１０ｃの各々が形成される。その後、図示しない配線を絶縁膜６上に形成し、本実施の形態のＪＦＥＴが完成する。
【００６３】
本実施の形態における半導体装置の製造方法は、以下の工程を備えている。ｎ-エピタキシャル層２にイオン注入し、ｎ-エピタキシャル層２内にｎ型不純物領域３および５を形成する（第１工程）。第１工程後、１２００℃以上ｎ-エピタキシャル層２の融点以下の温度でｎ-エピタキシャル層２をアニールする（第２工程）。第２工程後、ｎ型不純物領域３および５にイオン注入し、ｎ型不純物領域３および５と重なる領域にｎ+不純物領域３および５を形成する（第３工程）。第３工程後、１２００℃以上ワイドギャップ半導体層の融点以下の温度でｎ-エピタキシャル層２をアニールする（第４工程）。
【００６４】
本実施の形態における半導体製造装置は、基板にイオン注入するためのイオン注入装置５０と、基板をアニールするためのアニール炉チャンバ５８と、イオン注入装置５０とアニール炉チャンバ５８との間で基板を搬送するための搬送路６０ｃとを備えている。
【００６５】
本実施の形態における半導体装置の製造方法および半導体製造装置によれば、第１工程および第３工程の少なくとも２回のイオン注入によってｎ+不純物領域３および５が形成される。したがって、一度のイオン注入によってｎ+不純物領域３および５の不純物領域を形成する場合に比べて、第１工程および第３工程の各々で注入する不純物イオンの量を減らすことができる。第１工程で注入する不純物イオンの量が減ればｎ-エピタキシャル層２が受けるダメージは小さくなるので、第２工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、不純物を活性化することができる。同様に、第３工程で注入する不純物イオンの量が減ればｎ-エピタキシャル層２が受けるダメージは小さくなるので、第４工程のアニールによってｎ-エピタキシャル層２のダメージを大きく回復させることができ、不純物を活性化することができる。その結果、ｎ+不純物領域３および５の低抵抗化を図ることができる。
【００６６】
加えて、本実施の形態における半導体製造装置によれば、第１工程〜第４工程のイオン注入およびアニールを連続的に行なうことができるので、ｎ+不純物領域３および５を効率的に低抵抗化することができる。
【００６７】
なお、本実施の形態においては、ＪＦＥＴの製造方法について示したが、本発明の半導体装置の製造方法は、ＪＥＦＴ以外のトランジスタの製造方法にも適用することができ、またトランジスタ以外の半導体装置（たとえばダイオードなど）にも適用することができる。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明は、ＳｉＣなどのワイドギャップ半導体のイオン注入技術として好適である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施の形態において製造される半導体装置の一例を示す断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図４】本発明の一実施の形態における半導体製造装置の構成を模式的に示す図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第４工程の他の例を示す断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法の第７工程を示す断面図である。
【図１１】本発明の一実施の形態における半導体装置の製造方法の第８工程を示す断面図である。
【図１２】本発明の一実施の形態における半導体装置の製造方法の第９工程を示す断面図である。
【図１３】本発明の一実施の形態における半導体装置の製造方法の第１０工程を示す断面図である。
【符号の説明】
【００７１】
１  ｐ型基板、２  ｎ-エピタキシャル層、３，５  ｎ+不純物領域、３ａ，５ａ  ｎ型不純物領域、４  ｐ+不純物領域、４ａ  ｐ型不純物領域、６  絶縁膜、８ａ  ソース電極、８ｂ  ゲート電極、８ｃ  ドレイン電極、９ａ〜９ｃ，２１ａ，２２ａ  孔、１０ａ〜１０ｃ  コンタクト、２１，２２  マスク層、５０  イオン注入装置、５１  ソース（イオン源）、５２  イオン源引出し部、５３  加速器、５４  質量分析器、５５  レンズ、５６  イオン注入装置チャンバ、５８  アニール炉チャンバ、５９  ロードロック室、６０ａ〜６０ｃ  搬送路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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