(57)【要約】      （修正有）【課題】ビット線の低抵抗化と装置の微細化を同時に実現する不揮発性半導体記憶装置及びその製造方法の提供。【解決手段】ビット線が、チャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第１のゲート電極をマスクとして自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ-2の注入量でイオン注入することで形成された第１ビット線１７と、前記第１のゲート電極及び前記サイドウォールスペーサー１８をマスクとして自己整合的に形成された第２ビット線からなり、前記第２ビット線が、前記第１ビット線１７より深く形成され、かつ前記第１ビット線１７より高い不純物濃度を有し、チャネル幅方向に隣接する２つの前記第１のゲート電極１７が、その間で、かつ前記ビット線に隣接する領域にＢＦ2を１Ｅ１３〜１Ｅ１４ｃｍ-2の注入量でイオン注入することで形成された素子分離拡散領域を有する。【選択図】図１
2008135770.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜である第１の絶縁膜を介して浮遊ゲートである第１のゲート電極をチャネル長方向に少なくとも２つかつチャネル幅方向に少なくとも２つそれぞれ隣接して設け、前記第１のゲート電極のチャネル長方向の両側壁にサイドウォールスペーサーを有し、前記第１のゲート電極間の前記半導体基板の表面層に前記半導体基板とは異なる導電型の不純物拡散領域からなるビット線を備え、
前記ビット線が、チャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第１のゲート電極をマスクとして自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ-2の注入量でイオン注入することで形成された第１ビット線と、前記第１のゲート電極及び前記サイドウォールスペーサーをマスクとして自己整合的に形成された第２ビット線からなり、
前記第２ビット線が、前記第１ビット線より深く形成され、かつ前記第１ビット線より高い不純物濃度を有し、
チャネル幅方向に隣接する２つの前記第１のゲート電極が、その間で、かつ前記ビット線に隣接する領域にＢＦ2を１Ｅ１３〜１Ｅ１４ｃｍ-2の注入量でイオン注入することで形成された素子分離拡散領域を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板が、サイドウォールスペーサーの隣接領域に溝を備え、第２ビット線が該溝の表面層に形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
溝が、第１のゲート電極及びサイドウォールスペーサーをマスクとして自己整合的に形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記チャネル幅方向に隣接する２つの前記第１のゲート電極の間に位置する前記素子分離拡散領域が、前記素子分離領域のチャネル幅方向に沿う中心線に対して、線対称の不純物拡散濃度分布を有する請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にトンネル酸化膜である第１の絶縁膜を介して浮遊ゲートである第１のゲート電極を形成するためのチャネル幅方向に延在する少なくとも２つの層をチャネル長方向に隣接して形成する工程と、
前記２つの層をマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する２つの前記第１のゲート電極により共有され、かつチャネル幅方向に延在する第１ビット線を自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ-2の注入量でイオン注入することで形成する工程と、
前記２つの層のチャネル長方向の両側壁にサイドウォールスペーサーを形成する工程と、
前記２つの層及び前記サイドウォールスペーサーをマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、前記第１ビット線より深く形成され、かつ前記第１ビット線より高い不純物濃度を有する第２ビット線を自己整合的に形成する工程と、
チャネル幅方向に延在する前記２つの層をチャネル長方向の断面でそれぞれ分割することで、浮遊ゲートである第１のゲート電極をチャネル長方向に少なくとも２つかつチャネル幅方向に少なくとも２つ隣接して形成する工程と、
チャネル幅方向に隣接する２つの前記第１のゲート電極間で、かつ前記第１ビット線と前記第２ビット線とからなる１組の前記ビット線に隣接する領域にＢＦ2を１Ｅ１３〜１Ｅ１４ｃｍ-2の注入量でイオン注入することで素子分離拡散領域を形成する工程からなる不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第１のゲート電極及び前記サイドウォールスペーサーをマスクとして前記半導体基板に不純物イオン注入を行い前記第２ビット線を自己整合的に形成する工程が、前記第１のゲート電極のチャネル長方向の側壁に前記サイドウォールスペーサーを形成する工程の後、前記第１のゲート電極及び前記サイドウォールスペーサーをマスクとして前記半導体基板に溝を形成する工程と、前記第１のゲート電極及び前記サイドウォールスペーサーをマスクとして前記溝に不純物イオン注入を行い前記第２ビット線を自己整合的に形成する工程とからなる請求項５に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、種々の不揮発性半導体記憶装置が提案されているが、その中の代表的なものに米国特許第４，２６７，６３２号に開示されている不揮発性半導体記憶装置がある。この装置の概略断面図を図１０（ｄ）に示す。
【０００３】
図１０（ｄ）の不揮発性半導体記憶装置は、第１ポリシリコン層１３'からなる浮遊ゲートとその両側のビット線１７'からなる単位を１セルとし、そのセルがアレイ状に配置されている。更に、ビット線１７'は隣接する浮遊ゲートに共有されている。
【０００４】
上記従来の不揮発性半導体記憶装置の製造方法について、図１０（ａ）〜（ｄ）を用いて説明する。
【０００５】
まず、図１０（ａ）に示すように、第１導電型の半導体基板１１に酸化膜１２を形成した後、第１ポリシリコン層１３'をパターンニングする。
【０００６】
次いで、図１０（ｂ）に示すように、Ｎ型不純物を有し、接合深さの浅いビット線１７'を形成する。
【０００７】
次に、図１０（ｃ）に示すように酸化膜を電極間に埋め込む。
【０００８】
更に、図１０（ｄ）に示すように、絶縁膜２３を積層し、その後、第２ポリシリコン層２４''を堆積し、コントロールゲートをパターンニングして形成する。
【０００９】
これらの工程を経ることにより、浮遊ゲートとコントロールゲートが形成される。その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して不揮発性半導体記憶装置が形成される。
【００１０】
また、この従来技術の平面図及びＡ−Ａ′断面の断面図を図１１（ａ）及び図１１（ｂ）に示す。コントロールゲート２４間で、かつビット線１７'間に位置する素子分離領域には（図１１（ａ）の白四角の領域）、ビット線間耐圧を向上させるために、基板と同じ導電型の不純物拡散領域２７（ｐ＋）を有する。
【００１１】
更に、図１２に本構造の簡略した等価回路図を示す。浮遊ゲート１の周囲に酸化膜を介して半導体基板及びビット線間に形成される容量２（Ｃｔｕｎ）と、浮遊ゲート１とコントロールゲート３の間に第２の絶縁膜を介して提供される容量４（Ｃｐｐ）が接続されている。
【００１２】
この浮遊ゲートの電位は、コントロールゲート３と半導体基板５及びビット線６ａと６ｂとの電位による容量結合により制御される。今、浮遊ゲート１の電位をＶｆｇ、コントロールゲート３の電位をＶｃｇ、簡単のためにビット線６ａと６ｂの電位と半導体基板５の電位を同一として、これをＶｓｕｂとすると、
Ｖｆｇ＝（Ｖｃｇ−Ｖｓｕｂ）＊Ｃｐｐ／（Ｃｐｐ＋Ｃｔｕｎ）となり、
Ｃｐｐ／（Ｃｐｐ＋Ｃｔｕｎ）をゲート容量結合比Ｒｃｇ（所謂カップリング比）と定義すると、
Ｖｆｇ＝（Ｖｃｇ−Ｖｓｕｂ）＊Ｒｃｇ
であらわすことができる。
【００１３】
Ｃｐｐを形成するキャパシタは、下部電極をビット線毎に分離された浮遊ゲート１に沿って、上部電極をワード線に沿って、接続され、ビット線ごとに分離されたコントロールゲート３により構成される。これは、ビット線ピッチから浮遊ゲート分離幅を引いた寸法とコントロールゲート幅の積による面積、すなわち浮遊ゲートとコントロールゲートが接する面積で定義される。
【００１４】
また、Ｃｔｕｎは、浮遊ゲートにより形成される不揮発性半導体記憶装置のチャネル方向のゲート長と、これに直交する方向のゲート幅との積による面積、すなわち浮遊ゲートと半導体基板及びビット線が酸化膜を介して接する面積とで定義される。
【００１５】
不揮発性半導体記憶装置に対するコンタクトが複数の不揮発性半導体記憶装置のドレインに隣接していないメモリセルアレイ（コンタクトレスメモリセルアレイ）では、コントロールゲート幅と浮遊ゲート幅はほぼ同一であり、しかも最小加工寸法で制限される。そのため、特にＣｔｕｎを構成する面積は、不揮発性半導体記憶装置のチャネル長方向の浮遊ゲートの幅（チャネル長）に大きく依存する。すなわち、この浮遊ゲートの幅が小さいほど、ゲート容量結合比Ｒｃｇが大きくなり、より低電圧で、コントロールゲートの電圧を制御可能になり、不揮発性半導体記憶装置の動作電圧の低減を図ることができる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
不揮発性半導体記憶装置の微細化の進展と共に、ソースあるいはドレインは、より浅い接合へ、また、浮遊ゲートとソースあるいはドレインとのオーバーラップ寸法が縮小化の方向に進んでいる。
【００１７】
しかしながら、上記不揮発性半導体記憶装置のビット線１７'は、ソースあるいはドレインと配線とを兼ねているため、ソースあるいはドレインをより浅い接合とした場合、微細化につれて、ビット線の配線抵抗が増大し、読み出し速度や書き換え速度が劣化する。
【００１８】
逆に、ビット線の低抵抗化を優先させた場合、拡散プロファイルは、深く、高濃度になることから、ゲートとのオーバーラップ領域、すなわち、不揮発性半導体記憶装置の無効領域寸法が増大する。その結果、不揮発性半導体記憶装置の微細化は困難となる。
【００１９】
また、図１１（ａ）に示されているように、ビット線１７'（ｎ＋）と素子分離拡散領域２７（ｐ＋）の接合領域２６において、配線の低抵抗化を優先させるためにビット線の不純物濃度を上げた場合、接合が急峻になることから、ビット線と半導体基板間の耐圧が劣化するという課題があった。
【００２０】
更に、ビット線を低抵抗化するために、その深さを深くした場合、ビット線すなわちソースとドレインの無効長が大きくなる。そのため、ある一定のゲート長を確保することを前提とした場合、無効長の分だけ、上記ゲート長も大きくなる。この結果、半導体基板と浮遊ゲート間の容量が増加し、上記ゲート容量結合比Ｒｃｇが低下するという課題があった。
【００２１】
また、この無効長の増大は、ビット線と浮遊ゲートの容量結合を増加させる。その結果、読み出し又は書き込み動作時にドレインとなるビット線の電位を上げた際に、この電圧による容量結合により、非選択ワード線、選択ビット線の浮遊ゲートの電位が上昇し、ビット線間リークの増大を招くという課題があった。
【課題を解決するための手段】
【００２２】
かくして本発明によれば、半導体基板上にトンネル酸化膜である第１の絶縁膜を介して浮遊ゲートである第１のゲート電極をチャネル長方向に少なくとも２つかつチャネル幅方向に少なくとも２つそれぞれ隣接して設け、前記第１のゲート電極のチャネル長方向の両側壁にサイドウォールスペーサーを有し、前記第１のゲート電極間の前記半導体基板の表面層に前記半導体基板とは異なる導電型の不純物拡散領域からなるビット線を備え、
前記ビット線が、チャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、かつ前記第１のゲート電極をマスクとして自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ-2の注入量でイオン注入することで形成された第１ビット線と、前記第１のゲート電極及び前記サイドウォールスペーサーをマスクとして自己整合的に形成された第２ビット線からなり、
前記第２ビット線が、前記第１ビット線より深く形成され、かつ前記第１ビット線より高い不純物濃度を有し、
チャネル幅方向に隣接する２つの前記第１のゲート電極が、その間で、かつ前記ビット線に隣接する領域にＢＦ2を１Ｅ１３〜１Ｅ１４ｃｍ-2の注入量でイオン注入することで形成された素子分離拡散領域を有することを特徴とする第１の不揮発性半導体記憶装置が提供される。
【００２３】
更に、本発明によれば、半導体基板上にトンネル酸化膜である第１の絶縁膜を介して浮遊ゲートである第１のゲート電極を形成するためのチャネル幅方向に延在する少なくとも２つの層をチャネル長方向に隣接して形成する工程と、
前記２つの層をマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する２つの前記第１のゲート電極により共有され、かつチャネル幅方向に延在する第１ビット線を自己整合的にＡｓを５Ｅ１４〜１Ｅ１５ｃｍ-2の注入量でイオン注入することで形成する工程と、
前記２つの層のチャネル長方向の両側壁にサイドウォールスペーサーを形成する工程と、
前記２つの層及び前記サイドウォールスペーサーをマスクとして前記半導体基板に前記半導体基板とは異なる導電型の不純物イオン注入を行いチャネル長方向に隣接する２つの前記第１のゲート電極により共有され、チャネル幅方向に延在し、前記第１ビット線より深く形成され、かつ前記第１ビット線より高い不純物濃度を有する第２ビット線を自己整合的に形成する工程と、
チャネル幅方向に延在する前記２つの層をチャネル長方向の断面でそれぞれ分割することで、浮遊ゲートである第１のゲート電極をチャネル長方向に少なくとも２つかつチャネル幅方向に少なくとも２つ隣接して形成する工程と、
チャネル幅方向に隣接する２つの前記第１のゲート電極間で、かつ前記第１ビット線と前記第２ビット線とからなる１組の前記ビット線に隣接する領域にＢＦ2を１Ｅ１３〜１Ｅ１４ｃｍ-2の注入量でイオン注入することで素子分離拡散領域を形成する工程からなる第１の不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００２４】
上述のような構造及び製造方法を適用することにより、第１ビット線の形成条件を最適化することで、装置の微細化を、第２ビット線の形成条件を最適化することで、ビット線の低抵抗化をというように、ビット線の低抵抗化と装置の微細化という背反する事象を、別のパラメータを用いて最適化することにより、同時に実現することができる。
【００２５】
更に、第１ビット線及び第２ビット線の形成条件を最適化することで、ビット線と基板間の耐圧劣化を抑制しながら、ビット線抵抗を下げることができる。
【００２６】
また、実施例２に示すように、半導体基板に溝部を形成することにより、ビット線の表面積を増やし、高濃度不純物を有する第２のビット線の面積を増やすことができ、更なるビット線の低抵抗化を実現することができる。
【００２７】
更に、上記第１ビット線を形成せず、第２ビット線のみでビット線を形成することで、従来技術で、該拡散領域の上部にあった浮遊ゲートの一部を上記スペーサで置き換えることで、基板と該浮遊ゲート間の容量及びビット線と該浮遊ゲート間の容量を低下させ、その結果、ゲート容量結合比Ｒｃｇを増加させると共に、非選択セルのビット線と浮遊ゲートの容量結合を低下させることが可能になる。この結果、書き換え動作のゲート電圧の低減が可能になると同時に、ビット線間のリーク電流を低減することが可能になり、書き換え、読み出し動作の低消費電力化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２８】
本発明の第１の不揮発性半導体記憶装置では、ソースあるいはドレインとして機能する不純物拡散領域とゲート電極とのオーバーラップ領域の拡散プロファイルは、第１ビット線によって支配され、一方、ビット線の中央付近の拡散プロファイルは、第２ビット線で支配される２重の構造をビット線にもたせることが可能になる。
【００２９】
以下、第１の不揮発性半導体記憶装置を説明する。
【００３０】
まず、半導体基板上にトンネル酸化膜である第１の絶縁膜を介して少なくとも１つの浮遊ゲートである第１のゲート電極が形成されている。
【００３１】
半導体基板としては、特に限定されないが、シリコン基板、シリコンゲルマニウム基板等が使用できる。半導体基板には、予めＰ又はＮ型の導電型が付与されていてもよく、更に、Ｐ又はＮ型の導電型のウエルが形成されていてもよい。
【００３２】
第１の絶縁膜には、シリコン酸化膜を使用できる。第１の絶縁膜は、例えば、熱酸化法、ＣＶＤ法、スパッタ法等で形成することができる。
【００３３】
第１のゲート電極としては、アルミニウム、銅等の金属膜、ポリシリコン膜、シリコンと高融点金属（チタン、タングステン等）とのシリサイド膜、ポリシリコンとシリサイドの積層体からなるポリサイド膜等が挙げられる。第１のゲート電極は、その種類に応じた公知の方法により製造することができる。
【００３４】
また、第１の絶縁膜と第１のゲート電極は、公知のフォトリソグラフィ法とエッチング法により所定の形状に成形される。
【００３５】
次に、半導体基板には、ビット線と半導体基板を異なる電位で動作させるために、半導体基板とは異なる導電型の不純物イオン注入を第１のゲート電極をマスクとして行なうことで、第１ビット線が自己整合的に形成されている。不純物イオンとしては、リン、砒素等のＮ型不純物イオン、ホウ素、ＢＦ2等のＰ型不純物イオンが挙げられる。
【００３６】
更に、第１のゲート電極のチャネル長方向の両側壁にサイドウォールスペーサーが形成されている。サイドウォールスペーサーは、例えば、シリコン酸化膜、シリコン窒化膜及びそれら膜の積層体を使用することができる。サイドウォールスペーサーのチャネル長方向の幅は、所望する不揮発性半導体記憶装置の性能に応じて適宜設定することができる。
【００３７】
次に、半導体基板には、半導体基板とは異なる導電型の不純物イオン注入を第１のゲート電極及びサイドウォールスペーサーをマスクとして行なうことで、第２ビット線が自己整合的に形成されている。この注入における、ドーズ量、注入エネルギー等の注入条件は、所望する不揮発性半導体記憶装置の性能に応じて適宜設定することができる。ただし、第２ビット線は、第１ビット線より深く形成されていることが好ましい。深く形成することで、第２ビット線の抵抗を第１ビット線より低くすることができる。なお、深さの程度は、第２ビット線の抵抗が第１ビット線より１０％以上低下させるにたる深さである。具体的には、同一のドーズ量で第１と第２ビット線を形成する場合、第２ビット線が第１ビット線より１０％以上深いことを意味している。例えば、第１ビット線が１００ｎｍの深さである場合、第２ビット線の深さは１１０ｎｍ以上であることを意味している。
【００３８】
ここで、サイドウォールスペーサー間に溝を形成してもよい。この溝は、ゲート電極及びサイドウォールスペーサーをマスクとして自己整合的に形成してもよく、新たにマスクを設けて形成してもよい。この溝にビット線を形成すれば、ビット線の表面積が増え、その結果、第２ビット線の面積が増えるので、ビット線の更なる低抵抗化を実現することができる。
【００３９】
更に、第１のゲート電極上には、公知の方法によりコントロールゲートである第２のゲート電極を形成することができる。
【００４０】
次に、第２の不揮発性半導体記憶装置によれば、上記第１の不揮発性半導体記憶装置と異なり、第１ビット線を形成せず、第２ビット線のみでビット線が形成されている。この構成では、従来技術でビット線の上部にあったゲート電極の一部をサイドウォールスペーサーで置き換えることで、半導体基板と第１のゲート電極間の容量及びビット線と第１ゲート電極間の容量を低下させることが可能となる。その結果、ゲート容量結合比Ｒｃｇを増加させると共に、非選択セルビット線と第１のゲート電極の容量結合を低下させることが可能になる。
【００４１】
更に、個々の不揮発性半導体装置が、半導体基板と同一の導電型のチャネルストップ領域のような不純物領域により分離されている場合、チャネルストップ領域とビット線の注入端部が同じ場所となるため、両者のＰＮ接合耐圧が低下することとなる。これに対して、第２の不揮発性半導体記憶装置では、ビット線をサイドウォールスペーサーをマスクとして行なうため、チャネルストップ領域とビット線の形成用の不純物注入窓のオフセットを確保することができる。そのため従来より、ＰＮ接合耐圧を向上させることができる。また、同一のＰＮ接合耐圧の場合、ビット線の不純物濃度を増加させることができるので、ビット線を低抵抗化できる。
【００４２】
なお、第２の不揮発性半導体記憶装置は、上記したように、第１ビット線を省略したこと以外は、第１の不揮発性半導体記憶装置と構成は同じであるため、第１の不揮発性半導体記憶装置の構成材料及び製造方法をいずれも採用することができる。
【００４３】
上記第１と第２の不揮発性半導体記憶装置は、複数個マトリックス状に形成することでメモリセルアレイとすることができる。この場合、ビット線は、チャネル長方向に隣接する２つの第１のゲート電極により共有されている。また、ビット線はチャネル幅方向に延在し、コントロールゲートはビット線に直交する方向に延在している。
【００４４】
本発明の第１の不揮発性半導体記憶装置は、公知の方法により書き込み、読み出し、消去等の動作を行うことができる。この際、従来より、より低い消費電力で動作させることができるという利点がある。
【実施例】
【００４５】
（実施例１）
本発明の不揮発性半導体記憶装置の製造方法について、図１（ａ）〜図３（ｋ）を用いて、説明する。
【００４６】
まず、図１（ａ）に示すように、第１導電型の半導体基板１１にメモリセルの閾値電圧調整用の不純物注入を行った後、熱酸化により酸化膜（トンネル酸化膜）１２を８〜１２ｎｍ程度の膜厚に形成した後、第１ポリシリコン層１３'（膜厚３０〜１００ｎｍ）、シリコン窒化膜１５（１００〜３００ｎｍ）を順次積層する。
【００４７】
次に、図１（ｂ）に示すように、レジスト１６をリソグラフィー技術を用いてパターンニングし、シリコン窒化膜１５／第１ポリシリコン層１３'／酸化膜１２をエッチング除去した後、レジスト１６を剥離する。
【００４８】
次いで、図１（ｃ）に示すように、Ａｓ+を１０〜２０ｋｅＶ、５Ｅ１４〜１Ｅ１５ｃｍ-2の注入条件でイオン注入を行い、高濃度不純物を有し、接合深さの浅い第１ビット線１７を形成する。
【００４９】
次いで、図１（ｄ）に示すように、ＣＶＤ法により、酸化膜を５０〜１００ｎｍ程度の膜厚を堆積した後、酸化膜の異方性エッチングを行い、サイドウォールスペーサー１８を形成する。
【００５０】
更に、図２（ｅ）に示すように、Ａｓ+を１５〜３０ｋｅＶ、１Ｅ１５〜２Ｅ１５ｃｍ-2の注入条件でイオン注入を行い、高濃度不純物を有し、接合深さの深い第２ビット線１９を形成する。
【００５１】
次いで、図２（ｆ）に示すように、ＨＤＰ酸化膜２０を３００〜５００ｎｍ程度の膜厚を堆積した後に、ＣＭＰ法により平坦化を行う。ここで、シリコン窒化膜１５がエッチングストッパとして働く。
【００５２】
次に、図２（ｇ）に示すように、シリコン窒化膜１５を除去する。
【００５３】
この後、図２（ｈ）に示すように、ウェットエッチ法によりサイドウォールスペーサー１８とＨＤＰ酸化膜２０を除去し、埋め込み酸化膜領域２１を作製する。
【００５４】
次いで、図３（ｉ）に示すように、第２ポリシリコン層２２を５０〜３００ｎｍの膜厚で堆積する。
【００５５】
更に、図３（ｊ）に示すように、ＣＭＰ法により第２ポリシリコン層２２の平坦化を行う。ここで、平坦化は、埋め込み酸化膜領域２１が露出するまで行う。
【００５６】
次に、図３（ｋ）に示すように、シリコン酸化膜（膜厚４〜５ｎｍ）、シリコン窒化膜（５〜１０ｎｍ）、シリコン酸化膜（５〜１０ｎｍ）のＯＮＯ膜からなる絶縁膜２３を積層し、その後、第３ポリシリコン層２４'を２０〜５０ｎｍ程度の膜厚で堆積する。そして、レジストパターンをリソグラフィー技術を用いてパターンニングした後、第３ポリシリコン層２４'／絶縁膜２３／第２ポリシリコン層２２／第１ポリシリコン層１３'をエッチング除去する。これらの工程を経ることにより、浮遊ゲートとコントロールゲートが形成される。
【００５７】
次いで、ＢＦ2を１５〜３０ｋｅＶ、１Ｅ１３〜１Ｅ１４ｃｍ-2の注入条件でイオン注入を行い、コントロールゲート間かつビット線間の領域に素子分離用不純物拡散領域を形成する。
【００５８】
最後に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）保護膜を１０００ｎｍ程度の膜厚に堆積する。
【００５９】
その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して、実施例１の不揮発性半導体記憶装置が提供される。
【００６０】
本発明は、上述した浮遊ゲートを有する不揮発性半導体記憶装置に限らず、拡散配線をビット線としてもつ全ての記憶素子に対して有効である。
【００６１】
（実施例２）
本発明の不揮発性半導体記憶装置の製造方法の他の実施例について、図４（ａ）〜図６（ｌ）を用いて、説明する。
【００６２】
まず、図４（ａ）に示すように、第１導電型の半導体基板１１にメモリセルの閾値電圧調整用の不純物注入を行った後、熱酸化により酸化膜（トンネル酸化膜）１２を８〜１２ｎｍ程度の膜厚に形成した後、第１ポリシリコン層１３'（膜厚３０〜１００ｎｍ）、シリコン窒化膜１５（１００〜３００ｎｍ）を順次積層する。
【００６３】
次に、図４（ｂ）に示すように、レジスト１６をリソグラフィー技術を用いてパターンニングし、シリコン窒化膜１５／第１ポリシリコン層１３'／酸化膜１２をエッチング除去した後、レジスト１６を剥離する。
【００６４】
次いで、図４（ｃ）に示すように、Ａｓ+を１０〜２０ｋｅＶ、５Ｅ１４〜１Ｅ１５ｃｍ-2の注入条件でイオン注入を行い、高濃度不純物を有し、接合深さの浅い第１ビット線１７を形成する。
【００６５】
更に、図４（ｄ）に示すように、ＣＶＤ法により、酸化膜を５０〜１００ｎｍ程度の膜厚を堆積した後、酸化膜の異方性エッチングを行い、サイドウォールスペーサー１８を形成する。
【００６６】
次に、図５（ｅ）に示すように、シリコン窒化膜１５及びサイドウォールスペーサー１８をマスクとして、半導体基板１１を深さ５０〜２５０ｎｍまでエッチング除去し、溝２５を形成する。
【００６７】
次いで、図５（ｆ）に示すように、Ａｓ+を１５〜３０ｋｅＶ、１Ｅ１５〜２Ｅ１５ｃｍ-2の注入条件でイオン注入を行い、高濃度不純物を有し、接合深さの深い第２ビット線１９を形成する。
【００６８】
更に、図５（ｇ）に示すように、ＨＤＰ酸化膜２０を３００〜５００ｎｍ程度の膜厚を堆積した後に、ＣＭＰ法により平坦化を行う。ここで、シリコン窒化膜１５がエッチングストッパとして働く。
【００６９】
次に、図５（ｈ）に示すように、シリコン窒化膜１５を除去する。
【００７０】
次いで、図６（ｉ）に示すように、ウェットエッチ法によりサイドウォールスペーサー１８とＨＤＰ酸化膜２０を除去し、埋め込み酸化膜領域２１を作製する。
【００７１】
更に、図６（ｊ）に示すように、第２ポリシリコン層２２を５０〜３００ｎｍの膜厚で堆積する。
【００７２】
次に、図６（ｋ）に示すように、ＣＭＰ法により第２ポリシリコン層２２の平坦化を行う。ここで、平坦化は、埋め込み酸化膜領域２１が露出するまで行う。
【００７３】
この後、図６（ｌ）に示すように、シリコン酸化膜（膜厚４〜５ｎｍ）、シリコン窒化膜（５〜１０ｎｍ）、シリコン酸化膜（５〜１０ｎｍ）のＯＮＯ膜からなる絶縁膜２３を積層し、その後、第３ポリシリコン層２４'を２０〜５０ｎｍ程度の膜厚で堆積する。そして、レジストパターンをリソグラフィー技術を用いてパターンニングした後、第２ポリシリコン層２４'／絶縁膜２３／第２ポリシリコン層２２／第１ポリシリコン層１３'をエッチング除去する。これらの工程を経ることにより、浮遊ゲートとコントロールゲートが形成される。
【００７４】
更に、ＢＦ2を１５〜３０ｋｅＶ、１Ｅ１３〜１Ｅ１４ｃｍ-2の注入条件でイオン注入を行い、コントロールゲート間かつビット線間の領域に素子分離用不純物拡散領域を形成する。
【００７５】
最後に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）保護膜を１０００ｎｍ程度の膜厚に堆積する。
【００７６】
その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して、実施例２の不揮発性半導体記憶装置が提供される。
【００７７】
本発明は、上述した浮遊ゲートを有する不揮発性半導体記憶装置に限らず、拡散配線をビット線としてもつ全ての記憶素子に対して有効である。
【００７８】
（実施例３）参考例
第２の不揮発性半導体記憶装置の更に他の製造方法について、図７（ａ）〜図９（ｋ）を用いて、説明する。
【００７９】
まず、図７（ａ）に示すように、第１導電型の半導体基板１１にメモリセルの閾値電圧調整用の不純物注入を行った後、熱酸化により酸化膜（トンネル酸化膜）１２を８〜１２ｎｍ程度の膜厚に形成した後、第１ポリシリコン層１３'（膜厚３０〜１００ｎｍ）、シリコン窒化膜１５（１００〜３００ｎｍ）を順次積層する。
【００８０】
次に、図７（ｂ）に示すように、レジスト１６をリソグラフィー技術を用いてパターンニングし、シリコン窒化膜１５／第１ポリシリコン層１３'／酸化膜１２をエッチング除去した後、レジスト１６を剥離する。
【００８１】
次いで、図７（ｃ）と（ｄ）に示すように、ＣＶＤ法により、酸化膜を５０〜１００ｎｍ程度の膜厚を堆積した後、酸化膜の異方性エッチングを行い、サイドウォールスペーサー１８を形成する。
【００８２】
更に、図８（ｅ）に示すよう、Ａｓ+を１５〜３０ｋｅＶ、１Ｅ１５〜２Ｅ１５ｃｍ-2の注入条件でイオン注入を行い、高濃度不純物を有し、接合深さの深い第２ビット線１９を形成する。
【００８３】
次に、図８（ｆ）に示すように、ＨＤＰ酸化膜２０を３００〜５００ｎｍ程度の膜厚を堆積した後に、ＣＭＰ法により平坦化を行う。ここで、シリコン窒化膜１５がエッチングストッパとして働く。
【００８４】
次いで、図８（ｇ）に示すように、シリコン窒化膜１５を除去する。
【００８５】
更に、図８（ｈ）に示すように、ウェットエッチ法によりサイドウォールスペーサー１８とＨＤＰ酸化膜２０を除去し、埋め込み酸化膜領域２１を作製する。
【００８６】
次に、図９（ｉ）に示すように、第２ポリシリコン層２２を５０〜３００ｎｍの膜厚で堆積する。
【００８７】
次いで、図９（ｊ）に示すように、ＣＭＰ法により第２ポリシリコン層２２の平坦化を行う。ここで、平坦化は、埋め込み酸化膜領域２１が露出するまで行う。
【００８８】
更に、図９（ｋ）に示すように、シリコン酸化膜（膜厚４〜５ｎｍ）、シリコン窒化膜（５〜１０ｎｍ）、シリコン酸化膜（５〜１０ｎｍ）のＯＮＯ膜からなる絶縁膜２３を積層し、その後、第３ポリシリコン層２４'を２０〜５０ｎｍ程度の膜厚で堆積する。そして、レジストパターンをリソグラフィー技術を用いてパターンニングした後、第３ポリシリコン層２４'／絶縁膜２３／第２ポリシリコン層２２／第１ポリシリコン層１３'をエッチング除去する。
【００８９】
これらの工程を経ることにより、浮遊ゲートとコントロールゲートが形成される。
【００９０】
次いで、ＢＦ2を１５〜３０ｋｅＶ、１Ｅ１３〜１Ｅ１４ｃｍ-2の注入条件でイオン注入を行い、コントロールゲート間かつビット線間の領域に素子分離用不純物拡散領域を形成する。
【００９１】
最後に、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）保護膜を１０００ｎｍ程度の膜厚に堆積する。
【００９２】
その後は、通常の工程に従って、コンタクトホールを形成し、アルミ電極等を形成して、実施例３の不揮発性半導体記憶装置が提供される。
【００９３】
本発明は、上述した浮遊ゲートを有する不揮発性半導体記憶装置に限らず、拡散配線をビット線としてもつ全ての記憶素子に対して有効である。
【００９４】
（評価）
図１３に、実施例１〜３に示す不揮発性半導体記憶装置と、図１０に示す従来の不揮発性半導体記憶装置のゲート長とソース・ドレイン間耐圧の関係を示す。図１３から実施例の方が従来より、同一のゲート長であればソース・ドレイン間耐圧を向上させることができ、同一のソース・ドレイン間耐圧であればゲート長をより短くできることがわかる。
【００９５】
図１４に、実施例１〜３に示す不揮発性半導体記憶装置と、図１０に示す従来の不揮発性半導体記憶装置のビット線幅とビット線抵抗の関係を示す。図１４から実施例の方が従来より、同一のビット線幅であればビット線抵抗を低くでき、同一のビット線抵抗であればビット線幅をより短くできることがわかる。
【００９６】
従って、実施例１〜３に示す不揮発性半導体記憶装置は、従来の不揮発性半導体記憶装置より、より微細化及び低抵抗化できる。
【００９７】
（動作方法）
実施例１〜３に示す不揮発性半導体記憶装置の動作方法一例を以下に示す。なお、本発明の動作方法は、以下の方法に限定されることなく、種々の変形が可能である。
【００９８】
表１に主要端子の印加電圧の一例を示す。表１では、複数のビット線とワード線（コントロールゲート）からなるメモリセルアレイにおいて、ｎ番目とｎ＋１番目のビット線とｍ番目のワード線の交差部に位置する不揮発性半導体記憶装置を選択的に動作させる方法について記載している。
【００９９】
【表１】
2008135770.tif 000003
【０１００】
読み出し動作は、表１の条件により、選択した不揮発性半導体記憶装置の浮遊ゲートに蓄積された電子量に応じた情報のみに依存する読み出し電流を得ることで行なわれる。
【０１０１】
書き込み動作は、表１の条件により、選択された不揮発性半導体記憶装置にのみ書き込み電流が流れ、この電流によりホットエレクトロンが浮遊ゲートへ注入されることにより行なわれる。
【０１０２】
消去動作は、表１の電圧を全ビット線及びワード線に印加することで、浮遊ゲートから電子を基板又はビット線に、トンネル酸化膜のトンネリング現象を用いて抜き去ることにより行なわれる。
【図面の簡単な説明】
【０１０３】
【図１】実施例１の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図２】実施例１の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図３】実施例１の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図４】実施例２の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図５】実施例２の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図６】実施例２の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【０１０４】
【図７】実施例３の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図８】実施例３の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図９】実施例３の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法の概略工程断面図である。
【図１１】従来の不揮発性半導体記憶装置の概略平面図及び断面図である。
【図１２】不揮発性半導体記憶装置の等価回路図である。
【図１３】不揮発性半導体記憶装置のゲート長とソース・ドレイン間耐圧の関係を示すグラフである。
【図１４】不揮発性半導体記憶装置のビット線幅とビット線抵抗の関係を示すグラフである。
【符号の説明】
【０１０５】
１  浮遊ゲート
２、４  容量
３  コントロールゲート
５  基板
６ａ、６ｂ  ビット線
１１  半導体基板
１２  酸化膜
１３  浮遊ゲート
１３'  第１ポリシリコン層
１５  シリコン窒化膜
１６  レジスト
１７  第１ビット線
１７'  ビット線
１８  サイドウォールスペーサー
１９  第２ビット線
２０  ＨＤＰ酸化膜
２１  埋め込み酸化膜領域
２２、２４''  第２ポリシリコン層
２３  絶縁膜
２４  コントロールゲート
２４'  第３ポリシリコン層
２５  溝
２６  接合領域
２７  不純物拡散領域
【図１】
2008135770.tif 000004
【図２】
2008135770.tif 000005
【図３】
2008135770.tif 000006
【図４】
2008135770.tif 000007
【図５】
2008135770.tif 000008
【図６】
2008135770.tif 000009
【図７】
2008135770.tif 000010
【図８】
2008135770.tif 000011
【図９】
2008135770.tif 000012
【図１０】
2008135770.tif 000013
【図１１】
2008135770.tif 000014
【図１２】
2008135770.tif 000015
【図１３】
2008135770.tif 000016
【図１４】
2008135770.tif 000017