【手続補正書】
【提出日】平成21年1月28日(2009.1.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
前記活性領域上に第１絶縁膜を形成する工程と、
前記メモリセル領域において、前記第１導電膜を形成する工程と、
前記メモリセル領域において、前記第１導電膜にパターニングを施して、ソース領域として機能可能な第1不純物領域となる領域上に開口部を有する導電膜パターンを形成する工程と、
前記メモリセル領域の前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入する工程と、
前記導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記メモリセル領域において、前記第２導電膜にエッチングを施して、前記導電膜パターンの開口部の側面に、２つの前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、
前記メモリセル領域において、前記導電膜パターンと、前記２つのメモリゲート電極をマスクとして、前記第１不純物領域を形成する工程と、
前記メモリセル領域において、前記導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングし、パターニングすると同時に、前記周辺回路領域に形成されるトランジスタのゲート電極を形成する工程と、
前記半導体基板の主表面に不純物を導入して、前記メモリセルトランジスタの前記第２不純物領域と、前記周辺回路領域に形成されるトランジスタのソース領域、ドレイン領域とを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記第１導電膜をパターニングして前記導電膜パターンを形成する工程は、前記メモリセルトランジスタの前記第１不純物領域となる領域上に、前記第１導電膜の残留部を残す工程を含み、
前記第２絶縁膜の形成工程は、前記残留部を覆うように前記第２絶縁膜を形成する工程を含み、
前記メモリゲート電極を形成する工程は、対向配置された前記メモリゲート電極を一体的に接続する接続部を、前記残留部の周囲に形成する工程を含み、
前記接続部上にコンタクト部を形成する工程をさらに備える、請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、
半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、
前記活性領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記メモリセル領域において、前記第１導電膜にパターニングを施して、ソース領域として機能可能な第１不純物領域となる領域上に開口部を形成すると共に、前記開口部の長手方向の両端部側に凹部を同時にパターニングする工程と、
前記メモリセル領域において、前記導電膜パターンをマスクとして、前記半導体基板の主表面に不純物を導入する工程と、
前記導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記メモリセル領域において、前記第２導電膜にエッチングを施して、前記導電膜パターンの開口部の側面に、２つのメモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、
前記メモリセル領域において、前記導電膜パターンと、前記２つのメモリゲート電極をマスクとして、第１不純物領域を形成する工程と、
前記メモリセル領域において、前記第１導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングして、前記第１不純物領域の周囲を取り囲む環状のコントロールゲート電極を形成する工程と、
前記半導体基板の主表面に不純物を導入して前記第２不純物領域を形成する工程とを備え、
前記２つのメモリセルトランジスタの第１のメモリゲート電極と第２のメモリゲート電極はメモリセル領域の端部まで配線されてつながっていることを特徴とする、半導体記憶装置の製造方法。
【請求項４】
前記第２絶縁膜上に第２導電膜を形成する工程は、前記凹部内に前記第２導電膜を充填することにより、前記メモリゲート電極に電圧を印加可能な電圧印加部が接続されるパッド部を形成する工程を含む、請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記コントロールゲート電極の上面にシリサイド膜を形成する工程をさらに備える、請求項３に記載の半導体記憶装置の製造方法。
【請求項６】
前記第１不純物領域の周囲を取り囲む環状のコントロールゲート電極を形成すると同時に、前記周辺回路領域に形成されるトランジスタのゲート電極が形成されることを特徴とする、請求項３に記載の半導体記憶装置の製造方法。
【請求項７】
メモリセルトランジスタが形成されるメモリセル領域と、前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置であって、
半導体基板と、
前記メモリセル領域において、前記半導体基板上に形成された第１不純物領域と、
前記メモリセル領域において、前記半導体基板上に形成された第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第２不純物領域側の前記主表面上に第１絶縁膜を介して形成された、前記メモリセルトランジスタのコントロールゲート電極と、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第１不純物領域側の前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極と、
前記コントロールゲート電極に対して前記メモリゲート電極と反対側に位置する前記半導体基板の主表面上に位置し、前記コントロールゲート電極の側面上に形成された第３絶縁膜と、
前記第３絶縁膜とその直下に位置する前記半導体基板との界面が、前記第２絶縁膜とその直下に位置する前記半導体基板の主表面との界面より、上方に位置する、半導体記憶装置。
【請求項８】
半導体基板と、
前記半導体基板の主表面上に選択的に形成され、メモリセルトランジスタが形成されるメモリセル領域と、
前記メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域と、
前記メモリセル領域上に形成された第１不純物領域および前記第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域が位置する前記半導体基板の主表面上のうち、前記第１不純物領域側の上面に第１絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状のメモリゲート電極と、
前記チャネル領域が位置する前記半導体基板の主表面上にうち、前記第２不純物領域側の上面上に電荷を蓄積可能な第２絶縁膜を介して形成されたコントロールゲート電極と、
前記コントロールゲート電極に対して、前記メモリゲート電極と反対側に位置する前記半導体基板の主表面上に位置し、前記コントロールゲート電極の側面上に形成された第３絶縁膜と、
前記周辺回路領域上に第４絶縁膜を介して形成されたゲートと、
を備え、
前記第３絶縁膜とその直下に位置する前記半導体基板との界面は、前記第４絶縁膜とその直下に位置する前記半導体基板との界面より上方に位置する、半導体記憶装置。
【請求項９】
前記第１不純物領域は、ドレイン領域として機能可能とされ、前記第２不純物領域は、ソース領域として機能可能な、請求項７または請求項８に記載の半導体記憶装置。
【請求項１０】
半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記分離領域により規定され、該分離領域を介して隣り合い、メモリセルトランジスタが形成される第１メモリセル領域、および第２メモリセル領域と、
前記第１メモリセル領域上に形成され、ソース領域として機能可能な第１不純物領域と、
前記第１メモリセル領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、
前記第２メモリセル領域上に形成され、ソース領域として機能可能な第３不純物領域と、
前記第２メモリセル領域上に形成され、ドレイン領域として機能可能な第４不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に形成された第１チャネル領域と、
前記第３不純物領域と前記第４不純物領域との間に形成された第２チャネル領域と、
前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第２不純物領域側に位置する前記主表面上に、第１絶縁膜を介して形成された第１コントロールゲート電極と、
前記第１チャネル領域が位置する前記半導体基板の主表面のうち、前記第１不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状の第１メモリゲート電極と、
前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第４不純物領域側に位置する前記主表面上に、第３絶縁膜を介して形成された第２コントロールゲート電極と、
前記第２チャネル領域が位置する前記半導体基板の主表面のうち、前記第３不純物領域側に位置する前記主表面上に、電荷を蓄積可能な第４絶縁膜を介して形成された前記メモリセルトランジスタのサイドウォール形状の第２メモリゲート電極と、
前記第１メモリセル領域と前記第２メモリセル領域との間に位置する前記分離領域上に形成され、前記第１メモリセル領域上に形成された前記第１メモリゲート電極と、前記第２領域上に形成された前記第２メモリゲート電極とを接続する第１接続部と、
前記第１接続部間に形成された第２接続部と、
を備え、
前記第２接続部は、第１導電膜と、前記第１導電膜の周囲に第５絶縁膜を介して形成された第２導電膜とを含む、半導体記憶装置。
【請求項１１】
半導体基板と、
前記半導体基板の主表面上に選択的に形成された分離領域と、
前記半導体基板の主表面上に前記分離領域により規定された活性領域と、
前記活性領域上に形成され、ソース領域として機能可能な第１不純物領域と、
前記活性領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間に位置する前記半導体基板の主表面上に形成されたチャネル領域と、
前記チャネル領域の上面のうち、前記第２不純物領域側の上面に第１絶縁膜を介して形成された環状のコントロールゲート電極と、
前記第１不純物領域側に位置する前記コントロールゲート電極の側面上に形成された凹部と、
前記チャネル領域の上面のうち、前記第１不純物領域側の上面に、電荷を蓄積可能な第２絶縁膜を介して形成され、前記コントロールゲート電極の側面上に形成された環状のサイドウォール形状のメモリゲート電極と、
前記メモリゲート電極に接続され、前記凹部内に形成された接続部と、
前記接続部に接続され、前記メモリゲート電極に電圧を印加可能な電圧印加部と、
を備えた半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明に係る半導体記憶装置の製造方法は、１つの局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、活性領域上に第１絶縁膜を形成する工程と、メモリセル領域において、第１導電膜を形成する工程と、メモリセル領域において、第１導電膜にパターニングを施して、ソース領域として機能可能な第1不純物領域となる領域上に開口部を有する導電膜パターンを形成する工程と、メモリセル領域の導電膜パターンをマスクとして、半導体基板の主表面に不純物を導入する工程と、導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、第２絶縁膜上に第２導電膜を形成する工程と、メモリセル領域において、第２導電膜にエッチングを施して、導電膜パターンの開口部の側面に、２つのメモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、メモリセル領域において、導電膜パターンと、２つのメモリゲート電極をマスクとして、第１不純物領域を形成する工程と、メモリセル領域において、導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングし、パターニングすると同時に、周辺回路領域に形成されるトランジスタのゲート電極を形成する工程と、半導体基板の主表面に不純物を導入して、メモリセルトランジスタの第２不純物領域と、周辺回路領域に形成されるトランジスタのソース領域、ドレイン領域とを形成する工程とを備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明に係る半導体記憶装置は、１つの局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置であって、半導体基板と、メモリセル領域において、半導体基板上に形成された第１不純物領域と、メモリセル領域において、半導体基板上に形成された第２不純物領域と、第１不純物領域と第２不純物領域との間に形成されたチャネル領域と、チャネル領域が位置する半導体基板の主表面上のうち、第２不純物領域側の主表面上に第１絶縁膜を介して形成された、メモリセルトランジスタのコントロールゲート電極と、チャネル領域が位置する半導体基板の主表面上にうち、第１不純物領域側の主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状のメモリゲート電極と、コントロールゲート電極に対してメモリゲート電極と反対側に位置する半導体基板の主表面上に位置し、コントロールゲート電極の側面上に形成された第３絶縁膜と、第３絶縁膜とその直下に位置する半導体基板との界面が、第２絶縁膜とその直下に位置する半導体基板の主表面との界面より、上方に位置する。本発明に係る半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に選択的に形成され、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域と、メモリセル領域上に形成された第１不純物領域および第２不純物領域と、第１不純物領域と第２不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域が位置する半導体基板の主表面上のうち、第１不純物領域側の上面に第１絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状のメモリゲート電極と、チャネル領域が位置する半導体基板の主表面上にうち、第２不純物領域側の上面上に電荷を蓄積可能な第２絶縁膜を介して形成されたコントロールゲート電極と、コントロールゲート電極に対して、メモリゲート電極と反対側に位置する半導体基板の主表面上に位置し、コントロールゲート電極の側面上に形成された第３絶縁膜と、周辺回路領域上に第４絶縁膜を介して形成されたゲートと、を備え、第３絶縁膜とその直下に位置する半導体基板との界面は、第４絶縁膜とその直下に位置する半導体基板との界面より上方に位置する。本発明に係る半導体記憶装置は、１つの局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、分離領域により規定され、該分離領域を介して隣り合い、メモリセルトランジスタが形成される第１メモリセル領域、および第２メモリセル領域と、第１メモリセル領域上に形成され、ソース領域として機能可能な第１不純物領域と、第１メモリセル領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、第２メモリセル領域上に形成され、ソース領域として機能可能な第３不純物領域と、第２メモリセル領域上に形成され、ドレイン領域として機能可能な第４不純物領域と、第１不純物領域と第２不純物領域との間に形成された第１チャネル領域と、第３不純物領域と第４不純物領域との間に形成された第２チャネル領域と、第１チャネル領域が位置する半導体基板の主表面のうち、第２不純物領域側に位置する主表面上に、第１絶縁膜を介して形成された第１コントロールゲート電極と、第１チャネル領域が位置する半導体基板の主表面のうち、第１不純物領域側に位置する主表面上に、電荷を蓄積可能な第２絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状の第１メモリゲート電極と、第２チャネル領域が位置する半導体基板の主表面のうち、第４不純物領域側に位置する主表面上に、第３絶縁膜を介して形成された第２コントロールゲート電極と、第２チャネル領域が位置する半導体基板の主表面のうち、第３不純物領域側に位置する主表面上に、電荷を蓄積可能な第４絶縁膜を介して形成されたメモリセルトランジスタのサイドウォール形状の第２メモリゲート電極と、第１メモリセル領域と第２メモリセル領域との間に位置する分離領域上に形成され、第１メモリセル領域上に形成された第１メモリゲート電極と、第２領域上に形成された第２メモリゲート電極とを接続する第１接続部と、第１接続部間に形成された第２接続部と、を備え、第２接続部は、第１導電膜と、第１導電膜の周囲に第５絶縁膜を介して形成された第２導電膜とを含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明に係る半導体記憶装置は、他の局面では、半導体基板と、半導体基板の主表面上に選択的に形成された分離領域と、半導体基板の主表面上に分離領域により規定された活性領域と、活性領域上に形成され、ソース領域として機能可能な第１不純物領域と、活性領域上に形成され、ドレイン領域として機能可能な第２不純物領域と、第１不純物領域と第２不純物領域との間に位置する半導体基板の主表面上に形成されたチャネル領域と、チャネル領域の上面のうち、第２不純物領域側の上面に第１絶縁膜を介して形成された環状のコントロールゲート電極と、第１不純物領域側に位置するコントロールゲート電極の側面上に形成された凹部と、チャネル領域の上面のうち、第１不純物領域側の上面に、電荷を蓄積可能な第２絶縁膜を介して形成され、コントロールゲート電極の側面上に形成された環状のサイドウォール形状のメモリゲート電極と、メモリゲート電極に接続され、凹部内に形成された接続部と、接続部に接続され、メモリゲート電極に電圧を印加可能な電圧印加部とを備える。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明に係る半導体記憶装置の製造方法は、他の局面では、メモリセルトランジスタが形成されるメモリセル領域と、メモリセルトランジスタの動作制御を行なう周辺回路が形成される周辺回路領域とを有する半導体記憶装置の製造方法であって、半導体基板の主表面上に選択的に分離領域を形成して、活性領域を規定する工程と、活性領域上に第１絶縁膜を形成する工程と、第１絶縁膜上に第１導電膜を形成する工程と、メモリセル領域において、第１導電膜にパターニングを施して、ソース領域として機能可能な第１不純物領域となる領域上に開口部を形成すると共に、開口部の長手方向の両端部側に凹部を同時にパターニングする工程と、メモリセル領域において、導電膜パターンをマスクとして、半導体基板の主表面に不純物を導入する工程と、導電膜パターンを覆い、第１シリコン酸化膜とシリコン窒化膜と第２シリコン酸化膜から形成され、電荷を蓄積可能な第２絶縁膜を形成する工程と、第２絶縁膜上に第２導電膜を形成する工程と、メモリセル領域において、第２導電膜にエッチングを施して、導電膜パターンの開口部の側面に、２つのメモリセルトランジスタのサイドウォール形状のメモリゲート電極を同時に形成する工程と、メモリセル領域において、導電膜パターンと、２つのメモリゲート電極をマスクとして、第１不純物領域を形成する工程と、メモリセル領域において、第１導電膜パターンのうち、ドレイン領域として機能可能な第２不純物領域が位置する領域をエッチングして、第１不純物領域の周囲を取り囲む環状のコントロールゲート電極を形成する工程と、半導体基板の主表面に不純物を導入して第２不純物領域を形成する工程とを備え、２つのメモリセルトランジスタの第１のメモリゲート電極と第２のメモリゲート電極はメモリセル領域の端部まで配線されてつながっていることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
コントロールゲート４２は、たとえば、リン（Ｐ）等の不純物が注入（導入）された多結晶シリコン膜等の導電膜から形成されている。このコントロールゲート４２の半導体基板１３の主表面に対して垂直な方向の厚さは、たとえば、２００ｎｍ程度とされており、半導体基板１３の主表面と平行な方向の幅は、たとえば、９０ｎｍ程度とされている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
リンの方が、ヒ素より熱拡散した際に、半導体基板１３の主表面と平行な方向に拡散しやすい。このため、低濃度不純物拡散層１５ａのコントロールゲート４２側の端部が、低濃度不純物拡散層１５ａの中央部より低濃度となる。このため、リンなどを注入することにより、低濃度不純物拡散層１５ａの端部に、ホールの形成に適した不純物の電荷密度領域を形成することができる。さらに、ヒ素を用いて低濃度不純物拡散層１５ａを形成する際に、同時にボロンを導入することにより、ヒ素の不純物拡散層の周囲をボロンの不純物拡散層が覆う構造（Ｈａｌｏ構造）を構成することができ、電界をより高くすることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
絶縁膜４４は、メモリゲート電極４５下に位置する半導体基板１３の主表面上および、コントロールゲート４２とメモリゲート電極４５との間に亘って形成されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
図３は、周辺回路領域６５における断面図である。この図３に示されるように、周辺回路領域６５が位置する半導体基板１３の主表面上には、Ｐ型のウエル１２と、Ｎ型のウエル１８とが形成されている。また、Ｐ型のウエル１２とＮ型のウエル１８との境界部分には、分離領域（ＳＴＩ（Shallow  Trench  Isolation）分離）２５が形成されている。そして、Ｐ型のウエル１２の上面上には、周辺回路トランジスタ２８ａが形成されている。また、Ｎ型のウエル１８の上面上には、周辺回路トランジスタ２８ｂが形成されている。なお、周辺回路トランジスタ２８ａ、２８ｂの上面上には、絶縁膜５２が形成されており、絶縁膜５２の上面には層間絶縁膜３８が形成されている。この層間絶縁膜３８の上面上には、複数の上層配線４８ａ、４８ｂ、４８ｃ、４８ｄが配置されている。周辺回路トランジスタ２８ａは、半導体基板１３の主表面上に形成されたゲート電極４３ａと、このゲート電極４３ａと半導体基板１３との間に形成されたゲート絶縁膜４０とを備えている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
このように、メモリゲート電極４５に負電位を与え、メモリゲート側不純物拡散層に正電位を与えることにより、メモリゲート電極４５側のソース領域１５の端部で、強反転が生じ、バンド間トンネル現象を起こし、ホールを生成することができる。発生したホールは、バイアスにより引かれ、メモリゲート電極４５下に位置する絶縁膜４４内に注入されることにより、消去動作が行なわれる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
図１２は、半導体集積回路装置１０の第４工程（メモリセルトランジスタのメモリゲート下チャネル領域１４の形成工程）におけるメモリセル領域６５の断面図である。この図１２に示されるように、導電膜パターン３１ａは、不純物領域１６ａの上面のうち、一部を露出させるように開口部３１ｂを有している。そして、この導電膜パターン３１ａをマスクとして、不純物領域１６ａの導電型と異なる導電型の不純物を、半導体基板１３の主表面に導入する。このように、不純物領域１６ａの導電型と異なる導電型の不純物を半導体基板１３の主表面に導入すると、不純物領域１６ａの電荷密度より、小さい電荷密度の不純物領域１４ａが形成される。このようにして、半導体基板１３の主表面のうち、導電膜パターン３１ａ下に位置する部分に、不純物領域１６ａが残留し、導電膜パターン３１ａの開口部３１ｂが位置する部分に、不純物領域１６ａよりも電荷密度が小さい、不純物領域１４ａが形成される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
図２４は、半導体集積回路装置１０の第１０工程（メモリセルトランジスタと周辺回路トランジスタとのサイドウォールの形成工程）におけるメモリセル領域の断面図である。また、図２５は、半導体集積回路装置１０の第１０工程における周辺回路領域の断面図である。この図２４、図２５において、たとえば、ＣＶＤ法等により、半導体基板１３の主表面上にシリコン酸化膜などからなる絶縁膜３６を形成する。そして、この絶縁膜３６にエッチングを施して、コントロールゲート４２、ゲート電極４３ａ、４３ｂの側面上にサイドウォール状の絶縁膜３６、４６を形成する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
そして、半導体基板１３の主表面上に不純物を導入して、高濃度不純物拡散層１７ｂ、１５ｂおよび高濃度不純物拡散層１９ａ２、１９ｂ２を半導体基板１３の主表面上に形成して、メモリセルトランジスタ２７および周辺回路トランジスタ２８ａを形成する。さらに、高濃度不純物拡散層２０ａ２、２０ｂ２を形成して、周辺回路トランジスタ２８ｂを形成する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
このため、ゲート電極４３ａ、４３ｂの両側面側に位置する半導体基板１３の主表面と、ゲート電極４３ａ、４３ｂ下に位置する半導体基板１３の主表面との境界領域に、大きな段差部が形成されることが抑制されている。これに伴い、周辺回路トランジスタ２８a、２８ｂにおいても、ソース領域１９ａ、２０ａと、ドレイン領域１９ｂ、２０ｂとの間の距離が小さくなることが抑制され、周辺回路トランジスタ２８ａ、２８ｂのしきい値電圧が小さくなることを抑制することができ、所望のしきい値電圧とすることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
また、この分離領域９０上には、分割メモリセル領域ＭＣＲ１上に形成されたコントロールゲート４２と、分割メモリセル領域ＭＣＲ２上に形成されたコントロールゲート４２とを接続する接続配線（第３接続部）４２Ａが形成されている。この接続配線には、コントロールゲート４２に所望の電圧を印加するコンタクト部６８が形成されており、このコンタクト部６８の下端部には、パッド部９３が形成されている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
そして、この絶縁膜４４の上面上に、導電膜３４を堆積（形成）し、この導電膜３４をエッチングして、開口部３１ｂの表面上に、絶縁膜４４を介して、メモリゲート電極４５を形成する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
第１ドライバＮＭＯＳトランジスタＮ１は、ソース／ドレインとなる領域を含む不純物拡散領域１０２ａ１と、ポリシリコン配線１０３ｂとの交差部に形成され、第２ドライバＮＭＯＳトランジスタＮ２は、ソース／ドレインとなる領域を含む活性領域と、ポリシリコン配線３ｃとの交差部に形成される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】変更
【補正の内容】
【０１４７】
第１ロードＰＭＯＳトランジスタＰ１は、ソース／ドレインとなる領域を含む不純物拡散領域１０２ｂ１と、ポリシリコン配線１０３ｂとの交差部に形成され、第２アクセスＰＭＯＳトランジスタＰ２は、ソース／ドレインとなる領域を含む活性領域１０２ｃと、ポリシリコン配線１０３ｃとの交差部に形成される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
ポリシリコン配線１０３ａ〜１０３ｄは、各ＭＯＳトランジスタのゲートとなり、図５３に示すように、同じ方向に延在する。すなわち、ポリシリコン配線１０３ａ〜１０３ｄは、Ｐウエル領域とＮウエル領域が延在する方向（図５３における縦方向）に垂直な方向（図５３における横方向）であって、Ｐウエル領域とＮウエル領域が並ぶ方向に延在する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１８０
【補正方法】変更
【補正の内容】
【０１８０】
その一方で、開口部３１ｃ〜３１ｆが形成されていない状態で、ポリシリコン配線１０３ａ〜１０３ｄをパターニングしようとすると、まず、形成されるポリシリコン配線１０３ａ〜１０３ｄの形成不良を考慮して、各ポリシリコン配線１０３ａ〜１０３ｄ間のマージンを確保する必要があり、たとえば、各ポリシリコン配線１０３ａ〜１０３ｄ同士間の距離を、たとえば、１２０ｎｍ程度にする必要がある。さらに、活性領域１０２ａ〜１０２ｄとの間の距離は、マスクずれや形成不良等のマージンを考慮して、たとえば、１００ｎｍ程度確保する必要がある。このため、たとえば、メモリセルＭ１の活性領域１０２ａと、メモリセルＭ２の活性領域１０２ａとの間の距離は、たとえば、３００ｎｍ〜３２０ｎｍ程度となる。