(57)【要約】      （修正有）【課題】カスコード接続型低雑音増幅器のＤＣ付近の雑音を抑制してＮＦを改善する。【解決手段】ＬＮＡ３０には、第１のアンプ部１、第２のアンプ部２、電流検出部３、コンデンサＣ１、及び抵抗Ｒ１が設けられる。第２のアンプ部２と第１のアンプ部１の間に並列接続されたコンデンサＣ１及び抵抗２が設けられ、並列接続されたコンデンサＣ１及び抵抗２を介して第２のアンプ部２及び第１のアンプ部１が縦続接続されている。電流検出部３は、＋側の入力がコンデンサＣ１及び抵抗Ｒ１の一端に接続され、−側の入力がコンデンサＣ１及び抵抗Ｒ１の他端に接続され、抵抗Ｒ１に流れるバイアス電流をモニターし、バイアス電流が所定値から変動した場合、バイアス電流を補正する信号（フィードバック電流或いはフィードバック電圧）を第１のアンプ部に出力し、低周波及びＤＣでの電流値を一定になるように制御する。【選択図】図１
2008118563.tif 000002
【特許請求の範囲】
【請求項１】
低電位側電源側に設けられ、制御端子に入力信号が入力される第１のトランジスタを有する第１のアンプ部と、
高電位側電源側に設けられ、第２のトランジスタを有し、出力信号を出力する第２のアンプ部と、
一端が前記第２のアンプ部に接続され、他端が前記第１のアンプ部に接続される抵抗と、
前記抵抗に流れるバイアス電流をモニターし、前記バイアス電流を補正する信号を前記第１のトランジスタの制御端子に出力する電流検出部と、
を具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続されることを特徴とする増幅器。
【請求項２】
低電位側電源側に設けられ、制御端子に入力信号が入力される第１のトランジスタを有する第１のアンプ部と、
高電位側電源側に設けられ、第１の端子側から出力信号が出力される第２のトランジスタを有する第２のアンプ部と、
一端が前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続される抵抗と、
前記抵抗に流れるバイアス電流をモニターし、前記抵抗の一端から出力される第１の信号を第３のトランジスタの制御端子に入力し、前記抵抗の他端から出力される第２の信号を前記第３のトランジスタと差動対をなす第４のトランジスタの制御端子に入力し、前記バイアス電流を補正する第３の信号を前記第１のトランジスタの制御端子に出力する電流検出部と、
を具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続されることを特徴とする増幅器。
【請求項３】
低電位側電源側に設けられ、制御端子に入力信号が入力される第１のトランジスタを有する第１のアンプ部と、
高電位側電源側に設けられ、制御端子がバイアス回路に接続され、第１の端子側から出力信号が出力される第２のトランジスタを有する第２のアンプ部と、
一端が前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続される第１の抵抗と、
前記第１の抵抗の一端から出力される第１の信号を制御端子に入力する第３のトランジスタと、前記第１の抵抗の他端から出力される第２の信号を制御端子に入力する前記第３のトランジスタと差動対をなす第４のトランジスタと、一端が前記第４のトランジスタの第２の端子に接続される第２の抵抗と、一端が前記第２の抵抗の他端及び前記第３のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続される定電流源とを有し、前記第１の抵抗に流れるバイアス電流をモニターし、前記第３のトランジスタの第１の端子側から前記バイアス電流を補正する第３の信号を前記第１のトランジスタの制御端子に出力する電流検出部と、を具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続されることを特徴とする増幅器。
【請求項４】
前記高電位側電源と前記第２のトランジスタの第１の端子の間に第１のインダクタが設けられ、前記第１のトランジスタの第２の端子と前記低電位側電源の間に第２のインダクタが設けられることを特徴とする請求項１乃至３のいずれか１項に記載の増幅器。
【請求項５】
前記トランジスタは、ＮＰＮトランジスタ或いはＮｃｈ  ＭＩＳトランジスタであることを特徴とする請求項１乃至４のいずれか１項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に係り、特に低雑音増幅器に関する。
【背景技術】
【０００２】
低雑音増幅器（ＬＮＡ  Low  Noise  Amplifier）は微弱な信号を増幅する増幅器であり、Ｌ帯、Ｓ帯などの周波数帯域で使用される携帯電話やＰＤＡ（Personal  Digital  Assistance）などの移動体機器、マイクロ波帯で使用される無線ＬＡＮ（Local  Area  Network）、或いはミリ波帯機器など種々の受信部に多用されている。低雑音増幅器には、ミラー効果を緩和でき、出力インピーダンスを大きくできるなどの特徴を有するカスコード接続型低雑音増幅器があり、種々の分野に使用されている（例えば、特許文献１参照）。
【０００３】
特許文献１などに記載されるカスコード接続型低雑音増幅器では、利得や歪特性を調整するために、低電位側電源側のトランジスタ部にインダクタが用いられる。このインダクタは周波数が低くなるとインピーダンスが小さくなるため、ＤＣ利得が大きくなり、ＤＣ付近の雑音を増幅させ、増幅器の歪により所望の周波数帯に周波数変換される結果、ＮＦを悪化させる可能性がある。また、カスコード接続型低雑音増幅器を構成するトランジスタなどの特性バラツキによりバイアス電流のバラツキが増大するという問題点がある。
【特許文献１】特開平６−２５２６５９号公報（頁５、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＤＣ付近の雑音を抑制してＮＦを改善できるカスコード接続された増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の増幅器は、低電位側電源側に設けられ、制御端子に入力信号が入力される第１のトランジスタを有する第１のアンプ部と、高電位側電源側に設けられ、第２のトランジスタを有し、出力信号を出力する第２のアンプ部と、一端が前記第２のアンプ部に接続され、他端が前記第１のアンプ部に接続される抵抗と、前記抵抗に流れるバイアス電流をモニターし、前記バイアス電流を補正する信号を前記第１のトランジスタの制御端子に出力する電流検出部とを具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続されることを特徴とする。
【０００６】
更に、本発明の他態様の増幅器は、低電位側電源側に設けられ、制御端子に入力信号が入力される第１のトランジスタを有する第１のアンプ部と、高電位側電源側に設けられ、第１の端子側から出力信号が出力される第２のトランジスタを有する第２のアンプ部と、一端が前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続される抵抗と、前記抵抗に流れるバイアス電流をモニターし、前記抵抗の一端から出力される第１の信号を第３のトランジスタの制御端子に入力し、前記抵抗の他端から出力される第２の信号を前記第３のトランジスタと差動対をなす第４のトランジスタの制御端子に入力し、前記バイアス電流を補正する第３の信号を前記第１のトランジスタの制御端子に出力する電流検出部とを具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続されることを特徴とする増幅器。
【発明の効果】
【０００７】
本発明によれば、ＤＣ付近の雑音を抑制してＮＦを改善できるカスコード接続された増幅器提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る増幅器について、図面を参照して説明する。図１はＬＮＡを示すブロック図である。本実施例ではバイアス電流のバラツキを低減する電流検出部を設けている。
【００１０】
図１に示すように、ＬＮＡ（Low  Noise  Amplifier）３０には、第１のアンプ部１、第２のアンプ部、電流検出部３、コンデンサＣ１、及び抵抗Ｒ１が設けられる。ＬＮＡ３０はカスコード接続型低雑音増幅器である。カスコード接続とは、高電位側電源と低電位側電源の間に、第２のアンプ部２及び第１のアンプ部１が縦続接続されていることをいう。ここでは、第２のアンプ部２と第１のアンプ部１の間に並列接続されたコンデンサＣ１及び抵抗Ｒ１が設けられ、並列接続されたコンデンサＣ１及び抵抗Ｒ１を介して第２のアンプ部２及び第１のアンプ部１が縦続接続されている。
【００１１】
第１のアンプ部１は、入力信号ＩＮを入力して、増幅動作する。コンデンサＣ１は、一端が第１のアンプ部１に接続され、他端が第２のアンプ部２に接続される。抵抗Ｒ１は、一端が第１のアンプ部１に接続され、他端が第２のアンプ部２に接続される。第２のアンプ部２は、出力信号Ｏｕｔを出力する。
【００１２】
電流検出部３は、＋側の入力がコンデンサＣ１及び抵抗Ｒ１の一端に接続され、−側の入力がコンデンサＣ１及び抵抗Ｒ１の他端に接続され、抵抗Ｒ１に流れるバイアス電流をモニターし、バイアス電流が所定値から変動した場合、バイアス電流を補正する信号（フィードバック電流或いはフィードバック電圧）を第１のアンプ部に出力し、低周波及びＤＣでの電流値を一定になるように制御する。
【００１３】
上述したように、本実施例の増幅器では、第１のアンプ部１、第２のアンプ部、電流検出部３、コンデンサＣ１、及び抵抗Ｒ１が設けられる。第２のアンプ部２と第１のアンプ部１の間に並列接続されたコンデンサＣ１及び抵抗Ｒ１が設けられ、並列接続されたコンデンサＣ１及び抵抗Ｒ１を介して第２のアンプ部２及び第１のアンプ部１が縦続接続されている。電流検出部３は、＋側の入力がコンデンサＣ１及び抵抗Ｒ１の一端に接続され、−側の入力がコンデンサＣ１及び抵抗Ｒ１の他端に接続される。電流検出部３は、抵抗Ｒ１に流れるバイアス電流をモニターし、バイアス電流が所定値から変動した場合、バイアス電流を補正する信号（フィードバック電流或いはフィードバック電圧）を第１のアンプ部に出力し、バイアス電流を所定の値になるように補正する。
【００１４】
このため、低周波及びＤＣでのバイアス電流値が一定になるように、電流検出部３により制御される。したがって、ＤＣ付近の雑音が増幅されず従来よりもＮＦを低減することができる。また、バイアス電流のバラツキを従来よりも低減することができる。
【実施例２】
【００１５】
次に、本発明の実施例２に係る増幅器について、図面を参照して説明する。図２はＬＮＡを示す回路図である。本実施例では、カスコード接続型低雑音増幅器を構成するトランジスタにバイポーラトランジスタを用いている。
【００１６】
図２に示すように、カスコード接続型低雑音増幅器としてのＬＮＡ３０ａには、第１のアンプ部１ａ、第２のアンプ部２ａ、電流検出部３ａ、抵抗Ｒ１、コンデンサＣ１、コンデンサＣ１２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。ＬＮＡ３０ａは、例えば、移動体端末用低雑音増幅器に使用される。第２のアンプ部２ａ及び第１のアンプ部１ａは、高電位側電源Ｖｃｃと接地電位としての低電位側電源Ｖｓｓの間に、縦続接続（カスコード接続）される。
【００１７】
第１のアンプ部１ａには、整合回路５、コンデンサＣ１１、ＮＰＮトランジスタＮＴ１、インダクタＬ２が設けられる。整合回路５は、入力端子ＰｉｎとコンデンサＣ１１の間に設けられ、入力端子Ｐｉｎから出力される入力信号ＩＮを入力して、基本周波数に対してインピーダンス整合、例えば５０Ω整合された信号を出力する。
【００１８】
コンデンサＣ１１は、整合回路５とＮＰＮトランジスタＮＴ１のベース（制御端子）の間に設けられ、一端が整合回路５に接続され、他端がＮＰＮトランジスタＮＴ１のベースに接続される。ＮＰＮトランジスタＮＴ１は、コレクタ（第１の端子）がノードＮ３に接続され、コンデンサＣ１１から出力される入力信号ＩＮをベースに入力して増幅動作する。インダクタＬ２は、ＮＰＮトランジスタＮＴ１のエミッタ（第２の端子）と低電位側電源Ｖｓｓの間に設けられ、利得及び歪特性を調整する。
【００１９】
第２のアンプ部２ａには、バイアス回路４、ＮＰＮトランジスタＮＴ２、及びインダクタＬ１が設けられる。バイアス回路４は、低電位側電源ＶｓｓとＮＰＮトランジスタＮＴ２のベース（制御端子）の間に設けられ、ＮＰＮトランジスタＮＴ２のベースに電流を供給する。
【００２０】
インダクタＬ１は、一端が高電位側電源Ｖｃｃに接続され、他端がノードＮ１に接続され、出力インピーダンスを整合する役目をする。ＮＰＮトランジスタＮＴ２は、コレクタ（第１の端子）がノードＮ１に接続され、エミッタ（第２の端子）がノードＮ２に接続され、バイアス回路４から出力される電流をベースに入力して増幅動作する。このとき抵抗Ｒ１及びＮＰＮトランジスタＮＴ１にはバイアス電流Ｉｂｉａｓが流れる。カスコード接続されるＮＰＮトランジスタＮＴ１及びＮＴ２が“ＯＮ”するとノードＮ１から、コンデンサＣ１２を介して出力信号Ｏｕｔが出力端子Ｐｏｕｔに出力される。
【００２１】
抵抗Ｒ１は、第２のアンプ部２ａと第１のアンプ部１ａの間に設けられ、一端がノードＮ２に接続され、他端がノードＮ３に接続される。コンデンサＣ１は、第２のアンプ部２ａと第１のアンプ部１ａの間に設けられ、一端がノードＮ２に接続され、他端がノードＮ３に接続される。
【００２２】
電流検出部３ａには、定電流源６、ＰＮＰトランジスタＰＴ１、ＰＮＰトランジスタＰＴ２、ＮＰＮトランジスタＮＴ３、ＮＰＮトランジスタＮＴ４、抵抗Ｒ２、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。
【００２３】
ＰＮＰトランジスタＰＴ１は、エミッタが高電位側電源Ｖｃｃに接続され、ベースがコレクタに接続される。ＰＮＰトランジスタＰＴ２は、エミッタが高電位側電源Ｖｃｃに接続され、ベースがＰＮＰトランジスタＰＴ１のベースに接続され、コレクタがノードＮ４に接続される。ＰＮＰトランジスタＰＴ１及びＰＴ２は、カレントミラー回路を構成する。
【００２４】
ＮＰＮトランジスタＮＴ３は、コレクタ（第１の端子）がノードＮ４に接続され、ベース（制御端子）がノードＮ２に接続される。ＮＰＮトランジスタＮＴ４は、コレクタ（第１の端子）がＰＮＰトランジスタＰＴ１のコレクタに接続され、ベース（制御端子）がノードＮ３に接続される。
【００２５】
抵抗Ｒ２は、一端がＮＰＮトランジスタＮＴ４のエミッタ（第２の端子）に接続され、他端が定電流源６に接続される。定電流源６は、一端が抵抗Ｒ２の他端及びＮＰＮトランジスタＮＴ３のエミッタ（第２の端子）に接続され、他端が低電位側電源Ｖｓｓに接続される。定電流源６に所定の一定な電流が流れると電流検出回路３ａが動作する。抵抗Ｒ１１は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。抵抗Ｒ１２は、一端がノードＮ５に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００２６】
ここで、抵抗Ｒ１にバイアス電流Ｉｂｉａｓ電流が流れると、ＮＰＮトランジスタＮＴ４と差動対をなすＮＰＮトランジスタＮＴ３のベースにノードＮ２から信号が入力され、ＮＰＮトランジスタＮＴ３と差動対をなすＮＰＮトランジスタＮＴ４のベースにノードＮ３から信号が入力され、差動増幅された信号がノードＮ４からフィードバック電流Ｉｆｂとして出力される。このフィードバック電流Ｉｆｂは、抵抗Ｒ１１及びＲ１２で抵抗分割され、ノードＮ５からＮＰＮトランジスタＮＴ１のベース（制御端子）に入力され、バイアス電流Ｉｂｉａｓ電流のバラツキを補正する信号として機能する。なお、バイアス電流Ｉｂｉａｓは、Ｒ２を流れる電流に対してＲ２／Ｒ１倍されるように制御されるため、ＮＰＮトランジスタＮＴ１のトランジスタの製造ばらつきに関係なくバイアス電流が決定されることになる。一般に抵抗の製造ばらつきは、能動素子であるトランジスタのばらつきより小さいため、本制御方式によりバイアス電流のばらつきが低減できることが期待できる。
【００２７】
次に、カスコード接続型低雑音増幅器の特性について、図３及び図４を参照して説明する。図３はＬＮＡの周波数に対するＮＦを示す特性図で、図中実線は本実施例の特性を示し、図中の破線は従来の特性を示し、図４はＬＮＡのバイアス電流の分布を示す図、図４（ａ）は本実施例のＬＮＡのバイアス電流の分布を示す図、図４（ｂ）は従来のＬＮＡのバイアス電流の分布を示す図である。ここで、従来のＬＮＡでは、バイアス電流のバラツキを低減する電流検出部が設けられていない。
【００２８】
図３に示すように、本実施例では、電流検出部３ａがバイアス電流Ｉｂｉａｓを所定の値に補正する機能をする。このため、低周波領域及びＤＣでの電流値が一定になるように制御され、ＤＣ付近の雑音が増幅されずＮＦを低減することができる。ここでは、例えば周波数２．１ＧＨｚで、従来よりもＮＦが略０．１ｄＢ改善されている。
【００２９】
一方、従来では、バイアス電流を所定の値に補正する電流検出部が設けられていないので、低周波領域及びＤＣでの電流値が一定になるように制御されず、低雑音増幅器を使用する周波数帯域（ここでは２ＧＨｚ帯）で本実施例よりもＮＦが劣化している。
【００３０】
図４（ａ）に示すように、本実施例では、ＬＮＡ３０ａを構成するトランジスタなどの特性のバラツキが増大しても電流検出部３ａがバイアス電流Ｉｂｉａｓを所定の値に補正する機能をする。このため、バイアス電流は所定値を中心として略左右対称に分布し、且つバラツキ幅は小さい。
【００３１】
一方、図４（ｂ）に示すように、従来では、バイアス電流を所定の値に補正する電流検出部が設けられていないので、バイアス電流は中心値が不明瞭であり、且つ左右対称に分布せず、バラツキ幅は大きい。
【００３２】
なお、本実施例のバイアス電流のバラツキを標準偏差で表した場合、従来よりもバイアス電流のバラツキを略１／２に低減することができている。
【００３３】
上述したように、本実施例の増幅器では、第１のアンプ部１ａ、第２のアンプ部ａ、電流検出部３ａ、抵抗Ｒ１、コンデンサＣ１、コンデンサＣ１２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。第２のアンプ部２ａと第１のアンプ部１ａの間に並列接続されたコンデンサＣ１及び抵抗２が設けられ、並列接続されたコンデンサＣ１及び抵抗２を介して第２のアンプ部２ａ及び第１のアンプ部１ａが縦続接続されている。電流検出部３ａには、定電流源６、ＰＮＰトランジスタＰＴ１、ＰＮＰトランジスタＰＴ２、ＮＰＮトランジスタＮＴ３、ＮＰＮトランジスタＮＴ４、抵抗Ｒ２、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。抵抗Ｒ１にバイアス電流Ｉｂｉａｓが流れると、ＮＰＮトランジスタＮＴ３のベースにノードＮ２から出力される信号が入力され、ＮＰＮトランジスタＮＴ４のベースにノードＮ３から出力される信号が入力され、差増増幅した信号がノードＮ４からフィードバック電流Ｉｆｂとして出力される。フィードバック電流Ｉｆｂは、縦続接続された抵抗Ｒ１１と抵抗Ｒ１２の間のノードＮ５を介して第１のアンプ部１ａのＮＰＮトランジスタＮＴ１のベースに入力され、バイアス電流Ｉｂｉａｓを所定の値になるように補正する。
【００３４】
このため、低周波及びＤＣでのバイアス電流値が一定になるように、電流検出部３ａにより制御される。したがって、ＤＣ付近の雑音が増幅されず従来よりもＮＦを低減することができる。また、バイアス電流のバラツキを従来よりも低減することができる。
【００３５】
なお、本実施例では、第２のアンプ部２ａにバイアス回路４を設けているが、バイアス回路４の代わりに、一端を高電位側電源Ｖｃｃに接続され、他端がＮＰＮトランジスタＮＴ２のベースに接続されるインダクタを設けてもよい。このインダクタは利得を向上させる役割をする。
【実施例３】
【００３６】
次に、本発明の実施例３に係る増幅器について、図面を参照して説明する。図５はＬＮＡを示す回路図である。本実施例では、カスコード接続型低雑音増幅器を構成するトランジスタにＭＩＳトランジスタを用いている。
【００３７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３８】
図５に示すように、カスコード接続型低雑音増幅器としてのＬＮＡ３０ｂには、第１のアンプ部１ｂ、第２のアンプ部２ｂ、電流検出部３ｂ、抵抗Ｒ１、コンデンサＣ１、コンデンサＣ１２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。ＬＮＡ３０ｂは、ＳＯＩ（Silicon  on  Insulator）基板或いはＳＯＳ(Silicon  on  Sapphire)基板上に設けられ、例えばマイクロ波帯の無線ＬＡＮ（Local  Area  Network）の低雑音増幅器に使用される。第２のアンプ部２ｂ及び第１のアンプ部１ｂは、高電位側電源Ｖｄｄと接地電位としての低電位側電源Ｖｓｓの間に、縦続接続（カスコード接続）される。
【００３９】
第１のアンプ部１ｂには、整合回路５、コンデンサＣ１１、Ｎｃｈ  ＭＩＳ（Metal  Insulator  Semiconductor）トランジスタＮＭＴ１、インダクタＬ２が設けられる。なお、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００４０】
コンデンサＣ１１は、整合回路５とＮｃｈ  ＭＩＳトランジスタＮＭＴ１のゲート（制御端子）の間に設けられ、一端が整合回路５に接続され、他端がＮｃｈ  ＭＩＳトランジスタＮＭＴ１のゲートに接続される。Ｎｃｈ  ＭＩＳトランジスタＮＭＴ１は、ドレイン（第１の端子）がノードＮ３に接続され、コンデンサＣ１１から出力される入力信号ＩＮをゲート（制御端子）に入力して増幅動作する。インダクタＬ２は、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ１のソース（第２の端子）と低電位側電源Ｖｓｓの間に設けられ、利得及び歪特性を調整する。
【００４１】
第２のアンプ部２ｂには、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ２及びインダクタＬ１が設けられる。インダクタＬ１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続され、出力インピーダンスを整合する役目をする。Ｎｃｈ  ＭＩＳトランジスタＮＭＴ２は、ドレイン（第１の端子）がノードＮ１に接続され、ゲート（制御端子）が高電位側電源Ｖｄｄに接続され、ソース（第２の端子）がノードＮ２に接続され、高電位側電源Ｖｄｄが供給されると動作する。Ｎｃｈ  ＭＩＳトランジスタＮＭＴ２の動作時、抵抗Ｒ１及びＮｃｈ  ＭＩＳトランジスタＮＭＴ１にはバイアス電流Ｉｂｉａｓが流れる。カスコード接続されるＮｃｈ  ＭＩＳトランジスタＮＭＴ１及びＮＭＴ２が動作するとノードＮ１から、コンデンサＣ１２を介して出力信号Ｏｕｔが出力端子Ｐｏｕｔに出力される。
【００４２】
抵抗Ｒ１は、第２のアンプ部２ｂと第１のアンプ部１ｂの間に設けられ、一端がノードＮ２に接続され、他端がノードＮ３に接続される。コンデンサＣ１は、第２のアンプ部２ｂと第１のアンプ部１ｂの間に設けられ、一端がノードＮ２に接続され、他端がノードＮ３に接続される。
【００４３】
電流検出部３ｂには、定電流源６、Ｐｃｈ  ＭＩＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ３、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ４、抵抗Ｒ２、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。
【００４４】
Ｐｃｈ  ＭＩＳトランジスタＰＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがドレインに接続される。Ｐｃｈ  ＭＩＳトランジスタＰＭＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがＰｃｈ  ＭＩＳトランジスタＰＭＴ１のゲートに接続され、ドレインタがノードＮ４に接続される。Ｐｃｈ  ＭＩＳトランジスタＰＭＴ１及びＰＭＴ２は、カレントミラー回路を構成する。
【００４５】
Ｎｃｈ  ＭＩＳトランジスタＮＭＴ３は、ドレイン（第１の端子）がノードＮ４に接続され、ゲート（制御端子）がノードＮ２に接続される。Ｎｃｈ  ＭＩＳトランジスタＮＭＴ４は、ドレイン（第１の端子）がＰｃｈ  ＭＩＳトランジスタＰＭＴ１に接続され、ゲート（制御端子）がノードＮ３に接続される。
【００４６】
抵抗Ｒ２は、一端がＮｃｈ  ＭＩＳトランジスタＮＭＴ４のソース（第２の端子）に接続され、他端が定電流源６に接続される。定電流源６は、一端が抵抗Ｒ２の他端及びＮｃｈ  ＭＩＳトランジスタＮＭＴ３のソース（第２の端子）に接続され、他端が低電位側電源Ｖｓｓに接続される。定電流源６に所定の一定な電流が流れると電流検出回路３ｂが動作する。
【００４７】
ここで、抵抗Ｒ１にバイアス電流Ｉｂｉａｓ電流が流れると、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ４と差動対をなすＮｃｈ  ＭＩＳトランジスタＮＭＴ３のゲートにノードＮ２から出力される信号（電圧信号）が入力され、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ３と差動対をなすＮｃｈ  ＭＩＳトランジスタＮＭＴ４のゲートにノードＮ３から出力される信号（電圧電圧）が入力され、差動増幅された信号がノードＮ４から出力される。この信号は、抵抗Ｒ１１及びＲ１２で抵抗分割され、ノードＮ５からＮｃｈ  ＭＩＳトランジスタＮＭＴ１のゲート（制御端子）に入力され、バイアス電流Ｉｂｉａｓ電流のバラツキを補正する信号（フィードバック電圧信号）として機能する。ここでは、ＭＩＳトランジスタを用いているが、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタ（ＭＯＳ  ＦＥＴとも呼称される）を用いてもよい。
【００４８】
ここでは、ＬＮＡ３０ｂを構成するＭＩＳトランジスタに、例えばノード９０ｎｍ以下の微細な寸法のトランジスタを使用しているので、トランジスタの相互コンダクタンス（ｇｍ）を高くでき、実施例１で用いたバイポーラトランジスタと同等レベルの高い利得、低いＮＦを達成できる。ここでは、ＬＮＡ３０ｂをＳＯＩ基板上に形成しているが、高抵抗のシリコン基板上に形成してもよい。また、高電位側電源側に縦続接続される抵抗により高電位側電源Ｖｄｄを降圧し、この降圧した高電位側電源ＶｄｄをＮｃｈ  ＭＩＳトランジスタＮＭＴ１のゲートに接続してもよい。
【００４９】
上述したように、本実施例の増幅器では、第１のアンプ部１ｂ、第２のアンプ部２ｂ、電流検出部３ｂ、抵抗Ｒ１、コンデンサＣ１、コンデンサＣ１２、入力端子Ｐｉｎ、及び出力端子Ｐｏｕｔが設けられる。第２のアンプ部２ｂと第１のアンプ部１ｂの間に並列接続されたコンデンサＣ１及び抵抗２が設けられ、並列接続されたコンデンサＣ１及び抵抗２を介して第２のアンプ部２ｂ及び第１のアンプ部１ｂが縦続接続されている。電流検出部３ｂには、定電流源６、Ｐｃｈ  ＭＩＳトランジスタＰＭＴ１、Ｐｃｈ  ＭＩＳトランジスタＰＭＴ２、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ３、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ４、抵抗Ｒ２、抵抗Ｒ１１、及び抵抗Ｒ１２が設けられる。抵抗Ｒ１にバイアス電流Ｉｂｉａｓが流れると、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ３のゲートにノードＮ２から出力される信号が入力され、Ｎｃｈ  ＭＩＳトランジスタＮＭＴ４のゲートにノードＮ３から出力される信号が入力され、差増増幅した信号がノードＮ４から出力される。この信号は、縦続接続された抵抗Ｒ１１と抵抗Ｒ１２の間のノードＮ５を介して第１のアンプ部１ｂのＮｃｈ  ＭＩＳトランジスタＮＭＴ１のゲートにフィードバック電圧として入力され、バイアス電流Ｉｂｉａｓを所定の値になるように補正する。
【００５０】
このため、低周波及びＤＣでのバイアス電流値が一定になるように、電流検出部３ｂにより制御される。したがって、ＤＣ付近の雑音が増幅されず従来よりもＮＦを低減することができる。また、バイアス電流のバラツキを従来よりも低減することができる。
【００５１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５２】
例えば、本実施例では、カスコード接続型低雑音増幅器を構成するトランジスタに、バイポーラトランジスタやＭＩＳトランジスタを使用しているが、カスコード接続型低雑音増幅器をＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）構成にしてもよい。また、カスコード接続型低雑音増幅器を接合型ＦＥＴ或いは化合物ＦＥＴ（ＧａＡｓ  ＦＥＴやＨＥＭＴ）などから構成してもよい。
【００５３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  制御端子に入力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の端子と低電位側電源の間に設けられる第１のインダクタとを有する第１のアンプ部と、制御端子がバイアス回路に接続され、第１の端子側から出力信号が出力される第２のトランジスタと、高電位側電源と前記第２のトランジスタの第１の端子の間に設けられる第２のインダクタとを有する第２のアンプ部と、一端が前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続される第１の抵抗と、一端が前記前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続されるコンデンサと、前記第１の抵抗の一端から出力される第１の信号を制御端子に入力する第３のトランジスタと、前記第１の抵抗の他端から出力される第２の信号を制御端子に入力する前記第３のトランジスタと差動対をなす第４のトランジスタと、一端が前記第４のトランジスタの第２の端子に接続される第２の抵抗と、一端が前記第２の抵抗の他端及び前記第３のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続される定電流源と、前記第３のトランジスタの第１の端子と前記低電位側電源の間に縦続接続される第３の抵抗及び第４の抵抗とを有し、前記第１の抵抗に流れるバイアス電流をモニターし、前記第３のトランジスタの第１の端子側から、前記バイアス電流を補正する第３の信号を前記第３の抵抗と前記第４の抵抗の間から前記第１のトランジスタの制御端子に出力する電流検出部とを具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続される増幅器。
【００５４】
（付記２）  制御端子に入力信号が入力される第１のトランジスタと、前記第１のトランジスタの第２の端子と低電位側電源の間に設けられる第１のインダクタとを有する第１のアンプ部と、制御端子が高電位側電源に接続され、第１の端子側から出力信号が出力される第２のトランジスタと、前記高電位側電源と前記第２のトランジスタの第１の端子の間に設けられる第２のインダクタとを有する第２のアンプ部と、一端が前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続される第１の抵抗と、一端が前記前記第２のトランジスタの第２の端子に接続され、他端が前記第１のトランジスタの第１の端子に接続されるコンデンサと、前記第１の抵抗の一端から出力される第１の信号を制御端子に入力する第３のトランジスタと、前記第１の抵抗の他端から出力される第２の信号を制御端子に入力する前記第３のトランジスタと差動対をなす第４のトランジスタと、一端が前記第４のトランジスタの第２の端子に接続される第２の抵抗と、一端が前記第２の抵抗の他端及び前記第３のトランジスタの第２の端子に接続され、他端が前記低電位側電源に接続される定電流源と、前記第３のトランジスタの第１の端子と前記低電位側電源の間に縦続接続される第３の抵抗及び第４の抵抗とを有し、前記第１の抵抗に流れるバイアス電流をモニターし、前記第３のトランジスタの第１の端子側から、前記バイアス電流を補正する第３の信号を前記第３の抵抗と前記第４の抵抗の間から前記第１のトランジスタの制御端子に出力する電流検出部とを具備し、前記第２のアンプ部及び前記第１のアンプ部が前記高電位側電源と前記低電位側電源の間にカスコード接続される増幅器。
【００５５】
（付記３）  前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値の比は、１：１０である付記１或いは２記載の増幅器。
【００５６】
（付記４）  前記トランジスタは、ＮＰＮトランジスタ或いはＮｃｈ  ＭＩＳトランジスタである付記１乃至３のいずれかに記載の増幅器。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１に係るＬＮＡを示すブロック図。
【図２】本発明の実施例２に係るＬＮＡを示す回路図。
【図３】本発明の実施例２に係るＬＮＡの周波数に対するＮＦを示す特性図。
【図４】本発明の実施例２に係るＬＮＡのバイアス電流の分布を示す図。
【図５】本発明の実施例３に係るＬＮＡを示す回路図。
【符号の説明】
【００５８】
１、１ａ、１ｂ  第１のアンプ部
２、２ａ、２ｂ  第２のアンプ部
３、３ａ、３ｂ  電流検出部
４  バイアス回路
５  整合回路
６  定電流源
３０、３０ａ、３０ｂ  ＬＮＡ
Ｃ１、Ｃ１１、Ｃ１２  コンデンサ
Ｉｂａｉｓ  バイアス電流
Ｉｆｂ  フィードバック電流
ＩＮ  入力信号
Ｌ１、Ｌ２  インダクタ
Ｎ１〜５  ノード
ＮＭＴ１〜４  Ｎｃｈ  ＭＩＳトランジスタ
ＮＴ１〜４  ＮＰＮトランジスタ
ＯＵＴ  出力信号
Ｐｉｎ  入力端子
ＰＭＴ１、ＰＭＴ２  Ｐｃｈ  ＭＩＳトランジスタ
Ｐｏｕｔ  出力端子
ＰＴ１、ＰＴ２  ＰＮＰトランジスタ
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２  抵抗
Ｖｃｃ  高電位側電源
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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