(57)【要約】【課題】ＴＦＴのオフ電流を抑制しながら製造コストの低減及び生産性の向上を図る。【解決手段】基板１１上に、第１半導体膜１７及び第２半導体膜１８を形成する半導体膜形成工程と、第１半導体膜１７の全体と第２半導体膜１８の傾斜部１９との双方にｐ型不純物を注入する第１不純物注入工程と、第２半導体膜１８の全体にｐ型不純物を注入する第２不純物注入工程とを含むようにした。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１半導体膜を有するｐ型薄膜トランジスタと、第２半導体膜を有するｎ型薄膜トランジスタとを基板上に備え、上記第１半導体膜及び上記第２半導体膜の外縁に上記基板に向かって広がる傾斜部がそれぞれ形成された半導体装置を製造する方法であって、
上記基板上に、上記第１半導体膜及び上記第２半導体膜を形成する半導体膜形成工程と、
上記第１半導体膜の全体と上記第２半導体膜の上記傾斜部との双方にｐ型不純物を注入する第１不純物注入工程と、
上記第２半導体膜の全体に上記ｐ型不純物を注入する第２不純物注入工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
上記半導体膜形成工程では、上記基板に半導体膜を形成した後に、上記半導体膜における上記第２半導体膜が形成される領域に第２レジストを形成すると共に、上記半導体膜における上記第１半導体膜が形成される領域に上記第２レジストよりも薄い第１レジストを形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
上記第１不純物注入工程では、上記第１レジストを除去した後に、上記第２レジストをマスクとして用いることにより上記第２半導体膜の上記傾斜部にｐ型不純物を注入する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２において、
上記半導体膜形成工程では、上記第１レジストを、上記第２レジストの厚みの１／４以上且つ３／５以下の厚みに形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２において、
上記半導体膜形成工程では、ハーフトーン露光により上記第１レジスト及び上記第２レジストを形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１において、
上記半導体膜形成工程では、それぞれポリシリコンにより上記第１半導体膜及び上記第２半導体膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体装置が形成された第１基板と、上記第１基板に対向して配置された第２基板と、上記第１基板と上記第２基板との間にシール材によって封止された液晶層とを備え、上記半導体装置が、第１半導体膜を有するｐ型薄膜トランジスタと、第２半導体膜を有するｎ型薄膜トランジスタとを有し、上記第１半導体膜及び上記第２半導体膜の外縁に上記第１基板に向かって広がる傾斜部がそれぞれ形成されている液晶表示装置を製造する方法であって、
上記第１基板に、上記第１半導体膜及び上記第２半導体膜を形成する半導体膜形成工程と、
上記第１半導体膜の全体と上記第２半導体膜の上記傾斜部との双方にｐ型不純物を注入する第１不純物注入工程と、
上記第２半導体膜の全体に上記ｐ型不純物を注入する第２不純物注入工程とを含む
ことを特徴とする液晶表示装置の製造方法。
【請求項８】
請求項７において、
上記半導体膜形成工程では、上記基板に半導体膜を形成した後に、上記半導体膜における上記第２半導体膜が形成される領域に第２レジストを形成すると共に、上記半導体膜における上記第１半導体膜が形成される領域に上記第２レジストよりも薄い第１レジストを形成する
ことを特徴とする液晶表示装置の製造方法。
【請求項９】
請求項８において、
上記第１不純物注入工程では、上記第１レジストを除去した後に、上記第２レジストをマスクとして用いることにより上記第２半導体膜の上記傾斜部にｐ型不純物を注入する
ことを特徴とする液晶表示装置の製造方法。
【請求項１０】
請求項８において、
上記半導体膜形成工程では、上記第１レジストを、上記第２レジストの厚みの１／４以上且つ３／５以下の厚みに形成する
ことを特徴とする液晶表示装置の製造方法。
【請求項１１】
請求項８において、
上記半導体膜形成工程では、ハーフトーン露光により上記第１レジスト及び上記第２レジストを形成する
ことを特徴とする液晶表示装置の製造方法。
【請求項１２】
請求項７において、
上記半導体膜形成工程では、それぞれポリシリコンにより上記第１半導体膜及び上記第２半導体膜を形成する
ことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び液晶表示装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置は、例えばパーソナルコンピュータ用の表示装置やテレビとして一般的に使用されている。さらに、液晶表示装置は、ＰＤＡ（Personal Digital Assistant）等の表示装置としても広く使用されている。また、液晶表示装置よりも省電力化が可能な有機ＥＬ表示装置についても研究開発が行われており、一部の製品では既に実用化されている。
【０００３】
これら液晶表示装置及び有機ＥＬ表示装置は、その駆動方法の違いにより、パッシブマトリクス方式とアクティブマトリクス方式とに大別される。特に、アクティブマトリクス方式は、パッシブマトリクス方式に比べて高速応答及び低電圧駆動が可能であることから、研究開発が盛んに行われている。
【０００４】
アクティブマトリクス方式の表示装置には、通常、複数の画素がマトリクス状に形成されており、各画素には、スイッチング素子である薄膜トランジスタ（Thin Film Transistors、以下、ＴＦＴともいう）が設けられている。
【０００５】
ＴＦＴは、絶縁性を有する基板上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備えている。尚、ボトムゲート型のＴＦＴの場合には、ゲート電極と半導体膜との位置が逆に形成されている。
【０００６】
この半導体膜をアモルファスシリコンにより形成する場合には、アモルファスシリコンのキャリアの移動度が比較的小さいため、表示パネルの外側に表示装置駆動用のＩＣ（Integrated Circuit）を接続し、この駆動用ＩＣによって表示装置を駆動する必要がある。これに対して、半導体膜をポリシリコンにより形成する場合には、ポリシリコンのキャリアの移動度が比較的大きいので、ＴＦＴで構成した駆動回路を表示パネルに一体的に作り込むことが可能になる。
【０００７】
ポリシリコンにより形成された半導体膜には、ゲート電極をマスクとしてｐ型不純物又はｎ型不純物が注入された一対の高濃度不純物領域であるソース領域及びドレイン領域が形成されている。
【０００８】
液晶表示装置等の表示装置の駆動回路を構成する半導体装置には、ｐ型ＴＦＴ及びｎ型ＴＦＴを備えたＣＭＯＳ（Camplimentary Metal Oxide Semiconductor）が用いられている。これらｐ型ＴＦＴ及びｎ型ＴＦＴは、例えば、半導体層がポリシリコンからなり、ゲート絶縁膜がシリコン酸化膜からなる場合において、半導体層のチャネル領域に不純物が全く注入されていないと、閾値電圧が負（−数Ｖ）になる。したがって、ｐ型ＴＦＴ及びｎ型ＴＦＴは、ゲート電極の電圧（以下、ゲート電圧という）が０Ｖの状態でオフにならず、リーク電流（オフ電流）が生じて消費電力が大きくなる。
【０００９】
このため、通常、ボロン等のｐ型不純物を半導体膜の全体に注入してｐ型ＴＦＴ及びｎ型ＴＦＴのいずれにもオフ電流が生じないように閾値電圧を制御している。しかし、このように、半導体膜にｐ型不純物を注入した場合であってもオフ電流が生じることがある。このオフ電流が生じる原因として、従来のＴＦＴの製造方法には、以下に示す問題点がある。
【００１０】
液晶表示装置等に用いられるＴＦＴは、一般に、半導体膜をゲート絶縁膜で十分に覆うために半導体膜の外縁に基板に向かって広がる傾斜部が形成される（例えば、特許文献２参照）。このため、例えばイオン注入法等により上記半導体膜の全体にｐ型不純物を注入した場合には、半導体膜における傾斜部の厚みが中央の平坦部に比べて薄いため、上記傾斜部におけるｐ型不純物の面密度が、半導体膜の平坦部よりも小さくなる。
【００１１】
その結果、傾斜部における閾値電圧は、平坦部における閾値電圧よりも低くなるため、傾斜部に閾値電圧が比較的低い寄生トランジスタが形成される。寄生トランジスタとは、本来の能動回路素子として形成されたトランジスタではなく、半導体膜の一つの半導体領域に隣接して別の半導体領域が存在する場合において、意図せずに形成されるトランジスタのことである。
【００１２】
図１８は、従来のＴＦＴ（ｎ型ＴＦＴ及びｐ型ＴＦＴ）の電流−電圧特性を模式的に示す図である。図１８に示すように、閾値電圧が低い寄生トランジスタが形成されることにより、ｎ型ＴＦＴに流れる電流の特性は、平坦部の特性に傾斜部の特性が重ね合わされたものとなる。一方、ｐ型ＴＦＴでは、傾斜部の特性は平坦部の特性に重なるので、傾斜部の影響による閾値電圧の変化は生じない。すなわち、ｐ型ＴＦＴの閾値電圧とｎ型ＴＦＴの閾値電圧とが接近した値となるため、これらｐ型ＴＦＴ及びｎ型ＴＦＴのいずれにもオフ電流が生じないように半導体膜へのｐ型不純物の注入量を制御することは困難である。
【００１３】
そこで、例えば特許文献１では、ｎ型ＴＦＴの半導体層に設けられた傾斜部におけるｐ型不純物の体積密度が、その半導体層の平坦部におけるｐ型不純物の体積密度よりも大きくなるように、半導体膜の全体にｐ型不純物を注入する処理とは別個独立に傾斜部に対してｐ型不純物を注入している。そのことにより、ｎ型ＴＦＴの傾斜部における上記特性を正の方向へシフトさせて、ＴＦＴのオフ電流を抑制しようとしている。
【特許文献１】特開２００３−２５８２６２号公報
【特許文献２】特開２０００−３１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記特許文献１の製造方法では、半導体膜の全体に対してｐ型不純物を注入する処理と傾斜部に対してｐ型不純物を注入する処理とを別個独立に行っているため、通常は製造工程が増加してしまう。その結果、製造コストが増加すると共に生産性が低下することになる。
【００１５】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、ＴＦＴのオフ電流を抑制しながら製造コストの低減及び生産性の向上を図ることにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するために、この発明では、第１半導体膜の全体と第２半導体膜の傾斜部との双方にｐ型不純物を同時に注入するようにした。
【００１７】
具体的に、本発明に係る半導体装置の製造方法は、第１半導体膜を有するｐ型薄膜トランジスタと、第２半導体膜を有するｎ型薄膜トランジスタとを基板上に備え、上記第１半導体膜及び上記第２半導体膜の外縁に上記基板に向かって広がる傾斜部がそれぞれ形成された半導体装置を製造する方法であって、上記基板上に、上記第１半導体膜及び上記第２半導体膜を形成する半導体膜形成工程と、上記第１半導体膜の全体と上記第２半導体膜の上記傾斜部との双方にｐ型不純物を注入する第１不純物注入工程と、上記第２半導体膜の全体に上記ｐ型不純物を注入する第２不純物注入工程とを含む。
【００１８】
上記半導体膜形成工程では、上記基板に半導体膜を形成した後に、上記半導体膜における上記第２半導体膜が形成される領域に第２レジストを形成すると共に、上記半導体膜における上記第１半導体膜が形成される領域に上記第２レジストよりも薄い第１レジストを形成してもよい。
【００１９】
上記第１不純物注入工程では、上記第１レジストを除去した後に、上記第２レジストをマスクとして用いることにより上記第２半導体膜の上記傾斜部にｐ型不純物を注入してもよい。
【００２０】
上記半導体膜形成工程では、上記第１レジストを、上記第２レジストの厚みの１／４以上且つ３／５以下の厚みに形成することが好ましい。
【００２１】
上記半導体膜形成工程では、ハーフトーン露光により上記第１レジスト及び上記第２レジストを形成してもよい。
【００２２】
上記半導体膜形成工程では、それぞれポリシリコンにより上記第１半導体膜及び上記第２半導体膜を形成することが好ましい。
【００２３】
また、本発明に係る液晶表示装置の製造方法では、半導体装置が形成された第１基板と、上記第１基板に対向して配置された第２基板と、上記第１基板と上記第２基板との間にシール材によって封止された液晶層とを備え、上記半導体装置が、第１半導体膜を有するｐ型薄膜トランジスタと、第２半導体膜を有するｎ型薄膜トランジスタとを有し、上記第１半導体膜及び上記第２半導体膜の外縁に上記第１基板に向かって広がる傾斜部がそれぞれ形成されている液晶表示装置を製造する方法であって、上記第１基板に、上記第１半導体膜及び上記第２半導体膜を形成する半導体膜形成工程と、上記第１半導体膜の全体と上記第２半導体膜の上記傾斜部との双方にｐ型不純物を注入する第１不純物注入工程と、上記第２半導体膜の全体に上記ｐ型不純物を注入する第２不純物注入工程とを含む。
【００２４】
上記半導体膜形成工程では、上記基板に半導体膜を形成した後に、上記半導体膜における上記第２半導体膜が形成される領域に第２レジストを形成すると共に、上記半導体膜における上記第１半導体膜が形成される領域に上記第２レジストよりも薄い第１レジストを形成してもよい。
【００２５】
上記第１不純物注入工程では、上記第１レジストを除去した後に、上記第２レジストをマスクとして用いることにより上記第２半導体膜の上記傾斜部にｐ型不純物を注入してもよい。
【００２６】
上記半導体膜形成工程では、上記第１レジストを、上記第２レジストの厚みの１／４以上且つ３／５以下の厚みに形成することが好ましい。
【００２７】
上記半導体膜形成工程では、ハーフトーン露光により上記第１レジスト及び上記第２レジストを形成してもよい。
【００２８】
上記半導体膜形成工程では、それぞれポリシリコンにより上記第１半導体膜及び上記第２半導体膜を形成することが好ましい。
【００２９】
−作用−
次に、本発明の作用について説明する。
【００３０】
半導体膜形成工程では、外縁に基板に向かって広がる傾斜部がそれぞれ形成された第１半導体膜及び第２半導体膜を形成する。特に、液晶表示装置の製造方法において、それぞれポリシリコンにより第１半導体膜及び第２半導体膜を形成する場合には、ポリシリコンのキャリアの移動度が比較的高いため、半導体装置を第１基板に一体的に作り込むことが可能になる。したがって、液晶表示装置における部品の数及び製造工程の数が低減するため、製造コストが低減すると共に生産性が向上する。
【００３１】
第１不純物注入工程では、第１半導体膜の全体と第２半導体膜の傾斜部との双方にｐ型不純物を注入するため、第１半導体膜の全体における閾値電圧と第２半導体膜の傾斜部における閾値電圧とを同時に制御することが可能になる。すなわち、製造工程を増やすことなく、ｐ型ＴＦＴ及びｎ型ＴＦＴの閾値電圧をオフ電流が生じない良好な状態に制御することが可能となる。したがって、ｐ型ＴＦＴ及びｎ型ＴＦＴの閾値電圧を上記良好な状態に制御しながら製造コストを低減させると共に生産性を向上させることが可能になる。
【００３２】
ところで、仮に、第１レジストを第２レジストの厚みの１／４よりも小さい厚みに形成すると、第１レジストの厚みが比較的小さいため、第１レジスト及び第２レジストをマスクとして用いて第１半導体膜及び第２半導体膜を形成する場合には、第１レジストの一部が半導体膜の加工中に消失して第１半導体膜の表面の一部が露出するおそれがある。そうすると、上記第１半導体膜の表面の一部が損傷するおそれがある。第１半導体膜の損傷はｐ型ＴＦＴの特性全般に影響するため、第１半導体膜が損傷した場合には、ｐ型ＴＦＴの動作を良好な状態に保つことが困難になる。
【００３３】
一方、仮に、第１レジストを第２レジストの厚みの３／５よりも大きい厚みに形成すると、第１レジストを除去して第２レジストを残す工程中に、第２レジストも上部から第１レジストと同様に除去されるため、第２レジストの厚みが比較的小さくなってしまう。そうすると、第２レジストはマスクとしての機能が低下するため、第２レジストをマスクとして用いることにより第２半導体膜の傾斜部にｐ型不純物を注入する場合には、ｐ型不純物の一部が第２レジストを透過して第２半導体膜における中央の平坦部にも注入されるおそれがある。このことにより、第２半導体膜の平坦部における閾値電圧が比較的高くなってｎ型ＴＦＴを正常に動作させることができないおそれがある。
【００３４】
このことから、上記半導体膜形成工程において、第１レジストを第２レジストの厚みの１／４以上且つ３／５以下の厚みに形成する場合には、第１半導体膜の損傷を抑制すると共に、第１レジストを除去した後の第２レジストの厚みをマスクとして十分に機能する厚みにすることが可能になる。その結果、ｐ型ＴＦＴ及びｎ型ＴＦＴを正常に動作させることができる共に、これらｐ型ＴＦＴ及びｎ型ＴＦＴの動作を良好な状態に保つことができる。
【００３５】
第２不純物注入工程では、第２半導体膜の全体にｐ型不純物を注入する。
【発明の効果】
【００３６】
本発明によれば、第１不純物注入工程では、第１半導体膜の全体と第２半導体膜の傾斜部との双方にｐ型不純物を注入するため、第１半導体膜の全体における閾値電圧と第２半導体膜の傾斜部における閾値電圧とを同時に制御することができる。すなわち、製造工程を増やすことなく、ｐ型ＴＦＴ及びｎ型ＴＦＴの閾値電圧をオフ電流が生じない良好な状態に制御することができる。その結果、ｐ型ＴＦＴ及びｎ型ＴＦＴの閾値電圧を上記良好な状態に制御しながら製造コストを低減できると共に生産性を向上させることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００３８】
《発明の実施形態１》
図１〜図１７は、本発明の実施形態１を示している。図１３は、液晶表示装置Ｓの要部を概略的に示す断面図である。図１４は、アクティブマトリクス基板１０の構成を概略的に示す正面図である。図１５は、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２の構造を概略的に示す正面図である。図１６は、図１５のXVI−XVI線断面を概略的に示す図である。図１７は、図１５のXVII−XVII線断面を概略的に示す図である。図１〜図９は、図１５のXVI−XVI線断面における液晶表示装置Ｓの製造過程を示す図である。図１０及び図１１は、図１５のXVII−XVII線断面における液晶表示装置Ｓの製造過程を示す図である。図１２は、ハーフトーン露光に用いるフォトマスク６０の構成を模式的に示す正面図である。
【００３９】
液晶表示装置Ｓは、図１３に示すように、第１基板であるアクティブマトリクス基板１０と、アクティブマトリクス基板１０に対向して設けられた第２基板である対向基板５０と、これらアクティブマトリクス基板１０と対向基板５０との間に形成された液晶層５１とを備えている。
【００４０】
上記アクティブマトリクス基板１０は、液晶層５１側の表面に配向膜５２が設けられていると共に、液晶層５１とは反対側の表面に偏光板５３が配置されている。このアクティブマトリクス基板１０は、図１４に示すように、例えば矩形状の無アルカリガラス基板等のガラス基板１１を有し、一部に複数の画素４３を備えた表示部４０が設けられている。
【００４１】
上記表示部４０には、ガラス基板１１の表面に水平な一方向に延びる複数のソース配線４１と、ガラス基板１１の表面に水平な方向であり且つソース配線４１に直交する方向に延びる複数のゲート配線４２とが設けられている。これらソース配線４１とゲート配線４２との交点毎に画素４３が設けられている。つまり、複数の画素４３はマトリクス状に配置されている。
【００４２】
各画素４３にはそれぞれＴＦＴ４４及び画素電極４５が形成されている。ソース配線４１が延びる方向に並ぶ上記ＴＦＴ４４は同一のソース配線４１に電気的に接続され、ゲート配線４２が延びる方向に並ぶ上記ＴＦＴ４４は同一のゲート配線４２に電気的に接続されている。画素電極４５は、ＴＦＴ４４に接続されており、液晶層５１に電圧を印加することが可能になっている。尚、図１４の各画素４３に形成されたＴＦＴ４４及び画素電極４５の図示を一部省略した。また、図１４の表示部４０には、上記複数の画素４３の一部のみを概略的に示したが、表示部４０には、例えば１０２４×７６８個等の画素４３が設けられている。
【００４３】
さらに、アクティブマトリクス基板１０には、上記表示部４０よりも外側であるガラス基板１１の外縁部にソースドライバ４７、ゲートドライバ４８及び制御回路４９等の半導体装置４６及び所定の配線（図示省略）等を有する駆動回路が形成されている。
【００４４】
すなわち、ソースドライバ４７には各ソース配線４１が電気的に接続され、ゲートドライバ４８には各ゲート配線４２が電気的に接続されている。制御回路４９は、ソースドライバ４７及びゲートドライバ４８に電気的に接続され、これらソースドライバ４７及びゲートドライバ４８にそれぞれコンピュータ等の外部装置（図示省略）から供給される電気信号を処理して伝送することが可能になっている。また、上記所定の配線は、例えば、外部機器、ソースドライバ４７又はゲートドライバ４８等と制御回路４９等とを接続している。
【００４５】
これら上記半導体装置４６はＣＭＯＳを有しており、ＣＭＯＳは第１半導体膜１７を有するｐ型ＴＦＴ３１と、第２半導体膜１８を有するｎ型ＴＦＴ３２とを備えている。つまり、半導体装置３６は、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２を有している。以降、図１５，１６及び１７を参照しながら、半導体装置３６におけるｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２について説明する。
【００４６】
上記ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２は、それぞれ第１半導体膜１７又は第２半導体膜１８のガラス基板１１とは反対側にゲート電極２３が配置されたトップゲート型の構造を有し、第１半導体膜１７及び第２半導体膜１８はそれぞれ外縁に傾斜部１９を有している。
【００４７】
すなわち、ガラス基板１１におけるソース配線４１及びゲート配線４２等が形成された面には、例えばＳｉＯ２等の下地絶縁膜１２が形成されている。下地絶縁膜１２のガラス基板１１とは反対側である下地絶縁膜１２上には、第１半導体膜１７及び第２半導体膜１８が、例えば５０ｎｍ等の厚みに形成されており、第１半導体膜１７と第２半導体膜１８との間には、所定の間隔が設けられている。第１半導体膜１７及び第２半導体膜１８の外縁には、アクティブマトリクス基板１０に向かって広がる傾斜部１９が形成されている。これら第１半導体膜１７及び第２半導体膜１８は、例えばポリシリコン等により形成されている。
【００４８】
第１半導体膜１７及び第２半導体膜１８には、それぞれ一対の高濃度不純物領域であるソース領域１７ａ，１８ａ及びドレイン領域１７ｂ，１８ｂがチャネル領域１７ｃ，１８ｃを挟んで形成されており、チャネル領域１７ｃ，１８ｃにそれぞれ閾値電圧を制御するためのｐ型不純物であるボロンが含まれている。第１半導体膜１７は、ソース領域１７ａ及びドレイン領域１７ｂにボロンが含まれている。第２半導体膜１８は、ソース領域１８ａ及びドレイン領域１８ｂにｎ型不純物であるリンが含まれている。
【００４９】
第２半導体膜１８は、傾斜部１９におけるボロンの体積密度が中央の平坦部におけるボロンの体積密度よりも大きい。つまり、第２半導体膜１８は、図１７に示すチャネル領域１８ｃにおいて、傾斜部１９のボロンの体積密度が平坦部のボロンの体積密度よりも大きい。
【００５０】
第１半導体膜１７及び第２半導体膜１８上には、これら第１半導体膜１７及び第２半導体膜１８を覆うようにゲート絶縁膜２１が、例えばＳｉＯ２等により形成されている。第１半導体膜１７及び第２半導体膜１８のチャネル領域１７ｃ，１８ｃ上には、それぞれゲート絶縁膜２１を介してゲート電極２３が、例えば、Ａｌ、Ｔａ、ＭｏＷ合金又はＣｒ等により第１半導体膜１７及び第２半導体膜１８を横断して形成されており、これらゲート絶縁膜２１及びゲート電極２３を覆うように層間絶縁膜２７が、例えばＳｉＮ等により形成されている。ゲート絶縁膜２１及び層間絶縁膜２７は、例えば４００ｎｍ等の厚みに形成されている。
【００５１】
ソース領域１７ａ，１８ａ及びドレイン領域１７ｂ，１８ｂ上には、ゲート絶縁膜２１及び層間絶縁膜２７を貫通するコンタクトホール２８がそれぞれ形成されている。これらコンタクトホール２８には、例えば、Ａｌ、Ｔａ、ＭｏＷ合金又はＣｒ等の導電性材料が充填されている。
【００５２】
層間絶縁膜２７上には、上記コンタクトホール２８を介して、ソース領域１７ａ，１８ｂに接続されたソース電極２９と、ドレイン領域１７ｂ，１８ｂに接続されたドレイン電極３０とが、例えば３８０ｎｍ等の厚みに形成されている。ソース電極２９及びドレイン電極３０は、上記導電性材料と同様の材料により形成されている。このように、アクティブマトリクス基板１０には、第１半導体膜１７を有するｐ型ＴＦＴ３１と、第２半導体膜１８を有するｎ型ＴＦＴ３２とを備えて第１半導体膜１７及び第２半導体膜１８の外縁にそれぞれ傾斜部１９が形成された半導体装置４６が形成されている。
【００５３】
上記対向基板５０は、例えばガラス基板等を有し、図示は省略するが、ガラス基板の一方の面にはカラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板５０は、液晶層５１側の表面に配向膜５４が設けられていると共に、液晶層５１とは反対側の表面に偏光板５５が配置されている。
【００５４】
上記液晶層５１は、アクティブマトリクス基板１０と対向基板５０との間に介在されたシール材５６によって封止されている。
【００５５】
さらに、液晶表示装置Ｓは、アクティブマトリクス基板１０の液晶層５１とは反対側の表面に対向して配置されたバックライトユニット５７を備えている。
【００５６】
バックライトユニット５７は、詳細な図示は省略するが、光源であるＬＥＤ等から導光板に入射した光を、その導光板の出射面からアクティブマトリクス基板１０側へ均一な面状の光を出射するように構成されている。バックライトユニット５７から出射された光は、アクティブマトリクス基板１０、液晶層５１及び対向基板１１を透過して、所望の表示が行われるようになっている。
【００５７】
こうして、液晶表示装置Ｓは、外部機器から供給された電気信号を半導体装置３６により処理して各画素４３に形成されたＴＦＴ４４へ伝送することにより液晶層５１における液晶分子の配向を制御して、所望の表示を行うようになっている。
【００５８】
−製造方法−
液晶表示装置Ｓの製造方法には、アクティブマトリクス基板形成工程と、対向基板形成工程と、貼り合わせ工程とが含まれる。すなわち、アクティブマトリクス基板１０と対向基板５０とは、別個にそれぞれ形成される。尚、対向基板形成工程については予め行って一般的な製造方法により対向基板５０を形成した後、対向基板５０のカラーフィルター側の表面に配向膜５４を設ける。また、バックライトユニット５７については、一般的な製造方法により予め形成する。
【００５９】
上記アクティブマトリクス基板形成工程には、半導体膜形成工程と、第１不純物注入工程と、第２不純物注入工程とが含まれる。
【００６０】
半導体膜形成工程では、ガラス基板１１上に、それぞれポリシリコンにより第１半導体膜１７及び第２半導体膜１８を形成する。すなわち、まず、図１に示すように、ガラス基板１１の一方の面に下地絶縁膜１２を、例えばスパッタ法等により形成する。次に、アモルファスシリコン膜を下地絶縁膜１２のガラス基板１１とは反対側に、例えばＣＶＤ法等により形成する、その後、このアモルファスシリコン膜に対してエキシマレーザの照射等を施すことによって、アモルファスシリコン膜を結晶化してガラス基板１１に半導体膜であるポリシリコン膜１３を形成する。
【００６１】
次に、第１レジスト１４及び第２レジスト１５を形成する。すなわち、ハーフトーン露光等により、図２に示すように、上記ポリシリコン膜１３における第２半導体膜１８が形成される領域に第２レジスト１５を形成すると共に、上記ポリシリコン膜１３における第１半導体膜１７が形成される領域に第２レジスト１５よりも薄い第１レジスト１４を形成する。
【００６２】
まず、ポリシリコン膜１３を覆うレジストを、例えば１．５μｍの厚みに形成する。このレジストは、感光性の樹脂材料であり、露光された部分が現像処理により溶解して除去されるポジ型レジストである。
【００６３】
次に、このレジストに対してハーフトーン露光を施す。尚、ハーフトーン露光をグレートーン露光と呼ぶことがあるが、本実施形態１では、ハーフトーン露光又はグレートーン露光を、ハーフトーン露光と呼ぶ。ハーフトーン露光には、図１２に示すように、光を透過する透過部６１と、光を全く透過しない遮光部６２との他に、中間の強度の光を透過する半透過部６３を有するフォトマスク６０を用いる。
【００６４】
遮光部６２には、例えばＣｒ等の遮光層６４が全面に形成されており、半透過部６３には、複数の上記遮光層６４がストライプ状に形成されている。半透過部６３では、各遮光層６４の幅はそれぞれ１．０μｍ以上且つ２．０μｍ以下の大きさであり、隣り合う遮光層６４の間隔は、例えば１．０μｍ以上且つ２．０μｍ以下である。
【００６５】
このように、上記遮光層６４による半透過部６３のストライプパターンは微細であるため、半透過部６３を介してレジストを露光した場合には、レジストがストライプ状に露光されず遮光層６４により露光量が低減されて透過部６１よりも少ない露光量で平均的に露光される。
【００６６】
図１２では、フォトマスク６０の構成を理解しやすいように、透過部６１、遮光部６２及び半透過部６３を模式的に示したが、上記フォトマスク６０は、レジストに対向させて所定の位置に配置させたときに、半透過部６３が第１レジスト１４を形成する領域上に配置すると共に遮光部６２が第２レジスト１５を形成する領域上に配置するように形成されている。
【００６７】
このフォトマスク６０を、レジストに対向させて上記所定の位置に配置させた後、フォトマスク６０のガラス基板１１とは反対側から紫外線を照射する。そうして、フォトマスク６０を介してレジストを露光する。
【００６８】
次に、レジストに対して現像処理を行う。すなわち、レジストを現像液に浸すことによって紫外線が照射された部分のレジストを溶解して除去した後、ガラス基板１１を洗浄する。このとき、遮光部６２によって露光されなかった第２半導体膜１８を形成する領域のレジストが残存することにより第２レジスト１５が形成される。したがって、第２レジスト１５の厚みは、上記ポリシリコン膜１３を覆うレジストの厚みに等しい。
【００６９】
また、半透過部６３を介することにより透過部６１よりも露光量が少ない第１半導体膜１７を形成する領域のレジストが、一部除去されて薄くなることにより第１レジスト１４が形成される。第１レジスト１４の厚みは、フォトマスク６０の半透過部６３におけるストライプパターンの幅及び間隔を変化させてレジストに対する露光量を調整することにより制御することが可能である。
【００７０】
その後、第１レジスト１４及び第２レジスト１５を加熱することにより、これら第１レジスト１４及び第２レジスト１５に残留した溶剤及び洗浄液を蒸発させて除去すると共に、第１レジスト１４及び第２レジスト１５を硬化させる。このとき、第１レジスト１４及び第２レジスト１５の外縁には、通常、ガラス基板１１に向かって広がる傾斜部１６が形成される。
【００７１】
ところで、仮に、第１レジスト１４を第２レジスト１５の厚みの１／４よりも小さい厚みに形成すると、第１レジスト１４の厚みが比較的小さいため、第１レジスト１４及び第２レジスト１５をマスクとして用いて、例えばプラズマエッチング等のプラズマを用いたドライエッチングを施すことにより第１半導体膜１７及び第２半導体膜１８を形成する場合には、第１レジスト１４の一部がプラズマによる損傷により除去されて第１半導体膜１７の表面の一部が露出するおそれがある。そうすると、上記第１半導体膜１７の表面の一部もプラズマに晒されて損傷するおそれがある。第１半導体膜１７の損傷はｐ型ＴＦＴ３１の特性全般に影響するため、第１半導体膜１７が損傷した場合には、ｐ型ＴＦＴ３１の動作を良好な状態に保つことが困難になる。
【００７２】
一方、仮に、第１レジスト１４を第２レジスト１５の厚みの３／５よりも大きい厚みに形成すると、アッシングにより第１レジスト１４を除去するときに第２レジスト１５も第１レジスト１４と同様に除去されるため、第２レジスト１５の厚みが比較的小さくなってしまう。そうすると、第２レジスト１５はマスクとしての機能が低下するため、第２レジスト１５をマスクとして用いることにより第２半導体膜１８の傾斜部１９にボロンを注入する場合には、ボロンの一部が第２レジスト１５を透過して第２半導体膜１８における中央の平坦部にも注入される。このことにより、第２半導体膜１８の平坦部における閾値電圧が比較的高くなってｎ型ＴＦＴ３２を正常に動作させることができないおそれがある。
【００７３】
このことから、本実施形態では、第１レジスト１４を、第２レジスト１５の厚みの１／４以上且つ３／５以下の厚みに形成する。すなわち、第２レジスト１５の厚みが上記ポリシリコン膜１３を覆うレジストの厚みに等しいことから、第１レジスト１４を、例えば０．７μｍ等の厚みに形成する。
【００７４】
次に、ガラス基板１１をドライエッチング装置（図示省略）内に配置させる。続いて、ドライエッチング装置内に、例えばＳＦ６又はＣＦ４と酸素ガスとを導入し、第１レジスト１４及び第２レジスト１５をマスクとして用いてポリシリコン膜１３にドライエッチングを施すことにより第１半導体膜１７及び第２半導体膜１８を形成する。このとき、図３に示すように、各第１半導体膜１７及び第２半導体膜１８の外縁には、それぞれアクティブマトリクス基板１０に向かって広がる傾斜部１９が形成される。
【００７５】
すなわち、例えば酸素を含むプラズマ等によるドライエッチングでは、第１レジスト１４及び第２レジスト１５の外縁に形成された傾斜部１６が徐々にエッチングされて後退する。これら第１レジスト１４及び第２レジスト１５の傾斜部１６の後退に伴ってポリシリコン膜１３の外縁に傾斜部１９が形成される。そうして、それぞれ外縁に傾斜部１９を有する第１半導体膜１７及び第２半導体膜１８が形成される。
【００７６】
尚、上記半導体膜形成工程の後に、第２レジスト１５から第２半導体膜１８の傾斜部１９が十分に露出していない場合には、例えば酸素プラズマ等により第２レジスト１５を全体的にエッチングし、第２レジスト１５の外縁を後退させて第２半導体膜１８の傾斜部１９を十分に露出させるようにしてもよい。
【００７７】
次に行う第１不純物注入工程では、第１半導体膜１７の全体と第２半導体膜１８の傾斜部１９との双方にボロンを注入する。
【００７８】
まず、図４及び図１０に示すように、第１レジスト１４をアッシング等により除去する。このとき、第２レジスト１５に対しても第１レジスト１４と同様にアッシングが施される。そうすると、第２レジスト１５は、第１レジスト１４よりも厚みが大きいため、厚みが低減して残存する。
【００７９】
次に、第１半導体膜１７の全体と第２半導体膜１８の傾斜部１９とにボロンを注入する。図４及び図１０の２０はボロンを注入する方向を示している。ボロンの注入には、イオンドーピング法等が用いられ、例えば、加速電圧を５．０ｋＶにすると共に、ドーズ量を１．２×１０１２ｃｍ−２とする。
【００８０】
この第１不純物注入工程では、第２レジスト１５をマスクとして用いることにより第２半導体膜１８の傾斜部１９にｐ型不純物を注入する。すなわち、第２半導体膜１８における平坦部上には、第２レジスト１５が形成されているため、第２半導体膜１８における平坦部にはボロンが注入されない。これにより、第２半導体膜１８における平坦部にボロンを注入することなく、第２レジスト１５から露出した傾斜部１９と第１半導体膜１７の全体との双方にボロンを注入する。
【００８１】
次に、図５に示すように、第２レジスト１５をアッシング等により除去した後、第１半導体膜１７及び第２半導体膜１８の表面に意図せずに形成された酸化膜等の汚染物をフッ酸等により洗浄する。その後、第１半導体膜１７及び第２半導体膜１８を覆うゲート絶縁膜２１を、例えばＣＶＤ法等により形成する。
【００８２】
次に行う第２不純物注入工程では、図６及び図１１に示すように、第２半導体膜１８の全体にボロンを注入する。
【００８３】
すなわち、まず、第１半導体膜１７を覆うレジスト２２をマスクとして十分に機能する厚みに形成する。その後、第２半導体膜１８の全体にボロンを注入する。このボロンの注入を行う場合には、例えば、加速電圧を３０．０ｋＶにすると共に、ドーズ量を１．５×１０１２ｃｍ−２とする。そうすると、ボロンがゲート絶縁膜２１を透過して第２半導体膜１８に注入される。これにより、ボロンを、レジスト２２に覆われた第１半導体膜１７に注入することなく、第２半導体膜１８の全体に注入する。このとき、第１不純物注入工程と第２不純物注入工程とにより第２半導体膜１８の傾斜部１９におけるボロンの体積密度が、中央の平坦部におけるボロンの体積密度よりも大きくなる。つまり、図１１に示す第２半導体膜１８のチャネル領域１８ｃにおいて、傾斜部１９のボロンの体積密度が平坦部のボロンの体積密度よりも大きくなる。
【００８４】
次に、図７に示すように、上記第１半導体膜１７を覆うレジスト２２をアッシング等により除去して、ゲート電極２３を、ゲート絶縁膜２１のガラス基板１１とは反対側に第１半導体膜１７及び第２半導体膜１８の略中央をそれぞれ横断するように、例えばフォトリソグラフィー法及びドライエッチング等によりパターン形成する。
【００８５】
次に、図８に示すように、第２半導体膜１８を覆うレジスト２４を、マスクとして十分に機能する厚みに形成した後、ゲート電極２３をマスクとして用いることにより第１半導体膜１７にボロンを注入する。このボロンの注入は、例えば、加速電圧を３５ｋＶにすると共に、ドーズ量を１．０×１０１５ｃｍ−２として行う。
【００８６】
これにより、ボロンを、レジスト２４に覆われた第２半導体膜１８とゲート電極２３に覆われた第１半導体膜１７の一部とに注入することなく、ゲート絶縁膜２１を透過させて第１半導体膜１７の一部に注入する。そうして、第１半導体膜１７にソース領域１７ａ、ドレイン領域１７ｂ及びチャネル領域１７ｃを形成する。
【００８７】
次に、図９に示すように、上記第２半導体膜１８を覆うレジスト２４を除去し、続いて第１半導体膜１７を覆うレジスト２５を形成する。その後、ゲート電極２３をマスクとして用いることにより第２半導体膜１８にｎ型不純物であるリンを注入する。図９の２６は、リンを注入する方向を示している。このリンの注入は、例えば、加速電圧を７０ｋＶにすると共に、ドーズ量を１．０×１０１５ｃｍ−２として行う。
【００８８】
これにより、リンを、レジスト２５に覆われた第１半導体膜１７とゲート電極２３に覆われた第２半導体膜１８の一部とに注入することなく、ゲート絶縁膜２１を透過させて第２半導体膜１８の一部に注入する。そうして、第２半導体膜１８にソース領域１８ａ、ドレイン領域１８ｂ及びチャネル領域１８ｃを形成する。このとき、ソース領域１８ａ及びドレイン領域１８ｂとチャネル領域１８ｃとの間にそれぞれリンの濃度が比較的低い領域であるＬＤＤ（Lightly Doped Drain）を形成してもよい。
【００８９】
その後、ガラス基板１１を、例えば５５０℃等で熱処理することにより、第１半導体膜１７及び第２半導体膜１８に注入されたリンやボロンを活性化させる。尚、この熱処理の代わりに、レーザー照射又はランプアニール等の処理により第１半導体膜１７及び第２半導体膜１８におけるリンやボロンを活性化させてもよい。
【００９０】
次に、ゲート電極２３及びゲート絶縁膜２１を覆う層間絶縁膜２７を形成した後、ソース領域１７ａ，１８ａ及びドレイン領域１７ｂ，１８ｂ上に、それぞれゲート絶縁膜２１及び層間絶縁膜２７を貫通するコンタクトホール２８を、例えばエッチング等により形成する。
【００９１】
次に、各コンタクトホール２８の内部及び層間絶縁膜２７上にソース電極２９及びドレイン電極３０を形成する。ソース電極２９及びドレイン電極３０は、例えばフォトリソグラフィー法及びドライエッチング等により形成し、それぞれコンタクトホール２８を介して、ソース電極２９をソース領域１７ａ，１８ａに接続すると共にドレイン電極３０をドレイン領域１７ｂ，１８ｂに接続して形成する。そうして、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２を有する半導体装置４６がアクティブマトリクス基板１０に形成される。
【００９２】
尚、このとき、上記ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２と同時に各画素４３毎のＴＦＴ４４を形成し、各画素４３に形成されたＴＦＴ４４と共に複数のソース配線４１、ドレイン配線４２及び画素電極４５を形成する。
【００９３】
さらに、これらソース配線４１及びドレイン配線４２に併せて駆動回路を形成する領域に、外部機器、ソースドライバ４７又はゲートドライバ４８と制御回路４９とを接続する配線等の所定の配線を形成する。その後、アクティブマトリクス基板１０の半導体装置４６側の表面に配向膜５２を設ける。
【００９４】
次に、貼り合わせ工程を行う。すなわち、公知の方法によって、シール材５６によりアクティブマトリクス基板１０と対向基板５０とを貼り合わせる。このとき、シール材５６をアクティブマトリクス基板１０と対向基板５０との間に略枠状に配置させ、これらアクティブマトリクス基板１０と対向基板５０との間に注入口を形成する。
【００９５】
次に、シール材５６を紫外線照射等により硬化させた後、上記注入口から液晶材料を注入する。続いて、上記注入口を封止して液晶層５１を形成した後、アクティブマトリクス基板１０及び対向基板５０の液晶層５１とは反対側の表面にそれぞれ偏光板５３，５５を配置させる。
【００９６】
その後、予め形成したバックライトユニット５７を、アクティブマトリクス基板１０の液晶層５１とは反対側に対向して配置する。そうして、アクティブマトリクス基板１０と対向基板５０との間にシール材５６によって液晶層５１が封止された液晶表示装置Ｓを形成する。
【００９７】
−実施形態１の効果−
したがって、この実施形態１によると、第１不純物注入工程では、第１半導体膜１７の全体と第２半導体膜１８の傾斜部１９との双方にボロンを注入するため、第１半導体膜１７の全体における閾値電圧と第２半導体膜１８の傾斜部１９における閾値電圧とを同時に制御することができる。言い換えれば、第２半導体膜１８の傾斜部１９における閾値電圧を、第１半導体膜１７の全体における閾値電圧に対して、別個独立に制御する必要がない。したがって、製造工程を増やすことなく、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２の閾値電圧をオフ電流が生じない良好な状態に制御することができる。その結果、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２を上記良好な状態に制御しながら製造コストを低減できると共に生産性を向上させることができる。
【００９８】
さらに、半導体膜形成工程において、第１レジスト１４を第２レジスト１５の厚みの１／４以上且つ３／５以下の厚みに形成するため、第１半導体膜１７の損傷を抑制すると共に、第１レジスト１４を除去したときに第２レジスト１５の厚みをマスクとして十分に機能する厚みにすることができる。その結果、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２の閾値電圧をより確実に上記良好な状態に制御できると共に消費電力を低減することができる。
【００９９】
さらに、半導体膜形成工程において、それぞれポリシリコンにより第１半導体膜１７及び第２半導体膜１８を形成するため、ポリシリコンのキャリアの移動度が比較的高いことにより、半導体装置４６を備えた駆動回路をアクティブマトリクス基板１０に一体的に作り込むことができる。その結果、液晶表示装置Ｓにおける部品の数及び製造工程の数が低減するため、製造コストを低減できると共に生産性を向上させることができる。
【０１００】
《その他の実施形態》
本発明は、上記実施形態１について、以下のような構成としてもよい。
【０１０１】
上記実施形態では、アクティブマトリクス基板１０及び対向基板５０は、ガラス基板１１を有しているとしたが、本発明はこれに限られず、これらアクティブマトリクス基板１０及び対向基板５０はプラスチック基板等のガラス基板１１以外の他の基板を有していてもよい。
【０１０２】
上記実施形態１では、第１レジスト１４を第２レジスト１５の厚みの１／４以上且つ３／５以下の厚みに形成するとしたが、本発明はこれに限られず、第１レジスト１４を第２レジスト１５の厚みの１／４よりも小さい厚みに形成してもよく、第１半導体膜１７を損傷させることなく第１半導体膜１７及び第２半導体膜１８が形成されていればよい。また、第１レジスト１４を第２レジスト１５の厚みの３／５よりも大きな厚みに形成してもよく、第１不純物工程において、ボロンを、第２半導体膜１８の中央の平坦部に注入することなく第２半導体膜１８の傾斜部１９に注入していればよい。
【０１０３】
上記実施形態１では、ハーフトーン露光により第１レジスト１４及び第２レジスト１５を形成するとしたが、本発明はこれに限られず、第１レジスト１４及び第２レジスト１５は他の公知の方法により形成してもよく、第１レジスト１４を第２レジスト１５よりも薄く形成していればよい。
【０１０４】
上記実施形態１では、ｐ型不純物としてボロンを用いたが、本発明はこれに限られず、ｐ型不純物としてはアルミニウム等のボロン以外のｐ型不純物を用いてもよい。
【０１０５】
上記実施形態１において、レジスト１４，１５を形成するよりも前に、例えばシリコン酸化膜等の保護膜を形成してもよい。そうすると、レジスト１４，１５等により第１半導体膜１７及び第２半導体膜１８が汚染されることが防止される。
【０１０６】
上記実施形態１では、アモルファスシリコン膜に対してエキシマレーザの照射等を施すことによって、アモルファスシリコン膜を結晶化してポリシリコン膜１３を形成するとしたが、本発明はこれに限られず、例えば、直接成膜法、固相成長法又はランプアニール法等の他の公知の方法によりポリシリコン膜１３を形成してもよい。
【０１０７】
上記実施形態１では、イオンドーピング法により第１半導体膜１７及び第２半導体膜１８にボロンを注入するとしたが、本発明はこれに限られず、例えばイオン注入法等の他の公知の方法により注入してもよい。
【０１０８】
上記実施形態１では、第１半導体膜１７のソース領域１７ａ及びドレイン領域１７ｂを形成した後に第２半導体膜１８のソース領域１８ａ及びドレイン領域１８ｂを形成するとしたが、本発明はこれに限られず、第２半導体膜１８のソース領域１８ａ及びドレイン領域１８ｂを形成した後に、第１半導体膜１７のソース領域１７ａ及びドレイン領域１７ｂを形成してもよい。
【０１０９】
上記実施形態１では、フォトマスク６０の半透過部６３に複数の遮光層６４がストライプ状に形成されているとしたが、本発明はこれに限られず、半透過部６３は、遮光層６４が網目状等に形成されていてもよく、レジストを透過部６１よりも少ない露光量により平均的に露光することが可能に形成されていればよい。
【０１１０】
上記実施形態１では、半導体装置３６におけるｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２はトップゲート型であるとしたが、本発明はこれに限られず、ボトムゲート型のｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２にも適用することが可能である。
【０１１１】
上記実施形態１では、第１不純物注入工程において、第１半導体膜１７の全体と第２半導体膜１８の傾斜部１９との双方にｐ型不純物を注入するとし、第２不純物注入工程において、第２半導体膜１８の全体にｐ型不純物を注入するとしたが、ｐ型ＴＦＴ３１及びｎ型ＴＦＴ３２の閾値電圧をｎ型不純物を注入することにより制御する場合には、第１不純物注入工程において、第２半導体膜１８の全体と第１半導体膜１７の傾斜部１９との双方にｎ型不純物を注入し、第２不純物注入工程において、第１半導体膜１７の全体にｎ型不純物を注入してもよい。
【０１１２】
上記実施形態１では、注入口から液晶材料を注入するとしたが、本発明はこれに限られず、アクティブマトリクス基板１０又は対向基板５０に液晶材料を滴下して供給した後にこれらアクティブマトリクス基板１０と対向基板５０とを貼り合わせる、いわゆる滴下注入法を用いてもよい。
【産業上の利用可能性】
【０１１３】
以上説明したように、本発明は、半導体装置の製造方法及び液晶表示装置の製造方法について有用であり、特に、ｐ型ＴＦＴ及びｎ型ＴＦＴのオフ電流を抑制する場合に適している。
【図面の簡単な説明】
【０１１４】
【図１】図１５のXVI−XVI線断面において半導体膜を形成した状態を示す図である。
【図２】図１５のXVI−XVI線断面において第１レジスト及び第２レジストを形成した状態を示す図である。
【図３】図１５のXVI−XVI線断面において第１半導体膜及び第２半導体膜を形成した状態を示す図である。
【図４】図１５のXVI−XVI線断面において第１半導体膜及び第２半導体膜にボロンを注入している状態を示す図である。
【図５】図１５のXVI−XVI線断面においてゲート絶縁膜を形成した状態を示す図である。
【図６】図１５のXVI−XVI線断面において第２半導体膜にボロンを注入している状態を示す図である。
【図７】図１５のXVI−XVI線断面においてゲート電極を形成した状態を示す図である。
【図８】図１５のXVI−XVI線断面において第１半導体膜にソース領域及びドレイン領域を形成している状態を示す図である。
【図９】図１５のXVI−XVI線断面において第２半導体膜にソール領域及びドレイン領域を形成している状態を示す図である。
【図１０】図１５のXVII−XVII線断面において第１半導体膜及び第２半導体膜にボロンを注入している状態を示す図である。
【図１１】図１５のXVII−XVII線断面において第２半導体膜にボロンを注入している状態を示す図である。
【図１２】ハーフトーン露光に用いるフォトマスクの構成を模式的に示す正面図である。
【図１３】液晶表示装置の要部を概略的に示す断面図である。
【図１４】アクティブマトリクス基板の構成を概略的に示す図である。
【図１５】ｐ型ＴＦＴ及びｎ型ＴＦＴの構造を概略的に示す正面図である。
【図１６】図１５のXVI−XVI線断面を概略的に示す図である。
【図１７】図１５のXVII−XVII線断面を概略的に示す図である。
【図１８】従来のＴＦＴの電流−電圧特性を模式的に示す図である。
【符号の説明】
【０１１５】
Ｓ    液晶表示装置
１０    アクティブマトリクス基板
１１    ガラス基板
１４    第１レジスト
１５    第２レジスト
１７    第１半導体膜
１８    第２半導体膜
１９    傾斜部
３１    ｐ型薄膜トランジスタ（ｐ型ＴＦＴ）
３２    ｎ型薄型トランジスタ（ｎ型ＴＦＴ）
４６    半導体装置
【図１】
2008166597.tif 000003
【図２】
2008166597.tif 000004
【図３】
2008166597.tif 000005
【図４】
2008166597.tif 000006
【図５】
2008166597.tif 000007
【図６】
2008166597.tif 000008
【図７】
2008166597.tif 000009
【図８】
2008166597.tif 000010
【図９】
2008166597.tif 000011
【図１０】
2008166597.tif 000012
【図１１】
2008166597.tif 000013
【図１２】
2008166597.tif 000014
【図１３】
2008166597.tif 000015
【図１４】
2008166597.tif 000016
【図１５】
2008166597.tif 000017
【図１６】
2008166597.tif 000018
【図１７】
2008166597.tif 000019
【図１８】
2008166597.tif 000020