【手続補正書】
【提出日】平成21年5月7日(2009.5.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された増幅回路と、
第１抵抗素子と、
電流源回路と、
第３トランジスタ及び第２抵抗素子とを備え、
上記第１トランジスタのベースと上記第２トランジスタのベースは、共通に接続されて上記増幅回路の出力電圧に対応した電圧が供給され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第１抵抗素子は、上記第２トランジスタのエミッタと上記第１電源電圧端子との間に接続されて基準電流を形成し、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧の差電圧に対応した出力電圧を形成し、
上記電流源回路は、上記基準電流に対応した電流を上記第１、第２、第３トランジスタに供給し、
上記第３トランジスタは、そのベースとコレクタとが共通接続され、
上記第２抵抗素子は、上記第３トランジスタと上記第１電源電圧端子又は第２電源電圧端子側に直列形態に接続され、
上記第３トランジスタのサイズ、上記第１及び第２抵抗素子の抵抗値の設定により、上記第３トランジスタと第２抵抗素子の直列回路で発生する電圧を基準電圧とする基準電圧発生回路を有する半導体集積回路装置。
【請求項２】
請求項１において、
第３抵抗素子を更に備え、
上記第３抵抗素子は、上記第３トランジスタと第２抵抗素子との直列回路に対して並列に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第１トランジスタと第３トランジスタは、同じエミッタ面積を備え、
上記第１トランジスタのエミッタ面積は、上記第２トランジスタのエミッタ面積よりも大きく形成され、第１乃至第３トランジスタには同じ電流値の電流が流れるようにされる半導体集積回路装置。
【請求項４】
請求項３において、
上記第１、第２、第３トランジスタは、差動増幅回路を構成するＣＭＯＳ回路のプロセスで形成される半導体領域を利用して構成される半導体集積回路装置。
【請求項５】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、
上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とするＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項６】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、
上記電流源回路は、
上記第２トランジスタのコレクタ電流を入力電流として上記第１トランジスタのコレクタ電流を形成するＭＯＳＦＥＴで構成された電流ミラー回路と、
上記第１トランジスタとベース，エミッタが共通接続され、同じエミッタサイズに形成された第４トランジスタとを含む半導体集積回路装置。
【請求項７】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、
上記電流源回路は、ソースが第２電源電圧端子に接続され、ゲートに上記差動増幅回路の出力電圧が供給された第１乃至第３ＭＯＳＦＥＴであり、
上記第１乃至第３ＭＯＳＦＥＴのドレイン電流は、上記第１乃至第３トランジスタにそれぞれ供給され、
上記第１及び第２トランジスタのベースは、上記第１又は第２トランジスタのコレクタ電圧がゲートに供給された第４ＭＯＳＦＥＴを通して、上記第２電源電圧端子からベース電流が供給される半導体集積回路装置。
【請求項８】
請求項３において、
上記増幅回路は、
上記第２トランジスタのコレクタ電圧を受け、ソースが上記第２電源電圧端子に接続された増幅ＭＯＳＦＥＴと、
上記増幅ＭＯＳＦＥＴのドレインと第１電源電圧端子との間に設けられ、ダイオード形態にされた第５トランジスタからなり、
上記第１及び第２トランジスタのベースは、上記第５トランジスタの共通接続されたベース，コレクタに接続され、
上記電流源回路は、上記第２トランジスタのコレクタ電流を入力電流とする第５乃至第７ＭＯＳＦＥＴで構成された電流ミラー回路である半導体集積回路装置。
【請求項９】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける第１差動増幅回路であり、
上記電流源回路は、
同じ抵抗値にされた第４ないし第６抵抗素子と、
第８ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第４、第５抵抗素子は、上記第１、第２トランジスタのコレクタと上記第２電源電圧端子との間に設けられ、
上記第８ＭＯＳＦＥＴのソースと上記第２電源電圧端子との間に上記第６抵抗素子が接続され、
上記第２差動増幅回路は、上記第１トランジスタ又は第２トランジスタのコレクタ電圧と、上記第６抵抗素子で発生した電圧が等しくなるよう上記第８ＭＯＳＦＥＴのゲート電圧を形成する半導体集積回路装置。
【請求項１０】
請求項３において、
上記増幅回路は、上記第１トランジスタのコレクタ電圧と、所定のバイアス電圧とを受ける第１差動増幅回路であり、その出力電圧を上記第１及び第２トランジスタのベースに供給し、
上記電流源回路は、
第９ないし第１１ＭＯＳＦＥＴと、
第２差動増幅回路とを有し、
上記第９乃至第１１ＭＯＳＦＥＴは、ゲートが共通に接続され、上記第２電源電圧端子にソースが接続され、上記第１、第２及び第３トランジスタに供給する電流を形成し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と、上記所定のバイアス電圧とを受けて、その出力電圧を上記第９乃至第１１ＭＯＳＦＥＴのゲートに供給する半導体集積回路装置。
【請求項１１】
請求項３において、
上記増幅回路は、上記第１トランジスタと第２トランジスタのコレクタ電圧を受ける差動増幅回路であり、
上記電流源回路は、
上記差動増幅回路の出力電圧がベースに供給された上記第１トランジスタ及び第２トランジスタ及び上記第１トランジスタとベース，エミッタが共通接続され、同じエミッタサイズに形成された第４トランジスタであり、
上記第１トランジスタ、第２トランジスタのコレクタと第２電源電圧端子との間には同じ抵抗値にされた抵抗手段が設けられた半導体集積回路装置。
【請求項１２】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１３】
請求項１０において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に設けられたＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの電流ミラー回路の出力電流が相互に入力電流とされるカレントミラー回路で形成される半導体集積回路装置。
【請求項１４】
請求項１０において、
上記バイアス電圧は、
上記第１差動増幅回路の出力電圧がベース，コレタクに供給され、エミッタが上記第１電源電圧端子に接続された第６トランジスタと、上記第２差動増幅回路の出力電圧がゲートに供給され、ソースが上記第２電源電圧端子に接続された第１２ＭＯＳＦＥＴとの直列回路で形成される半導体集積回路装置。
【請求項１５】
第１電流密度の第１電流が流れるようにされた第１トランジスタと、
上記第１電流密度よりも小さな第２電流密度の第２電流が流れるようにされた第２トランジスタと、
ＭＯＳＦＥＴにより構成された第１及び第２差動増幅回路と、
第１乃至第４抵抗素子と、
第１乃至第３ＭＯＳＦＥＴとを備え、
上記第１トランジスタと第２トランジスタのベースは共通接続され、
上記第１トランジスタのエミッタは、第１電源電圧端子に接続され、
上記第２トランジスタのエミッタと上記第１電源電圧端子間に上記第１抵抗素子が接続され、
上記第２抵抗素子は、上記第１トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第３抵抗素子は、上記第２トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第１ないし第３ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが共通に接続され、
上記第１差動増幅回路は、上記第１トランジスタのコレクタ電圧と所定のバイアス電圧とを受けて出力電圧を上記第１、第２トランジスタのベースに供給し、
上記第２差動増幅回路は、上記第２トランジスタのコレクタ電圧と上記所定のバイアス電圧とを受けて出力電圧を上記第１乃至第３ＭＯＳＦＥＴのゲートに供給し、
上記第１ＭＯＳＦＥＴのドレインは、上記第１トランジスタのコレクタに接続され、
上記第２ＭＯＳＦＥＴのドレインは、上記第２トランジスタのコレクタに接続され、
上記第４抵抗素子は、上記第３ＭＯＳＦＥＴのドレインと上記第１電源電圧端子との間に設けられた基準電圧発生回路を含む半導体集積回路装置。
【請求項１６】
請求項１５において、
上記バイアス電圧は、上記第１電源電圧端子と上記第２電源電圧端子との間に直列形態に設けられた電流源と抵抗手段からなるバイアス電圧発生回路で形成される半導体集積回路装置。
【請求項１７】
請求項１５において、
第３トランジスタ、第５抵抗素子及び第４ＭＯＳＦＥＴを更に備え、
上記第３トランジスタは、コレクタ及びベースが上記第１、第２トランジスタのベースと共通に接続され、エミッタが上記第１電源電圧端子に接続され、
上記第５トランジスタは、上記第３トランジスタのコレクタ，エミッタとの間に並列接続され、
上記第４ＭＯＳＦＥＴは、ソースが上記第２電源電圧端子に接続され、ゲートが上記第１乃至第３ＭＯＳＦＥＴのゲートと共通に接続され、ドレインが上記第３トランジスタのコレクタと接続され、
上記第３トランジスタのコレクタから上記所定のバイアス電圧を得る半導体集積回路装置。
【請求項１８】
請求項１７において、
上記第１、第２及び第５抵抗素子は、上記第１乃至第３トランジスタのコレクタ電圧をそれぞれ分圧する分圧抵抗回路からなり、
上記各分圧抵抗回路で形成された上記第１乃至第３トランジスタのコレクタ電圧が上記第１及び第２差動増幅回路の入力信号とされる半導体集積回路装置。
【請求項１９】
請求項１０において、
上記第１及び第２差動増幅回路の出力端子と交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２０】
請求項１０において、
上記第１及び第２トランジスタのコレクタと交流的接地電位点との間に設けられ、抵抗とキャパシタからなる位相補償回路を更に備えてなる半導体集積回路装置。
【請求項２１】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型ウェル領域に形成された第２導電型ＭＯＳＦＥＴからなり、
上記第１トランジスタと第２トランジスタは、上記ＭＯＳＦＥＴを構成する第２導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された拡散層をコレクタ及びエミッタとし、上記コレクタとエミッタとしての拡散層が形成される第１導電型ウェル領域をベースとして動作する横型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２２】
請求項４において、
上記ＭＯＳＦＥＴは、第１導電型の半導体基板に形成された第２導電型ウェル領域及び第１導電型ウェル領域と、上記第２導電型ウェル領域に形成された第１導電型ＭＯＳＦＥＴと、上記第１導電型領域に形成された第２導電型ＭＯＳＦＥＴからなり、上記第２導電型ＭＯＳＦＥＴが形成された第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するための深い深さの第２導電型ウェル領域を有し、
上記第１トランジスタと第２トランジスタは、上記第１導電型ＭＯＳＦＥＴのソース，ドレイン拡散層を形成する工程で形成された第２導電型拡散層をエミッタとし、上記エミッタを構成する第２導電型拡散層が形成された第１導電型ウェル領域をベートとし、上記ベースを構成する第１導電型ウェル領域を上記第１導電型の半導体基板から電気的に分離するために設けられた深い深さの第２導電型ウェル領域をコレクタとして用いる縦型構造のバイポーラトランジスタである半導体集積回路装置。
【請求項２３】
請求項２２において、
上記第１トランジスタは、１つのトランジスタから構成され、
上記第２トランジスタは、上記第１トランジスタに対応した単位トランジスタを複数個並列接続して構成される半導体集積回路装置。