(57)【要約】【課題】相変化メモリ素子とその製造方法及び動作方法を提供する。【解決手段】スイッチング素子及びそれに連結されたストレージノードを備える相変化メモリ素子において、ストレージノードは、下部電極と、下部電極上に形成された相変化層と、相変化層の上部に形成された物質層と、物質層周囲の相変化層上に備えられた上部電極と、を備えることを特徴とする相変化メモリ素子を提供する。【選択図】図２
2008166807.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子及びそれに連結されたストレージノードを備える相変化メモリ素子において、
前記ストレージノードが、
下部電極と、
前記下部電極上に形成された相変化層と、
前記相変化層の上部に形成された物質層と、
前記物質層周囲の前記相変化層上に備えられた上部電極と、を備えることを特徴とする相変化メモリ素子。
【請求項２】
前記物質層の電気伝導度は、前記上部電極より低いことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記下部電極と前記相変化層との間に下部電極コンタクト層がさらに備えられたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項４】
前記物質層の幅は、前記下部電極コンタクト層の幅以上であるが、前記上部電極の幅より狭いことを特徴とする請求項３に記載の相変化メモリ素子。
【請求項５】
前記物質層は、前記相変化層の中心を基準として対称に形成されたことを特徴とする請求項４に記載の相変化メモリ素子。
【請求項６】
前記物質層は、絶縁層または前記上部電極より電気伝導度の低い導電層であることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項７】
前記絶縁層は、シリコン酸化物層または窒化物層であることを特徴とする請求項６に記載の相変化メモリ素子。
【請求項８】
前記物質層は、下部に突出して前記相変化層により取り囲まれたことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項９】
前記物質層は、絶縁層または前記上部電極より電気伝導度の低い導電層であることを特徴とする請求項８に記載の相変化メモリ素子。
【請求項１０】
スイッチング素子及びそれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、
前記ストレージノードを形成するステップが、
下部電極上に相変化層を形成する第１ステップと、
前記相変化層上に上部電極を形成する第２ステップと、
前記上部電極に前記相変化層が露出されるホールを形成する第３ステップと、
前記ホールに物質層を満たす第４ステップと、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項１１】
前記ホールは、前記上部電極の中心を基準として対称に形成することを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記物質層は、絶縁層または前記上部電極より電気伝導度の低い導電層であることを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記絶縁層は、シリコン酸化物層または窒化物層であることを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【請求項１４】
前記下部電極と前記相変化層との間に下部電極コンタクト層をさらに形成することを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１５】
前記ホールの直径は、前記下部電極コンタクト層の幅以上であるが、前記上部電極の幅より小さいことを特徴とする請求項１４に記載の相変化メモリ素子の製造方法。
【請求項１６】
前記第２ステップないし第４ステップの代わりに、
前記相変化層上で、前記ホールに該当する位置に前記物質層を形成するステップと、
前記物質層周囲の前記相変化層上に前記上部電極を形成するステップと、を含むことを特徴とする請求項１０に記載の相変化メモリ素子の製造方法。
【請求項１７】
前記ホールを、前記上部電極の中心を基準として対称に形成することを特徴とする請求項１６に記載の相変化メモリ素子の製造方法。
【請求項１８】
前記物質層は、絶縁層または前記上部電極より電気伝導度の低い導電層であることを特徴とする請求項１６に記載の相変化メモリ素子の製造方法。
【請求項１９】
スイッチング素子及びそれに連結されたストレージノードを備える相変化メモリ素子の動作方法において、
前記スイッチング素子をオン状態に維持する第１ステップと、
前記ストレージノードに動作電圧を印加する第２ステップと、を含み、
前記ストレージノードが、請求項１に記載のストレージノードであることを特徴とする相変化メモリ素子の動作方法。
【請求項２０】
前記動作電圧は、書き込み電圧、読み取り電圧及び消去電圧のうちいずれか一つであることを特徴とする請求項１９に記載の相変化メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に相変化メモリ素子とその製造方法及び動作方法に関する。
【背景技術】
【０００２】
相変化メモリ素子（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ）は、相変化物質層を備えるストレージノード及びそれに連結されたトランジスタを備える。
【０００３】
図１は、現在周知のＰＲＡＭ（以下、従来のＰＲＡＭという）でトランジスタ（図示せず）に連結されたストレージノードの構成を示す図面である。
【０００４】
図１に示すように、従来のＰＲＡＭのストレージノードは、第１層間絶縁層１０により取り囲まれた下部電極１２をはじめとして、下部電極１２上に形成された状態で第２層間絶縁層１４により取り囲まれた下部電極コンタクト層１６を備え、下部電極コンタクト層１６及び第２層間絶縁層１４上に順次に積層された相変化層１８及び上部電極２０を備える。
【０００５】
図１のストレージノードを有する従来のＰＲＡＭの動作では、相変化層１８にリセット電流Ｉが印加されるとき、リセット電流Ｉは、下部電極コンタクト層１６から上部電極２０に流れる。リセット電流Ｉにより相変化層１８の下部電極コンタクト層１６と接触した領域Ａ１の物質状態は非晶質となる。このように、相変化層１８の下部電極コンタクト層１６と接触した領域Ａ１の物質状態が非晶質となれば、読み取り動作で測定される相変化層１８に流れる電流は基準電流より小さい。リセット電流Ｉの印加後、非晶質となった領域Ａ１の物質状態は、相変化層１８にセット電流を印加することによって本来の結晶となる。前記セット電流の強度は、リセット電流Ｉの強度より低い。セット電流が印加されて相変化層１８の領域Ａ１の物質状態が結晶となった後、読み取り動作で測定される相変化層１８に流れる電流は、前記基準電流より大きい。
【０００６】
このように相変化層１８の下部電極コンタクト層１６と接触した領域Ａ１が非晶質及び結晶である時に、読み取り動作で測定される電流が異なるので、かかる特性を利用して相変化層１８にデータ１または０を記録する。相変化層１８にデータ１が記録されたというのは、相変化層１８の領域Ａ１の物質状態が非晶質であることを意味する。そして、相変化層１８にデータ０が記録されたというのは、相変化層１８の領域Ａ１の物質状態が結晶であることを意味する。しかし、データ１または０に対応する相変化層１８の領域Ａ１の物質状態は逆でありうる。
【０００７】
前述した従来のＰＲＡＭの問題点といえば、上部電極２０は、相変化層１８の上部面の全体に存在するため、相変化層１８にリセット電流Ｉが印加されるとき、リセット電流Ｉは、下部電極コンタクト層１６と上部電極２０とを連結する色々な経路のうち最短経路に流れるというものである。すなわち、リセット電流Ｉは、図面に矢印で表示したように下部電極コンタクト層１６の直上に垂直に進んで上部電極２０に達する。
【０００８】
かかる事実が問題となる理由は、次の通りである。
【０００９】
リセット電流Ｉが印加されるとき、相変化層１８の下部電極コンタクト層１６と接触した領域Ａ１の物質状態が非晶質となる主要原因は、リセット電流Ｉにより発生するジュール熱のためである。リセット電流Ｉが流れる経路が長いほど、抵抗が増大するので、前記経路で発生するジュール熱は増加する。これにより、同一印加電圧でリセット電流Ｉの経路が増加するにつれて、リセット電流Ｉは減少する。
【００１０】
しかし、従来のＰＲＡＭの場合、前述したように相変化層１８に流れるリセット電流Ｉは、下部電極コンタクト層１６の直上方向に、すなわち相変化層１８の下部面に垂直方向に流れる。すなわち、リセット電流Ｉは、相変化層１８の下部面の下部電極コンタクト層１６と接触した領域と相変化層１８の上部面とを連結する最短経路に沿って流れる。このように、従来のＰＲＡＭの相変化層１８でリセット電流Ｉが流れる経路は、抵抗が最も低い経路であるので、従来のＰＲＡＭでリセット電流Ｉを減らしがたい。リセット電流の減少は、ＰＲＡＭの集積度を向上させる主要因のうち一つであるので、従来のＰＲＡＭでリセット電流を減らしがたいというのは、結局、従来のＰＲＡＭの集積度もそれ以上向上させがたいということを意味する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、前述した従来技術の問題点を改善するためのものであって、相変化層でリセット電流の経路を長くするＰＲＡＭを提供するところにある。
【００１２】
本発明が解決しようとする他の課題は、かかるＰＲＡＭの製造方法を提供するところにある。
【００１３】
本発明が解決しようとするさらに他の課題は、かかるＰＲＡＭの動作方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記課題を解決するために、本発明は、スイッチング素子及びそれに連結されたストレージノードを備えるＰＲＡＭにおいて、前記ストレージノードが、下部電極と、前記下部電極上に形成された相変化層と、前記相変化層の上部に形成された物質層と、前記物質層周囲の前記相変化層上に備えられた上部電極と、を備えることを特徴とするＰＲＡＭを提供する。
【００１５】
前記物質層の電気伝導度は、前記上部電極より低い。
【００１６】
前記下部電極と前記相変化層との間に下部電極コンタクト層がさらに備えられる。
【００１７】
前記物質層の幅は、前記下部電極コンタクト層の幅以上であるが、前記上部電極の幅より狭い。
【００１８】
前記物質層は、前記相変化層の中心を基準として対称である。
【００１９】
前記物質層は、下部に突出して前記相変化層により取り囲まれるように形成される。
【００２０】
前記他の課題を解決するために、本発明は、スイッチング素子及びそれに連結されたストレージノードを備えるＰＲＡＭの製造方法において、前記ストレージノードを形成するステップが、下部電極上に相変化層を形成する第１ステップと、前記相変化層上に上部電極を形成する第２ステップと、前記上部電極に前記相変化層が露出されるホールを形成する第３ステップと、前記ホールに物質層を満たす第４ステップと、を含むことを特徴とするＰＲＡＭの製造方法を提供する。
【００２１】
この製造方法において、前記第２ステップないし第４ステップの代わりに、前記相変化層上で前記ホールに該当する位置に前記物質層をまず形成した後、前記物質層周囲の前記相変化層上に前記上部電極を形成する。
【００２２】
前記ホールを、前記上部電極の中心を基準として対称に形成する。
【００２３】
前記下部電極と前記相変化層との間に下部電極コンタクト層をさらに形成する。
【００２４】
前記ＰＲＡＭ及びその製造方法において、前記物質層は、絶縁層または前記上部電極より電気伝導度の低い導電層である。前記絶縁層は、シリコン酸化物層または窒化物層である。
【００２５】
前記ホールの直径は、前記下部電極コンタクト層の幅以上であるが、前記上部電極の幅より小さい。
【００２６】
前記さらに他の課題を解決するために、本発明は、スイッチング素子及びそれに連結されたストレージノードを備えるＰＲＡＭの動作方法において、前記スイッチング素子をオン状態に維持する第１ステップと、前記ストレージノードに動作電圧を印加する第２ステップと、を含み、前記ストレージノードが、前記課題を解決するために提供したＰＲＡＭのストレージノードであることを特徴とするＰＲＡＭの動作方法を提供する。
【００２７】
この動作方法において、前記動作電圧は、書き込み電圧、読み取り電圧及び消去電圧のうちいずれか一つである。
【発明の効果】
【００２８】
本発明のＰＲＡＭを利用すれば、相変化層においてリセット電流の経路を長くし、したがって、前記相変化層の前記リセット電流の経路の抵抗を増加させるので、リセット電流を低減でき、ＰＲＡＭの集積度を向上できる。また、下部電極コンタクト層の直上に絶縁層が備えられているので、相変化層のプログラム領域、すなわち相変化層の下部電極コンタクト層に接触した領域に形成された非晶質領域にＰＲＡＭの周辺環境から望ましくない熱が伝達されて、前記プログラム領域の特性が不意に変化することを防止できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態によるＰＲＡＭとその製造及び動作方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示した層や領域の厚さは、明細書の明確性のために誇張されて示されたものである。
【００３０】
まず、本発明の実施形態によるＰＲＡＭについて説明する。
【００３１】
図２に示すように、基板４０の活性領域に第１及び第２不純物領域４２，４４が存在する。第１及び第２不純物領域４２，４４は、所定の間隔に離隔されており、各領域には、導電性不純物、例えばｎ型不純物がドーピングされている。第１及び第２不純物領域４２，４４のうち一つはソースであり、残りはドレインである。第１不純物領域４２と第２不純物領域４４との間の基板４０上に、ゲート積層物ＧＳが存在する。ゲート積層物ＧＳの下部にチャンネル領域４６が存在する。ゲート積層物ＧＳは、ゲート絶縁膜４８とゲート電極５０とが順次に積層された構造を有する。ゲート積層物ＧＳは、ゲート絶縁膜４８及びゲート電極５０の側面を覆うスペーサをさらに備えるが、便宜上図示していない。第１及び第２不純物領域４２，４４、チャンネル領域４６及びゲート積層物ＧＳは、トランジスタをなす。基板４０上に前記トランジスタを覆う第１層間絶縁層５２が形成されている。第１層間絶縁層５２に第２不純物領域４４が露出される第１コンタクトホールｈ１が形成されている。第１コンタクトホールｈ１は、導電性プラグ５４で満たされている。第１層間絶縁層５２上に導電性プラグ５４の露出された上部面を覆う下部電極５６が存在する。下部電極５６は、下部電極コンタクト層６０のパッド層の役割を兼ねる。第１層間絶縁層５２上に下部電極５６を覆う第２層間絶縁層５８が備えられている。第２層間絶縁層５８に下部電極５６の一部領域が露出される第２コンタクトホールｈ２が形成されている。第２コンタクトホールｈ２は、下部電極コンタクト層６０で満たされている。下部電極５６と下部電極コンタクト層６０とは、ストレージノードの下部積層物をなす。下部電極コンタクト層６０は、ＴｉＮ層またはＴｉＡｌＮ層でありうる。第２層間絶縁層５８は、第１層間絶縁層５２と同じでありうる。第２層間絶縁層５８上に下部電極コンタクト層６０の露出された上部面を覆う相変化層６２が存在する。相変化層６２は、Ｇｅ‐Ｓｂ‐Ｔｅ（ＧＳＴ）層でありうる。また、相変化層６２は、他の相変化物質で形成されるが、例えば２元系、３元系あるいは４元系のカルコゲン化物で形成された層でありうる。相変化層６２の所定領域上に絶縁層６６が存在する。そして、絶縁層６６周囲の相変化層６２の上部面上に上部電極６４が備えられている。上部電極６４は、例えばＴｉＮ電極でありうる。絶縁層６６は、シリコン酸化膜である。絶縁層６６は、他の酸化膜または酸化膜以外の他の絶縁層、例えば窒化膜でありうる。特に、絶縁層６６は、上部電極６４より電気伝導度の低い物質層に代替されることもある。絶縁層６６は、下部電極コンタクト層６０に対応する位置に備えられていることが望ましい。絶縁層６６あるいは前記物質層は、上部電極６４の中心を基準として対称的に備えられる。絶縁層６６の幅Ｗ２は、下部電極コンタクト層６０の幅Ｗ１と同じであるか、または広く、上部電極６４の外径Ｗ３より狭い。前記下部積層物、相変化層６２及び絶縁層６６を取り囲む上部電極６４は、データが保存されるストレージノードを構成する。
【００３２】
一方、絶縁層６６は、下部に突出して相変化層６２により取り囲まれて形成されることもある。
【００３３】
かかるストレージノードの構成において、下部電極コンタクト層６０と上部電極６４との距離は、絶縁層６６の存在により従来よりも（図１参照）さらに遠くなる。これにより、下部電極コンタクト層６０と上部電極６４との間の相変化層６２を通過する電流Ｉ２の経路は、従来よりも長くなり、前記電流Ｉ２の経路の抵抗は、従来よりも増加する。
【００３４】
かかる結果により、下部電極コンタクト層６０と上部電極６４との間に従来と同じ動作電圧が印加されて、下部電極コンタクト層６０と上部電極６４との間にリセット電流Ｉ２が流れる場合、前記リセット電流Ｉ２は、従来よりも小さい値となる。しかし、前記したように電流Ｉ２の経路の抵抗が増加したため、従来と同じ発熱量が得られる。
【００３５】
一方、図３に示したように、上部電極６４と相変化層６２との間に付着層７０がさらに備えられる。付着層７０は、上部電極６４と相変化層６２との付着力を向上させるための物質層であって、例えばＴｉ層でありうる。付着層７０は、上部電極６４と相変化層６２との間にのみ備えるが、図３のように絶縁層６６と相変化層６２との間に拡張して備えることもできる。
【００３６】
一方、図示していないが、図３の場合、付着層７０と相変化層６２との間に拡散防止膜をさらに備えることもできる。前記拡散防止膜は、相変化層６２上に形成された積層物から相変化層６２に不純物が拡散されることを防止できる。
【００３７】
以下、前述した本発明の実施形態によるＰＲＡＭの製造方法について説明する。
【００３８】
図４に示すように、基板４０の活性領域のうち一部領域上にゲート積層物ＧＳを形成する。ゲート積層物ＧＳは、ゲート絶縁膜４８とゲート電極５０とを順次に積層して形成する。ゲート絶縁膜４８とゲート電極５０との側面には、スペーサをさらに形成することもできる。ゲート積層物ＧＳをマスクとして使用して基板４０の前記活性領域に基板４０と逆になるタイプの導電性不純物、例えばｎ型不純物をイオン注入する。その結果、ゲート積層物ＧＳを挟んで基板４０に第１及び第２不純物領域４２，４４が形成される。第１及び第２不純物領域４２，４４、ゲート積層物ＧＳは、スイッチング素子の一つであるトランジスタを形成する。基板４０において、ゲート絶縁膜４８の下部領域は、チャンネル領域４６となる。
【００３９】
次いで、基板４０上に前記トランジスタを覆う第１層間絶縁層５２を形成する。第１層間絶縁層５２は、ＳｉＯｘまたはＳｉＯｘＮｙのような誘電体物質で形成する。しかし、第１層間絶縁層５２は、他の絶縁物質で形成しうる。第１層間絶縁層５２に第２不純物領域４４が露出される第１コンタクトホールｈ１を形成する。第１コンタクトホールｈ１に導電性物質を満たして導電性プラグ５４を形成する。
【００４０】
図５に示すように、第１層間絶縁層５２上に導電性プラグ５４の露出された上部面を覆う下部電極５６を形成する。下部電極５６は、ＴｉＮまたはＴｉＡｌＮ電極でありうる。下部電極５６は、金属イオンとしてＡｇ，Ａｕ，Ａｌ，Ｃｕ，Ｃｒ，Ｃｏ，Ｎｉ，Ｔｉ，Ｓｂ，Ｖ，Ｍｏ，Ｔａ，Ｎｂ，Ｒｕ，Ｗ，Ｐｔ，Ｐｄ，Ｚｎ及びＭｇからなる群から選択されたいずれか一つを含むシリサイド電極であることもある。第１層間絶縁層５２上に下部電極５６を覆う第２層間絶縁層５８を形成する。第２層間絶縁層５８は、第１層間絶縁層５２と同じ物質あるいは異なる物質で形成する。第２層間絶縁層５８に下部電極５６の上部面の一部が露出される第２コンタクトホールｈ２を形成する。第２コンタクトホールｈ２をＴｉＮまたはＴｉＡｌＮで満たす。これにより、後述する相変化層と接触する下部電極コンタクト層６０が形成される。
【００４１】
図６では、第２層間絶縁層５８と下部電極コンタクト層６０との下部に形成された積層物は便宜上示していない。
【００４２】
図６に示すように、第２層間絶縁層５８上に下部電極コンタクト層６０の上部面を覆う相変化層６２を形成する。相変化層６２は、ＧＳＴ層で形成する。しかし、相変化層６２は、他の相変化物質でも形成できる。例えば、相変化層６２は、２元系、３元系、４元系のカルコゲン化物の物質で形成する。相変化層６２上に上部電極６４を形成する。上部電極６４上に、上部電極６４の一部領域が露出される感光膜パターンＰ１を形成する。上部電極６４の露出された領域は、下部電極コンタクト層６０の直上に存在することが望ましい。また、上部電極６４の前記露出された領域の幅ＰＷは、少なくとも下部電極コンタクト層６０の幅Ｗ１と同じであるか、または広い。感光膜パターンＰ１をエッチングマスクとして使用して、上部電極６４の前記露出された領域をエッチングする。このエッチングは、相変化層６２が露出されるまで実施する。図７は、前記エッチングにより上部電極６４の前記露出された領域が除去されて相変化層６２が露出されるホールｈ１１が上部電極６４に形成されたことを示す。ホールｈ１１の直径は、下部電極コンタクト層６０の幅Ｗ１以上であるが、上部電極６４の幅Ｗ３より小さい。
【００４３】
図８に示すように、前記エッチング後、相変化層６２の露出されるホールｈ１１を絶縁層６６で満たす。絶縁層６６は、シリコン酸化膜で形成するが、他の酸化膜あるいは他の絶縁層、例えば窒化膜でも形成し得る。また、絶縁層６６は、上部電極６４より電気伝導度の低い物質層で形成することもできる。したがって、絶縁層６６は、上部電極６４より電気伝導度の低い導電層であることもある。絶縁層６６を形成する工程で、絶縁層６６は、感光膜パターンＰ１上にも形成される。絶縁層６６を形成した後、リフトオフ方式を利用して感光膜パターンＰ１及びその上に形成された絶縁層を除去する。その結果、図９に示したように、絶縁層６６は、相変化層６２の露出された部分にのみ残る。相変化層６２の露出された部分を覆う絶縁層６６は、形成過程で周囲の上部電極６４より厚く形成される。したがって、感光膜パターンＰ１を除去した後、上部電極６４と同じ高さとなるまで絶縁層６６の上部面を研磨する。研磨は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）のような周知の研磨方法を利用して行える。
【００４４】
図１０に示すように、前記研磨後、上部電極６４上に絶縁層６６を覆う感光膜パターンＰ２を形成する。感光膜パターンＰ２により、上部電極６４のうちストレージノードに含まれる部分が画定される。感光膜パターンＰ２をエッチングマスクとして使用して、感光膜パターンＰ２周囲の上部電極６４と相変化層６２とを順次にエッチングする。このエッチングは、第２層間絶縁層５８が露出されるまで実施する。これにより、図１１に示したようにＰＲＡＭのストレージノードＳが完成される。感光膜パターンＰ２は、後続工程で除去する。
【００４５】
一方、前記製造方法において、前記相変化層６２上に前記絶縁層６６を前記ホールｈ１１に該当する位置にまず形成した後、前記上部電極６４を、前記絶縁層６６を取り囲むように形成することもできる。
【００４６】
以下、前述した本発明のＰＲＡＭの動作方法を簡略に説明する。
【００４７】
図２のＰＲＡＭを例として説明する。
【００４８】
図２において、ゲート電極５０にしきい電圧以上の電圧を印加してトランジスタをオン状態に維持する。以後、上部電極６４と下部電極５６との間に動作電圧を印加する。このとき、前記動作電圧は、リセット電流を印加するための電圧、すなわち書き込み電圧である。そして、前記動作電圧は、セット電流を印加するための電圧、すなわち消去電圧であってもよい。また、前記動作電圧は、前記リセット電流と前記セット電流との間の電流を印加するための電圧、すなわち読み取り電圧であってもよい。
【００４９】
前記動作電圧が読み取り電圧であるとき、相変化層６２に流れる電流を測定する。そして、前記測定された電流を基準電流と比較する。前記比較結果、前記測定された電流が前記基準電流より小さければ、相変化層６２の下部電極コンタクト層６０に接触した領域の物質状態は非晶質であることを意味する。したがって、図２のＰＲＡＭにデータ１が記録されたと判断する。逆に、前記測定された電流が前記基準電流より大きければ、相変化層６２には非晶質領域がないことを意味するので、図２のＰＲＡＭにデータ０が記録されたと判断する。図２のＰＲＡＭに記録されたデータが１であるか、０であるかの判断は、前記したものと逆であってもよい。
【００５０】
以下、図２のＰＲＡＭに対して、本発明者が実施したシミュレーション及びその結果について説明する。
【００５１】
本発明者は、図２に示したように、上部電極６４を下部電極コンタクト層６０の直上に備えず、下部電極コンタクト層６０に対して斜線方向に備えたとき、リセット電流と相変化層６２の温度分布とがどのように変化するかを確認するためにシミュレーションを実施した。
【００５２】
前記シミュレーションにおいて、実験用ＰＲＡＭとして図２のＰＲＡＭを利用し、比較用ＰＲＡＭとして図１のストレージノードの構成を有する従来のＰＲＡＭを利用した。
【００５３】
図１２は、前記実験用ＰＲＡＭのストレージノードの構成を示す平面図である。
【００５４】
図１３は、図１２のストレージノードを１３−１３’方向に切断した後、断面を上部電極６４が右側に来るように横にした状態の断面で上部のみを示した図面である。図１３を矢印方向から見た形態が図１２である。図１２では、便宜上、下部電極コンタクト層６０が見えるとして示されている。
【００５５】
図１２及び図１３に示すように、前記実験用ＰＲＡＭのストレージノードで、相変化層６２は円筒形に、上部電極６４はリング形に、絶縁層６６は上部電極６４と同じ厚さを有する円板形に加工されたものとした。前記比較用ＰＲＡＭのストレージノードの構成も、同一に加工されたものとした。
【００５６】
また、本発明者は、前記実験用ＰＲＡＭにおいて、相変化層６２はＧＳＴ層、下部電極コンタクト層６０はＴｉＡｌＮ層、絶縁層６６はＳｉＯ２層、上部電極６４はＴｉＡｌＮ層でそれぞれ形成されたものとした。このとき、上部電極６４の内径、すなわち絶縁層６６の直径Ｗ２は、１５０ｎｍであるものとした。そして、相変化層６２の直径Ｗ３は２５０ｎｍ、下部電極コンタクト層９５の直径Ｗ１は５０ｎｍであるものとした。
【００５７】
本発明者は、前記シミュレーションで、前記実験用ＰＲＡＭと前記比較用ＰＲＡＭとに同一電圧を印加して相変化層にリセット電流を流した。そして、相変化層に流れるリセット電流を測定し、前記リセット電流で相変化層の温度分布も測定した。
【００５８】
図１４及び図１５は、前記シミュレーションの結果を示す図面である。
【００５９】
図１４は、従来のＰＲＡＭ、すなわち前記比較用ＰＲＡＭについてのシミュレーション結果であり、図１５は、前記実験用ＰＲＡＭについてのシミュレーション結果である。
【００６０】
図１４及び図１５を比較すれば、前記比較用ＰＲＡＭ及び前記実験用ＰＲＡＭにいずれもリセット電流が印加されたとき、相変化層の下部電極コンタクト層と接触した領域の温度は、前記領域を非晶質領域に変化させるほど十分に高くなるということが分かった。
【００６１】
しかし、前記比較用ＰＲＡＭと前記実験用ＰＲＡＭとのリセット電流Ｉｒｅｓｅｔを比較すれば、前記比較用ＰＲＡＭのリセット電流は、２．５８ｍＡである一方、前記実験用ＰＲＡＭのリセット電流は、２．３ｍＡであって、前記比較用ＰＲＡＭのリセット電流より前記実験用ＰＲＡＭのリセット電流が小さかった。
【００６２】
前述したように、本発明のＰＲＡＭのストレージノードで上部電極は、下部電極コンタクト層の直上に位置せずに斜めに位置する。すなわち、上部電極と下部電極コンタクト層とは、同一垂直線上に位置しない。したがって、上部電極と下部電極コンタクト層との距離は、上部電極と下部電極コンタクト層とが同一垂直線上にある時より遠くなる。すなわち、これは、上部電極と下部電極コンタクト層との間に備えられた相変化層を通過する電流の経路は、上部電極と下部電極コンタクト層とが同一垂直線上にある時より長くなることを意味する。
【００６３】
このように本発明のＰＲＡＭで相変化層を通過する電流の経路が長くなるので、前記電流の経路の抵抗も増加する。したがって、本発明のＰＲＡＭに従来のＰＲＡＭと同じ動作電圧が印加されるとき、相変化層に印加されるリセット電流は従来よりも小さくなる。
【００６４】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、望ましい実施形態の例示であると解釈されたい。また、本発明の出願前に出願されたもので本発明が属する技術分野の発明に本発明の技術的思想を結合できる。したがって、本発明の範囲は、説明された実施形態により決まるものではなく、特許請求の範囲に記載された技術的思想により決まるものである。
【産業上の利用可能性】
【００６５】
本発明は、半導体メモリ素子が使われるあらゆる電子製品、例えば携帯電話、カムコーダ、ＭＰ３プレーヤー、ＰＤＡ、ＧＰＳ、ＤＭＢフォン、デジタルカメラのようなデジタル機器、各種の映像ディスプレイ、家電製品などに適用される。
【図面の簡単な説明】
【００６６】
【図１】従来技術によるＰＲＡＭのストレージノードの断面図である。
【図２】本発明の実施形態によるＰＲＡＭの断面図である。
【図３】図２のＰＲＡＭのストレージノードで相変化層と上部電極との間に付着層が備えられたことを示す断面図である。
【図４】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図５】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図６】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図７】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図８】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図９】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図１０】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図１１】図２に示したＰＲＡＭについての製造方法を段階別に示す断面図である。
【図１２】図２のＰＲＡＭの動作特性を試験するためのシミュレーションに使用したストレージノードの平面図である。
【図１３】図１２のストレージノードを１３−１３’方向に切断した断面の左側部分を上部電極が右側に位置するように横にして示した断面図である。
【図１４】従来技術によるＰＲＡＭについてのシミュレーション結果として、シミュレーションで印加されたリセット電流とかかるリセット電流で相変化層の温度分布とを示す写真である。
【図１５】本発明の実施形態によるＰＲＡＭについてのシミュレーション結果として、シミュレーションで印加されたリセット電流とかかるリセット電流で相変化層の温度分布とを示す写真である。
【符号の説明】
【００６７】
４０  基板
４２  第１不純物領域
４４  第２不純物領域
４６  チャンネル領域
４８  ゲート絶縁膜
５０  ゲート電極
５２  第１層間絶縁層
５４  導電性プラグ
５６  下部電極
５８  第２層間絶縁層
６０  下部電極コンタクト層
６２  相変化層
６４  上部電極
６６  絶縁層
ＧＳ  ゲート積層物
Ｈ１  第１コンタクトホール
Ｈ２  第２コンタクトホール
Ｉ２  電流
Ｗ１  下部電極コンタクト層の幅
Ｗ２  絶縁層の幅
Ｗ３  上部電極の外径
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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