(57)【要約】      （修正有）【課題】単一エッジを検出するリングオシレータであって、発振時にパルスを必要とせず、また極めて小さい領域に対応するように容易に製造され、且つ構成され得るものを提供する。【解決手段】リングオシレータは、遅延パスに沿った特定の点に接続された第１の入力と、第１の出力と第２の出力とを有する第１のロジックブロック、第１のロジックブロックの第１の出力に接続されている第１の入力と、第１のロジックブロックの第２の出力に接続されている第２の入力と、遅延パスの終端に接続されている第３の入力と、遅延パスの始端に接続されている第１の出力とを有する第２のロジックブロックを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
遅延パスに沿った特定の点に接続されている第１の入力と第１の出力と第２の出力とを有する第１のロジックブロック、および
前記第１のロジックブロックの前記第１の出力に接続されている第１の入力と、前記第１のロジックブロックの前記第２の出力に接続されている第２の入力と、前記遅延パスの終端に接続されている第３の入力と、前記遅延パスの始端に接続されている第１の出力とを有する第２のロジックブロック、を備え、
前記第２のロジックブロックの前記第１の出力から出力された信号のパルス幅が、立上りエッジあるいは立下りエッジのうち一方が前記遅延パスの始端から遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記第２のロジックブロックの前記第１の出力から出力された信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表すように、
前記第１のロジックブロックは、使用時において、その第１の入力に対して立上りエッジが入力されるたびにその第１の出力と第２の出力とをロジカルＨＩＧＨからロジカルＬＯＷあるいはその逆に交互に切り替えるよう構成され、
前記第２のロジックブロックは、使用時において、その第３の入力に対して立上りエッジが入力されるたびにその第１の入力と第２の入力とを交互に選択するよう構成される、リングオシレータ（１００；３００；５００）。
【請求項２】
前記第１のロジックブロックは、回路の操作を可能にするための第２の入力と第３の入力とをさらに備え、
前記第２のロジックブロックは、前記第１のロジックブロックの前記第３の入力の入力に接続される第２の出力と第４の入力とをさらに備える、請求項１に記載のリングオシレータ（１００；３００；５００）。
【請求項３】
前記第１のロジックブロックは、
第１のロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）であって、前記第１のロジックブロックの前記第１の入力が、前記第１のロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）のクロック入力に接続されており、前記ロジックブロックの前記第３の入力が、前記第１のロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）のＤ入力に接続されており、前記第１ロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）のＱ出力が、前記第１のロジックブロックの前記第１の出力に接続されている第１のロジックブロックＤ型フリップフロップと、
２入力排他的ＯＲゲート（１０２；３０２；５０２）であって、前記第１のロジックブロックの前記第２の入力が、前記２入力排他的ＯＲゲートの一方の入力に接続され、前記第１のロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）の前記Ｑ出力が、前記２入力排他的ＯＲゲート（１０２；３０２；５０２）の他方の入力に接続され、前記排他的ＯＲゲートの出力が、前記第１のロジックブロックの前記第２の出力に接続されている２入力排他的ＯＲゲートと、
インバータ（１０６；３０６；５０６）であって、前記第１のロジックブロックの前記第２の入力が、前記インバータの入力に接続され、前記第１のロジックブロックＤ型フリップフロップ（１０１；３０１；５０１）のリセット入力が、前記インバータ（１０６；３０６；５０６）の出力に接続されているインバータと
を備える、請求項２に記載のリングオシレータ（１００；３００；５００）。
【請求項４】
前記第２のロジックブロックはさらに、
第２のロジックブロックＤ型フリップフロップ（１０３；３０３；５０３）であって、前記第２のロジックブロックＤ型フリップフロップ（１０３；３０３；５０３）のＤ入力が、前記第２のロジックブロックの前記第２の入力に接続され、前記第２のロジックブロックＤ型フリップフロップ（１０３；３０３；５０３）のクロック入力が、前記第２のロジックブロックの前記第３の入力に接続され、前記第２のロジックブロックＤ型フリップフロップ（１０３；３０３；５０３）のＳＥＴ入力が、前記インバータ（１０６；３０６；５０６）の出力に接続される第２のロジックブロックＤ型フリップフロップと、
２入力マルチプレクサ（１０７；３０７；５０７）であって、前記マルチプレクサの第１の入力が、前記第２のロジックブロックの前記第１の入力に接続され、前記マルチプレクサの第２の入力が、前記第２のロジックブロックの前記第２の入力に接続され、前記マルチプレクサの制御入力が、前記第２のロジックブロックＤ型フリップフロップ（１０３；３０３；５０３）の前記Ｑ出力に接続されている２入力マルチプレクサと
を備える、請求項３に記載のリングオシレータ（１００；３００；５００）。
【請求項５】
前記第１のインバータから出力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスの始端から遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記第１のインバータから出力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表すように、
前記第２のロジックブロックの前記第１の出力と前記遅延パスの始端との間に配置される第１のインバータ（３１０）、
前記遅延パスに沿った特定の点と前記第１のロジックブロックの前記第１の入力との間に配置される第２のインバータ（３０８）、および
前記遅延パスの終端と前記第２のロジックブロックの前記第３の入力との間に配置される第３のインバータ（３０９）、をさらに備える、前述の請求項のうちいずれか一項に記載のリングオシレータ（１００；３００；５００）。
【請求項６】
第１のインバータ（３１０；５１０）を選択的にバイパスさせるための第１の構成可能なバイパス手段（５１４）、
第２のインバータ（３０８；５０８）を選択的にバイパスさせるための第２の構成可能なバイパス手段（５１２）、および
第３のインバータ（３０９；５０９）を選択的にバイパスさせるための第３の構成可能なバイパス手段（５１３）、をさらに備え、
前記第１、第２および第３の構成可能なバイパス手段が、それぞれ前記第１、第２および第３のインバータをバイパスさせるように構成されている場合には、前記遅延パスの始端に対して入力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスの始端から前記遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記遅延パスの始端に対して入力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表し、
前記第１、第２および第３の構成可能なバイパス手段が、それぞれ前記第１、第２および第３のインバータをバイパスさせないように構成されている場合には、前記遅延パスの始端に対して入力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうちの他方が前記遅延パスの始端から前記遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記遅延パスの始端に対して入力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち他方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表す、請求項４に記載のリングオシレータ（３０７；５０７）。
【請求項７】
請求項１〜３のうちいずれか一項に記載のリングオシレータ（１００）を用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む方法。
【請求項８】
請求項５に記載のリングオシレータ（３００）を用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む方法。
【請求項９】
請求項６に記載のリングオシレータ（５００）を用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスするようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む方法。
【請求項１０】
請求項６に記載のリングオシレータ（５００）を用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスしないようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立上りおよび立下りエッジの伝播遅延を個々に測定することが可能なリングオシレータに関するものである。
【背景技術】
【０００２】
既知のリングオシレータは、タイミングおよび遅延伝播を含むさまざまな用途において用いられている。回路の性能を特徴づける目的で伝播遅延を測定するためにリングオシレータを用いる場合、立上りエッジの伝播遅延を立下りエッジの伝播遅延とは別に測定することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、最もよく知られているリングオシレータの周波数は、立上りおよび立下りエッジの伝播遅延の合計に依存するものである。ほとんどの回路において、立上りエッジの伝播遅延は、立下りエッジの伝播遅延とは異なる。最もよく知られているリングオシレータと同様、伝播遅延の測定が立上りエッジの伝播遅延と立下りエッジの伝播遅延との平均に基づく場合、単一エッジの伝播に関する情報は失われる。
【０００４】
上述の問題を解消するために、一部の従来技術においてエッジ固有の伝播遅延を測定する回路が開発されている。しかしながら、これら装置において前述の課題を実施するためには、発振を促すために回路におけるある点においてパルスを導入しなくてはならなかった。したがって、これらの回路はパルス発生回路と接続しなくてはならなかった。
【０００５】
パルスの発生は、比例的に複雑な回路を必要とする複雑な電子処理である。したがって、パルス発生回路は比較的大型で複雑なものになる可能性がある。このように大型で複雑なパルス発生回路を単一エッジのリングオシレータに対して連結する必要性は、遅延測定回路を極めて小さなシリコン領域への一体化に関して禁止的な結果をもたらしていた。
【０００６】
さらに、リコンフィギュラブルロジック構成の出現に伴って、回路における特定の部分を、回路における複数の異なるパスの遅延を測定するための伝播遅延特性回路へと動的に再構成できるようにする要望がますます高くなっていた。
【０００７】
したがって、単一エッジを検出するリングオシレータであって、発振時にパルスを必要とせず、また極めて小さい領域に対応するように容易に製造され、且つ構成され得るものが明確に求められている。
【課題を解決するための手段】
【０００８】
これら要求に応えるために、本発明は、
遅延パスに沿った特定の点に接続されている第１の入力と第１の出力と第２の出力とを有する第１のロジックブロック、および
第１のロジックブロックの第１の出力に接続されている第１の入力と、第１のロジックブロックの第２の出力に接続されている第２の入力と、遅延パスの終端に接続されている第３の入力と、遅延パスの始端に接続されている第１の出力とを有する第２のロジックブロック、を備えるリングオシレータであって、
第２のロジックブロックの第１の出力から出力された信号のパルス幅が、立上りエッジあるいは立下りエッジのうち一方が遅延パスの始端から遅延パスに沿った特定の点まで伝播するのに必要な時間を表し、第２のロジックブロックの第１の出力から出力される信号の逆パルス幅が、立上りエッジあるいは立下りエッジのうち一方が遅延パスに沿った特定の点から遅延パスの終端まで伝播するのに必要な時間を表すように、
第１のロジックブロックは、使用時において、その第１の入力に対して立上りエッジが入力されるたびにその第１の出力と第２の出力とをロジカルＨＩＧＨからロジカルＬＯＷあるいはその逆に交互に切り替えるよう構成され、
第２のロジックブロックは、使用時において、その第３の入力に対して立上りエッジが入力されるたびにその第１の入力と第２の入力とを交互に選択するように構成される、リングオシレータを提供する。
【０００９】
第１のロジックブロックは、回路の操作を可能にするための第２の入力と第３の入力とをさらに備え、
第２のロジックブロックは、第１のロジックブロックの第３の入力の入力に接続される第２の出力と第４の入力とをさらに備えるのが好ましい。
【００１０】
第１のロジックブロックは、
第１のロジックブロックＤ型フリップフロップであって、第１のロジックブロックの第１の入力が、第１のロジックブロックＤ型フリップフロップのクロック入力に接続されており、ロジックブロックの第３の入力が、第１のロジックブロックＤ型フリップフロップのＤ入力に接続されており、第１ロジックブロックＤ型フリップフロップのＱ出力が、第１のロジックブロックの第１の出力に接続されている第１のロジックブロックＤ型フリップフロップと、
２入力排他的ＯＲゲートであって、第１のロジックブロックの第２の入力が、２入力排他的ＯＲゲートの一方の入力に接続され、第１のロジックブロックＤ型フリップフロップのＱ出力が、２入力排他的ＯＲゲートの他方の入力に接続され、排他的ＯＲゲートの出力が、第１のロジックブロックの第２の出力に接続されている２入力排他的ＯＲゲートと、
インバータであって、第１のロジックブロックの第２の入力が、インバータの入力に接続され、第１のロジックブロックＤ型フリップフロップのリセット入力が、インバータの出力に接続されているインバータと、を備えるのが好ましい。
【００１１】
第２のロジックブロックはさらに、
第２のロジックブロックＤ型フリップフロップであって、第２のロジックブロックＤ型フリップフロップのＤ入力が、第２のロジックブロックの第２の入力に接続され、第２のロジックブロックＤ型フリップフロップのクロック入力が、第２のロジックブロックの第３の入力に接続され、第２のロジックブロックＤ型フリップフロップのＳＥＴ入力が、インバータの出力に接続される第２のロジックブロックＤ型フリップフロップと、
２入力マルチプレクサであって、マルチプレクサの第１の入力が、第２のロジックブロックの第１の入力に接続され、マルチプレクサの第２の入力が、第２のロジックブロックの第２の入力に接続され、マルチプレクサの制御入力が、第２のロジックブロックＤ型フリップフロップのＱ出力に接続されている２入力マルチプレクサと、を備えるのが好ましい。
【００１２】
このリングオシレータは、さらに
第１のインバータから出力される信号の逆パルス幅が、立上りエッジあるいは立下りエッジのうち一方が遅延パスの始端から遅延パスに沿った特定の点まで伝播するのに必要な時間を表し、第１のインバータから出力される信号のパルス幅が、立上りエッジあるいは立下りエッジのうち一方が遅延パスに沿った特定の点から遅延パスの終端まで伝播するのに必要な時間を表すように、
第２のロジックブロックの第１の出力と遅延パスの始端との間に配置される第１のインバータ、
遅延パスに沿った特定の点と第１のロジックブロックの第１の入力との間に配置される第２のインバータ、および
遅延パスの終端と第２のロジックブロックの第３の入力との間に配置される第３のインバータとを備える。
【００１３】
リングオシレータは、さらに
第１のインバータを選択的にバイパスさせるための第１の構成可能なバイパス手段、
第２のインバータを選択的にバイパスさせるための第２の構成可能なバイパス手段、および
第３のインバータを選択的にバイパスさせるための第３の構成可能なバイパス手段、を備え、
第１、第２および第３の構成可能なバイパス手段が、それぞれ第１、第２および第３のインバータをバイパスさせるように構成されている場合には、遅延パスの始端に対して入力される信号のパルス幅が、立上りエッジあるいは立下りエッジのうち一方が遅延パスの始端から遅延パスに沿った特定の点まで伝播するのに必要な時間を表し、遅延パスの始端に対して入力される信号の逆パルス幅が、立上りエッジあるいは立下りエッジのうち一方が特定の点から遅延パスに沿った遅延パスの終端まで伝播するのに必要な時間を表し、
第１、第２および第３の構成可能なバイパス手段が、それぞれ第１、第２および第３のインバータをバイパスさせないように構成されている場合には、遅延パスの始端に対して入力される信号の逆パルス幅が、立上りエッジあるいは立下りエッジのうちの他方が遅延パスの始端から遅延パスに沿った特定の点まで伝播するのに必要な時間を表し、遅延パスの始端に対して入力される信号のパルス幅が、立上りエッジあるいは立下りエッジのうち他方が遅延パスに沿った特定の点から遅延パスの終端まで伝播するのに必要な時間を表す。
【００１４】
本発明は、さらに上述のリングオシレータを用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法を提供するものであって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が遅延パスのほぼ中央に位置するように、遅延パスに沿って特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む。
【００１５】
本発明は、さらに前述のリングオシレータを用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法を提供するものであって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が遅延パスのほぼ中央に位置するように、遅延パスに沿って特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む。
【００１６】
本発明は、さらに上述のリングオシレータを用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法を提供するものであって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が遅延パスのほぼ中央に位置するように、遅延パスに沿った特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスするようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む。
【００１７】
本発明は、さらに前述のリングオシレータを用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法を備えるものであって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が遅延パスのほぼ中央に位置するように、遅延パスに沿った特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスしないようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む。
【発明の効果】
【００１８】
本発明は、従来技術と比較した場合に、いくつかの利点を提供している。これら利点の一つとして、本発明の装置が発振時において一切複雑なパルス発生回路に依存しないということが挙げられる。したがって、本発明は、スペースが限られている半導体装置に実装されるのに理想的に適している。さらに、本発明は伝播遅延を特徴付ける簡単な回路を提供しているため、広い範囲の異なるデータパスを特徴づけることができる、迅速に再構築可能な回路を必要とする再構築可能なロジック装置にも理想的に適している。さらに、本発明を実施するために再構築可能な構造を構成するための速さと容易さは、自身を特徴付け／監視している回路の柔軟性という点で明らかに利点である。さらに、本発明のリングオシレータは、単に試験用のパスに沿った立上りエッジあるいは立下りエッジの遅延によって決定された周波数で発振する。これは、異なる回路において確実な伝播測定が可能であるという点において明らかな利点を提供している。
【発明を実施するための最良の形態】
【００１９】
本発明の一実施形態を、添付図面を参照しつつ詳述する。
【００２０】
図１を参照しつつ、本発明の第１の実施形態について説明する。本発明の第１の実施形態における回路１００は、第１のフリップフロップ１０１および第２のフリップフロップ１０３、２入力排他的ＯＲゲート（ＸＯＲゲート）１０２、インバータ１０６および２入力マルチプレクサ１０７を備える。この第１の実施形態において、回路の唯一の入力信号はＲＵＮ信号である。
【００２１】
このＲＵＮ信号は、ＸＯＲゲート１０２の第１の入力とインバータ１０６の入力とに対して入力される。インバータ１０６の出力は、第１のフリップフロップ１０１のＲＥＳＥＴ入力と第２のフリップフロップ１０３のＳＥＴ入力との両方に接続される。第１のフリップフロップ１０１のＱ出力は、ＸＯＲゲート１０２の第２の入力とマルチプレクサ１０７の第１の入力とに接続される。ＸＯＲゲート１０２の出力は、マルチプレクサ１０７の第２の入力と第２のフリップフロップ１０３のＤＥＬＡＹ（Ｄ）入力とに接続される。第２のフリップフロップ１０３の出力は、マルチプレクサ１０７の制御入力と第１のフリップフロップ１０１のＤ入力とに接続される。したがって、第２のフリップフロップ１０３の出力は、マルチプレクサの第１および第２の入力の選択を制御することになる。本実施形態において、第２のフリップフロップ１０３の出力がＬＯＷである場合、マルチプレクサ１０７の第１の入力が選択されて出力へと伝達される。逆に、第２のフリップフロップ１０３の出力がＨＩＧＨである場合、マルチプレクサ１０７の第２の入力が選択されて出力へとつなげられる。マルチプレクサ１０７の出力は、第１の遅延回路１０５の始端に接続される。第１の遅延回路１０５の終端は、第１のフリップフロップ１０１の入力ＣＬＯＣＫ信号と第２の遅延回路１０４の始端との両方に接続される。第２の遅延回路１０４の終端は、第２のフリップフロップ１０３のＣＬＯＣＫ入力へと接続される。
【００２２】
典型的には、第１の遅延回路と第２の遅延回路とが同一のロジックパス、ルーティングパスあるいは遅延パスの一部を形成し、第１の遅延は、パス全体に沿った単なるタップ部分である。第１の遅延回路１０４の終端は、第１の遅延回路１０４の始端と第２の遅延回路１０５の終端との間のほぼ半分のところにおいて（すなわち遅延回路全体のほぼ中央において）のみタップ接続されていることが好ましい。
【００２３】
図１から明らかであるように、本発明の構成要素は、２つの明確な処理ブロックにグループ分けすることが可能である。第１のブロックは、第１のフリップフロップ１０１、ＸＯＲゲート１０２およびインバータ１０６を具備する。第２のブロックは、第２のフリップフロップ１０３およびマルチプレクサ１０７を具備する。
【００２４】
以下に、図１および図２の両方を参照しながら、本発明の第１の実施形態の動作について説明する。オシレータが発振モードに設定される前に、ＲＵＮ信号（あるいは入力信号）がＬＯＷにセットされる。これによってインバータ１０６の出力がＨＩＧＨにセットされ、その結果、第１のフリップフロップ１０１のＲＥＳＥＴ入力がＨＩＧＨ、また第２のフリップフロップ１０３のＳＥＴ入力がＨＩＧＨに設定される。
【００２５】
またこれにより、図２において示されるように、第１のフリップフロップ１０１の出力信号（すなわち信号ａ１）がＬＯＷにセットされ、第２のフリップフロップ１０３の出力信号（すなわち信号ｃ１）がＨＩＧＨにセットされる。信号ａ１がＬＯＷにセットされ、ＲＵＮ信号がＬＯＷにセットされるため、ＸＯＲゲート１０２の出力もＬＯＷにセットされる。さらに、信号ｃ１がＨＩＧＨにセットされるため、マルチプレクサ１０７は、自身の第２の入力（信号ｂ１）を伝達し、よって信号ｄ１は、ＬＯＷにセットされる。
【００２６】
ＲＵＮ信号がＨＩＧＨにセットされると、ＸＯＲゲート１０２の第１の入力がＨＩＧＨにセットされ、ＸＯＲゲート１０２の出力（信号ｂ１）も同様にＨＩＧＨに設定されるため、マルチプレクサ１０７の出力（信号ｄ１）もＨＩＧＨになることによって、立上りエッジが生じる。
【００２７】
この立上りエッジは、第１の遅延回路１０５を通って伝播されて第１のフリップフロップ１０１のＣＬＯＣＫ入力に到達する。この点において、第１のフリップフロップ１０１のＤ入力の信号が第１のフリップフロップ１０１の入力から第１のフリップフロップ１０１のＱ出力まで通過して伝達されることにより、信号ａ１がＬＯＷからＨＩＧＨになる。したがって、この点において、ＸＯＲゲート１０２の両方の入力がＨＩＧＨにセットされるため、ＸＯＲゲートの出力（信号ｂ１）がＬＯＷに切り替わる。これによって、マルチプレクサ１０７の第２の入力がＬＯＷに切り替わり、マルチプレクサ１０７の出力（信号ｄ１）がＬＯＷに切り替わる。この状態は、第２の遅延回路１０４を通る立上りエッジの伝播が完了するまで保持される。
【００２８】
立上りエッジが第２の遅延回路１０４の終端に到達すると、第２のフリップフロップ１０３のＣＬＯＣＫ入力に到着し、第２のフリップフロップ１０３のＤ入力は、第２のフリップフロップ１０３のＱ出力へと送られることにより、信号ｃ１をＬＯＷにセットする。これによってマルチプレクサ１０７の現在の入力を切り替え、第１のフリップフロップ１０１の入力もまたＬＯＷにセットされる。マルチプレクサ１０７の現在の入力が第２から第１の入力へと切り替えられ、第１の入力（信号ａ１）がＨＩＧＨに設定されるため、マルチプレクサ１０７の出力がＨＩＧＨにセットされ、第１の遅延回路１０５と第２の遅延回路１０４の両方を通って伝播する立上りエッジが得られる。
【００２９】
ここでもまた、立上りエッジが第１の遅延回路１０５を通って伝播されて第１のフリップフロップ１０１のＣＬＯＣＫ入力に到達するまでこの状態が保持されることにより、第１のフリップフロップ１０１の入力（信号ｃ１）が第１のフリップフロップ１０１の出力（信号ａ１）へと伝達される。したがって、信号ａ１はＬＯＷにセットされ、信号ｂ１はＨＩＧＨにセットされる。これは、信号ｄ１がＬＯＷにセットされることをもたらす。
【００３０】
一旦、信号ｄ１の立上りエッジが第２の遅延回路１０４を通って伝播されると、第２のフリップフロップ１０３のＣＬＯＣＫ入力に到達する。この点において、第２のフリップフロップ１０３のＤ入力は、そのＱ出力へと伝達され、よって信号ｃ１がＨＩＧＨにセットされ、これに伴って信号ｄ１もＨＩＧＨにセットされる。これもまた再び立上りエッジが第１の遅延回路１０５を通って送られて第１のフリップフロップ１０１のＣＬＯＣＫ入力に到達し、第１のフリップフロップ１０１のＤ入力をそのＱ出力へと伝達する。これによって、信号ｂ１がＬＯＷにセットされ、信号ａ１がＨＩＧＨにセットされる。
【００３１】
その後、信号ｄ１の立上りエッジが第２の遅延回路を通って伝播して第２のフリップフロップ１０３のＣＬＯＣＫ入力に到達すると、信号ｃ１がＬＯＷに、また信号ｄ１がＨＩＧＨにセットされる。上述のサイクルは、ＲＵＮ信号が再度ＬＯＷにセットされるまで繰り返される。したがって、発振回路は、（例えば、ＲＵＮ信号をＬＯＷにセットすることにより）電源が切られるまで発振を続ける。
【００３２】
図２から明らかであるように、第１の遅延回路１０５を通る立上りエッジの伝播に関連する遅延（Ｄ１Ｒ）は、信号ｄ１のパルス幅を測定することによって得られ、また第２の遅延回路１０４を通る立上りエッジの伝播遅延（Ｄ２Ｒ）は、信号ｄ１の逆パルス幅を測定することによって得られる。同様に、第１の遅延と第２の遅延の両方を通る立上りエッジの全伝播（ＴＤＲ）は、一旦回路が安定状態になった後、信号ａ１、ｂ１あるいはｃ１のうちいずれか一つの期間を２で割ることによって得られる。
【００３３】
同じく図２から明らかであるように、Ｄ１Ｒが小さすぎる場合、明確なパルスとして遅延チェーンを通って伝播しない可能性がある。言い換えれば、正のエッジ伝播が負のエッジ伝播よりも早い場合、遅延に沿ってパルスが伝播する際に狭くなることがあり、終端までに消滅する可能性がある。同様に、Ｄ２Ｒも小さすぎてはならない。したがって、Ｄ１ＲとＤ２Ｒとは、ほぼ同等であることが好ましい。前述のように、第１の遅延回路１０４の終端が、第１の遅延回路１０４の始端と第２の遅延回路１０５の終端との間におけるほぼ中間において（すなわち全遅延回路のほぼ中央において）タップ接続されていることが好ましいのはこのためである。
【００３４】
本発明の第１の実施形態は、立下りエッジの伝播遅延を測定するために変更することが可能である。これは、フリップフロップ１０１と１０３に代えて立下りエッジによって誘発されるフリップフロップを用いることによって可能となる。あるいは、インバータをマルチプレクサ１０７の後ろであり、且つ第１のフリップフロップ１０１のＣＬＯＣＫ入力と第２のフリップフロップ１０３のＣＬＯＣＫ入力との両方の前に挿入することによって可能となる。以下に、図３を参照しつつ、本発明の第２の実施形態を説明する。
【００３５】
本発明の第２の実施形態における回路３００は、第１のフリップフロップ３０１、第２のフリップフロップ３０３、２入力排他的ＯＲゲート（ＸＯＲゲート）３０２、４つのインバータ３０６、３０８、３０９および３１０および２入力マルチプレクサ３０７を備えている。この第２の実施形態において、回路の唯一の入力信号は、ＲＵＮ信号である。
【００３６】
このＲＵＮ信号は、ＸＯＲゲートの第１の入力およびインバータ３０６の入力へと入力される。インバータの出力は、第１のフリップフロップ３０１のＲＥＳＥＴ入力と第２のフリップフロップ３０３のＳＥＴ入力の両方に接続されている。第１のフリップフロップ３０１のＱ出力は、ＸＯＲゲート３０２の第２の入力とマルチプレクサ３０７の第１の入力とに接続されている。ＸＯＲゲート３０２の出力は、マルチプレクサ３０７の第２の入力と第２のフリップフロップ３０３のＤＥＬＡＹ（Ｄ）入力とに接続されている。第２のフリップフロップ３０３の出力は、マルチプレクサ３０７の制御入力と第１のフリップフロップ３０１のＤ入力とにも接続されている。したがって、第２のフリップフロップ３０３の出力は、マルチプレクサの第１および第２の入力の選択を制御することになる。本実施形態において、第２のフリップフロップ３０３の出力がＬＯＷである場合、マルチプレクサ３０７の第１の入力が選択されて出力へと伝達される。逆に、第２のフリップフロップ３０３の出力がＨＩＧＨである場合、マルチプレクサ３０７の第２の入力が選択されて出力へと伝達される。
【００３７】
マルチプレクサ３０７の出力は、インバータ３１０の入力に接続されている。インバータ３１０の出力は、第１の遅延回路３０５の始端に接続されている。第１の遅延回路３０５の終端は、インバータ３０８の入力へと接続されている。インバータ３０８の出力は、第１のフリップフロップ３０１の入力ＣＬＯＣＫ信号と第２の遅延回路３０４の始端との両方に接続されている。第２の遅延回路３０４の終端は、インバータ３０９の入力へと接続されている。インバータ３０９の出力は、第２のフリップフロップ３０３のＣＬＯＣＫ入力に接続されている。
【００３８】
本発明の第１の実施形態と同様に、第１の遅延回路３０５と第２の遅延回路３０４とは、典型的には同一のロジックパス、ルーティングパスあるいは遅延パスの一部を形成し、第１の遅延は、パス全体に沿った単なるタップ部分である。  
【００３９】
オシレータが発振モードに設定される前に、ＲＵＮ信号（あるいは入力信号）がＬＯＷにセットされる。これによってインバータ３０６の出力がＨＩＧＨにセットされ、その結果、第１のフリップフロップ３０１のＲＥＳＥＴ入力がＨＩＧＨ、また第２のフリップフロップ３０３のＳＥＴ入力がＨＩＧＨに設定される。
【００４０】
またこれにより、図４において示されるように、第１のフリップフロップ３０１の出力信号（すなわち信号ａ２）がＬＯＷにセットされ、第２のフリップフロップ３０３の出力信号（すなわち信号ｃ２）がＨＩＧＨにセットされる。信号ａ２がＬＯＷにセットされ、ＲＵＮ信号がＬＯＷにセットされるため、ＸＯＲゲート３０２の出力もまたＬＯＷにセットされる。さらに、信号ｃ２がＨＩＧＨにセットされるため、マルチプレクサ３０７は、自身の第２の入力（信号ｂ２）を伝達し、よってマルチプレクサ３０７の出力はＬＯＷに、また信号ｄ２はＨＩＧＨにセットされる。
【００４１】
ＲＵＮ信号がＨＩＧＨにセットされると、ＸＯＲゲート３０２の第１の入力がＨＩＧＨにセットされ、ＸＯＲゲート３０２の出力（信号ｂ２）も同様にＨＩＧＨに設定されるため、マルチプレクサ３０７の出力（信号ｄ２）もＨＩＧＨになり、インバータ３１０の出力がＬＯＷになることによって、立下りエッジが生じる。
【００４２】
この立下りエッジは、第１の遅延回路３０５を通って伝播されてインバータ３０８に到達し、そこにおいて立上りエッジに反転されて第１のフリップフロップ３０１のＣＬＯＣＫ入力に伝達される。その後、第１のフリップフロップ３０１のＤ入力の信号が第１のフリップフロップ３０１の入力から第１のフリップフロップ３０１のＱ出力まで通過して伝達されることにより、信号ａ２がＬＯＷからＨＩＧＨになる。したがって、この点において、ＸＯＲゲート３０２の両方の入力がＨＩＧＨにセットされるため、ＸＯＲゲートの出力（信号ｂ２）がＬＯＷに切り替えられる。これによって、マルチプレクサ３０７の第２の入力がＬＯＷに切り替わり、よってインバータ３１０の出力（信号ｄ２）がＨＩＧＨに切り替わる。この状態は、第２の遅延回路３０４を通る立下りエッジの伝播が完了するまで保持される。
【００４３】
立下りエッジが第２の遅延回路３０４の終端に到達すると、インバータ３０９によって立上りエッジへと切り替わる。この立上りエッジは、第２のフリップフロップ３０３のＣＬＯＣＫ入力に入力され、第２のフリップフロップ３０３のＤ入力は、第２のフリップフロップ３０３のＱ出力へと送られることにより、信号ｃ２をＬＯＷにセットする。これによってマルチプレクサ３０７の現在の入力を切り替え、第１のフリップフロップ３０１の入力もまたＬＯＷにセットされる。マルチプレクサ３０７の現在の入力が第２から第１の入力へと切り替えられ、第１の入力（信号ａ２）がＨＩＧＨに設定されるため、マルチプレクサ３０７の出力がＨＩＧＨにセットされ、第１の遅延回路３０５と第２の遅延回路３０４の両方を通って伝播する立下りエッジがインバータ３１０の出力において得られる。
【００４４】
ここでもまた、立下りエッジが第１の遅延回路３０５を通って伝播されてインバータ３０９によって立上りエッジに変換されるまでこの状態が保持され、この立上りエッジがその後、第１のフリップフロップ３０１のＣＬＯＣＫ入力へと入力されることによって、第１のフリップフロップ３０１の入力（信号ｃ２）が第１のフリップフロップ３０１の出力（信号ａ２）へと伝達される。したがって、信号ａ２はＬＯＷにセットされ、信号ｂ２はＨＩＧＨにセットされる。これは、信号ｄ２がＬＯＷにセットされることをもたらす。
【００４５】
一旦、信号ｄ２の立下りエッジが第２の遅延回路３０４を通って伝播されると、インバータ３０９によって反転されて、結果として得られる立上りエッジが第２のフリップフロップ３０３のＣＬＯＣＫ入力に到達する。この点において、第２のフリップフロップ３０３のＤ入力は、そのＱ出力へと伝達され、よって信号ｃ２がＨＩＧＨにセットされ、これに伴って信号ｄ２もＬＯＷにセットされる。これもまた再び立下りエッジが第１の遅延回路３０５を通って送られてインバータ３０８に到達し、そこからは立上りエッジが第１のフリップフロップ３０１のＣＬＯＣＫ入力に送られて、第１のフリップフロップ３０１のＤ入力をそのＱ出力へと伝達する。これによって、信号ｂ２がＬＯＷにセットされ、信号ａ２がＨＩＧＨにセットされる。
【００４６】
その後、信号ｄ２の立下りエッジが第２の遅延回路３０４を通って伝播してインバータ３０９に到達し、その結果インバータが立上りエッジを第２のフリップフロップ３０３のＣＬＯＣＫ入力に対して送信すると、信号ｃ２がＬＯＷに、また信号ｄ２がＬＯＷにセットされる。
【００４７】
上述のサイクルは、ＲＵＮ信号が再度ＬＯＷにセットされるまで繰り返される。したがって、発振回路は、（例えば、ＲＵＮ信号をＬＯＷにセットすることにより）電源が切られるまで発振を続ける。
【００４８】
図４から明らかであるように、第１の遅延回路３０５を通る立下りエッジの伝播に関連する遅延（Ｄ１Ｆ）は、信号ｄ２の逆パルス幅を測定することによって得られ、また第２の遅延回路１０４を通る立下りエッジの伝播遅延（Ｄ２Ｆ）は、信号ｄ２のパルス幅を測定することによって得られる。同様に、第１の遅延と第２の遅延の両方を通る立下りエッジの全伝播は、一旦回路が安定状態になった後、信号ａ２、ｂ２あるいはｃ２のうちいずれか一つの期間を２で割ることによって得られる。
【００４９】
本発明の第３の実施形態において、第２の実施形態におけるインバータに代えてマルチプレクサ５１２、５１３および５１４とインバータ５０８、５０９および５１０からなる組み合わせを用いて構成可能な構造を実施することが可能である。
【００５０】
以下に、図５を参照しつつ、本発明の第３の実施形態を説明する。本発明の第３の実施形態における回路５００は、第１のフリップフロップ５０１、第２のフリップフロップ５０３、２入力排他的ＯＲゲート（ＸＯＲゲート）５０２、４つのインバータ５０６、５０８、５０９および５１０および４つの２入力マルチプレクサ５０７、５１２、５１３および５１４を備える。この第３の実施形態において、回路の入力信号は、ＲＵＮ信号およびＣＴＲＬ信号である。
【００５１】
ＲＵＮ信号は、ＸＯＲゲート５０２の第１の入力とインバータ５０６の入力へと入力される。インバータ５０６の出力は、第１のフリップフロップ５０１のＲＥＳＥＴ入力と第２のフリップフロップ５０３のＳＥＴ入力との両方に接続されている。第１のフリップフロップ５０１のＱ出力は、ＸＯＲゲート５０２の第２の入力とマルチプレクサ５０７の第１の入力とに接続されている。ＸＯＲゲート５０２の出力は、マルチプレクサ５０７の第２の入力と第２のフリップフロップ５０３のＤＥＬＡＹ（Ｄ）入力とに接続されている。第２のフリップフロップ５０３のＱ出力は、マルチプレクサ５０７の制御入力と第１のフリップフロップ５０１のＤ入力とにも接続されている。したがって、第２のフリップフロップ５０３の出力は、マルチプレクサの第１および第２の入力の選択を制御するものである。本実施形態において、第２のフリップフロップ５０３の出力がＬＯＷである場合、マルチプレクサ５０７の第１の入力が選択されて出力へと伝達される。逆に、第２のフリップフロップ５０３の出力がＨＩＧＨである場合、マルチプレクサ５０７の第２の入力が選択されて出力へと伝達される。
【００５２】
マルチプレクサ５０７の出力は、インバータ５１０とマルチプレクサ５１４の第２の入力へと接続される。インバータ５１０の出力は、マルチプレクサ５１４の第１の入力へと接続されている。マルチプレクサ５１４の出力は、第１の遅延回路５０５の始端へと接続されている。第１の遅延回路５０５の終端は、第２の遅延回路５０４の始端、インバータ５０８の入力およびマルチプレクサ５１２の第２の入力に接続される。インバータ５０８の出力は、マルチプレクサ５０８の第１の入力に接続される。マルチプレクサ５１２の出力は、第１のフリップフロップ５０１のＣＬＯＣＫ入力に接続される。第２の遅延回路５０４の終端は、マルチプレクサ５１３の第２の入力とインバータ５０９の入力とに接続される。インバータ５０９の出力は、マルチプレクサ５１３の第１の入力に接続されている。マルチプレクサ５１３の出力は、第２のフリップフロップ５０３のＣＬＯＣＫ入力に接続されている。
【００５３】
図５から明らかであるように、制御信号ＣＴＲＬがＬＯＷにセットされると、信号ｄ３は、マルチプレクサ５０７の出力の逆数であり、インバータ５０８および５０９のどちらも第１のフリップフロップ５０１のＣＬＯＣＫ入力と第２のフリップフロップ５０３のＣＬＯＣＫ入力とに対して影響を及ぼす。したがって、図６を参照すると、本発明による第３の実施形態は、本発明の第１の実施形態（すなわちＣＴＲＬがＨＩＧＨにセットされる場合）と本発明の第２の実施形態（すなわちＣＴＲＬがＬＯＷにセットされる場合）のいずれか一方として機能することが可能であることが理解される。簡潔さを鑑みて、本発明の第１および第２の実施形態の操作をここでは繰り返して説明しない。
【００５４】
前述の実施形態のうち全てにおいて、回路におけるフリップフロップ、インバータ、マルチプレクサおよびＸＯＲゲートに関連する切り替えおよび伝播遅延は、第１および第２の遅延回路の伝播遅延に比べるとごくわずかなものである。したがって、図２、図４および図６におけるタイミング図において、回路１００、３００および５００の切り替えおよび伝播遅延は図示されていない。
【００５５】
前述の実施形態において用いられたフリップフロップは、正のエッジトリガー式フリップフロップである。しかしながら、当業者にとって明らかであるように、同様の機能性を得るためにその他のフリップフロップを用いることも可能である。
【００５６】
ほとんどの適用例において、回路の切り替えおよび伝播時間はごくわずかなものであるが、第２の遅延回路１０４の伝播遅延は、最低でも第１のフリップフロップ１０１、ＸＯＲゲート１０２およびマルチプレクサ１０７の切り替えおよび伝播時間の合計よりも大きくなくてはならない。本発明の第２の実施形態において、第２の遅延回路３０４の伝播遅延は、最低でも第１のフリップフロップ３０１、ＸＯＲゲート３０２、マルチプレクサ３０７およびインバータ３１０の切り替えおよび伝播時間の合計よりも大きくなくてはならない。最後に、本発明の第３の実施形態において、第２の遅延回路５０４の伝播遅延は、最低でも第１のフリップフロップ５０１、ＸＯＲゲート５０２、マルチプレクサ５０７、インバータ５１０およびマルチプレクサ５１４の切り替えおよび伝播時間の合計よりも大きくなくてはならない。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態による回路の概略図である。
【図２】図１における回路の動作に関するタイミング図である。
【図３】本発明の第２の実施形態による回路の概略図である。
【図４】図３における回路の動作に関するタイミング図である。
【図５】本発明の第３の実施形態による回路の概略図である。
【図６】図５における回路の動作に関するタイミング図である。
【図１】
2008228301.tif 000003
【図２】
2008228301.tif 000004
【図３】
2008228301.tif 000005
【図４】
2008228301.tif 000006
【図５】
2008228301.tif 000007
【図６】
2008228301.tif 000008
【手続補正書】
【提出日】平成20年4月16日(2008.4.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遅延パスに沿った特定の点に接続されている第１の入力と第１の出力と第２の出力とを有する第１のロジックブロック、および
前記第１のロジックブロックの前記第１の出力に接続されている第１の入力と、前記第１のロジックブロックの前記第２の出力に接続されている第２の入力と、前記遅延パスの終端に接続されている第３の入力と、前記遅延パスの始端に接続されている第１の出力とを有する第２のロジックブロック、を備え、
前記第２のロジックブロックの前記第１の出力から出力された信号のパルス幅が、立上りエッジあるいは立下りエッジのうち一方が前記遅延パスの始端から遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記第２のロジックブロックの前記第１の出力から出力された信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表すように、
前記第１のロジックブロックは、使用時において、その第１の入力に対して立上りエッジが入力されるたびにその第１の出力と第２の出力とをロジカルＨＩＧＨからロジカルＬＯＷあるいはその逆に交互に切り替えるよう構成され、
前記第２のロジックブロックは、使用時において、その第３の入力に対して立上りエッジが入力されるたびにその第１の入力と第２の入力とを交互に選択するよう構成される、リングオシレータ。
【請求項２】
前記第１のロジックブロックは、回路の操作を可能にするための第２の入力と第３の入力とをさらに備え、
前記第２のロジックブロックは、前記第１のロジックブロックの前記第３の入力の入力に接続される第２の出力と第４の入力とをさらに備える、請求項１に記載のリングオシレータ。
【請求項３】
前記第１のロジックブロックは、
第１のロジックブロックＤ型フリップフロップであって、前記第１のロジックブロックの前記第１の入力が、前記第１のロジックブロックＤ型フリップフロップのクロック入力に接続されており、前記第１のロジックブロックの前記第３の入力が、前記第１のロジックブロックＤ型フリップフロップのＤ入力に接続されており、前記第１ロジックブロックＤ型フリップフロップのＱ出力が、前記第１のロジックブロックの前記第１の出力に接続されている第１のロジックブロックＤ型フリップフロップと、
２入力排他的ＯＲゲートであって、前記第１のロジックブロックの前記第２の入力が、前記２入力排他的ＯＲゲートの一方の入力に接続され、前記第１のロジックブロックＤ型フリップフロップの前記Ｑ出力が、前記２入力排他的ＯＲゲートの他方の入力に接続され、前記排他的ＯＲゲートの出力が、前記第１のロジックブロックの前記第２の出力に接続されている２入力排他的ＯＲゲートと、
インバータであって、前記第１のロジックブロックの前記第２の入力が、前記インバータの入力に接続され、前記第１のロジックブロックＤ型フリップフロップのリセット入力が、前記インバータの出力に接続されているインバータと
を備える、請求項２に記載のリングオシレータ。
【請求項４】
前記第２のロジックブロックはさらに、
第２のロジックブロックＤ型フリップフロップであって、前記第２のロジックブロックＤ型フリップフロップのＤ入力が、前記第２のロジックブロックの前記第２の入力に接続され、前記第２のロジックブロックＤ型フリップフロップのクロック入力が、前記第２のロジックブロックの前記第３の入力に接続され、前記第２のロジックブロックＤ型フリップフロップのＳＥＴ入力が、前記インバータの出力に接続される第２のロジックブロックＤ型フリップフロップと、
２入力マルチプレクサであって、前記マルチプレクサの第１の入力が、前記第２のロジックブロックの前記第１の入力に接続され、前記マルチプレクサの第２の入力が、前記第２のロジックブロックの前記第２の入力に接続され、前記マルチプレクサの制御入力が、前記第２のロジックブロックＤ型フリップフロップの前記Ｑ出力に接続されている２入力マルチプレクサと
を備える、請求項３に記載のリングオシレータ。
【請求項５】
前記第１のインバータから出力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスの始端から遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記第１のインバータから出力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表すように、
前記第２のロジックブロックの前記第１の出力と前記遅延パスの始端との間に配置される第１のインバータ、
前記遅延パスに沿った特定の点と前記第１のロジックブロックの前記第１の入力との間に配置される第２のインバータ、および
前記遅延パスの終端と前記第２のロジックブロックの前記第３の入力との間に配置される第３のインバータ、をさらに備える、前述の請求項のうちいずれか一項に記載のリングオシレータ。
【請求項６】
第１のインバータを選択的にバイパスさせるための第１の構成可能なバイパス手段、
第２のインバータを選択的にバイパスさせるための第２の構成可能なバイパス手段、および
第３のインバータを選択的にバイパスさせるための第３の構成可能なバイパス手段、をさらに備え、
前記第１、第２および第３の構成可能なバイパス手段が、それぞれ前記第１、第２および第３のインバータをバイパスさせるように構成されている場合には、前記遅延パスの始端に対して入力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスの始端から前記遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記遅延パスの始端に対して入力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうち一方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表し、
前記第１、第２および第３の構成可能なバイパス手段が、それぞれ前記第１、第２および第３のインバータをバイパスさせないように構成されている場合には、前記遅延パスの始端に対して入力される信号の逆パルス幅が、前記立上りエッジあるいは前記立下りエッジのうちの他方が前記遅延パスの始端から前記遅延パスに沿った前記特定の点まで伝播するのに必要な時間を表し、前記遅延パスの始端に対して入力される信号のパルス幅が、前記立上りエッジあるいは前記立下りエッジのうち他方が前記遅延パスに沿った前記特定の点から前記遅延パスの終端まで伝播するのに必要な時間を表す、請求項４に記載のリングオシレータ。
【請求項７】
請求項１〜３のうちいずれか一項に記載のリングオシレータを用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む方法。
【請求項８】
請求項５に記載のリングオシレータを用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む方法。
【請求項９】
請求項６に記載のリングオシレータを用いて集積回路における特定のパスを通る立上りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスするようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅を測定するステップ、を含む方法。
【請求項１０】
請求項６に記載のリングオシレータを用いて集積回路における特定のパスを通る立下りエッジの伝播遅延を測定するための方法であって、この方法は、
集積回路において遅延パスを決定するステップ、
特定の点が前記遅延パスのほぼ中央に位置するように、前記遅延パスに沿った前記特定の点を決定するステップ、
第１、第２および第３のインバータをそれぞれバイパスしないようにバイパス手段を構成するステップ、および
第２のロジックブロックの第１の出力において生成される信号のパルス幅の逆数を測定するステップ、を含む方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
第１のロジックブロックは、
第１のロジックブロックＤ型フリップフロップであって、第１のロジックブロックの第１の入力が、第１のロジックブロックＤ型フリップフロップのクロック入力に接続されており、第１のロジックブロックの第３の入力が、第１のロジックブロックＤ型フリップフロップのＤ入力に接続されており、第１ロジックブロックＤ型フリップフロップのＱ出力が、第１のロジックブロックの第１の出力に接続されている第１のロジックブロックＤ型フリップフロップと、
２入力排他的ＯＲゲートであって、第１のロジックブロックの第２の入力が、２入力排他的ＯＲゲートの一方の入力に接続され、第１のロジックブロックＤ型フリップフロップのＱ出力が、２入力排他的ＯＲゲートの他方の入力に接続され、排他的ＯＲゲートの出力が、第１のロジックブロックの第２の出力に接続されている２入力排他的ＯＲゲートと、
インバータであって、第１のロジックブロックの第２の入力が、インバータの入力に接続され、第１のロジックブロックＤ型フリップフロップのリセット入力が、インバータの出力に接続されているインバータと、を備えるのが好ましい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
典型的には、第１の遅延回路と第２の遅延回路とが同一のロジックパス、ルーティングパスあるいは遅延パスの一部を形成し、第１の遅延回路は、パス全体に沿った単なるタップ部分である。第１の遅延回路１０５の終端は、第１の遅延回路１０５の始端と第２の遅延回路１０４の終端との間のほぼ半分のところにおいて（すなわち遅延回路全体のほぼ中央において）のみタップ接続されていることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
同じく図２から明らかであるように、Ｄ１Ｒが小さすぎる場合、明確なパルスとして遅延チェーンを通って伝播しない可能性がある。言い換えれば、正のエッジ伝播が負のエッジ伝播よりも早い場合、遅延に沿ってパルスが伝播する際に狭くなることがあり、終端までに消滅する可能性がある。同様に、Ｄ２Ｒも小さすぎてはならない。したがって、Ｄ１ＲとＤ２Ｒとは、ほぼ同等であることが好ましい。前述のように、第１の遅延回路１０５の終端が、第１の遅延回路１０５の始端と第２の遅延回路１０４の終端との間におけるほぼ中間において（すなわち全遅延回路のほぼ中央において）タップ接続されていることが好ましいのはこのためである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
マルチプレクサ３０７の出力は、インバータ３１０の入力に接続されている。インバータ３１０の出力は、第１の遅延回路３０５の始端に接続されている。第１の遅延回路３０５の終端は、インバータ３０８の入力へと接続されている。インバータ３０８の出力は、第１のフリップフロップ３０１のＣＬＯＣＫ入力と第２の遅延回路３０４の始端との両方に接続されている。第２の遅延回路３０４の終端は、インバータ３０９の入力へと接続されている。インバータ３０９の出力は、第２のフリップフロップ３０３のＣＬＯＣＫ入力に接続されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
図４から明らかであるように、第１の遅延回路３０５を通る立下りエッジの伝播に関連する遅延（Ｄ１Ｆ）は、信号ｄ２の逆パルス幅を測定することによって得られ、また第２の遅延回路３０４を通る立下りエッジの伝播遅延（Ｄ２Ｆ）は、信号ｄ２のパルス幅を測定することによって得られる。同様に、第１の遅延と第２の遅延の両方を通る立下りエッジの全伝播は、一旦回路が安定状態になった後、信号ａ２、ｂ２あるいはｃ２のうちいずれか一つの期間を２で割ることによって得られる。
【外国語明細書】
2008228301.tif 000009
2008228301.tif 000010
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