(57)【要約】【課題】溝型ＭＩＳＦＥＴを備える半導体装置であって、素子分離絶縁層に形成されたボイドを介したゲート電極間のショートを抑制する。【解決手段】  半導体装置は、半導体基板上に溝型ＭＩＳＦＥＴを備える。ＭＩＳＦＥＴのゲート電極１５が、シリコン基板１１の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層１３の表面上に延びる第１の部分と、第１の部分から延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内にゲート酸化膜を介して埋め込まれた第２の部分とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面部分に素子分離領域を形成して、前記半導体基板の表面部分を複数の四角形状の素子形成領域に区画するステップと、
前記半導体基板上に、前記各素子形成領域の内側を横断して延びる直線状の第１のマスク部分と、該第１のマスク部分と交差し、且つ、前記素子分離領域上に延びる直線状の第２のマスク部分とを有するマスクを形成するステップと、
前記マスクをエッチングマスクとするエッチングによって、前記素子形成領域の内部にゲートトレンチを形成するステップと、
前記ゲートトレンチに隣接して前記素子形成領域内に形成されたソース・ドレイン領域と、前記ゲートトレンチの内部にゲート酸化膜を介して埋め込まれた部分を有するゲート電極とを有するＭＩＳＦＥＴを形成するステップとを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のマスク部分は、窒化シリコンから成る、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のマスク部分は、フォトレジストから成る、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に溝型ＭＩＳＦＥＴを備える半導体装置において、
前記ＭＩＳＦＥＴのゲート電極が、半導体基板の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層の表面上に延びる第１の部分と、該第１の部分から延長し、前記素子形成領域の内部に形成されたトレンチ内にゲート酸化膜を介して埋め込まれた第２の部分とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、半導体基板上に溝型ＭＩＳＦＥＴを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶素子としてメモリセルを備える。メモリセルは、シリコン基板の表面部分に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに接続するキャパシタとを備え、ＭＩＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
近年、ＤＲＡＭの高集積化に伴い、ＤＲＡＭの配線幅は益々縮小されている。この配線幅の縮小に伴い、ＭＩＳＦＥＴでは、ゲート電極を挟んでソース／ドレイン拡散層が互いに近接する傾向にあり、ショートチャネル効果を防止する対策が必要とされている。
【０００４】
ショートチャネル効果を防止する対策の一つとして、溝型ＭＩＳＦＥＴ（ＲＣＡＴ：Recessed Channel Array Transistor）がある。溝型ＭＩＳＦＥＴは、プレーナ型ＭＩＳＦＥＴと異なり、ゲート電極を構成する不純物ドープ・多結晶シリコン層が、ゲート絶縁膜を介して、シリコン基板の表面部分に形成されたトレンチ（ゲートトレンチ）内に収容される構成を有している。
【０００５】
溝型ＭＩＳＦＥＴは、ゲートトレンチの底部及び側部に沿ってチャネルが形成されるため、チャネルの長さを確保して、ショートチャネル効果を抑制できる。特許文献１、２は、溝型ＭＩＳＦＥＴの構成及び形成方法を記載している。
【特許文献１】特開平７―３８０９５号公報
【特許文献２】特開２００４−７１７３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭにおいて個々のＭＩＳＦＥＴは、シリコン基板の表面部分に形成された素子分離絶縁層によって互いに区画されている。素子分離絶縁層には、微細加工の容易性等の観点により、シリコン基板の表面部分に形成したトレンチ（素子分離トレンチ）内に埋め込まれたＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁層が用いられる。ところで、近年、ＤＲＡＭの配線幅の縮小に伴い、素子分離トレンチの幅も益々縮小され、素子分離絶縁層の埋め込みに際して、層内にボイドが形成される問題が生じている。素子分離絶縁層内に形成されるボイドは、隣接する２つの素子形成領域の境界に沿って延在する。
【０００７】
従来の製造方法では、溝型ＭＩＳＦＥＴのゲートトレンチの形成に際して、シリコン基板の表面部分と共に素子分離絶縁層を一括してエッチングしていた。このため、例えば図８（ａ）に示すように、ゲートトレンチ１６内にボイド３１が露出することがあった。ボイド３１が露出すると、ゲート電極１５の形成に際して、図８（ｂ）に示すようにボイド３１内に多結晶シリコンが侵入し、隣接するゲート電極１５間をパイピングしてショートさせる問題があった。
【０００８】
本発明は、上記に鑑み、溝型ＭＩＳＦＥＴを備える半導体装置及びその製造方法であって、素子分離絶縁層に形成されたボイドを介したゲート電極間のショートを抑制できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、
半導体基板の表面部分に素子分離領域を形成して、前記半導体基板の表面部分を複数の四角形状の素子形成領域に区画するステップと、
前記半導体基板上に、前記各素子形成領域の内側を横断して延びる直線状の第１のマスク部分と、該第１のマスク部分と交差し、且つ、前記素子分離領域上に延びる直線状の第２のマスク部分とを有するマスクを形成するステップと、
前記マスクをエッチングマスクとするエッチングによって、前記素子形成領域の内部にゲートトレンチを形成するステップと、
前記ゲートトレンチに隣接して前記素子形成領域内に形成されたソース・ドレイン領域と、前記ゲートトレンチの内部にゲート酸化膜を介して埋め込まれた部分を有するゲート電極とを有するＭＩＳＦＥＴを形成するステップとを有することを特徴とする。
【００１０】
また、本発明の半導体装置は、
半導体基板上に溝型ＭＩＳＦＥＴを備える半導体装置において、
前記ＭＩＳＦＥＴのゲート電極が、半導体基板の素子形成領域の表面と同じ高さに研磨された素子分離絶縁層の表面上に延びる第１の部分と、該第１の部分から延長し、前記素子形成領域の内部に形成されたトレンチ内にゲート酸化膜を介して埋め込まれた第２の部分とを有することを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体装置及びその製造方法によれば、素子分離領域にゲートトレンチを形成しないので、素子分離絶縁層中にボイドが存在する場合にも、ゲートトレンチの形成に際して、そのボイドが露出することを防止できる。従って、ボイドを介したショートを防止できる。
【００１２】
本発明に係る半導体装置の製造方法によれば、第１のマスク部分に加えて、第１のマスク部分と交差して素子分離領域上に延びる第２のマスク部分を形成することによって、素子分離領域にゲートトレンチが形成されることを防止できる。また、互いに交差する第１のマスク部分及び第２のマスク部分を別個に形成することによって、これらマスク部分に囲まれる開口のコーナーが丸みを帯びることを抑制し、ゲートトレンチの形成に際して、そのコーナー付近を充分にエッチングできる。
【００１３】
本発明に係る半導体装置の製造方法では、前記第１のマスク部分は、窒化シリコンから構成されてもよく、前記第２のマスク部分は、フォトレジストから構成されてもよい。窒化シリコンから成る第１のマスク部分、及び、フォトレジストから成る第２のマスク部分をこの順に形成することによって、第２のマスク部分の形成に際して、第１のマスク部分の形状が影響を受けることを抑制できる。
【００１４】
なお、本発明に係る半導体装置の製造方法において、「四角形」とは、例えば矩形や平行四辺形である。また、厳密に四角形である必要はなく、コーナーが丸みを帯びていてもよい。
【発明を実施するための最良の形態】
【００１５】
以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す平面図である。半導体装置１０は、ＤＲＡＭとして構成され、シリコン基板１１を備える。シリコン基板１１の表面部分では、素子分離トレンチ１２の内部にＳＴＩ型の素子分離絶縁層１３が埋め込まれ、ＭＩＳＦＥＴが形成される素子形成領域１４を区画している。素子分離絶縁層１３は、例えばＨＤＰ−ＣＶＤ法で形成された酸化シリコンから成り、その表面は素子形成領域１４におけるシリコン基板１１の表面と同じ高さに研磨されている。
【００１６】
シリコン基板１１上では、ＭＩＳＦＥＴのゲート電極１５が素子形成領域１４と交差して延在している。１つの素子形成領域１４には、２つのゲート電極１５が交差し、中央のソース拡散層を共有して２つのＭＩＳＦＥＴが形成されている。
【００１７】
図２（ａ）、（ｂ）は、図１の矢視Ａ、Ｂに沿って見た断面をそれぞれ示す。素子分離トレンチ１２内への素子分離絶縁層１３の堆積に際して、素子分離トレンチ１２の寸法や堆積条件によっては、素子分離絶縁層１３中にボイド３１が形成される。ボイド３１は、隣接する２つの素子形成領域１４の境界に沿って延在している。
【００１８】
ＭＩＳＦＥＴは溝型ＭＩＳＦＥＴであって、ゲート電極１５と素子形成領域１４とが重なる部分では、シリコン基板１１の表面部分にゲートトレンチ１６が形成され、ゲート電極１５の底部は、このゲートトレンチ１６の内部に収容されている。つまり、ゲート電極１５は、素子形成領域１４におけるシリコン基板１１の表面と同じ高さに形成された素子分離絶縁層１３の表面上に延びる第１部分１５ａと、第１部分１５ａから延長し、素子形成領域１４の内部に形成されたゲートトレンチ１６内に埋め込まれた第２部分１５ｂとを有する。
【００１９】
シリコン基板１１とゲート電極１５との間には、図示しないゲート酸化膜が介在している。溝型のＭＩＳＦＥＴにおいて、チャネルは、素子形成領域１４の長手方向に沿って、ゲートトレンチ１６の底部及び側部に沿って形成される。
【００２０】
ゲート電極１５は、下層を不純物ドープ・多結晶シリコン層１７とし、上層をタングステン層１８とする上下２層構造を有しており、多結晶シリコン層１７の底部がゲートトレンチ１６内に収容されている。ゲート電極１５上には、窒化シリコンから成る電極保護膜１９が形成され、ゲート電極１５の側面には、窒化シリコンから成る図示しない側壁保護絶が形成されている。
【００２１】
シリコン基板１１、素子分離絶縁層１３、及び、ＭＩＳＦＥＴを覆って全面に層間絶縁膜が形成されており、層間絶縁膜を貫通しＭＩＳＦＥＴのソース／ドレイン拡散層に接続するコンタクトプラグが形成されている。層間絶縁膜上には、コンタクトプラグに直接に又はプラグを介して接続するビット線やキャパシタが形成されている。
【００２２】
図３〜６は、図１、２に示した半導体装置１０を製造する各製造段階を順次に示す断面図である。同図中で（ａ）、（ｂ）は、図２中の（ａ）、（ｂ）に対応した断面をそれぞれ示している。
【００２３】
熱酸化法により、シリコン基板１１の表面に酸化シリコン膜（熱酸化膜）２１を形成した後、熱酸化膜２１上に窒化シリコン膜を成膜する。窒化シリコン膜上に素子形成領域１４に対応した平面形状を有するレジストパターンを形成した後、このレジストパターンを用いたエッチングによって窒化シリコン膜をパターニングする。更に、パターニングされた窒化シリコン膜をハードマスクとして用いたドライエッチングによって、熱酸化膜２１及びシリコン基板１１の表面部分を200〜300nmの深さまでエッチングし、素子分離トレンチ１２を形成する。
【００２４】
次いで、ＨＤＰ−ＣＶＤ法を用い、素子分離トレンチ１２の内部を含めて全面に、酸化シリコン膜を500nm程度の厚みに堆積する。酸化シリコン膜の堆積に際しては、素子分離トレンチ１２の寸法又は堆積条件によっては、素子分離トレンチ１２内にボイド３１が形成される。引き続き、ＣＭＰにより、素子分離トレンチ１２形成用のハードマスクである窒化シリコン膜をエッチストッパとして平坦化し、素子分離トレンチ１２の内部にＳＴＩ型の素子分離絶縁層１３を形成して、素子形成領域１４を区画する。更に、熱リン酸を用いたウェットエッチングによって、窒化シリコン膜を除去する（図３）。
【００２５】
次いで、シリコン基板１１及び素子分離絶縁層１３を覆って全面に窒化シリコン膜を成膜する。窒化シリコン膜上に、後にゲート電極１５が形成される部分を露出させるレジストパターンを形成した後、このレジストパターンを用いたドライエッチングにより窒化シリコン膜をパターニングし、ハードマスク２２を形成する（図４）。
【００２６】
引き続き、図５に示すように、ハードマスク２２を覆って素子分離絶縁層１３上にレジストマスク２３を形成する。このレジストマスク２３は、図７にその平面形状を示すように、隣接する２つの素子形成領域１４間の部分を覆い、且つ、ストライプ状に延在させる。従って、レジストマスク２３は、ハードマスク２２と直交する。
【００２７】
次いで、ハードマスク２２及びレジストマスク２３をエッチングマスクとするドライエッチングにより、シリコン基板１１の表面部分を100〜150nmだけエッチング除去し、図６に示すゲートトレンチ１６を形成する。ドライエッチングの条件は、例えば、Ｃｌ２ガス、Ｏ２ガス、及び、Ｎ２ガスを含むエッチングガスを用い、各ガスの流量を200、20、及び、20sccmとし、エッチング圧力を30mTorrとする。ソース電力を800W、バイアス電力を300Wとし、エッチング時間を20秒とする。
【００２８】
このドライエッチングに際しては、素子分離絶縁層１３上にレジストマスク２３が形成されているため、素子分離絶縁層１３はエッチング除去されない。従って、ゲートトレンチ１６又は素子分離絶縁層１３の表面にボイド３１は露出しない。更に、ハードマスク２２及びレジストマスク２３を除去する。
【００２９】
次いで、ゲートトレンチ１６内を含むシリコン基板１１の表面部分に、各種のイオンを注入してチャネルを形成する。また、ゲートトレンチ１６内を含むシリコン基板１１の表面に、図示しないゲート酸化膜を形成する。このゲート酸化膜の形成前には、前処理として熱酸化膜２１をウエットエッチングで除去する。引き続き、ゲートトレンチ１６内を含むシリコン基板１１及び素子分離絶縁層１３上に、多結晶シリコン層１７、タングステン層１８、及び、窒化シリコン層を順次に堆積する。多結晶シリコン層１７の堆積に際しては、ゲートトレンチ１６が完全に埋め込まれるようにする。
【００３０】
次いで、窒化シリコン層上に、ゲート電極１５を形成する部分を覆うレジストマスクを形成し、このレジストマスクを用いたドライエッチングにより、窒化シリコン層をパターニングして、電極保護膜１９を形成する。更に、電極保護膜１９をマスクとするドライエッチングにより、多結晶シリコン層１７及びタングステン層１８をパターニングして、図２に示したゲート電極１５を形成する。
【００３１】
電極保護膜１９をマスクとして、ゲート電極１５に隣接するシリコン基板１１の表面部分にイオンを注入してソース／ドレイン拡散層を形成する。これによって、ゲート電極１５とこれに隣接するソース／ドレイン拡散層とから成るＭＩＳＦＥＴを形成する。ゲート電極１５を覆ってシリコン基板１１及び素子分離絶縁層１３上に層間絶縁膜を堆積した後、層間絶縁膜を貫通してソース／ドレイン拡散層に接続するプラグや、このプラグに接続するビット線やキャパシタを形成することによって、半導体装置１０を製造できる。
【００３２】
本実施形態の製造方法によれば、ゲートトレンチ１６を形成するドライエッチングに際して、素子分離絶縁層１３がエッチング除去されることを防止し、素子分離絶縁層１３又はゲートトレンチ１６の表面にボイド３１が露出することを防止できる。従って、ボイド３１を介したゲート電極１５間のショートを防止できる。
【００３３】
図９は、従来の製造方法における図８（ａ）の矢視IX−IXに沿って見た断面図である。同断面は、上記実施形態の図６（ｂ）に対応する。従来の製造方法では、ゲートトレンチ１６を形成するドライエッチングに際して、同図に示すように、ボイド３１の一部が露出して素子分離絶縁層１３の表面に凹部３２が形成されることがあった。この凹部３２は、寸法が小さいため、多結晶シリコン層１７及びタングステン層１８をパターニングしてゲート電極１５を形成するドライエッチングに際して、その内部に多結晶シリコンのエッチ残りを生じさせることがある。このエッチ残りも、隣接するゲート電極間をパイピングさせるおそれがあった。
【００３４】
上記に対して、本実施形態の製造方法では、ゲートトレンチ１６を形成するドライエッチングに際して、ボイド３１が露出しないので、そのような凹部３２を介したゲート電極間のパイピングを防止できる。
【００３５】
ところで、素子分離絶縁層１３のエッチングを回避するには、実施形態におけるエッチングマスクに代えて、素子形成領域１４とゲート電極１５との交差部分に対応する矩形状の開口を有する単層のマスクを形成することによって、素子分離絶縁層１３上を覆うことも考えられる。しかし、レジストマスクの開口に角度の小さなコーナーを形成することは容易でなく、コーナーが丸みを持つことによって、このコーナー付近でゲートトレンチ１６の深さが小さくなる。この場合、溝型ＭＩＳＦＥＴにおいて充分なチャネル長を確保できない問題が新たに生じる。
【００３６】
上記に対して、本実施形態では、互いに交差するハードマスク２２及びレジストマスク２３から成るエッチングマスクを形成することによって、開口のコーナーに丸みが形成されることを防止し、このコーナー付近でゲートトレンチ１６の深さが小さくなることを防止して、充分なチャネル長を確保できる。
【００３７】
なお、レジストマスク２３は、２層以上のマルチレイヤ構造とすることも可能であり、この場合には、小さな厚みでエッチングの位置精度を高めつつ、高いエッチ耐性を得ることが出来る。
【００３８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る半導体装置の構成を示す平面図である。
【図２】図２（ａ）、（ｂ）は、図１の矢視Ａ、Ｂに沿って見た断面をそれぞれ示す断面図である。
【図３】図３（ａ）、（ｂ）は、図１の半導体装置を製造する一製造段階をそれぞれ示す断面図である。
【図４】図４（ａ）、（ｂ）は、図３に後続する製造段階をそれぞれ示す断面図である。
【図５】図５（ａ）、（ｂ）は、図４に後続する製造段階をそれぞれ示す断面図である。
【図６】図６（ａ）、（ｂ）は、図５に後続する製造段階をそれぞれ示す断面図である。
【図７】図５の製造段階における平面図である。
【図８】図８（ａ）、（ｂ）は、従来の半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図９】図８（ａ）の矢視IX−IXに沿って見た断面図である。
【符号の説明】
【００４０】
１０：半導体装置
１１：シリコン基板
１２：素子分離トレンチ
１３：素子分離絶縁層
１４：素子形成領域
１５：ゲート電極
１５ａ：ゲート電極の第１部分
１５ｂ：ゲート電極の第２部分
１６：ゲートトレンチ
１７：多結晶シリコン層
１８：タングステン層
１９：電極保護膜
２１：熱酸化膜
２２：ハードマスク
２３：レジストマスク
３１：ボイド
【図１】
2008210940.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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