【手続補正書】
【提出日】平成21年7月21日(2009.7.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
請求項１記載の不揮発性記憶装置の製造方法において、
さらに、前記第２のアモルファスシリコン上に光反射層を形成する工程と、
前記光反射層をパターンニングする工程と、を有し、
前記レーザ照射の工程は、パターニングされた前記光反射層にレーザ照射を行う工程であることを特徴とする不揮発性記憶装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
請求項２記載の不揮発性記憶装置の製造方法において、
第２のポリシリコン層をパターンニングする工程は、前記パターニングされた前記光反射層をマスクとしてパターンニングする工程であることを特徴とする不揮発性記憶装置の製造方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
請求項１記載の不揮発性記憶装置の製造方法において、
前記レーザ照射の工程は、前記レーザ照射の出力を前記第２の領域で相対的に低くすることにより、前記第１、および、前記第２の領域が形成されることを特徴とする不揮発性記憶装置の製造方法。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
（実施の形態１）
本実施の形態において、本発明の半導体装置は図５に示す半導体基板１０１上に形成する。半導体基板１０１は、不揮発性メモリのメモリマトリクスを動作させるための周辺回路部００４を含む。周辺回路は既存のＣＭＯＳ技術を用いて製造する。メモリマトリクス部００５と周辺回路部００４との半導体基板（シリコン基板）の断面における位置関係を図４〜図６に示す。本実施形態では、図４（ａ）に示すように、周辺回路部００４上にメモリマトリクス部００５を製造する場合を例にとって説明するが、メモリマトリクス部００５と周辺回路部００４との位置関係は、図４（ｂ）に示すようにメモリマトリクス部００５と周辺回路部００４が同じ層にあってもよいし、図４（ｃ）に示すようにメモリマトリクス部００５と周辺回路部００４が同じ層にあり、かつ、メモリマトリクス部の下層にも周辺回路部００４があってもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図５は、半導体基板１０１（図４（ａ）の周辺回路部００４及びシリコン基板００３を含む）上に、第一金属配線層１０２と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、光反射層１０５と、を順に堆積した構造を示す。第一金属配線層１０２はスパッタにより形成される。第一金属配線層１０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、タングステンよりも抵抗率の低い材料であるアルミ、銅がよい。また、第一金属配線層１０２と半導体基板１０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してよい。また、第一アモルファスシリコン層１０３と第一金属配線層１０２の間には、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。同じく、第二アモルファスシリコン層１０４と光反射層１０５の間にも、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
光反射層の材料として、ＣｄＳに代えてＷ，またはＭｏ，またはＡｌを７０原子％以上含む金属または合金、または原子数比で下記の一般式（１）
ＡＸＢＹ        （１）
（ここで、式中のＸ、Ｙは、それぞれ０．３≦Ｘ≦０．７、０．３≦Ｙ≦０．７、Aは、Ｚｎ，Ｃｄ，Ｇａ，Ｉｎ，Ｓｉ，Ｇｅ，Ｓｎ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｔｉ，Ｚｒ，Ｈｆ，なる群より選ばれた少なくとも１種類の元素，Bは、N、Oから成る群より選ばれた少なくとも１元素）
で表される材料を用いても、反射効果および、それによる結晶粒界排除効果が得られる。ただし、電気抵抗が高い膜では駆動電圧が高くなる。上記Ｘが小さ過ぎると光学定数の差が小さいために反射率が低く、大き過ぎると導電率が高すぎる。Ｙについてはこの逆である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
図２２は、図２１に示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、第二金属配線層１１６、不揮発性記録材料層１１５、バッファ層１３４、第二ポリシリコン層１０９、第一ポリシリコン層１０８、及び第一金属配線層１０２を加工した後の構造を示す。第一金属配線層１１０、第一ポリシリコン層１１１、第二ポリシリコン層１１２、バッファ層１３５、不揮発性記録材料層１３６、及び第二金属配線層１３７からなる積層膜のパタンは、ワード線のパタンであり、メモリマトリクス上において隣接のパタンと平行して延在するように形成される。また、第一金属配線層１１０は、不揮発性メモリの読み出し、及び書き込みが行えるよう、メモリマトリクスのワード線として半導体基板１０１と電気的に接続されるが、図示は省略した。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図２７は、半導体基板１０１上に、第一金属配線層１０２と、不揮発性記録材料層１１５と、バッファ層１３４と、第一アモルファスシリコン層１０３と、第二アモルファスシリコン層１０４と、光反射層１０７と、を順に堆積した構造を示す。第一金属配線層１０２はスパッタにより形成する。第一金属配線層１０２の材料はタングステンである。より好ましくは、抵抗率の低い材料の方が電圧降下は小さく、読み出し電流がとれるため、例えば、タングステンよりも抵抗率の低い材料であるアルミ、銅がよい。また、第一金属配線層１０２と半導体基板１０１の間には、接着性を向上させるため、ＴｉＮなどの金属化合物を堆積してよい。また、第一アモルファスシリコン層１０３とバッファ層１３４の間には、界面抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイドを形成してよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５であり、５ｎｍ以上３００ｎｍ以下の膜厚を有するが、より好ましくは、後工程のドライエッチングや絶縁性材料の埋め込みが行いやすいように、アスペクトの低い５ｎｍ以上５０ｎｍ以下の膜厚を有する。本実施の形態において、不揮発性記録材料層１１５の材料はＧｅ２Ｓｂ２Ｔｅ５を例にとって説明したが、公知の相変化メモリ用材料や抵抗変化によって記憶するＲＲＡＭ用材料であるカルコゲン元素（Ｏ，Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を得られる。第二金属配線層１１６の材料は、タングステンであるが、より好ましくは、抵抗率の低いアルミニウムや銅がよい。
光反射層１０５の材料はＣｄＳであり、この層の表面で反射される光と裏面で反射される光の位相がほぼおなじになり、強めあう、すなわち表面で反射される光と膜内を往復して戻る光との光路差が波長のおよそ整数倍になる膜厚にした。レーザアニールに用いるレーザの波長をλ、その波長に対する反射層の屈折率をｎとすると、λ／２ｎの膜厚とするのが良い。レーザの波長と膜の屈折率によって異なるが、２０nm以上３００nm以下の膜厚となる。より好ましくは５０nm以上２５０nm 以下である。薄過ぎると反射防止効果が不足し、厚過ぎると駆動電圧が高くなり過ぎる。
図２８は、図２７に示す構造において、既知のドライエッチング技術を用いて、光反射層１０５をエッチングした後の構造を示す。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
従来の製造方法では、図３８（ａ）に示すように、第一ポリシリコン層２０１及び第二ポリシリコン層２０２中の結晶粒界は下部電極ＢＥＬ、上部電極ＴＥＬに対して無秩序に配置される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
【図１】試料のレーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。
【図２】試料のレーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。
【図３】レーザ照射位置とレーザ強度、温度プロファイルおよび結晶状態を示す図である。
【図４】シリコン基板及び周辺回路部及びメモリマトリクス部の位置関係を示す図である。
【図５】本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。
【図６】図５に続く半導体装置の製造工程中における鳥瞰図である。
【図７】図６に続く半導体装置の製造工程中における鳥瞰図である。
【図８】図７に続く半導体装置の製造工程中における鳥瞰図である。
【図９】図８に続く半導体装置の製造工程中における鳥瞰図である。
【図１０】図９に続く半導体装置の製造工程中における鳥瞰図である。
【図１１】図１０に続く半導体装置の製造工程中における鳥瞰図である。
【図１２】図１１に続く半導体装置の製造工程中における鳥瞰図である。
【図１３】図１２に続く半導体装置の製造工程中における鳥瞰図である。
【図１４】図１３に続く半導体装置の製造工程中における鳥瞰図である。
【図１５】図１４に続く半導体装置の製造工程中における鳥瞰図である。
【図１６】図１５に記載の構造に対応する上面図である。
【図１７】本発明の半導体装置のメモリマトリクスの要部回路図である。
【図１８】本発明の実施の形態１の半導体装置の製造工程中の鳥瞰図を示す。
【図１９】本発明の実施の形態２の半導体装置の製造工程中の鳥瞰図を示す。
【図２０】図１９に続く半導体装置の製造工程中における鳥瞰図である。
【図２１】図２０に続く半導体装置の製造工程中における鳥瞰図である。
【図２２】図２１に続く半導体装置の製造工程中における鳥瞰図である。
【図２３】図２２に続く半導体装置の製造工程中における鳥瞰図である。
【図２４】図２３に続く半導体装置の製造工程中における鳥瞰図である。
【図２５】図２４に続く半導体装置の製造工程中における鳥瞰図である。
【図２６】図２５に記載の構造に対応する上面図である。
【図２７】本発明の実施の形態３の半導体装置の製造工程中の鳥瞰図を示す。
【図２８】図２７に続く半導体装置の製造工程中における鳥瞰図である。
【図２９】図２８に続く半導体装置の製造工程中における鳥瞰図である。
【図３０】図２９に続く半導体装置の製造工程中における鳥瞰図である。
【図３１】図３０に続く半導体装置の製造工程中における鳥瞰図である。
【図３２】図３１に続く半導体装置の製造工程中における鳥瞰図である。
【図３３】図３２に続く半導体装置の製造工程中における鳥瞰図である。
【図３４】図３３に記載の構造に対応する上面図である。
【図３５】本発明の実施の形態３の半導体装置の製造工程中の鳥瞰図を示す。
【図３６】本発明の実施の形態４の半導体装置の製造工程中の鳥瞰図を示す。
【図３７】図３６に記載の構造に対応する上面図である。
【図３８】本発明の実施の形態５の本発明の半導体装置のメモリマトリクスの要部回路図である。
【図３９】半導体装置のメモリマトリクスの要部回路図である。