(57)【要約】【課題】ＣＭＯＳ素子及びその製造方法を提供する。【解決手段】下部基板上に第１シリコン酸化膜及び第１ポリシリコン膜を順次に形成し、該第１ポリシリコン膜に対してイオン注入を行い、所定間隔隔たった複数の下部電気伝導体を形成し、下部電気伝導体にそれぞれコンタクトされ、所定間隔隔たって交互に配置された複数のＮ型半導体及びＰ型半導体を形成し、Ｎ型半導体及びＰ型半導体を電気的に連結するように複数の上部電気伝導体を形成し、電気伝導体上に上部基板を形成し、上部基板上に第２ポリシリコンを形成し、第２ポリシリコン内に素子分離膜及びフォトダイオードを形成し、第２ポリシリコン上に絶縁膜側壁を有するゲート電極を形成し、ゲート電極を含むエピ層上に絶縁膜を形成し、絶縁膜上にカラフィルターアレイを形成し、カラーフィルターアレイ上に平坦層を形成し、平坦層上にマイクロレンズを形成してＣＭＯＳ素子を製造する。【選択図】図１Ｆ
2008166725.tif 000002
【特許請求の範囲】
【請求項１】
下部基板上に形成された冷却素子と、
前記冷却素子上に形成されたイメージセンサーと、
を備えることを特徴とするＣＭＯＳ素子。
【請求項２】
前記下部基板は、ヒートシンクまたはポリシリコン膜で形成することを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項３】
前記冷却素子は、
下部基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上の第１シリコン絶縁膜内に所定間隔隔てて形成する複数の下部電気伝導体と、
前記下部電気伝導体にそれぞれコンタクトされるように前記第１シリコン絶縁膜上の第２シリコン絶縁膜内に所定間隔隔てて交互に形成した複数のＮ型半導体及びＰ型半導体と、
前記第２シリコン絶縁膜上の前記Ｎ型半導体及びＰ型半導体を電気的に直列連結されるように形成する複数の上部電気伝導体と、
前記上部電気伝導体を含む前記下部基板の全面に形成する上部基板と、
を備えることを特徴とする請求項１に記載のＣＭＯＳ素子。
【請求項４】
前記下部電気伝導体は、Ｎ型半導体またはアルミニウム膜で形成することを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項５】
前記上部電気伝導体は、Ｐ型半導体またはＮ型半導体で形成することを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項６】
前記上部基板は、シリコン酸化膜で形成することを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項７】
前記イメージセンサーは、
前記上部基板上のポリシリコン膜内に形成する素子分離膜及びフォトダイオードと、
前記ポリシリコン膜上に形成する絶縁膜側壁を有するゲート電極と、
前記ゲート電極を含む前記下部基板の全面に形成する第２絶縁膜と、
前記フォトダイオードに対応するように前記第２絶縁膜上に形成するカラーフィルターアレイと、
前記カラーフィルターアレイを含む前記下部基板の全面に形成する平坦層と、
前記平坦層上に前記カラーフィルターアレイに対応するように形成するマイクロレンズと、
を備えることを特徴とする請求項３に記載のＣＭＯＳ素子。
【請求項８】
下部基板上に第１シリコン酸化膜及び第１ポリシリコン膜を順次に形成する段階と、
前記第１ポリシリコン膜に対してイオン注入工程を行い、所定間隔に隔たって形成された複数の下部電気伝導体を形成する段階と、
前記下部電気伝導体にそれぞれコンタクトされ、所定間隔隔たって交互に配置される複数のＮ型半導体及びＰ型半導体を形成する段階と、
前記Ｎ型半導体及びＰ型半導体を電気的に連結するように複数の上部電気伝導体を形成する段階と、
前記上部電気伝導体上に上部基板を形成する段階と、
前記上部基板上に第２ポリシリコンを形成する段階と、
前記第２ポリシリコン内に素子分離膜及びフォトダイオードを形成する段階と、
前記第２ポリシリコン上に絶縁膜側壁を有するゲート電極を形成する段階と、
前記ゲート電極を含むエピ層上に絶縁膜を形成する段階と、
前記絶縁膜上にカラフィルターアレイを形成する段階と、
前記カラーフィルタアレイ上に平坦層を形成する段階と、
前記平坦層上にマイクロレンズを形成する段階と、
を含むことを特徴とするＣＭＯＳ素子の製造方法。
【請求項９】
前記下部基板は、ヒートシンクまたはポリシリコン膜で形成することを特徴とする請求項８に記載のＣＭＯＳ素子の製造方法。
【請求項１０】
前記下部電気伝導体は、Ｎ型半導体またはアルミニウム膜で形成することを特徴とする請求項８に記載のＣＭＯＳ素子の製造方法。
【請求項１１】
前記上部電気伝導体は、Ｐ型半導体またはＮ型半導体で形成することを特徴とする請求項８に記載のＣＭＯＳ素子の製造方法。
【請求項１２】
前記上部基板を形成した後、シリコン・オン・インシュレーター構造のＣＭＯＳ素子からシリコン酸化膜が露出されるようにＣＭＯＳ素子の下部に対して裏面研削を行う段階と、
所定の温度で前記上部基板にＣＭＯＳ素子のシリコン酸化膜を結合する段階と、
を含むことを特徴とする請求項８に記載のＣＭＯＳ素子の製造方法。
【請求項１３】
前記上部基板は、シリコン酸化膜で形成することを特徴とする請求項８に記載のＣＭＯＳ素子の製造方法。
【請求項１４】
前記所定の温度は、３５０〜１３５０℃の温度であることを特徴とする請求項１２に記載のＣＭＯＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ素子及びその製造方法に係り、特に、温度上昇による暗電流を防止できるＣＭＯＳ素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、イメージセンサーとは、光学映像（ｏｐｔｉｃａｌ  ｉｍａｇｅ）を電気信号に変換させる半導体素子で、このうち、電荷結合素子（ＣＣＤ：ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ）は、個々のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）キャパシタが相互に非常に近接した位置に存在するとともに、電荷キャリアがキャパシタに保存され移送される素子であり、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）イメージセンサーは、制御回路（ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）及び信号処理回路（ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｃｉｒｃｕｉｔ）を周辺回路とするＣＭＯＳ技術を用いて画素数分のＭＯＳトランジスタを作り、これを用いて順次に出力（ｏｕｔｐｕｔ）を検出するスイッチング方式を採用する素子である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、イメージセンサーは温度上昇によって暗電流が増加するという問題点があった。
【０００４】
本発明は上記の問題点を解決するためのもので、その目的は、温度上昇による暗電流を防止するＣＭＯＳ素子を提供することにある。
【０００５】
本発明の他の目的は、ＣＭＯＳ素子の温度上昇による暗電流を防止するＣＭＯＳ素子製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明は、下部基板上に形成された冷却素子と、前記冷却素子上に形成されたイメージセンサーとを備えるＣＭＯＳ素子を提供する。
【０００７】
前記下部基板は、ヒートシンクまたはポリシリコン膜で形成することを特徴とする。
【０００８】
前記冷却素子は、下部基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上の第１シリコン絶縁膜内に所定間隔隔てて形成する複数の下部電気伝導体と、前記下部電気伝導体にそれぞれコンタクトされるように前記第１シリコン絶縁膜上の第２シリコン絶縁膜内に所定間隔隔てて交互に形成した複数のＮ型半導体及びＰ型半導体と、前記第２シリコン絶縁膜上の前記Ｎ型半導体及びＰ型半導体を電気的に直列連結されるように形成する複数の上部電気伝導体と、前記上部電気伝導体を含む前記下部基板の全面に形成する上部基板と、を備えることを特徴とする。
【０００９】
前記下部電気伝導体は、Ｎ型半導体またはアルミニウム膜で形成することを特徴とする。
【００１０】
前記上部電気伝導体は、Ｐ型半導体またはＮ型半導体で形成することを特徴とする。
【００１１】
前記上部基板は、シリコン酸化膜で形成することを特徴とする。
【００１２】
前記イメージセンサーは、前記上部基板上のポリシリコン膜内に形成する素子分離膜及びフォトダイオードと、前記ポリシリコン膜上に形成する絶縁膜側壁を有するゲート電極と、前記ゲート電極を含む前記下部基板の全面に形成する第２絶縁膜と、前記フォトダイオードに対応するように前記第２絶縁膜上に形成するカラーフィルタアレイ（ＣＦＡ）と、前記カラーフィルターアレイを含む前記下部基板の全面に形成する平坦層と、前記平坦層上に前記カラーフィルターアレイに対応するように形成するマイクロレンズと、を備えることを特徴とする。
【００１３】
また、上記の目的を達成するために、本発明は、下部基板上に第１シリコン酸化膜及び第１ポリシリコン膜を順次に形成する段階と、前記第１ポリシリコン膜に対してイオン注入工程を行い、所定間隔に隔たって形成された複数の下部電気伝導体を形成する段階と、前記下部電気伝導体にそれぞれコンタクトされ、所定間隔隔たって交互に配置される複数のＮ型半導体及びＰ型半導体を形成する段階と、前記Ｎ型半導体及びＰ型半導体を電気的に連結するように複数の上部電気伝導体を形成する段階と、前記上部電気伝導体上に上部基板を形成する段階と、前記上部基板上に第２ポリシリコンを形成する段階と、前記第２ポリシリコン内に素子分離膜及びフォトダイオードを形成する段階と、前記第２ポリシリコン上に絶縁膜側壁を有するゲート電極を形成する段階と、前記ゲート電極を含むエピ層上に絶縁膜を形成する段階と、前記絶縁膜上にカラフィルターアレイを形成する段階と、前記カラーフィルタアレイ上に平坦層を形成する段階と、前記平坦層上にマイクロレンズを形成する段階とを含むＣＭＯＳ素子の製造方法を提供する。
【００１４】
前記下部基板は、ヒートシンクまたはポリシリコン膜で形成することを特徴とする。
【００１５】
前記下部電気伝導体は、Ｎ型半導体またはアルミニウム膜で形成することを特徴とする。
【００１６】
前記上部電気伝導体は、Ｐ型半導体またはＮ型半導体で形成することを特徴とする。
【００１７】
前記上部基板を形成した後、シリコン・オン・インシュレーター（ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造のＣＭＯＳ素子からシリコン酸化膜が露出されるようにＣＭＯＳ素子の下部に対して裏面研削を行う段階と、所定の温度で前記上部基板にＣＭＯＳ素子のシリコン酸化膜を結合する段階と、を含むことを特徴とする。
【００１８】
前記上部基板は、シリコン酸化膜で形成することを特徴とする。
【００１９】
前記所定の温度は、３５０〜１３５０℃の温度であることを特徴とする。
【発明の効果】
【００２０】
本発明のペルチェＣＭＯＳ素子及びその製造方法によれば、ＣＭＯＳ素子の温度を下げ、暗電流を防止することが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照しつつ、本発明に係るＣＭＯＳ素子及びその製造方法の好適な実施例について詳細に説明する。
【００２２】
図１Ａ乃至図１Ｆは、本発明によるＣＭＯＳ素子の製造方法を示す断面図である。
【００２３】
図１Ａに示すように、下部基板１００上に所定の厚さで第１絶縁膜１０２及び第１ポリシリコン膜を順次に蒸着する。
【００２４】
ここで、下部基板１００は、ヒートシンク（Ｈｅａｔ  Ｓｉｎｋ）またはポリシリコン膜で形成し、第１絶縁膜１０２は、例えば、１０〜３００μｍ厚のシリコン酸化膜（ＳｉＯ２）またはアルミニウム酸化膜（ａｌｕｍｉｎｕｍ  ｏｘｉｄｅ）で形成することかできる。
【００２５】
その後、第１ポリシリコン膜上に第１フォトレジストパターンを形成した後、第１フォトレジストパターンをマスクとしてイオン注入工程を行い、第１ポリシリコン膜に不純物イオンを注入して所定間隔隔たった第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂを形成した後、アッシング及び洗浄工程によって第１フォトレジストパターンを除去する。
【００２６】
ここで、第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂは、アルミニウム膜またはｎ型不純物イオンを注入したＮ型半導体で形成することができる。
【００２７】
ここで、第１ポリシリコン膜には、第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂ間において不純物イオンを注入していない第１領域１０６が備えられる。
【００２８】
図１Ｂに示すように、第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂを備える第１ポリシリコン膜上に、第２ポリシリコン膜を蒸着し、第２ポリシリコン膜上に第２フォトレジストパターンを形成する。
【００２９】
その後、第２フォトレジストパターンをマスクとするイオン注入工程を行い、第２ポリシリコン膜にｎ型不純物イオン及びｐ型不純物イオンを交互に注入し、第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂにそれぞれコンタクトされ、所定間隔隔たって交互に配置されるＮ型半導体１０８ａ，１０８ｃ及びＰ型半導体１０８ｂ，１０８ｄを形成した後、アッシング及び洗浄工程によって第２フォトレジストパターンを除去する。
【００３０】
この時、第２ポリシリコン膜には不純物イオンを注入していない第２領域１１０を備える。
【００３１】
図１Ｃに示すように、第２ポリシリコン膜上に第３フォトレジストパターンを形成し、第３フォトレジストパターンをマスクとするエッチング工程によって第２領域１１０の第２ポリシリコン膜を選択的にエッチングし、トレンチを備える第２ポリシリコン膜パターンを形成した後、アッシング及び洗浄工程によって第３フォトレジストパターンを除去する。
【００３２】
続いて、第２ポリシリコン膜パターン上に第２絶縁膜を蒸着してトレンチを埋め立てた後、Ｎ型半導体１０８ａ，１０８ｃ及びＰ型半導体１０８ｂ，１０８ｄが露出されるように第２絶縁膜に対して平坦化を行い、第２絶縁膜パターン１１２を形成する。
【００３３】
図１Ｄに示すように、第２絶縁膜パターン１１２上に第３ポリシリコン膜を蒸着し、第３ポリシリコン膜上に第４フォトレジストパターンを形成した後、第４フォトレジストパターンをマスクとするイオン注入工程を行い、第３ポリシリコン膜にＮ型半導体１０８ａ，１０８ｃとＰ型半導体１０８ｂ，１０８ｄが直列連結されるように上部電気伝導体１１４を形成する。
【００３４】
その後、第３ポリシリコン膜上に第５フォトレジストパターンを形成し、第５フォトレジストパターンをマスクとするエッチング工程を行い、上部電気伝導体１１４両側の不純物イオンの注入されていない第３ポリシリコン膜を選択的にエッチングした後、アッシング及び洗浄工程によって第５フォトレジストパターンを除去する。
【００３５】
続いて、上部電気伝導体１１４を含む下部基板１００の全面に上部基板１１６を形成することで、ペルチェ素子（Ｐｅｌｔｉｅｒ  Ｅｌｅｍｅｎｔ）を完成する。
【００３６】
ここで、第３電気伝導体１１４は、Ｎ型半導体またはＰ型半導体で形成し、上部基板はシリコン酸化膜で形成することができる。
【００３７】
ペルチェ素子の第１下部電気伝導体１０４ａ及び第２下部電気伝導体１０４ｂに電源を供給すると、第２下部電気伝導体１０４ｂを通してＮ型半導体１０８ｃに電流を印加し、上部電気伝導体１１４及びＰ型半導体素子１０８ｂを通して第１下部電気伝導体１０４ａに電流が流れる。
【００３８】
この時、上部電気伝導体１１４では放熱現象が発生し、下部基板１００で吸熱現象が発生しながら冷却がなされる。
【００３９】
したがって、ペルチェ素子により最終製造されるＣＭＯＳ素子の温度を下げることができる。
【００４０】
図１Ｅに示すように、ペルチェ素子の上部基板１１６上に第４ポリシリコン膜１１８及びエピ層１２０を順次に形成した後、エピ層１２０において素子分離領域に素子分離膜１２２を形成する。
【００４１】
ここで、素子分離膜１２２は、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程またはＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）工程などを用いて形成すれば良い。
【００４２】
その後、エピ層上にゲート絶縁膜１２５及びゲート電極用物質層を蒸着し、フォト及びエッチング工程を用いて物質層及びゲート絶縁膜１２５を選択的にエッチングし、素子分離膜１２２によって定義されたアクティブ領域にゲート電極１２６を形成する。
【００４３】
続いて、ゲート電極１２６を含むエピ層１２０の全面に第３絶縁膜を蒸着し、全面にエッチバック工程を行うことでゲート電極１２６の両側面に絶縁膜側壁１２８を形成した後、エピ層に不純物イオンを注入し、入射する光量による電荷を生成するフォトダイオード（Ｐｈｏｔｏ  Ｄｉｏｄｅ）１２４を形成する。
【００４４】
図１Ｆに示すように、フォトダイオード１２４を含む全面に層間絶縁膜１３０を形成し、層間絶縁膜１３０上に青色、赤色、緑色のレジスト層をそれぞれ塗布した後、露光及び現像工程を行い、それぞれの波長帯別に光をフィルタリングするカラーフィルタアレイ（ＣＦＡ：ｃｏｌｏｒ  ｆｉｌｔｅｒ  ａｒｒａｒｙ）１３２を形成する。
【００４５】
その後、カラーフィルタアレイ１３２上に平坦化層１３４を形成し、平坦化層１３４上にマイクロレンズ形成用物質層を塗布した後、露光及び現像工程によって物質層をパターニングしてマイクロレンズ１３６を形成し、これでペルチェＣＭＯＳ素子を完成する。
【００４６】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｉｏｒ）構造を持つＣＭＯＳ素子において、ＣＭＯＳ素子の下部に対して裏面研削（ｂａｃｋ  ｇｒｉｎｄｉｎｇ）を行ってシリコン酸化膜を露出させた後、上記の図１Ａ乃至図１Ｄ工程で形成されたペルチェ素子のシリコン酸化膜に、所定の温度、例えば、３５０〜１３５０℃の温度でＣＭＯＳ素子のシリコン酸化膜を結合させることでＣＭＯＳ素子を完成する。
【図面の簡単な説明】
【００４７】
【図１Ａ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【図１Ｂ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【図１Ｃ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【図１Ｄ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【図１Ｅ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【図１Ｆ】本発明によるＣＭＯＳ素子製造方法を示す断面図である。
【符号の説明】
【００４８】
１００  下部基板、  １０２  第１絶縁膜、  １０４ａ  第１下部電気伝導体、  １０４ｂ  第２株電気伝導体、  １０６  第１領域、  １０８ａ  Ｎ型半導体、１０８ｂ  Ｐ型半導体、  １０８ｃ  Ｎ型半導体、  １１０  第２領域、１１２  第２絶縁膜パターン、  １１４  上部前記伝導体、  １１６  上部基板、  １１８  第４ポリシリコン膜、  １２０  エピ層、  １２２  素子分離膜、  １２４  フォトダイオード、  １２５  ゲート絶縁膜、  １２６  ゲート電極、  １２８  絶縁膜側壁、  １３０  層間絶縁膜、  １３２  カラーフィルタアレイ、  １３４  平坦化層、  １３６  マイクロレンズ。
【図１Ａ】
2008166725.tif 000003
【図１Ｂ】
2008166725.tif 000004
【図１Ｃ】
2008166725.tif 000005
【図１Ｄ】
2008166725.tif 000006
【図１Ｅ】
2008166725.tif 000007
【図１Ｆ】
2008166725.tif 000008