(57)【要約】【課題】本発明は、トレンチゲート酸化膜（trench gate oxide）の物理的な損傷を防止して素子の絶縁破壊及び漏洩電流の特性を向上させることができるトレンチゲートＭＯＳ素子の製造方法を提供するためのものである。【解決手段】本発明のトレンチゲートＭＯＳ素子の製造方法は、半導体基板にトレンチを形成し、トレンチの内壁にゲート酸化膜を形成し、ゲート酸化膜を含む半導体基板の上に第１絶縁膜を形成し、トレンチにポリシリコンを形成し、第１絶縁膜から第１絶縁膜より低い厚みの第２絶縁膜を形成し、ポリシリコンを含む第２絶縁膜の上に第３絶縁膜を形成し、第３絶縁膜をエッチングしてポリシリコンの側面にスペーサを形成し、第２絶縁膜を除去する。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する段階と、
前記トレンチの内壁にゲート酸化膜を形成する段階と、
前記ゲート酸化膜を含む前記半導体基板の上に第１絶縁膜を形成する段階と、
前記トレンチにポリシリコンを形成する段階と、
前記第１絶縁膜から前記第１絶縁膜より低い厚みの第２絶縁膜を形成する段階と、
前記ポリシリコンを含む前記第２絶縁膜の上に第３絶縁膜を形成する段階と、
前記第３絶縁膜をエッチングして前記ポリシリコンの側面にスペーサを形成する段階と、
前記第２絶縁膜を除去する段階と
を含むことを特徴とするトレンチゲートＭＯＳ素子の製造方法。
【請求項２】
前記ポリシリコンは、前記第１絶縁膜より少なくても低く形成されることを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項３】
前記第２絶縁膜は、前記第１絶縁膜の３０％乃至７０％の範囲の厚みで形成されることを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項４】
前記第２絶縁膜は、前記第１絶縁膜の５０％の厚みで形成されることを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項５】
前記第１絶縁膜は、酸化物質からなることを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項６】
前記第３絶縁膜は、窒化物質からなることを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項７】
前記第２絶縁膜を除去する段階で、前記スペーサの下部には前記第２絶縁膜が除去されないことを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項８】
前記スペーサを除去する段階を更に含むことを特徴とする請求項１記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項９】
前記スペーサは、ウェットエッチングにより除去されることを特徴とする請求項８記載のトレンチゲートＭＯＳ素子の製造方法。
【請求項１０】
前記ウェットエッチングには燐酸が利用されることを特徴とする請求項９記載のトレンチゲートＭＯＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートＭＯＳ素子の製造方法に関するものである。
【背景技術】
【０００２】
一般的に使われる電力用ＭＯＳＦＥＴは、バイポーラジャンクショントランジスタ（ＢＪＴ）に比べて、第１に、高い入力インピーダンスを有するので、ゲート駆動回路が非常に簡単であり、第２に、ユニポーラ（unipolar）素子であるので、素子がターン−オフされる間、少数キャリアによる蓄積または再結合（recombination）により発生する時間遅延がないなどの長所を持っている。したがって、ＭＯＳＦＥＴは、スイッチングモードパワーサプライ（switching mode power supply）、ランプバラスト（lamp ballast）及びモータ駆動回路などに広く適用されている趨勢である。
【０００３】
このような電力用ＭＯＳＦＥＴは、通常、プレーナ拡散（planar diffusion）技術を利用したＤＭＯＳＦＥＴ構造が使われた。
【０００４】
最近、半導体基板を所定の深さエッチングしてトレンチを形成し、その内部をゲート導電層で埋め込むトレンチゲート型ＭＯＳＦＥＴ構造が研究されている。このトレンチゲート型ＭＯＳＦＥＴは、単位面積当りセルの密度を増加させて、素子間の抵抗を減少させることによって、高集積化と共に低いソース−ドレインオン抵抗（Ｒｄｓ（ｏｎ））を具現できる長所がある。
【０００５】
このようなトレンチゲートＭＯＳ素子は、高い駆動電圧と高い電流密度を要求するため、素子の信頼性が何よりも重要な要素である。そこで、素子駆動のために高いバイアス電圧が印加される時、トレンチゲート型ＭＯＳ素子のトレンチゲート酸化膜の絶縁破壊現象と漏洩電流特性は非常に重要である。
【０００６】
図１Ａ乃至図１Ｃは、従来のトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【０００７】
図１Ａに示すように、第１導電型の半導体基板１の内に第２導電型のドーパントを選択的に注入して上記半導体基板の内に所定の深さを有する第２導電型のベース領域（図示せず）を形成する。
【０００８】
次に、上記ベース領域の表面に高濃度の第１導電型のソース領域（図示せず）を形成した後、上記ソース領域とベース領域を貫通してトレンチ（Ｔ）を形成する。
【０００９】
次に、上記トレンチの内壁にトレンチゲート酸化膜２を形成し、半導体基板１の上にハードマスク酸化膜３を形成する。
【００１０】
半導体基板１にポリシリコン４を積層してポリシリコン４を上記トレンチ内に埋め込む。
【００１１】
図１Ｂに示すように、ドライエッチングを利用してゲートに使われるトレンチの以外の領域にあるポリシリコンを全て除去する。ポリシリコン４は、エッチング停止膜として使用するハードマスク酸化膜３の中間高さのトレンチまで詰められるようにエッチングされる。
【００１２】
図１Ｃに示すように、ドライエッチングを利用してハードマスク酸化膜３を除去する。ハードマスク酸化膜３を除去するためのドライエッチング工程において、トレンチゲート酸化膜２がプラズマに露出されて損傷（Ａ）を受けることになる。このようなゲート酸化膜の損傷は、ゲート絶縁破壊及び漏洩電流の問題を引き起こして、素子の信頼性に致命的な損傷を起こすことができる問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、トレンチゲート酸化膜（trench gate oxide）の物理的な損傷を防止して素子の絶縁破壊及び漏洩電流の特性を向上させることができるトレンチゲートＭＯＳ素子の製造方法を提供することをその目的とする。
【課題を解決するための手段】
【００１４】
本発明によれば、トレンチゲートＭＯＳ素子の製造方法は、半導体基板にトレンチを形成し、上記トレンチの内壁にゲート酸化膜を形成し、上記ゲート酸化膜を含む上記半導体基板の上に第１絶縁膜を形成し、上記トレンチにポリシリコンを形成し、上記第１絶縁膜から上記第１絶縁膜より低い厚みの第２絶縁膜を形成し、上記ポリシリコンを含む上記第２絶縁膜の上に第３絶縁膜を形成し、上記第３絶縁膜をエッチングして上記ポリシリコンの側面にスペーサを形成し、上記第２絶縁膜を除去する。
【発明の効果】
【００１５】
本実施形態により製造されたトレンチゲートＭＯＳ素子は、ポリシリコンの側面にスペーサを形成した後、ハードマスク酸化膜を除去することで、ゲート酸化膜の損傷を防止する。
【００１６】
これによって、トレンチゲートＭＯＳ素子の絶縁破壊特性、及び漏洩電流特性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面に基づき、本発明の好適な実施形態について詳細に説明する。図中、同じ構成要素に対しては、できる限り同じ参照符号を付している。なお、本発明を説明するに当たり、本発明の要旨のみを明瞭にするため、関連のある公知の機能や構成についての具体的な説明は、適宜省略する。
【００１８】
また、本発明による実施形態の説明において、各層（膜）、領域、パッド、パターン、または構造物が、基板、各層（膜）、領域、パッド、またはパターンの“上（on/above/over/upper）”に、または、“下（down/below/under/lower）”に形成されることと記載される場合において、その意味は、各層（膜）、領域、パッド、パターン、または構造物が直接、基板、各層（膜）、領域、パッド、またはパターンに接触して形成される場合と解釈されることができ、他の層（膜）、他の領域、他のパッド、他のパターン、または他の構造物がその間に追加的に形成される場合と解釈されることもできる。したがって、その意味は発明の技術的思想により判断されるべきである。
【００１９】
図２Ａ乃至図２Ｇは、本発明によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【００２０】
図２Ａに示すように、第１導電型の半導体基板１０内に第２導電型の不純物を選択的に注入し、半導体基板１０内に所定の深さを有する第２導電型のベース領域（図示せず）を形成する。
【００２１】
上記ベース領域の表面に高濃度の第１導電型のソース領域（図示せず）を形成する。
【００２２】
以後、上記ソース領域とベース領域を貫通してトレンチ（Ｔ）を形成した後、トレンチ（Ｔ）の内壁にはゲート酸化膜１１を形成する。
【００２３】
次に、半導体基板１０の上にハードマスク酸化膜２０を形成する。ハードマスク酸化膜２０は、トレンチ（Ｔ）の以外の半導体基板１０及びゲート酸化膜１１の上に形成される。ハードマスク酸化膜２０は、後工程でエッチング停止膜として使われることができる。
【００２４】
上記ハードマスク酸化膜と上記ゲート酸化膜は、同一種類の物質からなることができる。
半導体基板１０の全面にポリシリコン３０を積層してポリシリコン３０をトレンチ（Ｔ）内に埋め込む。
【００２５】
図２Ｂに示すように、プラズマを利用したドライエッチングを遂行して、ゲートに使われるトレンチ（Ｔ）の以外の領域にあるポリシリコン３０を全て除去する。
【００２６】
ポリシリコン４は、エッチング停止膜として使用するハードマスク酸化膜３の中間高さのトレンチまで詰められるようにエッチングされる。
【００２７】
これは、ポリシリコンのドライエッチング時に発生する過度なポリリセス（poly  recess）を防止するためである。
【００２８】
図２Ｃに示すように、ドライエッチングを利用してハードマスク酸化膜２０の上部の一部の厚みを除去してパーシャル（partial）酸化膜２１を形成する。
【００２９】
パーシャル酸化膜２１は、上記トレンチ（Ｔ）内に形成されたポリシリコン３０より少なくても低く形成されることができる。
【００３０】
例えば、パーシャル酸化膜２１は、上記ハードマスク酸化膜２０の３０％乃至７０％の範囲の厚みで形成されることができる。より具体的には、パーシャル酸化膜２１はハードマスク酸化膜２０の５０％の厚みで形成することができる。
【００３１】
図２Ｄに示すように、ポリシリコン３０を含むパーシャル酸化膜２１の上にハードマスク酸化膜２０と相異する物質からなる絶縁膜４０を蒸着する。例えば、絶縁膜４０は、窒化物質からなることができる。酸化膜よりは窒化膜が構造的に緻密であるので、窒化膜が望ましい。
【００３２】
図２Ｅに示すように、絶縁膜４０の全面に対してエッチング工程を遂行し、上記露出されたポリシリコン３０の側面にスペーサ４１を形成する。
【００３３】
図２Ｆに示すように、ドライエッチングを遂行し、パーシャル酸化膜２１を除去する。この際、スペーサ４１の下部に位置したパーシャル酸化膜の一部領域２１ａは除去できない。
【００３４】
図２Ｇに示すように、燐酸などを利用したウェットエッチングを遂行し、スペーサ４１を除去する。
【図面の簡単な説明】
【００３５】
【図１Ａ】従来のトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図１Ｂ】従来のトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図１Ｃ】従来のトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ａ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｂ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｃ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｄ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｅ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｆ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【図２Ｇ】本発明の実施形態によるトレンチゲートＭＯＳ素子の製造方法を示す工程図である。
【符号の説明】
【００３６】
１，１０・・半導体基板、２・・ゲート酸化膜、３，２０・・ハードマスク酸化膜、４，３０・・ポリシリコン、２１・・パーシャル酸化膜、４０・・絶縁膜、４１・・スペーサ。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
2008166707.tif 000009
【図２Ｅ】
2008166707.tif 000010
【図２Ｆ】
2008166707.tif 000011
【図２Ｇ】
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