(57)【要約】【課題】消費電力を低減し、かつ生成する遅延時間の誤差を縮小し得る遅延回路を提供する。【解決手段】単位遅延時間のほぼ２倍の遅延時間を生成する複数の第一の遅延ユニットＹ１〜Ｙ１６と、単位遅延時間を生成する第二の遅延ユニットＸ１と、第一の遅延ユニットを直列に接続し、終段の第一の遅延ユニットＹ１６に第二の遅延ユニットＸ１を接続することと、初段の第一の遅延ユニットＹ１に外部入力信号Ｄinを入力するとともに、各第一の遅延ユニットと第二の遅延ユニットには外部入力信号Ｄinを入力することと、第一の遅延ユニット及び第二の遅延ユニットは、前段の遅延ユニットの出力信号と外部入力信号のいずれかを遅延させて出力するスイッチ回路を備えることと、終段の第一の遅延ユニットＹ１６の出力信号と第二の遅延ユニットＸ１の出力信号のいずれかを選択するセレクタ２とを備えた。【選択図】図１
2008228066.tif 000002
【特許請求の範囲】
【請求項１】
単位遅延時間のほぼ２倍の遅延時間を生成する複数の第一の遅延ユニットと、
前記単位遅延時間を生成する第二の遅延ユニットと、
前記第一の遅延ユニットを直列に接続し、終段の第一の遅延ユニットに第二の遅延ユニットを接続することと、
前記各第一の遅延ユニットと第二の遅延ユニットには外部入力信号を入力することと、
前記第一の遅延ユニット及び第二の遅延ユニットは、前段の遅延ユニットの出力信号と前記外部入力信号のいずれかを遅延させて出力するスイッチ回路を備えることと、
前記終段の第一の遅延ユニットの出力信号と前記第二の遅延ユニットの出力信号のいずれかを選択するセレクタと
を備えたことを特徴とする遅延回路。
【請求項２】
前記第一及び第二の遅延ユニットには、
前記前段の遅延ユニットの出力信号を遅延させて出力する第一の遅延時間生成部と、
前記外部入力信号を遅延させて出力する第二の遅延時間生成部と
を備え、
前記スイッチ回路は、選択信号に基づいて前記第一及び第二の遅延時間生成部のいずれかに制御信号を供給して活性化することを特徴とする請求項１記載の遅延回路。
【請求項３】
前記第一の遅延時間生成部と、第二の遅延時間生成部とを同一遅延時間を生成する同一回路で構成したことを特徴とする請求項２記載の遅延回路。
【請求項４】
前記第一及び第二の遅延時間生成部には、前記制御信号の入力に基づいて遅延時間を調整する遅延時間調整部を備えて、前記第一の遅延ユニットと第二の遅延ユニットとを同一回路で構成したことを特徴とする請求項３記載の遅延回路。
【請求項５】
前記第一及び第二の遅延時間生成部には、前記制御信号の入力に基づいて該第一及び第二の遅延時間生成部を活性化する活性化回路を備えたことを特徴とする請求項４記載の遅延回路。
【請求項６】
前記第一及び第二の遅延時間生成部は、２段のＣＭＯＳインバータ回路に前記活性化回路としてそれぞれＮＭＯＳトランジスタを介在させ、該ＮＭＯＳトランジスタのゲートに容量を接続したことを特徴とする請求項５記載の遅延回路。
【請求項７】
前記第一及び第二の遅延時間生成部には、前記スイッチ回路が不導通となるとき、前記容量を放電させる放電回路を備えたことを特徴とする請求項６記載の遅延回路。
【請求項８】
前記制御信号は、制御電流を電流電圧変換回路で電圧信号に変換して生成したことを特徴とする請求項４乃至７のいずれか１項に記載の遅延回路。
【請求項９】
前記電流電圧変換回路は、ダイオード接続したＭＯＳトランジスタで構成したことを特徴とする請求項８記載の遅延回路。
【請求項１０】
前記スイッチ回路は、転送ゲートで構成したことを特徴とする請求項１乃至９のいずれか１項に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、微細な遅延時間を生成する遅延回路に関するものである。
近年、半導体集積回路装置に搭載される遅延回路では、微細な遅延時間を生成し、かつその遅延時間を可変とするものが提案されている。そして、必要とする遅延時間に対し誤差の少ない遅延時間を生成することが必要となっている。
【背景技術】
【０００２】
微細な遅延時間を生成する遅延回路では、最小単位の遅延時間を生成する単位遅延素子を直列に複数段接続した回路を構成し、その単位遅延素子を接続する段数を調整することにより、生成される遅延時間を変更可能としたものが提案されている。
【０００３】
このような遅延回路では、生成しようとする遅延時間と、実際に生成される遅延時間との誤差を縮小するためには、単位遅延素子の遅延時間を短くすることが有効である。しかし、単位遅延素子の遅延時間を短くしようとすると、各単位遅延素子の消費電力を増大させる必要がある。従って、このような遅延回路を搭載した半導体集積回路装置の消費電力を増大させてしまう。
【０００４】
そこで、特許文献１には消費電力の増大を抑制しながら、生成される遅延時間の誤差を縮小するようにした遅延回路が開示されている。この遅延回路は、単位遅延時間Ｔを生成する１つの遅延回路と２倍の単位遅延時間２Ｔを生成する複数の遅延回路とを直列に接続した回路と、単位遅延時間２Ｔを生成する複数の遅延回路を直列に接続した回路とを備え、これらを並列に動作させることにより、遅延時間２Ｔ，３Ｔ，４Ｔ，５Ｔ・・・を生成可能としている。
【０００５】
このような構成により、単位遅延時間Ｔを生成する遅延回路を１つだけ使用して、遅延時間２Ｔ，３Ｔ，４Ｔ，５Ｔ・・・を生成することができるため、消費電力の低減が図られる。
【特許文献１】特開平６−２１７６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された遅延回路では、単位遅延時間Ｔを生成する１つの遅延回路と２倍の単位遅延時間２Ｔを生成する複数の遅延回路とを直列に接続した回路と、単位遅延時間２Ｔを生成する複数の遅延回路を直列に接続した回路とを常時動作させる必要があるため、依然として消費電力が大きいという問題点がある。
【０００７】
また、遅延時間２Ｔ，３Ｔ，４Ｔ，５Ｔ・・・のいずれかを多入力のマルチプレクサで選択して出力する構成であるため、微細な遅延時間を生成する場合には、マルチプレクサの動作時間が遅延時間に誤差を発生させる要因となる。さらに、多入力のマルチプレクサを搭載するために、回路面積が増大するという問題点がある。
【０００８】
この発明の目的は、消費電力を低減し、かつ生成する遅延時間の誤差を縮小し得る遅延回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的は、単位遅延時間のほぼ２倍の遅延時間を生成する複数の第一の遅延ユニットと、前記単位遅延時間を生成する第二の遅延ユニットと、前記第一の遅延ユニットを直列に接続し、終段の第一の遅延ユニットに第二の遅延ユニットを接続することと、初段の第一の遅延ユニットに外部入力信号を入力するとともに、前記各第一の遅延ユニットと第二の遅延ユニットには前記外部入力信号を入力することと、前記第一の遅延ユニット及び第二の遅延ユニットは、前段の遅延ユニットの出力信号と前記外部入力信号のいずれかを遅延させて出力するスイッチ回路を備えることと、前記終段の第一の遅延ユニットの出力信号と前記第二の遅延ユニットの出力信号のいずれかを選択するセレクタとを備えた遅延回路により達成される。
【発明の効果】
【００１０】
本発明によれば、消費電力を低減し、かつ生成する遅延時間の誤差を縮小し得る遅延回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明を具体化した一実施の形態を図面に従って説明する。図１に示す遅延回路は、単位遅延時間Ｔを生成する１つの遅延ユニットＸ１と、単位遅延時間Ｔの２倍の遅延時間２Ｔを生成する１６段の遅延ユニットＹ１〜Ｙ１６を接続して構成される。遅延ユニットＸ１で生成する単位遅延時間Ｔの最小値は５０ｐｓが望ましいが、現状では６０ｐｓ以下の遅延時間を生成できないので、この実施の形態では６０ｐｓであり、遅延ユニットＹ１〜Ｙ１６で生成される単位遅延時間２Ｔは１００ｐｓである。
【００１２】
各遅延ユニットＸ１，Ｙ１〜Ｙ１６にはそれぞれ２つの入力信号Ａ，Ｂが入力され、遅延ユニットＹ１〜Ｙ１６はその出力信号が次段の遅延ユニットに入力信号Ａとして入力されて直列に接続される。そして、終段の遅延ユニットＹ１６の出力信号が遅延ユニットＸ１に入力信号Ａとして入力される。
【００１３】
初段の遅延ユニットＹ１には、入力信号Ｄinがバッファ回路として動作するインバータ回路１ａ，１ｂを介して入力信号Ａとして入力され、初段の遅延ユニットＹ１には、入力信号Ｄinがインバータ回路１ａ，１ｃを介して入力信号Ｂとして入力される。
【００１４】
次段の遅延ユニットＹ２には、入力信号Ｄinがインバータ回路１ａ，１ｄを介して入力信号Ｂとして入力され、遅延ユニットＹ１５には、入力信号Ｄinがインバータ回路１ａ，１ｅを介して入力信号Ｂとして入力され、遅延ユニットＹ１６には、入力信号Ｄinがインバータ回路１ａ，１ｆを介して入力信号Ｂとして入力される。このようにして各遅延ユニットＹ１〜Ｙ１６には入力信号Ｄinが２段のインバータ回路を介して入力信号Ｂとして入力される。従って、各遅延ユニットＹ１〜Ｙ１６には入力信号Ｄinがバッファ回路として動作する２段のインバータ回路を介して入力信号Ｂとして入力される。
【００１５】
前記遅延ユニットＹ１６の出力信号はセレクタ２に入力信号Ａとして入力され、前記遅延ユニットＸ１の出力信号はセレクタ２に入力信号Ｂとして入力される。セレクタ２には選択信号Ｓｅが入力され、その選択信号ＳｅがＨレベルとなると、セレクタ２は遅延ユニットＹ１６の出力信号を選択して出力信号ＯＵＴとして出力し、選択信号ＳｅがＬレベルとなると遅延ユニットＸ１の出力信号を出力信号ＯＵＴとして出力する。そして、セレクタ２の出力信号はインバータ回路１ｇを介して出力信号Ｄoutとして出力される。
【００１６】
前記遅延ユニットＸ１，Ｙ１〜Ｙ１６には、選択信号Ｓｘ１，Ｓｙ１〜Ｓｙ１６が入力される。各遅延ユニットＸ１，Ｙ１〜Ｙ１６は、各選択信号Ｓｘ１，Ｓｙ１〜Ｓｙ１６により入力端子Ａ，Ｂに入力される信号のいずれかを選択して出力する。
【００１７】
また、前記遅延ユニットＸ１，Ｙ１〜Ｙ１６には制御電流Ｉcontが入力される。各遅延ユニットＸ１，Ｙ１〜Ｙ１６は制御電流Ｉcontにより遅延時間を調整可能となっている。
前記遅延ユニットＸ１，Ｙ１〜Ｙ１６の回路構成は同一であるので、遅延ユニットＸ１について図２に従って説明する。
【００１８】
前記選択信号Ｓｘ１は、第一の遅延時間生成部３ａ及び第一のスイッチ回路４ａに供給される。また、前記選択信号Ｓｘ１は、インバータ回路５を介して第二の遅延時間生成部３ｂ及び第二のスイッチ回路４ｂに供給される。そして、選択信号Ｓｘ１がＨレベルとなると、第一の遅延時間生成部３ａが活性化され、第一のスイッチ回路４ａが導通する。また、選択信号Ｓｘ１がＬレベルとなってインバータ回路５の出力信号がＨレベルとなると、第二の遅延時間生成部３ｂが活性化され、第二のスイッチ回路４ｂが導通する。
【００１９】
第一の遅延時間生成部３ａは、その活性時に入力信号Ａを遅延させて出力する。また、第二の遅延時間生成部３ｂは、その活性時に入力信号Ｂを遅延させて出力する。
前記制御電流Ｉcontは、電流電圧変換回路６で電圧に変換され、前記第一及び第二のスイッチ回路４ａ，４ｂを介して第一及び第二の遅延時間生成部３ａ，３ｂに供給される。そして、第一及び第二の遅延時間生成部３ａ，３ｂは電流電圧変換回路６の出力電圧により生成する遅延時間を調整可能となっている。
【００２０】
また、第一及び第二の遅延時間生成部３ａ，３ｂの回路構成は同一であり、電流電圧変換回路６の同一の出力電圧が供給されて、同一の遅延時間を生成する。そして、選択信号Ｓｘ１により第一及び第二の遅延時間生成部３ａ，３ｂのいずれかが活性化され、活性化された遅延時間生成部から出力信号ＯＵＴが出力される。
【００２１】
図３は、図２に示す遅延ユニットＸ１の具体的構成を示す。前記電流電圧変換回路６は、ダイオード接続されたＮチャネルＭＯＳトランジスタＴ１で構成され、そのドレインに前記制御電流Ｉcontが供給され、ゲートから第一及び第二のスイッチ回路４ａ，４ｂに出力電圧が供給される。
【００２２】
第一及び第二のスイッチ回路４ａ，４ｂは、転送ゲートで構成される。選択信号Ｓｘ１は、第一のスイッチ回路４ａのＮチャネル側ゲートと、第二のスイッチ回路４ｂのＰチャネル側ゲートに入力され、インバータ回路５の出力信号は、第一のスイッチ回路４ａのＰチャネル側ゲートと、第二のスイッチ回路４ｂのＮチャネル側ゲートに入力される。従って、選択信号Ｓｘ１がＨレベルとなると、第一のスイッチ回路４ａが導通し、選択信号Ｓｘ１がＬレベルとなると、第二のスイッチ回路４ｂが導通する。
【００２３】
第一の遅延時間生成部３ａでは、入力信号ＡがＰチャネルＭＯＳトランジスタＴ２とＮチャネルＭＯＳトランジスタＴ３のゲートに入力され、前記トランジスタＴ２のソースは高電位側電源である電源ＶDDに接続され、前記トランジスタＴ３のソースは低電位側電源である電源Ｖssに接続される。
【００２４】
前記トランジスタＴ２，Ｔ３間にはＮチャネルＭＯＳトランジスタ（活性化回路）Ｔ４が介在され、そのトランジスタＴ４のゲートには前記第一のスイッチ回路４ａの出力信号が入力される。また、前記トランジスタＴ４のゲートと電源Ｖssとの間にはＮチャネルＭＯＳトランジスタ（放電回路）Ｔ５が介在され、そのトランジスタＴ５のゲートには前記インバータ回路５の出力信号が入力される。
【００２５】
従って、第一のスイッチ回路４ａが導通するとき、トランジスタＴ５はオフされ、第一のスイッチ回路４ａが不導通となるとき、トランジスタＴ５はオンされて、トランジスタＴ４のゲート電位が電源Ｖssレベルとなり、同トランジスタＴ４がオフされる。
【００２６】
また、第一のスイッチ回路４ａが導通すると、トランジスタＴ４がバイアスされて、トランジスタＴ２，Ｔ３が制御電流Ｉcontの電流量に基づいて遅延値が変化するインバータ回路として動作し、その出力信号がＰチャネルＭＯＳトランジスタＴ６とＮチャネルＭＯＳトランジスタＴ７のゲートに入力される。
【００２７】
前記トランジスタＴ６のソースは電源ＶDDに接続され、前記トランジスタＴ７のソースは電源Ｖssに接続される。前記トランジスタＴ６，Ｔ７間にはＮチャネルＭＯＳトランジスタＴ８が介在され、そのトランジスタＴ８のゲートには前記第一のスイッチ回路４ａの出力信号が入力される。
【００２８】
従って、第一のスイッチ回路４ａが導通すると、トランジスタＴ８がバイアスされて、トランジスタＴ６，Ｔ７が制御電流Ｉcontの電流量に基づいて遅延値が変化するインバータ回路として動作し、その出力信号が前記出力信号ＯＵＴとして出力される。また、第一のスイッチ回路４ａが不導通となると、トランジスタＴ５がオンされて、トランジスタＴ４とともにトランジスタＴ８がオフされ、第一の遅延時間生成部３ａが不活性化される。
【００２９】
前記トランジスタＴ６，Ｔ７のゲートと電源ＶDDとの間には、ＰチャネルＭＯＳトランジスタＴ９が介在され、そのトランジスタＴ９のゲートには前記選択信号Ｓｘ１が入力される。従って、第一のスイッチ回路４ａが導通するとき、トランジスタＴ９はオフされ、第一のスイッチ回路４ａが不導通となるとき、トランジスタＴ９がオンされて、トランジスタＴ６，Ｔ７のゲート電位が電源ＶDDレベルに設定される。
【００３０】
また、トランジスタＴ８のゲートと電源Ｖssとの間には容量Ｃ１が接続され、トランジスタＴ４，Ｔ８のゲート電圧のノイズを抑制するようになっている。
このように構成された第一の遅延時間生成部３ａでは、第一のスイッチ回路４ａが導通すると、トランジスタＴ２，Ｔ３とトランジスタＴ６，Ｔ７が制御電流（遅延時間調整部）Ｉcontの電流量に基づいて遅延値が変化するインバータ回路として動作する。そして、入力信号Ａと同相の信号が制御電流Ｉcontで設定される遅延時間を経て出力信号ＯＵＴとして出力される。
【００３１】
第二の遅延時間生成部３ｂは、第一の遅延時間生成部３ａと同様な構成であり、選択信号Ｓｘ１により第一の遅延時間生成部３ａが不活性化されるときに活性化される点を除いて、第一の遅延時間生成部３ａと同様に動作する。
【００３２】
このように構成された遅延ユニットＸ１では、選択信号Ｓｘ１がＨレベルとなると、第一のスイッチ回路４ａが導通するとともに、第一の遅延時間生成部３ａが活性化されて、入力信号Ａが制御電流Ｉcontで設定される遅延時間を経て出力信号ＯＵＴとして出力される。
【００３３】
また、選択信号Ｓｘ１がＬレベルとなると、第二のスイッチ回路４ｂが導通するとともに、第二の遅延時間生成部３ｂが活性化されて、入力信号Ｂが制御電流Ｉcontと容量Ｃ１で設定される遅延時間を経て出力信号ＯＵＴとして出力される。そして、遅延ユニットＸ１では、制御電流Ｉcontを最大とすることにより、第一及び第二の遅延時間生成部３ａ，３ｂで６０ｐｓの遅延時間が生成される。
【００３４】
また、遅延ユニットＹ１〜Ｙ１６は遅延ユニットＸ１と同一の回路構成であり、第一及び第二の遅延時間生成部３ａ，３ｂを構成するトランジスタのゲート幅及びゲート長を調整することにより、生成する遅延時間を１００ｐｓに調整している。
【００３５】
次に、上記のように構成された遅延回路の動作を説明する。上記のような遅延回路で図４に示すように理想値として５０ｐｓ刻みの理想遅延時間Ｔｉｄを生成しようとする場合の動作を説明する。
【００３６】
最小の遅延時間を設定する場合には、選択信号Ｓｅ，Ｓｘ１をＬレベルとし、選択信号Ｓｙ１〜Ｓｙ１６をＨレベルとする。すると、入力信号Ｄinはインバータ回路１ａ，１ｆ、遅延ユニットＸ１、セレクタ２及びインバータ回路１ｇを経て出力信号Ｄoutとして出力される。この場合の遅延時間は６０ｐｓ±ｅ１となる。ｅ１は遅延ユニットＸ１及び入力信号Ｄinが通過する経路で発生する誤差である。
【００３７】
また、選択信号Ｓｙ１６をＬレベルとし、その他の選択信号Ｓｅ，Ｓｘ１，Ｓｙ１〜Ｓｙ１５をＨレベルとすると、入力信号Ｄinが通過する遅延ユニットは遅延ユニットＹ１６のみとなり、この場合の遅延時間は１００ｐｓ±ｅ２となる。ｅ２は遅延ユニットＹ１６及び入力信号Ｄinが通過する経路で発生する誤差である。
【００３８】
また、選択信号Ｓｅ，Ｓｙ１６をＬレベルとし、その他の選択信号Ｓｘ１，Ｓｙ１〜Ｓｙ１５をＨレベルとすると、入力信号Ｄinが通過する遅延ユニットは遅延ユニットＹ１６，Ｘ１のみとなり、この場合の遅延時間は（１００ｐｓ±ｅ２）＋（６０ｐｓ±ｅ１）となる。
【００３９】
また、選択信号Ｓｙ１５をＬレベルとし、その他の選択信号Ｓｅ，Ｓｘ１，Ｓｙ１〜Ｓｙ１４，Ｓｙ１６をＨレベルとすると、入力信号Ｄinが通過する遅延ユニットは遅延ユニットＹ１５，Ｙ１６のみとなり、この場合の遅延時間は２×（１００ｐｓ±ｅ２）となる。
【００４０】
このようにして、遅延ユニットの接続段数を順次増加させた場合の遅延時間を下表に示す。
【００４１】
【表１】
2008228066.tif 000003
表１において、遅延段数は、６０ｐｓの遅延時間を生成する遅延ユニットＸ１を１段とし、遅延ユニットＹ１〜Ｙ１６はそれぞれ２段として換算したものである。
【００４２】
このような動作により、図４に示すように、遅延段数を調整することにより得られる遅延時間Ｔｒｅは、理想とする５０ｐｓ刻みの理想遅延時間Ｔｉｄに対し、遅延段数を奇数段とした場合に、ほぼ１０ｐｓの誤差が生じることになる。
【００４３】
従って、遅延時間Ｔｒｅは、６０ｐｓの遅延ユニットを直列に接続する段数を調整することにより得られる遅延時間Ｔｐに対し、理想遅延時間Ｔｉｄに対する誤差を縮小することが可能となる。
【００４４】
上記のように構成された遅延回路では、次に示す作用効果を得ることができる。
（１）理想の単位遅延時間５０ｐｓに対し、６０ｐｓの遅延時間を生成する１つの遅延ユニットＸ１と、理想の単位遅延時間５０ｐｓの２倍の１００ｐｓの遅延時間を生成する複数段の遅延ユニットＹ１〜Ｙ１６の接続段数を選択することにより、理想遅延時間Ｔｉｄに対して誤差の少ない遅延時間Ｔｒｅを生成することができる。
（２）遅延ユニットＹ１〜Ｙ１６の接続段数を増加させても、理想遅延時間Ｔｉｄに対する誤差の最大値を、遅延ユニットＸ１で生成する遅延時間６０ｐｓと理想の単位遅延時間５０ｐｓとの誤差の１０ｐｓ程度とすることができる。従って、接続段数の増加に関わらず、理想遅延時間Ｔｉｄに対して誤差の少ない遅延時間Ｔｒｅを生成することができる。
（３）６０ｐｓの最小遅延時間を生成するために大きな制御電流Ｉcontを必要とする遅延ユニットＸ１を１つだけ使用し、その他は制御電流Ｉcontの小さい遅延ユニットＹ１〜Ｙ１６を使用するので、消費電力を低減することができる。
（４）各遅延ユニットＹ１〜Ｙ１６，Ｘ１で入力信号Ａ，Ｂのいずれかを選択して遅延回路の接続段数を選択するので、前記従来例とは異なり、単位遅延時間に対し奇数倍の遅延時間を生成する回路と、偶数倍の遅延時間を生成する回路を並列に動作させる必要はない。従って、消費電力を低減することができる。
（５）各遅延ユニットＹ１〜Ｙ１６，Ｘ１では、入力信号Ａ，Ｂを選択して出力するために、同一の遅延時間を生成する第一及び第二の遅延時間生成部３ａ，３ｂを備えたが、選択信号Ｓｙ１〜Ｓｙ１６，Ｓｘ１により、第一及び第二の遅延時間生成部３ａ，３ｂのいずれかだけが活性化されるので、消費電力を低減することができる。
（６）遅延時間を選択するために、多入力のマルチプレクサを必要としない。従って、消費電力を低減することができるとともに、回路面積を縮小することができる。また、マルチプレクサの動作に起因する遅延時間の誤差の発生を防止することができる。
（７）各遅延ユニットＹ１〜Ｙ１６，Ｘ１の第一及び第二の遅延時間生成部３ａ，３ｂを基板上で近接してレイアウトすることにより、プロセスによる第一及び第二の遅延時間生成部３ａ，３ｂ間での遅延時間の誤差を縮小することができる。
（８）例えば０．１８μｍプロセスでは、理想の単位遅延時間５０ｐｓが実現できない場合、単位遅延時間の最小値が６０ｐｓであっても、理想の単位遅延時間５０ｐｓの２倍の遅延時間を生成する遅延ユニットＹ１〜Ｙ１６を設けることで、誤差の少ない遅延時間Ｔｒｅを生成することができる。
（９）第一及び第二のスイッチ回路４ａ，４ｂが不導通となるとき、トランジスタＴ５のオン動作によりトランジスタＴ４，Ｔ８のゲート電圧をほぼ電源Ｖssレベルまで確実に低下させることができる。従って、トランジスタＴ４，Ｔ８をバイアス状態から不導通状態に確実に移行させることができるとともに、バイアス状態から不導通状態への切り替え時間を短縮することができる。
（１０）１つのトランジスタＴ１で制御電流Ｉcontを電圧値に変換することができるので、回路面積の増大を防止することができる。
【００４５】
上記実施の形態は、以下の態様で実施してもよい。
・各遅延ユニットＹ１〜Ｙ１６，Ｘ１で生成する遅延時間は、１００ｐｓと６０ｐｓ以外の値でもよい。
【図面の簡単な説明】
【００４６】
【図１】一実施の形態の遅延回路を示すブロック図である。
【図２】遅延ユニットを示すブロック図である。
【図３】遅延ユニットを示す回路図である。
【図４】遅延段数と遅延時間との関係を示す説明図である。
【符号の説明】
【００４７】
２        セレクタ
４ａ，４ｂ        スイッチ回路
Ｙ１〜Ｙ１６        第一の遅延ユニット
Ｘ１        第二の遅延ユニット
Ｄin      外部入力信号
【図１】
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【図２】
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【図３】
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【図４】
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