(57)【要約】【課題】ビットライン間隔を縮小し、高記憶容量密度化の容易な半導体装置およびその製造方法を提供する。【解決手段】本発明は、基板１０上に設けられた第１ビットライン１４と、基板１０上で第１ビットライン１４間に設けられ、第１ビットライン１４より上面の高さが高い絶縁層１２と、絶縁層１２の両側面に設けられ、第１ビットライン１４とそれぞれ接続するチャネル層１６と、チャネル層１６の絶縁層１２が設けられた側面に対向する側面に設けられた電荷蓄積層２２と、を有する半導体装置およびその製造方法である。【選択図】図１
2008166442.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた第１ビットラインと、
前記基板上で前記第１ビットライン間に設けられ、前記第１ビットラインより上面の高さが高い絶縁層と、
前記絶縁層の両側面に設けられ、前記第１ビットラインとそれぞれ接続するチャネル層と、
前記チャネル層の前記絶縁層が設けられた側面に対向する側面に設けられた電荷蓄積層と、を具備する半導体装置。
【請求項２】
前記チャネル層は前記絶縁層の上で接続し１つのチャネル層を形成している請求項１記載の半導体装置。
【請求項３】
前記絶縁層上に設けられ、前記チャネル層と接続する第２ビットラインを具備する請求項１記載の半導体装置。
【請求項４】
前記基板は前記ビットライン間に溝を有し、前記絶縁層は前記溝に形成された請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記絶縁層の側面は前記基板の表面に対し斜めに設けられた請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記チャネル層と前記電荷蓄積層との間にトンネル酸化膜を具備する請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記チャネル層はポリシリコン層を含む請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記電荷蓄積層は窒化シリコン膜およびフローティングゲートのいずれかを含む請求項１から７のいずれか一項記載の半導体装置。
【請求項９】
前記基板は絶縁基板である請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記電荷蓄積層に絶縁膜を挟み設けられ、前記第１ビットラインと交差するワードラインを具備する請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
基板上に第１ビットラインを形成する工程と、
前記第１ビットライン間に前記ビットラインの上面より高い上面を有する絶縁層を形成する工程と、
前記絶縁層の両側面にチャネル層を形成する工程と、
前記チャネル層の前記絶縁膜が設けられた側面に対向する側面に電荷蓄積層を形成する工程と、を有する半導体装置の製造方法。
【請求項１２】
前記基板の前記第１ビットラインの間に溝を形成する工程を有し、
前記絶縁層を形成する工程は、前記溝に絶縁膜を形成する工程を含む請求項１１記載の半導体装置の製造方法。
【請求項１３】
基板の所定領域をエッチングし、絶縁層を形成する工程と、
絶縁層を覆うように基板上にチャネル層となるべき層を形成する工程と、
前記絶縁層の間および上の前記チャネル層となるべき層にイオン注入し、前記チャネル層となるべき層より第１ビットラインおよびチャネル層を形成する工程と、
前記チャネル層の前記絶縁膜が設けられた側面に対向する側面に電荷蓄積層を形成する工程と、を有する半導体装置の製造方法。
【請求項１４】
前記電荷蓄積層を形成する工程は、サイドウォール法を用い電荷蓄積層を形成する工程である請求項１１から１３のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ビットライン間に絶縁層を有し絶縁層の両側面にチャネル層を設けた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。フラッシュメモリは電荷蓄積層に電荷を蓄積させることにより、データを記憶する。そして、不揮発性メモリの記憶容量密度を高くするための開発が進められている。
【０００３】
特許文献１にはＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型フラッシュメモリのひとつとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。このフラッシュメモリは、ソースとドレインを兼ねるビットラインが半導体基板内に形成されており、半導体基板上に形成されたＯＮＯ（Oxide Nitride Oxide）膜中のトラップ層に電荷を蓄積することができる。ソースとドレインを入れ替えることにより、１つのメモリセルに２つの電荷蓄積領域を形成することができる。これにより、高記憶容量密度化を図っている。
【０００４】
【特許文献１】米国特許６０１１７２５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に係る従来例においては、メモリセルの微細化のためビットライン間隔を例えば１００ｎｍ以下のように短くすると、２つの電荷蓄積領域が重なってしまう。また、ビットライン間で基板側を基板電流が流れるパンチスルー現象が生じてしまう。このように、ビットライン間隔を短くすることが難しく、メモリセルの高記憶容量密度化には限界がある。
【０００６】
本発明は、ビットライン間隔を縮小し、高記憶容量密度化の容易な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基板上に設けられた第１ビットラインと、前記基板上で前記第１ビットライン間に設けられ、前記第１ビットラインより上面の高さが高い絶縁層と、前記絶縁層の両側面に設けられ、前記第１ビットラインとそれぞれ接続するチャネル層と、前記チャネル層の前記絶縁層が設けられた側面に対向する側面に設けられた電荷蓄積層と、を具備する半導体装置である。本発明によれば、チャネル層の少なくとも一部は基板の表面とは異なる方向に形成されるため、チャネル長を長くすることができる。よって、ビットラインの間隔を縮小でき、高記憶容量密度化の容易な半導体装置を提供することができる。
【０００８】
上記構成において、前記チャネル層は前記絶縁層の上で接続し１つのチャネル層を形成している構成とすることができる。本構成によれば、第１ビットライン間に連続的にチャネル層を形成することができる。
【０００９】
上記構成において、前記絶縁層上に設けられ、前記チャネル層と接続する第２ビットラインを具備する構成とすることができる。本構成によれば、第１ビットラインと第２ビットラインとの間に基板の表面とは異なる方向にチャネル層を構成できる。よって、よりビットライン間隔を縮小することができる。
【００１０】
上記構成において、前記基板は前記ビットライン間に溝を有し、前記絶縁層は前記溝に形成された構成とすることができる。本構成によれば、第１ビットライン間を流れる基板電流を抑制することができる。よって、よりビットライン間隔を縮小することができる。
【００１１】
上記構成において、前記絶縁層の側面は前記基板の表面に対し斜めに設けられた構成とすることができる。本構成によれば、チャネル層の角部への電界集中を緩和し、耐圧を向上させることができる。
【００１２】
上記構成において、前記チャネル層と前記電荷蓄積層との間にトンネル酸化膜を具備する構成とすることができる。本構成によれば、トンネル酸化膜により電荷蓄積層に蓄積された電荷を保持することができる。
【００１３】
上記構成において、前記チャネル層はポリシリコン層を含む構成とすることができる。本構成によれば、低抵抗なチャネル層を容易に形成することができる。
【００１４】
上記構成において、前記電荷蓄積層は窒化シリコン膜およびフローティングゲートのいずれかを含む構成とすることができる。本構成によれば、電荷を蓄積することが容易な電荷蓄積層を形成することができる。
【００１５】
上記構成において、前記基板は絶縁基板である構成とすることができる。本構成によれば、基板電流を抑制し、第１ビットライン間隔をより縮小することができる。また、安価な絶縁基板を用いることができる。
【００１６】
上記構成において、前記電荷蓄積層に絶縁膜を挟み設けられ、前記第１ビットラインと交差するワードラインを具備する構成とすることができる。本構成によれば、絶縁膜である電荷蓄積層に蓄積された電荷を保持することができる。また、ワードラインの一部をゲートとして用いることができる。
【００１７】
本発明は、基板上に第１ビットラインを形成する工程と、前記第１ビットライン間に前記ビットラインの上面より高い上面を有する絶縁層を形成する工程と、前記絶縁層の両側面にチャネル層を形成する工程と、前記チャネル層の前記絶縁膜が設けられた側面に対向する側面に電荷蓄積層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ビットラインの間隔を縮小でき、高記憶容量密度化の容易な半導体装置の製造方法を提供することができる。
【００１８】
上記構成において、前記基板の前記第１ビットラインの間に溝を形成する工程を有し、前記絶縁層を形成する工程は、前記溝に絶縁膜を形成する工程を含む構成とすることができる。本構成によれば、第１ビットライン間を流れる基板電流を抑制することができる。よって、ビットライン間隔をより縮小することができる。
【００１９】
本発明は、基板の所定領域をエッチングし、絶縁層を形成する工程と、絶縁層を覆うように基板上にチャネル層となるべき層を形成する工程と、前記絶縁層の間および上の前記チャネル層となるべき層にイオン注入し、前記チャネル層となるべき層より第１ビットラインおよびチャネル層を形成する工程と、前記チャネル層の前記絶縁膜が設けられた側面に対向する側面に電荷蓄積層を形成する工程と、を有する半導体装置の製造方法とすることができる。本発明によれば、第１ビットラインおよびチャネル層の製造工程を簡略化することができる。
【００２０】
上記構成において、前記電荷蓄積層を形成する工程は、サイドウォール法を用い電荷蓄積層を形成する工程とする構成とすることができる。本構成によれば、電荷蓄積層を絶縁層の側面に形成することができる。
【発明の効果】
【００２１】
本発明によれば、ビットライン間隔を縮小し、高記憶容量密度化の容易な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照に本発明に係る実施例を説明する。
【実施例１】
【００２３】
実施例１はＯＮＯ膜を電荷蓄積層とする例である。図１（ａ）は実施例１に係るフラッシュメモリの上面図（ＯＮＯ膜は図示していない）、図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。図１（ａ）より、ビットライン１４（第１ビットライン）が延在しており、ビットライン１４の間に絶縁層１２が設けられている。ビットライン１４および絶縁層１２上を、ビットライン１４と交差するようにワードライン３０が延在している。
【００２４】
図１（ｂ）を参照に、絶縁基板１０上にビットライン１４が設けられている。基板１０上でビットライン１４間に、ビットライン１４より上面の高さが高い絶縁層１２が設けられている。絶縁層１２の両側面にはビットライン１４とそれぞれ接続する１対のチャネル層１６が設けられており、１対のチャネル層１６は絶縁層１２の上で接続し１つのチャネル層１６を形成している。チャネル層１６上には、トンネル酸化膜２１、トラップ層２２（電荷蓄積層）およびトップ酸化膜２３からなるＯＮＯ膜２０が形成されている。つまり、１対のチャネル層１６の絶縁層１２が設けられた側面に対向（相対）する側面にＯＮＯ膜２０が設けられている。ＯＮＯ膜２０の上にはワードライン３０が設けられている。つまり、ワードラインは、トラップ層２２（電荷蓄積層）にトップ酸化膜２３（絶縁膜）を挟み設けられている。ワードライン３０上には層間絶縁膜、配線層、保護膜等が設けられているが、図示しない。図１（ｂ）中の矢印はチャネル長を表している。
【００２５】
図２（ａ）から図２（ｆ）は実施例１に係るフラッシュメモリの製造工程を示す断面図である。図２（ａ）を参照に、石英基板、サファイア基板、ガラス基板、シリコン基板等の基板１０上にＮ型のポリシリコン層１４をＣＶＤ法により形成する。図２（ｂ）を参照に、ポリシリコン層１４および基板１０上に露光技術およびエッチング技術を用い開口部４０を設ける。これにより、ポリシリコン層１４よりビットライン１４が形成される。なお、ビットライン１４は通常のフラッシュメモリのビットラインと同様の抵抗率を有する様に形成される。図２（ｃ）を参照に、ビットライン１４およびビットライン１４間上に絶縁層となるべき層１３を形成する。この層は、例えば酸化シリコン膜をＣＶＤ法を用い形成する。
【００２６】
図２（ｄ）を参照に、露光技術およびエッチング技術を用い、層１３の所定領域をエッチングすることにより、ビットライン１４間にビットライン１４の上面より高い上面を有する絶縁層１２を形成する。図２（ｅ）を参照に、ビットライン１４上、および絶縁層１２の側面にチャネル層１６としてＰ型のポリシリコン膜を形成する。なお、チャネル層１６は通常のフラッシュメモリのチャネル層と同様の抵抗率を有するように形成される。図２（ｆ）を参照に、チャネル層１６上に、酸化シリコン膜からなるトンネル酸化膜、窒化シリコン膜からなるトラップ層、酸化シリコン膜からなるトップ酸化膜を形成する。これによりＯＮＯ膜２０が形成される。ＯＮＯ膜２０上にポリシリコン膜を形成し、露光技術およびエッチング技術を用い、ビットライン１４に交差するワードライン３０を形成する。その後、層間絶縁膜、配線層および保護膜等を形成し実施例１に係るフラッシュメモリが完成する。
【００２７】
実施例１によれば、図１（ｂ）のように、チャネル層１６の少なくとも一部は基板１０の表面の水平方向とは異なる方向に形成される。このため、図１（ｂ）の矢印のように、チャネル長をビットライン１４の間隔より長くできる。また、ＯＮＯ膜２０の長さも長くできる。このため、ビットライン１４の間隔が１００ｎｍ以下と短くなった場合も、ＯＮＯ膜２０中に形成された２つの電荷蓄積領域が重なることがない。よって、メモリセルの微細化を図ることができる。また、ビットライン１４およびチャネル層１６をポリシリコン層で形成しているため、基板１０に絶縁基板を用いることができる。この場合、基板電流を抑制しパンチスルー現象を抑制することができる。さらに、安価な絶縁基板を用いることにより製造コストを削減することができる。
【実施例２】
【００２８】
実施例２は、２つの電荷蓄積層が絶縁層の両側面に設けられ、お互い物理的に分離して設けられた例である。図３は実施例２に係るフラッシュメモリの断面図である。チャネル層１６上にトンネル酸化膜２４が設けられている。トンネル酸化膜２４の側部にはポリシリコンまたは窒化シリコン等の電荷蓄積層２６が形成されている。つまり、チャネル層１６の絶縁層１２が設けられた側面に対向（相対）する側面に２つの電荷蓄積層２６が設けられている。電荷蓄積層２６およびトンネル酸化膜２４上にトップ酸化膜２８が形成されている。ワードライン３０が電荷蓄積層２６にトップ酸化膜２８を挟み設けられている。その他の構成は実施例１の図１（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００２９】
図４（ａ）から図４（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。図４（ａ）を参照に、実施例１の図２（ｅ）までの製造工程を行った後、全面に、トンネル酸化膜２４として酸化シリコン膜、電荷蓄積層となるべき層２７としてポリシリコン層をそれぞれ例えばＣＶＤ法を用い形成する。図４（ｂ）を参照に、電荷蓄積層となるべき層２７を全面エッチングし、チャネル層１６の絶縁層１２が設けられた側面に対向する側面（反対の側面）に電荷蓄積層２６を形成する。このように、電荷蓄積層２６はサイドウォール法により形成することができる。図４（ｃ）を参照に、電荷蓄積層２６およびトンネル酸化膜２４上にトップ酸化膜２８として酸化シリコン膜を例えばＣＶＤ法を用い形成する。図４（ｄ）を参照に、トップ酸化膜２８上にポリシリコン膜を形成し、露光技術およびエッチング技術を用い、ビットライン１４に交差するワードライン３０を形成する。その後、層間絶縁膜、配線層および保護膜等を形成し実施例２に係るフラッシュメモリが完成する。
【００３０】
実施例２のように、電荷蓄積層２６として、絶縁層１２の側部に形成され、物理的に分離したポリシリコン層からなるフローティングゲートを用いることができる。実施例２においても、図４の矢印のように、ビットライン１４間隔が短くともチャネル長を長くできる。よって、例えば基板１０として絶縁基板を用いることによりパンチスルー現象を抑制し、メモリセルの微細化を図ることができる。なお、電荷蓄積層２６は、ポリシリコン層以外の金属層または窒化シリコン層等の絶縁膜を使用することができる。
【実施例３】
【００３１】
実施例３は、絶縁層の側面を基板の表面に対し斜めに設けた例である。図５は実施例３に係るフラッシュメモリの断面図である。図５を参照に、絶縁層１２ａの側面が基板１０の表面に対し斜めに設けられている、そして、絶縁層１２ａの上面は曲面により構成されている。このため、絶縁層１２ａ上のチャネル層１６、ＯＮＯ膜２０およびワードライン３０も曲面で形成される。その他の構成は実施例１の図１（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。実施例３によれば、チャネル層１６に角部がなくなることにより、角部への電界集中を緩和し、耐圧を向上させることができる。
【実施例４】
【００３２】
実施例４は、２つの電荷蓄積層が絶縁層の両側面に設けられ、お互い物理的に分離され、絶縁層の側面を基板の表面に対し斜めに設けた例である。図６は実施例４に係るフラッシュメモリの断面図である。図６を参照に、２つの電荷蓄積層２６ａがお互い物理的に分離されており、絶縁層１２ａの上面は曲面により構成され、絶縁層１２ａ上のチャネル層１６、トンネル酸化膜２４、電荷蓄積層２６ａ、トップ酸化膜２８およびワードライン３０も曲面で形成される。その他の構成は実施例２の図１（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。実施例４のように、２つの電荷蓄積層が絶縁層としてお互い物理的に分離して形成した場合も、チャネル層１６に角部がなくなることにより、角部への電界集中を緩和し、耐圧を向上させることができる。
【実施例５】
【００３３】
実施例５は、基板がビットライン間に溝を有し、絶縁層が溝に設けられた例である。図７は実施例５に係るフラッシュメモリの断面図である。ビットライン１４（第１ビットライン）間の基板１０ａに溝１１が設けられ、絶縁層１２ｂは溝に埋め込まれ設けられている。その他の構成は実施例１の図１（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００３４】
図８（ａ）から図８（ｅ）は実施例５に係るフラッシュメモリの製造工程を示す断面図である。図５（ａ）を参照に、シリコン基板等の基板１０ａ上にＮ型のポリシリコン層をＣＶＤ法により形成する。図８（ｂ）を参照に、ポリシリコン層に露光技術およびエッチング技術を用い開口部を設ける。これにより、ビットライン１４が形成される。なお、基板１０ａとしてシリコン基板を用いた場合は、基板１０ａ表面に、例えば砒素をイオン注入することによりビットライン１４を形成してもよい。さらに基板１０ａをエッチングし溝１１を形成する。これにより、基板１０ａのビットライン１４の間に溝１１が形成される。図８（ｃ）を参照に、溝１１を埋め込みビットライン１４およびビットライン１４間上に絶縁層となるべき層１３（絶縁膜）を形成する。図８（ｄ）を参照に、露光技術およびエッチング技術を用い、層１３の所定領域をエッチングする。これにより、ビットライン１４間にビットライン１４の上面より高い上面を有し、溝１１に埋め込まれた絶縁層１２を形成する。図８（ｅ）を参照に、実施例１の図２（ｅ）以降の製造工程を行うことにより、実施例５に係るフラッシュメモリが完成する。
【００３５】
実施例５は、絶縁層１２ｂがビットライン１４間の基板１０ａに埋め込まれているため、ビットライン１４の間隔が短くなった場合も、ビットライン１４間で基板１０ａを流れる基板電流（図７の点線矢印）の経路を長くできる。このため、溝１１がない場合に比べ基板電流を抑制することができる。よって、パンチスルー現象を抑制し、メモリセルの微細化を図ることができる。なお、実施例５は、基板１０ａとして基板電流が流れやすいシリコン等の半導体基板を用いた場合、特にその効果を発揮するが、基板１０ａとして絶縁基板を用いることもできる。実施例５のように、基板１０ａに溝１１を設け絶縁層１２ｂを溝１１に設ける構成は、実施例２から実施例４に適用することもできる。
【実施例６】
【００３６】
実施例６は、絶縁層の側面に１対のチャネル層が設けられ、絶縁層上に１対のチャネル層と接続する第２ビットラインが設けられた例である。図９（ａ）は実施例６に係るフラッシュメモリの上面図（ＯＮＯ膜は図示していない）、図９（ｂ）は図９（ａ）のＢ−Ｂ断面図である。図９（ａ）より、第１ビットライン１４が延在しており、第１ビットライン１４の間に第２ビットライン１８が設けられている。第１ビットライン１４および第２ビットライン１８上を、第１ビットライン１４および第２ビットラインと交差するようにワードライン３０が延在している。
【００３７】
図９（ｂ）を参照に、絶縁基板１０上に１対の第１ビットライン１４が設けられている。基板１０上でビットライン１４間に、ビットライン１４より上面の高さが高い絶縁層１２ｃが設けられている。絶縁層１２ｃの両側面にはビットライン１４とそれぞれ接続する１対のチャネル層１６ａおよび１６ｂが設けられている。絶縁層１２ｃ上にチャネル層１６ａおよび１６ｂと接続する第２ビットライン１８が設けられている。第１ビットライン１４および第２ビットライン１８上並びにチャネル層１６ａ、１６ｂの側面に、トンネル酸化膜２１、トラップ層２２（電荷蓄積層）およびトップ酸化膜２３からなるＯＮＯ膜２０が形成されている。つまり、チャネル層１６の絶縁層１２ｃが設けられた側面に対向する側面にＯＮＯ膜２０が設けられている。ＯＮＯ膜２０の上にはワードライン３０が設けられている。つまり、ワードラインは、トラップ層２２（電荷蓄積層）にトップ酸化膜２３（絶縁膜）を挟み設けられている。ワードライン３０上には層間絶縁膜、配線層、保護膜等が設けられているが、図示しない。図９（ｂ）中の矢印はチャネル長を表している。
【００３８】
図１０（ａ）から図１０（ｆ）は実施例６に係るフラッシュメモリの製造工程を示す断面図である。図１０（ａ）を参照に、石英基板、サファイア基板、ガラス基板、シリコン基板等の基板１０を準備する。図１０（ｂ）を参照に、露光技術およびエッチング技術を用い、基板１０の所定領域をエッチングし、基板１０に凸状の絶縁層１２ｃを形成する。絶縁層１２ｃは基板１０と同じ材料で構成されるが、図１０（ｂ）から図１０（ｆ）ではハッチを付加し図示した。図１０（ｃ）を参照に、絶縁層１２ｃを覆うように基板１０上にチャネル層となるべき層１７を例えばボロンを添加したＮ型のポリシリコン層を用い形成する。
【００３９】
図１０（ｄ）を参照に、絶縁層１２ｃの間および上のチャネル層となるべき層１７に例えば砒素を垂直にイオン注入する。イオン注入されたチャネル層となるべき層１７が第１ビットライン１４、第２ビットライン１８となる。一方、垂直にイオン注入するため、イオンの注入されない絶縁膜１２ｃの側面のチャネル層となるべき層１７はチャネル層１６となる。このようにして、第１ビットライン１４、第２ビットライン１８およびチャネル層１６を形成する。図１０（ｅ）を参照に、第１ビットライン１４および第２ビットライン１８上並びにチャネル層１６の側面に、ＯＮＯ膜２０として、酸化シリコン膜からなるトンネル酸化膜、窒化シリコン膜からなるトラップ層（電荷蓄積層）および酸化シリコン膜からなるトップ酸化膜を形成する。これにより、チャネル層１６の絶縁膜１２ｃが設けられた側面に対向する側面にトラップ層２２を含むＯＮＯ膜２０が形成される。図１０（ｆ）を参照に、ＯＮＯ膜２０上にポリシリコン膜を形成し、露光技術およびエッチング技術を用い、ビットライン１４に交差するワードライン３０を形成する。その後、層間絶縁膜、配線層および保護膜等を形成し実施例６に係るフラッシュメモリが完成する。
【００４０】
実施例６によれば、図９（ａ）のように、第１ビットライン１４および第２ビットライン１８が近接しており、図９（ｂ）の矢印のように、チャネル層１６を縦に設けているため、ビットライン間隔が短くメモリセルの微細化がより可能となる。なお、絶縁層１２ｃの高さを高くし、チャネル長を例えば１００ｎｍ以上と長くすれば、第１ビットライン１４と第２ビットライン１８との間のＯＮＯ膜２０に２つの電荷蓄積領域を形成することができ、２ビットを記憶することができる。また、第１ビットライン１４と第２ビットライン１８との間のＯＮＯ膜２０に１つの電荷蓄積領域のみを形成し、１ビットを記憶するメモリセルとすることもできる。この場合は、チャネル長を短くできる、すなわち絶縁層１２ｃの高さを低くできる。よって、製造が容易となる。
【００４１】
また、図１０（ｄ）のように、チャネル層となるべき層１７より第１ビットライン１４、第２ビットライン１８およびチャネル層１６とを形成することにより、第１ビイトライン１４および第２ビットライン１８を形成する製造工程を簡略化することができる。
【実施例７】
【００４２】
実施例７は２つの電荷蓄積層が絶縁層の両側面に設けられ、お互い物理的に分離され例である。図１１は実施例７に係るフラッシュメモリの断面図である。図１１を参照に、チャネル層１６ａおよび１６ｂの側面、第１ビットライン１４および第２ビットライン１８上にトンネル酸化膜２４が設けられている。トンネル酸化膜２４の側部にはポリシリコンまたは窒化シリコン等の電荷蓄積層２６が形成されている。つまり、チャネル層１６の絶縁層１２ｃが設けられた側面に対向する側面に２つの電荷蓄積層２６が設けられている。電荷蓄積層２６およびトンネル酸化膜２４上にトップ酸化膜２８が形成されている。ワードライン３０が電荷蓄積層２６にトップ酸化膜２８を挟み設けられている。その他の構成は実施例６の図９（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００４３】
図１２（ａ）および図１２（ｂ）は実施例７に係るフラッシュメモリの製造工程を示す断面図である。図１２（ａ）を参照に、実施例６の図１０（ｅ）までの製造工程を行った後、実施例２の図４（ａ）および図４（ｂ）と同様に、サイドウォール法を用い、電荷蓄積層２６をチャネル層１６ａおよび１６ｂの絶縁層１２ｃが設けられた側面に対向する側面に形成する。図１２（ｂ）を参照に、電荷蓄積層２６およびトンネル酸化膜２４上にトップ酸化膜２８を例えばＣＶＤ法を用い形成する。トップ酸化膜２８上にポリシリコン膜を形成し、露光技術およびエッチング技術を用い、ビットライン１４に交差するワードライン３０を形成する。その後、層間絶縁膜、配線層および保護膜等を形成し実施例７に係るフラッシュメモリが完成する。
【００４４】
実施例７のように、チヤネル層１６ａおよび１６ｂの側部に形成された電荷蓄積層２６として、物理的に分離したポリシリコン層からなるフローティングゲートを用いることができる。実施例７においても、チャネル層１６を縦に設けているため、ビットライン間隔が短くメモリセルの微細化がより可能となる。なお、電荷蓄積層２６は、ポリシリコン層以外の金属層または窒化シリコン層等の絶縁膜を使用することができる。
【実施例８】
【００４５】
実施例８は、基板が第１ビットライン間に溝を有し、絶縁層が溝に設けられた例である。図１３は実施例８に係るフラッシュメモリの断面図である。ビットライン１４間の基板１０ａに溝１１が設けられ、絶縁層１２ｄは溝に埋め込まれ設けられている。その他の構成は実施例６の図９（ｂ）と同じであり、同じ部材は同じ符号を付し説明を省略する。
【００４６】
実施例８は、絶縁層１２ｄがビットライン１４間の基板１０ａに埋め込まれているため、ビットライン１４の間隔が短くなった場合も、ビットライン１４間で基板１０ａを流れる基板電流（図１３の点線矢印）の経路を長くし、基板電流を小さくできる。よって、パンチスルー現象を抑制し、メモリセルの微細化を図ることができる。なお、実施例８は、基板１０ａとして基板電流が流れやすいシリコン等の半導体基板を用いた場合、特にその効果を発揮するが、基板１０ａとして絶縁基板を用いることもできる。実施例８のように、基板１０ａに溝１１を設け絶縁層１２ｄを溝１１に設ける構成は、実施例７に適用することもできる。実施例６から実施例８に、実施例３および実施例４のように、斜めの側面を有する絶縁層を適用することもできる。
【００４７】
実施例１から実施例８においては、チャネル層１６、第１ビットライン１４および第２ビットライン１８としてポリシリコン層を使用する例を示した。ポリシリコン層は低抵抗な層を容易に形成できるため、チャネル層１６、第１ビットライン１４および第２ビットライン１８として好ましい。しかし、チャネル層１６、第１ビットライン１４および第２ビットライン１８はポリシリコン層に限られず、絶縁層１２上に形成できる導電性の層であればよい。また、絶縁層１２として酸化シリコン層の例を示したが、絶縁性の層であれば、例えば窒化シリコン層等であってもよい。
【００４８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】図１（ａ）は実施例１に係るフラッシュメモリの上面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ断面図（１メモリセルのみ図示）である。
【図２】図２（ａ）ないし図２（ｆ）は実施例１に係るフラッシュメモリの製造工程を示す断面図である。
【図３】図３は実施例２に係るフラッシュメモリの断面図である。
【図４】図４（ａ）から図４（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。
【図５】図５は実施例３に係るフラッシュメモリの断面図である。
【図６】図６は実施例４に係るフラッシュメモリの断面図である。
【図７】図７は実施例５に係るフラッシュメモリの断面図である。
【図８】図８（ａ）から図８（e）は実施例５に係るフラッシュメモリの製造工程を示す断面図である。
【図９】図９（ａ）は実施例６に係るフラッシュメモリの上面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ断面図（１メモリセルのみ図示）である。
【図１０】図１０（ａ）から図１０（ｆ）は実施例６に係るフラッシュメモリの製造工程を示す断面図である。
【図１１】図１１は実施例７に係るフラッシュメモリの断面図である。
【図１２】図１２（ａ）から図１２（ｂ）は実施例７に係るフラッシュメモリの製造工程を示す断面図である。
【図１３】図１３は実施例８に係るフラッシュメモリの断面図である。
【符号の説明】
【００５０】
１０          基板
１１          溝
１２          絶縁層
１４          ビットラインまたは第１ビットライン
１６          チャネル層
１８          第２ビットライン
２０          ＯＮＯ膜
２１、２４    トンネル酸化膜
２２          トラップ層
２３、２８    トップ酸化膜
２６          電荷蓄積層
３０          ワードライン
４０          開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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