【手続補正書】
【提出日】平成21年6月25日(2009.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動対を構成する第１、第２の信号線を介して第１の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第１の送信ドライバと、前記第２の信号線を駆動する第２の送信ドライバとを有する第１の転送モード用の第１の送信回路と、
差動対を構成する前記第１、第２の信号線を介して前記第１の転送モードよりもデータ転送が高速な第２の転送モードでデータを送信する回路であって、前記第１の信号線を駆動する第３の送信ドライバと、前記第２の信号線を駆動する第４の送信ドライバとを有する第２の転送モード用の第２の送信回路と、
差動対を構成する第１、第２の信号線を介して、前記第２の転送モードよりもデータ転送が高速な第３の転送モードでデータを送信する第３の転送モード用の第３の送信回路とを含み、
第１の転送モード用の前記第１の送信ドライバを構成する第１のＰ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＰ型トランジスタが、第１のＰ型トランジスタ領域に形成され、
第１の転送モード用の前記第１の送信ドライバを構成する第１のＮ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＮ型トランジスタが、第１のＮ型トランジスタ領域に形成され、
第１の転送モード用の前記第２の送信ドライバを構成する第２のＰ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＰ型トランジスタが、第２のＰ型トランジスタ領域に形成され、
第１の転送モード用の前記第２の送信ドライバを構成する第２のＮ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＮ型トランジスタが、第２のＮ型トランジスタ領域に形成され、
前記第３の送信回路は、
第１の電源と所与のノードとの間に設けられた定電流回路と、
前記ノードと前記第１の信号線との間に設けられた第１のスイッチ素子と、
前記ノードと前記第２の信号線との間に設けられた第２のスイッチ素子とを含むことを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第３の送信回路は、
前記定電流回路から流れる電流の値を可変に制御する電流制御回路を含み、前記電流制御回路により可変に制御される前記定電流回路からの電流により、前記第１のスイッチ素子を介して前記第１の信号線を駆動し、前記第２のスイッチ素子を介して前記第２の信号線を駆動することを特徴とする集積回路装置。
【請求項３】
請求項１又は２において、
前記第１のスイッチ素子を構成する第１のトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、
前記第２のスイッチ素子を構成する第２のトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路とを含み、
前記第１、第２の送信制御信号のうちいずれか一方の送信制御信号がアクティブに設定されるときには、他方の送信制御信号が非アクティブに設定され、
前記第１、第２のバッファ回路の各々は、
第１のインバータと、
前記第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、
前記第１のインバータの出力ノードに接続される容量調整回路を含むことを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１の送信ドライバを構成する前記第１のＰ型トランジスタは、前記第１の送信ドライバの出力ノードである第１の出力ノードと前記第１の電源との間に設けられると共にそのゲートに第１のＰ側送信制御信号が入力され、
前記第１の送信ドライバを構成する前記第１のＮ型トランジスタは、前記第１の出力ノードと第２の電源との間に設けられると共にそのゲートに第１のＮ側送信制御信号が入力され、
前記第２の送信ドライバを構成する前記第２のＰ型トランジスタは、前記第２の送信ドライバの出力ノードである第２の出力ノードと前記第１の電源との間に設けられると共にそのゲートに第２のＰ側送信制御信号が入力され、
前記第２の送信ドライバを構成する前記第２のＮ型トランジスタは、前記第２の出力ノードと前記第２の電源との間に設けられると共にそのゲートに第２のＮ側送信制御信号が入力され、
前記第３の送信ドライバを構成する前記第３のＰ型トランジスタは、前記第３の送信ドライバの出力ノードである第３の出力ノードと前記第１の電源との間に設けられると共にそのゲートに第３のＰ側送信制御信号が入力され、
前記第３の送信ドライバを構成する前記第３のＮ型トランジスタは、前記第３の出力ノードと前記第２の電源との間に設けられると共にそのゲートに第３のＮ側送信制御信号が入力され、
前記第４の送信ドライバを構成する前記第４のＰ型トランジスタは、前記第４の送信ドライバの出力ノードである第４の出力ノードと前記第１の電源との間に設けられると共にそのゲートに第４のＰ側送信制御信号が入力され、
前記第４の送信ドライバを構成する前記第４のＮ型トランジスタは、前記第４の出力ノードと前記第２の電源との間に設けられると共にそのゲートに第４のＮ側送信制御信号が入力されることを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力する第１の転送モード用の第１の送信制御回路と、
前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号を生成して出力する第２の転送モード用の第２の送信制御回路を含むことを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１の送信制御回路は、
前記第２の送信制御回路が出力する前記第３のＰ側、Ｎ側送信制御信号と前記第４のＰ側、Ｎ側送信制御信号よりも立ち上がり時間又は立ち下がり時間が長い前記第１のＰ側、Ｎ側送信制御信号と前記第２のＰ側、Ｎ側送信制御信号を生成して出力することを特徴とする集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１のＰ型トランジスタ領域と前記第１のＮ型トランジスタ領域が隣接して形成され、
前記第２のＰ型トランジスタ領域と前記第２のＮ型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、前記第１の信号線との間に設けられる第１のダンピング抵抗と、
前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の信号線との間に設けられる第２のダンピング抵抗を含み、
前記第１のダンピング抵抗が、前記第１のＮ型トランジスタ領域に隣接する第１の抵抗領域に形成され、
前記第２のダンピング抵抗が、前記第２のＮ型トランジスタ領域に隣接する第２の抵抗領域に形成されることを特徴とする集積回路装置。
【請求項９】
請求項８において、
前記第１、第２のダンピング抵抗はＮ型拡散層で形成されることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、第２の電源との間に設けられる第１の終端抵抗回路と、
前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の電源との間に設けられる第２の終端抵抗回路とを含み、
前記第１の終端抵抗回路を構成するＮ型トランジスタが、前記第１のＮ型トランジスタ領域に形成され、
前記第２の終端抵抗回路を構成するＮ型トランジスタが、前記第２のＮ型トランジスタ領域に形成されることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記第１のＰ型トランジスタ及び前記第３のＰ型トランジスタは前記第１のＰ型トランジスタ領域において並んで配置され、
前記第１のＮ型トランジスタ及び前記第３のＮ型トランジスタは前記第１のＮ型トランジスタ領域において並んで配置され、
前記第２のＰ型トランジスタ及び前記第４のＰ型トランジスタは前記第２のＰ型トランジスタ領域において並んで配置され、
前記第２のＮ型トランジスタ及び前記第４のＮ型トランジスタは前記第２のＮ型トランジスタ領域において並んで配置されることを特徴とする集積回路装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の集積回路装置と、
前記集積回路装置を制御する処理部と、
を含むことを特徴とする電子機器。