【手続補正書】
【提出日】平成21年3月27日(2009.3.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
すなわち、まず、プレート線ＣＰが分割されて配置されているために、１つのプレート線ＣＰの負荷容量を小さくできる。そのため、プレート線ＣＰの駆動の遅延をさらに防止することができ、これにより、プレート線ＣＰの駆動をさらに高速化できるとともに、プレート線ＣＰの電位をさらに安定化でき、また、それぞれのプレート線電位供給回路を、さらに小面積化することができる。
また、本実施の形態２では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
また、本実施の形態２による半導体記憶装置においても上記実施の形態１による半導体記憶装置と同様、プレート電位供給線ＣＰＳとしては、電源配線を用いることが好ましい。このような構成とすれば、プレート電位の生成に新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能である。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
すなわち、図１１に示されるように、拡散層で形成されたプレート電位供給線ＣＰＳは、トランジスタのゲートのプレート線電位供給選択線ＣＰＬによって選択的にプレート線ＣＰと接続されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
すなわち、プレート線電位供給線ＣＰＳと接続されるトランジスタのゲートが、ワード線ＷＬではなく、プレート線電位供給選択線ＣＰＬで構成されているために、プレート線ＣＰは、ワード線ＷＬと非同期に、駆動することが可能となる。この結果、プレート線電位供給線ＣＰＳの電位を固定しておくことが可能となり、回路の高速化を達成することが可能となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正の内容】
【００８４】
さらに、プレート電位供給線ＣＰＳには動作を行う前から電位を供給しておくことが可能となり、動作するときに、接続する手段であるトランジスタによってプレート線ＣＰに電位を与えることができるので、プレート線ＣＰに電位を伝達する経路が短くなり、プレート線への電位の供給が速やかに行われ、さらに高速化を達成できる、という効果が得られる。
また、本実施の形態３では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
また、上記実施の形態３ではプレート線電位供給線ＣＰＳと接続されるトランジスタのゲートがプレート線電位供給選択線ＣＰＬで構成されたものについて示したが、該トランジスタのゲートが隣接するワード線に接続された構成としても良い。このような構成とすれば、プレート線ＣＰをワード線ＷＬと同期して駆動することが可能となり、回路構成・動作方式を簡易なものとできる。また、ワード線と、該トランジスタのゲートとを、共用の配線で構成できるために、さらにメモリセルの小面積化が可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
また、本実施の形態３による半導体記憶装置においても上記実施の形態１による半導体記憶装置と同様、プレート電位供給線ＣＰＳとしては、電源配線を用いることが好ましい。このような構成とすれば、プレート電位の生成に新たな電圧生成回路を必要としないため、メモリ回路の小面積化が可能である。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
さらに、本実施の形態４の構成では、プレート線ＣＰの電位を駆動する必要がなく、したがってプレート線電位供給線ＣＰＳの電位を固定することになるため、結果的にプレート線電位供給線ＣＰＳの駆動を必要とせず、プレート線電位供給回路の回路規模を縮小でき、またプレート線電位供給回路の消費電力を低減でき、このようにプレート線電位供給回路ＣＰＤの小面積化を、達成可能となる。
また、本実施の形態４では、プレート線ＣＰがメモリセルのキャパシタの上部電極を兼ねる構成としているので、新たに配線層を設けることなく、プレート線を形成することが可能であり、プロセス工程の増加を招くことなく、容易に製造することができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
また、プレート線ＣＰには、列方向においてプレート線電位供給線ＣＰＳの複数の箇所から電位を供給しているが、その箇所の数も、動作するメモリセルの周囲に配置された動作しないメモリセルのデータ保持の劣化につながる、プレート線の電位が一時的に局所的にアンダーシュート、あるいはオーバーシュートを起きないようなものであれば、上記に比べて少なく、あるいは多く構成してもよい。この場合、特に、メモリセルアレイＭＡの面積が小さくなるよう配置して構成することが望ましい。
また、メモリセルのキャパシタが、キャパシタの絶縁膜として強誘電体膜を用いた強誘電体キャパシタであるものについて示したが、メモリセルのキャパシタを、キャパシタの絶縁膜として高誘電体膜を用いた高誘電体キャパシタとしてもよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
【図１】第２、および第３の従来技術による第１のレイアウトの半導体記憶装置２１０の平面図
【図２】第２、および第３の従来技術による第２のレイアウトの半導体記憶装置２２０の平面図
【図３】第２、および第３の従来技術による第２のレイアウトの半導体記憶装置２２０の断面図
【図４】第１の従来技術による半導体記憶装置１１０の平面図
【図５】本発明の実施の形態１による半導体記憶装置１００の平面図
【図６（ａ）】本発明の実施の形態２による半導体記憶装置２００の平面図
【図６（ｂ）】本発明の実施の形態３による半導体記憶装置３００の平面図
【図７】本発明の実施の形態４による半導体記憶装置４００の平面図
【図８】本発明の実施の形態４による半導体記憶装置４００の平面図
【図９（ａ）】前記実施の形態１の半導体記憶装置１００の部分拡大平面図
【図９（ｂ）】図９（ａ）の半導体記憶装置１００のＡ１０２〜Ａ１０２’線断面図
【図９（ｃ）】図９（ａ）の半導体記憶装置１００のＡ１０１〜Ａ１０１’線断面図
【図９（ｄ）】図９（ａ）の半導体記憶装置１００のＢ１０１〜Ｂ１０１’線断面図
【図９（ｅ）】図９（ａ）の半導体記憶装置１００の回路模式図
【図１０（ａ）】前記実施の形態２の半導体記憶装置２００の部分拡大平面図
【図１０（ｂ）】図１０（ａ）の半導体記憶装置２００のＡ１０２〜Ａ１０２’線断面図
【図１０（ｃ）】図１０（ａ）の半導体記憶装置２００のＡ１０１〜Ａ１０１’線断面図
【図１０（ｄ）】図１０（ａ）の半導体記憶装置２００のＢ１０１〜Ｂ１０１’線断面図
【図１０（ｅ）】図１０（ａ）の半導体記憶装置２００の回路模式図
【図１１（ａ）】前記実施の形態３の半導体記憶装置３００の部分拡大平面図
【図１１（ｂ）】図１１（ａ）の半導体記憶装置３００のＡ１０２〜Ａ１０２’線断面図
【図１１（ｃ）】図１１（ａ）の半導体記憶装置３００のＡ１０１〜Ａ１０１’線断面図
【図１１（ｄ）】図１１（ａ）の半導体記憶装置３００のＢ１０１〜Ｂ１０１’線断面図
【図１１（ｅ）】図１１（ａ）の半導体記憶装置３００の回路模式図
【図１２（ａ）】前記実施の形態４の半導体記憶装置４００の部分拡大平面図
【図１２（ｂ）】図１２（ａ）の半導体記憶装置４００のＡ１０２〜Ａ１０２’線断面図
【図１２（ｃ）】図１２（ａ）の半導体記憶装置４００のＡ１０１〜Ａ１０１’線断面図
【図１２（ｄ）】図１２（ａ）の半導体記憶装置４００のＢ１０１〜Ｂ１０１’線断面図
【図１２（ｅ）】図１２（ａ）の半導体記憶装置４００の回路模式図
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
ＯＤ    拡散層
ＢＬ    ビット線
ＳＳ    ストレージノード
ＦＥ    キャパシタ強誘電体膜
ＣＰ    プレート線
ＣＰＳ  プレート線電位供給線
ＣＰＬ  プレート線電位供給選択線
ＣＰＵ  裏打ち配線
ＨＢ    水素バリア膜
ＷＬ    ワード線
ＣＳ    ストレージノードコンタクト
ＣＢ    ビット線コンタクト
ＣＳＰ  プレート線電位供給コンタクト
ＳＡ    センスアンプ回路
ＣＰＤ  プレート線電位供給回路
ＣＡＰ  キャパシタ
ＭＣ    メモリセル
ＭＡ    メモリセルアレイ
ＤＷＬ  列方向
ＤＢＬ  行方向