【手続補正書】
【提出日】平成21年10月1日(2009.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に互いに積層して形成されたフローティングゲートおよびコントロールゲートを有するメモリトランジスタと、
前記主表面に互いに積層して形成された下側ゲート層および上側ゲート層を有し、かつ前記メモリトランジスタとともにメモリセルに含まれる選択トランジスタとを備え、
前記下側ゲート層は１つの前記選択トランジスタ毎に分離されており、
前記上側ゲート層は複数の前記選択トランジスタで共有され、かつ複数の前記選択トランジスタの各々の前記下側ゲート層に電気的に接続されている、不揮発性半導体記憶装置。
【請求項２】
前記接続が、前記下側ゲート層と前記上側ゲート層とが直接接触することにより行なわれていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記上側ゲート層の延在方向に沿って、前記下側ゲート層および前記フローティングゲートの長さが同じであることを特徴とする、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記上側ゲート層の延在方向と交差する方向に沿って、前記フローティングゲートの長さが前記下側ゲート層の長さよりも短いことを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体基板上に、前記上側ゲート層の延在方向と交差する方向に沿って直線状に形成された素子間分離層をさらに備えたことを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
複数のメモリセルを有する不揮発性半導体記憶装置の製造方法であって、
半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に第１導電層を形成する工程と、
前記複数のメモリセルが形成される領域にまたがって帯状に延びるように前記第１導電層を複数の帯形状にパターニングする第１パターニング工程と、
前記第１導電層上に第２絶縁層を形成する工程と、
前記第２絶縁層に前記帯形状の延在方向と交差する方向に延び、かつ前記第１導電層の表面を露出する複数の開口部を形成する工程と、
前記開口部を介して前記第１導電層と電気的に接続するように、かつ前記第２絶縁層を覆うように第２導電層を形成する工程と、
前記第２導電層および前記第１導電層をパターニングすることで前記第２絶縁層により互いに電気的に絶縁された前記第１導電層の一部および前記第２導電層の一部を含む積層パターンと、前記開口部に沿って形成され、かつ前記開口部の部分で互いに電気的に接続された前記第１導電層の一部および前記第２導電層の一部を含む積層パターンとを形成する第２パターニング工程とを備えた、不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第１パターニング工程が、直線状の開口部を有するマスクの形成工程を有することを特徴とする、請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第１パターニング工程が、レジストパターンの形成工程と、前記レジストパターンの開口部を埋めるように液状材料を塗布する工程と、前記レジストパターンとの界面部分で前記液状材料の一部を硬化させた後に未硬化の液状材料を除去する工程とを有することを特徴とする、請求項６または７に記載の不揮発性半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
このため、分離ゲート（セレクトゲート）およびフローティングゲートが上記の工程で形成される際に、エッチングに用いられるマスクの開口部のパターンは、分離ゲート（セレクトゲート）が直線的に延びる領域を避けたパターンとされなければならない。このため、開口部のパターンは単純な直線状とされることができず、多数の端部を有するパターンとなる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
微細パターン形成技術においては、一般に直線状のパターンの中間部分の形成よりも、端部の形成を精度よく行なうことの方が困難である。このため、上記のマスクの開口部のパターンが形成される際、開口部のパターンの端部の大きさが所望のものよりも大きくなってしまうことがある。このようなマスクを用いて上記第１導電層のエッチングが行なわれると、開口部のパターンの端部において第１導電層が局所的に大きくエッチングされることになる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
まず半導体基板上に第１絶縁層が形成される。この第１絶縁層上に第１導電層が形成される。複数のメモリセルが形成される領域にまたがって帯状に延びるように第１導電層が複数の帯形状にパターニングされる。第１導電層上に第２絶縁層が形成される。第２絶縁層に帯形状の延在方向と交差する方向に延び、かつ第１導電層の表面を露出する複数の開口部が形成される。開口部を介して第１導電層と電気的に接続されるように、かつ第２絶縁層を覆うように第２導電層が形成される。第２導電層および第１導電層がパターニングされることで第２絶縁層により互いに電気的に絶縁された第１導電層の一部および前記第２導電層の一部を含む積層パターンと、開口部に沿って形成され、かつ開口部の部分で互いに電気的に接続された第１導電層の一部および第２導電層の一部を含む積層パターンとが形成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この実施の形態の不揮発性半導体記憶装置およびその製造方法によれば、選択トランジスタは下側ゲート層と上側ゲート層とを有している。そして、下側ゲート層は１つの選択トランジスタ毎に分離されており、かつ複数の選択トランジスタに共有された上側ゲート層に電気的に接続されている。このため、下側ゲート層は複数の選択トランジスタに沿うように直線的にパターニングされる必要がない。よって、フローティングゲートと下側ゲート層とをパターニングするためのマスクの開口部を、選択トランジスタ上にも延ばすことが可能となる。このため、開口部を一直線状とし、開口部がメモリセルアレイ領域の途中部分で端部を有することを避けることができる。よって、開口部の端部があった位置において発生しやすい異物の残存を防ぐことができる。これにより、異物が不揮発性半導体記憶装置の製造時のエッチング工程に影響を与えてメモリトランジスタと選択トランジスタとが短絡することを防止することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
半導体基板ＳＢの表面には、上側ゲート層Ｇ１の延在方向と交差する方向に沿って直線状に、素子間分離層ＬＣＳが形成されている。この素子間分離層ＬＣＳにより、互いに隣り合う選択トランジスタＳＴが分離され、かつ互いに隣り合うメモリトランジスタＭＴが分離されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
図１〜図４を参照して、各選択トランジスタＳＴは、上側ゲート層Ｇ１と、１つの選択トランジスタＳＴ毎に分離されて形成された下側ゲート層Ｇ２との積層構造を有している。上側ゲート層Ｇ１は、複数の選択トランジスタＳＴの配列に沿って、行方向（図１の横方向）に延在している。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
各メモリトランジスタＭＴは、コントロールゲートＣＧと、１つのメモリトランジスタＭＴ毎に分離されて形成されているフローティングゲートＦＧとの積層構造を有している。コントロールゲートＣＧは、行方向（図１の横方向）に配列された複数のメモリトランジスタＭＴに共有されている。フローティングゲートＦＧとコントロールゲートＣＧとは絶縁層ＩＣ（図３および図４）により絶縁されている。また、フローティングゲートＦＧと半導体基板ＳＢとは絶縁層ＩＦ（図３および図４）により絶縁されている。なお、コントロールゲートＣＧ上には、マスクＨＭが形成されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
図８を参照して、半導体基板ＳＢの上面に、たとえば熱酸化法により、絶縁層（第１絶縁層）ＩＳが形成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
図９を参照して、半導体基板ＳＢ上に、たとえば不純物添加されたアモルファスシリコンからなる導電層（第１導電層）ＡＳが形成される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
図１０を参照して、素子間分離層ＬＣＳに挟まれた領域に沿って、直線状の開口部を有するフォトレジストＰ１が、写真製版技術により形成される。このフォトレジストＰ１は酸成分を含有している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
図１４を参照して、レジストＰ１Ｒをマスクとして、エッチングにより導電層ＡＳのパターニング（第１パターニング工程）が行なわれる。続いてレジストＰ１Ｒが除去される。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図１６を参照して、半導体基板ＳＢ上の全面に、たとえばＯＮＯ(Oxide Nitride Oxide)膜からなる絶縁層（第２絶縁層）ＩＯが形成される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図１９を参照して、半導体基板ＳＢ上の全面に、たとえば厚み１００〜１３０ｎｍの不純物添加されたポリシリコンからなる導電層（第２導電層）ＰＳが形成される。続いて、たとえば厚み７０〜１００ｎｍのタングステンシリサイドからなる導電層ＷＳが、たとえばＣＶＤ法により形成される。続いて、たとえば厚み１８０〜２２０ｎｍのシリコン酸化膜であるハードマスク層ＨＤが形成される。この形成方法としては、たとえばＴＥＯＳ(Tetra Ethyl Ortho Silicate)を出発原料としたＣＶＤ法を用いることができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
主に図２１を参照して、上述したパターニングによりハードマスク層ＨＤにパターンが付与されることにより、マスクＨＳとマスクＨＭとが形成される。マスクＨＳは、図１において上側ゲート層Ｇ１が形成されている領域に形成される。マスクＨＭは、図１においてコントロールゲートＣＧが形成されている領域に形成される。続いて、マスクＨＳ、ＨＭをマスクとして、マスクされていない領域が半導体基板ＳＢ表面に至るまでエッチング（第２パターニング工程）される。