(57)【要約】【課題】チップサイズの拡大を抑制しつつ、層間接続の信頼性を向上させる。【解決手段】半導体基板１ａ〜１ｃのスクライブラインＳＬの位置に溝４ａ〜４ｃを設け、半導体基板１ａ〜１ｃを積層した後、半導体基板１ａ〜１ｃの切断面に設けられた溝４ａ〜４ｃ内に導電材料１１を充填する。【選択図】図４
2008135763.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの主面上に形成された配線層と、
前記配線層に接続され、前記半導体チップの側壁に形成された層間接続用導電層とを備えることを特徴とする半導体装置。
【請求項２】
半導体チップの主面上に形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、
前記溝内に充填された導電層と、
前記電極パッドと前記導電層とを接続する配線層とを備えることを特徴とする半導体装置。
【請求項３】
積層された半導体チップと、
前記半導体チップの側壁にそれぞれ形成され、前記半導体チップ間の層間接続を行う導電層と、
前記半導体チップの主面上にそれぞれ形成され、前記導電層に接続された配線層とを備えることを特徴とする半導体モジュール。
【請求項４】
積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、
前記電極パッドと前記導電層とそれぞれを接続する配線層とを備えることを特徴とする半導体モジュール。
【請求項５】
積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記電極パッドと前記導電層とをそれぞれを接続する配線層と、
前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、
前記ピン状端子が立てられたインターポーザ基板と、
前記ピン状端子を介して前記溝内に充填された導電層とを備えることを特徴とする半導体モジュール。
【請求項６】
前記半導体チップは、絶縁性樹脂を介して積層されていることを特徴とする請求項３〜５のいずれか１項記載の半導体モジュール。
【請求項７】
配線層が主面上に形成されたインターポーザ基板と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填された導電層とを備えることを特徴とする半導体モジュール。
【請求項８】
積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする半導体モジュール。
【請求項９】
開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする半導体モジュール。
【請求項１０】
積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、
前記電極パッドと前記導電層とそれぞれを接続する配線層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１１】
積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記電極パッドと前記導電層とをそれぞれを接続する配線層と、
前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、
前記ピン状端子が立てられたインターポーザ基板と、
前記ピン状端子を介して前記溝内に充填された導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１２】
積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１３】
開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項１４】
半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、
前記掘り込み部内に絶縁膜を形成する工程と、
前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、
前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
半導体チップの側壁に導電層を形成する工程と、
前記半導体チップの側壁に形成された導電層を介して層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項１７】
半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により形成された半導体チップを積層する工程と、
前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項１８】
半導体ウェハの切断線上に貫通電極を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通電極を介して、前記切断により形成された半導体チップの層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項１９】
配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、
前記掘り込み部内に絶縁膜を形成する工程と、
前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、
前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により形成された半導体チップを積層する工程と、
前記切断により分割された貫通孔に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項２０】
半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、
前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項２１】
側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、
上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項２２】
側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、
主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法に関し、特に、半導体チップの積層構造における層間接続方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、半導体チップの積層構造を実現するため、ドライエッチングを用いることで、半導体基板に貫通孔を形成し、その貫通孔に埋め込まれた貫通電極を介して半導体基板間の層間接続を行う方法があった。
図１４、１５は、従来の半導体モジュールの製造方法を示す断面図である。
図１４（ａ）において、半導体基板１０１の能動面１０１´にはパッド電極１０２が形成されている。そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、パッド電極１０２を介して掘り込み部１０３を半導体基板１０１に形成する。
【０００３】
ここで、半導体基板１０１の厚みＴ１１は、例えば、６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、掘り込み部１０３の深さＤ２は、例えば、７０μｍとすることができる。
次に、図１４（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部１０３内の底面および側面に絶縁膜１０４を形成する。なお、絶縁膜１０４としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。
【０００４】
次に、図１４（ｃ）に示すように、例えば、スパッタまたは蒸着などにより、掘り込み部１０３内を含む半導体基板１０１上にシード電極１０５を形成する。なお、シード電極１０５としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷなどの導電材料を用いることができる。
そして、掘り込み部１０３に対応した位置に開口部１０６´が設けられたメッキレジスト層１０６を、シード電極１０５が形成された半導体基板１０１上に形成する。
【０００５】
そして、シード電極１０５をメッキ端子とした電解メッキを行うことにより、メッキレジスト層１０６に設けられた開口部１０６´を介し、掘り込み部１０３内に埋め込み電極１０７を形成する。
ここで、埋め込み電極１０７は、掘り込み部１０３上に盛り上がるようにして、掘り込み部１０３だけでなく、開口部１０６´を埋め込むように形成することができる。これにより、埋め込み電極１０７を半導体基板１０１上に突出させることができ、図１５（ｄ）における層間接続を安定して行うことができる。
【０００６】
なお、埋め込み電極１０７としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどを用いることができる。
次に、図１４（ｄ）に示すように、メッキレジスト層１０６を除去し、埋め込み電極１０７をマスクとして、シード電極１０６をエッチングすることにより、半導体ウェハＷの能動面１０１´を露出させる。
【０００７】
次に、図１５（ａ）に示すように、バックグラインドを用いて半導体基板１０１の裏面１０１´´を研削することにより、半導体基板１０１を薄型化する。
ここで、半導体基板１０１の裏面１０１´´のバックグラインドは、絶縁膜１０４が露出する手前で終了させ、バックグラインド後の半導体基板１０１の厚みＴ１２は、例えば、１００μｍとすることができる。
【０００８】
次に、図１５（ｂ）に示すように、半導体基板１０１の裏面１０１´´をドライエッチングすることにより、半導体基板１０１をさらに薄型化し、掘り込み部１０３を貫通させて、半導体基板１０１に貫通孔１０３´を形成するとともに、絶縁膜１０４で覆われた埋め込み電極１０７の先端を露出させて、貫通電極１０７´を形成する。なお、ドライエッチング後の半導体基板１０１の厚みＴ１３は、例えば、５０μｍとすることができる。また、半導体基板１０１の裏面１０１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
【０００９】
次に、図１５（ｃ）に示すように、貫通電極１０７´の先端の絶縁膜１０４をドライエッチングすることにより、貫通電極１０７´の先端の絶縁膜１０４を除去する。なお、貫通電極１０７´の先端の絶縁膜１０４のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
次に、図１５（ｄ）に示すように、各半導体基板１０１ａ〜１０１ｃに形成された貫通電極１０７ａ〜１０７ｃが接触するようにして、半導体基板１０１ａ〜１０１ｃを積層し、半導体基板１０１ａ〜１０１ｃ間の隙間に樹脂１０８ａ、１０８ｂをそれぞれ注入することにより、半導体基板１０１ａ〜１０１ｃの積層構造を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体モジュールの製造方法では、半導体基板１０１ａ〜１０１ｃ内に貫通電極１０７ａ〜１０７ｃが形成され、層間接続を行うためには、上下層の貫通電極１０７ａ〜１０７ｃの位置を合わせる必要がある。
このため、従来の半導体モジュールでは、上下層の貫通電極１０７ａ〜１０７ｃの位置合わせを容易にするためには、貫通電極１０７ａ〜１０７ｃの径を拡大する必要があり、その分だけチップサイズが大きくなるという問題があった。
【００１１】
また、従来の半導体モジュールでは、層間接続を行うためには、上下層の貫通電極１０７ａ〜１０７ｃを接合させる必要がある。
このため、チップサイズが大きくなると、半導体基板１０１ａ〜１０１ｃの反りや、貫通電極１０７ａ〜１０７ｃの高さのバラツキなどにより、上下層の貫通電極１０７ａ〜１０７ｃの接合が不十分になり、層間接続の信頼性が劣化するという問題があった。
そこで、本発明の目的は、チップサイズの拡大を抑制しつつ、層間接続の信頼性を向上させることが可能な半導体装置、半導体モジュール、電子機器、半導体装置の製造方法および半導体モジュールの製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、請求項１記載の半導体装置によれば、半導体チップの主面上に形成された配線層と、前記配線層に接続され、前記半導体チップの側壁に形成された層間接続用導電層とを備えることを特徴とする。
これにより、半導体チップの能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となる。
【００１３】
このため、チップサイズの拡大を抑制しつつ、層間接続を行うための導電層を容易に拡大することが可能となるとともに、半導体チップを積層した後に層間接続用導電層を形成することが可能となる。
この結果、上下層の層間接続用導電層の位置合わせを容易に行うことが可能となるとともに、上下層の層間接続用導電層の接合を行う際に、層間接続用導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。
【００１４】
また、請求項２記載の半導体装置によれば、半導体チップの主面上に形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面に形成された溝と、前記溝内に充填された導電層と、前記電極パッドと前記導電層とを接続する配線層とを備えることを特徴とする。
これにより、半導体チップの側壁に導電材料を流し込むことで、半導体チップの側壁に導電層を充填することが可能となり、半導体チップを積層した後に、層間接続を行うための導電層を形成することが可能となるとともに、半導体チップの能動領域に貫通電極を設ける必要がなくなる。
【００１５】
このため、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。
また、請求項３記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの側壁にそれぞれ形成され、前記半導体チップ間の層間接続を行う導電層と、前記半導体チップの主面上にそれぞれ形成され、前記導電層に接続された配線層とを備えることを特徴とする。
【００１６】
これにより、半導体チップの側壁を介して層間接続を行うことが可能となり、貫通電極を能動面に形成する必要がなくなる。
このため、チップサイズの増大を抑制しつつ、層間接続の位置合わせを容易にして、接続信頼性を向上させることが可能となる。
また、請求項４記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、前記電極パッドと前記導電層とそれぞれを接続する配線層とを備えることを特徴とする。
【００１７】
これにより、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となり、半導体チップを積層する際に、上下層の貫通電極の接合を行う必要がなくなる。
このため、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。
【００１８】
また、請求項５記載の半導体モジュールによれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記電極パッドと前記導電層とをそれぞれを接続する配線層と、前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、前記ピン状端子が立てられたインターポーザ基板と、前記ピン状端子を介して前記溝内に充填された導電層とを備えることを特徴とする。
【００１９】
これにより、ピン状端子に沿って半導体チップをインターポーザ基板上に積層することで、半導体チップの位置合わせを図ることが可能となるとともに、ピン状端子に沿ってハンダ材などを容易に付着させることが可能となる。
このため、ハンダディップなどにより、切断面に形成された溝に沿って導電層を容易に充填することが可能となり、半導体チップの３次元実装を容易に実現することが可能となる。
また、請求項６記載の半導体モジュールによれば、前記半導体チップは、絶縁性樹脂を介して積層されていることを特徴とする。
【００２０】
これにより、半導体チップ上に絶縁性樹脂をべた塗りすることで、層間接続を可能としつつ、半導体チップ間の絶縁を図ることが可能となる。
このため、製造工程を複雑化することなく、半導体チップの絶縁を図ることが可能となるとともに、半導体チップの封止性を容易に向上させて、半導体モジュールの信頼性を向上させることが可能となる。
また、請求項７記載の半導体モジュールによれば、配線層が主面上に形成されたインターポーザ基板と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填された導電層とを備えることを特徴とする。
【００２１】
これにより、半導体チップをインターポーザ基板に実装した場合においても、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となり、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
また、請求項８記載の半導体モジュールによれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする。
【００２２】
これにより、半導体チップをインターポーザ基板に実装した場合においても、半導体チップの突出の影響を回避しつつ、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となる。
このため、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、貫通電極の高さのバラツキやインターポーザ基板の反りの影響をなくしつつ、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。
【００２３】
また、請求項９記載の半導体モジュールによれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする。
【００２４】
これにより、平板状のインターポーザ基板に半導体チップを実装した場合においても、半導体チップの突出の影響を回避しつつ、インターポーザ基板の側壁を介して半導体チップの層間接続を行うことが可能となる。
このため、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の構造を複雑化することなく、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。
【００２５】
また、請求項１０記載の電子機器によれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記溝内に充填され、前記半導体チップ間の層間接続を行う導電層と、前記電極パッドと前記導電層とそれぞれを接続する配線層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００２６】
これにより、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となり、チップサイズの拡大を抑制しつつ、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となる。
【００２７】
また、請求項１１記載の電子機器によれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記電極パッドと前記導電層とをそれぞれを接続する配線層と、前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、前記ピン状端子が立てられたインターポーザ基板と、前記ピン状端子を介して前記溝内に充填された導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００２８】
これにより、半導体チップを精度よく積層することが可能となるとともに、切断面に形成された溝に沿って導電層を容易に充填することが可能となり、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となる。
【００２９】
また、請求項１２記載の電子機器によれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００３０】
これにより、半導体チップの種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、様々の機能を電子機器に容易に付加することが可能となる。
【００３１】
また、請求項１３記載の電子機器によれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００３２】
これにより、半導体チップの種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の複雑化を防止しつつ、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、コストアップを抑制しつつ、様々の機能を電子機器に容易に付加することが可能となる。
【００３３】
また、請求項１４記載の半導体装置の製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
これにより、半導体ウェハの平面上で加工を行うことで、半導体ウェハの側壁に溝を形成することが可能となり、半導体ウェハの切断面を直接加工することなく、半導体ウェハの切断面に導電層を容易に充填することが可能となる。
【００３４】
このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることができ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となることから、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。
【００３５】
また、請求項１５記載の半導体装置の製造方法によれば、配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、前記掘り込み部内に絶縁膜を形成する工程と、前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
【００３６】
これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することが可能となり、半導体ウェハの切断面を直接加工することなく、半導体ウェハの切断面に導電層を容易に充填することが可能となるとともに、半導体ウェハを切断するために必要なマージン領域を有効活用して、層間接続を行うことが可能となる。
このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることが可能となるとともに、能動領域を犠牲にして、貫通電極を形成する必要がなくなる。
【００３７】
この結果、チップサイズの拡大を抑制しつつ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。
また、請求項１６記載の半導体モジュールの製造方法によれば、半導体チップの側壁に導電層を形成する工程と、前記半導体チップの側壁に形成された導電層を介して層間接続を行う工程とを備えることを特徴とする。
【００３８】
これにより、能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となり、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくして、層間接続の信頼性を向上させることが可能となる。
また、請求項１７記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により形成された半導体チップを積層する工程と、前記切断により分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
【００３９】
これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することができ、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となる。
このため、半導体チップを積層する際に、上下層の貫通電極の接合を行う必要がなくなり、半導体チップの位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、層間接続の信頼性を向上させることが可能となる。
【００４０】
また、請求項１８記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通電極を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通電極を介して、前記切断により形成された半導体チップの層間接続を行う工程とを備えることを特徴とする。
これにより、貫通電極が形成された半導体ウェハを切断することで、半導体ウェハの側壁に導電層を一括して形成することができる。
【００４１】
このため、半導体ウェハの切断後の導電材料の充填工程を省略しつつ、半導体ウェハの切断面に導電層を精度よく形成することが可能となるとともに、半導体ウェハを切断するために必要なマージン領域を有効活用して、層間接続を行うことが可能となる。
また、請求項１９記載の半導体モジュールの製造方法によれば、配線層が形成された半導体ウェハの切断線上に掘り込み部を形成する工程と、前記掘り込み部内に絶縁膜を形成する工程と、前記絶縁膜を覆うとともに、前記配線層に接続されるアンダーバリアメタル層を形成する工程と、前記半導体ウェハの裏面を薄型化することにより、前記掘り込み部を貫通させ、前記切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により形成された半導体チップを積層する工程と、前記切断により分割された貫通孔に導電層を充填する工程とを備えることを特徴とする。
【００４２】
これにより、貫通孔が形成された半導体ウェハを切断することで、半導体ウェハの側壁に溝を形成することが可能となるとともに、積層された半導体チップの側壁に導電材料を流し込むことで、半導体チップの層間接続を行うことが可能となる。
このため、製造工程を煩雑化させることなく、半導体チップの側壁に導電層を設けることが可能となるとともに、能動領域を犠牲にして、貫通電極を形成する必要がなくなる。
この結果、チップサイズの拡大を抑制しつつ、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、上下層の導電層の接合を行う際に、導電層の高さのバラツキや半導体チップの反りの影響をなくすことが可能となり、スループットの低下を抑制しつつ、層間接続の信頼性を向上させることが可能となる。
【００４３】
また、請求項２０記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
これにより、ピン状端子に沿って半導体チップをインターポーザ基板上に積層することで、半導体チップの位置合わせを図ることが可能となるとともに、ピン状端子に沿ってハンダ材などを容易に付着させることが可能となり、半導体チップの３次元実装を容易に実現することが可能となる。
【００４４】
また、請求項２１記載の半導体モジュールの製造方法によれば、側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、貫通電極の高さのバラツキやインターポーザ基板の反りの影響をなくしつつ、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。
【００４５】
また、請求項２２記載の半導体モジュールの製造方法によれば、側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の構造を複雑化することなく、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。
【発明の効果】
【００４６】
以上説明したように、本発明によれば、半導体チップの側壁を介して層間接続を行うことにより、能動領域に貫通電極を設けることなく、半導体チップの層間接続を行うことが可能となり、上下層の導電層の位置合わせを容易に行うことが可能となるとともに、導電層の高さのバラツキや半導体チップの反りの影響をなくして、層間接続の信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施形態に係る半導体装置の製造方法および半導体モジュールの製造方法について、図面を参照しながら説明する。
図１、２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図、図３、４は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図である。
図１（ａ）および図３（ａ）において、半導体ウェハＷ上には、スクライブラインＳＬで区画された能動領域７が形成され、半導体ウェハＷの能動面１´には、パッド電極２が形成されるとともに、パッド電極２は、スクライブラインＳＬ上まで延伸された配線層３に接続されている。
【００４８】
そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、半導体ウェハＷのスクライブラインＳＬに掘り込み部４を形成する。
次に、図１（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部４内に絶縁膜５を形成する。なお、絶縁膜５としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。
【００４９】
そして、例えば、フォトリソグラフィー技術およびスパッタ技術を用いることにより、絶縁膜５で覆われた掘り込み部４内にアンダーバリアメタル膜６を形成するとともに、掘り込み部４内に形成されたアンダーバリアメタル膜６を配線層３に接続する。なお、アンダーバリアメタル膜６としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。
【００５０】
次に、図１（ｃ）に示すように、バックグラインドを用いて半導体ウェハＷの裏面１´´を研削することにより、半導体ウェハＷを薄型化する。
ここで、半導体ウェハＷの裏面１´´のバックグラインドは、絶縁膜５が露出する手前で終了させる。
そして、半導体ウェハＷがバックグラインドにより薄型化されると、半導体ウェハＷの裏面１´´をドライエッチングすることにより、半導体ウェハＷをさらに薄型化するとともに、掘り込み部４底面の絶縁膜５およびアンダーバリアメタル膜６を除去し、掘り込み部４を貫通させて、半導体ウェハＷに貫通孔４´を形成する。なお、半導体ウェハＷの裏面１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができ、絶縁膜４のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
【００５１】
次に、図１（ｄ）および図３（ｂ）に示すように、貫通孔４´が形成された半導体ウェハＷをスクライブラインＳＬに沿って切断し、貫通孔４´を縦方向に分割することにより、半導体基板１の側壁に溝４´´を形成する。
次に、図２（ａ）および図４（ａ）に示すように、側壁に溝４ａ〜４ｃがそれぞれ形成された半導体基板１ａ〜１ｃを、樹脂層８ａ、８ｂを介して積層する。ここで、半導体基板１ａ〜１ｃおよび樹脂層８ａ、８ｂを積層する場合、各半導体基板１ａ〜１ｃの側壁に形成された溝４ａ〜４ｃが縦方向に揃うようにする。
【００５２】
次に、図２（ｂ）および図４（ｂ）に示すように、樹脂層８ａ、８ｂに跨がるようにして、溝４ａ〜４ｃ内に導電材料１１を充填することにより、各半導体基板１ａ〜１ｃに形成されたパッド電極２ａ〜２ｃを層間接続する。
なお、溝４ａ〜４ｃ内に充填する導電材料１１としては、例えば、Ａｇペーストやハンダペースト、あるいは導電性スリラーなどを用いることができる。
【００５３】
図５は、本発明の一実施形態に係る導電材料の充填方法を示す側面図である。
図５（ａ）において、溝４ａ〜４ｃ内に導電材料１１を充填する場合、積層された半導体基板１ａ〜１ｃの壁面上に導電材料１１を塗布する。
そして、導電材料１１が塗布された半導体基板１ａ〜１ｃの壁面上でステージ１２をスライドさせ、半導体基板１ａ〜１ｃの壁面上の導電材料１１を擦り取ることにより、溝４ａ〜４ｃ内に導電材料１１を充填する。
【００５４】
これにより、半導体基板１ａ〜１ｃの側壁に導電材料１１を充填することで、半導体基板１ａ〜１ｃの層間接続を行なうことが可能となり、半導体基板１ａ〜１ｃを積層した後に、層間接続を行うための導電層を形成することが可能となるとともに、半導体基板１ａ〜１ｃの能動面に貫通電極を設ける必要がなくなる。
このため、チップサイズの増大を抑制しつつ、溝４ａ〜４ｃの幅を容易に拡大することが可能となり、半導体基板１ａ〜１ｃを積層する際の位置合わせを容易化することが可能となるとともに、貫通電極の高さのバラツキや半導体基板１ａ〜１ｃの反りの影響を受けることなく、半導体基板１ａ〜１ｃの層間接続を行なうことが可能となり、積層構造の小型化を図りつつ、層間接続の信頼性を向上させることが可能となる。
【００５５】
また、半導体基板１ａ〜１ｃの側壁を介して層間接続を行なうことにより、層間接続の妨げになることなく、半導体基板１ａ〜１ｃの全面に樹脂層８ａ、８ｂをべた塗りすることが可能となる。
このため、製造工程を複雑化することなく、半導体基板１ａ〜１ｃ間の絶縁を図ることが可能となるとともに、半導体基板１ａ〜１ｃの封止性を容易に向上させて、半導体モジュールの信頼性を向上させることが可能となる。
【００５６】
図６、７は、本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。
図６（ａ）において、半導体基板２１上には能動領域２７が形成されるとともに、半導体基板２１の側壁には溝２４が形成され、半導体基板２１の能動面２１´には、パッド電極２２および配線層２３が形成されている。また、パッド電極２３は、溝２４まで延伸された配線層２３に接続され、溝２４の表面は絶縁膜２５で覆われるとともに、絶縁膜２５で覆われた溝２４内には、配線層２３に接続されたアンダーバリアメタル膜２６が形成されている。
【００５７】
一方、図６（ｂ）において、インターポーザ基板３１上には、半導体基板２１の溝２４の配置に対応するように、ピン状端子３２が立てられ、インターポーザ基板３１の裏面にはバンプ電極３３が形成され、ピン状端子３２とバンプ電極３３とは内部配線により接続されている。
なお、ピン状端子３２は、例えば、Ｃｕなどのハンダ濡れ性のよい金属材料、または表面がハンダメッキされた金属材料などで構成することができ、ピン状端子３２の径は、ピン状端子３２が溝２４内に収まるように設定することができる。
【００５８】
そして、半導体基板２１の積層構造を実現する場合、ピン状端子３２が半導体基板２１の溝２４内にはめ込まれるようにして、半導体基板２１をピン状端子３２に沿ってインターポーザ基板３１上に積み上げる。
この結果、図７（ａ）に示すように、樹脂層２８ａ、２８ｂによって層間絶縁された半導体基板２１ａ〜２１ｃの積層構造を形成することができる。ここで、各半導体基板２１ａ〜２１ｃには溝２４ａ〜２４ｃが形成され、各溝２４ａ〜２４ｃの表面は絶縁膜２５ａ〜２５ｃでそれぞれ覆われるとともに、絶縁膜２５ａ〜２５ｃで覆われた溝２４ａ〜２４ｃ内には、アンダーバリアメタル膜２６ａ〜２６ｃがそれぞれ形成されている。そして、例えば、半導体基板２１ａ上に形成されたパッド電極２２ａは配線層２３ａを介してアンダーバリアメタル膜２６ａに接続されている。
【００５９】
次に、図７（ｂ）に示すように、ハンダディップなどにより、ピン状端子３２に沿って導電材料３４を付着させることにより、樹脂層２８ａ、２８ｂに跨がるようにして、溝２４ａ〜２４ｃ内に導電材料３４を充填する。
これにより、ピン状端子３２に沿って半導体基板２１ａ〜２１ｃを積み上げていくことにより、溝２４ａ〜２４ｃの位置を揃えながら、半導体基板２１ａ〜２１ｃを積層することができ、位置合わせにかかる手間を軽減させて、半導体基板２１ａ〜２１ｃの積層構造を容易に実現することが可能となる。
【００６０】
また、ピン状端子３２をハンダ濡れ性のよい金属材料で構成することにより、ハンダディップなどにより、導電材料３４を溝２４ａ〜２４ｃ内に一括して充填することができる。
また、ピン状端子３２をハンダメッキされた金属材料などで構成することにより、熱処理を行なうことで、樹脂層２８ａ、２８ｂを介して溝２４ａ〜２４ｃを一括してハンダ接続することができる。
【００６１】
図８、９は、本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。
図８において、半導体基板４１上には能動領域４２が形成されるとともに、半導体基板４１の能動面にはパッド電極４３が形成されている。
一方、インターポーザ基板５１上には端子電極５２および配線層５３が形成されるとともに、インターポーザ基板５１の側壁には溝５４が形成され、端子電極５２は、溝５４まで延伸された配線層５３に接続されている。
【００６２】
また、インターポーザ基板５１の側壁に形成された溝５４内には、配線層５３に接続されたアンダーバリアメタル膜５５が形成され、インターポーザ基板５１の裏面には、半導体基板４１を収容可能な凹部５７が設けられている。
なお、インターポーザ基板５１としては、例えば、樹脂基板やセラミック基板、またはガラスエポキシ基板などを用いることができ、アンダーバリアメタル膜５５としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。
【００６３】
そして、半導体基板５１は、インターポーザ基板５１上に実装され、半導体基板５１上のパッド電極４３は、ワイヤ５６により、インターポーザ基板５１上の端子電極５２と接続されている。
そして、図９（ａ）に示すように、半導体基板がそれぞれ実装されたインターポーザ基板５１ａ〜５１ｃを積層することにより、半導体基板の３次元実装構造を実現することができる。
【００６４】
ここで、インターポーザ基板５１ａ〜５１ｃの裏面に凹部５７ａ〜５７ｃをそれぞれ設けることにより、インターポーザ基板５１ａ〜５１ｃにそれぞれ実装された半導体基板を、上層のインターポーザ基板５１ａ〜５１ｃの凹部５７ａ〜５７ｃにそれぞれ収容することが可能となり、半導体基板がそれぞれ実装されたインターポーザ基板５１ａ〜５１ｃを精度よく積層することが可能となる。
【００６５】
なお、各インターポーザ基板５１ａ〜５１ｃの側壁には溝５４ａ〜５４ｃがそれぞれ形成されるとともに、各インターポーザ基板５１ａ〜５１ｃの裏面には凹部５７ａ〜５７ｃがそれぞれ形成され、各溝５４ａ〜５４ｃ内には、アンダーバリアメタル膜５５ａ〜５５ｃがそれぞれ形成されている。
そして、例えば、インターポーザ基板５１ａ上には端子電極５２ａおよび配線層５３ａが形成され、端子電極５２ａは、配線層５３ａを介してアンダーバリアメタル膜５５ａに接続され、インターポーザ基板５１ａ上には半導体基板４１ａが実装され、半導体基板４１ａ上のパッド電極４３ａは、ワイヤ５６ａにより、インターポーザ基板５１ａ上の端子電極５２ａと接続されている。
【００６６】
次に、図９（ｂ）に示すように、インターポーザ基板５１ａ〜５１ｃの側壁にそれぞれ形成された溝５４ａ〜５４ｃ内に導電材料５８を充填することにより、インターポーザ基板５１ａ〜５１ｃを介して、半導体基板の層間接続を実現する。
これにより、半導体基板５１の種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体基板５１の３次元実装を容易に実現することが可能となるとともに、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、様々の機能を電子機器に容易に付加することが可能となる。
【００６７】
図１０、１１は、本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
図１０（ａ）において、インターポーザ基板７１上には配線層７３が形成されるとともに、インターポーザ基板７１の側壁には溝７４が形成され、インターポーザ基板７１の側壁に形成された溝７４内には、配線層７３に接続されたアンダーバリアメタル膜７５が形成されている。
【００６８】
そして、半導体基板６１は、フェースダウンによりインターポーザ基板７１上に実装され、半導体基板６１のパッド電極は、配線層７３を介してアンダーバリアメタル膜７５に接続されている。
一方、図１０（ｂ）において、中間基板８１には半導体基板６１を収容可能な開口部８６が設けられ、中間基板８１の側壁には溝８４が形成され、中間基板８１の側壁に形成された溝８４内には、アンダーバリアメタル膜８５が形成されている。
【００６９】
なお、インターポーザ基板７１および中間基板８１としては、例えば、樹脂基板やセラミック基板、またはガラスエポキシ基板などを用いることができ、アンダーバリアメタル膜７５、８５としては、例えば、ＴｉＷ、ＴｉＮ、ＣｒまたはＮｉなどを用いることができる。
そして、図１１（ａ）に示すように、中間基板８１ａ、８１ｂをそれぞれ間に挟みつつ、半導体基板がそれぞれ実装されたインターポーザ基板７１ａ〜７１ｃを積層することにより、半導体基板の３次元実装構造を実現することができる。
【００７０】
ここで、インターポーザ基板７１ａ〜７１ｃの間に中間基板８１ａ、８１ｂをそれぞれ挟むことにより、インターポーザ基板７１ａ〜７１ｃにそれぞれ実装された半導体基板を、中間基板８１ａ、８１ｂの開口部にそれぞれ収容することが可能となり、半導体基板がそれぞれ実装されたインターポーザ基板７１ａ〜７１ｃを精度よく積層することが可能となる。
【００７１】
また、中間基板８１ａ、８１ｂの側壁にも溝８４ａ、８４ｂを設けることにより、インターポーザ基板７１ａ〜７１ｃの間に中間基板８１ａ、８１ｂを挟んだ場合においても、インターポーザ基板７１ａ〜７１ｃの側壁を介して層間接続を容易に行なうことが可能となる。
なお、各インターポーザ基板７１ａ〜７１ｃの側壁には溝７４ａ〜７４ｃがそれぞれ形成されるとともに、各溝７４ａ〜７４ｃ内には、アンダーバリアメタル膜７５ａ〜７５ｃがそれぞれ形成されている。
【００７２】
また、各中間基板８１ａ、８１ｂの側壁には溝８４ａ、８４ｃがそれぞれ形成されるとともに、各溝８４ａ、８４ｂ内には、アンダーバリアメタル膜８５ａ、８５ｂがそれぞれ形成されている。
そして、例えば、インターポーザ基板７１ａ上には、アンダーバリアメタル膜７５ａに接続された配線層７３ａが形成されるとともに、配線層７３ａに接続された半導体基板６１ａがフェースダウンで実装されている。
次に、図１１（ｂ）に示すように、インターポーザ基板７１ａ〜７１ｃおよび中間基板８１ａ、８１ｂの側壁にそれぞれ形成された溝７４ａ〜７４ｃ、８４ａ、８４ｃ内に導電材料８６を充填することにより、インターポーザ基板７１ａ〜７１ｃおよび中間基板８１ａ、８１ｂを介して、半導体基板の層間接続を実現する。
【００７３】
これにより、半導体基板７１の種類やチップサイズが異なる場合においても、チップサイズの拡大を抑制しつつ、半導体基板７１の３次元実装を容易に実現することが可能となるとともに、インターポーザ基板７１ａ〜７１ｃの複雑化を防止しつつ、層間接続の信頼性を向上させることが可能となる。
このため、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることが可能となるとともに、コストアップを抑制しつつ、様々の機能を電子機器に容易に付加することが可能となる。
【００７４】
図１２、１３は、本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
図１２（ａ）において、半導体ウェハＷ上には、スクライブラインＳＬで区画された能動領域が形成され、半導体ウェハＷの能動面９１´には、パッド電極９２が形成されるとともに、パッド電極９２は、スクライブラインＳＬ上まで延伸された配線層９３に接続されている。
そして、例えば、フォトリソグラフィー技術およびドライエッチング技術を用いることにより、半導体ウェハＷのスクライブラインＳＬに掘り込み部９４を形成する。
【００７５】
ここで、半導体ウェハＷの厚みＴ１は、例えば、６インチウェハを用いた場合、６２５μｍ、８インチウェハを用いた場合、７２５μｍとすることができ、掘り込み部９４の深さＤ１は、例えば、７０μｍとすることができる。
次に、図１２（ｂ）に示すように、例えば、フォトリソグラフィー技術およびＣＶＤ技術を用いることにより、掘り込み部９４内の底面および側面に絶縁膜９５を形成する。なお、絶縁膜９５としては、例えば、酸化珪素膜または窒化珪素膜などを用いることができる。
【００７６】
次に、図１２（ｃ）に示すように、例えば、スパッタまたは蒸着などにより、掘り込み部９４内を含む半導体基板９１上にシード電極９６を形成する。なお、シード電極９６としては、例えば、ニッケルＮｉ、クロムＣｒ、チタンＴｉ、タングステンＷなどの導電材料を用いることができる。
そして、掘り込み部９４に対応した位置に開口部９７´が設けられたメッキレジスト層９７を、シード電極９６が形成された半導体基板９１上に形成する。ここで、開口部９７´の大きさは、開口部９７´が配線層９３上にかかるように設定する。
【００７７】
そして、シード電極９６をメッキ端子とした電解メッキを行うことにより、メッキレジスト層９７に設けられた開口部９７´を介し、掘り込み部９４および開口部９７´内に埋め込み電極９８を形成する。
なお、埋め込み電極９８としては、例えば、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどからなる１層構造の他、ニッケルＮｉ、銅Ｃｕ、金Ａｕなどの金属上にＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ｚｕなどのハンダ材が積層された２層構造を用いるようにしてもよい。
【００７８】
また、埋め込み電極９８の形成は、電解メッキを用いる方法のほか、無電解メッキを用いてもよく、また、例えば、インクジェット法により、導電性スラリーや導電性ペーストなどを掘り込み部９４内に吐出させるようにしてもよい。
次に、図１２（ｄ）に示すように、メッキレジスト層９７を除去し、埋め込み電極９８をマスクとして、シード電極９６をエッチングすることにより、半導体ウェハＷの能動面９１´を露出させる。
【００７９】
次に、図１３（ａ）に示すように、バックグラインドを用いて半導体ウェハＷの裏面９１´´を研削することにより、半導体ウェハＷを薄型化する。
ここで、半導体ウェハＷの裏面９１´´のバックグラインドは、絶縁膜９５が露出する手前で終了させ、バックグラインド後の半導体ウェハＷの厚みＴ２は、例えば、１００μｍとすることができる。
【００８０】
次に、図１３（ｂ）に示すように、半導体ウェハＷの裏面９１´´をドライエッチングすることにより、半導体ウェハＷをさらに薄型化し、掘り込み部９３を貫通させて、半導体ウェハＷに貫通孔９４´を形成するとともに、絶縁膜９５で覆われた埋め込み電極９８の先端を露出させて、貫通電極９８´を形成する。なお、ドライエッチング後の半導体ウェハＷの厚みＴ３は、例えば、５０μｍとすることができる。また、半導体ウェハＷの裏面９１´´のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
【００８１】
次に、図１３（ｃ）に示すように、貫通電極９８´の先端の絶縁膜９５をドライエッチングすることにより、貫通電極９８´の先端の絶縁膜９５を除去する。なお、貫通電極９８´の先端の絶縁膜９５のドライエッチング時のエッチングガスとしては、例えば、Ｃｌ2、ＨＢｒ、ＳＦ6などを用いることができる。
次に、図１３（ｄ）に示すように、貫通電極９８´が形成された半導体ウェハＷをスクライブラインＳＬに沿って切断し、貫通電極９８´を縦方向に分割することにより、半導体基板９１の側壁に溝９４´´を形成するとともに、溝９４´´内に埋め込まれた埋め込み電極９８´´を形成する。
【００８２】
次に、図１３（ｅ）に示すように、各半導体基板９１ａ〜９１ｃの溝９４ａ〜９４ｃに充填された埋め込み電極９８ａ〜９８ｃが接触するようにして、半導体基板９１ａ〜９１ｃを積層し、半導体基板９１ａ〜９１ｃ間の隙間に樹脂９９ａ、９９ｂをそれぞれ注入することにより、半導体基板９１ａ〜９１ｃの積層構造を形成する。
これにより、半導体ウェハＷをスクライブラインＳＬに沿って切断することで、半導体基板９１の側壁に埋め込み電極９８´´を一括して形成することができる。
このため、半導体ウェハＷの切断後に形成された溝９４´´内に導電材料を充填する必要がなくなり、製造工程を簡略化することが可能となるとともに、半導体基板９１の側壁に埋め込み電極９８´´を精度よく形成することが可能となり、半導体基板９１の側壁を用いた層間接続を安定して行うことが可能となる。
【００８３】
なお、上述した実施形態では、半導体チップの側壁を介して層間接続を行う方法について説明したが、本発明は、半導体チップに限定されることなく、例えば、薄膜トランジスタなどが形成されたガラス基板やサファイア基板の側壁を介して層間接続を行う方法に適用してもよい。
また、上述したバンプ電極構造は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の信頼性を劣化させることなく、電子機器の小型・軽量化を図ることが可能となる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１実施形態に係る半導体モジュールの製造方法を示す断面図である。
【図２】本発明の第１実施形態に係る半導体モジュールの製造方法を示す断面図である。
【図３】本発明の第１実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図４】本発明の第１実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図５】本発明の一実施形態に係る導電材料の充填方法を示す側面図である。
【図６】本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図７】本発明の第２実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図８】本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図９】本発明の第３実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図１０】本発明の第４実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図１１】本発明の第４実施形態に係る半導体モジュールの製造方法を示す斜視図である。
【図１２】本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
【図１３】本発明の第５実施形態に係る半導体モジュールの製造方法を示す断面図である。
【図１４】従来の半導体モジュールの製造方法を示す断面図である。
【図１５】従来の半導体モジュールの製造方法を示す断面図である。
【符号の説明】
【００８５】
Ｗ  半導体ウェハ  １、１ａ〜１ｃ、２１、２１ａ〜２１ｃ、４１、４１ａ、６１、６１ａ、９１、９１ａ〜９１ｃ  半導体基板、１´、２１´、９１´  能動面  １´´、９１´´  裏面、２、２２、２２ａ、４３、４３ａ、９２、９２ａ〜９２ｃ  パッド電極、３、２３、２３ａ、５３、５３ａ、７３、９３  配線、４、９４  掘り込み部、４´、９４´  貫通孔、４´´、４ａ〜４ｃ、２４、２４ａ〜２４ｃ、５４、５４ａ〜５４ｃ、７４、８４、７４ａ〜７４ｃ、８４ａ、８４ｂ、９４´´、９４ａ〜９４ｃ  溝、５、２５、２５ａ〜２５ｃ、９５絶縁膜、６、２６、２６ａ〜２６ｃ、５５、５５ａ〜５５ｃ、７５、８５、７５ａ〜７５ｃ、８５ａ、８５ｂ  アンダーバリアメタル層、７、２７、２７ａ、４２、４２ａ能動領域、８ａ、８ｂ、２８ａ、２８ｂ  樹脂層、１１、５８、８６、９８´´、９８ａ〜９８ｃ  導電材料、１２  ステージ、３１、５１ａ〜５１ｃ、７１、７１ａ〜７１ｃ  インターポーザ基板、３２  ピン状端子、３３  バンプ電極、３４  ハンダ充填部、５１  インターポーザ基板、５２、５２ａ  端子電極、５６  ワイヤ、５７、５７ａ〜５７ｃ  凹部、８１  ８１ａ、８１ｂ  中間基板、８６  開口部、９６  シード電極、９７  メッキレジスト層、９８  埋め込み電極、９８´  貫通電極、９９ａ、９９ｂ  樹脂層、ＳＬ  スクライブライン
【図１】
2008135763.tif 000003
【図２】
2008135763.tif 000004
【図３】
2008135763.tif 000005
【図４】
2008135763.tif 000006
【図５】
2008135763.tif 000007
【図６】
2008135763.tif 000008
【図７】
2008135763.tif 000009
【図８】
2008135763.tif 000010
【図９】
2008135763.tif 000011
【図１０】
2008135763.tif 000012
【図１１】
2008135763.tif 000013
【図１２】
2008135763.tif 000014
【図１３】
2008135763.tif 000015
【図１４】
2008135763.tif 000016
【図１５】
2008135763.tif 000017
【手続補正書】
【提出日】平成20年1月17日(2008.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする半導体モジュール。
【請求項２】
開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする半導体モジュール。
【請求項３】
積層された半導体チップと、
前記半導体チップの主面上にそれぞれ形成された電極パッドと、
前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、
前記電極パッドと前記導電層とをそれぞれを接続する配線層と、
前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、
前記ピン状端子が立てられたインターポーザ基板と、
前記ピン状端子を介して前記溝内に充填された導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項４】
積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、
前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、
前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項５】
開口部が形成された中間基板と、
前記中間基板を介して積層されたインターポーザ基板と、
前記インターポーザ基板の主面上に形成された配線層と、
前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、
前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、
前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、
前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、
前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項６】
半導体ウェハの切断線上に貫通孔を形成する工程と、
前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、
前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、
前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項７】
側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、
上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項８】
側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、
主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、
前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする半導体モジュールの製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、半導体モジュール、電子機器および半導体モジュールの製造方法に関し、特に、半導体チップの積層構造における層間接続方法に適用して好適なものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、従来の半導体モジュールでは、層間接続を行うためには、上下層の貫通電極１０７ａ〜１０７ｃを接合させる必要がある。
このため、チップサイズが大きくなると、半導体基板１０１ａ〜１０１ｃの反りや、貫通電極１０７ａ〜１０７ｃの高さのバラツキなどにより、上下層の貫通電極１０７ａ〜１０７ｃの接合が不十分になり、層間接続の信頼性が劣化するという問題があった。
そこで、本発明の目的は、チップサイズの拡大を抑制しつつ、層間接続の信頼性を向上させることが可能な半導体モジュール、電子機器および半導体モジュールの製造方法を提供することである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上述した課題を解決するために、請求項１記載の半導体モジュールによれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部とを備えることを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、請求項２記載の半導体モジュールによれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層とを備えることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、請求項３記載の電子機器によれば、積層された半導体チップと、前記半導体チップの主面上にそれぞれ形成された電極パッドと、前記半導体チップを厚み方向に横切るようにして、前記半導体チップの切断面にそれぞれ形成された溝と、前記電極パッドと前記導電層とをそれぞれを接続する配線層と、前記溝内にはめ込まれるようにして、前記半導体チップの積層方向に配置されたピン状端子と、前記ピン状端子が立てられたインターポーザ基板と、前記ピン状端子を介して前記溝内に充填された導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
また、請求項４記載の電子機器によれば、積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された溝と、前記溝内に充填され、前記インターポーザ基板間の層間接続を行う導電層と、前記インターポーザ基板の裏面に形成され、前記半導体チップを収容する凹部と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、請求項５記載の電子機器によれば、開口部が形成された中間基板と、前記中間基板を介して積層されたインターポーザ基板と、前記インターポーザ基板の主面上に形成された配線層と、前記配線層に接続され、前記インターポーザ基板上に実装された半導体チップと、前記インターポーザ基板を厚み方向に横切るようにして、前記インターポーザ基板の側壁に形成された第１の溝と、前記中間基板を厚み方向に横切るようにして、前記中間基板の側壁に形成された第２の溝と、前記第１および第２の溝内に充填され、前記中間基板を介して前記インターポーザ基板間の層間接続を行う導電層と、前記導電層を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】削除
【補正の内容】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、請求項６記載の半導体モジュールの製造方法によれば、半導体ウェハの切断線上に貫通孔を形成する工程と、前記切断線に沿って前記半導体ウェハをチップ状に切断する工程と、前記切断により分割された貫通孔内にピン状端子がはめ込まれるようにして、前記ピン状端子が立てられたインターポーザ基板上に半導体チップを積層する工程と、前記分割された貫通孔内に導電層を充填する工程とを備えることを特徴とする。
これにより、ピン状端子に沿って半導体チップをインターポーザ基板上に積層することで、半導体チップの位置合わせを図ることが可能となるとともに、ピン状端子に沿ってハンダ材などを容易に付着させることが可能となり、半導体チップの３次元実装を容易に実現することが可能となる。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、請求項７記載の半導体モジュールの製造方法によれば、側壁に溝が形成され、裏面に凹部が形成されたインターポーザ基板上に半導体チップを実装する工程と、上層に積層されるインターポーザ基板の凹部に前記半導体チップが収まるようにして、半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、貫通電極の高さのバラツキやインターポーザ基板の反りの影響をなくしつつ、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、請求項８記載の半導体モジュールの製造方法によれば、側壁に溝が形成されたインターポーザ基板上に半導体チップを実装する工程と、主面に開口部が形成され、側壁に溝が形成された中間基板を介して、前記半導体チップが実装されたインターポーザ基板を積層する工程と、前記インターポーザ基板および前記中間基板の溝内に導電層を充填することにより、層間接続を行う工程とを備えることを特徴とする。
これにより、半導体チップの種類やチップサイズが異なる場合においても、半導体チップの３次元実装を容易に実現することが可能となるとともに、インターポーザ基板の構造を複雑化することなく、層間接続を実現することが可能となり、層間接続の信頼性を向上させることが可能となる。