(57)【要約】【課題】導電性ナノチューブをゲートとする製作が容易な高集積度のトランジスタ及びその製造方法を提供する。【解決手段】本発明によるトランジスタは、ナノチューブをゲートとして利用し、製造方法は、ナノチューブをチャンネルパターン時にマスクとして利用する。これにより、５０ｎｍ以下の線幅を有するトランジスタが得られる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられるチャンネル領域と、
前記チャンネル領域の両側に設けられるソース及びドレインと、
前記半導体基板上に形成されるものであって、ソースとドレインとの間で前記チャンネル領域を横切る伝導性ナノチューブによるゲートと、を備えることを特徴とするトランジスタ。
【請求項２】
前記伝導性ナノチューブは、ＣＮＴであることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記ゲートは、前記基板に固定された支持構造体により支持されていることを特徴とする請求項１に記載のトランジスタ。
【請求項４】
半導体基板の表面に伝導性ナノチューブを設ける工程と、
前記ナノチューブを横切る所定サイズのソース及びドレイン領域を定義する工程と、
前記ソース及びドレイン領域に金属物質膜を形成する工程と、
前記金属物質膜からナノチューブ上に形成された部分を除去して、前記金属物質膜から分離されたソース電極及びドレイン電極を前記ナノチューブの両側に形成する工程と、
前記イオン注入によりソースとドレイン電極との間に位置するナノチューブの下部のチャンネル領域をドーピングする工程と、を含むことを特徴とするトランジスタの製造方法。
【請求項５】
前記ソース及びドレイン形成領域に対応するサイズと位置とのウィンドウを有するフォトレジスト膜を、前記ナノチューブが配置された基板上に形成することによって、前記ソース及びドレイン形成領域を定義することを特徴とする請求項４に記載のトランジスタの製造方法。
【請求項６】
前記金属物質膜の形成工程は、
前記フォトレジスト膜上に金属物質を蒸着して、前記ウィンドウにより定義されたソース及びドレイン領域に金属物質膜を形成する工程と、
前記フォトレジスト膜を除去してフォトレジスト膜上に蒸着された金属物質を除去して、前記ソース及びドレイン形成領域にのみ前記金属物質膜を残留させる工程と、を含むことを特徴とする請求項５に記載のトランジスタの製造方法。
【請求項７】
前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項４に記載のトランジスタの製造方法。
【請求項８】
前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項５に記載のトランジスタの製造方法。
【請求項９】
前記ソース及びドレイン電極の形成工程は、
前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを形成することを特徴とする請求項６に記載のトランジスタの製造方法。
【請求項１０】
前記ナノチューブは、前記基板に対する水平成長法により形成することを特徴とする請求項４ないし９のうちいずれか一項に記載のトランジスタの製造方法。
【請求項１１】
前記ナノチューブは、別途の工程を通じて合成し、前記基板に対して支持構造物により固定することを特徴とする請求項４ないし９のうちいずれか一項に記載のトランジスタの製造方法。
【請求項１２】
前記ナノチューブは、ＣＮＴであることを特徴とする請求項１０に記載のトランジスタの製造方法。
【請求項１３】
前記ナノチューブは、ＣＮＴであることを特徴とする請求項１１に記載のトランジスタの製造方法。
【請求項１４】
前記ナノチューブは、ＣＮＴであることを特徴とする請求項４ないし９のうちいずれか一項に記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性ナノチューブをゲートとして利用する電界効果トランジスタ及びその製造方法に係り、特に半導体メモリ素子などに使われる電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積化が急激に進められるにつれて、古典的な構造のＣＭＯＳ半導体素子の縮小化、すなわちスケーリングが限界に達するようになった。スケーリングは、素子を高集積、高性能、低電力化するために、ゲート電極の幅と長さとを減らし、単位素子間の孤立面積を最小化し、ゲート絶縁層の厚さと接合深さとを薄くする方向に進められている。しかし、かかるあらゆる試みは、根本的にゲート制御能力が保証されねばならないので、窮極的にはトランジスタのＩｏｎ／Ｉｏｆｆ（ｏｎ−ｃｕｒｒｅｎｔ  ｏｆｆ−ｃｕｒｒｅｎｔ  ｒａｔｉｏ）が極大化されねばならない。２００１年ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）のロードマップによれば、最近に駆動電流を向上させるためにＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を利用したＵＴＢ−ＦＤ（Ｕｌｔｒａ−Ｔｈｉｎ  Ｂｏｄｙ  Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）ＳＯＩトランジスタ［非特許文献１］、Ｓｔｒａｉｎｅｄ  Ｓｉチャンネルを利用して電子移動度を向上させるＢａｎｄ−ｅｎｇｉｎｅｅｒｅｄトランジスタ［非特許文献２］などが研究されている。また、垂直トランジスタ［非特許文献３］、Ｆｉｎ−ＦＥＴ［非特許文献４］、二重ゲートトランジスタ［非特許文献５］など、多様な３次元構造のシリコントランジスタが試みられている。しかし、３次元ゲート構造のシリコントランジスタにおいては、ゲートの電界効果を極大化させるためにゲートの構造を変形させるのに工程上の難しさがある。特に、チャンネルとして使われるシリコンには、シリコン基板を利用するか、または蒸着及びパターニング工程により３次元構造が決定されたシリコン膜を使用せねばならないため、３次元ゲート構造の工程が複雑になる。
【０００３】
一方、最近では、スケーリングの限界に達しているシリコン素子の問題を克服するための方案として、カーボンナノチューブ（Ｃａｒｂｏｎ  Ｎａｎｏ  Ｔｕｂｅ：ＣＮＴ）をチャンネルとして利用したトランジスタが提案され、タンズとデッカーらは、常温で動作するＣＮＴトランジスタを報告した［非特許文献６］。特に、ＣＮＴの水平成長技術［非特許文献７］と、ナノ孔からＣＮＴを垂直成長させる技術［非特許文献８］とが開発されたことから、それを素子に応用しようとする研究が活発に進められている。
【０００４】
かかる研究に加えて、本研究者らは、新たな技術的接近により高集積度のトランジスタを具現する方法を研究して来ており、その結果として本発明を提案するもので
ある。
【非特許文献１】Ｓ．Ｆｕｎｇ  ｅｔ  ａｌ．、ＩＥＤＭ−２００１、ｐ．６２９
【非特許文献２】Ｋ．Ｒｉｍ、ｅｔ  ａｌ．、ＶＬＳＩ２００２  ｐａｇｅ  １２
【非特許文献３】Ｏｈ、ｅｔ  ａｌ．、ＩＥＤＭ−２０００、ｐａｇｅ  ６５
【非特許文献４】Ｈｉｓａｍｏｔｏ、ｅｔ  ａｌ．、ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  ４７、２３２０（２０００）
【非特許文献５】Ｄｅｎｔｏｎ、ｅｔ  ａｌ．、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ  １７、５０９（１９９６）
【非特許文献６】Ｔａｎｓ、ｅｔ  ａｌ．、Ｎａｔｕｒｅ  ３９３、４９（１９９８）
【非特許文献７】Ｈｏｎｇｊｉｅ  Ｄａｉ、ｅｔ  ａｌ．、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７９、３１５５（２００１）
【非特許文献８】Ｃｈｏｉ、ｅｔ  ａｌ．、Ａｄｖ．Ｍａｔｅｒ．１４、２７（２００２）；Ｄｕｅｓｂｅｒｇ、ｅｔ  ａｌ．、Ｎａｎｏ  Ｌｅｔｔｅｒｓ
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、導電性ナノチューブをゲートとする製作が容易な高集積度のトランジスタ及びその製造方法を提供するところにある。]
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一類型によるトランジスタは、半導体基板と、前記半導体基板に設けられるチャンネル領域と、前記チャンネル領域の両側に設けられるソース及びドレインと、前記半導体基板上に形成されるものであって、ソースとドレインとの間で前記チャンネル領域を横切る伝導性ナノチューブによるゲートと、を備える。
【０００７】
本発明の一類型によるトランジスタの製造方法は、半導体基板の表面に伝導性ナノチューブを設ける工程と、前記ナノチューブを横切る所定サイズのソース及びドレイン領域を定義する工程と、前記ソース及びドレイン領域に金属物質膜を形成する工程と、前記金属物質膜からナノチューブ上に形成された部分を除去して、前記金属物質膜から分離されたソース電極及びドレイン電極を前記ナノチューブの両側に形成する工程と、前記イオン注入によりソースとドレイン電極との間に位置するナノチューブの下部のチャンネル領域をドーピングする工程と、を含む。
【０００８】
本発明の具体的な実施形態によるトランジスタの製造方法において、前記ソース及びドレイン形成領域に対応するサイズと位置とのウィンドウを有するフォトレジスト膜を、前記ナノチューブが配置された基板上に形成することによって、前記ソース及びドレイン形成領域が定義される。
【０００９】
そして、前記金属物質膜の形成工程は、前記フォトレジスト膜上に金属物質を蒸着して、前記ウィンドウにより定義されたソース及びドレイン領域に金属物質膜を形成する工程と、前記フォトレジスト膜を除去してフォトレジスト膜上に蒸着された金属物質を除去して、前記ソース及びドレイン形成領域にのみ前記金属物質膜を残留させる工程と、をさらに含む。
【００１０】
また、前記ソース及びドレイン電極の形成工程は、前記ソース及びドレイン領域に形成される残留金属物質膜からナノチューブ上に残留する部分を除去して、前記ナノチューブを中心にその両側に配置されるソース電極とドレイン電極とを得る。
【００１１】
本発明の望ましい実施形態によれば、前記リフトオフ時に超音波を加えて前記フォトレジスト膜上の金属物質膜だけでなく、ナノチューブ上の金属物質膜を除去して、両側に分離されたソース電極及びドレイン電極を得る。
【００１２】
本発明の望ましい実施形態によれば、前記ナノチューブは、ＣＮＴである。
【発明の効果】
【００１３】
電界効果トランジスタの具現において、チャンネルの間隔は、一般的に光エッチング技術の限界によって決定される。したがって、どんなに精密かつ狭くチャンネルを形成するかによって、トランジスタのサイズと集積度とが大きく影響を受けるといえる。本発明は、ＣＮＴをトランジスタの製造時に電極形成マスク及びゲート電極として使用することで、製造工程数を減らすだけでなく、数十ｎｍ以下の長さを有するチャンネルを精密な光エッチング工程なしに形成可能にする。
【００１４】
微細なチャンネル幅は、トランジスタ素子の動作特性の向上及び直接度の向上に直接的な影響を与える要素である。例えば、モビリティーの場合、チャンネル幅と長さとの比にそのサイズが直接的に影響を受ける。
【００１５】
μ∝Ｗ／Ｌ（Ｗ：チャンネルの幅、Ｌ：チャンネルの長さ）
本発明によれば、ｎｍサイズのチャンネル長を有する電界効果トランジスタを微細な光エッチング工程なしに形成できる。したがって、高性能の電界効果トランジスタの製作を容易にする。また、ソースとドレイン電極との形成時に蒸着マスクとして活用されたＣＮＴは、工程完了後にゲート電極として活用できるので、ゲート電極の形成のための別途の光エッチング及び電極物質形成工程を省略することができる。
【発明を実施するための最良の形態】
【００１６】
一般的に、トランジスタは、ウェーハ上に複数のアレイ形態で製作されるが、以下の実施形態の説明では、一つのトランジスタの製造工程が説明され、かかる製造工程の説明によりアレイ形態のトランジスタの製造は容易に理解されるであろう。そして、本発明による薄膜トランジスタの製造方法で特定に説明されていない工法は、一般的に知られた工程技術を適用し、したがって、以下の実施形態に説明される各工程別の工程技術は、本発明の技術的範囲を制限しない。
【００１７】
本発明によれば、ＰＮＰ型またはＮＰＮ型トランジスタが得られる。かかるトランジスタの型の選択は、公知の技術であって、使用基板（ウェーハ）及びドーパントの種類によって選択される。以下では、Ｎ型基板を利用したＮＰＮ型トランジスタ及びその製造方法について説明する。
【００１８】
図１及び図２は、本発明の一実施形態による電界効果トランジスタの概略的構造を示す斜視図及び断面図である。
【００１９】
図１及び図２に示すように、ｐ型シリコン基板１０上にソース電極１２ａとドレイン電極１２ｂとが狭いギャップをおいて設けられ、これらの間に導電性ナノチューブによるゲート１３が配置される。前記ゲート１３は、基板１０の表面に平行に配置され、その両側の構造物１１により支持されている。前記ゲート１３は、基板１０から離れた状態で懸垂されている。一方、前記ソース電極１２ａとドレイン電極１２ｂとの下部には、ｎ型ソース１０ａとドレイン１０ｂとが設けられている。前記ソース電極１２ａとドレイン電極１２ｂとのギャップ及びチャンネルの長さは、後述する本発明によるトランジスタの製造過程を通じて前記ゲート１３により決定される。
【００２０】
ソース１０ａとドレイン１０ｂとがｎ型であり、それらの間のチャンネル１０ｃ及び基板１０がｐ型であると前述したが、他の実施形態によれば、ソース１０ａとドレイン１０ｂとがｐ型であり、それらの間のチャンネル１０ｃ及び基板１０がｎ型となりうる。
【００２１】
かかる本発明によるトランジスタの特徴は、ナノチューブをゲートとして利用する点であり、それを通じてチャンネル長の短縮による高密度のメモリ装置などの製造が可能になる。かかる本発明は、ゲートをナノチューブの成長法を利用して製造するので、微細な線幅のゲートが得られる。したがって、従来のようにフォトリソグラフィに依存した従来の製造方法とは異なり、装備の限界による工程制約がなく、非常に狭い幅（直径）のゲートを形成できる。
【００２２】
以下、本発明の実施形態による電界効果トランジスタの製造方法を段階的に説明する。
【００２３】
図３Ａに示したように、ｎ型基板１０を準備する。前記ｎ型基板１０は、その下部に点線で表現されたｐ型基板１０′により支持されるが、この場合、ｎ型基板１０は、ｐ型基板１０′の所定領域に対するｎ型不純物の注入により形成されたｎ型ウェルに該当する。かかる内容は一般的であるので、具体的には説明しない。
【００２４】
図３Ｂに示したように、前記基板１０上に、所定間隔をおいて、絶縁性サポータ１１ｂ、１１ｂとその上の触媒層１１ａ、１１ａとを有するナノチューブ水平成長構造物１１、１１を形成する。本発明の実施形態において、ナノチューブは、ＣＮＴであり、したがって、前記触媒層１１ａ、１１ａは、公知のＣＮＴ成長用物質、例えばＦｅ、Ｎｉ合金などで形成される。前記構造物１１は、一般的な成膜及びパターニング過程を含む写真エッチング工程などにより形成される。前記対向した二つの構造物１１は、ＣＮＴを水平方向に成長するためのものである。
【００２５】
図３Ｃに示したように、前記構造物１１、１１の間に水平方向のナノチューブ、望ましくはＣＮＴを成長してゲートを得る。ＣＮＴの水平成長は、例えば電界により成長方向が制御されるＹｕｅｇａｎｇ  Ｚｈａｎｇらが提案したＣＮＴ成長方法を利用して成長される（参考：“Ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ−ｄｉｒｅｃｔｅｄ  ｇｒｏｗｔｈ  ｏｆ  ａｌｉｇｎｅｄ  ｓｉｎｇｌｅ−ｗａｌｌｅｄ  ｃａｒｂｏｎ  ｎａｎｏｔｕｂｅｓ”、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌｕｍｅ  ７９、Ｎｕｍｂｅｒ  １９、５  Ｎｏｖｅｍｂｅｒ  ２００１）。
【００２６】
図３Ｄに示したように、ＣＮＴゲートが形成された基板１０上にフォトレジスト膜１４をコーティングした後、図３Ｅに示したように、フォトリソグラフィ工程により、前記ＣＮＴゲートを横切る所定サイズのウィンドウ１４ａを前記フォトレジスト膜１４に形成する。前記ウィンドウ１４ａは、基板１０にソース電極１２ａとドレイン電極１２ｂとが形成される部分を定義する。
【００２７】
図３Ｆに示したように、前記フォトレジスト膜１４上に、ソース電極及びドレイン電極でパターニングされる金属膜１５を蒸着法などにより形成する。
【００２８】
図３Ｇに示したように、リフトオフにより金属膜１５はパターニングされるが、前記フォトレジスト膜１４をエッチングすれば、フォトレジスト膜１４と共にその上に形成された金属膜１５も部分的に除去され、したがって、フォトレジスト膜１４のウィンドウ１４ａを通じて基板１０に蒸着された金属膜１５のみが前記ＣＮＴゲート１３を横切る形態に残留する。
【００２９】
図３Ｈに示したように、前記残留する金属膜１５から前記ＣＮＴゲート１３上に蒸着されている金属を部分的に除去して、ＣＮＴゲート１３の両側に分離されるソース電極１２ａとドレイン電極１２ｂとを得る。かかるソース電極とドレイン電極との分離は、図３Ｇのリフトオフ過程で共に除去されるが、かかる電極の分離は、ＣＮＴと金属との低い接合力及びＣＮＴゲートの両側に表れる大きい段差（劣化したステップカバレッジ）に起因する。一方、フォトレジストのリフトオフ時によく離れない場合には、リフトオフ時に超音波をフォトレジスト溶剤に加えることによって、さらに容易にゲート上の金属を脱落させることができる。かかる超音波によるゲート上の金属膜の除去は、別途の過程によっても行われる。
【００３０】
図３Ｉに示したように、ｎ型ソースとドレインとを孤立させると共に、それらの間にチャンネル１０ｃを形成するための不純物を注入する。不純物は、ｐ型であって、前記金属膜により得られたソース電極１２ａ及びドレイン電極１２ｂが覆われていないあらゆる部分に注入され、特にＣＮＴゲート１３の下部にも注入される。ＣＮＴは、構造的にまばらな網状構造であるので、不純物イオンの透過が可能である。かかるｐ型の不純物注入によれば、不純物が注入されたあらゆる部分がｐ型に変わり、したがって、正ソース／ドレイン電極１２ａ、１２ｂの下部は、元来のｎ型を維持しつつその外側部分から孤立される。かかる不純物注入によれば、図３Ｊに示したように、ＣＮＴゲートを有するＮＰＮ構造のトランジスタの初期形態が得られる。
【００３１】
前記のような過程を経た後、後続されるＣＶＤなどによる絶縁物質蒸着などによりＣＮＴゲートとチャンネルとの間にゲート絶縁層を形成できる。その後にトランジスタの製造に必要な通常の後続過程を通じて、目的とする電界効果トランジスタを得る。
【００３２】
前述した方法は、ＣＮＴゲート１３を成長により直接基板１０に形成するものである。しかし、ＣＮＴゲート１３の形成において、ＣＮＴを別途に製作した後、それを基板１０に固定させる方法を利用することもできる。
【００３３】
以下、本発明の他の実施形態による方法として、別途に製作したＣＮＴを利用する電界効果トランジスタの製造方法について説明する。
【００３４】
図４Ａに示したように、基板２０上に犠牲層２１を形成する。このとき、犠牲層２１の材料は、後続される工程で使われるフォトレジスト（ＰＲ）または電極物質に対して選択的エッチングが可能なあらゆる物質が使われ、ここには、ポリマーまたはＡｌなどの金属物質が含まれる。前記犠牲層２１上には、別途の工程を通じて合成されたＣＮＴ２３を付着させる。ＣＮＴ２３は、犠牲層２１にファン・デル・ワールスの力により吸着されるので、犠牲層２１に非常に強く付着されている。前記ＣＮＴ２３の付着は、例えばＣＮＴが分散された溶媒を犠牲層２１上にスピンコーティングし、犠牲層２１上のＣＮＴのうち一つを光学顕微鏡、電子走査顕微鏡などを利用して肉眼で見つつ選択する。
【００３５】
図４Ｂに示したように、ＣＮＴが吸着された前記犠牲層２１上にフォトレジストマスク２２を所定厚さにコーティングした後、それをパターニングして前記ＣＮＴの両端が露出するウィンドウ２２ａを形成する。このとき、ウィンドウ２２ａの底部には、犠牲層２１の表面が露出する。前記ウィンドウ２２ａは、後続される工程でソース電極及びドレイン電極を形成するためのものであって、それらに対応する形状を有する。
【００３６】
図４Ｃに示したように、前記フォトレジストマスク２２上に電極物質層２４を形成する。
【００３７】
図４Ｄに示したように、前記フォトレジストマスク２２を除去するリフトオフ工程により、前記電極物質層２４をパターニングして、前記ＣＮＴ２３の両端を支持する上部支持層２４ａ、２４ｂを形成する。
【００３８】
図４Ｅに示したように、前記電極物質層２４から得られた上部支持層２４ａ、２４ｂをマスクとして適用して、その下部の犠牲層２１をパターニングする。かかる過程を通じて、前記上部支持層２４ａ、２４ｂの下部に、犠牲層２１の一部がＣＮＴ２３を支持する下部支持層２１ａ、２１ｂとして残留する。したがって、ＣＮＴ２３は、基板２０の表面から離隔された状態で前記上下部支持層２４ａ、２４ｂ、２１ａ、２１ｂにより懸垂される。ここで、前記ＣＮＴ２３の両側の支持層２４ａ、２４ｂとそれらの下部にそれぞれ設けられる犠牲層の残留物層２１ａ、２１ｂとは、ＣＮＴ２３を基板２０に対して支持する支持構造物として作用する。
【００３９】
前記のような過程を通じてＣＮＴ２３を基板２０に固定した後、前述したようなトランジスタの製造工程を行う。図４Ｅの過程を経た後、図３Ｄないし図３Ｊの過程を経て目的とするＣＮＴゲートを備えた電界効果トランジスタを得る。
【００４０】
図５Ａ及び図５Ｂは、ＣＮＴをゲートとして利用する薄膜トランジスタの製造過程中で得られた走査電子顕微鏡ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｉｍａｇｅ）イメージであって、図５Ａは、ソース電極及びドレイン電極の形成時にマスクとして作用したＣＮＴ上の電極物質の除去直前の状態を示し、図５Ｂは、ＣＮＴ上の電極物質が除去されてソース電極とドレイン電極との間にナノサイズのギャップ（チャンネルの長さまたはソースとドレインとの間隔）が成功的に形成された形態を示す。図５Ａ及び図５Ｂにおいて、左側上端のコーナー部分がソース電極であり、右側下端のコーナー部分がドレインである。そして、右側下端のコーナー部分及び左側上端のコーナー部分がナノチューブを支持する支持構造体である。図５Ａ及び図５Ｂの右側下部に表示されたスケールバーは１．５μｍである。
【００４１】
前述した本発明による電界効果トランジスタは、ＣＮＴのようなナノチューブをゲートとして利用し、このゲートをトランジスタの製造過程中でソースとドレインとの間隔を調整するマスクとしても利用する。前述した実施形態では、ゲートとして利用されるＣＮＴの形態を、ナノチューブの一例として説明したが、他の物質からなる導電性ナノチューブも利用可能である。また、基板にナノチューブを固定する方法として二つの例を例示的に説明したが、これは、本発明の技術的範囲を制限するものではない。
【産業上の利用可能性】
【００４２】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による電界効果トランジスタの概略的斜視図である。
【図２】図１に示した電界効果トランジスタの概略的断面図である。
【図３Ａ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｂ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｃ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｄ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｅ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｆ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｇ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｈ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｉ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図３Ｊ】本発明の一実施形態による電界効果トランジスタの製造工程の一部を示す図である。
【図４Ａ】本発明の他の実施形態による電界効果トランジスタの製造工程のうち、基板にナノチューブを固定する方法を順次に示す工程の一部を示す図面である。
【図４Ｂ】本発明の他の実施形態による電界効果トランジスタの製造工程のうち、基板にナノチューブを固定する方法を順次に示す工程の一部を示す図面である。
【図４Ｃ】本発明の他の実施形態による電界効果トランジスタの製造工程のうち、基板にナノチューブを固定する方法を順次に示す工程の一部を示す図面である。
【図４Ｄ】本発明の他の実施形態による電界効果トランジスタの製造工程のうち、基板にナノチューブを固定する方法を順次に示す工程の一部を示す図面である。
【図４Ｅ】本発明の他の実施形態による電界効果トランジスタの製造工程のうち、基板にナノチューブを固定する方法を順次に示す工程の一部を示す図面である。
【図５Ａ】本発明の一実施形態による電界効果トランジスタの製造工程中で、ゲートとして利用されるＣＮＴ上に電極物質が除去される前の状態を撮影したＳＥＭイメージを示す図である。
【図５Ｂ】本発明の一実施形態による電界効果トランジスタの製造工程中で、ゲートとして利用されるＣＮＴ上に電極物質が除去された後の状態を撮影したＳＥＭイメージを示す図である。
【符号の説明】
【００４４】
１０    基板、
１０ａ  ソース、
１０ｂ  ドレイン、
１１    構造物、
１１ａ  触媒層、
１１ｂ  絶縁性サポータ、
１２ａ  ソース電極、
１２ｂ  ドレイン電極、
１３    ゲート。
【図１】
2008135748.tif 000003
【図２】
2008135748.tif 000004
【図３Ａ】
2008135748.tif 000005
【図３Ｂ】
2008135748.tif 000006
【図３Ｃ】
2008135748.tif 000007
【図３Ｄ】
2008135748.tif 000008
【図３Ｅ】
2008135748.tif 000009
【図３Ｆ】
2008135748.tif 000010
【図３Ｇ】
2008135748.tif 000011
【図３Ｈ】
2008135748.tif 000012
【図３Ｉ】
2008135748.tif 000013
【図３Ｊ】
2008135748.tif 000014
【図４Ａ】
2008135748.tif 000015
【図４Ｂ】
2008135748.tif 000016
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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