【手続補正書】
【提出日】平成21年4月22日(2009.4.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体回路及び表示装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１端子が高電位電源に電気的に接続されたｐチャネル型トランジスタと、
ゲートが前記ｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記ｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む回路群と、
入力端子が前記ｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子に電気的に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力されることを特徴とする半導体回路。
【請求項２】
第１端子が高電位電源に電気的に接続されたｐチャネル型トランジスタと、
ゲートが前記ｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記ｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む回路群と、
入力端子が前記ｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子に電気的に接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、
前記クロック信号、及び前記反転クロック信号のそれぞれの振幅は、前記高電位電源と前記低電位電源の電位差よりも小さいことを特徴とする半導体回路。
【請求項３】
請求項１または２において、前記回路群と前記インバータ回路との間に電位の保持手段を有することを特徴とする半導体回路。
【請求項４】
請求項１乃至３のいずれか一において、前記ｐチャネル型トランジスタのゲート及び前記第１のｎチャネル型トランジスタのゲート、並びに前記ｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、が電気的に接続されるＮＡＮＤ回路を有することを特徴とする半導体回路。
【請求項５】
第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力されることを特徴とする半導体回路。
【請求項６】
第１端子が高電位電源に電気的に接続された第１のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第１のｐチャネル型トランジスタの第２端子に電気的に接続された第１のｎチャネル型トランジスタと、
第１端子が前記第１のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、
第１端子が高電位電源に電気的に接続された第２のｐチャネル型トランジスタと、
ゲートが前記第１のｐチャネル型トランジスタの第２端子及び前記第１のｎチャネル型トランジスタの第１端子、並びに前記第２のｐチャネル型トランジスタのゲートに電気的に接続され、第１端子が前記第２のｐチャネル型トランジスタの第２端子に電気的に接続された第３のｎチャネル型トランジスタと、
第１端子が前記第３のｎチャネル型トランジスタの第２端子に電気的に接続され、第２端子が低電位電源に電気的に接続された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、
第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートにはクロック信号が入力され、
第２ｎ段目の前記第２のｎチャネル型トランジスタのゲート、及び前記第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、
前記クロック信号、及び前記反転クロック信号のそれぞれの振幅は、前記高電位電源と前記低電位電源の電位差よりも小さいことを特徴とする半導体回路。
【請求項７】
請求項５または６において、前記第１の回路群と前記第２の回路群との間に電位の保持手段を有することを特徴とする半導体回路。
【請求項８】
請求項５乃至７のいずれか一において、前記ｐチャネル型トランジスタのゲート及び前記第１のｎチャネル型トランジスタのゲート、並びに前記第２のｐチャネル型トランジスタの第２端子及び前記第３のｎチャネル型トランジスタの第１端子、が電気的に接続されるＮＯＲ回路を有することを特徴とする半導体回路。
【請求項９】
請求項１乃至８のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、ガラス基板上に形成される薄膜トランジスタで構成されることを特徴とする半導体回路。
【請求項１０】
請求項１乃至８のいずれか一に記載のｎチャネル型トランジスタ及びｐチャネル型トランジスタは、単結晶シリコン基板上に形成されることを特徴とする半導体回路。
【請求項１１】
請求項１乃至１０にいずれか一において、前記半導体回路は、シフトレジスタ回路に用いられることを特徴とする半導体回路。
【請求項１２】
請求項１乃至１１のいずれか一に記載の半導体回路を具備することを特徴とする表示装置。