(57)【要約】  【課題】昇圧電源回路の消費電流を削減することにより、低消費電力化を実現する半導体記憶装置を提供する。  【解決手段】ドライバ制御回路２２は、レベル変換回路２１の出力端子であるノードｎ３の信号が入力される遅延回路２４及びＮＯＲ回路２５を有している。ＮＯＲ回路２５は、遅延回路２４の遅延信号に従って、トランジスタＴ２０を介してドライバ回路２３の出力ノードｎ７を、接地電圧Ｖｓｓから電源電圧ＶＩＮＴまでまず昇圧させる（第１段階）。続いて、遅延時間の経過後、トランジスタＴ１９を導通させて、出力ノードｎ７の電圧を電源電圧ＶＩＮＴから昇圧電圧ＶＰＰまで昇圧させる（第２段階）。【選択図】図４
2008210448.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を昇圧して所定の信号線に供給するための昇圧電圧を発生させる昇圧電源回路と、
入力された第１信号のレベルを変換して前記昇圧電圧に等しい振幅を有する第２信号を出力するレベル変換回路と、
前記昇圧電圧により駆動され前記第２信号の論理の変化に対応して前記昇圧電圧と等しい振幅を有する第３信号を前記信号線に向けて出力するドライバと、
前記第２信号の論理の変化後の第１期間においては前記電源電圧を前記信号線に出力させると共に前記第１期間に続く第２期間においては前記昇圧電圧を前記信号線に出力させるように前記ドライバを制御するドライバ制御回路と
を備えたことを特徴とする半導体装置。
【請求項２】
前記ドライバ制御回路は、
前記第２信号を遅延させた第４信号を出力する遅延回路と、
前記第２信号に比べた前記第４信号の遅延量に基づく前記第１期間の間前記電源電圧を出力する出力回路と
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ドライバ制御回路は、前記ドライバを前記第１段階において非活性とする非活性化信号を出力するように構成されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ドライバは、
前記第２信号を入力端子に入力されて前記第３信号を出力端子を介して前記信号線に出力すると共にＣＭＯＳインバータ回路と、
一端が前記昇圧電圧を供給され他端が前記ＣＭＯＳインバータ回路に接続されると共に、前記第１期間は非導通とされ前記第２期間は導通状態とされるトランジスタと
を備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電源よりも高い電圧を発生させる昇圧電源回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年では携帯機器の急速な普及に伴い、携帯機器に搭載される半導体記憶装置の省電力化が強く望まれている。
【０００３】
半導体記憶装置には、例えば高電圧をビット線のイコライズ回路のゲート電圧として供給し、高速プリチャージを行う等の用途のために、電源電圧よりも高い電圧を生成する昇圧電源回路が設けられており、昇圧電源回路から半導体記憶装置内部の様々な回路に昇圧電圧が供給されている（例えば、特許文献１参照）。
【０００４】
この昇圧電源回路は、例えば昇圧電圧をモニタするモニタ回路、モニタ結果に応じて動作する制御回路、この制御回路からの制御信号に応じて発振信号を発生する発振回路、この発振信号に応じてチャージポンプ回路を駆動する駆動回路、及びチャージポンプ回路など、複数の内部回路から構成されている。昇圧電圧が一定値を下回ったことがモニタされると、上記の内部回路が作動して昇圧電圧を一定値に補償するよう動作する。
【０００５】
例えば、昇圧電源回路が接続される半導体記憶装置内部において動作電流（ＩＰＰ）が発生し、昇圧電圧が供給される信号線の電圧が急激に低下した場合、昇圧電源回路ではこの電圧低下を補償しようと複数の内部回路が作動し、この動作電流（ＩＰＰ）を補って昇圧電圧を一定値に保持させる。このとき、昇圧電源回路内部にも、消費電流（ＩＳＳ）が流れる。この消費電流ＩＳＳは、動作電流ＩＰＰの数倍になることが一般的であり、このため、昇圧電源回路が半導体記憶装置全体での消費電流の増大の要因になっているという問題点を生じていた。
【特許文献１】特開２０００−１００１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、昇圧電源回路の消費電流を削減することにより、低消費電力化を実現する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、電源電圧を昇圧して所定の信号線に供給するための昇圧電圧を発生させる昇圧電源回路と、入力された第１信号のレベルを変換して前記昇圧電圧に等しい振幅を有する第２信号を出力するレベル変換回路と、前記昇圧電圧により駆動され前記第２信号の論理の変化に対応して前記昇圧電圧と等しい振幅を有する第３信号を前記信号線に向けて出力するドライバと、前記第２信号の論理の変化後の第１期間においては前記電源電圧を前記信号線に出力させると共に前記第１期間に続く第２期間においては前記昇圧電圧を前記信号線に出力させるように前記ドライバを制御するドライバ制御回路とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明の半導体記憶装置によれば、昇圧電源回路の消費電流を削減することにより低消費電力化を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【００１１】
この半導体記憶装置は、メモリセルアレイ１、センスアンプ部２、カラムデコーダ３、ローデコーダ４、入出力バッファ５、アドレスバッファ６、制御回路７、昇圧電源回路８、パワーオンリセット回路９、及び制御信号生成回路２０等を備えて構成されている。
【００１２】
メモリセルアレイ１は、マトリクス状に配された複数のメモリセルＭＣ、このメモリセルＭＣに接続された複数のビット線対（ＢＬ、／ＢＬ）、及びこのビット線対（ＢＬ、／ＢＬ）に交差するワード線ＷＬとを備えて構成されている。
【００１３】
ローデコーダ４は、このメモリセルアレイ１のワード線ＷＬの選択を行い、カラムデコーダ３は、メモリセルアレイ１のビット線対（ＢＬ、／ＢＬ）の選択を行う。
【００１４】
センスアンプ部２は、データの読み出し動作においてメモリセルＭＣに記憶されたデータの“１”、“０”を判定して増幅し、入出力バッファ５、及びＩ／Ｏバスを介して外部に出力する。また、センスアンプ部２は、データの書き込み時ではＩ／Ｏバスから入力された書き込みデータを一時保持する機能を有する。また、図１では図示しないが、センスアンプ部２は、ビット線対（ＢＬ、／ＢＬ）の電位を等しくするイコライズ動作を行うイコライズ回路、ビット線対（ＢＬ、／ＢＬ）とデータ線対との接続を制御するデータ線制御回路等を備えている。
【００１５】
アドレスバッファ６は、外部から入力されたアドレスデータを一時保持する。アドレスデータは、ローデコーダ４やカラムデコーダ３によってデコードされ、ワード線ＷＬ及びビット線対（ＢＬ、／ＢＬ）が選択される。
【００１６】
制御回路７は、外部から入力されたコマンドに応じてデータの書き込み、読み出し、待機状態等のモード信号を生成すると共に、最適電圧を設定するための電圧設定信号、不良メモリセルを冗長セルに置換する置換制御信号、及びメモリセルＭＣへのアクセスを制御するアクセス制御信号等を出力する。
【００１７】
昇圧電源回路８は、電源電圧より高い電圧である昇圧電圧をローデコーダ４やセンスアンプ部２等に出力する。昇圧電源回路８の構成の詳細については後述する。
【００１８】
パワーオンリセット回路９は、電源が投入されたことを検知してパワーオンリセット信号を出力し、これにより制御回路７に初期化動作を行わせるためのものである。
【００１９】
制御信号生成回路２０は、昇圧電源回路８で生成された昇圧電圧に基づいて、センスアンプ部２等に供給するための制御信号を生成する機能を有する。制御信号生成回路２０は、この制御信号の電圧レベルを所定のタイミングで切り替え可能なように構成されている。
【００２０】
図２は、昇圧電源回路８の構成を示すブロック図である。この昇圧電源回路８は、昇圧電圧モニタ回路１１、昇圧回路制御回路１２、発振回路１３、昇圧ポンプ駆動回路１４、及び昇圧ポンプ回路１５を備えて構成されている。
【００２１】
昇圧電圧モニタ回路１１は、昇圧電圧ＶＰＰをモニタして設定されたしきい値ＲＥＦとの大小関係を比較し、昇圧回路制御回路１２に昇圧電圧ＶＰＰとしきい値ＲＥＦとの差分を出力する。昇圧回路制御回路１２は、入力された差分に応じたデューティ比を有するパルス信号を生成して発振回路１３に出力する。発振回路１３は、昇圧回路制御回路１２より入力されたパルス信号に応じた周波数を有する発振信号を昇圧ポンプ駆動回路１４に出力する。昇圧ポンプ駆動回路１４は、この周波数に応じて昇圧ポンプ回路１５を駆動して昇圧電圧ＶＰＰを生成する。このように生成された昇圧電圧ＶＰＰは、例えば後述するセンスアンプ部２内のイコライズ回路が用いるイコライズ制御信号ＥＱＬの電圧制御を行う制御信号生成回路に供給される。
【００２２】
図３は、同半導体記憶装置のセンスアンプ部２の構成を、その内部に含まれるセンスアンプ回路Ｓ／Ａ、イコライズ回路１９ｌ、１９ｒその他の構成と共に示している。ここでは、２つのメモリセルアレイブロックＭａｌ、Ｍａｒがビット線ＢＬ、／ＢＬ及びセンスアンプ回路Ｓ／Ａを共有するシェアドセンスアンプ方式を例に取って説明するが、本発明は特にこれに限定されるものではない。
【００２３】
メモリセルアレイブロックＭａｌ、Ｍａｒから延びるビット線ＢＬと相補ビット線／ＢＬとの間にセンスアンプ回路Ｓ／Ａが接続されている。センスアンプ回路Ｓ／Ａは、図示は省略する一般的なフリップフロップ回路からなり、ビット線ＢＬと相補ビット線／ＢＬとの間の電位差をセンスして増幅すると共に、外部から与えられた書き込みデータをラッチする機能を有する。
【００２４】
このセンスアンプ回路Ｓ／Ａのすぐ右隣には、ビット線ＢＬ、／ＢＬをデータ線ＩＯ、相補データ線／ＩＯに接続するためのデータ線制御回路１６が設けられている。
【００２５】
センスアンプ回路Ｓ／Ａの左右には、左右のメモリセルアレイブロックＭａｌ、Ｍａｒのうち一方を選択してセンスアンプ回路Ｓ／Ａに接続するよう構成された左側選択回路１８ｌ、及び右側選択回路１８ｒがそれぞれ設けられている。左側選択回路１８ｌは、メモリセルアレイブロックＭａｌが非選択とされる場合に駆動信号ＩＳＯｌによりメモリセルアレイブロックＭａｌとセンスアンプ回路Ｓ／Ａとを非接続状態にするものである。また、右側選択回路１８ｒは、メモリセルアレイブロックＭａｒが非選択とされる場合に駆動信号ＩＳＯｒによりメモリセルアレイブロックＭａｒとセンスアンプ回路Ｓ／Ａとを非接続状態にするものである。
【００２６】
ここで、ビット線対（ＢＬ、／ＢＬ）のうち、（１）選択回路１８ｌ、１８ｒに挟まれた部分のビット線対（ＢＬ、／ＢＬ）を「センス線対（ＢＬｓａ、／ＢＬｓａ）」と、（２）選択回路１８ｌより左側のビット線対（ＢＬ、／ＢＬ）を「左側ビット線対（ＢＬｌ、／ＢＬｒ）」と、（３）選択回路１８ｒより右側のビット線対（ＢＬ、／ＢＬ）を「右側ビット線対（ＢＬｒ、／ＢＬｒ）」と、それぞれ定義する。
【００２７】
センスアンプ回路Ｓ／Ａの左側には、左側ビット線対（ＢＬｌ、／ＢＬｌ）の電位を等しく設定するための左側イコライズ回路１９ｌが配されている。センスアンプ回路Ｓ／Ａは、左側選択回路１８ｌ及び左側イコライズ回路１９ｌを介して左側メモリセルアレイブロックＭａｌに接続され得る。
【００２８】
同様に、センスアンプ部１９の右側には、右側ビット線対（ＢＬｒ、／ＢＬｒ）の電位を等しく設定するための右側イコライズ回路１９ｒが配されている。センスアンプ回路Ｓ／Ａは、右側選択回路１８ｒ及び右側イコライズ回路１９ｒを介して右側メモリセルアレイブロックＭａｒに接続され得る。
【００２９】
データ線制御回路１６は、センス線ＢＬｓａとデータ線ＩＯとの間に接続されゲートがカラム線ＣＳＬに接続されたＭＯＳトランジスタＴ１と、相補センス線／ＢＬｓａと相補データ線／ＩＯとの間に接続され、ゲートがカラム線ＣＳＬに接続されたＭＯＳトランジスタＴ２を備えて構成されている。
【００３０】
左側選択回路１８ｌは、センス線ＢＬｓａと左側ビット線ＢＬｌとを接続するＭＯＳトランジスタＴ３ｌと、相補センス線／ＢＬｓａと左側相補ビット線／ＢＬｌとを接続するＭＯＳトランジスタＴ４ｌを備えて構成されている。この２つのＭＯＳトランジスタＴ３ｌ、Ｔ４ｌのゲートは、駆動信号ＩＳＯｌによって共通駆動される。なお、この駆動信号ＩＳＯｌは、制御信号生成回路２０から供給される昇圧電圧である。
【００３１】
同様に、右側選択回路１８ｒは、センス線ＢＬｓａと右側ビット線ＢＬｒとを接続するＭＯＳトランジスタＴ３ｒと、相補センス線／ＢＬｓａと右側相補ビット線／ＢＬｒとを接続するＭＯＳトランジスタＴ４ｒを備えて構成されている。この２つのＭＯＳトランジスタＴ３ｒ、Ｔ４ｒのゲートは、駆動信号ＩＳＯｒによって共通駆動される。なお、この駆動信号ＩＳＯｒも、制御信号生成回路２０から供給される昇圧電圧である。
【００３２】
左側イコライズ回路１９ｌは、左側ビット線ＢＬｌと左側相補ビット線／ＢＬｌとの間に接続されている。この左側イコライズ回路１９ｌは、ゲートがイコライズ制御信号ＥＱＬｌを与えられたＭＯＳトランジスタＴ５ｌ、Ｔ６ｌ、Ｔ７ｌを備えている。なお、このイコライズ制御信号ＥＱＬｌは、制御信号生成回路２０から供給される。ＭＯＳトランジスタＴ５ｌは、左側ビット線ＢＬｌと左側相補ビット線／ＢＬｌとの間に接続されている。また、ＭＯＳトランジスタＴ６ｌ、Ｔ７ｌは、左側ビット線ＢＬｌと左側相補ビット線／ＢＬｌとの間に直列接続されており、中間ノードが左側プリチャージ電位線Ｖｂｌに接続されている。
【００３３】
同様に、右側イコライズ回路１９ｒは、右側ビット線ＢＬｒと右側相補ビット線／ＢＬｒとの間に接続されている。この右側イコライズ回路１９ｒは、ゲートがイコライズ制御信号ＥＱＬｒを与えられたＭＯＳトランジスタＴ５ｒ、Ｔ６ｒ、Ｔ７ｒを備えている。なお、このイコライズ制御信号ＥＱＬｒは、制御信号生成回路２０から供給される。ＭＯＳトランジスタＴ５ｒは、右側ビット線ＢＬｒと右側相補ビット線／ＢＬｒとの間に接続されている。また、ＭＯＳトランジスタＴ６ｒ、Ｔ７ｒは、右側ビット線ＢＬｒと右側相補ビット線／ＢＬｒとの間に直列接続されており、中間ノードが右側プリチャージ電位線Ｖｂｒに接続されている。この図３に示すようなセンスアンプ回路２において、イコライズ制御信号ＥＱＬｌ、ＥＱＬｒは、制御信号生成回路２０（図１）において、制御回路７から供給される信号に従って生成される。
【００３４】
図４は、イコライズ制御信号ＥＱＬｌ及びＥＱＬｒを生成する制御信号生成回路２０の一例を示す図である。図４に示すように、制御信号生成回路２０は、レベル変換回路２１、ドライバ制御回路２２、及びドライバ２３を備えて構成されている。
【００３５】
レベル変換回路２１は、“Ｈ”レベルにおいて電源電圧（ＶＩＮＴ）を有する入力信号ＥＱＬＯＮ（第１信号）を入力させ、この入力信号ＥＱＬＯＮのレベルを変換して、“Ｈ”レベルにおいて昇圧電圧ＶＰＰを有する出力信号ＥＱＬＭ（第２信号）として出力する機能を有する。この入力信号ＥＱＬＯＮは、図１に示した制御回路７から各動作モードに従ったタイミングで供給される。
【００３６】
レベル変換回路２１は、Ｎチャネル型ＭＯＳトランジスタＴ１１、Ｔ１６と、Ｐチャネル型ＭＯＳトランジスタＴ１２〜Ｔ１５と、インバータ回路ＩＮＶ１とを備えて構成されている。
【００３７】
ＭＯＳトランジスタＴ１１は、ソースに入力信号ＥＱＬＯＮが入力され、ドレインはノードｎ１に接続され、ゲートには電源電圧ＶＩＮＴが印加される。インバータ回路ＩＮＶ１は、入力信号ＥＱＬＯＮを入力されてその反転信号／ＥＱＬＯＮを出力する。
【００３８】
Pチャネル型ＭＯＳトランジスタＴ１２は、ソースに昇圧電圧ＶＰＰが供給され、ドレインがＰチャネル型ＭＯＳトランジスタＴ１３のソースに接続され、ゲートがノードｎ３即ちレベル変換回路２１の出力端子（ノードｎ３）に接続されている。
【００３９】
Pチャネル型ＭＯＳトランジスタＴ１３は、ソースがPチャネル型ＭＯＳトランジスタＴ１２のドレインに接続され、ゲートにはインバータ回路ＩＮＶ１の出力信号（反転信号／ＥＱＬＯＮ）が出力されるノードｎ２に接続され、ドレインはノードｎ１に接続されている。Pチャネル型ＭＯＳトランジスタＴ１４は、ソースに昇圧電圧ＶＰＰが供給され、ドレインがＰチャネル型ＭＯＳトランジスタＴ１５のソースに接続され、ゲートがノードｎ１に接続されている。
【００４０】
Pチャネル型ＭＯＳトランジスタＴ１５は、ソースがＰチャネル型ＭＯＳトランジスタＴ１４のドレインに接続され、ゲートには入力信号ＥＱＬＯＮを入力され、ドレインはノードｎ３に接続されている。
【００４１】
Pチャネル型ＭＯＳトランジスタＴ１６は、ノードｎ３と接地端子との間に接続され、ゲートには入力信号ＥＱＬＯＮが与えられる。
【００４２】
一方、ドライバ制御回路２２は、遅延回路２４、ＮＯＲ回路２５、及びＮチャネル型ＭＯＳトランジスタ２６とから構成されている。
【００４３】
遅延回路２４は、直列接続された例えば４つのインバータ回路ＩＮＶ２−ＩＮＶ５から構成されている。最上段のインバータ回路ＩＮＶ２には、レベル変換回路２１の出力端子であるノードｎ３に接続されている。また、３段目のインバータ回路ＩＮＶ４の出力信号（ノードｎ４）が、ＮＯＲ回路２５の一方の入力端子に接続されている。また、最下段に接続されるインバータ回路ＩＮＶ５は、ノードｎ５に信号を出力し、この信号により、ドライバ２３の活性／非活性を切り替えるように機能する。ノードｎ４の信号は、ノードｎ３の信号が反転され且つ所定時間だけ遅延された信号である。また、ノードｎ５の信号は、ノードｎ３の信号と同相であるが、ノードｎ４の信号と比べても更に遅延された信号である。
【００４４】
ＮＯＲ回路２５は、一方の入力端子がノードｎ４に接続され、他方の入力端子にはノードｎ３が接続され、両入力信号の論理和の反転信号を出力する。
【００４５】
Ｎチャネル型ＭＯＳトランジスタＴ２０は、ソースに電源電圧ＶＩＮＴが供給され、ドレインがドライバ２３の出力端子ｎ７（イコライズ制御信号ＥＱＬを出力する）に接続され、ゲートがノードｎ６即ちＮＯＲ回路２５の出力端子に接続されている。
【００４６】
ドライバ２３は、Ｐチャネル型ＭＯＳトランジスタＴ１７，Ｔ１９及びＮチャネル型ＭＯＳトランジスタ１８とから構成される。ＭＯＳトランジスタＴ１７は、ソースがＰチャネル型ＭＯＳトランジスタＴ１９のドレインに接続され、ドレインが出力端子ｎ７（イコライズ制御信号ＥＱＬを出力する）に接続され、ゲートがノードｎ３に接続されている。ＭＯＳトランジスタＴ１８は、ソースが出力端子ｎ７に接続され、ドレインが接地端子に接続され、ゲートがノードｎ３に接続されている。
【００４７】
ＭＯＳトランジスタＴ１９は、ソースが昇圧電源ＶＰＰに接続され、ドレインがＰチャネル型ＭＯＳトランジスタＴ１７のソースに接続され、ゲートがノードｎ５に接続されている。
【００４８】
次に、このように構成された半導体記憶装置における制御信号生成回路２０の動作を説明する。
【００４９】
図５は、制御信号生成回路２０の動作を示すタイミングチャートである。
【００５０】
時刻ｔ０においてプリチャージ動作を開始するため、制御回路７が、入力信号ＥＱＬＯＮを“Ｌ”（Ｖｓｓ）から“Ｈ”（ＶＩＮＴ）に変化させると、Ｎチャネル型ＭＯＳトランジスタＴ１１のドレインに接続されたノードｎ１は、一旦接地電位Ｖｓｓから、Ｎチャネル型ＭＯＳトランジスタＴ１１のしきい値Ｖｔｈを電源電圧ＶＩＮＴから引いた電圧レベル（ＶＩＮＴ−Ｖｔｈ）まで上昇する。
【００５１】
一方、インバータ回路ＩＮＶ１の出力端子であるノードｎ２は、インバータ回路ＩＮＶ１によって入力信号ＥＱＬＯＮが反転され“Ｌ”レベル（接地電圧Ｖｓｓ）にセットされる。
【００５２】
一方、Ｐチャネル型ＭＯＳトランジスタＴ１５は、入力信号ＥＱＬＯＮによりＯＦＦとされ、Ｎチャネル型ＭＯＳトランジスタＴ１６は、入力信号ＥＱＬＯＮによりＯＮとされる。これによりノードｎ３が接地電圧Ｖｓｓにセットされる。
【００５３】
以上の結果、ＭＯＳトランジスタＴ１２、Ｔ１３はいずれもＯＮ状態にされるので、ノードｎ１は、（ＶＩＮＴ−Ｖｔｈ）から更に昇圧電圧ＶＰＰまで充電され、Ｐチャネル型ＭＯＳトランジスタＴ１４がＯＦＦとなる。このようにして、入力信号ＥＱＬＯＮが“Ｌ”から“Ｈ”（ＶＩＮＴ）に切り替わると、これに応じてノードｎ３の電圧は“Ｈ”（ＶＰＰ）から“Ｌ”（Ｖｓｓ）に切り替わる。
【００５４】
ノードｎ３が“Ｌ”レベルになると、ドライバ２３のＮチャネル型ＭＯＳトランジスタＴ１８がＯＦＦとされ、またドライバ２３のＰチャネル型ＭＯＳトランジスタ１７はＯＮとされる。そして、ＮＯＲ回路２４を介してノードｎ６が“Ｈ”（ＶＩＮＴ）レベルにセットされる。ノードｎ４の信号変化は、ノードｎ３に比べ遅延回路２４の存在分遅れるので、ノードｎ４の電圧もこの時点では“Ｌ”であるためである。ＮＯＲ回路２４の電源電圧端子（図示せず）は、昇圧電源ＶＰＰに接続されているため、ノードｎ６の“Ｈ”レベルは昇圧電源ＶＰＰによってバイアスされてＮチャネル型ＭＯＳトランジスタＴ２０のゲート電圧を制御する。
【００５５】
ノードｎ６が“Ｈ”レベルにセットされると、Ｎチャネル型ＭＯＳトランジスタＴ２０はＯＮとなり、出力端子ｎ７から出力されるイコライズ制御信号ＥＱＬの信号レベルを接地電位Ｖｓｓから電源電圧ＶＩＮＴに変化させる。この電源電圧ＶＩＮＴまでの充電を「第１段階」とする。
【００５６】
この第１段階の充電時間は、ノードｎ３がｔ＝０において“Ｈ”レベルから“Ｌ”レベルに切り替わってから、インバータＩＮＶ１〜３からなる遅延回路２４を介してノードｎ４が“Ｈ”レベルにセットされてＮＯＲ回路２４を介してＮチャネル型ＭＯＳトランジスタＴ２０がＯＦＦとなるまでの間である。すなわち、この「第１段階」の充電時間（ｔ０〜ｔ１）は、遅延回路２４の遅延時間によって制御されている。
【００５７】
次に、前述したようにノードｎ４が、遅延時間の経過後、時刻ｔ１において“Ｌ”レベルから“Ｈ”レベルに切り替わると、ノードｎ５がインバータＩＮＶ５を介して“Ｈ”レベルから“Ｌ”レベルに切り替わる。これにより、ゲートにノードｎ５が接続されたＰチャネル型ＭＯＳトランジスタＴ１９がＯＮとなる。
【００５８】
ここで、Ｐチャネル型ＭＯＳトランジスタＴ１９と直列接続されたＰチャネル型ＭＯＳトランジスタＴ１７は、ゲートに接続されたノードｎ３の“Ｌ”レベルによって、既にＯＮとなっている。そのため、Ｐチャネル型ＭＯＳトランジスタＴ１７を介して、第１段階で電源電圧ＶＩＮＴに充電された出力端子ｎ７がＰチャネル型ＭＯＳトランジスタＴ１９のソースに接続された昇圧電源ＶＰＰによって昇圧電圧ＶＰＰまで充電される。この電源電圧ＶＩＮＴから昇圧電圧ＶＰＰまでの充電を「第２段階」とする。
【００５９】
その後、イコライズ動作終了のため入力信号ＥＱＬＯＮが再度“Ｈ”レベルから“Ｌ”レベルにセットされると、ノードｎ１が“Ｌ”に切り替わり、Ｐチャネル型ＭＯＳトランジスタＴ１４がＯＮとなり、ノードｎ３が昇圧電圧ＶＰＰに充電される。これにより、ノードｎ３がゲートに入力されるＰチャネル型ＭＯＳトランジスタＴ１７がＯＦＦとなり、イコライズ制御信号ＥＱＬを出力するノードｎ７の第２段階の充電が終了する。また、ノードｎ３がゲートに入力されるＮチャネル型ＭＯＳトランジスタＴ１８がＯＮとなり、このＮチャネル型ＭＯＳトランジスタＴ１８のソースが接続されたノードｎ７が放電され、イコライズ制御信号ＥＱＬが昇圧電源ＶＰＰレベルから接地電源ＶＳＳレベルに立ち下がる。
【００６０】
次に、このように構成された半導体記憶装置の効果について説明する。
【００６１】
図６Ａは、制御信号生成回路２０を、図４のようなドライバ制御回路２２がなく、レベル変換回路２１とドライバ２３´とを直接接続して構成した場合の回路図である。なお、ドライバ２３´も、トランジスタＴ１９を有さず、昇圧電圧ＶＰＰにより常時駆動された構成を有している。この構成の場合、イコライズ制御信号ＥＱＬが出力されるノードｎ７を、昇圧電圧ＶＰＰを用いて接地電圧ＶＳＳから昇圧電圧ＶＰＰまで一気に充電することが可能ではある（図６Ｂ参照）。
【００６２】
しかしながら、前述したように、昇圧電源生成回路８（図２）は、昇圧電圧モニタ回路１１、昇圧回路制御回路１２、発振回路１３、昇圧ポンプ駆動回路１４及び昇圧ポンプ回路１５等の複数の回路によって構成されており、昇圧電源経路に負荷電流ＩＰＰが発生した場合、消費された負荷電流ＩＰＰを補うようにすべての回路が駆動されることとなる。そのため、図７に示すように、昇圧電圧が供給される回路（例えば前述のイコライズ回路１９ｌ、１９ｒ等）を流れる負荷電流をＩＰＰとすると、昇圧電源回路８における消費電流ＩＳＳは、昇圧電源回路８のすべての内部回路（１１〜１５）の効率を掛け合わせた効率係数Ｋを用いて、（消費電流ＩＳＳ）＝（効率係数Ｋ）・（負荷電流ＩＰＰ）と示すことができる。
そのため、昇圧電源回路８での消費電力は、図８に示すように負荷電流ＩＰＰのＫ倍（通常、Ｋは４かそれ以上）に跳ね上がり、半導体記憶装置全体の消費電力が大きくなっていた。
【００６３】
これに対し、本実施の形態では、第１段階でイコライズ制御信号ＥＱＬが出力されるノードをまず電源電圧ＶＩＮＴまで充電し、続く第２段階で当該ノードを電源電圧ＶＩＮＴから昇圧電圧ＶＰＰまで充電する、という２段階の充電を行う。これにより、昇圧電源回路８の負荷を軽減させることができ、昇圧電源回路８の消費電流ＩＳＳを削減し半導体記憶装置全体の省電力化を図ることができる。
【００６４】
（第２の実施形態）
次に、本発明の第２の実施の形態を、図９等を参照して説明する。第１の実施形態では、第１段階で電源電圧ＶＩＮＴまで充電し、第２段階で電源電圧ＶＩＮＴから昇圧電圧ＶＰＰまで充電する２段階の充電方法を、イコライズ制御信号ＥＱＬの出力ノードの充電に適用した。これに対し、この実施の形態では、センスアンプ回路Ｓ／Ａを駆動するセンスアンプ駆動回路３０に供給される制御信号ＳＡＳＥＴにも、図４に示すような制御信号生成回路２０を適用することが可能である。
【００６５】
図９は、第２の実施形態に係る半導体記憶装置のセンスアンプ回路Ｓ／Ａの構成を示す図である。なお、第２の実施形態に係る半導体記憶装置の全体構成は、図１と略同一であり、センスアンプ部２も図３に示すものと同様であるため、その説明は以下では省略する。
【００６６】
このセンスアンプ回路Ｓ／Ａは、Ｎチャネル型ＭＯＳトランジスタ対２７と、Ｐチャネル型ＭＯＳトランジスタ対２８とを備えて構成されている。
【００６７】
Ｎチャネル型ＭＯＳトランジスタ対２７は、ソースが共通線ＮＳＡに接続され、ドレインがセンス線ＢＬｓａに接続されたＮチャネル型ＭＯＳトランジスタＴ２１と、ソースが共通線ＮＳＡに接続され、ドレインが相補センス線／ＢＬｓａに接続されたＮチャネル型ＭＯＳトランジスタＴ２２とを備えて構成されている。Ｎチャネル型ＭＯＳトランジスタＴ２１のゲートは相補センス線／ＢＬｓａに接続され、Ｎチャネル型ＭＯＳトランジスタ２２のゲートはセンス線ＢＬｓａに接続されている。
【００６８】
同様にＰチャネル型ＭＯＳトランジスタ対２８は、ソースが共通線ＰＳＡに接続されドレインがセンス線ＢＬｓａに接続されたＰチャネル型ＭＯＳトランジスタＴ２３と、ソースが共通線ＰＳＡに接続され、ドレインが相補センス線／ＢＬｓａに接続されたＰチャネル型ＭＯＳトランジスタＴ２４とを備えて構成されている。Ｐチャネル型ＭＯＳトランジスタＴ２３のゲートは相補センス線対／ＢＬｓａに接続され、Ｐチャネル型ＭＯＳトランジスタ２４のゲートはセンス線ＢＬｓａに接続されている。
【００６９】
センスアンプ駆動回路３０は、Ｎチャネル型ＭＯＳトランジスタＴ２５、Ｔ２６を備えており、制御信号ＳＡＳＥＴによりゲートを駆動されている。なお、トランジスタＴ２５は、ソースが接地線Ｖｓｓに接続され、ドレインは共通線ＮＳＡに接続されている。トランジスタＴ２６は、ソースにビット線充電電圧ＶＢＬＨが供給され、ドレインは共通線ＰＳＡに接続されている。
【００７０】
このように構成されたセンスアンプ回路Ｓ／Ａでは、データセンスのために制御信号ＳＡＳＥＴを“Ｈ”レベルにセットすると、Ｎチャネル型ＭＯＳトランジスタＴ２５、Ｔ２６がいずれもＯＮとなる。Ｎチャネル型ＭＯＳトランジスタＴ２５は、接地電圧Ｖｓｓを共通線ＮＳＡに供給し、これにより、トランジスタＴ２１又はＴ２２のいずれかをＯＮとして、センス線対（／ＢＬ、／ＢＬｓａ）の一方を“Ｌ”レベルにセットする（どちらが“Ｌ”となるかは、読み出しデータによって決まる）。一方、Ｎチャネル型ＭＯＳトランジスタＴ２６は、ドレインに供給されたビット線充電電圧ＶＢＬＨを共通線ＰＳＡに供給し、これにより、センス対（／ＢＬ、／ＢＬｓａ）の他方を“Ｈ”レベルにセットする。
【００７１】
ここで、ビット線充線電圧ＶＢＬＨの電圧レベルは、共通線ＰＳＡに十分なビット線充電電圧を供給するために、Ｎチャネル型ＭＯＳトランジスタＴ２６の閾値電圧より十分に高い電圧である必要があり、そのため、このＮチャネル型ＭＯＳトランジスタＴ２６のゲート電圧、すなわち制御信号ＳＡＳＥＴの“Ｈ”レベルは、（ＶＢＬＨ＋閾値電圧）よりも高い昇圧電圧ＶＰＰを用いて生成されている。
【００７２】
そこで、このセンスアンプ回路Ｓ／Ａの動作を制御するセンスアンプ駆動電圧生成回路として、前述した図４に示す回路２０を用いることができる。これにより、制御信号ＳＡＳＥＴの駆動時に、昇圧電源回路８にかかる負荷電流ＩＰＰを低減し、半導体記憶装置の省電力化を図ることができる。
【００７３】
このように、昇圧電圧ＶＰＰを必要とする部分であればどこでも本実施の形態の回路２０を適用し、半導体記憶装置の省電力化を図ることができる。なお、図４に示された制御信号生成回路２０は、これに限定されるものではなく、２段階に昇圧させることができれば種種に変更が可能である。例えば、遅延回路はＣＲ遅延回路等により置換えが可能である。また、ＮＯＲ回路２５、トランジスタＴ２０も、遅延信号に基づき、第１段階での充電を可能にする他の構成に置換えが可能である。
【００７４】
また、第１の実施形態及び第２の実施形態では、２段階に分けて充電を行う半導体記憶装置を示したが、この段階は２段階に限定されるものではなく任意の段階に分けて昇圧させることができる。
【図面の簡単な説明】
【００７５】
【図１】第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】第１の実施形態に係る半導体記憶装置の昇圧電源回路８の構成を示すブロック図である。
【図３】第１の実施形態に係る半導体記憶装置のセンスアンプ部２の構成を、その内部に含まれるセンスアンプ回路Ｓ／Ａ、イコライズ回路１９ｌ、１９ｒその他の構成と共に示している。
【図４】イコライズ制御信号ＥＱＬｌ及びＥＱＬｒを生成する制御信号生成回路２０の一例を示す図である。
【図５】第１の実施形態に係る半導体記憶装置の制御信号生成回路１５の動作を示すタイミングチャートである。
【図６Ａ】第１の実施形態に係る半導体記憶装置の効果を説明する。
【図６Ｂ】第１の実施形態に係る半導体記憶装置の効果を説明する。
【図７】第１の実施形態に係る半導体記憶装置の効果を説明する。
【図８】第１の実施形態に係る半導体記憶装置の効果を説明する。
【図９】第２の実施形態に係る半導体記憶装置のセンスアンプ部の構成を示す図である。
【符号の説明】
【００７６】
１・・・メモリセルアレイ、  ２・・・センスアンプ、  ３・・・カラムデコーダ、  ４・・ローデコーダ、  ５・・・入出力バッファ、  ６・・・アドレスバッファ、  ７・・・制御回路、  ８・・・昇圧電源回路、  ９・・・パワーオンリセット回路、  １１・・・昇圧電圧モニタ回路、  １２・・・昇圧回路制御回路、  １３・・・発振回路、  １４・・・昇圧ポンプ駆動回路、  １５・・・昇圧ポンプ、  ２０・・・制御信号生成回路、  ２１・・・レベル変換回路、  ２２・・・ドライバ制御回路、  ２３・・・ドライバ、  ２４・・・遅延回路、  ２４・・・ＮＯＲ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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