(57)【要約】 【課題】  少ない駆動用ＩＣで時分割駆動することができる発光素子アレイ、およびこの発光素子アレイを備える小形な発光装置、ならびにこの発光装置を備える画像形成装置を提供する。【解決手段】  スイッチ用サイリスタＳと、スイッチ用サイリスタＳのゲート電極ｇｓに個別に接続されるｎ個の発光禁止部Ｄおよびｎ本のゲート横配線ＧＨと、ｎ本のゲート横配線ＧＨのうちのいずれか１つとＮゲートｇｔが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。スイッチ用サイリスタＳのアノードａｓに共通の選択信号が入力されている発光素子アレイチップ１を発光させることができるので、発光信号および制御信号を複数の発光素子アレイチップ１間で共用する時分割駆動を実現することができる。【選択図】      図１
2008166610.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）制御信号が入力される第１電極と、選択信号が入力される第２電極と、第３電極とを備え、前記第２電極に選択信号が入力され、かつ前記第１電極に制御信号が入力されることによって第３電極に活性信号が出力されるｎ（記号「ｎ」は２以上の整数）個のスイッチ素子と、
（ｂ）前記第３電極に個別にそれぞれ接続され、前記制御信号および前記選択信号のうちの少なくともいずれか一方が前記スイッチ素子に入力されていない状態で、不活性信号を出力するｎ個の発光禁止手段と、
（ｃ）前記第３電極に個別にそれぞれ接続されるｎ本の信号伝送路と、
（ｄ）発光信号が与えられる第４電極と、第５電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第６電極とを備え、前記第５電極を相互に共通の電極とし、前記第６電極に活性信号が入力され、かつ前記第４電極に前記発光信号が入力されることによって発光し、前記第６電極に前記不活性信号が入力されると発光が禁止される複数の発光素子とを含み、
（ｅ）前記ｎ個のスイッチ素子の第２電極は、選択信号を入力する選択信号入力端子に接続されることを特徴とする発光素子アレイ。
【請求項２】
前記スイッチ素子は、前記選択信号および前記制御信号が入力されると前記第１電極および前記第２電極間に電流が流れ、ゲートとしての前記第３電極に前記活性信号を出力する発光用サイリスタによって構成され、
前記発光素子は、ゲートとしての前記第６電極に前記活性信号が入力されてしきい電圧が低下した状態で、前記第４電極に前記発光信号が入力されると発光する発光用サイリスタによって構成され、
前記発光禁止手段は、一端がそれぞれ第３電極に接続されて直列に接続され、他端間に電圧が印加される第１抵抗体および第２抵抗体によって構成されることを特徴とする請求項１記載の発光素子アレイ。
【請求項３】
前記スイッチ素子および前記発光素子は同じ層構成を有する発光用サイリスタで構成されることを特徴とする請求項２記載の発光素子アレイ。
【請求項４】
前記スイッチ素子を構成する発光用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段をさらに含むことを特徴とする請求項２または３記載の発光素子アレイ。
【請求項５】
前記選択信号入力端子と第２電極との間にそれぞれ設けられるｎ個の第３抵抗体をさらに含むことを特徴とする請求項１〜４のいずれか１つに記載の発光素子アレイ。
【請求項６】
前記複数の発光素子は、前記第４電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各発光素子の第６電極は、互いに異なる前記信号伝送路に接続されることを特徴とする請求項１〜５のいずれか１つに記載の発光素子アレイ。
【請求項７】
基板と、前記基板の一表面上に設けられるボンディングパッドとを含む請求項１〜４のいずれか１つに記載の発光素子アレイであって、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記第１電極に接続される第１ボンディングパッドと、
前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第４電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする請求項１〜６のいずれか１つに記載の発光素子アレイ。
【請求項８】
請求項１〜７のいずれか１つに記載の複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記制御信号を供給する第１駆動回路と、
前記第２電極と電気的に接続され、前記選択信号を供給する第２駆動回路と、
前記第４電極と電気的に接続され、前記発光信号を供給する第３駆動回路とを含むことを特徴とする発光装置。
【請求項９】
請求項８記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子によって構成された発光素子アレイと、この複数の発光素子アレイを備える発光装置およびこの発光装置を備える画像形成装置に関する。
【背景技術】
【０００２】
電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するので、多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉの仕様にて構成すると、ボンディングパッドと回路配線との接続箇所は、ＬＥＤのアノードまたはカソードを導通基板で共通端子とした場合でも発光素子の数だけ接続する必要があるので、約７３００箇所にも及ぶ。このため両者を従来周知のワイヤボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また、前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。
【０００３】
このボンディングパッド数を減少させるために、各ＬＥＤのアノードとカソードとをそれぞれｍ×ｎ（記号ｍおよびｎは、正の整数）のマトリックス状に接続し、駆動信号を時分割で切り換えて、各ＬＥＤを発光させるダイナミック駆動方式のＬＥＤアレイが提案されている。このダイナミック駆動方式のＬＥＤアレイでは、各ＬＥＤと駆動回路とを個別に接続するＬＥＤアレイと比較して、ボンディングパッド数を１／４程度に減少させることが可能である（例えば特許文献１参照）。
【０００４】
また、特許文献２には、複数のチップ状の発光素子アレイを時分割で駆動するようにしたダイナミック駆動方式の発光装置が開示されている。この発光装置は、１つの発光素子アレイに対してＮＡＮＤゲート等から成るスイッチ素子を内蔵した駆動用ＩＣ
（Integrated Circuit）が１つ接続されるような構成を有し、駆動用ＩＣのスイッチ素子が、ストローブ信号（ＳＴＢ）と呼ばれる信号と制御信号との論理積をとり、ストローブ信号が真値をとる間のみ制御信号を出力するといった動作をする。このような動作によって、駆動用ＩＣにより複数の発光素子アレイをダイナミック駆動することができる。
【０００５】
また、発光素子に接続される配線の配線数を減らすという課題に対して、特許文献３および特許文献４には、発光素子としてＰＮＰＮ構造を有する発光用サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板で共通端子とし、アノードおよびカソードの他方と、ゲートをｍ×ｎのマトリックス状に接続し、ほとんど電流の流れないゲートをアレイ全体にわたって電極配線で接続することによって、電極配線の線幅を細くし、電極配線を形成する面積を低減する従来の発光素子アレイの例が開示されている。
【０００６】
【特許文献１】特開平１１−２６８３３３号公報
【特許文献２】特開平６−１７７４３１号公報
【特許文献３】特許第２８０７９１０号公報
【特許文献４】特開２００１−２１７４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示されている従来の技術の発光素子アレイでは、発光素子（ＬＥＤ）を駆動する配線そのものを駆動用ＩＣまで引き込む構成となっているので、配線抵抗の損失による駆動用ＩＣの消費電力の増大および駆動性能の低下などに加えて、配線抵抗を小さくするために設計上の制限が生じるという問題がある。このようなダイナミック駆動方式のＬＥＤアレイでは、アノードとカソードとをそれぞれｍ×ｎ（記号ｍおよびｎは、正の整数）のマトリックス状に接続するための電極配線が（ｍ＋ｎ）本必要である。この電極配線は、アノードまたはカソードに接続されており、ＬＥＤの発光強度に比例した電流が流れるので、抵抗値を低減するために、ある程度の線幅を必要とし、流路断面積を大きく形成する必要がある。したがって電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。
【０００８】
また、特許文献２に開示されている従来の技術の発光装置では、スイッチ素子を内蔵した駆動用ＩＣを、それぞれの発光素子アレイに接続するが、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣの数、および配線数が増大して装置全体が複雑化したし、大きくなるという問題点がある。
【０００９】
また、特許文献１〜４に開示されているいずれの発光素子アレイにおいても、複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例した本数の電極配線が必要となる。また、発光素子アレイを駆動するための駆動用ＩＣの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ＩＣの端子数と１つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成した場合には、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化し、装置が大きくなるという問題がある。
【００１０】
したがって本発明は、以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイ、およびこの発光素子アレイを備える小形な発光装置、ならびにこの発光装置を備える画像形成装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、（ａ）制御信号が入力される第１電極と、選択信号が入力される第２電極と、第３電極とを備え、前記第２電極に選択信号が入力され、かつ前記第１電極に制御信号が入力されることによって第３電極に活性信号が出力されるｎ（記号「ｎ」は２以上の整数）個のスイッチ素子と、
（ｂ）前記第３電極に個別にそれぞれ接続され、前記制御信号および前記選択信号のうちの少なくともいずれか一方が前記スイッチ素子に入力されていない状態で、不活性信号を出力するｎ個の発光禁止手段と、
（ｃ）前記第３電極に個別にそれぞれ接続されるｎ本の信号伝送路と、
（ｄ）発光信号が与えられる第４電極と、第５電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第６電極とを備え、前記第５電極を相互に共通の電極とし、前記第６電極に活性信号が入力され、かつ前記第４電極に前記発光信号が入力されることによって発光し、前記第６電極に前記不活性信号が入力されると発光が禁止される複数の発光素子とを含み、
（ｅ）前記ｎ個のスイッチ素子の第２電極は、選択信号を入力する選択信号入力端子に接続されることを特徴とする発光素子アレイである。
【００１２】
また本発明は、前記スイッチ素子は、前記選択信号および前記制御信号が入力されると前記第１電極および前記第２電極間に電流が流れ、ゲートとしての前記第３電極に前記活性信号を出力する発光用サイリスタによって構成され、
前記発光素子は、ゲートとしての前記第６電極に前記活性信号が入力されてしきい電圧が低下した状態で、前記第４電極に前記発光信号が入力されると発光する発光用サイリスタによって構成され、
前記発光禁止手段は、一端がそれぞれ第３電極に接続されて直列に接続され、他端間に電圧が印加される第１抵抗体および第２抵抗体によって構成されることを特徴とする。
【００１３】
また本発明は、前記スイッチ素子および前記発光素子は同じ層構成を有する発光用サイリスタで構成されることを特徴とする。
【００１４】
また本発明は、前記スイッチ素子を構成する発光用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段をさらに含むことを特徴とする。
【００１５】
また本発明は、前記選択信号入力端子と第２電極との間にそれぞれ設けられるｎ個の第３抵抗体をさらに含むことを特徴とする。
【００１６】
また本発明は、前記複数の発光素子は、前記第４電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
同じ発光素子ブロックに含まれる各発光素子の第６電極は、互いに異なる前記信号伝送路に接続されることを特徴とする。
【００１７】
また本発明は、基板と、前記基板の一表面上に設けられるボンディングパッドとを含む前記発光素子アレイであって、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記第１電極に接続される第１ボンディングパッドと、
前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第４電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。
【００１８】
また本発明は、前記複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記制御信号を供給する第１駆動回路と、
前記第２電極と電気的に接続され、前記選択信号を供給する第２駆動回路と、
前記第４電極と電気的に接続され、前記発光信号を供給する第３駆動回路とを含むことを特徴とする発光装置である。
【００１９】
また本発明は、前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする画像形成装置である。
【発明の効果】
【００２０】
本発明によれば、スイッチ素子は、第１電極に制御信号が入力され、かつ第２電極に選択信号が入力されると、第３電極から活性信号を出力する。第３電極には、発光禁止手段が接続される。この発光禁止手段は、制御信号および選択信号のうちの少なくともいずれか一方がスイッチ素子に入力されていなければ、不活性信号を出力する。したがって、第３電極からは、制御信号および選択信号の２つの信号がスイッチ素子に入力されているときに、第３電極から活性信号が出力され、それ以外のときには、不活性信号が出力される。すなわちスイッチ素子と発光禁止手段とは、全体としてＡＮＤ回路として機能する。
【００２１】
第３電極には、ｎ本の信号伝送路が個別に接続され、発光素子は、このｎ本の信号伝送路のいずれか１つに第６電極が接続される。第３電極から出力される活性信号および不活性信号は、信号伝送路を伝送して発光素子の第６電極に与えられる。複数の発光素子もスイッチ素子と同様に、第６電極に活性信号が入力され、かつ第４電極に発光信号が入力されているときにのみ発光を開始し、第６電極に不活性信号が入力されているときには発光が禁止される論理回路として機能する。発光禁止手段からは、前述した不活性信号が出力されるので、不所望に発光素子が発光することを防ぐことができる。
【００２２】
発光素子アレイを構成するｎ個のスイッチ素子の第２電極は、選択信号を入力する選択信号入力端子に接続されるので、発光素子アレイを構成する全てのスイッチ素子に共通の選択信号を与えることができる。複数の発光素子のうちの１つの発光素子を選択的に発光させるためには、この発光素子の第６電極に活性信号が入力される状態で、第４電極に発光信号を入力する必要がある。したがって、選択的に発光させるべき発光素子の第４電極に発光信号を入力し、かつこの発光素子の第６電極に信号伝送路を介して接続されるスイッチ素子の第１電極に制御信号を与え、かつこの発光素子が含まれる発光素子アレイに共通の選択信号を与えたときに、発光素子が選択的に発光する。逆に、発光信号、選択信号および制御信号のいずれか１つが前述したように入力されていなければ発光素子は発光しない。選択信号は、全てのスイッチ素子に共通に与えられるので、選択信号が入力されていない状態では、発光素子アレイを構成する全ての発光素子が消灯した状態となる。
【００２３】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、選択信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、選択信号が入力されている発光素子アレイを「選択状態」にあるという）。
【００２４】
発光装置を構成する各発光素子アレイに順番に選択信号を与えて順番に選択状態にすることによって、制御信号および発光信号を与えるための駆動用ＩＣ、ならびに各発光素子アレイと駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用して時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成される発光装置を実現することができる。
【００２５】
また本発明の発光素子アレイによれば、スイッチ素子および発光素子を発光用サイリスタによって構成することができる。以下、スイッチ素子を構成する発光サイリスタを「スイッチ用サイリスタ」といい、発光素子を構成する発光用サイリスタを「発光用サイリスタ」という。この場合、第１電極をスイッチ用サイリスタのカソードにし、第２電極をスイッチ用サイリスタのアノードにし、第３電極をスイッチ用サイリスタのＮゲートにし、第４電極を発光用サイリスタのアノードにし、第５電極を発光用サイリスタのカソードにし、第６電極を発光用サイリスタのＮゲートにして発光素子アレイを構成することができる。この構成では、選択信号の入力によって、第２電極の電位はローレベルからハイレベルになるようにし、制御信号の入力によって、第１電極の電位はハイレベルからローレベルになるようにし、前記発光信号の入力によって、第４電極の電位はローレベルからハイレベルになるようにし、共通の第５電極の電位はローレベルになるようにして各信号レベルを設定する。また第１抵抗体の一端にはハイレベルの電圧が印加され、第２抵抗体の一端にはローレベルの電圧が印加され、スイッチ用サイリスタがオフ状態では第３電極に第１抵抗体と第２抵抗体と分圧が不活性信号として入力される。この不活性信号の電圧レベルは、選択信号および制御信号が入力されるとスイッチ用サイリスタがオン状態になるが、不活性信号が発光用サイリスタに入力された状態では、発光信号が発光用サイリスタに入力されてもオフ状態で発光しない値に設定される。
【００２６】
スイッチ用サイリスタは、第１および第２抵抗体の分圧が不活性信号としてゲートに入力された状態で、選択信号および制御信号が入力されると、オン状態に遷移する。スイッチ用サイリスタがオン状態に遷移するとアノードとカソードとの間に電流が流れ、Ｎゲートの電位がローレベルになる。スイッチ用サイリスタのＮゲートがローレベルになると、第１抵抗体から電流がスイッチ用サイリスタに流れ込んで、第１抵抗体の電圧降下が大きくなり、発光禁止手段から不活性信号が出力されなくなる。スイッチ用サイリスタがオン状態に遷移すると、スイッチ用サイリスタのＮゲートに信号伝送路を介して接続される発光用サイリスタのＮゲートがローレベルに変化することによって、ローレベルの活性信号が発光用サイリスタに入力される。このように発光用サイリスタのＮゲートがローレベルになり、しきい電圧が低下した状態で、発光信号が入力されることによって、発光用サイリスタのアノードの電位がハイレベルになると、発光用サイリスタはオン状態に遷移して発光する。
【００２７】
選択信号および制御信号のいずれか一方しか入力されていない場合、または両方とも入力されていない場合には、スイッチ用サイリスタはオフ状態のままである。スイッチ用サイリスタがオフ状態では、発光用サイリスタのＮゲートに第１および第２抵抗体の分圧が不活性信号として入力されているので、発光用サイリスタに発光信号が入力されても、発光用サイリスタはオフ状態を維持して発光しない。
【００２８】
このように、ハイレベルの選択信号およびローレベルの制御信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。オン状態に遷移したスイッチ用サイリスタと信号伝送路を介して接続された発光用サイリスタのアノードに発光信号が入力されているときに発光するという論理回路が実現できる。したがって、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光用サイリスタを用いた簡単な回路構成で、制御信号、選択信号および発光信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。
【００２９】
また第１，第２，第４，第５電極のカソードとアノードとの極性を逆にし、第３および第６制御のＰ型とＮ型との導電型を逆にし、制御信号、選択信号および発光信号の電圧レベルを逆にして、第１および第２抵抗体に印加される電圧を逆にしても同様な論理回路を構成することができる。
【００３０】
また本発明によれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、複数の発光素子の他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。
【００３１】
また本発明によれば、スイッチ用サイリスタが発する光を遮光または減光するための遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射するのを防ぎ、その光にって発光用サイリスタのしきい電圧が変動することを防ぐことができる。これによって発光素子およびスイッチ素子を発光用サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
【００３２】
また本発明によれば、スイッチ用サイリスタのアノードまたはカソードに相当する第２電極に第３抵抗体が接続される。この第３抵抗体が電流制限抵抗として機能し、スイッチ用サイリスタがオン状態になったときにスイッチ用サイリスタのアノードとカソードとの間に流れる電流を制限し、過電流が流れてスイッチ用サイリスタが破壊されることを防ぐことができる。
【００３３】
また本発明によれば、複数の発光素子がｎ個以下の発光素子からなる発光素子ブロックを構成し、同じ発光素子ブロック内では、発光信号が与えられる第４電極は相互に電気的に接続されているので、同じ発光素子ブロックに属する発光素子には共通の発光信号が与えられる。第６電極と信号伝送路との接続については、同じ発光素子ブロック内では、異なる信号伝送路に接続されるので異なる活性信号または不活性信号が与えられる。したがって、発光素子アレイが選択信号によって選択状態のときに、その発光素子アレイの各スイッチ素子に制御信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に活性信号が伝送され、同じ発光素子ブロック内の各発光素子にも順番に活性信号が与えられる。この活性信号のタイミングに合わせて各発光素子ブロックに共通の発光信号を与えることで発光素子ブロック内での時分割駆動が実現できる。このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができ、制御信号および発光信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数も削減することができ、小形な発光素子アレイを実現することができる。
【００３４】
また本発明によれば、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、ｎ本の信号伝送路は、発光素子の配列方向に沿って配線され、選択信号、制御信号および発光信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、スイッチ素子は隣接するボンディングパッドの間に配置される。第２電極に接続されて選択信号を供給するための第２ボンディングパッドは、各スイッチ素子の第２電極が相互に電気的に接続されているので少なくとも１個必要である。第１電極に接続されて制御信号を供給するための第１ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に制御信号を与える必要があるので、スイッチ素子の数に等しいｎ個が必要である。また、第４電極に接続されて発光信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第４電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも１個必要であり、発光素子アレイ全体での第３ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。
【００３５】
したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、選択信号、制御信号および発光信号を供給するために少なくとも必要なボンディングパッド数はｍ＋ｎ＋１個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースが生じる。このスペースを有効に活用してスイッチ素子を配置することによって、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを抑制することができ、結果として小形な発光素子アレイを実現することができる。
【００３６】
本発明の発光装置によれば、複数の前記発光素子アレイと、各発光素子アレイに制御信号を供給する第１駆動回路と、選択信号を供給する第２駆動回路と、発光信号を供給する第３駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第２駆動回路から供給される選択信号によって、複数の発光素子アレイのうちのいくつかを選択状態にし、選択状態にない発光素子アレイは制御信号および発光信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第１駆動回路および第３駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路が実装される実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
【００３７】
本発明の画像形成装置によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムが露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。
【００３９】
図１は、本発明の発光素子アレイの実施の一形態としての発光素子アレイチップ１の等価回路図である。発光素子アレイチップ１は、ｋ（記号「ｋ」は２以上の整数）個の発光素子と、ｎ（記号「ｎ」は２以上の整数）個のスイッチ素子と、ｎ本の信号伝送路に相当するｎ本のゲート横配線ＧＨ１〜ＧＨｎと、ｎ個の発光禁止部Ｄ１〜Ｄｎと、第３抵抗体に相当するｎ個のプルアップ抵抗ＰＲ１〜ＰＲｎとを含んで構成される。本実施の形態におけるｋ個の発光素子は、発光サイリスタから成るｋ個の発光用サイリスタＴ１〜Ｔｋによって構成され、ｎ個のスイッチ素子は、発光サイリスタから成るｎ個のスイッチ用サイリスタＳ１〜Ｓｎによって構成される。本実施の形態における発光素子アレイチップ１では、ｎ＝４である。以下、複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数のゲート横配線ＧＨ１〜ＧＨｎ、複数の発光禁止部Ｄ１〜Ｄｎ、複数のプルアップ抵抗ＰＲ１〜ＰＲｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、ゲート横配線ＧＨ、発光禁止部Ｄ、およびプルアップ抵抗ＰＲと記載する場合がある。
【００４０】
発光素子アレイチップ１は、さらに選択信号を入力する選択信号入力端子ＣＳと、制御信号を入力するｎ個の制御信号入力端子Ｇ１〜Ｇｎと、基準電位を供給するグランド端子ＧＮＤと、定電圧を供給する定電圧供給端子Ｖｃｃとを備える。プルアップ抵抗ＰＲは、選択信号入力端子ＣＳと、第２電極に相当するスイッチ用サイリスタＳのアノードａｓとの間にそれぞれ個別に設けられる。具体的には、スイッチ用サイリスタＳｉ（記号「ｉ」は、１〜ｎの整数を表す）のアノードａｓiには、プルアップ抵抗ＰＲｉが接続され、共通の選択信号入力端子ＣＳは、前記プルアップ抵抗ＰＲを介して各スイッチ用サイリスタＳのアノードａｓｉにそれぞれ接続される。また制御信号入力端子Ｇｉは、第１電極に相当するスイッチ用サイリスタＳｉのカソードｃｓｉに接続される。
【００４１】
ゲート横配線ＧＨは、第３電極に相当するスイッチ用サイリスタＳのＮゲートｇｓに個別にそれぞれ接続される。具体的にはゲート横配線ＧＨｉは、スイッチ用サイリスタＳのＮゲートｇｓｉに接続される。スイッチ用サイリスタＳのアノードａｓ１〜ａｓｎ、カソードｃｓ１〜ｃｓｎ、およびＮゲートｇｓ１〜ｇｓｎについて、複数のものを総称する場合または不特定のものを指す場合、単にアノードａｓ、カソードｃｓおよびＮゲートｇｓと記載する場合がある。
【００４２】
発光禁止部Ｄｉは、第１抵抗体Ｒａｉと、第２抵抗体Ｒｂｉとが直列に接続されて構成される。以下第１抵抗体Ｒａ１〜Ｒａｎおよび第２抵抗体Ｒｂ１〜Ｒｂｎについて複数のものを総称する場合または不特定のものを指す場合、単に第１抵抗体Ｒａおよび第２抵抗体Ｒｂとそれぞれ記載する場合がある。発光禁止部Ｄは、第３電極に相当するスイッチ用サイリスタＳのＮゲートｇｓに個別に接続される。具体的には、第１抵抗体Ｒａと第２抵抗体Ｒｂとの一端に相当する接続部位がスイッチ用サイリスタＳのＮゲートｇｓに接続され、第１抵抗体Ｒａの他端は、定電圧を供給する定電圧供給端子Ｖｃｃに接続され、第２抵抗体Ｒｂの他端は、基準電位を供給するグランド端子ＧＮＤに接続される。これによって発光禁止部Ｄに定電圧が印加される。さらに具体的には、スイッチ用サイリスタＳｉのＮゲートｇｓｉに、第１抵抗体Ｒａｉと第２抵抗体Ｒｂｉとの接続部位が接続される。
【００４３】
さらに、発光素子アレイチップ１は、発光信号を発光用サイリスタＴに入力するｍ個の発光信号入力端子Ａ１〜Ａｍをさらに備える。各発光用サイリスタＴ１〜Ｔｋのアノードａｔ１〜ａｔｋは、第４電極に相当し、カソードｃｔ１〜ｃｔｋは、第５電極に相当し、Ｎゲートｇｔ１〜ｇｔｋは、第６電極に相当する。以下発光用サイリスタＴのアノードａｔ１〜ａｔｋ、Ｎゲートｇｔ１〜ｇｔｋ、およびカソードｃｔ１〜ｃｔｋ、ならびに発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものを指す場合に、単にアノードａｔ、Ｎゲートｇｔ、カソードｃｔおよび発光信号入力端子Ａと記載する場合がある。
【００４４】
複数の発光用サイリスタＴは、ｎ個以下の発光用サイリスタＴの群からなるｍ個の発光素子ブロックＢ１〜Ｂｍを構成する。各発光素子ブロックＢｊ（記号「ｊ」は１〜ｍの整数）では、発光用サイリスタＴのアノードａｔは、相互に接続されると共に、対応する発光信号入力端子Ａｊに接続され、発光用サイリスタＴのＮゲートｇｔはそれぞれ異なるゲート横配線ＧＨに接続される。本実施の形態では、各発光素子ブロックＢｊを構成する発光用サイリスタＴの数は、最大のｎ個に設定される。したがって、ｋ＝ｍ×ｎとなる。本実施の形態ではｎ＝４なので、ｋ＝４×ｍとなる。以下、発光素子ブロックＢ１〜Ｂｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。
【００４５】
図１において、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付し、ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｊ番目の発光素子ブロックＢｊには、第４ｊ−３番目〜第４ｊ番目の発光用サイリスタＴが属し、発光素子ブロックＢｊに属する発光用サイリスタＴのアノードａｔは第ｊ番目の発光信号入力端子Ａｊと接続される。また、第４ｊ−３番目の発光用サイリスタＴのＮゲートｇｔ４ｊ−３が第１番目のゲート横配線ＧＨ１に接続され、第４ｊ−２番目の発光用サイリスタＴのＮゲートｇｔ４ｊ−２が第２番目のゲート横配線ＧＨ２に接続され、第４ｊ−１番目の発光用サイリスタＴのＮゲートｇｔ４ｊ−１が第３番目のゲート横配線ＧＨ３に接続され、第４ｊ番目の発光用サイリスタＴのＮゲートｇｔ４ｊが第４番目のゲート横配線ＧＨ４にそれぞれ接続される。また発光用サイリスタＴのカソードｃｔは、相互に共通の電極とし、グランド端子ＧＮＤに接続される。なお、図１において複数の発光素子アレイチップ１を接続する場合の接続配線ＧＣを破線で示している。接続配線ＧＣは複数の発光素子アレイチップ１間で共用される。
【００４６】
次に、図１に示す等価回路図の動作について説明する。先ず、発光素子アレイチップ１に用いられるスイッチ用サイリスタＳと発光素子を構成する発光用サイリスタＴとについて説明する。一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子によって構成される。各半導体層をカソード側からアノード側に向けて、順にＮ型の第１半導体層、Ｐ型の第２半導体層、Ｎ型の第３半導体層、Ｐ型の第４半導体層（Ｐ型）と記載すると、ＮゲートとはＮ型の第３半導体層のことであり、ＰゲートとはＰ型の第２半導体層のことである。カソードを共通の電極として接地する場合はＮゲートを用い、アノードを共通の電極として接地する場合はＰゲートを用いる。いずれの導電型のゲートを用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲートと記載する場合がある。以下、発光信号の電圧とは、発光信号が発光用サイリスタＴのアノードａｔに与えられることによって、発光用サイリスタＴのアノードａｔとカソードｃｔとの間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられたときに発光用サイリスタＴのアノードａｔに供給される電流である。
【００４７】
図２は、発光サイリスタのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示す図である。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。図２では、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線２も示されている。
【００４８】
図２に示すように、発光サイリスタは、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。初期のしきい電圧ＶＢＯは、受光することによって、またはゲートに所定の電圧が与えられることによって、ＶＴＨまでＰ１方向に低下する。このとき動作点が、順方向電圧−電流特性を表す特性曲線３と、負荷線２とが交わるオフ状態のｑ２点から、特性曲線３と負荷線２とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態では、Ｎ型の第１半導体層とＰ型の第２半導体層とのＰＮ接合、およびＮ型の第３半導体層とＰ型の第４半導体層とのＰＮ接合が発光ダイオードとして機能する。また、オン状態のｑ１点では、アノードとカソードとの間に主電流が流れると共に、ゲートの電位が共通の電極の電位にほぼ等しくなる。
【００４９】
本実施の形態では、基準電位を供給するグランド端子ＧＮＤの電圧を０Ｖとし、制御信号が入力された状態では、制御信号入力端子Ｇにローレベル（０Ｖ）の電圧が印加され、制御信号が入力されていない状態では、制御信号入力端子にハイレベル（１０Ｖ）の電圧が印加される。また選択信号が入力された状態では、選択信号入力端子ＣＳにハイレベル（１０Ｖ）の電圧が印加され、選択信号が入力されていない状態では、選択信号入力端子ＣＳにローレベル（０Ｖ）の電圧が印加される。また、発光信号が入力された状態では、発光信号入力端子Ａにハイレベルの電圧が印加され、発光信号が入力されていない状態では、発光信号入力端子Ａにローレベル（０Ｖ）の電圧が印加される。本実施の形態では、発光信号入力端子Ａには、ハイレベルのときに定電流が供給され、活性信号が与えられた状態で発光用サイリスタＴが発光する程度の電圧が印加され、不活性信号が与えられた状態では、発光用サイリスタＴが発光しない程度の電圧が印加される。具体的には、１、７Ｖの電圧が印加される。また定電圧供給端子Ｖｃｃには、ハイレベル（１０Ｖ）の電圧が印加される。本実施の形態では、第１抵抗体Ｒａの抵抗値は、１０ｋΩに選ばれ、第２抵抗体Ｒｂの抵抗値は、４．３ｋΩに選ばれる。したがって、スイッチ用サイリスタＳがオフ状態では、第１抵抗体Ｒａと第２抵抗体Ｒｂとの接続部位の電圧は、定電圧供給端子Ｖｃｃに印加されるハイレベル（１０Ｖ）の電圧に対して第１抵抗体Ｒａと第２抵抗体Ｒｂとの分圧（約３Ｖ）となる。つまり、スイッチ用サイリスタＳがオフ状態では、第１抵抗体Ｒａおよび第２抵抗体Ｒｂにそれぞれ約０．７ｍＡの電流が流れ、発光用サイリスタＴのＮゲートｇｔに不活性信号として分圧（３Ｖ）が与えられる。
【００５０】
スイッチ用サイリスタＳの動作について場合を分けて説明する。具体的な場合分けとしては、スイッチ用サイリスタＳに選択信号と制御信号とが入力されている場合と、選択信号が入力され、制御信号が入力されていない場合と、選択信号が入力されておらず、制御信号が入力されている場合と、選択信号および制御信号が入力されていない場合との４つの場合が考えられる。
【００５１】
選択信号と制御信号とが入力されている場合には、スイッチ用サイリスタＳのアノードａｓにハイレベル（１０Ｖ）の電圧が印加され、カソードｃｓにローレベル（０Ｖ）の電圧が印加され、Ｎゲートｇｓに分圧（３Ｖ）が印加される。このとき、スイッチ用サイリスタＳのＮゲートｇｓに分圧（３Ｖ）が印加されることによって、しきい電圧が低下した状態で、この分圧（３Ｖ）に対して順方向拡散電位よりも高いハイレベル（１０Ｖ）の電圧がアノードａｓに印加されているので、スイッチ用サイリスタＳがオン状態に遷移する。スイッチ用サイリスタＳがオン状態になると、アノードａｓとカソードｃｓとの間に電流が流れ出すが、プルアップ抵抗ＰＲにも電流が流れることによって、過電流がスイッチ用サイリスタＳに流れることを防ぐ。これによって、スイッチ用サイリスタＳのアノードａｓとカソードｃｓとの間に印加される電圧をほぼ一定に保つとともに、スイッチ用サイリスタＳを破壊してしまうことを防ぐことができる。本実施の形態では、プルアップ抵抗ＰＲの抵抗値は、４．２ｋΩに選ばれる。このとき、プルアップ抵抗ＰＲには２ｍＡ程度の電流が流れ、スイッチ用サイリスタＳのアノードａｓに１．６Ｖの電圧が印加される。なお、スイッチ用サイリスタＳがオン状態に遷移する直前では、プルアップ抵抗ＰＲに１００μＡの電流が流れて、プルアップ抵抗ＰＲに０．４２Ｖの電圧降下が生じる。このとき、スイッチ用サイリスタＳのアノードａｓには９．５８Ｖの電圧が印加されるので、オン状態に遷移する。またスイッチ用サイリスタＳがオン状態に遷移することによって、Ｎゲートｇｓがローレベル（０Ｖ）となり、Ｎゲートｇｓから活性信号が出力される。またスイッチ用サイリスタＳのＮゲートｇｓがローレベル（０Ｖ）になると、定電圧供給端子Ｖｃｃから第１抵抗体Ｒａを介してＮゲートｇｓに電流が流れ込み、第１抵抗体Ｒａと第２抵抗体Ｒｂとの接続部位の電圧が、分圧（３Ｖ）からローレベル（０Ｖ）に遷移し、不活性信号を出力しなくなる。本実施の形態では、スイッチ用サイリスタＳがオン状態になると、定電圧供給端子Ｖｃｃから第１抵抗体Ｒａを介してＮゲートｇｓに１ｍＡ程度の電流が流れ込み、第１抵抗体Ｒａで１０Ｖの電圧降下が生じる。
【００５２】
選択信号と制御信号とのうちの少なくともいずれか１つが入力されていない場合には、スイッチ用サイリスタＳのカソードｃｓに対するアノードａｓの電圧が０Ｖまたは−１０Ｖとなるので、スイッチ用サイリスタＳは、オン状態とはならず、オフ状態となる。スイッチ用サイリスタＳがオフ状態では、第１抵抗体Ｒａと第２抵抗体Ｒｂとの間の電圧は、分圧（３Ｖ）を維持し、発光禁止部Ｄは、不活性信号を出力しつづける。すなわち、４つの場合のうち、選択信号と制御信号との両方が入力されているときにのみスイッチ用サイリスタＳがオン状態になり、ゲート横配線ＧＨに活性信号が入力され、選択信号と制御信号とのうちの少なくともいずれか一方が入力されていない状態では、スイッチ用サイリスタＳがオフ状態になり、ゲート横配線ＧＨに不活性信号が入力される。
【００５３】
次に発光用サイリスタＴの動作について場合を分けて説明する。具体的な場合分けとしては、発光用サイリスタＴに発光信号と活性信号とが入力されている場合と、発光信号と不活性信号とが入力されている場合と、発光信号が入力されておらず、不活性信号が入力されている場合と、発光信号が入力されておらず、活性信号が入力されている場合との４つの場合が考えられる。活性信号が入力されている場合とは、オン状態のスイッチ用サイリスタＳのＮゲートｇｓに、ゲート横配線ＧＨを介して発光用サイリスタＴのＮゲートｇｔが接続され、Ｎゲートｇｔにローレベル（０Ｖ）の電圧が印加されている状態である。
【００５４】
発光信号と活性信号とが入力されている場合には、発光用サイリスタＴのアノードａｔにハイレベルの電圧が印加され、カソードｃｔに０Ｖの電圧が印加され、Ｎゲートｇｔにローレベル（０Ｖ）が印加される。このとき、アノードａｔには、活性信号としてＮゲートｇｔにローレベル（０Ｖ）の電圧が印加された状態で、発光する程度の定電流が印加されているので、発光用サイリスタＴがオン状態に遷移して発光する。
【００５５】
不活性信号が入力されている場合には、発光用サイリスタＴのＮゲートｇｔが分圧（３Ｖ）となる。この状態で発光信号として発光用サイリスタＴのアノードａｔにハイレベルの電圧が印加されても、不活性信号が入力された状態では発光しない程度の電圧なので、発光用サイリスタＴは、オフ状態となって発光しない。また発光信号が入力されていない場合には、発光用サイリスタＴのアノードａｔとカソードｃｔとの間の電位差が０Ｖとなるので、発光用サイリスタＴは発光しない。したがって活性信号と発光信号との両方が入力されているときにのみ発光用サイリスタＴがオン状態となって発光する。
【００５６】
以上説明したように、選択信号および制御信号の両方が入力されるとスイッチ用サイリスタＳがオン状態に遷移する。これによってオン状態に遷移したスイッチ用サイリスタＳにゲート横配線ＧＨを介して接続される発光用サイリスタＴのＮゲートｇｔに活性信号が入力される。この状態で発光信号が入力されると、この発光用サイリスタＴが発光するという論理回路が実現される。
【００５７】
図１に示す発光素子アレイチップ１においては、選択信号が共通で与えられるので、選択信号が入力されないとき（選択状態にないとき）には、制御信号および発光信号が与えられても発光用サイリスタＴが発光することはない。これに対して、選択信号が与えられているとき（選択状態にあるとき）には、制御信号が与えられたスイッチ用サイリスタＳがオン状態に遷移し、このオン状態に遷移したスイッチ用サイリスタＳにゲート横配線ＧＨを介して接続される発光用サイリスタＴにさらに発光信号を与えると、この発光用サイリスタＴを発光させることができる。このように、選択信号によって、活性信号および不活性信号のうちのいずれか一方を選択的にスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すことができるので、複数の発光素子アレイチップ１を用いた発光装置では、発光素子アレイチップ間で発光信号および制御信号を共用して時分割駆動を行うことができる。
【００５８】
また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａｔが共通の発光信号入力端子Ａに接続されるので、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。すなわち図１においては、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。このとき、発光信号は発光素子ブロックＢのすべての発光用サイリスタＴのアノードａｔに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているので、制御信号によって発光させる発光用サイリスタＴを選択することができる。
【００５９】
この結果、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるので、複数の発光素子ブロック間で時分割駆動をすることができる。したがって、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができ、チップ幅を縮小することができる。また、ゲート横配線ＧＨの数を抑制することができるので、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。
【００６０】
さらに、発光禁止部Ｄを設けることによって、制御信号および選択信号の少なくともいずれか一方がスイッチ用サイリスタＳに入力されていない状態で、不活性信号を発光用サイリスタＴに与えることができる。発光用サイリスタＴに不活性信号が与えられている状態では、発光信号を与えても発光用サイリスタＴの発光が禁止されるので、不所望に発光用サイリスタＴが発光することを防ぐことができる。
【００６１】
次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図３は、図１に示す実施の一形態の発光素子アレイチップ１の基本構成を概略的に示すの平面図である。なお同図は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、図解を容易にするために一部に斜線を付している。
【００６２】
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態において各発光用サイリスタＴは、等間隔に、直線状に配列される。以下、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載し、各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚと記載し、配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙと記載する場合がある。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
【００６３】
発光用サイリスタＴ１〜Ｔｋは、前述のとおりｍ個の発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａｔは共通の発光信号入力端子Ａとして機能するボンディングパッド（以下、発光信号用パッドという）Ａに第１接続部５を介して接続される。発光用サイリスタＴのアノードａｔと発光信号用パッドＡと第１接続部５とは同時に一体で形成される。発光信号用パッドＡは、発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨおよび定電圧供給配線６を跨いで発光用サイリスタＴと反対側に設置される。
【００６４】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【００６５】
各ゲート横配線ＧＨおよび発光禁止部Ｄに定電圧を供給する定電圧供給配線６は、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨおよび定電圧供給配線６は、幅方向Ｙに間隔Ｗ３をあけて、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２、ゲート横配線ＧＨ１および定電圧供給配線６の順番に配列される。各ゲート横配線ＧＨ間および定電圧供給配線６の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨおよび定電圧供給配線６間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。定電圧供給配線６は、第２接続部７を介して定電圧供給端子Ｖｃｃとして機能するボンディングパッド（以下、定電圧供給用パッドという）Ｖｃｃに接続される。さらに、選択信号をスイッチ用サイリスタＳのアノードａｓに供給するための選択信号伝送路８と、基準電位を供給するグランド配線９とは、ゲート横配線ＧＨと平行に、発光信号用パッドＡおよび定電圧供給用ボンディングパッドＶｃｃを跨いで、発光用サイリスタＴと離反する側に配置される。本実施の形態では選択信号伝送路８は、グランド配線９に対して発光信号用パッドＡおよび定電圧供給用ボンディングパッドＶｃｃ寄りに設けられる。選択信号伝送路８は、第３接続部１１を介して選択信号入力端子ＣＳとして機能するボンディングパッド（以下、選択信号用ボンディングパッドという）ＣＳに接続される。グランド配線９は、第４接続部１２を介してグランド端子ＧＮＤとして機能するボンディングパッド（以下、グランド用パッドという）ＧＮＤに接続される。選択信号伝送路８とグランド配線９との間隔は、短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
【００６６】
各発光素子ブロックＢの４つの発光用サイリスタＴのうちの第１番目の発光用サイリスタＴのＮゲートｇｔは、第５接続部１３を介して第１番目のゲート横配線ＧＨ１と接続される。同様に第２番目の発光用サイリスタＴのＮゲートｇｔは、第６接続部１４を介して第２番目のゲート横配線ＧＨ２と接続され、第３番目の発光用サイリスタＴのＮゲートｇｔは、第７接続部１５を介して第３番目のゲート横配線ＧＨ３と接続され、第４番目の発光用サイリスタＴのＮゲートｇｔは、第８接続部１６を介して第４番目のゲート横配線ＧＨ４と接続される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることによって、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【００６７】
発光信号用パッドＡ１〜Ａｍは、この順に配列方向Ｘに直線状に等間隔に配置され、対応する発光素子ブロックＢ１〜Ｂに対して幅方向Ｙに対向して配置される。ｎ個の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号用パッドＡを１つ備えるので、発光信号用パッドＡ間にスペースが生じる。スイッチ用サイリスタＳは、発光信号用パッドＡ間に生じたスペースに配置される。またスイッチ用サイリスタＳのカソードｃｓに制御信号を供給する制御信号入力端子Ｇとして機能するボンディングパッド（以下、制御信号用パッドという）Ｇも、発光信号用パッドＡ間に生じたスペースに配置される。スイッチ用サイリスタＳのカソードｃｓと制御信号用パッドＧとは一体に形成される。さらに、グランド用パッドＧＮＤも、発光信号用パッドＡ間に生じたスペースに配置される。このように発光信号用パッドＡ間に生じるスペースにスイッチ用サイリスタＳ、制御信号用パッドＧおよびグランド用パッドＧＮＤを配置することで、発光素子アレイチップ１全体の大きさが、スイッチ用サイリスタＳ、制御信号用パッドＧおよびグランド用パッドＧＮＤによって増大することを避けることができ、小形な発光素子アレイチップ１を実現することができる。また定電圧供給用パッドＶｃｃは、発光信号用パッドＡが配列される直線の延長線上であって、各パッドのうちの配列方向Ｘの端部に設けられる。
【００６８】
さらに、ゲート横配線ＧＨｉとスイッチ用サイリスタＳｉのＮゲートｇｓとは、第９接続部１７によって接続される。この第９接続部１７と定電圧供給配線６とは、第１抵抗体Ｒａを介して接続される。これによって定電圧供給用パッドＶｃｃとスイッチ用サイリスタＳのＮゲートｇｓとが第１抵抗体Ｒａを介して接続される。また前記第９接続部１７とグランド配線９とは、第２抵抗体Ｒｂを介して接続される。これによって、スイッチ用サイリスタＳのＮゲートｇｓと、グランド用パッドＧＮＤとが第２抵抗体Ｒｂを介して接続される。さらに、スイッチ用サイリスタＳのアノードａｓと、選択信号伝送路８とは、第１０接続部１８およびプルアップ抵抗ＰＲを介して接続される。これによって、選択信号を入力する選択信号用パッドＣＳと、スイッチ用サイリスタＳのアノードａｓとがプルアップ抵抗ＰＲを介して接続される。さらに、基準電位を与えるグランド用パッドＧＮＤと、発光用サイリスタＴの共通のカソードｃｔとは、第１１接続部１９を介して接続される。
【００６９】
ゲート横配線ＧＨ、定電圧供給配線６、選択信号伝送路８、グランド配線９、第１〜第１１接続部５，７，１１〜１９、選択信号用パッドＣＳ、発光信号用パッドＡ、制御信号用パッドＧ、グランド用パッドＧＮＤ、および定電圧供給用パッドＶｃｃは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【００７０】
以下、発光素子アレイチップ１の構成について、さらに詳細に説明する。
図４は、図３の切断面線ＩＶ−ＩＶから見た発光素子アレイチップ１の基本構成を概略的に示す断面図である。
【００７１】
発光用サイリスタＴは、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造を含んで構成される。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。
【００７２】
図４において、基板２１には半絶縁性の半導体基板が用いられる。各発光用サイリスタＴの第１半導体層２２を共通の電極として用いるために、第２〜第４半導体層２３〜２５は隣接する発光用サイリスタＴと分離されているが、第１半導体層２２は一体化して形成される。また、第４半導体層２５は、第２および第３半導体層２３，２４よりも配列方向Ｘの長さがやや短くなるように形成される。
【００７３】
本実施の形態において一方の導電型は、Ｎ型に選ばれ、第１半導体層２２と第３半導体層２４とは、Ｎ型の半導体が用いられ、第２半導体層２３と第４半導体層２５とオーミックコンタクト層２７は、Ｐ型の半導体層が用いられる。第１半導体層２２は、カソードｃｔに相当し、第３半導体層２４は、Ｎゲートｇｔに相当し、第４半導体層２５は、アノードａｔに相当する。このような導電型に各層を構成することによって、各発光用サイリスタＴの第１半導体層２２を共通のカソードｃｔとして、その電位を零（０）ボルト（Ｖ）に設定することができ、各発光用サイリスタＴのアノードａｔに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
【００７４】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【００７５】
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９に第１接続部５の一部が形成されて、オーミックコンタクト層２７に接触している。これによって発光信号用パッドＡは、第１接続部５およびオーミックコンタクト層２７を介して、アノードａｔに相当する第４半導体層２５に電気的に接続される。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａｔからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において発光する。
【００７６】
第１接続部５の配列方向Ｘの長さＷ４は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。第１接続部５は、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ４を前述したように選ぶことによって、発光用サイリスタＴから発せられ光をなるべく遮らないようにする。
【００７７】
以下、基板２１、第１〜第４半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。なお、スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
【００７８】
基板２１は、III−Ｖ族化合物半導体およびII−ＶＩ族化合物半導体などの結晶成長が可能な半絶縁性の半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。
【００７９】
第１半導体層２２は、基板２１に近接する側の第１領域２２ａと離反する側の第２領域２２ｂの２層から構成される。第１領域は、積層される第２領域の結晶性を良くするために設けられるバッファ層として機能し、ガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。キャリア密度は１×１０１８ｃｍ−３程度のものが望ましい。膜厚は０．５μｍ程度である。第２領域２２ｂは、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第２領域２２ｂは受光感度および発光強度を高めるために、キャリア密度およびバンドギャップを第２半導体層２３より大きくする。第１半導体層２２の第２領域２２ｂのキャリア密度は、１×１０１８〜２×１０１８ｃｍ−３、バンドギャップは、１．７５〜１．８８ｅＶ、膜厚は、０．１〜０．５μｍのものが望ましい。
【００８０】
第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第２半導体層２３のキャリア密度は１×１０１７〜1×１０１８ｃｍ−３程度、バンドギャップは、１．５５〜１．６８ｅＶ、膜厚は０．０１〜０．５μｍのものが望ましい。
【００８１】
第３半導体層２４は、基板２１に近接する側の第１領域２４ａと離反する側の第２領域２４ｂの２層から構成される。第３半導体層２４はアルミニウムガリウム砒素（ＡｌＧａ
Ａｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１領域２４ａは発光用サイリスタＴの耐圧を高めるためにキャリア密度を小さくする。一方、第２領域２４ｂは発光強度を高めるために、第１領域２４ａよりキャリア密度を大きくする。したがって、第３半導体層２４の第１領域２４ａは、キャリア密度は１×１０１６〜1×１０１７ｃｍ−３、バンドギャップは、１．５５〜１．６８ｅＶ、膜厚は、０．５〜１．０μｍのものが望ましい。また第３半導体層２４の第２領域２４ｂは、キャリア密度は、１×１０１７〜1×１０１８ｃｍ−３、バンドギャップは、１．５５〜１．６８ｅＶ、膜厚は０．５〜１．０μｍのものが望ましい。
【００８２】
第４半導体層２５は、基板２１に近接する側の第１領域２５ａと離反する側の第２領域２５ｂの２層から構成される。第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第４半導体層２５の第１領域２５ａは、内部量子効率を高めるために第３半導体層２４の第２領域２４ｂより、バンドギャップとキャリア密度を大きくする。したがって、キャリア密度は１×１０１８〜1×１０１９ｃｍ−３、バンドギャップは、１．７５〜１．８８ｅＶ、膜厚は０．１〜０．５μｍのものが望ましい。第４半導体層２５の第２領域２５ｂは、良好なオーミックコンタクトが可能なように、キャリア密度を第４半導体層２５の第１領域２５ａより大きくすると共に、バンドギャップを主たる発光層である第３半導体層２４の第２領域２４ｂより大きくして発光する光に対して透明になるようにする。キャリア密度は、１×１０１９〜３×１０１９ｃｍ−３程度、バンドギャップは、１．７５〜１．８８ｅＶ、膜厚は、０．１〜０．５μｍのものが望ましい。
【００８３】
オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、第１接続５とのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は３×１０１９ｃｍ−３以上、膜厚は、０．０１〜０．０２μｍのものが望ましい。
【００８４】
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴ、および各スイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴ、およびスイッチ用サイリスタＳを同時に形成することになるのでスイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【００８５】
絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な貫通孔２９を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことによって作製される。
【００８６】
図５は、図３の切断面線Ｖ−Ｖから見た発光素子アレイチップ１の基本構成を概略的に示す断面図である。図５に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部３８を構成する。被接続部３８の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部３８を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。このような厚みに第３半導体層２４を構成することによって、エッチング工程において、第３半導体層２４の表面を露出させて被接続部３８を形成するときに、第４半導体層２５が残存することを防ぐことができる。
【００８７】
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部３９を構成する。なお、第３半導体層３４のうち、被接続部３９を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。このような厚みに第３半導体層３４を構成することによって、エッチング工程において、第３半導体層３４の表面を露出させて被接続部３９を形成するときに、第４半導体層３５が残存することを防ぐことができる。
【００８８】
発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよび定電圧供給配線６が配列方向Ｘに延びて形成される。さらに、ゲート横配線ＧＨおよび定電圧供給配線６の表面に沿って絶縁層４１が形成される。さらに、発光用サイリスタＴとスイッチ用サイリスタＳとの間において、定電圧供給配線６よりもスイッチ用サイリスタＳ寄りに、第１抵抗体および第２抵抗体Ｒａ，Ｒｂと、この第１および第２抵抗体Ｒａ，Ｒｂがそれぞれ設けられる第１および第２抵抗用台６１，６２とがそれぞれ形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線ＧＨと離反する側には、プルアップ抵抗ＰＲ１と、このプルアップ抵抗ＰＲ１が設けられる第３抵抗台６３が形成される。本実施の形態では第１〜第３抵抗台６１，６２，６３とは、基板２１からそれぞれ厚み方向Ｚに延びて形成され、前述した発光用サイリスタＴの第１半導体層２２および第２半導体層２３と同じ層構成の半導体層によって構成される。また第１および第２抵抗体Ｒａ，Ｒｂならびにプルアップ抵抗ＰＲは、前述した発光用サイリスタＴの第３半導体層２４と同じ層構成の半導体層によって構成される。本実施の形態では、第１および第２抵抗体Ｒａ，Ｒｂ、プルアップ抵抗ＰＲならびに第１〜第３抵抗台６３は、それぞれスイッチ用サイリスタＳおよび発光用サイリスタＴと同じ製膜工程で形成される。さらに、幅方向Ｙにおいてプルアップ抵抗ＰＲの厚み方向Ｚの表面上を通り、配列方向Ｘに延びる選択信号伝送路８、およびこの選択信号伝送路８よりもスイッチ用サイリスタＳから離間する側の絶縁層２８の表面にグランド配線９が配列方向Ｘに延びて形成される。さらに選択信号伝送路８およびグランド配線９の表面に沿って絶縁層４２が形成される。
【００８９】
被接続部３８に積層された絶縁層２８の一部には貫通孔４３が形成され、ゲート横配線ＧＨに積層された絶縁層４１の一部には貫通孔４３が形成される。ゲート横配線ＧＨと発光用サイリスタＴのＮゲートｇｔとを接続する第５接続部１３は、両貫通孔４３，４４に充填されて一部が形成され、両貫通孔４３，４４間にわたって絶縁層２８，４１の表面に沿って形成される。さらに被接続部３９に積層された絶縁層２８の一部には貫通孔４５が形成される。ゲート横配線ＧＨとスイッチ用サイリスタＳのＮゲートｇｓとを接続する第９接続部１７は、両貫通孔４４，４５に充填されて一部が形成され、両貫通孔４４，４５間にわたって絶縁層２８，４１、第１抵抗体Ｒａおよび第２抵抗体Ｒｂの表面に沿って形成される。第５接続部１３および第９接続部１７は、一体に形成される。
【００９０】
またスイッチ用サイリスタＳのオーミックコンタクト層３７に積層される絶縁層２８の一部には、貫通孔４６が形成される。プルアップ抵抗ＰＲを介してスイッチ用サイリスタＳのアノードａｓと選択信号伝送路８とを接続する第１０接続部１８の一部は、前記貫通孔４６に充填されて形成される。第１０接続部１８は、前記貫通孔４６と、プルアップ抵抗ＰＲの幅方向Ｙの一端との間を絶縁層２８の表面に沿って形成される。第１および第２抵抗体Ｒａ，Ｒｂならびにプルアップ抵抗ＰＲは、本実施の形態ではガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第１および第２抵抗体Ｒａ，Ｒｂならびにプルアップ抵抗ＰＲは、本実施の形態ではＮ型半導体によって形成され、キャリア密度は、１０１８ｃｍ−３程度のものが望ましい。たとえば膜厚を０．５μｍ、幅を２．５μｍ、長さを７２０μｍ程度のＮ型半導体層を形成することによって、４．２ｋΩ程度の抵抗体を実現することができる。
【００９１】
さらに発光素子アレイチップ１の好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）が遮光手段に相当する遮光膜４８で覆われる。遮光膜４８は、スイッチ用サイリスタＳが発光したときに、この光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを防ぐために設けられる。遮光膜４８としては、発光用サイリスタＴが発光する光の波長に対して不透明な材質から成る部材によって構成される。層間絶縁層２８を形成する場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが遮光膜４８として好適に用いられる。遮光膜４８の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆う。また、遮光膜４８の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の前記被接続部３９を覆う。
【００９２】
また、スイッチ用サイリスタＳからの光が発光用サイリスタＴに入射しないように、スイッチ用サイリスタＳと発光用サイリスタＴとを可能な限り遠ざけて配置することも有効である。本実施の形態では、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置して、スイッチ用サイリスタＳと発光用サイリスタＴとの間隔を離している。これによって、スイッチ用サイリスタＳと発光用サイリスタＴとの間に形成される絶縁層２８が減光手段として機能する。
【００９３】
本実施の形態において各ボンディングパッドは、発光用サイリスタＴおよびスイッチ用サイリスタＳと同じ層構成の基台の表面に、前述した金属材料および合金材料などの導電性を有する材料から成る金属薄膜を形成することによって実現される。ボンディングパッドが形成される基台は、発光用サイリスタＴおよびスイッチ用サイリスタＳと同時に形成されるので、一度に簡単に作成され、製造コストを低減することができる。また基台に設けることによって、基板２１から厚み方向Ｚに離反する位置にボンディングパッドを配置することができる。これによってボンディングワイヤをボンディングパッドに接続するときに、キャピラリが発光用サイリスタＴおよびスイッチ用サイリスタＳに衝突することを防ぐことができる。
【００９４】
図６は、図１に示す発光素子アレイチップ１を用いて構成した発光装置５１のブロック回路図である。
【００９５】
発光装置５１は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号「ｐ」は２以上の整数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）５２と、制御信号を供給する制御信号駆動ＩＣ５３と、選択信号を供給する選択信号駆動ＩＣ５４とを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬまたはアレイチップＬと記載する場合がある。なお、制御信号駆動ＩＣ５３が第１駆動回路に相当し、選択信号駆動ＩＣ５４が第２駆動回路に相当し、発光信号駆動ＩＣ５２が第３駆動回路に相当する。
【００９６】
前述したように各発光素子アレイチップ１には、ｍ個の発光信号用パッドＡ、１個の選択信号用パッドＣＳ、および４個の制御信号用パッドＧがそれぞれ含まれる。なお、各アレイチップＬの選択信号用パッドＣＳを区別して記載するときは、発光素子アレイチップＬ１〜Ｌｐに対応させて同じ番号を付し、選択信号用パッドＣＳ１〜ＣＳｐと記載する。
【００９７】
各アレイチップＬは、配列方向Ｘに沿って発光用サイリスタＴが一列に配列されて、各発光用サイリスタＴからの光の出射方向を揃えて回路基板に実装される。発光信号駆動ＩＣ５２と制御信号駆動ＩＣ５３と選択信号駆動ＩＣ５４とは、回路基板に実装される。回路基板にはさらに、各駆動ＩＣ５２〜５４の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【００９８】
発光信号駆動ＩＣ５２は、各アレイチップＬの発光信号用パッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。また、制御信号駆動ＩＣ５３は各アレイチップＬの制御信号用パッドＧ１〜Ｇ４と同数（４個）の制御信号出力端子μ１〜μ４を有する。また、選択信号駆動ＩＣ５４はアレイチップＬと同数（ｐ個）の選択信号出力端子ν１〜νｐを有する。発光信号出力端子λ１〜λｍ、制御信号出力端子μ１〜μ４、および選択信号出力端子ν１〜νｐについて、複数のものを総称する場合または不特定のものを指す場合に、それぞれ単に発光信号出力端子λ、制御信号出力端子μ、および選択信号出力端子νと記載する場合がある。
【００９９】
各発光信号用パッドＡと発光信号出力端子λとの接続、および各制御信号用パッドＧと制御信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。たとえば、各アレイチップＬの第ｊ（記号「ｊ」は１〜ｍの整数）番目の発光信号用パッドＡｊと第ｊ番目の発光信号出力端子λｊが電気的に接続される。また各アレイチップＬの第ｉ番目の制御信号用パッドＧｉと第ｉ番目の制御信号出力端子μｉとが接続される。これに対して、各選択信号用パッドＣＳと選択信号出力端子νとの接続は、各アレイチップ毎に個別に接続される。
【０１００】
このように、各アレイチップＬの選択信号用パッドＣＳと選択信号出力端子νとが個別に接続されるので、選択信号駆動ＩＣ５４は、各アレイチップＬの選択信号用パッドＣＳに順番に選択信号を出力して、アレイチップＬを順番に選択状態にすることできる。各アレイチップＬと制御信号駆動ＩＣ５３との配線は共用されているので、たとえば、第ｉ番目の制御信号出力端子μｉから出力された制御信号は、すべてのアレイチップＬの第ｉ番目の制御信号用パッドＧｉに入力され、すべてのアレイチップＬの第ｉ番目のスイッチ用サイリスタＳのカソードｃｓｉに入力される。しかし、各アレイチップＬの第ｉ番目のスイッチ用サイリスタＳのうちでスイッチングするのは、選択信号が入力されることで選択状態にあるアレイチップＬに属するスイッチ用サイリスタＳのみである。さらに、選択状態にあるアレイチップＬの第ｉ番目のゲート横配線ＧＨｉに接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ５２から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
【０１０１】
このように、選択状態にあるアレイチップＬを順番に切り換えることで、複数の発光素子アレイ間で制御信号駆動ＩＣ５３および発光信号駆動ＩＣ５２を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣが実装される実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置５１を実現することができる。
【０１０２】
図７は、図６に示す発光装置５１の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図６では、発光信号駆動ＩＣ５２、制御信号駆動ＩＣ５３、および選択信号駆動ＩＣ５４のそれぞれの信号出力端子（発光信号出力端子λ、制御信号出力端子μ、および選択信号出力端子ν）から出力される信号（発光信号、制御信号および選択信号）の波形が示されている。なお、図７では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。
【０１０３】
本実施の形態では、発光信号駆動ＩＣ５２は、発光信号を発光信号用パッドＡに入力して発光信号用パッドＡをハイ（Ｈ）レベルの電圧にし、５ｍＡの定電流を出力する。発光信号駆動ＩＣ５２が発光信号を出力していないときには、発光信号用パッドＡがロー（Ｌ）レベルになり、発光信号駆動ＩＣ５２からは電流が出力されない。制御信号駆動ＩＣ５３は、制御信号を制御信号用パッドＧに入力して制御信号用パッドＧをロー（Ｌ）レベルにして、０Ｖの定電圧を出力する。制御信号駆動ＩＣ５３が制御信号を出力していないときには、制御信号用パッドＧがハイ（Ｈ）レベルの１０Ｖになる。選択信号駆動ＩＣ５４は、選択信号を選択信号用パッドＣＳに入力して選択信号用パッドＣＳをハイ（Ｈ）レベルの１０Ｖにする。選択信号駆動ＩＣ５４が選択信号を出力していないときには、選択信号用パッドＣＳがロー（Ｌ）レベルの０Ｖになる。
【０１０４】
図７を用いて、発光装置５１の動作を時間の経過の順に説明する。時刻ｔ０では、選択信号が出力されておらず、各選択信号用パッドＣＳがロー（Ｌ）レベルとなり、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に選択信号を入力することによって、選択信号用パッドＣＳ１がハイ（Ｈ）レベルになり、第１番目のアレイチップＬ１が選択状態になる。時刻ｔ２で、各アレイチップＬの第１番目の制御信号入力端子Ｇ１に制御信号が入力されて、第１番目の制御信号入力端子Ｇ１がロー（Ｌ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１に属する第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移する。これによってスイッチ用サイリスタＳ１のＮゲートｇｓ１に接続されたゲート横配線ＧＨ１に活性信号が入力されて、電位がほぼローレベル（０Ｖ）になる。
【０１０５】
次に時刻ｔ３で、各アレイチップＬの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されて、発光信号入力端子Ａ１〜Ａｍがハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうちで、第１番目のゲート横配線ＧＨ１に接続され、活性信号が入力されている発光用サイリスタＴが発光する。時刻ｔ４で、発光信号の入力が停止して、発光信号入力端子Ａ１〜Ａｍがロー（Ｌ）レベルに戻ると、発光していた発光用サイリスタＴは、消灯する。
【０１０６】
次に時刻ｔ５で、第１番目の制御信号用パッドＧ１に制御信号が入力されなくなり、ハイ（Ｈ）レベルに戻るとともに、第２番目の制御信号用パッドＧ２に制御信号が入力されてロー（Ｌ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１に属する第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目の制御信号用パッドＧ３に制御信号が入力されてロー（Ｌ）レベルになるので、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうち、第３番目の発光用サイリスタＴ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップＬの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目の制御信号用パッドＧ４に制御信号が入力されてロー（Ｌ）レベルになるので、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうち、第４番目の発光用サイリスタＴ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップＬの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１に属する発光用サイリスタＴのうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、第１番目のアレイチップＬ１に選択信号が入力されなくなり、選択信号入力端子ＣＳ１がロー（Ｌ）レベルに戻るので、第１番目のアレイチップＬ１の選択状態は終了する。同時に、時刻ｔ１５で、第２番目のアレイチップＬ２の選択信号入力端子ＣＳ２に選択信号が入力されてハイ（Ｈ）レベルになるので、第２番目のアレイチップＬ２が選択状態になる。
【０１０７】
このように、選択信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、制御信号を、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
【０１０８】
図８は、図１に示す発光素子アレイチップ１を用いた画像形成装置８７の基本構成を概略的に示す側面図である。
【０１０９】
画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋを、感光体ドラム９０への露光装置に使用している。発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋは、各駆動ＩＣが設けられる回路基板に実装される。
【０１１０】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋ、集光手段であるレンズアレイ８８Ｃ，８８Ｍ，８８Ｙ，８８ｋ、発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋおよび各駆動ＩＣ（発光信号駆動ＩＣ５２、制御信号駆動ＩＣ５３、および選択信号駆動ＩＣ５４）が実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｃ，８９Ｍ，８９Ｙ，８９Ｋ、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋ、４つの現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、４つの帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。
【０１１１】
各発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０１１２】
各発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
【０１１３】
発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。第１ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
【０１１４】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０１１５】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに対して共通に設けられる。
【０１１６】
前記感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの回転軸方向と、各発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。
【０１１７】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、回転駆動手段によって回転される。
【０１１８】
制御手段９６は、前述した各駆動ＩＣ（発光信号駆動ＩＣ５２、制御信号駆動ＩＣ５３、および選択信号駆動ＩＣ５４）にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、帯電手段９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋおよび定着手段９５の各部を制御する。
【０１１９】
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないＮゲートｇｓ，ｇｔに接続されているゲート横配線ＧＨを伝送する制御信号によって切り換えるため、発光装置５１Ｙ，５１Ｍ，５１Ｃ，５１Ｋを実装するための回路基板側に形成される制御信号を伝送する伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこの制御信号駆動ＩＣ５３についても主電流を切り換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。
【０１２０】
以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチ用サイリスタＳのうちの選択信号により選択された時間に制御信号が入力されたときに、活性信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号および制御信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
【０１２１】
また、発光禁止部Ｄを備えることによって、発光を禁止する発光用サイリスタＴに不活性信号が入力されるので、不所望に発光素子が発光することを防ぐことができる。
【０１２２】
また、アノードａｔが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、制御信号の出力端子数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
【０１２３】
また、スイッチ用サイリスタＳと発光禁止部Ｄとを含んだ簡単な構成によって、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、活性信号および不活性信号を入力すべき発光用サイリスタＴを選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
【０１２４】
また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。これによって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
【０１２５】
また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
【０１２６】
このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
【０１２７】
本実施の形態の発光素子アレイチップ１における一方の導電型は、Ｎ型に選ばれるとしたけれども、他の実施の形態の発光素子アレイチップでは、一方の導電型は、Ｐ型としてもよい。この場合には、各発光サイリスタのゲートがそれぞれＰゲートに選ばれ、発光信号の電流の流れる向きを逆転し、定電圧供給用パッドＶｃｃとグランド用パッドＧＮＤとに印加される電圧とを交換し、制御信号の電圧を１０Ｖにし、選択信号の電圧を０Ｖにすればよい。
【図面の簡単な説明】
【０１２８】
【図１】本発明の発光素子アレイの実施の一形態としての発光素子アレイチップ１の等価回路図である。
【図２】発光サイリスタのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示す図である。
【図３】図１に示す実施の一形態の発光素子アレイチップ１の基本構成を概略的に示すの平面図である。
【図４】図３の切断面線ＩＶ−ＩＶから見た発光素子アレイチップ１の基本構成を概略的に示す断面図である。
【図５】図３の切断面線Ｖ−Ｖから見た発光素子アレイチップ１の基本構成を概略的に示す断面図である。
【図６】図１に示す発光素子アレイチップ１を用いて構成した発光装置５１のブロック回路図である。
【図７】図６に示す発光装置５１の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。
【図８】図１に示す発光素子アレイチップ１を用いた画像形成装置８７の基本構成を概略的に示す側面図である。
【符号の説明】
【０１２９】
ＧＨ  ゲート横配線
Ｔ  発光用サイリスタ
Ｄ  発光禁止部
ＰＲ  プルアップ抵抗
Ｓ  スイッチ用サイリスタ
ＣＳ  選択信号入力端子
Ｇ  制御信号入力端子
ａｓ  スイッチ用サイリスタのアノード
ｇｓ  スイッチ用サイリスタのゲート
ｃｓ  スイッチ用サイリスタのカソード
ａｔ  発光用サイリスタのアノード
ｇｔ  発光用サイリスタのゲート
ｃｔ  発光用サイリスタのカソード
Ｒａ  第１抵抗体
Ｒｂ  第２抵抗体
Ａ  発光信号入力端子
Ｖｃｃ  定電圧供給端子
ＧＮＤ  グランド端子
Ｂ  発光素子ブロック
λ    発光信号出力端子
μ    制御信号出力端子
ν    選択信号出力端子
１  発光素子アレイチップ
６  定電圧供給配線
８  選択信号伝送路
９  グランド配線
２１  基板
２２，３２  第１半導体層
２３，３３  第２半導体層
２４，３４  第３半導体層
２５，３５  第４半導体層
２７，３７  オーミックコンタクト層
２８  絶縁層
４８  遮光膜
５１  発光装置
５２  発光信号駆動ＩＣ
５３  制御信号駆動ＩＣ
５４  選択信号駆動ＩＣ
６１  第１抵抗台
６２  第２抵抗台
６３  第３抵抗台
８７  画像形成装置
８８  レンズアレイ
８９  第１ホルダ
９０  感光体ドラム
９１  現像材供給手段
９２  転写ベルト
９３  クリーナ
９４  帯電器
９５  定着手段
９６  制御手段
【図１】
2008166610.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008166610.tif 000007
【図６】
2008166610.tif 000008
【図７】
2008166610.tif 000009
【図８】
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