(57)【要約】      （修正有）【課題】広く１つのフラッシュメモリインターフェースで１つのパラレルバスインターフェースを多重化するシステム、方法、および装置。【解決手段】集積回路は、複数のパラレルバスインターフェース信号を伝達する１つのパラレルバスインターフェースを備える。集積回路は、また、パラレルバスインターフェース上において、複数のフラッシュメモリデバイスインターフェース信号および複数のパラレルバスインターフェース信号を多重化するロジックを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のパラレルバスインターフェース信号を伝達する１つのパラレルバスインターフェースと、
前記パラレルバスインターフェースと接続され、前記パラレルバスインターフェース上において、前記複数のパラレルバスインターフェース信号で複数の不揮発性ストレージデバイスインターフェース信号を多重化するロジックと、
を備える集積回路。
【請求項２】
前記パラレルバスインターフェースに接続された前記ロジックは、前記パラレルバスインターフェース上において、前記複数のパラレルバスインターフェース信号で複数のフラッシュメモリインターフェース信号を多重化するロジックを有する請求項１に記載の集積回路。
【請求項３】
前記パラレルバスインターフェース上において、前記複数のパラレルバスインターフェース信号で複数のフラッシュメモリインターフェース信号を多重化する前記ロジックは、前記パラレルバスインターフェース上において、前記複数のパラレルバスインターフェース信号で複数のＮＡＮＤフラッシュインターフェース信号を多重化するロジックを有する請求項２に記載の集積回路。
【請求項４】
前記パラレルインターフェースは、複数のＰＣＩインターフェース信号を伝達する１つのＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）インターフェースである請求項３に記載の集積回路。
【請求項５】
前記ＰＣＩインターフェース上において、前記複数のＰＣＩインターフェース信号で複数のＮＡＮＤフラッシュインターフェース信号を多重化する前記ロジックは、前記ＰＣＩインターフェース上において、前記ＰＣＩインターフェース信号で複数のＮＡＮＤフラッシュインターフェース信号を動的に多重化するロジックを有する請求項４に記載の集積回路。
【請求項６】
前記ＰＣＩインターフェース上において、前記複数のＰＣＩインターフェース信号で複数のＮＡＮＤフラッシュインターフェース信号を多重化する前記ロジックは、前記ＰＣＩインターフェースが複数のＮＡＮＤフラッシュインターフェース信号または前記複数のＰＣＩインターフェース信号のいずれかを静的に設定するロジックを有する請求項４に記載の集積回路。
【請求項７】
前記ＰＣＩインターフェースは、１つのコモンピン上において、１つのレディー／ビジー信号（ＲＢ＃）および１つのリクエスト信号（ＲＥＱｘ＃）を多重化する請求項４に記載の集積回路。
【請求項８】
前記ＰＣＩインターフェースは、１つのコモンピン上において、１つのチップセレクト信号（ＣＳ＃）および１つのグラント信号（ＧＮＴ＃）を多重化する請求項４に記載の集積回路。
【請求項９】
前記集積回路は、１つの入力／出力コントローラを備える請求項１に記載の集積回路。
【請求項１０】
１つのパラレルバスインターフェースを介して、１つのパラレルバスデバイスまたは１つのフラッシュメモリデバイスのいずれと通信するかを選択すること、および
前記フラッシュメモリデバイスが選択された場合、前記パラレルバスインターフェースを介して、前記フラッシュメモリデバイスと通信すること、
を備える方法。
【請求項１１】
前記パラレルバスデバイスは、１つのＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）デバイスを含み、前記フラッシュメモリデバイスは、１つのＮＡＮＤフラッシュデバイスを含み、前記パラレルバスインターフェースは、１つのＰＣＩインターフェースである請求項１０に記載の方法。
【請求項１２】
前記パラレルバスインターフェースを介して、前記パラレルバスデバイスまたは前記フラッシュメモリデバイスのいずれと通信するかを選択することは、前記パラレルバスデバイスまたは前記フラッシュメモリデバイスのいずれと通信するかを動的に選択することを含む請求項１１に記載の方法。
【請求項１３】
前記パラレルバスインターフェースを介して、前記パラレルバスデバイスまたは前記フラッシュメモリデバイスのいずれと通信するかを選択することは、前記パラレルバスインターフェースを介して、前記パラレルバスデバイスまたは前記フラッシュメモリデバイスのいずれと通信するかを静的に選択することを含む請求項１１に記載の方法。
【請求項１４】
前記ＮＡＮＤフラッシュメモリデバイスが選択された場合に、前記ＰＣＩインターフェースを介して、前記ＮＡＮＤフラッシュメモリデバイスと通信することは、前記ＰＣＩインターフェースの１つのリクエスト信号（ＲＥＱ＃）ピン上において、１つのレディー／ビジー信号（ＲＢ＃）を多重化すること、および前記ＰＣＩインターフェースの１つのグラント信号（ＧＮＴ＃）ピン上において１つのチップセレクト信号（ＣＳ＃）を多重化することを含む請求項１１に記載の方法。
【請求項１５】
複数の入力／出力ラインを有する１つのパラレルバスと、
前記パラレルバスに接続され集積回路であって、
複数のパラレルバスインターフェース信号を伝達する１つのパラレルバスインターフェースと、
前記パラレルバスインターフェースと接続され、前記パラレルバスインターフェース上において、前記複数のパラレルバスインターフェース信号で複数のフラッシュメモリデバイスインターフェース信号を多重化するロジックと、
を有する集積回路と、
１つの第１メモリチャネルを提供すべく、前記複数の入力／出力ラインの少なくともいくつかと接続された１つのフラッシュメモリデバイスと、
を備えるシステム。
【請求項１６】
前記パラレルバスは、１つのＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスを含み、前記パラレルバスインターフェースは、１つのＰＣＩインターフェースを含む請求項１５に記載のシステム。
【請求項１７】
１つの第２メモリチャネルを提供すべく、前記複数の入力／出力ラインの少なくともいくつかに接続された１つの第２フラッシュメモリデバイスをさらに備える請求項１６に記載のシステム。
【請求項１８】
前記第２メモリチャネルの容量を増加すべく、前記第２フラッシュメモリデバイスに接続された１つの第３フラッシュメモリデバイスをさらに備える請求項１７に記載のシステム。
【請求項１９】
前記第２フラッシュメモリデバイスおよび前記第３フラッシュメモリデバイスは、単一のパッケージの中に配置される請求項１８に記載のシステム。
【請求項２０】
前記集積回路は、１つの入力／出力コントローラを含む請求項１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の複数の実施形態は、広く集積回路の分野に関し、特に、１つのフラッシュメモリインターフェースで１つのパラレルバスインターフェースを多重化するシステム、方法、および装置に関する。
【背景技術】
【０００２】
比較的大きい（例えば、ギガバイトの範囲の）複数のＮＡＮＤフラッシュコンポーネントの利用は、ハードディスクの増強および／または代替品を目的として、それらの用途を魅力的にする。１つのＮＡＮＤフラッシュコンポーネントは、それの複数のストレージセルの中の複数のＮＡＮＤロジックゲートを使う１つのフラッシュコンポーネントを示す。これらの大きい複数のＮＡＮＤフラッシュコンポーネントは、また、例えば、既存の複数の基本入力／出力システム（ＢＩＯＳ）フラッシュデバイスの代替品のような、他の方法で使われる可能性を有する。
【０００３】
プラットホームチップセット（および／またはホストプロセッサ）は、コンピュータシステムにおいて、複数のＮＡＮＤフラッシュコンポーネントに対して１つの可能性のあるアタッチポイントを供給する。残念ながら、現在の複数のＮＡＮＤフラッシュインターフェースは、非常に多数の（高価な）ピンを消費する、比較的広い複数のパラレルインターフェースである。例えば、現在の複数のＮＡＮＤフラッシュインターフェースは、一般的に、（約）１５から４０より多いピンを必要とする。非常におおざっぱな経験則で、それぞれのピンに約０．０２ドルかかる。多くの場合、例えば、入力／出力コントローラ（またはチップセットの中の他のチップ）に１５ピンから４０ピンを追加することは、桁違いの費用がかかる。この費用の何分の１かの費用でさえも、１つのＮＡＮＤフラッシュコンポーネントのために、チップセットに複数のピンを追加することの増分の費用は、望ましくない。
【図面の簡単な説明】
【０００４】
本発明の複数の実施形態は、一例として説明され、添付の図面の形態に限定されるものではない。図面において、同様の参照番号は同様の要素を示す。
【図１】本発明の一実施形態に係るパラレルインターフェースおよびフラッシュメモリインターフェースを多重化できるコンピュータシステムの選択された側面を示すブロック図である。
【図２】本発明の一実施形態に係るフラッシュメモリの２つのチャネルを有するコンピュータシステムの選択された側面を示すブロック図である。
【図３】コンピュータシステムの選択された側面を示すブロック図であり、２つ以上のスタックされたフラッシュメモリデバイスを含むフラッシュメモリのそれぞれのチャネルを示す。
【図４】本発明の一実施形態に係るフラッシュメモリインターフェース信号でＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）インターフェース信号を多重化することの選択された側面を示すタイミング図である。
【図５】本発明の一実施形態に係るフラッシュメモリインターフェース信号でパラレルバスインターフェース信号を多重化する方法の選択された側面を示すフロー図である。
【図６】本発明の一実施形態に係る電子システムの選択された側面を示すブロック図である。
【図７】本発明の他の実施形態に係る電子システムの選択された側面を示すブロック図である。
【発明を実施するための最良の形態】
【０００５】
本発明の複数の実施形態は、既存のパラレルバスインターフェース上で、選択された複数のインターフェース信号を多重化することによって、（実質的にピンの費用を増加させずに）１つのチップセットに１つのフラッシュメモリインターフェースを集積させる。いくつかの実施形態において、複数のフラッシュメモリインターフェース信号は、既存のＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）上で多重化される。そのような複数の実施形態において、１つ以上のＰＣＩデバイスおよび１つ以上のＮＡＮＤフラッシュデバイスは、同一のバスに接続されてもよい。１つのチップセットは、バスへアクセスできる複数のＰＣＩデバイスまたは複数のＮＡＮＤフラッシュデバイスのいずれかを動的に選択してもよい。他の複数の実施形態において、１つのシステムが両方を使えないのではなく、複数のＰＣＩデバイスまたはＮＡＮＤフラッシュデバイスのいずれかが使われるように、選択は、静的になされうる。
【０００６】
図１は、本発明の一実施形態に係る、１つのパラレルバスインターフェース上で、複数のフラッシュメモリインターフェース信号を多重化できる１つのコンピュータシステムの選択された側面を示すブロック図である。システム１００は、集積回路１１０、フラッシュメモリ１３０、パラレルバス１４０、およびパラレルバスデバイス／スロット１５０を含む。他の複数の実施形態において、システム１００は、より多い、より少ない、および／または異なる複数の要素を含んでもよい。
【０００７】
いくつかの実施形態において、集積回路１１０は、１つのコンピュータシステムのチップセットの一部である。例えば、集積回路１１０は、入力／出力（Ｉ／Ｏ）コントローラ（例えば、１つのＩ／Ｏコントローラハブまたは１つのサウスブリッジ）であってもよい。１つの「Ｉ／Ｏコントローラ」は、１つのコンピュータシステムに対して、入力の受け取りおよび出力の受け渡しに関連する、複数の動作の監視およびタスクの実行をする回路構成を示す。
【０００８】
集積回路１１０は、パラレルバスインターフェース１１２を含む。パラレルバスインターフェース１１２は、パラレルバス１４０に１つのインターフェースを提供する。例えば、パラレルバスインターフェース１１２は、アドレス、データ、コントロール、および／または複数の汎用ピン、さらにこれらの複数のピンを駆動する回路構成を含んでもよい。いくつかの実施形態において、パラレルバスインターフェース１１２は、１つのＰＣＩインターフェースである。他の複数の実施形態において、パラレルバスインターフェース１１２は、例えば、１つのＰＡＴＡ（Ｐａｒａｌｌｅｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）バスのような、異なるパラレルバスのための１つのインターフェースでもよい。
【０００９】
集積回路１１０は、また、ロジック１１４を含む。いくつかの実施形態において、ロジック１１４は、パラレルバスインターフェース１１２へのアクセスを仲裁して解決する。例えば、いくつかの実施形態において、ロジック１１４は、共有のパラレルバス１４０へアクセスできるフラッシュメモリデバイス１３０またはパラレルバスデバイス／スロット１５０のいずれかを動的に選択してもよい。他の複数の実施形態において、ロジック１１４は、パラレルバス１４０にアクセスできるデバイス、および信号伝達の種類を決定するために、静的な設定情報（例えば、１つのヒューズ）を参照してもよい。いくつかの実施形態において、ロジック１１４は、１つのＰＣＩアービタと統合される（および／または補強する）。
【００１０】
パラレルバスデバイス／スロット１５０は、複数のパラレルバスインターフェース信号を使って集積回路１１０と通信する１つのデバイス（または１つのスロット）である。いくつかの実施形態において、システム１００は、多数のパラレルバスデバイス（またはスロット）１５０を有してもよい。
複数のパラレルデバイス／スロット１５０は、１つの回路基板に内蔵された複数のデバイス、および／または複数のパラレルバス基板が挿入される複数のスロットであってもよい。いくつかの実施形態において、複数のパラレルバスデバイス／スロット１５０は、複数のＰＣＩデバイス（またはスロット）である。
【００１１】
パラレルバス１４０は、例えば、ＰＣＩ規格のような、１つのパラレルバス規格に準じて実装された１つのパラレルバスである。「ＰＣＩ規格」は、例えば、ＰＣＩ  Ｌｏｃａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ３．０を含むＰＣＩ規格のいくつかを示す。いくつかの実施形態において、パラレルバス１４０は、共有の複数のＩ／Ｏライン（例えば、複数のアドレスおよびデータ）、さらに１つのデバイス（または１つのスロット）に特有の複数のコントロールラインを含む。例えば、図示された実施形態において、共有の複数のＩ／Ｏライン１４２は、多数のデバイス（またはスロット）の間で共有されうる多数のアドレスおよびデータラインを含む。一方、複数のコントロールライン１４４は、１つの所定のデバイス／スロットを制御する複数の一組のＲＥＱｘ＃／ＧＮＴｘ＃ラインを示す。
【００１２】
フラッシュメモリデバイス１３０は、フラッシュ技術を使って実装された１つの不揮発性メモリコンポーネントである。いくつかの実施形態において、フラッシュメモリデバイス１３０は、１つのＮＡＮＤフラッシュメモリデバイスである。フラッシュメモリデバイス１３０は、パラレルバス１４０に接続される。いくつかの実施形態において、フラッシュメモリデバイス１３０の複数のＩ／Ｏピンは、パラレルバス１４０の複数のアドレス／データ（ＡＤ）ライン（の少なくともいくつか）に接続される。さらに、フラッシュメモリデバイス１３０のための複数のコントロール信号（例えば、１４６）の１つの選択されたサブセットは、パラレルバス１４０の複数のＡＤラインの少なくともいくつかに接続されてもよい。いくつかの実施形態において、フラッシュメモリデバイス１３０のための複数のコントロール信号（例えば、１４１−１）の他の選択されたサブセットは、インターフェース１１２の複数のコントロールピンに接続される。ここで使われる用語「ピン」は、１つの集積回路への複数の電気的接続の広い範囲を示し、１つの特定の形態を有する接続に限定されない。
【００１３】
本発明の１つの模範的な実施形態は、ここから図１を参照して議論される。この実施形態において、パラレルバス１４０は、１つのＰＣＩバスであり、インターフェース１１２は、１つのＰＣＩインターフェースである。そのような１つの実施形態において、ＰＣＩバス１４０に接続されたそれぞれのデバイス／スロットは、別々の一組のＲＥＱ＃／ＧＮＴ＃信号を使ってもよい。例えば、フラッシュメモリデバイス１３０は、ＲＥＱ＃０／ＧＮＴ＃０を使い、ＰＣＩデバイス／スロット１５０は、ＲＥＱ＃４／ＧＮＴ＃４を使う。図示された実施形態において、フラッシュメモリデバイス１３０は、（例えば、１４２−１で示されるように、）ＰＣＩバス１４０の１６個のＡＤラインに接続された複数のＩ／Ｏピンを有する１つの１６ビットフラッシュメモリデバイスである。１以上のＰＣＩデバイスは、また、（例えば、１４２−２で示されるように、）任意に、ＰＣＩバス１４０の複数のＡＤラインに接続されてもよい。
【００１４】
表１は、本発明の一実施形態に係るインターフェースの１つの説明を提供する。図１に示された（および表１に記載された）実施形態は、１つの実施形態の単なる１つの具体例である。他の複数の実施形態において、多重化のために選択された特定の複数のピンは、変更されうる。いくつかの実施形態において、マザーボードのレイアウトを最適化すべく、特定の複数のピンを選択することが望ましい。
【表１】
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【００１５】
図１に示された（および表１に部分的に記載された）実施形態は、単一のフラッシュメモリチャネルを示す。しかしながら、いくつかの実施形態において、２つ以上の（潜在的に独立した）チャネルを許容すべく、ＰＣＩバス１４０上で利用できる十分な複数のピンがある。例えば、１つの実施形態において、２つのチャネルがあってもよく、２つのチャネルの一方は、１つの１６ビットのＩ／Ｏバスを有してよく、他方は、１つの８ビットのＩ／Ｏバスを有してもよい。これらのチャネルのための複数のコントロール信号は、多重化されてもよく、または、例えば、１つの追加の汎用Ｉ／Ｏピンを使って別々に維持されてもよい。
【００１６】
ＰＣＩインターフェースプロトコルおよび様々な複数のフラッシュインターフェースプロトコルについての詳細情報は、他のところで明確に文書化され、この文書の範囲を超える。しかしながら、ＰＣＩ規格は、（ＦＲＡＭＥ＃、ＴＲＤＹ＃、ＩＲＤＹ＃、ＧＮＴ＃などを含む）複数のＰＣＩコントロール信号がインアクティブに駆動される場合に、複数のＡＤ信号を再利用することを明確に許可していることに留意すべきである。
【００１７】
図２は、本発明の一実施形態に係るフラッシュメモリの２つのチャネルを有する１つのコンピュータシステムの選択された側面を示すブロック図である。システム２００は、Ｉ／Ｏコントローラ２１０、（複数のフラッシュメモリデバイス２３４−２３６をそれぞれ有する）複数のフラッシュメモリチャネル２３０−２３２、ＰＣＩバス２４０、および複数のＰＣＩデバイス（またはスロット）２５０を含む。１つの他の実施形態において、システム２００は、より多い、より少ない、および／または異なる複数の要素を有してもよい。
【００１８】
Ｉ／Ｏコントローラ２１０は、ＰＣＩインターフェース２１２およびロジック２１４を含む。ＰＣＩインターフェース２１２は、Ｉ／Ｏコントローラ２１０をＰＣＩバス２４０に接続すべく、多数のピンおよび関連する回路構成（例えば、複数のドライバなど）含む。いくつかの実施形態において、１つのＮＡＮＤフラッシュメモリインターフェースは、ＰＣＩインターフェース２１２上において、多重化される。ロジック２１４は、ＰＣＩインターフェース２１２がフラッシュメモリインターフェースまたはＰＣＩインターフェースのいずれのために使われるかを選択的に制御してもよい。いくつかの実施形態において、選択は、動的に実行され、他の複数の実施形態において、選択は静的に実行される。
【００１９】
複数のフラッシュメモリチャネル２３０および２３２は、システム２００に対して別々の複数の不揮発性メモリチャネルを提供する。いくつかの実施形態において、複数のフラッシュメモリチャネル２３０および２３２は、互いに独立している。他の複数の実施形態において、２つのチャネルに対する複数のフラッシュメモリチャネルコントロール信号のすくなくともいくつかは、ＰＣＩバス２４０の同一の複数のファイル上において、多重化される。図示された実施形態において、例えば、それぞれのチャネルに対するＣＬＥ＃、ＡＬＤ＃、ＷＥ＃、ＲＥ＃、およびＷＰ＃信号は、ＡＤ［２０−１６］上において多重化される。しかしながら、図２は、例えば、一方が１６ビットのＩ／Ｏバスを有し、他方が１つの８ビットのＩ／Ｏバスを有する２つの独立したチャネルを実装すべく、十分な複数のピンが利用されてもよいことを示す。
【００２０】
いくつかの実施形態において、複数のフラッシュメモリチャネルの少なくとも１つは、１つ以上のフラッシュメモリデバイスを含んでもよい。用語「スタックされた」は、１つ以上のフラッシュメモリデバイスを有する１つのメモリチャネルを示す。スタックされた複数のフラッシュデバイスは、単一のパッケージの中で組み合わされてもよく、別々の複数のパッケージの中に提供されてもよい。図３は、１つのコンピュータシステムの選択された側面を示すブロック図であり、それぞれのフラッシュメモリチャネルは、２つ以上のスタックされたフラッシュメモリデバイスを含む。
【００２１】
システム３００は、Ｉ／Ｏコントローラ２１０、複数のフラッシュメモリチャネル２７０−２７２、およびＰＣＩバス２４０を含む。図示された実施形態において、それぞれのフラッシュメモリチャネル２７０−２７２は、２つのフラッシュメモリデバイスを含む。例えば、チャネル２７０は、複数のフラッシュメモリデバイス２６０および２６２を含む。同様に、チャネル２７２は、複数のフラッシュメモリデバイス２６４および２６６を含む。いくつかの実施形態において、複数のフラッシュメモリデバイスのそれぞれの組は、単一のパッケージの中にあってもよい。例えば、フラッシュメモリの単一のパッケージは、１つの別々のフラッシュメモリデバイスを提供するそれぞれの内部に、多数のシリコンの部品を有してもよい。いくつかの実施形態において、複数のＲＢ＃およびＣＳ＃ピンは、それぞれのシリコンの部品に特有であり、残りの複数のピンは、バス接続されてもよい。他の複数の実施形態において、チャネル２７０および／またはチャネル２７２は、異なる多数のスタックされた複数のフラッシュメモリデバイスを含んでもよい。
【００２２】
図３は、複数のフラッシュメモリデバイスの組を有するそれぞれのフラッシュメモリチャネル（２７０−２７２）を示す。原則として、複数のフラッシュメモリチャネル２７０−２７２は、２つ以上のフラッシュメモリデバイスを有しうる。複数のフラッシュメモリデバイスの数についての制限は、複数の電子的な制約によって決定される。すなわち、共有される複数のピン上への電気負荷における増分の増加が大きすぎるので、追加のフラッシュメモリデバイスが加えられないという制限がある。
【００２３】
表２は、本発明の一実施形態に係るインターフェースの１つの説明を提供する。図３に示された（および表２に記載された）実施形態は、一実施形態の単なる１つの具体例である。他の複数の実施形態において、多重化のために選択された特定の複数のピンは、変更されうる。いくつかの実施形態において、マザーボードのレイアウトを最適化すべく、特定の複数のピンを選択することが望ましい。
【表２】
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【００２４】
図４は、本発明の一実施形態に係る複数のフラッシュメモリインターフェース信号で複数のＰＣＩインターフェース信号を多重化することの選択された側面を示すタイミング図である。タイミング図４００は、サイクルフレーム（ＦＲＡＭＥ＃）信号４０２およびアドレス／データ（ＡＤ）バス４０４を示す。ＦＲＡＭＥ＃４０２は、ＡＤバス４０４のオーナーシップが許可されたコンポーネントによって駆動され、１つのサイクルの開始を示し、ＦＲＡＭＥ＃がアサートされる前に、ＡＤバスの値は、４０６で示されるように、「ケアしない（ｄｏ  ｎｏｔ  ｃａｒｅ）」状態である。一旦ＦＲＡＭＥ＃がアサートされると、ＰＣＩバス（例えば、図３に示された、ＰＣＩバス２４０に接続された複数のパラレルバスデバイス２５０）に接続されたそれぞれのＰＣＩデバイスは、４０８によって示されるように、アドレス指定されているデバイスを決定すべく、（例えば、アドレスフェーズの間）ＡＤバス４０４をサンプリングする。アドレスフェーズの後で、ＡＤバス４０４は、ＦＲＡＭＥ＃４０２の継続するアサーションによって示される１つの期間、データを受け渡すべく使われる。
【００２５】
いくつかの実施形態において、ＡＤバス４０４は、１つのＰＣＩデバイスまたは１つのフラッシュメモリデバイスのいずれかをアドレス指定してもよい。ＡＤバス４０４が１つのフラッシュメモリデバイスをアドレスしている場合、そのフラッシュメモリデバイスは、（少なくとも一時的に）ＰＣＩバスの制御を許可されてもよい。参照番号４１０を参照すると、１つのフラッシュメモリデバイスは、ＰＣＩバスを制御している。フラッシュメモリデバイスは、４１２で示されるように、ＡＤバス４０４上で、データ（例えば、ライトデータ、および／またはリードデータ）を伝達する。フラッシュメモリのトランザクションの終わりに、この例では、ＦＲＡＭＥ＃４０２がアサートされ、ＡＤバス４０４の制御が他のデバイス（例えば、１つのＰＣＩデバイス）に手渡されてもよい。
【００２６】
図５は、本発明の一実施形態に係る複数のフラッシュメモリインターフェース信号で複数のパラレルバスインターフェース信号を多重化する方法の選択された側面を示すフロー図である。処理ブロック５０２を参照すると、例えば、１つのＩ／Ｏコントローラのような、１つの集積回路は、１つのパラレルバスインターフェースを介して、１つのパラレルバスデバイスまたは１つのフラッシュメモリデバイスのいずれと通信するかを選択する。いくつかの実施形態において、選択は、動的に実行される。例えば、Ｉ／Ｏコントローラは、（例えば、所定のトランザクション、時間の長さ）パラレルバスインターフェースを使うことが許可されている１つのパラレルバスデバイスまたは１つのフラッシュメモリデバイスのいずれかを、動的に選択してもよい。他の複数の実施形態において、選択は、静的に実行される。すなわち、Ｉ／Ｏコントローラは、通信するために使われうる１つのインターフェースが１つのパラレルバスデバイスまたは１つのフラッシュメモリデバイスのいずれであるかを決定すべく、（例えば、１つのヒューズのような）１つのインジケータを参照する。いくつかの実施形態において、パラレルバスは、１つのＰＣＩバスであり、パラレルバスインターフェースは、１つのＰＣＩインターフェースである。
【００２７】
フラッシュメモリデバイスが選択された場合、Ｉ／Ｏコントローラは、５０４によって示されるように、パラレルバスインターフェースを介して、フラッシュメモリデバイスと通信する。いくつかの実施形態において、Ｉ／Ｏコントローラは、パラレルバスの１つ以上のアドレス／データライン上で、フラッシュメモリデバイスにアドレスおよびデータを伝達する。Ｉ／Ｏコントローラは、また、専用の複数のコメントライン（例えば、一組のＲＥＧ＃／ＧＮＴ＃ピン）上で、選択された複数のコマンド信号をフラッシュメモリデバイスに伝達する。いくつかの実施形態において、フラッシュメモリデバイスに対する複数のコマンド信号の少なくともいくつかは、パラレルバスの複数のアドレスおよびデータラインの１つ以上の上で、多重化される。
【００２８】
いくつかの実施形態において、１つの適切なフラッシュメモリコンポーネントを選択する場合に、多数の考察がなされるべきである。例えば、いくつかの実施形態において、選択されたフラッシュメモリコンポーネントは、ＰＣＩシグナリングと互換性があるべきであり、（ある場合には）複数のＰＣＩコンポーネントをバス上で妨害すべきでない。表３は、本発明の一実施形態に係る多数の考察を一覧にする。
【表３】
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【００２９】
図６は、本発明の一実施形態に係る１つの電子システムの選択された側面を示すブロック図である。電子システム６００は、プロセッサ６１０、メモリコントローラ６２０、メモリ６３０、入力／出力（Ｉ／Ｏ）コントローラ６４０、無線周波数（ＲＦ）回路６５０、およびアンテナ６６０含む。動作中、システム６００は、アンテナ６６０を使って、複数の信号を送信および受信する。これらの信号は、図６に示される様々な複数の要素によって処理される。アンテナ６６０は、１つの指向性アンテナまたは１つの無指向性アンテナであってもよい。ここで使われたように、用語「無指向性アンテナ」は、少なくとも１つの面において１つの実質的に均一のパターンを有するいくつかのアンテナを示す。例えば、いくつかの実施形態において、アンテナ６６０は、例えば、ダイポールアンテナまたは１つの４分の１波長アンテナのような、無指向性アンテナであってもよい。いくつかの実施形態において、アンテナ６６０は、例えば、１つの皿形パラボラアンテナ、１つのパッチアンテナ、または八木アンテナのような、１つの指向性アンテナであってもよい。いくつかの実施形態において、アンテナ６６０は、複合的な物理的なアンテナを含んでもよい。
【００３０】
無線周波数回路６５０は、アンテナ６６０およびＩ／Ｏコントローラ６４０と通信する。いくつかの実施形態において、ＲＦ回路６５０は、１つの通信プロトコルに対応する１つの物理的なインターフェース（ＰＨＹ）を含む。例えば、ＲＦ回路６５０は、複数のモジュレータ、複数のデモジュレータ、複数のミキサ、複数の周波数シンセサイザ、複数の低ノイズアンプ、複数のパワーアンプ、およびその類のものを含んでもよい。いくつかの実施形態において、ＲＦ回路６５０は、１つのヘテロダイン型レシーバを含んでもよく、他の複数の実施形態において、ＲＦ回路６５０は、１つの直接変換型レシーバを含んでもよい。例えば、複合的なアンテナ６６０を有する複数の実施形態において、それぞれのアンテナは、１つの対応するレシーバに接続されてもよい。動作中、ＲＦ回路６５０は、アンテナ６６０から複数の通信信号を受信し、Ｉ／Ｏコントローラ６４０に複数のアナログまたはデジタル信号を供給する。さらに、Ｉ／Ｏコントローラ６４０は、ＲＦ回路６５０に複数の信号を供給してもよい。ＲＦ回路６５０は、その複数の信号で動作し、アンテナ６６０にそれらを送信する。
【００３１】
（複数の）プロセッサ６１０は、いかなるタイプの処理デバイスであってもよい。例えば、プロセッサ６１０は、１つのマイクロプロセッサ、１つのマイクロコントローラ、またはその類のものであってもよい。さらに、プロセッサ６１０は、任意の数のプロセッシングコアを含んでもよいし、任意の数の別個のプロセッサを含んでもよい。
【００３２】
メモリコントローラ６２０は、プロセッサ６１０と図６に示された他の複数の要素との間に１つの通信経路を提供する。いくつかの実施形態において、メモリコントローラ６２０は、さらに、他の複数の機能を提供する１つのハブデバイスの一部である。図６に示されるように、メモリコントローラ６２０は、（複数の）プロセッサ６１０、Ｉ／Ｏコントローラ６４０、およびメモリ６３０に接続される。
【００３３】
これらの複数のメモリデバイスは、任意のタイプのメモリ技術に基づいてもよい。例えば、メモリ６３０は、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、例えば、フラッシュメモリのような、不揮発性メモリ、または他のタイプのメモリであってもよい。
【００３４】
メモリ６３０は、単一のメモリデバイス、または１つ以上のモジュール上の多数のメモリデバイスを意味してもよい。メモリコントローラ６２０は、相互接続６２２を通じてメモリ６３０にデータを供給し、リードリクエストに応じてメモリ６３０からデータを受信する。複数のコマンドおよび／または複数のアドレスは、相互接続６２２または（図示されない）１つの異なる相互接続を通じてメモリ６３０に提供されてもよい。メモリコントローラ６３０は、プロセッサ６１０または他の発信元からメモリ６３０に格納すべく、データを受信してもよい。メモリコントローラ６３０は、メモリ６３０から受信するデータを、プロセッサ６１０または他の宛先に提供してもよい。相互接続６２２は、１つの双方向の相互接続、または１つの単方向の相互接続であってもよい。相互接続６２２は、多数の並行導体を含んでもよい。複数の信号は、差動またはシングルエンドであってもよい。いくつかの実施形態において、相互接続６６２は、１つのフォワードされたマルチフェーズクロックのスキームを使って動作する。
【００３５】
メモリコントローラ６２０は、また、Ｉ／Ｏコントローラ６４０に接続され、（複数の）プロセッサ６１０とＩ／Ｏコントローラ６４０との間に１つの通信経路を提供する。Ｉ／Ｏコントローラ６４０は、例えば、複数のシリアルポート、複数のユニバーサルシリアルバス（ＵＳＢ）、およびその類のもののような、複数のＩ／Ｏ回路と通信するための回路構成を含む。図６に示されるように、Ｉ／Ｏコントローラ６４０は、複数のＲＦ回路６５０への１つの通信経路を提供する。
【００３６】
Ｉ／Ｏコントローラ６４０は、また、パラレルバスインターフェース６４２（例えば、１つのＰＣＩインターフェース）を含む。いくつかの実施形態において、複数のフラッシュメモリインターフェース信号は、パラレルバスインターフェース上において、多重化されてもよい。例えば、図示された実施形態において、パラレルバスインターフェース６４２は、フラッシュメモリデバイス６４４およびパラレルバスデバイス（例えば、１つのＰＣＩデバイス）６４６と選択的に通信しうる。
【００３７】
図７は、本発明の他の実施形態に係る１つの電子システムの選択された側面を示すブロック図である。電子システム７００は、メモリ６３０、Ｉ／Ｏコントローラ６４０、複数のＲＦ回路６５０、およびアンテナ６６０を含む。これらの全ては、図６を参照して上述されている。電子システム７００は、また、（複数の）プロセッサ７１０およびメモリコントローラ７２０を含む。図７に示されるように、メモリコントローラ７２０は、（複数の）プロセッサ７１０と同一のダイ上にあってもよい。（複数の）プロセッサ７１０は、プロセッサ６１０を参照して上述されたような、任意のタイプであってもよい。図６および図７で説明された実施例の複数のシステムは、複数のデスクトップコンピュータ、複数のラップトップコンピュータ、複数のサーバ、複数の携帯電話、複数のパーソナルデジタルアシスタント、複数のデジタルホームシステム、およびその類のものを含む。
【００３８】
本発明の複数の実施形態の複数の要素は、また、機械実行可能な複数の命令を格納する１つの機械可読媒体として提供されてもよい。機械可読媒体は、これらに限定されないが、フラッシュメモリ、複数の光ディスク、コンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、デジタルバーサトル／ビデオディスク（ＤＶＤ）ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）電気的消去可能プログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、複数の磁気または光学カード、伝搬媒体、または複数の電子命令を格納するために適した他のタイプの機械可読媒体を含んでもよい。例えば、本発明の複数の実施形態は、１つのコンピュータプログラムとしてダウンロードされてもよい。コンピュータプログラムは、１つの搬送波、または１つの通信回線（例えば、１つのモデムまたはネットワーク接続）経由の他の伝搬媒体に組み入れられた複数のデータ信号で、１つの遠隔コンピュータ（例えば、１つのサーバ）から１つの要求コンピュータ（例えば、１つのクライアント）へ送信されてもよい。
【００３９】
「１つの実施形態」、または「一実施形態」は、実施形態に関連して説明された特定の特徴、構造、および特性が、本発明の少なくとも１つの実施形態に含まれることを意味するように、本明細書を通じた言及が理解されるべきである。したがって、本明細書の様々な部分における「一実施形態」、または「１つの実施形態」または「１つの他の実施形態」についての２つ以上の言及は、同一の実施形態に関して必ずしも必要でないことが強調され、理解されるべきである。さらに、特定の特徴、構造、または特性は、本発明の１つ以上の実施形態において適切なように組み合わされてもよい。
【００４０】
同様に、本発明の複数の実施形態の前述の説明において、様々な特徴は、ときどき単一の実施形態、図面、または様々な発明の側面の１つ以上の理解に役立つ開示を合理化する目的のためのそれらの説明においてグループ化されることが理解されるべきである。しかしながら、開示の本方法は、クレームされたサブジェクトマターが、それぞれのクレームにおいて明確に記載されたものより多くの特徴を必要とする意図を反映して解釈することとなってはならない。むしろ、以下のクレームが反映するように、発明の側面は、単一の前述の開示された実施形態の全ての特徴より少ないところにある。このように、以下に詳細に記載されるクレームは、これによってはっきりとこの詳細な説明に組み込まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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