(57)【要約】      （修正有）【課題】最適の自己タイミング信号を得るダミーコアセルの提供。【解決手段】第１インバータおよび第２インバータを含むビット線ダミーコアセルに関するものであり、該第１インバータおよび第２インバータは、クロスカップルされて双安定フリップフロップを形成する。上記第１インバータは、高基準電位と低基準電位との間で第１内部記憶ノードによって直列接続された、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含む。上記第２インバータは、第２内部記憶ノードによって直列接続された第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含む。上記第２ＰＭＯＳトランジスタのソースと上記第２内部記憶ノードとは、上記低基準電位に接続されているので、上記第１内部記憶ノードは常に高レベルの論理値を記憶することができる。【選択図】図１
2008210495.tif 000002
【特許請求の範囲】
【請求項１】
ビット線ダミーコアセルであって、
上記ビット線ダミーコアセルは、
クロスカップルされて双安定フリップフロップを形成する、少なくとも１つの、第１インバータおよび第２インバータであって、上記第１インバータは、高基準電位と低基準電位との間で第１内部記憶ノードによって直列接続された、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含み、上記第２インバータは、第２内部記憶ノードによって直列接続された第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含み、上記第２ＰＭＯＳトランジスタのソースおよび上記第２内部記憶ノードが上記低基準電位に接続されて、上記第１内部記憶ノードが常に高レベルの論理値を記憶している、少なくとも１つの、第１インバータおよび第２インバータと、
自己タイミング信号を供給するダミービット線と、
上記ダミービット線と上記高レベルの論理値を記憶している上記第１内部記憶ノードとの間を結合する第１アクセストランジスタとを含む、ビット線ダミーコアセル。
【請求項２】
ダミービット補線と上記第２内部記憶ノードとの間を結合する第２アクセストランジスタを含む、請求項１に記載のビット線ダミーコアセル。
【請求項３】
上記第１内部記憶ノードは、上記第１ＰＭＯＳトランジスタのドレインと上記第１ＮＭＯＳトランジスタのソースとを接続する、請求項１に記載のビット線ダミーコアセル。
【請求項４】
上記第２内部記憶ノードは、上記第２ＰＭＯＳトランジスタのドレインと上記第２ＮＭＯＳトランジスタのソースとを接続する、請求項１に記載のビット線ダミーコアセル。
【請求項５】
上記高基準電位は電源電位であり、および／または、上記低基準電位はグランド電位である、請求項１に記載のビット線ダミーコアセル。
【請求項６】
上記第１アクセストランジスタのゲート、および／または、上記第２アクセストランジスタのゲートは、それぞれ、上記低基準電位に接続されている１つのワード線に接続されている、請求項２に記載のビット線ダミーコアセル。
【請求項７】
上記ダミービット補線は上記低基準電位に接続されている、請求項２に記載のビット線ダミーコアセル。
【請求項８】
ＳＲＡＭメモリアレイであって、
上記ＳＲＡＭメモリアレイは、
ｍ行とｎ列とに配置された複数のＳＲＡＭ記憶セルと、
上記ＳＲＡＭ記憶セルの上記ｍ行に近接して配置され、少なくとも、上記自己タイミング信号を供給する上記ダミービット線に接続されている、ｍ個の請求項１に記載のビット線ダミーコアセルと、
上記ダミービット線に接続された回路を追跡し、上記自己タイミング信号を受信し、上記ＳＲＡＭ記憶セルの読み出し動作および書き込み動作を制御するタイマーとを含む、ＳＲＡＭメモリアレイ。
【請求項９】
ビット線ダミーコアセルの製造方法であって、
上記製造方法は、
第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含む第１インバータと、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含む第２インバータとを少なくとも１つ含むＳＲＡＭセルであって、上記第１インバータおよび上記第２インバータがクロスカップルされて双安定フリップフロップを形成しているＳＲＡＭセルを提供する工程と、
上記第１ＰＭＯＳトランジスタのドレインと上記第１ＮＭＯＳトランジスタのソースとを第１内部記憶ノードによって結合させる工程と、
上記第２ＰＭＯＳトランジスタのドレインと上記第２ＮＭＯＳトランジスタのソースとを、第２内部記憶ノードによって結合させて、上記第１内部記憶ノードが常に高レベルの論理値を記憶できるようにする工程と、
上記第１内部記憶ノードを、第１アクセストランジスタによって、自己タイミング信号を供給するダミービット線に結合させる工程と、
上記第２内部記憶ノードと上記第２ＰＭＯＳトランジスタのソースとをグランドに接続して、上記ビット線ダミーコアセルを提供する工程とを含む、ビット線ダミーコアセルの製造方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の背景］
本発明は、ビット線ダミーコアセルおよびその製造方法に関する。
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）のような半導体メモリ装置の基本動作は、データの読み出し、および、データの書き込みである。従来の二次元メモリアーキテクチャでは、ワード線は、メモリセルの行内にあるメモリセルトランジスタのゲートに接続され、ビット線は、メモリセルの列内にある上記メモリセルトランジスタのソースまたはドレインに接続されている。典型的な半導体メモリ装置におけるデータ読み出し動作は、読み出しイネーブル信号と呼ばれる信号によって制御されている。
【０００３】
上記読み出しイネーブル信号は、論理ＳＲＡＭメモリコンパイラによって生成され、供給される。先端技術において、論理ＳＲＡＭメモリコンパイラを実現することは、いくつかの主要な設計技術に強く依存している。これらの主要な実施方法の１つは、いわゆるビット線ダミー原理を実現することである。
【０００４】
上記ビット線ダミー原理は、ダミービット線を含み、該ダミービット線は、自己タイミング信号を供給するメモリマクロにおいて、自己タイミングブロックの一部として用いられる。上記論理ＳＲＡＭコンパイラは、上記自己タイミング信号に依存した上記読み出しイネーブル信号を生成する。上記ダミービット線の目的は、読み出し動作および書き込み動作中のアクティブな１つのアレイビット線の、最悪ケースの静電容量、抵抗値、および、リキャッチ(re-catch)を具現して模擬することである。
【０００５】
上記ダミービット線のコアセルは、上記アレイのビット線と同一の特性、および、プロセスおよびテクノロジへの同一の依存性に追随して当該依存性を反映させている必要がある。従って、上記ダミービット線のコアセルは、設計とレイアウトとに関して、ＳＲＡＭアレイのコアセルにできるだけ近いものであることが不可欠な条件である。
【０００６】
図１は、ｍビット線ダミーコアセルを含む従来のビット線ダミーコアセルのアレイを概略的に示す図である。この場合ｍは、メモリセルの行の数を表す。
【０００７】
以下では、一般性は失われないので、第１ビット線ダミーコアセル１だけを詳細に説明する。第１ビット線ダミーコアセル１は、第１インバータ２および第２インバータ３を含む。第１インバータ２および第２インバータ３は、クロスカップルされて双安定フリップフロップを形成している。第１インバータ２は、特に、高基準電位ＶＤＤと低基準電位ＶＳＳとの間で第１内部記憶ノード６によって直列接続された、第１ＰＭＯＳトランジスタ４および第１ＮＭＯＳトランジスタ５を含む。高基準電位ＶＤＤは電源電位であり、上記低基準電位はグランド電位である。第２インバータ３は、高基準電位ＶＤＤと低基準電位ＶＳＳとの間で第２内部記憶ノード９によって直列接続された、第２ＰＭＯＳトランジスタ７および第２ＮＭＯＳトランジスタ８を含む。
【０００８】
さらに、第１アクセストランジスタ１１は、ダミービット線１０と第１内部記憶ノード６との間を結合している。さらに、第２アクセストランジスタ１２は、第２内部記憶ノード９とビット補線１３との間を結合している。
【０００９】
第１内部記憶ノード６は、第１ＰＭＯＳトランジスタ４のドレインと第１ＮＭＯＳトランジスタ５のソースとを接続する。第２内部記憶ノード９は、第２ＰＭＯＳトランジスタ７のドレインと第２ＮＭＯＳトランジスタ８のソースとを接続する。第１アクセストランジスタ１１のゲートは、第１ワード線１４に接続されており、第２アクセストランジスタ１２のゲートは、第２ワード線１５に接続されている。特に、両ワード線１４、１５は、低基準電位ＶＳＳによってバイアスをかけられている。さらに、第２アクセストランジスタ１２に結合されたダミービット補線１３も、低基準電位ＶＳＳに接続されている。
【００１０】
複数のメモリセルを含む上記メモリマクロの読み出し動作中には、ダミービット線１０をディスチャージすることによって、読み出しセンシング回路が上記論理ＳＲＡＭコンパイラの一部としてトリガされる。つまり、ダミービット線１０は、１つのビット線に沿って起こり得る、任意のメモリコアセル構成の最悪ケースの静電容量、抵抗値、および、リーク電流値を具現する必要がある。
【００１１】
上記リーク電流の判定基準は、高性能メモリの上記ｍビット線ダミーコアセルに接続されたダミービット線の自己タイミング経路を同調させるために特に重要である。上記読み出し動作中には、アクセスされたセルの読み出し電流によって差動信号が上記ビット線およびビット補線上に発生し、これは、同一のビット線上の非選択セルのリーク電流の総計に関連している。上記非選択セルからのリークによって、上記読み出し動作中に上記セルの内容を検出するために得られる上記差動信号は減衰する。十分な信号振幅を読み出すには、より長い時間が必要である。信号を生成する時間は、導入された自己タイミング回路によって、上記ダミービット線に基づいて決定されるので、上記リークと、従って上記読み出し信号の不十分な信号振幅とに起因する上記ダミービット線のあまりにも急速なディスチャージは避ける必要がある。
【００１２】
上記ダミービット線に流れるリーク電流量を最小にとどめるために、対応する全ビット線ダミーコアセルは、高レベル論理値または論理値１を記憶する必要がある。この条件の下に、上記セルのアクセストランジスタに流れるサブ閾値リーク電流は大幅に低減される。上記メモリのタイミングにとっては、この大幅に低減された状態が最悪ケースの状態ということになり、結果として、最適な自己タイミング信号が供給され得る。
【００１３】
［発明の概要］
本発明の第１の形態に従って、ビット線ダミーコアセルを提供する。上記ビット線ダミーコアセルは、
クロスカップルされて双安定フリップフロップを形成する、少なくとも１つの、第１インバータおよび第２インバータであって、上記第１インバータは、高基準電位と低基準電位との間で第１内部記憶ノードによって直列接続された、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含み、上記第２インバータは、第２内部記憶ノードによって直列接続された第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含み、
上記第２ＰＭＯＳトランジスタのソースと上記第２内部記憶ノードとが上記低基準電位に接続されて、上記第１内部記憶ノードが常に高レベルの論理値を記憶している、少なくとも１つの、第１インバータおよび第２インバータと、
自己タイミング信号を供給するダミービット線と、
上記ダミービット線と上記高レベルの論理値を記憶している上記第１内部記憶ノードとの間を結合する、第１アクセストランジスタとを含む。
【００１４】
本発明の第２の形態に従って、ビット線ダミーコアセルの製造方法を提供する。上記製造方法は、
第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを含む第１インバータと、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを含む第２インバータとを少なくとも１つ含むＳＲＡＭセルであって、上記第１インバータと上記第２インバータとがクロスカップルされて双安定フリップフロップを形成しているＳＲＡＭセルを提供する工程と、
上記第１ＰＭＯＳトランジスタのドレインと上記第１ＮＭＯＳトランジスタのソースとを第１内部記憶ノードによって結合させる工程と、
上記第２ＰＭＯＳトランジスタのドレインと上記第２ＮＭＯＳトランジスタのソースとを第２内部記憶ノードによって結合させて、上記第１内部記憶ノードが常に高レベルの論理値を記憶することができるようにする工程と、
上記第１内部記憶ノードを、第１アクセストランジスタによって、自己タイミング信号を供給するダミービット線に結合させる工程と、
上記第２記憶ノードと上記第２ＰＭＯＳトランジスタのソースとをグランドに接続して、上記ビット線ダミーコアセルを提供する工程とを含む。
【００１５】
本発明の利点として、上記自己タイミング信号を供給する上記ダミービット線に結合された上記第１内部記憶ノードが高レベルの論理値、または、論理値１を確実に記憶する点が挙げられる。従って、本発明の上記ビット線ダミーコアセルは、最悪ケースの静電容量および抵抗値、並びに、リーク構造を反映する。結果として、上記自己タイミング信号は、メモリセルを読み出すための最適な時間ウィンドウを確保する上記読み出しイネーブル信号を生成するのに最適である。
【００１６】
本発明のさらなる利点として、ＥＳＤによる障害のリスクを解消する点が挙げられる。なぜなら、上記第２ＰＭＯＳトランジスタ、つまり、低レベルの論理値または論理値０を受信する上記第２ＰＭＯＳトランジスタのゲートが、遮断されるからである。これは、上記ＰＭＯＳトランジスタのソースをグランドに接続することによって達成され、従って、上記ＰＭＯＳトランジスタのソースとドレインとの間には電位差が存在しない。
【００１７】
さらなる利点として、本発明は極めてシンプルであり、本発明のビット線ダミーコアセルの製造を低コストで効果的に実現できる点が挙げられる。
【００１８】
上記最悪ケースは、本発明の自己タイミング信号によって反映されるので、上記メモリセルを、極めて急速にディスチャージすることが可能である。
【００１９】
本発明の上記ビット線ダミーコアセルの一実施形態として、第２アクセストランジスタがダミービット補線と第２内部記憶ノードとの間に配置されている。
【００２０】
好ましくは、上記第１内部記憶ノードは、上記第１ＰＭＯＳトランジスタのドレインと上記第１ＮＭＯＳトランジスタのソースとを接続する。
【００２１】
本発明の上記ビット線ダミーコアセルの別の形態として、上記第２内部記憶ノードは、上記第２ＰＭＯＳトランジスタの上記ドレインと上記第２ＮＭＯＳトランジスタのソースとを接続する。
【００２２】
好ましくは、上記高基準電位は電源電位であり、および／または、上記低基準電位はグランド電位である。
【００２３】
本発明の上記ビット線ダミーコアセルの別の形態として、上記第１アクセストランジスタのゲート、および／または、上記第２アクセストランジスタのゲートは、それぞれ、上記低基準電位に接続されているワード線に接続されている。
【００２４】
好ましくは、上記ダミービット補線は、上記低基準電位に接続されている。
【００２５】
本発明のさらなる形態に従って、ＳＲＡＭメモリセルアレイを提供する。上記ＳＲＡＭメモリセルアレイは、
ｍ行とｎ列とに配置された複数のＳＲＡＭ記憶セルと、
上述したような、上記ＳＲＡＭ記憶セルの上記ｍ行に近接して配置されるとともに、少なくとも、自己タイミング信号を供給する上記ダミービット線に接続された、ｍビット線ダミーコアセルと、
上記自己タイミング信号を受信し、上記ＳＲＡＭ記憶セルの読み出し動作および書き込み動作を制御する回路を追跡するタイマーとを含む。
【００２６】
［図面の簡単な説明］
図１は、従来のビット線ダミーコアセルアレイを概略的に示す図である。
【００２７】
図２は、複数のビット線ダミーコアセルを含むビット線ダミーコアセルアレイを概略的に示す図である。
【００２８】
図３は、ビット線ダミーコアセルの製造方法を概略的に示すフローチャートである。
【００２９】
［発明の詳細な説明］
図面では、特に断らない限り、同一または機能的に同一の部材には、同一の参照番号を付している。
【００３０】
図２は、複数のビット線ダミーコアセル１、ｍを含むビット線ダミーコアセルアレイを概略的に示す図である。
【００３１】
一般性は失われないので、以下においては、第１ビット線ダミーコアセルのみを説明する。
【００３２】
本発明に従って、ビット線ダミーコアセル１は、少なくとも１つの、第１インバータ２および第２インバータ３を含む。第１インバータ２は、高基準電位ＶＤＤと低基準電位ＶＳＳとの間で第１内部記憶ノード６によって直列接続されている、第１ＰＭＯＳトランジスタ４および第１ＮＭＯＳトランジスタ５を含む。
【００３３】
第２インバータ３は、第２内部記憶ノード９によって直列接続されている、第２ＰＭＯＳトランジスタ７および第２ＮＭＯＳトランジスタ８を含む。
【００３４】
第２ＰＭＯＳトランジスタ８のソース、および、第２内部記憶ノード９は、低基準電位ＶＳＳに接続されている。結果として、第２内部記憶ノード９は接地されている。従って、ビット線ダミーコアセル１は、必要とされる論理値１に強制的に遷移させられるが、この場合にＥＳＤによる障害またはディスチャージのリスクが引き起こされることはなく、すなわち、第１内部記憶ノード６は論理値１を記憶する。さらに、第２ＰＭＯＳトランジスタ７のソースとドレインとの間の電位差が存在しない点が、利点である。
【００３５】
さらに、自己タイミング信号ＳＴを供給するダミービット線１０と論理値１または高レベルの論理値を記憶する第１内部記憶ノード６との間を結合する、第１アクセストランジスタ１１が設けられている。
【００３６】
好ましくは、第２アクセストランジスタ１３は、ダミービット補線１３と第２内部記憶ノード９との間を結合している。
【００３７】
特に、第１内部記憶ノード９は、第１ＰＭＯＳトランジスタ４のドレインと第１ＮＭＯＳトランジスタ５のソースとを接続する。好ましくは、第２内部記憶ノード９は、第２ＰＭＯＳトランジスタ７のドレインと第２ＮＭＯＳトランジスタ８のソースとを接続する。高基準電位ＶＤＤを電源電位とすることが可能であり、および／または、低基準電位ＶＳＳをグランド電位とすることが可能である。
【００３８】
好ましくは、第１アクセストランジスタ１１のゲートは、低基準電位ＶＳＳに接続された第１ワード線１４に接続されている。さらに、第２アクセストランジスタ１２のゲートは、同じく低基準電位ＶＳＳに接続された第２ワード線１５に接続されていてもよい。
【００３９】
特に、ダミービット補線１３も低基準電位ＶＳＳに接続されている。
【００４０】
好ましくは、第１アクセストランジスタ１１のソースは、第１内部記憶ノード６に接続されている。第１アクセストランジスタ１１のドレインは、例えば、ダミービット線１０に接続されている。第２アクセストランジスタ１２のソースは例えばダミービット補線１３に接続されており、第２アクセストランジスタ１２のドレインは例えば第２内部記憶ノード９に接続されている。
【００４１】
図３は、ビット線ダミーコアセル１の製造方法を概略的に示すフローチャートである。上記製造方法は、工程Ｓ１〜Ｓ５からなる。
工程Ｓ１：
第１インバータ２および第２インバータ３を少なくとも１つ含むＳＲＡＭセルを提供する。第１インバータ２は、第１ＰＭＯＳトランジスタ４および第１ＮＭＯＳトランジスタ５を含む。第２インバータ３は、第２ＰＭＯＳトランジスタ７および第２ＮＭＯＳトランジスタ８を含む。第１インバータ２および第２インバータ３は、クロスカップルされて双安定フリップフロップを形成する。
工程Ｓ２：
第１ＰＭＯＳトランジスタ４のドレインと第１ＮＭＯＳトランジスタ５のソースとを、第１内部記憶ノード６によって結合する。
工程Ｓ３：
第２ＰＭＯＳトランジスタ７のドレインと第２ＮＭＯＳトランジスタ８のソースとを、第２内部記憶ノード９によって結合する。これにより、第１内部記憶ノード６は常に高レベルの論理値、または、論理値１を記憶する。
工程Ｓ４：
第１内部記憶ノード６を、第１アクセストランジスタ１１によってダミービット線１０に結合する。この場合、ダミービット線１０は、自己タイミング信号ＳＴを供給する。
工程Ｓ５：
第２内部記憶ノード９と第２ＰＭＯＳトランジスタ７のソースとを、グランドに接続し、ビット線ダミーコアセル１を提供する。
【００４２】
本発明を、特定の実施形態に基づいて説明してきたが、本発明は、上記特定の実施形態に限定されるものでなく、むしろこれを、本発明の基本的原理から逸脱することなく任意の望ましい方法に変更してもよい。
【００４３】
特に、説明した実施形態のビット線ダミーコアセルは、シングルポート同期型ランダムアクセスメモリに基づいているが、デュアルポート同期型ランダムアクセスメモリを基にしてもよい。
【図面の簡単な説明】
【００４４】
【図１】図１は、従来のビット線ダミーコアセルアレイを概略的に示す図である。
【図２】複数のビット線ダミーコアセルを含むビット線ダミーコアセルアレイを概略的に示す図である。
【図３】ビット線ダミーコアセルの製造方法を概略的に示すフローチャートである。
【符号の説明】
【００４５】
１  ビット線ダミーコアセル
２  第１インバータ
３  第２インバータ
４  第１ＰＭＯＳトランジスタ
５  第１ＮＭＯＳトランジスタ
６  第１内部記憶ノード
７  第２ＰＭＯＳトランジスタ
８  第２ＮＭＯＳトランジスタ
９  第２内部記憶ノード
１０  ダミービット線
１１  第１アクセストランジスタ
１２  第２アクセストランジスタ
１３  ダミービット補線
１４  第１ワード線
１５  第２ワード線
ＳＴ  自己タイミング信号
ＶＤＤ  高基準電位
ＶＳＳ  低基準電位
【図１】
2008210495.tif 000003
【図２】
2008210495.tif 000004
【図３】
2008210495.tif 000005
【外国語明細書】
2008210495000001.pdf