(57)【要約】【課題】データ受信回路における位相調整回路の動作検証を効果的に実施し得る構成を提供することを目的とする。：【解決手段】受信された複数のデータ信号及びクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号へ所定の位相量を与える位相量付与手段と、位相量付与手段によって各位相調整手段に与えられる所定の位相量を所定の態様で変化させる付与位相量変化手段と、これに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段とを設けた。【選択図】図６
2008182483.tif 000002
【特許請求の範囲】
【請求項１】
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号に所定の位相量を付与する位相量付与手段とを有する受信装置における前記位相調整手段の位相調整機能を評価するための位相調整機能の評価方法であって、
付与位相量変化手段が前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる段階と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する段階とよりなる位相調整機能の評価方法。
【請求項２】
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる請求項１に記載の位相調整機能の評価方法。
【請求項３】
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は前記複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は前記複数のデータ信号に付与される位相量の変化のたびに前記記憶手段に格納する構成とされてなる、請求項２に記載の位相調整機能の評価方法。
【請求項４】
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号へ所定の位相量を付与する位相量付与手段と、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段とよりなる情報処理装置。
【請求項５】
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる請求項４に記載の情報処理装置。
【請求項６】
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は前記複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は前記複数のデータ信号に付与されるクロック信号に与えられる位相量の変化のたびに前記記憶手段に格納する構成とされてなる、請求項５に記載の情報処理装置。
【請求項７】
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号へ所定の位相量を付与する位相量付与手段と、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段としてコンピュータを機能させるための命令よりなるプログラム。
【請求項８】
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる請求項７に記載のプログラム。
【請求項９】
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は複数のデータ信号に付与される位相量の変化のたびに前記記憶手段に格納する構成とされてなる、請求項８に記載のプログラム。
【請求項１０】
請求項７乃至９のうちの何れか一項に記載のプログラムを格納したコンピュータ読取可能な情報記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相調整機能の評価方法、情報処理装置、プログラム及びコンピュータ読取可能な情報記録媒体に関する。
【背景技術】
【０００２】
図１は従来の一例の送信チップ及び受信チップの構成を説明するためのブロック図である。
【０００３】
これら送信チップ１００及び受信チップ２００'は、例えば図５とともに後述する如くのコンピュータシステムにおいて、システムボード１−ｉとメモリシステムインターコネクト３との間あるいはメモリシステムインターコネクト３とＩＯユニット２−ｉとの間のデータ伝送に係る部分に適用される半導体集積回路を構成するシリコンチップである。
【０００４】
送信チップ１００は位相同期回路（ＰＬＬ）１１０、クロック出力回路１１５、データ出力回路１４１−１〜１４１−ｎ（代表して１４１−ｉと表す場合がある）、フリップフロップ回路１３１−１〜１３１−ｎ（代表して１３１−ｉと表す場合がある）、データ選択回路１２１−１〜１２１−ｎ（代表して１２１−ｉと表す場合がある）から構成される。
【０００５】
データ選択回路１２１−ｉは通常データとトレーニングパターンとの内の何れかを選択してデータ出力回路１４１−ｉに対しこれを提供する。
【０００６】
このトレーニングパターンは送受信チップ１００，２００'間で予め決められたデータ列であり、後述する初期位相調整動作において使用される。
【０００７】
受信チップ２００'はクロック入力回路２１０、データ入力回路２２１−１〜２２１−ｎ（代表して２２１−ｉと表す場合がある）、位相調整回路２３１'−１〜２３１'―ｎ（代表して２３１'−ｉと表す場合がある）、フリップフロップ回路２４１−１〜２４１−ｎ（代表して２４１−ｉと表す場合がある）、パターン検出回路２５１−１〜２５１−ｎ（代表して２５１−ｉと表す場合がある）から構成される。
【０００８】
又図２に示す如く位相調整回路２３１'―ｉはディレイライン（ＤＬ）３０、位相検出部２０、制御部１０から構成される。
【０００９】
ディレイライン３０は制御部１０が有するレジスタに格納されたポインタ（ＴＡＰ値）１１で指示される値によってその遅延量が決定され、当該遅延量が変化されることにより入力クロック信号の位相が変化される。
【００１０】
位相検出部２０は入力クロック信号と入力データとの間の位相関係を検出して制御部１０にＴＡＰ値１１の増減を指示する。
【００１１】
制御部１０は位相検出部２０からの指示に従ってそのＴＡＰ値１１を更新する。
【００１２】
図３に示す如くパターン検出回路２５１−ｉはパターン検出部９０、制御部８０から構成される。
【００１３】
パターン検出回路２５１−ｉは初期位相調整動作時にパターン検出部９０で上記トレーニングパターンを検出すると所定の検出フラグ８１を発生しこれを制御部８０で保持する。
【００１４】
以下このような回路構成の受信チップ２００'における位相調整動作について説明する。
【００１５】
ここで送受信チップ１００，２００'間のデータ伝送において、受信チップ２００'のフリップフロップ回路２４１−ｉにおけるクロック信号によるデータの取り込みの際のマージン（以下「伝送マージン」と称する）の確保のため、データ波形の中心にクロック信号の立ち下がりエッジを合わせた上でフリップフロップ回路２４１−ｉに入力する必要がある（図４参照）。
【００１６】
電源投入直後はクロック信号とデータとの間の位相関係にズレが生じ正常な伝送が不可能な場合もあり、上記トレーニングパターンを用いて適切な位相関係を確立する必要がある。そのための位相調整動作を初期位相調整動作と称する。
【００１７】
この初期位相調整動作時には送信チップ１００のデータ選択回路１２１−ｉはトレーニングパターンを選択して、これを出力する。
【００１８】
受信チップ２００'では、送信チップ１００から送信されクロック入力回路２１０を介し入力されるクロック信号と、各データ入力回路２２１−ｉを介して入力される上記トレーニングパターンよりなるデータとが位相調整回路２３１'−ｉの位相検出部２０に入力され、そこで位相調整方向が決定される。
【００１９】
図４はこの位相検出部２０による位相調整動作を例示によって説明するためのタイムチャートである。
【００２０】
図４（a）に示すデータの立ち上がりエッジで同図（ｂ）に示すクロック信号のＨ／Ｌ(ハイ／ロー)レベルをサンプリングし、これが同図(ｂ)に示される如くＨレベルなら同図（ｃ）に示す如くクロック信号を遅らせる方向に位相を調整し、他方同図（ｄ）に示す如くＬレベルなら同図（ｅ）に示す如くクロック信号を進める方向に位相を調整すべく、制御部１０のＴＡＰ値１１が自動的に増減される。その結果同図（ｃ），（ｅ）に示す如く、データ波形の中心とクロック信号の立ち下がりエッジとが一致するように両者間の位相関係が調整される。
【００２１】
上記トレーニングパターンは有限長であり、送信チップ１００がトレーニングパターンの全てを送信し終わった時点で初期位相調整動作が終了される。
【００２２】
この初期位相調整動作の成功・失敗はパターン検出回路２５１−ｉのパターン検出部９０が発生し制御部８０で保持されるパターン検出フラグ８１で判定される。
【００２３】
図４（ｃ），（ｅ）とともに上述の如くクロック信号の立ち下がりエッジとデータ波形の中心とが合致するように調整出来た場合にはフリップフロップ回路２４１−ｉにおいて正しくデータの取り込みがなされるため送信チップ１００から送信されたトレーニングパターンがパターン検出回路２５１−ｉのパターン検出部９０で正しく検出される。その場合パターン検出部９０はパターン検出フラグ８１を発生し制御部８０で保持する。
【００２４】
他方何らかの原因で正常な位相調整がなされなかった場合には正しくデータの取り込みがなされず、もってトレーニングパターンがパターン検出回路２５１−ｉのパターン検出部９０で正しく検出されない。その場合パターン検出部９０はパターン検出フラグ８１を発生しない。
【００２５】
制御部８０で保持されたパターン検出フラグ８１は外部のファームウェア２８０'の機能により図示せぬ外部のコントローラに取り込まれる。その結果このコントローラにより、当該初期位相調整動作時の各位相調整回路２３１'−ｉによる位相調整動作の成功・失敗が認識される。
【００２６】
上記位相調整回路２３１'−ｉ内のディレイライン３０又は位相検出部２０又は制御回路１０に何らかの故障が生じた場合、位相調整回路２３１'−ｉの位相調整機能が損なわれ、正常な位相調整動作がなされないようになる。これにより周囲温度、電源電圧、周波数、配線長等の条件によって動作不良が生じることがある。したがってこのように位相調整回路２３１'−ｉの位相調整機能が損なわれた場合にこれを検出するための構成が望まれる。
【００２７】
又位相調整回路２３１'−ｉによる位相調整動作は自動的にデータとクロック信号との間の位相を最適化するものであるが、最適化された場合の伝送マージンがどの程度であるかを確かめたい場合がある。その場合いわゆる伝送窓（図１３とともに後述する）を測定することが要される。従来の伝送窓の測定はオシロスコープを使用して１信号ずつ波形観測するものであった。このため信号線数が多い場合には全信号の確認には相当の時間を要していた。
【特許文献１】特許第２５４１１８６号
【特許文献２】特開昭６１−２９２２７８号公報
【特許文献３】特開平７−２８３８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
本発明はこのような問題点に鑑みてなされたものであり、位相調整回路における位相調整動作を比較的簡易に且つ確実に評価し得る構成を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記目的の達成のため本発明では各位相調整手段に入力されるクロック信号又は各データ信号へ所定の位相量を与える位相量付与手段を設け、位相量付与手段によってクロック信号又は各データ信号に与えられる所定の位相量を所定の態様で変化させ、これに応じて位相調整手段が実施する位相調整機能の動作結果を格納するようにした。
【００３０】
このように位相量付与手段によってクロック信号又は各データ信号に与えられる所定の位相量を所定の態様で変化させ、これに応じて位相調整手段が実施する位相調整機能の動作結果を格納するようにしたため、通常運用時に生じ得る入力クロック信号と入力データ信号との位相差の変動を効果的にシミュレートすることが可能となり、位相調整手段の位相調整機能を簡易に且つ確実に検証することが可能となる。
【発明の効果】
【００３１】
このように本発明によれば位相調整手段の位相調整機能を簡易に且つ確実に検証することが出来るため、位相調整手段の位相調整機能に何らかの異常が生じた場合でもこれを確実に検出して対処することが可能となり、コンピュータシステム等におけるデータ伝送の信頼性を効果的に向上可能となる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態はファームウェアで制御可能な複数に分割された位相調整回路の各々の位相調整機能の自動評価を行う構成を有する。更に各位相調整回路の動作検証及び伝送マージンの測定が自動的に実行されるようにした。その結果装置評価及び故障解析を極めて容易になし得る。
【００３３】
ここで上記複数に分割された位相調整回路は個々独立に動作可能である。
【００３４】
又これら複数に分割された位相調整回路が有するレジスタの内容が同回路の動作中にファームウェアから読み書き可能とされる。
【００３５】
又ファームウェアから位相調整回路の動作を制御してその動作結果を解析することで同回路の位相調整機能の評価が自動的に行われるようにした。
【実施例１】
【００３６】
以下本発明の実施例の構成につき図とともに詳細に説明する。
【００３７】
図５は本発明の一実施例による送信チップ及び受信チップを適用可能なコンピュータシステムの一例の構成を示すブロック図である。
【００３８】
同図に示す如く当該コンピュータシステムはシステムボード１−０〜１−７（代表して１−ｉと表す場合がある），ＩＯユニット２−０〜２−７（代表して２−ｉと表す場合がある）及びメモリシステムインターコネクト３を含む。
【００３９】
各システムボード１−ｉはＣＰＵ５及びメモリ７を搭載するボードである。又各ＩＯユニット２−ｉはＰＣＩカード、ハードディスク装置等のＩＯ装置を搭載するボードである。
【００４０】
メモリチップインターコネクト３はこれらシステムボード１−０〜１−７及びＩＯユニット２−０〜２−７相互間を電気的に接続しその間の信号のやりとりを可能にするためのボードである。
【００４１】
これら各ボードにはチップセットと称される制御ＬＳＩ（Ｂ）が搭載されている。これらチップセットＢの間は所定のデータ伝送路Cによって相互に接続されており、もって相互にデータの送受信が可能である。
【００４２】
本発明の一実施例による送信チップ及び受信チップはこれらチップセットＢにおいて、上記データの送受信の機能を担う半導体集積回路部分を構成するシリコンチップ（図５中、Ａ）として適用され得る。
【００４３】
このコンピュータシステムにはコントローラ９が設けられており、このコントローラ９は上記の各チップセットＢに接続され、後述するファームウェア２８０の機能により上記データの送受信に係る位相調整機能の自動評価動作（後述）を実行する。
【００４４】
図６は本発明の一実施例による送信チップ及び受信チップの構成を説明するためのブロック図である。
【００４５】
これら送信チップ１００及び受信チップ２００は、例えば図５とともに前述のコンピュータシステムにおいて、システムボード１−ｉとメモリシステムインターコネクト３との間あるいはメモリシステムインターコネクト３とＩＯユニット２−ｉとの間のデータ伝送に係る部分に適用される半導体集積回路を構成する。
【００４６】
各チップ１００，２００間は、当該各チップ１００，２００に含まれるクロック出力回路１１５とクロック入力回路２１０との間がクロック線で接続され、各データ出力回路１４１−ｉと対応するデータ入力回路２２１−ｉとの間がデータ線で接続されている。
【００４７】
送信チップ１００は位相同期回路（ＰＬＬ）１１０、上記クロック出力回路１１５、上記データ出力回路１４１−１〜１４１−ｎ（代表して１４１−ｉと表す場合がある）、フリップフロップ回路１３１−１〜１３１−ｎ（代表して１３１−ｉと表す場合がある）、データ選択回路１２１−１〜１２１−ｎ（代表して１２１−ｉと表す場合がある）から構成される。
【００４８】
ＰＬＬ１１０は所定のクロック信号を生成する。
【００４９】
クロック出力回路１１５及びデータ出力回路１４１−ｉの各々は増幅回路よりなる。
【００５０】
データ選択回路１２１−ｉは当該コンピュータシステムが通常に運用される際に与えられる通常データと上記初期位相調整動作時に与えられる上記トレーニングパターンとの内の何れかを選択してデータ出力回路１４１−ｉに供給する。
【００５１】
このトレーニングパターンは送受信チップ１００，２００との間で予め決められた所定のデータ列である。
【００５２】
受信チップ２００は上記クロック入力回路２１０、上記データ入力回路２２１−１〜２２１−ｎ（代表して２２１−ｉと表す場合がある）、位相量付与回路２１５、位相調整回路２３１−１〜２３１―ｎ（代表して２３１−ｉと表す場合がある）、フリップフロップ回路２４１−１〜２４１−ｎ（代表して２４１−ｉと表す場合がある）、パターン検出回路２５１−１〜２５１−ｎ（代表して２５１−ｉと表す場合がある）から構成される。
【００５３】
クロック入力回路２１０及びデータ入力回路２２１−ｉの各々は増幅回路よりなる。
【００５４】
又図７に示す如く位相調整回路２３１―ｉはディレイライン（ＤＬ）３０、位相検出部２０、制御部１０から構成される。
【００５５】
ディレイライン３０は制御部１０が有するレジスタに格納されたポインタ（ＴＡＰ値）１１で指示される値によってその遅延量が決定され、当該遅延量が変化されることにより入力クロック信号の位相が変化される。
【００５６】
このディレイライン３０としては周知の技術を適用可能であり、例えば特許文献１に記載の可変遅延回路の如くタップ付遅延線のタップを選択することにより遅延量を可変するもの等を適用可能である。
【００５７】
位相検出部２０は入力クロック信号と入力データとの間の位相関係を検出して制御部１０にＴＡＰ値１１の増減を指示する。
【００５８】
制御部１０は、位相検出部２０からの指示に従ってそのＴＡＰ値１１の値を更新する。
【００５９】
図３に示す如くパターン検出回路２５１−ｉはパターン検出部９０、制御部８０から構成される。
【００６０】
パターン検出回路２５１−ｉは初期位相調整動作時にパターン検出部９０で上記トレーニングパターンを検出すると所定の検出フラグ８１を発生しこれを制御部８０で保持する。
【００６１】
図６に示す送信チップ１００は図１とともに上述の従来技術の送信チップ１００と同様の構成を有する。
【００６２】
又図６の受信チップ２００は、図１とともに上述の従来技術の受信チップ２００'と対比すると、各位相調整回路２３１−ｉにおいて制御部１０のＴＡＰ値１１がコントローラ９のファームウェア２８０の機能により読み書き可能な構成とされている点及び新たに位相量付与回路２１５が追加された点以外は従来技術の受信チップ２００'と同様の構成を有する。
【００６３】
尚図６，図７の構成では上記の如く位相調整回路２３１−ｉにおいてクロック信号の側の位相を変化させることによりクロック信号とデータとの間の位相関係を変化させているが、これとは異なり、データ側にディレイライン（ＤＬ）を設けデータの側の位相を変化させることによりクロック信号とデータとの間の位相関係を変化させるようにしてもよい。
【００６４】
送信チップ１００ではデータ選択回路１２１−ｉにて通常データ又はトレーニングパターンを選択して出力し、これがフリップフロップ回路１３１−ｉにてＰＬＬ１１０から供給されるクロック信号のタイミングで取り込まれ、その信号がデータ出力回路１４１−ｉを介して受信チップ２００へ送信される。又クロック信号はクロック出力回路１１５を介して別途受信チップ２００へ送信される。
【００６５】
又受信チップ２００ではクロック入力回路２１０を介して受信されたクロック信号に対して位相量付与回路２１５により所定の位相量が付与されて各位相調整回路２３１−ｉに供給される。
【００６６】
他方各データ入力回路２２１−ｉを介して受信されたデータはフリップフロップ回路２４１−ｉにおいて位相調整回路２３１−ｉで位相が調整されたクロック信号のタイミングで取り込まれ、後段の回路に対し受信データとして提供される。
【００６７】
以下このような回路構成の受信チップ２００における位相調整動作について説明する。
【００６８】
ここで送受信チップ１００，２００間のデータ伝送では受信チップ２００のフリップフロップ回路２４１−ｉにおけるクロック信号によるデータの取り込みの際の伝送マージンの確保のため、データ波形の中心にクロック信号の立ち下がりエッジを合わせた上でフリップフロップ回路２４１−ｉに入力する必要がある（図４参照）。
【００６９】
上記の如く当該コンピュータシステムにおいて電源投入直後はクロック信号とデータとの間の位相関係にズレが生じ正常な伝送が出来ないような場合もあるため、上記トレーニングパターンを用いてクロック信号とデータとの間に適切な位相関係を確立する必要がある。これが初期位相調整動作と称され、当該トレーニングパターンによる初期位相調整動作が正常に終了した後、送信チップ１００のデータ選択回路１２１−ｉで通常データが選択され、送信チップ１００と受信チップ２００との間で通常データの送受信が開始される。
【００７０】
初期位相調整動作時には送信チップ１００のデータ選択回路１２１−ｉはトレーニングパターンを選択して出力する。又受信チップ２００では送信チップ１００から送信されクロック入力回路２１０及び位相量付与回路２１５を介し入力されるクロック信号と、各データ入力回路２２１−ｉを介して入力される上記トレーニングパターンよりなるデータとが位相調整回路２３１−ｉの位相検出部２０に入力され、そこで位相調整方向が決定される。
【００７１】
位相検出部２０による位相調整動作は図４とともに上述の如くになされるためここでの再度の説明は省略する。
【００７２】
この位相調整動作の成功・失敗はパターン検出回路２５１−ｉのパターン検出部９０が発生し制御部８０が保持するパターン検出フラグ８１の有無により判定される。
【００７３】
図４（ｃ），（ｅ）とともに上述の如くクロック信号の立ち下がりエッジとデータ波形の中心とが合致するように調整された場合にはフリップフロップ回路２４１−ｉにおいて正しくデータの取り込みがなされる。このため送信チップ１００から送信されたトレーニングパターンがパターン検出回路２５１−ｉのパターン検出部９０で正しく検出され、その結果パターン検出部９０はパターン検出フラグ８１を発生し制御部８０で保持する。
【００７４】
他方何らかの原因で上記初期位相調整動作においてクロック信号とデータとの間の位相関係についての正常な調整がなされなかった場合、フリップフロップ回路２４１−ｉにて正しくデータの取り込みがなされない。その結果トレーニングパターンがパターン検出回路２５１−ｉのパターン検出部９０で正しく検出されず、パターン検出部９０はパターン検出フラグ８１を発生しない。
【００７５】
制御部８０で保持されたパターン検出フラグ８１は上記コントローラ９に設けられたファームウェア２８０の機能により同コントローラ９に取り込まれる。その結果このコントローラ９によって当該初期位相調整動作時の各位相調整回路２３１−ｉによる位相調整動作の成功・失敗が認識される。すなわちパターン検出回路２５１−ｉの制御部８０のレジスタからパターン検出フラグ８１が得られた場合にはコントローラ９のファームウェア２８０は該当する位相調整回路２３１−ｉによる位相調整が成功したものと判定し、同パターン検出フラグが得られなかった場合には位相調整が失敗したと判定する。
【００７６】
このような位相調整回路２３１−ｉによる位相調整動作はその制御部１０の制御機能により自動的に実行される。ここで同回路内のディレイライン３０又は位相検出部２０又は制御回路１０に何らかの故障が生じた場合、位相調整回路２３１−iの位相調整機能が損なわれ、正常な位相調整動作がなされないようになる。これにより周囲温度、電源電圧、周波数、配線長等の条件によって動作不良が生じた場合、その原因の特定が困難な場合がある。
【００７７】
又この位相調整動作は図４とともに上述の如く自動的にデータとクロック信号との位相関係を最適化するものであるが、最適化された場合の伝送マージンがどの程度であるかを確かめるためにはいわゆる伝送窓（図１３とともに後述する）を測定することが要される。この伝送窓の測定は従来は前記の如くオシロスコープを使用して１信号ずつ波形観測することによりなされていた。したがって信号線数が多い場合には全信号の確認に相当の時間を要していた。
【００７８】
このような問題点の解決のため本発明の実施例による受信チップ２００では入力クロック信号の位相を任意に変更できるように、位相調整回路２３１−ｉとは別に位相量付与回路２１５を設けた。
【００７９】
図８に示す如く、この位相量付与回路２１５にはディレイライン（ＤＬ２）６０及び制御部５０が含まれ、制御部５０ではそのレジスタにＴＡＰ２値５１が格納される。
【００８０】
又本実施例による受信チップ２００では、図７，図８に示すように、各位相調整回路２３１−ｉの制御部１０が有するレジスタの格納内容（ＴＡＰ値１１）及び位相量付与回路２１５の制御部５０が有するレジスタの格納内容（ＴＡＰ２値５１）が、当該受信チップ２００の動作中にコントローラ９のファームウェア２８０の機能により読み書き可能な構成とされている。
【００８１】
尚上述の初期位相調整動作時の位相調整動作においては位相量付与回路２１５の制御部５０のレジスタに格納されたＴＡＰ２値５１の設定値は固定された状態とされる。したがってその間、位相量付与回路２１５のディレイライン（ＤＬ２）６０は固定された位相量、すなわち遅延量を入力クロック信号に付与し、そのように固定された位相量が付与されたクロック信号が各位相調整回路２３１−ｉに供給される。
【００８２】
尚本実施例では位相調整回路２３１−ｉ及び位相量付与回路２１５のそれぞれのディレイライン３０及び６０として全て同一仕様のものが適用されているものとする。又各ディレイライン３０，６０の遅延量は、ＴＡＰ値１１，ＴＡＰ２値５１が＋１変化されることに伴ってその都度等しい時間分増加され、同様にＴＡＰ値１１，ＴＡＰ２値５１が−１変化されることに伴ってその都度等しい時間分減少される構成とされている。
【００８３】
次に受信チップ２００における位相調整回路２３１−ｉの動作検証動作について説明する。
【００８４】
ここではまずコントローラ９のファームウェア２８０の機能により、位相量付与回路２１５の制御部５０が有するレジスタに格納されたＴＡＰ２値５１が変更されこれに応じて上記の如くディレイライン６０の遅延量が変更され、その状態で上記トレーニングパターンを使用した初期位相調整動作が実行される。
【００８５】
この初期位相調整動作の終了後、各位相調整回路２３１−ｉの制御部１０のレジスタに格納されたＴＡＰ値１１がコントローラ９のファームウェア２８０の機能により読み出される。
【００８６】
ここで上記の如くこのＴＡＰ値１１により該当する位相調整回路２３１−ｉのディレイライン３０における遅延量が決定されるため、ＴＡＰ値１１は該当するディレイライン３０の遅延量に相当する値である。したがって初期位相調整動作後に得られるＴＡＰ値１１は、当該初期位相調整動作に関する情報、すなわちクロック信号の立ち下がりエッジをデータ波形の中央（すなわち伝送窓の中心）に合致させるようにクロック信号を遅延させるためにクロック信号に付与する遅延量を示す。
【００８７】
上記の如く位相量付与回路２１５の制御部５０のレジスタに格納されたＴＡＰ２値５１がファームウェア２８０により変更されるとこれに伴ってディレイライン６０からクロック信号に付与される位相量が変化し、その結果各位相調整回路２３１−ｉに供給されるクロック信号の位相量が変化する。
【００８８】
その結果各位相調整回路２３１−ｉにおいて、入力されるデータとクロック信号との間の位相関係が変化する。再度初期位相調整を実施すると、これに応じ図４とともに上述した如くの位相調整回路２３１−ｉの位相調整機能により、自動的にそのＴＡＰ１１が増減されてディレイライン３０の遅延量が調整され、図４（ｃ），（ｅ）に示す如くクロック信号の立ち下がりエッジがデータの中央に合致するように位相調整動作がなされる。
【００８９】
この動作が繰り返されることで位相量付与回路２１５の制御部５０のＴＡＰ２値５１の変化に対する各位相調整回路２３１−ｉの制御部１０のＴＡＰ１１の変化がその都度測定される。その結果、ＴＡＰ１１がＴＡＰ２値５１の増減に追従して増減するような測定結果が得られた場合には位相調整回路２３１−ｉが正しく動作していると判断出来る。逆にこれが追従していなかった場合何らかの故障が生じたものと判断出来る。またその場合同時に故障時の位相調整回路２３１−ｉの特性も測定出来る。
【００９０】
具体的にはコントローラ９のファームウェア２８０の機能により以下の手順が実行される。
【００９１】
図９は同手順を説明するための動作フローチャートである。
【００９２】
ステップＳ１でＴＡＰ２値５１を０に設定した後、図４とともに上述の初期位相調整動作を実行する（ステップＳ２）。
【００９３】
その後各位相調整回路２３１−ｉの制御部１０のＴＡＰ値１１を読み出し（ステップＳ３），その後ＴＡＰ２値５１を１だけインクリメントする（ステップＳ４）。そしてその状態で上記同様に初期位相調整動作を実行する（ステップＳ５）。
【００９４】
その後再び各位相調整回路２３１−ｉの制御部１０のＴＡＰ値１１を読み出し（ステップＳ６），以降ＴＡＰ２値５１が最大値となる（ステップＳ７のＹｅｓ）までステップＳ４〜Ｓ７のループの動作を繰り返す。
【００９５】
これが終了した後、ステップＳ８にて、このように採取したＴＡＰ値１１の解析を行う。
【００９６】
以下図１０、図１１とともに、この位相調整回路２３１−ｉの動作検証動作につき、具体例を挙げて更に詳細に説明する。
【００９７】
図１０（ａ）はＴＡＰ２値５１の時間の経過に伴う遷移を示し、同図（ｂ）は、上記ＴＡＰ２値５１の遷移に伴って現れる、位相調整回路２３１−ｉが正常な場合のＴＡＰ値１１の遷移の例を示し、同図（ｃ）は同じく位相調整回路２３１−ｉが正常な場合のＴＡＰ値１１の遷移の他の例を示し、同図（ｄ）は同じく位相調整回路２３１−ｉが異常な場合のＴＡＰ値１１の遷移の例を示す。
【００９８】
ここで図１０（ａ）に示す如くのＴＡＰ２値５１の時間の経過に伴う遷移は図９の動作フローチャート中、ステップＳ１，Ｓ４の動作によって実現される。
【００９９】
又図１１は、図１０（ｂ）〜（ｄ）のように遷移するＴＡＰ値１１をその都度コントローラ９のファームウェア２８０の機能によって読み出した読み出し値を示す。このＴＡＰ値１１の読み出し動作は、上述の図９の動作フローチャート中、ステップＳ３，Ｓ６の動作に該当する。
【０１００】
この例では図１０（ａ）及び図１１に示す如く、ＴＡＰ２値５１を０〜４まで順次変化させ（図９中、ステップＳ１，Ｓ４）、それぞれの場合について初期位相調整動作を実行（同ステップＳ２，Ｓ５）し、その結果得られるＴＡＰ値１１を読み出す（同ステップＳ３，Ｓ６）。
【０１０１】
図１１に示す如く、図１０（ｂ）に示す正常例１では、ＴＡＰ読み出し値として５→６→７→８→９との結果（図１１）が得られた。同様に図１０（ｃ）の正常例２では３→４→５→６→７との結果（図１１）が得られた。他方図１０（ｄ）に示される故障例では３→４→５→９→１０との結果（図１１）が得られた。
【０１０２】
ここで上記の如く、ＴＡＰ値１１がＴＡＰ２値５１の遷移に追従して増減していれば位相調整回路２３１−ｉが正しく動作していると判断することが出来る。
【０１０３】
上記正常例１，２ではＴＡＰ２値５１を＋１変化させるとこれに応じてＴＡＰ値も＋１変化しており正常と判断できる。
【０１０４】
他方上記故障例ではＴＡＰ２値５１を２→３と＋１変化させた際、ＴＡＰ値が５→９と変化しており、その間の変化量は＋４であり、ＴＡＰ２値５１の変化量＋１に対し明らかに大きく変化しており、故障と判断出来る。
【０１０５】
ただし、ディレイライン６０の特性にはバラツキがあるため、位相調整回路２３１−ｉが故障していない場合であっても、ＴＡＰ２値５１を＋１変化させた場合に必ずしもＴＡＰ値１１が正確に＋１変化するとは限らない。このため、故障判定基準にある程度の幅を持たせることが望ましい。例えばＴＡＰ２値５１を±１変化させた場合にこれに応じてＴＡＰの値が±２変化した場合でも正常と判断し、±３以上変化した場合に初めて故障と判断するように故障判定基準に幅を与えればよい。
【０１０６】
次に受信チップ２００の伝送マージンの測定機能について説明する。
【０１０７】
ここではまず位相量付与回路２１５の制御部５０のＴＡＰ２値５１を中心値に設定して上記の如くの初期位相調整動作を実行する。このとき得られた位相調整回路２３１−ｉの制御部１０のＴＡＰ値１１を初期値として保持する。そしてこれ以降に実行される初期位相調整動作では、ＴＡＰ値１１の自動更新がなされないようにＴＡＰ値１１を固定しておく。すなわち位相調整回路２３１−ｉの位相調整機能を停止する。
【０１０８】
次にＴＡＰ２値５１を変更して再び初期位相調整動作を実行し、そこで得られたパターン検出回路２５１−ｉのパターン検出フラグ８１を参照する。
【０１０９】
この動作を繰り返すことでＴＡＰ２値５１の変化に対するパターン検出結果を測定することが出来る。その測定結果により、パターンが正常に検出された場合はクロック信号の立ち下がりエッジが伝送窓内にあり、正常に検出されなかった場合は伝送窓外にあると判断することによりデータの伝送マージンが測定出来る。
【０１１０】
具体的には、コントローラ９のファームウェア２８０の機能により以下の手順を実行される。
【０１１１】
図１２は受信チップ２００による伝送マージンの測定動作の動作フローチャートを示す。
【０１１２】
ステップＳ１１でＴＡＰ２値５１を中心値に設定し、初期位相調整動作を実行する（ステップＳ１２）。その結果得られたＴＡＰ値１１を保持するとともに、以降の初期位相調整においてＴＡＰ値１１が自動更新されないように、ＴＡＰ値１１を固定して位相調整回路２３１−ｉの位相調整機能を停止する（ステップＳ１３）。
【０１１３】
次にＴＡＰ２値５１を０に設定し（ステップＳ１４）、その後初期位相調整動作を実行する（ステップＳ１５）。但しこの場合上記の如くＴＡＰ値１１が固定されているため、ディレイライン３０の遅延量は変化せずに固定されている。その結果位相量付与回路２１５から供給されるクロック信号に対し、このように固定された遅延量が付与されてフリップフロップ回路２４１−ｉに供給される。フリップフロップ回路２４１−ｉでは供給されたクロック信号でトレーニングパターンのデータが取り込まれ、取り込まれたデータに基づいてパターン検出回路２５１−ｉでパターンの検出がなされる。そこで得られたパターン検出フラグ８１が存在すればこれを読み出し、その後同フラグを消去する（ステップＳ１６）。
【０１１４】
そしてＴＡＰ２値５１を＋１変化させ（ステップＳ１７）、初期位相調整動作を実行する（ステップＳ１８）。この場合も位相調整回路２３１−ｉのディレイライン３０の遅延量は変化せずに固定されており、位相量付与回路２１５から供給されるクロック信号に対し、このように固定された遅延量が付与されてフリップフロップ回路２４１−ｉに供給される。フリップフロップ回路２４１−ｉでは供給されたクロック信号でトレーニングパターンのデータが取り込まれ、取り込まれたデータに基づいてパターン検出回路２５１−ｉでパターンの検出がなされる。そこで得られたパターン検出フラグ８１が存在すればこれを読み出し、その後同フラグを消去する（ステップＳ１９）。
【０１１５】
以降ＴＡＰ２値５１が最大値となる（ステップＳ２０のＹｅｓ）までステップＳ１７〜Ｓ２０のループの動作を繰り返す。
【０１１６】
これが終了した後、ステップＳ２１にて、このように採取したパターン検出フラグの解析を行う。
【０１１７】
以下に図１３，図１４とともに、この伝送マージンの測定動作につき、動作例とともに更に詳細に説明する。
【０１１８】
図１３（ａ）、（ｂ）は、図１２中ステップＳ１１にてＴＡＰ２値５１が４（中心値）とされた後であって最初の初期位相調整動作（同ステップＳ１２）前のデータ波形とクロック信号波形との時間的な相互関係を示す。同図（ｃ）は最初の初期位相調整動作（同ステップＳ１２）後のクロック信号波形を示す。図１３（ａ）、（ｃ）に示される如く、この初期位相調整動作により、図４（ｃ），（ｅ）と同様にデータ波形の中心、すなわち伝送窓の中心にクロック信号の立ち下がりエッジが一致するように位相調整回路２３１−ｉによってクロック信号の遅延量が調整されている。
【０１１９】
尚ここで「伝送窓」とは、図１３（ａ）に示すデータ波形中、フリップフロップ回路２４１−ｉによりクロック信号波形の立ち下がりエッジのタイミングでデータが取り込まれる際に正常なデータが得られる範囲を指す。
【０１２０】
図１３（ｄ）〜（ｌ）は、図１２中、ステップＳ１４及びＳ１７によって順次ＴＡＰ２値５１がインクリメントされた結果、これに応じて位相量付与回路２１５のディレイライン６０によってクロック信号に対し付与される遅延量が増加し、その結果クロック信号が順次段階的に遅延してゆく様子を示す。すなわちここでは初期位相調整動作用のトレーニングパターンよりなるデータの位相は図１３（ａ）に示された状態で固定されており、クロック信号の位相が上記ステップＳ１４、Ｓ１７によるＴＡＰ２値５１のインクリメントに伴って順次段階的に遅延してゆく。そして上記の如く位相調整回路２３１−ｉの位相調整機能が停止されその遅延量が固定された［ステップＳ１３］後には、位相量付与回路２１５から供給された後に位相調整回路２３１−ｉにてこの固定された遅延量が付与されたクロック信号によりフリップフロップ回路２４１−ｉにてトレーニングパターンのデータが取り込まれる。
【０１２１】
図１２のフロー中、まずＴＡＰ２値５１を４（中心値）として初期位相調整動作を実行する（図１２中、ステップＳ１１，Ｓ１２）。その結果クロック信号とデータとの位相が調整され、クロック信号の立ち下がりエッジがデータの伝送窓の中心に一致する（図１３（a）、（ｃ））。そして上記の如くこのときのＴＡＰ値１１を固定し、以後の初期位相調整動作では自動更新がなされないようにする。
【０１２２】
受信チップ２００ではクロック信号の立ち下がりエッジでデータがフリップフロップ回路２４１−ｉに取り込まれ、パターン検出回路２５１−ｉにてデータのトレーニングパターンが検出されるとその制御部８０のレジスタにパターン検出フラグ８１がセットされる。
【０１２３】
クロック信号の立ち下がりエッジがデータの伝送窓内の場合、すなわち図１３（ｆ）〜（ｊ）の場合にはクロック信号の立ち下がりエッジにおいてデータ波形が安定しているため、フリップフロップ回路２４１−ｉにおいてクロック信号の立ち下がりエッジにて正しくデータが取り込まれる。
【０１２４】
他方クロック信号の立ち下がりエッジがデータの伝送窓外の場合、すなわち図１３（ｄ）、（ｅ）、（ｋ）、（ｌ）の場合にはクロック信号の立ち下がりエッジにおいてデータ波形が過渡状態で安定していないため、フリップフロップ回路２４１−ｉにおいてクロック信号の立ち下がりエッジにて正しくデータが取り込まれない。
【０１２５】
次にＴＡＰ２値５１が０に設定され初期位相調整動作（但しこのときには上記の如く位相調整回路２３１−ｉのディレイライン３０の遅延量は固定されている）が実行される（図１２中ステップＳ１４，Ｓ１５）。初期位相調整動作が終了した後、パターン検出回路２５１−ｉの制御部８０のレジスタにパターン検出フラグ８１が存在すればこれが読み出される。そして次の初期位相調整動作に際にパターン検出フラグ８１が書き込まれるのに備え、当該レジスタがクリアされる（ステップＳ１６）。
【０１２６】
以後同様の手順にてＴＡＰ２値５１が１から８まで、すなわちＴＡＰ２値５１の全範囲に亘って変化されその都度初期位相調整動作が実行される（ステップＳ１７〜Ｓ２０のループ）。
【０１２７】
図１４はこのようにして得られたパターン検出フラグ８１の読み出し結果を示す。
【０１２８】
同図に示される如く、ＴＡＰ２値５１が０，１，７，８、すなわち図１３（ｄ），（ｅ）、（ｋ）、（ｌ）の場合にはクロック信号の立ち下がりエッジがデータの伝送窓外にあるため、正しくデータ受信できずトレーニングパターンが検出されない。
【０１２９】
他方ＴＡＰ２値５１が２，３，４，５，６の場合、すなわち図１３（ｆ）〜（ｊ）の場合にはクロック信号の立ち下がりエッジがデータの伝送窓内にあるため、正しくデータが取り込まれトレーニングパターンが検出される。
【０１３０】
つまりＴＡＰ２値５１が２〜６の範囲（すなわちＴＡＰ２値５１値の変動幅として５に対応する）がデータの伝送窓に対応すると判定出来る。ここでＴＡＰ２値５１を各＋１変化させた際の位相量付与回路２１５の遅延量の変化量を予め測定しておくことによりデータの伝送窓の幅を算出することができる。
【０１３１】
例えばＴＡＰ２値５１を各＋１変化させた際のディレイライン６０の遅延量の変化量が１００ｐｓであった場合、データの伝送窓の幅、すなわち伝送マージンは、これに上記ＴＡＰ２値５１の幅５を掛けることにより、５００ｐｓと得られる。
【０１３２】
図１５は上述の本発明の実施例におけるコンピュータシステムに設けられたコントローラ９を構成するコンピュータのハードウェア構成例を示すブロック図である。
【０１３３】
図１５に示すごとく、同コンピュータ５００（すなわちコントローラ９）は、与えられたプログラムを構成する命令を実行することによって様々な動作を実行するためのＣＰＵ５０１と、操作部５０２と、ＣＰＵ５０１が実行するプログラム、データ等を記憶したり作業領域として使用されるメモリ５０４と，インターネット、ＬＡＮ等の通信網５０９を介して外部サーバからプログラムをダウンロード等するためのモデム５０８とを有する。
【０１３４】
又上記メモリ５０４は、いわゆるメモリ（ＲＡＭ等）と不揮発メモリと（いずれも図示を省略する）に大別される。
【０１３５】
又上記コントローラ９として機能する当該コンピュータは、直接配線により、あるいは上記モデム５０８及びＬＡＮ等の通信網５０９を介して図５に示すコンピュータシステムの各チップセットＢと接続される。
【０１３６】
同コンピュータ５００では、その製品出荷時、メモリ５０４に含まれる上記不揮発メモリに上記ファームウェア２８０が格納される。
【０１３７】
そしてこのファームウェア２８０がメモリ５０４に含まれる上記いわゆるメモリ（ＲＡＭ等）にロードされ、これがＣＰＵ５０１によって実行されることにより、図５に示すコンピュータシステムの各チップセットＢに含まれる受信チップ２００に対して、図９とともに上述の位相調整回路２３１−ｉの位相調整動作の検証動作あるいは図１２とともに上述の伝送マージンの測定動作が実行される。
【０１３８】
このように本発明の実施例では受信チップ２００に位相量付与回路２１５を設け、各位相調整回路２３１−ｉが有するレジスタに格納されたＴＡＰ値１１が受信チップ２００の動作中にコントローラ９のファームウェア２８０の機能によって読み書き可能な構成とされている。このため位相調整回路２３１−ｉによる位相調整動作の検証がデータ入力回路２２１−１〜２２１−ｎに入力される全信号につき同時に、かつ自動的に実施される。同様にデータの伝送マージンの測定がデータ入力回路２２１−１〜２２１−ｎに入力される全信号につき同時に、かつ自動的に実施される。このため装置評価及び故障解析が極めて容易になし得るとともに故障品の排除も極めて容易になし得る。
【０１３９】
本発明は以下の付記に記載の構成をとり得る。
（付記１）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号に所定の位相量を付与する位相量付与手段とを有する受信装置における前記位相調整手段の位相調整機能を評価するための位相調整機能の評価方法であって、
付与位相量変化手段が前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる段階と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する段階とよりなる位相調整機能の評価方法。
（付記２）
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる付記１に記載の位相調整機能の評価方法。
（付記３）
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は前記複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は前記複数のデータ信号に付与される位相量の変化のたびに前記記憶手段に格納する構成とされてなる、付記２に記載の位相調整機能の評価方法。
（付記４）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号に所定の位相量を付与する位相量付与手段とを有する受信装置における前記複数のデータ信号が有する伝送マージンの測定方法であって、
前記位相調整手段の位相調整機能を停止した上で付与位相量変化手段が前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる段階と、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が前記所定の態様で変化されるたびに前記クロック信号により前記データ信号が正しく取り込まれるか否かを判定することにより前記データ信号の伝送マージンを測定する段階とよりなる伝送マージンの測定方法。
（付記５）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号へ所定の位相量を付与する位相量付与手段と、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段とよりなる情報処理装置。
（付記６）
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる付記５に記載の情報処理装置。
（付記７）
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は前記複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は前記複数のデータ信号に付与されるクロック信号に与えられる位相量の変化のたびに前記記憶手段に格納する構成とされてなる、付記６に記載の情報処理装置。
（付記８）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号に所定の位相量を付与する位相量付与手段と、
前記位相調整手段の位相調整機能を停止した上で前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段とよりなり、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が前記所定の態様で変化されるたびに前記クロック信号により前記データ信号が正しく取り込まれるか否かを判定することにより前記データ信号の伝送マージンを測定する構成とされてなる情報処理装置。
（付記９）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号へ所定の位相量を付与する位相量付与手段と、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段と、
前記付与位相量変化手段により前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が変化されることに応じて前記各位相調整手段が実施する前記位相調整機能の動作結果を格納手段が記憶手段に格納する格納手段としてコンピュータを機能させるための命令よりなるプログラム。
（付記１０）
前記各位相調整手段の位相調整機能は、入力されるデータ信号とクロック信号との間の位相を調整することにより、当該クロック信号により前記データ信号が正常に取り込まれるようにデータ信号とクロック信号との間の所定の位相関係を確立する機能とされてなる付記９に記載のプログラム。
（付記１１）
前記付与位相量変化手段は前記位相量付与手段によって前記クロック信号又は複数のデータ信号に付与される所定の位相量を同一方向に徐々に変化させ、
前記クロック信号又は複数のデータ信号に付与される所定の位相量の変化に応じて各位相調整手段が前記データ信号とクロック信号との間の所定の位相関係を確立する際の位相調整動作に関する情報を、前記格納手段が、前記クロック信号又は複数のデータ信号に付与される位相量の変化のたびに前記記憶手段に格納する構成とされてなる、付記１０に記載のプログラム。
（付記１２）
受信された複数のデータ信号の各々に対して設けられた位相調整手段であってその各々が該当するデータ信号及び前記複数のデータ信号とともに受信されたクロック信号との間の位相を自動的に調整する位相調整機能を有する位相調整手段と、
各位相調整手段に入力される前記クロック信号又は前記複数のデータ信号に所定の位相量を付与する位相量付与手段と、
前記位相調整手段の位相調整機能を停止した上で前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量を所定の態様で変化させる付与位相量変化手段としてコンピュータを機能させるための命令よりなるプログラムであって、
前記位相量付与手段によって前記クロック信号又は前記複数のデータ信号に付与される所定の位相量が前記所定の態様で変化されるたびに前記クロック信号により前記データ信号が正しく取り込まれるか否かを判定することにより前記データ信号の伝送マージンを測定する構成とされてなるプログラム。
（付記１３）
付記９乃至１２のうちの何れか一項に記載のプログラムを格納したコンピュータ読取可能な情報記録媒体。
【図面の簡単な説明】
【０１４０】
【図１】従来の一例の送信チップ及び受信チップの構成を説明するためのブロック図である。
【図２】図１中、位相調整回路の機能を説明するためのブロック図である。
【図３】図１中、パターン検出回路の機能を説明するためのブロック図である。
【図４】図１中、位相調整回路の動作例を説明するためのタイムチャートである。
【図５】本発明の一実施例における送信チップ及び受信チップを適用可能なコンピュータシステムについて説明するためのブロック図である。
【図６】本発明の一実施例における送信チップ及び受信チップの構成を説明するためのブロック図である。
【図７】図６中、位相調整回路の機能を説明するためのブロック図である。
【図８】図６中、位相量付与回路の機能を説明するためのブロック図である。
【図９】本発明の一実施例による位相調整回路の動作検証動作の動作フローチャートである。
【図１０】図９に示される位相調整回路の動作検証動作の動作例を説明するためのタイムチャートである。
【図１１】図１０に示す動作例において採取したＴＡＰ値の解析結果を示す図である。
【図１２】本発明の一実施例による伝送マージンの測定手順を説明するための動作フローチャートである。
【図１３】図１２に示す伝送マージンの測定手順による伝送マージンの測定例について説明するためのタイムチャートである。
【図１４】図１３に示す伝送マージンの測定例において各ＴＡＰ２値の設定に対し採取されたパターン検出フラグの読み出し結果を示す図である。
【図１５】図５中のコントローラを構成するコンピュータの構成例について説明するためのブロック図である。
【符号の説明】
【０１４１】
９  コントローラ
１００  送信チップ
２００  受信チップ
２１５  位相量付与回路
２３１−１〜ｎ、２３１−ｉ  位相調整回路
２４１−１〜ｎ、２４１−ｉ  フリップフロップ回路
２５１−１〜ｎ、２５１−ｉ  パターン検出回路
２８０  ファームウェア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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