(57)【要約】【課題】容量絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中における欠陥が生じるのを抑えることができ、キャパシタ容量の大きな半導体装置を製造することを目的とする。【解決手段】本発明の半導体装置およびその製法は、容量絶縁膜を第１の工程による第１の誘電体層と第２の工程による第２の誘電体層から構成し、第１の誘電体層と第２の誘電体層についてそれらの欠陥密度を膜厚方向に比較した場合、第１の誘電体膜が下部金属電極側において第２の誘電体膜よりも欠陥密度が低く、第２の誘電体膜が膜厚方向中央側から上部金属電極側において第１の誘電体膜よりも欠陥密度が低くしたものである。第１の工程における成膜温度を、第２の工程における成膜温度より低い温度とすることができ、気相成膜技術としては、例えば原子層堆積法を用いる。【選択図】図１
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【特許請求の範囲】
【請求項１】
下部金属電極、容量絶縁膜および上部金属電極が、積層されて構成されたキャパシタを有する半導体装置の製造方法であって、前記下部金属電極上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第１の誘電体層を形成する第１の工程と、前記第１の誘電体層上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第２の誘電体層を形成する第２の工程を行うことによって前記容量絶縁膜を形成するに際し、
前記第１の工程における成膜温度を、前記第２の工程における成膜温度より低くすることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程および第２の工程において、前記気相成膜技術として、原子層堆積法を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の工程および第２の工程において、前記原子層堆積法は、金属を含む前駆体ガスの反応によって生じた金属を、被成膜面に被着させることによって金属膜を成膜する工程と、酸化ガスによって、前記金属膜を酸化し、誘電体層に転化させる工程とを交互に行うものであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程において、酸化ガスとして水蒸気を用いることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２の工程において、酸化ガスとしてオゾンガスを用いることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の誘電体層の酸素透過性を前記第２の誘電体層の酸素透過性より低くすることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１の工程において、その成膜雰囲気中に窒素を供給することを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の工程で形成する第１の誘電体層として窒化シリコンまたは酸化アルミニウムの少なくともいずれかを主材料とすることを特徴とする請求項１〜請求項７のいずれかに記載の半導体装置の製造方法。
【請求項９】
請求項１〜請求項８のいずれかに記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【請求項１０】
下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第１の誘電体層と第２の誘電体層を具備して構成され、前記第１の誘電体層と第２の誘電体層についてそれらの欠陥密度を膜厚７ｎｍ以下の範囲で膜厚方向に比較した場合、第１の誘電体膜が下部金属電極側において第２の誘電体膜よりも欠陥密度が低く、第２の誘電体膜が膜厚方向中央側から上部金属電極側において第１の誘電体膜よりも欠陥密度が低くされてなることを特徴とする半導体装置。
【請求項１１】
下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第１の誘電体層と第２の誘電体層を具備して構成され、前記第１の誘電体層の酸素透過性が前記第２の誘電体層の酸素透過性よりも低くされてなることを特徴とする半導体装置。
【請求項１２】
前記第１の誘電体層が窒化シリコン、酸化アルミニウム、五酸化タンタルのいずれかからなることを特徴とする請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記第２の誘電体層が酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、五酸化タンタルのいずれかからなることを特徴とする請求項１０〜１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１の誘電体層の膜厚が２ｎｍ以下、前記第２の誘電体層の膜厚が２〜７ｎｍの範囲に形成されてなることを特徴とする請求項１０〜１３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）に使用できるような、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体装置とその製造方法に関する。 
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)のキャパシタ構造には、ＭＩＳ構造とよばれる構造とＭＩＭ構造とよばれる構造がある（例えば、特許文献１参照。）。それぞれ、ＭＩＳは、Metal Insulator Semiconductor、ＭＩＭは、Metal Insulator Metalの略である。  
このうちＭＩＳ構造の半導体（Semiconductor）としては、一般に、ドーパントがドープされた多結晶シリコンが用いられる。また、絶縁体（Insulator）としては、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）等が検討されている。また、金属（Metal）としては、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、窒化タングステン（ＷＮ）などが検討されている。これらの技術動向については、例えば非特許文献１にまとめて記載されている。
【０００３】
ところで、ＤＲＡＭのキャパシタには、キャパシタ容量が大きいことと、リーク電流が小さいことが求められる。
キャパシタ容量Ｃは、Ｃ＝ε０εｒ（Ｓ／ｔ）で求められる。ここで、ε０、εｒは、それぞれ真空の誘電率、絶縁膜（容量絶縁膜）の比誘電率である。Ｓは電極の面積、ｔは絶縁膜の物理的な膜厚である。この式から、キャパシタ容量Ｃを大きくする方法には、電極の面積Ｓを大きくする方法、絶縁膜の比誘電率εｒを大きくする方法、絶縁膜の物理的な膜厚ｔを小さくする方法があることがわかる。
【０００４】
このうち物理的な膜厚ｔを薄くすること自体は容易である。しかし、膜厚が薄いとトンネル電流が流れ、リーク電流が大きくなるので、膜厚ｔをあまり薄くすることはできない。膜厚ｔを大きく変えずにキャパシタ容量Ｃを大きくするには、まず、絶縁膜として、より比誘電率εｒが大きいものを用いるのが良い。絶縁膜の比誘電率εｒが大きいと、その物理的な膜厚ｔが同じであっても、キャパシタ容量Ｃを大きくできるからである。
【０００５】
このような点から、前述のＭＩＳ構造のキャパシタを見ると、片方の電極が多結晶シリコンであり、この多結晶シリコン電極は必然的に酸化され、絶縁膜と多結晶シリコン電極との界面に酸化シリコンが生成される。この酸化シリコンは、化学的に安定でバンドギャップも大きいため、リーク電流を小さくすることに役立つ。しかしながら、先に挙げた絶縁体のなかでは最も比誘電率εｒが小さい。
また、多結晶シリコン電極は、例えばリン（Ｐ）をドープすることによって、導電性が付与される。このようにドーパントがドープされた多結晶シリコン電極の場合、電圧をかけると空乏化容量が加わり、全体のキャパシタ容量が減少する。従って、ＭＩＳ構造のキャパシタ容量Ｃを大きくするのは、電極面積Ｓを大きくする方法を併用せざるを得ない。
【０００６】
そこで、特許文献１には、ＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ）シリコンという技術を用いて、多結晶シリコン電極の面積を２倍程度にすることが記載されている。このＨＳＧシリコン技術は、半球上の粒を多結晶シリコン上に成長させ、凹凸をつける技術であり（例えば、非特許文献２参照。）、特許文献１では、ＨＳＧシリコン技術を用いて、円筒状の孔の内側に凹凸のある多結晶シリコン電極を形成している。
【０００７】
しかしながら、円筒状の孔の内側に、凹凸のある多結晶シリコン電極を形成する構成では、微細化が進むと、多結晶シリコンの凹凸が孔を閉塞するようになる。また、凹凸のある多結晶シリコン電極上に、絶縁膜、更には金属電極を被覆性良く成膜することは非常に困難である。
このような理由で、ＭＩＭ構造が開発されている。ＭＩＭ構造では、電極の空乏化の問題はなく、多結晶シリコンが酸化されることもない。以上のように、微細化が進むなかでキャパシタ容量を確保するには、キャパシタ構造がＭＩＳ構造からＭＩＭ構造へ変遷するのは必然である。
【特許文献１】特開２００３−２４３５３４号公報  （図１，図２）
【非特許文献１】応用物理  第75巻  第9号  (2006年)  Ｐ1080〜Ｐ1090
【非特許文献２】H. Watanabe, N. Aoto, S. Adachi, and T. Kikkawa, J. Appl. Phys. 71 (1992) 3538
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＭＩＭ構造にも下記のような課題がある。
その一つは、下部金属電極上に絶縁膜を成膜する過程で、下部金属電極の表面がダメージを受け、それが電気的な欠陥となり、リーク電流が増えることである。
また、一般に、絶縁膜は、有機材料を前駆体としたＣＶＤ（chemical vapor deposition）技術あるいはＡＬＤ（atomic layer deposition）技術で成膜される。これらの方法では、前駆体に含まれる炭素、水素、窒素等が絶縁膜中に不純物として混入してしまう。絶縁膜中にこれら不純物が混入すると、それが電気的な欠陥となり、リーク電流が大きくなるとか、構造が経時変化し、デバイスの信頼性が低下する原因となる。
そのため、有機不純物を低減するために、絶縁膜成膜後に、ポストアニール処理する方法が提案されている。しかし、ＭＩＭ構造では金属電極の耐熱性がＭＩＳ電極の多結晶シリコン性に比べ低いため、ポストアニールの条件が制限されるという問題がある．  
【０００９】
本発明は、このような事情に鑑みてなされたものであり、容量絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられ、キャパシタ容量の大きな半導体装置を製造することができる半導体装置の製造方法と半導体装置、および、先のような製造方法によって製造された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）上記の課題を解決するため、本発明の半導体装置は、下部金属電極、容量絶縁膜および上部金属電極が、積層されて構成されたキャパシタを有する半導体装置の製造方法であって、前記下部金属電極上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第１の誘電体層を形成する第１の工程と、前記第１の誘電体層上に誘電体の構成元素を含む前駆体ガスを用いる気相成膜技術によって第２の誘電体層を形成する第２の工程を行うことによって前記容量絶縁膜を形成するに際し、前記第１の工程における成膜温度を、前記第２の工程における成膜温度より低くすることを特徴とする。
この構成によれば、絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられ、キャパシタ容量の大きな半導体装置を製造することができる。
（２）本発明においては、前記第１の工程および第２の工程において、前記気相成膜技術として原子層堆積法を用いることが望ましい。
この構成によれば、第１の誘電体層および第２の誘電体層を、その膜厚を精度よく制御しながら、均一な膜質および良好な被覆性を有して形成することができる。
【００１１】
（３）本発明においては、前記第１の工程および第２の工程において、前記原子層堆積法は、金属を含む前駆体ガスの反応によって生じた金属を、被成膜面に被着させることによって金属膜を成膜する工程と、酸化ガスによって、前記金属膜を酸化し、誘電体層に転化させる工程とを交互に行うものであることが望ましい。
この構成によれば、第１の誘電体層および第２の誘電体層を、その膜厚を精度よく制御しながら、均一な膜質および良好な被覆性を有して形成することができる。
（４）本発明においては、前記第１の工程において、酸化ガスとして水蒸気を用いることが望ましい。この構成によれば、下部金属電極と第１の誘電体層との界面における欠陥を、より少なく抑えることができる。
【００１２】
（５）本発明においては、前記第２の工程において、酸化ガスとしてオゾンガスを用いることが望ましい。この構成によれば、容量絶縁膜の膜中における欠陥を、より少なく抑えることができる。
（６）本発明においては、前記第１の誘電体層は、前記第２の誘電体層よりも酸素透過性が低いことが望ましい。この構成によれば、下部金属電極と第１の誘電体層との界面における欠陥を、より少なく抑えることができる。
（７）前記第１の工程において、その成膜雰囲気中に、窒素を供給することが望ましい。この構成によれば、下部金属電極と第１の誘電体層との界面における欠陥を、より少なく抑えることができる。
【００１３】
（８）本発明においては、前記第１の工程で形成する第１の誘電体層は、窒化シリコンまたは酸化アルミニウムの少なくともいずれかを主材料とすることが望ましい。
この構成によれば、下部金属電極と第１の誘電体層との界面における欠陥を、より少なく抑えることができる。
【００１４】
（９）本発明の半導体装置は、（１）〜（８）のいずれかに記載の半導体装置の製造方法によって製造されたことを特徴とする。
（１０）本発明の半導体装置は、下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、
前記容量絶縁膜が、第１の誘電体層と第２の誘電体層を具備して構成され、前記第１の誘電体層と第２の誘電体層についてそれらの欠陥密度を膜厚７ｎｍ以下の範囲で膜厚方向に比較した場合、第１の誘電体膜が下部金属電極側において第２の誘電体膜よりも欠陥密度が低く、第２の誘電体膜が膜厚方向中央側から上部金属電極側において第１の誘電体膜よりも欠陥密度が低くされてなることを特徴とする。
（１１）下部金属電極、容量絶縁膜および上部金属電極が積層されて構成されたキャパシタを有する半導体装置であって、前記容量絶縁膜が、第１の誘電体層と第２の誘電体層を具備して構成され、前記第１の誘電体層の酸素透過性が前記第２の誘電体層の酸素透過性よりも低くされてなることを特徴とする。
これらの構成によれば、絶縁膜を形成する過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられ、キャパシタ容量の大きな半導体装置を提供できる。
【００１５】
（１１）本発明の半導体装置は、（１０）に記載の第１の誘電体層が窒化シリコンまたは酸化アルミニウムの少なくともいずれかを主材料としてなることを特徴とする。
（１２）本発明の半導体装置は、（１０）または（１１）に記載の第１の誘電体層が窒化シリコン、酸化アルミニウム、五酸化タンタルのいずれかからなることを特徴とする。
（１３）本発明の半導体装置は、（１０）または（１１）に記載の第２の誘電体層が酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、五酸化タンタルのいずれかからなることを特徴とする。
（１４）本発明の半導体装置は、（１０）〜（１３）に記載の第１の誘電体層の膜厚が２ｎｍ以下、前記第２の誘電体層の膜厚が２〜７ｎｍの範囲に形成されてなることを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、容量絶縁膜の成膜過程で、下部金属電極と容量絶縁膜との界面および容量絶縁膜の膜中に欠陥が生じるのが抑えられる。その結果、リーク電流が小さく、キャパシタ容量の大きな半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態による半導体装置および半導体装置の製造方法を、図面を参照して説明する。 
図１は、本発明の半導体装置の実施形態を示す縦断面図である。 
この図において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。 
【００１８】
絶縁分離領域２は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。
トランジスタ形成領域において、ゲート絶縁膜３は、半導体基板１表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
ゲート電極６は多結晶シリコン膜４と金属膜５との多層膜により形成されており、多結晶シリコン膜４はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。金属膜５はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
ゲート電極６の上に、すなわち金属膜５の上には窒化シリコン（ＳiＮ）等の絶縁膜７が形成され、ゲート電極６の側壁には窒化シリコンなどの絶縁膜によるサイドウォール８が形成されている。 
【００１９】
本実施形態においては、絶縁分離領域２により囲まれている１つの活性領域に２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。図１に示す絶縁分離領域２により囲まれている１つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、本実施形態では中央部にドレイン１０、その両端部側にソース９、９が形成され、ソース９とドレイン１０の上にこれらに接触するように形成されているゲート絶縁膜３とその上に形成されているゲート電極６によりトランジスタの基本構造が形成されている。 
【００２０】
半導体基板１および絶縁膜７の上には、全面的に第１の層間絶縁膜（層間絶縁膜）１１が形成されている。この第１の層間絶縁膜１１は、ＢＰＳＧ膜(Boro−Phospho Silicate Glass)とＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜の積層膜によって構成されている。 
この第１の層間絶縁膜１１には、ソース９およびドレイン１０が露出するように、セルコンタクト孔１２が貫通して設けられている。このセルコンタクト孔１２には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによってセルコンタクトプラグ（コンタクトプラグ）１３が形成されている。 
【００２１】
前記第１の層間絶縁膜１１およびセルコンタクトプラグ１３の上には、全面的に第２の層間絶縁膜１４が形成されている。この第２の層間絶縁膜（層間絶縁膜）１４は、シリコン酸化膜によって構成されている。 
前記第２の層間絶縁膜１４には、セルコンタクトプラグ１３の端面が露出するように、ビットコンタクト孔１５が貫通して設けられている。このビットコンタクト孔１５内には、導電性材料が充填されており、これによりビットコンタクトプラグ１６が形成されている。
前記ビットコンタクトプラグ１６の表面には、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、ビットコンタクトプラグ１６及びセルコンタクトプラグ１３を介して、ドレイン１０の拡散層と接続されている。なお、このピット配線層１７には、酸化保護膜３０となるシリコン窒化膜が表面を覆うように設けられている。 
【００２２】
前記第２の層間絶縁膜１４およびビット配線層１７の上には、全面的に第３の層間絶縁膜１８が形成されている。第３の層間絶縁膜１８は、プラズマＣＶＤ法によって形成されたシリコン酸化膜によって構成されている。 
前記第３の層間絶縁膜１８および第２の層間絶縁膜１４には、セルコンタクトプラグ１２の端面が露出するように、容量コンタクト孔１９が貫通して設けられている。この容量コンタクト孔１９内には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによって容量コンタクトプラグ（コンタクトプラグ）２０が形成されている。 
【００２３】
第３の層間絶縁膜１８および容量コンタクトプラグ２０の上には、窒化膜２１、第４の層間絶縁膜２２および第５の層間絶縁膜２３が形成されている。窒化膜２１、第４の層間絶縁膜２２および第５の層間絶縁膜２３には、容量コンタクトプラグ２０の表面が露出される位置に、キャパシタ用深孔シリンダ２４が貫通して設けられている。これら第４の層間絶縁膜２２および第５の層間絶縁膜２３は、キャパシタ用深孔シリンダ２４のコアとなるものであり、それぞれＢＰＳＧ膜(Boro−Phospho Silicate Glass)およびＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ膜（Tetra Ethyl Ortho Silicate）によって構成されている。また、このうち第５の層間絶縁膜２３は、第４の層間絶縁膜２２よりも幅広とされており、これにより、キャパシタ用深孔シリンダ２４は、その高さ方向の中途部（第４の層間絶縁膜と第５の層間絶縁膜の境界部）に段差が形成されている。なお、窒化膜２１は、キャパシタ用深穴シリンダ２４を形成する際にエッチングストッパとして用いるものである。
【００２４】
キャパシタ用深穴シリンダ２４の内底面と内周面には、下部金属電極２５が設けられ、下部金属電極２５の表面および第５の層間絶縁膜２３上には、容量絶縁膜２８および上部金属電極２９がこの順で積層形成されている。すなわち、下部金属電極２５、容量絶縁膜２８及び上部金属電極２９により、データを蓄積する容量記憶部６０となるキャパシタが形成されている。
【００２５】
そして、この半導体装置１では、特に、容量絶縁膜２８が、下部金属電極２５側から順に、第１の誘電体層２６および第２の誘電体層２７を有している。
第１の誘電体層２６および第２の誘電体層２７は、それぞれ、誘電体の構成元素を含む前駆体ガス（化合物ガス）を用いる気相成膜技術によって成膜されたものであり、このうち第１の誘電体層２６の成膜温度は、第２の誘電体層２７の成膜温度（例えば４００℃）よりも低い成膜温度（例えば３００℃）で成膜されている。
【００２６】
このように下部金属電極２５の表面に直接成膜される第１の誘電体層２６が、比較的低い温度で成膜されていると、下部金属電極２５と容量絶縁膜２６との界面における欠陥が少なく抑えられる。
また、低い温度で成膜された誘電体層は、高い温度で成膜された誘電体層に比べて、膜中における欠陥が多くなる傾向が見られるが、この容量絶縁膜２６では、低い温度で成膜された第１の誘電体層２６の上に、さらに、高い温度で成膜された第２の誘電体層２７が形成されており、第２の誘電体層２７が占める部分では、第２の誘電体層２７の膜質が反映されるので、第２の誘電体層２７の占める割合を制御することにより、容量絶縁膜２８全体としての膜中の欠陥を少なく抑えることができる。
したがって、このような容量絶縁膜２８を有する半導体装置は、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
【００２７】
次に、図２〜図７により、本発明の半導体装置の製造方法について説明する。以下の説明においては、ＤＲＡＭのメモリセル領域の製造方法について説明する。また、周辺回路領域の製造方法についてはメモリセル領域のトランジスタの製造方法と同様のため省略する。
【００２８】
図２〜図６は、本発明の半導体装置の製造方法を工程順に示す縦断面図である。 
まず、図２に示すように、半導体基板１上に、絶縁分離領域２を形成し、この絶縁分離領域２によって区画されたトランジスタ形成領域に、ゲート絶縁膜３、シリコン膜４とＷ等の金属膜５からなるゲート電極６、ｎ型拡散層からなるソース９及びドレイン１０を有するトランジスタ及び絶縁膜７、サイドウォール８を形成する。 
【００２９】
次に、半導体基板１およびトランジスタの上に、ＣＶＤ法により、ＢＰＳＧ膜(Boro−Phospho Silicate Glass)を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面を平坦化する。次いで、このＢＰＳＧ膜の上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ膜（Tetra Ethyl Ortho Silicate）を２００ｎｍ程度成膜し、ＢＰＳＧ酸化膜とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜１１を形成する。 
【００３０】
次に、フォトリソグラフィ技術とドライエッチング技術を用い、フォトレジスト膜をマスクとして、第１の層間絶縁膜１１を貫通して半導体基板１上のｎ型拡散層からなるソース９，ドレイン１０に達するセルコンタクト孔１２を開口して形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。 
【００３１】
次いで、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなる第１のシリコン膜をセルコンタクト孔１２に充填するとともに第１の層間絶縁膜１１上に堆積させる。そして、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第１の層間絶縁膜１１上の第１のシリコン膜のみ除去することにより、セルコンタクトプラグ１３を形成する。 
なお、第１のシリコン膜の不純物濃度は、１.０×１０−２０〜４.５×１０−２０ａｔｏｍｓ／ｃｍ３とする。また、第１のシリコン膜をＣＭＰ技術により除去した後の第１の層間絶縁膜１１の上面と半導体基板１表面との距離は、約４５０ｎｍとなる。 
【００３２】
次に、セルコンタクトプラグ１３を形成した第１の層間絶縁膜１１全面に、シリコン酸化膜からなる第２の層間絶縁膜１４を２００ｎｍ程度形成する。 
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第２の層間絶縁膜１４および第１の層間絶縁膜１１を貫通してゲート電極６に達するゲートコンタクト孔（図示せず）を形成する。このゲートコンタクト孔は、ゲート電極６に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。 
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第２の層間絶縁膜１４を貫通して、セルコンタクトプラグ１３に達するビットコンタクト孔１５を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。 
なお、このゲートコンタクト形成工程およびビットコンタクト形成工程では、図示しない周辺回路領域において、第２の層間絶縁膜１４および第１の層間絶縁膜１１を貫通して周辺回路用トランジスタのゲート電極に達するゲートコンタクト孔、及び、これら膜１１，１４を貫通して周辺回路領域用トランジスタのｎ型拡散層（ソース電極及びドレイン電極）に達するビットコンタクト孔を同時に形成する。 
【００３３】
次に、ビットコンタクト孔１５内、ゲートコンタクト内および第２の層間絶縁膜１４上に、ＣＶＤ技術により、バリアメタルとしてＴｉとＴｉＮを順番に１１ｎｍと１３ｎｍ程度成膜した後、タングステンをビットコンタクト孔１５内に充填するとともに第２の層間絶縁膜１４上に形成されたＴｉＮ膜の上に２００ｎｍ程度成膜する。そして、ＣＭＰ技術により、ビットコンタクト孔１５内以外のＴｉ，ＴｉＮ及びタングステンを除去し、ビットコンタクトプラグ１６を形成する。 
【００３４】
次に、第２の層間絶縁膜１４、ビットコンタクトプラグ１６およびゲートコンタクトプラグの上に、スパッタ技術により、窒化タングステン膜とタングステン膜を、それぞれ１０ｎｍと４０ｎｍ程度の膜厚で順次成膜する。そして、これらの膜を、フォトリソグラフィ技術とドライエッチング技術によりパターニングして、ビットコンタクトプラグ１６と電気的に接続されたビット線１７を形成する。そして、ビット線１７の酸化保護膜となるシリコン窒化膜３０を、ＣＶＤ技術により５ｎｍ程度形成する。 
【００３５】
次に、第２の層間絶縁膜１４、ビットコンタクトプラグ１６およびビット線１７の上に、プラズマＣＶＤ技術により、第３の層間絶縁膜１８となるシリコン酸化膜を５００ｎｍ成膜した後、このシリコン酸化膜の表面を、ＣＭＰ技術により平坦化する。平坦化後における第３の層間絶縁膜１８の上面とビット線１７上面との距離は、３００ｎｍ程度である。 
次に、この第３の層間絶縁膜１８に、フォトリソグラフィ技術とエッチング技術により、第３の層間絶縁膜１８および第２の層間絶縁膜１４を貫通してセルコンタクトプラグ１３に達する容量コンタクト孔１９を形成する。この容量コンタクト孔１９は、セルコンタクトプラグ１３とキャパシタ用深穴シリンダ２４を接続する容量コンタクトプラグ２０が形成されるものである。 
【００３６】
次に、リン等の不純物を添加した多結晶シリコンやアモルファスシリコンからなる第２のシリコン膜を、容量コンタクト孔１９に充填するとともに第３の層間絶縁膜１８上に堆積させ、ドライエッチング技術を用いた塩素系プラズマガスによるエッチバックとＣＭＰ技術により、第３の層間絶縁膜１８上の第２のシリコン膜のみ除去することにより、容量コンタクトプラグ２０を形成する。 
なお、第２のシリコン膜の不純物濃度も、１.０×１０−２０〜４.５×１０−２０ａｔｏｍｓ／ｃｍ３とする。また、第２のシリコン膜を除去する際に第３の層間絶縁膜１８を削り込んでしまうため、最終的な第３の層間絶縁膜１８の上面とビット線１７の上面との距離は、２００ｎｍ程度となる。 
【００３７】
次に、第３の層間絶縁膜１８および容量コンタクトプラグ２０の上に、エッチングストッパ窒化膜２１を形成し、その上に、シリンダのコアとなる第４の層間絶縁膜２２と第５の層間絶縁膜２３を形成する。これには、ＢＰＳＧ膜を５００〜１０００ｎｍ程度成膜し、ＴＥＯＳ−ＮＳＧ膜を１０００〜２０００ｎｍ程度重ねて成膜する。そして、図３に示すように、フォトリソグラフィ技術とドライエッチング技術を用いて、２層をエッチングし、第５の層間絶縁膜２３と第４の層間絶縁膜２２を貫通して容量コンタクトプラグ２０まで達する第２のシリンダ孔２４ｂと第１のシリンダ孔２４ａを形成する。 ここで洗浄処理を施すが、その関係で第２のシリンダ孔２４ｂは、その幅が、第１のシリンダ孔２４ａの幅よりも狭くなる。
その後、第１のシリンダ孔２４ａ内の充填材を、有機溶剤によって剥離除去する。
以上の工程により、第４の層間絶縁膜２２および第５の層間絶縁膜２３を貫通して容量コンタクトプラグ２０まで達するキャパシタ用深穴シリンダ２４が得られる。
【００３８】
次に、次工程で行う下部金属電極２６の成膜に先行して、容量コンタクトプラグ２０との界面での抵抗を抑えるために、フッ酸を含有する溶液によりウェット前処理を行い、容量コンタクト孔１９内の第２のシリコン膜表面に付いている自然酸化膜を除去する。
【００３９】
次に、図５に示すように、ＭＩＭ構造の下部金属電極２５を形成する。 
この下部金属電極２５としては、例えばＴｉ膜とＴｉＮ膜を、それぞれ高温プラズマＣＶＤ技術と熱ＣＶＤ技術を用いて順に積層した積層膜を設ける。Ｔｉ膜とＴｉＮ膜の膜厚は、それぞれ１０ｎｍと２０ｎｍ程度とする。Ｔｉ膜の成膜を、６５０℃程度の高温で行うと、キャパシタ用深穴シリンダ２４の底面に露出する容量コンタクトプラグ２０のシリコンと、Ｔｉとが反応することによって、Ｔｉ膜がインサイチュ（in-situ）にシリサイド化する。その結果、容量コンタクトプラグ２０と下部金属電極２５との界面にシリサイド（ＴｉＳｉ２）と呼ばれる抵抗が低い膜が形成される。
【００４０】
下部金属電極２５を形成した後、キャパシタ用深穴シリンダ２４の隔壁部分の金属膜（下部金属電極２５）を除去する。具体的には、再度全面にポジ型レジストを塗布し、全面露光を行った後、現像を行う。これにより、キャパシタ用深穴シリンダ２４の中だけは感光されず、レジストが残存する。このレジストを、キャパシタ用深穴シリンダ２４内の下部金属電極２５を保護する保護膜として使用して、シリンダ２４の隔壁部分に形成された下部金属電極２５を、Ｃｌを用いた異方性エッチング技術によりエッチバックする。これにより、キャパシタ用深穴シリンダ２４内の下部金属電極２５のみ残存する。そして、レジストを、ドライエッチング技術による剥離（プラズマ剥離）と有機系の剥離液（例えば、商品名Ｎ３１１）を使用して除去する。 
【００４１】
そして、図６に示すように、キャパシタ用深穴シリンダ２４内およびその隔壁部分の上に、容量絶縁膜２８を形成する。
この製造方法では、容量絶縁膜２８として、第１の誘電体層２６と第２の誘電体層２７を順に積層した積層膜を設ける。
この第１の誘電体層２６および第２の誘電体層２７の成膜は、それぞれ、原料ガスとして、誘電体の構成元素を含む化合物ガス（「前駆体ガス」）を用いる気相成膜技術によって行う。
【００４２】
気相成膜技術としては、原子層堆積法（ＡＬＤ法）、化学気相成長法（ＣＶＤ法）等が挙げられ、なかでも原子層堆積法を用いるのが望ましい。原子層堆積法によって誘電体層を形成するには、例えば、金属を含む前駆体ガスを導入し、この前駆体ガスの反応によって生じた金属を被成膜面に被着させることによって金属膜を成膜する工程と、酸化ガスを導入し、前記金属膜を酸化することによって誘電体層に転化させる工程とを交互に行う。この原子層堆積法では、１サイクル毎にほぼ１原子層に相当する超薄膜が形成され、その薄膜が、成膜領域の全範囲において、ほぼ同じ速度で成長するので、膜厚を原子層レベルで精度よく制御することができ、また、均一な膜を再現性よく形成することができる。さらに、段差被覆性の高い膜を形成することができる。なお、原子層堆積法で用いるガスはこれに限るものではなく、形成する誘電体層の組成に応じて適宜選択する。
【００４３】
そして、この製造方法では、このようにして気相成膜技術によって第１の誘電体層２６および第２の誘電体層２７を形成するに際して、第１の誘電体層２６の成膜温度を、第２の誘電体層２７の成膜温度よりも低く設定する。これは、以下の知見によるものである。
すなわち、下部金属電極２５の表面に、気相成膜技術によって誘電体層を形成するに際して、成膜温度を比較的低くすると、下部金属電極２５と、成膜される誘電体層との界面の欠陥は少ないが、誘電体層の膜中の欠陥は多くなる。これに対して、誘電体層の成膜温度を比較的高くすると、膜中の欠陥は少ないが、下部金属電極２５と、成膜される誘電体層との界面の欠陥が多くなることがわかった。
【００４４】
そのため、下部金属電極２５との界面を形成する第１の誘電体層２６を、低い温度（例えば、２００〜５３０℃）で成膜し、その上に、高い温度（例えば、２５０〜５５０℃）で第２の誘電体層２７を形成するとよい。
これにより、下部金属電極１５と容量絶縁膜２８（第１の誘電体層２６）との界面における欠陥が少なく抑えられる。また、容量絶縁膜２８の第２の誘電体層２７が占める部分では、第２の誘電体層２７の膜質が反映されるので、第２の誘電体層２７が占める割合を制御することにより、容量絶縁膜２８全体としての膜中における欠陥を少なく抑えることができる。
したがって、このようにして容量絶縁膜２８が形成された半導体装置は、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
【００４５】
第１の誘電体層２６の成膜温度は、具体的には、２００℃〜５３０℃であるのが望ましく、２５０℃〜４００℃であるのがより望ましい。成膜温度が２００℃を下回る場合には、成膜される第１の誘電体層２６の膜質が不良となり、膜中の欠陥が多くなる可能性がある。また、成膜温度が５３０℃を超える場合には、容量絶縁膜２８と第１の誘電体層２６との界面に欠陥が多くなるおそれがある。
【００４６】
第２の誘電体層２７の成膜温度は、具体的には、２５０℃〜５５０℃であるのが望ましく、２５０℃〜４００℃であるのがより望ましい。成膜温度が２５０℃を下回る場合には、成膜される第２の誘電体層２６の膜質が不良となり、膜中の欠陥が多くなる可能性がある。また、成膜温度が５５０℃を超える場合には、容量絶縁膜２８と第１の誘電体層２６との界面に欠陥が多くなるおそれがある。
【００４７】
図７に、原子層堆積法によって、第１の誘電体層２６および第２の誘電体層２７を、第１の誘電体層２６の成膜温度を第２の誘電体層２７の成膜温度より低くして成膜する成膜装置の一例を示す。
この形態の成膜装置１００は、ロードロック室１０１と、ロードロック室１０１に接続されたトランスファー室１０２と、トランスファー室１０２に接続された第１の原子層堆積室１０３および第２の原子層堆積室１０４とを有している。これら各室１０１，１０２，１０３，１０４の接続部には、それぞれ第１のゲートバルブ１０５〜第３のゲートバルブ１０７が設けられ、これらゲートバルブ１０５，１０６，１０７を閉状態とすることにより、各室内がそれぞれ独立の密閉空間となるように構成されている。
【００４８】
ロードロック室１０１は、成膜装置１００の内部に、処理を行う半導体基板２００を搬入および搬出する室である。このロードロック室１０１には、一方の側壁に、半導体基板２００を搬出入する開口１０８と、この開口１０８を開閉する扉１０９が設けられている。また、ロードロック室１０１には、真空ポンプ１１０が接続されており、この真空ポンプ１１０の動作により、室内が減圧状態となる。
トランスファー室１０２は、ロードロック室１０１、第１の原子層堆積室１０３および第２の原子層堆積室１０４のそれぞれと接続されており、その内部に、ロードロック室１０１に搬送された半導体基板２００を、第１の原子層堆積室１０３および第２の原子層堆積室１０４に搬送する搬送アーム１１１が設けられている。また、このトランスファー室１０２には、真空ポンプ１１２および不活性ガス供給管１１３が接続されており、真空ポンプ１１２の動作によって室内が減圧状態となり、また、不活性ガス供給管１１３から不活性ガスを供給することによって室内が不活性ガス雰囲気となる。
【００４９】
第１の原子層堆積室１０３および第２の原子層堆積室１０４は、成膜温度（基板の加熱温度）が異なる以外は、同様の構成であるので、代表として第１の原子層堆積室１０３について説明する。
第１の原子層堆積室１０３は、その内部に、半導体基板が載置されるステージ（ホルダ）１１４が配設されている。このステージ１１４には、加熱手段と、加熱手段による加熱温度を制御する加熱制御手段（いずれも図示せず）が内蔵されている。これにより、このステージ１１４に載置された半導体基板は、所定の温度（成膜温度）に加熱される。
【００５０】
また、第１の原子層堆積室１０３には、前駆体ガス供給管１１５、酸化ガス供給管１１６、パージガス供給管１１７および真空ポンプ１２１が接続されている。各供給管１１５，１１６，１１７には、それぞれ、図示しない制御装置によって開閉が制御される第１のバルブ１１８〜第３のバルブ１２０が設けられ、真空ポンプ１２１と第１の原子層堆積室１０３の間には、図示しない制御手段によって開閉が制御されるゲートバルブ１２２が設けられている。これらバルブ１１８，１１９，１２０およびゲートバルブ１２２を開閉操作することにより、各供給管からのガスの供給、第１の原子層堆積室１０３内の圧力およびガスの排出が制御される。
第２の原子層堆積室１０４は、ステージ１３１、前駆体ガス供給管１２３、酸化ガス供給管１２４、パージガス供給管１２５、第１のバルブ１２６〜第３のバルブ１２８、真空ポンプ１２９およびゲートバルブ１３０を有しており、これらの構成は第１の原子層堆積室１０３と同様である。
【００５１】
次に、この成膜装置１００を用いた第１の誘電体層２６および第２の誘電体層２７の形成工程を説明する。
［１］まず、ロードロック室１０１を除いた各室１０２，１０３，１０４内を減圧状態としておく。次に、ロードロック室１０１内に基板カセット２００から抜き出した半導体基板を搬入した後、真空ポンプ１１０の動作により、ロードロック室１００内を減圧状態とする。
次に、各ゲートバルブの開閉と搬送アーム１１１の動作により、半導体基板をロードロック室１０１、トランスファー室１０２を介して第１の原子層堆積室１０３内のステージ１１４上に載置した後、加熱手段により所定の温度（成膜温度）に加熱する。
【００５２】
［２］次に、第１のバルブ１１８を開き、前駆体ガスを供給し、このガスを熱分解して半導体基板の表面に吸着させて膜（ほぼ１原子層）を形成する。
次に、各バルブの開閉操作により前駆体ガスを排気し、必要に応じて不活性ガスのパージガスを供給して排気し、前駆体ガスを完全に除去することが好ましい。
［３］次に、第２のバルブ１１９を開き、酸化ガスを供給し、半導体基板の表面に形成された膜と酸化ガスを反応させることによって、酸化膜（誘電体層）を形成する。また、酸化処理が終了後酸化ガスを排気し、必要に応じて不活性ガスのパージガスを供給して排気し、酸化ガスを完全に除去することが好ましい。
【００５３】
［４］次に、前述の工程［２］と同様にして、前駆体ガスの構成元素からなる膜を形成する。
以上の工程［２］〜工程［４］を、誘電体層の厚さが所定の厚さとなるまで繰り返すことにより第１の誘電体層２６を形成する。
【００５４】
この後、搬送アーム１１１により、ステージ１１４上の半導体基板を、トランスファー室１０２を介して第２の原子層堆積室１０４内のステージ１３１上に搬送した後、半導体基板を加熱手段により、第１の原子層堆積室１０３での温度よりも高い温度に加熱する。
そして、この第２の原子層堆積室１０４において、半導体基板の加熱温度を、第１の原子層堆積室１０３での加熱温度より高くする以外は、第１の誘電体層２６と同様にして第２の誘電体層２７を形成する。
【００５５】
次に、ポンプ用ゲートバルブ１３０を開き、第２の原子層堆積室１０４内のガスを排気し、各ゲートバルブの開閉と搬送アーム１１の搬送によりステージ１３１上の半導体基板をロードロック室１０１を介して外部に搬出する。
以上の工程により、第１の誘電体層及び第２の誘電体層よりなる容量絶縁膜が得られる。
【００５６】
ここで、第１の原子層堆積室１０３および第２の原子層堆積室１０４で用いる前駆体ガスとしては、PET(ペンタエトキシタンタル),TMA(トリメチルアルミニウム),TEMAH(テ
> トラキスエチルメチルアミノハフニウム),TEMAZ(テトラキスエチルメチルアミノジルコニウム)等が挙げられ、このうち１種類を単独で使用してもよく、２種類以上を組み合わせて使用するようにしてもよい。また、前駆体ガスは、第１の原子層堆積室１０３と第２の原子層堆積室１０４とで、同じものであってもよく、異なるものであってもよい。
第１の原子層堆積室１０３および第２の原子層堆積室１０４で用いる酸化ガスとしては、水蒸気（Ｈ２Ｏ）、酸素（Ｏ２）ガス、オゾン（Ｏ３）ガス等が挙げられ、このうち１種類を単独で使用してもよく、２種類以上を組み合わせて使用するようにしてもよい。また、酸化ガスは、第１の原子層堆積室１０３と第２の原子層堆積室１０４とで、同じものであってもよく、異なるものであってもよい。
【００５７】
このうち、第１の原子層堆積室１０３では水蒸気を用い、第２の原子層堆積室１０４ではオゾンガスを用いるのが望ましい。オゾンガスを酸化剤として用いると、水蒸気を酸化剤として用いる場合に比べ、成膜される誘電体層の膜中における欠陥は少ないが、下部金属電極との界面における欠陥は多くなる。したがって、第１の原子層堆積室１０３において、酸化剤として水蒸気を使用して第１の誘電体層２６を成膜することにより、下部金属電極２５と第１の誘電体層１６との界面における欠陥をより少なく抑えることができる。また、第２の原子層堆積室１０４において、酸化剤としてオゾンガスを使用して第２の誘電体層２７を成膜することにより、第２の誘電体層２７の膜中における欠陥をより少なく抑えることができる。
【００５８】
パージガスとしては、窒素ガス、アルゴンガス等の不活性ガスが挙げられ、このうち１種類を単独で使用してもよく、２種類以上を組み合わせて使用するようにしてもよい。また、第１の原子層堆積室１０３で用いるパージガスと、第２の原子層堆積室１０４で用いるパージガスは、同じものであってもよく、異なるものであってもよい。
【００５９】
なお、以上の前駆体ガスおよび酸化ガスを用いた場合には、誘電体層として金属酸化物層が形成されるが、形成する誘電体層はこれに限るものではなく、金属酸化物以外の誘電体層であっても構わない。その場合には、第１の原子層堆積室１０３および第２の原子層堆積室１０４に供給するガスを、誘電体層の組成に応じて、適宜、選択すればよい。例えば、誘電体として窒化物を形成する場合には、酸化ガスの代わりに窒素等を供給する。
形成する第１の誘電体層２６および第２の誘電体層２７としては、特に限定されないが、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化亜鉛（ＺｒＯ2）等が挙げられる。また、第１の誘電体層および第２の誘電体層は、同じ誘電体によって構成してもよく、異なる誘電体によって構成してもよい。
【００６０】
第１の誘電体層２６および第２の誘電体層２７を、異なる誘電体で構成する場合、第１の誘電体層２６の方が第２の誘電体層２７よりも酸素透過性の低い誘電体で構成するのが望ましい。これにより、第２の誘電体層２７の成膜過程で、第１の誘電体層２６を各種ガスが透過し、これによって、下部金属電極２５と第１の誘電体層２６との界面に欠陥が形成されるのが防止される。
酸素透過性の低い誘電体としては、シリコン窒化膜(Ｓｉ３Ｎ４)，酸化アルミニウム(Ａｌ２Ｏ３)等が挙げられる。また、これら酸素透過性の低い誘電体によって第１の誘電体層２６を構成する場合、第２の誘電体層２７としては酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）等が好適である。また、第１の誘電体層２６を成膜する際に、第１の原子層堆積室１０３内に窒素（Ｎ）ガスを供給する工程を追加して行うと、酸素透過性の低い第１の誘電体層２６を得ることができる。
【００６１】
このようにして第１の誘電体層２６および第２の誘電体層２７を形成した後、半導体基板に、還元雰囲気中で熱処理（ポストアニール処理）を行うのが望ましい。原子層堆積法で用いられる前駆体ガスは有機物であることが多い。この有機物は、第１の誘電体層２６および第２の誘電体層２７の成膜過程で、膜中に不純物として混入し、キャパシタ特性を劣化させる。ポストアニール処理を行うことにより、膜中に混入した有機物が揮発除去され、膜中に有機物が混入することによって生じるキャパシタ特性の劣化を防止することができる。なお、このポストアニール処理は、第１の誘電体層２６を形成した後、第２の誘電体層２７を形成する前に行うようにしてもよい。また、第１の誘電体層２６を形成した後、第２の誘電体層２７を形成する前と、第２の誘電体層２７を形成した後の両方で行ってもよい。
【００６２】
還元性雰囲気としては、特に限定されないが、Ｈ２を含む雰囲気、ＮＨ３を含む雰囲気等が挙げられる。
ポストアニール処理における加熱温度は、２５０℃〜６００℃であるのが望ましく、３００〜５００℃であるのがより望ましい。加熱温度がこの下限値より低い場合には、ポストアニール処理を行う効果が十分に得られない可能性がある。また、加熱温度をこの上限値より高くしても、それに見合った効果は得られず、加熱に要するエネルギーが無駄に大きくなるだけで好ましくない。
【００６３】
次に、このようにして形成された容量絶縁膜２８の上に、上部金属電極２９となるＴｉＮを形成する。こうしてＭＩＭ構造のキャパシタを有する半導体装置が完成する（図１）。
【００６４】
このようにして製造された半導体装置は、下部金属電極２５上に、比較的低い成膜温度で第１の誘電体層２６を成膜し、この上に第１の誘電体層２６製造時の成膜温度より高い成膜温度で第２の誘電体層２７を成膜することによって容量絶縁膜２８を形成するので、下部金属電極２５と第１の誘電体層２６との界面における欠陥を少なく抑えることができ、また、容量絶縁膜２８の膜中における欠陥を少なく抑えることができる。例えば、下部電極２５上に３００℃などの比較的低温側で成膜した第１の誘電体層２６は、下部電極２５との界面に近い側での欠陥が少なく、更にその上に４００℃などの比較的高温側で成膜した膜中欠陥の少ない第２の誘電体層２７の積層構造を得ることができる。
したがって、このようなキャパシタ構造を有する半導体記憶装置、例えばＤＲＡＭは、リーク電流が抑えられ、大きなキャパシタ容量を得ることができる。
なお、前記実施形態において、半導体記憶装置を構成する各部の構成材料、膜厚および形成方法は一例であって、本発明の範囲を逸脱しない範囲で適宜変更することができる。
【実施例】
【００６５】
以下に、実施例によって本発明を更に詳しく説明する。
１．欠陥密度およびリーク電流の関係
（実験例）
平坦な基板上に形成されたＴｉＮ膜上に、図７に示す成膜装置を用いて、成膜温度３００℃で膜厚１ｎｍのＡｌ２Ｏ３膜を成膜し、この上に、成膜温度４００℃で膜厚６ｎｍのＡｌ２Ｏ３膜を成膜した。成膜時に用いた前駆体ガスはＴＭＡ(トリメチルアルミニウム)である。
（比較実験例１）
平坦な基板上に形成されたＴｉＮ膜上に、図７に示す成膜装置を用いて、成膜温度３００℃で膜厚７ｎｍのＡｌ２Ｏ３膜を成膜した。
（比較実験例２）
平坦な基板上に形成されたＴｉＮ膜上に、図７に示す成膜装置を用いて、成膜温度４００℃で膜厚７ｎｍのＡｌ2Ｏ3膜を成膜した。
【００６６】
前述した実験例および比較実験例１、２で成膜されたＡｌ２Ｏ３膜について、超高真空中で単色化された紫外光を照射し、欠陥にトラップされた電子を収集することによって、欠陥密度を測定した。各Ａｌ２Ｏ３膜における膜厚と欠陥密度の関係を図８に示す。
また、実験例１および比較実験例１、２で成膜されたＡｌ２Ｏ３膜について、各種強度の電界をかけ、リーク電流を測定した。各Ａｌ２Ｏ３膜における電界強度とリーク電流の関係を図９に示す。
図８に示すように、Ａｌ２Ｏ３膜の膜厚が１．０ｎｍ以下の範囲では、４００℃で成膜したＡｌ２Ｏ３膜（比較実験例２）よりも３００℃で成膜したＡｌ２Ｏ３膜（比較実験例１）の方が、確実に欠陥密度が低く、膜厚が１．５ｎｍを超えた範囲では、４００℃で成膜したＡｌ２Ｏ３膜（比較実験例２）の方が３００℃で成膜したＡｌ２Ｏ３膜（比較実験例１）よりも、確実に欠陥密度が低くなっている。
【００６７】
一方、実験例で成膜されたＡｌ２Ｏ３膜は、膜厚が１ｎｍ以下の範囲では３００℃で成膜した比較実験例１に近い欠陥密度であり、膜厚が１.５ｎｍを超える範囲では４００℃で成膜した比較実験例２に近い欠陥密度であり、すべての膜厚において欠陥が少なく抑えられていた。また、実験例で成膜されたＡｌ２Ｏ３膜のリーク電流は、図９に示すように、比較実験例１、２のＡｌ２Ｏ３膜のリーク電流よりも小さく抑えられていた。
これらの対比から見ると、Ａｌ２Ｏ３膜の誘電体層に関し、低温側で成膜する第１の誘電体層の膜厚が２ｎｍ以下であれば、欠陥密度を低減することができ、高温側で成膜する第２の誘電体層の膜厚が２〜７ｎｍの範囲に形成されているならば、欠陥密度を低減できるので、両者が望ましい膜厚範囲であるならば、全体として欠陥密度の低い容量絶縁膜を得ることができる。
【００６８】
半導体記憶装置の製造
（実施例１）
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、ＣＶＤ法によってＴｉＮ膜よりなる下部金属電極を形成した。
そして、図７に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度３００℃で膜厚１ｎｍのＡｌ２Ｏ３膜（第１の誘電体層）を形成した。成膜条件は、以下の通りである。
【００６９】
第１の誘電体層の成膜条件：前駆体ガス（ＴＭＡ）、酸化ガス：水蒸気、パージガス：Ａｒガス。次に、第１の誘電体層上に、成膜温度４００℃で膜厚６ｎｍのＡｌ２Ｏ３膜を成膜した。成膜条件は、以下の通りである。
第２の誘電体層の成膜条件：前駆体ガス（ＴＭＡ）、酸化ガス：オゾン、パージガス：Ａｒガス。
以上のようにして第１の誘電体層および第２の誘電体層によって構成された容量絶縁膜を形成した。
そして、この容量絶縁膜の上に、ＴｉＮ膜よりなる上部金属電極を形成し、以上の工程により、半導体記憶装置を製造することができた。
【００７０】
（実施例２）
前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、ＣＶＤ法によってＴｉＮ膜よりなる下部金属電極を形成した。
そして、図７に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度５５０℃、ジクロルシラン、アンモニア、窒素を用いて膜厚１ｎｍのＳｉ３Ｎ４膜（第１の誘電体層）を成膜し、この上に、成膜温度３００℃でＴＥＭＡＺ（テトラキシエチルアミノジルコニウム）を用いて膜厚６ｎｍのＺｒＯ２膜（第２の誘電体層）を成膜することによって容量絶縁膜を形成する以外は、実施例１と同様にして半導体装置を製造した。
以上のようにして第１の誘電体層および第２の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。パージガスはＡｒガスとした。
（実施例３）
前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、ＣＶＤ法によってＴｉＮ膜よりなる下部金属電極を形成した。
そして、図７に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度３００℃でＴＭＡ（トリメチルアルミニウム）を用いて膜厚１ｎｍのＡｌ２Ｏ３膜（第１の誘電体層）を成膜し、この上に、ＴＥＭＡＨ（テトラキシエチルメチルアミノハフニウム）を用いて膜厚７ｎｍのＨｆＯ２膜（第２の誘電体層）を成膜することによって容量絶縁膜を形成し、上部金属電極としてＲｕ膜を形成すること、以下の条件以外は、実施例１と同様にして半導体装置を製造した。パージガスはＡｒガスとした。
以上のようにして第１の誘電体層および第２の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
【００７１】
（実施例４）  
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、ＣＶＤ法によってＲｕ膜よりなる下部金属電極を形成した。
そして、図７に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度３００℃でＰＥＴ（ペンタエトキシタンタル）を用いて膜厚２ｎｍのＴａ２Ｏ５膜（第１の誘電体層）形成し、第１の誘電体層上に、成膜温度４５０℃で膜厚６ｎｍのＴａ２Ｏ５膜を成膜した。パージガスはＡｒガスとした。
次に、半導体基板を、水素を含む雰囲気中、４５０℃で１０分間アニール処理を行った。そして、この容量絶縁膜の上に、Ｒｕ膜よりなる上部金属電極を形成した。
以上のようにして第１の誘電体層および第２の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
【００７２】
（実施例５）
まず、前記実施形態に準じた方法および材料を用いて、キャパシタ用シリンダまでの各部を形成した半導体基板を用意した。そして、このキャパシタ用シリンダ内に、ＣＶＤ法によってＴｉＮ膜よりなる下部金属電極を形成した。
そして、図７に示す成膜装置を用いて、下部金属電極および隔壁部分の上に、成膜温度３００℃で膜厚２ｎｍのＨｆＯ２膜（第１の誘電体層）を形成し、この上に、成膜温度３５０℃でＴＥＭＡＨ（テトラキシエチルメチルハフニウム）を用いて膜厚６ｎｍのＨｆＯ２膜（第２の誘電体層）を成膜することによって容量絶縁膜を形成し、上部金属電極としてＲｕ膜を形成すること、以下の条件以外は、実施例１と同様にして半導体装置を製造した。パージガスはＡｒガスとした。
以上のようにして第１の誘電体層および第２の誘電体層によって構成された容量絶縁膜を備えた半導体記憶装置を得ることができた。
【産業上の利用可能性】
【００７３】
本発明の活用例として、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）に使用できるような、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体記憶装置が挙げられる。 
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の実施形態を示す縦断面図である。
【図２】本発明の半導体装置の製造方法を工程順に示すもので、ソースドレインとゲート電極からなるトランジスタ構造に加えてセルコンタクトプラグ、容量コンタクトプラグまでを形成した状態を示す縦断面図である。
【図３】本発明の半導体装置の製造方法を工程順に示すもので、層間絶縁膜に第１のシリンダ孔を形成した状態を示す縦断面図である。
【図４】本発明の半導体装置の製造方法を工程順に示すもので、層間絶縁膜に第２のシリンダ孔を形成した状態を示す縦断面図である。
【図５】本発明の半導体装置の製造方法を工程順に示すもので、深穴シリンダ内に下部金属電極を形成した状態を示す縦断面図である。
【図６】本発明の半導体装置の製造方法を工程順に示すもので、下部金属電極上に容量絶縁膜を形成した状態を示す縦断面図である。
【図７】容量絶縁膜を形成するための成膜装置の一例を示す模式図である。
【図８】実験例１、比較実験例１および比較実験例２において、膜厚と欠陥密度の関係を示す図である。
【図９】実験例１、比較実験例１および比較実験例２において、電界強度とリーク電流の関係を示す図である。
【符号の説明】
【００７５】
１…半導体基板、  ２…絶縁分離領域、３…ゲート絶縁膜、  ６…ゲート電極、 
９…ソース、１０…ドレイン、  １１…第１の層間絶縁膜、  １２…セルコンタクト孔、１３…セルコンタクトプラグ、  １４…第２の層間絶縁膜、  １５…ビットコンタクト孔、  １６…ビットコンタクトプラグ、  １７…ビット線、  １８…第３の層間絶縁膜、  １９…容量コンタクト孔、  ２０…容量コンタクトプラグ、  ２１…窒化膜、  ２２…第４の層間絶縁膜、２３…第５の層間絶縁膜、２４…キャパシタ用深穴シリンダ、  ２５…下部金属電極、  ２６…第１の誘電体層、  ２７…第２の誘電体層、  ２８…容量絶縁膜、  ２９…上部金属電極、  １００…成膜装置、  １０３…第１の原子層堆積室、  １０４…第２の原子層堆積室、  １１４…ステージ、  １３１…ステージ、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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