(57)【要約】【課題】ＦＵＳＩゲートＣＭＯＳトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。【解決手段】半導体装置の製造方法は、基板５０上に、シリコンからなるゲート電極７及び基板５０におけるゲート電極７の両側に位置する不純物層１０を備えるトランジスタを形成する工程と、少なくとも不純物層１０を覆う第１の金属膜１４を形成する工程と、第１の金属膜１４を覆い且つゲート電極７に開口を有する絶縁膜１６を形成する工程と、ゲート電極７上を含む絶縁膜１６上に第２の金属膜１７を形成する工程と、第１の金属膜１４及び第２の金属膜１７に対して熱処理を行なうことにより、不純物層１０の上部と、ゲート電極７とを同時にシリサイド化する工程とを備える。【選択図】図４
2008135451.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、シリコンからなるゲート電極及び前記基板における前記ゲート電極の両側に位置する不純物層を備えるトランジスタを形成する工程と、
少なくとも前記不純物層を覆う第１の金属膜を形成する工程と、
前記第１の金属膜を覆い且つ前記ゲート電極に開口を有する絶縁膜を形成する工程と、
前記ゲート電極上を含む前記絶縁膜上に第２の金属膜を形成する工程と、
前記第１の金属膜及び前記第２の金属膜に対して熱処理を行なうことにより、前記不純物層の上部と、前記ゲート電極とを同時にシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、シリコンからなる第１のゲート電極及び前記基板における前記第１のゲート電極の両側に位置する第１の不純物層を備える第１のトランジスタと、シリコンからなる第２のゲート電極及び前記基板における前記第２のゲート電極の両側に位置する第２の不純物層を備える第２のトランジスタとを形成する工程（ａ）と、
少なくとも前記第１の不純物層及び前記第２の不純物層を覆う第１の金属膜を形成する工程（ｂ）と、
前記第１の金属膜を覆い且つ前記第１のゲート電極上方及び前記第２のゲート電極上方に開口を有する絶縁膜を形成する工程（ｃ）と、
前記第１のゲート電極上及び前記第２のゲート電極上を含む前記絶縁膜上に第２の金属膜を形成する工程（ｄ）と、
前記第１の金属膜及び前記第２の金属膜に対して熱処理を行なうことにより、前記第１の不純物層及び前記第２の不純物層の上部と、前記第１のゲート電極及び前記第２のゲート電極とをシリサイド化する工程（ｅ）とを備え、
前記工程（ａ）の後で且つ前記工程（ｅ）の前に、前記第１のゲート電極の厚さと前記第１のゲート電極上の前記第１の金属膜及び前記第２の金属膜の合計厚さとの比が、前記第２のゲート電極の厚さと前記第２のゲート電極上の前記第１の金属膜及び前記第２の金属膜の合計厚さとの比とは異なるようにするための工程（ｆ）を更に備えることにより、
前記工程（ｅ）において、前記第１のゲート電極を第１の金属シリサイドから構成すると共に、前記第２のゲート電極を前記第１の金属シリサイドとは異なる第２の金属シリサイドから構成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２において、
前記工程（ｆ）は、前記工程（ａ）の後で且つ前記工程（ｄ）の前に、前記第２のゲート電極の厚さを前記第１のゲート電極の厚さよりも薄くする工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２において、
前記工程（ｆ）は、前記工程（ｄ）の後で且つ前記工程（ｅ）の前に、前記第１のゲート電極上における前記第２の金属膜の厚さを、前記第２のゲート電極上における前記第２の金属膜の厚さに比べて薄くする工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２〜４のいずれか１つにおいて、
前記工程（ｅ）は、
前記第１のゲート電極の上部の一部分と、前記第２のゲート電極の全体とを前記第２の金属シリサイドとする工程（ｅ１）と、
前記第１のゲート電極について、前記工程（ｅ１）において前記第２の金属シリサイドとなった部分及び残りの部分を共に前記第１の金属シリサイドとする工程（ｅ２）とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２〜５のいずれか１つにおいて、
前記第１のトランジスタはｎチャネル型トランジスタであり、前記第２のトランジスタがｐチャネル型トランジスタであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか１つにおいて、
前記絶縁膜を、光エネルギーを利用する化学気相成長法によって形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６のいずれか１つにおいて、
前記絶縁膜を、プラズマを利用する化学気相成長法によって形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜６のいずれか１つにおいて、
前記絶縁膜を、ＳＯＧ塗布法によって形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項２〜６のいずれか１つにおいて、
前記第１の金属膜はＮｉ膜であり、
前記第１の金属シリサイドはＮｉＳｉ膜であり、
前記第２の金属シリサイドはＮｉ2 Ｓｉ膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項２〜１０のいずれか１つにおいて、
前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記第１の金属膜上に第１の金属含有膜を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第１の金属含有膜は、高融点金属の窒化膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項２〜１２のいずれか１つにおいて、
前記工程（ｄ）の後で且つ前記工程（ｅ）の前に、前記第２の金属膜上に第２の金属含有膜を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、
前記第２の金属含有膜は、高融点金属の窒化膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項２〜１４のいずれか１つにおいて、
工程（ｅ）の後に、前記基板、前記第１のトランジスタ及び前記第２のトランジスタを覆うライナー膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にシリサイド膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの微細化及び高速化が進行しており、これに対応するために、ホットキャリア耐性の向上を目的とするＬＤＤ構造と、ゲート電極及びソース／ドレイン領域をシリサイド化して低抵抗化するサリサイド技術とが採用されている。
【０００３】
従来、量産プロセスのシリサイド材料としては、コバルトジシリサイド膜が採用されていた。コバルトジシリサイド膜はシリコン含有率が高い膜であり、つまり、シリサイド反応後にシリコン基板側へ顕著に成長していく膜である。このため、微細化が進んだ結果としてより浅い接合を目指しているデバイスには適さない。そこで、極浅接合を目指すデバイスに対し、従来用いられていたコバルトジシリサイド膜に代えて、シリコン含有率の低いニッケルシリサイド膜を用いる技術が提案され、実際に量産プロセスにも用いられている。
【０００４】
しかし、ゲート電極の幅は既に４０ｎｍ前後になっており、従来のｐｏｌｙ−Ｓｉ／ＳｉＯＮ構造によるこれ以上の微細化は、ＴＤＤＢ（Time Dependent Dielectric Breakdown）及びＮＢＴＩ（Negative Bias Temperature Instability）といった信頼性劣化が生じることから、極めて困難と考えられる。
【０００５】
これに対し、ゲート絶縁膜を従来のＳｉＯＮ膜からＨｉｇｈ−ｋ材料の膜に変更することが提案され、特に、ＨｆＳｉＯＮがゲート絶縁膜の材料の有力候補となっている。但し、このＨｆＳｉＯＮのようなＨｆベースのＨｉｇｈ−ｋ材料はｐｏｌｙ−Ｓｉゲート電極とは相性が悪いため、メタルゲートの導入が必要になる。メタルゲートを実現する１つの方法としては、ＦＵＳＩ（Fully Silicided）ＮｉＳｉゲートというプロセスがある（非特許文献１及び非特許文献２を参照）。更に、仕事関数の観点から、ＮＭＯＳゲート電極をＮｉＳｉにより形成し且つＰＭＯＳゲート電極をＮｉ2 Ｓｉにより形成するデュアルゲート構造が重要構造となる。
【０００６】
以下に、従来技術によるＦＵＳＩゲート電極を形成する製造工程について、図面を参照して説明する。図１８（ａ）〜（ｄ）及び図１９（ａ）〜（ｄ）は、この説明のための図である。
【０００７】
まず、図１８（ａ）には、シリコン基板１００上にポリシリコン膜からなる４つのＭＯＳトランジスタが形成された様子が示されている。より詳しく述べると、まず、シリコン基板１００上にシャロートレンチ１０１による素子分離が形成され、４つの素子形成領域１３１、１３２、１３３及び１３４が形成されている。これらの素子形成領域１３１〜１３４を覆うように、厚さ１．６ｎｍのゲート絶縁膜１０２を介して厚さ１００ｎｍのポリシリコン膜からなるゲート電極１０７が形成されている。更に、ゲート電極１０７上には厚さ１０ｎｍのシリコン酸化膜からなるゲートハードマスク１０６が形成され、ゲート電極１０７の側壁にはシリコン窒化膜からなるサイドウォールスペーサ１０９が形成されている。また、シリコン基板１００に、サイドウォールスペーサ１０９に対して自己整合的に不純物層１１０が形成されている。
【０００８】
以上により、素子形成領域１３１〜１３４にはそれぞれＭＯＳトランジスタ構造が形成されている。これらのＭＯＳトランジスタ構造は、後の工程により、それぞれ、非シリサイドＦＵＳＩゲートＮＭＯＳトランジスタ、ＦＵＳＩゲートＮＭＯＳトランジスタ、ＦＵＳＩゲートＰＭＯＳトランジスタ及び高抵抗ゲートＭＯＳトランジスタとなる。尚、以下において、これらを順に、それぞれ非シリサイドＭＯＳ、ＦＵＳＩゲートＮＭＯＳ、ＦＵＳＩゲートＰＭＯＳ及び高抵抗ゲートＭＯＳと略して記すことがある。
【０００９】
次に、図１８（ｂ）に示すように、不純物層１１０のシリサイド化を行なわない（非シリサイド化ＦＵＳＩゲートＮＭＯＳとなる）素子形成領域１３１について、厚さ１０ｎｍのシリコン酸化膜１１１及びその上に積層される厚さ１０ｎｍのシリコン窒化膜１１２を形成して覆う。
【００１０】
次に、図１８（ｃ）に示すように、素子形成領域１３１を除く残りの素子形成領域１３２〜１３４の不純物層１１０上にＮｉＳｉ膜１２０を形成する。更に、それぞれのＭＯＳトランジスタ構造上を覆う厚さ２０ｎｍの高ストレスライナー膜１２５を形成した後、シリコン酸化膜からなる層間絶縁膜１０３を形成する。
【００１１】
次に、図１８（ｄ）に示すように、ゲート電極１０７のＦＵＳＩ化を行なわない（高抵抗ゲートＭＯＳとなる）素子形成領域１３４を除く領域において、層間絶縁膜１０３をエッチングして高ストレスライナー膜１２５の上部を露出させる。
【００１２】
次に、図１９（ａ）に示すように、素子形成領域１３４以外において、ゲート電極１０７上を開口してポリシリコン膜からなるゲート電極１０７の上面を露出させる。
【００１３】
次に、図１９（ｂ）に示すように、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域１３３において、ポリシリコン膜からなるゲート電極１０７の上部をフッ酸系ウェットエッチングにより除去し、ゲート上トレンチ１１３を形成する。このとき、ＮＭＯＳを形成する素子形成領域１３１及び１３２においてゲート電極１０７の膜厚は１００ｎｍ、ＰＭＯＳを形成する素子形成領域１３３においてゲート電極１０７の膜厚は５０ｎｍである。
【００１４】
次に、図１９（ｃ）に示すように、層間絶縁膜１０３を除去する。続いて、ＦＵＳＩ工程として、厚さ６０ｎｍのニッケル膜の堆積後に、３００℃で３０秒の一回目のＲＴＡ（rapid thermal annealing ）処理を行なう。
【００１５】
更に、未反応のニッケル膜の除去を行なう。これは、例えば硫酸又は塩酸と過酸化水素水とを混合した酸性溶液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液等を用いる処理により行える。
【００１６】
次に、図１９（ｄ）に示すように、５００℃で３０秒の二回目のＲＴＡ処理を行ない、これによって、ＮＭＯＳを形成する素子形成領域１３１及び１３２のゲート電極１０７についてはＮｉＳｉ膜１３０、ＰＭＯＳを形成する素子形成領域１３３のゲート電極１０７についてはＮｉＳｉ2 膜１１９に変換させ、ＦＵＳＩ化の処理を行なう。
【００１７】
これにより、素子形成領域１３１、１３２、１３３及び１３４において、順に、非シリサイドＭＯＳトランジスタ１２１、ＦＵＳＩゲートＮＭＯＳトランジスタ１２２、ＦＵＳＩゲートＰＭＯＳトランジスタ１２３及び高抵抗ゲートＭＯＳトランジスタ１２４が形成される。
【００１８】
このようＰＭＯＳとＮＭＯＳとが異なる組成のシリサイドからなるゲート電極１０７になっていると、ｎチャネル領域及びｐチャネル領域の両方において、それぞれのゲート電極１０７との間の仕事関数を最適化することができる。
【非特許文献１】Z.Krivokapic et al.,IEDM Tech. Dig.,p.271 (2002)
【非特許文献２】A.Lauwers et al.,IEDM Tech. Dig.,p.661 (2005)
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来のＦＵＳＩゲートを有する半導体装置の製造方法には、以下のような問題があった。
【００２０】
従来のＦＵＳＩゲートを有する半導体装置の製造方法の場合、図１８（ｃ）に示すように各ＭＯＳトランジスタにおける不純物層１１０上にＮｉＳｉ膜１２０を形成した後、図１９（ｄ）に示すようにＦＵＳＩゲートを形成する。つまり、ＮｉＳｉ膜１２０は、ゲート電極１０７のシリサイド化を行なうときに、再度二回のＲＴＡ処理を経験することになる。このため、不純物層１１０上のＮｉＳｉ膜１２０は、ＮｉＳｉ2 膜に相転移する可能性が高い。
【００２１】
ＮｉＳｉ2 膜はＮｉＳｉ膜よりも高抵抗であるため、不純物層抵抗が上昇する原因となり、トランジスタ駆動の能力低下を起こすことになる。また、ＮｉＳｉ2 結晶構造はシリコン単結晶に非常に近いため、特にＰＭＯＳトランジスタにおいてＮｉＳｉ2 結晶はエピ成長しやすい。この結果、深いピラミッド構造が成長して浅接合を突き破る危険性がある。
【００２２】
更に、図１９（ａ）に示すように、ＦＵＳＩ化の処理を行なうために高ストレスライナー膜１２５の上部を除去することから、ＮＭＯＳトランジスタのゲート電極に有効な引張り応力を印加することが不可能であり、ＮＭＯＳトランジスタの駆動力向上を図ることができなくなっている。
【００２３】
以上のような問題の解決を課題として、本発明の目的は、特にシリサイド化されたゲート電極を備える場合について、不純物層の高抵抗化及び浅接合破壊を抑制することができる半導体装置の製造方法を提供することである。更に、ＣＭＯＳトランジスタの場合に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方について仕事関数の最適化（マッチング）を図ることである。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、基板上に、シリコンからなるゲート電極及び基板におけるゲート電極の両側に位置する不純物層を備えるトランジスタを形成する工程と、少なくとも不純物層を覆う第１の金属膜を形成する工程と、第１の金属膜を覆い且つゲート電極に開口を有する絶縁膜を形成する工程と、ゲート電極上を含む絶縁膜上に第２の金属膜を形成する工程と、第１の金属膜及び第２の金属膜に対して熱処理を行なうことにより、不純物層の上部と、ゲート電極とを同時にシリサイド化する工程とを備える。
【００２５】
第１の半導体装置の製造方法によると、第１の金属膜と不純物層の上部との反応によるシリサイド化と、第２の金属膜とゲート電極との反応によるシリサイド化とを同時に行なう。このため、不純物層に関するシリサイド化を行なった後にゲート電極のシリサイド化を行なう従来の方法とは異なり、不純物層上の金属シリサイド層が余分な（ゲート電極をシリサイド化するための）シリサイド化の工程を経験すること避けられている。
【００２６】
このことから、不純物層上の金属シリサイドの相転移は抑制され、不純物層抵抗が増加すること及びエピ成長の進行等により金属シリサイド層が浅接合を突き破ること等についても抑制されている。
【００２７】
次に、本発明に係る第２の半導体装置の製造方法は、基板上に、シリコンからなる第１のゲート電極及び基板における第１のゲート電極の両側に位置する第１の不純物層を備える第１のトランジスタと、シリコンからなる第２のゲート電極及び基板における第２のゲート電極の両側に位置する第２の不純物層を備える第２のトランジスタとを形成する工程（ａ）と、少なくとも第１の不純物層及び第２の不純物層を覆う第１の金属膜を形成する工程（ｂ）と、第１の金属膜を覆い且つ第１のゲート電極上方及び第２のゲート電極上方に開口を有する絶縁膜を形成する工程（ｃ）と、第１のゲート電極上及び第２のゲート電極上を含む絶縁膜上に第２の金属膜を形成する工程（ｄ）と、第１の金属膜及び第２の金属膜に対して熱処理を行なうことにより、第１の不純物層及び第２の不純物層の上部と、第１のゲート電極及び第２のゲート電極とをシリサイド化する工程（ｅ）とを備え、工程（ａ）の後で且つ工程（ｅ）の前に、第１のゲート電極の厚さと第１のゲート電極上の第１の金属膜及び第２の金属膜の合計厚さとの比が、第２のゲート電極の厚さと第２のゲート電極上の第１の金属膜及び第２の金属膜の合計厚さとの比とは異なるようにするための工程（ｆ）を更に備えることにより、工程（ｅ）において、第１のゲート電極を第１の金属シリサイドから構成すると共に、第２のゲート電極を第１の金属シリサイドとは異なる第２の金属シリサイドから構成する。
【００２８】
第２の半導体装置の製造方法によると、第１のゲート電極及び第２のゲート電極の厚さに対するそれぞれのゲート電極の上に形成される第１の金属膜及び第２の金属膜の合計厚さの比が、第１のトランジスタと第２のトランジスタとでは異なるようにする。この後にシリサイド化を行なうことにより、第１のトランジスタの第１のゲート電極を第１の金属シリサイドに、第２のトランジスタの第２のゲート電極を（第１の金属シリサイドとは異なる組成を有する）第２の金属シリサイドに、それぞれシリサイド化することができる。
【００２９】
このことは、第１のトランジスタ及び第２のトランジスタにおいて、それぞれ個別に基板との仕事関数のマッチングを取るために効果がある。
【００３０】
また、第１の不純物層及び第２の不純物層上に第１の金属膜を形成した後に層間絶縁間を介して第２の金属膜を形成し、その後、第１及び第２の不純物層の少なくとも上部と第１及び第２のゲート電極とを同時にシリサイド化している。このため、不純物層に関するシリサイド化を行なった後にゲート電極のシリサイド化を行なう従来の方法とは異なり、不純物層上の金属シリサイド層が余分な（ゲート電極をシリサイド化するための）シリサイド化の工程を経験すること避けられている。
【００３１】
このことから、第１及び第２の不純物層上の金属シリサイドの相転移は抑制され、不純物層抵抗が増加すること及びエピ成長の進行等により金属シリサイド層が浅接合を突き破ること等についても抑制されている。
【００３２】
以上のように、個々のトランジスタにおけるゲート電極と基板との仕事関数のマッチングを取ると共に、第１及び第２の不純物層の高抵抗化及び浅接合の破壊をいずれも抑制することができる。
【００３３】
尚、工程（ｆ）は、工程（ａ）の後で且つ工程（ｄ）の前に、第２のゲート電極の厚さを第１のゲート電極の厚さよりも薄くする工程を含むことが好ましい。
【００３４】
また、工程（ｆ）は、工程（ｄ）の後で且つ工程（ｅ）の前に、第１のゲート電極上における第２の金属膜の厚さを、第２のゲート電極上における第２の金属膜の厚さに比べて薄くする工程を含むことが好ましい。
【００３５】
これらのいずれによっても、第２のゲート電極の厚さに対する第２のゲート電極上の第１の金属膜及び第２の金属膜の合計厚さの比は、第１のゲート電極の厚さに対する第１のゲート電極上の第１の金属膜及び第２の金属膜の合計厚さの比によりも大きくなる。
【００３６】
この結果、第１のゲート電極及び第２のゲート電極がそれぞれ順に第１の金属シリサイド及び第２の金属シリサイドにシリサイド化されたとき、第２の金属シリサイドは、第１の金属シリサイドに比べてシリコンの組成が大きい金属シリサイドとなる。
【００３７】
このようにして、第１のトランジスタ及び第２のトランジスタにおいて、それぞれのゲート電極と基板との仕事関数のマッチングを取ることが確実にできる。
【００３８】
また、工程（ｅ）は、第１のゲート電極の上部の一部分と、第２のゲート電極の全体とを第２の金属シリサイドとする工程（ｅ１）と、第１のゲート電極について、工程（ｅ１）において第２の金属シリサイドとなった部分及び残りの部分を共に第１の金属シリサイドとする工程（ｅ２）とを含むことが好ましい。
【００３９】
このようにすると、第１及び第２のトランジスタにおける第１及び第２のゲート電極について、いずれもシリサイド化すると共に、互いに組成の異なる金属シリサイド（第１の金属シリサイド及び第２の金属シリサイド）とすることができる。
【００４０】
また、第１のトランジスタはｎチャネル型トランジスタであり、第２のトランジスタがｐチャネル型トランジスタであることが好ましい。
【００４１】
ｎチャネル型トランジスタと、ｐチャネル型トランジスタとは、ゲート電極の材料として好ましい金属シリサイドの組成が異なる。これは、ｎチャネルとｐチャネルとでは、ゲート電極と基板との間の望ましい仕事関数が異なるからである。このことから、互いに異なる金属シリサイドによりゲート電極が形成されている第１のトランジスタ及び第２のトランジスタがｎチャネル型トランジスタ及びｐチャネル型トランジスタとなっていることが好ましい。
【００４２】
また、絶縁膜を、光エネルギーを利用する化学気相成長法によって形成することが好ましい。
【００４３】
また、絶縁膜を、プラズマを利用する化学気相成長法によって形成することが好ましい。
【００４４】
また、絶縁膜を、ＳＯＧ（Spin On Glass）塗布法によって形成することが好ましい。
【００４５】
これらのいずれの方法を用いても、不純物層及びその上に形成されている第１の金属膜が反応してシリサイド化するのを抑制しながら絶縁膜を形成することができる。
【００４６】
また、第１の金属膜はＮｉ膜であり、第１の金属シリサイドはＮｉＳｉ膜であり、第２の金属シリサイドはＮｉ2 Ｓｉ膜であることが好ましい。
【００４７】
これにより、それぞれのゲート電極について、基板との仕事関数のマッチングを取ることができる。
【００４８】
また、工程（ｂ）の後で且つ工程（ｃ）の前に、第１の金属膜上に第１の金属含有膜を形成する工程を更に備えることが好ましい。
【００４９】
このようにすると、第１の金属膜の酸化を抑制することができ、シリサイド反応の制御性を高めることができる。
【００５０】
また、第１の金属含有膜は、高融点金属の窒化膜であることが好ましい。これにより、第１の金属膜の酸化を確実に防ぐことができる。
【００５１】
また、工程（ｄ）の後で且つ工程（ｅ）の前に、第２の金属膜上に第２の金属含有膜を形成する工程を更に備えることが好ましい。
【００５２】
このようにすると、第２の金属膜の酸化を抑制することができ、シリサイド反応の制御性を高めることができる。
【００５３】
また、第２の金属含有膜は、高融点金属の窒化膜であることが好ましい。これにより、第２の金属膜の酸化を確実に防ぐことができる。
【００５４】
また、工程（ｅ）の後に、基板、第１のトランジスタ及び第２のトランジスタを覆うライナー膜を形成することが好ましい。
【００５５】
これにより、第１のトランジスタ及び第２のトランジスタ上、特にゲート電極上について、連続したライナー膜により覆うことができる。この結果、ゲート電極に有効な引張り応力を印加し、トランジスタの駆動力向上をすることが確実にできる。
【発明の効果】
【００５６】
本発明の半導体装置の製造方法によると、ゲート電極と不純物層についてのシリサイド化を同時に行なうと共に、互いに異なる組成の金属シリサイドからなる複数のゲート電極を設けることができる。このため、ゲート電極毎に仕事関数のマッチングを図ると共に、不純物層の高抵抗化及び浅接合の破壊をいずれも抑制することができる。
【発明を実施するための最良の形態】
【００５７】
以下、それぞれ図面を参照しながら、本発明の各実施形態に係る半導体装置の製造方法を説明する。
【００５８】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１（ａ）〜（ｆ）、図２（ａ）〜（ｅ）、図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｂ）は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【００５９】
尚、本実施形態では、非シリサイドＮＭＯＳトランジスタ、ＦＵＳＩゲートＮＭＯＳトランジスタ、ＦＵＳＩゲートＰＭＯＳトランジスタ及び高抵抗ゲートＭＯＳトランジスタの４つのＭＯＳトランジスタを形成する。尚、以下においても、これらを順に、それぞれ非シリサイドＭＯＳ、ＦＵＳＩゲートＮＭＯＳ、ＦＵＳＩゲートＰＭＯＳ及び高抵抗ゲートＭＯＳと略して記すことがある。
【００６０】
まず、図１（ａ）には、例えばシリコンからなる基板５０上にシャロートレンチ１からなる素子分離が形成され、その後、厚さ１．６ｎｍのゲート絶縁膜２、厚さ１００ｎｍのポリシリコン膜３及び厚さ１０ｎｍのシリコン酸化膜４が下からこの順に積層して形成された状態を示す。本実施形態では４つのＭＯＳトランジスタを形成するため、シャロートレンチ１により区画された４つの素子形成領域３１、３２、３３及び３４が示されている。また、ポリシリコン膜３は、後の工程によりゲート電極に加工するためのものである。
【００６１】
次に、図１（ｂ）に示す通り、素子形成領域のうちのひとつ（３４）に、ハードマスクパターンとしてフォトレジスト５を形成する。これは、高抵抗ゲートを形成するためマスクパターンである。
【００６２】
次に、図１（ｃ）に示す通り、フォトレジスト５をマスクとしてシリコン酸化膜４のドライエッチングを行ない、ハードマスク６を形成する。この後、フォトレジスト５は除去する。
【００６３】
次に、図１（ｄ）に示す通り、ゲート電極パターンとしてフォトレジスト５ａを形成する。これは、既にハードマスク６が形成されている素子形成領域３４を除く他の素子形成領域３１〜３３に形成する。
【００６４】
次に、図１（ｅ）に示す通り、ハードマスク６及びフォトレジスト５ａをマスクとして、ポリシリコン膜３及びゲート絶縁膜２を順次ドライエッチングすることによりパターニングする。これにより、基板５０上にゲート絶縁膜２を介してゲート電極７が形成された構造が得られる。尚、フォトレジスト５ａは除去されるが、素子形成領域３４においては、ゲート電極７上にハードマスク６が残る。
【００６５】
次に、図１（ｆ）に示す通り、それぞれのゲート電極７の側壁を覆うように窒化膜が材料であるサイドウォール９を形成する。更に、基板５０に不純物層１０を形成する。これは、例えば注入法により、ゲート電極７及びサイドウォール９に対して自己整合的に形成する。これにより、各素子形成領域３１〜３４において、ポリシリコンゲートを有するＭＯＳトランジスタ構造が形成される。尚、素子形成領域３４においては、ハードマスク６の側面についてもサイドウォール９により覆われる。
【００６６】
尚、この後の工程により、素子形成領域３１には非シリサイドＮＭＯＳトランジスタ（ここでいう非シリサイドとは、不純物層１０上にはシリサイド層を形成しないことを意味する）、素子形成領域３２にはＦＵＳＩゲートＮＭＯＳトランジスタ、素子形成領域３３にはＦＵＳＩゲートＰＭＯＳトランジスタ、素子形成領域３４には高抵抗ゲートＭＯＳトランジスタがそれぞれ形成される。ここで、ＮＭＯＳ又はＰＭＯＳとするためには、不純物層１０形成に用いる不純物の導電型（ｎ型又はｐ型）を選択すれば良い。
【００６７】
次に、図２（ａ）に示す通り、素子形成領域３１〜３４においてそれぞれのＭＯＳトランジスタ構造を覆うように、厚さ３０ｎｍのシリコン酸化膜１１を形成する。更に、非シリサイドＮＭＯＳを形成する素子形成領域３１において、シリコン酸化膜１１上に、不純物層１０に対応するシリサイド化防止パターンとして、フォトレジスト５ｂを形成する。
【００６８】
次に、図２（ｂ）において、フォトレジスト５ｂをマスクとしてシリコン酸化膜１１をエッチングし、素子形成領域３１の不純物層１０上にシリサイド化防止マスク１２を形成する。
【００６９】
次に、図２（ｃ）に示すように、素子形成領域３１〜３４を覆うように、フォトレジスト５ｃを形成する。ここで、フォトレジスト５ｃは、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域３３におけるゲート電極７の上方に開口４１を有する。
【００７０】
次に、図２（ｄ）に示すように、素子形成領域３３においてゲート電極７を上部から５０ｎｍ除去し、ゲート電極７の残りの部分（厚さ５０ｎｍのポリシリコン膜として残っている）の上に、サイドウォール９に挟まれたトレンチ１３を形成する。このためには、図２（ｃ）に示すフォトレジスト５ｃをマスクとするフッ酸洗浄を行ない、その後、フォトレジスト５ｃを除去すればよい。
【００７１】
次に、図２（ｅ）に示す通り、素子形成領域３１〜３４において、不純物層１０のシリサイド化のために最適化した膜厚の金属膜である厚さ１０ｎｍのＮｉ膜１４を形成し、更にその上に、同様に最適化した膜厚の金属含有膜である厚さ１５ｎｍのＴｉＮ膜１５を形成する。この際、素子形成領域３３におけるゲート電極７上方のトレンチ１３は、Ｎｉ膜１４及びＴｉＮ膜１５によって充填されることになる。
【００７２】
次に、図３（ａ）に示す通り、素子形成領域３１〜３４において、ＴｉＮ膜１５を覆う厚さ４００ｎｍで且つ低温シリコン酸化膜からなる絶縁膜１６を形成する。これは、光エネルギーによる反応励起を利用するＣＶＤ法を用いて形成する。このＣＶＤ法によると、１５０℃程度の比較的低い温度において成膜が可能であり、このことから不純物層１０上におけるシリサイド反応の発生を防止することができる。よって、後の工程における不純物層１０上のシリサイド層が相転移する等の不都合を防止することができる。ここで、本願発明者の検討によると、絶縁膜１６を成膜する際の温度が２５０℃以下であれば、不純物層１０におけるシリサイド反応は抑制可能であることが判明している。
【００７３】
尚、ここで用いる光エネルギーを利用するＣＶＤ法は、Ｎ2 Ｏに水銀ランプ（波長１８５ｎｍ）を照射することにより酸化剤であるＮ2 Ｏを活性化し、ＳｉＨ4 と反応させることにより成膜する方法である。
【００７４】
仮に、絶縁膜１６の形成を通常のＣＶＤ法によって行なった場合、反応温度は８００℃程度となり、不純物層１０におけるシリサイド化が進行してしまう。よって、本実施形態のような成膜方法が望ましい。
【００７５】
次に、図３（ｂ）に示すように、化学的機械研磨法（ＣＭＰ法、Chemical Mechanical Polishing ）を用いて絶縁膜１６を表面から平坦化し、Ｎｉ膜１４を露出させる。
【００７６】
次に、図３（ｃ）に示すように、素子形成領域３１〜３４においてフォトレジスト５ｄを形成する。ここで、フォトレジスト５ｄは、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域３３におけるゲート電極７の上方に開口４２を有する。
【００７７】
次に、図３（ｄ）に示す通り、素子形成領域３３におけるトレンチ１３内のＮｉ膜１４及びＴｉＮ膜１５を除去する。これには、図３（ｃ）に示すフォトレジスト５ｄをマスクとして、開口４２からエッチングすればよい。エッチングには、例えば、硫酸又は塩酸と過酸化水素水とを混合した酸性溶液を用いても良いし、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性溶液を用いることもできる。
【００７８】
この後、フォトレジスト５ｄを除去する。
【００７９】
次に、図３（ｅ）に示すように、素子形成領域３１〜３４において、ゲート電極７のシリサイド化に最適化した膜厚の金属膜である厚さ６０ｎｍのＮｉ膜１７を形成し、その上に、やはり最適化した膜厚の金属含有膜である厚さ１５ｎｍのＴｉＮ膜１８を形成する。
【００８０】
尚、各ゲート電極７上方において、同じＮｉ膜であるＮｉ膜１４とＮｉ膜１７とが積層されるため、Ｎｉ膜１４とＮｉ膜１７との間の境界は示していない。
【００８１】
また、素子形成領域３３のトレンチ１３上方において、Ｎｉ膜１７には凹部が生じる。このため、素子形成領域３３のゲート電極７上においてもＮｉ膜１７の膜厚は６０ｎｍとなる。
【００８２】
次に、図４（ａ）に示す工程として、一回目の熱処理（例えば３００℃で且つ３０秒のＲＴＡ処理）を行なう。これにより、非シリサイドＮＭＯＳを形成する素子形成領域３１と、ＦＵＳＩゲートＮＭＯＳを形成する素子形成領域３２とにおいて、ゲート電極７の上部がＮｉ2 Ｓｉ膜１９ａにシリサイド化され、下部にはポリシリコン膜が残る。これと共に、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域３３において、ゲート電極７がゲート絶縁膜２に達するまでＮｉ2 Ｓｉ膜１９ａにシリサイド化する。
【００８３】
このようなシリサイド化されずに残るポリシリコン膜３の有無は、ポリシリコン膜３の厚さの違いにより生じる。
【００８４】
つまり、素子形成領域３３においては、５０ｎｍの厚さに残されているポリシリコン膜３の上に厚さ６０ｎｍのＮｉ膜１７が形成されている。これに対し、素子形成領域３１及び３２においては、厚さ１００ｎｍであるポリシリコン膜３の上に厚さ７０ｎｍのＮｉ膜（Ｎｉ膜１４及びＮｉ膜１７）が形成されている。このように、ポリシリコン膜の厚さとＮｉ膜の厚さとの比率が異なる。具体的には、素子形成領域３３において、ポリシリコン膜に対するＮｉ膜の比が素子形成領域３１及び３２よりも大きい。
【００８５】
このこと及び３００℃の低温熱処理であることから、ＰＭＯＳを形成する素子形成領域３３のゲート電極７については全てシリサイド化すると共に、ＮＭＯＳを形成する素子形成領域３１及び３２のゲート電極７については上部だけがシリサイド化してその下方にポリシリコン膜が残る。
【００８６】
また、この工程において、ゲート電極７と同時に、素子形成領域３２〜３４の不純物層１０上にＮｉ2 Ｓｉ膜１９ｂが形成される。
【００８７】
シリサイド化防止マスク１２が形成されている素子形成領域３１の不純物層１０及びハードマスク６が形成されている素子形成領域３４のゲート電極７に関しては、シリサイド化は抑制されている。
【００８８】
次に、図４（ｂ）に示すように、未反応のＮｉ膜１４、Ｎｉ膜１７、ＴｉＮ膜１５及びＴｉＮ膜１８を除去する。このためには、図３（ｄ）に示す工程において用いたのと同様の酸性溶液（硫酸又は塩酸と過酸化水素水の混合物）又はアルカリ性溶液（水酸化アンモニウムと過酸化水素水との混合物）を用いることができる。
【００８９】
尚、この際に、絶縁膜１６が同時にリフトオフされて除去される。
【００９０】
次に、図４（ｃ）に示すように、二回目の熱処理（５００℃で且つ３０秒のＲＴＡ処理）を行なう。
【００９１】
このような高温熱処理であると共に、素子形成領域３１及び３２におけるＮｉ2 Ｓｉ膜１９ａはポリシリコン膜３との界面を有することからシリコンの供給をうけ、ＮｉＳｉ膜２０ａに変換される。結果として、ゲート電極７全体がＮｉＳｉ膜２０ａとなる。
【００９２】
これに対し、素子形成領域３３のＮｉ2 Ｓｉ膜１９ａは、シリコンの供給を受けることがないために高温熱処理によってもＮｉＳｉ膜に変換されることはない。
【００９３】
また、該二回目の熱処理により、絶縁膜１６上に形成されているＮｉ2 Ｓｉ膜１９ｂについても、シリコンからなる基板５０に形成された不純物層１０と接しているため、ＮｉＳｉ膜２０ｂに変換される。
【００９４】
次に、図４（ｄ）に示すように、非シリサイドＮＭＯＳを形成する素子形成領域３１に残されているシリサイド化防止マスク１２を除去するため、該シリサイド化防止マスク１２上に開口を有するにフォトレジスト５ｅを形成する。
【００９５】
次に、図５（ａ）に示すように、フォトレジスト５ｅをマスクとしてフッ酸洗浄を行ない、シリサイド化防止マスク１２を除去する。
【００９６】
これにより、素子形成領域３１には不純物層１０上にシリサイド膜を備えること無く且つＦＵＳＩゲートを有する非シリサイドＮＭＯＳトランジスタ２１、素子形成領域３２には不純物層１０上にシリサイド膜を備え且つＦＵＳＩゲートを有するＦＵＳＩゲートＮＭＯＳトランジスタ２２、素子形成領域３３には不純物層１０上にシリサイド膜を備え且つＦＵＳＩゲートを有するＦＵＳＩゲートＰＭＯＳトランジスタ２３、素子形成領域３４には不純物層１０上にシリサイド膜を備え且つポリシリコン膜３からなるゲート電極を有する高抵抗ゲートＭＯＳトランジスタ２４がそれぞれ形成される。
【００９７】
次に、図５（ｂ）に示すように、素子形成領域３１〜３４において、それぞれに形成されたＭＯＳトランジスタを覆うように、高ストレスライナー窒化膜２５を形成する。
【００９８】
以上のようにして、本実施形態の半導体装置が製造される。このような製造方法によると、特に図４（ａ）〜（ｃ）に示すように、不純物層１０上に関するシリサイド化と、ゲート電極７のシリサイド化とは同時に行なわれる。このため、不純物層上にシリサイド層を形成した後にゲート電極のシリサイド化を行なっていた従来の方法とは異なり、不純物層１０上のシリサイド膜が余分に熱処理を経験することがない。よって、不純物層１０上のＮｉＳｉ膜２０ｂがＮｉＳｉ2 膜に相転移するのを抑制することができる。
【００９９】
この結果、不純物層１０の高抵抗化及び浅接合破壊は抑制されている。
【０１００】
また、図５（ｂ）に示すように、不純物層１０上のＮｉＳｉ膜２０ｂ形成とゲート電極７についてのシリサイド化（Ｎｉ2 Ｓｉ膜１９ａ及びＮｉＳｉ膜２０ａの形成）とを終えた後に高ストレスライナー窒化膜２５を形成することができる。これにより、ＮＭＯＳトランジスタのゲート電極に有効な引張り応力を印加することができ、ＮＭＯＳトランジスタの駆動力向上を図ることができる。
【０１０１】
尚、本実施形態の図１（ｆ）に示す工程において、素子形成領域３１にはＮＭＯＳトランジスタ（後に非シリサイドＮＭＯＳトランジスタ２１となるもの）を設けるようにしているが、これに代えて、ＰＭＯＳトランジスタを設けるようにしても良い。また、図示はされないが、非シリサイドであるＭＯＳトランジスタとして、ＮＭＯＳ及びＰＭＯＳのトランジスタを共に形成することも可能である。ここで、素子形成領域３２及び３３において、それぞれゲート電極７をＮｉＳｉ膜２０ａ及びＮｉ2 Ｓｉ膜１９ａに作り分けるのと同様にして、ＮＭＯＳの場合はＮｉＳｉ膜、ＰＭＯＳの場合はＮｉ2 Ｓｉ膜とする。
【０１０２】
また、高抵抗ゲートＭＯＳトランジスタ２４については、ＮＭＯＳ又はＰＭＯＳのどちらとすることもできる。
【０１０３】
更に、本実施形態においては、ＦＵＳＩゲートＮＭＯＳトランジスタ２２及びＦＵＳＩゲートＰＭＯＳトランジスタ２３に加えて、非シリサイドＮＭＯＳトランジスタ２１及び高抵抗ゲートＭＯＳトランジスタ２４を設けているが、このことは必須ではない。少なくともＦＵＳＩゲートＮＭＯＳトランジスタ２２及びＦＵＳＩゲートＰＭＯＳトランジスタ２３を備える半導体装置であれば、ＮＭＯＳとＰＭＯＳとで異なる組成の金属シリサイドからなるゲート電極を形成すること、ゲート電極のシリサイド化と不純物層上におけるシリサイド層形成とを同時に行なうこと及びそれぞれのＭＯＳトランジスタを覆う高ストレスライナー窒化膜を形成すること等を実現可能である。
【０１０４】
また、本実施形態の図３（ａ）に示す工程おいて、第１の実施形態では光エネルギーによる反応励起を利用するＣＶＤ法を用いて絶縁膜１６を形成した。しかし、絶縁膜１６の形成方法は、これには限らない。比較的低温（例えば２００℃以下）において成膜が行える方法であれば、用いることができる。
【０１０５】
例えば、電子サイクロトロン共鳴（ＥＣＲ）を利用するＲＣＲプラズマＣＶＤ法を用いることができる。このＣＶＤ法は、マイクロ波（２．４５ＧＨｚ）の電子共鳴エネルギーを吸収した高密度プラズマを使用し、２００℃以下の温度において、ＳｉＨ4 ＋Ｏ2 →ＳｉＯ2 ＋２Ｈ2 の反応を行なう。この際、基板５０にＲＦバイアスを印加してスパッタエッチを併用すると、ゲート電極により挟まれた狭い領域にも良好に成膜することができる。
【０１０６】
また、更に別の方法として、ＳＯＧ（Spin on Glass ）塗布法によって絶縁膜１６を形成することもできる。この方法は、液状のＳＯＧ剤を基板５０に塗布した後に焼成することによって、ガラス膜を形成する方法である。例えば、ＳｉＯ2 とＰ2 Ｏ5 とを主成分とするＳＯＧ剤を用い、基板５０に対して主回転数４０００ｒｐｍのスピンコートにより塗布を行なう。この後、２００℃で且つ３０分間の焼成を行ない、絶縁膜１６形成する。この場合、ＣＶＤ法の場合には問題となる可能性のあるプラズマダメージの発生を避けることも可能である。
【０１０７】
以上に挙げた二例の方法も、不純物層１０に関するシリサイド化を伴うことなく絶縁膜１６を形成することができ、本実施形態の半導体装置の製造方法において目的に適うものである。
【０１０８】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法には第１の実施形態と共通の部分があるため、本実施形態に特徴的な部分を主に説明する。尚、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【０１０９】
まず、第１の実施形態において図１（ａ）〜（ｆ）と図２（ａ）及び（ｂ）とを参照して説明したのと同様の工程を順次行ない、図２（ｂ）の構造を得る。つまり、基板５０上にシャロートレンチ１により区画された４つの素子形成領域３１〜３４が設けられ、それぞれの素子形成領域にはＭＯＳトランジスタ構造が形成されている。ここで、各ＭＯＳトランジスタ構造は、厚さ１．６ｎｍのゲート絶縁膜２を介して形成された厚さ１００ｎｍのポリシリコン膜からなるゲート電極７と、その側面を覆うサイドウォール９と、サイドウォール９に対して自己整合的に基板５０に設けられた不純物層１０を含む。
【０１１０】
素子形成領域３１には、不純物層１０上のシリサイド層形成を抑制する非シリサイドＮＭＯＳを形成するため、不純物層１０上を覆うシリサイド化防止マスク１２が形成されている。素子形成領域３２及び３３については、順にＮＭＯＳ及びＰＭＯＳとし、後の工程により不純物層１０上にシリサイド層を設け且つゲート電極７をＦＵＳＩゲート電極とする。また、素子形成領域３４には高抵抗ゲートを有するＭＯＳトランジスタを形成するため、ゲート電極７上にハードマスク６が設けられている。いずれも、図１（ｆ）に示す工程において用いる不純物の選択により、所望の導電型（ｎ型又はｐ型）を有するＭＯＳトランジスタ構造となっている。
【０１１１】
次に、図６（ａ）に示すように、素子形成領域３１〜３４において、不純物層１０のシリサイド化のために最適化した膜厚の金属膜である厚さ１０ｎｍのＮｉ膜１４を形成し、更にその上に、同様に最適化した膜厚の金属含有膜である厚さ１５ｎｍのＴｉＮ膜１５を形成する。
【０１１２】
次に、図６（ｂ）に示す通り、素子形成領域３１〜３４において、ＴｉＮ膜１５を覆う厚さ４００ｎｍで且つ低温シリコン酸化膜からなる絶縁膜１６を形成する。この際、第１の実施形態と同様に、不純物層１０上におけるシリサイド化反応を抑制しながら成膜を行なうため、光エネルギーによる反応励起を利用するＣＶＤ法を用いる。
【０１１３】
次に、図６（ｃ）に示すように、ＣＭＰ法を用いて絶縁膜１６を表面から平坦化し、Ｎｉ膜１４を露出させる。
【０１１４】
次に、図６（ｄ）に示すように、素子形成領域３１〜３４において、ゲート電極７のシリサイド化に最適化した金属膜である厚さ１１０ｎｍのＮｉ膜１７を形成し、更にその上に、金属含有膜である厚さ１５ｎｍのＴｉＮ膜１８を形成する。
【０１１５】
次に、図７（ａ）に示すように、ＴｉＮ膜１８上にフォトレジスト５ｆを形成する。このとき、ＮＭＯＳであり且つＦＵＳＩゲートを形成する素子形成領域３１及び３２において、ゲート電極７上方には開口４３を設ける。
【０１１６】
次に、図７（ｂ）に示すように、フォトレジスト５ｆをマスクとして用いるドライエッチングを行なう。これにより、開口４３の部分について、Ｎｉ膜１７に対して深さ６０ｎｍのトレンチを形成する。これにより、素子形成領域３１及び３２のゲート電極７上方には、厚さ５０ｎｍに残されたＮｉ膜１７と、厚さ１０ｎｍのＮｉ膜１４とを合わせて厚さ６０ｎｍのＮｉ膜が存在することになる。
【０１１７】
次に、図７（ｃ）に示すように、一回目の熱処理（例えば３００℃で且つ３０秒のＲＴＡ処理）を行なう。これにより、非シリサイドＮＭＯＳを形成する素子形成領域３１と、ＦＵＳＩゲートＮＭＯＳを形成する素子形成領域３２において、ゲート電極７の上部がＮｉ2 Ｓｉ膜１９ａにシリサイド化され、下部にはポリシリコン膜が残る。これと共に、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域３３において、ゲート電極７がゲート絶縁膜２に達するまでＮｉ2 Ｓｉ膜１９ａにシリサイド化する。
【０１１８】
このようなシリサイド化されずに残るポリシリコン膜３の有無は、ポリシリコン膜３からなるゲート電極７上におけるＮｉ膜の厚さの違いにより生じる。
【０１１９】
つまり、ＦＵＳＩゲートＰＭＯＳを形成する素子形成領域３３において、厚さ１００ｎｍのポリシリコン膜からなるゲート電極７上には、厚さ１０ｎｍのＮｉ膜１４と厚さ１１０ｎｍのＮｉ膜１７を合わせて厚さ１２０ｎｍのＮｉ膜が形成されている。これに対し、それぞれＮＭＯＳを形成する素子形成領域３１及び３２において、厚さ１００ｎｍのポリシリコン膜からなるゲート電極７上には、前述した通りＮｉ膜１４とトレンチ２６部分のＮｉ膜１７とを合わせた厚さ６０ｎｍのＮｉ膜が形成されている。
【０１２０】
このように、ポリシリコン膜の厚さに対するＮｉ膜の厚さの比が異なる。具体的には、素子形成領域３３において、ポリシリコン膜に対するＮｉ膜の比が素子形成領域３１及び３２よりも大きい。
【０１２１】
このこと及び３００℃の低温熱処理であることから、ＰＭＯＳを形成する素子形成領域３３のゲート電極７については全てシリサイド化すると共に、ＮＭＯＳを形成する素子形成領域３１及び３２のゲート電極７については上部だけがシリサイド化してその下方にポリシリコン膜が残る。
【０１２２】
また、この工程において、ゲート電極７と同時に、素子形成領域３２〜３４の不純物層１０上にＮｉ2 Ｓｉ膜１９ｂが形成される。
【０１２３】
シリサイド化防止マスク１２が形成されている素子形成領域３１の不純物層１０及びハードマスク６が形成されている素子形成領域３４のゲート電極７に関しては、シリサイド化は抑制されている。
【０１２４】
次に、図７（ｄ）に示すように、未反応のＮｉ膜１４、Ｎｉ膜１７、ＴｉＮ膜１５及びＴｉＮ膜１８を除去する。これは、第１の実施形態の図４（ｂ）に示す工程と同様に、酸性溶液（硫酸又は塩酸と過酸化水素水の混合物）又はアルカリ性溶液（水酸化アンモニウムと過酸化水素水との混合物）を用いて行なえばよい。この際に絶縁膜１６が同時にリフトオフされて除去される点についても、図４（ｂ）の工程と同様である。
【０１２５】
この後は、第１の実施形態において図４（ｃ）〜（ｄ）及び図５（ａ）〜（ｂ）により示したのと同様の工程を行なうことにより、本実施形態の半導体装置が完成する。
【０１２６】
つまり、図７（ｄ）の工程の後、図４（ｃ）に示す工程として、二回目の熱処理（５００℃で且つ３０秒のＲＴＡ処理）を行なう。このような高温熱処理を行なうことにより、素子形成領域３１及び３２におけるＮｉ2 Ｓｉ膜１９ａは、ポリシリコン膜３との界面を有することからシリコンの供給をうけてＮｉＳｉ膜２０ａに変換される。結果として、ゲート電極７全体がＮｉＳｉ膜２０ａとなる。これに対し、素子形成領域３３のＮｉ2 Ｓｉ膜１９ａは、シリコンの供給を受けることがないために高温熱処理によってもＮｉＳｉ膜に変換されることはない。
【０１２７】
また、該二回目の熱処理により、絶縁膜１６上に形成されているＮｉ2 Ｓｉ膜１９ｂについても、シリコンからなる基板５０に形成された不純物層１０と接しているため、ＮｉＳｉ膜２０ｂに変換される。
【０１２８】
この後、非シリサイドＮＭＯＳを形成する素子形成領域３１に残されているシリサイド化防止マスク１２を除去するため、図４（ｄ）及び図５（ａ）のように、フォトレジスト５ｅの形成及びフッ酸洗浄を行ない、その後、フォトレジスト５ｅを除去する。
【０１２９】
次に、図５（ｂ）に示すように、素子形成領域３１〜３４において、それぞれに形成されたＭＯＳトランジスタを覆うように、高ストレスライナー窒化膜２５を形成する。
【０１３０】
以上の工程により、第１の実施形態と同様、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１３１】
本実施形態においても、図７（ｅ）と図４（ｂ）及び（ｃ）とに示すように、不純物層１０上に関するシリサイド化と、ゲート電極７のシリサイド化とは同時に行なわれる。このため、不純物層１０上のシリサイド膜が余分に熱処理を経験することがない。よって、不純物層１０上のＮｉＳｉ膜２０ｂがＮｉＳｉ2 膜に相転移するのを抑制することができ、不純物層１０の高抵抗化及び浅接合破壊は抑制されている。
【０１３２】
また、図５（ｂ）に示すように、不純物層１０上のＮｉＳｉ膜２０ｂ形成とゲート電極７についてのシリサイド化（Ｎｉ2 Ｓｉ膜１９ａ及びＮｉＳｉ膜２０ａの形成）とを終えた後に高ストレスライナー窒化膜２５を形成することができる。これにより、ＮＭＯＳトランジスタのゲート電極に有効な引張り応力を印加することができ、ＮＭＯＳトランジスタの駆動力向上を図ることができる。
【０１３３】
尚、本実施形態の半導体装置において、非シリサイドＰＭＯＳトランジスタを更に設けることが可能であること、高抵抗ゲートＭＯＳトランジスタ２４はＮＭＯＳ又はＰＭＯＳのどちらとすることも可能であること等についても、第１の実施形態と同様である。
【０１３４】
また、図６（ｂ）に示す絶縁膜１６について、本実施形態においても、光エネルギーによる反応励起を利用するＣＶＤ法の他、ＲＣＲプラズマＣＶＤ法又はＳＯＧ塗布法等を用いることもできる。
【０１３５】
（第３の実施形態）
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法にも既に説明した他の実施形態と共通の部分があるため、本実施形態に特徴的な部分を主に説明する。尚、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｂ）は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【０１３６】
まず、第１の実施形態において図１（ａ）〜（ｆ）を参照して説明したのと同様の工程を順次行ない、図１（ｆ）の構造を得る。
【０１３７】
つまり、基板５０上にシャロートレンチ１により区画された４つの素子形成領域３１〜３４が設けられ、それぞれの素子形成領域にはＭＯＳトランジスタ構造が形成されている。ここで、各ＭＯＳトランジスタ構造は、厚さ１．６ｎｍのゲート絶縁膜２を介して形成された厚さ１００ｎｍのポリシリコン膜からなるゲート電極７と、その側面を覆うサイドウォール９と、サイドウォール９に対して自己整合的に基板５０に設けられた不純物層１０を含む。
【０１３８】
ここで、素子形成領域３１には後の工程により非シリサイドＮＭＯＳを形成する。素子形成領域３２及び３３については、順にＮＭＯＳ及びＰＭＯＳとし、後の工程により不純物層１０上にシリサイド層を設け且つゲート電極７をＦＵＳＩゲート電極とする。素子形成領域３４のゲート電極７上にはハードマスク６が設けられている。いずれも、図１（ｆ）に示す工程において用いる不純物の選択により、所望の導電型（ｎ型又はｐ型）を有するＭＯＳトランジスタ構造となっている。
【０１３９】
次に、図８（ａ）に示すように、素子形成領域３１〜３４を覆うように、厚さ４００ｎｍのシリコン酸化膜１１ａを形成する。
【０１４０】
次に、図８（ｂ）に示すように、ＣＭＰ法によりシリコン酸化膜１１ａを研磨して平坦化し、後にＦＵＳＩゲートとするポリシリコン膜からなるゲート電極７の上面を露出させる。但し、素子形成領域３４については、ゲート電極７上のハードマスク６が露出することになる。
【０１４１】
次に、図８（ｃ）に示すように、シリコン酸化膜１１ａ上にフォトレジスト５ｇを形成する。これは、非シリサイドＮＭＯＳを形成する素子形成領域３１において、不純物層１０の上方に形成する。
【０１４２】
次に、図８（ｄ）に示すように、フォトレジスト５ｇをマスクとしてシリコン酸化膜１１ａのドライエッチングを行ない、素子形成領域３１の不純物層１０上を覆うシリサイド化防止マスク１２を形成する。
【０１４３】
ここで、以上の工程を終えた図８（ｄ）の状態を、第１の実施形態における図２（ｂ）の状態とを比較すると、シリサイド化防止マスク１２の形状が異なり、他の点については同様である。
【０１４４】
また、図８（ｄ）の次の工程である図９（ａ）及びその後の工程は、シリサイド化防止マスク１２の形状の違いを除いて、順に、第１の実施形態における図２（ｃ）及びその後の工程と同様である。
【０１４５】
更に、シリサイド化防止マスクは、非シリサイドＮＭＯＳを形成する素子形成領域３１において、不純物層１０上を覆うことにより後に形成するＮｉ膜との接触を防ぎ、不純物層１０上におけるシリサイド層の形成を防ぐ機能を有する。このような機能を果たすのであれば、形状が問題になることはない。
【０１４６】
これらのことから、図８（ｄ）よりも後の工程については図示するにとどめ、詳しい説明を省略する。第１の実施形態において、それぞれ順に、図２（ｃ）〜（ｅ）、図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｂ）に代えて、本実施形態に関する図９（ａ）〜（ｄ）、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｂ）を参照すると、本実施形態おける各工程の説明として読み替えることができる。
【０１４７】
尚、このような工程により、本実施形態においても、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１４８】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１４９】
（第４の実施形態）
次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法は、第１〜第３の実施形態に基づいて説明することができるため、その点を示すことにより簡略に説明する。
【０１５０】
尚、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【０１５１】
まず、第３の実施形態と同様にして、図８（ｄ）の構造を得る。このためには、まず、第１の実施形態等における図１（ａ）〜（ｆ）の工程を行ない、これに続いて、第３の実施形態における図８（ａ）〜（ｄ）の工程を行なうことになる。
【０１５２】
次に、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す工程を順に行なう。これらの工程は、第２の実施形態において図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）に示す工程と比較すると、シリサイド化防止マスク１２の形状の違いを除いて同様である。第３の実施形態においても述べたように、シリサイド化防止マスク１２は不純物層１０上におけるシリサイド層の形成を防止する機能を有していれば良いのであり、形状が問題になることはない。
【０１５３】
そこで、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す工程については、詳しい説明を省略する。第２の実施形態において、それぞれ順に、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）に代えて、本実施形態に関する図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）を参照することにより、本実施形態おける各工程の説明として読み替えることができる。
【０１５４】
図１４の（ｄ）の工程の後は、第３の実施形態の図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｂ）の工程と同様にして、本実施形態の半導体装置を製造することができる。これらの工程については、第１の実施形態において、それぞれ順に、図１（ｃ）〜（ｆ）に代えて図１１（ｃ）〜（ｄ）及び図１２（ａ）〜（ｂ）を参照して読むことにより説明される。
【０１５５】
以上の工程により、既に説明した他の実施形態と同様、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１５６】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１５７】
（第５の実施形態）
次に、本発明の第５の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法にも既に説明した他の実施形態と共通の部分があるため、本実施形態に特徴的な部分を主に説明する。尚、図１５（ａ）〜（ｆ）及び図１６は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【０１５８】
まず、図１５（ａ）には、例えばシリコンからなる基板５０上にシャロートレンチ１からなる素子分離が形成され、その後、厚さ１．６ｎｍのゲート絶縁膜２及び厚さ１００ｎｍのポリシリコン膜３が下からこの順に積層して形成された状態を示している。ここでは４つのＭＯＳトランジスタを形成するため、シャロートレンチ１により区画された４つの素子形成領域３１、３２、３３及び３４が示されている。また、ポリシリコン膜３は、後の工程によりゲート電極に加工するためのものである。
【０１５９】
次に、図１５（ｂ）に示す通り、フォトレジスト５ｈからなるゲート電極パターンを形成する。
【０１６０】
次に、図１５（ｃ）に示す通り、フォトレジスト５ｈをマスクとしてドライエッチングを行ない、ポリシリコン膜３及びゲート絶縁膜２をパターニングする。これにより、素子形成領域３１〜３４上にそれぞれゲート絶縁膜２を介してゲート電極７が形成される。
【０１６１】
次に、図１５（ｄ）に示す通り、それぞれのゲート電極７の側壁を覆うように窒化膜が材料であるサイドウォール９を形成する。更に、基板５０に不純物層１０を形成する。これは、例えば注入法により、ゲート電極７及びサイドウォール９に対して自己整合的に形成する。これにより、各素子形成領域３１〜３４において、ポリシリコンゲートを有するＭＯＳトランジスタ構造が形成される。
【０１６２】
尚、この後の工程により、素子形成領域３１には非シリサイドＮＭＯＳトランジスタ、素子形成領域３２にはＦＵＳＩゲートＮＭＯＳトランジスタ、素子形成領域３３にはＦＵＳＩゲートＰＭＯＳトランジスタ、素子形成領域３４には高抵抗ゲートＭＯＳトランジスタがそれぞれ形成される。ここで、ＮＭＯＳ又はＰＭＯＳとするためには、不純物層１０形成に用いる不純物の導電型（ｎ型又はｐ型）を選択すれば良い。
【０１６３】
次に、図１５（ｅ）に示す通り、素子形成領域３１〜３４においてそれぞれのＭＯＳトランジスタ構造を覆うように、厚さ３０ｎｍのシリコン酸化膜１１を形成する。
【０１６４】
更に、シリコン酸化膜１１上に、フォトレジスト５ｉを形成する。これは、非シリサイドＮＭＯＳを形成する素子形成領域３１における不純物層１０に対応する領域と、高抵抗ゲートＭＯＳトランジスタを形成する素子形成領域３４におけるゲート電極７に対応する領域とに形成する。
【０１６５】
次に、図１５（ｆ）に示す通り、フォトレジスト５ｉをマスクとしてシリコン酸化膜１１のエッチングを行なう。これにより、素子形成領域３１の不純物層１０上にシリサイド化防止マスク１２を形成すると共に、素子形成領域３４のゲート電極７上にハードマスク６を形成する。
【０１６６】
ここで、以上の工程を終えた図１５（ｆ）の状態を、第１の実施形態における図２（ｂ）の状態と比較すると、素子形成領域３４におけるハードマスク６及びサイドウォール９に関する構成が異なる。つまり、第１の実施形態の場合、ゲート電極７上にハードマスク６が存在する状態においてサイドウォール９を形成するため、ハードマスク６の側面についてもサイドウォール９が覆っている（図２（ｂ）を参照）。これに対し、本実施形態の場合、ゲート電極７の側面を覆うサイドウォール９を形成した後にハードマスク６を形成するため、ハードマスク６の側面はサイドウォール９には覆われていない。
【０１６７】
しかし、このような素子形成領域３４における違いは、当然ながら素子形成領域３１〜３３における構成には何ら影響するものではない。更に、素子形成領域３４において、ハードマスク６がゲート電極７のシリサイド化を防止することにより高抵抗ゲートＭＯＳトランジスタが形成される点は第１の実施形態と同様である。
【０１６８】
本実施形態の半導体装置の製造方法として、図１５（ｆ）に示した工程の後には、第１の実施形態において図２（ｃ）〜（ｅ）、図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）及び図５（ａ）〜（ｂ）を参照して説明したのと同様の工程を行なう。但し、これらの工程において、先に述べたハードマスク６の側面がサイドウォール９に覆われていない構成に変化は無い。そのため本実施形態の半導体装置は、図５（ｂ）に代わる図１６に示すように製造される。
【０１６９】
以上の結果、本実施形態においても第１の実施形態等と同様、図１６に示すように、４つのＭＯＳトランジスタが形成される。より詳しく述べると、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１７０】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１７１】
（第６の実施形態）
次に、本発明の第６の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法は、既に説明した他の実施形態、特に第２の実施形態及び第５の実施形態に基づいて説明することができるため、その点を示すことにより、簡略に説明する。
【０１７２】
まず、第５の実施形態において図１５（ａ）〜（ｆ）を参照して説明したのと同様の工程を順次行ない、図１５（ｆ）の構造を得る。第５の実施形態において説明した通り、この構造は、ハードマスク６の側面はサイドウォール９によって覆われていない点を除き、第１の実施形態における図２（ｂ）の構造と同様である。
【０１７３】
また、第２の実施形態における半導体装置の製造方法は、第１の実施形態における図２（ｂ）の工程に続けて図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）に示す工程を行ない、その後、第１の実施形態と同様の図４（ｃ）〜（ｄ）及び図５（ａ）〜（ｂ）の工程を順次行なうという方法である。
【０１７４】
そこで、本実施形態の半導体装置の製造方法としては、第５の実施形態と同様に図１５（ｆ）の構造を得た後、第２の実施形態と同様に図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）と同様の工程を行ない、更に、再び第１の実施形態と同様に、図４（ｃ）〜（ｄ）及び図５（ａ）〜（ｂ）の工程を行なう。
【０１７５】
第５の実施形態の場合と同様、図１５（ｆ）の構造を得た後の工程において、ハードマスク６の側面がサイドウォール９に覆われていない構成に変化は無い。そのため、本実施形態の半導体装置についても、図１６に示すように製造される。
【０１７６】
以上の結果、本実施形態においても第１の実施形態と同様、図１６に示すように４つのＭＯＳトランジスタが形成される。つまり、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１７７】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１７８】
（第７の実施形態）
次に、本発明の第７の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法にも既に説明した他の実施形態と共通の部分があるため、本実施形態に特徴的な部分を主に説明する。尚、図１７（ａ）〜（ｅ）は、本実施形態の半導体装置を製造する際の各工程を模式的に示す図である。
【０１７９】
まず、第５の実施形態において図１５（ａ）〜（ｄ）を参照して説明したのと同様の工程を順次行ない、図１５（ｄ）の構造を得る。つまり、基板５０上にシャロートレンチ１により素子分離された素子形成領域３１〜３４が形成され、それぞれ、ゲート絶縁膜２、ゲート電極７及び不純物層１０を含むＭＯＳトランジスタ構造が形成されている。既に説明した他の実施形態と同様、それぞれのＭＯＳトランジスタ構造は所望の導電型（ｎ型又はｐ型）を有する。
【０１８０】
図１５（ｄ）の構造を得た後、図１７（ａ）に示す通り、素子形成領域３１〜３４において厚さ４００ｎｍのシリコン酸化膜１１ａを形成する。
【０１８１】
次に、図１７（ｂ）に示す通り、シリコン酸化膜１１ａ上にハードマスクパターンとしてフォトレジスト５ｊを形成する。これは、高抵抗ゲートＭＯＳトランジスタを形成する素子形成領域３４において、ゲート電極７の上方に形成する。
【０１８２】
次に、図１７（ｃ）に示す通り、フォトレジスト５ｊをマスクとしてドライエッチングを行なう。これにより、素子形成領域３１〜３３においてゲート電極７の上面を露出させると共に、素子形成領域３４のゲート電極７上にパターン化されたシリコン酸化膜２７を残す。
【０１８３】
次に、図１７（ｄ）に示す通り、シリコン酸化膜１１ａ上にフォトレジスト５ｋを形成する。これは、非シリサイドＮＭＯＳを形成する素子形成領域３１において、不純物層１０の上方に形成する。
【０１８４】
次に、図１７（ｅ）に示す通り、フォトレジスト５ｋをマスクとしてシリコン酸化膜１１ａに対するドライエッチングを行なう。これにより、素子形成領域３１において、素子形成領域３１の不純物層１０上を覆うシリサイド化防止マスク１２を形成する。この際、素子形成領域３４のゲート電極７上方に残されているシリコン酸化膜２７は厚さが減少するが、完全に除去されることはなく、ゲート電極７のシリサイド化を防止するハードマスク６として残される。
【０１８５】
ここで、以上の工程を終えた図１７（ｅ）の状態を、第３の実施形態における図８（ｄ）と比較すると、素子形成領域３４におけるハードマスク６に関する構成が異なる。つまり、第３の実施形態の場合、ゲート電極７の側面に加えてハードマスク６の側面についてもサイドウォール９が覆っている（図８（ｄ）を参照）。これに対し、本実施形態の場合、ハードマスク６の側面はサイドウォール９には覆われていない。
【０１８６】
しかし、このような素子形成領域３４における違いは、当然ながら素子形成領域３１〜３３における構成には何ら影響するものではない。更に、素子形成領域３４において、ハードマスク６がゲート電極７のシリサイド化を防止することにより高抵抗ゲートＭＯＳトランジスタが形成される点は第３の実施形態と同様である。
【０１８７】
図１７（ｅ）に示した工程の後には、第３の実施形態において図９（ａ）〜（ｂ）、図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）及び図１２（ａ）〜（ｂ）を参照して説明したのと同様の工程により、本実施形態の半導体装置を形成する。但し、これらの工程において、ハードマスク６の側面がサイドウォール９に覆われていない構成に変化は無い。そのため本実施形態の半導体装置は、図１６に示すように製造される。
【０１８８】
以上の結果、本実施形態においても第１の実施形態等と同様、図１６に示すように、４つのＭＯＳトランジスタが形成される。より詳しく述べると、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１８９】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１９０】
（第８の実施形態）
次に、本発明の第８の実施形態に係る半導体装置の製造方法について説明する。但し、該製造方法は、既に説明した他の実施形態、特に第４の実施形態及び第７の実施形態に基づいて説明することができるため、その点を示すことにより、簡略に説明する。
【０１９１】
まず、第７の実施形態と同様にして、図１５（ａ）〜（ｄ）の工程及びそれに続く図１７（ａ）〜（ｅ）の工程を行なうことにより、図１７（ｅ）に示す構造を得る。この構造は、第７の実施形態において説明した通り、ハードマスク６の側面がサイドウォール９に覆われていない点を除き、第３の実施形態における図８（ｄ）の構造と同様である。
【０１９２】
図１７（ｅ）の構造を得た後は、第４の実施形態と同様に、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す工程と、それに続く図９（ｃ）〜（ｄ）及び図１０（ａ）〜（ｂ）の工程と同様にして半導体装置を製造する。但し、これらの工程において、やはりハードマスク６の側面がサイドウォール９に覆われていない構成に変化は無い。そのため本実施形態の半導体装置は、図１６に示すように製造される。
【０１９３】
以上の結果、本実施形態においても本発明の他の実施形態等と同様、図１６に示すように、４つのＭＯＳトランジスタが形成される。より詳しく述べると、素子形成領域３１、３２、３３及び３４に対し、それぞれ順に、非シリサイドＮＭＯＳトランジスタ２１、ＦＵＳＩゲートＮＭＯＳトランジスタ２２、ＦＵＳＩゲートＰＭＯＳトランジスタ２３及び高抵抗ゲートＭＯＳトランジスタ２４が形成される。
【０１９４】
また、ＮＭＯＳのＦＵＳＩゲート電極をＮｉＳｉ膜２０ａとすると共にＰＭＯＳのＦＵＳＩゲート電極をＮｉ2 Ｓｉ膜１９ａとすること、不純物層１０上におけるシリサイド層の形成をゲート電極７のシリサイド化と同時に行なうことにより、不純物層１０の高抵抗化及び浅接合破壊を抑制すること、高ストレスライナー窒化膜２５の形成によりＮＭＯＳトランジスタの駆動力向上が可能となること等の効果が本実施形態においても実現する。
【０１９５】
尚、以上に説明した第１〜第８の実施形態において、種々の層の厚さはいずれも例示するものであり、他の値とすることも当然可能である。
【０１９６】
また、非シリサイドのＭＯＳトランジスタ及び高抵抗ゲートＭＯＳトランジスタについて、いずれも、ＰＭＯＳ又はＮＭＯＳのいずれとすることも可能である。更に、図ではそれぞれひとつずつしか示していないが、ＰＭＯＳ及びＮＭＯＳを共に設けても良い。
【０１９７】
また、第１〜第８のいずれの実施形態においても、絶縁膜１６の製法として、光エネルギーによる反応励起を利用するＣＶＤ法の他にＲＣＲプラズマＣＶＤ法及びＳＯＧ塗布法等を用いることができる。
【産業上の利用可能性】
【０１９８】
本発明に係る半導体装置の製造方法は、不純物層の高抵抗化及び浅接合破壊を抑制することができ、シリサイド層を有する半導体装置、特にＦＵＳＩゲートを用いる半導体装置の製造方法としても有用である。
【図面の簡単な説明】
【０１９９】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図２】図２（ａ）〜（ｅ）は、図１（ｆ）に続く各工程を説明するための図である。
【図３】図３（ａ）〜（ｅ）は、図２（ｅ）に続く各工程を説明するための図である。
【図４】図４（ａ）〜（ｄ）は、図３（ｅ）に続く各工程を説明するための図である。
【図５】図５（ａ）〜（ｂ）は、図４（ｄ）に続く各工程を説明するための図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図７】図７（ａ）〜（ｄ）は、図６（ｄ）に続く各工程を説明するための図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図９】図９（ａ）〜（ｄ）は、図８（ｄ）に続く各工程を説明するための図である。
【図１０】図１０（ａ）〜（ｄ）は、図９（ｄ）に続く各工程を説明するための図である。
【図１１】図１１（ａ）〜（ｄ）は、図１０（ｄ）に続く各工程を説明するための図である。
【図１２】図１２（ａ）〜（ｂ）は、図１１（ｄ）に続く各工程を説明するための図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図１４】図１４（ａ）〜（ｄ）は、図１３（ｄ）に続く各工程を説明するための図である。
【図１５】図１５（ａ）〜（ｆ）は、本発明の第５の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図１６】図１６は、本発明の第５〜第８の実施形態に係る半導体装置の製造方法により形成される半導体装置を示す図である。
【図１７】図１７（ａ）〜（ｅ）は、本発明の第７の実施形態に係る半導体装置の製造方法について、各工程を説明するための図である。
【図１８】図１８（ａ）〜（ｄ）は、従来の半導体装置の製造方法について、各工程を説明する図である。
【図１９】図１９（ａ）〜（ｄ）は、図１８（ｄ）に続く各工程を説明するための図である。
【符号の説明】
【０２００】
１            シャロートレンチ
２            ゲート絶縁膜
３            ポリシリコン膜
４            シリコン酸化膜
５            フォトレジスト
５ａ〜５ｋ    フォトレジスト
６            ハードマスク
７            ゲート電極
９            サイドウォール
１０            不純物層
１１            シリコン酸化膜
１１ａ          シリコン酸化膜
１２            シリサイド化防止マスク
１３            トレンチ
１４            Ｎｉ膜
１５            ＴｉＮ膜
１６            絶縁膜
１７            Ｎｉ膜
１８            ＴｉＮ膜
１９ａ          Ｓｉ膜
１９ｂ          Ｓｉ膜
２０ａ          ＮｉＳｉ膜
２０ｂ          ＮｉＳｉ膜
２１            非シリサイドＮＭＯＳトランジスタ
２２            ＦＵＳＩゲートＮＭＯＳトランジスタ
２３            ＦＵＳＩゲートＰＭＯＳトランジスタ
２４            高抵抗ゲートＭＯＳトランジスタ
２５            高ストレスライナー窒化膜
２６            トレンチ
２７            パターン化されたシリコン酸化膜
３１〜３４      素子形成領域
４１〜４３      開口
５０            基板
【図１】
2008135451.tif 000003
【図２】
2008135451.tif 000004
【図３】
2008135451.tif 000005
【図４】
2008135451.tif 000006
【図５】
2008135451.tif 000007
【図６】
2008135451.tif 000008
【図７】
2008135451.tif 000009
【図８】
2008135451.tif 000010
【図９】
2008135451.tif 000011
【図１０】
2008135451.tif 000012
【図１１】
2008135451.tif 000013
【図１２】
2008135451.tif 000014
【図１３】
2008135451.tif 000015
【図１４】
2008135451.tif 000016
【図１５】
2008135451.tif 000017
【図１６】
2008135451.tif 000018
【図１７】
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【図１８】
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【図１９】
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