(57)【要約】【課題】半導体装置、特に、プラズマディスプレイ装置に使用するアドレスドライバにおいて、リード間に発生するリーク電流を抑制できる技術を提供する。【解決手段】半導体チップ１０の外周部に沿って溝分離領域１３を形成する。この溝分離領域１３によって素子形成領域２２と外縁領域２３が分離される。素子形成領域２２には、バンプ電極１１ａ〜１１ｄが形成され、このバンプ電極１１ａ〜１１ｄにリード１４ａ〜１４ｄが接続されている。一方、外縁領域２３には、ガードリング１９が形成され、このガードリング１９の外側に溝分離領域２０が形成されている。そして、溝分離領域２０に交差する方向に複数の溝分離領域２１が形成される。溝分離領域２０と溝分離領域２１によって、外縁領域２３が互いに絶縁された複数の絶縁領域に細分化される。【選択図】図８
2008135580.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に埋め込まれた埋め込み絶縁層と、
（ｃ）前記埋め込み絶縁層上に形成された半導体領域よりなる活性層と、
（ｄ）前記活性層から前記埋め込み絶縁層に達し、半導体チップの外周に沿って形成された第１溝分離領域とを備え、
前記第１溝分離領域によって、前記第１溝分離領域の内側に素子形成領域が形成され、前記第１溝分離領域の外側に外縁領域が形成される半導体装置であって、
前記外縁領域には、前記第１溝分離領域とは交差する方向に複数の第２溝分離領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記複数の第２溝分離領域は、前記半導体チップの外端部にまで達していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記外縁領域は、前記複数の第２溝分離領域によって互いに絶縁された領域に細分化されることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記複数の第２溝分離領域は、前記埋め込み絶縁層にまで達していることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、さらに、
（ｅ）前記素子形成領域に形成された複数のバンプ電極と、
（ｆ）前記複数のバンプ電極のそれぞれに接続する複数のリードと、
（ｇ）前記複数のリードと前記外縁領域の間を含む前記半導体基板上に形成されたレジンとを備えることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記複数の第２溝分離領域の間隔は、前記複数のリードの間隔よりも狭いことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記外縁領域には、前記半導体チップを囲むようにガードリングが形成され、
前記ガードリングの外側に前記第１溝分離領域と並行するように第３溝分離領域が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第３溝分離領域は、前記埋め込み絶縁層にまで達していることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記半導体装置は、プラズマディスプレイ装置に使用されるアドレスドライバであることを特徴とする半導体装置。
【請求項１０】
（ａ）半導体基板と、
（ｂ）前記半導体基板に埋め込まれた埋め込み絶縁層と、
（ｃ）前記埋め込み絶縁層上に形成された半導体領域よりなる活性層と、
（ｄ）前記活性層から前記埋め込み絶縁層に達し、半導体チップの外周に沿って形成された第１溝分離領域とを備え、
前記第１溝分離領域によって、前記第１溝分離領域の内側に素子形成領域が形成され、前記第１溝分離領域の外側に外縁領域が形成される半導体装置であって、
前記外縁領域には、前記第１溝分離領域と並行する方向に複数の第３溝分離領域が形成されていることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板と、
（ｂ）前記半導体基板に埋め込まれた埋め込み絶縁層と、
（ｃ）前記埋め込み絶縁層上に形成された半導体領域よりなる活性層と、
（ｄ）前記活性層から前記埋め込み絶縁層に達し、半導体チップの外周に沿って形成された第１溝分離領域とを備え、
前記第１溝分離領域によって、前記第１溝分離領域の内側に素子形成領域が形成され、前記第１溝分離領域の外側に外縁領域が形成される半導体装置であって、
前記外縁領域には、前記第１溝分離領域と交差する方向に複数の第２溝分離領域が形成され、前記第１溝分離領域と並行する方向に複数の第３溝分離領域が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、アドレスドライバなどの半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００６−１９４２７号公報（特許文献１）には、信頼性の高い半導体チップおよびその製造方法ならびに半導体装置を提供する技術が記載されている。具体的に、半導体チップは、半導体基板を備えている。半導体基板は、ＳＯＩ（Silicon On Insulator）基板であり、支持基板、支持基板上に積層された絶縁層および絶縁層上に積層されたシリコン層を有して構成されている。この半導体基板は、シリコン層に設けられた回路形成領域を有している。さらに、半導体基板には、絶縁領域が設けられている。この絶縁領域は、回路形成領域の側面全体を包囲するように設けられている。
【０００３】
特開２００３−２８９０７６号公報（特許文献２）には、小型のＳＯＩ型半導体装置を提供する技術が記載されている。具体的には、絶縁膜上に形成された半導体層とを含むＳＯＩ基板と、半導体層に形成された能動型の半導体素子とを少なくとも備えるＳＯＩ型半導体装置である。ＳＯＩ型半導体装置における能動型の半導体素子は、半導体層を島状に分離するための分離領域によって囲まれてなる素子形成領域内に形成されており、能動型の半導体素子が形成された素子形成領域以外の半導体層の一部には、高濃度不純物を含むゲッタリング層が形成されている。そして、能動型の半導体素子が形成された素子形成領域内には、ゲッタリング層は形成されていないとしている。
【０００４】
特開２００２−３３３８２号公報（特許文献３）には、ＳＯＩ基板のトレンチ周囲に発生する結晶欠陥に起因して、リーク電流が発生することを防止する技術が記載されている。具体的には、非デバイス形成領域にイオン注入領域を形成し、このイオン注入領域の表面をＬＯＣＯＳ（Local Oxidation of Silicon）酸化することにより、非デバイス形成領域に結晶欠陥を形成することができるため、デバイス形成領域に結晶欠陥が形成されないようにできる。このため、ＳＯＩ基板のトレンチ周囲に発生する結晶欠陥がデバイス近傍に形成されることによって、リーク電流が発生することを防止することができるとしている。
【０００５】
特開平０６−２６８０５４号公報（特許文献４）には、極めて簡単に容量結合防止用の導電性物質にコンタクトを取ることができる半導体装置を提供する技術が記載されている。具体的には、シリコン酸化膜上にＮ−シリコン基板が配置されている。そして、Ｎ−シリコン基板には複数の回路素子が形成されるようになっている。Ｎ−シリコン基板には、シリコン酸化膜に達するトレンチが形成され、このトレンチにより回路素子形成用島が区画形成されている。又、回路素子形成用島の外周部にはシリコン酸化膜が形成されている。さらに、回路素子形成用島の間におけるＮ−シリコン基板には容量結合防止用島が形成され、この容量結合防止用島は一定電位となるよう電位が印加されているとしている。
【特許文献１】特開２００６−１９４２７号公報
【特許文献２】特開２００３−２８９０７６号公報
【特許文献３】特開２００２−３３３８２号公報
【特許文献４】特開平０６−２６８０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プラズマディスプレイ装置は、薄型ディスプレイ装置の一種で、ガラス基板の間に封入した高圧の希ガスに高い電圧を印加して発光させるものである。原理は、１９６６年にアメリカのイリノイ大学で発見され、その後、１９８０年代にかけてコンピュータの表示装置として実用化されたがあまり普及しなかった。ところが、近年、プラズマテレビの発売を機に、プラズマディスプレイ装置は薄型大画面テレビとして普及してきている。
【０００７】
プラズマディスプレイ装置の表示原理は、蛍光灯と同じで、表面に電極を形成した２枚のガラス基板の間にヘリウムやネオンなどの希ガス元素からなる高圧の気体を封入し、そこに電圧をかけて紫外線を発生させる。発生した紫外線は、蛍光体によって可視光に変換される。このようにして表示が行なわれる。このような表示原理で発光するプラズマディスプレイ装置は、液晶表示装置などの他の表示装置に比べて、応答速度が速く、コントラストが高いという特徴を有する。さらに、視野角が広く、大画面化が容易である利点を有することから、大画面の薄型テレビとして広く普及している。
【０００８】
プラズマディスプレイ装置のプラズマディスプレイパネルには、電極が形成されているが、この電極の1つとして、放電を発生させる電界を加える機能とどの領域を発光させるかを位置決めする機能を有するアドレス電極というものが形成されている。このアドレス電極には、放電を生じさせるために電圧が印加されるが、このアドレス電極に印加される電圧を制御する回路としてアドレスドライバという半導体装置が存在する。
【０００９】
アドレスドライバは、トランジスタや回路素子（抵抗や容量）などから形成された制御回路を有する半導体チップから構成される。この半導体チップには、入力端子と出力端子が形成されており、シリアルデータを入力端子から入力し、このシリアルデータをパラレルデータに変換した後、出力端子からパラレルデータが出力されるようになっている。出力されたパラレルデータ（電圧）は、出力端子のそれぞれに接続されているアドレス電極に印加されるようになっている。アドレスドライバは、半導体チップから構成されるが、半導体チップの出力端子はリードを介してフレキシブル基板に接続されている。すなわち、アドレスドライバを構成する半導体チップは、フレキシブル基板に実装され（ＴＣＰ：Tape Carrier Package）、レジン（樹脂）で半導体チップが封止されている。なお、リードは、プラズマディスプレイパネルに形成されているアドレス電極に接続されている。
【００１０】
このようなＴＣＰ形態をした半導体チップ（アドレスドライバ）の一部断面を図３２に示す。図３２は、半導体チップの出力端子が形成されている端部近傍を示す断面図である。図３２に示すように、アドレスドライバを構成する半導体チップはＳＯＩ構造をしている。具体的に、半導体チップは、シリコンなどの半導体基板からなる支持基板１００上に埋め込み絶縁層（ＢＯＸ層）１０１が形成され、この埋め込み絶縁層１０１上に半導体領域よりなる活性層が形成されている。活性層には、埋め込み絶縁層１０１に達する溝分離領域１０２が形成されており、この溝分離領域１０２によって素子形成領域１０３と外縁領域（スクライブ領域、額縁領域）１０４が電気的に分離されている。素子形成領域１０３および外縁領域１０４上には、層間絶縁膜１０５が形成されている。素子形成領域１０３には、図示しないがＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、回路素子が形成され、層間絶縁膜１０５を介して配線が形成されている。すなわち、素子形成領域１０３には、アドレスドライバを構成する制御回路が形成されている。一方、外縁領域１０４には、水分などの異物が素子形成領域１０３に浸入しないようにガードリングが形成されている。このガードリングは、例えば、アルミニウム膜から形成され、半導体チップの周囲を囲むように形成されている。
【００１１】
そして、図３２に示すように、層間絶縁膜１０５上にはパッシベーション膜（表面保護膜）１０８が形成されている。素子形成領域１０３の端部には、パッシベーション膜１０８に開口部が形成され、この開口部内にアルミニウム膜よりなるパッド１０７が形成されている。このパッド１０７上にはバンプ電極１０９ａが形成されている。このバンプ電極１０９ａは、アドレスドライバの出力端子を構成している。
【００１２】
このように構成された半導体チップはフレキシブル基板（図示せず）に実装される（ＴＣＰ実装）。この実装工程では、半導体チップに形成されたバンプ電極１０９ａとフレキシブル基板に形成されているリード１１０ａが接続される。その後、フレキシブル基板に実装された半導体チップをレジン１１１によって封止する。このようにしてアドレスドライバである半導体装置が製造される。
【００１３】
ここで、半導体チップを封止するために使用されるレジンは樹脂と溶剤を含んでいる。レジンに含まれる溶剤としては、キシレン、トルエンあるいはメチルエチルケトンなどがあるが、これらの溶剤は導電性を有するため、レジンで樹脂封止した後、ベークなどの熱処理を行なって溶剤を除去している。すなわち、レジンで樹脂封止した後に、レジンを硬化するために熱処理が行なわれる。このときの熱処理によってレジンから溶剤が揮発する。レジンは溶剤を揮発させることで絶縁性が増す。
【００１４】
しかし、上述した熱処理が実施されるが、この熱処理によって完全に溶剤を除去することは困難である。特に、図３２に示す半導体チップとリード１１０ａの隙間には溶剤が残存しやすい。この残存する溶剤は時間が経てば揮発するため、長時間経過すれば問題はなくなるが、アドレスドライバを製造した初期段階では問題となる。すなわち、アドレスドライバを製造した初期段階では、レジンに溶剤が残り絶縁性が充分確保されないことから、図３２に示すように、アドレスドライバの動作時に、リード１１０ａと半導体領域である外縁領域１０４がレジン１１１を介して導通する問題点があることを本発明者らは見出した。つまり、リード１１０ａと外縁領域１０４との間にリークパス１１２が形成され、リーク電流が流れる。特に、プラズマディスプレイ装置に使用するアドレスドライバでは、アドレス電極（リード１１０ａ）に高電圧が印加されるので、リード１１０ａと外縁領域１０４が接近するとリーク電流が流れやすくなる。
【００１５】
このようにリード１１０ａと外縁領域１０４にリーク電流が流れると、半導体チップに形成されている複数のリード間でリーク電流が流れることになる。この理由について説明する。図３３は、ＴＣＰ実装した半導体チップの外周部近傍を示す平面図である。図３３に示すように、半導体チップには、溝分離領域１０２が形成されており、この溝分離領域１０２によって、素子形成領域１０３と外縁領域１０４が電気的に分離されている。素子形成領域１０３には、溝分離領域１０２に沿ってバンプ電極１０９ａ〜１０９ｄが配置されており、このバンプ電極１０９ａ〜１０９ｄのそれぞれには、リード１１０ａ〜１１０ｄが接続されている。半導体チップは実際にはレジンで覆われているが、図３３ではレジンの図示を省略している。
【００１６】
例えば、図３３のバンプ電極１０９ａの断面を示したものが図３２であるが、図３２に示すように、アドレスドライバの製造初期においては、レジン１１１に溶剤が残存するため、リード１１０ａと外縁領域１０４との間にはリークパス１１２が存在しリーク電流が流れる。次に、図３３を見てわかるように、外縁領域１０４は半導体領域であり電流が流れるので、リークパス１１３が形成される。そして、再びレジンに含まれる溶剤が残存することにより、例えば、外縁領域１０４からレジンを介してリード１１０ｂにリークパスが形成される。したがって、リード１１０ａからレジン１１１を介して外縁領域１０４にリーク電流が流れ、このリーク電流が半導体領域よりなる外縁領域１０４を伝わる。その後、再び、レジンを介してリード１１０ｂに流れる。このようにして、例えば、リード１１０ａとリード１１０ｂとの間にリーク電流が流れることになる。このように複数のリード間でリーク電流が流れると正常にアドレスドライバが動作できなくなる問題点が発生する。
【００１７】
一例として、隣接するリード１１０ａとリード１１０ｂとの間にリーク電流が発生する場合を説明したが、これに限らず、例えば、リード１１０ａとリード１１０ｄの間にリーク電流が流れることも考えられる。つまり、リード１１０ａとリード１１０ｄに高電圧が印加されており、リード１１０ｂとリード１１０ｃには接地電位が印加されているとすると、高電圧を印加されたリード１１０ａとリード１１０ｄにおいて、レジンを介したリークパスが形成されやすくなるため、外縁領域１０４を介してリード１１０ａとリード１１０ｄがショートすることが考えられる。さらに、外縁領域１０４には、ガードリングが形成されており、このガードリングは抵抗値の小さいアルミニウム膜から形成されている。したがって、外縁領域１０４のインピーダンスは小さくなっており、外縁領域１０４がリークパスになりやすい。
【００１８】
以上のように、特に、高電圧を使用するプラズマディスプレイ装置では、レジンに溶剤が残存する初期段階において、複数のリードがレジンおよび外縁領域を介して導通してしまう問題点が発生することがわかる。
【００１９】
ここで、図３２において、バンプ電極１０９ａの高さを高くしてリード１１０ａと外縁領域１０４との距離を大きくしてリークパスが形成されないようにすることが考えられる。しかし、バンプ電極１０９ａは通常高価な金膜を使用して形成されており、バンプ電極１０９ａの高さを高くすると、使用する金膜の量が増加し、アドレスドライバの製造コストが上昇する問題点が発生する。また、外縁領域１０４を長くとることにより、リード１１０ａとの距離を大きくすることも考えられるが、外縁領域１０４を大きくすると、半導体チップの面積が大きくなり、１枚の半導体ウェハから取得できる半導体チップの数が少なくなる。このため、やはりアドレスドライバの製造コストが上昇する問題点が発生する。
【００２０】
本発明の目的は、半導体装置、特に、プラズマディスプレイ装置に使用するアドレスドライバにおいて、リード間に発生するリーク電流を抑制できる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施例は、（ａ）半導体基板と、（ｂ）前記半導体基板に埋め込まれた埋め込み絶縁層と、（ｃ）前記埋め込み絶縁層上に形成された半導体領域よりなる活性層と、（ｄ）前記活性層から前記埋め込み絶縁層に達し、半導体チップの外周に沿って形成された第１溝分離領域とを備える半導体装置に関するものである。このように構成された半導体装置において、前記第１溝分離領域によって、前記第１溝分離領域の内側に素子形成領域が形成され、前記第１溝分離領域の外側に外縁領域が形成される。このとき、前記外縁領域には、前記第１溝分離領域とは交差する方向に複数の第２溝分離領域が形成されているものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。実施例によれば、リード間のリーク電流を低減することができる。例えば、半導体チップの封止に用いられるレジンに導電性の溶剤が残存している場合であっても、レジンおよび半導体チップの外縁領域を介したリード間のショート不良を防止することができる。
【発明を実施するための最良の形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２９】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。本実施の形態１における半導体装置は、例えば、プラズマディスプレイ装置に使用されるアドレスドライバである。まず、このアドレスドライバを構成する回路について説明する。図１は、アドレスドライバを構成する回路ブロックである。
【００３０】
図１において、アドレスドライバを構成する回路１は、シフトレジスタ（Shift Register）２、ラッチ回路（Latch）３、コントロール回路（Control）４、プリバッファ（pre-Buffer）５、レベルシフト回路（Level Shift）６およびドライバ（driver）７を有している。この回路１は、シリアルデータを入力するデータ入力端子Ａ１〜Ａ３を備えている。また、回路１には、ロジック電源ＶＤＤ１、ロジックＧＮＤ、高圧電源ＶＤＤ２、高圧電源用ＧＮＤ、クロックＣＬＫ、ラッチ制御信号ＬＡＴ、データ入力端子ＳＴＢおよびデータ入力端子ＳＵＳが設けられている。このような入力を持つ回路１は、シリアルデータをデータ入力端子Ａ１〜Ａ３から入力し、出力端子ＯＵＴ１〜１９２よりパラレルデータを出力する機能を有している。出力端子ＯＵＴ１〜１９２より出力されたパラレルデータ（信号電圧）は、プラズマディスプレイパネルに形成されているそれぞれのアドレス電極に印加される。以下に、回路１について説明する。
【００３１】
回路１は、例えば、６４ビット長のシフトレジスタ２を３つ有し、１９２ビットの出力端子を有している。シフトレジスタ２は、クロックＣＬＫに基づいて、データ入力端子Ａ１〜Ａ３からシリアルデータを順次入力する。そして、シフトレジスタ２に入力されたシリアルデータは、任意のパターンに並べ替えられパラレルデータに変換される。そして、ラッチ制御信号ＬＡＴによりラッチ回路３でパラレルデータが保持される。保持されたパラレルデータはコントロール回路４に入力される。コントロール回路４では、ラッチ回路３で保持されているパラレルデータおよびデータ入力端子ＳＴＢから入力されるデータ、データ入力端子ＳＵＳから入力されるデータが入力されるようになっている。データ入力端子ＳＴＢから入力されるデータは全ビットがすべて「Ｈｉ」であるデータであり、データ入力端子ＳＵＳから入力されるデータは全ビットがすべて「Ｌｏ」であるデータである。このコントロール回路４では、ラッチ回路３から入力したパラレルデータ、データ入力端子ＳＴＢから入力されたデータおよびデータ入力端子ＳＵＳから入力されたデータの優先順位づけが行なわれる。コントロール回路４での優先順位は、データ入力端子ＳＵＳから入力されたデータ＞データ入力端子ＳＴＢから入力されたデータ＞ラッチ回路３から入力したパラレルデータである。つまり、コントロール回路４では、データ入力端子ＳＵＳ、データ入力端子ＳＴＢおよびラッチ回路３から入力したパラレルデータが入力される場合、優先的にデータ入力端子ＳＵＳから入力されたデータが出力される。そして、データ入力端子ＳＵＳから入力されるデータがアクティブでない場合には、データ入力端子ＳＴＢから入力されたデータが出力され、データ入力端子ＳＵＳから入力されたデータおよびデータ入力端子ＳＴＢから入力されたデータがアクティブでない場合には、ラッチ回路３から入力したパラレルデータが出力される。
【００３２】
コントロール回路４では、出力される信号が切り替わる場合、出力部８において、出力部８のドライバ７を構成するハイサイドドライバとローサイドドライバが同時にオンしないような適切なタイミングで信号を出力部８に出力する。コントロール回路４から出力された信号は、出力部８を構成するプリバッファ５およびレベルシフト回路６により、信号の電圧レベルをロジック電源ＶＤＤ１レベルから高圧電源ＶＤＤ２レベルに変換される。そして、ドライバ７より出力端子ＯＵＴ１〜１９２に出力される。このようにして、アドレスドライバを構成する回路１が動作する。
【００３３】
次に、出力部８の構成について図２を参照しながら説明する。図２に示すように、出力部８は、プリバッファ５、レベルシフト回路６およびドライバ７を有している。レベルシフト回路６は、ｎチャネルトランジスタＭ１、Ｍ２とｐチャネルトランジスタＭ３、Ｍ４を有している。そして、ｎチャネルトランジスタＭ１のゲート電極に接続された入力ＩＮ１とｎチャネルトランジスタＭ２のゲート電極に接続された入力ＩＮ２を有している。入力ＩＮ１に対して入力ＩＮ２は、入力ＩＮ１と同じタイミングの信号で入力ＩＮ１を反転した信号が入力されるようになっている。ｎチャネルトランジスタＭ１、Ｍ２は、ｐチャネルトランジスタＭ３、Ｍ４に対してオン時のオン抵抗が小さくなるように形成されている。ｎチャネルトランジスタＭ１とｐチャネルトランジスタＭ３とは、高圧電源ＶＤＤ２とＧＮＤとの間に直列に接続されている。同様に、ｎチャネルトランジスタＭ２とｐチャネルトランジスタＭ４とは高圧電源ＶＤＤ２とＧＮＤとの間に直列に接続されている。そして、ｎチャネルトランジスタＭ１とｐチャネルトランジスタＭ３の間にｐチャネルトランジスタＭ４のゲート電極が接続され、ｎチャネルトランジスタＭ２とｐチャネルトランジスタＭ４の間にｐチャネルトランジスタＭ３のゲート電極が接続されている。なお、高圧電源ＶＤＤ２には、例えば、２０Ｖ〜１００Ｖの電圧が印加される。
【００３４】
プリバッファ５は、ｐチャネルトランジスタＭ５とｎチャネルトランジスタＭ６とを有しており、ｐチャネルトランジスタＭ５とｎチャネルトランジスタＭ６とは、ロジック電源ＶＤＤ１とＧＮＤとの間に直列に接続されている。そして、ｐチャネルトランジスタＭ５のゲート電極とｎチャネルトランジスタＭ６のゲート電極に接続された入力ＩＮ３を有している。ロジック電源ＶＤＤ１には、例えば、５Ｖの電圧が印加される。
【００３５】
これらの入力ＩＮ１〜ＩＮ３は、図１に示すコントロール回路４に接続されており、コントロール回路４によってプリバッファ５およびレベルシフト回路６が制御される。
【００３６】
ドライバ７は、ｐチャネルトランジスタＭ７からなるＰｃｈドライバ（ハイサイドドライバ）とｎチャネルトランジスタＭ８からなるＮｃｈドライバ（ローサイドドライバ）を有している。そして、ｐチャネルトランジスタＭ７のゲート電極はレベルシフト回路６に接続され、ｎチャネルトランジスタＭ８のゲート電極はプリバッファ５に接続されている。すなわち、ハイサイドドライバであるｐチャネルトランジスタＭ７はレベルシフト回路６によって駆動され、ローサイドドライバであるｎチャネルトランジスタＭ８はプリバッファ５によって駆動されるように構成されている。具体的には、レベルシフト回路６のｐチャネルトランジスタＭ４とｎチャネルトランジスタＭ２の間に、ドライバ７のハイサイドドライバを構成するｐチャネルトランジスタＭ７のゲート電極が接続されている。一方、プリバッファ５のｐチャネルトランジスタＭ５とｎチャネルトランジスタＭ６の間に、ドライバ７のローサイドドライバを構成するｎチャネルトランジスタＭ８のゲート電極が接続されている。
【００３７】
このように構成された出力部８の動作について説明する。まず、ドライバ７のハイサイドドライバを構成するｐチャネルトランジスタＭ７は、レベルシフト回路６によって駆動されるため、このｐチャネルトランジスタＭ７のレベルシフト回路６によるオンオフ動作を説明する。
【００３８】
まず、レベルシフト回路６の入力ＩＮ１に「Ｌｏ（０Ｖ）」が入力されているものとする。このとき、入力ＩＮ２には「Ｈｉ（５Ｖ）」が入力されている。したがって、ｐチャネルトランジスタＭ３はオンし、ｐチャネルトランジスタＭ４はオフしている。
【００３９】
この状態で、レベルシフト回路６の入力ＩＮ１に「Ｈｉ（５Ｖ）」が入力されると、入力ＩＮ１にゲート電極が接続されているｎチャネルトランジスタＭ１がオンする。一方、入力ＩＮ１に「Ｈｉ」が入力される場合、入力ＩＮ２には入力ＩＮ１の反転した信号が入力されるため、入力ＩＮ２は「Ｌｏ（０Ｖ）」となる。入力ＩＮ２は、ｎチャネルトランジスタＭ２のゲート電極に接続されているため、ｎチャネルトランジスタＭ２はオフする。ｎチャネルトランジスタＭ２がオフすると、ｎチャネルトランジスタＭ２とｐチャネルトランジスタＭ４との間の電位は、以前の状態であるＧＮＤのままになる。
【００４０】
ここで、ｎチャネルトランジスタＭ１がオンするので、ｐチャネルトランジスタＭ４のゲート電極はオンしたｎチャネルトランジスタＭ１を介して最終的にＧＮＤに接続される。この場合、途中の段階で、ｎチャネルトランジスタＭ１とｐチャネルトランジスタＭ３とが同時にオンすることになるが、ｎチャネルトランジスタＭ１のオン抵抗がｐチャネルトランジスタＭ３に対して低く設計されているためｐチャネルトランジスタＭ４がオンするまでｐチャネルトランジスタＭ４のゲート電圧が下がる。これにより、ｐチャネルトランジスタＭ４がオンする。その後、ｐチャネルトランジスタＭ４がオンすると、ｐチャネルトランジスタＭ３のゲート電極に高圧電源ＶＤＤ２が印加されることになるので、ｐチャネルトランジスタＭ３がオフする。これにより、ｐチャネルトランジスタＭ４のゲート電極は完全にＧＮＤに接続されることになり、オン状態を維持する。
【００４１】
一方、ｐチャネルトランジスタＭ４がオンすると、ｐチャネルトランジスタＭ３のゲート電極に高圧電源ＶＤＤ２の電位が印加されることになるので、ｐチャネルトランジスタＭ３はオフする。このとき、オンしているｐチャネルトランジスタＭ４とオフしているｎチャネルトランジスタＭ２の間の電位は高圧電源ＶＤＤ２の電位となる。この電位がドライバ７のハイサイドドライバを構成するｐチャネルトランジスタＭ７のゲート電極に印加されるので、ｐチャネルトランジスタＭ７はオフする。
【００４２】
次に、レベルシフト回路６の入力ＩＮ１に「Ｈｉ（５Ｖ）」が入力されているものとする。このとき、入力ＩＮ２には「Ｌｏ（０Ｖ）」が入力されている。したがって、ｐチャネルトランジスタＭ３はオフし、ｐチャネルトランジスタＭ４はオンしている。
【００４３】
この状態で、レベルシフト回路６の入力ＩＮ１に「Ｌｏ」が入力されると、入力ＩＮ１にゲート電極が接続されているｎチャネルトランジスタＭ１がオフする。ｎチャネルトランジスタＭ１がオフすると、ｎチャネルトランジスタＭ１とｐチャネルトランジスタＭ３との間の電位は、以前の状態であるＧＮＤのままになる。一方、入力ＩＮ１に「Ｌｏ」が入力される場合、入力ＩＮ２には入力ＩＮ１の反転した信号が入力されるため、入力ＩＮ２は「Ｈｉ」となる。入力ＩＮ２は、ｎチャネルトランジスタＭ２のゲート電極に接続されているため、ｎチャネルトランジスタＭ２はオンする。
【００４４】
ここで、ｎチャネルトランジスタＭ２がオンするので、ｐチャネルトランジスタＭ３のゲート電極はオンしたｎチャネルトランジスタＭ２を介してＧＮＤに接続される。この場合、ｎチャネルトランジスタＭ２とｐチャネルトランジスタＭ４とが同時にオンすることになるが、ｎチャネルトランジスタＭ２のオン抵抗がｐチャネルトランジスタＭ４に対して低く設計されているためｐチャネルトランジスタＭ３がオンするまでｐチャネルトランジスタＭ３のゲート電圧が下がる。これにより、ｐチャネルトランジスタＭ３がオンする。その後、ｐチャネルトランジスタＭ３がオンすると、ｐチャネルトランジスタＭ４のゲート電極に高圧電源ＶＤＤ２が印加されることになるので、ｐチャネルトランジスタＭ４がオフする。これにより、ｐチャネルトランジスタＭ３のゲート電極は完全にＧＮＤに接続されることになり、オン状態を維持する。
【００４５】
一方、ｐチャネルトランジスタＭ３がオンすると、ｐチャネルトランジスタＭ４のゲート電極に高圧電源ＶＤＤ２の電位が印加されることになるので、ｐチャネルトランジスタＭ４はオフする。このとき、オフしているｐチャネルトランジスタＭ４とオンしているｎチャネルトランジスタＭ２の間の電位はＧＮＤの電位となる。この電位がドライバ７のハイサイドドライバを構成するｐチャネルトランジスタＭ７のゲート電極に印加されるので、ｐチャネルトランジスタＭ７はオンする。このようにして、レベルシフト回路６によりドライバ７のハイサイドドライバを構成するｐチャネルトランジスタＭ７を制御することができる。
【００４６】
次に、ドライバ７のローサイドドライバを構成するｎチャネルトランジスタＭ８は、プリバッファ５によって駆動されるため、このｎチャネルトランジスタＭ８のプリバッファ５によるオンオフ動作を説明する。
【００４７】
プリバッファ５の入力ＩＮ３に「Ｈｉ（５Ｖ）」が入力されると、入力ＩＮ３に接続されているｎチャネルトランジスタＭ６のゲート電極に「Ｈｉ」が印加される。このため、ｎチャネルトランジスタＭ６はオンする。一方、入力ＩＮ３は、ｐチャネルトランジスタＭ５のゲート電極にも接続されているため、ｐチャネルトランジスタＭ５のゲート電極にも「Ｈｉ」が印加される。したがって、ｐチャネルトランジスタＭ５はオフする。このようにして、ｐチャネルトランジスタＭ５がオフし、ｎチャネルトランジスタＭ６がオンするため、ｎチャネルトランジスタＭ６とｐチャネルトランジスタＭ５の間の電位は、オンしたｎチャネルトランジスタＭ６を介してＧＮＤに接地される。このため、ドライバ７のローサイドドライバを構成するｎチャネルトランジスタＭ８のゲート電極には「Ｌｏ」が印加されるので、ｎチャネルトランジスタＭ８はオフする。
【００４８】
これに対し、プリバッファ５の入力ＩＮ３に「Ｌｏ（０Ｖ）」が入力されると、入力ＩＮ３に接続されているｎチャネルトランジスタＭ６のゲート電極に「Ｌｏ」が印加される。このため、ｎチャネルトランジスタＭ６はオフする。一方、入力ＩＮ３は、ｐチャネルトランジスタＭ５のゲート電極にも接続されているため、ｐチャネルトランジスタＭ５のゲート電極にも「Ｌｏ」が印加される。したがって、ｐチャネルトランジスタＭ５はオンする。このようにして、ｐチャネルトランジスタＭ５がオンし、ｎチャネルトランジスタＭ６がオフするため、ｎチャネルトランジスタＭ６とｐチャネルトランジスタＭ５の間の電位は、オンしたｐチャネルトランジスタＭ５を介して５Ｖになる。このため、ドライバ７のローサイドドライバを構成するｎチャネルトランジスタＭ８のゲート電極には「Ｈｉ」が印加されるので、ｎチャネルトランジスタＭ８はオンする。このようして、プリバッファ５により、ドライバ７のローサイドドライバを構成するｎチャネルトランジスタＭ８を制御することができる。
【００４９】
以上のように、ドライバ７のハイサイドドライバはレベルシフト回路６により駆動され、ドライバ７のローサイドドライバはプリバッファ５により駆動されるため、ハイサイドドライバでのオンオフ動作の切り替えタイミングとローサイドドライバでのオンオフ動作の切り替えタイミングをずらすことができる。したがって、ハイサイドドライバとローサイドドライバが同時にオン状態になり、高圧電源ＶＤＤ２とＧＮＤとの間に貫通電流が流れないようすることができる。このタイミングの制御は、入力ＩＮ１〜ＩＮ３が接続されているコントロール回路４によって適切に行なわれる。
【００５０】
上述した動作をまとめて、ドライバ７による出力状態と入力ＩＮ１〜ＩＮ３の関係を示すと図３のようになる。図３に示すように、入力ＩＮに「Ｌｏ」、入力ＩＮ２に「Ｈｉ」および入力ＩＮ３に「Ｈｉ」を入力すると、図２に示すｐチャネルトランジスタ（ハイサイドドライバ）Ｍ７がオンし、ｎチャネルトランジスタ（ローサイドドライバ）Ｍ８がオフする。このため、出力は「Ｈｉ」となり高圧電源ＶＤＤ２が出力される。一方、入力ＩＮ１に「Ｈｉ」、入力ＩＮ２に「Ｌｏ」および入力ＩＮ３に「Ｌｏ」を入力すると、図２に示すｐチャネルトランジスタ（ハイサイドドライバ）Ｍ７がオフし、ｎチャネルトランジスタ（ローサイドドライバ）Ｍ８がオンする。このため、出力は「Ｌｏ」となり接地電位が出力される。このことから、出力部８により、信号のレベルをロジック電源ＶＤＤ１（５Ｖ）のレベルから高圧電源ＶＤＤ２（２０Ｖ〜１００Ｖ）のレベルに変換して出力することができることがわかる。このようにしてアドレスドライバから出力された信号（電圧）は、プラズマディスプレイパネルに形成されているアドレス電極に印加されて、適切なセルを放電させることができる。
【００５１】
次に、図１〜図３で説明した回路が形成されている半導体チップについて説明する。図４は、アドレスドライバを実現する回路が形成されている半導体チップ１０の外観を示す上面図である。図４に示すように、半導体チップ１０は、長方形状の形状をしており、一対の長辺および一対の短辺（半導体チップの周辺）に沿ってバンプ電極１１が形成されている。このバンプ電極１１は、アドレスドライバにシリアルデータを入力する入力用バンプ電極やアドレスドライバからパラレルデータを出力する出力用バンプ電極などの種類がある。さらには、ロジック（ロジック電源）入力用バンプ電極や高圧電源ＶＤＤ２入力用バンプ電極およびＧＮＤを供給するためのバンプ電極が形成されている。図４では、半導体チップ１０の1つの長辺に沿って出力用バンプ電極が形成され、もう一方の長辺に入力用バンプ電極が形成されている例を示している。さらに、半導体チップ１０の短辺にそっては、高圧電源ＶＤＤ２用バンプ電極やＧＮＤが形成されている。図４に示すバンプ電極の配置は一例であり、出力用バンプ電極が1つの長辺方向だけでなく、短辺方向にも形成されているような半導体チップの構成をしてもよいし、あるいは、もう一方の長辺にも出力用バンプ電極が形成されていてもよい。
【００５２】
アドレスドライバを形成している半導体チップ１０においては、半導体チップ１０に形成されているバンプ電極１１のうち、出力用バンプ電極が入力用バンプ電極に比べて多くなっている。これは、アドレスドライバに入力する信号はシリアルデータであり、アドレスドライバから出力する信号は、パラレルデータであるからである。つまり、複数の出力用バンプ電極は、それぞれ個々のアドレス電極に対応した数だけ設けられているので、出力用バンプ電極の数が多くなるという特徴がある。
【００５３】
アドレスドライバを形成している半導体チップ１０は上記のように構成されているが、実際の製品では、半導体チップ１０をフレキシブル基板（テープ基板）に実装（ＴＣＰ：Tape Carrier Package）した状態で用いられる。図５は、半導体チップ１０をフレキシブル基板１２に実装した状態を示す図である。図５に示すように、半導体チップ１０がフレキシブル基板１２に配置されており、フレキシブル基板１２に形成されている配線（半導体チップ１０の左側の間隔の粗い配線）によって入力信号（ロジック入力、高圧電源、ロジック電源、ＧＮＤなど）が半導体チップ１０入力される。そして、半導体チップからの出力信号がフレキシブル基板１２に形成されている配線（半導体チップ１０の右側の間隔の密な配線）を介して出力されるようになっていることがわかる。
【００５４】
続いて、図６は、図５の半導体チップ１０の近傍を拡大した平面図である。図６に示すように、フレキシブル基板１２には穴が形成されており、この穴に半導体チップ１０が配置されている。この半導体チップ１０の外周部には、外周部に沿って溝分離領域１３が形成されており、溝分離領域１３より内側の領域が半導体チップ１０の素子形成領域となっている。一方、溝分離領域１３より外側の領域が半導体チップ１０の外縁領域（スクライブ領域、額縁領域）となっている。溝分離領域１３の内側に形成されている素子形成領域には、溝分離領域１３に沿って複数のバンプ電極１１が形成されている。これらのバンプ電極１１にはそれぞれリード（インナーリード、アーム）１４が接続されている。このリード１４はフレキシブル基板１２に形成されている配線になっている。
【００５５】
図７は、図６のＡ−Ａ線で切断した断面を示す断面図である。図７において、フレキシブル基板１２に形成された穴には半導体チップ１０が配置されており、半導体チップ１０に形成されたバンプ電極１１にリード１４が接続されている。リード１４は、フレキシブル基板１２に形成され、例えば、銅配線から形成されている。リード１４は、フレキシブル基板１２と接着剤１６を用いて接着されており、リード１４の表面にはソルダレジスト１７で覆われている。ただし、リード１４の先端部付近のバンプ電極１１と接続する部位はソルダレジスト１７で覆われていない状態となっている。このようにして、半導体チップ１０に形成されているバンプ電極１１と、フレキシブル基板１２に形成されているリード１４が接続されている。さらに、半導体チップ１０はレジン（樹脂）によって封止されている。レジンは、樹脂と溶剤を含む物質であり、例えば、溶剤としてはキシレン、トルエンあるいはメチルエチルケトンなどがある。
【００５６】
次に、半導体チップ１０のさらに細かな構成について説明する。図８は、半導体チップ１０の外端部近傍を示す平面図であり、図６の領域１５に対応する図である。図８に示すように、半導体チップ１０は、外周部に沿って延在する溝分離領域（第１溝分離領域）１３が形成されている。この溝分離領域１３によって、溝分離領域１３の内側の領域が素子形成領域２２になり、溝分離領域１３の外側の領域が外縁領域２３となっている。素子分離領域２２には、複数のバンプ電極１１ａ〜１１ｄが形成されており、複数のバンプ電極１１ａ〜１１ｄは、溝分離領域１３の延在方向に沿って並んで配置されている。複数のバンプ電極１１ａ〜１１ｄのそれぞれには、リード１４ａ〜１４ｄが接続されている。リード１４ａ〜１４ｄは、それぞれバンプ電極１１ａ〜１１ｄに接続するとともに、溝分離領域１３と交差する方向に延在しており、外縁領域２３上を通って半導体チップ１０の外部にまで達している。
【００５７】
一方、外縁領域２３には、溝分離領域１３に並行するようにガードリング１９が形成されている。このガードリング１９は、素子形成領域２２に水分や異物が浸入することを防止するために設けられるものである。そして、ガードリング１９の外側には、ガードリング１９に並行するように溝分離領域（第３溝分離領域）２０が形成されている。この溝分離領域２０の外側には、溝分離領域２０と交差する方向に複数の溝分離領域（第２溝分離領域）２１が形成されている。この溝分離領域２１は、例えば、溝分離領域２０と直交するように形成され、半導体チップ１０の外端部にまで達するように形成されている。このように構成することにより、外縁領域２３を溝分離領域２０と複数の溝分離領域２１で分割細分化されたセル領域に分割することができる。このとき、溝分離領域２０と複数の溝分離領域２１によって分割されたセルは個々に電気的に絶縁されている。本実施の形態１の特徴の一つは、外縁領域２３に溝分離領域２０と溝分離領域２１を設けた点にある。この特徴点についてさらに詳述する。
【００５８】
図９は、図８のＡ−Ａ線で切断した断面を示す断面図である。図９に示すように、アドレスドライバとなる半導体チップ１０はＳＯＩ（silicon On Insulator）構造をしている。まず、シリコンなどの半導体基板よりなる支持基板２５上には、埋め込み絶縁層２６が形成されている。この埋め込み絶縁層２６上に半導体領域よりなる活性層が形成されている。この活性層に溝分離領域１３が形成されており、溝分離領域１３は活性層を貫通して埋め込み絶縁層２６にまで達している。溝分離領域１３は、活性層に形成された溝に酸化シリコン膜などの絶縁膜を埋め込んで形成されている。したがって、溝分離領域１３の内側領域と外側領域とは電気的に絶縁されることになる。溝分離領域１３の内側領域は素子形成領域２２であり、溝分離領域１３の外側領域は外縁領域２３となっている。図９においては、素子形成領域２２にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や回路素子が図示されていないが、図９では、外縁領域２３との境界近傍である素子形成領域の端部が図示されているためであり、素子形成領域２２の中心付近には、アドレスドライバを構成するＭＩＳＦＥＴや回路素子（抵抗や容量）などが形成されている。
【００５９】
溝分離領域１３によって分離された外縁領域には、さらに、溝分離領域２０が形成されている。この溝分離領域２０も溝分離領域１３と同様に、活性層を貫通する溝に酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。つまり、溝分離領域２０も活性層を貫通して埋め込み絶縁層２６にまで達している。このような溝分離領域１３および溝分離領域２０が形成された活性層上には層間絶縁膜２７が形成されており、この層間絶縁膜２７にガードリング１９およびパッド２９が形成されている。ガードリング１９は、外縁領域２３に形成され、パッド２９は素子形成領域２２に形成される。ガードリング１９およびパッド２９は、例えば、アルミニウム膜より形成される。
【００６０】
ガードリング１９およびパッド２９を形成した層間絶縁膜２７上には表面保護膜（パッシベーション膜）２８が形成されており、パッド２９上の表面保護膜２８には開口部が設けられている。この開口部には、バンプ電極１１ａが形成されており、バンプ電極１１ａにリード１４ａが接続されている。バンプ電極１１ａは、例えば、金膜より形成され、リード１４ａは、例えば、銅配線から形成されている。そして、バンプ電極１１ａとリード１４ａの接続部を含む領域がレジン３０によって封止される。レジン３０は半導体チップの上面だけでなく側面にも形成される。
【００６１】
図１０は、図８のＢ−Ｂ線で切断した断面を示す断面図である。図１０の構成は、図９の構成とほぼ同様であるが、図８のＡ−Ａ線では、外縁領域２３に形成された溝分離領域２１のない領域を切っているので、図９には溝分離領域２１が明示されていない。これに対し、図８のＢ−Ｂ線では、外縁領域２３に形成された溝分離領域２１の形成されている領域を切っているので、図１０には、溝分離領域２１が明示されている。この点が図９と図１０の相違点である。図１０に示すように、溝分離領域２１も外縁領域２３の外側に向って延在しており、半導体チップの外端部にまで達していることがわかる。さらに、溝分離領域２１も活性層を貫通して埋め込み絶縁層２６にまで達していることがわかる。この溝分離領域２１も図９に示す溝分離領域２０と同様に、溝に酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。このように溝分離領域１３、２０、２１は同様の構成をしていることがわかる。したがって、アドレスドライバの製造方法で説明するように同じ工程で溝分離領域１３、２０、２１が形成される。
【００６２】
図１１は、図８〜図１０で示した構造を斜めから見た斜視図である。この図１１によって、外縁領域２３に形成された溝分離領域２０および溝分離領域２１の配置がわかりやすく図示されている。図１１に示すように、溝分離領域１３によって分離された外縁領域２３には、ガードリング１９が形成され、このガードリング１９の外側に溝分離領域２０が形成されていることがわかる。この溝分離領域２０を設けることが本実施の形態１の1つの特徴であり、外縁領域２３にガードリング１９を含まない領域を形成するために設けられたものである。つまり、外縁領域２３を形成する活性層（半導体領域）に低抵抗なアルミニウム膜よりなるガードリング１９が形成されると、外縁領域２３のインピーダンスが低下する。外縁領域２３のインピーダンスが低下すると後述する問題が生じるため、外縁領域２３にインピーダンスの高い領域を形成するために、溝分離領域２０で分離している。すなわち、溝分離領域２０で分離されたガードリング１９より外側の領域では、ガードリング１９とは電気的に絶縁されるため、インピーダンスを高くすることができる。
【００６３】
さらに、本実施の形態１の特徴の一つは、外縁領域２３のうち溝分離領域２０で分離した溝分離領域２０より外側の領域に複数の溝分離領域２１を設けた点にある。この複数の溝分離領域２１は、溝分離領域２０と交差する方向に形成されており、外縁領域２３を細分化し、互いに絶縁されたセル領域に分離する機能を有している。この溝分離領域２１により外縁領域２３のインピーダンスを高くすることができ、さらに、外縁領域２３を分割したセル領域を互いに電気的に絶縁することができる。このように溝分離領域２１を設けることにより、本実施の形態１では、以下に示す顕著な効果を奏する。
【００６４】
次に、溝分離領域２０および溝分離領域２１を設けることにより実現される顕著な効果について本実施の形態１で解決される問題とともに説明する。
【００６５】
まず、外縁領域２３に溝分離領域２０と溝分離領域２１を設けない従来の構造で生じる問題点について説明する。
【００６６】
図３２に示すように、半導体チップはレジン１１１によって封止される。半導体チップを封止するために使用されるレジンは樹脂と溶剤を含んでいる。レジンに含まれる溶剤としては、キシレン、トルエンあるいはメチルエチルケトンなどがあるが、これらの溶剤は導電性を有するため、レジンで樹脂封止した後、ベークなどの熱処理を行なって溶剤を除去している。すなわち、レジンは溶剤を揮発させることで絶縁性が増すため、レジンで樹脂封止した後は熱処理が行なわれる。
【００６７】
しかし、上述した熱処理が実施されるが、この熱処理によって完全に溶剤を除去することは困難である。特に、図３２に示す半導体チップとリード１１０ａの隙間には溶剤が残存しやすい。この残存する溶剤は時間が経てば揮発するため、長時間経過すれば問題はなくなるが、アドレスドライバを製造した初期段階では問題となる。すなわち、アドレスドライバを製造した初期段階では、レジンに溶剤が残り絶縁性が充分確保されないことから、図３２に示すように、アドレスドライバの動作時に、リード１１０ａと半導体領域である外縁領域１０４がレジン１１１を介して導通する問題点があることを本発明者らは見出した。つまり、リード１１０ａと外縁領域１０４との間にリークパス１１２が形成され、リーク電流が流れる。特に、プラズマディスプレイ装置に使用するアドレスドライバでは、アドレス電極（リード１１０ａ）に高電圧が印加されるので、リード１１０ａと外縁領域１０４が接近するとリーク電流が流れやすくなる。
【００６８】
このようにリード１１０ａと外縁領域１０４にリーク電流が流れると、半導体チップに形成されている複数のリード間でリーク電流が流れることになる。この理由について説明する。図３３は、ＴＣＰ実装した半導体チップの外周部近傍を示す平面図である。図３３に示すように、半導体チップには、溝分離領域１０２が形成されており、この溝分離領域１０２によって、素子形成領域１０３と外縁領域１０４が電気的に分離されている。素子形成領域１０３には、溝分離領域１０２に沿ってバンプ電極１０９ａ〜１０９ｄが配置されており、このバンプ電極１０９ａ〜１０９ｄのそれぞれには、リード１１０ａ〜１１０ｄが接続されている。半導体チップは実際にはレジンで覆われているが、図３３ではレジンの図示を省略している。
【００６９】
例えば、図３３のバンプ電極１０９ａの断面を示したものが図３２であるが、図３２に示すように、アドレスドライバの製造初期においては、レジン１１１に溶剤が残存するため、リード１１０ａと外縁領域１０４との間にはリークパス１１２が存在しリーク電流が流れる。次に、図３３を見てわかるように、外縁領域１０４は半導体領域であり電流が流れるので、リークパス１１３が形成される。そして、再びレジンに含まれる溶剤が残存することにより、例えば、外縁領域１０４からレジンを介してリード１１０ｂにリークパスが形成される。したがって、リード１１０ａからレジン１１１を介して外縁領域１０４にリーク電流が流れ、このリーク電流が半導体領域よりなる外縁領域１０４を伝わる。その後、再び、レジンを介してリード１１０ｂに流れる。このようにして、例えば、リード１１０ａとリード１１０ｂとの間にリーク電流が流れることになる。このように複数のリード間でリーク電流が流れると正常にアドレスドライバが動作できなくなる問題点が発生する。このように、溝分離領域２０と溝分離領域２１を設けない従来の構造では、レジン１１１および外縁領域１０４を介して複数のリード間でリーク電流が発生する問題点があることがわかる。
【００７０】
そこで、本実施の形態１では、図１２に示すように、溝分離領域２０を設けている。これにより、外縁領域２３において、ガードリング１９よりも外側の領域をガードリング１９と電気的に絶縁することができる。したがって、外縁領域２０のインピーダンスを等価的に上昇させることができるので、外縁領域２３においてリーク電流を流れにくくすることができる。つまり、ガードリング１９は、金属膜から形成され外縁領域２３のインピーダンスを下げてしまうため、外縁領域２３にリーク電流を流れやすくしてしまうが、溝分離領域２０を設けることにより、ガードリング１９の外側領域をガードリング１９から電気的に絶縁することができる。このため、外縁領域２３をリーク電流が流れにくくすることができる。すなわち、リードと外縁領域２３の間に溶剤の揮発しきらないレジンを介してリークパスが発生しても、外縁領域２３のインピーダンスが高くなるので、その後、外縁領域２３内をリーク電流が伝わりにくくすることができる。なお、この溝分離領域２０を設けた点は、本実施の形態１の１つの特徴であるが、付加的要素といえる。つまり、外縁領域２３にガードリング１９を設けた場合に必要となる構成であるが、ガードリング１９は設けない場合もあるので、その場合は溝分離領域２０を設ける必要はない。
【００７１】
本実施の形態１の本質的な特徴は複数の溝分離領域２１を設けた点にある。図１２に示すように、この複数の溝分離領域２１は、溝分離領域２０に交差する方向に形成されており、外縁領域２３を複数の微小領域に細分化している。そして、複数の微小領域は溝分離領域２１によって電気的に絶縁されている。これにより、外縁領域２３にリークパスが形成されることを防止できるのである。この点について図１２を参照しながら説明する。
【００７２】
例えば、バンプ電極１１ｃに接続しているリード１４ｃと外縁領域２３の間に、溶剤の揮発しきらないレジンを介してリークパスが形成されたとする。同様に、バンプ電極１１ｄに接続しているリード１４ｄと外縁領域２３の間にも、溶剤の揮発しきらないレジンを介してリークパスが形成されたとする。つまり、図１２では、リード１４ｃと領域３１ａがレジンを介して導通し、リード１４ｄと領域３１ｂがレジンを介して導通することになる。
【００７３】
ここで、外縁領域２３は、溝分離領域２１によって互いに絶縁された微小領域に細分化されている。つまり、領域３１ａと領域３１ｂの間には、溝分離領域２１によって電気的に絶縁された微小領域が複数存在することになる。したがって、領域３１ａと領域３１ｂとは電気的に絶縁されているので、領域３１ａと領域３１ｂとを結ぶリークパスは形成されない。すなわち、リード１４ｃと領域３１ａあるいはリード１４ｄと領域３１ｂがレジンを介して導通したとしても、領域３１ａと領域３１ｂが電気的に絶縁されているので、リード１４ｃとリード１４ｄとを結ぶリークパスはつながらない。このため、リード１４ｃとリード１４ｄとの間のショート不良を防止することができるのである。以上のように、複数の溝分離領域２１を設けて外縁領域２３を電気的に絶縁された複数の微小領域に細分化することにより、リード間のショート不良を防止することができる。特に、プラズマディスプレイ装置に使用されるアドレスドライバでは、出力信号に高電圧が使用される。すなわち、バンプ電極１４ａ〜１４ｄにそれぞれ接続されているリード１４ａ〜１４ｄには、高電圧が印加される。このため、リード１４ａ〜１４ｄと外縁領域２３が溶剤の揮発しきらないレジンを介して導通しやすくなる。しかし、この場合であっても外縁領域２３を溝分離領域２１によって互いに電気的に絶縁された微小領域に細分化することができるので、外縁領域２３がリークパスとなることを防止できる。すなわち、レジンおよび外縁領域を介したリード１４ａ〜１４ｄ間のショート不良を防止できる。
【００７４】
本実施の形態１では、溝分離領域２１によって外縁領域２３を複数の微小領域に細分化しているが、溝分離領域２１の間隔は、複数のリード１４ａ〜１４ｄの間隔よりも狭くなっていることが望ましい。溝分離領域２１の間隔が狭ければ狭いほど複数のリード１４ａ〜１４ｄ間のショート不良を防止できるからである。なぜなら、例えば、図１２では、溝分離領域２１の間隔がリード１４ａ〜１４ｄの間隔よりも狭くなっているが、この場合、リード１４ｃと導通している領域３１ａとリード１４ｄと導通している領域３１ｂとの間に複数の微小領域が介在することになる。このため、領域３１ａと領域３１ｂの間でリークパスが生じにくくなることがわかる。つまり、溝分離領域２１の間隔を狭くすればするほど外縁領域２３にリークパスが形成されることを防止できる。
【００７５】
一方、溝分離領域２１の間隔をリード１４ａ〜１４ｄの間隔よりも広げると、例えば、図１２に示す領域３１ａと領域３１ｂが同じ微小領域に含まれることになってしまう。すると、同じ微小領域間ではリーク電流が流れてしまうので、リード１４ｃとリード１４ｄとの間にショート不良が発生してしまうことになる。このことから、溝分離領域２１の間隔は、リード１４ａ〜１４ｄの間隔よりも狭くすることが望ましい。
【００７６】
溝分離領域２１の間隔を狭くするほど望ましいといったが、極端に考えると、外縁領域２３をすべて絶縁領域にすることが考えられる。しかし、この場合、外縁領域２３をすべて絶縁領域にする製造工程が必要となりプロセスが複雑となる。これに対し、本実施の形態１では、溝分離領域２０および溝分離領域２１を形成している。溝分離領域２０および溝分離領域２１は、素子形成領域と外縁領域とを分離する溝分離領域１３と同様の構成をしている。したがって、従来から存在する溝分離領域１３を形成する工程で、溝分離領域２０および溝分離領域２１を形成することができるので、プロセスが複雑化することを防止できるのである。
【００７７】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００７８】
まず、図１３に示すように、ＳＯＩ基板（半導体ウェハ）を用意する。ＳＯＩ基板とは、絶縁体上に形成したシリコン単結晶を有する基板をいい、ＳＩＭＯＸ（Silicon Implanted Oxide）と呼ばれるＳＯＩ基板や貼り合せ基板と呼ばれるＳＯＩ基板がある。ＳＩＭＯＸと呼ばれるＳＯＩ基板は、シリコンよりなる半導体基板に酸素を高エネルギー（〜１８０Ｋｅｖ）および高濃度でイオン注入した後、高温熱処理することにより、半導体基板の内部に埋め込み酸化膜を形成した基板である。貼り合せ基板と呼ばれるＳＯＩ基板は、表面に酸化シリコン膜を形成したシリコンよりなる半導体基板と、もう１枚のシリコンよりなる基板を、酸化シリコン膜を介して熱圧着した後、片側の基板を途中まで研削・除去して作られた酸化シリコン膜上にシリコン単結晶層を有する基板である。ＭＩＳＦＥＴをＳＯＩ基板上に形成することで、完全に素子分離することができ、また、ソース領域あるいはドレイン領域の容量を低減することができるため、集積密度や動作速度の向上、高耐圧化やラッチアップフリー化を実現できる利点がある。図１３に示すように、ＳＯＩ基板は、シリコンよりなる支持基板４０上に埋め込み絶縁層４１が形成され、埋め込み絶縁層４１上に、例えば、シリコンよりなる活性層４２が形成されている。埋め込み絶縁層４１は、例えば、酸化シリコン膜から形成されている。
【００７９】
次に、図１４に示すように、活性層４２上に素子分離領域４４を形成する。素子分離領域は、素子が互いに干渉しないようにするために設けられる。この素子分離領域は、例えばＬＯＣＯＳ（local Oxidation of silicon）法を用いて形成することができる。例えば、ＬＯＣＯＳ法では、以下のようにして素子分離領域を形成している。すなわち、活性層４２上に窒化シリコン膜４３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜４３をパターニングする。パターニングは、素子分離領域を形成する領域に窒化シリコン膜４３が残らないように行なわれる。その後、ＳＯＩ基板に熱処理を施す。すると、窒化シリコン膜４３を形成しない領域では、活性層４２が酸化されて酸化シリコン膜よりなる素子分離領域４４が形成される。一方、窒化シリコン膜４３を形成した領域では、窒化シリコン膜４３の耐酸化性により酸化シリコン膜が形成されない。このようにして、窒化シリコン膜４３のパターニング形状にしたがって素子分離領域４４が形成される。
【００８０】
続いて、図１５に示すように素子分離領域４４を形成した活性層４２上にレジスト膜４５を形成する。そして、フォトリソグラフィ技術を使用することにより、レジスト膜４５をパターニングする。パターニングは、溝４６を形成する領域にレジスト膜４５が残らないように行なわれる。その後、パターニングしたレジスト膜４５をマスクにしたエッチングにより、溝４６を形成する。溝４６は活性層４２を貫通し、埋め込み絶縁層４１に達するように形成される。この溝４６には様々な種類のものがある。まず、素子形成領域と外縁領域とを分離するための溝、個々のＣＭＩＳＦＥＴ形成領域に分離する溝、および、本実施の形態１の特徴である外縁領域に形成される溝が形成される。すなわち、これらの溝が溝４６として形成される。
【００８１】
次に、図１６に示すように、ＳＯＩ基板上に酸化シリコン膜４７を形成し、溝４６の内部に酸化シリコン膜４７を埋め込む。その後、図１７に示すように、レジスト膜４５および窒化シリコン膜４３を除去することにより、溝分離領域４９〜５０を形成する。溝分離領域４８は、素子形成領域と外縁領域とを分離するためのものであり、溝分離領域４９は、個々のＣＭＩＳＦＥＴ形成領域に分離するものである。溝分離領域５０は外縁領域に形成される溝であり、本実施の形態１の特徴である溝である。この溝分離領域５０は、後述する工程で形成するガードリングを電気的に分離する機能を有する。溝分離領域５０は、溝分離領域４８と並行するように形成される。なお、図１７では、溝分離領域５０が図示されているが、外縁領域には、この溝分離領域５０に交差する方向、すなわち、溝分離領域５０から外縁領域の外側に向う方向に複数の溝分離領域（図示せず）が形成される。この溝分離領域（図示せず）は、図１７に示す断面図には現れないが、本実施の形態１の特徴であり、この溝分離領域（図示せず）と溝分離領域５０によって、外縁領域は互いに電気的に絶縁された複数の微小領域に細分化される。
【００８２】
次に、図１８に示すように、ＣＭＩＳＦＥＴ形成領域に不純物を導入してウェルを形成する。例えば、ＣＭＩＳＦＥＴ形成領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル５１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル５２を形成する。ｐ型ウェル５１は、例えばホウ素などのｐ型不純物をイオン注入法により活性層４２に導入することで形成される。同様に、ｎ型ウェル５２は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により活性層４２に導入することで形成される。
【００８３】
続いて、ｐ型ウェル５１の表面領域およびｎ型ウェル５２の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００８４】
次に、活性層４２上にゲート絶縁膜５３を形成する。ゲート絶縁膜５３は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５３は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５３を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜５３と活性層４２との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜５３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜５３に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が活性層４２側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、ＳＯＩ基板をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、ＳＯＩ基板の表面に酸化シリコン膜からなるゲート絶縁膜５３を形成した後、窒素を含む雰囲気中でＳＯＩ基板を熱処理し、ゲート絶縁膜５３とＳＯＩ基板との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８５】
また、ゲート絶縁膜５３は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜５３として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜５３の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜５３として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８６】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００８７】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８８】
続いて、ゲート絶縁膜５３上にポリシリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜中にホウ素などのｐ型不純物を導入する。
【００８９】
次に、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極５４ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極５４ｂを形成する。
【００９０】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極５４ａには、ポリシリコン膜中にｎ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極５４ｂには、ポリシリコン膜中にｐ型不純物が導入されている。このため、ゲート電極の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００９１】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極５４ａに整合した浅いｎ型不純物拡散領域５５を形成する。浅いｎ型不純物拡散領域５５は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域５６を形成する。浅いｐ型不純物拡散領域５６は、ｐチャネル型ＭＩＳＦＥＴのゲート電極５４ｂに整合して形成される。この浅いｐ型不純物拡散領域５６は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００９２】
次に、ＳＯＩ基板上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール５７をゲート電極５４ａ、５４ｂの側壁に形成する。サイドウォール５７は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【００９３】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール５７に整合した深いｎ型不純物拡散領域５８を形成する。深いｎ型不純物拡散領域５８は、半導体領域である。この深いｎ型不純物拡散領域５８と浅いｎ型不純物拡散領域５５によってソース領域が形成される。同様に、深いｎ型不純物拡散領域５８と浅いｎ型不純物拡散領域５５によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域５５と深いｎ型不純物拡散領域５８で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００９４】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール５７に整合した深いｐ型不純物拡散領域５９を形成する。この深いｐ型不純物拡散領域５９と浅いｐ型不純物拡散領域５６によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００９５】
このようにして、深いｎ型不純物拡散領域５８および深いｐ型不純物拡散領域５９を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００９６】
その後、半導体基板上にコバルト膜を形成する。このとき、ゲート電極５４ａ、５４ｂに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域５８および深いｐ型不純物拡散領域５９にもコバルト膜が直接接する。
【００９７】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極５４ａ、５４ｂを構成するポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜６０を形成する。これにより、ゲート電極５４ａ、５４ｂはポリシリコン膜とコバルトシリサイド膜６０の積層構造となる。コバルトシリサイド膜６０は、ゲート電極５４ａ、５４ｂの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域５８および深いｐ型不純物拡散領域５９の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜６０が形成される。このため、深いｎ型不純物拡散領域５８および深いｐ型不純物拡散領域５９においても低抵抗化を図ることができる。
【００９８】
そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、コバルトシリサイド膜６０を形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００９９】
次に、図２０に示すように、ＳＯＩ基板の主面上に層間絶縁膜６１となる酸化シリコン膜を形成する。この酸化シリコン膜は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１００】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜にコンタクトホールを形成する。そして、コンタクトホールの底面および内壁を含む酸化シリコン膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０１】
続いて、コンタクトホールを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグ６２を形成することができる。
【０１０２】
次に、酸化シリコン膜およびプラグ６２上にチタン／窒化チタン膜、銅を含有するアルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線６４を形成する。その後、同様にして、配線６４上に層間絶縁膜６３を形成し、この層間絶縁層６３上に第２層配線を形成する。この配線工程で配線が形成されるが、外縁領域においてはガードリング６５が形成される。ガードリング６５は、溝分離領域４８と溝分離領域５０の間に形成される。したがって、外縁領域は溝分離領域５０によってガードリング６５と電気的に絶縁される。
【０１０３】
その後、ＳＯＩ基板上に表面保護膜６６を形成する。そして、表面保護膜６６にパッド（配線）に達する開口部を形成し、この開口部に、例えば、めっき法を用いて金膜を形成する。これにより、バンプ電極６７を形成することができる。このようにして、本実施の形態１におけるアドレスドライバ（半導体装置）を形成したＳＯＩ基板（半導体ウェハ）を取得することができる。
【０１０４】
図２１は、アドレスドライバを形成したＳＯＩ基板の一部を示す平面図である。図２１に示すようにＳＯＩ基板には、複数のチップ領域６８が形成されており、個々のチップ領域６８に半導体チップとなるアドレスドライバが形成されている。個々のチップ領域６８には、チップ領域６８の外周部の内側に溝分離領域４８が形成されており、この溝分離領域４８より内側領域が素子形成領域となっている。また、溝分離領域４８より外側領域が外縁領域となっている。素子形成領域には、溝分離領域４８に沿ってバンプ電極６７が形成されている。一方、外縁領域においては、溝分離領域４８の外側にガードリング６５が形成されており、このガードリング６５を囲むように溝分離領域５０が形成されている。そして、溝分離領域５０から外側領域に向って複数の溝分離領域６９が形成されている。すなわち、溝分離領域５０に交差する方向に複数の溝分離領域６９が形成されている。このようなＳＯＩ基板をダイシングライン７０に沿ってダイシングすることにより、個々の半導体チップに個片化する。ここで、図２１の領域７１を拡大した図を図２２に示す。
【０１０５】
図２２には、溝分離領域５０と溝分離領域６９が示されている。溝分離領域６９はダイシングライン７０にまで達していないことがわかる。すなわち、ダイシングライン７０上には、通常、ＴＥＧと呼ばれる検査パターンが形成されるので、この検査パターンをダイシングライン７０上に形成できるように溝分離領域６９はダイシングライン７０にまで形成されていない。しかし、溝分離領域６９は半導体チップに個片化した場合、半導体チップの外端部にまで達している必要がある。つまり、溝分離領域６９によって外縁領域を互いに絶縁された複数の微小領域に細分化する必要があるため、溝分離領域６９は半導体チップの外端部にまで達していなければならない。そこで、本実施の形態１では、溝分離領域６９は、ダイシングライン７０にまで達していないが、切断線７２にまでは達するように形成される。つまり、ダイシングはブレードと呼ばれる刃を用いて行なわれるが、ブレードによる切断ではある程度の切幅が存在する。この切幅を表したものが切断線７２であり、この切断線７２まで達するように溝分離領域６９が形成されていれば、ＳＯＩ基板を半導体チップに個片化した場合、外端部にまで溝分離領域６９を形成することができるので問題はない。
【０１０６】
なお、ダイシングライン７０に形成する検査パターンはダイシングラインのすべての領域に形成する訳ではないので、検査パターンを形成しない領域においては、図２３に示すように、隣り合うチップ領域間に溝分離領域６９が形成されるように構成してもよい、すなわち、溝分離領域６９はダイシングライン７０を横切るように形成してもよい。これにより、確実に溝分離領域６９を半導体チップの外端部に達するように形成することができる。
【０１０７】
このようにして、ＳＯＩ基板はダイシングにより、個々の半導体チップに個片化される。次に、個片化した半導体チップをフレキシブル基板に実装（ＴＣＰ実装）する工程について説明する。図２４は、実装工程の流れを示すフローチャートである。
【０１０８】
図２５に示すように、半導体チップ７５をフレキシブル基板７６に形成された穴に配置し、フレキシブル基板７６に形成されたリード７８を半導体チップ７５に形成されたバンプ電極（図示せず）に接続する（図２４のＳ１０１）。この接続には、ボンディングツール８０によってリード７８の先端部とバンプ電極とを圧着することにより行なわれる。なお、リード７８はフレキシブル基板７６に接着剤７７を用いて接続され、さらに、リード７８の表面はソルダレジスト７９が形成されている。
【０１０９】
続いて、リード７８とバンプ電極が確実に接続されているかボンディング検査を行なう（図２４のＳ１０２）。そして、リード７８とバンプ電極の接続が確認されると、次に、図２６に示すように、ポッティングを行なう（図２４のＳ１０３）。図２６では、半導体チップ７５上にノズル８１を用いてレジン（樹脂）８２を滴下する様子が示されている。レジン８２は樹脂と溶剤を含むものであり、溶剤としては、キシレン、トルエンあるいはメチルエチルケトンなどがある。これらの溶剤は導電性を有するため、レジンで樹脂封止した後、ベークなどの熱処理を行なって溶剤を除去することによりレジンを硬化させている。すなわち、レジンは溶剤を揮発させることで絶縁性が増すとともに硬化するため、レジンで樹脂封止した後は熱処理（仮キュア）が行なわれる（図２４のＳ１０４）。
【０１１０】
その後、マーキングを行い（図２４のＳ１０５）、熱処理（本キュア）を行なう（図２４のＳ１０６）。熱処理は、図２７に示すように、半導体チップ７５を接続したフレキシブル基板７６ごと加熱し、レジン８２を硬化させるとともに、レジン８２に含まれる溶剤を揮発させるように行なわれる。なお、熱処理（本キュア）とマーキングは工程順を逆にして行なわれることもある。
【０１１１】
このようにして、半導体チップ７５をフレキシブル基板７６に実装することができ、本実施の形態１におけるアドレスドライバを製造することができる。その後は、電気的特性テストが実施され（図２４のＳ１０７）、続いて、外観検査が実施される（図２４のＳ１０８）。電気的特性テストおよび外観検査で良品と判断された場合は、梱包され出荷される（図２４のＳ１０９）。
【０１１２】
上述したように半導体チップをレジンで封止する。このとき、レジンに含まれる導電性の溶剤を除去して硬化させるため、熱処理が行なわれる。しかし、熱処理を行なっても、アドレスドライバが製造された初期段階においては、レジン中に溶剤が残り絶縁性が確保されない場合がある。この状態でアドレスドライバを動作させると、リードと外縁領域がレジンを介して導通し、さらに、外縁領域がリークパスとなり、再び、レジンを介して異なるリードが外縁領域と導通することになる。結局、レジンと外縁領域を介してリード間にリーク電流が流れることになる。この現象は、レジンに含まれている溶剤が揮発しきらない製造の初期段階で生じるものであり、溶剤が充分に揮発した後は問題とならないものである。しかし、製造の初期段階でもアドレスドライバが正常に動作しないことは問題である。そこで、本実施の形態１では、リークパスとなる外縁領域に複数の溝分離領域を形成し、外縁領域を互いに絶縁された複数の微小領域に細分化することにより、レジンを介した導通が生じても、外縁領域でリークパスを遮断することができる。これにより、リード間のリーク電流の発生を防止できる。
【０１１３】
このように本実施の形態１によれば、レジンに含まれる溶剤が揮発しきらないことに起因したリード間のリーク電流の発生を防止することができる。特に、本実施の形態１は、半導体チップをレジンで封止した後に行なわれる電気的特性テストで有効に作用する。本実施の形態１では、実際にアドレスドライバが製品として出荷された直後の初期段階において、リード間のリーク電流の発生を防止する効果が得られる。しかし、レジンで封止した後、最初にアドレスドライバを動作させるのは電気的特性テストのときである。この電気的特性テストにおいて、レジンに含まれる溶剤が揮発しきらないことでリード間にリーク電流が発生すると、不良品と判断される。しかし、実際には、レジンに含まれる溶剤が揮発すれば問題とならないものであり、不良品と判断することは妥当ではない。つまり、レジンに含まれる溶剤が揮発しきらないことでリード間に発生するショート不良と、本来の構造的欠陥によるショート不良が電気的特性テストで区別できなくなり、電気的特性テストの信頼性が低下する。そこで、本実施の形態１に示す対策を施したアドレスドライバによれば、レジンに含まれる溶剤が揮発しきらないことに起因したリード間のリーク電流の発生を防止することができる。このため、製造の初期段階で行なわれる電気的特性テストでも、レジンに含まれる溶剤が揮発しきらないことでリード間に発生するショート不良が起こらないため、本来の構造的欠陥に基づくリード間のショート不良だけを検出することができる。これにより、電気的特性テストにおける検査の信頼性を向上することができる。
【０１１４】
なお、本実施の形態１によれば、リード間のリーク電流を防止するために、金膜よりなるバンプ電極の高さを高くする必要がないため、製造コストを上昇させることなく、リード間のリーク電流の発生を防止できる。また、リード間のリーク電流を防止するために、外縁領域の幅を長くする必要もないので、同様に、製造コストを上昇させることなく、リード間のリーク電流の発生を防止できる。
【０１１５】
また、これは類似の工程を持つＣＯＦ（Chip On Film）でも同様な問題を持ち、同様な手法で対応できることは明らかである。
【０１１６】
（実施の形態２）
前記実施の形態１では、ガードリングに交差する方向に複数の溝分離領域を形成する例について説明したが、本実施の形態２では、ガードリングと並行する方向に複数の溝分離領域を形成する例について説明する。
【０１１７】
図２８は、本実施の形態１における半導体チップの外端部近傍を示す平面図である。図２８において、前記実施の形態１と異なる点は、複数の溝分離領域８５を設けている点である。すなわち、素子形成領域２２と外縁領域２３とを分離する溝分離領域１３が形成されている点は前記実施の形態１と同様である。そして、外縁領域２３には、溝分離領域１３と並行するようにガードリング１９が形成され、このガードリング１９の外側に複数の溝分離領域８５が形成されている。前記実施の形態１では、ガードリング１９の外側に形成する溝分離領域をガードリング１９に交差する方向に形成したが、本実施の形態２では、ガードリング１９の外側に形成する溝分離領域８５はガードリング１９に並行に形成されている。このように複数の溝分離領域８５を形成することによっても、外縁領域２３を複数の微小領域に細分化することができる。つまり、溝分離領域８５によって外縁領域２３を構成する活性層の幅が狭くなるので、抵抗値を上昇させることができる。つまり、複数の溝分離領域８５を設け、各溝分離領域８５の間隔を狭くすることにより、チップ断面に露出する外縁領域２３のインピーダンスを大きくすることができる。そして、ダイシングによるカッティングのバラツキでチップ断面に露出する外縁領域２３を構成する活性層の幅のバラツキを複数設置された溝分離領域８５間の間隔以下に抑えることができる。このため、外縁領域２３を構成する活性層の幅を狭く保つことができ抵抗値を高く保持することができる。このため、前記実施の形態１と同様に、リード間のリーク電流の発生を防止できる。
【０１１８】
例えば、図２８において、複数の溝分離領域８５で分離されたあるライン状領域がレジンを介してリードと導通しているとする。また、別のリードでもあるライン状領域がレジンを介してリードと導通しているとする。この場合、チップ断面の露出している外縁領域２３を構成する活性層の幅が各溝分離領域８５の間隔以下で抵抗値が高いのでリード間にリーク電流が発生しにくいのである。
【０１１９】
図２９は、図２８のＡ−Ａ線で切断した断面を示す断面図である。図２９もほぼ前記実施の形態１と同様であるが、外縁領域２３のガードリング１９の外側に複数の溝分離領域８５が形成されていることがわかる。この溝分離領域８５によって、外縁領域２３が互いに絶縁された複数の微小領域に細分化されることがわかる。
【０１２０】
以上のように、本実施の形態２によっても、レジンに含まれる溶剤が揮発しきらないことでリード間に発生するショート不良を防止できることがわかる。
【０１２１】
（実施の形態３）
本実施の形態３は、前記実施の形態１と前記実施の形態２とを組み合わせた例である。図３０は、本実施の形態３における半導体チップの外端部近傍を示す平面図である。図３０において、前記実施の形態１および前記実施の形態２と異なる点は、複数の溝分離領域８６と複数の溝分離領域８７を設けている点である。すなわち、素子形成領域２２と外縁領域２３とを分離する溝分離領域１３が形成されている点は前記実施の形態１および前記実施の形態２と同様である。そして、外縁領域２３には、溝分離領域１３と並行するようにガードリング１９が形成され、このガードリング１９の外側に複数の溝分離領域８６と溝分離領域８７が形成されている。本実施の形態３では、ガードリング１９に並行する方向に形成されている溝分離領域８６とガードリング１９に交差する方向に形成されている溝分離領域８７とを有している。これにより、外縁領域２３を縦横の両方向に細分化できるので、さらに、外縁領域２３のインピーダンスを上昇させることができる。
【０１２２】
図３１は、図３０のＡ−Ａ線で切断した断面を示す断面図である。図３１も前記実施の形態１と同様であるが、外縁領域２３のガードリング１９の外側に複数の溝分離領域８６および溝分離領域８７が形成されていることがわかる。この溝分離領域８６および溝分離領域８７によって、外縁領域２３が互いに絶縁された複数の微小領域に細分化されることがわかる。
【０１２３】
以上のように、本実施の形態３によっても、レジンに含まれる溶剤が揮発しきらないことでリード間に発生するショート不良を防止できることがわかる。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１２５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１２６】
【図１】本発明の実施の形態１における半導体装置（アドレスドライバ）の回路構成を示す回路ブロック図である。
【図２】図１の出力部の回路構成の一例を示す回路図である。
【図３】図２における入力と出力との関係を示す表である。
【図４】実施の形態１における半導体チップを示す平面図である。
【図５】半導体チップを実装基板に実装した状態を示す図である。
【図６】図５の半導体チップ近傍を拡大した拡大図である。
【図７】図６のＡ−Ａ線で切断した断面図である。
【図８】図６の一部を拡大した拡大図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図８のＢ−Ｂ線で切断した断面図である。
【図１１】リードを接続した半導体チップの外端部近傍を示す斜視図である。
【図１２】リード間にリーク電流が発生することを防止できることを説明する図である。
【図１３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】半導体ウェハのチップ領域を示す図である。
【図２２】図２１の一部を拡大した拡大図である。
【図２３】図２２の変形例を示す図である。
【図２４】半導体チップをフレキシブル基板に実装する工程の流れを示すフローチャートである。
【図２５】半導体チップのバンプ電極にリードを圧着する様子を示す断面図である。
【図２６】フレキシブル基板に接続した半導体チップにレジンを滴下する様子を示す断面図である。
【図２７】半導体チップを搭載したフレキシブル基板に熱処理を施す様子を示す断面図である。
【図２８】実施の形態２における半導体チップの外端部近傍を示す平面図である。
【図２９】図２８のＡ−Ａ線で切断した断面図である。
【図３０】実施の形態３における半導体チップの外端部近傍を示す平面図である。
【図３１】図３０のＡ−Ａ線で切断した断面図である。
【図３２】本発明者らが検討した図であって、半導体チップの外端部近傍を示す断面図である。
【図３３】本発明者らが検討した図であって、半導体チップの外端部近傍を示す平面図である。
【符号の説明】
【０１２７】
１  回路
２  シフトレジスタ
３  ラッチ回路
４  コントロール回路
５  プリバッファ
６  レベルシフト回路
７  ドライバ
８  出力部
１０  半導体チップ
１１  バンプ電極
１１ａ〜１１ｄ  バンプ電極
１２  フレキシブル基板
１３  溝分離領域
１４  リード
１４ａ〜１４ｄ  リード
１５  領域
１６  接着剤
１７  ソルダレジスト
１８  レジン
１９  ガードリング
２０  溝分離領域
２１  溝分離領域
２２  素子形成領域
２３  外縁領域
２５  支持基板
２６  埋め込み絶縁層
２７  層間絶縁膜
２８  表面保護膜
２９  パッド
３０  レジン
３１ａ  領域
３１ｂ  領域
４０  支持基板
４１  埋め込み絶縁層
４２  活性層
４３  窒化シリコン膜
４４  素子分離領域
４５  レジスト膜
４６  溝
４７  酸化シリコン膜
４８  溝分離領域
４９  溝分離領域
５０  溝分離領域
５１  ｐ型ウェル
５２  ｎ型ウェル
５３  ゲート絶縁膜
５４ａ  ゲート電極
５４ｂ  ゲート電極
５５  浅いｎ型不純物拡散領域
５６  浅いｐ型不純物拡散領域
５７  サイドウォール
５８  深いｎ型不純物拡散領域
５９  深いｐ型不純物拡散領域
６０  コバルトシリサイド膜
６１  層間絶縁膜
６２  プラグ
６３  層間絶縁膜
６４  配線
６５  ガードリング
６６  表面保護膜
６７  バンプ電極
６８  チップ領域
６９  溝分離領域
７０  ダイシングライン
７１  領域
７２  切断線
７５  半導体チップ
７６  フレキシブル基板
７７  接着剤
７８  リード
７９  ソルダレジスト
８０  ボンディングツール
８１  ノズル
８２  レジン
８５  溝分離領域
８６  溝分離領域
８７  溝分離領域
１００  支持基板
１０１  埋め込み絶縁層
１０２  溝分離領域
１０３  素子形成領域
１０４  外縁領域
１０５  層間絶縁膜
１０６  ガードリング
１０７  パッド
１０８  表面保護膜
１０９ａ  バンプ電極
１１０ａ  リード
１１１  レジン
１１２  リークパス
１１３  リークパス
Ａ１〜Ａ３  データ入力端子
ＯＵＴ１〜１９２  出力端子
ＩＮ１〜３  入力（出力部入力）
ＣＬＫ  クロック
ＬＡＴ  ラッチ制御信号
ＳＵＳ  データ入力端子
ＳＴＢ  データ入力端子
ＶＤＤ１  ロジック電源
ＶＤＤ２  高圧電源
Ｍ１、Ｍ２、Ｍ６、Ｍ８  ｎチャネルトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ７  ｐチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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