【手続補正書】
【提出日】平成21年4月20日(2009.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、前記メモリセルにおいて不良セルが存在した場合に救済可能で独立で動作可能な複数の冗長メモリと、
前記複数の冗長メモリの少なくとも１つが不良セルを有していた場合に当該冗長メモリを救済するための救済情報を格納し、前記冗長メモリの救済処理を行う救済処理部とを備え、
前記救済情報は、シリアルに前記救済処理部に格納され、かつ、前記複数の冗長メモリで共有されている
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記救済処理部を共有する複数の前記冗長メモリは、ビット構成またはワード構成が各々で異なるものであって、前記救済処理部の情報の一部または全部を共有化している
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記救済処理部は、格納された前記救済情報によってプログラムされる電気ヒューズ素子を有する
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記救済処理部は、格納された前記救済情報によって記憶データが設定される不揮発性メモリ素子を有する
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記救済処理部は、当該半導体装置の電源がオフされた場合に、前記救済情報を保持するように構成されている
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
チップ内に前記救済処理部が複数存在し、かつ、この複数の救済処理部は、一の救済処理部のデータ出力端子が他の救済処理部のデータ入力端子と接続され、当該他の救済処理部のデータ出力端子がさらに別の救済処理部のデータ入力端子と接続されているというように、順次接続されている
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記複数の救済処理部間の接続において、データ保持用のラッチ回路が設けられている
ことを特徴とする半導体装置。
【請求項８】
請求項１において、
前記救済処理部は、前記救済情報を格納可能に構成された救済情報格納部をそれぞれ有する複数の不良救済部を有し、
前記救済情報は、データ転送動作に応じてシリアルに前記救済情報格納部に格納される
ことを特徴とする半導体装置。
【請求項９】
請求項８において、
前記複数の冗長メモリは、それぞれ、前記救済処理部が有する不良救済部のうち必要とする不良救済部のみと接続されている
ことを特徴とする半導体装置。
【請求項１０】
請求項８において、
前記複数の冗長メモリの検査を行い、不良セルが存在すると判定したとき、前記救済情報を出力するテスト回路を備え、
前記テスト回路は、前記救済情報をシリアルに出力するものであり、
前記救済処理部は、前記テスト回路からシリアルに出力された前記救済情報を、前記救済情報格納部に、そのデータ転送動作を用いて格納する
ことを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記テスト回路は、前記冗長メモリ毎に少なくともパス、救済可能、および救済不可の判定を行なうものであり、当該前記冗長メモリ毎の判定結果に基づいて、前記テスト回路から出力される救済情報を前記救済処理部に格納するか否かを制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１０において、
前記テスト回路は、前記救済処理部を共有する全ての前記冗長メモリの検査結果に基づいて少なくともパス、救済可能、および救済不可の判定を行なうものであり、当該判定結果に基づいて、前記テスト回路から出力される救済情報を前記救済処理部に格納するように、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１３】
請求項１１において、
前記冗長メモリ毎の判定結果が救済可能判定の場合のみ、前記テスト回路から出力される救済情報を前記救済処理部に格納するように、前記テスト回路が出力する救済制御信号に応じて、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１１において、
前記救済処理部を共有する前記複数の冗長メモリの判定結果において、救済可能判定が２回以上行なわれた場合は、救済不可の判定をするように制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記救済処理部を共有する前記複数の冗長メモリの判定結果において、１回目の救済判定時の救済アドレスを保持しておき、２回目以降の救済判定時の救済アドレスとの一致の判定を行い、一致した場合は救済不可の判定をしないように制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１６】
請求項１１において、
前記救済処理部の使用状態に関係なく、前記テスト回路から出力される救済情報を前記救済処理部に格納するように、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１７】
請求項１１において、
前記救済処理部を共有する他の前記冗長メモリにより、前記救済処理部が既に救済情報を格納しているか否かを判断し、格納されていない場合にのみ、前記テスト回路から出力される救済情報を前記救済処理部に格納するように、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項１８】
請求項１１において、
前記救済情報格納部のデータ転送動作は、与えられたクロック信号に従って実行されるものであり、
前記クロック信号の有効／無効を、前記テスト回路が出力する判定結果である救済制御信号に応じて制御するクロック制御部を備えた
ことを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記クロック信号の有効／無効を、与えられた取込制御信号と前記救済制御信号に応じて制御するクロック制御部を備えた
ことを特徴とする半導体装置。
【請求項２０】
請求項１９において、
当該半導体装置の外部から、前記取込制御信号を入力するための外部入力端子を備えた
ことを特徴とする半導体装置。
【請求項２１】
請求項１８において、
前記複数の冗長メモリと、当該複数の冗長メモリが共有する前記救済処理部および前記クロック制御部からなる構成を１つの救済単位とし、これを複数備え、
前記テスト回路は、当該救済単位毎に前記救済情報と前記救済制御信号を出力するものであり、前記救済単位毎に前記テスト回路から出力される救済情報を各々前記救済処理部に格納するように、制御可能に構成されている
ことを特徴とする半導体装置。
【請求項２２】
請求項１８において、
前記複数の冗長メモリと、当該複数の冗長メモリが共有する前記救済処理部からなる構成を１つの救済単位とし、これを複数備え、
当該複数の救済単位間で各々が有する前記救済処理部の前記救済情報格納部が、データを順次転送可能なようにシリアルに接続されており、共通の前記クロック制御部を用いて、前記テスト回路から転送される前記救済情報を前記複数の救済単位間で順次転送可能である
ことを特徴とする半導体装置。
【請求項２３】
請求項２２において、
前記複数の救済単位と、前記クロック制御部からなる構成を１つの転送単位とし、これを複数備え、前記の複数の転送単位で前記テスト回路を共有する
ことを特徴とする半導体装置。
【請求項２４】
請求項１０において、
前記冗長メモリの動作、および前記テスト回路による前記冗長メモリの検査は、第１のクロックに従って実行され、前記救済情報の格納動作は、前記第１のクロックと異なる第２のクロックに従って実行される
ことを特徴とする半導体装置。
【請求項２５】
請求項２４において、
前記救済情報の格納動作において、前記テスト回路に前記第２のクロックが与えられる一方、前記クロック制御部に前記第２のクロックの逆相のクロックが与えられる
ことを特徴とする半導体装置。
【請求項２６】
請求項１０において、
当該半導体装置の外部から、救済情報を入力するための救済情報外部入力端子と、
前記テスト回路から出力された救済情報と、前記救済情報外部入力端子に入力された救済情報とのいずれかを選択し、前記救済処理部に与えるセレクタとを備えた
ことを特徴とする半導体装置。
【請求項２７】
請求項２６において、
当該外部入力切替信号がイネーブル状態の場合、前記クロック信号の有効／無効を、前記救済制御信号および前記取込制御信号に応じず、外部入力切替信号に応じて制御するクロック制御部を備えた
ことを特徴とする半導体装置。
【請求項２８】
請求項２７において、
前記外部入力切替信号が、前記セレクタの切り替えをも制御し、前記外部入力切替信号がイネーブル状態になると、前記救済情報外部入力端子に入力された救済情報が選択される
ことを特徴とする半導体装置。
【請求項２９】
請求項１０において、
前記救済処理部に与えられる救済情報を、当該半導体装置の外部に出力するための救済情報外部出力端子を備えた
ことを特徴とする半導体装置。
【請求項３０】
請求項１０において、
前記テスト回路の判定結果が救済不可の場合、以降の全検査が不要であることを示す検査終了信号を出力する
ことを特徴とする半導体装置。
【請求項３１】
請求項１０において、
前記救済処理部は、前記救済情報が格納された後に、検査対象となる前記全冗長メモリの前記判定結果に基づいて、前記冗長メモリの救済処理を行う
ことを特徴とする半導体装置。
【請求項３２】
請求項３１において、
複数の電圧条件で検査を実施する場合、電圧条件毎に当該判定処理から前記救済処理までの一連の検査が実施される
ことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】半導体装置
【技術分野】
【０００１】
本発明は、半導体装置における冗長メモリの救済方式に関するものであり、特に、チップ内の不良セルが自己修復可能なシステムに関する。
【背景技術】
【０００２】
従来から、メモリ内に不良が存在したとき、チップ内に組み込んだテスト回路動作を通じて、その不良箇所を回避するための情報を抽出し、その情報を用いて不揮発性素子を溶断する方法が、提案されている。（例えば、特許文献１参照）。
【特許文献１】特開平６−８４３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
システムＬＳＩの大規模化に伴い、チップ内に搭載されるメモリの容量や個数が増加している。また、チップ内に搭載される救済可能な冗長メモリの数も増加している。しかしながら、例えば、特願２００５−１５５５１１号に示された関連技術では、冗長メモリ数と救済処理部とが一対一に対応した構成であるため、冗長メモリ数の増加に伴って救済処理部も同数だけ増加して、チップ面積が益々増加する傾向にある。
【０００４】
また、上の関連技術の構成では、不良救済部がそれぞれ有する救済情報格納部がシリアル接続されており、テスト回路から出力される救済情報は、シフト動作によって各救済情報格納部に格納されるため、救済情報の転送時間は不良救済部の数に比例して長くなる。
【０００５】
さらに、救済情報格納部に格納された情報を基にして例えば電気ヒューズのプログラム動作を行う場合、電気ヒューズを同時並列的に切断するとＩＲドロップ等の影響により回路動作に影響を与えるため、シリアル接続された構成に基づいて、電気ヒューズを順次溶断する。このため、電気ヒューズの切断時間も不良救済部の数に比例して長くなる。
【０００６】
前記の問題に鑑み、本発明は、チップ内の不良セルが自己修復可能なシステムを含む半導体装置において、回路面積の増加を抑制しつつ、冗長メモリの不良を救済するための救済情報の転送時間、および電気ヒューズの切断時間を短縮することを課題とする。
【課題を解決するための手段】
【０００７】
前記の課題を解決するため、本発明は、半導体装置として、複数のメモリセルを有し、前記メモリセルにおいて不良セルが存在した場合に救済可能で独立で動作可能な複数の冗長メモリと、前記複数の冗長メモリの少なくとも１つが不良セルを有していた場合に当該冗長メモリを救済するための救済情報を格納し、前記冗長メモリの救済処理を行う救済処理部とを備え、前記救済情報は、シリアルに前記救済処理部に格納され、かつ、前記複数の冗長メモリで共有されているものである。
【０００８】
そして、前記本発明に係る半導体装置において、前記救済処理部は、前記救済情報を格納可能に構成された救済情報格納部をそれぞれ有する複数の不良救済部を有し、前記救済情報は、データ転送動作に応じてシリアルに前記救済情報格納部に格納されるのが好ましい。
【０００９】
さらに、前記本発明に係る半導体装置は、前記複数の冗長メモリの検査を行い、不良セルが存在すると判定したとき、前記救済情報を出力するテスト回路を備え、前記テスト回路は、前記救済情報をシリアルに出力するものであり、前記救済処理部は、前記テスト回路からシリアルに出力された前記救済情報を、前記救済情報格納部に、そのデータ転送動作を用いて格納するのが好ましい。
【発明の効果】
【００１０】
本発明によると、チップ内の不良セルが自己修復可能なシステムを含む半導体装置において、回路面積の増加を抑制しつつ、冗長メモリの不良を救済するための救済情報の転送時間、およびヒューズの切断時間を短縮することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。図１において、１１，１２は複数のメモリセルを有し、かつ、不良のメモリセル（不良セル）を救済するための機能を有する冗長メモリ、２１は冗長メモリ１１，１２を含む複数の冗長メモリの救済処理を行う救済処理部である。救済処理部２１は冗長メモリ１１，１２を含む複数の冗長メモリによって共有されている。なお、冗長メモリ１１，１２以外の冗長メモリは、簡略化のために、図示は省いている。冗長メモリ１１，１２を含む複数の冗長メモリによって、冗長メモリ共有グループ１が構成されている。ここでは、冗長メモリ１１，１２を含む複数の冗長メモリは、独立で動作可能であるものとする。
【００１３】
救済処理部２１は複数の不良救済部２１１，２１２，…，２１ｘを備えている。各不良救済部２１１，２１２，…，２１ｘは、救済情報格納部としてのシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘと、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘとを有している。シフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘに格納された救済情報は、電気ヒューズ素子Ｆ１１，Ｆ１２，…，Ｆ１ｘのプログラム情報としてそれぞれ用いられる。
【００１４】
救済処理部２１において、シフトレジスタ回路Ｌ１１，Ｌ1２，…，Ｌ１ｘは、データを順次転送可能なように、シリアルに接続されている。救済処理部２１における各不良救済部２１１，２１２，…，２１ｘは、電気ヒューズ素子を備えることによって、半導体装置の電源がオフされた場合であっても、救済情報が保持されるように、構成されている。なお、電気ヒューズ素子の代わりに、シフトレジスタ回路に格納された救済情報によって記憶データが設定される不揮発性メモリ素子を、設けてもかまわない。また、図１では、不良救済部における救済情報格納部は、シフトレジスタ回路によって構成されているが、データを順次転送可能なようにシリアルに接続可能な記憶手段であれば、どのようなものであってもかまわない。
【００１５】
テスト回路３０は、冗長メモリ１１，１２の検査を行う検査部３１と、不良セルを救済するための救済情報Ｓ３を出力する出力部３２とを備えている。検査部３１は、検査外部信号群ＴＥを受け、テスター制御によって、アドレス信号、データ入出力信号および制御信号等からなる検査内部信号群Ｓ１を用いて、冗長メモリ１１，１２に対して所望の検査を実施する。そして、パスかフェイルかを判定し、かつフェイルの場合に冗長救済が可能か否かの判定を行い、検査結果情報Ｓ２を出力する。なお、検査結果情報Ｓ２は、少なくともパスかフェイルかが明確で、かつフェイルの場合に冗長救済が可能か否かが明確な情報を少なくとも含んでいればよい。出力部３２は、検査結果情報Ｓ２を用いて、冗長救済が可能な場合は救済情報Ｓ３をシリアルに出力する。なお、出力部３２は、例えば冗長救済ができない場合に、救済には実質的に用いられない情報を出力してもかまわない。
【００１６】
テスト回路３０は、救済制御信号Ｓ６として“Ｈ”を出力することによって、救済情報Ｓ３を救済処理部２１に格納するよう制御する。このとき、救済制御信号Ｓ６として“Ｈ”を出力する条件は、テスト回路３０内で回路的に設定すればよい。第１の設定として、検査部３１での判定結果が救済可能のときのみ、救済制御信号Ｓ６として“Ｈ”を出力するものとしてもよい。
【００１７】
また、第２の設定として、第１の設定条件に加えて、救済可能判定が２回以上となったときは、救済制御信号Ｓ６として“Ｈ”を出力しないように設定してもよい。すなわち、２個以上の冗長メモリに対して救済可能と判定したとき、救済不可と判定するようにしてもよい。
【００１８】
さらに、第３の設定条件として、第２の設定条件に加えて、１回目に救済可能判定が成された際の救済アドレスと、２回目以降の救済可能判定が成された際の救済アドレスとを比較し、一致したときは、救済可能と判定して救済制御信号Ｓ６として“Ｈ”を出力する一方、一致しなかったときは、救済不可と判定して救済制御信号Ｓ６として“Ｌ”を出力するように設定してもよい。
【００１９】
なお、救済制御信号Ｓ６と取込制御信号ＣＮのいずれかが“Ｌ”のときは、クロックＳ５は“Ｌ”レベルに固定される。
【００２０】
また、テスト回路３０は、判定結果が救済不可のとき、以降の検査が不要であることを示す検査終了信号を出力するようにしてもよい。
【００２１】
６２は半導体装置の外部から、取込制御信号ＣＮを入力するための外部入力端子、６３は半導体装置の外部から救済情報ＥＸＩＮを入力するための救済情報外部入力端子、６４は救済処理部２１に与えられる救済情報Ｓ３を半導体装置の外部に出力するための救済情報外部出力端子である。
【００２２】
セレクタ６は、出力部３２から出力された救済情報Ｓ３と、救済情報外部入力端子６３に入力された救済情報ＥＸＩＮとのいずれかを選択し、出力する。セレクタ６から出力された救済情報Ｓ３または救済情報ＥＸＩＮは、救済処理部２１のシリアル接続されたシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘの初段のシフトレジスタ回路Ｌ１ｘのＤ入力に与えられる。
【００２３】
第１のクロックＣＫ１は、検査部３１および冗長メモリ１１，１２に与えられる。すなわち、冗長メモリ１１，１２の動作、およびテスト回路３０による冗長メモリ１１，１２の検査は、第１のクロックＣＫ１に従って実行される。
【００２４】
第２のクロックＣＫ２は、出力部３２に与えられるとともに、インバータ５０およびクロック制御部５を介して、クロックＳ５として救済処理部２１に与えられる。クロックＳ５は、救済処理部２１のシリアル接続されたシフトレジスタ回路Ｌ１１，Ｌ１２，…，Ｌ１ｘのＥ入力に与えられる。すなわち、出力部３２からシリアルに出力された救済情報Ｓ３の格納動作は、第２のクロックＣＫ２に従って実行される。
【００２５】
ここで、第１のクロックＣＫ１と第２のクロックＣＫ２とを別個に設けることによって、様々な使い分けが可能になる。例えば、第１のクロックＣＫ１を高速クロックとし、第２のクロックＣＫ２を低速クロックとするのが好ましい。これにより、冗長メモリの検査は高速に実行できる。その一方で、システム性能に関係しない救済情報の転送動作は低速に実行することによって、無駄な回路面積の増加を抑えることができる。なお、第１のクロックＣＫ１と第２のクロックＣＫ２とは、同一のクロックであってもかまわない。
【００２６】
クロック制御部５は、第２のクロックＣＫ２の逆相のクロックＮＣＫ２と、出力部３２から出力された救済制御信号Ｓ６、外部端子６２に与えられた取込制御信号ＣＮ、および外部入力切替信号ＥＸＭＯＤＥとを入力して、クロックＳ５を出力する。
【００２７】
このとき、クロックＳ５の出力は、救済処理部２１に格納する情報が、出力部３２が出力する救済情報Ｓ３の場合と、救済情報外部入力端子６３に入力された救済情報ＥＸＩＮの場合とで、入力条件が異なる。
【００２８】
まず、救済情報Ｓ３を救済処理部２１に格納する場合の入力条件は、外部入力切替信号ＥＸＭＯＤＥがディセーブル状態であることである。このとき、救済制御信号Ｓ６と取込制御信号ＣＮが有効となって、救済制御信号Ｓ６、取込制御信号ＣＮ、およびクロックＮＣＫ２に応じてクロックＳ５の出力が決まる。すなわち、救済情報Ｓ３を救済処理部２１に格納するか否かが、出力部３２から出力された救済制御信号Ｓ６に基づいて、制御される。
【００２９】
ここで、第４の設定条件として、救済処理部２１に救済情報を既に転送しているか否かの状態も考慮して、救済情報の転送を行うか否かの制御を行うように、回路を構成してもかまわない。例えば、救済処理部２１に既に救済情報を転送しているとき、救済情報の転送を行わないように制御してもよい。もちろん、救済処理部１１に既に救済情報を転送しているか否かに関係なく、救済情報の格納を行うようにしてもかまわない。
【００３０】
一方、救済情報ＥＸＩＮを救済処理部２１に格納する場合の入力条件は、外部入力切替信号ＥＸＭＯＤＥがイネーブル状態であることである。このとき、救済制御信号Ｓ６と取込制御信号ＣＮが無効となって、外部入力切替信号ＥＸＭＯＤＥとクロックＮＣＫ２に応じてクロックＳ５の出力が決まる。つまり、クロックＳ５は、外部入力切替信号ＥＸＭＯＤＥがイネーブル状態のときは、逆相クロックＮＣＫ２と同一のクロックとなる。
【００３１】
なお、外部入力切替信号ＥＸＭＯＤＥを、セレクタ６の切替信号として用いてもよい。つまり、外部入力切替信号ＥＸＭＯＤＥがディセーブル状態の場合は、出力部３２から出力された救済情報Ｓ３が選択され、一方、イネーブル状態の場合は、救済情報外部入力端子６３に入力された救済情報ＥＸＩＮが選択される。
【００３２】
以下、本発明の半導体装置の一連の検査動作について説明する。図２Ａは本発明の半導体装置を用いた検査の流れを示すタイミングチャートである。同図は、救済判定を冗長メモリ毎に実施する場合を例に記載しており、“検査段階”と“救済情報転送段階”を冗長メモリ毎に繰り返し実施し、その後に電気ヒューズのプログラムを実施し、最後に再検査を実施する場合を示している。一方、図２Ｂは、救済判定を全冗長メモリの検査結果に基づいて実施する場合を例に記載しており、全冗長メモリの“検査段階”の後に、“救済情報転送段階”を一度設けている点が、図２Ａと異なっている。ただし、判定を実施する以外の個々の処理段階は図２Ａと同様である。
【００３３】
すなわち、図２Ａでは、テスト回路３０は冗長メモリ毎に検査を行い、救済判定を行う。そして、その冗長メモリ毎の救済判定結果に基づいて、救済情報Ｓ３を救済処理部２１に転送するか否かが制御される。一方、図２Ｂでは、テスト回路３０は全ての冗長メモリについて検査を行い、救済判定を行う。そして、その全ての冗長メモリの救済判定結果に基づいて、救済情報Ｓ３を救済処理部２１に転送するか否かが制御される。
【００３４】
また、複数の冗長メモリの検査、および判定結果に基づく救済情報の格納が実行された後に、救済処理部２１による救済処理（ここでは＜プログラム段階＞）が行われる。このとき、複数の電圧条件で検査を実施する場合は、電圧条件毎に、判定処理から救済処理までの一連の処理を実施するのが好ましい。
【００３５】
ここでは、図２Ａのタイミングチャートを参照しながら、図１の構成に即して、検査の実行から、検査結果の判定、およびその判定結果が救済可能判定の場合の救済情報の転送までの一連の動作を説明する。
【００３６】
＜１−１．冗長メモリ１１の検査段階＞
図２Ａでは、検査外部信号群ＴＥは、リセット信号、検査モード信号、検査終了信号および検査結果判定信号からなるものとしている。まず、リセット信号により、検査部３１および冗長メモリ１１および他の冗長メモリについても初期化される。そして、検査モードを設定した後に（検査モード信号が“Ｈ”）、第１のクロックＣＫ１に同期して、冗長メモリ１１の検査が開始される。検査実行中に不良セルが見つかったとき、検査結果判定信号が“Ｌ”から“Ｈ”に遷移する（フェイル）。フェイルの場合に冗長救済が可能か否かの判定を行い、救済可能判定の場合は、救済制御信号Ｓ６を“Ｈ”出力する。一方、その他の判定の場合は、救済制御信号Ｓ６は“Ｌ”出力となる。そして、所定の検査が終了したとき、検査終了信号が“Ｈ”になりテストは終了する。
【００３７】
＜２−１．冗長メモリ１１の救済情報転送段階＞
図３は、出力部３２が出力する冗長メモリ１１の救済情報Ｓ３の格納動作を示すタイミングチャートである。前提として、冗長メモリ１１の検査結果が救済可能と判定されている（救済制御信号Ｓ６が“Ｈ”出力）ものとする。まず、クロック制御部５が出力するクロックＳ５は、第２のクロックＣＫ２の逆相クロックＮＣＫ２と同一のクロックとなり、取込制御信号ＣＮの“Ｈ／Ｌ”状態制御に応じて波形が形成される。また、セレクタ６は、外部入力切替信号ＥＸＭＯＤＥが“Ｌ”であるため、出力部３２から出力された救済情報Ｓ３を選択し、救済処理部２１に与える。
【００３８】
次に、救済処理部２１において、ｘ＝５、すなわち、シリアルに接続されたシフトレジスタ回路の個数が５個としている。すなわち、セレクタ６の出力である救済情報Ｓ３が、まず、シフトレジスタ回路Ｌ１５のＤ入力に与えられ、その後、クロックＳ５に従って、シフトレジスタ回路Ｌ１４，Ｌ１３，Ｌ１２，Ｌ１１の順に転送される。
【００３９】
第２のクロックＣＫ２の立ち上がりに同期して、出力部３２から救済情報Ｓ３が出力される。また、救済情報Ｓ３が真に必要なデータであるとき、取込が行われるように取込制御信号ＣＮは“Ｈ”になる。すなわち、救済情報Ｓ３が、冗長救済のためには不要となるデータを含んでいる場合でも、取込制御信号ＣＮを用いた制御によって、真に必要な救済情報のみを救済処理部２１に選択的に格納することが可能となる。救済情報Ｓ３は、所定の信号伝搬遅延時間ｔｄを経た後に、シフトレジスタ回路Ｌ１５の端子Ｄに到達する。ここで、第２のクロックＣＫ２の“Ｈ”期間ｔＣＨは、
ｔＣＨ  ＞  ｔｄ
が回路的に保証されているものとする。このため、第２のクロックＣＫ２の逆相クロックＮＣＫ２を基にして得られたクロックＳ５は、救済情報Ｓ３がシフトレジスタ回路Ｌ１５の端子Ｄに確実に到達した後に、立ち上がる波形となる。すなわち、救済処理部２１に与えるクロックＳ５を、第２のクロックＣＫ２の逆相クロックＮＣＫ２を用いて生成することによって、救済情報Ｓ３をシフトレジスタ回路に確実に取込むためのタイミング設計が容易になる、という効果が得られる。
【００４０】
なお、取込制御信号ＣＮとしては、検査パターン情報を用いるのが好ましい。救済情報Ｓ３には、冗長救済に必要な情報以外の情報が含まれる場合があり、そのような不要な情報が取り込まれないよう制御することが必要である。通常、論理検証段階において、救済情報取込制御を行うための波形の確からしさは、シミュレーション結果波形で確認することが可能である。すなわち、シミュレーション結果波形を所定のテスタ上で扱えるフォーマットに変換した後の、論理的に保証された検査パターンを、外部入力端子６２に取込制御信号ＣＮとして与えることによって、論理的に保証された安全な制御を行うことが可能となる。
【００４１】
いま、出力部３２は、救済情報Ｓ３としてデータ「ｄ１」〜「ｄ８」をシリアルに順次出力する。そして、出力されたデータの中で、ハッチを付した「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」を、真に必要な救済情報として、シフトレジスタ回路Ｌ１１〜Ｌ１５に格納するものとする。取込制御信号ＣＮは、データ「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」が出力される期間のみ、“Ｈ”となる。
【００４２】
まず、救済情報Ｓ３としてデータ「ｄ２」が出力されるサイクルでは（サイクルＡ）、
取込制御信号ＣＮによって制御されたクロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌ１５内にデータ「ｄ２」が格納される。次に、救済情報Ｓ３としてデータ「ｄ３」が出力されるサイクルでは（サイクルＢ）、クロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌ１５にデータ「ｄ３」が格納されるとともに、シフトレジスタ回路Ｌ１５の格納データ「ｄ２」が次段のシフトレジスタ回路Ｌ１４に転送される。
【００４３】
さらに、救済情報Ｓ３としてデータ「ｄ４」が出力されるサイクルでは（サイクルＣ）、クロックＳ５の立ち上がりタイミングで、シフトレジスタ回路Ｌ１５にデータ「ｄ４」が格納されるとともに、シフトレジスタ回路Ｌ１５の格納データ「ｄ３」が次段のシフトレジスタ回路Ｌ１４に転送され、さらにシフトレジスタ回路Ｌ１４の格納データ「ｄ２」が次段のシフトレジスタ回路Ｌ１３に転送される。
【００４４】
次のデータ「ｄ５」が出力されるサイクルでは（サイクルＤ）、取込制御信号ＣＮが“Ｌ”になるため、クロックＳ５は“Ｌ”のままである。このため、データ「ｄ５」はシフトレジスタ回路Ｌ１５に格納されず、また、次段以降のシフトレジスタ回路間のデータ転送も行われないで、格納されたデータは保持されたままとなる。
【００４５】
以下同様にして、取込制御信号ＣＮに従って、救済情報Ｓ３の取り込み、およびシフトレジスタ回路間のデータ転送動作が制御される。そして、データ「ｄ８」が出力されたサイクル（サイクルＥ）の終了後には、シフトレジスタ回路Ｌ１１〜Ｌ１５には、それぞれ、データ「ｄ２」「ｄ３」「ｄ４」「ｄ６」「ｄ７」が格納された状態となる。
【００４６】
＜１−２．冗長メモリ１２の検査段階＞
上述した冗長メモリ１１の検査段階と救済情報転送段階とを１セットとした処理が、救済処理部２１を共有する全冗長メモリに対して、同様に順次実施される。図２Ａでは、最後に冗長メモリ１２の検査段階と救済情報転送段階が行なわれた場合を示している。＜冗長メモリ１１の検査段階＞で既に述べたように、冗長メモリ１２に不良が存在しない場合は、検査結果判定信号および救済制御信号Ｓ６はともに実線で示すように“Ｌ”になる。一方、不良が存在する場合は、破線で示すように“Ｌ”から“Ｈ”に遷移する。
【００４７】
＜２−２．冗長メモリ１２の救済情報転送段階＞
冗長メモリ１２の救済情報転送段階は、冗長メモリ１１の救済情報転送段階と同様であるので説明は省略する。
【００４８】
ところで、＜冗長メモリ１２の救済情報転送段階＞のように、２番目以降に検査が実施される冗長メモリにおける“救済情報転送段階”は、検査シーケンスを変更することによって次のように多様に制御が可能となる。
【００４９】
例えば、冗長メモリ１２のみが救済可能な不良を有している場合は、図２Ａに破線で示すような動作が行なわれる。一方、例えば冗長メモリ１１が救済可能な不良を有し、かつ、冗長メモリ１２も救済可能な不良を有する場合は、冗長メモリ１１と冗長メモリ１２とで救済処理部２１を共有しているために、実際には冗長救済は不可能となる。このような場合は、図示していないが、“冗長メモリ１２の救済情報転送段階”に移行することなく、チップ検査を終了させてもよい。また、“冗長メモリ１２の救済情報転送段階”に相当する所定の期間は存在させて、この期間中、救済情報の転送を行なわない、あるいは意味のない情報を転送するといった制御を行ってもよい。
【００５０】
ここまでの説明では、検査部３１での判定結果が救済可能のとき、救済制御信号Ｓ６として“Ｈ”を出力するものとしていた（上述の第１の設定条件）。
【００５１】
以下では、救済可能判定が２回以上行なわれた場合に救済不可と判定する場合（上述の第２の設定条件）の回路構成例について、説明する。
【００５２】
図４は救済可能判定が２度行われた場合に救済不可と判定する検査部３１の回路構成例である。図４において、検査部３１は検査実行部３３と救済状態制御部３４とを備え、救済可能判定が２度行われた場合に、救済不可判定信号として、ＳＴＡＴＵＳ信号を“Ｈ”にする。また、図５は図４の回路構成の動作を示すタイミングチャートである。
【００５３】
図４の回路の動作を、図５を参照して説明する。各冗長メモリの検査段階の開始のリセット動作により、ＦＦ回路３５，３７，４０内は直接初期化され、“Ｌ”を保持している。
【００５４】
（冗長メモリ１１の救済判定）
いま、冗長メモリ１１の検査段階において、検査実行部３３は、冗長メモリ１１の不良を検出し、かつ、救済が可能であると判定したとする。第１サイクルにおいて、クロックＣＫ１の立ち上がりエッジに同期して、救済可能判定信号Ｓ２２（ノードＡ）が“Ｌ”から“Ｈ”に変化する。このとき、ノードＢの値は“Ｌ”のままなので、ノードＡが“Ｌ”から“Ｈ”に変化したことによって、ＡＮＤ回路３６の出力信号（ノードＣ）が“Ｌ”から“Ｈ”に変化する。ＦＦ回路３７の出力ノードＤは“Ｌ”であるため、ＡＮＤ回路３８の出力ノードＥは“Ｌ”である。また、この時点では、救済が可能なため救済不可判定信号Ｓ２１が“Ｌ”のままであるため、ＯＲ回路３９の出力ノードＦも“Ｌ”であり、ＦＦ回路４０の出力ノードＧすなわちＳＴＡＴＵＳ信号も“Ｌ”のままである。
【００５５】
次に、第２サイクルにおいて、クロックＣＫ１の立ち上がりエッジで、ＦＦ回路３７は、ノードＣの値が“Ｈ”のため、Ｄ入力に“Ｈ”を取り込む。これにより、ノードＤが“Ｌ”から“Ｈ”に変化する。また、ＦＦ回路３５は、ノードＡの“Ｈ”を取り込み、これにより、ノードＢが“Ｌ”から“Ｈ”に変化する。このため、ＡＮＤ回路３６の出力ノードＣが“Ｈ”から“Ｌ”に変化する。ＡＮＤ回路３８の出力ノードＥは“Ｌ”のままであり、また、この時点でも、救済が可能なため救済不可判定信号Ｓ２１が“Ｌ”のままであり、ＯＲ回路３９の出力ノードＦも“Ｌ”のままである。従って、ＦＦ回路４０の出力ノードＧは“Ｌ”であって、救済可能と判断されたままであり、ＳＴＡＴＵＳ信号に変化は起こらない。
【００５６】
（冗長メモリ１２の救済判定）
冗長メモリ１１の検査段階で救済可能と判定された状態で、さらに冗長メモリ１２の検査段階で、救済可能な冗長メモリ１２の不良を検出した場合を考える。
【００５７】
冗長メモリ１２の検査段階において、検査実行部３３は、冗長メモリ１２の不良を検出し、かつ、救済が可能であると判定したとする。第３サイクルにおいて、クロックＣＫ１の立ち上がりエッジに同期して、救済可能判定信号Ｓ２２（ノードＡ）が“Ｌ”から“Ｈ”に変化する。このとき、ノードＢの値は“Ｌ”のままなので、ノードＡが“Ｌ”から“Ｈ”に変化したことによって、ＡＮＤ回路３６の出力信号（ノードＣ）が“Ｌ”から“Ｈ”に変化する。ＦＦ回路３７の出力ノードＤは、冗長メモリ１１の検査段階で“Ｈ”に変化しているため、ＡＮＤ回路３８の出力ノードＥも“Ｈ”となる。この時点では、冗長メモリ１２に対しては、救済可能な不良を検出しただけであるため、救済不可判定信号Ｓ２１が“Ｌ”のままであるが、ＯＲ回路３９の出力ノードＦの値は、ノードＥの変化により“Ｌ”から“Ｈ”に変化する。
【００５８】
次に、第４サイクルにおいて、クロックＣＫ１の立ち上がりエッジで、ＦＦ回路３７は、ノードＣの値が”Ｈ”のため、Ｄ入力に“Ｈ”を取り込むが、ノードＤは第２サイクルにおいてすでに“Ｈ”になっているのでその値は“Ｈ”のまま変化しない。また、ＦＦ回路３５は、ノードＡの“Ｈ”を取り込み、ノードＢが“Ｌ”から“Ｈ”に変化するため、ＡＮＤ回路３６の出力ノードＣの値が“Ｈ”から“Ｌ”に変化する。また、この時点でも、冗長メモリ１２に対しては救済可能と判定されているため、救済不可判定信号Ｓ２１が“Ｌ”のままであるが、ＡＮＤ回路３８の出力ノードＥの値が“Ｈ”であるため、ＯＲ回路３９を介してＦＦ回路４０に“Ｈ”が取り込まれ、ノードＧすなわちＳＴＡＴＵＳ信号が“Ｌ”から“Ｈ”に変化する。
【００５９】
つまり、複数回の救済可能判定により、救済不可判定を(ＳＴＡＴＵＳ信号＝“Ｈ”)行うことができる。
【００６０】
ここで、ＳＴＡＴＵＳ信号を用いたチップの救済判定方法について説明する。図６はその判定仕様の実現例を示す図である。図６に示すとおり、ＴＥ(検査結果判定信号）がパス判定（“Ｌ”出力状態）の場合は、救済処理を必要としないパスチップと判定される。次に、ＴＥ(検査結果判定信号）がフェイル判定（“Ｈ”出力状態）の場合は、ＳＴＡＴＵＳ信号の出力状態で判定が決まる。このとき、ＳＴＡＴＵＳ信号が“Ｌ”のときは、救済可能判定（救済処理によりパスチップになると判定）され、一方、“Ｈ”のときは、救済不可判定（救済処理してもパスチップにならないと判定）される。
【００６１】
また、救済制御信号Ｓ６として“Ｈ”を出力する条件として、第３の設定条件についても上述したが、これは、図４の回路構成に加えて、救済アドレス格納手段と比較器とを備えることによって実現できる。
【００６２】
すなわち、１回目に救済可能判定が成された場合、その救済アドレスを救済アドレス格納手段に保持する。そして２回目以降に救済可能判定が成された場合、このときの救済アドレスと救済アドレス格納手段に格納されているアドレスとを、比較器を用いて比較する。比較の結果、一致する場合は、同一の救済アドレス（＝同一の救済情報）によって双方の冗長メモリを救済できることを意味しており、実質救済不可ではない。よって、この場合、ＳＴＡＴＵＳ信号が“Ｈ”であっても、救済可能と判定する。
【００６３】
さらに、救済情報の転送制御方法として、上述した第４の設定条件である、救済処理部２１が救済情報を既に格納しているか否かの状態も考慮して行う方法について説明する。
【００６４】
図７は回路構成図であり、図８は図７の構成の動作を示すタイミングチャートである。図７において、クロック制御部５の後段に、救済処理部２１が救済情報を既に格納しているか否かを考慮するための第２のクロック制御部７が設けられている。第２のクロック制御部７はＦＦ回路７０とＡＮＤ回路７１とを備えている。
【００６５】
図８に示すように、第１サイクルにおいて、救済可能と判定されて救済制御信号Ｓ６として“Ｈ”が出力されると、既に説明した他の入力条件に応じて、クロックＳ５は反転第２クロックＮＣＫ２のタイミングで“Ｈ”を出力する。このとき、ＦＦ回路７０はシステムリセット信号ＳＲによってリセット状態であるため、ノードＢは“Ｌ”である。これにより、ＡＮＤ回路７１は救済処理部２１に対してクロックＳ５’として“Ｈ”を出力することになり、救済情報の転送が成される。このとき、ＦＦ回路７０にはデータ“Ｈ”が取り込まれる。
【００６６】
次に、第２サイクルにおいて、ノードＢは“Ｈ”状態となるため、救済制御信号Ｓ６として“Ｈ”が出力され、クロックＳ５が“Ｈ”出力されても、ＡＮＤ回路７１の出力は“Ｌ”となるため、救済転送は実施されない。以上のように、クロックＳ５’の状態を制御することによって、救済情報の転送制御を行うことができる。
【００６７】
＜３．プログラム段階＞
プログラム段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、プログラム方式によって制約を受けるものではない。
【００６８】
図１において、救済処理部２１が有するシフトレジスタ回路Ｌ１１〜Ｌ１ｘに、所定の救済情報が格納されているものとする。また、図示していないが、シフトレジスタ回路Ｌ１１〜Ｌ１ｘに格納された救済情報を電気ヒューズ素子Ｆ１１〜Ｆ１ｘにプログラムするためのプログラム制御回路が、設けられている。
【００６９】
図２Ａに示すように、プログラム制御信号が、不良救済部２１１〜２１ｘに順次“Ｈ”出力されて、プログラム制御信号が“Ｈ”期間にプログラム動作（電気ヒューズ切断行為）が行なわれる。この構成例によれば、プログラム動作をシリアル実行するため、過大な電流によるＩＲドロップ等の回路動作への影響を排除できる。本発明では、救済処理部を複数の冗長メモリで共有しているため、不良救済部の個数が大幅に削減されているので、シリアル実行によるプログラム時間も大幅に短縮することができる。
【００７０】
＜４．再検査段階＞
再検査段階については、検査フローの理解のために必要となる一般的な内容を記載するにとどめ、詳細な説明は省略する。なお、本発明の技術思想は、再検査の方法によって制約を受けるものではない。
【００７１】
図１において、冗長メモリ１１，１２は、不良セルを持つ場合でも、上述のプログラム動作によって不良セルへのアクセスが回避され、スペアのメモリセルがアクセスされるようになる。これにより、冗長メモリ１１，１２は正常動作が可能となる。
【００７２】
図２Ａにおいて、リセット信号のセットにより、電気ヒューズ素子Ｆ１１〜Ｆ１ｘにプログラムされた救済処理情報Ｓ４が有効となる。そして、＜１．検査段階＞で説明したのと同様に検査が行われるが、冗長救済が実施されたことによって、検査結果信号は“Ｌ”のままとなる。そして、再検査が終了したとき、検査終了信号が所定期間だけ“Ｈ”になる。
【００７３】
＜５．解析＞
上述したように、外部から救済情報外部入力端子６３に入力した救済情報ＥＸＩＮを、セレクタ６を介して、救済処理部２１に与えることが可能である。また、出力部３２から出力された救済情報Ｓ３を、救済情報外部出力端子６４を介して、データＥＸＯＵＴとして外部出力させることも可能である。このような外部入出力を用いることによって、半導体装置における冗長救済が正常に行われなかった場合などに、外部から別途与えた救済情報を用いた救済が可能であるか否かの解析をしたり、また、半導体装置内で生成した救済情報を外部出力して内容を解析することが可能となる。
【００７４】
以上のように本実施形態によると、独立して動作可能な、冗長メモリ１１，１２を含む複数の冗長メモリ間で、救済処理部２１が共有されているので、チップ内の救済処理部の個数を削減することができる。これにより、チップ面積を削減することができるとともに、救済情報の転送時間や、電気ヒューズの切断時間を短縮することも可能になる。
【００７５】
また、救済情報格納部としてのシフトレジスタ回路Ｌ１１〜Ｌ１ｘは、データを順次転送可能なようにシリアルに接続されている。そして、救済情報の格納動作において、テスト回路３０からシリアルに出力された救済情報Ｓ３は、救済処理部２１において、シフトレジスタ回路Ｌ１１〜Ｌ１ｘに、そのデータ転送動作を用いて格納される。このため、救済情報を効率よく救済処理部に転送することができ、かつ、救済情報の転送経路となる配線を多数配置する必要がなく、回路面積の増加を抑制することができる。
【００７６】
また、本実施形態では、クロックＳ５の有効／無効を、クロック制御部５によって、取込制御信号ＣＮに応じて制御することによって、救済情報Ｓ３を格納するか否かの制御を実現した。このような手法により、救済情報を格納するか否かを確実に制御することができる。なお、クロックＳ５の有効／無効の制御は、クロック制御部５以外の構成によっても実現可能であることはいうまでもない。
【００７７】
また、救済情報を格納するか否かを制御するためには、救済処理部に与えるクロックの有効／無効を制御する以外に、他の方法も考えられる。例えば、図１の構成において、各救済情報格納部を、クロック入力とイネーブル入力を有するレジスタ回路によって構成する。そして、第２のクロックＣＫ２（またはその逆相クロックＮＣＫ２）をクロック入力に与えるとともに、取込制御信号ＣＮをイネーブル入力に与える。このような構成でも、救済情報を格納するか否かを制御可能となる。
【００７８】
（第２の実施形態）
図９は本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。図９において、１０１，２０１は冗長メモリ共有グループであり、図１における冗長メモリ共有グループ１と同様の構成からなる。また、冗長メモリ共有グループ１０１，２０１に対応して、救済処理部１２１，２２１、クロック制御部１０５，２０５、セレクタ１０６，２０６が、それぞれ設けられている。ＣＮ１，ＣＮ２は取込制御信号、Ｓ１−１，Ｓ１−２は検査内部信号群、Ｓ３−１，Ｓ３−２は救済情報、Ｓ５−１，Ｓ５−２はクロック、Ｓ６−１，Ｓ６−２は救済制御信号である。
【００７９】
図９の構成は、上述の第１の実施形態で説明した、複数の冗長メモリと、この複数の冗長メモリが共有する救済処理部と、クロック制御部とを備えた構成からなる救済単位を、複数備えている。そして、これら複数の救済単位がテスト回路３０を共有している。テスト回路３０は、救済単位毎に、救済情報Ｓ３−１，Ｓ３−２と救済制御信号Ｓ６−１，Ｓ６−２を出力している。このような構成をとることにより、１つのテスト回路が検査対象とする複数の冗長メモリに割当てる救済処理部を増やすことができるので、救済確率を上げることができる。また、クロック制御部が救済処理部毎に設けられているため、救済情報の転送が同時並列的に可能であって、テスト時間を短縮できる。
【００８０】
なお、図９の構成において、救済単位の構成からクロック制御部を除き、例えばクロック制御部１０５，２０５を単一のクロック制御部に置き換えて、複数の救済単位がクロック制御部を共有するようにしてもよい。これにより、救済情報の転送を並列に実行することができなくなる代わりに、クロック制御部の面積を削減でき、かつ救済情報の転送経路の配線面積の削減が可能となる。
【００８１】
さらに、上記の複数の救済単位と共通のクロック制御部とを備えた構成を転送単位とし、これを複数備え、これら複数の転送単位がテスト回路を共有するようにしてもよい。これにより、テスト回路の面積を削減できる。
【００８２】
また、図９の構成では、救済処理部１２１，２２１は、データを順次転送可能なように、シリアルに接続されている。そして、救済処理部１２１のデータ入力側は、セレクタ１０６を介して救済情報外部入力端子６３と接続されており、救済処理部２２１のデータ出力側は、救済情報外部出力端子６４と接続されている。これにより、半導体装置の外部から救済情報を与える場合、複数の救済処理部１２１，２２１を１つのチェーン状にして、シリアル転送することが可能となり、制御が容易である。なお、図９では２個の救済処理部を備えた構成となっているが、３個以上の救済処理部を備えた構成であっても、同様に、データを順次転送可能なように、シリアルに接続すればよい。そして、先頭の救済処理部のデータ入力側は救済情報外部入力端子と接続し、最後の救済処理部のデータ出力側は救済情報外部出力端子と接続すればよい。
【００８３】
また、２００は救済処理部１２１，２２１の間に設けられたデータ保持用のラッチ回路である。ラッチ回路２００は、救済処理部１２１の出力データを入力とし、出力を救済処理部２２１の入力データとする。
【００８４】
以下、ラッチ回路２００のデータ保持動作について、外部入力端子から与えられた救済情報を各救済処理部内のシフトレジスタに格納する動作を通じて、説明する。このとき、外部入力切替信号ＥＸＭＯＤＥに“Ｈ”が設定されており、セレクタ１０６は外部入力端子６３に入力された救済情報ＥＸＩＮを選択出力し、セレクタ２０６はラッチ回路２００の出力情報を選択出力するものとする。
【００８５】
図１０はシフト動作のタイミングチャートであり、（Ａ）はラッチがない場合、（Ｂ）はラッチがある場合を示している。ここで、第２のクロックＣＫ２は、半導体装置に入力されてからインバータ５０を経て、クロック制御部１０５、２０５がそれぞれ有するゲートの入力点ＮＣＫ２＿１、ＮＣＫ２＿２に至る。このような伝搬経路において、伝搬遅延の差異により、クロックスキューが発生することが想定される。
【００８６】
いま、図１０に示すとおり、ＮＣＫ２＿１よりもＮＣＫ２＿２の方がクロックの立ち上がりが遅いとする。ラッチがない図１０（Ａ）の場合、外部入力端子６３に与えられた救済情報ＥＸＩＮは、セレクタ１０６を介して、ＮＣＫ２＿１の立ち上がりに応じて救済処理部１２１に順次取り込まれる。また、救済処理部１２１が出力するデータは、セレクタ２０６を介して、ＮＣＫ２＿２の立ち上がりに応じて救済処理部２２１に順次取り込まれる。
【００８７】
サイクルＡにおいて、救済処理部１２１の最終段のシフトレジスタＬ１１＿１が、ＮＣＫ２＿１の立ち上がりでデータｄ０を格納している。救済処理部２２１の初段のシフトレジスタＬ１ｘ＿２へのデータ格納は、次のサイクルＢにおいて行われなければならない。ところが、ラッチ回路が存在しない場合、シフトレジスタＬ１ｘ＿２が、ＮＣＫ２＿１よりも立ち上がりが遅延したＮＣＫ２＿２でデータを取り込むため、データｄ０を正しく格納できないという誤動作が生じうる。
【００８８】
これに対して、ＮＣＫ２の反転信号でデータを取り込むラッチ回路２００を図９のように配置しておけば、図１０（Ｂ）に示すように、サイクルＡで出力されたデータｄ０は、ＮＣＫ２の“Ｌ”期間にラッチ回路２００に一旦取り込まれる。これにより、救済処理部２２１の初段のシフトレジスタＬ１ｘ＿２は、次のサイクルＢにおいて、ＮＣＫ２＿２の立ち上がりでデータｄ０を正しく取り込むことが可能となる。
【００８９】
（救済情報の設定）
また、救済処理部を共有する複数の冗長メモリは、それぞれ、救済処理部が有する不良救済部のうち、必要とする不良救済部のみと接続されているのが好ましい。また、救済処理部を共有する複数の冗長メモリは、ビット構成またはワード構成が互いに異なるものであり、かつ、救済処理部が有する不良救済部の一部または全部を、共用するものであってもよい。
【００９０】
図１１Ａおよび図１１Ｂは救済情報の設定例を示す図である。両図において、ＦＡ０〜ＦＡ５は不良アドレスを救済するための情報（以下「救済アドレス情報」と呼ぶ）、ＦＥＮは救済イネーブルビットである。救済イネーブルビットとは、救済処理の有効／無効を設定するための情報であり、例えば、“１”のときは救済処理を有効とし、“０”のときは救済処理を無効とする。
【００９１】
図１１Ａおよび図１１Ｂのいずれにおいても、冗長メモリ１１，１２が救済処理部２１を共有しており、その際、冗長イネーブルビットを格納するシフトレジスタ（図１１ＡではＬ１１，図１１ＢではＬ１３）が、冗長メモリ１１，１２で共通に用いられている。これは、救済処理部を共有する冗長メモリの中で１つでも冗長救済が必要であった場合は、他の冗長メモリも同様に冗長救済が成されるように、救済動作の一元化を図るためである。またこれにより、上述したように、同一アドレスに不良が存在した場合の冗長救済が可能になる。
【００９２】
なお、ここでは、冗長メモリ１１，１２は、ビット構成またはワード構成が互いに異なっているものとする。また、冗長メモリ１１，１２は、それぞれ、必要とする不良救済部のみと接続されているものとする。例えば図１１Ａの場合、冗長メモリ１１は、各シフトレジスタＬ１１〜Ｌ１７をそれぞれ含む不良救済部のみと接続されており、一方、冗長メモリ１２は、一部のシフトレジスタＬ１１〜Ｌ１５をそれぞれ含む不良救済部のみと接続されている。
【００９３】
図１１Ａは、救済イネーブルビットが救済処理部２１の転送方向に向かって一番奥の端に位置するシフトレジスタＬ１１に格納される場合である。冗長メモリ１１は救済処理部２１の全シフトレジスタを用い、一方冗長メモリ１２は救済処理部２１の一部のシフトレジスタを用いる。冗長イネーブルビットは共通のシフトレジスタに格納する必要があるため、図１１Ａに示すとおり、冗長メモリ１２では、シフトレジスタＬ１６，Ｌ１７には情報が格納されないように設定する必要がある。このためには、取込制御信号ＣＮのクロック数が、救済処理部２１が有するシフトレジスタ数と冗長メモリ１２が必要とする救済情報の個数（５つ）との差に相当する２クロック分だけ、多くなるように制御することによって実現できる。
【００９４】
また、図１１Ｂは、救済イネーブルビットが救済処理部２１の中間に位置するシフトレジスタＬ１３に格納される場合である。この場合、救済処理部を構成するシフトレジスタの数は、救済イネーブルビットを挟む左右の救済アドレス情報が各々必要最大数を格納できるように設定される必要がある。ここでは、救済イネーブルビットの右側では冗長メモリ１２の２ビット分必要であり、一方左側では冗長メモリ１１の４ビット分必要であるものとする。そこで、救済イネーブルの１ビットと合わせて合計７ビットが格納できるように、シフトレジスタＬ１１〜Ｌ１７が設定されている。この場合、冗長メモリ１１，１２は共に救済処理部２１の一部のシフトレジスタを用いる。
【００９５】
まず、冗長メモリ１１では、シフトレジスタＬ１１に救済情報が格納されないように設定する必要がある。このためには、取込制御信号ＣＮのクロック数が、救済格納部２１が有するシフトレジスタ数と冗長メモリ１１が必要とする救済情報の個数（６つ）との差に相当する１クロック分だけ、少なくなるように制御することによって実現できる。次に、冗長メモリ１２では、シフトレジスタＬ１７に救済情報が格納されないように設定する必要がある。このためには、取込制御信号ＣＮのクロック数が、救済格納部２１が有するシフトレジスタ数と冗長メモリ１２が必要とする救済情報の個数（６つ）との差に相当する１クロック分だけ、多くなるように制御することによって実現できる。
【産業上の利用可能性】
【００９６】
本発明では、不良セルを救済するための救済情報を生成するテスト回路を含む半導体装置において、回路面積の増加を招くことなく、救済情報の転送を効率良く実現できるので、例えば、多数のメモリを有する半導体装置の回路面積削減に有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示すブロック図である。
【図２Ａ】図１の半導体装置を用いた検査の流れを示すタイミングチャートである。
【図２Ｂ】図１の半導体装置を用いた検査の流れを示すタイミングチャートである。
【図３】救済情報の格納動作を示すタイミングチャートである。
【図４】救済可能判定が２度行われた場合に救済不可とする回路の構成例である。
【図５】図４の回路動作を示すタイミングチャートである。
【図６】救済判定を行うための仕様設定例を示す図である。
【図７】救済情報の転送制御を行う回路の構成例である。
【図８】図７の回路動作を示すタイミングチャートである。
【図９】本発明の第２の実施形態に係る半導体装置の構成を示すブロック図である。
【図１０】図９の構成における救済情報の転送動作を示すタイミングチャートである。
【図１１Ａ】救済情報の設定例を示す図である。
【図１１Ｂ】救済情報の設定例を示す図である。
【符号の説明】
【００９８】
１１，１２  冗長メモリ
２１，１２１，２２１  救済処理部
２１１〜２１ｘ  不良救済部
Ｌ１１〜Ｌ１Ｘ  シフトレジスタ回路（救済情報格納部）
Ｆ１１〜Ｆ１Ｘ  電気ヒューズ素子
５，１０５，２０５  クロック制御部
６  セレクタ
３０  テスト回路
６２  外部入力端子
６３  救済情報外部入力端子
６４  救済情報外部出力端子
２００  ラッチ回路
ＣＫ１  第１のクロック
ＣＫ２  第２のクロック
ＮＣＫ２  第２のクロックの逆相クロック
Ｓ３  救済情報
Ｓ５  クロック
Ｓ６  救済制御信号
ＣＮ  取込制御信号
ＥＸＭＯＤＥ  外部入力切替信号