(57)【要約】【課題】ゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドが形成されたデバイスを提供する。【解決手段】少なくとも一部領域がシリコンゲルマニウムからなる基板を提供するステップと、前記シリコンゲルマニウム上に金属層を形成するステップと、金属層が形成された基板を高圧で熱処理してゲルマニウムシリサイドを形成するステップと、を含むことを特徴とするゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドを形成した半導体デバイスである。【選択図】図９
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【特許請求の範囲】
【請求項１】
少なくとも一部領域がシリコンゲルマニウムからなる基板を準備するステップと、
前記シリコンゲルマニウム上に金属層を形成するステップと、
前記金属層が形成された基板を高圧で熱処理してゲルマニウムシリサイドを形成するステップと、を含むことを特徴とするゲルマニウムシリサイドの形成方法。
【請求項２】
前記熱処理は、３気圧ないし１００気圧の圧力下で行われることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項３】
前記熱処理は、１０気圧の圧力で行われることを特徴とする請求項２に記載のゲルマニウムシリサイドの形成方法。
【請求項４】
前記熱処理は、１００ないし６００℃の温度で行われることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項５】
前記熱処理は、３００℃の温度で行われることを特徴とする請求項４に記載のゲルマニウムシリサイドの形成方法。
【請求項６】
前記熱処理は、ゲルマニウムシリサイド化工程であることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項７】
前記金属層は、単一層または複数の層が積層された構造で形成されることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項８】
前記金属層は、単一元素からなるか、または複数の元素の合金からなることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項９】
前記基板は、シリコンゲルマニウム基板であることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項１０】
前記基板は、一部領域にドーピング領域を備え、
前記金属層は、ドーピング領域上に形成されることを特徴とする請求項９に記載のゲルマニウムシリサイドの形成方法。
【請求項１１】
前記基板は、シリコン基板であることを特徴とする請求項１に記載のゲルマニウムシリサイドの形成方法。
【請求項１２】
前記シリコンゲルマニウムからなる前記基板の領域はドーピングされたことを特徴とする請求項１１に記載のゲルマニウムシリサイドの形成方法。
【請求項１３】
ソース領域及びドレイン領域が形成された基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域及びドレイン領域上に請求項１ないし８のうちいずれか一項に記載の方法により形成されたゲルマニウムシリサイドと、を備えることを特徴とする半導体デバイス。
【請求項１４】
前記基板は、シリコン基板であり、
前記第１及び第２ドーピング領域は、エピタキシ成長されたシリコンゲルマニウムを含むことを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記ソース領域及びドレイン領域は、不純物でドーピングされたことを特徴とする請求項１３に記載の半導体デバイス。
【請求項１６】
前記基板は、シリコンゲルマニウム基板であることを特徴とする請求項１３に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドが形成された半導体デバイスに関する。
【背景技術】
【０００２】
高密度集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：ＬＳＩ）を構成するとき、多くの段階を連結して大規模ロジック回路を形成する。しかし、段階がつながる度にソース及びドレインに連結される金属ラインの抵抗が増大して抵抗値が高くなり、電力消耗が急増し、信号の伝播が遅くなるという問題が発生する。したがって、ソース及びドレインに金属を蒸着した後、熱処理を通じて形成させるシリサイドに対して非常に低い面抵抗が要求されている。
【０００３】
トランジスタの移動度を向上させるために、ソース及びドレインにシリコンゲルマニウム（ＳｉＧｅ）をエピタキシ成長させて圧縮ストレスを調節できる。ゲルマニウムシリサイドは、シリコンゲルマニウム上に金属を蒸着して熱処理工程を行うことによって形成される。しかし、熱処理工程は、ゲルマニウムシリサイドの抵抗を増加させる。
【０００４】
図１Ａは、シリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、Ｓｉ基板上に金属を蒸着した構造を示す。図１Ｂは、ＳｉＧｅ基板に適したゲルマニウムシリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、ＳｉＧｅ基板上に金属を蒸着した構造を示す。図１Ｃは、ＳｉＧｅ基板に適したシリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、ＳｉＧｅ基板上にＳｉ層を形成した後に金属を蒸着した構造を示す。
【０００５】
金属をＳｉ基板に蒸着した図１Ａの構造を熱処理する時に生成されるシリサイドと異なり、図１Ｂの積層構造でのＳｉＧｅの場合、熱処理時に形成されるゲルマニウムシリサイドの抵抗がさらに大きいという問題が発生する。
【０００６】
それを解決するために、最近には、図１Ｃのように、ＳｉＧｅ基板上にＳｉ薄膜をエピタキシ工法で薄く成長させて金属を蒸着した後、熱処理を通じてシリサイドを形成させることによって、ゲルマニウムシリサイドの形成を防止する方法を利用している。この方法を利用する場合、図２に示したように低い面抵抗を確保できる。
【０００７】
図２は、図１Ａないし図１Ｃの構造を高速熱アニーリング（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）処理して形成したシリサイド及びゲルマニウムシリサイドの面抵抗特性を示すグラフである。図２において、横軸は、シリサイド形成温度を表す。図２のグラフは、非特許文献１に開示されている。図２から分かるように、Ｎｉ−Ｓｉ０．８Ｇｅ０．２構造（図１Ｂの積層構造）を熱処理した場合、面抵抗がＮｉ−Ｓｉ構造（図１Ａの積層構造）を熱処理した場合に比べて高くなるが、Ｎｉ−Ｓｉ／Ｓｉ０．８Ｇｅ０．２構造（図１Ｃの積層構造）を熱処理した場合の面抵抗は、再びＮｉ−Ｓｉ構造を熱処理した場合と同様に低くなりうる。
【０００８】
図２から分かるように、ＳｉＧｅ上にＳｉ薄膜をエピタキシに薄く成長させ、その上に金属層を形成すれば、熱処理時にゲルマニウムシリサイドの形成が抑制されて面抵抗を低める。しかし、この場合、Ｓｉ薄膜をエピタキシに薄く成長させる工程が追加されるので、半導体製作コスト及び製作時間が延長して収率が悪くなるという短所がある。図３は、ＲＴＡを行うことによるゲルマニウムシリサイドの形成過程を示すグラフであり、図４は、ＲＴＡを行うことによるシリサイド及びゲルマニウムシリサイドを有するダイオード素子のＩ−Ｖ特性を示すグラフである。図４において、左側のグラフは、Ｓｉ基板にＮｉ層を形成した後で熱処理してシリサイド（ＮｉＳｉ）を形成したサンプルに対するＩ−Ｖ特性を示し、右側のグラフは、ＳｉＧｅ基板にＮｉ層を形成した後で熱処理してゲルマニウムシリサイド（ＮｉＳｉＧｅ）を形成したサンプルに対するＩ−Ｖ特性を示す。図４のグラフは、非特許文献２に開示されている。
【０００９】
ゲルマニウムシリサイドの抵抗がシリサイドの抵抗に比べて高い理由は、図３から分かるように、ゲルマニウムシリサイドとＳｉＧｅとの粗い界面でゲルマニウムが局部的に蓄積されつつ界面が不均一になるためである。ゲルマニウムが局部的に蓄積される程度は、低温より高温でさらに大きく起きる。ゲルマニウムシリサイドのシリサイドに比べて大きい粗度及び界面電荷に起因して、図４のようにゲルマニウムシリサイドを有するダイオードの漏れ電流が顕著に増加しうる。
【非特許文献１】Ｔ．Ｈ．Ｙａｎｇ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，ｖｏｌ．２４，ｐ．５４４，２００３
【非特許文献２】Ａ．Ｒ．Ｓａｈａ  ｅｔ  ａｌ．，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｒｅｌｉａｂｉｌｉｔｙ，ｖｏｌ．４５，ｐ．１１５４，２００５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ゲルマニウムシリサイドと基板との界面粗度を向上させ、面抵抗を低めるゲルマニウムシリサイドの形成方法及びゲルマニウムシリサイドが形成された半導体デバイスを提供するところにある。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明の実施形態によるゲルマニウムシリサイドの形成方法は、少なくとも一部領域がシリコンゲルマニウムからなり、そのシリコンゲルマニウム上に金属層が形成された基板を準備するステップと、前記金属層が形成された積層構造に高圧で熱処理してゲルマニウムシリサイドを形成するステップと、を含む。
【００１２】
前記熱処理は、約３ないし約１００気圧の相対的に高圧下で行われる。例えば、熱処理は、約１０気圧下で行われる。
【００１３】
また、前記熱処理は、約１００ないし約６００℃の温度で行われる。例えば、熱処理は、約３００℃の温度で行われる。
【００１４】
前記熱処理は、ゲルマニウムシリサイド化工程でありうる。
【００１５】
前記金属層は、単一層または複数の層が積層された構造で形成される。
【００１６】
また、前記金属層は、単一原子からなるか、合金からなる。
【００１７】
前記基板は、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）基板である。
【００１８】
このとき、前記基板は、一部領域にドーピング領域を備え、前記金属層は、ドーピング領域上に形成される。
【００１９】
前記基板は、シリコン基板であり、前記基板の一部分にシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）からなる領域を備え、前記金属層は、シリコンゲルマニウムからなる領域上に形成される。
【００２０】
このとき、前記シリコンゲルマニウムからなる領域はドーピングされる。
【００２１】
前記目的を達成するために、本発明の実施形態による半導体デバイスは、基板に形成されたソース及びドレイン領域を備える。ゲルマニウムシリサイドは、前記ソース及びドレイン領域上に備えられる。
【００２２】
前記ゲルマニウムシリサイドは、その一部にシリコンゲルマニウムが形成された基板を準備して形成される。金属層がシリコンゲルマニウム上に形成される。熱処理は、ゲルマニウムシリサイドを形成するように相対的に高圧下で基板上に行われる。
【発明の効果】
【００２３】
本発明の実施形態のようにＨＰＡを利用してゲルマニウムシリサイドを形成すれば、既存のＲＴＡ方法に比べて低温で短時間にさらに低い面抵抗値が得られる。
【００２４】
また、形成されたゲルマニウムシリサイドとＳｉＧｅ基板との界面粗度が向上し、これによって界面電荷が減少して漏れ電流が低くなるので、素子特性が改善される。
【発明を実施するための最良の形態】
【００２５】
以下、添付された図面を参照しつつ、本発明の実施形態によるゲルマニウムシリサイドの形成方法及びそれを適用してゲルマニウムシリサイドが形成されたデバイスを詳細に説明する。
【００２６】
本発明は、ゲルマニウムシリサイドを形成するために使われてきた既存の方法とは異なり、相対的に高圧でアニーリングを行うことによって、ゲルマニウムシリサイドと基板との界面粗度を向上させ、面抵抗を低める方法を提示する。
【００２７】
図５Ａ及び図５Ｂは、本発明の一実施形態によるゲルマニウムシリサイドの形成方法を概略的に示す図面である。
【００２８】
本発明の一実施形態によるゲルマニウムシリサイドの形成方法によれば、まず、図５Ａのように、少なくとも一部領域３がＳｉＧｅからなり、そのＳｉＧｅからなる領域３上に金属層５が形成された基板１を準備する。
【００２９】
前記基板１としては、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）基板を備える。
【００３０】
代案として、前記基板１としては、Ｓｉ基板を備え、その基板１の一部分にシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）からなる領域３を備え、その領域３上に前記金属層５を形成することもできる。このとき、ＳｉＧｅは、それを形成しようとする領域３にエピタキシ成長されうる。後述する半導体デバイスの実施形態のように、ＳｉＧｅを形成しようとする領域３は、ソースやドレインまたはゲート電極の上面となりうる。
【００３１】
すなわち、前記基板１としては、Ｓｉ基板またはシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）基板を備えるが、このとき、少なくとも図５Ａで点線で表示された領域３は、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）からなりうる。そして、前記領域３上に金属層５が形成されうる。
【００３２】
このとき、前記領域３は、トランジスタの構成時にソースまたはドレインとして役割を行うように、不純物でドーピングされたドーピング領域でありうる。
【００３３】
前記金属層５は、単一層または複数の層が積層された構造で形成される。また、前記金属層は、単一原子からなるか、または合金からなる。
【００３４】
例えば、前記金属層５は、Ｓｃ，Ｔｉ，Ｖ，Ｃｒ，Ｃｏ，Ｎｉ，Ｃｕ，Ｙ，Ｚｒ，Ｎｂ，Ｍｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ｈｆ，Ｔａ，Ｗ，Ｒｅ，Ｉｒ，Ｐｔ，Ｌａ，Ｓｍ，Ｇｄ，Ｄｙ，Ｅｒ，Ｙｂ及びＴｉＮからなる群から選択された一種以上の物質またはその合金で単一層または複数の層が積層された構造で形成される。
【００３５】
次いで、図５Ｂのように、少なくとも金属層５が形成される領域３がＳｉＧｅからなる基板１を大気圧以上の相対的に高圧下で熱処理する。これにより、金属層５のＳｉＧｅと隣接した領域にゲルマニウムシリサイド７が形成される。図５Ｂでは、金属層５の全体がゲルマニウムシリサイド７で形成される例を示す。
【００３６】
熱処理は、約３気圧ないし約１００気圧の相対的に高圧下で行われる。例えば、熱処理は、約１０気圧以上の圧力下で行われる。また、熱処理は、約１００ないし約６００℃の温度で行われる。例えば、熱処理は、約３００℃の温度で行われる。このとき、熱処理は、ゲルマニウムシリサイド化工程により行われる。ゲルマニウムシリサイド化工程のために、金属層５と基板１との間に十分な反応を起こす温度及び圧力下で加熱される。高圧下での熱処理後、金属層にゲルマニウムシリサイドで形成されていない領域が存在する場合、このゲルマニウムシリサイドで形成されていない金属層領域は、ウェットエッチングにより除去される。
【００３７】
前記のように高圧下で熱処理すれば、ＲＴＡ方法を適用した場合に比べて比較的低いアニーリング温度下でも、ゲルマニウムシリサイドと基板との界面粗度を精度向上させ、かつ面抵抗の低いゲルマニウムシリサイドを形成できる。
【００３８】
図６Ａ及び図６Ｂは、ＳｉＧｅ基板にＰｔを蒸着した後、ＲＴＡ処理及び１０気圧下で高圧熱処理（Ｈｉｇｈ  Ｐｒｅｓｓｕｒｅ  Ａｎｎｅａｌｉｎｇ：ＨＰＡ）を２分間行ったサンプルの面抵抗特性を示す図面である。図６Ａは、ＲＴＡ及びＨＰＡによるゲルマニウムシリサイドの面抵抗特性をログスケールで示し、図６Ｂは、ＲＴＡ及びＨＰＡによるゲルマニウムシリサイドの面抵抗特性をライナースケールで示す。図６Ａ及び図６Ｂに示すように、ＲＴＡ処理を行って得られたサンプルの場合、約４００℃以下の温度で相対的に非常に高い抵抗を表すが、これは、約４００℃以下の温度は、ＲＴＡ処理によるゲルマニウムシリサイド（ＰｔＳｉＧｅ）の形成にほとんど助けにならないためである。ＲＴＡ処理は、ゲルマニウムシリサイドの形成のために相対的に高い温度を要する。
【００３９】
図６Ａ及び図６Ｂに示すように、ＲＴＡ処理を行って得られたサンプルの場合、約６００℃の温度で面抵抗が最も低い。これは、ＲＴＡ処理を行った場合には、非常に高温でＲＴＡ処理を行って始めてゲルマニウムシリサイド（ＰｔＳｉＧｅ）が形成されることを意味する。逆に、本発明の実施形態による高圧熱処理により得られたサンプルの面抵抗は、ＲＴＡ処理によるものより低く、短時間内に相対的に低い温度（例えば、約３００℃）で得られる。したがって、ゲルマニウムシリサイドは、本発明の実施形態による高圧熱処理により相対的に低い温度（例えば、３００℃）で形成される。
【００４０】
図７Ａ及び図７Ｂは、３００℃でＲＴＡ処理後にウェットエッチングしたサンプルの透過電子顕微鏡（ＴＥＭ）イメージ及びエネルギー分散型Ｘ線分光装置（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｗｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＳ）結果を示す図面である。図７Ａ及び図７Ｂに示すように、約４００℃以下の温度は、ＲＴＡ工程でゲルマニウムシリサイドの形成に助けにならない。
【００４１】
図８Ａは、６００℃でＲＴＡ処理したサンプルのＴＥＭイメージを示す。図８Ｂは、約３００℃、約１０気圧で本発明の実施形態によって熱処理したサンプルのＴＥＭイメージを示す。図８Ａでは、６００℃でＲＴＡ処理を行った場合、ゲルマニウムシリサイド（ＰｔＳｉＧｅ）が形成されることを示す。しかし、図８Ａから分かるように、高温でＲＴＡ処理により形成されたゲルマニウムシリサイドの界面及び表面粗度は不良である。
【００４２】
図８Ｂは、約３００℃で本発明の実施形態によるＨＰＡにより形成されるゲルマニウムシリサイド（ＰｔＳｉＧｅ）を示す。図８Ｂから分かるように、ＨＰＡを行った場合、約６００℃の高温でＲＴＡ処理を行った場合に比べて、低温でもゲルマニウムシリサイドが形成され、その形成されるゲルマニウムシリサイドの界面及び表面粗度が精度向上する。これから、ＨＰＡ時にゲルマニウムの局部的な拡散が抑制されつつゲルマニウムシリサイドが形成されるということが分かる。
【００４３】
前記したように、相対的に高圧で行われる熱処理は、ゲルマニウムシリサイドと基板との間の界面粗度を低下させ、ゲルマニウムシリサイドの面抵抗を減少させる。さらに、本発明の実施形態による熱処理は、ＲＴＡ処理と比較するとき、相対的に低い温度を伴うことができる。したがって、本発明の実施形態によるゲルマニウムシリサイドの形成方法を適用してソース及びドレイン上にゲルマニウムシリサイドを形成すれば、トランジスタのソース及びドレインに連結されるメタルラインの問題を解決でき、ゲルマニウムシリサイドを適用した高速用トランジスタを実現できる。
【００４４】
前記したような本発明の実施形態によるＨＰＡを適用してゲルマニウムシリサイドを形成した半導体デバイスは、基本的に図９のトランジスタ構造を有する。
【００４５】
図９に示すように、本発明の実施形態による半導体デバイスは、基板１１に形成されたソース及びドレイン１３，１５と、前記基板１１上に形成されたゲート電極１９と、を備えるトランジスタ１０、及び前記した本発明によるＨＰＡにより前記ソース及びドレイン領域１３，１５上に形成されたゲルマニウムシリサイド部材２１，２５を備える。前記トランジスタ１０は、前記ゲート電極１９と基板１１との間に形成されたゲート絶縁膜１８をさらに備える。前記ゲート絶縁膜１８と前記ゲート電極１９とは、側壁３１，３２により取り囲まれる。
【００４６】
前記基板１１は、Ｓｉ基板であり、前記ソース及びドレイン領域１３，１５は、シリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）からなる。かかる構造は、基板上のソース及びドレイン領域１３，１５内にシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）をエピタキシ成長させて得られる。
【００４７】
代案として、前記基板１１自体がシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）基板でありうる。
【００４８】
前記のように、ソース及びドレイン領域１３，１５内にシリコンゲルマニウム（Ｓｉ１−ｘＧｅｘ；０＜ｘ＜１）をエピタキシ成長させるか、または基板１１自体をＳｉＧｅ基板として使用することにより、ソース及びドレイン領域１３，１５は、ＳｉＧｅからなる。このソース及びドレイン領域１３，１５は、所定の不純物でドーピングされて形成されうる。
【００４９】
前記半導体デバイス１０面上に前述したような金属層を形成し、本発明の実施形態によるＨＰＡを行えば、ソース及びドレイン領域１３，１５上に相対的に平坦な界面及び低い面抵抗を有するゲルマニウムシリサイド部材２１，２５が形成される。
【００５０】
したがって、トランジスタの移動度を向上させるために、ソース及びドレインにＳｉＧｅをエピタキシ成長させて圧縮ストレスを調節する方法が最近に高速用トランジスタに適用されているが、本発明の実施形態によるゲルマニウムシリサイドの形成方法を適用する場合、通常的な高速用トランジスタでは、低い面抵抗を確保するようにシリサイド化に先立ってＳｉＧｅ上にエピタキシＳｉ薄膜層を必要とする一方、本発明の実施形態によるゲルマニウムシルサイドの形成方法では、付加的なＳｉ薄膜層なしに低い面抵抗が得られるので、半導体デバイスの特性及び収率を向上させる。
【００５１】
以上では、トランジスタ１０のソース及びドレイン領域１３，１５上にゲルマニウムシリサイドを形成する場合について説明及び図示したが、本発明の実施形態がこれに限定されるものではない。
【００５２】
例えば、本発明の実施形態によるゲルマニウムシリサイドの形成方法は、トランジスタ１０のゲート電極１９にメタルライン（図示せず）の形成のためのゲルマニウムシリサイドの形成時にも適用され、その他にも、面抵抗を低めるために、界面及び粗度特性に優れたゲルマニウムシリサイドを適用する必要がある多様なデバイスに対して適用される。
【００５３】
本発明の実施形態によるＨＰＡ方法を適用してゲルマニウムシリサイドを形成した半導体デバイスは、マイクロプロセッサ、デジタルシグナルプロセシング、中央処理装置、ロジックデバイスなどでロジックの単位セルとして使われるトランジスタ自体となり、その他にも低い面抵抗条件を要求する多様なＬＳＩロジック回路及びその素子となりうる。結果的に、本発明の実施形態によるトランジスタは、さらに速い速度及びさらに低いパワー消耗を提示できる。
【産業上の利用可能性】
【００５４】
本発明は、例えばトランジスタやロジック回路関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５５】
【図１Ａ】シリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、Ｓｉ基板上に金属を蒸着した構造を示す。
【図１Ｂ】ＳｉＧｅ基板にゲルマニウムシリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、ＳｉＧｅ基板上に金属を蒸着した構造を示す。
【図１Ｃ】ＳｉＧｅ基板にシリサイドの形成のために現在利用される熱処理前の積層構造を示す図面であって、ＳｉＧｅ基板上にＳｉ層を形成した後で金属を蒸着した構造を示す。
【図２】図１Ａないし図１Ｃの構造をＲＴＡ処理して形成したシリサイド及びゲルマニウムシリサイドの面抵抗特性を示す図面である。
【図３】ＲＴＡを行うことにより形成されるゲルマニウムシリサイドの形成過程を示す図面である。
【図４】ＲＴＡを行うことによるシリサイド及びゲルマニウムシリサイドを有するダイオード素子のＩ−Ｖ特性を示す図面である。
【図５Ａ】本発明の一実施形態によるゲルマニウムシリサイドの形成方法を概略的に示す図面である。
【図５Ｂ】本発明の一実施形態によるゲルマニウムシリサイドの形成方法を概略的に示す図面である。
【図６Ａ】ＳｉＧｅ基板にＰｔを蒸着した後、ＲＴＡ処理及び１０気圧下でＨＰＡを２分間行ったサンプルの面抵抗特性を示す図面であって、ログスケールで二つのサンプルの面抵抗を示す。
【図６Ｂ】ＳｉＧｅ基板にＰｔを蒸着した後、ＲＴＡ処理及び１０気圧下でＨＰＡを２分間行ったサンプルの面抵抗特性を示す図面であって、ライナースケールで二つのサンプルの面抵抗を示す。
【図７Ａ】３００℃でＲＴＡ処理後にウェットエッチングしたサンプルのＴＥＭイメージである。
【図７Ｂ】３００℃でＲＴＡ処理後にウェットエッチングしたサンプルのＥＤＳ結果を示す図面である。
【図８Ａ】６００℃でＲＴＡ処理したサンプルのＴＥＭイメージである。
【図８Ｂ】３００℃、１０気圧でＨＰＡしたサンプルのＴＥＭイメージである。
【図９】本発明のＨＰＡを適用してゲルマニウムシリサイドを形成した半導体デバイスの一実施形態を示す図面である。
【符号の説明】
【００５６】
１０  トランジスタ
１１  基板
１３  ソース領域
１５  ドレイン領域
１８  ゲート絶縁膜
１９  ゲート電極
２１，２５  ゲルマニウムシリサイド部材
【図１Ａ】
2008166809.tif 000003
【図１Ｂ】
2008166809.tif 000004
【図１Ｃ】
2008166809.tif 000005
【図２】
2008166809.tif 000006
【図３】
2008166809.tif 000007
【図４】
2008166809.tif 000008
【図５Ａ】
2008166809.tif 000009
【図５Ｂ】
2008166809.tif 000010
【図６Ａ】
2008166809.tif 000011
【図６Ｂ】
2008166809.tif 000012
【図７Ｂ】
2008166809.tif 000013
【図９】
2008166809.tif 000014
【図７Ａ】
2008166809.tif 000015
【図８Ａ】
2008166809.tif 000016
【図８Ｂ】
2008166809.tif 000017