(57)【要約】      （修正有）【課題】電源電圧に急峻な変化があっても、ＣＭＯＳインバータが誤動作を起こさず、安定してリセット信号を出力するリセット装置を提供することを目的とする。【解決手段】電源電圧の大きさに基づいて検出された検出電圧と、リセット信号の反転基準となる基準電圧とが入力され、検出電圧と基準電圧との比較を行い、比較結果に応じた出力電圧を出力する比較器１３を備えた電源電圧監視部１０と、電源電圧監視部１０から出力された出力電圧を、ＣＭＯＳから構成されるインバータ２１、２２、２３に供給して、リセット信号を出力するリセット信号出力部２０とを有し、インバータ２１、２２、２３を構成するＰチャンネルＭＯＳトランジスタ３１、３２、３３と電源電圧ライン５０との間、及び／又はＮチャンネルＭＯＳトランジスタ４１、４２、４３と接地ライン５１との間にインピーダンス手段Ｒ４、Ｒ５を設ける。【選択図】図１
2008118381.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を入力し、該電源電圧の大きさに基づいてリセット信号を出力するリセット装置であって、
前記電源電圧の大きさに基づいて検出された検出電圧と、前記リセット信号の反転基準となる基準電圧とが入力され、前記検出電圧と前記基準電圧との比較を行い、比較結果に応じた出力電圧を出力する比較器を備えた電源電圧監視部と、
該電源電圧監視部から出力された前記出力電圧を、ＣＭＯＳから構成されるインバータに供給して、前記リセット信号を出力するリセット信号出力部とを有し、
前記インバータを構成するＰチャンネルＭＯＳトランジスタと電源電圧ラインとの間、及び／又はＮチャンネルＭＯＳトランジスタと接地ラインとの間にインピーダンス手段を設けたことを特徴とするリセット装置。
【請求項２】
前記インピーダンス手段は、１００ｋΩ以上３ＭΩ以下の抵抗素子であることを特徴とする請求項１に記載のリセット装置。
【請求項３】
前記インバータは、複数段設けられていることを特徴とする請求項１又は２に記載のリセット装置。
【請求項４】
前記リセット信号出力部は、前記ＮチャンネルＭＯＳトランジスタと前記接地ラインとの間に前記インピーダンス手段を設けたインバータと、前記ＰチャンネルＭＯＳトランジスタと前記電源電圧ラインとの間に前記インピーダンス手段を設けたインバータとを連続段として設けたことを特徴とする請求項３に記載のリセット装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット装置に関し、特に、入力された電源電圧の大きさに応じてリセット信号を出力するリセット装置に関する。
【背景技術】
【０００２】
従来から、フリップフロップ等のＣＭＯＳ論理回路を搭載したシステムの電源投入時に、出力論理が不定状態に陥って装置が誤動作するのを防止するために、電源電圧の推移に基づいてリセット信号を生成させ、システムの初期設定を行うリセット信号発生回路が知られている。（例えば、特許文献１参照）。
【０００３】
図７は、従来技術のリセット信号発生回路を示す図である。図７におけるリセット信号発生回路は、ＮチャンネルＭＯＳトランジスタ１１０、１２０と、抵抗１３０と、インバータ１５０と、ＯＲ演算器１８０と、ＲＳフリップフロップ１９０とから構成されている。インバータ１５０は、ＣＭＯＳインバータとして構成され、ＰチャンネルＭＯＳトランジスタ１６０と、ＮチャンネルＭＯＳトランジスタ１７０とからなる。
【０００４】
図７において、電源電圧ＶＤＤが入力端子から印加されると、ノードＮ１の電圧ＶＮ１は、ＮチャンネルＭＯＳトランジスタ１１０、１２０の閾値電圧をＶＴＨとすれば、ＶＤＤ−２ＶＴＨとなり、抵抗１３０による分圧となる。一方、ＰチャンネルＭＯＳトランジスタ１６０及びＮチャンネルＭＯＳトランジスタ１７０の閾値は、各々ＮチャンネルＭＯＳトランジスタ１１０、１２０と一致させてあるので、インバータ１５０の閾値電圧ＶＴＨ１は、ＶＤＤ／２となる。そして、インバータ１５０の閾値電圧ＶＴＨ１よりもノードＮ１の電圧ＶＮ１が高ければ、ＮチャンネルＭＯＳトランジスタ１７０が導通してＬレベルのリセット信号を出力し、逆に、インバータ１５０の閾値電圧ＶＴＨ１よりもノードＮ１の電圧ＶＮ１が低ければ、ＰチャンネルＭＯＳトランジスタ１６０が導通してＨレベルのリセット信号を出力する構成となっている。
【０００５】
図８は、図７の従来技術に対応した、リセット信号発生回路の動作を説明する波形図である。図８の上の図において、ＬＡは電源電圧ＶＤＤの時間変化を示し、LＢはノード電圧ＶＮ１の時間変化を示している。また、ＶＴＨ１は、インバータ１５０の閾値電圧を示している。ここで、インバータ１５０の閾値電圧ＶＴＨ１は、電源電圧ＶＤＤの時間変化特性ＬＡの１／２の電圧値で推移しており、ノード電圧ＶＮ１がインバータ１５０の閾値電圧ＶＴＨ１を超えないときは、リセット信号ＲはＨレベルを出力している。そして、ノード電圧ＶＮ１がインバータ１５０の閾値電圧ＶＴＨ１を超えたときに、リセット信号はＬレベルに反転している。また、Ｈレベルのリセット信号が出力されたときには、ＲＳフリップフロップ１９０はリセットされ、Ｌレベルのリセット信号が出力されたときには、論理を維持する。
【０００６】
このように構成することにより、電源電圧ＶＤＤがＮチャンネルＭＯＳトランジスタ１１０、１２０の閾値電圧ＶＴＨの２倍の電圧となるまでＨレベルのリセット信号を出力する。
【特許文献１】特開平９−１８１５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の特許文献１に記載の構成では、電源電圧に急峻な変化があった場合に、インバータ１５０が誤動作するおそれがある。
【０００８】
図９は、従来技術のＣＭＯＳインバータ１５０ａの問題点を説明するための図である。図９（ａ）は、従来のＣＭＯＳインバータ１５０ａの構成を示した図である。図９（ａ）において、ＣＭＯＳインバータ１５０ａは、ＰチャンネルＭＯＳトランジスタ１６０ａとＮチャンネルＭＯＳトランジスタ１７０ａとから構成され、入力ＶＩＮは共通のゲート、出力Ｖｏｕｔは共通のドレインとして構成されている。ＮチャンネルＭＯＳトランジスタ１７０ａのソースは接地ラインに接続され、ＰチャンネルＭＯＳトランジスタ１６０ａのソースは、電源電圧ラインＶＤＤに接続されている。ＶＩＮにＨレベルの電圧が入力された場合には、ＮチャンネルＭＯＳトランジスタ１７０ａが導通してＬレベルを出力し、ＶＩＮにＬレベルの電圧が入力された場合には、ＰチャンネルＭＯＳトランジスタ１６０ａが導通してＨレベルを出力するＣＭＯＳインバータ１５０ａとして構成されている。
【０００９】
このように構成されたＣＭＯＳインバータ１５０ａに、図９（ｂ）の電源電圧ＶＤＤが入力された場合を考える。図９（ｂ）の上段の図においては、電源電圧ＶＤＤがほぼ一定の電圧で入力されていたが、電源電圧に突発的な電圧変化があって、急峻な電圧変化があった場合を示している。このとき、図９（ｂ）の中段の図に示すように、ＣＭＯＳインバータ１５０ａの入力電圧ＶＩＮは、容量結合により、電源電圧の急峻な変化に追従して持ち上がる。そして、この値が、ＣＭＯＳインバータ１５０ａの閾値Ｖｔｈ＝ＶＤＤ／２を超えた場合には、図９（ｂ）の下段の図に示すように、Ｖｏｕｔは、本来はＨレベルを出力維持しなければならないが、１度閾値を超えたＶＩＮの影響を受けて、Ｌレベルに切り替わってしまうという現象を生じる。このように、図９（ａ）に記載の構成では、電源電圧の急峻な変化により、ＣＭＯＳインバータ１５０ａが誤動作するおそれがあるという問題がある。
【００１０】
そこで、本発明は、電源電圧に急峻な変化があっても、ＣＭＯＳインバータが誤動作を起こさず、安定してリセット信号を出力するリセット装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、第１の発明に係るリセット装置は、電源電圧を入力し、該電源電圧の大きさに基づいてリセット信号を出力するリセット装置であって、
前記電源電圧の大きさに基づいて検出された検出電圧と、前記リセット信号の反転基準となる基準電圧とが入力され、前記検出電圧と前記基準電圧との比較を行い、比較結果に応じた出力電圧を出力する比較器（１３）を備えた電源電圧監視部（１０）と、
該電源電圧監視部（１０）から出力された前記出力電圧を、ＣＭＯＳから構成されるインバータ（２１、２２、２３）に供給して、前記リセット信号を出力するリセット信号出力部（２０）とを有し、
前記インバータ（２１、２２、２３）を構成するＰチャンネルＭＯＳトランジスタ（３１、３２、３３）と電源電圧ライン（５０）との間、及び／又はＮチャンネルＭＯＳトランジスタ（４１、４２、４３）と接地ライン（５１）との間にインピーダンス手段（Ｒ４、Ｒ５）を設けたことを特徴とする。これにより、ＣＭＯＳインバータのリセット信号の出力レベルを切り替える切替電圧を調整することができ、電源電圧に急峻な変化があっても、出力レベルが切り替わらない設定とすることができる。
【００１２】
第２の発明は、第１の発明に係るリセット装置において、
前記インピーダンス手段は、１００ｋΩ以上３ＭΩ以下の抵抗素子（Ｒ４、Ｒ５）であることを特徴とする。これにより、ＣＭＯＳインバータの切替電圧を適切な範囲の値とすることができる。
【００１３】
第３の発明は、第１又は第２の発明に係るリセット装置において、
前記インバータ（２１、２２、２３）は、複数段設けられていることを特徴とする。これにより、ＣＭＯＳインバータの切替電圧の設定を任意に組み合わせることができる。
【００１４】
第４の発明は、第３の発明に係るリセット装置において、
前記リセット信号出力部（２０）は、前記ＮチャンネルＭＯＳトランジスタ（４１）と前記接地ライン（５１）との間に前記インピーダンス手段（Ｒ４）を設けたインバータと、前記ＰチャンネルＭＯＳトランジスタ（３２）と前記電源電圧ライン（５０）との間に前記インピーダンス手段（Ｒ５）を設けたインバータ（２２）とを連続段として設けたことを特徴とする。これにより、大きく切替電圧を設定する場合には、複数段に分けてＣＭＯＳインバータの切替電圧を設定できる。
【００１５】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１６】
本発明によれば、リセット装置のＣＭＯＳインバータの切替電圧を、インピーダンス手段を用いて容易に調整することにより、電源電圧の変動に影響を受けず、安定してリセット信号を出力できるリセット装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００１８】
図１は、本発明を適用したリセット装置の実施例を示す回路図である。図１において、本実施例に係るリセット装置は、電源電圧入力端子ＶＤＤと接地入力端子ＧＮＤを有し、電源電圧入力端子ＶＤＤと接地入力端子ＧＮＤとの間に電源電圧が入力印加され、リセット信号を出力端子Ｖｏｕｔから出力するように構成されている。本実施例に係るリセット装置は、例えば、リセット用ＩＣ（集積回路）等に適用されてよい。従って、リセット信号出力端子Ｖｏｕｔは、例えばＣＰＵ（図示せず）のリセット信号入力端子に接続され、ＣＰＵのリセット用ＩＣとして利用してもよい。
【００１９】
図１において、本実施例に係るリセット装置は、電源電圧監視部１０と、リセット信号出力部２０とに大別される。電源電圧監視部１０は、電源電圧入力端子ＶＤＤと接地入力端子ＧＮＤとの間に供給された電源電圧に基づく検出電圧を検出し、電源電圧の大きさを監視するとともに、検出電圧と基準電圧との比較を行い、比較結果を出力するための回路部である。リセット信号出力部２０は、電源電圧監視部１０から出力された比較結果に基づいて、リセット信号、又はリセット解除信号を出力するための回路部である。
【００２０】
電源電圧監視部１０は、抵抗Ｒ１、Ｒ２、Ｒ３と、定電流源１１と、ツェナーダイオード１２と、比較器１３と、ＮチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１４とから構成される。なお、本実施例に係るリセット装置に適用されるＭＯＳトランジスタは、ＭＯＳ  ＦＥＴ（ＭＯＳ型電界効果トランジスタ）を利用してよい。
【００２１】
抵抗Ｒ１、Ｒ２、Ｒ３は、分圧回路を構成し、電源電圧入力端子ＶＤＤと接地入力端子ＧＮＤとの間に入力された電圧を、抵抗比に応じて分圧し、基準電圧と比較するための検出電圧を検出する。抵抗Ｒ１と抵抗Ｒ２との間のＡ点で検出された検出電圧は、比較器（コンパレータ）１３の反転入力端子１５に入力されるようになっている。
【００２２】
定電流源１１は、入力電圧に応じて、定電流を生成する。定電流源１１により生成された電流は、ツェナーダイオード１２に供給される。
【００２３】
ツェナーダイオード１２は、定電流源１１から供給された電流に応じて、電圧を発生させる。このツェナーダイオードで発生する電圧は、基準電圧となり、比較器１３の非反転入力端子１６に入力される。即ち、定電流源１１とツェナーダイオード１２で、基準電圧発生回路を形成していると言ってもよい。
【００２４】
比較器１３は、分圧回路から検出されたＡ点における検出電圧が反転入力端子１５に入力され、また基準電圧発生回路のツェナーダイオード１２で発生する電圧が非反転入力端子１６に入力され、検出電圧と基準電圧との比較を行う。Ａ点での検出電圧をＶＡ、基準電圧をＶＲＥＦとすると、検出電圧ＶＡの方が、基準電圧ＶＲＥＦよりも高いときには、比較器１３は反転信号を出力し、逆に基準電圧ＶＲＥＦの方が、検出電圧ＶＡよりも高いときには、比較器１３は非反転信号を出力する。従って、例えば、比較器１３は、検出電圧ＶＡが基準電圧ＶＲＥＦより高ければ、Ｌレベルの信号を出力し、基準電圧ＶＲＥＦが検出電圧ＶＡより高ければ、Ｈレベルの信号を出力する。
【００２５】
ＮチャンネルＭＯＳトランジスタ１４は、ゲートが比較器１３の出力端子に接続され、ドレインが分圧回路の抵抗Ｒ２と抵抗Ｒ３との間のＢ点と、ソースが接地入力端子ＧＮＤからの接地ライン５１に接続されて設けられている。従って、比較器１３の出力がＨレベルのときに、０．７Ｖ以上の電圧を出力し、ＮチャンネルＭＯＳトランジスタ１４が導通するように設定しておけば、このときＢ点の電位は０Ｖとなる。
【００２６】
このような構成とすることにより、電源電圧に基づく検出電圧ＶＡがリセット信号を出力する閾値電圧は、検出電圧ＶＡが基準電圧ＶＲＥＦより高いときは、ＶＡ＝ＶＤＤ＊（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）となり、検出電圧ＶＡが基準電圧ＶＲＥＦより低いときは、ＶＡ＝ＶＤＤ＊Ｒ１／（Ｒ１＋Ｒ２）となり、閾値電圧にヒステリシスを設けることができる。
【００２７】
なお、本実施例においては、電源電圧に基づく検出電圧のリセット信号発生閾値について、ヒステリシス電圧を設ける構成としているが、ヒステリシス電圧を特に設けないで、同じ分圧に基づく検出電圧で、基準電圧と比較を行うようにしてもよい。電源電圧監視部１０では、電源電圧がリセット信号を発生又は解除させる閾値を超えたか否かを、基準電圧との比較により実行できればよいので、電源電圧の検出及び基準電圧の設定方法は、種々の形式が適用可能である。
【００２８】
次に、リセット信号出力部２０の説明を行う。リセット信号出力部２０は、３段のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）インバータ２１、２２、２３で構成されている。なお、図１においては、３段のＣＭＯＳインバータ２１、２２、２３で構成されているが、例えば、１段で構成してもよいし、５段で構成してもよい。また、電源電圧監視部１０との信号の反転、非反転の整合が取れれば、偶数段設けてもよい。
【００２９】
ＣＭＯＳインバータ２１、２２、２３は各々、ＰチャンネルＭＯＳトランジスタ３１、３２、３３とＮチャンネルＭＯＳトランジスタ４１、４２、４３との組み合わせで構成されている。ＣＭＯＳインバータ２１、２２、２３はそれぞれ、ＰチャンネルＭＯＳトランジスタ３１、３２、３３及びＮチャンネルＭＯＳトランジスタ４１、４２、４３のゲート同士及びドレイン同士が接続され、同一の入出力端子を有するように構成されている。
【００３０】
一方、ＰチャンネルＭＯＳトランジスタ３１、３２、３３のソースは各々、電源電圧入力端子ＶＤＤに接続される電源電圧ライン５０に接続されている。また、ＮチャンネルＭＯＳトランジスタ４１、４２、４３のソースは、各々接地入力端子ＧＮＤに接続されている接地ライン５１に接続されている。更に、ＮチャンネルＭＯＳトランジスタ４１と接地ライン５１との間には、インピーダンス手段である抵抗Ｒ４が設けられ、ＰチャンネルＭＯＳトランジスタ３２と電源電圧ライン５０との間にも、インピーダンス手段である抵抗Ｒ５が設けられている。
【００３１】
ＣＭＯＳインバータ２１、２２、２３は、Ｌレベルの入力信号がゲートに入力されたときには、ＰチャンネルＭＯＳトランジスタ３１、３２、３３が導通し、ＮチャンネルＭＯＳトランジスタ４１、４２、４３は導通せず、Ｈレベルの電圧がドレインから出力されるようになっている。逆に、Ｈレベルの入力信号がゲートに入力されたときには、ＰチャンネルＭＯＳトランジスタ３１、３２、３３は導通せず、ＮチャンネルＭＯＳトランジスタ４１、４２、４３が導通し、Ｌレベルの出力信号がドレインから出力されるように構成されている。従って、ＣＭＯＳインバータ２１、２２、２３は各々入力信号に対して反転信号を出力し、インバータとして構成されている。なお、ＰチャンネルＭＯＳトランジスタ３１、３２，３３とＮチャンネルＭＯＳトランジスタ４１、４２、４３は、各々同じ切替電圧でオン、オフが切り替わるように、同一種類のＦＥＴを用いて構成するのが好ましい。
【００３２】
ここで、各々のＣＭＯＳインバータ２１、２２、２３について考える。図２は、ＣＭＯＳインバータ２１の動作説明を行うための図であり、図２（ａ）は、図１におけるＣＭＯＳインバータ２１の拡大図である。
【００３３】
図２（ａ）において、上述のように、ＣＭＯＳインバータ２１は、ＰチャンネルＭＯＳトランジスタ３１とＮチャンネルＭＯＳトランジスタ４１とで、両者のゲート同士及びドレイン同士が接続されて入力端子及び出力端子を構成し、一体的に構成されている。更に、ＮチャンネルＭＯＳトランジスタ４１のソースと接地ライン５１との間に、インピーダンス手段である抵抗Ｒ４を備えている。
【００３４】
図２（ａ）において、ＰチャンネルＭＯＳトランジスタ３１と電源電圧ライン５０との間には、何もインピーダンス手段は設けられておらず、ＮチャンネルＭＯＳトランジスタ４１と接地ライン５１との間にのみ抵抗Ｒ４が設けられているため、ＶＩＮ−電源電圧ライン５０間と、ＶＩＮ−接地ライン５１間のインピーダンスを比較すると、ＶＩＮ−接地ライン５１間のインピーダンスの方が、ＶＩＮ−電源電圧ライン５０間よりも高くなる。従って、ＶＩＮ−電源電圧ライン５０間の方が、ＶＩＮ−接地ライン５１間よりも電流が流れ易くなり、ＰチャンネルＭＯＳトランジスタ３１とＮチャンネルＭＯＳトランジスタ４１のオン・オフを切り替える切替電圧の大きさが大きくなる。
【００３５】
図２（ｂ）は、図２（ａ）の回路構成において、電源電圧入力端子ＶＤＤとＣＭＯＳインバータ２１の入力端子ＶＩＮと、出力端子Ｖｏｕｔにおける電圧波形の関係を示した図である。
【００３６】
図２（ｂ）において、電源電圧入力端子ＶＤＤの電圧波形は、入力電源電圧が、リセット信号の閾値を超え、リセット状態を解除する状態にあることを示している。ここで、ノイズのような急峻な電圧変化が起きた電圧波形が入力され、電圧が高くなっている箇所がある場合を考える。
【００３７】
このとき、図２（ｂ）に示すように、ＶＩＮは、電源電圧ＶＤＤの急峻な電圧変化に影響され、同じタイミングでＶＩＮの電圧も高くなる。ここで、図９において説明したように、Ｖｔｈ＝ＶＤＤ／２の状態のままだと、急峻な電圧変化のあった箇所がＣＭＯＳインバータ２１の切替電圧の閾値を超えてしまい、ＬレベルからＨレベルに一時切り替わってしまうが、図２（ｂ）においては、切替電圧の閾値Ｖｔｈが高くなっているため、Ｌレベルのままで切り替わらなくなる。従って、出力電圧Ｖｏｕｔも変化せず、Ｈレベルを保つことができる。
【００３８】
このように、ＣＭＯＳインバータ２１の入力端子ＶＩＮと、電源電圧ライン５０との間及び接地ライン５０との間のインピーダンスを抵抗Ｒ４で調整することにより、ＣＭＯＳインバータ２１のオン・オフの切替電圧を調整し、電源電圧に急峻な電圧変化があっても、その影響を受けない安定したインバータ回路として構成することができる。
【００３９】
なお、図２においては、切替電圧を上げる場合について説明したが、図１のＣＭＯＳインバータ２２のように、ＰチャンネルＭＯＳトランジスタ３２と電源電圧ライン５０との間にインピーダンス手段である抵抗Ｒ５を設ければ、ＣＭＯＳインバータ２２のオン・オフの切替電圧を下げることができる。従って、急峻な電圧変化により、Ｈレベルの入力電圧ＶＩＮが多少下がったとしても、Ｈレベルの入力を維持し、出力としてはＬレベルの出力信号を安定して出力することができる。
【００４０】
また、図１において、ＣＭＯＳインバータ２１はＮチャンネルＭＯＳトランジスタ４１と接地ライン５１との間に抵抗Ｒ４を設け、ＣＭＯＳインバータ２２はＰチャンネルＭＯＳトランジスタ３２と電源電圧ライン５０との間に抵抗Ｒ５を設けており、別ラインにインピーダンス手段を連続的に２段で設けた形式としている。これは、ＣＭＯＳインバータ２１の入力信号がＨレベルであったときには、Ｌレベルの出力信号を反転出力し、そのとき次の段のＣＭＯＳインバータ２２はＬレベルを入力信号としてＨレベルの信号を反転出力するから、双方とも、電源電圧の入力に対して、同じ方向（増加方向）の電圧変化に対して安定な多段構成となっている。このように、単にＣＭＯＳインバータ２１の切替電圧を上げるだけでなく、次の段のＣＭＯＳインバータ２２の切替電圧を下げることにより、２段に分けて電源電圧の急峻な変化に対応することも可能である。
【００４１】
なお、図１において、３段目のＣＭＯＳインバータ２３は、抵抗を備えていない構成としている。このように、総てのＣＭＯＳインバータ２１、２２、２３に抵抗を設けなくてもよく、必要な段に抵抗を設けて切替電圧を調整してよい。勿論、逆に総てのＣＭＯＳインバータ２１、２２、２３に抵抗を設けてもよいことは言うまでもない。
【００４２】
次に、本実施例に係るリセット装置に適用されるＣＭＯＳインバータ２１、２２の、抵抗の大きさと切り替わり電圧の関係について説明する。
【００４３】
図３は、例えば図１のＣＭＯＳインバータ２２のように、ＰチャンネルＭＯＳトランジスタ３２のソースと電源電圧ライン５０との間に抵抗Ｒ５を挿入した場合の抵抗値と切り替わり電圧との関係を示した図である。図３において、横軸は抵抗値［ｋΩ］、縦軸は切り替わり電圧［Ｖ］を示す。
【００４４】
図３において、抵抗値が１００ｋΩより小さい場合には、抵抗値の変化による切り替わり電圧の変化の割合が大きいが、１００ｋΩ以上の抵抗値から、切り替わり電圧の変化割合が小さくなり、安定してきている。抵抗値の変化割合に対して、あまりに切替電圧が大きく変化すると、抵抗Ｒ５の影響が大きすぎて、実際の回路に適用し難くなってしまう。従って、図３においては、抵抗値が１００ｋΩ以上の、比較的安定した領域の抵抗値をＲ５に適用するのが好ましい。例えば、ＰチャンネルＭＯＳトランジスタ３２のソースと電源電圧ライン５０との間に挿入する抵抗Ｒ５の抵抗値は、１００ｋΩ以上３ＭΩ以下の範囲が好ましく、１５０ｋΩ以上２ＭΩ以下がより好ましい。そして、２００ｋΩ以上１ＭΩ以下の範囲が更に好ましく、３００ｋΩ程度の２５０ｋΩ以上３５０ｋΩ以下の範囲が最適である。
【００４５】
図４は、例えば図１のＣＭＯＳインバータ２１のように、ＮチャンネルＭＯＳトランジスタ４１のソースと電源電圧ライン５０との間に抵抗Ｒ４を挿入した場合の抵抗値と切り替わり電圧との関係を示した図である。図３と同様に、横軸は抵抗値［ｋΩ］、縦軸は切り替わり電圧［Ｖ］を示す。
【００４６】
図４において、図３が右下がりの特性を描き、図４は右上がりの特性を示した点で図３と異なっているが、抵抗値が１００ｋΩより小さいときに、抵抗値の変化に対する切替電圧の変化割合が大きく、抵抗値が１００ｋΩ以上のときに、抵抗値の変化に対する切替電圧の変化割合が小さくなっている点では同様である。この場合も、抵抗値の変化に対して、あまり大きく切り替わり電圧が変化すると実際の回路に適用しにくいので、抵抗Ｒ４の抵抗値は、１００ｋΩ以上の場合が好ましい。従って、例えば、ＮチャンネルＭＯＳトランジスタ４１のソースと接地ライン５１との間に挿入する抵抗Ｒ４の抵抗値は、１００ｋΩ以上３ＭΩ以下の範囲が好ましく、１５０ｋΩ以上２ＭΩ以下がより好ましい。そして、２００ｋΩ以上１ＭΩ以下の範囲が更に好ましく、３００ｋΩ程度の２５０ｋΩ以上３５０ｋΩ以下の範囲が最適である。
【００４７】
このように、本実施例に係るリセット装置に適用するＣＭＯＳインバータ２１、２２の切替電圧調整用抵抗Ｒ４、Ｒ５の抵抗値は、インバータの切り替わり電圧を調整する用途のためには、数１００ｋΩから数ＭΩの範囲にあることが望ましい。
【００４８】
図５は、本実施例に係る、図１とは別の態様のリセット装置のＣＭＯＳインバータ２４を示している。
【００４９】
図５において、ＣＭＯＳインバータ２４は、その入力端子の前段に、Ｒ６とコンデンサＣ１のＣＲ時定数回路を備えた点で、図１及び図２に示した態様と異なっている。更に、図５のＣＭＯＳインバータ２４は、ＰチャンネルＭＯＳトランジスタ３４と電源電圧ライン５０との間と、ＮチャンネルＭＯＳトランジスタ４４と接地ライン５１との間の双方に抵抗Ｒ７及びＲ８を設けた点で、図１及び図２の態様と異なっている。
【００５０】
図５において、ＣＭＯＳインバータ２４の入力の前段にＣＲ時定数回路を入れたことにより、ＶＤＤが方形波で入力されても、ＣＭＯＳインバータ２４の入力端子に入力される電圧は、立ち上がりに時間遅れのある電圧波形が入力されることになる。
【００５１】
ここで、図６を用いて、図５のＣＭＯＳインバータ２４の動作について説明する。図６は、図５に示したＣＭＯＳインバータ２４における、電源電圧入力端子ＶＤＤと、ゲート入力端子Ｃと、出力電圧Ｖｏｕｔとの電圧波形を示した図である。横軸は時間、縦軸は電圧の大きさを示している。図６（ａ）は電源電圧入力端子ＶＤＤ、図６（ｂ）はゲート入力端子Ｃ、図６（ｃ）は出力端子Ｖｏｕｔの時間変化に対する電圧波形の変化を各々示した図である。
【００５２】
図６において、図６（ａ）に示すように、ｔ＝ｔ０のときに、電源電圧入力端子ＶＤＤに電圧が入力されたとすると、ＣＭＯＳインバータ２４のゲート入力端子Ｃの入力電圧は、図６（ｂ）に示すように、徐々に立ち上がる。ここで、ＣＭＯＳインバータ２４の切り替わり電圧をＶ１に設定すると、切り替わりタイミングはｔ＝ｔ１となる。従って、Ｖｏｕｔの出力タイミングは、図６（ｃ）に示すように、ｔ＝ｔ１のタイミングとなる。
【００５３】
一方、ＣＭＯＳインバータ２４の切り替わり電圧をＶ２に設定すると、図６（ｂ）に示すように、ｔ＝ｔ２の時間が切り替わりタイミングとなる。従って、Ｖｏｕｔも、図６（ｃ）に示すように、ｔ＝ｔ２のタイミングで出力されることになる。
【００５４】
このように、ＣＲ時定数回路を備えたＣＭＯＳインバータ２４においては、入力電圧に対する切り替わり電圧を調整して変更設定することにより、出力信号Ｖｏｕｔの出力タイミングを調整することができる。
【００５５】
図５に戻り、その構成との関係を説明する。図５において、ＣＭＯＳインバータ２４の切り替わり電圧は、ＰチャンネルＭＯＳトランジスタ３４と電源ライン５０との間に設けられた抵抗Ｒ７、及びＮチャンネルＭＯＳトランジスタ４４と接地ライン５１との間に設けられた抵抗Ｒ８の双方により行う。これは、図１及び図２の構成では、単に切り替わり電圧を上下させれば足りたので、片方のＭＯＳトランジスタとラインとの間に抵抗を挿入すれば足りたが、出力タイミングも調整するためには、切り替わり電圧の上下変動の割合をより正確に設定する必要があり、両側の抵抗比で定量的に調整した方が、調整が容易かつ正確になるからである。なお、抵抗Ｒ７の値を上げれば切り替わり電圧は下がり、抵抗Ｒ８の値を上げれば、切り替わり電圧が下がるのは、図１及び図２における説明と同様である。
【００５６】
このように、本実施例に係るＣＭＯＳインバータ２４のように、ＣＲ時定数回路も適用した場合には、ＣＲ時定数とＣＭＯＳインバータ２４の切り替わり時間
との関係を調整することにより、出力電圧信号Ｖｏｕｔの切り替わり時間をも調整することができる。
【００５７】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明を適用したリセット装置の実施例を示す回路図である。
【図２】ＣＭＯＳインバータ２１の動作説明を行うための図である。図２（ａ）は、ＣＭＯＳインバータ２１の拡大図である。図２（ｂ）は、電源電圧ＶＤＤとＣＭＯＳインバータ２１の入力ＶＩＮと、出力Ｖｏｕｔの電圧波形の関係を示した図である。
【図３】ＰチャンネルＭＯＳトランジスタ３２のソースと電源電圧ライン５０との間に抵抗Ｒ５を挿入した場合の抵抗値と切り替わり電圧との関係を示した図である。
【図４】ＮチャンネルＭＯＳトランジスタ４１のソースと電源電圧ライン５０との間に抵抗Ｒ４を挿入した場合の抵抗値と切り替わり電圧との関係を示した図である。
【図５】図１と別の態様のリセット装置のＣＭＯＳインバータを示した図である。
【図６】図５に示したＣＭＯＳインバータ２４の、電源電圧入力端子ＶＤＤと、ゲート入力端子Ｃと、出力電圧端子Ｖｏｕｔの電圧波形を示した図である。
【図７】従来技術のリセット信号発生回路を示す図である。
【図８】図７の従来技術に対応したリセット信号発生回路の動作を説明する波形図である。
【図９】従来技術のＣＭＯＳインバータ１５０ａの問題点を説明するための図である。
【符号の説明】
【００５９】
１０    電源電圧監視部
１１    定電流源
１２    ツェナーダイオード
１３    比較器
１４、４１、４２、４３、４４、１１０、１２０、１７０、１７０ａ    ＮチャンネルＭＯＳトランジスタ
１５    反転入力端子
１６    非反転入力端子
２０    リセット信号出力部
２１、２２、２３、２４、１５０ａ    ＣＭＯＳインバータ
３１、３２、３３、３４、１６０、１６０ａ    ＰチャンネルＭＯＳトランジスタ
５０    電源電圧ライン
５１    接地ライン
１３０    抵抗
１５０    インバータ
１８０    ＯＲ演算器
１９０    ＲＳフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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