(57)【要約】【課題】簡易な構成で焼成時の反りを防止することができ、煩雑な工程管理を行わなくとも配線との確実な接続を実現できるセラミックバリスタ等を提供する。【解決手段】半導体内蔵基板１００は、基材１１０上に積層された樹脂層１２０内の導電パターン１１２ｂの上方に半導体装置４０が埋設配置されたものであり、セラミックバリスタ３が、半導体装置４０の周囲に同芯状に設けられている。セラミックバリスタ３は、同種且つ同厚の二つのセラミック層とそれらの間に挟持された一つの導体層からなる三層構造を有している。半導体装置４０に形成された複数のバンプ４２、及びセラミックバリスタ３のセラミック層３０ａ（バリスタ素子として機能する。）は、樹脂層１２０上にパターン形成された導体線１２１によって接続されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のセラミック層と、該セラミック層よりも一層少ない少なくとも一つの導体層と、が交互に積層された積層構造を有しており、
前記積層構造は、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように構成されており、
前記複数のセラミック層のうち前記積層構造における最外の二層の少なくともいずれか一方のセラミック層のみが、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子として機能するものである、
セラミックバリスタ。
【請求項２】
前記積層構造は、積層方向の高さ中心を基準として、前記複数のセラミック層及び前記少なくとも一つの導体層の各層の材質及び厚さが対称となるように、該各層が積層されたものである、
請求項１記載のセラミックバリスタ。
【請求項３】
前記抵抗素子として機能するセラミック層が、主として酸化亜鉛を含む、
請求項１又は２記載のセラミックバリスタ。
【請求項４】
前記積層構造は、二つの前記セラミック層と一つの前記導体層とが交互に積層された三層構造のものである、
請求項１〜３のいずれか一項記載のセラミックバリスタ。
【請求項５】
前記積層構造は、三つの前記セラミック層と二つの前記導体層とが交互に積層された五層構造のものである、
請求項１〜３のいずれか一項記載のセラミックバリスタ。
【請求項６】
複数のセラミック材料層と、該複数のセラミック材料層よりも一つ少ない導体材料層と、を交互に積層して積層体を形成する積層工程と、
前記積層体を焼成する焼成工程と、
を備えており、
前記積層工程においては、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように、前記セラミック材料層及び前記導体材料層を積層し、且つ、前記複数のセラミック材料層のうち前記積層体における最外の二層の少なくともいずれか一方のセラミック材料層として、前記焼成工程が実施された後の状態において印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子として機能する物質を用いる、
セラミックバリスタの製造方法。
【請求項７】
前記積層工程においては、前記積層体が、積層方向の高さ中心を基準として、前記複数のセラミック材料層及び前記少なくとも一つの導体材料層の各層の材質及び厚さが対称となるように、該各層を積層する、
請求項６記載のセラミックバリスタの製造方法。
【請求項８】
絶縁層内に設けられた半導体装置と、
前記半導体装置の電極に接続された複数の導体線と、
複数のセラミック層と、該セラミック層よりも一層少ない少なくとも一つの導体層と、が交互に積層された積層構造を有しており、前記積層構造は、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように構成されており、且つ、前記複数のセラミック層のうち前記積層構造における最外の二層の少なくともいずれか一方のセラミック層のみが、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子として機能するセラミックバリスタと、
を備えており、
前記複数の導体線は、前記複数のセラミック層のうち前記積層体における最外の二層の少なくともいずれか一方のセラミック層のみに接続されたものである、
半導体内蔵モジュール。
【請求項９】
前記セラミックバリスタが、前記絶縁層内に設けられたものである、
請求項８記載の半導体内蔵モジュール。
【請求項１０】
前記セラミック層に接続された導体線が、短絡又は接地されたものである、
請求項８又は９記載の半導体内蔵モジュール。
【請求項１１】
前記電極は、前記半導体装置の周縁部の少なくとも一部に設けられており、
前記セラミックバリスタは、前記半導体装置における前記電極が設けられた部位の周囲に亘って延在するものである、
請求項８〜１０のいずれか一項記載の半導体内蔵モジュール。
【請求項１２】
絶縁層内に半導体装置を実装する半導体実装工程と、
複数のセラミック層と、該セラミック層よりも一層少ない少なくとも一つの導体層と、が交互に積層された積層構造を有しており、前記積層構造は、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように構成されており、且つ、前記複数のセラミック層のうち前記積層構造における最外の二層の少なくともいずれか一方のセラミック層のみが、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子として機能するセラミックバリスタを実装するバリスタ実装工程と、
前記半導体装置の電極に複数の導体線を接続する第一の接続工程と、
前記複数の導体線を、前記複数のセラミック層のうち前記積層構造における最外の二層の少なくともいずれか一方のセラミック層にのみ接続する第二の接続工程と、
を備える半導体内蔵モジュールの製造方法。
【請求項１３】
前記バリスタ実装工程においては、前記セラミックバリスタを前記絶縁層内に設ける、
請求項１２記載の半導体内蔵モジュールの製造方法。
【請求項１４】
前記セラミック層に接続された導体線を、短絡又は接地する第三の接続工程を備える、
請求項１２又は１３記載の半導体内蔵モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の能動素子の保護に用いられるセラミックバリスタ、及びそれを備える半導体内蔵モジュール、並びにそれらの製造方法に関する。
【背景技術】
【０００２】
一般に、低電圧で作動する電子機器等では、高電圧のパルス性ノイズや瞬時電圧上昇（サージ）を吸収、抑制、又は遮断するために電圧非直線性抵抗体（バリスタ素子）が利用されている。例えば、特許文献１には、静電破壊（ＥＳＤ）やラッチアップ（ＬＵＰ）耐性を向上させるために、その対策回路を構成する素子を備える半導体装置が開示されており、かかる素子として、バリスタが広く用いられている。
【０００３】
バリスタの主たるものとしては、ダイオードやセラミックバリスタが知られており、高電圧ノイズやサージ対策用としては、放電耐量が大きく、電圧非直線性が大きく、しかも寿命特性に優れるといった観点から、セラミックバリスタがより有用である。
【特許文献１】特開平１０−２２４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、近年、例えば携帯電話機等の携帯端末に代表される携帯機器には、単一又は複数の樹脂層からなる基板に能動素子としてベアチップ状態の半導体装置（ダイ（Die））が実装されたいわゆる半導体内蔵基板が搭載されつつあり、電子機器の高性能化及び小型化の要求に応えるべく、半導体内蔵基板は、半導体装置等の能動部品やバリスタ、抵抗、コンデンサといった受動部品が高密度で実装されたモジュール化が進んでいる。さらに近時は、薄型化への要求が殊更に高まっており、各種部品自体の更なる薄型化が急務となっている。
【０００５】
このような状況下、半導体内蔵モジュールに実装されるバリスタも例外ではなく、半導体装置が例えば１００μｍオーダー以下まで薄型化されるに伴い、それ以下の厚さのものが熱望されている。
【０００６】
しかし、部品がこの程度の薄さになると、そのハンドリングが極めて困難になるばかりでなく、本発明者の知見によれば、特にバリスタに対して、以下のような問題が生じることが判明した。
【０００７】
すなわち、例えば特許文献１に記載されているようなバリスタの片側電極となる導体層上に対策回路用の素子（バリスタ素子）が積層された構造でセラミックバリスタを形成する場合、通常、導体層上にセラミック材料層を積層し、それを焼成することにより、導体層とセラミック層とが結合されたセラミックバリスタを得るが、この場合、導体層とセラミック層の材質が異なるので、両者の焼成時の収縮・膨張の程度の相違により、焼結体であるセラミックバリスタに不可避的な反りを生じてしまう傾向にある。
【０００８】
このような反りが生じると、特許文献１に記載されているような構造、すなわちバリスタを基板上に実装してそのセラミック層にリード線（バリスタの反対側電極）を配線する際に、セラミック層と配線とのレベル（取り合い）が合わなくなってしまい、それにより、セラミックバリスタとリード線との接続不良が生じてしまうおそれがある。こうなると、製品の歩留まりや信頼性の低下を招いてしまう。
【０００９】
また、部品サイズがある程度大きい場合には、そのような反りが生じても全体厚さに対して無視し得る程度であれば、問題にならないこともあるが、上述したように、１００μｍ程度以下の厚さを有する薄型部品では、全体厚さに対して無視できない程度の反りが発生する傾向にあり、製造上極めて重大な問題となる。また、反りを極力抑制すべく、焼成条件を複雑に制御したり、焼成時の反りを軽減するための剛性基材を設けたりといった煩雑な対策が不可欠となってしまい、生産性及び経済性の観点から改善が望まれている。
【００１０】
そこで、本発明は、かかる事情に鑑みてなされたものであり、簡易な構成で焼成時の反りを防止することができ、これにより、煩雑な工程管理を行わなくとも配線接続不良等の製造上の不都合を解消できるセラミックバリスタ、及びそれを備える半導体内蔵モジュール、並びにそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明によるセラミックバリスタは、複数のセラミック層と、それらセラミック層よりも一層少ない少なくとも一つの導体層とが交互に積層された積層構造を有しており、その積層構造は、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一（許容誤差範囲内で略同一）となるように構成されており、複数のセラミック層のうち積層構造における最外の二層の少なくともいずれか一方のセラミック層のみが、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子（すなわち、非線形の電流−電圧特性を示す電圧非直線性抵抗体；バリスタ素子）として機能するものである。
【００１２】
なお、本発明における「セラミック層」は、磁器組成物からなるものであって、主成分としてセラミックスを含有し、不可避不純物を含んでいてもよい。また、「非線形の電流−電圧特性」（電圧非直線性；バリスタ特性）とは、セラミック層に電圧Ｖを印加した場合の電圧Ｖと電流Ｉとの関係をＩ＝（Ｖ／Ｃ）αで近似（Ｃは定数）したときの非線形定数αが１よりも大きくなる物性をいう。ちなみに、αが１のものがオーミック抵抗体であることから、電圧非直線性は非オーミック特性と言い換えることもできる。
【００１３】
このように構成されたセラミックバリスタでは、複数のセラミック層と、それらセラミック層よりも一層少ない少なくとも一つの導体層とが交互に積層された積層構造を有するので、導体層は必ずセラミック層で挟持されており、積層構造の最外の二層は必ずセラミック層で構成される。そして、それら最外の二つのセラミック層のうち少なくともいずれか一方のみがバリスタ素子として機能する一方で、中間に配置されるセラミック層は通常バリスタ素子としては関与しない。
【００１４】
すなわち、本発明によるセラミックバリスタは、内部電極及び外部電極対を一体に備え且つサージ等を内部吸収するいわゆるチップコンデンサタイプのバリスタとは異なり、最外のセラミック層の内側面に隣接する導体層のみが内部電極となり、その最外のセラミック層の外側面（露出面）に外部電極としてリード線等の導体配線が接続されることによって、最外のセラミック層のみがバリスタ素子として作動する。この際、サージ等はセラミックバリスタで内部吸収されるというよりは外部へ出力される。
【００１５】
換言すれば、基板等に実装された本発明のセラミックバリスタの最外のセラミック層に、能動部品に接続された信号線等の導体配線が外部から接続され、その信号線に高電圧ノイズやサージ等の入力した場合、それらに起因する異常電流は、信号線（外部電極）からセラミックバリスタの最外のセラミック層を通して内部電極へ流れ、再度そのセラミック層を通って信号線へと流れ、能動部品に入力されることなく、外部へ回送出力される。
【００１６】
なお、上述したチップコンデンサタイプのバリスタでは、バリスタの周囲を、バリスタ機能を奏しない絶縁体の保護層で覆うことが多いが、本発明によるセラミックバリスタでは、最外層をバリスタ素子として使用するので、保護層分の厚さが低減される。
【００１７】
そして、積層構造は、複数のセラミック層と、それらセラミック層よりも一層少ない少なくとも一つの導体層とが交互に積層されたものなので、全体として奇数の層から構成される。よって、積層方向の中心層の両側に同数のセラミック層と導体層とを備える（ただし、三層構造の場合は、一つの導体層の両側に二つのセラミック層のそれぞれが配設される。）ので、製造時のセラミックスの焼成工程において中心層（の中心軸）の両側部分に残留する応力の均衡が図られるように、各セラミック層の種類や寸法形状を調整するだけで、セラミックバリスタ全体の形状変化、特に反りの発生が確実に抑えられる。
【００１８】
そして、本発明によるセラミックバリスタでは、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように積層構造が構成されているので、セラミック層及び導体層の焼成時の収縮・膨張の程度が、高さ中心を対象として同等となり、セラミックバリスタ全体の残留応力（圧縮でも引っ張りでも構わない）の均衡が図られ、その結果を、反りや撓みが生じることが防止される。
【００１９】
より具体的には、積層構造は、積層方向の高さ中心を基準として、複数のセラミック層及び前記少なくとも一つの導体層の各層の材質及び厚さが対称となるように、各層が積層されたものであると好ましい。つまり、積層構造の中心層の両側の部位におけるセラミック層及び導体層を実質的に同種且つ同一（同一又は略同一）厚さの対となるように形成すれば、それら両側の部位の加熱線収縮率及び線膨張率が同等となって焼成時の収縮・膨張が同程度となるので、簡便な構成で、両側部分の残留応力の均衡が図られ、セラミックバリスタ全体での反りや撓みの発生を抑止し易くできる。
【００２０】
また、バリスタ素子として機能するセラミック層の主成分としては、バリスタ特性を示すものであればよく、そのバリスタ素子として機能するセラミック層のバリスタ特性が、正電圧及び負電圧で原点対称となるものが好ましく、例えば、チタン酸バリウム（ＢａＴｉＯ3）等の金属−半導体障壁を利用するもの、酸化亜鉛（ＺｎＯ）等のセラミックス粒界障壁を利用するものが挙げられる。これらのなかでも、酸化亜鉛を主成分として含むものは、制限電圧が比較的小さく、電圧非直線指数が比較的大きいので、過電流耐量の小さい半導体装置や高周波動作の半導体装置等を有する電子機器の過電圧保護用のセラミックバリスタとして非常に有用である。
【００２１】
さらに、積層構造が、二つのセラミック層と一つの導体層とが交互に積層された三層構造のものであれば、構成が極めて簡易であり、また、積層厚さを最も薄くすることができるので、好適である。
【００２２】
或いは、積層構造が、三つのセラミック層と二つの導体層とが交互に積層された五層構造のものであれば、所望のバリスタ電圧によっては上記三層構造ではハンドリング上困難な程度に全体の厚さが薄くなってしまう場合に、更なる二層がそれら三層構造を支持することにより、全体の剛性を確保し易くなる。換言すれば、バリスタ電圧の制御及び機械強度設計における自由度が増大するので、好適である。
【００２３】
また、本発明によるセラミックバリスタの製造方法は、本発明のセラミックバリスタを有効に製造するための方法であって、複数のセラミック材料層と、それら複数のセラミック材料層よりも一つ少ない導体材料層とを交互に積層して積層体を形成する積層工程と、その積層体を焼成する焼成工程とを備えており、積層工程においては、積層方向の高さ中心を基準とした両側の部位の加熱線収縮率及び線膨張率が実質的に同一となるように、セラミック材料層及び導体材料層を積層し、且つ、複数のセラミック材料層のうち積層体における最外の二層の少なくともいずれか一方のセラミック材料層として、焼成工程が実施された後の状態において印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子（バリスタ素子）として機能する物質を用いる方法である。
【００２４】
本方法では、焼成工程を実施して、積層工程で得られたセラミック材料層及び導体材料層の積層体を焼成することにより、それぞれの層が、それぞれセラミック層及び導体層となり、本発明のセラミックバリスタが得られる。
【００２５】
具体的には、積層工程においては、積層体が、積層方向の高さ中心を基準として、複数のセラミック材料層及び少なくとも一つの導体材料層の各層の材質及び厚さが対称となるように、各層を積層すると好ましい。
【００２６】
また、本発明による半導体内蔵モジュールは、絶縁層内に設けられた半導体装置と、半導体装置の電極に接続された複数の導体線と、本発明によるセラミックバリスタとを備えており、複数の導体線は、複数のセラミック層のうち積層体における最外の二層の少なくともいずれか一方のセラミック層のみに接続されたものである。
【００２７】
こうすれば、本発明のセラミックバリスタは反りが防止されて層方向に極めて平坦な構造を有しているので、半導体装置の電極に接続された信号配線等の導体線との取り合いが設計どおり実現され、これにより配線不良等を確実防止できる。
【００２８】
さらに、そのセラミックバリスタが絶縁層内に設けられたものであるとより好ましい。こうすれば、同一絶縁層内に半導体装置とセラミックバリスタが配置されるので、半導体装置の電極とセラミックバリスタのレベルを合わせることにより、両者を導体線で同時に接続でき、工程を簡略化できる。また、この場合、半導体装置とセラミックバリスタとのレベル位置合わせが肝要となるので、本発明による反りが殆どなく平坦なセラミックバリスタは特に有効である。
【００２９】
更に具体的には、セラミック層に接続された導体線が、短絡又は接地されたものである。これにより、高電圧ノイズやサージに起因する異常電流は、半導体装置に流入することなく、セラミックバリスタ及び導体線を通して外部へ、又は接地電位へと回送出力される。
【００３０】
またさらに、半導体装置の電極が、半導体装置の周縁部の少なくとも一部に設けられており、セラミックバリスタは、半導体装置における電極が設けられた部位の周囲に亘って延在するものであるとより好ましい。
【００３１】
半導体装置には、信号入出力や電力供給用の電極としてのランドやバンプ等が、半導体装置の周縁部に所定間隔で複数設けられていることが多い。そこで、これらの電極が設けられた部位の周囲に亘って延在するようにセラミックバリスタが形成されていれば、部品点数を低減できる。例えば、矩形の半導体装置の全周の縁部に電極が形成されている場合、その各辺に沿って直線帯状（棒状）のセラミックバリスタを四つ配置したり、二辺の周囲に亘ってＬ字状のセラミックバリスタを二つ配置したり、或いは、全周を囲むように枠状（リング状）のセラミックバリスタを一つ配置させたりしてもよい。本発明によるセラミックバリスタは、このようにある方向に有意に長く延在する形状としても、反りが有効に防止されるので、導体線との取り合いにおいて位置ずれの発生が抑制される。
【００３２】
また、本発明による半導体内蔵モジュールの製造方法は、本発明の半導体内蔵モジュールを有効に製造するための方法であって、絶縁層内に半導体装置を実装する半導体実装工程と、本発明のセラミックバリスタを実装するバリスタ実装工程と、半導体装置の電極に複数の導体線を接続する第一の接続工程と、それら複数の導体線を、複数のセラミック層のうち積層構造における最外の二層の少なくともいずれか一方のセラミック層にのみ接続する第二の接続工程とを備える。
【００３３】
さらに、バリスタ実装工程においては、セラミックバリスタを絶縁層内に設けると好ましい。
【００３４】
またさらに、セラミック層に接続された導体線を、短絡又は接地する第三の接続工程を備えると好適である。
【発明の効果】
【００３５】
本発明によれば、複数のセラミック層と、該セラミック層よりも一層少ない少なくとも一つの導体層とを交互に積層した積層構造を用いることにより、最外層のセラミック層をバリスタ素子として機能させると共に、焼成時に、積層構造の中心の両側部位の加熱線収縮率及び線熱膨張率を実質的に同一とすることにより、積層構造における残留応力度合いの均衡が図られる。よって、このような簡略な構成でセラミックバリスタの反りや撓みを防止することができ、これにより、煩雑な工程管理を行わなくともセラミックバリスタと他の配線との確実な接続を実現できるので、製品の生産性及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について詳細に説明する。なお、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００３７】
［セラミックバリスタの第一実施形態］
図１は、本発明によるセラミックバリスタの第一実施形態を示す概略斜視図である。セラミックバリスタ１は、磁器組成物からなる帯状の二つのセラミック層１０ａ，１０ｂ（セラミック層）と、それらの間に設けられた帯状をなす一つの導体層１２とを備えるものである。このように、セラミックバリスタ１は、複数のセラミック層１０ａ，１０ｂと、それらよりも一層少ない一つの導体層１２とが交互に積層された全三層の積層構造を有している。
【００３８】
また、セラミックバリスタ１は、図示の如く、電極としては内部電極である導体層１２のみを備えており、チップコンデンサ型のバリスタにおいて通常例えば導体層１２の両端側に設けられる外部電極を有しておらず、セラミックバリスタ１が実装されるプリント配線板等に形成される信号線等の導体配線が、セラミック層１０ａ及び／又はセラミック層１０ｂに接続され、その導体配線が外部電極となり、バリスタとして作動するものである。
【００３９】
つまり、三層構造の最外の層である二つのセラミック層１０ａ，１０ｂの少なくともいずれか一方（以下、単にセラミック層１０ａ，１０ｂと記す。）が、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子（電圧非直線性抵抗体；バリスタ素子）として機能するように構成されている。この際、外部の導体配線から流入するサージ等はセラミック層１０ａ，１０ｂへ流入し、内部電極たる導体層１２を経由して再びセラミック層１０ａ，１０ｂを通り、外部の導体配線から出力される。
【００４０】
さらに、セラミック層１０ａ，１０ｂは、後述する焼成時における延在方向の加熱線収縮率（係数）と線膨張率（係数）が互いに実質的に同一の材料から形成されており、かかる条件を満たせば、同じ材質及び同じ寸法形状に限定されないが、同材質及び同寸法（図示の場合、同じ厚さ）、すなわち、セラミックバリスタ１の積層方向の高さ中心（導体層１２の高さ中心）を基準として複数のセラミック層１０ａ，１０ｂ及び導体層１２の各層の材質及び厚さが対称となるように、各層が積層された構造とすれば、上記条件を簡便に満たすことができるので、好ましい。
【００４１】
ここで、セラミックバリスタ１の全体厚さとしては、特に制限されないが、例えば、好ましくは２００μｍ以下、より好ましくは３０〜１００μｍ程度とされ、セラミック層１０ａ，１０ｂの厚さとしては、例えば、好ましくは１００μｍ以下、より好ましくは１０〜５０μｍ程度とされ、導体層１２の厚さとしては、例えば、好ましくは２０μｍ以下、より好ましくは５μｍ程度とされる。
【００４２】
また、バリスタ素子として機能するセラミック層１０ａ，１０ｂの主成分としては、バリスタ特性を示すものであれば特に制限されず、セラミック層１０ａ，１０ｂのバリスタ特性が、正電圧及び負電圧で原点対称となるものが好ましく、例えば、金属−半導体障壁を利用するものとして、チタン酸バリウム（ＢａＴｉＯ3）、酸化鉄（Ｆｅ2Ｏ3）、酸化チタン（ＴｉＯ2）等が挙げられ、セラミックス粒界障壁を利用するものとして、シリコンカーバイド（ＳｉＣ）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化亜鉛（ＺｎＯ）等が挙げられる。これらのなかでも、セラミックス粒界障壁を利用する物質、特に酸化亜鉛を主成分として含むものは、制限電圧が比較的小さく、電圧非直線指数が比較的大きいので、過電流耐量の小さい半導体装置や高周波動作の半導体装置等を有する電子機器の過電圧保護用のセラミックバリスタとして非常に有用である。
【００４３】
より具体的には、酸化亜鉛を主成分とする結晶粒の粒界に、例えば亜鉛（Ｚｎ）、コバルト（Ｃｏ）、及びケイ素（Ｓｉ）を含む酸化物を主成分とする結晶粒が分散形成された多結晶の磁器組成物が挙げられる。酸化亜鉛を主成分とする結晶粒は、アルミニウム（Ａｌ）及びコバルト（Ｃｏ）の原子を含んでいると、焼成時の焼結性及び焼結粒度の均一性が高められるので好ましく、アルミニウム原子に代えて、ホウ素（Ｂ）、ガドリニウム（Ｇａ）、及びインジウム（Ｉｎ）のうちの少なくとも一つの元素の原子を含んでいてもよい。
【００４４】
また、酸化亜鉛を主成分とする結晶粒の粒界に、プラセオジム（Ｐｒ）等の希土類元素、カリウム（Ｋ）等のアルカリ金属元素、クロム（Ｃｒ）又はモリブデン（Ｍｏ）、カルシウム（Ｃａ）等のアルカリ土類金属元素、及びケイ素（Ｓｉ）を含む酸化物が存在していても、焼成時の焼結性及び焼結粒度の均一性が高められるので好ましい。
【００４５】
さらに、セラミック層１０ａ，１０ｂの全体積における亜鉛、コバルト、及びケイ素を含む酸化物を主成分とする結晶粒の体積分率を、５％以上６０％未満とすれば、セラミック層１０ａ，１０ｂの非線形定数αを十分に大きくできるので好適である。またさらに、酸化亜鉛を主成分とする結晶粒の粒径の好適な一例としては２〜２０μｍ程度が挙げられ、亜鉛、コバルト、及びケイ素を含む酸化物を主成分とする結晶粒の粒径の好適な一例としては２〜２０μｍが挙げられる。
【００４６】
かかる結晶粒混在タイプの酸化亜鉛を主成分とするバリスタ材料を用いると、動作周波数が高くなるほど静電容量が低くなる傾向があるので、高周波信号に対するインピーダンスが高められ静電気放電（ＥＳＤ）耐性を向上できるとともに、高周波信号に対する波形劣化を抑制することができる。
【００４７】
また、導体層１２の材料としては、導電性材料であれば特に制限されず、例えば、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）等を主成分とする貴金属材料、銀（Ａｇ）、及び銀と貴金属との複合金属材料等が挙げられる。
【００４８】
次に、セラミックバリスタ１の製造方法の一例について説明する。
【００４９】
まず、セラミック層１０ａ，１０ｂの原料粉体を含む原料スラリーを調製する。具体的には、Ｚｎ，Ｃｏ，Ｓｉの原子を含む原料粉体をボールミル等で湿式混合し、原料スラリーを得る。かかる原料スラリーを構成する粉体としては、各元素についての酸化物、炭酸塩、炭酸塩水和物等を例示でき、また、複数の元素を有する酸化物、炭酸塩、炭酸塩水和物等を用いてもよい。また、ボールミル等での原料粉末の湿式混合においては、エチルセルロース、ポリビニルブチラール等の有機バインダを添加することが好ましく、さらに、混合用の溶媒としてとしてアセトン、トルエン等の有機溶媒を用いることが好ましく、またさらに、ジブチルフタレート等の有機可塑剤を添加することが好ましい。ボールミルで使用するボールとしては、ジルコニアボール等が挙げられる。また、ボールミルにおける混合時間は２０時間程度が好適である。
【００５０】
また、本実施形態では、セラミック層１０ａ，１０ｂの原料粉体を含む原料スラリーを、例えば同一組成とし、後述する焼成工程における延在方向の加熱線収縮率（係数）と線膨張率（係数）が同等又は略同等の材料から形成する。
【００５１】
一方、導体層１２を形成すべく、焼成すると導電性材料となるパラジウム等の内部電極層用粉体ペーストを用意する。
【００５２】
それから、基材上に、セラミック層１０ａ，１０ｂの原料粉体を含む原料スラリーと導体層１２用の導体層用粉体ペーストとを所定の厚さで交互に塗布し、これら原料スラリーの層（セラミック材料層）が粉体ペーストの層（導体材料層）を挟むように積み重ねられた三層構造の積層体を形成する（積層工程）。基材は適宜剥離し除去する。ここで、原料スラリーの層は、原料スラリーをドクターブレード法等で塗布することにより形成できる。一方、粉体ペーストの層は、粉体ペーストを印刷法等により原料スラリーの層上に堆積させることにより形成できる。また、セラミック層１０ａ，１０ｂの原料スラリーが同一組成物であれば、両方の原料スラリーの層の厚さを同一又は略同一とする。これにより、後記する焼成工程における両方の原料スラリーの層の延在方向の加熱線収縮率（係数）と線膨張率（係数）が同等又は略同等とされる。
【００５３】
そして、この積層体を、例えば、適宜の温度勾配で１２００℃程度まで昇温し、適宜の時間加熱保持して焼成した後、適宜の温度勾配で例えば室温まで降温し、焼結体を形成して図１に示すセラミックバリスタ１を得る（焼成工程）。
【００５４】
このようにして得られるセラミックバリスタ１によれば、上述した製造工程において、セラミック層１０ａ，１０ｂの材料である原料スラリーの層の延在方向における加熱線収縮率（係数）と線膨張率（係数）が同等又は略同等とされているので、導体層１２を挟んで対称配置されたセラミック層１０ａ，１０ｂの焼成時の収縮・膨張が同程度とされる。よって、焼結されたセラミック層１０ａ，１０ｂの残留応力の均衡が図られ、反りの発生が抑止されるので、延在方向に反りや撓みが殆どない平坦性に優れるセラミックバリスタ１を実現することができる。
【００５５】
このように極めて簡素な構成によって平坦性に優れるセラミックバリスタ１が実現されるので、煩雑な工程管理を行わなくともよく、また、セラミックバリスタ１が実装される基板モジュール装置等におけるセラミックバリスタ１と配線との接続を確実に行い易くなる。これにより、製品の生産性及び信頼性を格段に向上させることができる。また、セラミック層１０ａ，１０ｂを同一材料（同一組成物）とし、塗布厚さを同厚とすれば、原料スラリーの調整及び塗布時のプロセス管理を更に一層簡略化できる。
【００５６】
さらに、セラミックバリスタ１は、外部電極を有しないので、構造が簡略であり、小型化及び経済性の観点からも有利である。またさらに、セラミックバリスタ１では、最外層のセラミック層１０ａ，１０ｂをバリスタ素子として使用すべく、上述したチップコンデンサ型のバリスタの如く周囲を保護層で覆わないので、そのような保護層分の厚さを低減でき、その分、更なる薄型化及び小型化を実現できる。加えて、セラミックバリスタ１は、積層方向の高さ中心に対して材質及び厚さが上下（表裏）対称となるように構成されているので、ハンドリング時に表裏の判断をする必要がない。よって、セラミックバリスタ１をプリント基板等に実装するときに、表裏判定の手間を省くことができ、また、表裏の取り違いによる製造不具合を防止できる。
【００５７】
［セラミックバリスタの第二実施形態］
図２は、本発明によるセラミックバリスタの第二実施形態を示す概略斜視図である。セラミックバリスタ２は、磁器組成物からなる帯状の二つのセラミック層２０ａ，２０ｂ，２０ｃ（セラミック層）と、それらの間にそれらと交互に設けられた帯状をなす二つの導体層２２ａ，２２ｂとを備えるものである。このように、セラミックバリスタ２は、複数のセラミック層２０ａ，２０ｂ，２０ｃと、それらよりも一層少ない複数の導体層２２ａ，２２ｂとが交互に積層された全五層の積層構造を有している。
【００５８】
また、セラミックバリスタ２は、セラミックバリスタ１と同様に、五層構造の最外の層である二つのセラミック層２０ａ，２０ｃの少なくともいずれか一方（以下、単にセラミック層２０ａ，２０ｂと記す。）が、印加電圧の上昇に伴って非線形的に抵抗値が減少する抵抗素子（電圧非直線性抵抗体；バリスタ素子）として機能するように構成されており、最外層であるセラミック層２０ａ，２０ｃの内側に隣接する導体層２２ａ，２２ｂ（のうち少なくともいずれか一方）が内部電極として機能する。
【００５９】
このように、セラミックバリスタ２も、チップコンデンサ型のバリスタにおいて通常例えば導体層２２ａ，２２ｂの両端側に設けられる外部電極を有しておらず、セラミックバリスタ２が実装されるプリント配線板等に形成される導体配線等が、セラミック層２０ａ，２０ｃに接続され、その配線が外部電極となり、バリスタとして作動するものである。この際、外部の導体配線から流入するサージ等はセラミック層２０ａ，２０ｃへ流入し、内部電極たる導体層２２ａ，２２ｂを経由して再びセラミック層２０ａ，２０ｃを通り、外部の導体配線から外部へ出力される。
【００６０】
さらに、セラミック層２０ａ，２０ｃは、上述したセラミック層１０ａ，１０ｂと同様に、焼成時における延在方向の加熱線収縮率（係数）及び線膨張率（係数）が互いに実質的に同一な材料から形成されており、また、導体層２２ａ，２２ｂも、焼成時における延在方向の加熱線収縮率（係数）及び線膨張率（係数）が互いに実質的に同一な材料から形成されている。かかる条件を満たせば、同じ材質及び同じ寸法形状に限定されないが、同材質及び同寸法（図示の場合、同じ厚さ）、すなわち、セラミックバリスタ２の積層方向の高さ中心（セラミック層２０ｂの高さ中心）を基準として複数のセラミック層２０ａ，２０ｂ，２０ｃ及び導体層２２ａ，２２ｂの各層の材質及び厚さが対称となるように、各層が積層された構造とすれば、上記条件を簡便に満たすことができるので、好ましい。
【００６１】
セラミック層２０ａ，２０ｂ，２０ｃの種類としては、先述したセラミック層１０ａ，１０ｂと同種のものを使用できる。なお、セラミック層２０ｂはバリスタ特性を示さないものでも構わない。また、導体層２２ａ，２２ｂの種類としては、上述した導体層１２と同種のものを使用できる。さらに、セラミックバリスタ２は、層構造が五層の積層体を形成すること以外は、上述したセラミックバリスタ１と同様に製造することが可能である。
【００６２】
このような構成を有するセラミックバリスタ２においても、上述したセラミックバリスタ１が奏するのと同様の効果が奏されるともに、バリスタ素子として機能するセラミック層２０ａ，２０ｃの厚さがハンドリング困難な程に薄い場合であっても、セラミック層２０ｂを、他の層を支持するための支持層として用いることができるので、セラミックバリスタ２全体の剛性を確保することができる。これにより、バリスタ電圧の制御及び機械強度設計における自由度を増大させることができる。
【００６３】
［セラミックバリスタの第三実施形態］
図３は、本発明によるセラミックバリスタの第三実施形態を示す概略斜視図である。セラミックバリスタ３は、セラミック層１０ａ，１０ｂ及び導体層１２に代えてセラミック層３０ａ，３０ｂ及び導体層３２が、無終端の枠状に形成された三層の積層構造を有すること以外は、セラミックバリスタ１と同様に構成・製造されたものである。かかる形状のセラミックバリスタ３も、セラミックバリスタ１と同様に、反りや撓みが殆どなく平坦性に優れた部材となる。
【００６４】
［半導体内蔵モジュールの第一実施形態］
図４は、図３に示すセラミックバリスタ３を備える本発明の半導体内蔵モジュールの第一実施形態の要部構造を示す斜視図（一部透視図）であり、図５は、図４におけるＶ−Ｖ線に沿う断面図である。
【００６５】
半導体内蔵基板（ＳＥＳ）１００（半導体内蔵モジュール）は、基材１１０の両面に、それぞれ導電パターン１１１ａ，１１１ｂ、及び導電パターン１１２ａ，１１２ｂが形成され、また、基材１１０上に積層された樹脂層１２０（絶縁層）内の導電パターン１１２ｂの上方に半導体装置４０が埋設配置されたものである。導電パターン１１１ｂは、接地電位に接続されており、また、導電パターン１１１ａ，１１２ａ、及び、導電パターン１１１ｂ，１１２ｂは、それぞれ、基材１１０内に貫通形成された接続配線１１３を介して互いに電気的に接続されている。
【００６６】
また、樹脂層１２０内には、図３に示すセラミックバリスタ３が、半導体装置４０の周囲に同芯状に設けられている。半導体装置４０に形成された後述する複数のバンプ４２（電極）、及びセラミックバリスタ３のセラミック層３０ａは、樹脂層１２０の上面に露呈しており、両者は、樹脂層１２０上にパターン形成された導体線１２１（半導体装置４０への給電線や信号線等のリード線）によって接続されている。さらに、導体線１２１と導電パターン１１２ａ，１１２ｂとは、樹脂層１２０内に貫通形成された接続配線１２２ａ，１２２ｂを介して互いに電気的に接続されている。
【００６７】
さらに、樹脂層１２０上には、導電パターン１３１が形成されており、導電パターン１３１と導体線１２１とは、樹脂層１３０内に貫通形成された接続配線１３２を介して互いに電気的に接続されている。また、導電パターン１３１には、抵抗やキャパシタ等の受動素子５０が設置されている。
【００６８】
なお、図４においては、半導体装置４０の周囲に導体線１２１のそれぞれに対応して設けられた複数の接続配線１２２ａ，１２２ｂの一部のみを示した。また、導電パターン１１１ｂ及び導電パターン１１２ｂは、半導体装置４０から発せられる熱の放熱機構としても機能するものである。
【００６９】
ここで、図８は、半導体装置４０の概略構造を示す斜視図である。半導体装置４０はベアチップ状態の半導体ＩＣ（ダイ）等の半導体部品であり、略矩形板状をなすその主面４０ａに多数のランド電極（図示せず）及びバンプ４２を有している。なお、図示においては、四隅にのみバンプ４２を表示し、それ以外のバンプ４２の表示を省略した。また、半導体装置４０の種類は、特に制限されるものではないが、例えば、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣが挙げられる。
【００７０】
さらに、特に限定されるものではないが、半導体装置４０の裏面４０ｂは研磨されており、これにより半導体装置４０の厚さｔ（主面４０ａから裏面４０ｂまでの距離）は、通常の半導体装置に比して薄くされており、例えば、好ましくは２００μｍ以下、より好ましくは２０〜５０μｍ程度とされる。一方、裏面４０ｂは、半導体装置４０を薄型にするべく、エッチング、プラズマ処理、レーザ照射、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理を行うと好ましい。
【００７１】
なお、半導体装置４０の裏面４０ｂの研磨は、ウェハの状態で多数の半導体装置に対して一括して行い、その後、ダイシングにより個別の半導体装置４０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体装置４０に切断分離した場合には、熱硬化性樹脂等により半導体装置４０の主面４０ａを覆った状態で裏面４０ｂを研磨することもできる。
【００７２】
また、バンプ４２は、導電性突起物の一種であり、その種類は、特に制限されず、スタッドバンプ、プレートバンプ、メッキバンプ、ボールバンプ等の各種のバンプを例示できる。なお、図示においては、プレートバンプを例示した。バンプ４２としてスタッドバンプを用いる場合には、金（Ａｕ）や銅（Ｃｕ）をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極４１上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
【００７３】
バンプ４２に使用可能な金属種としては、特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金、半田等が挙げられ、これらのなかでは、接続性やマイグレーションを考慮すると金又は銅を用いることが好ましい。
【００７４】
また、バンプ４２の寸法形状は、ランド電極４１間の間隔（ピッチ）に応じて適宜設定することができ、例えば、ランド電極４１のピッチが約１００μｍである場合には、バンプ４２の最大径を１０〜９０μｍ程度、高さを２〜１００μｍ程度にすればよい。なお、バンプ４２は、ウェハのダイシングにより個別の半導体装置４０に切断分離した後、ワイヤボンダーを用いて各ランド電極４１に接合することができる。
【００７５】
このように構成された半導体内蔵基板１００においては、セラミックバリスタ３を構成する三層のうち、導体線１２１に接続されたセラミック層１０ａのみが、バリスタ素子として機能する。すなわち、ここでのセラミックバリスタ３においては、導体層３２が内部電極として機能し、半導体装置４０に接続された導体線１２１が外部電極として機能し、両電極に挟持されたセラミック層１０ａがバリスタ素子として機能するバリスタが実現される。
【００７６】
そして、例えば、導電パターン１１１ａ、接続配線１１３、導電パターン１１２ａ、及び、ある接続配線１２２ａを順次経由して導体線１２１に入力された高電圧のパルス性ノイズやサージは、導体線１２１に接続されたセラミックバリスタ３のセラミック層３０ａに流入し、図４に示す構成では、セラミック層３０ａを高さ方向に横切って導体層３２へ達した後、導体層３２を延在方向に流通し、再びセラミック層３０ａを通って接続配線１２２ｂへ接続された導体線１２１へ戻入され、接続配線１２２ｂ、導電パターン１１２ｂ、接続配線１１３、及び導電パターン１１１を経由して接地電位（グランド）へ導通される（後述する図５に示す矢じり線Ｙ参照）。これにより、高電圧のパルス性ノイズやサージが半導体装置４０へ流入することが防止される。
【００７７】
ここで、図５を参照しながら、半導体内蔵基板１００の製造方法について説明する。まず、絶縁性の基材１１０に導電パターン１１１ａ，１１１ｂ、及び接続配線１１３を公知の方法で形成したものの上に、未硬化又は半硬化状態の樹脂を塗布し、その上に半導体装置４０及びセラミックバリスタ３を所定位置に載置する。次に、半導体装置４０及びセラミックバリスタ３を樹脂に密着させた状態で樹脂を硬化させてそれらを固定実装する（半導体実装工程、バリスタ実装工程）。
【００７８】
さらに、その上を樹脂で覆い、半導体装置４０のバンプ４２及びセラミックバリスタ３のセラミック層３０ａを露呈させて樹脂層１２０を形成し、また、樹脂層１２０中に、導電パターン１１２ａ，１１２ｂに接続する接続配線１２２ａ，１２２ｂを形成する。それから、樹脂層１２０上に、公知の方法で導体線１２１をパターンニングし、導体線１２１で、半導体装置４０のバンプ４２、セラミック層３０ａ、及び導電パターン１２２ａ，１２２ｂを相互接続する（第一の接続工程、第二の接続工程）。また、これにより、セラミック層３０ａに接続された導体線１２１が、導電パターン１２２ｂ，１１２ｂ、接続配線１１３、及び導電パターン１１１ｂを介して接地電位に接続される（第三の接続工程）。次いで、導体線１２１上に樹脂層１３０を設け、その中に、導体線１２１と接続する接続配線１３２を形成する。さらに、その上に、導電パターン１３１を形成し、その導電パターン１３１上に受動部品５０を接続設置して半導体内蔵基板１００を得る。
【００７９】
かかる構造の半導体内蔵基板１００では、セラミックバリスタ３が、反りや撓みが殆どなく平坦性に優れた部材なので、セラミックバリスタ３の位置ずれを防止でき、これにより、セラミック層３０ａと導体線１２１との取り合い位置を確実に担保でき、両者を確実に接続することが可能となる。よって、両者の接続不具合等に起因して半導体装置４０に高電圧のパルス性ノイズやサージが入力してしまうことを有効に抑止でき、製品の歩留まり及び信頼性を向上させることができる。また、セラミックバリスタ３を積層高さ中心に対して材質及び厚さを上下（表裏）対象に構成すれば、セラミックバリスタ３を樹脂層１２０に載置する際に、表裏の判断をする必要がないので、そのような表裏判定の手間を省くことができ、また、表裏の取り違いによる製造不具合を確実に防止できる。
【００８０】
［半導体内蔵モジュールの第二実施形態］
図６は、図１に示すセラミックバリスタ１を複数備える本発明の半導体内蔵モジュールの第二実施形態の要部構造を示す斜視図（一部透視図）である。半導体内蔵基板（ＳＥＳ）２００（半導体内蔵モジュール）は、半導体装置４０に代えて、四辺ではなく二辺にのみ複数のバンプ４２が連設された半導体装置７０を備え、セラミックバリスタ３に代えて、半導体装置７０におけるバンプ４２が設けられた二辺の周囲（対向する位置）に、直線状に延在する棒状のセラミックバリスタ１（図１参照）が配置されたこと以外は、図４及び図５に示す半導体内蔵基板１００と同様に構成されたものである。
【００８１】
この半導体内蔵基板２００も、上述した半導体内蔵基板１００と同様の効果を奏するとともに、半導体装置７０におけるバンプ４２が設けられた二辺に対してのみセラミックバリスタ１が配置されているので、かかる場合には、枠状のセラミックバリスタ３を用いるより、構造を簡略化することができ、また、セラミックバリスタ１は、棒状に形成されているので、セラミックバリスタ３よりも製造が簡便であるので、半導体内蔵基板２００の製造工程全体を簡素化できる。
【００８２】
［半導体内蔵モジュールの第三実施形態］
図７は、図３に示すセラミックバリスタ３を備える本発明の半導体内蔵モジュールの第三実施形態の要部構造を示す断面図である。半導体内蔵基板（ＳＥＳ）３００（半導体内蔵モジュール）は、図４及び図５に示す半導体内蔵基板１００の構造を、基材１１０の両面に設けたものであり、セラミックバリスタ３に代えて、セラミックバリスタ６を、基材１１０を貫通してその表裏の構造に共通して設けたものである。セラミックバリスタ６は、セラミックバリスタ３よりも更に多段の積層構造を有するものであり、セラミック層６０ａ，６０ｂ，６０ｃ，６０ｄ及び導体層６２ａ，６２ｂ，６２ｃが、交互に積層され且つ無終端の枠状に形成された七層の積層構造を有すること以外は、セラミックバリスタ３と同様に形成され、同様の作用効果を奏するものである。
【００８３】
このように構成された半導体内蔵基板３００では、セラミックバリスタ６の最外の二層であるセラミック層６０ａ，６０ｃがバリスタ素子として機能する。そして、高密度実装のために、基材１１０の両面側に配設された複数の半導体装置４０に対して、一つのセラミックバリスタ６によって高電圧のパルス性ノイズやサージ対策が施されるので、半導体内蔵基板３００の全体構成を簡略化でき、更なる高密度実装に資することができる。
【００８４】
なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、本発明によるセラミックバリスタは、直棒状、矩形枠状に限られず、例えば、円状、楕円状、弧状等、を採ることができ、半導体装置等の部品の形状や配置状態に応じて適宜選択できる。
【００８５】
また、半導体内蔵基板１００，２００を例にとれば、導体層３２を接地電位に接続してもよい。この場合の接続手法としては、例えば、セラミックバリスタ１の端部又はセラミックバリスタ３の隅部において、導体層１２，３２を露出させるようにレーザ加工等でビアホール又はスルーホールを穿設し、導体層３２と、導体パターン１１２ｂ又は接続配線１２２ｂとをメッキ等によって接続する構成が挙げられる。この場合、上述した経路で流入した高電圧のパルス性ノイズやサージは、セラミック層１０ａ，３０ａを通って導体層１２，３２から導体パターン１１２ｂを経由して接地電位（グランド）に落ちる。或いは、セラミックバリスタ１，３の適宜の部位において、ドリル等を用いた機械加工で、セラミックバリスタ１，３及び半導体内蔵基板１００，２００の厚さ方向全体を貫通するようなスルーホールを穿設し、導体層１２，３２と、接地電位に接続された任意の配線とをメッキ等によって接続する構成を用いてもよい。
【００８６】
さらに、セラミックバリスタ１，３の外壁面における少なくとも導体層３２の端面、好ましくは更に底壁面（セラミック層１０ｂ，３０ｂの外面）を覆う導体層（被覆導体層）をメッキ等で形成し、その底壁面の下部の樹脂層１２０に、被覆導体層が露出するようにビアホール等を穿設し、そのビアをメッキ等で充填することにより、セラミックバリスタ１，３の導体層１２，３２を、導体パターン１１２ｂを介して接地電位へ接続しても好適である。この場合も、上述した経路で流入した高電圧のパルス性ノイズやサージは、セラミック層１０ａ，３０ａを通って導体層１２，３２から導体パターン１１２ｂを経由して接地電位に落ちる。なお、被覆導体層は、導体線１２１との絶縁が確保されるように形成する。
【００８７】
またさらに、接地電位に接続された配線が半導体内蔵基板２００の側端面に露出して設けられている場合、セラミックバリスタ１の端部を、短くとも半導体内蔵基板２００の側端部まで延設し、その端面に露出した導体層１２，３２を、接地電位に接続された配線の端部と接続するようにしてもよい。
【００８８】
以上のように、高電圧のパルス性ノイズやサージがセラミック層１０ａ，３０ａを一度通って導体層１２，３２から接地電位に流通する構成を用いると、サージ等がセラミック層１０ａ，３０ａを二度通って（往復して）接地電位に落ちる場合に比して、サージ等をより確実に外部へ逃し得る。これは、セラミック層１０ａ，３０ａと周囲の樹脂層との接続抵抗が大きいことから、サージ等を導体層１２，３２へ導通させた方がその送出経路（導電経路）を確保し易いことによると推定される。ただし、作用はこれに制限されない。
【００８９】
さらにまた、セラミック層１０ｂ，３０ｂを接続配線１２２ｂ又は導電パターン１１２ｂへ接続してもよい。この場合、セラミック層１０ｂ，３０ｂもバリスタ素子として機能し得る。
【００９０】
また、接続配線１２２ｂを形成せず、導体線１２１，１２１間を短絡させてもよい（第三の接続工程）。この場合、上述した経路で流入した高電圧のパルス性ノイズやサージは、セラミックバリスタ３を通って導体線１２１へ戻入した後、接地電位には落ちずに、短絡された導体線１２１を含む閉ループで消費・減衰される。
【００９１】
またさらに、半導体装置４０のバンプ４２、及びセラミックバリスタ３のセラミック層３０ａを樹脂層１２０上に露出させず、バンプ４２及びセラミック層３０ａの位置にビアホール等の接続孔を穿設し、その接続孔内に導体（配線プラグ）を埋め込んで導体線１２１と接続する構造としてもよい。
【実施例】
【００９２】
以下、本発明に係る具体的な実施例について説明するが、本発明はこれらに限定されるものではない。
【００９３】
〈実施例１〉
基材上に、セラミック材料層として酸化亜鉛系原料スラリーの層（三層）と、導体材料層としてパラジウム粉体ペーストの層（二層）とを、基材は適宜剥離し除去しながら交互に積層して五層構造の積層体を形成し、これを焼結温度１２００℃で焼成し、さらに基材を除去して図２に示すセラミックバリスタ２と同様の構成を有する五層構造のセラミックバリスタを製造した。マイクロメータで測定したセラミックバリスタの全体厚さは７４μｍであり、最外の二層のセラミック層の厚さ各１６μｍであり、Ｐｄ内部電極（導体層）の厚さは５μｍであり、中心のセラミック層の厚さは、３２μｍであった。このことから、実施例１のセラミックバリスタは、積層構造の高さ中心を基準として、材質・厚さが対称に構成されていることが確認された。
【００９４】
〈比較例１〉
基材上に、セラミック材料層として酸化チタン系原料スラリーの層（二層）と、導体材料層としてパラジウム粉体ペーストの層（一層）とを、基材は適宜剥離し除去しながら積層して三層構造の積層体を形成し、これを焼結温度１３００℃で焼成し、さらに基材を除去して三層構造のセラミックバリスタを製造した。マイクロメータで測定したセラミックバリスタの全体厚さは９０μｍであり、セラミック層の厚さは、１０μｍと７５μｍであり、Ｐｄ内部電極（導体層）の厚さは５μｍであった。このことから、比較例１のセラミックバリスタは、積層構造の高さ中心を基準として、材質・厚さが非対称に構成されていることが確認された。
【００９５】
〈評価１〉
実施例１及び比較例１で得た各セラミックバリスタを側面から光学顕微鏡で観察した。図９及び図１０は、それぞれ実施例１及び比較例１のセラミックバリスタの光学顕微鏡写真である。図中、紙面縦方向に延びる白色の線状のものがセラミックバリスタである。
【００９６】
次いで、両セラミックバリスタについて、表面粗さ測定器（株式会社小坂研究所製：サーフコーダＳＥ−３０Ｄ）を用い、ＪＩＳ  Ｂ０６０１に規定されている最大高さＲmaxを実測した。測定条件は、探針先端半径２μｍ、送り速さ０．１ｍｍ／秒、基準長さＬ＝２．５ｍｍとし、各セラミックバリスタの片側表面を走査した。その結果、実施例１のセラミックバリスタのＲmaxは、２．２０５μｍ（Ｌ＝２．５ｍｍ）であり、比較例１のセラミックバリスタのＲmaxは、３０．４５μｍ（Ｌ＝２．５ｍｍ）であった。
【００９７】
なお、参考として、図１１及び図１２は、それぞれ実施例１及び比較例１のセラミックバリスタのＲmax測定で得られたプロフィール（断面曲線）を示すチャートの写しである。両図において、Ｖ１０００は、チャートにおける高さ方向の倍率が１０００倍であり、Ｈ２０は同延在方向（長手方向）の倍率が２０倍であることを示す。すなわち、図１１及び図１２に示す各チャートでは、チャート下半分に記録されたセラミックバリスタのプロフィールにおけるＶ軸（紙面横軸）の最小目盛が実物上の１μｍに相当し、Ｈ軸（紙面縦軸）の最小目盛が実物上の０．２５ｍｍに相当する。
【００９８】
以上の結果より、反りの指標の一つであるＲmax（Ｌ＝２．５ｍｍ）の全体厚さに対する割合は、実施例１のセラミックバリスタでは、３％以下と極めて小さい値であったのに対し、比較例１のセラミックバリスタでは、３０％程度と大きいことが確認された。
【００９９】
〈比較例２〉
基材上に、セラミック材料層として線膨張率αが６．２ｐｐｍ／Ｋである材料（酸化チタンにガラスを添加した系のセラミック材料）のスラリーの層Ｓ１（一層）と、導体材料層として線膨張率αが１９ｐｐｍ／Ｋである銀粉体のガラスペーストの層Ｍ１（一層）とを積層し、図１３（Ａ）に概略的に示す二層構造の積層体（延在方向の長さは約６５ｍｍ）を形成し、これを焼結温度９００℃で焼成して、図１３（Ｂ）に概略的に示す反りのある二層構造のセラミックバリスタを製造した。なお、上記セラミック材料の線膨張率は、酸化亜鉛のそれと略同等である。マイクロメータで測定したセラミックバリスタの全体厚さは約５０５μｍであり、セラミック層Ｓ２の厚さは５００μｍであり、導体層Ｍ２の厚さは５μｍであった。
【０１００】
〈評価２〉
比較例２で得たセラミックバリスタの図１３（Ｂ）に示すＲmax、すなわちセラミックバリスタ中心と端部の最大高さを実測した結果、０．３１ｍｍであった。この実測結果から、比較例２のセラミックバリスタの曲率半径を幾何学的計算によって求め、その結果に基づいて、幾何学的計算により、評価１と同条件である基準長さＬ＝２．５ｍｍにおけるＲmaxを算出した結果、０．４６μｍであった。さらに、下記式（方持ち梁についてのＳｔｏｎｅｙの式）に示すとおり、セラミック層の厚さｔsが異なっても導体層からセラミック層が受ける残留応力σが同じであれば、反りδ（すなわちＲmax）はセラミック層ｔの厚さの二乗に反比例することから、上記算出結果（セラミック層の厚さｔ＝５００μｍにおけるＲmax＝０．４６μｍ（Ｌ＝２．５ｍｍ））を用いて、比較例２のセラミックバリスタにおけるセラミック層の厚さｔ種々変えた場合のＲmaxを推算した。結果を表１に示す。
【０１０１】
これらの結果より、比較例２のセラミックバリスタでは、セラミック層の厚さが減少するにつれて、Ｒmaxが大きくなり（つまり反りが大きくなり）、セラミック層が１００μｍ以下の厚さになると、セラミックバリスタ全体の厚さに対するＲmax（Ｌ＝２．５ｍｍ）の割合は、急増し、１０％を超え得ることが判明した。これによれば、セラミックバリスタの厚さが薄くなるほど、平坦性に優れる本発明によるセラミックバリスタの優位性が理解される。
【０１０２】
【数１】
2008166511.tif 000003
式中、δ，Ｌ，Ｅ，ν，ｔ，σは、それぞれ、方持ち梁の変位（反り）、方持ち梁の自由長、セラミック層のヤング率、セラミック層のポアソン比、セラミック層の厚さ、残留応力を示す
【０１０３】
【表１】
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【産業上の利用可能性】
【０１０４】
以上説明した通り、本発明のセラミックバリスタ及び半導体内蔵モジュール並びにそれらの製造方法によれば、簡易な構成でセラミックバリスタの焼成時の反りを防止して、煩雑な工程管理を行わなくともセラミックバリスタと配線との接続を確実に行うことができ、これにより製品の生産性及び信頼性を向上させることが可能なので、高電圧のパルス性ノイズやサージ対策が必要な電子機器、装置、システム等、特に小型化及び高性能化が要求されるものに広く且つ有効に利用することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明によるセラミックバリスタの第一実施形態を示す概略斜視図である。
【図２】本発明によるセラミックバリスタの第二実施形態を示す概略斜視図である。
【図３】本発明によるセラミックバリスタの第三実施形態を示す概略斜視図である。
【図４】図３に示すセラミックバリスタ３を備える本発明の半導体内蔵モジュールの第一実施形態の要部構造を示す斜視図（一部透視図）である。
【図５】図４におけるＶ−Ｖ線に沿う断面図である。
【図６】図１に示すセラミックバリスタ１を複数備える本発明の半導体内蔵モジュールの第二実施形態の要部構造を示す斜視図（一部透視図）である。
【図７】図３に示すセラミックバリスタ３を備える本発明の半導体内蔵モジュールの第三実施形態の要部構造を示す断面図である。
【図８】半導体装置４０の概略構造を示す斜視図である。
【図９】実施例１のセラミックバリスタの電子顕微鏡写真である。
【図１０】比較例１のセラミックバリスタの電子顕微鏡写真である。
【図１１】実施例１のセラミックバリスタのＲmax測定で得られたプロフィールを示すチャート紙の写しである。
【図１２】比較例１のセラミックバリスタのＲmax測定で得られたプロフィールを示すチャート紙の写しである。
【図１３】（Ａ）及び（Ｂ）は、比較例２のセラミックバリスタの焼成前後の構造を示す概略側面図である。
【符号の説明】
【０１０６】
１，２，３，６…セラミックバリスタ、１０ａ，１０ｂ…セラミック層、１２…導体層、２０ａ，２０ｂ，２０ｃ…セラミック層、２２ａ，２２ｂ…導体層、３０ａ，３０ｂ…セラミック層、３２…導体層、４０…半導体装置、４０ａ…主面、４０ｂ…裏面、４１…ランド電極、４２…バンプ、５０…受動素子、６０ａ，６０ｂ，６０ｃ，６０ｄ…セラミック層、６２ａ，６２ｂ，６２ｃ…導体層、７０…半導体装置、１００，２００，３００…半導体内蔵基板（半導体内蔵モジュール）、１１０…基材、１１１ａ，１１１ｂ…導電パターン、１１２ａ，１１２ｂ…導電パターン、１１３…接続配線、１２０…樹脂層（絶縁層）、１２１…導体線、１２２ａ，１２２ｂ…接続配線、１３０…樹脂層、１３１…導電パターン、１３２…接続配線、Ｙ…矢じり線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１３】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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