(57)【要約】【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供する。【解決手段】基準信号ｒｅｆ−ＣＬＫと帰還信号の位相を比較する位相比較器２と、チャージポンプ４と、ループフィルター５と、電圧電流変換器６と、電流制御発振器７ａと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器３とを備えた帰還ループにより、出力信号ｏｕｔ−ＣＬＫの周波数を基準信号で設定される周波数に収束させるＰＬＬ回路であって、電流制御発振器７ａから負荷回路８に出力される出力信号ｏｕｔ−ＤＬと位相比較器２に入力される基準信号の位相をずらす遅延回路１１ａを帰還ループ外に備えた。【選択図】図１
2008135835.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換器と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるＰＬＬ回路であって、
前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたことを特徴とするＰＬＬ回路。
【請求項２】
前記遅延回路は、前記電圧電流変換器の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を備えたことを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記電流制御発振器は、差動増幅器を環状に接続するとともに、各差動増幅器には前記電圧電流変換器の出力電流をバイアス電流として供給し、前記遅延回路は前記差動増幅器と同一構成の差動増幅器で構成し、該差動増幅器に前記電圧電流変換器の出力電流をバイアス電流として供給して前記遅延時間自動調整回路としたことを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記電流制御発振器は、奇数段のインバータ回路をそれぞれ転送ゲートを介して環状に接続するとともに、前記転送ゲートのゲート端子には前記電圧電流変換器の出力電流を電圧に変換した制御電圧を入力し、前記遅延回路は前記電流制御発振器のインバータ回路及び転送ゲートと同一構成のインバータ回路及び転送ゲートで構成し、該転送ゲートのゲート端子には前記制御電圧を入力して前記遅延時間自動調整回路としたことを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
前記電流制御発振器の出力信号を前記遅延回路を介して負荷回路に出力することを特徴とする請求項１乃至４のいずれか１項に記載のＰＬＬ回路。
【請求項６】
前記基準信号を前記遅延回路を介して前記位相比較器に入力することを特徴とする請求項１乃至４のいずれか１項に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ジッタを低減可能としたＰＬＬ回路に関するものである。
近年の半導体集積回路装置では、動作速度の高速化及び低消費電力化が進み、このような半導体集積回路装置に搭載されるＰＬＬ回路では、ジッタと呼ばれる時間軸方向のノイズを低減することが必要となっている。特に、アナログ回路とデジタル回路が混在する半導体集積回路装置では、デジタル回路に起因するノイズがＰＬＬ回路にジッタを発生させるため、このようなジッタを低減することが必要となっている。
【背景技術】
【０００２】
図１２は、従来のＰＬＬ回路の一例を示す。水晶発振器等の発振回路から出力される基準信号ｒｅｆ−ＣＬＫは、分周器１で１／Ｎに分周されて位相比較器２に入力され、その位相比較器２には例えば分周比１／Ｍの分周器３の出力信号が帰還信号として入力される。そして、位相比較器２は分周器１，３の出力信号の位相差を検出し、その位相差に応じたパルス信号をチャージポンプ４に出力する。
【０００３】
チャージポンプ４は位相比較器２から出力されるパルス信号に基づいて出力電圧をローパスフィルター５に出力する。その出力電圧は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【０００４】
ローパスフィルター５は、チャージポンプ４の出力電圧を平滑して高周波成分を除去した出力信号をＶ／Ｉ変換器６に出力する。Ｖ／Ｉ変換器６は、ローパスフィルター５の出力電圧を電流に変換して電流制御発振器（以下ＩＣＯとする）７に出力する。
【０００５】
ＩＣＯ７は、Ｖ／Ｉ変換器６の出力電流に応じた周波数の出力信号ｏｕｔ−ＣＬＫをデジタル回路８及び前記分周器３に出力する。デジタル回路８は、出力信号ｏｕｔ−ＣＬＫに基づいて所要の動作を行う。
【０００６】
このように構成されたＰＬＬ回路では、分周器３の出力信号の周波数及び位相を分周器１の出力信号の周波数及び位相と一致させるように動作する。
図１３は、分周器１，３の分周比を便宜的に１とした場合の動作を示す。位相比較器２からＩＣＯ７までのループにより、基準信号ｒｅｆ−ＣＬＫと出力信号ｏｕｔ−ＣＬＫとは同位相となるように収束する。
【０００７】
ＩＣＯ７から出力信号ｏｕｔ−ＣＬＫが出力されると、デジタル回路８では出力信号ｏｕｔ−ＣＬＫの立ち上がり及び立ち下がりに基づいて内部回路が所要のスイッチング動作を行う。従って、デジタル回路８の動作により、位相比較器２からＩＣＯ７までの各回路に供給される電源Ｖcc及びグランドＧＮＤ電位に出力信号ｏｕｔ−ＣＬＫに同期したノイズＮが発生する。
【０００８】
一方、位相比較器２では基準信号ｒｅｆ−ＣＬＫの立ち上がりあるいは立ち下がりのタイミングで比較動作を行うため、電源ノイズＮにより出力信号が不安定となる。また、共通の電源で動作するチャージポンプ４の出力信号も不安定となる。
【０００９】
この結果、出力信号ｏｕｔ−ＣＬＫの立ち上がり及び立ち下がり時にジッタＺが多く発生している。
【特許文献１】特開２００５−７９８３５号公報
【特許文献２】特開２００６−１７４２４３号公報
【特許文献３】特開平８−５６１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のように、従来のＰＬＬ回路では出力信号ｏｕｔ−ＣＬＫに同期して電源ノイズＮが発生するタイミングと、位相比較器２での位相比較タイミングとが一致するため、出力信号ｏｕｔ−ＣＬＫにジッタＺが多くなるという問題点がある。
【００１１】
特許文献１には、電圧制御発振器と分周器との間に移相器を介在させて、ジッタの発生を抑制するＰＬＬ回路が開示されている。しかし、電圧制御発振器の出力信号を位相比較器に帰還する帰還ループに移相器が介在されるので、電圧制御発振器の出力信号周波数が安定するまでのロックアップ速度に影響を及ぼす。また、移相器で遅延させる遅延時間を最適に調整する必要があるため、移相器に遅延量切り替え部を必要とする。従って、移相器の回路規模が増大するという問題点がある。
【００１２】
特許文献２には、電圧制御発振器内の遅延回路の遅延値を制御して、発振周波数特性を段階的に切り替え可能としたＰＬＬ回路が開示されているが、ジッタを低減するための構成は開示されていない。
【００１３】
特許文献３には、電圧制御回路に可変遅延回路を備えたＰＬＬ回路が開示されているが、ジッタを低減するための構成は開示されていない。
この発明の目的は、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供することにある。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的は、基準信号と帰還信号の位相を比較する位相比較器と、チャージポンプと、ループフィルターと、電圧電流変換回路と、電流制御発振器と、電流制御発振器の出力信号を分周して前記帰還信号を生成する分周器とを備えた帰還ループにより、前記出力信号の周波数を前記基準信号で設定される周波数に収束させるＰＬＬ回路であって、前記電流制御発振器から負荷回路に出力される出力信号と前記位相比較器に入力される基準信号の位相をずらす遅延回路を、前記帰還ループ外に備えたＰＬＬ回路により達成される。
【００１５】
また、前記電圧電流変換回路の出力電流に基づいて、前記電流制御発振器の出力信号周波数の変化に応じて遅延時間を調整する遅延時間自動調整回路を前記遅延回路に備えたＰＬＬ回路により達成される。
【発明の効果】
【００１６】
本発明によれば、帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供することができる。また、帰還ループに遅延回路を挿入することなく、かつ回路規模を増大させることなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
図１は、この発明を具体化したＰＬＬ回路の一実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。
この実施の形態の分周器１，３、位相比較器２、チャージポンプ４、ローパスフィルター（ループフィルター）５、Ｖ／Ｉ変換器６、ＩＣＯ７ａの各構成及び帰還ループは前記従来例と同様である。位相比較器２は分周器１から出力される基準信号と分周器３から出力される帰還信号を比較し、その位相差信号を出力する。
【００１８】
前記ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫは遅延回路１１ａを介してデジタル回路（負荷回路）８に出力される。図２は前記ＩＣＯ７ａ及び遅延回路１１ａの具体的構成を示す。
【００１９】
同図に示すように、ＩＣＯ７ａは、差動増幅器１２ａ〜１２ｃが環状に接続され、各差動増幅器１２ａ〜１２ｃにＶ／Ｉ変換器６の出力電流Ｉoutが供給される。前記差動増幅器１２ａ〜１２ｃの具体的構成を図３に示す。そして、Ｖ／Ｉ変換器６の出力電流の変化により差動増幅器１２ａ〜１２ｃのバイアス電流ＩBが変化するように構成される。このような構成により、ＩＣＯ７ａではＶ／Ｉ変換器６の出力電流Ｉoutの変化により出力信号ｏｕｔ−ＣＬＫの周波数が変化する。
【００２０】
図４は、３段の差動増幅器１２ａ〜１２ｃで構成されるＩＣＯ７ａの出力信号波形を示す。同図に示すように、各差動増幅器１２ａ〜１２ｃの出力信号ｎ１，バーｎ１〜ｎ３，バーｎ３は、位相が所定間隔ずつずれた波形となる。
【００２１】
前記遅延回路１１ａは、前記ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫからインバータ回路１３ａ〜１３ｃにより位相反転信号が生成され、その位相反転信号が差動増幅器１２ｄに入力される。差動増幅器１２ｄはＩＣＯ７ａを構成する差動増幅器１２ａ〜１２ｃと同一構成であり、同様にＶ／Ｉ変換器６の出力電流Ｉoutがバイアス電流として供給される。
【００２２】
このような遅延回路１１ａでは、ＩＣＯ７ａを構成する差動増幅器１２ａ〜１２ｃと同様に、差動増幅器１２ｄにＶ／Ｉ変換器６の出力電流Ｉoutがバイアス電流として供給されることから、ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫに対し常に一定の割合の遅延時間が生成される。
【００２３】
ＩＣＯ７ａが３段の差動増幅器１２ａ〜１２ｃで構成されていると、図５に示すように、遅延回路１１ａの出力信号ｏｕｔ−ＤＬは、ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫに対し１／６周期分遅延した波形となる。そして、差動増幅器１２ｄの出力信号がインバータ回路１３ｄを介して前記デジタル回路８に出力される。
【００２４】
上記のように構成されたＰＬＬ回路の動作を図５に示す。分周器１，３の分周比を便宜的に１とすれば、位相比較器２からＩＣＯ７ａまでのループにより、基準信号ｒｅｆ−ＣＬＫと出力信号ｏｕｔ−ＣＬＫとは同位相となるように収束する。
【００２５】
そして、遅延回路１１ａでＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫを１／６周期遅延させた出力信号ｏｕｔ−ＤＬが生成され、その出力信号ｏｕｔ−ＤＬがデジタル回路８に出力される。
【００２６】
デジタル回路８では、遅延回路１１ａの出力信号ｏｕｔ−ＤＬの立ち上がり及び立下りに基づいて所要のスイッチング動作が行われる。すると、デジタル回路８の動作により、位相比較器２からＩＣＯ７ａまでの各回路に供給される電源Ｖcc及びグランドＧＮＤ電位に出力信号ｏｕｔ−ＤＬに同期したノイズＮが発生するが、このノイズＮは基準信号ｒｅｆ−ＣＬＫの立ち上がり及び立下り、すなわち位相比較器２での比較タイミングとは一致しなくなる。
【００２７】
上記のように構成されたＰＬＬ回路では、次に示す作用効果を得ることができる。
（１）ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫを、遅延回路１１ａを介してデジタル回路８に出力するので、デジタル回路８の動作に起因する電源ノイズＮの発生タイミングと、位相比較器２での比較タイミングとをずらすことができる。従って、ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫでのジッタの発生を抑制することができる。
（２）遅延回路１１ａは、ＩＣＯ７ａを構成する差動増幅器１２ａ〜１２ｃと同一構成であり、Ｖ／Ｉ変換器６の出力電流Ｉoutが共通のバイアス電流として供給されて遅延時間自動調整回路が構成されるので、遅延回路１１の遅延時間は、ＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫの周期に対し常に一定の割合となる。従って、遅延回路１１ａの遅延時間をＩＣＯ７ａの出力信号ｏｕｔ−ＣＬＫの周波数の変化に応じて自動的に調整することができる。
（３）遅延回路１１ａは、主にＩＣＯ７ａを構成する差動増幅器１２ａ〜１２ｃと同一構成の一つの差動増幅器１２ｄで構成することができる。従って、遅延回路１１ａを簡単な構成とすることができる。
（第二の実施の形態）
図６〜図９は、第二の実施の形態を示す。この実施の形態は、ＩＣＯ７ｂを奇数段のインバータ回路で構成し、遅延回路１１ｂもＩＣＯ７ｂの構成要素であるインバータ回路で構成したものである。その他の構成は、第一の実施の形態と同様である。
【００２８】
図６に示すＩＣＯ７ｂは、奇数段のインバータ回路１４ａ〜１４ｃがそれぞれ転送ゲート１５ａ〜１５ｃを介して環状に接続されている。各転送ゲート１５ａ〜１５ｃは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続した構成であり、各転送ゲート１５ａ〜１５ｃのＰＭＯＳ側ゲート端子には、共通の制御電圧Ｖ１が入力され、各転送ゲート１５ａ〜１５ｃのＮＭＯＳ側ゲート端子には、共通の制御電圧Ｖ２が入力される。
【００２９】
そして、制御電圧Ｖ１が低下し、制御電圧Ｖ２が上昇して、転送ゲート１５ａ〜１５ｃの転送電流が増大すると、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫの周波数が高くなる。また、制御電圧Ｖ１が上昇し、制御電圧Ｖ２が低下して、転送ゲート１５ａ〜１５ｃの転送電流が減少すると、ＩＣＯ７の出力信号ｏｕｔ−ＣＬＫの周波数が低くなる。また、図７に示すように、各インバータ回路１４ａ〜１４ｃの出力信号ｎ１〜ｎ３は、位相が所定間隔ずつずれた波形となる。
【００３０】
前記制御電圧Ｖ１，Ｖ２は、図８に示す制御電圧生成部１６で生成される。すなわち、Ｖ／Ｉ変換器６の出力電流ＩoutはＮチャネルＭＯＳトランジスタＴ１，Ｔ２のドレイン及び同トランジスタＴ１のドレインに供給される。トランジスタＴ１，Ｔ２のソースはグランドＧＮＤに接続されてカレントミラー回路を構成している。そして、トランジスタＴ１のドレイン電圧が前記制御電圧Ｖ２として供給される。
【００３１】
前記トランジスタＴ２のドレインがＰチャネルＭＯＳトランジスタＴ３のドレイン及びゲートに接続され、同トランジスタＴ３のソースは電源Ｖccに接続される。そして、トランジスタＴ３のドレインから前記制御電圧Ｖ１が出力される。
【００３２】
このように構成された制御電圧生成部１６では、Ｖ／Ｉ変換器６の出力電流Ｉoutが増大すると、制御電圧Ｖ２が上昇するとともに、トランジスタＴ２のドレイン電流が増大して制御電圧Ｖ１が低下する。また、Ｖ／Ｉ変換器６の出力電流Ｉoutが減少すると、制御電圧Ｖ２が低下するとともに、トランジスタＴ２のドレイン電流が減少して制御電圧Ｖ１が上昇する。
【００３３】
図９は、遅延回路１１ｂを示す。この遅延回路１１ｂは、転送ゲート１５ｄとインバータ回路１４ｄとで構成され、転送ゲート１５ｄのＰＭＯＳ側ゲートには前記制御電圧Ｖ１が入力され、ＮＭＯＳ側ゲートには前記制御電圧Ｖ２が入力される。そして、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫが転送ゲート１５ｄ及びインバータ回路１４ｄを介して出力信号ｏｕｔ−ＤＬとしてデジタル回路８に出力される。
【００３４】
このような遅延回路１１ｂでは、制御電圧Ｖ１が低下し、かつ制御電圧Ｖ２が上昇して、転送ゲート１５ｄの転送電流が増大すると遅延時間が減少し、制御電圧Ｖ１が上昇し、かつ制御電圧Ｖ２が低下して、転送ゲート１５ｄの転送電流が減少すると遅延時間が増大する。
【００３５】
従って、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫの周波数が高くなると、遅延回路１１ｂの遅延時間が減少し、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫの周波数が低くなると、遅延回路１１ｂの遅延時間が増大する。従って、遅延回路１１ｂの遅延時間はＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫの周期に対し常に一定の割合となる。
【００３６】
このように構成されたＩＣＯ７ｂ及び遅延回路１１ｂを備えたＰＬＬ回路では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図１０は、第三の実施の形態を示す。この実施の形態は、例えばＩＣＯ７ｂを前記第二の実施の形態と同様な構成としたとき、分周器１と位相比較器２との間に前記遅延回路１１ｂを挿入する構成としたものである。
【００３７】
なお、遅延回路１１ｂにはＶ／Ｉ変換器６の出力電流Ｉoutに加えてアイドリング電流Ｉidが供給されている。このアイドリング電流Ｉidの供給により、このＰＬＬ回路の起動時にＶ／Ｉ変換器６の出力電流Ｉoutが出力されない状態であっても、基準信号ｒｅｆ−ＣＬＫが位相比較器２に確実に転送される。
【００３８】
上記のように、分周器１と位相比較器２との間に遅延回路１１ｂを介在させることにより、位相比較器２での比較タイミングと、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫの立ち上がりあるいは立ち下がりのタイミングとが一致しない状態となる。従って、ＩＣＯ７ｂの出力信号ｏｕｔ−ＣＬＫでのジッタの発生を抑制することができる。
（第四の実施の形態）
図１１は、第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態と同様な遅延回路１１ｂを分周器１の前段に介在させたものである。このような構成により、前記第三の実施の形態と同様な作用効果を得ることができる。
【００３９】
上記実施の形態は、以下の態様で実施してもよい。
・第一の実施の形態のＩＣＯ７ａ及び遅延回路１１ａを第三及び第四の実施の形態で使用してもよい。
【図面の簡単な説明】
【００４０】
【図１】第一の実施の形態を示すブロック図である。
【図２】第一の実施の形態のＩＣＯ及び遅延回路を示す回路図である。
【図３】差動増幅器を示す回路図である。
【図４】ＩＣＯの動作を示すタイミング波形図である。
【図５】第一の実施の形態のＰＬＬ回路の動作を示すタイミング波形図である。
【図６】第二の実施の形態のＩＣＯを示す回路図である。
【図７】第二の実施の形態のＩＣＯの動作を示すタイミング波形図である。
【図８】第二の実施の形態の制御電圧発生部を示す回路図である。
【図９】第二の実施の形態の遅延回路を示す回路図である。
【図１０】第三の実施の形態を示すブロック図である。
【図１１】第四の実施の形態を示すブロック図である。
【図１２】従来例を示すブロック図である。
【図１３】従来例の動作を示すタイミング波形図である。
【符号の説明】
【００４１】
１，３      分周器
２          位相比較器
４          チャージポンプ
５          ループフィルター（ローパスフィルター）
６          電圧電流変換器（Ｖ／Ｉ変換器）
７ａ，７ｂ          電流制御発振器（ＩＣＯ）
８          負荷回路（デジタル回路）
１１ａ，１１ｂ      遅延回路
ｒｅｆ−ＣＬＫ      基準信号
ｏｕｔ−ＤＬ      出力信号
【図１】
2008135835.tif 000003
【図２】
2008135835.tif 000004
【図３】
2008135835.tif 000005
【図４】
2008135835.tif 000006
【図５】
2008135835.tif 000007
【図６】
2008135835.tif 000008
【図７】
2008135835.tif 000009
【図８】
2008135835.tif 000010
【図９】
2008135835.tif 000011
【図１０】
2008135835.tif 000012
【図１１】
2008135835.tif 000013
【図１２】
2008135835.tif 000014
【図１３】
2008135835.tif 000015