(57)【要約】【課題】統合キャッシュにおいて、アクセスの競合を減らすことができるキャッシュメモリシステムを提供する。【解決手段】キャッシュメモリシステムであって、メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、
前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、
前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備える
ことを特徴とするキャッシュメモリシステム。
【請求項２】
請求項１記載のキャッシュメモリシステムにおいて、
前記キャッシュヒット判定部は、
命令処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータが命令処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである
ことを特徴とするキャッシュメモリシステム。
【請求項３】
請求項１記載のキャッシュメモリシステムにおいて、
前記キャッシュヒット判定部は、
データ処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータがデータ処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである
ことを特徴とするキャッシュメモリシステム。
【請求項４】
請求項１記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
命令処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータが命令処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである
ことを特徴とするキャッシュメモリシステム。
【請求項５】
請求項１記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
データ処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータがデータ処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである
ことを特徴とするキャッシュメモリシステム。
【請求項６】
請求項１記載のキャッシュメモリシステムにおいて、
前記複数のキャッシュラインは、
バンク多重マルチポートメモリにより構成されているものである
ことを特徴とするキャッシュメモリシステム。
【請求項７】
請求項１記載のキャッシュメモリシステムにおいて、
前記複数のキャッシュラインは、それぞれ、
前記データ部に格納されたデータと同一のデータが格納された、前記メモリのアドレスに対応するアドレス情報を格納するタグ部をさらに有するものであり、
前記キャッシュ更新部は、
前記複数のキャッシュラインのうちの１つにおいて、受けたアクセスの処理の種類と前記識別情報とが不一致であり、かつ、前記アクセスで指定されたアドレスと前記タグ部のアドレスとが一致する場合には、そのキャッシュラインが有する前記データ部の内容を、前記複数のキャッシュラインのうち、他のキャッシュラインが有するデータ部にコピーし、前記他のキャッシュラインが有する前記タグ部及び前記ライン種別部に、前記アクセスで指定されたアドレス及び前記アクセスの種類を示す識別情報をそれぞれ格納させるものである
ことを特徴とするキャッシュメモリシステム。
【請求項８】
請求項１記載のキャッシュメモリシステムにおいて、
前記キャッシュ更新部は、
前記識別情報の種類毎に順位を付けて、前記順位に従って、前記複数のキャッシュラインにおいて更新するキャッシュラインを決定するものである
ことを特徴とするキャッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特に、主記憶装置へのアクセスを減らす用途で使用されるキャッシュメモリシステムに関する。
【背景技術】
【０００２】
近年、マイクロコンピュータの処理速度を向上するために、キャッシュメモリシステムが広く用いられている。キャッシュメモリシステムは、使用頻度の高いデータをＣＰＵ側の高速メモリ（キャッシュメモリ）に蓄積することで、主記憶側の低速メモリに対するアクセスを減らして、処理を高速化する機構である。
【０００３】
キャッシュメモリシステムは、命令メモリとデータメモリを分離するか否かにより、以下の２方式に大別できる。
【０００４】
図６は、統合キャッシュの構成を示すブロック図である。図６の統合キャッシュは、キャッシュメモリ６０３と、バス６０４と、調停制御部６０５とを備えている。図６の統合キャッシュは、命令処理とデータ処理とでキャッシュメモリ６０３及びバス６０４を共用する。この方式では、命令処理とデータ処理とがキャッシュメモリ６０３に同時にアクセスした場合は、調停制御部６０５は、一方の処理が完了するまで他方の処理を遅延させる。このため、並列処理においては処理効率が低下する。
【０００５】
図７は、分離キャッシュの構成を示すブロック図である。図７の分離キャッシュは、命令キャッシュ７０５と、データキャッシュ７０６と、バス７０３，７０４とを備えている。図７の分離キャッシュは、キャッシュメモリとバスを、それぞれ命令処理用とデータ処理用の２系統に分離させている。この方式では、命令処理とデータ処理との間においては、キャッシュメモリ資源に対するアクセスの競合が発生しないため、並列処理において処理効率が低下しない。しかしながら、２系統に分離したことにより、キャッシュメモリの使用効率低下と回路の複雑化や大規模化がもたらされる。
【０００６】
そこで、同一メモリアレイに対して複数のポートから同時アクセスすることが可能なマルチポート型統合キャッシュが、例えば、下記特許文献１に開示されている。
【０００７】
図８は、マルチポート型統合キャッシュの構成を示すブロック図である。図８のマルチポート型統合キャッシュは、マルチポートキャッシュ８０５と、バス８０３，８０４とを備えている。マルチポート型統合キャッシュは、同一のメモリアレイに対して複数のポートから同時にアクセスを受けることが可能なため、命令処理とデータ処理とをそれぞれ別ポートに割り当てた場合は、アクセスの競合が発生しない。
【特許文献１】特開昭６３−２４０６５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
マルチポート型統合キャッシュには、セル単位（最小記憶レベル）で多重化されたセル多重マルチポートメモリと、バンクブロック単位で多重化されたバンク多重マルチポートメモリが存在する。
【０００９】
セル多重マルチポートメモリは、メモリアレイへの完全なアクセス多重化を実現している。しかしながら、各メモリセルへの配線を多重化することによって、シングルポートメモリと比較すると、回路が大幅に複雑となり、コストが大幅に上昇するという問題があった。
【００１０】
バンク多重マルチポートメモリは、バンクブロック間においてのみ多重化を行うことにより、回路を単純化している。また、各バンクブロックを通常のシングルポートメモリアーキテクチャで構成することにより、低いコストでメモリアレイの多重化を実現する。
【００１１】
しかしながら、バンク多重マルチポートメモリにおいては、異なるバンクブロックに対しては複数ポートからの同時アクセスが可能であるが、同一のバンクブロックに対してはアクセスの競合が発生し得る。このため、バンク多重マルチポートメモリを統合キャッシュとして用いた場合は、命令処理とデータ処理との間でアクセスの競合が発生することにより、並列処理の処理効率が低くなるという問題があった。
【００１２】
本発明は、高いコストを費やすことなく、統合キャッシュにおいてアクセスの競合を減らすことができるキャッシュメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記課題を解決するため、請求項１の発明が講じた手段は、キャッシュメモリシステムであって、メモリのデータを格納するデータ部と、前記データ部に格納されているデータが命令処理用又はデータ処理用のいずれであるかを示す識別情報を格納するライン種別部とをそれぞれが有する複数のキャッシュラインと、前記複数のキャッシュラインを更新すべきか否かを、各キャッシュラインについての前記識別情報を用いて判定するキャッシュヒット判定部と、前記判定の結果に従って、前記複数のキャッシュラインのうち更新すべきであると判定されたキャッシュラインを更新するキャッシュ更新部とを備えるものである。
【００１４】
請求項１の発明によると、識別情報を用いてキャッシュラインを更新すべきか否かを判定する。このため、データが保持されているキャッシュラインを、識別情報の種類毎に区別することができる。
【００１５】
請求項２の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記キャッシュヒット判定部は、命令処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータが命令処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである。
【００１６】
請求項２の発明によると、命令処理によるアクセスに対しては、格納されているデータが命令処理用であることを識別情報が示すことがキャッシュヒットの条件の１つである。このため、命令処理によるアクセスは、他の処理によるアクセスとは競合しない。
【００１７】
請求項３の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記キャッシュヒット判定部は、データ処理によるアクセスがされた場合に、少なくとも前記データ部に格納されているデータがデータ処理用であることを前記識別情報が示すことを、キャッシュヒットの条件とするものである。
【００１８】
請求項３の発明によると、データ処理によるアクセスに対しては、格納されているデータがデータ処理用であることを識別情報が示すことがキャッシュヒットの条件の１つである。このため、データ処理によるアクセスは、他の処理によるアクセスとは競合しない。
【００１９】
請求項４の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、命令処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータが命令処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである。
【００２０】
請求項４の発明によると、命令処理によるアクセスのためにキャッシュラインを更新する場合には、格納されているデータが命令処理用であることを示す識別情報もともに格納させる。このため、他の識別情報を持つデータと分離してデータキャッシュを行うことができる。
【００２１】
請求項５の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、データ処理によるアクセスがされ、前記複数のキャッシュラインのうち更新対象とされたキャッシュラインを更新する場合に、前記データ部に格納されているデータがデータ処理用であることを示す前記識別情報を、そのキャッシュラインが有する前記ライン種別部に格納させるものである。
【００２２】
請求項５の発明によると、データ処理によるアクセスのためにキャッシュラインを更新する場合には、格納されているデータがデータ処理用であることを示す識別情報もともに格納させる。このため、他の識別情報を持つデータと分離してキャッシュすることができる。
【００２３】
請求項６の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記複数のキャッシュラインは、バンク多重マルチポートメモリにより構成されているものである。
【００２４】
請求項７の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記複数のキャッシュラインは、それぞれ、前記データ部に格納されたデータと同一のデータが格納された、前記メモリのアドレスに対応するアドレス情報を格納するタグ部をさらに有するものであり、前記キャッシュ更新部は、前記複数のキャッシュラインのうちの１つにおいて、受けたアクセスの処理の種類と前記識別情報とが不一致であり、かつ、前記アクセスで指定されたアドレスと前記タグ部のアドレスとが一致する場合には、そのキャッシュラインが有する前記データ部の内容を、前記複数のキャッシュラインのうち、他のキャッシュラインが有するデータ部にコピーし、前記他のキャッシュラインが有する前記タグ部及び前記ライン種別部に、前記アクセスで指定されたアドレス及び前記アクセスの種類を示す識別情報をそれぞれ格納させるものである。
【００２５】
請求項７の発明によると、アクセスの処理の種類と識別情報とが不一致であり、かつ、アクセスされるデータと同じデータを格納するキャッシュラインが存在する場合は、他のキャッシュラインに同じデータをコピーして、そのアクセスと同じ種類の処理のために用いることができる。このため、比較的低速な外部のメモリへのアクセスを減らすことができ、処理速度を向上させることができる。
【００２６】
請求項８の発明は、請求項１記載のキャッシュメモリシステムにおいて、前記キャッシュ更新部は、前記識別情報の種類毎に順位を付けて、前記順位に従って、前記複数のキャッシュラインにおいて更新するキャッシュラインを決定するものである。
【００２７】
請求項８の発明によると、更新するキャッシュラインに優先順位を付けることができる。このため、特定の種類の識別情報を持つキャッシュラインのデータを、優先して更新又は保持することができる。
【発明の効果】
【００２８】
本発明によれば、識別情報をキャッシュヒット判定に使用し、識別情報の種類によってデータを保持するキャッシュラインを命令用とデータ用とに分離することができるので、命令処理とデータ処理との間ではアクセスの競合が発生しない。バンク多重マルチポートメモリをキャッシュラインとして用いる場合において、アクセスを調停する必要がないので、装置のコストを抑えることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るキャッシュメモリシステムの構成を示すブロック図である。図１のキャッシュメモリシステムは、キャッシュメモリ４０と、命令バス３０と、データバス３５と、キャッシュヒット判定部５０と、キャッシュ更新部６０と、調停部８０とを備え、キャッシュメモリ４０は、キャッシュ属性部４１と、キャッシュタグ部４２と、キャッシュデータ部４３とを備えている。また、キャッシュメモリ４０は、バンク多重マルチポートメモリにより構成されており、命令処理とデータ処理とで共用される統合キャッシュを構成している。
【００３１】
キャッシュヒット判定部５０は、命令処理又はデータ処理からのリクエストアドレスを受け取ると、リクエストアドレスに対応するデータがキャッシュメモリ４０に存在するかどうかを判定する。
【００３２】
判定結果がキャッシュヒットのとき、命令処理の場合は命令バス３０経由で、データ処理の場合はデータバス３５経由で、キャッシュデータ部４３のヒットしたキャッシュラインがアクセスされる。
【００３３】
判定結果がキャッシュミスの場合は、キャッシュ更新部６０は、メインメモリ２００からデータを読み出して、キャッシュメモリ４０を更新する。
【００３４】
図２は、図１のキャッシュメモリ４０が備えるキャッシュライン２０の構成を示す説明図である。キャッシュライン２０は、属性部２２と、タグ部２３と、データ部２４とを備える。属性部２２は、ラインの内容が有効か否かを示すバリッド情報を格納するバリッド状態部２５と、ラインの内容が命令処理用であるかデータ処理用であるかを示す識別情報（ライン種別）を格納するライン種別部２６とを備える。データ部２４は、図１のメインメモリ２００のデータを格納する。タグ部２３は、データ部２４が保持するデータと同一のデータが格納されたメインメモリ２００のアドレスに対応するアドレス情報を格納する。図１のキャッシュメモリ４０は、キャッシュライン２０と同様に構成された複数のキャッシュラインを備える。キャッシュ属性部４１、キャッシュタグ部４２及びキャッシュデータ部４３は、これらのキャッシュラインの属性部２２、タグ部２３及びデータ部２４をそれぞれ有している。
【００３５】
図３は、キャッシュメモリ４０に用いるバンク多重マルチポートメモリのアドレスマップを示す説明図である。図３（ａ）は、キャッシュライン１つに対しバンク１つを割り当てた場合の説明図である。図３（ｂ）は、キャッシュライン１つに対しバンク２つを割り当てた場合の説明図である。
【００３６】
図３に示すように、キャッシュラインの境界とバンクの境界とを合わせることにより、命令処理とデータ処理とでアクセスするキャッシュラインが異なる場合は、アクセスの競合が起こらないようにすることができる。
【００３７】
図４は、第１の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図４（ａ）は、図１のキャッシュヒット判定部５０及びキャッシュ更新部６０の動作を示す説明図である。図４（ｂ）は、図１のキャッシュヒット判定部５０が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
【００３８】
以下の説明では、例として、図１のキャッシュメモリ４０はフルアソシアティブ方式であるものとし、キャッシュメモリ４０が備える全てのキャッシュラインがキャッシュヒット判定の対象になるものとする。また、リクエストアドレス情報には、命令処理又はデータ処理のいずれによるアクセスであるかを示すリクエスト種別と、リクエストアドレスとが含まれている。
【００３９】
キャッシュヒット判定部５０は、セレクタ５２と、判定処理部５３とを備える。キャッシュヒット判定部５０がリクエストアドレス情報を受け取ると、セレクタ５２は、キャッシュラインを１からＮまで順に切り替え、判定処理部５３は、図４（ｂ）の判定条件に基づき、それぞれのキャッシュラインと受け取ったリクエストアドレス情報とを比較して、キャッシュヒットか否かを判定する。すなわち、リクエスト種別と識別情報とが一致し、かつ、リクエストアドレスとタグ部のアドレス情報とが一致した場合には、キャッシュヒットであると判定し、その他の場合には、キャッシュミスと判定する。
【００４０】
判定結果がキャッシュヒットの場合は、キャッシュヒット判定部５０は、その時点で判定処理を終了して、ヒットしたキャッシュラインのデータを出力する。全てのキャッシュラインの判定結果がキャッシュミスとなった場合は、キャッシュミスを示すデータを出力する。
【００４１】
キャッシュヒット判定部５０がキャッシュミスを示すデータを出力した場合、図１のキャッシュ更新部６０は、所定のキャッシュ入れ替えアルゴリズムを用いて、キャッシュメモリ４０において更新するキャッシュラインを決定する。
【００４２】
次に、キャッシュ更新部６０は、受け取ったリクエストアドレスに対応するデータをメインメモリ２００から読み出して、更新が決定されたキャッシュラインにおける図２のデータ部２４に格納する。また、キャッシュ更新部６０は、更新が決定されたキャッシュラインにおける図２のバリッド状態部２５の値を、有効を示す値に変更し、図２のライン種別部２６及びタグ部２３に、受け取ったリクエスト種別及びリクエストアドレスをそれぞれ格納する。
【００４３】
（第２の実施形態）
第２の実施形態は、第１の実施形態にキャッシュライン複製機能を追加した実施例である。第２の実施形態に係るキャッシュメモリシステムは、図１の第１の実施形態に係るキャッシュメモリシステムにおいて、キャッシュヒット判定部５０及びキャッシュ更新部６０に代えて、キャッシュヒット判定部１５０及びキャッシュ更新部１６０をそれぞれ備える。
【００４４】
図５は、第２の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図５（ａ）は、図１のキャッシュヒット判定部１５０及びキャッシュ更新部１６０の動作を示す説明図である。図５（ｂ）は、図１のキャッシュヒット判定部１５０が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
【００４５】
以下の説明では、図１のキャッシュメモリ４０はフルアソシアティブ方式であるものとし、キャッシュメモリ４０が備える全てのキャッシュラインがキャッシュヒット判定の対象になるものとする。
【００４６】
キャッシュヒット判定部１５０は、セレクタ１５２と、判定処理部１５３と、複製ライン番号レジスタ１５４とを備える。キャッシュヒット判定部１５０は、リクエストアドレス情報を受け取ると、無効なキャッシュラインのライン番号を格納させることによって、複製ライン番号レジスタ１５４を初期化する。
【００４７】
次に、セレクタ１５２は、キャッシュラインを１からＮまで順に切り替え、判定処理部１５３は、図４（ｂ）の判定条件に基づき、それぞれのキャッシュラインと受け取ったリクエストアドレス情報とを比較して、キャッシュヒットか否かを判定する。このとき、リクエストアドレスと図２のタグ部２３の内容とが一致し、リクエスト種別と図２のライン種別部２６が保持するライン種別とが一致しない場合は、判定処理部１５３は、コピーという判定結果を下し、該当するキャッシュラインのライン番号を複製ライン番号レジスタ１５４に格納する。その他の場合は、第１の実施形態と同様である。
【００４８】
全てのキャッシュラインの判定結果がキャッシュヒット以外であり、複製ライン番号レジスタ１５４が保持する内容が有効なキャッシュラインのライン番号であるときは、キャッシュヒット判定部１５０は、キャッシュ更新部１６０に、キャッシュコピー信号を出力する。
【００４９】
キャッシュ更新部１６０は、キャッシュコピー信号を受け取った場合は、キャッシュを入れ替えるための所定のアルゴリズムを用いて、更新するキャッシュラインを決定する。
【００５０】
次に、キャッシュ更新部１６０は、複製ライン番号レジスタ１５４が保持するライン番号のキャッシュラインにおける図２のデータ部２４が保持するデータを、更新が決定されたキャッシュラインにおけるデータ部２４にコピーする。また、キャッシュ更新部１６０は、更新が決定されたキャッシュラインにおけるバリッド状態部２５の値を、有効を示す値に変更し、ライン種別部２６及びタグ部２３に、受け取ったリクエスト種別及びリクエストアドレスをそれぞれ格納させる。また、このとき、更新するデータは、図１のメインメモリ２００からは読み出されない。
【００５１】
なお、第１及び第２の実施形態において、図１のキャッシュ更新部６０及び１６０が、図２のライン種別部２６に格納される識別情報の種類毎に順位を付けて、キャッシュラインを更新する場合は、識別情報の順位に従って更新するキャッシュラインを決定するようにしてもよい。例えば、識別情報がデータ処理用であるキャッシュラインの内容を多く保持したい場合は、キャッシュ更新部６０及び１６０は、識別情報が命令処理用であるキャッシュラインを優先して更新する。
【産業上の利用可能性】
【００５２】
以上説明したように、本発明は、高いコストを費やすことなく、キャッシュメモリへのアクセスの競合を減らすことができるので、携帯情報端末や携帯電話等について有用であり、さらに、パーソナルコンピュータや情報家電等の情報機器や、キャッシュメモリを使用するシステム全般についても有用である。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態に係るキャッシュメモリシステムの構成を示すブロック図である。
【図２】図１のキャッシュメモリ４０が備えるキャッシュライン２０の構成を示す説明図である。
【図３】キャッシュメモリ４０に用いるバンク多重マルチポートメモリのアドレスマップを示す説明図である。図３（ａ）は、キャッシュライン１つに対しバンク１つを割り当てた場合の説明図である。図３（ｂ）は、キャッシュライン１つに対しバンク２つを割り当てた場合の説明図である。
【図４】第１の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図４（ａ）は、図１のキャッシュヒット判定部５０及びキャッシュ更新部６０の動作を示す説明図である。図４（ｂ）は、図１のキャッシュヒット判定部５０が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
【図５】第２の実施形態に係るキャッシュメモリシステムにおけるキャッシュヒット判定の処理を示す説明図である。図５（ａ）は、図１のキャッシュヒット判定部１５０及びキャッシュ更新部１６０の動作を示す説明図である。図５（ｂ）は、図１のキャッシュヒット判定部１５０が、キャッシュヒットを判定する場合の判定条件を示す説明図である。
【図６】統合キャッシュの構成を示すブロック図である。
【図７】分離キャッシュの構成を示すブロック図である。
【図８】マルチポート型統合キャッシュの構成を示すブロック図である。
【符号の説明】
【００５４】
２０  キャッシュライン
２３  タグ部
２４  データ部
２６  ライン種別部
４０  キャッシュメモリ
５０，１５０  キャッシュヒット判定部
６０，１６０  キャッシュ更新部
【図１】
2008009591.tif 000003
【図２】
2008009591.tif 000004
【図３】
2008009591.tif 000005
【図４】
2008009591.tif 000006
【図５】
2008009591.tif 000007
【図６】
2008009591.tif 000008
【図７】
2008009591.tif 000009
【図８】
2008009591.tif 000010