(57)【要約】【課題】システムインパッケージに実装されるベースチップのピン構成変更回路が開示される。【解決手段】システムインパッケージに実装されるベースチップのピン構成変更回路は、ピン構成変更レジスタ及びピン構成変更ロジックを含む。ピン構成変更レジスタは、ベースチップに連結されるメモリが変更される場合、メモリタイプにしたがって複数のピンの連結順序を決定するピン連結割当て値を保存する。ピン構成変更ロジック部は、ピン構成変更レジスタで提供されるピン連結割当て値にしたがってベースチップにメモリピンと連結されるベースチップの内部ピンの連結順序を変更する。ピン構成変更回路は、メモリの種類が変わっても内部ピンの連結順序を変更して追加的な配線やＰＣＢを用いることなく、最短距離と最小面積とでシステムインパッケージ化することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
システムインパッケージに実装されるベースチップのピン構成変更回路であって、
前記ベースチップに連結される複数のピンを具備したメモリが変更される場合、前記連結されるメモリのタイプに基づいて前記複数のピンの連結順序を示すピン連結割当て値を保存して提供するピン構成変更レジスタと、
前記ピン連結割当て値の提供を受け、前記ベースチップに連結される前記メモリにしたがって前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更ロジック部と、を含むことを特徴とするピン構成変更回路。
【請求項２】
前記ピン連結割当て値は、前記内部ピンに対する前記メモリのアクセスの要求速度に基づいて決定されることを特徴とする請求項１に記載のピン構成変更回路。
【請求項３】
前記ピン構成ロジック部は、前記アクセス速度別に前記内部ピンをグループ化する少なくとも一つ以上の選択部を含むことを特徴とする請求項２に記載のピン構成変更回路。
【請求項４】
前記少なくとも一つ以上の選択部それぞれは、前記ピン連結割当て値によって前記内部ピンを前記変更されるメモリの該当ピンに連結する少なくとも一つ以上のマルチプレクサで構成されることを特徴とする請求項３に記載のピン構成変更回路。
【請求項５】
前記少なくとも一つ以上の選択部は、複数の選択部を含み、前記該当選択部によって互いに異なる速度を有する前記内部ピンをグループ化することを特徴とする請求項４に記載のピン構成変更回路。
【請求項６】
システムインパッケージに実装されるベースチップであって、
前記ベースチップに連結される複数のピンを具備したメモリが変更される場合、前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更回路と、
前記ピン構成変更回路と連結されるパッド部と、
前記パッド部と連結され、前記変更されるメモリに直接連結される外部ピンと、を含むことを特徴とするベースチップ。
【請求項７】
前記ピン構成変更回路は、
前記連結されるメモリのタイプに基づいて前記複数のピンの連結順序を示すピン連結割当て値を保存するピン構成変更レジスタと、
前記ピン連結割当て値の提供を受け、前記ベースチップに連結される前記メモリにしたがって前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更ロジック部と、を含むことを特徴とする請求項６に記載のベースチップ。
【請求項８】
前記ピン連結割当て値は、前記内部ピンに対する前記メモリのアクセスの要求速度に基づいて決定されることを特徴とする請求項７に記載のベースチップ。
【請求項９】
前記ピン構成ロジック部は、前記アクセスの速度別に前記内部ピンをグループ化する少なくとも一つ以上の選択部を含むことを特徴とする請求項８に記載のベースチップ。
【請求項１０】
前記少なくとも一つ以上の選択部それぞれは、前記内部ピンを前記変更されるメモリの該当ピンに連結する少なくとも一つ以上のマルチプレクサで構成されることを特徴とする請求項９に記載のベースチップ。
【請求項１１】
前記少なくとも一つ以上の選択部は、複数の選択部を含み、前記該当する選択部によって互いに異なる速度を有する前記内部ピンをグループ化することを特徴とする請求項１０に記載のベースチップ。
【請求項１２】
パッケージ基板上に実装されるベースチップと、
前記ベースチップと連結される複数のピンを具備したメモリを含み、
前記ベースチップは、
前記ベースチップに連結される前記メモリが変更される場合、前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更回路と、
前記ピン構成変更回路と連結されるパッド部と、
前記パッド部と連結され、前記変更されるメモリに直接連結される外部ピンと、を含むことを特徴とするシステムインパッケージ。
【請求項１３】
前記ベースチップに連結される前記メモリが変更される場合、前記変更されるメモリの複数のピンは互いに類似な順序に配置されていることを特徴とする請求項１２に記載のシステムインパッケージ。
【請求項１４】
前記ピン構成変更回路は、
前記連結されるメモリのタイプに基づいて前記複数のピンの連結順序を示すピン連結割当て値を保存するピン構成変更レジスタと、
前記ピン連結割当て値の提供を受け、前記ベースチップに連結される前記メモリにしたがって前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更ロジック部と、を含むことを特徴とする請求項１３に記載のシステムインパッケージ。
【請求項１５】
前記ピン連結割当て値は、前記内部ピンに対する前記メモリのアクセスの要求速度に基づいて決定されることを特徴とする請求項１４に記載のシステムインパッケージ。
【請求項１６】
前記ピン構成ロジック部は、前記アクセス速度別に前記内部ピンをグループ化する少なくとも一つ以上の選択部を含むことを特徴とする請求項１５に記載のシステムインパッケージ。
【請求項１７】
前記少なくとも一つ以上の選択部それぞれは、前記内部ピンを前記変更されるメモリの該当ピンに連結する少なくとも一つ以上のマルチプレクサで構成されることを特徴とする請求項１６に記載のシステムインパッケージ。
【請求項１８】
前記少なくとも一つ以上の選択部は、複数の選択部を含み、前記該当する選択部によって互いに異なる速度を有する前記内部ピンをグループ化することを特徴とする請求項１７に記載のシステムインパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムインパッケージ（ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）に係り、より詳細にはシステムインパッケージにおいて最小限のＰＣＢ（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）を用いさせるピン構成変更回路を含むシステムインパッケージに関する。
【背景技術】
【０００２】
システムインパッケージは、二つの独立されたウエハ水準のチップ（ｃｈｉｐ）を単一パッケージに統合して、値段および面積の面から長所を有するようチップを構成する技術である。
【０００３】
従来のシステムインパッケージでメモリのサイズに応じて多様なメモリをベースチップに連結することができる。このような多様なメモリをベースチップに連結するときの問題点は、多様なメモリがサイズ別に同一のピンの配置を有しないことにある。したがって、ベースチップの固定されたピンの配置を用いてメモリインターフェースを支援する場合に、特定種類のメモリに対しては、追加的な手間なしにメモリとベースチップとを連結することができる。しかし、メモリの種類が変わってピンの配置が異なる場合には、ベースチップとメモリとを連結するためには、複雑な配線が必要になるので、パッケージのＰＣＢを更に用いなければならない。これによって、パッケージの値段が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記問題点を解決するための本発明の目的は、メモリの種類が異なる場合にも追加的な配線やＰＣＢなしにピンの連結順序を変更しうるシステムインパッケージに実装されるベースチップのピン構成変更回路を提供することにある。
本発明の他の目的は、前記ピン構成変更回路を含むベースチップを提供することにある。
本発明の更に他の目的は、前記ベースチップを含むシステムインパッケージを提供することにある。
本発明の更に他の目的は、システムインパッケージに実装されるベースチップのピン構成変更方法を提供することにある。
【課題を解決するための手段】
【０００５】
前記目的を達成するための本発明の一実施形態によるシステムインパッケージに実装されるピン構成変更回路はピン構成変更レジスタおよびピン構成変更ロジック部を含む。
【０００６】
前記ピン構成変更レジスタは、前記ベースチップに連結される複数のピンを具備するメモリが変更される場合、前記連結されるメモリのタイプに基づいて前記複数のピンの連結順序を示すピン連結割当て値を保存して提供する。前記ピン構成変更ロジック部は、前記ピン連結割当て値の提供を受け、前記ベースチップに連結される前記メモリにしたがって前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更する。
【０００７】
実施形態において、前記ピン連結割当て値は、前記内部ピンに対する前記メモリのアクセスの要求速度に基づいて決定することができる。
実施形態において、前記ピン構成変更ロジック部は、前記アクセス速度別に前記内部ピンをグループ化する少なくとも一つ以上の選択部を含むことができる。
【０００８】
実施形態において、前記少なくとも一つ以上の選択部それぞれは、前記ピン連結割当て値に応じて前記内部ピンを前記変更されるメモリの該当ピンに連結する少なくとも一つ以上のマルチプレクサで構成することができる。
【０００９】
実施形態において、前記少なくとも一つ以上の選択部は、複数の選択部を含み、前記該当する選択部によって互いに異なる速度を有する前記内部ピンをグループ化することができる。
【００１０】
前記目的を達成するための本発明の一実施形態によるシステムインパッケージに実装されるベースチップはピン構成変更回路、パッド部及び外部ピン含む。
【００１１】
前記ピン構成変更回路は、前記ベースチップに連結される複数のピンを具備したメモリが変更される場合、前記メモリピンと連結される前記ベースチップの内部ピンの連結順序を変更する。前記外部ピンは前記パッド部と連結され、前記変更されるメモリに直接連結される。前記ピン構成変更回路はピン構成変更レジスタ及びピン構成変更ロジック部を含む。
【００１２】
前記目的を達成するための本発明の一実施形態によるシステムインパッケージは、パッケージ基板上に実装されるベースチップと、前記ベースチップと連結される複数のピンを具備したメモリを含む。前記ベースチップは、前記ベースチップに連結される前記メモリが変更される場合、前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更するピン構成変更回路と、前記ピン構成変更回路と連結されるパッド部と、前記パッド部と連結され、前記変更されるメモリに直接連結される外部ピンと、を含む。
【００１３】
実施形態において、前記ベースチップに連結される前記メモリが変更される場合、前記変更されるメモリの複数のピンは、互いに類似な順序に配置されてもよい。
【００１４】
本発明の一実施形態によるシステムインパッケージに実装されるベースチップのピン構成変更方法は、前記ベースチップに連結される複数のピンを具備したメモリが変更される場合、前記連結されるメモリのタイプに基づいて前記複数のピンの連結順序を示すピン連結割当て値を保存する段階と、前記ピン連結割当て値の提供を受け、前記ベースチップに連結される前記メモリにしたがって、前記メモリのピンと連結される前記ベースチップの内部ピンの連結順序を変更する段階、を含む。
【００１５】
実施形態において、前記ピン連結割当て値は、前記内部ピンに対する前記メモリのアクセスの要求速度に基づいて決定することができる。
【００１６】
実施形態において、前記連結順序は前記アクセス速度別に前記内部ピンを少なくとも一つ以上にグループ化して変更することができる。
【００１７】
よって、本発明の実施形態によると、ベースチップに連結されるメモリが変更されても連結されるメモリにしたがってメモリのピンに連結されるベースチップの内部ピンの連結順序を変更して追加的な配線やＰＣＢを用いることなく、最短距離と最小面積とでシステムインパッケージ化することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付する図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に示した同一の参照符号は、同一の構成要素を示す。
図１及び図２は、本発明の一実施形態を説明するためのメモリのピン構成を示す。
【００１９】
図２は、本発明の一実施形態によるシステムインパッケージに実装されるベースチップのピン構成変更回路を示すブロック図である。
【００２０】
以下、図１、図２、及び図３を参照して本発明の一実施形態によるピン構成変更回路の動作を説明する。
図１を参照すると、一つのベースチップには一つのメモリが連結される。図１で、ＳＯＣ１、ＳＯＣ２、ＳＯＣ３に実装されるベースチップは互いに同一であり、ＳＯＣ１、ＳＯＣ２、ＳＯＣ３に実装されベースチップに連結されるメモリ（ＭＥＭＯＲＹ１、ＭＥＭＯＲＹ２、ＭＥＭＯＲＹ３）は互いに異なる。
【００２１】
図２を参照すると、ベースチップに連結されるメモリ（ＭＥＭＯＲＹ１、ＭＥＭＯＲＹ２、ＭＥＭＯＲＹ３）は、互いに全く異なる配置順序を有するのではなく、互いに類似なピン配置順序を有する。図２で、メモリ（ＭＥＭＯＲＹ１、ＭＥＭＯＲＹ２、ＭＥＭＯＲＹ３）のＡ０〜Ａ３ピンはアドレスピンであり、ＣＳとＲＷピンはコマンドピンであり、Ｄ０〜Ｄ７はデータピンである。メモリ（ＭＥＭＯＲＹ１、ＭＥＭＯＲＹ２、ＭＥＭＯＲＹ３）のピンはメモリコントローラ（図示せず）や他のデバイスからアクセスされる速度が相違している。ピン別に全て速度が異なるものの、アクセスの速度によっていくつかのグループに分けることができる。
【００２２】
図２でＡ０とＡ１のピンは高速でアクセスが要求されるピンであり、Ａ２、Ａ３、ＣＳ、ＲＥピンは普通速度でアクセスが要求されるピンであり、Ｄ０〜Ｄ７は低速でアクセスが要求されるピンであると仮定する。
【００２３】
図３を参照すると、本発明の一実施形態によるピン構成変更回路２００は、ピン構成変更レジスタ２１０とピン構成変更ロジック部２２０を含む。
【００２４】
ピン構成変更レジスタ２１０は、複数のピンを具備したメモリが変更される場合、連結されるメモリのタイプに基づいて複数のピンの連結順序を示すピン連結割当て値を保存する。この場合において、ピン連結割当て値は、内部ピンに対するメモリのアクセスの要求速度に基づいて決定することができる。ピン構成変更ロジック部２２０は、ピン構成変更レジスタ２１０で提供されるピン連結割当て値の提供を受けて内部ピンがメモリに連結される順序を変更する。
【００２５】
図４は、図３のピン構成変更ロジック部の具体的な構成示すブロック図である。
図４を参照すると、ピン構成変更ロジック部２２０は、アクセス速度別に内部ピンをグループ化する少なくとも一つ以上の選択部を含む。本実施形態で選択部は、第１選択部２３０、第２選択部２４０、及び第３選択部２５０で構成される。第１選択部２３０、第２選択部２４０、及び第３選択部２５０それぞれは、ピン連結割当て値に従って内部ピンを変更されるメモリの該当ピンに連結する少なくとも一つ以上のマルチプレクサで構成される。本実施形態で、第１選択部２３０は、二つのマルチプレクサ（Ｍ１、Ｍ２）で構成され、第２選択部２４０は、ｎ個のマルチプレクサ（ＭＮ１〜ＭＮｎ）で構成され、第３選択部２５０はｍ個のマルチプレクサ（ＭＳ１〜ＭＳｍ）で構成される。
【００２６】
図４で、ｎ値が４であり、ｍ値が８であると仮定する。図１及び図２のＭＥＭＯＲＹ１がベースチップに連結される場合にＩ１内部ピンはＡ０ピンと連結され、Ｉ２内部ピンはＡ１ピンと連結され、ＩＮ１ないしＩＮ４内部ピンは、それぞれ順序にＡ２、Ａ３、ＣＳ、及びＲＷピンと連結され、ＩＳ１ないしＩＳ８ピンは、それぞれ順序にＤ０ないしＤ７ピンと連結すべきだと仮定する。このとき、０１はＡ０と連結されており、Ｏ２はＡ１と連結されており、ＯＮ１ないしＯＮ４は図３のＭＥＭＯＲＹ１のピン順序にＡ２ないしＲＷピンと連結されており、ＯＳ１ないしＯＳｍはＭＥＭＯＲＹ１のピン順序にＤ０ないしＤ７と連結されている。ここで、Ｏ１とＯ２、ＯＮ１〜ＯＮ４、及びＯＳ１〜ＯＳ８はメモリの該当ピンと連結されるパッドを示す。
【００２７】
次に、ベースチップに連結されるメモリがＭＥＭＯＲＹ２である場合を説明する。ここでも、ＭＥＭＯＲＹ２のピンは図２のピン順序にＯ１〜Ｏ２、ＯＮ１〜ＯＮ４、ＯＳ１〜ＯＳ８）とそれぞれ連結されている。ＭＥＭＯＲＹ２のメモリタイプによるピン連結割当て値によって第１選択部２３０ではＩ１とＯ２とを連結し、Ｉ２とＯ１とを連結する。第２選択部２４０ではピン連結割当て値によって、ＩＮ１とＯＮ１とを連結し、ＩＮ２とＯＮ３とを連結し、ＩＮ４とＯＮ４とを連結する。第３選択部２５０ではピン連結割当て値によってＩＳ１とＯＳ１とを連結し、ＩＳ２とＯＳ３とを連結し、ＩＳ３とＯＳ２とを連結し、ＩＳ４とＯＳ４とを連結し、ＩＳ５とＯＳ６とを連結し、ＩＳ６とＯＳ５とを連結し、ＩＳ７とＯＳ７とを連結し、ＩＳ８とＯＳ８とを連結する。ＭＥＭＯＲＹ３がベースチップに連結されてもピン連結割当て値によって、内部ピンはＭＥＭＯＲＹ３の該当するピンに連結されるのである。即ち、ベースチップに連結されるメモリが変更されても、追加的なワイヤボンディングやＰＣＢがなくても選択部（２３０、２４０、２５０）によって内部ピンは該当するメモリのピンに連結することができる。
【００２８】
図４で、Ｉ１、Ｉ２ピンは、高速でアクセスが要請されるピンであるので、内部ピンと外部ピンとの間にできれば追加ロジックがあってはいけないピンであり、他のピン（ＩＮ１〜ＩＮｎ、ＩＳ１〜ＩＳｎ）は、内部ピンと外部ピンとの間に追加ロジックがあってもよい水準によって速度別にピンをグループ化したものである。このようにアクセス速度別にピングループを分けた後にはＩ１、Ｉ２はベースチップに連結されるメモリタイプによるピン割当て値によってＯ１とＯ２のパッドにそれぞれ連結される。同様に、ＩＮ１ないしＩＮｎはＯＮ１ないしＯＮｎパッドと連結され、ＩＳ１ないしＩＳｍはＯＳ１ないしＯＳｍパッドと連結される。
【００２９】
このような方法で本発明の実施形態によるピン構成変更回路は互いに異なる種類のメモリとベースチップをシステムインパッケージ化する場合に追加配線や追加ＰＣＢを用いず最短距離と最小面積でシステムインパッケージ化することができる。
【００３０】
図５は、本発明の一実施形態によるベースチップの構成を示すブロック図である。
図５を参照すると、本発明の一実施形態によるベースチップはピン構成変更回路３１０、パッド部３４０、及び外部ピン３５０を含む。
【００３１】
ピン構成変更回路３１０は、ピン構成変更レジスタ３２０とピン構成変更ロジック部３３０を含む。ピン構成変更回路３１０のピン構成変更レジスタ３２０とピン構成変更ロジック部３３０の構成及び動作は図３及び図４のピン構成変更レジスタ２１０及びピン構成変更ロジック部２２０と同一であるので、これに対する詳細な説明は省略する。パッド部３４０は、ピン構成変更回路３１０とベースチップに連結される変更されるメモリとが直接連結される外部ピン３５０を連結する役割を果たす。
【００３２】
外部ピン３５０にはメモリが直接連結される。外部ピン３６０には高速でアクセスするメモリピンが連結され、外部ピン３７０には普通速度でアクセスをするメモリピンが連結され、外部ピン３８０には低速でアクセスをするメモリピンを連結することができる。
【００３３】
外部ピン３５０に連結されるメモリが変わっても本発明の一実施形態によるベースチップはピン構成変更回路３１０を含み、アクセス速度に応じて内部ピンの連結を変更することができるので、追加的な配線やＰＣＢなしにも最短距離と最小面積とでシステムインパッケージ化することができる。
【００３４】
図６は、本発明の一実施形態によるシステムインパッケージを示すブロック図である。
図６を参照すると、本発明の一実施形態によるシステムインパッケージはパッケージ基板上に実装されるベースチップ４１０、ベースチップと連結されるメモリ４５０を含む。ベースチップ４１０は、ピン構成変更回路４２０、パッド部４３０、及び外部ピン４４０を含む。
【００３５】
ベースチップ４１０に含まれるピン構成変更回路４２０はベースチップ４１０に連結されるメモリ４５０が変更される場合、連結されるメモリのタイプによってベースチップ４１０の内部ピンの連結順序を変更する。ピン構成変更回路４２０の詳細な構成と動作は図２及び図３のピン構成変更回路の構成及び動作と同一であるので、これに対する詳細な説明は省略する。本発明の実施形態によるシステムインパッケージはベースチップに連結されるメモリが変更されてもピン構成変更回路を含んでアクセス速度にしたがって内部ピンの連結を変更することができるので、追加的な配線やＰＣＢなしにも最短距離と最小面積とでシステムインパッケージ化することができる。
【００３６】
図７は、本発明の一実施形態によるシステムインパッケージに実装されるベースチップのピン構成の変更方法を示すフローチャートである。
【００３７】
図７を参照すると、本発明の一実施形態によるピン構成の変更方法は、ベースチップに連結される複数のピンを具備したメモリが変更される場合、メモリに連結されるメモリのタイプに基づいて複数のピンの連結順序を示すピン連結割当て値を保存して提供する段階（Ｓ５１０）及びピン連結割当て値の提供を受け、ベースチップに連結されるメモリにしたがってメモリのピンと連結されるベースチップの内部ピンの連結順序を変更する段階（Ｓ５２０）を含む。段階（Ｓ５１０）でピン連結割当て値は内部ピンに対するメモリのアクセスの要求速度に基づいて決定することができる。
段階（Ｓ５２０）において、連結順序はアクセス速度別に内部ピンを少なくとも一つ以上にグループ化して変更することができる。
これについての詳細な説明は図２及び図３のピン構成変更回路と類似であるので、省略する。
【００３８】
前述したように、本発明の実施形態によるシステムインパッケージに実装されるベースチップのピン構成変更回路、これを含むベースチップ、これを含むシステムインパッケージ及びピン構成変更方法は、ベースチップに連結されるメモリが変更されても連結されるメモリにしたがってメモリのピンに連結されるベースチップの内部ピンの連結順序を変更して追加的な配線やＰＣＢを用いることなく、最短距離と最小面積でシステムインパッケージ化することができる。
【００３９】
以上、本発明を実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態を説明するためのメモリのピン構成を示す。
【図２】本発明の実施形態を説明するためのメモリのピン構成を示す。
【図３】本発明の一実施形態によるシステムインパッケージに実装されるベースチップのピン構成変更回路を示すブロック図である。
【図４】図３のピン構成ロジック部の具体的な構成を示すブロック図である。
【図５】本発明の一実施形態によるベースチップの構成を示すブロック図である。
【図６】本発明の一実施形態によるシステムインパッケージを示すブロック図である。
【図７】本発明の一実施形態によるシステムインパッケージに実装されるベースチップのピン構成の変更方法を示すフローチャートである。
【符号の説明】
【００４１】
２１０    ピン構成変更レジスタ
２２０    ピン構成変更ロジック部
３１０    ピン構成変更回路
【図１】
2008182231.tif 000003
【図２】
2008182231.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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