(57)【要約】【課題】マルチコア方式の半導体装置では、ＣＰＵ単体の消費電力は低減されるが、ＣＰＵ−ＣＰＵ間などのデータ・バスにおける消費電力が増大する。【解決手段】データ送信に無線信号のバックスキャッタ方式を用いる複数のＣＰＵと、ＣＰＵ−ＣＰＵ間などのデータ送受信を仲介するルータ回路と、スレッドのスケジューリング機能を有するスレッド回路と、を有することで、低消費電力で高演算能力の半導体装置を安価に提供することができる。【選択図】図１
2008135018.tif 000002
【特許請求の範囲】
【請求項１】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路とを有する第１の無線回路及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコアを有し、
前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項２】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路と、電源回路とを有する第１の無線回路及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコアを有し、
前記電源回路は、前記第１のアンテナ回路で受信する無線信号から前記ＣＰＵに供給する電源電圧を生成する機能を有し、
前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項３】
複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、
前記複数のＣＰＵの各々は、第１のアンテナ回路と、第３のアンテナ回路と、第１の復調回路と、第１の変調回路と、第１の電源回路と第２の電源回路とを有する第１の無線回路及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコアを有し、
前記第１の電源回路は、前記第１のアンテナ回路で受信する第１の無線信号から前記ＣＰＵに供給する電源電圧を生成する機能を有し、
前記第２の電源回路は、昇圧回路を含み、前記第３のアンテナ回路で受信する第２の無線信号から前記ＣＰＵに供給する電源電圧を生成する機能を有し、
前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、
前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、
前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、
前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、
前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、
前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＤＲＡＭコントローラであることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＰＣＩバスコントローラであることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記外部装置コントローラは、ＵＳＢコントローラであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記ＣＰＵは、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて構成されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記絶縁表面を有する基板は、ガラス基板、プラスチック基板又はＳＯＩ基板であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵを搭載した半導体装置、所謂マルチコア方式の半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載されているＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）は、現在のところ、ほぼ全てがストアドプログラム方式と呼ばれるアーキテクチャを採用している。ストアドプログラム方式とは、ＣＰＵが処理する命令及び処理に必要なデータはメモリに格納されており、ＣＰＵの処理は、メモリに格納されたデータを順次読み出すことで進行する方式である。そのため、ＣＰＵを搭載した半導体装置では、性能を向上する目的で、ＣＰＵの動作周波数を向上し、メモリアクセス速度を向上する手法が採られる。
【０００３】
半導体装置では、ＣＰＵの動作周波数を向上することで演算処理性能は向上する。しかし、半導体装置における消費電力は、動作周波数に比例して上昇する。また、一般に動作周波数を向上するためには、ＣＰＵの回路規模が増大する。したがって、ＣＰＵの動作周波数向上に伴い、消費電力が増大する。そのため、回路規模や動作周波数を抑えることで低消費電力としたＣＰＵを複数搭載し、処理を各ＣＰＵで分散することで、半導体装置全体の処理性能を向上する方式が提案されている（例えば、特許文献１）。このような方式をマルチコア方式と呼ぶことがある。
【０００４】
マルチコア方式には、ＣＰＵを均等に扱うＳＭＰ（Ｓｙｍｍｅｔｒｉｃａｌ  Ｍｕｌｔｉ  Ｐｒｏｃｅｓｓｉｎｇ）構成、ＣＰＵを非均等に扱うＡＭＰ（Ａｓｙｍｍｅｔｒｉｃａｌ  Ｍｕｌｔｉ  Ｐｒｏｃｅｓｓｉｎｇ）構成、単一の命令で複数のデータに対する処理を実行するＳＩＭＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ｄａｔａ）方式、複数の命令で複数のデータに対する処理を実行するＭＩＭＤ（Ｍｕｌｔｉｐｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ｄａｔａ）方式など、様々な構成及びデータ処理方式が提案されている。マルチコア方式によって、ＣＰＵ単体における消費電力は低減される。
【特許文献１】特開２００６−２６８０７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチコア方式を適用した場合であっても、ＣＰＵ−ＣＰＵ間などのデータ授受が新たに必要となり、これらのデータ・バスにおける消費電力の増大が問題となる。
【０００６】
本発明は上記問題を鑑み、複数のＣＰＵを搭載した場合であっても、消費電力の増大を抑制した半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、複数のＣＰＵと、ルータ回路と、スレッド制御回路とを有し、各ＣＰＵは、無線信号によりルータ回路にデータを送受信する機能を有し、ルータ回路は、無線信号により各ＣＰＵにデータを送受信する機能を有し、スレッド制御回路は、各ＣＰＵが実行する命令を割り当てる機能、所謂スケジューリング機能を有している。
【０００８】
各ＣＰＵからルータ回路へのデータ送信は、無線信号に変調をかけることで行われる。変調は、ＣＰＵに搭載されている無線回路のスイッチのオン／オフにより、位相変調、振幅変調などを実現する。このような変調方式、所謂バックスキャッタ方式を用いることで、ＣＰＵからのデータ送信に必要な消費電力を低減することができる。
【０００９】
本明細書で開示する本発明の半導体装置の構成は、複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、前記複数のＣＰＵの各々は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路とを有する第１の無線回路及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコアを有し、前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有する。
【００１０】
また、本明細書で開示する本発明の半導体装置の構成は、複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、前記複数のＣＰＵの各々は、第１のアンテナ回路と、第１の復調回路と、第１の変調回路と、電源回路とを有する第１の無線回路及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコアを有し、前記電源回路は、前記第１のアンテナ回路で受信する無線信号から前記ＣＰＵに供給する電源電圧を生成する機能を有し、前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有する。
【００１１】
また、本明細書で開示する本発明の半導体装置の構成は、複数のＣＰＵと、ルータ回路と、第１のバスを介して前記ルータ回路と接続されるスレッド制御回路と、第２のバスを介して前記ルータ回路と接続される外部装置コントローラとを有し、前記複数のＣＰＵの各々は、第１のアンテナ回路と、第３のアンテナ回路と、第１の復調回路と、第１の変調回路と、第１の電源回路と、第２の電源回路とを有する第１の無線回路を及び、制御回路と、演算回路と、キャッシュメモリと、汎用レジスタとを有するＣＰＵコア有し、前記第１の電源回路は、前記第１のアンテナ回路で受信する第１の無線信号から前記ＣＰＵに供給する電源電圧を生成する機能を有し、前記第２の電源回路は昇圧回路を含み、前記第３のアンテナ回路で受信する第２の無線信号とから前記ＣＰＵに供給する電源電圧を生成する機能を有し、前記ルータ回路は、第２のアンテナ回路と、第２の復調回路と、第２の変調回路とを有する第２の無線回路と、データ処理回路とを有し、前記第１の無線回路と、前記第２の無線回路とは、無線信号により前記ＣＰＵと、前記ルータ回路との間でデータの送受信を行う機能を有し、前記第１の無線回路は、前記第２の無線回路へバックスキャッタ方式を用いてデータを送信する機能を有し、前記データ処理回路は、前記複数のＣＰＵの各々に送信又は受信する第１のデータと、前記スレッド制御回路に送信又は受信する第２のデータと、前記外部装置コントローラに送信又は受信する第３のデータを処理する機能と保存する機能を有し、前記スレッド制御回路は、前記ＣＰＵコアが実行する命令を該当する前記ＣＰＵコアに割り当てる機能を有し、前記外部装置コントローラは、外部データ入力線と外部データ出力線を介して接続された外部装置とデータの授受を行う機能を有する。
【００１２】
また、本発明の半導体装置は、上記構成において、外部装置コントローラを、ＤＲＡＭコントローラ、ＰＣＩバスコントローラ又はＵＳＢコントローラで設けた構成とすることができる。
【００１３】
また、ＣＰＵは、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて構成されていてもよい。なお、絶縁表面を有する基板とは、ガラス基板、プラスチック基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のいずれかであることが望ましい。
【発明の効果】
【００１４】
本発明により、低消費電力且つ高演算能力のマルチコア方式の半導体装置を安価に提供することができる。また、複数のＣＰＵと、ルータ回路と、スレッド制御回路とを設け、各ＣＰＵからルータ回路へのデータの送信にバックスキャッタ方式を適用することによって、ＣＰＵからルータ回路へのデータ送信を、非常に軽微な消費電力で実現できる半導体装置を提供することができる。また、ＣＰＵは、他のＣＰＵ及びルータ回路、スレッド制御回路、外部端子と、電気的な接続を有する必要が無いため、物理的形状の自由度が高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態では、本発明の半導体装置の構成例に関して、図１〜図３を用いて説明する。図１〜図３は、各々本実施の形態における半導体装置、ＣＰＵ、ルータ回路のブロック図である。
【００１７】
図１において、半導体装置１００は、第１のＣＰＵ１０１〜第４のＣＰＵ１０４と、ルータ回路１０５と、スレッド制御回路１０６と、外部装置コントローラ１０７とを有する。第１のＣＰＵ１０１〜第４のＣＰＵ１０４は、各々第１のＣＰＵコア１０８〜第４のＣＰＵコア１１１と、第１の無線回路１１２〜第４の無線回路１１５とを有する。なお、図１において、ルータ回路１０５から第１のＣＰＵ１０１〜第４のＣＰＵ１０４へ第１の無線送信信号１１８〜第４の無線送信信号１２１が送信され、第１のＣＰＵ１０１〜第４のＣＰＵ１０４からルータ回路１０５へ第５の無線送信信号１２２〜第８の無線送信信号１２５が送信される。また、半導体装置１００は、外部データ出力線１１６と外部データ入力線１１７を用いて、当該半導体装置１００の外部に接続された装置とデータ信号や制御信号の授受を行う。
【００１８】
次に、ＣＰＵの具体的な構成に関して図２を参照して説明する。なお、図２において、ＣＰＵ２００は図１の第１のＣＰＵ１０１〜第４のＣＰＵ１０４に相当し、ＣＰＵコア２０１は図１の第１のＣＰＵコア１０８〜第４のＣＰＵコア１１１に相当し、無線回路２０２は図１の第１の無線回路１１２〜第４の無線回路１１５に相当する。
【００１９】
ＣＰＵコア２０１は、制御回路２０３と、演算回路２０４と、キャッシュメモリ２０５と、汎用レジスタ２０６とを有する。制御回路２０３は、ＣＰＵ２００における処理の制御を行う。演算回路２０４は、数値演算や論理演算を行う。キャッシュメモリ２０５は、ＣＰＵ２００で処理するプログラム及び処理に必要なデータなどを格納する記憶装置である。汎用レジスタ２０６は、数値演算や論理演算に用いるデータの格納元及び演算結果の格納先として用いられる。なお、ＣＰＵコア２０１は、ＲＩＳＣ（Ｒｅｄｕｃｅｄ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｅｔ  Ｃｏｍｐｕｔｅｒ：縮小命令セットコンピュータ）、ＣＩＳＣ（Ｃｏｍｐｌｅｘ  Ｉｎｓｔｒｕｃｔｉｏｎ  Ｓｅｔ  Ｃｏｍｐｕｔｅｒ：複雑命令セットコンピュータ）などのアーキテクチャを採用することができる。
【００２０】
無線回路２０２は、アンテナ回路２０７と、復調回路２０８と、変調回路２０９と、電源回路２１０とを有する。アンテナ回路２０７は、通信信号の送受信を行う機能を有する。例えば、電磁誘導方式を用いる場合にはコイルを、電界方式を用いる場合にはダイポールアンテナを設けた構成とすればよい。復調回路２０８は、通信信号から受信データを抽出する機能を有する。例えば、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ローパスフィルタ）とすればよい。変調回路２０９は、通信信号に送信データを重畳する機能を有する。電源回路２１０は、通信信号からＣＰＵ２００の電源電圧を生成する機能を有する。例えば、整流回路と保持容量で構成することができる。なお、本実施の形態では、受信した無線信号から電源電圧を生成する、所謂パッシブ型のＣＰＵについて説明するが、搭載したバッテリーから電源電圧を供給する、所謂アクティブ型のＣＰＵとすることも可能である。また、商用電源から電源電圧を供給する構成も可能である。
【００２１】
なお、第１のＣＰＵ１０１〜第４のＣＰＵ１０４からルータ回路１０５へのデータ送信は、変調回路のスイッチのオン・オフによる変調方式、所謂バックスキャッタ方式を用いる。バックスキャッタ方式として、位相変調方式や振幅変調方式を用いることができる。データ符号化方式には、ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：４位相偏移変調）方式、ＢＰＳＫ（Ｂｉｎａｒｙ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：２位相偏移変調）方式、８ＰＳＫ（８  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：８位相偏移変調）方式などの技術を用いることができる。これらの変調方式では、ＣＰＵ自らが送信信号を発信する必要がないので、ＣＰＵからのデータ送信に必要な消費電力を低減できる。このように、ＣＰＵからのデータ送信にバックスキャッタ方式を用い、消費電力を低減している点が、本発明における半導体装置の特徴である。
【００２２】
ここで、ＱＰＳＫ方式、ＢＰＳＫ方式、８ＰＳＫ方式とは、デジタル値をアナログ信号に変換する変調方式であり、位相のずれた複数の波の組み合わせで情報を表現する位相偏移変調方式である。ＱＰＳＫ方式では、基準となる正弦波と、９０度、１８０度、２７０度位相のずれた合計４つの波を使い、それぞれに別の値を割り当てることで一度に４値（２ビット）の情報を送受信できる。ＢＰＳＫ方式では、基準となる正弦波と位相の反転した波を使い、片方に０、もう一方に１を対応させることで、一度に２値（１ビット）の情報を送受信できる。８ＰＳＫ方式では、基準となる正弦波と、４５度ずつ位相のずらした合計８つの波を使い、それぞれに別の値を割り当てることで一度に８値（３ビット）の情報を送受信できる。
【００２３】
次に、ルータの具体的な構成に関して図３を参照して説明する。図３において、図１のルータ回路１０５に相当するルータ回路３００は、アンテナ回路３０１と、復調回路３０２と、変調回路３０３と、第１のバスコントローラ回路３０４、第２のバスコントローラ回路３０５と、データ処理回路３０６とを有する。また、アンテナ回路３０１と、復調回路３０２と、変調回路３０３とをまとめて無線回路３０９とよぶ。アンテナ回路３０１は、ＣＰＵと通信信号の送受信を行う機能を有する。例えば、電磁誘導方式を用いる場合にはコイルを、電界方式を用いる場合にはダイポールアンテナを設けた構成とすればよい。復調回路３０２は、通信信号から受信データを抽出する機能を有する。例えば、ＬＰＦとすればよい。変調回路３０３は、通信信号に送信データを重畳する機能を有する。第１のバスコントローラ回路３０４は、第１のバス３０７を介して、図１におけるスレッド制御回路１０６と接続されていて、スレッド制御回路１０６とのデータ授受を制御する機能を有する。第２のバスコントローラ回路３０５は、第２のバス３０８を介して、図１における外部装置コントローラ１０７と接続されていて、外部装置コントローラ１０７とのデータ授受を制御する機能を有する。
【００２４】
データ処理回路３０６は、ＣＰＵからの受信データ、ＣＰＵへの送信データ、第１のバス３０７を介して入出力するデータ、第２のバス３０８を介して入出力するデータについて、データ処理及びデータの保存を行う機能と、ＣＰＵ−ＣＰＵ間、ＣＰＵ−スレッド制御回路間、ＣＰＵ−外部装置コントローラ間におけるデータ送受について、管理及び実行を行う機能とを有する。
【００２５】
このように、ルータ回路１０５は、第１のＣＰＵ１０１〜第４のＣＰＵ１０４と、スレッド制御回路１０６と、外部装置コントローラ１０７との間のデータ授受を仲介する機能を実現している。例えば、ルータ回路１０５は、第１のＣＰＵ１０１から、データ送信先として外部装置コントローラ１０７が指定された送信データを受信すると、当該送信先である外部装置コントローラ１０７にデータを送信する。このように、ルータ回路１０５を仲介するデータ授受方式を用いることで、ＣＰＵを複数搭載した場合においても、ＣＰＵ−ＣＰＵ間、ＣＰＵ−スレッド制御回路間、ＣＰＵ−外部装置コントローラ間のデータ送受における競合が発生しにくいという利点がある。また、データ送受を要求するＣＰＵ、スレッド制御回路、もしくは外部装置コントローラに対して、効率的にデータ送受を割り当てることができる。
【００２６】
なお、ルータ回路１０５から第１のＣＰＵ１０１〜第４のＣＰＵ１０４へのデータ送信には無線信号を用いるが、ＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：時分割多重接続）方式、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ：符号分割多重接続）方式などの技術を用いることができる。また、ルータ回路１０５と、スレッド制御回路１０６もしくは外部装置コントローラ１０７との間のデータ授受は、無線信号もしくは有線信号による方式を用いることができる。
【００２７】
ここで、ＴＤＭＡ方式とは、１つの周波数を短時間ずつ交代で複数の発信者で共有する方式である。ＣＤＭＡ方式とは、複数の発信者の送信データにそれぞれ異なる符号を乗算し、すべての送信データを合成して１つの周波数を使って送信する方式で、受信者は当該発信者の符号を合成信号に乗算することにより、当該発信者の送信データのみを取り出すことができる。
【００２８】
スレッド制御回路１０６は、ＣＰＵが実行する処理（スレッド）を当該ＣＰＵに割り付ける機能を有する。具体的には、半導体装置１００における第１のＣＰＵ１０１〜第４のＣＰＵ１０４について、動作中または待機中などの動作状態を示す情報と、実行中及び実行待ちのスレッドを示す情報と、スレッドの優先順位の情報とを用いて、スレッドのスケジューリングを行う機能を有する。また、スレッドに、処理を担当するＣＰＵ、処理に必要なデータに関する情報を付与し、スレッド情報として、ルータ回路１０５に送信する機能を有する。なお、スレッド情報は、ルータ回路１０５を介して、第１のＣＰＵ１０１〜第４のＣＰＵ１０４の当該ＣＰＵに送信され、適宜実行される。
【００２９】
なお、スレッドとは、ＣＰＵの処理単位である。通常のＣＰＵでは、マルチタスクと呼ばれる処理方式を用いている。これは、時間毎に処理を切り替えることで、擬似的に同時に複数の処理を実行する方法である。しかし、処理の切り替えには、ＣＰＵの内部レジスタのデータの保存・読み出しなどの負荷の大きい切り替え処理が必要となる場合がある。スレッドは、このような処理の分割において、切り替え処理が必要無い範囲で分割したものである。すなわち、処理をスレッドに分割することで、マルチタスクを効率的に実現することが出来る。
【００３０】
外部装置コントローラ１０７は、外部データ出力線１１６と、外部データ入力線１１７とを用いて、半導体装置１００と、半導体装置１００の外部に接続された装置との間のデータ信号や制御信号の授受を行う機能を有する。例えば、半導体装置１００の外部にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を接続する場合には、ＤＲＡＭコントローラの機能を有する。また、半導体装置１００の外部にＰＣＩバスを有する周辺機器を接続する場合には、ＰＣＩバスコントローラの機能を有する。また、半導体装置１００の外部にＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）を接続する場合には、ＵＳＢコントローラの機能を有する。また、外部装置コントローラ１０７は、ルータ回路１０５とデータの授受を行う機能を有する。
【００３１】
半導体装置１００の動作は、例えば、第１のＣＰＵ１０１が新しいスレッドを生成する命令を実行すると、ルータ回路１０５を介して、スレッド制御回路１０６にスレッドの生成を要求する命令を送信する。スレッド制御回路１０６は、待機中のＣＰＵや優先順位の低いスレッドを実行しているＣＰＵの中からスレッドを割り当てるＣＰＵを決定し、実行する命令のアドレスなどを含むスレッド情報を、ルータ回路を介して当該ＣＰＵに送信する。このように、スレッド制御回路１０６は、スレッドを当該ＣＰＵに割り当てる機能、所謂スケジューリング機能を有している。
【００３２】
通常のマルチプロセッサ構成の半導体装置では、マルチプロセッサに対応するＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が有しているスレッドのスケジューリング機能を用いて、当該ＣＰＵへのスレッドの割付けがソフトウェアで行われる。しかし、スケジューリング機能自体がスレッドで実現されるため、ＣＰＵを使用してしまう。したがって、半導体装置全体としての演算性能が低下してしまう。
【００３３】
一方、本発明における半導体装置では、スレッドのスケジューリング機能を有するスレッド制御回路を搭載することで、ＣＰＵの演算処理性能を低下することなく、スレッドのスケジューリングを実現できる。このように、本発明の半導体装置は、ＣＰＵの演算性能を低下することなく、スレッドのスケジューリングを実現できる。
【００３４】
以上のように、データ送信に無線信号のバックスキャッタ方式を用いる複数のＣＰＵと、ＣＰＵ−ＣＰＵ間などのデータ送受信を仲介するルータ回路と、スレッドのスケジューリング機能を有するスレッド制御回路とを設けることによって、低消費電力で高演算能力の半導体装置を安価に提供することができる。
【００３５】
（実施の形態２）
本実施の形態では、上記実施の形態で示したＣＰＵの無線回路の構成に関して図４を参照して説明する。図４では、アンテナ回路２０７、復調回路２０８、変調回路２０９、電源回路２１０から無線回路が構成されている場合を示す。
【００３６】
図４において、変調回路２０９は、トランジスタ４０６を有し、変調信号線４０２の電位を変化することにより通信信号に送信データを重畳することができる。
【００３７】
復調回路２０８は、第１のカップリング容量４０７と、第１のダイオード４０８、第２のダイオード４０９と、ＬＰＦ抵抗４１０と、ＬＰＦ容量４１１と、から構成される。通信信号からアンテナ回路２０７により得られる第１の交流電圧は配線４０１より供給され、第１のカップリング容量４０７により第２の交流電圧に変換され、配線４１２に供給される。第２の交流電圧は、第１のダイオード４０８、第２のダイオード４０９により構成される整流回路により、直流電圧に変換され、配線４１３に供給される。直流電圧は、ＬＰＦ抵抗４１０と、ＬＰＦ容量４１１とから構成されるＬＰＦにより、復調信号に変換され、復調信号線４０３に供給される。
【００３８】
電源回路２１０は、第２のカップリング容量４１４と、第３のダイオード４１５、第４のダイオード４１６と、保持容量４１７とから構成される。通信信号からアンテナ回路２０７により得られる第１の交流電圧は配線４０１より供給され、第２のカップリング容量４１４により第３の交流電圧に変換され、配線４１８に供給される。第３の交流電圧は、第３のダイオード４１５、第４のダイオード４１６により構成される整流回路によって、電源信号に変換され、電源配線４０４に供給される。電源信号は、保持容量４１７により平滑化される。なお、接地配線４０５より、接地信号が供給される。
【００３９】
以上のように、ＣＰＵに無線でデータの送受信が可能となる無線回路を設け、ＣＰＵ−ＣＰＵ間などのデータの送受信をルータを仲介して無線信号のバックスキャッタ方式を用いて行うことによって、低消費電力で高演算能力の半導体装置を安価に提供することができる。
【００４０】
なお、本実施の形態は、本明細書の他の実施の形態に示した半導体装置の構成と組み合わせて実施することが可能である。
【００４１】
（実施の形態３）
本実施の形態では、上記実施の形態２と異なるＣＰＵの無線回路の構成に関して図５を参照して説明する。
【００４２】
図５において、アンテナ回路２０７は、第１のアンテナ５３４と、第２のアンテナ５３５とから構成される。第１のアンテナ５３４は、第１の通信信号とのデータ授受、第１の電源電圧の生成に用いる。第２のアンテナ５３５は、第２の通信信号から第２の電源電圧の生成に用いる。
【００４３】
変調回路２０９は、トランジスタ５０６を有し、変調信号線５０２の電位を変化することで、第１の通信信号に送信データを重畳することができる。
【００４４】
復調回路２０８は、第１のカップリング容量５０７と、第１のダイオード５０８、第２のダイオード５０９と、ＬＰＦ抵抗５１０と、ＬＰＦ容量５１１と、から構成される。第１の通信信号から第１のアンテナ５３４により得られる第１の交流電圧は配線５０１より供給され、第１のカップリング容量５０７により第２の交流電圧に変換され、配線５１２に供給される。第２の交流電圧は、第１のダイオード５０８、第２のダイオード５０９により構成される整流回路により、第１の直流電圧に変換され、配線５１３に供給される。第１の直流電圧は、ＬＰＦ抵抗５１０と、ＬＰＦ容量５１１とから構成されるＬＰＦにより、復調信号に変換され、復調信号線５０３に供給される。
【００４５】
電源回路２１０は、第１の電源回路５３６、第２の電源回路５３７を有する。第１の電源回路５３６は、第２のカップリング容量５１４と、第３のダイオード５１５と、第４のダイオード５１６と、第１の保持容量５１７とから構成される。第１の通信信号から第１のアンテナ５３４により得られる第１の交流電圧は配線５０１より供給され、第２のカップリング容量５１４により第３の交流電圧に変換され、配線５１８に供給される。第３の交流電圧は、第３のダイオード５１５、第４のダイオード５１６により構成される整流回路によって、第１の電源信号に変換され、第１の電源配線５３９に供給される。第１の電源信号は、第１の保持容量５１７により平滑化される。
【００４６】
第２の電源回路５３７は、第３のカップリング容量５１９、第４のカップリング容量５２０と、第５のダイオード５２１〜第８のダイオード５２４と、第２の保持容量５２５と、第３の保持容量５２６とから構成される。第２の通信信号から第２のアンテナ５３５により得られる第４の交流電圧は配線５３８より供給され、第３のカップリング容量５１９により第５の交流電圧に変換され、配線５２７に供給される。第５の交流電圧は、第５のダイオード５２１、第６のダイオード５２２により構成される整流回路によって、第２の直流電圧に変換され、配線５２８に供給される。第２の直流電圧は、第２の保持容量５２５により平滑化される。
【００４７】
また、第４のカップリング容量５２０により第５の交流電圧は、第６の交流電圧に変換され、配線５２９に供給される。第６の交流電圧は、第７のダイオード５２３、第８のダイオード５２４により構成される整流回路によって、第３の直流電圧に変換され、第２の電源信号として第２の電源配線５３０に供給される。第２の電源信号は、第３の保持容量５２６により平滑化される。なお、第２の電源信号は、第２の保持容量５２５に蓄積された電位に加算されることで、高電位になる。
【００４８】
第９のダイオード５３１、第１０のダイオード５３２により、第１の電源信号あるいは第２の電源信号のうち、より高電位の電源信号が、電源電圧として電源配線５０４に供給される。なお、第４の保持容量５３３により、電源電圧は平滑化される。なお、接地配線５０５より、接地信号が供給される。第４の保持容量５３３として、電気二重層コンデンサ等のコンデンサを用いることができる。また、第４の保持容量５３３をコンデンサに代えて、リチウム電池、好ましくはゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池等の二次電池で設けた構成とすることができる。
【００４９】
ここで、第２の電源回路５３７は昇圧回路となっている。したがって、第２の通信信号を微弱な信号とした場合においても、ＣＰＵを動作させることのできる電源電圧を供給することが可能となる。つまり、微弱な第２の通信信号を供給し続けることで、ＣＰＵが無線通信をする場合にのみ第１の通信信号を供給し、無線通信をしない場合には第１の通信信号の供給を停止しても、ＣＰＵは動作を続けることができる。このようにすることで、ＣＰＵとの無線通信を、より低消費電力で実現することができる。
【００５０】
以上のように、ＣＰＵに無線でデータの送受信が可能となる無線回路と微弱な信号を受信した場合であってもある一定の電力を生成する昇圧回路を設け、ＣＰＵ−ＣＰＵ間などのデータの送受信をルータを仲介して無線信号のバックスキャッタ方式を用いて行うことによって、低消費電力で高演算能力の半導体装置を安価に提供することができる。
【００５１】
なお、本実施の形態は、本明細書の他の実施の形態に示した半導体装置の構成と組み合わせて実施することが可能である。
【００５２】
（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施の形態においては、半導体装置のＣＰＵにおけるアンテナ回路と電源回路を同一基板上に薄膜トランジスタを用いて設ける構成について説明する。なお、基板上に一度にアンテナ回路、電源回路を形成することで、小型化を図ることができるため好適である。また、電源回路における保持容量としては薄膜の二次電池を用いた例について説明する。もちろん、二次電池の他に電気二重層コンデンサ等のコンデンサで設けた構成とすることもできる。
【００５３】
まず、基板１３０１の一表面に絶縁膜１３０２を介して剥離層１３０３を形成し、続けて下地膜として機能する絶縁膜１３０４と半導体膜１３０５（例えば、非晶質珪素を含む膜）を積層して形成する（図６（Ａ）参照）。なお、絶縁膜１３０２、剥離層１３０３、絶縁膜１３０４および半導体膜１３０５は、連続して形成することができる。
【００５４】
基板１３０１は、ガラス基板、石英基板、金属基板（例えばセラミック基板またはステンレス基板など）、Ｓｉ基板等の半導体基板などから選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層１３０３は、絶縁膜１３０２を介して基板１３０１の全面に設けているが、必要に応じて、基板１３０１の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
【００５５】
絶縁膜１３０２、絶縁膜１３０４は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜１３０２、１３０４を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜１３０２は、基板１３０１から剥離層１３０３又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜１３０４は基板１３０１、剥離層１３０３からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜１３０２、１３０４を形成することによって、基板１３０１からＮａなどのアルカリ金属やアルカリ土類金属が、剥離層１３０３から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板１３０１として石英を用いるような場合には絶縁膜１３０２を省略してもよい。
【００５６】
剥離層１３０３は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、これらの材料は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはＮ２Ｏ雰囲気下におけるプラズマ処理、酸素雰囲気化またはＮ２Ｏ雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やＣＶＤ法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。タングステンの酸化物を形成するにあたり、酸素の量に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜（例えば、タングステン）を形成した後に、当該金属膜上にスパッタ法で酸化珪素（ＳｉＯ２）等の絶縁膜を設けると共に、金属膜上に金属酸化物（例えば、タングステン上にタングステン酸化物）を形成してもよい。また、プラズマ処理として、例えば上述した高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
【００５７】
非晶質半導体膜１３０５は、スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。
【００５８】
次に、非晶質半導体膜１３０５にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜１３０５の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜１３０５ａ〜１３０５ｆを形成し、当該半導体膜１３０５ａ〜１３０５ｆを覆うようにゲート絶縁膜１３０６を形成する（図６（Ｂ）参照）。
【００５９】
ゲート絶縁膜１３０６は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜１３０６を２層構造とする場合、第１層目の絶縁膜として酸化窒化シリコン膜を形成し、第２層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第１層目の絶縁膜として酸化シリコン膜を形成し、第２層目の絶縁膜として窒化シリコン膜を形成してもよい。
【００６０】
結晶質半導体膜１３０５ａ〜１３０５ｆの作製工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚５０〜６０ｎｍの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜１３０５ａ〜１３０５ｆを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
【００６１】
結晶化に用いるレーザー発振器としては、連続発振型のレーザー発振器（ＣＷレーザー発振器）やパルス発振型のレーザー発振器（パルスレーザー発振器）を用いることができる。ここで用いることができるレーザービームは、Ａｒレーザー、Ｋｒレーザー、エキシマレーザーなどの気体レーザー、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザー（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザーのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザー、Ａｒイオンレーザー、またはＴｉ：サファイアレーザーは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００６２】
また、ゲート絶縁膜１３０６は、半導体膜１３０５ａ〜１３０５ｆに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素（ＮＯ２）、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することができる。
【００６３】
このような高密度プラズマを用いた処理により、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜（結晶性シリコン、或いは多結晶シリコン）を直接酸化（若しくは窒化）するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【００６４】
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したＣＶＤ法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【００６５】
また、半導体膜に対し、連続発振レーザー若しくは１０ＭＨｚ以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜１３０５ａ〜１３０５ｆは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向（チャネル形成領域が形成されたときにキャリアが流れる方向）に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ（ＴＦＴ）を得ることができる。
【００６６】
次に、ゲート絶縁膜１３０６上に、第１の導電膜と第２の導電膜とを積層して形成する。ここでは、第１の導電膜は、ＣＶＤ法やスパッタリング法等により、２０〜１００ｎｍの厚さで形成する。第２の導電膜は、１００〜４００ｎｍの厚さで形成する。第１の導電膜と第２の導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電膜と第２の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電膜と第２の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【００６７】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜１３０５ａ〜１３０５ｆの上方にゲート電極１３０７を形成する。ここでは、ゲート電極１３０７として、第１の導電膜１３０７ａと第２の導電膜１３０７ｂの積層構造で設けた例を示している。
【００６８】
次に、ゲート電極１３０７をマスクとして半導体膜１３０５ａ〜１３０５ｆに、イオンドープ法またはイオン注入法により、ｎ型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、ｐ型を付与する不純物元素を高濃度に添加する。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ〜１３０５ｆに選択的に導入し、ｎ型を示す不純物領域１３０８を形成する。また、ｐ型を付与する不純物元素としてボロン（Ｂ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように選択的に半導体膜１３０５ｃ、１３０５ｅに導入し、ｐ型を示す不純物領域１３０９を形成する（図６（Ｃ）参照）。
【００６９】
続いて、ゲート絶縁膜１３０６とゲート電極１３０７を覆うように、絶縁膜を形成する。絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極１３０７の側面に接する絶縁膜１３１０（サイドウォールともよばれる）を形成する。絶縁膜１３１０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００７０】
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極１３０７および絶縁膜１３１０をマスクとして用いて、半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆにｎ型を付与する不純物元素を高濃度に添加して、ｎ型を示す不純物領域１３１１を形成する。ここでは、ｎ型を付与する不純物元素としてリン（Ｐ）を用い、１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように半導体膜１３０５ａ、１３０５ｂ、１３０５ｄ、１３０５ｆに選択的に導入し、不純物領域１３０８より高濃度のｎ型を示す不純物領域１３１１を形成する。
【００７１】
以上の工程により、ｎチャネル型薄膜トランジスタ１３００ａ、１３００ｂ、１３００ｄ、１３００ｆとｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅが形成される（図６（Ｄ）参照）。
【００７２】
ｎチャネル型薄膜トランジスタ１３００ａは、ゲート電極１３０７と重なる半導体膜１３０５ａの領域にチャネル形成領域が形成され、ゲート電極１３０７及び絶縁膜１３１０と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３１１が形成され、絶縁膜１３１０と重なる領域であってチャネル形成領域と不純物領域１３１１の間に低濃度不純物領域（ＬＤＤ領域）が形成されている。また、ｎチャネル型薄膜トランジスタ１３００ｂ、１３００ｄ、１３００ｆも同様にチャネル形成領域、低濃度不純物領域及び不純物領域１３１１が形成されている。
【００７３】
ｐチャネル型薄膜トランジスタ１３００ｃは、ゲート電極１３０７と重なる半導体膜１３０５ｃの領域にチャネル形成領域が形成され、ゲート電極１３０７と重ならない領域にソース領域又はドレイン領域を形成する不純物領域１３０９が形成されている。また、ｐチャネル型薄膜トランジスタ１３００ｅも同様にチャネル形成領域及び不純物領域１３０９が形成されている。なお、ここでは、ｐチャネル型薄膜トランジスタ１３００ｃ、１３００ｅには、ＬＤＤ領域を設けていないが、ｐチャネル型薄膜トランジスタにＬＤＤ領域を設けてもよいし、ｎチャネル型薄膜トランジスタにＬＤＤ領域を設けない構成としてもよい。
【００７４】
次に、半導体膜１３０５ａ〜１３０５ｆ、ゲート電極１３０７等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ１３００ａ〜１３００ｆのソース領域又はドレイン領域を形成する不純物領域１３０９、１３１１と電気的に接続する導電膜１３１３を形成する（図７（Ａ）参照）。絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を２層で設け、１層目の絶縁膜１３１２ａとして窒化酸化珪素膜で形成し、２層目の絶縁膜１３１２ｂとして酸化窒化珪素膜で形成する。また、導電膜１３１３は、薄膜トランジスタ１３００ａ〜１３００ｆのソース電極又はドレイン電極を形成しうる。
【００７５】
なお、絶縁膜１３１２ａ、１３１２ｂを形成する前、または絶縁膜１３１２ａ、１３１２ｂのうちの１つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはＲＴＡ法などを適用するとよい。
【００７６】
導電膜１３１３は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜１３１３は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜１３１３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【００７７】
次に、導電膜１３１３を覆うように、絶縁膜１３１４を形成し、当該絶縁膜１３１４上に、薄膜トランジスタ１３００ａ、１３００ｆのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１５ａ、１３１５ｂを形成する。また、薄膜トランジスタ１３００ｂのソース電極又はドレイン電極を形成する導電膜１３１３とそれぞれ電気的に接続する導電膜１３１６を形成する。なお、導電膜１３１５ａ、１３１５ｂと導電膜１３１６は同一の材料で同時に形成してもよい。導電膜１３１５ａ、１３１５ｂと導電膜１３１６は、上述した導電膜１３１３で示したいずれかの材料を用いて形成することができる。
【００７８】
続いて、導電膜１３１６にアンテナとして機能する導電膜１３１７が電気的に接続されるように形成する（図７（Ｂ）参照）。
【００７９】
絶縁膜１３１４は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００８０】
導電膜１３１７は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３１７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００８１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜１３１７を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
【００８２】
また、導電膜１３１５ａ、１３１５ｂは、後の工程において本発明の半導体装置に含まれる二次電池と電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜１３１７を形成する際に、導電膜１３１５ａ、１３１５ｂに電気的に接続するように別途導電膜を形成し、当該導電膜を二次電池に接続する配線として利用してもよい。
【００８３】
次に、導電膜１３１７を覆うように絶縁膜１３１８を形成した後、薄膜トランジスタ１３００ａ〜１３００ｆ、導電膜１３１７等を含む層（以下、「素子形成層１３１９」と記す）を基板１３０１から剥離する。ここでは、レーザー光（例えばＵＶ光）を照射することによって、薄膜トランジスタ１３００ａ〜１３００ｆを避けた領域に開口部を形成後（図７（Ｃ）参照）、物理的な力を用いて基板１３０１から素子形成層１３１９を剥離することができる。また、基板１３０１から素子形成層１３１９を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層１３０３を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子形成層１３１９は、基板１３０１から剥離された状態となる。なお、剥離層１３０３は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１３０３の除去を行った後にも、基板１３０１上に素子形成層１３１９を保持しておくことが可能となる。また、素子形成層１３１９が剥離された基板１３０１を再利用することによって、コストの削減をすることができる。
【００８４】
絶縁膜１３１８は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【００８５】
本実施の形態では、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材料１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図８（Ａ）参照）。
【００８６】
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材料１３２１を設けた後、加熱処理と加圧処理の一方又は両方を行って第２のシート材料１３２１を貼り合わせる（図８（Ｂ）参照）。第１のシート材料１３２０、第２のシート材料１３２１は基板として機能し、ホットメルトフィルム等のプラスチック基板を用いることができる。
なお、これに限らず、ガラス基板等の絶縁表面を有する基板を用いることが出来る。
【００８７】
また、第１のシート材料１３２０、第２のシート材料１３２１として、静電気等を防止する帯電防止対策を施したフィルム（以下、帯電防止フィルムと記す）を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物（ＩＴＯ）、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および４級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
【００８８】
なお、電源回路の保持容量は、薄膜の二次電池を導電膜１３１５ａ、１３１５ｂに接続して形成されるが、二次電池との接続は、基板１３０１から素子形成層１３１９を剥離する前（図７（Ｂ）又は図７（Ｃ）の段階）に行ってもよいし、基板１３０１から素子形成層１３１９を剥離した後（図８（Ａ）の段階）に行ってもよいし、素子形成層１３１９を第１のシート材料及び第２のシート材料で封止した後（図８（Ｂ）の段階）に行ってもよい。以下に、素子形成層１３１９と二次電池を接続して形成する一例を図９、図１０を用いて説明する。
【００８９】
図７（Ｂ）において、アンテナとして機能する導電膜１３１７と同時に導電膜１３１５ａ、１３１５ｂにそれぞれ電気的に接続する導電膜１３３１ａ、１３３１ｂを形成する。続けて、導電膜１３１７、導電膜１３３１ａ、１３３１ｂを覆うように絶縁膜１３１８を形成した後、導電膜１３３１ａ、１３３１ｂの表面が露出するように開口部を形成する。その後、レーザー光の照射により素子形成層１３１９に開口部を形成した後に、当該素子形成層１３１９の一方の面（絶縁膜１３１８の露出した面）に第１のシート材料１３２０を貼り合わせた後、基板１３０１から素子形成層１３１９を剥離する（図９（Ａ）参照）。
【００９０】
次に、素子形成層１３１９の他方の面（剥離により露出した面）に、第２のシート材料１３２１を貼り合わせた後、素子形成層１３１９を第１のシート材料１３２０から剥離する。従って、ここでは第１のシート材料１３２０として粘着力が弱いものを用いる。続けて、開口部を介して導電膜１３３１ａ、１３３１ｂとそれぞれ電気的に接続する導電膜１３３４ａ、１３３４ｂを選択的に形成する（図９（Ｂ）参照）。
【００９１】
導電膜１３３４ａ、導電膜１３３４ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３３４ａ、１３３４ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【００９２】
なお、ここでは、基板１３０１から素子形成層１３１９を剥離した後に導電膜１３３４ａ、１３３４ｂを形成する例を示しているが、導電膜１３３４ａ、１３３４ｂを形成した後に基板１３０１から素子形成層１３１９の剥離を行ってもよい。
【００９３】
次に、基板上に複数の素子を形成している場合には、素子形成層１３１９を素子ごとに分断する（図１０（Ａ）参照）。分断は、レーザー照射装置、ダイシング装置、スクライブ装置等を用いることができる。ここでは、レーザー光を照射することによって１枚の基板に形成された複数の素子を各々分断する。
【００９４】
次に、分断された素子を二次電池と電気的に接続する（図１０（Ｂ）参照）。本実施例においては、電源回路の保持容量としては薄膜の二次電池が用いられ、集電体薄膜、負極活物質層、固体電解質層、正極活物質層、集電体薄膜の薄膜層が順次積層される。
【００９５】
導電膜１３３６ａ、導電膜１３３６ｂは、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電膜１３３６ａ、１３３６ｂは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。導電性材料としては、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウムなどが好適である。
【００９６】
薄膜の二次電池の構成について次いで詳述すると、導電膜１３３６ａ上に負極活物質層１３８１を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層１３８１上に固体電解質層１３８２を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層１３８２上に正極活物質層１３８３を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層１３８３上に電極となる集電体薄膜１３８４を成膜する。集電体薄膜１３８４は正極活物質層１３８３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。
【００９７】
上述の負極活物質層１３８１、固体電解質層１３８２、正極活物質層１３８３、集電体薄膜１３８４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【００９８】
次に樹脂を塗布し、層間膜１３８５を形成する。そしてその層間膜をエッチングしコンタクトホールを形成する。層間膜は樹脂には限定せず、ＣＶＤ法などで形成された酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜上に配線層１３８６を形成し、導電膜１３３６ｂと接続することにより、二次電池の電気接続を確保する。
【００９９】
ここでは、素子形成層１３１９に設けられた導電膜１３３４ａ、１３３４ｂと予め薄膜の二次電池１３８９の接続端子となる導電膜１３３６ａ、１３３６ｂとをそれぞれ接続する。ここで、導電膜１３３４ａと導電膜１３３６ａとの接続、又は導電膜１３３４ｂと導電膜１３３６ｂとの接続は、異方導電性フィルム（ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ））や異方導電性ペースト（ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ））等の接着性を有する材料を介して圧着させることにより電気的に接続する場合を示している。ここでは、接着性を有する樹脂１３３７に含まれる導電性粒子１３３８を用いて接続する例を示している。また、他にも、銀ペースト、銅ペーストまたはカーボンペースト等の導電性接着剤や半田接合等を用いて接続を行うことも可能である。
【０１００】
なお、トランジスタの構成は、様々な形態をとることができる。本実施の形態で示した特定の構成に限定されない。例えば、ゲート電極が２個以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすると、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列に接続されたような構成となる。マルチゲート構造にすることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレインとソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることなどができる。また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を大きくし、空乏層ができやすくなってＳ値をよくすることができる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続されたような構成となる。
【０１０１】
また、チャネルの上にゲート電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよい。また、チャネル領域が複数の領域に分かれていてもよく、複数のチャネル領域は、並列に接続されていてもよいし、直列に接続されていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重なっていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なっている構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になることを防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を良くし、飽和領域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があまり変化せず、フラットな特性にすることができる。
【０１０２】
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した他の実施の形態の半導体装置に適用することができる。
【０１０３】
（実施の形態５）
本実施の形態では、上記実施の形態で示した半導体装置の作製方法の一例に関して、図面を参照して説明する。本実施例においては、ＣＰＵにおけるアンテナ回路と電源回路を同一基板上に設ける構成について説明する。なお、基板上に一度にアンテナ回路、電源回路を単結晶基板にチャネル形成領域が形成されたトランジスタを用いて形成する。単結晶基板に形成されたトランジスタとすることで、トランジスタ特性のばらつきが少ないトランジスタで半導体装置を構成することができるため好適である。また、電源回路における保持容量としては上記実施の形態４で説明した薄膜二次電池を用いた例について説明する。
【０１０４】
まず、半導体基板２３００に絶縁膜２３０２（フィールド酸化膜ともいう）を形成し、それにより領域２３０４、２３０６（素子形成領域または素子分離領域２３０４、２３０６とも呼ぶ）を形成する（図１１（Ａ）参照）。半導体基板２３００に設けられた領域２３０４、２３０６は、それぞれ絶縁膜２３０２（フィールド酸化膜ともいう）によって分離されている。また、ここでは、半導体基板２３００としてｎ型の導電型を有する単結晶Ｓｉ基板を用い、半導体基板２３００の領域２３０６にｐウェル２３０７を設けた例を示している。
【０１０５】
また、基板２３００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１０６】
領域２３０４、２３０６は、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を適宜用いることができる。
【０１０７】
また、半導体基板２３００の領域２３０６に形成されたｐウェル２３０７は、半導体基板２３００にｐ型の導電型を有する不純物元素を選択的に導入することによって形成することができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１０８】
なお、本実施の形態では、半導体基板２３００としてｎ型の導電型を有する半導体基板を用いているため、領域２３０４には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２３０４にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２３０４にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２３０６には不純物元素の導入を行わない構成としてもよい。
【０１０９】
次に、領域２３０４、２３０６を覆うように絶縁膜２３３２、２３３４をそれぞれ形成する（図１１（Ｂ）参照）。
【０１１０】
絶縁膜２３３２、２３３４は、例えば、熱処理を行い半導体基板２３００に設けられた領域２３０４、２３０６の表面を酸化させることにより酸化珪素膜で絶縁膜２３３２、２３３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１１１】
他にも、上述したように、プラズマ処理を用いて絶縁膜２３３２、２３３４を形成してもよい。例えば、半導体基板２３００に設けられた領域２３０４、２３０６の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２３３２、２３３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２３０４、２３０６の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２３０４、２３０６の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜２３３２、２３３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２３０４、２３０６の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１１２】
また、半導体基板２３００の領域２３０４、２３０６に形成された絶縁膜２３３２、２３３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１１３】
次に、領域２３０４、２３０６の上方に形成された絶縁膜２３３２、２３３４を覆うように導電膜を形成する（図１１（Ｃ）参照）。ここでは、導電膜として、導電膜２３３６と導電膜２３３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１１４】
導電膜２３３６、２３３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１１５】
ここでは、導電膜２３３６として窒化タンタルを用いて形成し、その上に導電膜２３３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２３３６として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２３３８として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１１６】
次に、積層して設けられた導電膜２３３６、２３３８を選択的にエッチングして除去することによって、領域２３０４、２３０６の上方の一部に導電膜２３３６、２３３８を残存させ、それぞれゲート電極２３４０、２３４２を形成する（図１２（Ａ）参照）。
【０１１７】
次に、領域２３０４を覆うようにレジストマスク２３４８を選択的に形成し、当該レジストマスク２３４８、ゲート電極２３４２をマスクとして領域２３０６に不純物元素を導入することによって不純物領域を形成する（図１２（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０１１８】
図１２（Ｂ）においては、不純物元素を導入することによって、領域２３０６にソース領域又はドレイン領域を形成する不純物領域２３５２とチャネル形成領域２３５０が形成される。
【０１１９】
次に、領域２３０６を覆うようにレジストマスク２３６６を選択的に形成し、当該レジストマスク２３６６、ゲート電極２３４０をマスクとして領域２３０４に不純物元素を導入することによって不純物領域を形成する（図１２（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図１２（Ｂ）で領域２３０６に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、領域２３０４にソース領域又はドレイン領域を形成する不純物領域２３７０とチャネル形成領域２３６８を形成される。
【０１２０】
次に、絶縁膜２３３２、２３３４、ゲート電極２３４０、２３４２を覆うように第２の絶縁膜２３７２を形成し、当該第２の絶縁膜２３７２上に領域２３０４、２３０６にそれぞれ形成された不純物領域２３５２、２３７０と電気的に接続する配線２３７４を形成する（図１３（Ａ）参照）。
【０１２１】
第２の絶縁膜２３７２は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１２２】
配線２３７４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線２３７４は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線２３７４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
【０１２３】
なお本発明のトランジスタを構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１２４】
また本発明の半導体装置においては、ＣＰＵの電源回路に電力を蓄積できる保持容量を具備することを特徴とする。保持容量としては、電気二重層コンデンサ等のコンデンサや薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、本実施の形態において作製したトランジスタにおいて、薄膜の二次電池との接続について説明する。
【０１２５】
本実施の形態において二次電池は、トランジスタに接続された配線２３７４上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層、集電体薄膜の薄膜層が順次積層される（図１３（Ｂ））。そのため、二次電池の集電体薄膜と兼用される配線２３７４の材料は、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウムなどが好適である。
【０１２６】
薄膜二次電池の構成について次いで詳述すると、配線２３７４上に負極活物質層２３９１を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層２３９１上に固体電解質層２３９２を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層２３９２上に正極活物質層２３９３を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層２３９３上に電極となる集電体薄膜２３９４を成膜する。集電体薄膜２３９４は正極活物質層２３９３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。
【０１２７】
上述の負極活物質層２３９１、固体電解質層２３９２、正極活物質層２３９３、集電体薄膜２３９４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０１２８】
次に樹脂を塗布し、層間膜２３９６を形成する。そして層間膜２３９６をエッチングしコンタクトホールを形成する。層間膜は樹脂には限定せず、ＣＶＤ法などで形成された酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２３９６上に配線層２３９５を形成し、配線２３９７と接続することにより、二次電池の電気接続を確保する。
【０１２９】
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を取り得る。故に本発明の半導体装置においては、ＣＰＵの極薄化、小型化を達成することにより、物理的形状の自由度が高い半導体装置を提供することができる。
【０１３０】
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した他の実施の形態の半導体装置に適用することができる。
【０１３１】
（実施の形態６）
本実施の形態では、上記実施の形態４と異なる半導体装置の作製方法の一例に関して、図面を参照して説明する。
【０１３２】
まず、基板２６００上に絶縁膜を形成する。ここでは、ｎ型の導電型を有する単結晶Ｓｉ基板を基板２６００として用い、当該基板２６００上に絶縁膜２６０２と絶縁膜２６０４を形成する（図１４（Ａ）参照）。例えば、基板２６００に熱処理を行うことにより絶縁膜２６０２として酸化珪素（ＳｉＯｘ）を形成し、当該絶縁膜２６０２上にＣＶＤ法を用いて窒化珪素（ＳｉＮｘ）を成膜する。
【０１３３】
また、基板２６００は、半導体基板であれば特に限定されず用いることができる。例えば、ｎ型又はｐ型の導電型を有する単結晶Ｓｉ基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、ＺｎＳｅ基板等）、貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。
【０１３４】
また、絶縁膜２６０４は、絶縁膜２６０２を形成した後に高密度プラズマ処理により当該絶縁膜２６０２を窒化することにより設けてもよい。なお、基板２６００上に設ける絶縁膜は単層又は３層以上の積層構造で設けてもよい。
【０１３５】
次に、絶縁膜２６０４上に選択的にレジストマスク２６０６のパターンを形成し、当該レジストマスク２６０６をマスクとして選択的にエッチングを行うことによって、基板２６００に選択的に凹部２６０８を形成する（図１４（Ｂ）参照）。基板２６００、絶縁膜２６０２、２６０４のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
【０１３６】
次に、レジストマスク２６０６のパターンを除去した後、基板２６００に形成された凹部２６０８を充填するように絶縁膜２６１０を形成する（図１４（Ｃ）参照）。
【０１３７】
絶縁膜２６１０は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。ここでは、絶縁膜２６１０として、常圧ＣＶＤ法または減圧ＣＶＤ法によりＴＥＯＳ（テトラエチルオルソシリケート）ガスを用いて酸化珪素膜を形成する。
【０１３８】
次に、研削処理、研磨処理又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行うことによって、基板２６００の表面を露出させる。ここでは、基板２６００の表面を露出させることにより、基板２６００の凹部２６０８に形成された絶縁膜２６１１間に領域２６１２、２６１３が設けられる。なお、絶縁膜２６１１は、基板２６００の表面に形成された絶縁膜２６１０が研削処理、研磨処理又はＣＭＰ処理により除去されることにより得られたものである。続いて、ｐ型の導電型を有する不純物元素を選択的に導入することによって、基板２６００の領域２６１３にｐウェル２６１５を形成する（図１５（Ａ）参照）。
【０１３９】
ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を領域２６１３に導入する。
【０１４０】
なお、本実施の形態では、基板２６００としてｎ型の導電型を有する半導体基板を用いているため、領域２６１２には不純物元素の導入を行っていないが、ｎ型を示す不純物元素を導入することにより領域２６１２にｎウェルを形成してもよい。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
【０１４１】
一方、ｐ型の導電型を有する半導体基板を用いる場合には、領域２６１２にｎ型を示す不純物元素を導入してｎウェルを形成し、領域２６１３には不純物元素の導入を行わない構成としてもよい。
【０１４２】
次に、基板２６００の領域２６１２、２６１３の表面上に絶縁膜２６３２、２６３４をそれぞれ形成する（図１５（Ｂ）参照）。
【０１４３】
絶縁膜２６３２、２６３４は、例えば、熱処理を行い基板２６００に設けられた領域２６１２、２６１３の表面を酸化させることにより酸化珪素膜で絶縁膜２６３２、２６３４を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜（酸窒化珪素膜）との積層構造で形成してもよい。
【０１４４】
他にも、上述したように、プラズマ処理を用いて絶縁膜２６３２、２６３４を形成してもよい。例えば、基板２６００に設けられた領域２６１２、２６１３の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜２６３２、２６３４として酸化珪素（ＳｉＯｘ）膜又は窒化珪素（ＳｉＮｘ）膜で形成することができる。また、高密度プラズマ処理により領域２６１２、２６１３の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域２６１２、２６１３の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に（酸窒化珪素膜）が形成され、絶縁膜２６３２、２６３４は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域２６１２、２６１３の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
【０１４５】
なお、基板２６００の領域２６１２、２６１３に形成された絶縁膜２６３２、２６３４は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０１４６】
次に、基板２６００に設けられた領域２６１２、２６１３の上方に形成された絶縁膜２６３２、２６３４を覆うように導電膜を形成する（図１５（Ｃ）参照）。ここでは、導電膜として、導電膜２６３６と導電膜２６３８を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０１４７】
導電膜２６３６、２６３８としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０１４８】
ここでは、導電膜２６３６として窒化タンタルを用いて形成し、その上に導電膜２６３８としてタングステンを用いて積層構造で設ける。また、他にも、導電膜２６３６として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜２６３８として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０１４９】
次に、積層して設けられた導電膜２６３６、２６３８を選択的にエッチングして除去することによって、基板２６００の領域２６１２、２６１３の上方の一部に導電膜２６３６、２６３８を残存させ、それぞれゲート電極として機能する導電膜２６４０、２６４２を形成する（図１６（Ａ）参照）。また、ここでは、基板２６００において、導電膜２６４０、２６４２と重ならない領域２６１２、２６１３の表面が露出するようにする。
【０１５０】
具体的には、基板２６００の領域２６１２において、導電膜２６４０の下方に形成された絶縁膜２６３２のうち当該導電膜２６４０と重ならない部分を選択的に除去し、導電膜２６４０と絶縁膜２６３２の端部が概略一致するように形成する。また、基板２６００の領域２６１３において、導電膜２６４２の下方に形成された絶縁膜２６３４のうち当該導電膜２６４２と重ならない部分を選択的に除去し、導電膜２６４２と絶縁膜２６３４の端部が概略一致するように形成する。
【０１５１】
この場合、導電膜２６４０、２６４２の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜２６４０、２６４２を形成後残存したレジストマスク又は当該導電膜２６４０、２６４２をマスクとして重ならない部分の絶縁膜等を除去してもよい。
【０１５２】
次に、基板２６００の領域２６１２、２６１３に不純物元素を選択的に導入する（図１６（Ｂ）参照）。ここでは、領域２６１３に導電膜２６４２をマスクとしてｎ型を付与する低濃度の不純物元素を選択的に導入して、低濃度不純物領域２６５０を形成し、領域２６１２に導電膜２６４０をマスクとしてｐ型を付与する低濃度の不純物元素を選択的に導入して、低濃度不純物領域２６４８を形成する。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【０１５３】
次に、導電膜２６４０、２６４２の側面に接するサイドウォール２６５４を形成する。具体的には、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜２６４０、２６４２の側面に接するように形成することができる。なお、サイドウォール２６５４は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール２６５４は、導電膜２６４０、２６４２の下方に形成された絶縁膜の側面にも接するように形成されている。
【０１５４】
続いて、当該サイドウォール２６５４、導電膜２６４０、２６４２をマスクとして基板２６００の領域２６１２、２６１３に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する（図１６（Ｃ）参照）。ここでは、基板２６００の領域２６１３にサイドウォール２６５４と導電膜２６４２をマスクとして高濃度のｎ型を付与する不純物元素を導入し、領域２６１２にサイドウォール２６５４と導電膜２６４０をマスクとして高濃度のｐ型を付与する不純物元素を導入する。
【０１５５】
その結果、基板２６００の領域２６１２には、ソース領域又はドレイン領域を形成する不純物領域２６５８と、ＬＤＤ領域を形成する低濃度不純物領域２６６０と、チャネル形成領域２６５６が形成される。また、基板２６００の領域２６１３には、ソース領域又はドレイン領域を形成する不純物領域２６６４と、ＬＤＤ領域を形成する低濃度不純物領域２６６６と、チャネル形成領域２６６２が形成される。
【０１５６】
なお、本実施例では、導電膜２６４０、２６４２と重ならない基板２６００の領域２６１２、２６１３を露出させた状態で不純物元素の導入を行っている。従って、基板２６００の領域２６１２、２６１３にそれぞれ形成されるチャネル形成領域２６５６、２６６２は導電膜２６４０、２６４２と自己整合的に形成することができる。
【０１５７】
次に、基板２６００の領域２６１２、２６１３上に設けられた絶縁膜や導電膜等を覆うように絶縁膜２６７７を形成し、当該絶縁膜２６７７に開口部２６７８を形成する（図１７（Ａ）参照）。
【０１５８】
絶縁膜２６７７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の酸素または窒素を有する絶縁膜やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０１５９】
次に、開口部２６７８に導電膜２６８０を形成し、当該導電膜２６８０と電気的に接続するように絶縁膜２６７７上に導電膜２６８２ａ〜２６８２ｄ、２６９７を選択的に形成する（図１７（Ｂ）参照）。
【０１６０】
導電膜２６８０、２６８２ａ〜２６８２ｄ、２６９７は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜２６８０、２６８２ａ〜２６８２ｄは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜２６８０、２６８２ａ〜２６８２ｄ、２６９７を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜２６８０はＣＶＤ法によりタングステン（Ｗ）を選択成長することにより形成することができる。
【０１６１】
以上の工程により、基板２６００の領域２６１２に形成されたｐ型のトランジスタと、領域２６１３に形成されたｎ型のトランジスタとを得ることができる。
【０１６２】
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンＦＥＴ構造等の構造のトランジスタの構造を取り得る。フィンＦＥＴ構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。
【０１６３】
また本発明における半導体装置においては、ＣＰＵの電源回路に電力を蓄積できる保持容量を具備することを特徴とする。保持容量としては、電気二重層コンデンサや薄膜の二次電池を用いることが好ましい。そこで本実施の形態においては、本実施の形態において作製したトランジスタにおいて、薄膜の二次電池との接続について説明する。
【０１６４】
本実施の形態において二次電池は、トランジスタに接続された導電膜２６８２ｄ上に積層して形成される。二次電池は、集電体薄膜、負極活物質層、固体電解質層、正極活物質層、集電体薄膜の薄膜層が順次積層される（図１７（Ｂ））。そのため、二次電池の集電体薄膜と兼用される導電膜２６８２ｄの材料は、負極活物質と密着性がよく、抵抗が小さいことが求められ、特にアルミニウム、銅、ニッケル、バナジウムなどが好適である。
【０１６５】
薄膜二次電池の構成について次いで詳述すると、導電膜２６８２ｄ上に負極活物質層２６９１を成膜する。一般には酸化バナジウム（Ｖ２Ｏ５）などが用いられる。次に負極活物質層２６９１上に固体電解質層２６９２を成膜する。一般にはリン酸リチウム（Ｌｉ３ＰＯ４）などが用いられる。次に固体電解質層２６９２上に正極活物質層２６９３を成膜する。一般にはマンガン酸リチウム（ＬｉＭｎ２Ｏ４）などが用いられる。コバルト酸リチウム（ＬｉＣｏＯ２）やニッケル酸リチウム（ＬｉＮｉＯ２）を用いても良い。次に正極活物質層２６９３上に電極となる集電体薄膜２６９４を成膜する。集電体薄膜２６９４は正極活物質層２６９３と密着性がよく、抵抗が小さいことが求められ、アルミニウム、銅、ニッケル、バナジウムなどを用いることができる。
【０１６６】
上述の負極活物質層２６９１、固体電解質層２６９２、正極活物質層２６９３、集電体薄膜２６９４の各薄膜層はスパッタ技術を用いて形成しても良いし、蒸着技術を用いても良い。また、それぞれの層の厚さは０．１μｍ〜３μｍが望ましい。
【０１６７】
次に樹脂を塗布し、層間膜２６９６を形成する。そして層間膜２６９６をエッチングしコンタクトホールを形成する。層間膜２６９６は樹脂には限定せず、ＣＶＤ法などで形成された酸化膜など他の膜であっても良いが、平坦性の観点から樹脂であることが望ましい。また、感光性樹脂を用いて、エッチングを用いずにコンタクトホールを形成しても良い。次に層間膜２６９６上に配線層２６９５を形成し、導電膜２６９７と接続することにより、薄膜二次電池の電気接続を確保する。
【０１６８】
以上のような構成にすることにより、本発明の半導体装置においては、単結晶基板上にトランジスタを形成し、その上に薄膜二次電池を有する構成を取り得る。故に本発明の半導体装置においては、ＣＰＵの極薄化、小型化を達成することにより、物理的形状の自由度が高い半導体装置を提供することができる。
【０１６９】
なお、本実施の形態の半導体装置の作製方法は、本明細書に記載した他の実施の形態の半導体装置に適用することができる。
【０１７０】
（実施の形態７）
本発明の半導体装置は様々な電子機器に適用することができる。具体的には電子機器の表示部の駆動に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラなどのカメラやゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる発光装置を備えた装置）などが挙げられる。
【０１７１】
図１８（Ａ）は発光装置であり、筐体６００１、支持台６００２、表示部６００３、スピーカー部６００４、ビデオ入力端子６００５等を含む。本発明の半導体装置を用いて表示部６００３を駆動することができる。なお、発光装置は、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用発光装置が含まれる。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７２】
図１８（Ｂ）はカメラであり、本体６１０１、表示部６１０２、受像部６１０３、操作キー６１０４、外部接続ポート６１０５、シャッターボタン６１０６等を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７３】
図１８（Ｃ）はコンピュータであり、本体６２０１、筐体６２０２、表示部６２０３、キーボード６２０４、外部接続ポート６２０５、ポインティングデバイス６２０６等を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７４】
図１８（Ｄ）はモバイルコンピュータであり、本体６３０１、表示部６３０２、スイッチ６３０３、操作キー６３０４、赤外線ポート６３０５等を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７５】
図１８（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体（ＤＶＤ等）読み込み部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示することができる。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７６】
図１８（Ｆ）はゴーグル型ディスプレイであり、本体６５０１、表示部６５０２、アーム部６５０３を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７７】
図１８（Ｇ）はビデオカメラであり、本体６６０１、表示部６６０２、筐体６６０３、外部接続ポート６６０４、リモコン受信部６６０５、受像部６６０６、バッテリー６６０７、音声入力部６６０８、操作キー６６０９等を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７８】
図１８（Ｈ）は携帯電話機であり、本体６７０１、筐体６７０２、表示部６７０３、音声入力部６７０４、音声出力部６７０５、操作キー６７０６、外部接続ポート６７０７、アンテナ６７０８等を含む。本発明の半導体装置を用いることによって、消費電力の低減を図ることができる。また、本発明の半導体装置は物理的形状の自由度が高いので、サイズの小型化を図ることができる。
【０１７９】
このように本発明の半導体装置は、あらゆる電子機器に適用することが可能である。
【０１８０】
なお、本実施の形態の半導体装置の構成や作製方法は、本明細書の他の実施の形態で示した半導体装置の構成や作製方法を適用することができる。
【図面の簡単な説明】
【０１８１】
【図１】本発明における半導体装置のブロック図。
【図２】本発明における半導体装置に搭載するＣＰＵのブロック図。
【図３】本発明における半導体装置に搭載するルータ回路のブロック図。
【図４】本発明における半導体装置に搭載するＣＰＵの無線回路の構成を示す図。
【図５】本発明における半導体装置に搭載するＣＰＵの無線回路の構成を示す図。
【図６】本発明の半導体装置の作製方法の一例を示す図。
【図７】本発明の半導体装置の作製方法の一例を示す図。
【図８】本発明の半導体装置の作製方法の一例を示す図。
【図９】本発明の半導体装置の作製方法の一例を示す図。
【図１０】本発明の半導体装置の作製方法の一例を示す図。
【図１１】本発明の半導体装置の作製方法の一例を示す図。
【図１２】本発明の半導体装置の作製方法の一例を示す図。
【図１３】本発明の半導体装置の作製方法の一例を示す図。
【図１４】本発明の半導体装置の作製方法の一例を示す図。
【図１５】本発明の半導体装置の作製方法の一例を示す図。
【図１６】本発明の半導体装置の作製方法の一例を示す図。
【図１７】本発明の半導体装置の作製方法の一例を示す図。
【図１８】本発明の半導体装置の使用形態の一例を示す図。
【符号の説明】
【０１８２】
１００    半導体装置
１０１    ＣＰＵ
１０２    ＣＰＵ
１０３    ＣＰＵ
１０４    ＣＰＵ
１０５    ルータ回路
１０６    スレッド制御回路
１０７    外部装置コントローラ
１０８    ＣＰＵコア
１０９    ＣＰＵコア
１１０    ＣＰＵコア
１１１    ＣＰＵコア
１１２    無線回路
１１３    無線回路
１１４    無線回路
１１５    無線回路
１１６    外部データ出力線
１１７    外部データ入力線
１１８    無線送信信号
１１９    無線送信信号
１２０    無線送信信号
１２１    無線送信信号
１２２    無線送信信号
１２３    無線送信信号
１２４    無線送信信号
１２５    無線送信信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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