【手続補正書】
【提出日】平成20年1月24日(2008.1.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置の作製方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極の上面および側面を覆う第２のレジストマスクをそれぞれ形成し、
前記第２のレジストマスク、後に前記第１のゲート電極となる第１の形状の導電層および該第１の形状の導電層上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、後に前記３つの第２のソース領域および第２のドレイン領域となる部分に、
並びに前記第３の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを保持したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第２のドーピング処理を行って、
前記第１の島状半導体層中に、低濃度のｎ型不純物を添加して、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、低濃度のｎ型不純物を添加して、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
並びに前記第３の島状半導体層中に、前記第３のゲート電極と重なっていない部分に低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスクおよび前記第３のゲート電極をドーピングマスクとして、第３のドーピング処理によりｐ型不純物を添加して、
前記第３の半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
画素ＴＦＴと保持容量とを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記保持容量は第４の島状半導体層、ゲート絶縁膜、容量配線を有し、
前記第４の島状半導体層は、前記容量電極と重ならない領域に２つの第４の不純物領域を有し、
前記第４の不純物領域は前記第ｐチャネル型ＴＦＴの前記第３のソース領域または前記第３のドレイン領域と同濃度のｎ型不純物を含み、前記ｐチャネル型ＴＦＴの前記第３のソース領域または前記第３のドレイン領域と同濃度のｐ型不純物を含み、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第４の島状半導体層を形成し、
前記第１〜第４の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
並びに前記第４の島状半導体層上に、端部がテーパー形状である前記容量配線を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極の上面および側面を覆い、および前記第４の島状半導体層を覆う第２のレジストマスクをそれぞれ形成し、
前記第２のレジストマスク、後に前記第１のゲート電極となる第１の形状の導電層および該第１の形状の導電層上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、後に前記３つの第２のソース領域および第２のドレイン領域となる部分に、
並びに前記第３の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを保持したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第２のドーピング処理を行って、
前記第１の島状半導体層中に、低濃度のｎ型不純物を添加して、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、低濃度のｎ型不純物を添加して、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
前記第３の島状半導体層中に、前記第３のゲート電極と重なっていない部分に低濃度のｎ型不純物を添加し、
並びに前記第４の島状半導体層中に、前記容量配線と重なっていない部分に低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスク、前記第３のゲート電極および前記容量配線をドーピングマスクとして、第３のドーピング処理によりｐ型不純物を添加して、
前記第３の半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
並びに前記第４の半導体層中に、前記２つの第４の不純物領域を形成し、
前記第１〜第４の島状半導体層、前記ゲート絶縁膜および前記第１〜第３のゲート電極および前記容量配線を覆って、第１の層間絶縁膜を形成し、
前記第１〜第４の島状半導体層に添加された前記ｎ型不純物および前記ｐ型不純物を活性化し、
前記第１の層間絶縁膜上に有機絶縁膜からなる第２の層間絶縁膜を形成し、
前記第１〜第３の島状半導体層の各ソース領域およびドレイン領域に達するコンタクトホール並びに前記第４の島状半導体層の第４の不純物領域に達するコンタクトホールを形成し、
前記第１〜第３の島状半導体層の各ソース領域またはドレイン領域と電気的に接続されるソース配線またはドレイン配線をそれぞれ形成するとともに、前記第１の島状半導体層の前記第１のソース領域または前記第１のドレイン領域並びに前記第４の島状半導体層の前記第４の不純物領域と電気的に接続される画素電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極、前記第３のゲート電極およびそれぞれの前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の第１のレジストマスクをドーピングマスクとして、第２のドーピング処理によりｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
第３のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極、前記第３のゲート電極およびそれぞれの前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
第２のレジストマスクを、前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
第３のドーピング処理によりｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項５】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記後に前記第１のゲート電極となる第１の形状の導電層、前記第２のゲート電極および前記第３のゲート電極をドーピングマスクとして第２のドーピング処理を行って、
前記第１の島状半導体層中であって、前記後に第１のゲート電極となる第１の形状の導電層と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のゲート電極と重なっていない部分に、
並びに前記第３の島状半導体層中であって、前記第３のゲート電極と重なっていない部分に、低濃度のｎ型不純物を添加し、
第３のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極および前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第３のドーピング処理により高濃度のｎ型不純物を添加して、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項６】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第１のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第１のレジストマスクを除去し、
第２のレジストマスクを、前記後に第１のゲート電極となる第１の形状の導電層上面に形成するとともに前記第２のゲート電極の上面および側面を覆い、前記第３のゲート電極および前記第３の島状半導体層を覆うように形成し、
第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
第２のドーピング処理を行って、
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第２のレジストマスクを除去し、
第３のドーピング処理を行って、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項７】
画素ＴＦＴを有する画素部と、該画素部の周辺に設けられた、ｐチャネル型ＴＦＴおよび第１のｎチャネル型ＴＦＴとを有する駆動回路と、を同一の基板上に有し、
前記第１のｎチャネル型ＴＦＴは、第１の島状半導体層、第１のゲート電極、ゲート絶縁膜を有し、
前記第１の島状半導体層は、第１のチャネル形成領域と、該第１のチャネル形成領域に接して２つの第１のＬＤＤ領域と、該２つの第１のＬＤＤ領域に接して第１のソース領域または第１のドレイン領域を有し、
前記２つの第１のＬＤＤ領域は前記第１のゲート電極と一部重なっており、前記第１のソース領域および前記第１のドレイン領域は前記第１のゲート電極と重なっておらず、
前記画素ＴＦＴは、マルチゲート構造の第２のｎチャネル型ＴＦＴであって、第２の島状半導体層、２つの第２のゲート電極、ゲート絶縁膜を有し、
前記第２の島状半導体層は、２つの第２のチャネル形成領域、該２つの第２のチャネル形成領域のそれぞれに接して形成された４つの第２のＬＤＤ領域と、該４つの第２のＬＤＤ領域のそれぞれに接して形成された３つの第２のソース領域または第２のドレイン領域を有し、
前記２つの第２のチャネル形成領域の間に接して、４つのうち２つの前記第２のＬＤＤ領域が形成され、該２つの第２のＬＤＤ領域の間に接して、３つのうち１つの前記第２のソース領域または前記第２のドレイン領域が形成され、
前記４つの第２のＬＤＤ領域並びに前記３つの第２のソース領域または第２のドレイン領域は前記第２のゲート電極と重なっておらず、
前記ｐチャネル型ＴＦＴは第３の島状半導体層、第３のゲート電極、ゲート絶縁膜を有し、
前記第３の島状半導体層は、第３のチャネル形成領域と、該第３のチャネル形成領域に接して第３のソース領域または第３のドレイン領域を有し、
前記第３のソース領域および前記第３のドレイン領域は前記第３のゲート電極と重なっておらず、
前記第２のＬＤＤ領域に含まれるｎ型不純物濃度は、前記第１のＬＤＤ領域に含まれるｎ型不純物濃度よりも高い半導体装置の作製方法であって、
前記基板上に下地絶縁膜を形成し、
前記下地絶縁膜上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜を結晶化して結晶性シリコン膜を形成し、
前記結晶性シリコン膜をエッチングして前記第１〜第３の島状半導体層を形成し、
前記第１〜第３の島状半導体層上に前記ゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、第１の導電膜および該第１の導電膜上に第２の導電膜を積層形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
第１のプラズマエッチング処理を行って前記第１の導電膜および前記第２の導電膜をエッチングすることにより、
前記第１の島状半導体層上に、後に前記第１のゲート電極となる、端部がテーパー形状である第１の形状の導電層を形成し、
前記第２の島状半導体層上に、端部がテーパー形状である前記第２のゲート電極を形成し、
並びに前記第３の島状半導体層上に、端部がテーパー形状である前記第３のゲート電極を形成し、
前記第２のゲート電極の上面および側面を覆い、前記第３の島状半導体層を覆う第２のレジストマスクを形成し、
前記後に第１のゲート電極となる第１の形状の導電層、前記後に第１のゲート電極となる第１の形状の導電層上の第１のレジストマスクおよび第２のレジストマスクをドーピングマスクとして、第１のドーピング処理を行って
前記第１の島状半導体層中であって、前記第１のゲート電極と重なっていない部分に、
前記第２の島状半導体層中であって、前記第２のレジストマスクに覆われていない部分に、高濃度のｎ型不純物を添加し、
前記第１のレジストマスクおよび前記第２のレジストマスクを残したまま、第２のプラズマエッチング処理を行って、後に前記第１のゲート電極となる第１の形状の導電層中の前記第２の導電膜をエッチングして細くすることにより、該エッチングされた第２の導電膜および該第２の導電膜の端部から突出した突出部を有する第１の導電膜からなる前記第１のゲート電極を形成し、
前記第１のレジストマスクおよび前記第２のレジストマスクを除去し、
前記第１の島状半導体層および前記第２の島状半導体層を覆う第３のレジストマスクを形成し、
前記第３のレジストマスク、前記第３のゲート電極および前記第３のゲート電極上の前記第１のレジストマスクをドーピングマスクとして第２のドーピング処理を行って、ｐ型不純物を添加して、
前記第３の島状半導体層中に、前記第３のソース領域および前記第３のドレイン領域を形成し、
前記第３のレジストマスクを除去し、
第３のドーピング処理を行って、低濃度のｎ型不純物を添加し、
前記第１の島状半導体層中に、前記第１のゲート電極の前記突出部と重なる前記第１のＬＤＤ領域、前記第１のソース領域および前記第１のドレイン領域を形成し、
前記第２の島状半導体層中に、前記４つの第２のＬＤＤ領域、前記３つの第２のソース領域および第２のドレイン領域を形成することを特徴とする半導体装置の作製方法。