(57)【要約】【課題】簡単で効率的にＡＣ特性評価が可能な半導体装置を提供する。【解決手段】搭載される内部回路を構成するＭＯＳＦＥＴと同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成されたリングオシレータと外部端子から供給されるタイミング信号により上記リングオシレータの発振信号を計数の開始と停止を行う周波数カウンタを形成する。評価時に出力回路により上記周波数カウンタの計数出力をさせる。制御判定回路を設けて、上記周波数カウンタの制御と、その計数出力が許容値内にあるか判定して判定結果を出力させる。上記タイミング信号として、複数のリングオシレータのそれぞれに対応して上記周波数カウンタの計数値が最大計数値内に収まるように異なる時間に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
搭載される内部回路を構成するＭＯＳＦＥＴと同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成されたリングオシレータと、
外部端子から供給されるタイミング信号により上記リングオシレータの発振信号を計数の開始と停止を行う周波数カウンタと、
上記周波数カウンタの計数出力をさせる出力回路とを有する半導体装置。
【請求項２】
請求項１において、
上記搭載される内部回路は、互いに特性の異なる複数種類のＭＯＳＦＥＴにより構成されるものであり、
上記リングオシレータは、複数種類のＭＯＳＦＥＴに対応して複数のリングオシレータからなり、
上記複数のリングオシレータの発振信号を選択する選択回路を更に備え、
上記周波数カウンタは、上記選択回路を通した１つの発振信号の計数動作を行う半導体装置。
【請求項３】
搭載される内部回路を構成するＭＯＳＦＥＴと同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成されたリングオシレータと、
外部端子から供給されるタイミング信号により上記リングオシレータの発振信号を計数の開始と停止を行う周波数カウンタと、
上記タイミング信号に対応して上記周波数カウンタの制御と、その計数出力が許容値内にあるか判定して判定結果を出力させる制御判定回路とを有する半導体装置。
【請求項４】
請求項３において、
上記搭載される内部回路は、互いに特性の異なる複数種類のＭＯＳＦＥＴにより構成されるものであり、
上記リングオシレータは、複数種類のＭＯＳＦＥＴに対応して複数のリングオシレータからなり、
上記複数のリングオシレータの発振信号を選択する選択回路を更に備え、
上記周波数カウンタは、上記選択回路を通した１つの発振信号の計数動作を行う半導体装置。
【請求項５】
互いに特性の異なる複数種類のＭＯＳＦＥＴにより構成される内部回路を有し、上記複数種類のＭＯＳＦＥＴとそれぞれ同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成された複数のリングオシレータと、
上記複数のリングオシレータの発振信号を選択する選択回路と、
外部端子から供給されるタイミング信号により選択された１つのリングオシレータの発振信号を計数の開始と停止を行う周波数カウンタとを有し、
上記タイミング信号は、複数のリングオシレータのそれぞれに対応して上記周波数カウンタの計数値が最大計数値内に収まるように異なる時間に設定される半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の評価方法に関し、半導体装置の開発設計及び量産品のＡＣ特性判定技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
オンウェハ状態で高速及び高周波特性評価が安価にできる半導体集積回路装置及びその評価方法として特開２００５−００９９２３号公報がある。同公報の技術では、光通信用ＬＤドライバＩＣが３段の差動増幅回路を有するドライバ段と差動出力部とを有するので、それにダミーバッファチェーンを設ける。測定時に上記ドライバ段−差動出力部−ダミーバッファチェーンをリング発振器として動作させるというものである。
【特許文献１】特開２００５−００９９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置には、入出力用の比較的高耐圧を持つＭＯＳＦＥＴや内部低電圧で動作するＭＯＳＦＥＴ等のように複数種類のＭＯＳＦＥＴが用いられるのが一般的である。これらのＭＯＳＦＥＴで構成される内部回路のＡＣ特性評価を行うため、本願発明者等においては、図５に示したように半導体装置ＬＳＩ内に上記ＭＯＳＦＥＴで構成された評価用リングオシータを形成しておいて、その発振信号Ａを外部に取り出して周波数カウンタにより測定することを検討した。つまり、図６の波形図に示したように、リングオシータの発振信号Ａを外部信号Ｂとして取り出し、それを周波数カウンタで測定して周波数、つまりリングオシータの１段当たりのゲート遅延時間を判定するというものである。このようなＡＣ特性評価方法では、チップ外部に周波数カウンタを用意したり、周波数カウンタの結果を読み出したりするために時間がかかるという問題がある。
【０００４】
本発明の目的は、簡単で効率的にＡＣ特性評価が可能な半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願における実施例の１つは下記の通りである。搭載される内部回路を構成するＭＯＳＦＥＴと同一の製造工程で形成されたＭＯＳＦＥＴ素子を用いて構成されたリングオシレータと外部端子から供給されるタイミング信号により上記リングオシレータの発振信号を計数の開始と停止を行う周波数カウンタを形成する。評価時に出力回路により上記周波数カウンタの計数出力をさせる。他の１つの実施例は、制御判定回路を設けて、上記周波数カウンタの制御と、その計数出力が許容値内にあるか判定して判定結果を出力させる。更に他の１つの実施例は、上記タイミング信号として、複数のリングオシレータのそれぞれに対応して上記周波数カウンタの計数値が最大計数値内に収まるように異なる時間に設定する。
【発明の効果】
【０００６】
カウント出力又は判定結果を得るだけであるので簡単で効率的にＡＣ特性評価が可能となる。測定時間の制御により周波数カウンタの簡素化ができる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体装置の一実施例の概略ブロック図が示されている。半導体装置ＬＳＩは、半導体装置の開発設計に向けられている。本来の回路の他に同図に示したようにかかる本来の回路のＡＣ評価を行うための評価用回路が設けられる。リングオシレータは、本来の回路を構成するＭＯＳＦＥＴと同じ製造工程で形成されたＭＯＳＦＥＴで構成される。タイミング制御回路は、外部端子ＳＴＭから供給されたタイミング信号Ｂに対応してリングオシレータの発振信号Ａを周波数カウンタの入力信号Ｃとして伝える。上記周波数カウンタの出力信号は、結果レジスタに格納される。この結果レジスタの出力信号Ｄが出力端子ＲＯＵＴから出力される。外部端子ＲＳＴは、上記周波数カウンタ及び結果レジスタをリセットするために設けられる。
【０００８】
図２には、図１の半導体装置のＡＣ評価動作のタイミング図が示されている。リングオシレータは、半導体装置に電源電圧が供給された状態で発振動作を行い、発振信号Ａを形成している。外部端子ＲＳＴにより周波数カウンタ及び結果レジスタはリセットされている。外部端子ＳＴＭから供給されたタイミング信号Ｂがハイレベルの有効レベルにされると、発振信号Ａに対応したパルスＣが周波数カウンタに入力されて、計数動作が開始される。上記外部端子ＳＴＭから供給されたタイミング信号Ｂがロウレベルになると、タイミング制御回路は上記発振信号Ａの周波数カウンタへの入力を停止させる。これにより、入力信号Ｃはロウレベルに維持される。そして、タイミング制御回路は、結果レジスタを制御して上記周波数カウンタの計数値Ｄを保持させる。これにより、結果レジスタを通して出力端子ＲＯＵＴには上記周波数カウンタの計数値Ｄ（ｄ０〜ｄ７）が出力されることになる。
【０００９】
この実施例では、上記のように半導体装置内部に周波数カウンタを内蔵しており、外部からは上記タイミング信号Ｂや周波数カウンタ、結果レジスタをリセットさせるためのリセット信号を入力するだけでよく、上記タイミング信号Ｂのロウレベルに対応して測定結果が自動的に出力されるから、半導体装置のＡＣ評価のためにチップ外部に周波数カウンタを用意したり、周波数カウンタの結果を読み出したりするために時間を省略でき、簡単で効率的にＡＣ特性評価が可能となる。このようなＡＣ評価回路は、前記のような半導体装置の開発設計のための試作品の他に、量産品においても形成しておいて、その性能試験のために用いるようにすることもできる。
【００１０】
図３には、この発明に係る半導体装置の一実施例の概略ブロック図が示されている。この実施例は、上記周波数カウンタの内部がより詳細に説明されている。この実施例では、評価対象回路１〜Ｎに対応した複数のリングオシレータブロックが設けられる。例えば、評価対象回路１は、半導体装置ＬＳＩの入出力回路に用いられる比較的高耐圧ＭＯＳＦＥＴで構成されたリングオシレータである。評価対象回路Ｎは、内部の論理回路を構成する低電圧で動作するＭＯＳＦＥＴで構成されたリングオシレータである。他にも、電源電圧以上の昇圧電圧を形成するチャージポンプや、かかる昇圧電圧で動作する内部回路が存在するなら、それに対応した高耐圧ＭＯＳＦＥＴで構成されたリングオシレータが設けられる。例えば、ダイナミック型ＲＡＭを内蔵するシステムＬＳＩのような半導体装置では、ダイナミック型メモリセルのアドレス選択用ＭＯＳＦＥＴで構成されるリングオシレータが設けられる。このように半導体装置ＬＳＩに搭載され、ＡＣ特性評価対象回路に対応した複数のリングオシレータが設けられる。
【００１１】
上記リングオシレータは、その１つが選択回路により選択されて同期回路に入力される。外部端子ＳＴＭから入力されるタイミング信号は、入出力回路Ｉ／Ｏを通して内部に取り込まれ、上記同期回路に入力される。また、外部端子ＰＣ〔０〕は、リセット入力用として用いられ、同様に入出力回路Ｉ／Ｏを通して内部に取り込まれ、上記同期回路及び同期式周波数カウンタにリセット信号として伝えられる。同期回路は、外部端子ＳＴＭから入力されたタイミング信号が、上記選択回路を通して伝えられるリングオシレータの発振信号との同期化を図るものである。つまり、同期回路は、リングオシレータの発振信号に対して非同期で入力されるタイミング信号ＳＴＭを、上記発振信号に同期化したクロック信号ＣＬＫを生成して、同期式周波数カウンタに供給する。同期式周波数カンウタは、特に制限されないが、１４ビットのカウンタから構成される。
【００１２】
この実施例の同期式周波数カウンタは、オーバーフロー信号ＯＦをタイミング制御回路に伝える。タイミング制御回路は、オーバーフロー信号ＯＦを検知すると、取り込み信号ＳＥＴを形成しない。これにより、結果レジスタはリセットのままとなり、不良出力を行うことになる。例えば、リングオシレータの発振周波数が適正値より高くて、上記同期式周波数カウンタがオーバーフローを生じても、上記信号ＯＦがないと、カウンタが１周りした計数値を計数値として出力してしまうという誤動作が生じる。上記オーバーフロー信号ＯＦの有無を検知して結果レジスタを制御することにより、このような誤動作を防止できる。
【００１３】
外部端子ＳＴＭから入力されるタイミング信号が一定期間（基準時間）だけハイレベルにされて、その間の同期式周波数カウンタにより選択回路で選択されたリングオシレータの発振信号が計数される。タイミング制御回路は、上記タイミング信号ＳＴＭ及び同期回路を通したリングオシレータのパルスを用いて、上記計数動作の終了とともに結果レジスタに制御信号ＳＥＴを供給する。結果レジスタは、１４ビットからなる計数出力を取り込み保持する。そして、結果レジスタの計数値は、入出力回路を通して外部端子ＰＱ〔１７：４〕から出力される。上記選択回路を順次に切り替えて、評価対象回路１〜Ｎのそれぞれについて、順次に評価出力を得ることができる。
【００１４】
特に制限されないが、同図の実施例では、選択回路を通したリングオシレータの発振信号を外部端子ＰＱ〔０〕から出力できるようにしている。例えば、周波数カウンタ等のような内部回路に不良があったときに測定不能なってしまうのでそれを出力させて外部での周波数測定を可能にするものである。上記選択回路の選択動作のために、外部端子から選択信号を供給するものであってもよいし、結果レジスタからの出力動作による端子ＰＱ〔１７：４〕は一時的にしか使用されないから、出力動作を行わない期間を利用して端子ＰＱ〔１７：４〕の入力機能を利用して選択信号を入力する。例えば、テストモードにしたときにリングオシレータが発振できるようにすれば、常時リングオシレータが発振することによる無駄な消費電流を削減できる。
【００１５】
上記ＡＣ評価動作は、半導体装置の本来の回路動作が行われていときに行われる。したがって、入出力回路Ｉ／Ｏは、本来回路の入出力回路を併用することができる。特定テスト端子やテストコマンドを設けてテストモードにすると、正規回路に使用される入出力回路Ｉ／Ｏの一部が、上記のようなＡＣ評価用の外部端子として利用できるようにすれば、外部端子や入出力回路の簡素化が可能になる。
【００１６】
前記のように評価対象回路１〜Ｎが多種であるときには、それぞれのリングオシレータでの発振周波数の幅が広くなる。したがって、固定的な時間を基準時間として上記外部端子ＳＴＭからタイミング信号を供給すると、上記発振周波数の幅をカバーできるように同期式周波数カウンタのビット数を最高周波数に対応して設定する必要がある。この結果、同期式周波数カウンタのビット数の増大が免れない。上記外部端子ＳＴＭからタイミング信号により測定時間を制御する構成は、外部から任意の時間設定ができる。したがって、周波数が高いリングオシレータの測定には上記上記外部端子ＳＴＭからタイミング信号により測定時間を短くし、ビット数の小さな同期式周波数カウンタでの測定を可能する。このように、評価対象回路の周波数に対応して、上記測定時間を設定する評価方法は、半導体装置に設けられる周波数カンウタの回路規模を小さくすることができる。
【００１７】
図４には、この発明に係る半導体装置の他の一実施例の概略ブロック図が示されている。この実施例は、出力動作のための結果レジスタが省略されて制御判定回路が設けられる。制御判定回路には、上記結果レジスタと同等のデータ保持用のレジスタを有し、同期式カウンタの計数出力を保持し、それが期待値内に存在するか否かの判定を行う。この判定のためにオーバーフロー信号ＯＦが参照される。そして、その判定結果がＯＶＦあるいはＶＬＤとして出力端子ＰＱ〔２〕とＰＱ（３〕から出力される。ＯＶＦと不良を意味し、ＶＬＤは良品を意味する。上記のように複数のリングオシレータがあるときには、それぞれの選択動作に対応して上記判定出力ＯＶＦ，ＶＬＤが出力される。他の構成は、前記図３の実施例と同様である。
【００１８】
上記判定出力は、１つの端子からＧＯ（良）／ＮＯＧ（不良）を出力させるようにするものであってもよい。あるいは、前記図３の実施例のような出力のための結果レジスタを設けて、周波数測定結果も合わせて出力させるようにするものであってもよい。
【００１９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、リングオシレータは、奇数段のインバータ回路を用いて構成するもの他、２入力の論理ゲートを用いて、一方の端子を共通化して制御端子として用い、評価時に論理ゲートのゲートを開くようにして実質的にインバータ回路として動作させるものであってもよい。この場合には、評価時に上記制御端子に活性レベルを供給し、それ以外には論理ゲート回路のゲートを閉じてしまうようにして発振動作を行わせないようにすることができる。周波数カウンタやタイミング制御回路及び制御判定回路等の具体的構成は、前記のような動作を行うものであれば何であってもよい。この発明は、ＭＯＳＦＥＴで構成され半導体装置の開発設計及び量産品とその評価方法に広く利用できる。
【図面の簡単な説明】
【００２０】
【図１】この発明に係る半導体装置の一実施例を示す概略ブロック図である。
【図２】図１の半導体装置のＡＣ評価動作のタイミング図である。
【図３】この発明に係る半導体装置の一実施例を示す概略ブロック図である。
【図４】この発明に係る半導体装置の他の一実施例を示す概略ブロック図である。
【図５】この発明に先立って検討されたＡＣ特性評価を行う半導体装置のブロックである。
【図６】図５の半導体装置のＡＣ評価動作のタイミング図である。
【符号の説明】
【００２１】
ＳＴＭ，ＲＳＴ，ＲＯＵＴ…外部端子、Ａ〜Ｄ…信号、ＯＦ…オーバーフロー信号、ＳＥＴ…取り込み信号、ＬＳＩ…半導体装置、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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