【手続補正書】
【提出日】平成20年12月15日(2008.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと第２のトランジスタとの接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１，第２，および第４のトランジスタの各々は、互いに同極性である
ことを特徴とするデコーダ回路。
【請求項２】
請求項１において、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に直列に接続された複数のトランジスタによって構成され、
前記複数のトランジスタの各々は、前記第１の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項３】
請求項１において、
逆バイアス電圧を出力する基板制御回路をさらに備え、
前記第１のトランジスタは、前記基板制御回路からの逆バイアス電圧を基板に受ける
ことを特徴とするデコーダ回路。
【請求項４】
請求項３において、
前記基板制御回路は、前記第１の信号の信号レベルに応じて、順バイアス電圧および逆バイアス電圧のうちいずれか一方を出力し、
前記第１および第４のトランジスタの各々は、前記基板制御回路からの出力を基板に受ける
ことを特徴とするデコーダ回路。
【請求項５】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１のトランジスタは、
オンになった後、前記接続ノードの電位が前記第２の基準ノードの電位に達する前にオフになる
ことを特徴とするデコーダ回路。
【請求項６】
請求項５において、
前記第１のトランジスタがオンであり前記第２のトランジスタがオフである期間は、前記第１のトランジスタがオフであり前記第２のトランジスタがオンである期間よりも短い
ことを特徴とするデコーダ回路。
【請求項７】
請求項５において、
前記第１のトランジスタのゲート幅／ゲート長比（Ｗ／Ｌ比）は、前記第２のトランジスタのゲート幅／ゲート長比（Ｗ／Ｌ比）の２倍以下である
ことを特徴とするデコーダ回路。
【請求項８】
第１および第２のモードと、当該第１のモードから当該第２のモードへ移行するときまたは当該第２のモードから第１のモードへ移行するときに実行される第３のモードとを有するデコーダ回路であって、
第１の電位を受ける第１の基準ノードと接続ノードとの間に接続され、第１の信号をゲートに受ける第１のトランジスタと、
第２の電位を受ける第２の基準ノードと前記接続ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受ける第２のトランジスタと、
前記接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタと、
前記接続ノードにおける電位が前記第２の電位と所定電位との間であると前記第１および第２のトランジスタの各々と前記接続ノードとを接続し、前記接続ノードにおける電位が前記第１の電位と前記所定電位との間であると前記第１および第２のトランジスタの各々と前記接続ノードとを非接続するスイッチ回路と、
前記第１または第２の電位に応じた電荷が蓄積される蓄積ノードと、
前記接続ノードと前記蓄積ノードとを接続または非接続するイコライズ回路とを備え、
前記所定電位は、前記第１の電位と前記第２の電位との間の電位であり、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１のモードになると、前記イコライズ回路は非接続状態になり、前記第１のトランジスタはオンになり、前記第２のトランジスタはオフになり、前記蓄積ノードは前記第１の電位に応じた電荷が蓄積され、
前記第２のモードになると、前記イコライズ回路は非接続状態になり、前記第１のトランジスタはオフになり、前記第２のトランジスタはオンになり、前記蓄積ノードは前記第２の電位に応じた電荷が蓄積され、
前記第３のモードになると、前記イコライズ回路は接続状態になる
ことを特徴とするデコーダ回路。
【請求項９】
第１の電圧を供給する電源制御回路と、
前記電源制御回路と第１の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと第２のトランジスタとの接続ノードと第２の基準ノードとの間に接続される第３および第４のトランジスタとを備え、
前記第１のトランジスタは、前記電源制御回路と前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号に対応する第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記接続ノードとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１の電圧と前記第１の基準ノードとの電位差は、前記第１の基準ノードと前記第２の基準ノードとの電位差よりも小さい
ことを特徴とするデコーダ回路。
【請求項１０】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１，第２，および第３のトランジスタを備え、
前記第１のトランジスタは、前記第１の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第３のトランジスタとの間に接続され、第２の信号をゲートに受け、
前記第３のトランジスタは、前記第２のトランジスタと前記第２の基準ノードとの間に接続され、前記第２の信号に対応する第３の信号をゲートに受け、
前記第１のトランジスタは、前記第２のトランジスタと同極性である
ことを特徴とするデコーダ回路。
【請求項１１】
請求項１，請求項５，請求項８，請求項９のうちいずれか１つにおいて、
前記第１および第２のトランジスタは、
第１および第２のモードと、
前記第１のモードから前記第２のモードへ移行するとき、または、前記第２のモードから前記第１のモードへ移行するときに実行される第３のモードとを有し、
前記第１のモードになると、前記第１のトランジスタはオンになり、前記第２のトランジスタはオフになり、
前記第２のモードになると、前記第１のトランジスタはオフになり、前記第２のトランジスタはオンになり、
前記第３のモードになると、前記第１および第２のトランジスタはオフになる
ことを特徴とするデコーダ回路。
【請求項１２】
請求項１，請求項５，請求項８，請求項９のうちいずれか１つにおいて、
前記接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路をさらに備える
ことを特徴とするデコーダ回路。
【請求項１３】
請求項１０において、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路をさらに備える
ことを特徴とするデコーダ回路。
【請求項１４】
請求項１，請求項５，請求項８のうちいずれか１つにおいて、
前記第１の基準ノードと前記第２の基準ノードとの間に直列に接続される第１および第２のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと前記第２のレプリカ用トランジスタとのレプリカ用接続ノードと前記第２の基準ノードの間に直列に接続される第３および第４のレプリカ用トランジスタと、
前記レプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とを含み、
前記第１のレプリカ用トランジスタは、前記第１のトランジスタと同様の特性を有し、且つ、前記第２の基準ノードと前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第２のトランジスタと同様の特性を有し、且つ、前記第１のレプリカ用トランジスタと前記第１の基準ノードとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第３のトランジスタと同様の特性を有し、
且つ、前記第２の基準ノードと前記第４のレプリカ用トランジスタとの間に接続され、前記第３の信号をゲートに受け、
前記第４のレプリカ用トランジスタは、前記第４のトランジスタと同様の特性を有し、且つ、前記第３のレプリカ用トランジスタと前記レプリカ用接続ノードとの間に接続され、前記第４の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１５】
請求項９において、
前記電源制御回路と前記第１の基準ノードとの間に直列に接続される第１および第２のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと前記第２のレプリカ用トランジスタとのレプリカ用接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のレプリカ用トランジスタと、
前記レプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とをさらに備え、
前記第１のレプリカ用トランジスタは、前記第１のトランジスタと同様の特性を有し、且つ、前記電源制御回路と前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第２のトランジスタと同様の特性を有し、且つ、前記第１のレプリカ用トランジスタと前記第１の基準ノードとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第３のトランジスタと同様の特性を有し、
且つ、前記第２の基準ノードと前記第４のレプリカ用トランジスタとの間に接続され、前記第３の信号をゲートに受け、
前記第４のレプリカ用トランジスタは、前記第４のトランジスタと同様の特性を有し、且つ、前記第３のレプリカ用トランジスタと前記レプリカ接続ノードとの間に接続され、前記第４の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１６】
請求項１０において、
前記第１の基準ノードと前記第２の基準ノードとの間に直列に接続される第１，第２，および第３のレプリカ用トランジスタと、
前記第１のレプリカ用トランジスタと第２のレプリカ用トランジスタとのレプリカ用接続ノードにおける電位の変動に応じて、センスアンプを駆動するためのタイミング信号を出力するセンスアンプタイミング生成回路とをさらに備え、
前記第１のレプリカトランジスタは、前記第１のトランジスタと同様の特性を有し、前記第１の基準ノードと前記第２のレプリカ用トランジスタとの間に接続され、前記第１の信号をゲートに受け、
前記第２のレプリカ用トランジスタは、前記第１のレプリカ用トランジスタと前記第３のレプリカ用トランジスタとの間に接続され、前記第２の信号をゲートに受け、
前記第３のレプリカ用トランジスタは、前記第２のレプリカ用トランジスタと前記第２の基準ノードとの間に接続され、前記第３の信号をゲートに受ける
ことを特徴とするデコーダ回路。
【請求項１７】
請求項１４または請求項１５において、
前記第１および第４のレプリカ用トランジスタの各々の閾値電圧に応じた制御電圧を出力する基板制御回路をさらに備え、
前記第１および第４のレプリカ用トランジスタの各々は、前記基板制御回路からの制御電圧を基板に受ける
ことを特徴とするデコーダ回路。
【請求項１８】
請求項１，請求項５，請求項８，請求項９のうちいずれか１つにおいて、
前記第４のトランジスタは、
半導体基板に形成され、且つ、所定の間隔で互いに平行に延びる第１，第２，第３の拡散層と、
前記半導体基板の上に形成され、当該第１および第２の拡散層に沿って延びる第１のゲート電極と、
前記半導体基板の上に形成され、当該第２および第３の拡散層に沿って延びる第２のゲート電極と、
前記第２の拡散層の上に形成され、且つ、前記第１のゲート電極と前記第２のゲート電極との間に位置し、当該第２の拡散層に沿って延びる第１層配線と、
前記第１および第２のゲート電極と前記第１層配線との上に形成され、かつ、当該第１層配線と電気的に接続され、前記第１および第２のゲート電極には電気的に接続されない第２層配線とを含む
ことを特徴とするデコーダ回路。
【請求項１９】
請求項１０において、
前記第２のトランジスタは、
半導体基板に形成され、且つ、所定の間隔で互いに平行に延びる第１，第２，第３の拡散層と、
前記半導体基板の上に形成され、当該第１および第２の拡散層に沿って延びる第１のゲート電極と、
前記半導体基板の上に形成され、当該第２および第３の拡散層に沿って延びる第２のゲート電極と、
前記第２の拡散層と電気的に接続され、且つ、前記第１のゲート電極と前記第２のゲート電極との間に位置し、当該第２の拡散層に沿って延びる第１層配線と、
前記第１および第２のゲート電極と前記第１層配線との上に形成され、かつ、当該第１層配線と電気的に接続され、前記第１および第２のゲート電極には電気的に接続されない第２層配線とを含む
ことを特徴とするデコーダ回路。
【請求項２０】
請求項１８または請求項１９において、
前記第１層配線の長さは、
（（ゲート幅×０．１）／ゲート電極の分割数）以上であり、
（（ゲート幅×１．０）／ゲート電極の分割数）以下である
ことを特徴とするデコーダ回路。
【請求項２１】
請求項１，請求項５，請求項８，請求項９において、
前記第４のトランジスタが有する閾値電圧の電圧値は、前記第１のトランジスタが有する閾値電圧の電圧値以上である
ことを特徴とするデコーダ回路。
【請求項２２】
請求項１０において、
前記第２のトランジスタが有する閾値電圧の電圧値は、前記第１のトランジスタが有する閾値電圧の電圧値以上である
ことを特徴とするデコーダ回路。
【請求項２３】
第１の基準ノードと第２の基準ノードとの間に直列に接続される第１および第２のトランジスタと、
前記第１のトランジスタと前記第２のトランジスタとの接続ノードと前記第２の基準ノードとの間に直列に接続される第３および第４のトランジスタと、
前記第３のトランジスタと前記第４のトランジスタとの接続ノードに接続された入力端子を有するインバータと、
前記第３のトランジスタと前記第４のトランジスタとの接続ノードと前記第２の基準ノードとの間に接続され、前記インバータの出力をゲートに受ける第５のトランジスタとを備え、
前記第１のトランジスタは、前記第２の基準ノードと前記第２のトランジスタとの間に接続され、第１の信号をゲートに受け、
前記第２のトランジスタは、前記第１のトランジスタと前記第１の基準ノードとの間に接続され、前記第１の信号をゲートに受け、
前記第３のトランジスタは、前記第２の基準ノードと前記第４のトランジスタとの間に接続され、第３の信号をゲートに受け、
前記第４のトランジスタは、前記第３のトランジスタと前記第４のトランジスタとの間に接続され、前記第３の信号に対応する第４の信号をゲートに受け、
前記第１および第２のトランジスタは、互いに異極性である
ことを特徴とするデコーダ回路。