(57)【要約】      （修正有）【課題】フラッシュメモリ素子及びその製造方法に関するものであり、フラッシュメモリ素子の動作特性を向上させることができる。【解決手段】交互的に平行に定義された第１の活性領域及び素子分離領域、前記第１の活性領域を互いに連結させる第２の活性領域を含む半導体基板と、前記素子分離領域に形成された素子分離膜と、前記第１の活性領域と交差するように形成されたドレインセレクトラインＤＳＬ、ワードラインＷＬｏ〜ＷＬｎ及びソースセレクトラインＳＳＬと、前記ドレインセレクトラインと前記ワードラインの間、前記ワードラインの間及び前記ソースセレクトラインと前記ワードラインの間の前記第１の活性領域に形成された接合領域と、前記ドレインセレクトライン間の前記第１の活性領域に形成されたドレインと、前記ソースセレクトライン間の前記第１及び第２の活性領域に形成された共通ソースＣＳとを含んで構成したことを特徴とする。【選択図】図３
2008118085.tif 000002
【特許請求の範囲】
【請求項１】
交互的に平行に定義された第１の活性領域及び素子分離領域、前記第１の活性領域を互いに連結させる第２の活性領域を含む半導体基板と、
前記素子分離領域に形成された素子分離膜と、
前記第１の活性領域と交差するように形成されたドレインセレクトライン、ワードライン及びソースセレクトラインと、
前記ドレインセレクトラインと前記ワードラインの間、前記ワードラインの間及び前記ソースセレクトラインと前記ワードラインの間の前記第１の活性領域に形成された接合領域と、
前記ドレインセレクトライン間の前記第１の活性領域に形成されたドレインと、
前記ソースセレクトライン間の前記第１及び第２の活性領域に形成された共通ソースと、
を含むことを特徴とするフラッシュメモリ素子。
【請求項２】
前記第２の活性領域の幅が、前記第１の活性領域の幅と同一、または３倍以下であることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記ソースセレクトラインの間隔は、前記第２の活性領域の幅と同一、または１０倍よりも小さいことを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項４】
一方向に定義された活性領域間の半導体基板に形成された複数の第１のトレンチと、
前記第１のトレンチが連結されるように前記活性領域に形成された第２のトレンチと、
前記第１のトレンチの内部に形成された素子分離膜と、
前記活性領域と交差するように形成されたドレインセレクトライン、ワードライン及びソースセレクトラインと、
前記ドレインセレクトラインと前記ワードラインの間、前記ワードラインの間及び前記ソースセレクトラインと前記ワードラインの間の前記活性領域に形成された接合領域と、
前記ドレインセレクトラインの間の前記活性領域に形成されたドレインと、
前記ソースセレクトラインの間に形成された前記第１及び第２のトレンチの側壁及び底面に形成された共通ソースと、
を含むことを特徴とするフラッシュメモリ素子。
【請求項５】
前記トレンチが、前記ソースセレクトラインの間隔より狭い幅で形成されることを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項６】
前記第２のトレンチの幅が、前記活性領域の幅と同一、または３倍以下であることを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項７】
前記ソースセレクトラインの間隔は、前記第２のトレンチの幅よりも広く、１０倍よりは狭いことを特徴とする請求項４に記載のフラッシュメモリ素子。
【請求項８】
交互的に平行に定義された第１の活性領域及び素子分離領域、前記第１の活性領域を互いに連結させる第２の活性領域を含む半導体基板が提供される段階と、
前記半導体基板上にトンネル絶縁膜、電荷貯蔵膜及び素子分離マスクを形成する段階と、
前記素子分離マスク、前記電荷貯蔵膜、前記トンネル絶縁膜及び前記半導体基板をエッチングして前記素子分離領域にトレンチを形成する段階と、
前記素子分離領域の前記トレンチ上に素子分離膜を形成する段階と、
前記素子分離膜を含む全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスクを順次形成する段階と、
前記ハードマスク、前記コントロールゲート用導電層、前記誘電体膜及び前記電荷貯蔵膜をパターニングして前記第１の活性領域と交差するドレインセレクトライン、ワードライン及びソースセレクトラインを形成する段階と、
イオン注入工程において、前記第１の活性領域には接合領域を形成しながら前記ソースセレクトライン間の前記第１及び第２の活性領域には共通ソースを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項９】
前記第２の活性領域の幅が前記第１の活性領域の幅と同一、または３倍以下であることを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記ソースセレクトラインの間隔が前記第２の活性領域の幅と同一、または１０倍よりも小さいことを特徴とする請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
半導体基板上にトンネル絶縁膜、電荷貯蔵膜及び素子分離マスクを形成する段階と、
前記素子分離マスク、前記電荷貯蔵膜、前記トンネル絶縁膜及び前記半導体基板をエッチングして素子分離領域に第１のトレンチを形成しながら前記第１のトレンチが連結されるように活性領域の一部に第２のトレンチを形成する段階と、
前記第１及び第２のトレンチ上に素子分離膜を形成する段階と、
前記素子分離膜を含む全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスクを順次形成する段階と、
前記ハードマスク、前記コントロールゲート用導電層、前記誘電体膜及び前記電荷貯蔵膜をパターニングして前記第１の活性領域と交差するドレインセレクトライン、ワードライン及びソースセレクトラインを形成する段階と、
前記ワードラインを含む全体構造上に層間絶縁膜を形成する段階と、
前記ソースセレクトライン間の領域が露出されるように前記層間絶縁膜にコンタクトホールを形成する段階と、
前記コンタクトホールを通じて露出される前記第２のトレンチの上部の前記素子分離膜を除去する段階と、
前記ソースセレクトラインの間の前記第１及び第２のトレンチの側壁及び底面に第１のイオン注入工程で共通ソースを形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項１２】
前記第２のトレンチの幅が、前記第１の活性領域の幅と同一、または３倍以下であることを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記ソースセレクトラインの間隔が前記第２のトレンチの幅と同一、または１０倍よりも小さいことを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記層間絶縁膜を形成する前に、
前記ドレインセレクトライン、前記ワードライン及び前記ソースセレクトラインの間の前記半導体基板に接合領域を形成するために第２のイオン注入工程を実施する段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記層間絶縁膜を形成する前に、
前記ドレインセレクトライン、前記ワードライン及び前記ソースセレクトラインの側壁にスペーサを形成する段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子及びその製造方法{Flash memory device and method of manufacturing the same}に関するものであり、特にNANDフラッシュメモリ素子のセルアレイに関連したフラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
NANDフラッシュメモリ素子のメモリセルアレイはストリング構造を含む。ストリング構造は、ビットラインにドレインが連結されるドレインセレクトトランジスタ、共通のソースラインにソースが連結されるソースセレクトトランジスタ、ドレインセレクトトランジスタ及びソースセレクトトランジスタの間に直列に連結された多数のメモリセルを含む。このようなストリング構造は、平行に電気的に隔離されて多数が形成される。平行に形成されたストリング構造内において、ドレインセレクトトランジスタのゲートが連結されてドレインセレクトラインとなり、ソースセレクトトランジスタのゲートが連結されてソースセレクトラインとなり、メモリセルのゲートが平行に連結されてそれぞれワードラインとなる。一方、ストリング構造は垂直方向にも互いに連結される。即ち、ストリング構造のドレインセレクトトランジスタのドレインは他のストリング構造のドレインセレクトトランジスタのドレインと連結され、ストリング構造のソースセレクトトランジスタのソースはまた他のストリング構造のソースセレクトトランジスタのソースと連結される。
【０００３】
図１は、従来技術によるNANDフラッシュメモリ素子のセル領域において活性領域と素子分離領域を示すレイアウト図である。上記で陳述した通り、ストリング構造が垂直方向には反復的に連結され、水平方向には素子分離膜により隔離されながら平行に形成されるため、NANDフラッシュメモリ素子のセル領域では活性領域(101)と素子分離領域(102)が一方向に平行で長く定義される。
【０００４】
図２は、活性領域の半導体基板内にディスロケーション(dislocation）104が発生した状態を示す写真である。
【０００５】
図１及び図２を参照すれば、素子分離領域(102)が一方向に長く定義され、素子分離領域(102)には素子分離膜(103)が形成される。素子分離領域(102)が一方向に長く定義されるため、素子分離膜(103)も一方向に長く形成される。一般に、素子分離膜(103)を形成するためにトレンチの内部を絶縁物質で満たす工程や半導体基板の活性領域(101)にストレスを与える。このような素子分離膜(103)が一方向に長く形成される場合、広い領域で同一のストレスを活性領域(101)に与えるため、活性領域(101)中の一部の領域でディスロケーション(104)が発生する。活性領域(101)に発生するディスロケーション(104)は、漏洩電流などの原因となり、フラッシュメモリ素子の全ての動作特性(例えば、プログラム動作、消去動作またはリード動作)を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
これに対し、本発明が提示するフラッシュメモリ素子及びその製造方法は、素子分離領域に素子分離膜を形成するためのトレンチ形成工程時に共通のソースラインが形成される領域を活性領域と定義するか、または素子分離領域に定義してトレンチを形成し、素子分離膜により活性領域に加えられるストレスを分散させることにより、フラッシュメモリ素子の動作特性を向上させることができる。
【課題を解決するための手段】
【０００７】
本発明の実施例によるフラッシュメモリ素子は、交互的に平行に定義された第１の活性領域及び素子分離領域、第１の活性領域を互いに連結させる第２の活性領域を含む半導体基板と、素子分離領域に形成された素子分離膜と、第１の活性領域と交差するように形成されたドレインセレクトライン、ワードライン及びソースセレクトラインと、ドレインセレクトラインとワードラインの間、ワードラインの間及びソースセレクトラインとワードラインの間の第１の活性領域に形成された接合領域と、ドレインセレクトラインの間の第１の活性領域に形成されたドレイン、及びソースセレクトラインの間の第１及び第２の活性領域に形成された共通ソースを含むことを特徴とする。
【０００８】
上記において、第２の活性領域の幅が第１の活性領域の幅と同一、または３倍以下であることが望ましく、ソースセレクトラインの間隔は第２の活性領域の幅と同一、または１０倍よりも小さいことが望ましい。
【０００９】
本発明の他の実施例によるフラッシュメモリ素子は、一方向に定義された活性領域の間の半導体基板に形成された複数の第１のトレンチ、第１のトレンチが連結されるように活性領域に形成された第２のトレンチと、第１のトレンチの内部に形成された素子分離膜と、活性領域と交差するように形成されたドレインセレクトライン、ワードライン及びソースセレクトラインと、ドレインセレクトラインとワードラインの間、ワードラインの間及びソースセレクトラインとワードラインの間の活性領域に形成された接合領域と、ドレインセレクトラインの間の活性領域に形成されたドレイン、及びソースセレクトラインの間に形成された第１及び第２のトレンチの側壁及び底面に形成された共通ソースを含むことを特徴とする。
【００１０】
上記において、トレンチがソースセレクトラインの間隔より狭い幅で形成されることが望ましい。第２のトレンチの幅は活性領域の幅と同一、または３倍以下であることが望ましく、ソースセレクトラインの間隔は第２のトレンチの幅よりも広く、１０倍よりは狭く設定することが望ましい。
【００１１】
本発明の実施例によるフラッシュメモリ素子の製造方法は、交互的に平行に定義された第１の活性領域及び素子分離領域、第１の活性領域を互いに連結させる第２の活性領域を含む半導体基板が提供される段階と、半導体基板上にトンネル絶縁膜、電荷貯蔵膜及び素子分離マスクを形成する段階と、素子分離マスク、電荷貯蔵膜、トンネル絶縁膜及び半導体基板をエッチングして素子分離領域にトレンチを形成する段階と、素子分離領域のトレンチ上に素子分離膜を形成する段階と、素子分離膜を含む全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスクを順次形成する段階と、ハードマスク、コントロールゲート用導電層、誘電体膜及び電荷貯蔵膜をパターニングして第１の活性領域と交差するドレインセレクトライン、ワードライン及びソースセレクトラインを形成する段階、及びイオン注入工程により第１の活性領域には接合領域を形成しながらソースセレクトラインの間の第１及び第２の活性領域には共通ソースを形成する段階を含むことを特徴とする。
【００１２】
上記において、第２の活性領域の幅が第１の活性領域の幅と同一、または３倍以下であることが望ましく、ソースセレクトラインの間隔が第２の活性領域の幅と同一、または１０倍よりも小さいことが望ましい。
【００１３】
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル絶縁膜、電荷貯蔵膜及び素子分離マスクを形成する段階と、素子分離マスク、電荷貯蔵膜、トンネル絶縁膜及び半導体基板をエッチングして素子分離領域に第１のトレンチを形成し、第１のトレンチが連結されるように活性領域の一部に第２のトレンチを形成する段階と、第１及び第２のトレンチ上に素子分離膜を形成する段階と、素子分離膜を含む全体構造上に誘電体膜、コントロールゲート用導電層及びハードマスクを順次形成する段階と、ハードマスク、コントロールゲート用導電層、誘電体膜及び電荷貯蔵膜をパターニングして第１の活性領域と交差するドレインセレクトライン、ワードライン及びソースセレクトラインを形成する段階と、ワードラインを含む全体構造上に層間絶縁膜を形成する段階と、ソースセレクトラインの間の領域が露出されるように層間絶縁膜にコンタクトホールを形成する段階と、コンタクトホールを通じて露出される第２のトレンチの上部の素子分離膜を除去する段階、及びソースセレクトラインの間の第１及び第２のトレンチの側壁及び底面に第１のイオン注入工程で共通ソースを形成する段階を含むことを特徴とする。
【００１４】
上記において、第２のトレンチの幅が第１の活性領域の幅と同一、または３倍以下であることが望ましく、ソースセレクトラインの間隔が第２のトレンチの幅と同一、または１０倍よりも小さいことが望ましい。一方、層間絶縁膜を形成する前に、ドレインセレクトライン、ワードライン及びソースセレクトライン間の半導体基板に接合領域を形成するために第２のイオン注入工程を実施する段階をさらに含むことができる。また、ドレインセレクトライン、ワードライン及びソースセレクトラインの側壁にスペーサを形成する段階をさらに含むことができる。
【発明の効果】
【００１５】
上述した通り、本発明は素子分離領域に素子分離膜を形成するためのトレンチ形成工程時に共通のソースラインが形成される領域を活性領域に定義するか、または素子分離領域に定義してトレンチを形成し、素子分離膜により活性領域に加えられるストレスを分散させることにより、フラッシュメモリ素子の動作特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものでなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【００１７】
一方、ある膜が他の膜または半導体基板の‘上’にあると記載される場合に、上記ある膜は、上記他の膜または半導体基板に直接接触して存在していても良く、またはその間に第3の膜が介在されていても良い。また、図面において各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面において同一符号は同一の要素を指す。
【００１８】
図３は、本発明の実施例によるフラッシュメモリ素子を説明するためのレイアウト図である。NANDフラッシュメモリ素子のセルアレイは、トレンチまたは素子分離膜(305)が形成される素子分離領域(304)と活性領域(300a)を含む。素子分離領域(304)と活性領域(300a)は平行に交互的(alternately)に定義され、一般に、ビットライン方向と平行に定義される。そして、活性領域(300a)を交差するようにドレインセレクトライン(DSL)とソースセレクトライン(SSL)が形成され、ドレインセレクトライン(DSL)とソースセレクトライン(SSL)の間には複数（多数）のワードライン(WL0〜WLn)が形成される。セレクトライン(DSL及びSSL)及びワードライン(WL0〜WLn)の間の活性領域(300a)には接合領域が形成される。ここで、ドレインセレクトライン(DSL)の間に形成される接合領域はドレインとなり、ドレインの上部にはドレインコンタクトプラグ(DCT)が形成される。一方、ソースセレクトライン(SSL)の間に形成される接合領域は共通ソース(CS)となり、共通ソース(CS)の上部にはソースコンタクトライン(SCT)が形成される。
【００１９】
特に、本発明ではソースセレクトライン(SSL)の間に素子分離膜が形成されず、ソースセレクトライン(SSL)の間で接合領域が全て連結される。即ち、ソースセレクトライン(SSL)の間で活性領域(300a)が切れず、ソースセレクトライン(SSL)のように長く連結される。ソースセレクトライン(SSL)の間の活性領域(300a)には不純物が注入され、ソースセレクトライン(SSL)と共通ソース(CS)が平行に形成される。この時、ソースセレクトライン(SSL)の間の活性領域(300a)の幅をセレクトライン(DSLまたはSSL)やワードライン(例えば、WL0)と交差する活性領域の幅と同一、または３倍以下に設定する。一方、ソースセレクトライン(SSL)の間隔はソースセレクトライン(SSL)の間の活性領域(300a)の幅と同一、または１０倍以下（１０倍よりも小さい）になるように設定することができる。
【００２０】
従って、素子分離領域(304)が共通ソース(CS)が形成された領域ごとに切れる。このように、素子分離領域(304)を分離して活性領域(300a)に加えられるストレスを分散させることにより、活性領域(300a)にディスロケーションが発生することを防止することができる。このようなフラッシュメモリ素子の製造方法を説明すれば、次の通りである。
【００２１】
図４及び図５は、図３の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。図３及び図４を参照すれば、半導体基板(300)上にトンネル絶縁膜(301)、電荷貯蔵膜(302)及び素子分離マスク(303)を順次形成する。素子分離マスク(303)は素子分離領域を露出させるパターンで形成され、バッファ酸化膜、窒化膜及び反射防止膜を積層構造で形成することができる。次いで、素子分離マスク(303)をエッチングマスクにするエッチング工程で素子分離領域の電荷貯蔵膜(302)、トンネル絶縁膜(301)及び半導体基板(300)をエッチングする。これにより、素子分離領域(304)にはトレンチが形成され、トレンチが形成されていない領域は活性領域(300a)に定義される。トレンチ(304)と活性領域(300a)は平行に交互的(alternately)に定義される。一方、活性領域(300a)は共通ソース(CS)が形成される領域で互いに連結される。即ち、共通ソース(CS)が形成される領域にはトレンチが形成されない。このため、ソースセレクトライン(SSL)の間で活性領域(300a)が全て連結され、連結された活性領域(300a)によりトレンチ(304)は不連続的に形成される。
【００２２】
図３及び図５を参照すれば、誘電体膜(306)、コントロールゲート用導電膜（層）(307)、ハードマスク(308)を順次形成した後、ハードマスク(308)を用いたエッチング工程でコントロールゲート用導電膜(307)、誘電体膜(306)及び電荷貯蔵膜(302)をパターニングしてエッチングする。これにより、ドレインセレクトライン(DSL)、ソースセレクトライン(SSL)及びワードライン(WL0〜WLn)が形成される。ソースセレクトライン(SSL)の間にはトレンチが露出されず、活性領域(300a)のみが露出される。
【００２３】
一方、ドレインセレクトライン(DSL)及びソースセレクトライン(SSL)に含まれた電荷貯蔵膜(302)及びコントロールゲート(307)は互いに連結されなければならない。従って、コントロールゲート用導電膜(307)を形成する前にセレクトライン(DSL及びSSL)が形成される領域の誘電体膜をまずエッチングすることができる。これにより、セレクトライン(DSL及びSSL)には誘電体膜(306)が一部のみ残留または除去される。
【００２４】
図３及び図５（ｂ）を参照すれば、イオン注入工程を実施して接合領域(309)を形成する。接合領域(309)は、セレクトライン(DSL及びSSL)及びワードライン(WL0〜WLn)の間で形成される。ドレインセレクトライン(DSL)の間の接合領域はドレインとなり、ドレインは素子分離膜によりそれぞれ隔離される。また、ソースセレクトライン(SSL)の間の接合領域は共通ソース(CS)となる。ソースセレクトライン(SSL)の間には接合領域(300a)が絶えず連結されるため、共通ソース(CS)も絶えずソースセレクトライン(SSL)と平行に形成される。
【００２５】
以後、通常の工程を実施し、共通ソース(CS)上にはソースコンタクトライン(SCT)を形成し、ドレインセレクトライン(DSL)の間のドレイン上にはドレインコンタクトプラグ(DCT)をそれぞれ形成する。
【００２６】
上記においては、ソースセレクトライン(SSL)の間で活性領域(300a)が互いに連結されたが、ソースセレクトライン(SSL)の間の領域に素子分離膜を形成することにより、素子分離膜を形成する過程で活性領域に加えられるストレスを分散させることができる。
【００２７】
図６は、本発明の他の実施例によるフラッシュメモリ素子を説明するためのレイアウト図である。NANDフラッシュメモリ素子のセルアレイは、トレンチまたは素子分離膜(605)が形成される素子分離領域(604)と活性領域(600a)を含む。素子分離領域(604)と活性領域(600a)は平行に交互的(alternately)に定義され、一般にビットライン方向と平行に定義される。そして、活性領域(600a)を交差するようにドレインセレクトライン(DSL)とソースセレクトライン(SSL)が形成され、ドレインセレクトライン(DSL)とソースセレクトライン(SSL)の間には複数（多数）のワードライン(WL0〜WLn)が形成される。セレクトライン(DSL及びSSL)及びワードライン(WL0〜WLn)の間の活性領域(600a)には接合領域が形成される。ここで、ドレインセレクトライン(DSL)の間に形成される接合領域はドレインとなり、ドレインの上部にはドレインコンタクトプラグ(DCT)が形成される。一方、ソースセレクトライン(SSL)の間に形成される接合領域は共通ソース(CS)となり、共通ソース(CS)の上部にはソースコンタクトライン(SCT)が形成される。
【００２８】
図３では共通ソース(CS)が形成される領域で接合領域が互いに連結されたが、図６では共通ソース(CS)が形成される領域(以下、‘共通ソース領域’という)においてトレンチが互いに連結され、トレンチの内部に素子分離膜(605)が形成される。即ち、ソースセレクトライン(SSL)の間では素子分離膜(605)が切れずに、ソースセレクトライン(SSL)と平行で長く形成される。以後、ソースセレクトライン(SSL)の間の共通ソース領域に形成された素子分離膜は除去され、素子分離膜が除去されながら露出されたトレンチの側壁及び底面にはイオン注入工程により共通ソース(CS)が形成される。結果的に、共通ソース(CS)は図３のようにソースセレクトライン(SSL)の間の領域に平行に形成される。この時、ソースセレクトライン(SSL)の間に平行に形成されるトレンチの幅をセレクトライン(DSLまたはSSL)やワードライン(例えば、WL0)と交差する活性領域の幅と同一、または３倍以下に設定する。また、ソースセレクトライン(SSL)の間隔はソースセレクトライン(SSL)の間に形成されたトレンチの幅よりも広く、１０倍よりは狭く設定することが望ましい。
【００２９】
上記のように、ソースセレクトライン(SSL)の間では素子分離膜(605)が形成された後、除去される。従って、素子分離膜(605)を形成するために絶縁物質を蒸着する過程で活性領域(300a)に加えられるストレスを分散させることにより、活性領域(300a)にディスロケーションが発生することを防止することができる。このようなフラッシュメモリ素子の製造方法を説明すれば、次の通りである。
【００３０】
図７〜図９は、図６の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【００３１】
図６及び図７（ａ）を参照すれば、半導体基板(600)上にトンネル絶縁膜(601)、電荷貯蔵膜(602)及び素子分離マスク(603)を順次形成する。素子分離マスク(603)は素子分離領域を露出させるパターンで形成され、バッファ酸化膜、窒化膜及び反射防止膜を積層構造に形成することができる。次いで、素子分離マスク(603)をエッチングマスクにするエッチング工程で素子分離領域の電荷貯蔵膜(602)、トンネル絶縁膜(601)及び半導体基板(600)をエッチングする。これにより、素子分離領域(604)にはトレンチが形成され、トレンチが形成されていない領域は活性領域(600a)に定義される。トレンチ(604)と活性領域(600a)は平行に交互的(alternately)に定義される。この時、トレンチ(604)は共通ソース領域で互いに連結される。即ち、ソースセレクトライン(SSL)の間にはトレンチが切れずに長く形成される。このように、ソースセレクトライン(SSL)の間で長く形成されたトレンチ(604)により活性領域(600a)は不連続的に定義される。一方、図面では表現されていないが、トレンチ(604)はソースセレクトライン(SSL)の幅(即ち、共通ソース領域の幅)よりも狭く形成するのが望ましい。トレンチ(604)が狭く形成されることは図７（ｂ）で表現される。
【００３２】
図６及び図７（ｂ）を参照すれば、誘電体膜(606)、コントロールゲート用導電膜(607)、ハードマスク(608)を順次形成した後、ハードマスク(608)を用いたエッチング工程でコントロールゲート用導電膜(607)、誘電体膜(606)及び電荷貯蔵膜(602)をエッチングする。これにより、ドレインセレクトライン(DSL)、ソースセレクトライン(SSL)及びワードライン(WL0〜WLn)が形成される。ソースセレクトライン(SSL)の間には素子分離膜(605)が露出される。この時、図７（ａ）でトレンチ(604)がソースセレクトライン(SSL)の間隔よりも狭く形成される場合、素子分離膜(605)とソースセレクトライン(SSL)の間には半導体基板(600)の表面が一部露出される。
【００３３】
一方、ドレインセレクトライン(DSL)及びソースセレクトライン(SSL)に含まれた電荷貯蔵膜(602)及びコントロールゲート(607)は互いに連結されなければならない。従って、コントロールゲート用導電膜（層）(607)を形成する前にセレクトライン(DSL及びSSL)が形成される領域の誘電体膜をまずエッチングすることができる。これにより、セレクトライン(DSL及びSSL)には誘電体膜(606)が一部のみ残留または除去される。
【００３４】
図６及び図８（ａ）を参照すれば、イオン注入工程を実施して接合領域(609)を形成する。接合領域(609)はセレクトライン(DSL及びSSL)及びワードライン(WL0〜WLn)の間で形成される。ドレインセレクトライン(DSL)の間の接合領域はドレインとなり、ドレインは素子分離膜によりそれぞれ隔離される。また、ソースセレクトライン(SSL)と素子分離膜(605)の間の半導体基板(600)にも接合領域(609)が形成され、ソースセレクトライン(SSL)と素子分離膜(605)の間に形成された接合領域(609)は共通ソース(CS)の一部となる。
【００３５】
次いで、セレクトライン(DSL及びSSL)及びワードライン(WLO〜WLn)の側壁にスペーサ(610)を形成する。この時、スペーサ(610)はワードライン(WLO〜WLn)の間の空間を完全に満たしながら、セレクトライン(DSL及びSSL)の間では側壁にのみ形成される。また、スペーサ(610)は素子分離膜(605)と重畳することがあるが、重畳しないように形成するのが望ましい。
【００３６】
図６及び図８（ｂ）を参照すれば、ワードライン(WLO〜WLn)を含む全体構造上に層間絶縁膜(611)を形成する。そして、ソースセレクトライン(SSL)の間の領域が露出されるように層間絶縁膜(611)の一部をエッチングしてコンタクトホール(612)を形成する。これにより、素子分離膜(605)が露出される。この時、コンタクトホール(612)を形成するための層間絶縁膜(611)のエッチング時に整列誤差が発生し、ソースセレクトライン(SSL)の側壁が露出されるため、ソースセレクトライン(SSL)の側壁に形成されるスペーサ(610)を層間絶縁膜(611)とエッチング選択比が異なる物質で形成することが望ましい。
【００３７】
図６及び図９（ａ）を参照すれば、 コンタクトホール(612)を通じて露出されたトレンチ(613)の上部の素子分離膜(605)を除去する。これにより、ソースセレクトライン(SSL)の間の素子分離膜(605)は除去されてトレンチ(613)の側壁及び底面が露出される。
【００３８】
イオン注入工程でトレンチ(613)の側壁及び底面にボロンや砒素のような5価の不純物を注入して共通ソース(CS)を形成する。この時、不純物が垂直に注入されて共通ソース(CS)がトレンチ(613)の底面にのみ形成されても、後続工程でソースコンタクトラインを形成するためにトレンチ(613)の内部が伝導性物質で満たされるため、問題とならない。しかし、不純物はトレンチ(613)の底面だけでなく側壁にも注入されるのが望ましい。従って、不純物がトレンチ(613)の側壁にも注入されるように傾斜イオン注入工程で不純物を注入する。一方、ソースセレクトライン(SSL)の間の領域中、素子分離領域ではトレンチ(613)の側壁に素子分離膜(605)が露出されて底面にのみ半導体基板(600)が露出されるため、共通ソース(CS)がトレンチ(613)の底面にのみ形成される。最終的に、共通ソース(CS)はソースセレクトライン(SSL)の間でソースセレクトライン(SSL)のように切れずに長くて平行に形成される。
【００３９】
図６及び図９（ｂ）を参照すれば、トレンチ(613)を伝導性物質で満たして共通ソース(CS)の上部のソースコンタクトライン(SCT)を形成する。以後、通常の工程を実施してドレインセレクトライン(DSL)の間のドレイン上にはドレインコンタクトプラグ(DCT)をそれぞれ形成する。
【産業上の利用可能性】
【００４０】
本発明の活用例として、フラッシュメモリ素子及びその製造方法に適用出来、特にNANDフラッシュメモリ素子のセルアレイに関連したフラッシュメモリ素子及びその製造方法に適用出来る。
【図面の簡単な説明】
【００４１】
【図１】従来技術によるNANDフラッシュメモリ素子のセル領域において活性領域と素子分離領域を示すレイアウト図である。
【図２】活性領域の半導体基板内にディスロケーションが発生した状態を示す写真である。
【図３】本発明の実施例によるフラッシュメモリ素子を説明するためのレイアウト図である。
【図４】図３の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【図５】図３の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【図６】本発明の他の実施例によるフラッシュメモリ素子を説明するためのレイアウト図である。
【図７】図６の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【図８】図６の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【図９】図６の線Ａ−Ａ’及び線Ｂ−Ｂ’により示された断面図である。
【符号の説明】
【００４２】
101…活性領域   
102…素子分離領域
103…素子分離膜   
104…ディスロケーション
300, 600…半導体基板  
300a, 600a…活性領域
301, 601…トンネル絶縁膜  
302, 602…電荷格納膜
303, 603…素子分離マスク
304, 604…素子分離領域、トレンチ
305, 605…素子分離膜  
306, 606…誘電体膜
307, 607…コントロールゲート
308, 608…ハードマスク
309, 609…接合領域  
610…スペーサ
611…層間絶縁膜   
WL0〜WLn…ワードライン
DSL…ドレインセレクトライン
SSL…ソースセレクトライン
CS…共通ソース  
DCT…ドレインコンタクトプラグ
SCT…ソースコンタクトライン
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図２】
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