(57)【要約】【課題】デバイス特性の劣化を防止できるパッケージ構造を提供すること。【解決手段】本発明に係る半導体装置は、回路基板１と、回路基板１上に搭載された第１半導体チップ１０と、第１半導体チップ１０上に搭載された第２半導体チップ２０と、第１半導体チップ１０及び第２半導体チップ２０を封止する封止樹脂５０と、を備える。第１半導体チップ１０の回路面１１は、回路基板１側と反対側に位置する。半導体装置は更に、第２半導体チップ２０の側面のうち、第１半導体チップ１０の回路面１１とオーバラップする側面２２を覆うフィレット３０を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に搭載され、回路面が前記回路基板側と反対側に位置する第１半導体チップと、
前記第１半導体チップ上に搭載された第２半導体チップと、
前記第２半導体チップの側面のうち、前記第１半導体チップの前記回路面とオーバラップする側面を覆うフィレットと、
前記第１半導体チップと前記第２半導体チップを封止する封止樹脂と
を備える
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記フィレットは、前記第２半導体チップの前記回路基板側と反対側の主面に少なくとも達するように形成された
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記フィレットの厚さは、前記第２半導体チップの側面から離れるにつれて単調に減少する
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記フィレットの表面の勾配は、４５度以下である
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置であって、
前記フィレットは、前記第１半導体チップの前記回路面のうち前記第２半導体チップとオーバラップしていない領域を全て覆うように形成された
半導体装置。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置であって、
前記フィレットは、前記回路基板の表面上には形成されない
半導体装置。
【請求項７】
（Ａ）回路基板上に、第１半導体チップを搭載する工程と、
ここで、前記第１半導体チップの回路面は、前記回路基板側と反対側に位置し、
（Ｂ）前記第１半導体チップ上に、第２半導体チップを搭載する工程と、
（Ｃ）前記第２半導体チップの側面のうち、前記第１半導体チップの前記回路面とオーバラップする側面を覆うようにフィレットを形成する工程と、
（Ｄ）前記第１半導体チップと前記第２半導体チップを封止樹脂で封止する工程と
を有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、パッケージ内に複数の半導体チップが搭載された半導体装置に関する。
【背景技術】
【０００２】
近年、携帯機器等で用いられる半導体装置の高速化、高集積化と共に、小型化が進んでいる。半導体装置の小型化を実現するために、例えば、内部に複数の半導体チップが搭載されるＭＣＰ（Multi Chip Package）が採用されている。
【０００３】
図１は、典型的なＭＣＰの構造を示す断面図である。回路基板１０１上に下部半導体チップ１１０が搭載されている。回路基板１０１と下部半導体チップ１１０は、接着剤１０５を介して接着されている。更に、下部半導体チップ１１０上に上部半導体チップ１２０が搭載されている。下部半導体チップ１１０と上部半導体チップ１２０は、接着剤１１５を介して接着されている。下部半導体チップ１１０は、金線１４１を通して回路基板１０１に電気的に接続されており、上部半導体チップ１２０は、金線１４２を通して回路基板１０１又は下部半導体チップ１１０に電気的に接続されている。更に、全体が封止樹脂１５０で封止されている。また、回路基板１０１の下面にはんだボール１６０が形成されている。
【０００４】
ＭＣＰに関連する従来技術として、次のものが知られている。
【０００５】
特許文献１に記載されたＭＣＰによれば、上部半導体チップが、“フェイスダウン”で下部半導体チップ上に搭載されている。すなわち、上部半導体チップの上面（回路面）が、下部半導体チップに対向する。その場合、上部半導体チップの下面の角部に応力が集中し、結果として、パッケージクラックや特性劣化が発生する。その応力集中を緩和するために、当該従来技術によれば、上部半導体チップの下面の角部が研磨される。あるいは、上部半導体チップの“全ての側面”が樹脂層によって覆われる。つまり、下部半導体チップは関係なく、フェイスダウン状態の上部半導体チップの角部への応力集中を緩和するために、工夫がなされている。
【０００６】
特許文献２に記載されたＭＣＰによれば、下部半導体チップはバンプを有し、そのバンプを介して回路基板に“フリップチップ接続”されている。すなわち、下部半導体チップは、回路面が回路基板に対向するように、回路基板にバンプ接続されている。そのバンプ接続に対する信頼性を向上させるために、下部半導体チップ及び上部半導体チップのそれぞれの側面が、回路基板から該側面に延在する樹脂によって覆われている。
【０００７】
【特許文献１】特開２００２−１９８４８７号公報
【特許文献２】特開２００４−１６５２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
パッケージ構造の小型化、薄型化に伴い、多段積層される半導体チップの薄型化も進んでいる。その場合、半導体チップにかかる応力の影響が顕著になり、その応力に起因する特性不良が懸念される。半導体チップの薄型化に対応し、且つ、デバイス特性を確保することができるパッケージ構造が重要である。
【０００９】
半導体チップにかかる応力は、（１）封止樹脂の硬化収縮による応力、（２）各材料の線膨張係数、弾性率の差異に起因した反りによる応力、に区分することができる。後者の応力は、一般的に、次の式：Ｅｔ／２Ｒ（Ｅ；半導体チップの弾性率、ｔ；半導体チップの厚さ、Ｒ；曲率半径）で与えられる。すなわち、後者の応力は、半導体チップが薄くなるにつれて小さくなり、前者の応力に比べて十分小さくなる。従って、封止樹脂の硬化収縮による応力を最適化することが、最も有効である。
【００１０】
本発明の目的は、半導体装置の小型化を実現でき、且つ、デバイス特性の劣化を防止できる技術を提供することにある。
【００１１】
本発明の他の目的は、下部半導体チップの回路面に対する、封止樹脂の硬化収縮による応力を分散させることができるＭＣＰを提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明の第１の観点において、半導体装置が提供される。その半導体装置は、ＭＣＰ構造を有している。具体的には、本発明に係る半導体装置は、回路基板（１）と、回路基板（１）上に搭載された第１半導体チップ（１０）と、第１半導体チップ（１０）上に搭載された第２半導体チップ（２０）と、第１半導体チップ（１０）及び第２半導体チップ（２０）を封止する封止樹脂（５０）と、を備える。第１半導体チップ（１０）の回路面（１１）は、回路基板（１）側と反対側に位置する。本発明に係る半導体装置は更に、第２半導体チップ（２０）の側面のうち、第１半導体チップ（１０）の回路面（１１）とオーバラップする側面（２２）を覆うフィレット（３０）を備える。
【００１４】
第１半導体チップ（１０）の回路面（１１）に対する、封止樹脂（５０）の硬化収縮による応力は、その封止樹脂（５０）の厚さに比例する。ＭＣＰ構造では、第１半導体チップ（１０）と第２半導体チップ（２０）が積層されているため、場所によって封止樹脂（５０）の厚さが異なる。すなわち、第１半導体チップ（１０）の回路面（１１）に対する応力は、場所によって異なる。特に、第２半導体チップ（２０）の側面のうち、第１半導体チップ（１０）の回路面（１１）とオーバラップする側面（２２）の位置では、封止樹脂（５０）の厚さが不連続であり、局所的な「応力ギャップ」が生ずる。
【００１５】
その応力ギャップを低減するために、本発明によれば、フィレット（３０）が設けられる。そのフィレット（３０）は、第２半導体チップ（２０）の側面のうち、第１半導体チップ（１０）の回路面（１１）とオーバラップする側面（２２）を少なくとも覆うように形成される。その結果、封止樹脂（５０）の厚さの差に起因する応力ギャップが緩和される。すなわち、第１半導体チップ（１０）の回路面（１１）に対する応力が分散される。従って、デバイス特性を損なうことなく、半導体装置を小型化することが可能となる。
【００１６】
本発明の第２の観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）回路基板（１）上に、回路面（１１）が回路基板（１）側と反対側に位置するように第１半導体チップ（１０）を搭載する工程と、（Ｂ）第１半導体チップ（１０）上に、第２半導体チップ（２０）を搭載する工程と、（Ｃ）第２半導体チップ（２０）の側面のうち、第１半導体チップ（１０）の回路面（１１）とオーバラップする側面（２２）を覆うようにフィレット（３０）を形成する工程と、（Ｄ）第１半導体チップ（１０）と第２半導体チップ（２０）を封止樹脂（５０）で封止する工程と、を有する。
【発明の効果】
【００１７】
本発明によれば、下部半導体チップの回路面に対する、封止樹脂の硬化収縮による応力を分散させることが可能となる。従って、デバイス特性を損なうことなくＭＣＰ構造を採用し、高い信頼性を有する小型の半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１８】
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。本実施の形態に係る半導体装置は、ＭＣＰ構造を有しており、少なくとも２つの半導体チップを搭載している。
【００１９】
１．構造
図２は、本実施の形態に係る半導体装置の構造の一例を示す断面図である。図２に示される半導体装置は、回路基板１、下部半導体チップ（第１半導体チップ）１０、上部半導体チップ（第２半導体チップ）２０、フィレット３０、封止樹脂５０、及びはんだボール６０を備えている。回路基板１としては、ガラスクロス基板やセラミック基板が例示される。封止樹脂５０は、半導体チップ１０、２０を含む全体を封止している。はんだボール６０は、回路基板１の下面に形成されている。
【００２０】
下部半導体チップ１０は、回路基板１の実装面（上面）上に搭載されている。回路基板１と下部半導体チップ１０は、接着ペーストや接着シートといった接着剤５を介して互いに接着されている。下部半導体チップ１０の素子や回路は、回路面１１側に形成されている。本実施の形態において、下部半導体チップ１０の回路面１１は、回路基板１側と反対側に位置している。下部半導体チップ１０の回路面１１は、金線４１を通して回路基板１に電気的に接続されている。つまり、本実施の形態において、下部半導体チップ１０は、回路基板１に対してフリップチップ接続されていない。
【００２１】
上部半導体チップ２０は、下部半導体チップ１０上に搭載されている。下部半導体チップ１０と上部半導体チップ２０は、接着ペーストや接着シートといった接着剤１５を介して互いに接着されている。上部半導体チップ２０の素子や回路は、回路面２１側に形成されている。図２において、その回路面２１は、回路基板１側と反対側に位置している。上部半導体チップ２０の回路面２１は、金線４２を通して回路基板１又は下部半導体チップ１０に電気的に接続されている。つまり、上部半導体チップ２０は、フェイスダウン状態ではない。
【００２２】
図３は、図２で示された構造の一部を拡大して示している。図３に示されるように、フィレット３０は、下部半導体チップ１０の回路面１１上に、上部半導体チップ２０の側面２２を覆うように形成されている。フィレット３０は、ディスペンサー等でフィレット材を塗布することにより形成される。フィレット材は液状であり、半導体チップの接着に用いられた接着剤５、１５とは異なる材料である。フィレット材が液状であるため、毛細管現象等により、フィレット３０の断面形状は三角形に近くなる。
【００２３】
図４は、フィレット３０による効果を説明するための図である。図４には、フィレット３０が形成されていないパターン（Ａ）と、フィレット３０が形成されているパターン（Ｂ）及びパターン（Ｃ）が示されている。更に、図４の最下段には、下部半導体チップ１０の回路面１１に印加される応力の分布が示されている。その応力は、封止樹脂５０の硬化収縮に起因する応力であり、その大きさは封止樹脂５０の厚さに比例する。ＭＣＰ構造では、下部半導体チップ１０と上部半導体チップ２０が積層されているため、場所によって封止樹脂５０の厚さが異なり得る。すなわち、下部半導体チップ１０の回路面１１に対する応力は、場所によって異なり得る。
【００２４】
パターン（Ａ）の場合、下部半導体チップ１０と上部半導体チップ２０がオーバラップしている領域での封止樹脂５０の厚さは“ｔ１”である。一方、下部半導体チップ１０と上部半導体チップ２０がオーバラップしていない領域での封止樹脂５０の厚さは“ｔ４（＞ｔ１）”である。つまり、封止樹脂５０の厚さは、上部半導体チップ２０の側面２２を挟んで不連続である。結果として、下段の応力分布で示されているように、その側面２２の位置において局所的な「応力ギャップ」が発生する。この応力ギャップが、下部半導体チップ１０の特性の劣化の原因となる。
【００２５】
その応力ギャップを低減するために、本実施の形態によれば、上部半導体チップ２０の側面２２を覆うようにフィレット３０が設けられている。例えばパターン（Ｂ）の場合、フィレット３０が設けられていることにより、封止樹脂５０の厚さは、“ｔ１”から“ｔ２”を経て“ｔ４”に徐々に変化する（ｔ１＜ｔ２＜ｔ４）。その結果、下部半導体チップ１０の回路面１１に対する応力も滑らかに変化する。また、パターン（Ｃ）の場合、封止樹脂５０の厚さは、“ｔ１”から“ｔ２”、“ｔ３”を経て“ｔ４”に徐々に変化する（ｔ１＜ｔ２＜ｔ３＜ｔ４）。その結果、下部半導体チップ１０の回路面１１に対する応力は、更に滑らかに変化する。
【００２６】
このように、本実施の形態によれば、封止樹脂５０の厚さの差に起因する応力ギャップが緩和される。すなわち、下部半導体チップ１０の回路面１１に対する応力が分散され、応力集中が防止される。その結果、デバイス特性の劣化が防止され、半導体装置の信頼性が向上する。言い換えれば、デバイス特性を損なうことなくＭＣＰ構造を採用し、高い信頼性を有する小型の半導体装置を実現することが可能となる。
【００２７】
尚、下部半導体チップ１０に対する応力ギャップを低減させるために、フィレット３０は、上部半導体チップ２０の側面のうち、下部半導体チップ１０の回路面１１とオーバラップする側面２２を少なくとも覆うように形成される。その側面２２での応力ギャップを極力小さくするため、フィレット３０は、上部半導体チップ２０の回路面２１（回路基板１側と反対側の面）の近傍まで達している。好適には、図３や図４で示されたように、フィレット３０は、上部半導体チップ２０の回路面２１と少なくとも同じレベルに達している。その場合、当該側面２２での応力ギャップが消滅する。
【００２８】
また、下部半導体チップ１０に対する応力分布を滑らかに変化させるために、封止樹脂５０の厚さは、図４で示されたように徐々に変化することが望ましい。言い換えれば、フィレット３０の厚さは、上部半導体チップ２０の側面２２から離れるにつれて単調減少することが好適である。応力分散の観点からは、フィレット３０の表面の勾配（単調減少の割合）は４５度以下であることが好適である。これにより、応力が効果的に分散される。
【００２９】
図５に示される例では、フィレット３０は、下部半導体チップ１０の回路面１１のうち上部半導体チップ２０とオーバラップしていない領域を全て覆うように形成されている。つまり、フィレット３０は、下部半導体チップ１０の端部まで達するように形成されている。この場合、フィレット３０の表面の勾配が最も小さくなり、好適である。
【００３０】
図６に示される例では、フィレット３０は、上部半導体チップ２０の回路面２１の一部も覆うように形成されている。この場合でも、上述の効果が得られる。また、フィレット３０は、回路基板１の表面まで覆うように形成されていてもよい。但し、下部半導体チップ１０に対する応力ギャップを低減させるためには、フィレット３０が下部半導体チップ１０の回路面１１上にだけ形成されていれば十分である。フィレット３０が、上部半導体チップ２０の回路面２１上や回路基板１の表面上に形成されない場合、フィレット材を節約することができる。
【００３１】
図７は、本実施の形態に係る半導体装置の一例を示す上面図である。図７において、上部半導体チップ２０の横幅は、下部半導体チップ１０の横幅よりも小さいが、上部半導体チップ２０の縦幅は、下部半導体チップ１０の縦幅よりも大きい。すなわち、上部半導体チップ２０の一部が、下部半導体チップ１０からはみ出している。そして、上部半導体チップ２０の側面のうち、側面２２ａ、２２ｂが、下部半導体チップ１０の回路面１１とオーバラップしている。
【００３２】
図７に示された例の場合、側面２２ａ、２２ｂの位置での局所的な応力ギャップを緩和する必要がある。そのため、図７に示されるように、フィレット３０は、下部半導体チップ１０とオーバラップする側面２２ａ、２２ｂだけを覆うように形成される。逆に言えば、本実施の形態において、上部半導体チップ２０の“全ての側面”を覆うようにフィレット３０を形成する必要は必ずしもない。本実施の形態によれば、フィレット３０は、上部半導体チップ２０の側面のうち、下部半導体チップ１０の回路面１１とオーバラップする側面を少なくとも覆うように形成される。
【００３３】
尚、下部半導体チップ１０と回路基板１との接続形態として、フリップチップ接続も考えられる。しかしながら、その場合、封止樹脂５０は回路面１１と逆側の面上に形成されるため、封止樹脂５０の厚さの差に起因する応力ギャップを考慮する必要はない。
【００３４】
ＭＣＰに搭載される半導体チップの段数は、２段に限られない。３段以上の半導体チップが１つのＭＣＰに搭載されてもよい。その場合、各層において同様にフィレットを形成することにより、上述の効果と同様の効果が得られる。但し、応力に対する耐性は半導体チップの機能によっても異なるため、全ての半導体チップに対してフィレットを適用する必要はない。必要な半導体チップのみに選択的にフィレットを適用すればよい。
【００３５】
２．製造方法
図８は、本実施の形態に係るＭＣＰの製造方法を示すフローチャートである。既出の図２及び図８に示されたフローチャートを参照して、本実施の形態に係るＭＣＰの製造方法を説明する。
【００３６】
まず、ガラスクロス基板やセラミック基板といった回路基板１が提供される。そして、その回路基板１上に、下部半導体チップ１０が搭載される（ステップＳ１）。回路基板１と下部半導体チップ１０は、接着ペーストや接着シートといった接着剤５を介して互いに接着される。この時、下部半導体チップ１０の回路面１１は、回路基板１側と反対側に位置している。続いて、下部半導体チップ１０と回路基板１とが、金線４１で電気的に接続される（ステップＳ２）。
【００３７】
次に、下部半導体チップ１０上に、上部半導体チップ２０が搭載される（ステップＳ３）。下部半導体チップ１０と上部半導体チップ２０は、接着ペーストや接着シートといった接着剤１５を介して互いに接着される。
【００３８】
次に、上述のフィレット３０が、上部半導体チップ２０の側面のうち、下部半導体チップ１０の回路面１１とオーバラップする側面を少なくとも覆うように形成される（ステップＳ４）。フィレット３０は、ディスペンサー等でフィレット材を塗布することにより形成される。フィレット材は液状であり、接着剤５、１５とは異なる材料である。フィレット材が液状であるため、毛細管現象等により、フィレット３０の断面形状は三角形に近くなる（図２〜図６参照）。
【００３９】
次に、上部半導体チップ２０と回路基板１あるいは下部半導体チップ１０とが、金線４２で電気的に接続される（ステップＳ５）。続いて、封止樹脂５０で全体が封止される（ステップＳ６）。更に、回路基板１の下面にはんだボール６０が形成される（ステップＳ７）。
【００４０】
このようにして、本実施の形態に係るＭＣＰが作成される。尚、金線の接続工程、フィレット形成工程の順序は任意である。必要に応じて順番を最適化すればよい。
【図面の簡単な説明】
【００４１】
【図１】図１は、従来のＭＣＰ（Multi Chip Package）の構造を示す断面図である。
【図２】図２は、本発明に係るＭＣＰの構造の一例を示す断面図である。
【図３】図３は、図２に示された構造の一部を示す拡大断面図である。
【図４】図４は、本発明による効果を説明するための図である。
【図５】図５は、本発明に係るＭＣＰの変形例を示す拡大断面図である。
【図６】図６は、本発明に係るＭＣＰの他の変形例を示す拡大断面図である。
【図７】図７は、本発明に係るＭＣＰの更に他の変形例を示す上面図である。
【図８】図８は、本発明に係るＭＣＰの製造方法を示すフローチャートである。
【符号の説明】
【００４２】
１    回路基板
５    接着剤
１０    下部半導体チップ（第１半導体チップ）
１１    回路面
１５    接着剤
２０    上部半導体チップ（第２半導体チップ）
２１    回路面
２２    側面
３０    フィレット
４１    金線
４２    金線
５０    封止樹脂
６０    はんだボール
【図１】
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【図２】
2008166477.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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