【手続補正書】
【提出日】平成21年4月17日(2009.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ内部に記憶される第１データが入力される第１ポートを有し、前記第１データの書き込み動作の終了を示す第１状態信号を出力するシングルポートメモリと、
外部から第２データが入力される第２ポート及び外部から第３データが入力される第３ポートを有し、前記第２ポートに入力された前記第２データを前記第１ポートに前記第１データとして出力し、前記第３ポートに入力された前記第３データを前記第１ポートに前記第１データとして出力する複数ポート制御回路部とを具備し、
前記第１状態信号は、前記複数ポート制御回路部に入力され、
前記複数ポート制御回路部は、前記第１状態信号に基づいて、前記第１ポートへの前記第２データの出力及び前記第１ポートへの前記第３データの出力を切り替えることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、第１期間に前記第２データを前記第１ポートに出力し、第２期間に前記第３データを前記第１ポートに出力し、
前記複数ポート制御回路部は、さらに、前記第１ポートに対して異なる期間に前記第２データ及び前記第３データを出力するように前記第１期間を示す第１期間制御信号及び前記第２期間を示す第２期間制御信号を生成する時分割制御信号生成回路と、前記第１期間制御信号及び前記第２期間制御信号に基づき、前記第１ポートに入力する前記第１データとして、前記第２データまたは前記第３データを選択するセレクタとを有し、
前記時分割制御信号生成回路は、前記第１期間制御信号を前記セレクタに入力している場合において、前記第１状態信号が入力された際に、前記第１期間制御信号の出力を停止し、前記第２期間制御信号の出力を開始することを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第２ポートに接続され、前記第２データが入力される第１データラッチ回路と、前記第３ポートに接続され、前記第３データが入力される第２データラッチ回路とを有することを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第２ポート及び前記第３ポートを含めた複数のポートを有し、前記第１ポートに前記第１データとして、前記複数のポートから前記第２データ及び前記第３データを含む複数のデータ信号の出力を行い、
前記シングルポートメモリは、前記複数のデータの書き込み動作の終了を示す第２状態信号を出力し、
前記複数ポート制御回路部は、さらに、前記第２データラッチ回路及び前記第３データラッチ回路を含めた複数のデータラッチ回路を有し、前記第２状態信号に基づき、前記複数のデータ信号が並列に前記複数のデータラッチ回路に入力される第３期間を示す第３期間制御信号を生成することを特徴とする半導体集積回路装置。
【請求項５】
請求項３に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記セレクタが前記第１データとして、前記第２データ及び前記第３データを選択していないとき、前記第２データが前記第１データラッチ回路に入力され前記第３データが前記第２データラッチ回路に入力される第３期間を示す第３期間制御信号を生成することを特徴とする半導体集積回路装置。
【請求項６】
請求項３に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、第１シフトレジスタと、前記第１状態信号に基づき前記第１シフトレジスタからの入力値を出力値として出力する第２シフトレジスタとを有し、
前記第１シフトレジスタの出力値に基づき前記第１期間制御信号を生成し、前記第１状態信号が前記時分割制御信号生成回路に入力された際に、前記第１シフトレジスタに保持された値は前記第２シフトレジスタに転送され、前記第２シフトレジスタの出力値に基づき前記第２期間制御信号を生成することを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記セレクタが、前記第１シフトレジスタ及び前記第２シフトレジスタの出力値に基づいて、前記第１ポートに入力する第１データとして前記第２データ及び前記第３データを選択していないとき、前記第２データが前記第１データラッチ回路に入力され前記第３データが前記第２データラッチ回路に並列に入力される第３期間を示す第３期間制御信号を生成することを特徴とする半導体集積回路装置。
【請求項８】
請求項２に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、第１シフトレジスタと、前記第１状態信号に基づき前記第１シフトレジスタに保持された値が転送される第２シフトレジスタとを有し、
前記第１シフトレジスタ及び前記第２シフトレジスタはリングカウンタを形成し、
前記第１シフトレジスタの出力値に基づき前記第１期間制御信号を生成し、前記第１状態信号が前記時分割制御信号生成回路に入力された際に、前記第１シフトレジスタに保持された値は前記第２シフトレジスタに転送され、前記第２シフトレジスタの出力値に基づき前記第２期間制御信号を生成することを特徴とする半導体集積回路装置。
【請求項９】
請求項１に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第１ポートに前記第１データとして前記第２データが出力される場合には、前記シングルポートメモリに入力する入力アドレス信号の特定のビット値を第１の値に固定し、前記第１ポートに前記第１データとして前記第３データが出力される場合には、前記入力アドレス信号の前記特定のビット値を第２の値に固定し、前記第１の値と前記第２の値は互いに異なることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、外部クロックが入力されるクロック入力部を有し、前記クロック入力部から入力される前記外部クロックに基づいて、前記第１ポートに入力する前記第１データの出力を開始することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０に記載の半導体集積回路装置であって、
前記複数ポート制御回路部の外部からデータが入力されるポートは前記第２ポート及び前記第３ポートを含めた複数のポートで構成され、
前記第１ポートに前記第１データとして前記複数のポートからデータを出力する時間は前記外部クロックの周期より短いことを特徴とする半導体集積回路装置。
【請求項１２】
請求項４に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記第１状態信号を遅延する遅延回路を有し、
前記遅延回路は、前記第１状態信号が入力され、前記第１乃至第３期間のうち、いずれか１つ以上の期間を遅延させることを特徴とする半導体集積回路装置。
【請求項１３】
請求項３に記載の半導体集積回路装置であって、
前記第１データラッチ回路は、前記複数ポート制御回路部の外部から入力されるデータを保持する回路と、前記シングルポートメモリから読み出され、前記第１ポートを経由し外部へ出力されるデータを保持する回路を有することを特徴とする半導体集積回路装置。
【請求項１４】
請求項１に記載の半導体集積回路装置であって、
前記シングルポートメモリはＳＲＡＭであることを特徴とすることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１に記載の半導体集積回路装置であって、
前記シングルポートメモリは、前記メモリ内における読み出しおよび書き込み時にワードドライバによって駆動されるワード線と、前記ワード線により活性化したメモリセルから信号が伝達されるビット線と、前記ビット線から伝達された信号を増幅するセンスアンプとを有し、
前記第１状態信号は、前記ワード線の立ち下げ信号、又は前記センスアンプの駆動信号に基づいて生成されることを特徴とする半導体集積回路装置。