(57)【要約】【課題】製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れるようにする。【解決手段】最上配線兼電極層５８がパワー素子となるＬＤＭＯＳ１０が形成されたセル部の真上に配置され、セル部中の素子と電気的に接続される最上配線層とパッド構造の一部を構成する電極層とが最上配線兼電極層５８にて兼用されるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子（１０、２０、３０）が形成された半導体基板（２）と、
前記半導体基板上に形成された層間絶縁膜（５１、５４、５７）と、
前記層間絶縁膜を介して、前記半導体素子と電気的に接続された複数の配線層（５２、５５、５８）と、
前記複数の配線層のうち最上層となる配線層（５８）と電気的に接続され、かつ、前記半導体素子を外部に電気的に接続するための接合金属材料（７０）が接合されるパッド部（６２）と、を有してなる半導体装置であって、
前記最上層となる配線層（５８）は、前記パッド部（６２）の下層に配置される電極層を兼用する最上配線兼電極層を構成しており、該最上配線兼電極層が前記パッド部よりもヤング率が大きな材料で構成されていると共に、該最上配線兼電極層のうちの前記電極層に相当する部分が前記半導体素子の直上に配置され、
前記最上配線兼電極層のうちの前記電極層と、該電極層よりもヤング率が小さな材料となる前記パッド部との２層を含む多層構造により、パッド構造が構成されており、
かつ、前記最上配線兼電極層は、該最上配線兼電極層の側壁面を覆うように構成された絶縁膜（６０）にて囲まれていることを特徴とする半導体装置。
【請求項２】
前記最上配線兼電極層の材料は、該最上配線兼電極層を構成する金属と前記接合金属材料を構成する金属との相互拡散係数が前記パッド部を構成する金属と前記接合金属材料を構成する金属の相互拡散係数よりも小さくなるもので構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記パッド部はＡｌもしくはＡｌ合金、前記接合金属材料はＡｕ、前記最上配線兼電極層はＣｕもしくはＣｕ合金であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記接合金属材料はボンディングワイヤ（７０）であり、前記パッド部の膜厚は、前記ボンディングワイヤを前記パッド部に接合したときに前記ボンディングワイヤと前記最上配線兼電極層の間に前記パッド部が介在し、前記ボンディングワイヤが前記最上配線兼電極層から離間する厚みに設定されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記最上配線兼電極層の外縁は、前記ボンディングワイヤと前記パッド部との接触面の外縁から１μｍ以上はみ出していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記最上配線兼電極層のうちの前記電極層の真下に、前記複数の配線層のうち前記最上配線兼電極層よりも下層に位置する配線層（５５）と前記最上配線兼電極層とを接続するために前記層間絶縁膜に形成されたスルーホールを埋め込むコンタクト部（５９）が形成されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記コンタクト部が前記パッド部よりもヤング率が大きな材料で構成されており、該コンタクト部の外縁は前記ボンディングワイヤと前記パッド部との接触面の外縁から１μｍ以上はみ出していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記コンタクト部が前記パッド部よりもヤング率が大きな材料で構成されており、前記最上配線兼電極層および前記コンタクト部のトータルの膜厚は０．３μｍ以上であることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記最上配線兼電極層および前記コンタクト部のトータルの膜厚は０．７μｍ以上であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記最上配線兼電極層の膜厚が０．５μｍ以上であることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１１】
前記最上配線兼電極層の膜厚が１．０μｍ以上であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記最上配線兼電極層の表面はパッシベーション膜（６１）にて覆われており、前記最上配線兼電極層と前記パッド部とが接合される部分のみ前記パッシベーション膜に開口部が形成された構成とされていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記最上配線兼電極層の表面および前記パッド部の外縁はパッシベーション膜（６１）にて覆われていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１４】
前記パッシベーション膜はＣＶＤ膜であることを特徴とする請求項１２または１３に記載の半導体装置。
【請求項１５】
前記最上配線兼電極層の表面は、該最上配線兼電極層を囲む前記絶縁膜の表面に対して準平坦になっていることを特徴とする請求項１ないし１４のいずれか１つに記載の半導体装置。
【請求項１６】
前記半導体素子はパワー素子とロジック回路を含み、
前記最上配線兼電極層は前記パワー素子と前記ロジック回路の双方の配線として機能することを特徴とする請求項１ないし１５のいずれか１つに記載の半導体装置。
【請求項１７】
前記半導体基板は、活性層（５）と支持基板（３）との間に酸化膜（４）が埋め込まれたＳＯＩ基板（２）であり、
前記半導体素子が前記活性層に形成されたトレンチ（８）および絶縁膜（９）にて素子分離されていることを特徴とする請求項１ないし１６のいずれか１つに記載の半導体装置。
【請求項１８】
前記最上配線兼電極層が形成される階層に存在する余剰スペース（９０）には、前記最上配線兼電極層を構成する材料にて形成されたダミーパターン（９１）が形成されていることを特徴とする請求項１ないし１７のいずれか１つに記載の半導体装置。
【請求項１９】
前記ダミーパターンにも前記パッド部が接合されており、該パッド部を通じて前記接合金属材料（７０）が接続されるようになっていることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が形成されたセル部の上部においてワイヤボンディングを行うようにした半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体素子が形成されたセル部の上部においてワイヤボンディングが行えるようにする技術として、例えば、特許文献１や特許文献２に示されるものがある。特許文献１では、ワイヤボンディングを行うパッド部分において絶縁膜や金属膜の膜厚を１〜２μｍにすること、特許文献２では、ワイヤボンディングを行うパッド部分において配線を多層化することにより、共に、クラックの発生や半導体素子の破壊を抑制することでワイヤボンディングが行えるようにしている。
【０００３】
また、特許文献３では、ワイヤボンディングを行う部分の周辺にビアホールを形成し、ワイヤボンディングを行う部分の直下にはビアホールを形成しないようにする技術も提案されている。
【０００４】
さらに、特許文献４では、絶縁膜もしくはパッシベーション膜から突出するようにＣｕ電極を配置すると共に、このＣｕ電極の表面のＡｌ膜にて被覆することで、ボンディング時の衝撃吸収と、Ｃｕ電極の耐食を図ることができる構造が提案されている。
【特許文献１】特表２００３−５１８７３９号公報
【特許文献２】特開平８−２３６７０６号公報
【特許文献３】特許第３４３２２８４号公報
【特許文献４】特開２００６−５３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１や特許文献２に示される構造の場合、下地となるパターンに左右されやすく、必ずしもクラックの発生や半導体素子の破壊が防止できるという訳ではないことが確認された。
【０００６】
また、特許文献３の構造の場合、ワイヤボンディングを行う部分の周囲にのみビアホールを形成しているため、パワー素子のドレイン配線やソース配線をそこまで引き回さねばならず、その分、各配線の実効長が長くなるため、配線抵抗や寄生インダクタンスの引き下げを図ることができない。特に、下層位置においてドレイン配線やソース配線を引き回すことになるため、各配線が細くなり、配線抵抗が大きくなり易い。
【０００７】
一方、特許文献４の構造とすれば、上記各問題を解決し得るが、厚いＣｕ電極を形成するための専用工程を追加しなければならず、製造工程の増加およびそれに伴うコスト高が問題となる。また、Ｃｕ電極を凸形状としているため、ボンディング時の震動でＣｕ電極も上端が左右に揺動し、Ｃｕ電極の下端での下地金属との密着性の低下や層間絶縁膜にクラックが入るという問題、さらには、Ｃｕ電極の耐食とボンディング時の衝撃吸収用のＡｌ膜が塑性変形によりＣｕ電極上端から側面に移動することで、Ａｌ膜の薄膜化が起こり、狙った機能を安定して果たせなくなるという問題が生じる。
【０００８】
本発明は上記点に鑑みて、ボンディングワイヤなどの接合金属材料とパッド部との電気的な接合をセル部の直上で行う場合において、製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れる構造の半導体装置を提供することを目的とする。また、ボンディング時に電極が揺動することを防止することで、下地金属との密着性の低下や層間絶縁膜のクラックの抑制、および、電極を被覆する金属膜の薄膜化による被覆性低下の抑制が図れる構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明では、最上層となる配線層（５８）は、パッド部（６２）の下層に配置される電極層を兼用する最上配線兼電極層を構成しており、該最上配線兼電極層がパッド部よりもヤング率が大きな材料で構成されていると共に、該最上配線兼電極層のうちの電極層に相当する部分が半導体素子の直上に配置され、最上配線兼電極層のうちの電極層と、該電極層よりもヤング率が小さな材料となるパッド部との２層を含む多層構造により、パッド構造が構成されており、かつ、最上配線兼電極層は、該最上配線兼電極層の側壁面を覆うように構成された絶縁膜（６０）にて囲まれていることを特徴としている。
【００１０】
このように、最上配線兼電極層にて最上配線層と電極層とを兼用することにより、接合金属材料とパッド部との電気的な接合をセル部の直上で行う場合において、製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れる構造の半導体装置とすることができる。
【００１１】
さらに、最上配線兼電極層を凸形状とせず、該最上配線兼電極層の側壁面を覆われるように絶縁膜にて囲んだ構造としているため、ボンディング時に電極が揺動することを防止できる。このため、下地金属との密着性の低下や層間絶縁膜のクラックの抑制、および、電極を被覆するパッド部の薄膜化による被覆性低下の抑制が図れる構造の半導体装置とすることが可能となる。
【００１２】
この場合、最上配線兼電極層の材料は、該最上配線兼電極層を構成する金属と接合金属材料を構成する金属との相互拡散係数がパッド部を構成する金属と接合金属材料を構成する金属の相互拡散係数よりも小さくなるもので構成されるようにすると好ましい。このように、相互拡散係数が小さい材質であると接合金属材料を構成する金属が下層配線に拡散され難くなるようにでき、異種金属間での化合物の形成を抑止し、体積膨張によるクラック等を抑制することができる。
【００１３】
例えば、パッド部はＡｌもしくはＡｌ合金、接合金属材料はＡｕ、最上配線兼電極層はＣｕもしくはＣｕ合金とすることができる。
【００１４】
また、接合金属材料がボンディングワイヤ（７０）である場合、パッド部の膜厚は、ボンディングワイヤをパッド部に接合したときにボンディングワイヤと最上配線兼電極層の間にパッド部が介在し、ボンディングワイヤが最上配線兼電極層から離間する厚みに設定されるようにすると好ましい。このような厚みに設定すれば、パッド部によるボンディング時の衝撃吸収効果が得られる。例えば、パッド部の膜厚を０．５μｍ以上から効果が現れ、好ましくは１μｍ以上にすると良い。
【００１５】
また、最上配線兼電極層の外縁をボンディングワイヤとパッド部との接触面の外縁から１μｍ以上はみ出すようにするとよい。好ましくは５μｍ以上である。このように、最上配線兼電極層の外縁（端面）がボンディングワイヤの外縁から１μｍ以上はみ出すようにすると、剪断応力がクラック発生応力よりも小さくなるようにできる。
【００１６】
さらに、最上配線兼電極層のうちの電極層の真下に、複数の配線層のうち最上配線兼電極層よりも下層に位置する配線層（５５）と最上配線兼電極層とを接続するために層間絶縁膜に形成されたスルーホールを埋め込むコンタクト部（５９）が形成される構造にできる。この場合には、コンタクト部をパッド部よりもヤング率が大きな材料で構成し、該コンタクト部の外縁（端面）がボンディングワイヤとパッド部との接触面の外縁から１μｍ以上はみ出すようにするとボンディング衝撃に強い構造が得られる。
【００１７】
そして、このような材質でコンタクト部を構成する場合、最上配線兼電極層およびコンタクト部のトータルの膜厚が０．３μｍ以上から効果が現れ、好ましくは０．７μｍ以上で構成すると、最上配線兼電極層によるボンディング時の変形防止効果を十分に得ることができ、下地となる層間絶縁膜や素子などのクラック発生を防止することが可能となる。勿論、最上配線兼電極層の膜厚が単独で０．３μｍ以上あれば効果を得ることができる。
【００１８】
また、最上配線兼電極層の表面をパッシベーション膜（６１）にて覆い、最上配線兼電極層がパッド部と接合される部分のみパッシベーション膜に開口部が形成された構成とすると好ましい。このように、最上配線兼電極層の表面をパッシベーション膜（６１）にて覆うことで、反応層（８０）が形成されるのを抑制することが可能となる。それに加えて、最上配線兼電極層の表面の酸化や工場汚染を抑制できるという効果も得られる。
【００１９】
一方、最上配線兼電極層の表面およびパッド部の外縁がパッシベーション膜（６１）にて覆われるような構造とすることもできる。このように、パッド部の外縁をパッシベーション膜で囲むことにより、ボンディング時の衝撃によるパッド部の横移動などを防止することが可能となる。
【００２０】
なお、このようなパッシベーション膜は例えばＣＶＤ膜により構成される。
【００２１】
また、最上配線兼電極層の表面が該最上配線兼電極層を囲む前記絶縁膜の表面に対して準平坦になるようにすると好ましい。仮に、最上配線兼電極層の表面に段差が残った場合、段差の角部（５８ｃ）が裂けて接合金属材料を構成する金属とパッド部を構成ずる金属の相互拡散層が入り込み下層配線層に伝搬されてしまう。このため、最上配線兼電極層のバリア性を確保でき、相互拡散層が最上配線兼電極層に堰き止められ、下層配線に伝搬されることを防止することができる。
【００２２】
また、半導体素子がパワー素子とロジック回路を含む構成の場合、最上配線兼電極層をパワー素子とロジック回路の双方の配線として機能させることができる。このような場合、最上配線兼電極層をＣｕやＣｕ合金で構成すれば、Ｃｕダマシンなどの技術により微細化も図れるため、パワー素子とロジック回路の双方の配線として機能する最上配線兼電極層を容易に形成できる。
【００２３】
本発明は、半導体基板として、活性層（５）と支持基板（３）との間に酸化膜（４）が埋め込まれたＳＯＩ基板（２）を用い、半導体素子が活性層に形成されたトレンチ（８）および絶縁膜（９）にて素子分離されるようにする場合に好適である。すなわち、最上配線兼電極層にて最上配線層と電極層とを兼用することにより、放熱効果を増大することが可能となる。そして、ＳＯＩ基板を用いる場合、絶縁膜や埋め込み酸化膜などで構成される絶縁層にて熱伝達が悪くなるため、最上配線兼電極層を用いることによる放熱効果の増大が有効となる。
【００２４】
また、最上配線兼電極層が形成される階層に余剰スペース（９０）が存在する場合、最上配線兼電極層を構成する材料にて形成されたダミーパターン（９１）を形成すると好ましい。このように、残余スペースにも最上配線兼電極層のダミーパターンを形成することで、熱容量の拡大および放熱面積の拡大を図ることができ、より放熱効果を増大することが可能になる。
【００２５】
さらに、この場合に、ダミーパターンにもパッド部を接合し、該パッド部を通じて接合金属材料（７０）が接続されるようにすると好ましい。このように、ダミーパターンにも接合金属材料が接続されるようにすることで、接合金属材料を放熱経路としてさらに放熱効果を高めることが可能となる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２８】
（第１実施形態）
図１は、本発明の第１実施形態が適用された半導体装置１の断面構造を示したものである。この半導体装置１は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、バイポーラトランジスタ（以下、Ｂｉｐという）３０がセル部に一体的に形成された集積回路を備えたものである。この半導体装置１は、ＳＯＩ基板２を用いて形成されている。
【００２９】
ＳＯＩ基板２は、支持基板となるシリコン基板３の表面にシリコン酸化膜などの絶縁膜４を介して活性層となるシリコン層５を配置したものである。このシリコン層５は、Ｎ+型層６およびこのＮ+型層６の表層部に形成されたＮ-型層７を有した構成とされ、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０が配置される各領域ごとにトレンチ８およびトレンチ８内に配置された絶縁層９にて素子分離されている。このため、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０が互いに電気的に分離されている。
【００３０】
ＬＤＭＯＳ１０は、シリコン層５におけるＮ-型層７の表層にそれぞれ位置するＮ型ドレイン領域１１、Ｐ型チャネル領域１２、Ｎ+型ソース領域１３とから構成されている。Ｎ型ドレイン領域１１の表層にはＮ+型コンタクト層１４が形成されており、Ｐ型チャネル領域１２の表層にはＰ型コンタクト層１５が形成されている。また、Ｎ型ドレイン領域１１とＰ型チャネル領域１２は、いわゆるＬＯＣＯＳ酸化膜１６により、絶縁分離されている。また、Ｐ型チャネル領域１２上には、ゲート絶縁膜１７を介して、ゲート電極１８が配置されている。
【００３１】
ＣＭＯＳ２０は、シリコン層５におけるＮ-型層７中のＮ型ウェル層２１と、Ｎ型ウェル層２１の表層のＰ型層２２と、Ｐ型層２２の表層のＮ+型ソース領域２３およびＮ+型ドレイン領域２４とを有して構成されている。また、Ｐ型層２２のうち、Ｎ+型ソース領域２３とＮ+型ドレイン領域２４の間の領域上には、ゲート絶縁膜２５を介して、ゲート電極２６が配置されている。ここではＮチャネルＭＯＳＦＥＴのみ図示するが、ＰチャネルＭＯＳＦＥＴも配置されている。
【００３２】
Ｂｉｐ３０は、シリコン層５に形成され、Ｎ-型層７を上下に貫通してＮ+型層６と接続されているＮ+型コレクタ領域３１と、シリコン層５におけるＮ-型層７の表層のＰ型ベース領域３２と、Ｐ型ベース領域３２の表層のＮ+型エミッタ層３３およびＰ+型コンタクト層３４とから構成されている。
【００３３】
そして、このように構成された各素子が形成されたＳＯＩ基板２の表面に、配線構造部５０が構成されている。
【００３４】
配線構造部５０は、シリコン層５上にそれぞれ順に形成されているＢＰＳＧ膜５１と、１ｓｔ配線層５２と、ＢＰＳＧ膜５１のコンタクトホール内に埋設された第１コンタクト部５３と、第１絶縁膜５４と、２ｎｄ配線層５５と、第１絶縁膜５４のビアホールに埋設された第２コンタクト部５６と、第２絶縁膜５７と、最上配線兼電極層５８と、第２絶縁膜５７のビアホールに埋設された第３コンタクト部５９と、第３絶縁膜６０と、パッシベーション膜としてのＰ−ＳｉＮ膜６１と、Ｐ−ＳｉＮ膜６１に形成された開口部を通じて各最上配線兼電極層５８と電気的に接続されたパッド部６２を有している。この配線構造部５０におけるパッド部６２に対してボンディングワイヤ７０が電気的に接続されている。
【００３５】
１ｓｔ配線層５２、２ｎｄ配線層５５は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子用の電源線やグラウンド線あるいは素子を電気的に接続する配線であり、本発明の配線層に該当する。
【００３６】
第１コンタクト部５３は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５３ａと、バリアメタル５３ａ上に配置されたＷプラグ５３ｂにて構成されている。この第１コンタクト部５３は、ＢＰＳＧ膜５１に形成されたコンタクトホールを通じてＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０の各部と電気的に接続されている。
【００３７】
１ｓｔ配線層５２および２ｎｄ配線層５５は、共に、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５２ａ、５５ａと、バリアメタル５２ａ、５５ａ上に配置されたＣｕ層５２ｂ、５５ｂにて構成されている。１ｓｔ配線層５２は、第１絶縁膜５４における第１ＴＥＯＳ膜５４ａに形成された配線パターン用の溝内に埋め込まれている。そして、この１ｓｔ配線層５２上を全面覆うように、第１絶縁膜５４におけるシリコン窒化膜５４ｂおよび第２ＴＥＯＳ膜５４ｃが成膜されている。これらシリコン窒化膜５４ｂおよび第２ＴＥＯＳ膜５４ｃの所望位置に開口部が形成されており、各開口部を通じて第２コンタクト部５６が１ｓｔ配線層５２の所望位置と電気的に接続されている。
【００３８】
第２コンタクト部５６は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５６ａと、バリアメタル５６ａ上に配置されたＣｕ層５６ｂにて構成されている。
【００３９】
２ｎｄ配線層５５は、第２絶縁膜５７における第１ＴＥＯＳ膜５７ａに形成された配線パターン用の溝内に埋め込まれている。そして、この２ｎｄ配線層５５上を全面覆うように、第２絶縁膜５７におけるシリコン窒化膜５７ｂおよび第２ＴＥＯＳ膜５７ｃが成膜されている。これらシリコン窒化膜５７ｂおよび第２ＴＥＯＳ膜５７ｃの所望位置に開口部が形成されており、各開口部を通じて第３コンタクト部５９が２ｎｄ配線層５５の所望位置と電気的に接続されている。
【００４０】
第３コンタクト部５９は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５９ａと、バリアメタル５９ａ上に配置されたＣｕ層５９ｂにて構成されている。
【００４１】
最上配線兼電極層５８は、Ｔｉ／ＴｉＮもしくはＴａ／ＴａＮの積層膜からなるバリアメタル５８ａと、バリアメタル５８ａ上に配置されたＣｕ層５８ｂにて構成されている。この最上配線兼電極層５８は、各素子の最上層の配線層と電極層（パッド）とを兼用するものであり、第３絶縁膜６０によって埋め込まれた状態、つまり側壁すべてが第３絶縁膜６０によって囲まれた構造とされ、最上配線兼電極層５８の表面と絶縁膜６０の表面とが準平坦にされている。そして、このように第３絶縁膜６０に囲まれることで、最上配線兼電極層５８が１ｓｔ配線層５２や２ｎｄ配線層５５と比べて厚く構成されている。
【００４２】
このように、最上配線兼電極層５８にて最上層の配線層と電極層を兼用しているため、最上層の配線層と電極層とを別々で構成した場合と比べて、最上層の配線層を厚く構成でき、配線抵抗低減を図れると共に、電極層を単独で形成しなくても良くなり、電極層のみの形成のために別途製造工程を追加しなくても済む。
【００４３】
また、最上配線兼電極層５８のうち、素子の大電流が流される部位と電気的に接続される電極層として機能する部分に関しては、上面から見たときの面積（体積）が他の電極層として機能する部分と比べて大きくされている。ここでは、最上配線兼電極層５８のうち、ＬＤＭＯＳ１０におけるＮ型ドレイン領域１１やＮ+型ソース領域１３に電気的に接続される部分が他の部分と比べて大きな面積とされている。
【００４４】
また、この最上配線兼電極層５８は、パッド部６２の下層に位置する下層電極層としての役割も果たすため、ヤング率の大きい材質で構成してあり、ここではＣｕ層５８ｂを基材として用いているが、ヤング率が１．０×１０4ｋｇ／ｍ2以上の材料であれば良く、例えば、Ｃｕ合金、Ｔｉ、Ｗ、Ｎｉ、Ｃｒ、Ｐｄ、Ｐｔ、Ｍｎ、Ｚｎ、ドープトＳｉ、ドープトＰｏｌｙ−Ｓｉなどを用いることができる。ただし、最上配線兼電極層５８は、最上層の配線層の役割も果たすため、加工性、電気伝導度、熱伝導率を考慮したり、後述するボンディングワイヤ７０中のＡｕとの相互拡散係数が小さい材質であるとＡｕが下層配線に伝搬され難くなるということを考慮すると、ＣｕもしくはＣｕ合金が有効である。特に、通常のＡｌ配線の場合には、ＬＤＭＯＳ１０等のパワー素子の配線抵抗を下げるために膜厚を確保しようとすると、微細加工ができなくなるが、Ｃｕダマシンのような技術を用いることで配線抵抗の低減と微細加工を両立させることが可能となる。
【００４５】
さらに、このようなヤング率の大きい材質のものを第３絶縁膜６０で埋め込んだのは、ボンディング時の衝撃を受けたときの変形防止のためである。すなわち、ボンディング時の衝撃は、縦方向の衝撃と横方向の衝撃があるため、硬い材質を埋め込み固定することで下地となる最上配線兼電極層５８の変形を効果的に抑制することが可能となる。そして、Ａｕワイヤ（材質：４Ｎ＿Ａｕもしくは、１％Ｐｄ＿Ａｕ、ワイヤ径：３０μｍφ〜３８μｍφ）を荷重：２５ｇ〜１２５ｇ、ＵＳ（超音波）パワー：７５〜２５５範囲、温度：２３０℃、一般的なボンディング条件下では、このように最上配線兼電極層５８によるボンディング時の変形防止効果が得られるように、最上配線兼電極層５８の膜厚を０．３μｍ以上としており、好ましくは０．７μｍ以上としている。
【００４６】
第３絶縁膜６０は、ＴＥＯＳ膜で構成されており、第２絶縁膜５７および第３コンタクト部５９の上に配置されている。第３絶縁膜６０は、最上配線兼電極層５８と同じ膜厚で構成されており、この第３絶縁膜６０に形成された溝内に最上配線兼電極層５８が埋め込まれた構造とされている。
【００４７】
Ｐ−ＳｉＮ膜６１は、パッシベーション膜に相当し、例えばＣＶＤ膜にて形成され、第３絶縁膜６０および最上配線兼電極層５８を覆うように構成されたものであり、パッド部６２が配置される部位にのみ開口部が形成された構造とされている。ここではパッシベーション膜をＰ−ＳｉＮ膜６１で構成しているが、耐湿性、絶縁性の膜であれば良い。
【００４８】
パッド部６２は、Ｐ−ＳｉＮ膜６１に形成された開口部を通じて、最上配線兼電極層５８と電気的に接続されるものである。このパッド部６２にボンディングが為されることで、半導体装置１内に形成されたＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子の各部と外部との電気的接続が図れるようになっている。
【００４９】
パッド部６２は、ヤング率が小さく、ボンディング時の衝撃にて塑性変形する材料、つまり最上配線兼電極層５８と比べてヤング率が小さな材料で構成されている。ここでは、パッド部６２は、Ａｌにより構成しているが、ヤング率が８．０×１０3ｋｇ／ｍ2以下の材料であれば良く、例えば、Ａｕ、Ａｇ、Ｐｂ、Ｓｎなどを用いることができる。このようにパッド部６２を塑性変形させることで、ボンディング時の衝撃を吸収できるようにしている。そして、このようにパッド部６２によるボンディング時の衝撃吸収効果が得られるように、ボンディングワイヤ７０をボンディングしたときにボンディングワイヤ７０と最上配線兼電極層５８の間にパッド部６２を介在してこれらが離間するように、つまりパッド部６２を貫通してボンディングワイヤ７０が最上配線兼電極層５８まで達しないようにパッド部６２の膜厚を設定しており、例えば、Ａｕワイヤ（材質：４Ｎ＿Ａｕもしくは、１％Ｐｄ＿Ａｕ、ワイヤ径：３０μｍφ〜３８μｍφ）を荷重：２５ｇ〜１２５ｇ、ＵＳ（超音波）パワー：７５〜２５５範囲、温度：２３０℃、一般的なボンディング条件下では、０．５μｍ以上から効果が現れ、１μｍ以上にて十分な効果が得られるとしている。
【００５０】
本実施形態では、最上配線兼電極層５８のうちの電極層に相当する部分およびパッド部６２にてパッド構造を構成している。これら最上配線兼電極層５８やパッド部６２がヤング率の大きな材料のみからなるようにした場合、ボンディング時の衝撃がそのまま下地に伝達されるため、層間絶縁膜クラックや素子破壊が起こる。これは、層間絶縁膜や配線層を構成する材料による衝撃吸収効果がほとんどないために生じる。逆に、最上配線兼電極層５８やパッド部６２がヤング率の小さな材料のみからなるようにした場合、ボンディング時の衝撃によって電極の塑性変形と同時に下地も塑性変形してしまい、層間絶縁膜クラックや素子破壊が起こる。このため、上層となるパッド部６２をヤング率が小さな材料とし、下層となる最上配線兼電極層５８をヤング率の大きな材料としている。
【００５１】
また、最上配線兼電極層５８およびパッド部６２は、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の素子が形成されたセル部の直上（セル部の上部）に形成され、セル部の外部に各コンタクト部５３、５６、５７や配線層５２、５５が引き回されることなく、各素子と最上配線兼電極層５８、引いてはパッド部６２が電気的に接続される構造とされている。このため、配線抵抗や寄生インダクタンスの引き下げが図れる。
【００５２】
ボンディングワイヤ７０は、Ａｕワイヤなどにより構成され、各パッド部６２に対して１本もしくは複数本が超音波振動等によるボンディングにて電気的に接続されている。図２は、各ボンディング部、つまりボンディングワイヤ７０の先端のボンディングボールとパッド部６２との接触面７１と最上配線兼電極層５８などとの関係を示したものであり、図２（ａ）は半導体装置１の上方から見たときの上記関係を示したレイアウト図、図２（ｂ）は図１の断面における上記関係を示した図である。
【００５３】
図２（ａ）に示すように、本実施形態では、各ボンディングワイヤ７０の先端のボンディングボール直下において、最上配線兼電極層５８のうちの電極層に相当する部分の外縁（具体的にはＣｕ層５８ｂの外縁）が接触面７１に対してはみ出す距離Ｌ１、Ｌ２が１μｍ以上となるように、最上配線兼電極層５８の配線幅が決められている。好ましくは、第３コンタクト部５９の外縁（具体的にはＣｕ層５９ｂの外縁）が接触面７１に対してはみ出す距離Ｌ３、Ｌ４が１μｍ以上となるようにされている。
【００５４】
以上の構成とされた本実施形態の半導体装置１により得られる効果について説明する。      
【００５５】
本実施形態の半導体装置１では、最上配線兼電極層５８がパワー素子となるＬＤＭＯＳ１０が形成されたセル部の真上に配置され、セル部中の素子と電気的に接続される最上配線層とパッド構造の一部を構成する電極層とが最上配線兼電極層５８にて兼用されるようにしている。
【００５６】
このように、最上配線兼電極層５８にて最上配線層と電極層とを兼用することにより、パワー素子の配線抵抗の低減が図れると共に、最上配線兼電極層５８における配線層に相当する部分の体積拡大による放熱効果の増大が図れ、さらに、ボンディング時のダメージが下層配線層に伝搬されることによるクラックや素子ダメージの発生を防止することが可能となる。また、最上配線層と電極層とを兼用する分、電極層を単独で形成する場合と比べて製造工程の簡略化を図ることも可能となる。さらに、半導体装置１を高温下で使用した際にボンディングワイヤ７０中のＡｕとパッド部６２中のＡｌの相互拡散層（反応層）が下層配線層に伝搬され易くなるが、最上配線兼電極層５８にてそれを防止することが可能になる。
【００５７】
したがって、接合金属材料とパッド部との電気的な接合をセル部の直上で行う場合において、製造工程の追加なく、パッド部や下層配線等のクラック、半導体素子の破壊を防止でき、かつ、配線の実効長を短くすることで、配線抵抗や寄生インダクタンスの引き下げが図れる構造の半導体装置とすることができる。
【００５８】
また、本実施形態では、最上配線兼電極層５８の表面と絶縁膜６０の表面とが準平坦となるようにしている。最上配線兼電極層５８をパターニングにより形成する場合、最上配線兼電極層５８に例えば図３に示すような段差が残ってしまい、その上にパッド部６２およびボンディングワイヤ７０を配置したときに、段差の角部５８ｃの粒界が応力によって裂け、ボンディングワイヤ７０中のＡｕとパッド部６２中のＡｌの相互拡散層（反応層）が裂けた角部５８ｃに入り込み、下層配線層に伝搬されてしまう恐れがある。しかしながら、本実施形態のように最上配線兼電極層５８の表面と絶縁膜６０の表面とが準平坦となるようにしているため、最上配線兼電極層５８のバリア性を確保でき、ＡｕとＡｌの相互拡散層が最上配線兼電極層５８に堰き止められ、下層配線に伝搬されることを防止することができる。
【００５９】
さらに、最上配線兼電極層５８を凸形状とせず、最上配線兼電極層５８の側壁面を覆われるように絶縁膜６０にて囲んだ構造としているため、ボンディング時に最上配線兼電極層５８が揺動することを防止できる。このため、下地金属との密着性の低下や層間絶縁膜５７のクラックの抑制、および、最上配線兼電極層５８を被覆するパッド部６２の薄膜化による被覆性低下の抑制が図れる構造の半導体装置とすることが可能となる。
【００６０】
図４は、最上配線兼電極層５８をＡｌで構成した場合（ケース１）と、２μｍの厚みのＣｕをスパッタで成膜しつつ、それを単にパターニングしただけで段差が残った状態で最上配線兼電極層５８を構成した場合（ケース２）と、２μｍの厚みのＣｕをメッキで成膜したのち、本実施形態のように最上配線兼電極層５８の表面が準平坦となるようにした場合（ケース３）、それぞれにおいて、製造初期時から２５０℃で１８７０ｍｉｎ放置したときのクラック発生率を調べたものである。この図に示すように、最上配線兼電極層５８の表面を準平坦にすることにより、クラック発生率を抑制でき、高温下においても最上配線兼電極層５８のバリア性を確保できていることが判る。
【００６１】
また、本実施形態では、パッシベーション膜となるＰ−ＳｉＮ膜６１で最上配線兼電極層５８のうちパッド部６２が配置される部位以外を覆うようにしている。このため、以下の効果が得られる。これについて図５を用いて説明する。
【００６２】
図５は、Ｃｕにより構成される配線が水に曝されたときの様子を示す模式図である。半導体装置１が高温高湿の環境下で使用される場合に、最上配線兼電極層５８中のＣｕがイオン化してし、水の電気分解が可能となる。このため、Ｃｕが陽極となり、隣接する電位の異なる配線が陰極となって陽極側から陰極側に向かって反応層（デンドライト）８０が伸び、最上配線兼電極層５８が隣接する配線と短絡してしまう。これに対して、本実施形態のように最上配線兼電極層５８のうちパッド部６２が配置される部位以外をＰ−ＳｉＮ膜６１にて覆っているため、反応層８０が形成されるのを抑制することが可能となる。それに加えて、最上配線兼電極層５８の表面の酸化や工場汚染を抑制できるという効果も得られる。
【００６３】
図６は、パッシベーション膜となるＰ−ＳｉＮ膜６１で最上配線兼電極層５８のうちパッド部６２が配置される部位以外を覆うようにした場合（実線）と覆わなかった場合（破線）それぞれにおいて、半導体装置１の使用電圧Ｖおよび使用温度Ｔと寿命との関係を調べたグラフである。なお、ここでいう寿命は反応層８０により最上配線兼電極層５８が隣接する配線と短絡して製品として機能しなくなる状態に至ったことを意味している。
【００６４】
この図に示されるように半導体装置１の使用電圧Ｖが低ければ使用温度Ｔが高くなったとしても要求寿命が得られるが、半導体装置１の使用電圧Ｖが高くなるに連れて使用温度Ｔが低くなっても寿命が短くなり、要求寿命が得られなくなる。このため、パッシベーション膜となるＰ−ＳｉＮ膜６１で最上配線兼電極層５８のうちパッド部６２が配置される部位以外を覆うようにすることで、半導体装置１の寿命向上を図ることが可能となる。
【００６５】
さらに、最上配線兼電極層５８をヤング率の大きな材料、パッド部６２をヤング率の小さな材料で構成し、かつ、最上配線兼電極層５８やパッド部６２の膜厚を上記した値となるようにしている。これらの理由について説明する。
【００６６】
まず、最上配線兼電極層５８の膜厚を０．７μｍ以上とし、好ましくは１μｍ以上としている。これは、以下に示す実験結果に基づくものである。図７は、第３コンタクト部５９の膜厚を１μｍ、パッド部６２の膜厚を１μｍで固定しつつ、最上配線兼電極層５８および第３絶縁膜６０の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、最上配線兼電極層５８および第３絶縁膜６０が薄いと変形抑制効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、０．３μｍになるとクラック発生率が５％以下になる程度まで効果が得られ、０．７μｍ以上、より確実には１μｍになるとクラック発生率が０％になるまで効果が得られることが確認された。このため、最上配線兼電極層５８および第３絶縁膜６０の膜厚を０．７μｍ以上、好ましくは１μｍ以上としている。
【００６７】
なお、この最上配線兼電極層５８の膜厚の上限に関しては、最上配線兼電極層５８の成膜時間などの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、最上配線兼電極層５８が５μｍの膜厚までは問題ないことを確認している。また、最上配線兼電極層５８の下層に位置する第３コンタクト部５９が本実施形態で示したＣｕ層５９ｂのようにヤング率が高いＣｕやＣｕ合金で構成されるのであれば、この第３コンタクト部５９とのトータルの膜厚により０．７μｍ以上あれば良いため、最上配線兼電極層５８のみがヤング率の高い材質で構成される場合と比べて膜厚を小さくすることができる。
【００６８】
また、パッド部６２の膜厚を０．５μｍ以上とし、好ましくは１μｍ以上としている。これは、以下に示す実験結果に基づくものである。図８は、最上配線兼電極層５８の膜厚を２μｍ、第３コンタクト部５９の膜厚を１μｍで固定しつつ、パッド部６２の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。この図に示されるように、パッド部６２が薄いと衝撃吸収効果が十分に得られないが、膜厚が厚くなるに連れてその効果が徐々に得られるようになり、０．５μｍになるとクラック発生率が５％以下になる程度まで効果が得られ、１μｍになるとクラック発生率が０％になるまで効果が得られることが確認された。このため、パッド部６２の膜厚を０．５μｍ以上、好ましくは１μｍ以上としている。
【００６９】
なお、このパッド部６２の膜厚の上限に関しては、パッド部６２の成膜時間やパッド部６２のパターニングが的確に行えるか否かなどの要因から決まると考えられるが、上記効果が得られるという意味では特に限界はない。実験によれば、パッド部６２が３μｍの膜厚までは問題ないことを確認している。
【００７０】
また、本実施形態では、ボンディング部、つまりボンディングワイヤ７０の先端のボンディングボール直下において、最上配線兼電極層５８のうちの電極層に相当する部分の外縁がボンディング部とパッド部６２との接触面に対して１μｍ以上はみ出すように、最上配線兼電極層５８の配線幅が決められている。これについて、図９を参照して説明する。図９（ａ）は、ボンディング部と最上配線兼電極層５８の位置関係による剪断応力のシミュレーション解析結果を示したものであり、図９（ｂ）は、応力解析のシミュレーションモデルを示す断面図である。
【００７１】
図９（ｂ）に示すように、応力解析は、Ｃｕで構成した最上配線兼電極層５８の上にＡｌで構成したパッド部６２を配置し、さらにこのパッド部６２上にＡｕで構成したボンディングワイヤ７０を配置して、最上配線兼電極層５８の外縁（端面）をボンディングワイヤ７０の外縁からずらし、そのずれ量に対するボンディングワイヤ７０の外縁（端面）での剪断応力を解析したものである。ただし、最上配線兼電極層５８の外縁がボンディングワイヤ７０の外縁からはみ出す方へのずれをプラス側とし、最上配線兼電極層５８の外縁がボンディングワイヤ７０の外縁よりも内側に入り込む方へのずれをマイナス側としている。
【００７２】
図９（ａ）に示すように、ずれ量が０のときに最も剪断応力が大きくなっており、ずれ量がプラスマイナスのいずれに大きくなっても剪断応力が小さくなっていくが、ずれ量がプラスの場合には大きくなればなるほど剪断応力が小さくなり、マイナスの場合には大きくなっても剪断応力が有る値から小さくならなくなる。そして、剪断応力が例えば４．８×１０5（Ｎ／μｍ2）のときがクラック発生応力とすると、ずれ量がプラス１μｍ以上、つまり最上配線兼電極層５８の外縁がボンディングワイヤ７０の外縁から１μｍ以上はみ出すと、剪断応力がクラック発生応力よりも小さくなる。したがって、最上配線兼電極層５８のうちの電極層に相当する部分の外縁がボンディング部とパッド部６２との接触面７１に対して１μｍ以上はみ出すようにしている。
【００７３】
なお、第３コンタクト部５９のサイズに関しては特に限定されるものではないが、第３コンタクト部５９が接続しようとする下層配線となる２ｎｄ配線層５５と上層配線となる最上配線兼電極層５８の交差部分を半導体装置１の上方から見たときに、その交差部分の外縁よりも第３コンタクト部５９の外縁が内側に位置するようにするのが好ましい。そして、第３コンタクト部５９の外縁（端面）とボンディング部とパッド部６２との接触面との関係についても、クラック発生率に関して図９（ａ）と同様の結果が得られ、第３コンタクト部５９の外縁がボンディング部とパッド部６２との接触面に対して１μｍ以上はみ出すようにすると好ましい。
【００７４】
続いて、本実施形態の半導体装置１の製造方法について説明する。ただし、ＳＯＩ基板２に対してＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０などの形成工程や、配線構造部５０のうちのＢＰＳＧ膜５１、第１コンタクト部５３、１ｓｔ配線層５２、第１絶縁膜５４、第２コンタクト部５６等の形成工程に関しては、従来と同様であるため、それ以降の工程に関してのみ説明する。
【００７５】
まず、第２コンタクト部５６まで形成したのち、第２絶縁膜５７における第１ＴＥＯＳ膜５７ａを成膜する。このとき、第１ＴＥＯＳ膜５７ａの膜厚を後で形成する２ｎｄ配線層５５の膜厚程度としている。そして、第１ＴＥＯＳ膜５７ａのうち２ｎｄ配線層５５の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５５ａおよびＣｕ層５５ｂを成膜したのち、第１ＴＥＯＳ膜５７ａをストッパとしたＣＭＰ研磨等を行うことにより、第１ＴＥＯＳ膜５７ａの溝内に２ｎｄ配線層５５を配置する。その後、第１ＴＥＯＳ膜５７ａおよび２ｎｄ配線層５５の表面を覆うように、シリコン窒化膜５７ｂを成膜する。
【００７６】
続いて、第２ＴＥＯＳ膜５７ｃを成膜する。このとき、第２ＴＥＯＳ膜５７ｃの膜厚を後で形成する第３コンタクト部５９の膜厚程度、例えば、１μｍ程度の膜厚としている。そして、第２ＴＥＯＳ膜５７ｃおよびシリコン窒化膜５７ｂのうち第３コンタクト部５９の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５９ａおよびＣｕ層５９ｂを成膜したのち、第２ＴＥＯＳ膜５７ｃをストッパとしたＣＭＰ研磨等を行うことにより、第２ＴＥＯＳ膜５７ｃおよびシリコン窒化膜５７ｂの溝内に第３コンタクト部５９を配置する。
【００７７】
その後、第３絶縁膜６０を成膜する。このとき、第３ＴＥＯＳ膜５９の膜厚を後で形成する最上配線兼電極層５８の膜厚程度、つまり０．５μｍ以上、好ましくは１μｍ以上の膜厚としている。そして、第３ＴＥＯＳ膜５９のうち最上配線兼電極層５８の形成予定位置にフォト・エッチング工程により溝を形成する。そして、バリアメタル５８ａおよびヤング率が大きなＣｕ層５８ｂを成膜したのち、第３絶縁膜６０をストッパとしたＣＭＰ研磨等を行うことにより、第３絶縁膜６０の溝内に最上配線兼電極層５８を配置する。これにより、第３絶縁膜６０にて囲まれた最上配線兼電極層５８が厚い膜厚で、かつ、第３絶縁膜６０の表面に対して準平坦に構成される。
【００７８】
この後、Ｐ−ＳｉＮ膜６１を形成したのち、Ｐ−ＳｉＮ膜６１のうちパッド部６２の形成予定位置に開口部を設け、その後、パッド部６２を構成するためのヤング率が小さな金属材料を成膜したのち、それをパターニングすることで、パッド部６２を形成する。その後、ボンディングワイヤ７０をボンディングして接合する。これにより、本実施形態の半導体装置１が完成する。
【００７９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、最上配線兼電極層５８が形成される階層において、ＬＤＭＯＳ１０が形成される領域とＣＭＯＳ２０やＢｉｐ３０が形成されるロジック回路領域およびロジック回路領域の各部と電気的に接続するためのパッド部が配置される場所以外に、何も配置する必要が無い残余スペースがある場合について説明する。
【００８０】
図１０は、半導体装置１の最上配線兼電極層５８のレイアウトを模式的に示した図である。ＬＤＭＯＳ１０が形成される領域とＣＭＯＳ２０やＢｉｐ３０が形成されるロジック回路領域およびロジック回路領域の各部と電気的に接続するためのパッド部６２が配置される場所以外に、残余スペース９０がある。この残余スペース９０に最上配線兼電極層５８のダミーパターン９１を形成すると共に、その最上配線兼電極層５８の上にもパッド部６２を設け、ボンディングワイヤ７０が接続されるようにし、かつ、図示しないが半導体装置１が収容されるパッケージのＰＩＮ数が許容する限り、そのＰＩＮとダミーパターンとがボンディングワイヤ７０を介して接続されるようにしている。
【００８１】
このように、残余スペース９０にも最上配線兼電極層５８のダミーパターンを形成することで、熱容量の拡大および放熱面積の拡大を図ることができ、より放熱効果を増大することが可能になる。また、このダミーパターンにもボンディングワイヤ７０が接続されるようにすることで、ボンディングワイヤ７０を放熱経路としてさらに放熱効果を高めることが可能となる。
【００８２】
さらに、残余スペース９０にも最上配線兼電極層５８のダミーパターンを形成することにより、最上配線兼電極層５８を平坦化するときの加工均一性向上を図ることも可能となる。
【００８３】
（他の実施形態）
（１）上記した実施形態では、ＳＯＩ基板２を用いて半導体装置１を製造した場合について説明したが、その他の基板、例えば１枚のシリコン基板であっても構わない。ただし、ＳＯＩ基板２の場合、絶縁膜４や埋め込み酸化膜などで構成される絶縁層９にて熱伝達が悪くなるため、上述した最上配線兼電極層５８を用いることによる放熱効果の増大が有効となる。
【００８４】
（２）上記した実施形態では、素子としてのＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０を有する半導体装置１を例として説明したが、これに限らず、他の大きな駆動電流（例えば１０アンペア以上）が要求される半導体デバイスや、他のパワーデバイスを備える半導体装置１においても、本発明を適用することができる。
【００８５】
（３）上記した実施形態では、素子として、ＬＤＭＯＳ１０、ＣＭＯＳ２０、Ｂｉｐ３０等の半導体基板中に形成された素子を用いる場合を例として説明したが、素子は半導体基板中に形成されたものに限らず、素子として、受動素子等のように、半導体基板表面上に形成された素子を用いた半導体装置１に対しても本発明を適用することができる。
【００８６】
（４）上記実施形態では、最上配線兼電極層５８の下層に位置する第３コンタクト部５９もヤング率の大きなＣｕなどで構成する場合について説明したが、ここはパッド部６２を構成する材料のようにヤング率の小さなで構成しても良い。さらに、上記実施形態では、最上配線兼電極層５８を基本的にヤング率が高いＣｕなどで構成する場合について説明したが、バリアメタル５８ａのように最上配線兼電極層５８の側壁に位置する部分に関してはヤング率の小さな材料で構成されていても良い。
【００８７】
（５）上記実施形態では、ボンディングワイヤ７０によりパッド部６２への電気的接続を行う場合について説明したが、金属バンプにより行うようにしても良い。この場合には、金属バンプとパッド部６２との接触面の外縁を基準として、最上配線兼電極層５８の外縁や第３コンタクト部５９の外縁がはみ出すようにすれば良い。
【００８８】
（６）上記第１、第２実施形態では、最上配線兼電極層５８が絶縁膜６０と準平坦としているが、準平坦とは完全にフラットになる場合の他、絶縁膜６０の表面に対して若干最上配線兼電極層５８が凹凸を有しているような状態を含む概念であることを示している。例えば、図１１（ａ）、（ｂ）は、若干最上配線兼電極層５８が絶縁膜６０に対して突出している場合と凹んでいる場合の断面図である。この図に示されるように、基本的には最上配線兼電極層５８の外縁が絶縁膜６０と一致させられているが、最上配線兼電極層５８の表面に絶縁膜６０の表面から突出したり凹んだ部分があっても、上記効果を得ることが可能である。
【００８９】
（７）さらに、上記第１、第２実施形態では、パッシベーション膜６１よりもパッド部６２を後に形成し、パッド部６２が部分的にパッシベーション膜６１よりも上層に配置される構造としている。これに対し、パッシベーション膜６１をパッド部６２の後に形成しても構わない。図１２は、パッド部６２の後でパッシベーション膜６１を形成した場合の一例を示した断面図である。パッド部６２の後でパッシベーション膜６１を形成した場合、図１２に示されるように、パッド部６２の外縁（側壁）をパッシベーション膜６１で囲むことが可能となる。パッド部６２は、上述したように、ヤング率が小さく、ボンディング時の衝撃にて塑性変形する材料で構成しているが、このような柔らかい材料の外縁をパッシベーション膜６１で囲むことにより、ボンディング時の衝撃によるパッド部６２の横移動などを防止することが可能となる。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１実施形態における半導体装置１の断面構成を示す図である。
【図２】（ａ）は半導体装置１の上方から見たときのボンディング部近傍のレイアウト図、（ｂ）は図１におけるボンディング部近傍の部分拡大図である。
【図３】最上配線兼電極層５８をパターニングにより形成したときのボンディング部近傍の拡大断面図である。
【図４】最上配線兼電極層５８の製造手法を変更して、製造初期時から高温下で放置したときのクラック発生率を調べた結果を示すグラフである。
【図５】Ｃｕにより構成される配線が水に曝されたときの様子を示す模式図である。
【図６】パッシベーション膜の有無に応じた半導体装置１の使用電圧Ｖおよび使用温度Ｔと寿命との関係を調べたグラフである。
【図７】最上配線兼電極層５８および第３絶縁膜６０の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図８】パッド部６２の膜厚を様々に変化させたときのクラック発生率を調べた結果を示したグラフである。
【図９】（ａ）は、ボンディング部と最上配線兼電極層５８の位置関係による剪断応力のＳＩＭ解析結果を示したグラフであり、（ｂ）は、ＳＩＭ解析のシミュレーションモデルを示す断面図である。
【図１０】本発明の第２実施形態における半導体装置１の最上配線兼電極層５８のレイアウトを模式的に示した図である。
【図１１】（ａ）、（ｂ）は、若干最上配線兼電極層５８が絶縁膜６０に対して突出している場合と凹んでいる場合の断面図である。
【図１２】パッド部６２の後でパッシベーション膜６１を形成した場合の一例を示した断面図である。
【符号の説明】
【００９１】
１…半導体装置１、２…ＳＯＩ基板、５０…配線構造部、５１…ＢＰＳＧ膜、５２…１ｓｔ配線層、５３…第１コンタクト部、５４…第１絶縁膜、５５…２ｎｄ配線層、５６…第２コンタクト部、５７…第２絶縁膜、５８…電極層、５９…第３コンタクト部、６０…第３絶縁膜、６１…Ｐ−ＳｉＮ膜、６２…パッド部、７０…ボンディングワイヤ、７１…接触面、８０…反応層、９０…残余スペース、９１…ダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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