(57)【要約】【課題】  デジタルデータ信号の改善されたサンプリングを提供する。【解決手段】上述した課題は、複数ビットのビットシーケンスを有するデータ信号（Ｄ１）の特性を判定する信号アナライザにおいて、第１トリガ信号（ＴＲ１、ＴＲ２）に応答し、前記データ信号（Ｄ１）から第１サンプル値（Ａ１）を取得するべく適合された第１サンプリング回路（３０）と、前記データ信号（Ｄ１）に関連付けられたクロック信号（ＣＬＫ）に応答し、前記第１トリガ信号（ＴＲ１、ＴＲ２）を供給するべく適合されたトリガ回路（６０）と、前記第１トリガ信号との関連において特定の時間レンジ内の前記データ信号のビット値（Ｂ１、Ｂ２、Ｂ３）と関連して前記第１サンプリング回路（３０）から受信した前記サンプル値（Ａ１）に基づいて信号分析を提供するべく適合された分析回路（５０）と、を有することを特徴とする信号アナライザ等により解決することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数ビットのビットシーケンスを有するデータ信号（Ｄ１）の特性を判定する信号アナライザにおいて、
第１トリガ信号（ＴＲ１、ＴＲ２）に応答し、前記データ信号（Ｄ１）から第１サンプル値（Ａ１）を取得するべく適合された第１サンプリング回路（３０）と、
前記データ信号（Ｄ１）に関連付けられたクロック信号（ＣＬＫ）に応答し、前記第１トリガ信号（ＴＲ１、ＴＲ２）を供給するべく適合されたトリガ回路（６０）と、
前記第１トリガ信号との関連において特定の時間レンジ内の前記データ信号のビット値（Ｂ１、Ｂ２、Ｂ３）と関連して前記第１サンプリング回路（３０）から受信した前記サンプル値（Ａ１）に基づいて信号分析を提供するべく適合された分析回路（５０）と、
を有することを特徴とする信号アナライザ。
【請求項２】
前記クロック信号（ＣＬＫ）に応答して第２トリガ信号（ＴＳ１、ＴＳ２）を受信し、前記第２トリガ信号に応答して前記データ信号（Ｄ１）を閾値（ＶＴＨ）と比較し、且つ、第２トリガ信号（ＴＳ１、ＴＳ２）に応答して、対応する比較の結果として前記ビット値（Ｂ１、Ｂ２、Ｂ３）を割り当てるべく適合された第２サンプリング回路（４０）を更に有する請求項１に記載の信号アナライザ。
【請求項３】
前記トリガ回路（６０）は、前記データ信号（Ｄ１）の遷移の時間領域内においてトリガパルス（ＴＲ１、ＴＲ２）を具備する前記第１トリガを供給し、且つ、信号遷移の間の領域内においてトリガパルス（ＴＳ１、ＴＳ２）を具備する前記第２トリガ信号を供給するべく適合されている請求項２に記載の信号アナライザ。
【請求項４】
前記分析回路（５０）は、遷移領域内の時間に伴う信号の大きさを規定する前記データ信号（Ｄ１）の信号エッジ（Ｅ１、Ｅ２、Ｅ３、Ｅ４）のエッジモデル（ＥＭ１、ＥＭ２）を保存し、且つ、前記エッジモデルから、第１サンプル値（Ａ１）と定義済みの遷移値の間の第１時間差（Δｔ１）を判定するべく適合されている請求項１から３までのいずれかに記載の信号アナライザ。
【請求項５】
前記定義済みの信号値は、前記エッジモデル（ＥＭ１、ＥＭ２）の時間との関連における幾何学的中心、前記エッジモデル（ＥＭ１、ＥＭ２）の大きさとの関連における幾何学的中心、及び最も確率が高い遷移ポイントの中の１つを表している請求項４に記載の信号アナライザ。
【請求項６】
前記エッジモデル（ＥＭ１、ＥＭ２）は、計測信号エッジ（Ｅ１、Ｅ２、Ｅ３、Ｅ４）の多項最良フィット曲線、１つ又は複数の線形又は多項セクションから構成されたセクションごとの曲線、及び複数の計測エッジ曲線（Ｅ１、Ｅ２、Ｅ３、Ｅ４）に基づいた曲線の中の１つを表している請求項４又は５に記載の時間インターバルアナライザ（２、２’、６）。
【請求項７】
前記第１サンプリング回路（３０）は、前記第１サンプリング値（Ａ１）をマルチビットデジタル値（Ｖ１）に変換するアナログ／デジタルコンバータ（２３、３６）を有する請求項１から６までのいずれかに記載の信号アナライザ。
【請求項８】
前記分析回路（５０）は、前記マルチビットデジタル値（Ｖ１）と前記ビット値（Ｂ１、Ｂ２、Ｂ３）を保存し、これにより、それぞれのマルチビットデジタル値（Ｖ１）に対して定義済みの数の連続ビット値（Ｂ１、Ｂ２、Ｂ３）を割り当てるべく適合されており、連続ビットの組は、対応する割り当てられたマルチビットデジタル値（Ｖ１）よりも前に発生した前記データ信号（Ｄ１）内の１つの履歴シーケンスを少なくとも部分的に表している請求項７に記載の信号アナライザ。
【請求項９】
前記分析回路（５０）は、マルチビットデジタル値（Ｖ１）をそれぞれのそれらのビット履歴に従って複数の異なるグループにソートするべく適合されており、それぞれのグループは、定義済みの数のビットのデジタルシーケンスとして表された一意のビット履歴に関連付けられている請求項８に記載の信号アナライザ。
【請求項１０】
前記データ信号（Ｄ１）内の複数の異なる信号遷移における前記第１時間差（Δｔ１）を反復的に判定し、且つ、前記第１時間差（Δｔ１）の変動の平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）をそれぞれのビット履歴について判定するべく適合されている請求項９に記載の信号アナライザ。
【請求項１１】
前記同一のビット履歴を具備する計測値のグループに関連付けられた前記第１時間差（Δｔ１）の変動分布を分析することにより、前記データ信号（Ｄ１）の非データ依存ジッタ特性を判定するべく更に適合されている請求項９又は１０に記載の信号アナライザ。
【請求項１２】
前記判定された平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を考慮することによって異なるビット履歴を具備する複数のグループに関連付けられた前記第１時間差（Δｔ１）の変動分布を分析することにより、前記データ信号（Ｄ１）の非データ依存ジッタ特性を判定するべく更に適合されている請求項１０に記載の信号アナライザ。
【請求項１３】
前記第１サンプリング回路（３０）によって得られた第１サンプル値に基づいて第１時間差値（Δｔ１、Δｔ２、Δｔ３）のシーケンスを判定し、前記対応する第１時間差値の前記ビット履歴に関連する前記平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）をそれぞれの第１時間差値（Δｔ１、Δｔ２、Δｔ３）から減算することによって補正済みのシーケンス（Δｔ１’、Δｔ２’、Δｔ３’）を判定し、前記補正済みのシーケンスの時間から周波数への変換を提供し、且つ、対応するスペクトル内において個別のライン（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６）を検出するべく更に適合されている請求項１０に記載の信号アナライザ。
【請求項１４】
実際のビットに影響を与えるいくつかの先行する連続ビットを判定し、且つ、それらから前記定義済みの数の連続ビット値を判定するために、前記第１時間差値（Δｔ１）を分析するべく更に適合されている請求項８から１３までのいずれかに記載の信号アナライザ。
【請求項１５】
前記定義済みの数のビットを第１値に設定し、異なるビット履歴に関連付けられた平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を導出し、選択された平均値の間の時間距離（ＴＤ１、ＴＤ２、ＴＤ３）を分析し、且つ、前記時間距離が定義済みの最大値を超過している場合に、前記ビットの数を増分するべく更に適合されている請求項１４に記載の信号アナライザ。
【請求項１６】
前記制御回路（６０）は、第１信号遷移（Ｅ１、Ｅ３）の第１領域内の第１トリガパルス（ＴＲ１）と、前記第１データ信号（Ｄ１）の１つ又は複数のビットサイクルだけ前記第１トリガパルス（ＴＲ１）に対して遅延している第２トリガパルス（ＴＲ２）と、を有する第１トリガ信号を生成するべく更に適合されており、前記分析回路（５０）は、第１及び第２トリガパルスのペア（ＴＲ１、ＴＲ２）に関連付けられたサンプル値のペア（Ａ１、Ａ２）に基づいて前記第１データ信号（Ｄ１）の信号遷移間における時間インターバル値（ＴＭ１、ＴＭ２）を判定するべく更に適合されている請求項１から１５までのいずれかに記載の信号アナライザ。
【請求項１７】
前記制御回路（６０）は、第１トリガパルス（ＴＲ１）と、前記第１データ信号（Ｄ１）の信号遷移の持続時間以下となるように選択された定義済みの時間距離だけ前記第１トリガパルス（ＴＲ１）に対して遅延している第２トリガパルス（ＴＲ１’）と、を有する第１トリガ信号を生成し、対応する第１サンプル値のペア（Ａ１、Ａ１’）を取得し、且つ、更なる分析のために、それぞれのペアから最も有意なサンプル値をそれぞれ選択するべく更に適合されている請求項１から１６までのいずれかに記載の信号アナライザ。
【請求項１８】
複数ビットのシーケンスを有するデータ信号（Ｄ１）の特性を判定する方法において、
前記データ信号（Ｄ１）に関連付けられたクロック信号（ＣＬＫ）に応答し、第１トリガ信号（ＴＲ１、ＴＲ２）を供給する段階と、
前記第１トリガ信号（ＴＲ１、ＴＲ２）に応答し、前記データ信号（Ｄ１）から第１サンプル値（Ａ１）を供給する段階と、
前記第１トリガ信号との関連において特定時間レンジ内の前記データ信号のビット値（Ｂ１、Ｂ２、Ｂ３）と関連して前記第１サンプル値（Ａ１）に基づいて信号分析を提供する段階と、
を有することを特徴とする方法。
【請求項１９】
データキャリア上に保存されており、コンピュータなどのデータ処理システム上において稼動した際に、請求項１８に記載の方法の実行を制御することを特徴とするソフトウェアプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータ信号のサンプリングに関するものである。
【背景技術】
【０００２】
高速デジタル回路の過渡的な振る舞い（即ち、論理０から論理１への（並びに、この逆方向の）遷移）の特徴判定は、この種の回路の設計及び製造にとって、益々、その重要度を増している。タイミングの問題は、単一の伝送誤りや通信システム全体の一時的な（又は、場合によっては、永久的な）機能休止を引き起こす可能性を有しており、回避しなければならない。
【０００３】
デジタル回路の標準的な特徴判定法の１つが、所謂、ビット誤り率（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｉｏ：ＢＥＲ）、即ち、対象であるビットの合計数に対する誤りビットの比率である。このために、定義済みのサンプルポイントにおいて、受信デジタルデータ信号を反復的にサンプリングし、予想信号と応答信号を比較するための閾値と、（例えば、クロック信号（これは、通常、刺激信号を生成するためのシステムクロック、或いは、これから又は応答信号から導出されるクロック信号である）の対応する遷移との関連における）相対時間と、により、それぞれのサンプリングポイントを判定している。
【０００４】
デジタルデータ信号の特性を判定する更なる技法は、この種の信号の所謂サンプリングオシロスコープによるリアルタイムサンプリング又はこれと等価なサンプリングである。この場合には、トリガ信号との関連においてサンプルを特定の時間遅延に対してターゲット設定している。信号内におけるエッジの位置を判定するべく、このようにターゲット設定された時間における信号値を判定し、且つ、この信号値を事前に定義されている（又は、取得されている）エッジモデルに対してフィッティングすることにより、このエッジの位置を判定している。この種の計測値は、出願人であるＡｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社が提供しているＡｇｉｌｅｎｔ  ８６１００  Ｓｅｒｉｅｓデジタルサンプリングオシロスコープなどの適切なデジタルオシロスコープによって判定可能であり、Ａｇｉｌｅｎｔ  ８６１００  Ｓｅｒｉｅｓオシロスコープは、２０ピコ秒未満の立ち上がり及び立ち下がり時間を有するエッジを具備した高速デジタルデータ信号をサンプリングすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デジタルデータ信号の改善されたサンプリングを提供することが本発明の目的である。この目的は、独立請求項によって解決されている。好適な実施例は、従属請求項に示されている。
【課題を解決するための手段】
【０００６】
本発明の実施例によれば、複数ビットのシーケンスを有するデジタルデータ信号のデジタルエッジ又は遷移タイミングを判定する信号アナライザが提供されている。このデータ信号は、仕様に従って試験する対象である被検装置（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：ＤＵＴ）から供給可能であろう。本発明は、「高速デジタル信号内の信号エッジは、有意な遷移持続時間を示す」という洞察に基づいている。エッジを正確且つタイムリーに検出するべく、エッジの形状に関する知識により、このような遷移領域内において信号をサンプリングし、サンプリングされた値を既知のエッジ形状に対してフィッティングすることが可能である。このようなアナライザをアンダーサンプリングオシロスコープ（即ち、サンプリング対象の信号のデータレートを下回るサンプリングを具備したオシロスコープ）に内蔵することにより、信号エッジのタイミングの正確な判定が可能となる。
【０００７】
従って、このアナライザは、データ信号のデジタル的な大きさのレベル（Ｌｏｗレベル及びＨｉｇｈレベル）間における信号の遷移の特徴を判定するための１つ又は複数のエッジモデル（例えば、立ち上がりエッジ及び反転された立ち下がりエッジが類似している場合には、１つの一意のエッジモデル、さもなければ、それぞれ、１つの立ち上がりエッジモデルと１つの立ち下がりエッジモデル、或いは、異なるビット履歴用の複数のエッジモデル）を保存、生成、又はこれにアクセスしている。エッジモデルは、データ信号の時間に伴う予想信号レベルを規定している。このエッジモデルを検出された信号値に対してフィッティングすることにより、検出された信号値とタイミング基準値又は事前に定義されているエッジ値（この事前に定義されているエッジ値は、例えば、ＬｏｗレベルとＨｉｇｈレベルの間の５０％の大きさレベルにおける（又は、エッジの開始時点とエッジの終了時点の間の中間時間における）エッジの中央の大きさを表現可能であろう）の大きさにおける差を時間差値に変換する。この時間差値をトリガ信号に関連付けることにより、信号エッジの正確な位置を判定することができる。
【０００８】
エッジモデルのタイミング基準値は、ＬｏｗレベルとＨｉｇｈレベルの間の任意の値であってよく、例えば、それらのレベル間の中央における５０％のレベル、又はエッジモデルの幾何学的中心におけるもの、及び／又は最も確率の高い遷移点におけるものなどであってよい。
【０００９】
エッジモデルは、計測された信号エッジの多項最良フィット曲線として定義可能であろう。エッジモデルは、１つ又は複数の線形又は多項セクションから構成されたセクションごとの曲線として表現可能であろう。従って、これらのエッジモデルは、信号値から時間値を生成する数学式又はアルゴリズム、そのエッジモデルの曲線値及び時間値の複数のペアを有する表、又はアルゴリズムとデータ間における任意の混合物として保存可能であろう。
【００１０】
一実施例においては、本アナライザは、データ信号のエッジ領域（これは、遷移領域とも呼ばれる）内に好ましくは配置されている複数のトリガパルスを示す第１トリガ信号に応答し、データ信号から第１サンプル値を取得するアナログサンプリング回路と、データ信号に関連付けられたクロック信号に応答し、第１トリガ信号を供給するトリガ回路と、第１トリガ信号と関連する特定の時間レンジ内においてデータ信号のビット値と関連して第１サンプリング回路から受信したサンプル値に基づいて信号分析を提供する分析回路と、を有している。
【００１１】
好ましくは、サンプリングの時点は、そのデータ信号に関連付けられたクロック信号に従って判定される。従って、これらの時点は、定義されている（但し、少なくとも時間に伴う有意な信号値の変化を示す領域内の）エッジポイントに近接するように選択されている。
【００１２】
ビット値が予め判明している場合には、ビット値は、ビット値を保存しているメモリから直接的に受領可能であろう。或いは、この代わりに、信号アナライザは、ビットシーケンスを検出するデジタルサンプリング回路を更に有している。このデジタルサンプリング回路は、好ましくは、ビットの中央領域内の（即ち、データ信号のデータアイの中心部内の、即ち、信号の遷移間の領域内の）複数の連続する第２トリガ時点においてデータ信号をサンプリングし、データ信号のビットシーケンスを再生成し、且つ、これらの第２の値を分析回路に供給している。分析回路は、第１及び第２値の両方に基づいて信号分析を提供することになる。
【００１３】
デジタルサンプリング回路により、遷移よりも先行するいくつかのビット（ビット履歴）と（少なくとも１つの）後続のビットを表すいくつかの第２の値が、アナログサンプリング回路によってサンプリングされた遷移値を表す第１値と共に保存される。
【００１４】
更なる実施例においては、データ信号を閾値と比較し、後続のトリガポイントにおいて、この比較結果に応じて２つのビット値の中の１つを（例えば、比較結果が否定的である場合には、「０」値を、そして、比較結果が肯定的である場合には、「１」値を）割り当てることにより、データ信号のビットシーケンスを判定している。
【００１５】
従って、クロック信号に応答して第２トリガ信号を受信し、第２トリガ信号のトリガポイントにおいてデータ信号を閾値と比較するべく、第２サンプリング回路が提供されている。第２トリガ信号のトリガパルスは、好ましくは、信号の遷移間の領域内（実質的に所謂データアイの中央）に配置されている。
【００１６】
更なる実施例においては、アナログサンプリング回路は、サンプル及び保持回路（又は、追跡及び保持回路）と、アナログ／デジタルコンバータと、を有している。サンプル及び保持回路は、第１トリガ信号を受信し、対応する第１トリガ時間においてそれぞれデータ信号のアナログ値（例えば、アナログ電圧）を供給し、且つ、この値を特定量の時間にわたってそれぞれ保存している。アナログ／デジタルコンバータは、受信したアナログ値を（例えば、１２ビットデータ又は１６ビットデータとして表現された）マルチビットデジタル値に変換している。
【００１７】
更なる実施例においては、複数のエッジについて時間差の計測を反復している。データ信号が試験シーケンスの複数の反復（例えば、定義されているビットパターンの１０００回の反復）を有している場合には、ビットパターンは、線形フィードバックシフトレジスタ回路によって生成された擬似ランダムビットシーケンスであるか、又は複数の周波数成分を含むと共にタイミング試験用に好適な任意のその他のパターンであってよかろう。
【００１８】
これらの計測値から、データ信号のジッタ特性を導出することが可能である。同一のビット履歴を具備したビット時間インターバル（例えば、反復ビットパターン内のそれぞれ同一の位置におけるビットインターバル）の計測のみを実行する場合には、このような平均値の差は、データ依存ジッタを除外したジッタ成分を表している。
【００１９】
更なる実施例においては、実際の遷移に対する以前のビットの影響の深度と関連して（即ち、ビット履歴の影響と関連して）、データ信号を分析している。この影響は、先行するビットの数として表現可能である。分析対象である遷移との関連において、デジタルサンプリング回路から供給される定義済みの数のデジタル値のシーケンスを収集する（即ち、それぞれの第１（マルチビット）サンプル値を（ビット履歴とも呼ばれる）第２サンプルの特定のシーケンス（単一ビット値）に割り当てている）。
【００２０】
実際の遷移に影響を与えているいくつかの先行する連続ビットを判定するべく（即ち、実際の遷移に対する以前のビットの影響の深度を判定するべく）、反復的な計測によるサンプリング値を、それらのビット履歴に従ってソート及びビニングしている（例えば、それぞれが３ビットのシーケンスの１つの履歴に関連付けられている８つの異なるグループにビニングしている）。このようなビニングは、クロック信号との関連において異なる平均値を示す限り、更に長い履歴に更に拡張される。
【００２１】
更なる実施例においては、定義済みの履歴（即ち、データ信号の定義済みのビットシーケンス）が検出されるという条件に基づいてトリガ信号を生成することにより、非データ依存ジッタ特性を判定するべく信号分析を実行している。
【００２２】
影響がいくつかのｎビットに対して限定されていると判明した場合には、特定のｎビットのシーケンスを検出し、このパターンのそれぞれの発生ごとにトリガすることにより、データ依存ジッタを除外したジッタ判定を実行することが可能であろう。これは、長いビットシーケンスが使用されており、すべてのエッジ位置の分析に長時間を要することになる場合に、特に有利である。
【００２３】
或いは、この代わりに、ランダムなタイミングポイントにおいてサンプリングを実行することも可能であり、これにより、（実際のエッジ値を表している）第１サンプル値と（データ信号のビットを表している）第２サンプル値を相互の関係と共に保存している。事後処理において、特定数の先行するビットとの関連において、第１サンプル値を異なるビン内にソートしている。
【００２４】
更なる実施例においては、分析回路は、例えば、時間／信号値のペアの表として構成されたデジタル値の観点における又はデータ値を供給するアルゴリズムの観点における１つ又は複数のエッジモデルを保存する処理ユニットを有している。更には、コンピュータのデジタル計算により、前述の時間差を判定している。このようなモデル及びアルゴリズムは、ソフトウェアプログラム内に保存可能であろう。
【００２５】
更なる実施例においては、エッジの間（即ち、デジタルデータ信号の立ち上がりエッジとこれに隣接する立ち下がりエッジの間、立ち上がりエッジとこれに隣接していない立下りエッジの間、２つの立ち上がりエッジの間、２つの立ち下がりエッジの間、又はそれぞれ異なるデータ信号の２つのエッジの間）における時間インターバル分析を提供しており、これにより、それぞれの信号エッジごとに、サンプル値を取得している。この結果、第１信号サンプルと定義済みの信号値間の第１時間差と、第２信号サンプルと定義済みの信号値間の第２時間差を判定する。対応するトリガパルスの既知の時間差と第１及び第２時間差に基づいて、エッジ間における時間インターバルを判定することが可能である。
【００２６】
更なる実施例においては、複数の類似した時間インターバル（例えば、リターンツーゼロ時間インターバルの変動を判定する場合には、１ビットサイクルの一部、サイクルツーサイクル時間変動を判定する場合には、１ビットサイクル、或いは、複数のビットサイクルの変動を判定するためには、複数のビットサイクル）について、時間差の計測を反復している。データ信号が試験シーケンスの複数の反復（例えば、定義済みのビットパターンの１０００回の反復）を有している場合には、ビットパターンは、線形フィードバックシフトレジスタによって生成された擬似ランダムビットシーケンスであるか、又は複数の周波数成分を含むと共にタイミング試験用に好適な任意のその他のパターンであってよかろう。
【００２７】
これらの計測値から、データ信号のジッタ特性を導出することが可能である。時間に伴う第１及び第２時間差の分布関数をそれぞれ判定し、平均値をそれぞれ判定し、且つ、両方の平均値間の差を判定することにより、第１ジッタ特性を導出することが可能である。
【００２８】
同一のビット履歴を具備したビット時間インターバル（例えば、反復されるビットパターン内のそれぞれ同一の位置におけるビットインターバル）の計測のみを実行する場合には、このような平均値の差は、データ依存ジッタを除外したジッタ成分を表している。時間に伴う第２時間差と第１時間差の、差の分布関数を判定することにより、更なるジッタ成分を導出することが可能である。この分布をデータ信号のすべてのビットサイクル（又は、ｎ個のビットサイクル）について判定した場合に、この分布の幅（即ち、最小及び最大値）は、データ依存ジッタ及びランダムジッタを含む全体的なサイクルツーサイクルジッタを表している。この分布を同一のビット履歴を具備したビット時間インターバルについて実行した場合には、この幅は、ランダム及び周期的サイクルツーサイクルジッタを表している。
【００２９】
更なる実施例においては、分析回路は、例えば、時間／信号値のペアの表として構成されたデジタル値の観点における又はデジタル値を供給するアルゴリズムの観点における１つ又は複数のエッジモデルを保存する処理ユニットを有している。更には、コンピュータのデジタル計算により、前述の時間差を判定している。このようなモデル及びアルゴリズムは、ソフトウェアプログラム内に保存可能であろう。
【００３０】
前述の方法における１つの制限は、遷移領域を有するように信号をトリガするべく、トリガ時点を選択しなければならないという点にある（この理由は、さもなければ、保存されているモードに対する値のフィッティングが実行不可能となるためである）。トリガ信号を配置可能なトリガの時間レンジを改善するべく、遷移領域の時間幅（即ち、遷移時間）を増大することが可能であろう。このために、線形の位相応答を有するフィルタをデータ入力とサンプリング回路の間に接続することが可能であろう。このフィルタは、データ信号のジッタ特性に影響を与えることなしに、信号エッジの（絶対）勾配を低減する。
【００３１】
更なる実施例においては、複数のトリガ信号を互いに対して定義済みの距離に配置することにより、トリガ時間インターバル計測レンジを拡張している。この距離は、好ましくは、単一遷移の計測又はトリガ時間レンジに等しくなるように選択されている。これにより、結果的に得られる計測レンジはトリガ信号の数によって乗算可能である。
【００３２】
更なる実施例においては、複数のサンプル経路を有する拡張されたサンプリング回路が提供されており、複数のサンプル経路のそれぞれは、サンプル及び保持回路とアナログ／デジタルコンバータを有している。サンプリング対象のデータ信号がそれぞれ１つのサンプル及び保持回路に供給されている。更には、クロック信号に応答して複数の連続トリガ信号を生成するべく、トリガ制御回路も提供されている。トリガ信号がサンプル及び保持回路のそれぞれのトリガ入力に供給されている。サンプル及び保持回路の出力は、それぞれのアナログ／デジタルコンバータに接続されている。アナログ／デジタルコンバータによって生成された対応するデジタル値は、分析回路に供給されており、この分析回路は、更なるエッジのフィッティング用に最も有意な値（即ち、「Ｌｏｗ」又は「Ｈｉｇｈ」信号レベルに近接していない又は等しくない値）を選択することが可能であろう。
【００３３】
或いは、この代わりに、拡張されたデジタルトリガ回路は、サンプル及び保持回路及びアナログ／デジタルコンバータを有する１つのサンプル経路のみを有することも可能であろう。サンプリング対象のデータ信号がサンプル及び保持回路に供給されている。更には、クロック信号に応答して複数の後続のトリガ信号を生成するべく、トリガ制御回路が提供されている。トリガ信号がサンプル及び保持回路に供給されている。サンプル及び保持回路は、それぞれのトリガ信号に応答して複数のアナログサンプル値を生成している。これらのトリガ信号は、１つのアナログ／デジタルコンバータに、或いは、（例えば、前段の高速スイッチング可能な転送ゲートにより、サンプル及び保持回路の出力に対してスイッチングされる）複数のアナログ／デジタルコンバータに供給可能であろう。前の実施例と同様に、分析回路が、更なる処理のために、アナログ値を受信している。
【００３４】
更なる実施例においては、前述のエッジ間における時間インターバルを導出するべく、関心の対象である２つの信号エッジをサンプリングする時間インターバルアナライザは、それぞれのエッジサンプルごとに、前述の拡張された計測を適用することが可能であろう。この結果、例えば、計測レンジを複製するべく、４つの対応するトリガ信号を１つ又は複数のサンプル及び保持回路に供給している。４つのアナログ値を受信している分析回路は、それぞれのエッジごとに、更なる処理の対象である１つの値を選択することが可能であろう。この選択された値から、前述のように、第１時間差及び第２時間差を判定することが可能であろう。
【００３５】
或いは、この代わりに、前述の実施例のサンプル及び保持回路を、所謂追跡及び保持回路によって置換することも可能であろう。
【００３６】
本発明の実施例は、１つ又は複数の適切なソフトウェアプログラムによって部分的又は全体的に実施又はサポート可能であり、これらのソフトウェアプログラムは、任意の種類のデータキャリア上に保存又はこれによって提供可能であり、且つ、任意の適切なデータ処理ユニット内において及びこれによって実行可能であろう。
【発明を実施するための最良の形態】
【００３７】
添付の図面との関連において、実施例に関する以下の更に詳細な説明を参照することにより、本発明の実施例のその他の目的及び付随する利点の多くについて、容易に理解することができると共に、その理解を深めることができよう。実質的に又は機能的に等価又は類似した特徴には、同一の参照符号が付与されている。
【００３８】
図１は、入力バッファ３１を有し、且つ、入力データ信号Ｄ１をアナログサンプリング経路３０及びデジタルサンプリング経路４０に供給する信号アナライザのブロックダイアグラムを示している。アナログサンプリング経路３０は、第１サンプル及び保持回路３２（これは、アナログ値サンプル及び保持回路３２とも呼ばれる）と、アナログ／デジタルコンバータ３６と、を有している。サンプル及び保持回路３２の出力は、アナログ／デジタルコンバータ３６の入力に接続されている。アナログ／デジタルコンバータ３６の出力は、信号分析回路５０の第１入力に接続されている。又、ここには図示されていない供給源から（例えば、データ信号Ｄ１から回復されたデジタルデータ信号Ｄ１を供給するデータ供給源から供給されるか、又は独立したクロックによって生成される）クロック信号ＣＬＫと、分析回路５０からのトリガ制御信号ＴＣと、を受信するトリガ回路６０も提供されている。トリガ回路６０は、第１トリガパルスＴＲ１をサンプル及び保持回路３２のトリガ入力に供給しており、且つ、コンバータトリガパルス又は制御信号ＣＣをアナログ／デジタルコンバータ３６に対して更に供給しており、この場合に、これらのトリガ信号間の時間差は、時間に伴ってキャプチャされた値を保持するサンプル及び保持回路３２の能力に応じて選択されている。
【００３９】
分析対象であるデータ信号Ｄ１は、入力バッファ３１に供給されており、この入力バッファは、対応するバッファリング済みの信号をサンプル及び保持回路３２のデータ入力に供給しており、サンプル及び保持回路３２は、第１トリガパルスＴＲ１を受信した時点において実際のデータ信号値Ａ１をサンプリングしている。このアナログ値（これは、特定の電圧レンジ内のアナログ電圧として表現可能であろう）は、特定の時間にわたって保存されている。アナログ／デジタルコンバータ３６は、受信したアナログ値を（例えば、１２ビットデータ又は１６ビットデータＶ１として表現される）マルチビットデジタル値に変換している。このデジタルデータ値は、前述の更なるエッジフィッティングのために、分析回路５０に供給されている。
【００４０】
分析回路５０は、信号エッジ（例えば、データ信号のデジタル的な大きさレベルの間の立ち上がりエッジ及び立ち下がりエッジ）の特徴を判定するための１つ又は複数のエッジモデルを保存している。このエッジモデルは、デジタル信号Ｄ１の時間に伴う予想信号値を規定している。このようなエッジモデルは、特定の時間分解能を有する複数の（マルチビット）デジタルデータ（例えば、１２ビットデータ又は１６ビットデータ）の形態において保存可能であろう。或いは、この代わりに、エッジモデルは、例えば、最も確率の高いエッジの多項最良フィット曲線あるいは１つ又は複数の線形又は多項セクションから構成された（時間又は大きさの）セクションごとの曲線として保存することも可能である。このデータは、時間インターバルアナライザの一部である（又は、これからアクセス可能である）メモリ又はデータベース内に保存可能であろう。
【００４１】
前述のエッジモデル及び検出信号を互いにフィッティングすることにより、前述の検出信号値と事前に定義されている信号値間の大きさの差を、時間差の値に変換することが可能である。事前に定義されている信号値は、一例として、「Ｌｏｗ」ビット信号レベルと「Ｈｉｇｈ」ビット信号レベルの間の５０％のレベルにおける中心値である。この時間差値をクロック信号に関連付けることにより、信号エッジの正確な位置を判定することが可能である。
【００４２】
更には、複数の連続したデジタル経路トリガ時点ＴＤ１〜ＴＤ３においてデジタル信号Ｄ１から複数の第２サンプル値を取得するべく、デジタルサンプリング経路４０（これは、ビット履歴判定経路とも呼ばれる）が提供されており、この場合に、これらのトリガポイントは、好ましくは、データ信号のそれぞれビットの中央部内において等距離の時点に配置されている（即ち、これらのトリガポイントは、データアイの中央に配置されている）。
【００４３】
従って、分析回路は、比較器４１、チューニング可能な閾値電圧供給源４２、サンプリングフリップフロップ（又は、デジタルサンプル及び保持回路）４３、及びチューニング時間遅延回路４４を更に有している。比較器４１の第１入力は、（バッファリングされた）データ信号Ｄ１を受信するべく、バッファ３２に接続されており、比較器４１の第２入力は、チューニング可能な閾値電圧ＴＨをこの入力に供給するチューニング可能な閾値電圧供給源４２に接続されている。比較器４１の出力は、サンプリングフリップフロップ４３のデータ入力に接続されている。サンプリングフリップフロップ４３の出力は、データ分析回路５０に供給されている。このサンプリングフリップフロップ４３のトリガ入力は、チューニング可能な時間遅延回路４４に接続されており、このチューニング可能な時間遅延回路は、クロック信号ＣＬＫを受信すると共に、相応して遅延されたクロック信号をサンプリングフリップフロップ４３のトリガ入力に供給している。クロック信号ＣＬＫは、好ましくは、デジタル経路トリガポイントがデジタルデータ信号Ｄ１のデータアイの中央に配置されるように遅延されている。
【００４４】
比較器４１は、デジタルデータ信号Ｄ１を、例えば、「０」のビット値を表すＬｏｗ信号レベルと「１」のビット値を表すＨｉｇｈ信号レベルの間の平均（これは、５０％レベルとも呼ばれている）である一定の閾値ＴＨ、或いは、例えば、所謂ＤＦＥ（Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚａｔｉｏｎ）として適用される動的な閾値と比較している。比較器４１は、対応する比較値が閾値を下回っている場合には、第１値（例えば、Ｌｏｗ電圧レベル）を、そして、比較値が閾値ＴＨを上回っている場合には、第２値（例えば、Ｈｉｇｈ電圧値「１」）を生成する。
【００４５】
サンプリングフリップフロップ４３は、それぞれ、デジタル経路トリガポイントにおいて比較結果をサンプリングし、且つ、（分析回路５０に対してビットストリームとして供給される）デジタル時間個別比較結果Ｂ１〜Ｂ３を割り当てている。
【００４６】
一実施例においては、分析回路５０は、このビットストリーム内の事前に定義されているビットシーケンスを検出するべく、受信したビットストリームＢ１、Ｂ２、Ｂ３を継続的に分析可能であろう。このような事前に定義されているビットストリームが検出されると、即座に、分析回路５０は、フィードバック情報ＦＩをトリガ回路６０に供給する。この結果、トリガ回路６０は、次の可能な信号遷移においてトリガパルスＴＲ１を供給する。相応して導出されたデジタル値Ｖ１は、いずれも同一の定義済みのビット履歴を具備している。このような値が収集された場合に、（例えば、図３ａに関連して前述したように）複数の時間及び対応する時間遅延が重畳され、ビット履歴の長さが履歴の影響をカバーするほどに十分に長い場合には、非データ依存ジッタを判定することが可能であろう。ビット履歴の一部となるビットの数は、固定数であるか、又はユーザによって選択される選択可能な数であってよい。
【００４７】
或いは、この代わりに、ランダムなタイミングポイントにおいてサンプリングを実行することも可能であり、この場合には、（実際のエッジ値を表している）第１サンプル値と（データ信号のビットを表している）第２サンプル値を相互の関係と共に保存することになる。事後処理において、特定数の先行ビットとの関連において、第１サンプル値を異なるビン内にソートする。
【００４８】
更なる実施例においては、信号アナライザは、データ信号Ｄ１の履歴特性に従ってビットの数を自動的に判定している。
【００４９】
実際の遷移に影響を与えているいくつかの先行する連続ビットを判定するべく（即ち、実際の遷移に対する以前のビットの影響の深度を判定するべく）、本アナライザは、データ信号Ｄ１の（１つの試験シーケンス内のすべての立ち上がりエッジなどの）すべてのビット遷移（又は、ビット遷移のサブセット）の遷移値Ｖ１を継続的に判定するべく適合されている。同時に、サンプルフリップフロップ４３から受信されるデジタルビットシーケンスＢ１、Ｂ２、Ｂ３を受信し、遷移値Ｖ１に関連付けている。次いで、分析回路５０は、（事後処理段階において）、デジタル経路内においてサンプリングされた定義済みの数の先行するビットＢ１、Ｂ２、Ｂ３をアナログ経路内においてサンプリングされたそれぞれのサンプル値Ｖ１に割り当てている。
【００５０】
或いは、この代わりに、データ信号Ｄ１のビットシーケンスが判明している場合には（換言すれば、データ信号Ｄ１が基本的に判明している場合には）、デジタルサンプリングを伴うことなしに、サンプリングされた値Ｖ１にそのシーケンスを直接割り当てることが可能であろう。
【００５１】
更には、この代わりに、同期化（即ち、既知のデータ信号Ｄ１のシーケンス部分とサンプリングされたデジタルシーケンスのマッチングの検出）と、アナログサンプリング回路との時間相関を実行するべく、サンプリング済みのデジタルシーケンスを使用することも可能であろう。この結果、分析回路５０は、トリガ制御信号ＴＣをトリガ回路６０に供給することが可能であろう。
【００５２】
データ依存ジッタを伴うことなしに（即ち、ビット履歴の影響を伴うことなしに）ジッタ特性を計測するべく、反復的なビットシーケンスを有するデータ信号を供給すると共に、それぞれのビットシーケンスとの関連において同一の位置において、この信号をそれぞれ反復的にトリガすることが可能である。この方法においては、１回の反復当たりに１回の計測しか許容されていないことから、全体的な計測時間が、ビットシーケンスの長さに伴って増大することになる。短い試験時間を具備することが多くの場合に必要である（又は、少なくとも望ましい）ことから、この方法において可能であるのは、前述の例に対応する１５ビット程度の短いビットシーケンス（例えば、ＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｔ  Ｓｅｑｕｅｎｃｅ）のみである。
【００５３】
実際のビットに対する以前のビットの影響は、ＤＵＴ回路の低域通過特性（即ち、内部伝送ラインや増幅器出力段など）の結果としてもたらされる可能性があろう。伝送ラインの長さ、特定の特性、及びデータ速度に応じて、このような影響は、時間的に限れられており、換言すれば、実際のデータ信号値に対する影響を具備することになるのは、限られた数の以前のビットのみである。
【００５４】
従って、更なる実施例においては、実際のビットに対する以前のビットの影響の深度に関連して（換言すれば、ビット履歴の影響に関連して）データ信号を分析している。この影響の深度は、先行ビットの数として表現可能である。非データ依存ジッタを判定するべく、同一の限られたビット履歴を具備した（即ち、同一の先行するｍ個のビットのシーケンスを具備した）複数の遷移において、データ信号をトリガすることになる（ここで、ｍは、影響の深度を表現している）。この結果、試験時間の増大を伴うことなしに、長い反復的な試験パターンが使用可能である。更には、この結果、非反復的なデータ信号を使用することも可能である。
【００５５】
或いは、この代わりに、データ信号のデータコンテンツ（即ち、ビットシーケンス）に関連付けられないタイミングポイント（好ましくは、等距離の時点）においてアナログサンプリングを実行することも可能であり、この場合には、１つ又は複数のアナログ／デジタルコンバータの変換時間以上になるように、距離を選択することが可能であろう（例えば、データ信号の２００ビットサイクルの距離）。分析回路５０内に（又は、これにより）、対応する第１サンプル値Ｖ１及びＶ２及び第２サンプル値Ｂ１、Ｂ２、Ｂ３、．．．を相互の関係と共に保存する。事後処理において、そのビット履歴との関連において、第１サンプル値を異なるビンにソートする。
【００５６】
図４は、ビット履歴として適当であるビットの数を判定するための原理を示している。左側の第１行Ｈ０内には、立ち上がりエッジを有する遷移を示す２つのビットである「０１」のビットシーケンス（即ち、「０」から「１」への遷移）が示されている。左側の第２行（これは、第１履歴レベルＨ１とも呼ばれる）内には、３ビットの２つのビットシーケンス「００１」及び「１０１」が示されている。このレベルの第１のシーケンス「００１」は、先行するビット「０」に、上の行のシーケンス「０１」を加えたものに等しい。このレベルの第２のシーケンス「１０１」は、先行するビット「１」に、上の行のシーケンス「０１」を加えたものに等しい。このレベルの右側には、これらのシーケンスのそれぞれについて、クロック信号との関連において、複数の計測の結果であるエッジ時間の分布Ｄ００１及びＤ１０１が示されている。両方の分布Ｄ００１及びＤ１０１の平均値の差が第１時間距離ＴＤ１として示されている。この時間距離は、データ信号Ｄ１のエッジタイミングに対する第１先行ビットの依存性を示している。
【００５７】
左側の第３行（これは、第２履歴レベルＨ２とも呼ばれる）内には、４ビットの４つのビットシーケンス「０００１」、「１００１」、「０１０１」、及び「１１０１」が示されている。このレベルの第１シーケンス「０００１」は、先行するビット「０」に、上の行の第１シーケンス「００１」を加えたものに等しい。このレベルの第２のシーケンス「１００１」は、先行するビット「１」に、上の行のシーケンス「００１」を加えたものに等しい。このレベルの第３のシーケンス「０１０１」は、先行するビット「０」に、上の行の第２のシーケンス「１０１」を加えたものに等しい。このレベルの第４シーケンス「１１０１」は、先行するビット「１」に、上の行の第２シーケンス「１０１」を加えたものに等しい。このレベルの右側には、基準信号との関係において、複数の計測の結果である４つの異なる履歴におけるエッジ時間の分布Ｄ００１、Ｄ１００１、Ｄ０１０１、及びＤ１１０１が示されている。分布Ｄ０００１及びＤ１００１の平均値の差が第２時間距離ＴＤ２として示されている。この時間差は、データ信号Ｄ１のエッジタイミングに対する第２先行ビットの依存性を示している。定性的に描かれているが、この時間距離ＴＤ２は、第１時間距離ＴＤ１よりも小さい。完全性を期すべく、この同一の時間差の計測を第３及び第４のシーケンスについて実行することも可能であることを付言しておく。
【００５８】
左側の第４行（これは、第３履歴レベルＨ３とも呼ばれる）内には、５ビットを有する８つのシーケンスの中の模範的な２つのビットシーケンス「００００１」及び「１０００１」が示されている。このレベルの第１シーケンス「００００１」は、先行するビット「０」に、上のレベルの第１シーケンス「０００１」を加えたものに等しい。このレベルの第２シーケンス「１０００１」は、先行するビット「１」に、上の行の第１シーケンス「０００１」を加えたものに等しい。このレベルの右側には、この行に示されている最初の２つのシーケンスを例示するべく、時間基準との関係において、複数の計測の結果である対応する履歴におけるエッジ時間の最初の４つの分布Ｄ００００１、Ｄ１０００１、Ｄ０１００１、及びＤ１１００１が示されている。両方の分布の平均値の差が第３時間距離ＴＤ３として示されている。この時間差は、データ信号Ｄ１のエッジタイミングに対する第３先行ビットの依存性を示している。定性的に描かれているが、この時間距離ＴＤ３は、第２時間距離ＴＤ２よりも小さい。尚、この場合にも、完全性を期すべく、この同一の時間差の計測を、ここには示されていない第３及び第４、第５及び第６、及び第７及び第８のシーケンスについても実行可能であることを付言しておく。
【００５９】
この第４履歴レベルの履歴分離の結果として、平均エッジ時間Ｍ１、Ｍ２、Ｍ３、Ｍ４、．．．が、対応するエッジ時間分布の平均値として得られる。
【００６０】
従って、ビット履歴の深度を判定するための単純アルゴリズムは、次のように進行可能であろう。
【００６１】
第１計測ランにおいて、特定数の遷移の計測（例えば、１０２４個のサンプル）を実行する。対応するタイミング結果をそのビット履歴に基づいて別個のビン内に保存する。第１履歴レベルにおいて、タイミング結果を第１先行ビットの値に基づいてビニングする。これにより、計測サンプルを２つのビン００１及び１０１内にソートする。それぞれのビンごとに、分布の平均値を判定し、対応する第１時間距離ＴＤ１を既定の（十分に小さい）最大時間と比較する。第１時間距離ＴＤ１が既定の最大時間を上回っていない場合には、影響の深度が１ビットであるものと予想される。そうではなく、第１時間距離ＴＤ１が既定の最大時間を上回っている場合には、タイミング結果を第２履歴レベルＨ２の４つのビン０００１、１００１、０１０１、及び１１０１内にソートする。この場合にも、このレベルより上のレベルの１つのビン（例えば、ビン００１）（及び／又は、ビン０１０１及び１１０１の平均値）に由来する（例えば、ビン０００１、１００１の平均値などの）２つの平均値の間の第２時間距離ＴＤ２を、事前に定義されている最大時間と比較する。この段階で、第２時間距離ＴＤ２が既定の最大時間を上回っていない場合には、影響の深度は、２ビットであるものと予想される。さもなければ、このアルゴリズムを更なる履歴レベルについて同一の方式で継続することになる。
【００６２】
対応するエッジタイミングの適切な分布を入手するには十分な数の結果が必要であるため、計測値をソートするためのビンの数は、第１ランにおいて取得される限定された数の計測値に起因して、限定されることになる（例えば、１０２４個の計測値の場合には、このアルゴリズムは、第３履歴レベルにおいて停止可能であり、それぞれのビンは、平均で１２８個の計測値を具備することになる）。対応する時間差が特定の履歴レベル（例えば、１０２４個の値における第３履歴レベルＨ２）において事前に定義されている最大時間を上回っていると判明した場合には、更なるソートのために十分な数の値を提供するべく、第２計測ランにおいて別の計測の組（例えば、この場合にも、１０２４個の計測値）を入手することが可能であろう。この第２計測ランは、（事後処理である）履歴レベル評価アルゴリズムと並行して実行可能である。
【００６３】
前述のように、トリガ時点は、信号がその遷移エリア内においてサンプリングされるように、選択しなければならない。対応するトリガ時間レンジを改善するべく、線形の位相応答を示すフィルタをデータ入力及び対応するサンプリング回路の間に接続することが可能であろう。このフィルタは、データ信号のタイミング特性（例えば、ジッタ特性）に影響を与えることなしに、信号エッジの（絶対）勾配を低減する。このようなフィルタの代わりに（又は、このようなフィルタとの組み合わせにおいて）適用可能な計測又はトリガ時間レンジの代替拡張例が図５ａに示されている。
【００６４】
図５ａは、本発明の更なる実施例による改善された計測レンジを有する信号アナライザのブロックダイアグラムを示している。一例として、この信号アナライザは、第１及び第２サンプル及び保持回路３２及び３２’を示しており、これらの出力は、それぞれ、アナログ／デジタルコンバータ３３及び３３’の入力に接続されている。アナログ／デジタルコンバータ３３及び３３’の出力は、信号分析回路５５に接続されている。
【００６５】
又、供給源（例えば、ＤＵＴ１０、或いは、ＤＵＴと同一の周波数又はデータ信号Ｄ１に関連付けられた任意の周波数を具備する任意のクロック）からクロック信号ＣＬＫを受信するトリガ回路６０が提供されている。トリガ回路６０は、第１トリガパルスＴＲ１及びシフトされたトリガパルスＴＲ１’を、第１サンプル及び保持回路３２のトリガ入力と第２サンプル及び保持回路３２’のトリガ入力にそれぞれ供給している。尚、ここには図示されていないが、トリガ回路は、上述の図に関連して説明したように、対応するコンバータトリガ信号をアナログ／デジタルコンバータ３３に更に供給している。
【００６６】
データ信号Ｄ１は、（第１トリガパルスＴＲ１及び第２トリガパルスＴＲ１’をそれぞれ受信した時点において実際のデータ信号値Ａ１及びＡ１’をサンプリングする）第１及び第２サンプル及び保持回路３２及び３２’の両方の入力に並行して（例えば、ここには図示されていない入力バッファを介して）供給されており、この場合に、両方のトリガ信号間の時間距離は、遷移持続時間以下となるように決定されている。アナログ／デジタルコンバータが、受信したアナログ値Ａ１及びＡ１’をデジタル値Ｖ１及びＶ１’に変換している。このデジタルデータ値は、更なるエッジフィッティングのために、分析回路５０に供給されている。このために、分析回路５０は、１つ又は複数のエッジモデル（例えば、立ち上がりエッジの特徴を判定する立ち上がりエッジモデル及び立ち下がりエッジの特徴を判定する立ち下がりエッジモデル）を保存している。これらのエッジモデルは、個々のデータ信号Ｄ１の時間に伴う予想信号値を規定している。
【００６７】
分析回路５０は、受信したデジタル値Ｖ１及びＶ１’の中の１つを選択し、選択されたデジタル値Ｖ１又はＶ１’をエッジモデルに対してフィッティングすることによって前述の検出信号値と事前に定義されている信号値の間の大きさの差を前述のように時間差値に変換し、エッジ時間判定を実行する。
【００６８】
トリガ回路６０は、クロック信号ＣＬＫとの関連において相互に定義された距離を有するトリガパルスＴＲ１及びＴＲ１’を生成する。この距離は、好ましくは、単一遷移の計測又はトリガ時間レンジに等しくなるように選択されている。図５ｂは、一例を示しており、この場合、２つの信号エッジが、トリガ時間距離ＴＲ１’−ＴＲ１において描かれている。この時間距離は、遷移の計測レンジＴＭ１又はＴＭ２に等しくなるように選択されている。ここに示されている例においては、計測レンジは、それぞれ、信号振幅（即ち、ＨｉｇｈレベルとＬｏｗレベルの間の差）の１０％のポイントＰ１と信号振幅の９０％ポイントのＰ２の間（又は、相応して遅延された遷移の対応するポイントＰ３及びＰ４の間）の時間インターバルとして選択されている。これにより、結果的に得られる計測レンジＴＭＲを２によって乗算することが可能である。第１及び第２サンプル及び保持回路３２及び３２’に並列に接続された更なる追加のサンプル及び保持回路を更に提供することにより、結果的に得られる計測レンジをサンプル及び保持回路の数に対応して拡張することができる。
【００６９】
この結果、エッジフィッティングに使用可能な値は、Ｖ１又はＶ１’のいずれか１つのみとなり、もう一方の値は、Ｈｉｇｈレベル値又はＬｏｗレベル値又はこれらの値に近い値を具備することになる。ここに示されている例においては、第１サンプル及び保持回路３２は、信号振幅の略４０％であるサンプル値Ｖ１を導出しており、第２サンプル及び保持回路３２’によって遅延計測から導出された値Ｖ１’は、ほとんど最大レベルを示している。第１値Ｖ１は、エッジフィッティングに十分に使用可能であるが、値Ｖ１’は、このようなエッジフィッティングには使用できない。従って、エッジフィッティングの前に、分析回路は、最も有意な値（即ち、Ｌｏｗ又はＨｉｇｈ信号値に近くない又は等しくない値、或いは、相対的に大きな信号エッジの絶対勾配を示している値）を選択することが可能である。
【００７０】
或いは、この代わりに、信号アナライザは、それぞれ、１つのサンプル及び保持回路と１つのスイッチング可能な転送ゲートを有する第１及び第２サンプリング経路を有することも可能であろう。第１サンプリング値と第２サンプリング値を交互に１つのアナログ／デジタルコンバータに対して供給するべく、転送ゲートを交互にトリガするのである。前の実施例と同様に、更なる処理のために、分析回路が、アナログ値Ｖ１及びＶ１’を受信している。
【００７１】
２つの信号エッジ間の時間インターバルを判定するべく、それぞれのエッジについて、フィッティングされた検出信号値と事前に定義されている遷移値（例えば、「Ｌｏｗ」ビット信号レベルと「Ｈｉｇｈ」ビット信号レベルの間の５０％のレベルにおける中央値）の対応する時点間の時間距離を判定する。信号インターバルの２つのエッジについて判定された時間差値と、対応する第１トリガ及び第２トリガパルスの間の既知の時間差と、から、分析回路５０は、複数のタイミング特性（例えば、図３ａ〜図３ｂに示されている信号ジッタ特性）を判定することが可能であろう。
【００７２】
図６ａは、時間インターバルアナライザの模範的なブロックダイアグラムを示している。アナログサンプリング回路は、第１及び第２サンプル及び保持回路３２及び３３を有しており、この出力は、それぞれ、第１及び第２転送ゲート３４及び３５を介してアナログ／デジタルコンバータ３６の入力に接続されている。データ信号Ｄ１は、バッファ３１の入力に供給されており、このバッファは、第１及び第２サンプル及び保持回路３２及び３３両方の入力に接続されている。
【００７３】
図１のアナライザと同様に、この時間インターバルアナライザは、ビット履歴を判定するためのデジタルサンプリング回路を有しており、このデジタルサンプリング回路は、比較器４１、チューニング可能な閾値電圧供給源４２、サンプリングフリップフロップ４３、チューニング可能な時間遅延回路４４、及び分析回路５０を更に有している。
【００７４】
データ信号Ｄ１は、比較器４１の第１入力に供給されている。比較器４１の第２入力は、チューニング可能な閾値電圧ＴＨをこの入力に供給しているチューニング可能な閾値電圧供給源４２に接続されている。比較器４１の出力は、サンプリングフリップフロップ４３のデータ入力に接続されている。サンプリングフリップフロップ４３の出力は、分析回路５０に供給されている。前述のサンプリングフリップフロップ４３のトリガ入力は、チューニング可能な時間遅延回路４４に接続されており、このチューニング可能な時間遅延回路は、クロック信号ＣＬＫを受信すると共に、対応するチューニング済みのトリガ信号をサンプリングフリップフロップ４３に供給している。
【００７５】
デジタルサンプリング回路は、対応するクロック信号ＣＬＫの遷移及び閾値ＴＨとの関連において、遅延回路４４によって設定された相対的な時間によって決定される位置を計測している。
【００７６】
クロック信号ＣＬＫを受信しているトリガ回路６０は、第１トリガパルスＴＲ１を第１サンプル及び保持回路３２に、第２トリガパルスＴＲ２を第２サンプル及び保持回路３３に、供給された第１及び第２ゲートトリガ又は制御信号ＳＧ１及びＳＧ２をそれぞれ第１及び第２転送ゲート３４及び３５の制御入力に、そして、コンバータ制御信号ＣＣをアナログ／デジタルコンバータ３６に供給している。
【００７７】
前述のように、データ信号のデータコンテンツに関連付けられていないタイミングポイントにおいてアナログサンプリングを実行することが可能であろう。分析回路５０内において（又は、これにより）、対応する第１サンプル値Ｖ１及びＶ２並びに第２サンプル値Ｂ１、Ｂ２、Ｂ３、．．．を相互の関係と共に保存する。事後処理において、特定のビット履歴との関連において、第１サンプル値を異なるビンにソートする。
【００７８】
非データ依存ジッタ特性を導出するべく、ビンの１つのペアの時間差値のみを時間インターバル分析に使用することが可能であろう。
【００７９】
更なる実施例においては、図４と関連して説明したアルゴリズムにより、適切な履歴ビットの数を導出することが可能であろう。
【００８０】
遷移履歴の一部となるビットの数は、固定数であるか、或いは、ユーザによって選択される又はアナライザによって自動的に判定される選択可能な数であってよい。
【００８１】
実際の遷移に影響を与えるいくつかの先行する連続ビットを判定するべく、図１と同様のトリガ回路は、データ信号Ｄ１の（例えば、１つの試験シーケンス内のすべての立ち上がりエッジなどの）すべてのビット遷移又はビット遷移のサブセットの遷移値Ｖ１を継続的に判定するべく適合可能であろう。同時に、サンプルフリップフロップ４３から受信されるデジタルビットシーケンスＢ１、Ｂ２、及びＢ３を受信すると共に、遷移値Ｖ１に関連付ける。この結果、分析回路５０は、デジタルサンプリング回路内においてサンプルされる定義済みの数の先行ビットＢ１、Ｂ２、及びＢ３を、アナログサンプリング回路経路によってサンプリングされるそれぞれの第１サンプル値Ｖ１に割り当てることが可能であろう。
【００８２】
更なる実施例においては、信号アナライザは、図４に関連して説明したように、データ信号Ｄ１の履歴特性に応じてビットの数を自動的に判定している。
【００８３】
データ信号Ｄ１のビットシーケンスが判明している場合には（換言すれば、データ信号Ｄ１が基本的に判明している場合には）、デジタルサンプリングを伴うことなしに、サンプリングされた値Ｖ１にそのシーケンスを割り当てることが可能であろう。この場合には、データ信号Ｄ１に同期化するには、特定の時間においてデジタル的にサンプリングすることで十分である。
【００８４】
図６ｂは、図６ａの変形を示し、２つのアナログ／デジタルコンバータ３６ａ及び３６ｂのそれぞれがサンプル及び保持回路３２及び３３の１つに接続されている。従って、転送ゲート３４または３５を提供して第１信号サンプルＡ１及び第２信号サンプルＡ２をコンバータ回路に交互に供給する必要はない。この結果、２つのコンバータが並行して動作することにより、高速データを処理することができる。更には、エラーを導入する可能性を有する転送ゲートが含まれていないため、正確性も向上する。
【００８５】
図６ｃは、図６ｂの変形を示し、サンプリング回路が、そのトリガ入力において第１トリガパルスＴＲ１及び第２トリガパルスＴＲ２を、そして、その信号入力においてデータ信号Ｄ１を受信するべく構成された第１サンプル及び保持回路３０１と、模範的には、第２及び第３サンプル及び保持回路３０２及び３０３と、を有し、それぞれがそれらの信号入力において前述の第１サンプル及び保持回路３０１から出力された信号を受信している。トリガ回路６０が、第３及び第４トリガパルスＴＲ２１及びＴＲ２２を、前述の第３及び第４サンプル及び保持回路３０２及び３０３のそれぞれのトリガ入力に交互に供給している。
【００８６】
高帯域幅の第１サンプル及び保持回路は、ほとんど信号の劣化を伴うことなしに、正確なサンプリングを実現する。しかしながら、このような高帯域幅のサンプル及び保持回路が具備可能な保持時間は短い。この実施例においては、最大の帯域幅を具備する必要があるのは、１つのサンプル及び保持回路３０１のみであり、サンプル及び保持回路３０２及び３０３は、相対的に低い帯域幅を具備可能であると共に、相対的に長い保持時間のために最適化可能である。更なる利点として、前述の実施例と比べて、入力信号が、相対的に小さな負荷インパクトを具備している。
【００８７】
又、２つのアナログ／デジタルコンバータ３６ａ及び３６ｂが存在していることに伴い、これらは、図６ａの１つのアナログ／デジタルコンバータ３６と比べて、低い周波数（即ち、低い変換レート）を具備可能であろう（即ち、この回路は、２倍の数のサンプルを処理可能であろう）。
【００８８】
更なる実施例においては、サンプル及び保持回路３０２及び３０３に並列に接続された追加のサンプル及び保持回路を提供することにより、対応したアナログ／デジタルコンバータの変換レートの低減又は相応した処理レートの増大を更に実現している。
【００８９】
図２ａは、時間ｔに伴う信号の大きさＡを有する非ＮＲＺ（Ｒｅｔｕｒｎ−Ｔｏ−Ｚｅｒｏ）データ信号の第１の図を示している。このデータ信号は、模範的には、ビットサイクル１〜５内にビットシーケンス「０１００１」を有している。一例として、「０」ビットを表すＬｏｗ信号レベルＡＬは、ゼロに等しい。従って、このＬｏｗ信号レベルＡＬと「１」を表すＨｉｇｈ信号レベルＡＨの間の５０％のレベルは、ＡＨ／２に等しい。
【００９０】
模範的には、第２ビットの立ち上がり信号エッジＥ１と立ち下がり信号エッジＥ２の間の第１時間インターバルＴＭ１を判定する。データ信号を第１サンプル時間Ｔ１においてサンプリングすることにより、対応する第１信号サンプルＡ１を入手し、第２サンプル時間Ｔ２においてサンプリングすることにより、対応する第２信号値Ａ２を入手する。これらの値を立ち上がりエッジモデルＥＭ１及び立ち下がりエッジモデルＥＭ２に対してそれぞれフィッティングする。エッジモデルＥＭ１及びＥＭ２は、データ信号Ｄ１のエッジ特性を規定している。第１サンプリング値Ａ１と５０％の信号レベルにおける中央値、並びに、第２サンプリング値Ａ２と５０％の信号レベルにおける中央値の間の大きさの差から、それぞれ、立ち上がりエッジと立ち下がりエッジにおける時間差又は変位Δｔ１及びΔＴ２をそれぞれ判定する。第１サンプル時間Ｔ１及び第２サンプル時間Ｔ２の間の差がビットサイクル時間Ｔに対応していることから、時間インターバルＴＭ１は、サイクル時間Ｔから立ち上がりエッジ時間の変位Δｔ１を減算し、これに立ち下がりエッジ時間の変位ΔＴ２を加算することによって得られることになる。
【００９１】
図２ｂは、マルチサイクル時間インターバルＴＭ２における図１の計測の変形を示している。データ信号は、模範的には、第１及び第２ビットサイクルの間の第３立ち上がりエッジと、ｎ番目のビットサイクルと（ｎ＋１）番目のビットサイクルの間の第４立ち上がりエッジを有している。図２ａに対応して、両方の立ち上がりエッジにおける第３及び第４時間差ΔＴ３及びΔＴ４を判定し、ｎサイクル時間ｎＴから第３時間変位ΔＴ３を減算し、これに第４時間差ΔＴ４を加算することにより、両方のエッジ間の差を判定する。
【００９２】
図３ａは、例えば、それぞれ、反復された試験ビットパターン内の同一の位置における同一のビット履歴を有する（又は、前述の定義された長さの同一の履歴を有する）それぞれの１ビットにおける反復された計測の結果として時間ｔに伴うすべての立ち上がりエッジ時間の第１分布ＤＥ１及びすべての立ち下がりエッジ時間の第２分布ＤＥ２の概略図を示している。この試験ビットパターンは、１０００回にわたって反復された長さ２１５−１の擬似ランダムビットシーケンスであってよい。両方の分布ＤＥ１及びＤＥ２について、平均値Ｍ１及びＭ２を判定する。平均値Ｍ１及びＭ２の間の差は、データ信号の所謂ＤＣＤ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｄｉｓｔｏｒｔｉｏｎ）を表している。
【００９３】
図３ｂは、この場合にも、同一のビット履歴を有するそれぞれの１ビットにおける反復された計測の結果としてビットインターバルＴＭ１の第３分布ＤＥＲの概略図を示している。サイクル時間Ｔが一定であることから、ビットインターバルの変動は、時間差Δｔ１及びΔＴ２の間の差の変動に等しい。最大ビットインターバルＭＡＸと最小ビットインターバルＭＩＮの間の差は、サイクルツーサイクルジッタのピークツーピーク値を表している。同一のビット履歴を有するビットのみを計測している場合には、この値は、データ依存ジッタＤＤＪ（Ｄａｔａ  Ｄｅｐｅｎｄｅｎｔ  Ｊｉｔｔｅｒ）を含んではおらず、ランダムジッタ及び周期的ジッタを含んでいる。
【００９４】
代替例として、反復された試験シーケンスのすべてのビットインターバルを、ビット履歴とは無関係に計測することも可能であろう。この場合には、最大ビットインターバルＭＡＸと最小ビットインターバルＭＩＮの間の差は、データ依存ジッタＤＤＪを含むサイクルツーサイクルジッタ全体のピークツーピーク値を表している。この計測と（同一の履歴を有するビットのみを計測している）前述の計測の間の差を取得することにより、データ依存ジッタＤＤＪを判定することが可能である。
【００９５】
図７は、図１又は図６ａ〜図６ｃの信号アナライザ５０内において実行可能なビット履歴の検討によるジッタの分離について説明する概略図を示している。
【００９６】
第１の図であるＣ１において、データ信号Ｄ１の遷移領域内の連続する時点Ｔ１、Ｔ２、Ｔ３におけるサンプル値から、時間差値Δｔ１、Δｔ２、Δｔ３を得ている。これらの値は、異なるビット履歴を有する遷移について得られたものである。従って、これらの値のジッタ分析は、データ依存ジッタを含むことになる。
【００９７】
第２の図であるＣ２には、サンプリング値の異なるビット履歴に関連付けられた（例えば、図４による計測によって得られた）平均時間差Ｍ１、Ｍ２、Ｍ３、．．．に関連する平均時間差値Δｔ１’、Δｔ２’、Δｔ３’が示されている。
【００９８】
第３の図であるＣ３には、それぞれ、時間差値と平均時間差値の間の差Δｔ１−Δｔ１’、Δｔ２−Δｔ２’、Δｔ３−Δｔ３’を取得した結果として得られる調節済みの差の値Δｔ１ｃ、Δｔ２ｃ、Δｔ３ｃが示されている。これらの値のジッタ分析には、データ依存ジッタは含まれておらず、この場合にも、含まれているのは、ランダムジッタと周期的ジッタである。
【００９９】
更なる分解のために、調節済みの時間差値Δｔ１ｃ、Δｔ２ｃ、Δｔ３ｃの離散フーリエ変換（好ましくは、高速フーリエ変換）を実行することが可能であり、この結果、周波数ｆにおけるパワー密度スペクトルＰが得られる。周期的ジッタが存在する場合には、このスペクトルは、１つ又は複数の個別の周波数ラインを示すことになる。
【０１００】
スペクトルジッタ分析を提供することにより、ジッタ成分を検出することが可能であり、例えば、識別された１つ又は複数の個別のスペクトル成分を時間ドメインに変換することにより、周期的ジッタ成分を導出することが可能である。
【０１０１】
Ｃ４は、調節済みの時間差値Δｔ１ｃ、Δｔ２ｃ、Δｔ３ｃの離散フーリエ変換から導出されたパワー密度スペクトルの模範例を示しており、この結果、一例として、周期的ジッタを示しているピーク周波数Ｓ１〜Ｓ６と、ランダムジッタを示している周波数Ｃ６の略一定の関数と、を有するパワー密度スペクトルＰを得ている。一例として、周波数ピークＳ１〜Ｓ５は、模範的な周波数ｆ１〜ｆ５において等間隔に離隔している。
【０１０２】
シングルエンデッドのグランド基準信号Ｄ１を分析する代わりに、この信号を差動ライン上において伝送される差動信号として受信することが可能であろう。この差動信号は、この差動信号からグランド基準信号を生成する入力バッファによって終端可能である。或いは、この代わりに、前述の実施例の入力バッファ、１つ又は複数のサンプル及び保持回路、及び／又は１つ又は複数のアナログ／デジタルコンバータを差動信号回路として実現することも可能であろう。
【０１０３】
最後に本発明の代表的な実施態様を列挙する。
（実施態様１）
複数ビットのビットシーケンスを有するデータ信号（Ｄ１）の特性を判定する信号アナライザにおいて、
第１トリガ信号（ＴＲ１、ＴＲ２）に応答し、前記データ信号（Ｄ１）から第１サンプル値（Ａ１）を取得するべく適合された第１サンプリング回路（３０）と、
前記データ信号（Ｄ１）に関連付けられたクロック信号（ＣＬＫ）に応答し、前記第１トリガ信号（ＴＲ１、ＴＲ２）を供給するべく適合されたトリガ回路（６０）と、
前記第１トリガ信号との関連において特定の時間レンジ内の前記データ信号のビット値（Ｂ１、Ｂ２、Ｂ３）と関連して前記第１サンプリング回路（３０）から受信した前記サンプル値（Ａ１）に基づいて信号分析を提供するべく適合された分析回路（５０）と、
を有することを特徴とする信号アナライザ。
【０１０４】
（実施態様２）
前記クロック信号（ＣＬＫ）に応答して第２トリガ信号（ＴＳ１、ＴＳ２）を受信し、前記第２トリガ信号に応答して前記データ信号（Ｄ１）を閾値（ＶＴＨ）と比較し、且つ、第２トリガ信号（ＴＳ１、ＴＳ２）に応答して、対応する比較の結果として前記ビット値（Ｂ１、Ｂ２、Ｂ３）を割り当てるべく適合された第２サンプリング回路（４０）を更に有する実施態様１に記載の信号アナライザ。
【０１０５】
（実施態様３）
前記トリガ回路（６０）は、前記データ信号（Ｄ１）の遷移の時間領域内においてトリガパルス（ＴＲ１、ＴＲ２）を具備する前記第１トリガを供給し、且つ、信号遷移の間の領域内においてトリガパルス（ＴＳ１、ＴＳ２）を具備する前記第２トリガ信号を供給するべく適合されている実施態様２に記載の信号アナライザ。
【０１０６】
（実施態様４）
前記分析回路（５０）は、遷移領域内の時間に伴う信号の大きさを規定する前記データ信号（Ｄ１）の信号エッジ（Ｅ１、Ｅ２、Ｅ３、Ｅ４）のエッジモデル（ＥＭ１、ＥＭ２）を保存し、且つ、前記エッジモデルから、第１サンプル値（Ａ１）と定義済みの遷移値の間の第１時間差（Δｔ１）を判定するべく適合されている実施態様１から３までのいずれかに記載の信号アナライザ。
【０１０７】
（実施態様５）
前記定義済みの信号値は、前記エッジモデル（ＥＭ１、ＥＭ２）の時間との関連における幾何学的中心、前記エッジモデル（ＥＭ１、ＥＭ２）の大きさとの関連における幾何学的中心、及び最も確率が高い遷移ポイントの中の１つを表している実施態様４に記載の信号アナライザ。
【０１０８】
（実施態様６）
前記エッジモデル（ＥＭ１、ＥＭ２）は、計測信号エッジ（Ｅ１、Ｅ２、Ｅ３、Ｅ４）の多項最良フィット曲線、１つ又は複数の線形又は多項セクションから構成されたセクションごとの曲線、及び複数の計測エッジ曲線（Ｅ１、Ｅ２、Ｅ３、Ｅ４）に基づいた曲線の中の１つを表している実施態様４又は５に記載の時間インターバルアナライザ。
【０１０９】
（実施態様７）
前記第１サンプリング回路（３０）は、前記第１サンプリング値（Ａ１）をマルチビットデジタル値（Ｖ１）に変換するアナログ／デジタルコンバータ（２３、３６）を有する実施態様１から６までのいずれかに記載の信号アナライザ。
【０１１０】
（実施態様８）
前記分析回路（５０）は、前記マルチビットデジタル値（Ｖ１）と前記ビット値（Ｂ１、Ｂ２、Ｂ３）を保存し、これにより、それぞれのマルチビットデジタル値（Ｖ１）に対して定義済みの数の連続ビット値（Ｂ１、Ｂ２、Ｂ３）を割り当てるべく適合されており、連続ビットの組は、対応する割り当てられたマルチビットデジタル値（Ｖ１）よりも前に発生した前記データ信号（Ｄ１）内の１つの履歴シーケンスを少なくとも部分的に表している実施態様７に記載の信号アナライザ。
【０１１１】
（実施態様９）
前記分析回路（５０）は、マルチビットデジタル値（Ｖ１）をそれぞれのそれらのビット履歴に従って複数の異なるグループにソートするべく適合されており、それぞれのグループは、定義済みの数のビットのデジタルシーケンスとして表された一意のビット履歴に関連付けられている実施態様８に記載の信号アナライザ。
【０１１２】
（実施態様１０）
前記データ信号（Ｄ１）内の複数の異なる信号遷移における前記第１時間差（Δｔ１）を反復的に判定し、且つ、前記第１時間差（Δｔ１）の変動の平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）をそれぞれのビット履歴について判定するべく適合されている実施態様９に記載の信号アナライザ。
【０１１３】
（実施態様１１）
前記同一のビット履歴を具備する計測値のグループに関連付けられた前記第１時間差（Δｔ１）の変動分布を分析することにより、前記データ信号（Ｄ１）の非データ依存ジッタ特性を判定するべく更に適合されている実施態様９又は１０に記載の信号アナライザ。
【０１１４】
（実施態様１２）
前記判定された平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を考慮することによって異なるビット履歴を具備する複数のグループに関連付けられた前記第１時間差（Δｔ１）の変動分布を分析することにより、前記データ信号（Ｄ１）の非データ依存ジッタ特性を判定するべく更に適合されている実施態様１０に記載の信号アナライザ。
【０１１５】
（実施態様１３）
前記第１サンプリング回路（３０）によって得られた第１サンプル値に基づいて第１時間差値（Δｔ１、Δｔ２、Δｔ３）のシーケンスを判定し、前記対応する第１時間差値の前記ビット履歴に関連する前記平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）をそれぞれの第１時間差値（Δｔ１、Δｔ２、Δｔ３）から減算することによって補正済みのシーケンス（Δｔ１’、Δｔ２’、Δｔ３’）を判定し、前記補正済みのシーケンスの時間から周波数への変換を提供し、且つ、対応するスペクトル内において個別のライン（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６）を検出するべく更に適合されている実施態様１０に記載の信号アナライザ。
【０１１６】
（実施態様１４）
実際のビットに影響を与えるいくつかの先行する連続ビットを判定し、且つ、それらから前記定義済みの数の連続ビット値を判定するために、前記第１時間差値（Δｔ１）を分析するべく更に適合されている実施態様８から１３までのいずれかに記載の信号アナライザ。
【０１１７】
（実施態様１５）
前記定義済みの数のビットを第１値に設定し、異なるビット履歴に関連付けられた平均値（Ｍ１、Ｍ２、Ｍ３、Ｍ４）を導出し、選択された平均値の間の時間距離（ＴＤ１、ＴＤ２、ＴＤ３）を分析し、且つ、前記時間距離が定義済みの最大値を超過している場合に、前記ビットの数を増分するべく更に適合されている実施態様１４に記載の信号アナライザ。
【０１１８】
（実施態様１６）
前記制御回路（６０）は、第１信号遷移（Ｅ１、Ｅ３）の第１領域内の第１トリガパルス（ＴＲ１）と、前記第１データ信号（Ｄ１）の１つ又は複数のビットサイクルだけ前記第１トリガパルス（ＴＲ１）に対して遅延している第２トリガパルス（ＴＲ２）と、を有する第１トリガ信号を生成するべく更に適合されており、前記分析回路（５０）は、第１及び第２トリガパルスのペア（ＴＲ１、ＴＲ２）に関連付けられたサンプル値のペア（Ａ１、Ａ２）に基づいて前記第１データ信号（Ｄ１）の信号遷移間における時間インターバル値（ＴＭ１、ＴＭ２）を判定するべく更に適合されている実施態様１から１５までのいずれかに記載の信号アナライザ。
【０１１９】
（実施態様１７）
前記制御回路（６０）は、第１トリガパルス（ＴＲ１）と、前記第１データ信号（Ｄ１）の信号遷移の持続時間以下となるように選択された定義済みの時間距離だけ前記第１トリガパルス（ＴＲ１）に対して遅延している第２トリガパルス（ＴＲ１’）と、を有する第１トリガ信号を生成し、対応する第１サンプル値のペア（Ａ１、Ａ１’）を取得し、且つ、更なる分析のために、それぞれのペアから最も有意なサンプル値をそれぞれ選択するべく更に適合されている実施態様１から１６までのいずれかに記載の信号アナライザ。
【０１２０】
（実施態様１８）
複数ビットのシーケンスを有するデータ信号（Ｄ１）の特性を判定する方法において、
前記データ信号（Ｄ１）に関連付けられたクロック信号（ＣＬＫ）に応答し、第１トリガ信号（ＴＲ１、ＴＲ２）を供給する段階と、
前記第１トリガ信号（ＴＲ１、ＴＲ２）に応答し、前記データ信号（Ｄ１）から第１サンプル値（Ａ１）を供給する段階と、
前記第１トリガ信号との関連において特定時間レンジ内の前記データ信号のビット値（Ｂ１、Ｂ２、Ｂ３）と関連して前記第１サンプル値（Ａ１）に基づいて信号分析を提供する段階と、
を有することを特徴とする方法。
【０１２１】
（実施態様１９）
データキャリア上に保存されており、コンピュータなどのデータ処理システム上において稼動した際に、実施態様１８に記載の方法の実行を制御することを特徴とするソフトウェアプログラム。
【図面の簡単な説明】
【０１２２】
【図１】本発明の一実施例によるデジタルサンプリング経路及びアナログサンプリング経路を有するサンプリング装置の概略ブロックダイアグラムである。
【図２ａ】２つの隣接する信号エッジ間における時間インターバルに関連した模範的な時間計測値を有する時間に伴う第１の模範的なデータ信号の一部分を示す図である。
【図２ｂ】複数のクロックサイクルの距離を有する信号エッジ間の模範的な時間計測値を有する時間に伴う第２の模範的なデータ信号の一部分を示す図である。
【図３ａ】同一のビット履歴を有するそれぞれ１ビットにおける反復された計測の立ち上がりエッジ時間及び立ち下がりエッジ時間の分布の概略図である。
【図３ｂ】図３ａの計測の結果得られたサイクル時間の分布の概略図である。
【図４】異なるビン内に収集される立ち上がりエッジに対するビット履歴の異なる階層を有するツリー図と異なるビンの模範的な時間分布を示す図である。
【図５ａ】本発明の更なる実施例による改善された計測レンジを有するサンプリング装置の概略ブロックダイアグラムである。
【図５ｂ】図５ａに関連する模範的なサンプリング図である。
【図６ａ】図１ａ又は図１ｂによる時間インターバルアナライザが図３によるデジタルサンプリング経路を有する、更に詳細なブロックダイアグラムである。
【図６ｂ】２つのアナログ／デジタルコンバータを有する、図６ａの変形を示す図である。
【図６ｃ】サンプリング回路が３つのサンプル及び保持回路を有する、図６ｂの変形を示す図である。
【図７】ビット履歴を考慮したジッタの分離を示す概略図である。
【符号の説明】
【０１２３】
Ａ１  第１サンプル値
Ｂ１、Ｂ２、Ｂ３  ビット値
ＣＬＫ  クロック信号
Ｄ１  データ信号
Ｅ１、Ｅ２、Ｅ３、Ｅ４  信号エッジ
ＥＭ１、ＥＭ２  エッジモデル
Ｍ１、Ｍ２、Ｍ３、Ｍ４  変動の平均値
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６  個別のライン
ＴＤ１、ＴＤ２、ＴＤ３  平均値間の時間距離
ＴＭ１、ＴＭ２  時間インターバル値
ＴＲ１、ＴＲ２  トリガ信号
ＴＳ１、ＴＳ２  トリガパルス
ＶＴＨ  閾値
Ｖ１  マルチビットデジタル値
Δｔ１、Δｔ２、Δｔ３  第１時間差値
Δｔ１’、Δｔ２’、Δｔ３’  補正済みのシーケンス
２、２’、６  時間インターバルアナライザ
２３、３６  アナログ／デジタルコンバータ
３０  第１サンプリング回路
４０  第２サンプリング回路
５０  分析回路
６０  トリガ回路
【図１】
2008267882.tif 000003
【図２ａ】
2008267882.tif 000004
【図２ｂ】
2008267882.tif 000005
【図３ａ】
2008267882.tif 000006
【図３ｂ】
2008267882.tif 000007
【図４】
2008267882.tif 000008
【図５ａ】
2008267882.tif 000009
【図５ｂ】
2008267882.tif 000010
【図６ａ】
2008267882.tif 000011
【図６ｂ】
2008267882.tif 000012
【図６ｃ】
2008267882.tif 000013
【図７】
2008267882.tif 000014
【外国語明細書】
2008267882000001.pdf