(57)【要約】【課題】高性能のトレンチゲート型パワートランジスタを提供する。【解決手段】ドレイン層ＤＬおよびエピタキシャル層ＥＬからなるスーパージャンクション構造にトレンチゲートのゲート電極を形成するに際し、まず、エピタキシャル層ＥＬの上面がドレイン層ＤＬ上に形成されたチャネル層ＣＬの上面より高くなるようにする。次いで、チャネル層ＣＬ上およびエピタキシャル層ＥＬ上に絶縁膜を形成した後、その絶縁膜の一部を除去し、エピタキシャル層ＥＬの側壁に側壁スペーサＳＷＳを形成する。次いで、側壁スペーサＳＷＳをマスクとしてチャネル層ＣＬの一部およびドレイン層ＤＬの一部を除去し、トレンチゲート用の溝を形成する。【選択図】図１３
2008166490.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とするトレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法：
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上にドレイン層を形成する工程、
（ｃ）前記ドレイン層上にチャネル層を形成する工程、
（ｄ）前記チャネル層上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜をマスクとして、前記チャネル層および前記ドレイン層の一部を除去し、複数の第１溝を形成する工程、
（ｆ）前記工程（ｅ）の後、前記複数の第１溝内および前記第１絶縁膜上にエピタキシャル層を形成する工程、
（ｇ）前記エピタキシャル層の一部を除去し、前記第１絶縁膜の上面を露出する工程、
（ｈ）前記工程（ｇ）の後、前記第１絶縁膜を除去し、前記エピタキシャル層の上面が前記チャネル層の上面より高くなるようにする工程、
（ｉ）前記工程（ｈ）の後、前記チャネル層上および前記エピタキシャル層上に第２絶縁膜を形成する工程、
（ｊ）前記工程（ｉ）の後、前記第２絶縁膜の一部を除去し、前記エピタキシャル層の側壁に側壁スペーサを形成する工程、
（ｋ）前記工程（ｊ）の後、前記側壁スペーサをマスクとして前記チャネル層の一部および前記ドレイン層の一部を除去し、ゲート用の第２溝を形成する工程、
（ｌ）前記側壁スペーサを除去した後、前記第２溝内にゲート絶縁膜を形成する工程、
（ｍ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｎ）前記チャネル層上にソース領域を形成する工程。
【請求項２】
前記工程（ｂ）では、エピタキシャル成長によって、前記ドレイン層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）では、前記チャネル層上に酸化膜および窒化膜を順に形成した後、前記酸化膜および前記窒化膜をパターニングすることによって、前記第１絶縁膜を形成し、
前記工程（ｇ）では、前記窒化膜をストッパとして用いたＣＭＰ法によって、前記エピタキシャル層の一部を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｅ）により残存した前記ドレイン層の幅をＷｎとしたとき、
Ｗｎ≦１．５μｍ
を満たすようにＷｎを調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）による前記ドレイン層のドナー濃度をＮｄとし、
前記工程（ｅ）による残存した前記ドレイン層の幅をＷｎとし、
前記工程（ｆ）による前記エピタキシャル層のアクセプタ濃度をＮａとし、
前記工程（ｆ）による前記第１溝内に形成された前記エピタキシャル層の幅をＷｐとしたとき、
Ｎａ×Ｗｐ＝ｎ×Ｎｄ×Ｗｎ  （ｎ＝１．１以上１．３５以下）
を満たすようにＮｄ、Ｎａ、ＷｎおよびＷｐを調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ）による前記ドレイン層のドナー濃度をＮｄとし、
前記工程（ｅ）による残存した前記ドレイン層の幅をＷｎとし、
前記工程（ｆ）による前記エピタキシャル層のアクセプタ濃度をＮａとし、
前記工程（ｆ）による前記第１溝内に形成された前記エピタキシャル層の幅をＷｐとしたとき、
Ｗｐ≦Ｗｎ、かつ、
Ｎａ×Ｗｐ＝ｎ×Ｎｄ×Ｗｎ  （ｎ＝１．１以上１．３５以下）
を満たすようにＮｄ、Ｎａ、ＷｎおよびＷｐを調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｂ）による前記ドレイン層のドナー濃度をＮｄとし、
前記工程（ｅ）による残存した前記ドレイン層の幅をＷｎとし、
前記工程（ｆ）による前記エピタキシャル層のアクセプタ濃度をＮａとし、
前記工程（ｆ）による前記第１溝内に形成された前記エピタキシャル層の幅をＷｐとしたとき、
Ｗｐ≦Ｗｎ、かつ、
Ｎａ×Ｗｐ＝ｎ×Ｎｄ×Ｗｎ  （ｎ＝１．１以上１．３５以下）、かつ、
Ｗｎ≦１．５μｍ
を満たすようにＮｄ、Ｎａ、ＷｎおよびＷｐを調整することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
以下の工程を含むことを特徴とするトレンチゲート型ＭＯＳＦＥＴを有する半導体装置の製造方法：
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板の主面上に半導体層を形成する工程、
（ｃ）前記半導体層上に第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜をマスクとして、前記半導体層の一部を除去し、複数の第１溝を形成する工程、
（ｅ）前記工程（ｄ）の後、前記複数の第１溝内および前記第１絶縁膜上にエピタキシャル層を形成する工程、
（ｆ）前記エピタキシャル層の一部を除去し、前記第１絶縁膜の上面を露出する工程、
（ｇ）前記工程（ｆ）の後、前記第１絶縁膜を除去し、前記エピタキシャル層の上面が前記半導体層の上面より高くなるようにする工程、
（ｈ）前記工程（ｇ）の後、前記半導体層上および前記エピタキシャル層上に第２絶縁膜を形成する工程、
（ｉ）前記工程（ｈ）の後、前記第２絶縁膜の一部を除去し、前記エピタキシャル層の側壁に側壁スペーサを形成する工程、
（ｊ）前記工程（ｉ）の後、前記側壁スペーサをマスクとして前記半導体層の一部を除去し、ゲート用の第２溝を形成する工程、
（ｋ）前記側壁スペーサを除去した後、前記第２溝内にゲート絶縁膜を形成する工程、
（ｌ）前記ゲート絶縁膜上にゲート電極を形成する工程。
【請求項９】
前記工程（ｂ）では、エピタキシャル成長によって、前記半導体層を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｌ）の後、前記半導体層に不純物を導入することによって、前記半導体層の上面側にチャネル層を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）では、前記半導体層上に酸化膜および窒化膜を順に形成した後、前記酸化膜および前記窒化膜をパターニングすることによって、前記第１絶縁膜を形成し、
前記工程（ｆ）では、前記窒化膜をストッパとして用いたＣＭＰ法によって、前記エピタキシャル層の一部を除去することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｌ）の後、前記半導体層の上面側から不純物を導入することによって、前記半導体層の上部にソース領域を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、トレンチゲート型パワートランジスタを有する半導体装置の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として重要な特性は耐圧とオン抵抗であり、同一耐圧で比較した場合、よりオン抵抗が低いことがより高性能であるといえ、オン抵抗を低減することによって動作時の発生損失を低減することができる。
【０００３】
低耐圧パワーＭＯＳＦＥＴのオン抵抗は、半導体層（シリコン層）に発生するチャネルの抵抗が支配的であるため、ＭＯＳＦＥＴのスケーリング則に則ったセルの微細化が有効である。
【０００４】
一方、高耐圧パワーＭＯＳＦＥＴのオン抵抗は、高耐圧化に必要なドリフト層（ドレイン層）の抵抗が支配的である。スーパージャンクション（Super Junction）構造（以下、「ＳＪ構造」という）は、高耐圧を確保しながらドリフト層の低抵抗化を可能にする構造であることから、高耐圧パワーＭＯＳＦＥＴの低オン抵抗化に有効な構造として注目されている。
【０００５】
また、低オン抵抗化のために、表面に溝を形成し、その中にゲート電極を埋め込むことにより単位セル面積を縮小するトレンチゲート型が提案されている。
【０００６】
米国特許第５２１６２７５号（特許文献１）には、ＳＪ構造を用いたトレンチゲート型パワーＭＯＳＦＥＴに関する技術が記載されている。
【特許文献１】米国特許第５２１６２７５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１は、本発明者らが検討したＳＪ構造を用いたトレンチゲート型パワートランジスタＱ０を備えた半導体装置の要部断面図である。このパワートランジスタＱ０は、ＭＯＳＦＥＴから構成され、米国特許第５２１６２７５号（特許文献１）に記載されているＭＯＳＦＥＴと同様の構造である。
【０００８】
図１に示すように、１つのセルとなるパワートランジスタＱ０は、例えばｎ＋型単結晶シリコン基板からなる半導体基板Ｓｕｂの主面に形成される。半導体基板Ｓｕｂの裏面にはドレイン電極ＤＥが設けられている。一方、半導体基板Ｓｕｂの主面には、柱状のｎ−型のドレイン層ＤＬおよびそれに隣接する柱状のｐ−型のエピタキシャル層ＥＬが交互に設けられており、ＳＪ構造が構成されている。
【０００９】
また、ドレイン層ＤＬおよびエピタキシャル層ＥＬの上面には、それらを渡るようにｐ型のチャネル層ＣＬが設けられている。また、チャネル層ＣＬの上面側からドレイン層ＤＬに到達する溝（トレンチ）ＵＴが設けられている。また、溝ＵＴの側面および底面上には、ゲート絶縁膜ＧＩが設けられており、ゲート絶縁膜ＧＩ上には、溝ＵＴを埋め込むゲート電極ＧＥが設けられている。
【００１０】
また、チャネル層ＣＬの上面側には、チャネル層ＣＬと電気的に接続されるコンタクト領域ＣＡが設けられており、コンタクト領域ＣＡとゲート絶縁膜ＧＩとの間にｎ＋型のソース領域ＳＡが設けられている。このソース領域ＳＡ上には、電気的に接続されるソース電極ＳＥが設けられている。また、このソース電極ＳＥは、コンタクト領域ＣＡ上、および絶縁膜ＩＦ３を介してゲート電極ＧＥ上に渡って設けられている。
【００１１】
このパワートランジスタＱ０は、ゲート電極ＧＥに正の電圧を印加することによって、チャネル層ＣＬにおいてゲート絶縁膜ＧＩに沿った方向にチャネルが形成され、ソース電極ＳＥ、ソース領域ＳＡ、チャネル層ＣＬのチャネル、ドレイン層ＤＬ、半導体基板Ｓｕｂ、およびドレイン電極ＤＥに渡って電流を流すものである。また、パワートランジスタＱ０は、ｎ−型のドレイン層ＤＬとｐ−型のエピタキシャル層ＥＬのｐｎ接合部からドレイン層ＤＬおよびエピタキシャル層ＥＬに空乏層を伸ばすことによって、ソース電極ＳＥとドレイン電極ＤＥとの間の耐圧を形成するものである。
【００１２】
このようなＳＪ構造を用いたパワートランジスタＱ０は、ＳＪ構造を用いないパワートランジスタと比較して、同一耐圧の場合、よりオン抵抗を低くすることができる。以下にその理由を説明する。
【００１３】
ＳＪ構造を用いないパワートランジスタは、例えば、図１においてｐ−型のエピタキシャル層ＥＬの代わりにｎ−型のドレイン層ＤＬで構成され、すなわちゲート電極ＧＥ下はｎ−型の半導体層（ドリフト層）で構成されるものである。この構造での耐圧（ＢＶｄｓｓ）は、ｐ型のチャネル層とｎ−型の半導体層（ドリフト層）のｐｎ接合のアバランシェ降伏によって決定される。この時、ドリフト層内に形成される空乏層中の縦方向（深さ方向）の電界強度分布は、ｐｎ接合近傍が最も強く、基板に近づくにつれて弱まる状態となる。必要な耐圧は、ｎ−型の半導体層の濃度と縦方向の距離（厚さ）を調整することで実現される。
【００１４】
一方、ＳＪ構造を用いたパワートランジスタＱ０は、ドリフト層であるドレイン層ＤＬの両側のｐｎ接合部から空乏層を伸ばす構造になっており、縦方向の電界強度分布は理想的には均一な状態となる。最も理想的な場合、ｎ−型の半導体層の縦方向の距離（厚さ）は、ＳＪ構造を用いないパワートランジスタの半分まで短く（厚さを薄く）しても同じ耐圧を得ることができる。また、ドリフト層が完全に空乏化可能な範囲内でｎ−型のドレイン層ＤＬの不純物を高濃度化しても同じ耐圧を得ることができる。
【００１５】
したがって、ＳＪ構造を用いないパワートランジスタに比べて、ＳＪ構造を用いるパワートランジスタＱ０では、同じ耐圧でもオン抵抗を低くすることができるのである。
【００１６】
しかしながら、ＳＪ構造を用いたトレンチゲート型パワートランジスタＱ０において、ドレイン層ＤＬに到達する溝ＵＴを形成する際に、フォトマスクが横方向にずれて合わせずれが起きた場合、溝ＵＴがエピタキシャル層ＥＬにかかることが考えられる。この場合に完成したパワートランジスタＱ０を導通状態にしたとき、エピタキシャル層ＥＬもチャネルとして作用し、オン抵抗が増大してしまう。これに対し、ドレイン層ＤＬの幅を広くすることで合わせずれを防止することが考えられるが、セルピッチが大きくなり、チップ面積も大きくなってしまう。
【００１７】
本発明の目的は、高性能のトレンチゲート型パワートランジスタを提供することである。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体装置の製造方法は、セルフアラインによってゲート用の溝を形成するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
本発明の一実施の形態によれば、ゲート用の溝を合わせずれがなく形成でき、高性能のトレンチゲート型パワートランジスタを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図２は、本発明の実施の形態１におけるＳＪ構造を用いたトレンチゲート型パワートランジスタを備えた半導体装置のチップ状態を示す平面図である。図３は、図２の半導体装置の要部平面図である。図４は、図３の半導体装置のＡ−Ａ’線における断面図である。本実施の形態１におけるパワートランジスタＱ１は、ＭＯＳＦＥＴから構成され、一つのセルで構成されている。
【００２５】
図２に示すように、半導体チップＣｐは、その主面（素子形成面）側にセル領域ＣｌＡおよびその周辺の周辺領域ＯＡを有している。このセル領域ＣｌＡは、複数のパワートランジスタＱ１が形成される領域であり、それぞれのゲート、ソースと電気的に接続されたゲート（ゲート電極）Ｇ、ソース（ソース電極）Ｓが形成されている。これらゲートＧおよびソースＳのパターンは、図２に示したパターンに限られるものではない。また、周辺領域ＯＡは、パワートランジスタＱ１から伸びた空乏層を終端するための領域であり、例えばガードリングから構成される。一方、半導体チップＣｐの裏面（図示しない）には、セル領域ＣｌＡで形成されている複数のパワートランジスタＱ１のそれぞれのドレインと電気的に接続されたドレイン（ドレイン電極、裏面電極）Ｄが形成されている。
【００２６】
このような半導体チップＣｐは、１つあるいは複数で、ゲート、ドレイン、およびソースが外部と電気的に接続されるようにパッケージされて、例えば、自動車分野、電化製品分野などでスイッチングデバイスとして用いられる。
【００２７】
半導体チップＣｐに形成されるパワートランジスタＱ１は、図３および図４に示すように、ゲート電極ＧＥが、図２の半導体チップの主面に平行な方向に延在し、図２の半導体チップの主面に垂直な方向に掘られた溝（トレンチ）ＵＴに形成されている。また、図４に示すように、半導体基板Ｓｕｂの主面には、柱状のｎ−型のドレイン層ＤＬおよびそれに隣接する柱状のｐ−型のエピタキシャル層ＥＬが交互に設けられており、ＳＪ構造が構成されている。すなわち、本実施の形態１におけるパワートランジスタＱ１は、ＳＪ構造を用いたトレンチゲート型のＭＯＳＦＥＴである。
【００２８】
このパワートランジスタＱ１の構成については、以下の製造方法と共に説明する。図５〜図２１は、それぞれ製造工程段階における半導体装置の要部断面図である。
【００２９】
まず、図５に示すように、例えばｎ＋型の単結晶シリコン基板からなる半導体基板Ｓｕｂを準備した後、エピタキシャル成長によって半導体基板Ｓｕｂ上にｎ−型の半導体層（単結晶シリコン層）ＳＬからなるドレイン層ＤＬを形成する。ドレイン層ＤＬを形成する際には、所定のドナー濃度となるように調整する。なお、図４中には、ドナー濃度がＮｄとして示されている。
【００３０】
続いて、図６に示すように、イオン注入法によってｎ−型の半導体層ＳＬ（ドレイン層ＤＬ）の上面側からｐ型の不純物（例えばボロン（Ｂ））を導入して、ドレイン層ＤＬ上にｐ型の半導体層からなるチャネル層ＣＬを形成した後、例えばＣＶＤ（Chemical Vapor Deposition）法によってチャネル層ＣＬ上に例えば酸化シリコン膜などの酸化膜からなる絶縁膜ＩＦ１を形成する。
【００３１】
後述するが、このチャネル層ＣＬ層を形成した後に図４で示した柱状のドレイン層ＤＬおよび柱状のエピタキシャル層ＥＬを形成する。例えば、ドレイン層ＤＬおよびエピタキシャル層ＥＬを形成した後に、チャネル層ＣＬを形成した場合、高温・長時間の熱処理によりドレイン層ＤＬおよびエピタキシャル層ＥＬの不純物濃度プロファイルが崩れてしまう。そこで、本実施の形態１では、ドレイン層ＤＬおよびエピタキシャル層ＥＬを形成する工程よりも前にチャネル層ＣＬを形成することによって、ドレイン層ＤＬおよびエピタキシャル層ＥＬの不純物濃度プロファイルが崩れるのを防止することができる。
【００３２】
続いて、図７に示すように、フォトリソグラフィおよびエッチングによって、絶縁膜ＩＦ１をパターニングした後、図８に示すように、絶縁膜ＩＦ１をマスクとして、チャネル層ＣＬおよびドレイン層ＤＬの一部を除去し、半導体基板Ｓｕｂに到達する複数の溝Ｔｈを形成する。溝Ｔｈを形成する際には、所定の寸法（幅）となるように調整する。言い換えると、除去されずに残存するドレイン層ＤＬの幅が、所定の寸法になるように調整する。なお、図３および図４には、溝Ｔｈに形成されるエピタキシャル層ＥＬの幅およびドレイン層ＤＬの幅が、それぞれＷｐおよびＷｎとして示されている。
【００３３】
続いて、図９に示すように、エピタキシャル成長によって複数の溝Ｔｈ内および絶縁膜ＩＦ１上にｐ−型の半導体層からなるエピタキシャル層ＥＬを形成する。エピタキシャル層ＥＬを形成する際には、所定のアクセプタ濃度となるように調整する。なお、図４中には、アクセプタ濃度がＮａとして示されている。また、このエピタキシャル成長では、エピタキシャル層ＥＬ中の絶縁膜ＩＦ１上では、多結晶シリコンが形成されることが考えられるが、溝Ｔｈ内にエピタキシャル層（単結晶シリコン層）が形成されていれば良い。
【００３４】
続いて、図１０に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法またはエッチバックによってエピタキシャル層ＥＬの一部を除去し、絶縁膜ＩＦ１の上面を露出した後、図１１に示すように、絶縁膜ＩＦ１を除去し、エピタキシャル層ＥＬの上面がチャネル層ＣＬの上面より高くなるようにする。なお、このエピタキシャル層ＥＬの突起している上部の高さによって、図４に示すゲート電極ＧＥが形成される溝ＵＴの形状が左右される。
【００３５】
続いて、図１２に示すように、例えばＣＶＤ法によってチャネル層ＣＬおよびエピタキシャル層ＥＬ上に酸化シリコン膜からなる絶縁膜ＩＦ２を形成した後、異方性エッチングによって絶縁膜ＩＦ２の一部を除去し、図１３に示すように、突起しているエピタキシャル層ＥＬの上部の側壁に側壁スペーサＳＷＳを形成する。この側壁スペーサＳＷＳは、チャネル層ＣＬ上に形成されることとなる。また、この異方性エッチングによってチャネル層ＣＬの上面の一部が露出される。なお、この絶縁膜ＩＦ２の厚さによって、図４に示すゲート電極ＧＥが形成される溝ＵＴの幅が調整される。
【００３６】
続いて、図１４に示すように、側壁スペーサＳＷＳをマスクとしてエッチングによってチャネル層ＣＬの一部およびドレイン層ＤＬの一部を除去し、図４に示すゲート電極ＧＥ用の溝ＵＴを形成する。なお、このエッチングによってチャネル層ＣＬの一部およびドレイン層ＤＬの一部と共に、同じ単結晶シリコン層からなるエピタキシャル層ＥＬの一部（上部）も除去されることとなる。
【００３７】
このように溝ＵＴは、セルフアラインによって形成される。図１を参照して本発明者らが検討したパワートランジスタＱ０では、ドレイン層ＤＬに到達する溝ＵＴを形成する際に、フォトマスクが横方向にずれて合わせずれが起きた場合、溝ＵＴがエピタキシャル層ＥＬにかかることが考えられる。これによりパワートランジスタＱ０を導通状態にしたとき、エピタキシャル層ＥＬもチャネルとして作用し、オン抵抗が増大してしまう。しかしながら、本実施の形態１では、側壁スペーサＳＷＳをマスクとしたエッチングによって、すなわちセルフアラインによって溝ＵＴを形成するので、合わせずれが起きず、パワートランジスタＱ１を導通状態にしたとき、エピタキシャル層ＥＬもチャネルとして作用し、オン抵抗が増大することを防止することができる。
【００３８】
また、ゲート用の溝ＵＴからエピタキシャル層ＥＬまでの余裕は、セルフアラインを用いれば容易に０．５μｍ以下にすることが可能である（トレンチの片側の余裕が０．５μｍ以下という意味なのでトレンチの両側では１．０μｍ程度以下）。また、トレンチの幅を０．５μｍ程度に形成することは現状の技術でも比較的容易である。ドレイン層ＤＬの幅Ｗｎ（図４参照）は、この両側の余裕とトレンチの幅を足した距離に相当するので、このようなセルフアラインを用いることによって、Ｗｎ≦１．５μｍとすることが可能となる。なお、ドレイン層ＤＬの幅Ｗｎを小さく（狭く）することのメリットは、ドレイン層ＤＬの不純物濃度を高濃度化しても完全に空乏化できるようになるので耐圧を低下させずにオン抵抗を低減できることである。また、セルピッチを縮小できるのでオン抵抗を低減できるというメリットもある。
【００３９】
続いて、図１５に示すように、側壁スペーサＳＷＳを除去する。次いで、図１６に示すように、例えばＣＶＤ法によって溝ＵＴ内に酸化シリコン膜からなるゲート絶縁膜ＧＩを形成した後、ゲート絶縁膜ＧＩ上に例えばＣＶＤ法によってゲート電極ＧＥとなる多結晶シリコン膜を形成する。次いで、図１７に示すように、エッチングによって溝ＵＴ内のみに多結晶シリコン膜を残存させるようにして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成する。なお、このゲート電極ＧＥの形成の際、図示しないゲート電極ＧＥの引き出し部は、フォトレジストからなるマスクを用いて形成される。
【００４０】
続いて、図１８に示すように、イオン注入によってチャネル層ＣＬの上面側からｎ型の不純物（例えばヒ素（Ａｓ））を導入することによって、チャネル層ＣＬおよびエピタキシャル層ＥＬの上部にｎ＋型の半導体層からなるソース領域ＳＡを形成する。また、このイオン注入によってゲート電極ＧＥを構成する多結晶シリコン膜は導電性を有することとなる。なお、ゲート電極ＧＥを構成する多結晶シリコン膜を形成時に導電性を有するようにしても良い。
【００４１】
続いて、図１９に示すように、ゲート電極ＧＥ上に例えばＣＶＤ法によって酸化シリコン膜からなる絶縁膜ＩＦ３を形成した後、図２０に示すようにフォトリソグラフィおよびエッチングによって、絶縁膜ＩＦ３をパターニングする。この絶縁膜ＩＦ３は、図４で示すゲート電極ＧＥとソース電極ＳＥとを絶縁するための層間絶縁膜となる。
【００４２】
続いて、図２１に示すように、絶縁膜ＩＦ３をマスクとして用いたエッチングによってソース領域ＳＡの一部を貫くように除去し、エピタキシャル層ＥＬの上面およびチャネル層ＣＬの一部の上面を露出した後、露出したエピタキシャル層ＥＬの上面およびチャネル層ＣＬの一部の上面からイオン注入によってｐ型の不純物を導入してｐ＋型の半導体層からなるコンタクト領域ＣＡを形成する。残存したソース領域ＳＡは、図４に示したパワートランジスタＱ１のソースとして機能する。また、コンタクト領域ＣＡは、ボディコンタクトとなるものである。
【００４３】
このように本実施の形態１では、ソースとして機能するソース領域ＳＡを、トレンチゲートのゲート電極ＧＥを形成した後に形成している。例えば、図９を参照して説明したエピタキシャル層ＥＬを形成するエピタキシャル成長工程のときに、すでにチャネル層ＣＬ上にソースとして機能するソース領域ＳＡ（図４参照）がある場合、オートドーピングによって以下のことが考えられる。予期しないソース領域ＳＡの不純物（例えばヒ素（Ａｓ））がエピタキシャル層ＥＬ内に導入されて所望の不純物濃度が得られなくなること、ソース領域ＳＡとの界面近傍のエピタキシャル層ＥＬに結晶欠陥が生じやすくなってしまうことが考えられるからである。
【００４４】
続いて、図４に示すように、コンタクト領域ＣＡの上面から絶縁膜ＩＦ３の上面にかかるように、スパッタ法によってバリアメタルＢＭを形成した後、バリアメタルＢＭ上にスパッタ法によってアルミニウム（Ａｌ）膜からなるソース電極ＳＥを形成する。また、スピンコートによってポリイミド膜からなる保護膜ＰＦを形成した後、半導体基板Ｓｕｂの裏面を研磨した後、スパッタ法によってドレイン電極（裏面電極）ＤＥを形成する。これにより、本実施の形態１によるパワートランジスタＱ１が完成する。
【００４５】
次に、このような製造工程を経たパワートランジスタＱ１の特性について、その動作と合わせて以下に説明する。
【００４６】
まず、パワートランジスタＱ１の耐圧を得るための耐圧動作について図４を参照して説明する。ゲート電極ＧＥとソース電極ＳＥに０Ｖを印加し、ドレイン電極ＤＥに電圧を印加する。このときＳＪ構造で構成されているｎ−型のドレイン層ＤＬとｐ−型のエピタキシャル層ＥＬのｐｎ接合部から空乏層が伸びる。ドレインに所定の電圧が印加されると、ドレイン層ＤＬ、エピタキシャル層ＥＬが完全空乏化される。この時の空乏層内の縦方向の電界強度は、理想的には均一になっている。電界強度が臨界に達するとアバランシェ降伏が生じ、この時の電圧が耐圧（ＢＶｄｓｓ）となる。このようにドレイン層ＤＬおよびエピタキシャル層ＥＬが交互に形成されたＳＪ構造を用いたパワートランジスタＱ１は、ドレイン層ＤＬの両側のｐｎ接合部から空乏層を伸ばすことによって、高い耐圧を得ることができる。
【００４７】
ここで、ドレイン層ＤＬのドナー濃度をＮｄ、エピタキシャル層ＥＬのアクセプタ濃度をＮａ、ドレイン層ＤＬの幅をＷｎ、およびエピタキシャル層ＥＬの幅をＷｐとする。ドレイン層ＤＬおよびエピタキシャル層ＥＬを完全空乏化させるためには、ｎを係数とした場合、Ｎａ×Ｗｐ＝ｎ×Ｎｄ×Ｗｎの式でｎ＝１が望ましい。しかしながら、トレンチゲート（ゲート電極ＧＥ）が存在する場合、図２２に示すように、係数ｎの変化によって耐圧が変化してしまう。このことから、トレンチゲートがあることによって、理想的な均一な電界分布とはならないことが考えられる。
【００４８】
耐圧は臨界状態に達したときの電界強度分布を距離で積分したものであるから、均一な電界強度が得られるほど、高耐圧なデバイス構造といえる。図２３にドレイン層ＤＬの深さ方向に対する電界強度を示す。なお、図２３のパラメータは、ｎ＝１、１．２、１．６、およびＳＪ構造を用いないトレンチゲート型パワートランジスタ（図中、w/o SJ-column）である。
【００４９】
図２３から、ＳＪ構造を用いない場合、およびｎ＝１の場合では、トレンチゲート電極ＧＥ下近傍のドレイン層ＤＬで電界が強まってしまい均一な電界強度分布とならない。また、ｎ＝１．６の場合、高濃度の半導体基板Ｓｕｂ近傍の電界強度が高まってしまい均一な電界強度分布とならない。一方、ｎ＝１．２の場合、電界強度分布は均一であるといえる。このように電界強度分布を均一化して高耐圧化を図るためには、ｎの最適値が存在するといえる。したがって、ｎ＝１．１以上、１．３５以下とすることにより、図２２に示すように、ｎ＝１に比べて約５％高耐圧化が可能となる。さらに、オン抵抗を低減することを考慮すると、オンした時の電流経路を広く確保した方が良いので、Ｗｐ≦Ｗｎとなるようにした方が望ましい。
【００５０】
本実施の形態１において、例えば、耐圧２００Ｖ程度のパワートランジスタＱ１を形成する場合、ｎ＝１．２を満たすためには、図５を参照して説明した製造工程でＮｄを１．０Ｅ１６ｃｍ−３とし、図９を参照して説明した製造工程でＮａを１．２Ｅ１６ｃｍ−３とし、図８を参照して説明した製造工程でＷｐおよびＷｎを１．０μｍとすれば良い。
【００５１】
次に、パワートランジスタＱ１の導通動作について図４を参照して説明する。ｎ＋型の単結晶シリコン基板からなる半導体基板Ｓｕｂにドレイン電極ＤＥから正の電圧を印加し、ｎ＋型の半導体層からなるソース領域ＳＡおよびｐ＋型の半導体層からなるコンタクト領域ＣＡにソース電極ＳＥから０Ｖを印加する（接地する）。この状態において、ゲート電極ＧＥに正の電圧を印加すると、ｐ型の半導体層からなるチャネル層ＣＡ中の電子は、ゲート絶縁膜ＧＩ側に集まり、ゲート絶縁膜ＧＩに沿ってｎ型のチャネルが形成される。これにより、ｎ＋型のソース領域ＳＡ（ソース電極ＳＥ）から供給された電子は、ｎ型のチャネル、ｎ−型の半導体層からなるドレイン層ＤＬを順に通過し、ｎ＋型の半導体基板Ｓｕｂ（ドレイン電極ＤＥ）に到達し、パワートランジスタＱ１が導通状態となる。
【００５２】
前述したように、パワートランジスタＱ１の製造工程において、ドレイン層ＤＬに到達する溝ＵＴの形成に際し、フォトマスクを用いず、側壁スペーサＳＷＳを用いたセルフアラインで行う。これにより、合わせずれが起きず、エピタキシャル層ＥＬにかかる溝ＵＴ、ゲート電極ＥＧは形成されない。したがって、パワートランジスタＱ１の導通動作時では、ｐ−型のエピタキシャル層ＥＬがチャネルとして作用しない。このため、ｎ＋型のソース領域ＳＡから供給された電子は、ｎ型のチャネル、ｎ−型の半導体層からなるドレイン層ＤＬを順に通過するので、エピタキシャル層ＥＬがチャネルとして作用することによるパワートランジスタＱ１のオン抵抗が増大することを防止することができる。すなわち、ＳＪ構造を用いたトレンチゲート型パワートランジスタＱ１の高性能化を図ることができる。また、フォトマスクを用いた場合のようにドレイン層ＤＬの幅を広くしなくて良いので、セルピッチ、さらにチップ面積を大きくする必要がない。
【００５３】
（実施の形態２）
前記実施の形態１では、チャネル層ＣＬを形成した後に、エピタキシャル層ＥＬを形成する場合について説明した。本発明の実施の形態２では、ｐ−型のエピタキシャル層ＥＬを形成した後に、チャネル層ＣＬを形成する場合について説明する。
【００５４】
本実施の形態２におけるＳＪ構造を用いたトレンチゲート型パワートランジスタを備えた半導体装置の製造方法について、図２４〜図３０を参照して説明する。なお、図２４の製造工程前の製造工程は、図６を参照して説明した製造工程において半導体層ＳＬ（ドレイン層ＤＬ）にチャネル層ＣＬを形成しないで、図５〜図１５の製造工程を行うものであるので、その説明は省略する。
【００５５】
図２４に示すように、例えばＣＶＤ法によって溝ＵＴ内に酸化シリコン膜からなるゲート絶縁膜ＧＩを形成した後、ゲート絶縁膜ＧＩ上に例えばＣＶＤ法によってゲート電極ＧＥとなる多結晶シリコン膜を形成する。次いで、図２５に示すように、エッチングによって溝ＵＴ内のみに多結晶シリコン膜を残存させるようにして、ゲート絶縁膜ＧＩ上にゲート電極ＧＥを形成した後、高エネルギーイオン注入によってドレイン層ＤＬおよびエピタキシャル層ＥＬの上面側からｐ型の不純物（例えばボロン）を導入し、ＲＴＡ（Rapid Thermal Anneal）することによって、ドレイン層ＤＬおよびエピタキシャル層ＥＬの上部にチャネル層ＣＬを形成する。なお、このゲート電極ＧＥの形成の際、図示しないゲート電極ＧＥの引き出し部は、フォトレジストからなるマスクを用いて形成される。
【００５６】
続いて、図２６に示すように、イオン注入によってｎ型の不純物（例えばヒ素（Ａｓ））を導入することによってｎ＋型の半導体層からなるソース領域ＳＡを形成する。次いで、図２７に示すように、ゲート電極ＧＥ上に例えばＣＶＤ法によって酸化シリコン膜からなる絶縁膜ＩＦ３を形成した後、図２８に示すようにフォトリソグラフィおよびエッチングによって、絶縁膜ＩＦ３をパターニングする。
【００５７】
続いて、図２９に示すように、絶縁膜ＩＦ３をマスクとして用いたエッチングによってソース領域ＳＡの一部を貫くように除去し、エピタキシャル層ＥＬの上面およびチャネル層ＣＬの一部の上面を露出した後、露出したエピタキシャル層ＥＬの上面およびチャネル層ＣＬの一部の上面からイオン注入によってｐ型の不純物を導入してｐ＋型の半導体層からなるコンタクト領域ＣＡを形成する。
【００５８】
続いて、図３０に示すように、コンタクト領域ＣＡの上面から絶縁膜ＩＦ３の上面にかかるように、スパッタ法によってバリアメタルＢＭを形成した後、バリアメタルＢＭ上にスパッタ法によってアルミニウム膜からなるソース電極ＳＥを形成する。また、スピンコートによってポリイミド膜からなる保護膜ＰＦを形成した後、半導体基板Ｓｕｂの裏面を研磨した後、スパッタ法によってドレイン電極（裏面電極）ＤＥを形成する。これにより、本実施の形態２によるパワートランジスタＱ２が完成する。
【００５９】
このように、高エネルギーイオン注入とＲＴＡを用いることによって、高温・長時間の熱処理を減らすことができれば、ｐ−型のエピタキシャル層ＥＬを形成した後に、チャネル層ＣＬを形成することができる。
【００６０】
また、チャネル層ＣＬを形成する工程は、図２５に相当する工程に限定されるものではなく、図１１に相当する工程などでも可能である。
【００６１】
（実施の形態３）
前記実施の形態１において図１０および図１１を参照して説明した工程は、絶縁膜ＩＦ１の上面が露出するまでエピタキシャル層ＥＬの一部を、ＣＭＰ法またはエッチバックによって除去した後、その絶縁膜ＩＦ１を除去し、エピタキシャル層ＥＬの上面がチャネル層ＣＬの上面より高くなるようにするものである。このエピタキシャル層ＥＬの突起している上部の高さは、ゲート電極ＧＥが形成される溝ＵＴの形状を左右する要素である。そこで、本実施の形態３では、突起している上部の高さをより精度良く調整することができる技術について以下に説明する。
【００６２】
本実施の形態３におけるＳＪ構造を用いたトレンチゲート型パワートランジスタを備えた半導体装置の製造方法について、図３１〜図３５を参照して説明する。なお、図３１の製造工程前の製造工程は、前記実施の形態１で説明した図５の製造工程と同様であるので、その説明は省略する。
【００６３】
図３１に示すように、イオン注入法によってｎ−型の半導体層ＳＬの上面側からｐ型の不純物（例えばボロン）を導入して、ドレイン層ＤＬ上にｐ型の半導体層からなるチャネル層ＣＬを形成した後、例えばＣＶＤ法によってチャネル層ＣＬ上に例えば酸化シリコン膜などの酸化膜ＯＦおよび例えば窒化シリコン膜からなる窒化膜ＮＦを順に形成する。この酸化膜ＯＦおよび窒化膜ＮＦは、絶縁膜ＩＦ１を構成するものである。
【００６４】
続いて、図３２に示すように、フォトリソグラフィおよびエッチングによって、絶縁膜ＩＦ１をパターニングした後、図３３に示すように、絶縁膜ＩＦをマスクとして、チャネル層ＣＬおよびドレイン層ＤＬの一部を除去し、半導体基板Ｓｕｂに到達する複数の溝Ｔｈを形成する。
【００６５】
続いて、図３４に示すように、単結晶シリコン基板を用いたエピタキシャル成長によって複数の溝Ｔｈ内および絶縁膜ＩＦ１上にｐ−型の半導体層からなるエピタキシャル層ＥＬを形成する。次いで、図３５に示すように、窒化膜ＮＦをストッパとして用いたＣＭＰ法によってエピタキシャル層ＥＬの一部を除去し、絶縁膜ＩＦ１の上面を露出する。この後、酸化膜ＯＦおよび窒化膜ＮＦからなる絶縁膜ＩＦ１がエッチングによって除去されるので、その膜厚がエピタキシャル層ＥＬの突起している上部の高さとなる。
【００６６】
このように、窒化膜ＮＦをストッパとして用いたＣＭＰ法によって、絶縁膜ＩＦ１の厚さをエピタキシャル層ＥＬの突起している上部の高さとできるので、より精度良く調整することができる。このため、後の工程で形成されるゲート電極ＧＥ用の溝ＵＴの形状を安定にすることができる。
【００６７】
以降の工程は、前記実施の形態１で説明した製造工程と同様であるので、その説明は省略する。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
例えば、前記実施の形態では、ｎ型のチャネルとなるパワートランジスタに適用した場合について説明したが、パワートランジスタを構成する部材のｎ型をｐ型に、ｐ型をｎ型としたｐ型のチャネルとなるパワートランジスタにも適用することができる。
【産業上の利用可能性】
【００７０】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。特に、ＳＪ構造を用いたトレンチゲート型パワートランジスタを備えた半導体装置に有効である。
【図面の簡単な説明】
【００７１】
【図１】本発明者らが検討した半導体装置の要部断面図である。
【図２】本発明の実施の形態１における半導体装置のチップ平面図である。
【図３】図２の要部を拡大した平面図である。
【図４】図３のＡ−Ａ’線の断面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】ドレイン層のドナー濃度、エピタキシャル層のアクセプタ濃度、ドレイン層の幅、およびエピタキシャル層の幅を種々変化させた場合の耐圧特性を説明するための図である。
【図２３】ドレイン層の深さ方向における電界強度特性を説明するための図である。
【図２４】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】本発明の実施の形態３における半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００７２】
ＢＭ    バリアメタル
ＣＡ    コンタクト領域
ＣＬ    チャネル層
ＣｌＡ  セル領域
Ｃｐ    半導体チップ
Ｄ      ドレイン
ＤＥ    ドレイン電極
ＤＬ    ドレイン層
ＥＬ    エピタキシャル層
Ｇ      ゲート
ＧＥ    ゲート電極
ＧＩ    ゲート絶縁膜
ＩＦ１、ＩＦ２、ＩＦ３  絶縁膜
Ｎａ    アクセプタ濃度
Ｎｄ    ドナー濃度
ＮＦ    窒化膜
ＯＡ    周辺領域
ＯＦ    酸化膜
ＰＦ    保護膜
Ｑ０、Ｑ１  パワートランジスタ
Ｓ      ソース
ＳＡ    ソース領域
ＳＥ    ソース電極
ＳＬ    半導体層
Ｓｕｂ  半導体基板
ＳＷＳ  側壁スペーサ
Ｔｈ    溝
ＵＴ    溝
Ｗｎ    ドレイン層の幅
Ｗｐ    エピタキシャル層の幅
【図１】
2008166490.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008166490.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2008166490.tif 000020
【図１９】
2008166490.tif 000021
【図２０】
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【図２１】
2008166490.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2008166490.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2008166490.tif 000036
【図３５】
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