(57)【要約】【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。【解決手段】この電界効果トランジスタにおける窒化物半導体積層構造部５には、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８に跨る壁面１６を側面とするメサ状積層部１５が形成されている。メサ状積層部１５の壁面１６には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上にはゲート電極１０が形成されている。また、ｎ型ＧａＮ層６（引き出し部１９）にはドレイン電極１２が形成され、ｎ型ＧａＮ層８の上面にはソース電極１１が形成されている。そして、メサ状積層部１５は、窒化物半導体積層構造部５に形成された高転位領域１８および低転位領域１７のうち、低転位領域１７に形成されている。【選択図】図１
2008210936.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型の第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を側面とするメサ状積層部を有する窒化物半導体積層構造部と、
前記メサ状積層部の前記壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、
前記第１層に電気的に接続されたドレイン電極と、
前記メサ状積層部における前記第３層に電気的に接続されたソース電極と、を含み、
前記窒化物半導体積層構造部は、積層主面に平行な方向に沿って転位密度の高い高転位領域と、前記高転位領域より転位密度の低い低転位領域とを有しており、前記メサ状積層部は、前記低転位領域に形成されている、窒化物半導体素子。
【請求項２】
前記第２層における前記壁面に形成され、前記第２層とは異なる伝導特性を有する第４層をさらに含む、請求項１に記載の窒化物半導体素子。
【請求項３】
前記窒化物半導体積層構造部を担持する基層をさらに含み、
前記基層は、その主面の一部を露出させる開口部を有する絶縁膜を含み、
前記第１層は、前記開口部から前記絶縁膜上に至る領域に形成されている、請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記絶縁膜が、酸化シリコン、窒化シリコンもしくはシリコン酸窒化物、またはこれらの組み合わせからなる、請求項３に記載の窒化物半導体素子。
【請求項５】
前記窒化物半導体積層構造部を担持する基層をさらに含み、
前記基層は、その主面を掘り下げることにより形成された凹部を含み、
前記第１層は、前記凹部内を含む前記基層の主面上に形成されている、請求項１または２に記載の窒化物半導体素子。
【請求項６】
前記基層は、サファイア基板を含む、請求項３〜５のいずれか一項に記載の窒化物半導体素子。
【請求項７】
前記基層は、導電性材料からなる導電性基層を含み、
前記ドレイン電極は、前記導電性基層における前記第１層が形成されている側とは反対側の表面に形成されている、請求項３〜５のいずれか一項に記載の窒化物半導体素子。
【請求項８】
基層上に、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されるｐ型の第２層、およびこの第２層に積層されるｎ型の第３層を成長させて、前記基層の主面に平行な方向に沿って転位密度の高い高転位領域と、前記高転位領域より転位密度の低い低転位領域とを有する窒化物半導体積層構造部を形成する積層工程と、
前記第１、第２および第３層に跨る壁面を形成して、この壁面を側面とするメサ状積層部を前記低転位領域に形成するメサ状積層部形成工程と、
前記メサ状積層部の前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、
前記第１層に電気的に接続されるように、ドレイン電極を形成するドレイン電極形成工程と、
前記メサ状積層部における前記第３層に電気的に接続されるように、ソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法。
【請求項９】
前記メサ状積層部形成工程における前記壁面の形成によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程をさらに含む、請求項８に記載の窒化物半導体素子の製造方法。
【請求項１０】
前記積層工程は、前記基層の主面に、前記基層の主面の一部を露出させる開口部を有する絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜をマスクとして前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記絶縁膜上に至る領域に、前記窒化物半導体積層構造部を形成する工程と、を含む、請求項８または９に記載の窒化物半導体素子の製造方法。
【請求項１１】
前記積層工程は、前記基層の主面を掘り下げることにより、前記基層の主面に凹部を形成する凹部形成工程と、前記凹部内の主面を含む前記基層の主面からIII族窒化物半導体を成長させることにより、前記基層の主面上に、前記窒化物半導体積層構造部を形成する工程と、を含む、請求項８または９に記載の窒化物半導体素子の製造方法。
【請求項１２】
前記基層は、基板と、この基板の上に形成された導電性材料からなる導電性基層とを備え、
前記ドレイン電極形成工程は、前記基板を除去する工程と、前記基板を除去することによって露出した前記導電性基層の表面にドレイン電極を形成する工程と、を含む、請求項８〜１１のいずれか一項に記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、III族窒化物半導体を用いた窒化物半導体素子およびその窒化物半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている。とくに耐圧性を確保する観点から、ソース電極とドレイン電極とを垂直方向に配置する縦型構造のＧａＮデバイスの開発が進められている（たとえば、非特許文献１参照）。
【０００３】
縦型構造のＧａＮデバイスは、たとえば、導電性のＳｉＣ基板と、このＳｉＣ基板の上に形成されたＧａＮ薄膜と、このＧａＮ薄膜の上に形成されたｎ型ＧａＮ層と、このｎ型ＧａＮ層の表面近くに形成されたｐ型領域とを備えている。そして、ＳｉＣ基板にはドレイン電極が、ｎ型ＧａＮ層の表面にはソース電極が、ｐ型領域にはゲート絶縁膜を介してゲート電極が、それぞれ形成されている。これにより、ソース電極とドレイン電極とが垂直方向に配置された縦型構造を成しており、デバイスの動作時には、ドレイン電極から、ＳｉＣ基板、ＧａＮ薄膜およびｎ型ＧａＮ層を介してソース電極へと電流が流れる。
【０００４】
この縦型構造のＧａＮデバイスの製造に際しては、まず、ＳｉＣ基板の上にＧａＮ薄膜が形成される。次に、このＧａＮ薄膜を核として、縦方向（ＳｉＣ基板に垂直な方向）にｎ型ＧａＮ層が結晶成長させられる。次いで、このｎ型ＧａＮ層の表面近くにｐ型領域が形成される。そして、ＳｉＣ基板にドレイン電極が形成され、ｎ型ＧａＮ層の表面にソース電極が形成され、ｐ型領域にゲート絶縁膜を介してゲート電極が形成されることにより、縦型構造のＧａＮデバイスが得られる。
【非特許文献１】大久保聡著、「もう光るだけじゃない  機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記した縦型構造のＧａＮデバイスの製造工程においては、ＳｉＣ基板の格子定数とＧａＮ薄膜の格子定数との不整合に起因して、ＳｉＣ基板からＧａＮ薄膜およびｎ型ＧａＮ層を垂直方向に貫通する多数の転位欠陥（結晶欠陥）が生じるおそれがある。つまり、ＧａＮデバイスの動作時に電流が流れる領域に、多数の転位欠陥が生じるおそれがある。そのため、ＧａＮデバイスの動作時にリーク電流が発生し、デバイスの電気特性が低下する場合がある。そのため、このようなＧａＮデバイスは、パワーデバイスには必ずしも適さないという問題がある。
【０００６】
そこで、この発明の目的は、パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されたｐ型の第２層、およびこの第２層に積層されたｎ型の第３層を備え、前記第１、第２および第３層に跨る壁面を側面とするメサ状積層部を有する窒化物半導体積層構造部と、前記メサ状積層部の前記壁面に、前記第１、第２および第３層に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように形成されたゲート電極と、前記第１層に電気的に接続されたドレイン電極と、前記メサ状積層部における前記第３層に電気的に接続されたソース電極と、を含み、前記窒化物半導体積層構造部は、積層主面に平行な方向に沿って転位密度の高い高転位領域と、前記高転位領域より転位密度の低い低転位領域とを有しており、前記メサ状積層部は、前記低転位領域に形成されている、窒化物半導体素子である。なお、ここでいうメサ状積層部の形状は、その側面を鉛直方向に切断する断面が台形状であってもよいし、矩形状であってもよい。
【０００８】
この構成によれば、窒化物半導体積層構造部には、ｎ型の第１層、ｐ型の第２層、およびｎ型の第３層に跨る壁面を側面とするメサ状積層部が備えられている。メサ状積層部の壁面には、第１、第２および第３層に跨るようにゲート絶縁膜が形成されている。そして、ゲート絶縁膜を挟んで第２層における壁面に対向するようにゲート電極が形成されている。また、第１層に電気的に接続されるようにドレイン電極が形成され、さらにメサ状積層部における第３層に電気的に接続されるようにソース電極が形成されている。こうして、縦型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、このトランジスタを単に「ＭＩＳＦＥＴ」という。）が構成されている。
【０００９】
このような構成のＭＩＳＦＥＴの動作について説明すると、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層においてゲート電極に対向する表面付近の領域（チャネル領域）に電子が誘起され、反転層（チャネル）が形成される。この反転層を介して、メサ状積層部における第１および第３層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する。
【００１０】
そして、このＭＩＳＦＥＴでは、上述した動作時に電流が流れる領域であるメサ状積層部が、窒化物半導体積層構造部に形成された転位密度の高い高転位領域と、高転位領域より転位密度の低い低転位領域とのうち、低転位領域に形成されている。そのため、ＭＩＳＦＥＴの動作時におけるリーク電流の発生を低減することができる。その結果、ＭＩＳＦＥＴの電気特性の低下を抑制することができるので、このようなＭＩＳＦＥＴは、良好なパワーデバイスを実現することができる。
【００１１】
さらに、窒化物半導体素子を縦型ＭＩＳＦＥＴとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもできる。また、集積によって大電流を容易に流すことができ、かつ、第１層の膜厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することができる。むろん、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【００１２】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
また、請求項２記載の発明は、前記第２層における前記壁面に形成され、前記第２層とは異なる伝導特性を有する第４層をさらに含む、請求項１に記載の窒化物半導体素子である。
【００１３】
この構成によれば、第２層における壁面には、第２層とは伝導特性の異なる領域である第４層が形成されている。そのため、ゲート絶縁膜は、この第４層に接するように形成され、ゲート電極は、ゲート絶縁膜を挟んで第４層に対向するように形成されている。
これによって、上記したＭＩＳＦＥＴの動作時において、反転層（チャネル）が形成される領域が第４層となる。そのため、この第４層が、たとえば第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であると、反転層が形成される領域の伝導特性が第２層の伝導特性と同じである場合と比較して、反転層を形成するために必要なゲート閾値電圧を低く抑えることができる。したがって、ゲート閾値電圧を小さくでき、良好なパワーデバイスを実現することができる。
【００１４】
なお、第４層は、上記した第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、電界効果トランジスタのノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。
【００１５】
また、請求項３に記載されているように、前記窒化物半導体素子は、前記窒化物半導体積層構造部を担持する基層をさらに含み、前記基層は、その主面の一部を露出させる開口部を有する絶縁膜を含み、前記第１層が、前記開口部から前記絶縁膜上に至る領域に形成されている構成であってもよい。そして、上記した絶縁膜は、請求項４に記載されているように、酸化シリコン、窒化シリコンもしくはシリコン酸窒化物、またはこれらの組み合わせからなる絶縁膜であってもよい。
【００１６】
また、請求項５に記載されているように、前記窒化物半導体素子は、前記窒化物半導体積層構造部を担持する基層をさらに含み、前記基層は、その主面を掘り下げることにより形成された凹部を含み、前記第１層は、前記凹部内を含む前記基層の主面上に形成されている構成であってもよい。
また、請求項６に記載されているように、前記基層は、サファイア基板を含んでいてもよいし、請求項７に記載されているように、導電性材料からなる導電性基層を含んでいてもよい。基層が導電性基層からなる場合、ドレイン電極は、導電性基層における第１層が形成されている側とは反対側の表面に形成されていてもよい。
【００１７】
また、請求項８記載の発明は、基層上に、III族窒化物半導体からなる、ｎ型の第１層、この第１層に積層されるｐ型の第２層、およびこの第２層に積層されるｎ型の第３層を成長させて、前記基層の主面に平行な方向に沿って転位密度の高い高転位領域と、前記高転位領域より転位密度の低い低転位領域とを有する窒化物半導体積層構造部を形成する積層工程と、前記第１、第２および第３層に跨る壁面を形成して、この壁面を側面とするメサ状積層部を前記低転位領域に形成するメサ状積層部形成工程と、前記メサ状積層部の前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、前記第１層に電気的に接続されるように、ドレイン電極を形成するドレイン電極形成工程と、前記メサ状積層部における前記第３層に電気的に接続されるように、ソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法である。この方法により、請求項１記載の窒化物半導体素子を作製することができる。
【００１８】
また、請求項９記載の発明は、前記メサ状積層部形成工程における前記壁面の形成によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程をさらに含む、請求項８に記載の窒化物半導体素子の製造方法である。この方法により、請求項２記載の窒化物半導体素子を作製することができる。
また、請求項１０記載の発明は、前記積層工程は、前記基層の主面に、前記基層の主面の一部を露出させる開口部を有する絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜をマスクとして前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記絶縁膜上に至る領域に、前記窒化物半導体積層構造部を形成する工程と、を含む、請求項８または９に記載の窒化物半導体素子の製造方法である。この方法により、請求項３記載の窒化物半導体素子を作製することができる。
【００１９】
また、請求項１１記載の発明は、前記積層工程は、前記基層の主面を掘り下げることにより、前記基層の主面に凹部を形成する凹部形成工程と、前記凹部内の主面を含む前記基層の主面からIII族窒化物半導体を成長させることにより、前記基層の主面上に、前記窒化物半導体積層構造部を形成する工程と、を含む、請求項８または９に記載の窒化物半導体素子の製造方法である。この方法により、請求項５記載の窒化物半導体素子を作製することができる。
【００２０】
さらに、請求項１２記載の発明は、前記基層は、基板と、この基板の上に形成された導電性材料からなる導電性基層とを備え、前記ドレイン電極形成工程は、前記基板を除去する工程と、前記基板を除去することによって露出した前記導電性基層の表面にドレイン電極を形成する工程と、を含む、請求項８〜１１のいずれか一項に記載の窒化物半導体素子の製造方法である。この方法によれば、基板の除去によって露出した導電性基層の表面にドレイン電極が形成されるので、この導電性基層を介してドレイン電極と第１層とを電気的に接続することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタは、基板１（基層）と、この基板１の上に成長させられたＧａＮ膜２（基層、導電性基層）と、このＧａＮ膜２の主面２Ａに形成され、この主面２Ａの一部を露出させる開口部３を有する絶縁膜マスク４（絶縁膜）と、この絶縁膜マスク４の開口部３から、絶縁膜マスク４の上に至る領域に形成された窒化物半導体積層構造部５とを備えている。
【００２２】
基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
ＧａＮ膜２は、たとえばＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるIII族窒化物半導体系化合物の一例であり、基板１に積層されるバッファ層としての機能を有している。ＧａＮ膜２には、ドーパント（ｎ型またはｐ型）が含まれていてもよいし、含まれていなくてもよい。このＧａＮ膜２を基板１の上に積層することにより、ＧａＮ膜２の上に窒化物半導体積層構造部５を良好に再成長させることができる。
【００２３】
絶縁膜マスク４は、酸化物または窒化物を用いて構成することができ、たとえば、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）、窒化シリコン（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）などが例示される。これらの材料のうち、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）もしくはシリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせで構成されることが好ましい。
【００２４】
窒化物半導体積層構造部５は、ｎ型ＧａＮ層６（第１層）と、ｐ型ＧａＮ層７（第２層）と、ｎ型ＧａＮ層８（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。より具体的には、各ＧａＮ層は、ＧａＮ膜２の上に、たとえば、有機金属化学気相成長法（ＭＯＣＶＤ法）、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）などの方法で、III族窒化物半導体をエピタキシャル成長させることによって形成されている。たとえば、ｎ型ＧａＮ層６は、絶縁膜マスク４の開口部３から、成長面２７で示される方向に成長して形成されている。このｎ型ＧａＮ層６の成長過程においては、その成長面２７の成長方向に沿って転位欠陥が生じるため、結果として、窒化物半導体積層構造部５の内部（ｎ型ＧａＮ層６の内部）には、基板１の主面に垂直な方向に沿って、転位欠陥１３が複数個所（たとえば、開口部３の上方および絶縁膜マスク４の中央上方）に生じている。この転位欠陥１３が存在する位置により、窒化物半導体積層構造部５は、基板１の主面に平行な方向に沿って、転位密度の高い高転位領域１８（転位欠陥１３が生じている部分）と、高転位領域１８より転位密度の低い低転位領域１７（転位欠陥１３が生じていない部分）とに区別される。
【００２５】
また、窒化物半導体積層構造部５は、ｎ型ＧａＮ層８からｎ型ＧａＮ層６が露出する深さまで積層界面を横切る方向にエッチングされることにより、低転位領域１７にメサ状積層部１５を有している。
メサ状積層部１５は、図１では、断面台形（メサ形状）に形成され、その側面が、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８に跨る壁面１６を構成している。
【００２６】
壁面１６は、たとえば、基板１の主面に対して１５°〜９０°の範囲で傾斜した面である。たとえば、基板１の主面がｃ面（０００１）である場合、この基板１の上にエピタキシャル成長によって成長させられるＧａＮ膜２および窒化物半導体積層構造部５、すなわち、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８は、やはりｃ面（０００１）を主面として積層されることになる。そのため、この主面（ｃ面）に対して１５°〜９０°の範囲で傾斜した面である壁面１６は、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。すなわち、壁面１６がセミポーラ面などである場合においては、メサ状積層部１５の形状は、断面台形となる一方（図１参照）、壁面１６が非極性面である場合においては、メサ状積層部１５の形状は、断面矩形となる。
【００２７】
ｐ型ＧａＮ層７における壁面１６付近には、領域１４が形成されている。領域１４は、ｐ型ＧａＮ層７とは異なる伝導特性を有する半導体、たとえば、ｐ型ＧａＮ層７のアクセプタ濃度より低いアクセプタ濃度を有するｐ−型半導体からなる。また、領域１４の、壁面１６と直交する方向の厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１４は、ｐ型ＧａＮ層７とは異なる伝導特性を有する半導体であれば、ｐ−型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１４の表面近傍には、ゲート電極１０（後述）に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層６、８間を電気的に導通させる反転層（チャネル）が形成される。
【００２８】
また、メサ状積層部１５が形成されるに伴い、ｎ型ＧａＮ層６には、メサ状積層部１５の両側から、窒化物半導体積層構造部５の積層界面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部１９が形成されている。すなわち、この引き出し部１９は、この実施形態では、ｎ型ＧａＮ層６の延長部で構成されている。
引き出し部１９の表面における低転位領域１７には、ドレイン電極１２が接触して形成されている。これによって、ドレイン電極１２は、ｎ型ＧａＮ層６と電気的に接続されることになる。なお、ドレイン電極１２は、ｎ型ＧａＮ層６と導通していれば（電気的に接続されていれば）よく、たとえば、引き出し部１９とドレイン電極１２との間に、さらにｎ型の半導体層を介在させる構成でも良い。
【００２９】
また、ｎ型ＧａＮ層８の上には、ソース電極１１が形成されている。ソース電極１１は、ｎ型ＧａＮ層８と電気的に接続されることになる。
さらに、ｎ型ＧａＮ層６の上面（ドレイン電極１２形成領域を除く）、壁面１６およびｎ型ＧａＮ層８の上面（ソース電極１１形成領域を除く）には、ゲート絶縁膜９が形成されている。このゲート絶縁膜９の上には、ゲート絶縁膜９を挟んで領域１４に対向するようにゲート電極１０が形成されている。
【００３０】
ゲート絶縁膜９は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）および窒化シリコン（ＳｉＮ）などを用いて構成することができる。
ゲート電極１０は、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を用いて構成することができる。
【００３１】
ドレイン電極１２は、少なくともＡｌを含む金属を用いて構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金を用いて構成することができる。ソース電極１１もドレイン電極１２と同様に、Ａｌを含む金属を用いて構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金を用いて構成することができる。Ａｌを含む金属でドレイン電極１２およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極１２およびソース電極１１は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて構成してもよい。
【００３２】
次にこの電界効果トランジスタの動作について説明する。
まず、ソース電極１１とドレイン電極１２との間に、ドレイン電極１２側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層６とｐ型ＧａＮ層７との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層８とｎ型ＧａＮ層６との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、ゲート電極１０に、領域１４に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１４の表面近傍に電子が誘起されて、反転層（チャネル）が形成される。この反転層を介して、メサ状積層部１５におけるｎ型ＧａＮ層６とｎ型ＧａＮ層８との間が導通する。こうして、ソース−ドレイン間が導通し、図１に示す矢印ＩＤの方向に電流が流れる。このとき、領域１４がｐ型ＧａＮ層７よりアクセプタ濃度の低いｐ−型半導体からなるため、より低いゲート閾値電圧で領域１４に電子を誘起させることができる。領域１４のｐ型不純物濃度を適切に定めておけば、ゲート電極１０に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【００３３】
図２Ａ〜図２Ｊは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、図２Ａに示すように、まず、基板１の上に、たとえばｃ面（０００１）を主面としてＧａＮ膜２がエピタキシャル成長させられる。なお、ＧａＮ膜２を成長させる方法としては、上述した有機金属化学気相成長法（ＭＯＣＶＤ法）、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）などの方法が挙げられる。また、ＧａＮ膜２をエピタキシャル成長させるときに、ｎ型ドーパントを含める場合には、たとえばＳｉを用いればよく、ｐ型ドーパントを含める場合には、たとえば、Ｍｇ、Ｃなどを用いればよい。
【００３４】
次に、ＧａＮ膜２の上に、たとえばプラズマ化学気相成長法（プラズマＣＶＤ法）により、絶縁膜マスク４の材料である絶縁膜（図示せず）がＧａＮ膜２の全面を覆うように積層される。そして、この絶縁膜が、たとえばドライエッチングによりエッチングされて、図２Ｂに示すように、開口部３を有する絶縁膜マスク４が形成される（絶縁膜形成工程）。
【００３５】
次に、開口部３から露出しているＧａＮ膜２の主面２Ａから、ｎ型ＧａＮ層６がエピタキシャル成長させられる。より具体的には、ＧａＮ系化合物半導体が縦方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、ＧａＮ膜２の露出部分を核として、ＧａＮ系化合物半導体の結晶成長が行なわれた後、このＧａＮ系化合物半導体が、ＧａＮ系化合物半導体が横方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、横方向に成長させられる（図２Ｃにおける成長面２７参照）。
【００３６】
これによって、図２Ｃに示すように、平坦な頂面を有するストライプ形状のＧａＮ系化合物半導体層２２が複数本（図２Ｃでは３本）形成された状態を経て、さらにこれらの複数本のＧａＮ系化合物半導体層２２の隣接するもの同士が接合して、図２Ｄに示すように、一体化したｎ型ＧａＮ層６が得られる。なお、ｎ型ＧａＮ層６をエピタキシャル成長させるときのｎ型ドーパントとしては、たとえば、Ｓｉを用いればよい。また、このｎ型ＧａＮ層６の成長の際には、基板１の格子定数とＧａＮ膜２の格子定数との不整合により生じた転位欠陥が、成長面２７の成長方向に沿ってＧａＮ系化合物半導体の内部を伝わり、ｎ型ＧａＮ層６が形成された状態では、基板１の主面に対して直交する方向に沿ってｎ型ＧａＮ層６の内部を伝わるため、ｎ型ＧａＮ層６の内部の複数個所（たとえば、開口部３の上方および絶縁膜マスク４の中央上方）には、転位欠陥１３が生じる。
【００３７】
そして、ｎ型ＧａＮ層６が形成された後には、図２Ｅに示すように、ｎ型ＧａＮ層６の上に、順に、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８が成長させられて、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８からなる窒化物半導体積層構造部５が得られる。これらのＧａＮ層の成長の際にも、ｎ型ＧａＮ層６に生じた転位欠陥１３がｐ型ＧａＮ層７およびｎ型ＧａＮ層８の内部を伝わる。そのため、窒化物半導体積層構造部５の内部には、積層された各ＧａＮ層を層厚方向に貫通する転位欠陥１３が存在する。この転位欠陥１３が存在する位置により、窒化物半導体積層構造部５は、基板１の主面に平行な方向に沿って、転位密度の高い高転位領域１８（転位欠陥１３が生じている部分）と、高転位領域１８より転位密度の低い低転位領域１７（転位欠陥１３が生じていない部分）とに区別される。
【００３８】
次に、図２Ｆに示すように、低転位領域１７にメサ状積層部１５を形成するために、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面１６が切り出されるように、窒化物半導体積層構造部５がストライプ状にエッチングされる（メサ状積層部形成工程）。これにより、ｎ型ＧａＮ層８から、ｐ型ＧａＮ層７を貫通して、ｎ型ＧａＮ層６の層厚中間部に至る壁面１６が形成されて、窒化物半導体積層構造部５に、メサ状積層部１５およびｎ型ＧａＮ層６の延長部からなる引き出し部１９が同時に形成される。
【００３９】
壁面１６の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けた壁面１６を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理には、水酸化カリウム（ＫＯＨ）やアンモニア水などを用いることが好ましい。このウェットエッチング処理を施すことにより、ダメージを受けた壁面１６の表層が除去され、ダメージの少ない壁面１６を得ることができる。壁面１６のダメージを低減しておくことにより、領域１４の結晶状態を良好に保つことができ、また、壁面１６とゲート絶縁膜９との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができると共に、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
【００４０】
次いで、窒化物半導体積層構造部５上に、たとえば、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法によりゲート絶縁膜９が形成される。ＥＣＲスパッタ法によるゲート絶縁膜９の形成に際しては、まず、窒化物半導体積層構造部５が形成された基板１が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図２Ｇに示すように、ｐ型ＧａＮ層７における壁面１６付近の領域が変質してｐ型ＧａＮ層７とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層７よりアクセプタ濃度の低いｐ−型半導体の領域１４が形成される（第４層形成工程）。
【００４１】
その後は、図２Ｈに示すように、窒化物半導体積層構造部５の全面を覆う絶縁膜２０（酸化シリコン、酸化ガリウムなど）が形成される。そして、絶縁膜２０が形成された後、図２Ｉに示すように、絶縁膜の不要部分（ゲート絶縁膜９以外の部分）がエッチングされて除去されることにより、ゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。なお、このゲート絶縁膜９の形成方法については、ＥＣＲスパッタ法に限らず、たとえば、マグネトロンスパッタ法などを適用することもできる。また、ゲート絶縁膜９の形成方法や形成条件によっては、ゲート絶縁膜９の形成に際して、ｐ型ＧａＮ層７における壁面１６に、たとえば、ｎ型不純物である酸素などのスパッタ粒子がイオンインプランテーションされるため、ゲート絶縁膜９の形成時においても、ｐ型ＧａＮ層７における壁面１６付近の領域が変質する。つまり、領域１４を形成する工程とゲート絶縁膜９を形成する工程とが同時に並行して行なわれる。
【００４２】
ゲート絶縁膜９が形成された後には、公知のフォトリソグラフィ技術により、ゲート絶縁膜９の上に、ゲート電極１０、ドレイン電極１２およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（１０、１２、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（１０、１２、１１）以外の部分）がフォトレジストとともにリフトオフされる。これにより、図２Ｊに示すように、ゲート絶縁膜９を挟んで領域１４と対向するゲート電極１０が形成されるとともに（ゲート電極形成工程）、引き出し部１９（ｎ型ＧａＮ層６の延長部）の上面に接触するようにドレイン電極１２が、また、ｎ型ＧａＮ層８の上面に接触するようにソース電極１１が形成される（ドレイン電極形成工程およびソース電極形成工程）。
【００４３】
以上により、図１に示す構造の電界効果トランジスタを得ることができる。
なお、上述の製造工程では、領域１４は、ゲート絶縁膜９の形成工程において形成されたが、たとえば、ゲート絶縁膜９の形成工程とは別に、ｐ型ＧａＮ層７における壁面１６の領域にプラズマや電子線を照射する工程や、ｐ型ＧａＮ層７における壁面１６の領域にイオンインプランテーションする工程を設けることによって、ｐ型ＧａＮ層７における壁面１６付近の領域を変質させて領域１４を形成することもできる。
【００４４】
また、図１においては、ｐ型ＧａＮ層７における壁面１６にのみ、領域１４が示されているが、実際にはｎ型ＧａＮ層６やｎ型ＧａＮ層８における壁面１６にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層６やｎ型ＧａＮ層８における壁面１６に変質領域が形成されても、デバイスとしての効果に変化がないので、図１では変質領域を省略している。
【００４５】
さらに、基板１上にストライプ状に形成された複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部５のゲート電極１０、ドレイン電極１２およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１２は、隣接する窒化物半導体積層構造部５間で共有することができる。
【００４６】
以上のように、この実施形態によれば、メサ状積層部１５は、窒化物半導体積層構造部５に形成された高転位領域１８および低転位領域１７のうち、低転位領域１７に形成されている。つまり、この電界効果トランジスタの動作時に電流が流れる領域には、転位欠陥１３がほとんど存在していないため、電界効果トランジスタにおけるリーク電流の発生を低減することができる。その結果、電界効果トランジスタの電気特性の低下を抑制することができるので、このような電界効果トランジスタは、良好なパワーデバイスを実現することができる。
【００４７】
なお、ｎ型ＧａＮ層６の、ドレイン電極１２から領域１４との界面に至るには、高転位領域１８が存在しているが、これついては、転位欠陥１３の方向と、ソース−ドレイン間を流れる電流の方向（ＩＤ）とが異なる（ほぼ垂直である）ため、これによってリーク電流が発生することはほとんどない。
また、この電界効果トランジスタは、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８を積層した縦型のトランジスタ構造を有するので、ノーマリオフ動作、すなわち、ゲート電極１０にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することもできる。また、集積によって大電流を容易に流すことができ、かつ、ｎ型ＧａＮ層６の層厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することができる。むろん、III族窒化物半導体を用いたｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【００４８】
また、ｐ型ＧａＮ層７における壁面１６に露出した表面に形成した領域１４に接するようにゲート絶縁膜９を形成する構造を採用することにより、反転層の形成に必要なゲート閾値電圧を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層７のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
【００４９】
図３は、この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図３において、前述の図１に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、ＧａＮ膜２の主面２Ａ上に絶縁膜マスク４が形成されておらず、ＧａＮ膜２には、主面２ＡからＧａＮ膜２の膜厚途中までエッチングすることにより、凹部２３が形成されている。そして、凹部２３が形成されることによって、ＧａＮ膜２における凹部２３の両側には、凹部２３より一段高い凸部２１が形成されている。
【００５０】
また、窒化物半導体積層構造部５は、凹部２０から凸部２１の上に至る領域、つまり、ＧａＮ膜２の表面全域に形成されている。窒化物半導体積層構造部５の内部（ｎ型ＧａＮ層６の内部）には、図１と同様に、基板１の主面に垂直な方向に沿って、転位欠陥１３が複数個所（たとえば、凹部２３の上方および凸部２１の中央上方）に生じている。そのため、この図３の電界効果トランジスタにおける窒化物半導体積層構造部５も、基板１の主面に平行な方向に沿って、転位密度の高い高転位領域１８（転位欠陥１３が生じている部分）と、高転位領域１８より転位密度の低い低転位領域１７（転位欠陥１３が生じていない部分）とに区別される。
【００５１】
そして、メサ状積層部１５も、図１と同様に、低転位領域１７に形成されている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
図４Ａ〜図４Ｊは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【００５２】
この電界効果トランジスタの製造に際しては、図４Ａに示すように、まず、基板１の上に、たとえばｃ面（０００１）を主面としてＧａＮ膜２がエピタキシャル成長させられる。
次に、図４Ｂに示すように、ＧａＮ膜２の上に、凹部２３に対応する開口部を有するフォトレジスト２４が形成される。より具体的には、まず、ＧａＮ膜２の全面にフォトレジストが塗布され、フォトリソグラフィによってパターニングされて、凹部２３に対応する開口部を有するフォトレジスト２４が形成される。フォトレジスト２４が形成された後には、開口部から露出するＧａＮ膜２が、たとえばドライエッチングによってエッチングされ、残りのＧａＮ膜２の上に残存するフォトレジスト２４が溶解除去させられる（凹部形成工程）。これにより、凹部２３が形成されると共に、ストライプ状に複数本（この実施形態では２本）の凸部２１が形成される。
【００５３】
続いて、凹部２３を含むＧａＮ膜２の主面２Ａから、ｎ型ＧａＮ層６がエピタキシャル成長させられる。これによって、図４Ｃに示すように、平坦な頂面を有するストライプ形状のＧａＮ系化合物半導体層２５が形成された状態を経て、さらにこれらの複数本のＧａＮ系化合物半導体層２５の隣接するもの同士が接合して、図４Ｄに示すように、一体化したｎ型ＧａＮ層６が得られる。なお、このときも、図２Ｄの場合と同様に、転位欠陥が、成長面２７の成長方向に沿ってＧａＮ系化合物半導体の内部を伝わるため、ｎ型ＧａＮ層６の内部の複数個所（たとえば、凹部２３の上方および凸部２１の中央上方）には、転位欠陥１３が生じる。
【００５４】
そして、ｎ型ＧａＮ層６が形成された後には、図４Ｅに示すように、ｎ型ＧａＮ層６の上に、順に、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８が成長させられて、窒化物半導体積層構造部５が得られる。なお、これらのＧａＮ層の成長の際にも、図２Ｅの場合と同様に、窒化物半導体積層構造部５に転位欠陥１３が生じる。そのため、この転位欠陥１３が存在する位置により、窒化物半導体積層構造部５は、基板１の主面に平行な方向に沿って、転位密度の高い高転位領域１８（転位欠陥１３が生じている部分）と、高転位領域１８より転位密度の低い低転位領域１７（転位欠陥１３が生じていない部分）とに区別される。
【００５５】
次に、図４Ｆに示すように、低転位領域１７にメサ状積層部１５を形成するために、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面１６が切り出されるように、窒化物半導体積層構造部５がストライプ状にエッチングされる（メサ状積層部形成工程）。これにより、窒化物半導体積層構造部５に、メサ状積層部１５およびｎ型ＧａＮ層６の延長部からなる引き出し部１９が同時に形成される。なお、壁面１６の形成方法は、前述の製造方法の場合と同様である。
【００５６】
次いで、窒化物半導体積層構造部５上に、前述の製造方法の場合と同様の方法（たとえばＥＣＲスパッタ法）によりゲート絶縁膜９が形成される。つまり、ゲート絶縁膜９の形成に際しては、まず、図４Ｇに示すように、Ａｒ＋プラズマが照射されることにより、ｐ型ＧａＮ層７における壁面１６付近の領域が変質して、ｐ型ＧａＮ層７とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層７よりアクセプタ濃度の低いｐ−型半導体の領域１４が形成される（第４層形成工程）。そして、図４Ｈに示すように、窒化物半導体積層構造部５の全面を覆う絶縁膜２０が形成される。
【００５７】
絶縁膜２０が形成された後には、図４Ｉに示すように、絶縁膜２０の不要部分（ゲート絶縁膜９以外の部分）がエッチングにより除去されることにより、ゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。そして、ゲート電極１０、ソース電極１１およびドレイン電極１２が、前述の製造方法と同様の方法により形成される（ゲート電極形成工程、ドレイン電極形成工程およびソース電極形成工程）。
【００５８】
以上により、図３に示す構造の電界効果トランジスタを得ることができる。
なお、基板１上にストライプ状に形成された複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部５のゲート電極１０、ドレイン電極１２およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１２は、隣接する窒化物半導体積層構造部５間で共有することができる。
【００５９】
図５は、この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図５において、前述の図１に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、基板１が設けられておらず、ＧａＮ膜２における窒化物半導体積層構造部５が形成された側とは反対側の表面には、ドレイン電極１２が接触して形成されている。より具体的には、ＧａＮ膜２の下面のほぼ全域を覆うようにドレイン電極１２が被着形成されている。したがって、この実施形態では、ドレイン電極１２は、ＧａＮ膜２を介してｎ型ＧａＮ層６に電気的に接続されることになる。
【００６０】
また、窒化物半導体積層構造部５における、ｎ型ＧａＮ層６の上面、壁面１６およびｎ型ＧａＮ層８の上面（ソース電極１１形成領域を除く）には、ゲート絶縁膜２６が形成されている。さらに、このゲート絶縁膜２６の上には、ゲート絶縁膜２６を挟んで領域１４に対向するようにゲート電極１０が形成されている。その他の構成は、前述の第１の実施形態の場合と同様である。
【００６１】
この電界効果トランジスタは、ＧａＮ膜２の成長に際して絶縁性基板を用いた場合でも、縦型構造の電界効果トランジスタを実現でき、かつ絶縁性基板が除去されているので、トランジスタ動作時における基板の抵抗を減らすことができる。また、ｎ型ＧａＮ層６に流れ込んだ電子は、ｎ型ＧａＮ層６の広い範囲を拡散して流れ、ドレイン電極１２へと流れ込む。したがって、電流の集中を抑制することができる。また、この構成によっても第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
【００６２】
この電界効果トランジスタは、図２Ａ〜２Ｊを参照して説明した方法と類似の方法により作製することができる。この場合において、たとえば、図２Ｉに示す工程では、絶縁膜の不要部分（ゲート絶縁膜２６以外の部分）がエッチングにより除去されることにより、ゲート絶縁膜２６が形成される（ゲート絶縁膜形成工程）。そして、図２Ｉに示す工程の後、基板１がレーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理またはエッチング処理などの方法により、除去されることによってＧａＮ膜２の表面が露出し、この露出したＧａＮ膜２の表面にドレイン電極１２が接触するように形成される。その他の工程については、前述の第１の実施形態の場合と同様である。
【００６３】
以上、この発明の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、上述の第３の実施形態では、第１の実施形態の構成を変形して基板１が除去された構成を示したが（図５参照）、第２の実施形態に係る電界効果トランジスタにおいても、基板１を除去した構成にすることができる。
【００６４】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６５】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。
【図２Ｃ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。
【図２Ｄ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。
【図２Ｅ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。
【図２Ｆ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｅの次の工程を示す図である。
【図２Ｇ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｆの次の工程を示す図である。
【図２Ｈ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｇの次の工程を示す図である。
【図２Ｉ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｈの次の工程を示す図である。
【図２Ｊ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｉの次の工程を示す図である。
【図３】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図４Ａ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図４Ｂ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ａの次の工程を示す図である。
【図４Ｃ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｂの次の工程を示す図である。
【図４Ｄ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｃの次の工程を示す図である。
【図４Ｅ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｄの次の工程を示す図である。
【図４Ｆ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｅの次の工程を示す図である。
【図４Ｇ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｆの次の工程を示す図である。
【図４Ｈ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｇの次の工程を示す図である。
【図４Ｉ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｈの次の工程を示す図である。
【図４Ｊ】図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図４Ｉの次の工程を示す図である。
【図５】この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００６６】
１    基板
２    ＧａＮ膜
３    開口部
４    絶縁膜マスク
５    窒化物半導体積層構造部
６    ｎ型ＧａＮ層
７    ｐ型ＧａＮ層
８    ｎ型ＧａＮ層
９    ゲート絶縁膜
１０  ゲート電極
１１  ソース電極
１２  ドレイン電極
１３  転位欠陥
１４  領域
１５  メサ状積層部
１６  壁面
１７  低転位領域
１８  高転位領域
２３  凹部
２６  ゲート絶縁膜
【図１】
2008210936.tif 000003
【図２Ａ】
2008210936.tif 000004
【図２Ｂ】
2008210936.tif 000005
【図２Ｃ】
2008210936.tif 000006
【図２Ｄ】
2008210936.tif 000007
【図２Ｅ】
2008210936.tif 000008
【図２Ｆ】
2008210936.tif 000009
【図２Ｇ】
2008210936.tif 000010
【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５】
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