(57)【要約】      （修正有）【課題】電流入力ＡＤＣの精度及び分解能を改善するため、入力電流オフセット誤差を減少させる。【解決手段】信号独立性低入力容量を具備するバッファ回路が入力装置においてブートストラップ技術を使用し、該入力装置のチャンネル領域は該入力装置のゲートにおける絶対的な入力電圧に対して不感受性となる。更に、ブートストラップ技術は、該入力装置における入力容量を著しく減少させるために局所的なフィードバック経路を確立するために使用される。バッファ回路は、電流入力ＡＤＣのフロントエンドを形成するために電荷バランス化変調器を形成するために積分器と結合させることが可能であり、その結果得られる電流入力ＡＤＣは非常に低い入力電流オフセット誤差を示す。【選択図】図３
2008228291.tif 000002
【特許請求の範囲】
【請求項１】
電流入力ＡＤＣにおける電荷バランス化方法において、該電流入力ＡＤＣは積分器出力ノードにおいて積分器出力電圧を供給する積分器及び複数個のアクティブデバイススイッチにより形成される電荷バランス化変調器を有しており、該変調器はアクティブデバイススイッチにより交互の積分フェーズとオートゼロフェーズで動作する形態とされており、本方法は、
該積分器出力ノードにおいて低容量値を維持し、尚該容量値は該積分器出力電圧とは独立的であり且つ該電流入力ＡＤＣの動作条件を変化させるものではなく、
該変調器のオートゼロフェーズの終りにおいて第一アクティブデバイススイッチにより該積分器出力ノードにおいて第一電圧ペデスタルを発生し、該第一電圧ペデスタルは第一電圧極性を有しており且つ第一の大きさを有しており、
該変調器の該積分フェーズの終りにおいて第二アクティブデバイススイッチにより該積分器出力ノードにおいて第二電圧ペデスタルを発生し、該第二電圧ペデスタルは該第一電圧極性と反対の第二電圧極性を有しており且つ該第一の大きさを有しており、且つ
該積分器出力ノードにおいて該第一電圧ペデスタルを該第二電圧ペデスタルと加算し、該第一電圧ペデスタルと該第二電圧ペデスタルとの間の差が正味の電圧誤差となり、
該第一及び第二電圧ペデスタルが該電流入力ＡＤＣの全ての動作条件下において該第一の大きさを有しており且つ該二つの電圧ペデスタルが相殺して該積分器出力電圧においてゼロに近い正味の電圧誤差を発生する方法。
【請求項２】
請求項１において、該積分器出力ノードにおいて低容量値を維持する場合に、
低入力容量バッファ回路を設け、且つ
該バッファ回路の入力端子を該積分器出力端子へ結合させ、該バッファ回路が低入力容量を有しており、その場合に該入力容量は該積分器出力電圧とは独立的であり且つ該電流入力ＡＤＣの動作条件と共に変化するものではない方法。
【請求項３】
請求項１において、該動作条件が製造プロセス、温度及び電源電圧変動のうちのいずれか１つを有している方法。
【請求項４】
請求項２において、該動作条件が製造プロセス、温度及び電源電圧変動のうちのいずれか１つを有している方法。
【請求項５】
請求項１において、該第一電圧ペデスタルが負向電圧ペデスタルを有しており且つ該第二電圧ペデスタルが正向電圧ペデスタルを有している方法。
【請求項６】
請求項１において、第一アクティブデバイススイッチにおいて第一電圧ペデスタルを発生する場合に、
該オートゼロフェーズの終りにおいて該第一アクティブデバイススイッチを開成し、且つ
該第一アクティブデバイススイッチのチャンネル電荷を分割し、その分割したチャンネル電荷の一部が該第一電圧ペデスタルとして該積分器の出力端子へ結合される、
方法。
【請求項７】
請求項１において、第二アクティブデバイススイッチにおいて第二電圧ペデスタルを発生させる場合に、
該積分フェーズの終りにおいて該第二アクティブデバイススイッチを開成し、且つ
該第二アクティブデバイススイッチのチャンネル電荷を分割し、その分割したチャンネル電荷の一部が該第二電圧ペデスタルとして該積分器の出力端子と結合される、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、Ｊｕｎ  Ｗａｎ及びＰｅｔｅｒ  Ｒ．  Ｈｏｌｌｏｗａｙの「信号独立性低入力容量バッファ回路を有する低電流オフセット積分器（Ｌｏｗ  Ｃｕｒｒｅｎｔ  Ｏｆｆｓｅｔ  Ｉｎｔｅｇｒａｔｏｒ  ｗｉｔｈ  Ｓｉｇｎａｌ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｌｏｗ  Ｉｎｐｕｔ  Ｃａｐａｃｉｔａｎｃｅ  Ｂｕｆｆｅｒ  Ｃｉｒｃｕｉｔ）」という名称の本願出願人に譲渡されており且つ同時に出願された米国特許出願第１１／６７９，０５３号に関連しており、その特許出願を引用によりその全体をここに取込む。
【０００２】
本発明は、電流入力ＡＤＣにおける方法に関するものであって、特に、電流入力ＡＤＣにおける電荷バランス化方法に関するものである。
【背景技術】
【０００３】
アナログ入力信号を変換又はデジタル化して与えられた変換時間内において該アナログ入力信号の値を表わすデジタル出力信号を発生するためにアナログ・デジタル変換器が使用されている。電流入力ＡＤＣとはデジタル化されるべきアナログ入力信号として低レベル入力電流を受取るＡＤＣのことを意味している。電流入力ＡＤＣは、時折、クーロンメーターと呼称される。何故ならば、そのＡＤＣは、変換時間にわたってのその入力電流の積分を測定し、それはクーロンで測定した単位を有する電荷と等価だからである。
【０００４】
一般的に、電流入力ＡＤＣは、デジタル処理回路へ結合されている電荷バランス化変調器によって形成される。該電荷バランス化変調器は、該アナログ入力信号を受取る積分器と、該デジタル処理回路により駆動される電荷パケット又は電流モードフィードバックＤＡＣと、該積分器の出力ノードへ結合されているバッファとによって形成される。該積分器は、典型的に、ＮＭＯＳ又はＰＭＯＳトランジスタスイッチ等のアクティブデバイススイッチを包含しており、該変調器を異なるクロックフェーズにおいて再構成させて積分及びリセット又はオートゼロ機能等の異なる動作を実施させる。
【０００５】
電流入力ＡＤＣの精度に影響を与える１つの要因は入力電流オフセット誤差である。入力オフセット誤差は、実際の入力電流がゼロである場合のＡＤＣのデジタル出力信号のゼロでない値である。典型的に、該ＡＤＣの入力電流オフセット誤差に寄与する複数の誤差発生源が存在している。例えば、静電放電（ＥＳＤ）回路等の該ＡＤＣ回路の外部の回路は入力電流オフセット誤差を導入する場合がある。然しながら、支配的な誤差発生源は、通常、異なる動作機能を実施するために異なるクロックフェーズを介して該変調器を再構成するために使用される積分器回路におけるアクティブデバイススイッチによるゼロでない電荷パケットの注入である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
電流入力ＡＤＣの精度及び分解能を改善するためには、入力電流オフセット誤差を減少させることが必要である。
【課題を解決するための手段】
【０００７】
本発明の原理によれば、信号独立性低入力容量を具備するバッファ回路が入力装置においてブートストラップ技術を使用し、従って該入力装置のチャンネル領域は該入力装置のゲートにおける絶対的な入力電圧に対して不感受性である。更に、ブートストラップ技術は、該入力装置における入力容量を著しく減少させるために局所的なフィードバック経路を確立するために使用されている。該バッファ回路の利点は、該バッファ回路の入力容量の大きさ及び分散が従来の装置と比較して数桁だけ減少されるということである。
【０００８】
特に、本発明の低入力容量バッファ回路は、アナログ・デジタル変換器（ＡＤＣ）、特にデジタル化されるべき低レベル入力電流を受取る電流入力ＡＤＣにおいて特別の適用例を有している。本発明のバッファ回路は、電流入力ＡＤＣのフロントエンドを形成するために電荷バランス化変調器を形成するために積分器と結合させることが可能である。その結果得られる電流入力ＡＤＣは非常に低い入力電流オフセット誤差を示す。本発明のバッファ回路は、入力信号電圧の関数としてバッファの入力容量における変動から発生し、ついでオフセット電流誤差として入力へ反射して戻る従来のバッファ回路における支配的な誤差発生源を取除いている。入力電圧が変化する場合にバッファ回路の入力容量における著しく減少された変動は、必然的に、積分器フィードバックコンデンサから引出す電荷を著しくより少ないものとさせる。該ＡＤＣの精度はそれにより著しく改善される。
【０００９】
本発明の別の側面によれば、電荷に基づいたＡＤＣにおける電荷バランス化方法が該ＡＤＣの入力電流オフセット誤差となる電圧誤差を減少させるために実現される。本発明の電荷バランス化方法は、積分器のアクティブスイッチング装置において発生される反対の電圧ペデスタルのほぼ完全な相殺を実現し、従って積分器ステージの出力における電圧誤差は著しく減少される。積分器段の出力における電圧誤差を減少させることは、電流入力ＡＤＣの入力電流オフセット誤差を減少させることと等価である。
【００１０】
図１は電流入力ＡＤＣのフロントエンドを形成するために使用することが可能な従来の電荷バランス化変調器の概略図である。図１を参照すると、電荷バランス化モジュレーター１００は、積分器１０１、積分器出力ノードｉｎｔｅｇ ｏｕｔ（ノード１１４）へ結合されているバッファ１１８、及び電荷発生用フィードバックＤＡＣ１０３を包含している。電荷発生用フィードバックＤＡＣ１０３は、コンデンサＣｄａｃを介して積分器１０１へ結合されている。図１に示した例示的実施例においては、積分器１０１は入力コンデンサＣｉｎ、オペアンプ１１２、蓄積コンデンサＣａｃｃｕｍによって形成されている。積分器１０１は入力センサー１０２からアナログ入力信号を受取り、その場合に該入力信号は入力コンデンサＣｉｎを介して増幅器１１２の反転用入力端子へＡＣ結合される。蓄積コンデンサＣａｃｃｕｍはスイッチング的に増幅器１１２を横断して接続される。図１において、コンデンサＣｏは増幅器１１２の出力容量を示しており、一方コンデンサＣ２はバッファ１１８の入力容量を示している。コンデンサＣｏ及びＣ２は明示的なコンデンサ要素ではなく、むしろ夫々の端子において見られるような等価な容量を表わしていることが理解される。
【００１１】
電荷バランス用変調器１００が電流入力ＡＤＣのフロントエンドとして使用される場合には、該ＡＤＣはもっぱら積分フェーズ及びオートゼロフェーズにおいて動作する。アクティブデバイススイッチＳ２及びＳ３は、積分機能及びオートゼロ機能を実施するためにクロックフェーズを介して積分器１０１の形態を特定するために使用される。特に、スイッチＳ２が閉成され且つスイッチＳ３が開成される場合には、増幅器１１２が短絡され且つ積分器１０１はオートゼロ機能を実施する。オートゼロ期間中に、積分器１０１は入力電圧オフセットを採取し且つそのオフセット電圧をコンデンサＣｉｎに格納させる。次いで、スイッチＳ２が開成され且つスイッチＳ３が閉成されると、Ｃｉｎを介して流れる入力電流Ｉｉｎの積分がイネーブルされる。
【００１２】
ここで関心のある入力電流オフセット誤差の発生源はアクティブデバイススイッチＳ２及びＳ３のチャンネル電荷から発生する。図２（ａ）−（ｄ）は、図１の積分器１０１の形態及び該積分器がスイッチＳ２及びＳ３によって積分フェーズ及びオートゼロフェーズへ再形態特定される場合の結果的に発生するインピーダンスを例示している。スイッチＳ２及びＳ３は非重畳型クロック信号により制御される。時間ｔ１において（図２（ａ））、スイッチＳ３は前のクロックフェーズにおいて既に開いており且つスイッチＳ２が開く。次いで、時間ｔ２において（図２（ｂ））、スイッチＳ３が閉じて該積分器を積分フェーズの形態とさせる。該増幅器は負フィードバックループにおいて蓄積コンデンサＣａｃｃｕｍと接続しており該入力電流を積分する。次いで、時間ｔ３において（図２（ｃ））、スイッチＳ３が開く。最後に、時間ｔ４において（図２（ｄ））スイッチＳ２が閉じて該積分器のオートゼロ機能を実施する。該変調器の動作は、時間ｔ１の形態に復帰することにより継続して該積分器を積分機能に対する準備をさせる。
【００１３】
時間ｔ１においてスイッチＳ２が開くと、アクティブデバイススイッチを介しての導通経路を与えるために該アクティブデバイスのチャンネル内に以前保持されていた電荷は、その意図されたオフ状態において該スイッチを介しての如何なる導通をも排除するために完全に該チャンネル領域から去らねばならない。該電荷がスイッチＳ２のチャンネルから去る場合に、該チャンネル電荷の幾らかの割合部分が該積分器の入力におけるノード１１０へ入り、一方該チャンネル電荷の残部は増幅器１１２の出力におけるノード１１６へ入る。
【００１４】
この例示においては、スイッチＳ２はチャンネル電荷として電子を有するＮＭＯＳアクティブデバイスとして実現されていることを仮定している。電荷進入ノード１１０は、従って、負であり、この電流はコンデンサＣａｃｃｕｍにより吸収される。蓄積コンデンサＣａｃｃｕｍを介して流れる電荷はノード１１４において正向電圧ペデスタルを形成し、そのノードは連続時間積分器出力ノードである。この電圧における増加は、該積分器により積分された入力センサーからＣｉｎにおいて受取られた入力電流に起因する電圧における変化から区別可能なものではない。その結果、入力電流オフセット誤差が積分器出力ノード（１１４）において導入される。
【００１５】
この入力電流オフセット誤差はアクティブデバイススイッチＳ３の動作により緩和させることが可能である。スイッチＳ３が閉から開となると、それは、スイッチＳ３がオンである場合にそのチャンネルが電子を蓄積するＮＭＯＳ装置であると仮定して、ノード１１４において負向電圧ペデスタルを発生する。これらの２つの効果は符号が反対である。スイッチＳ２及びＳ３によって発生される電圧ペデスタルを大きさが一致するものとさせることが可能である場合には、積分された出力ノード１１４における結果的に発生する正味の電圧誤差を小さなものとさせることが可能である。これは積分器ステージの出力であるので、積分器出力における電圧誤差を減少させることは入力電流オフセット誤差が減少されるということと等価であり、というのは、該積分器の出力は理想的には入力電流のみの関数だからである。
【００１６】
本発明の原理によれば、バッファ回路は、該バッファ回路の入力容量を一定であり且つ非常に小さいものとすることにより、電荷バランス化変調器の積分器におけるアクティブデバイススイッチにより発生される反対の電圧ペデスタルのほぼ完全な相殺を達成する形態とされている。その結果、該電荷バランス化変調器の入力電流オフセット誤差（エラー）は以前に達成可能であるものよりより低いレベルへ減少される。本発明のバッファ回路を組み込んだ電荷バランス化変調器が電流入力ＡＤＣのフロントエンドを形成するために使用される場合には、該ＡＤＣは入力電流オフセット誤差のレベルが低いために、アナログ・デジタル変換の精度及び分解能において著しい改善を達成することが可能である。
【００１７】
図３は本発明の１実施例に基づくバッファ回路を組み込んだ電荷バランス化変調器の概略図である。図３の電荷バランス化変調器は、変換精度が高く且つ分解能が高いＡＤＣを実現するために電流入力ＡＤＣのフロントエンドを形成するために使用することが可能である。図１及び３における同様の要素には説明を簡単化させるために同様の参照番号を付してある。図３を参照すると、電荷バランス化変調器２００は、積分器１０１及び積分器出力ノードｉｎｔｅｇ−ｏｕｔ（ノード１１４）へ結合されているバッファ２１８を包含している。積分器１０１は、入力コンデンサＣｉｎ、オペアンプ１１２、蓄積コンデンサＣａｃｃｕｍによって形成されている。積分器１０１は入力センサー１０２からアナログ入力信号を受取り、その場合に該入力信号は増幅器１１２の反転用入力端子へ入力コンデンサＣｉｎを介してＡＣ結合されている。モジュレーター即ち変調器２００は多様なアナログ信号発生源を採取し且つデジタル化するために適用することが可能である。従って、入力センサー１０２は測定されるパラメータに対して適切な検知用要素を表わしている。蓄積コンデンサＣａｃｃｕｍはスイッチングによって増幅器１１２を横断して接続される。図３において、コンデンサＣｏは増幅器１１２の出力容量を示しており、一方コンデンサＣ２はバッファ２１８の入力容量を示している。理解されるように、コンデンサＣｏ及びＣ２は明示的なコンデンサ要素ではなく、むしろ、夫々の端子における等価な容量を表わしている。
【００１８】
積分器１０１は、更に、異なるクロックフェーズにおいて積分モードか又はオートゼロモードのいずれかにおいて動作するために該積分器を形態特定するためのアクティブデバイススイッチＳ２及びＳ３を包含している。特に、スイッチＳ２が閉じられ且つスイッチＳ３が開く場合には、増幅器１１２は短絡され且つ積分器１０１はオートゼロ機能を実施する。オートゼロ期間中に、積分器１０１は入力電圧オフセットを採取し且つそのオフセット電圧をコンデンサＣｉｎに格納する。次いで、スイッチＳ２が開き且つスイッチＳ３が閉じる場合には、Ｃｉｎを介して流れる入力電流Ｉｉｎの積分がイネーブルされる。
【００１９】
バッファ回路２１８は低入力容量バッファ回路であり、その場合に該入力容量は動作条件と共に変化するものではない。より詳細には、バッファ回路２１８の入力容量は、該バッファの入力端子における入力電圧と共に変化するものではない。電荷バランス化変調器２００を形成するために適用される場合には、バッファ回路２１８は該変調器の入力電流オフセット誤差を減少させることに役立つ。上述したように、入力電流オフセット誤差は、実際の入力電流がゼロである場合の該変調器即ちＡＤＣのデジタル出力信号の値のことを意味している。低入力容量バッファ回路２１８は、積分器１０１におけるスイッチにより発生される反対の電圧ペデスタルのほぼ完全な相殺を実現するために、積分器１０１におけるアクティブデバイススイッチからのゼロでない電荷パケットの注入を緻密に制御すべく動作する。
【００２０】
電荷注入誤差、及び積分器１０１における反対の電圧ペデスタル誤差のその結果得られる相殺の程度を決定する４つの要因が存在している。第一の要因は、各アクティブデバイススイッチのチャンネル領域における電荷の量であり、時間、温度及びプロセスにわたってのチャンネル電荷の絶対的な大きさを予測し且つ制御する能力を含んでいる。２番目の要因は、各アクティブデバイススイッチにおけるチャンネル電荷のその２つの端子の間での分割であり、この電荷分割の制御可能性及び再現可能性を包含している。３番目の要因は反対の電荷注入に基づいた電圧ペデスタル誤差のマッチングであり、それは、主に、アクティブデバイススイッチＳ２及びＳ３の物理的寸法及び動作点の関数である。最後に、４番目の要因は、積分器出力端子（ノード１１４）に表われる信号電圧における変化についての上の３つの要因のいずれかの変動に関するものである。
【００２１】
これら４つの要因のうちで、支配的な誤差発生源は最後の要因である。特に、スイッチが開いている場合のアクティブデバイススイッチＳ２，Ｓ３の各々におけるチャンネル電荷の分割は、高速スイッチング条件のためにアクティブデバイススイッチの両方の端子上に表われる容量の値及び容量の値の比にほぼ完全に依存する。関心のある容量は高インピーダンスバッファ回路の入力容量Ｃ２を包含している。一般的に、バッファ回路はＰＭＯＳ又はＮＭＯＳトランジスタ等のアクティブ入力装置を包含しており、その場合に、該アクティブ入力装置のゲート端子は入力電圧を受取るために該バッファ回路へ結合されている。従って、バッファ回路の入力容量はアクティブ入力装置のゲート容量である。
【００２２】
当業者に良く知られていることであるが、アクティブＭＯＳ装置のゲート容量は、該ＭＯＳ装置のバイアス条件と共に大きく変化する。図５（ａ）は入力電圧のある範囲にわたり且つ異なる動作温度にわたっての従来のバッファ回路の入力（ゲート）容量を例示している。図５（ａ）に示したように、９０％を超えるバッファ回路の入力容量の変動が、差動入力電圧が１０μＶから１Ｖへ変化する場合に、観察されている。図５（ａ）の従来技術の例示においては、従来のバッファ回路の入力容量は高々３．２５ｐＦ変化している。
【００２３】
図１を参照すると、Ｃ２として示したバッファ入力容量は非常に大きな量だけフローティング出力ノード１１４において見られる全容量を変化させるので、アクティブデバイススイッチＳ３におけるチャンネル電荷の該スイッチの２つの端子の間における該スイッチがオン（閉）からオフ（開）へ移行する場合の分割は著しく影響され、従ってペデスタル電圧不一致の程度、従って、反対極性のペデスタル誤差の相殺を著しく変化させる。
【００２４】
該電圧ペデスタルの間で電圧の不一致が存在する場合には、これらの不均衡な電圧ペデスタルの残余が出力端子１１４上に残る。この出力電圧誤差（エラー）はＣ・Ｖ及び∫Ｉｄｔの両方で定義される電荷Ｑの均等物を介して入力電流オフセット誤差と等価である。従って、与えられた出力電圧誤差に対して、ΔＶは、容量Ｃaccumにより乗算される場合に、オフセット電流ＩoffsetとΔｔとの積に等しくなければならない（尚、Δｔは変換時間を示している）。従って、オフセット電流は、Ｉoffset＝Ｃaccum・ΔＶ／Δｔである。
【００２５】
容量Ｃaccum及びΔｔの両方がシステムレベルのパラメータであり、設計変数ではないので、入力電流オフセット誤差Ｉoffsetを減少させるための唯一の方法は、出力電圧誤差ΔＶを可及的に最小化させることである。本発明によれば、バッファ回路は、バッファ入力容量Ｃ２の絶対的な大きさ及びその入力端子における信号電圧に関するバッファ入力容量における変化（即ち、ｄＣ２／ｄＶ）の両方が従来のバッファ回路において達成されていたレベルのものよりも数桁減少されたものであるように構成されている。換言すると、該バッファ回路の入力容量は低く且つ製造プロセス、温度及び供給電圧変動等の動作条件及びバッファ入力電圧値とは独立的に一定に維持される。
【００２６】
本発明の１実施例に基づくバッファ回路の詳細な構成について説明する。図３に示したように、１実施例においては、バッファ回路２１８は、入力電圧を受取る第一入力端子２２２、共通モード電圧Ｖｃｍを受取る第二入力端子２２４、及びバッファされた出力電圧を供給する出力端子２２６を有している。バッファ回路２１８は、又、その動作をサポートするためのバイアス電流を受取る。共通モード電圧ＶｃｍはＤＣ基準電圧である。本実施例においては、バッファ２１８は、−Ｋの利得を有する反転用バッファであり、尚Ｋは整数又は小数である。その他の実施例においては、バッファ２１８は非反転用バッファとして形成することが可能である。更に、図３に示した実施例においては、バッファ回路２１８はシングルエンド型出力２２６を有している。その他の実施例においては、本発明のバッファ回路は作動出力信号を供給することが可能である。
【００２７】
図４は本発明の１実施例に基づくバッファ回路の概略図である。図４を参照すると、バッファ回路３１８は、入力電圧Ｖｉｎを受取る第一入力端子３２２、及び共通モード入力電圧Ｖｃｍを受取る第二入力端子３２４を有している。本実施例においては、バッファ回路３１８は、出力端子３２６ａ及び３２６ｂ上に差動出力信号Ｏｕｔｎ及びＯｕｔｐを供給する。本実施例においては、バッファ回路３１８は２つの同一の半分の回路を包含しており、各半分の回路は、ＰＭＯＳソースフォロア（トランジスタＭ４及びＭ９）、ＰＭＯＳ入力トランジスタＭ４，Ｍ９上のドレイン対ソース電圧Ｖｄｓを一定に保持するためのソースフォロアとして作用するＮＭＯＳトランスコンダクタンス増幅器（Ｇｍ）装置（トランジスタＭ２３又はＭ２２）、及びＰＭＯＳ折り返しカスコード装置（トランジスタＭ５及びＭ８）を包含している。各半分の回路は、バイアス電流源によりバイアスされ且つ差動出力信号のうちの１つを供給する。ＮＭＯＳトランジスタＭ２６及びＭ２７は、差動出力信号Ｏｕｔｎ及びＯｕｔｐに対する出力負荷装置として機能する。
【００２８】
バッファ回路３１８はアクティブ入力装置としてＰＭＯＳトランジスタＭ４を包含している。該バッファ回路の中核的思想は、入力ＰＭＯＳ装置をブートストラップさせることであり、従ってボディ対ソース電圧Ｖｄｓ、ドレイン対ソース電圧Ｖｄｓ、ドレイン対ソース電流Ｉｄｓ（従って、ゲート対ソース電圧Ｖｇｓ）は入力ＰＭＯＳ装置のゲートにおける入力信号と独立的である。このように、入力ＰＭＯＳ装置はその電圧及び電流バイアス動作に対して何等動作上の変化を見るものではない。入力ＰＭＯＳ装置のチャンネル領域は一定の動作条件に維持され、その場合に、チャンネル電荷及び空乏電荷の両方は入力ＰＭＯＳ装置のゲートにおける絶対的な入力電圧に対して不感受性である。
【００２９】
バッファ回路３１８の入力容量は、バッファ回路３１８のアクティブ入力装置であるＰＭＯＳトランジスタＭ４のゲート端子において見られるような容量である。実際の実効的入力容量は入力トランジスタゲート容量Ｃｇｓと等しいものではないが、Ｃｇｓに（１−１／Ａｖ）に等しい係数を乗算したものに等しく、尚ＡｖはトランジスタＭ４のゲートからソースへの電圧利得である。この利得は１に近付くものであるから、実効的入力容量はＣｇｓよりも２乃至３桁より低いものである。該バッファ回路の動作点における何らかの変化は入力トランジスタＭ４のゲート入力容量を変化させ、それにより、実効的入力容量を変化させる場合がある。該動作点を変化させる３つのことは、（１）入力トランジスタの電流Ｉｄｓ（ドレイン対ソース電流）における変化、（２）入力トランジスタの電圧Ｖｄｓ（ドレイン対ソース電圧）における変化、及び（３）入力トランジスタの電圧Ｖｓｂ（ソース対ボディ電圧）における変化である。
【００３０】
バッファ回路３１８において、入力ＰＭＯＳトランジスタＭ４は、そのドレイン対ソース電流Ｉｄｓを、電流Ｉ１１を供給する電流源Ｉ１１及び電流Ｉ２１を供給する電流源Ｉ２１によって一定値に設定させる。電流源Ｉ２１は入力トランジスタＭ４のドレイン端子へ結合されている。入力トランジスタＭ４のソースは電流源Ｉ１１により供給される。電流Ｉ１１は、Ｍ４のドレインへ供給している電流Ｉ２１よりも小さい。従って、トランジスタＭ４を介して流れていない電流源Ｉ２１により供給される何等かの過剰な電流は、トランスコンダクタンス増幅器装置の半分を形成しているＮＭＯＳトランジスタＭ２３により持ち去られる。ＮＭＯＳトランジスタＭ２３は、そのゲート端子を、トランジスタＭ４のソース端子へ接続しており、そのソース端子をトランジスタＭ４のドレイン端子へ接続しており、且つそのドレイン端子は電流源Ｉ３１からのバイアス電流Ｉ３１を受取る。
【００３１】
トランジスタＭ４に対する電流Ｉｄｓの実際の値は、トランジスタＭ４のソース端子へ進入する電流である電流源Ｉ１１により供給される電流により設定される。本実施例においては、電流Ｉ１１はＩｂｉａｓの電流値を有しており、尚Ｉｂｉａｓは与えられたバイアス電流値を示しており、一方電流Ｉ２１は２×Ｉｂｉａｓの電流値を有している。入力装置Ｍ４に電流Ｉ１１を供給することにより且つ入力装置Ｍ４を介して流れるものではない電流源Ｉ２１からの何等かの過剰な電流を排出させるためにトランジスタＭ２３を使用することにより、入力装置Ｍ４のドレイン対ソース電流Ｉｄｓは一定に保持され、且つトランジスタＭ４におけるゲート電圧が変化する場合であってもトランジスタＭ４により電流Ｉｄｓにおける変化が経験されることはない。このように、トランジスタＭ４の入力容量における変動を発生させる上述した条件（１）は除去されている。
【００３２】
トランジスタＭ４において一定のドレイン対ソース電圧Ｖｄｓを維持するために、トランジスタＭ４の電圧Ｖｄｓは強制的にトランジスタＭ２３のゲート対ソース電圧Ｖｇｓと正確に等しいものとされる。トランジスタＭ２３はそれ自身２個の定電流源の差である電流により供給されるので、トランジスタＭ２３のドレイン対ソース電流Ｉｄｓも一定であり、その電圧Ｖｇｓを入力信号電圧とは独立的なものに維持することを助ける。トランジスタＭ２３の電圧Ｖｇｓを入力電圧における変化から分離させるために、トランジスタＭ２３の電圧Ｖｄｓは一定とされる。このことは、トランジスタＭ２３の電圧Ｖｄｓを強制的にＰＭＯＳトランジスタＭ５のゲート対ソース電圧Ｖｇｓと等しいものとさせることにより達成され、その電流Ｉｄｓは電流Ｉ３１を供給する固定電流源Ｉ３１により決定される。電流源Ｉ３１はその電流をＮＭＯＳトランジスタＭ２３とＰＭＯＳトランジスタＭ５との間で共有している。然しながら、トランジスタＭ２３の電流Ｉｄｓは既に一定であるように設定されたので、トランジスタＭ５に対して使用可能な電流の残りの部分も一定である。本実施例においては、電流Ｉ３１は２×Ｉｂｉａｓの電流値を有している。
【００３３】
トランジスタＭ２３のゲート対ソース電圧を一定であるように設定することにより、トランジスタＭ４のドレイン対ソース電圧Ｖｄｓも一定値に設定される。トランジスタＭ４の入力容量における変動を発生させる上述した条件（２）は除去されている。
【００３４】
バッファ回路３１８において、入力トランジスタＭ４のバルク即ちボディはそのソース端子へ短絡されている。このように、トランジスタＭ４のボディ対ソース電圧は０Ｖに一定に保持される。この技術は「ブートストラッピング」として一般的に呼称されており、というのは、バルク接続（ブートストラップ）はトランジスタＭ４のソース端子における電圧によって行われるからである。トランジスタＭ４のソース電圧が移行する場合には何時でもバルク電圧も移行する。トランジスタＭ４の入力容量における変動を発生させる上述した条件（３）は除去されている。
【００３５】
更に、バッファ回路動作を改善するためにバッファ回路３１８におけるその他の回路接続においてブートストラッピングが使用されている。第一に、トランジスタＭ４のドレイン端子はトランジスタＭ２３のソース端子に対してブートストラップされている。従って、トランジスタＭ４のドレイン端子は、トランジスタＭ４のソース端子へ接続されているトランジスタＭ２３のゲート端子に追従する。トランジスタＭ４のソース端子は、入力信号を受取るトランジスタＭ４のゲート電圧に追従する。その結果、トランジスタＭ４の４個の全ての端子（ソース、ドレイン、ゲート及びボディ）はノード３２２上の入力信号Ｖｉｎを追跡する。トランジスタＭ４は、入力信号が変化する場合に、電流Ｉｄｓにおける変化及び電圧Ｖｄｓ又は電圧Ｖｄｓにおける変化を経験するものではないので、トランジスタＭ４の入力容量における変化が発生することはない。トランジスタＭ４のゲート対ソース容量Ｃｇｓは、顕著なものであるが、寄生容量Ｃｇｓのゲート対ソース電圧が一定であるので、容量として入力により見られることはない。
【００３６】
第二に、トランジスタＭ２３のドレイン端子はＰＭＯＳトランジスタＭ５のソース端子へ接続している。従って、トランジスタＭ２３のドレイン端子はＰＭＯＳトランジスタＭ５のゲート及びソース接続を介して入力電圧へブートストラップされている。トランジスタＭ５のゲート端子はトランジスタＭ２３のソース端子（ノード３５０）へ接続している。トランジスタＭ２３のソース端子における電圧は入力電圧に追従するので、トランジスタＭ２３のドレイン端子も入力電圧に追従する。
【００３７】
第三に、トランジスタＭ５のバルク即ちボディはそのソース端子へ接続しており、従ってトランジスタＭ５のボディ対ソース電圧Ｖｂｓを０Ｖにおいて一定とさせている。このように、トランジスタＭ５のゲート端子、ソース端子及びバルク端子は、全て、共に入力信号に追従し、電圧Ｖｇｓ又は電圧Ｖｓｂにおける変化を経験することはない。
【００３８】
トランジスタＭ５はバッファ回路３１８において３つの別個の役割において作用する。第一に、トランジスタＭ５はトランジスタＭ２３のドレイン端子に対するブートストラップとして作用する。第二に、トランジスタＭ５はトランジスタＭ２３のドレイン端子に対する折り返しカスコードとして作用し、トランジスタＭ２３の瞬間的なドレイン電流における変化を出力端子Ｏｕｔｎ（ノード３２６ａ）へ反映させる。最後に、トランジスタＭ５はそれ自身のバルク端子に対するブートストラップとして作用する。
【００３９】
トランジスタＭ２３はバッファ回路３１８において２つの役割において作用する。第一に、トランジスタＭ２３はトランジスタＭ４のドレイン対ソース電圧に対するブートストラップとして作用する。第二に、トランジスタＭ２３は、ソース接続したトランジスタの差動対を形成しているその反対側のパートナーであるトランジスタＭ２２との関連においてトランジスタコンダクタンス増幅器（Ｇｍ）として作用する。
【００４０】
トランジスタＭ４もバッファ回路３１８において２つの役割を司る。第一に、トランジスタＭ４は入力信号Ｖｉｎをバッファし且つトランジスタＭ２３のゲート端子へ担持すべく動作する。第二に、トランジスタＭ４はブートストラップとして作用し、そのバルク端子をそれ自身のソース電圧で駆動する。
【００４１】
上述したように、バッファ回路３１８は、２つの同一の半分の回路の対称的なコピーによって形成されており、各半分の回路は、ソースフォロア装置、Ｇｍ装置、折り返しカスコード装置を包含している。上の説明は、該ソースフォロアとしてトランジスタＭ４、該トランスコンダクタンス増幅器装置としてトランジスタＭ２３、該折り返しカスコード装置としてトランジスタＭ５を包含している第一の半分の回路について説明している。バッファ回路３１８における第二の半分の回路は、該ソースフォロアとしてトランジスタＭ９、該トランスコンダクタンス増幅器装置としてトランジスタＭ２２、該折り返しカスコード装置としてトランジスタＭ８を包含している。該第二の半分の回路は、該第一の半分の回路と同一の態様で構成されており且つ同一の態様で動作され、且つ共通モード電圧Ｖｃｍを受取るトランジスタＭ９と同一の態様で動作する。
【００４２】
バッファ回路３１８において、ＮＭＯＳ  Ｇｍ装置Ｍ２３及びＭ２２は共通ソースノード３５０へソース接続されている。該共通ソースノードはＰＭＯＳソースフォロアＭ４及びＭ９のドレイン端子及びＰＭＯＳ折り返しカスコード装置Ｍ５及びＭ８のゲート端子の両方をブートストラップするために使用される共通モード電圧源として作用する。そのようにして形成された２つの局所的なフィードバック経路は、電源拒否比（ＰＳＲＲ）及び共通モード拒否比（ＣＭＲＲ）を実質的に向上させ、加えて、達成される入力容量の大きな減少を確保する。該回路において適用されるブートストラッピング技術を介して、該バッファ回路の入力容量の大きさ及び分散の両方が数桁減少される。重要なことであるが、該バッファ回路の入力容量の大きさ及び分散は、バッファ入力電圧、製造プロセス、温度及び電源電圧変動を含む全ての動作条件下において減少される。
【００４３】
要約すると、完全に差動的なバッファ回路３１８において実現されている定電流バイアス及びブートストラップ技術の全ての結果は、該バッファの実効的入力容量が殆ど存在しないまでに減少されているということである。図５（ｂ）は入力電圧のある範囲にわたり且つ異なる動作温度にわたっての本発明のバッファ回路の入力（ゲート）容量を例示している。図５（ｂ）に示されるように、本発明のバッファ回路の入力容量の大きさ及び分散の両方が数桁低下されている。実際に、図５（ｂ）の完全な垂直のスケールは図５（ａ）の垂直のスケールの４％に過ぎない。従って、従来のバッファ回路と比較して、本発明のバッファ回路の入力容量は無視可能なものである。
【００４４】
図６は本発明の１実施例に基づく図４のバッファ回路のトランジスタレベルの実現例である。図４及び６におけるものと同様の要素には説明を簡単化するために同様の参照番号が与えられている。図６を参照すると、該バッファ回路のトランジスタをバイアスするために使用される幾つかの定電流を発生するためにバッファ回路４１８におけるカレントミラーに対して入力電流Ｉｉｎが供給される。電流源Ｉ２１がＮＭＯＳトランジスタＭ２５により形成されている。電流源Ｉ２２はＮＭＯＳトランジスタＭ２４により形成されている。電流源Ｉ１１は直列接続されたＰＭＯＳトランジスタＭ２及びＭ１により形成されている。電流源Ｉ３１は直列接続されたＰＭＯＳトランジスタＭ３及びＭ７により形成されている。電流源Ｉ１２は直列接続されたＰＭＯＳトランジスタＭ１５及びＭ０により形成されている。電流源Ｉ３２は直列接続されたＰＭＯＳトランジスタＭ１０及び１２により形成されている。
【００４５】
図４のバッファ回路において、入力装置は対応するＮＭＯＳトランスコンダクタンス増幅器及びＰＭＯＳ折り返しカスコード装置を具備するＰＭＯＳトランジスタである。本発明のバッファ回路は、又、反対の極性のトランジスタを使用し、それに結合される電圧／電流の極性を対応して変化させて形成することも可能である。図７は本発明の別の実施例に基づくバッファ回路の概略図である。図７を参照すると、バッファ回路５１８はバッファ回路３１８の相補的なバージョンであることを除いて、図４のバッファ回路３１８と同一である。即ち、ＰＭＯＳトランジスタがＮＭＯＳトランジスタで置換されており且つその逆も又真である。バッファ回路５１８は、又、トランジスタのタイプにおける変化に対応して電圧の極性における変化を示している。バッファ回路５１８の第一の半分の回路において、電流源Ｉ１１１はＩｂｉａｓの電流値を有しており、尚Ｉｂｉａｓは与えられたバイアス電流値を示している。電流源Ｉ１２１及びＩ３１の各々は２×Ｉｂｉａｓの電流値を有している。同様に、第二の半分の回路に対して、電流源Ｉ１１２はＩｂｉａｓの電流値を有しており、一方電流源Ｉ１２２及びＩ１３２の各々は２×Ｉｂｉａｓの電流値を有している。
【００４６】
図７において、トランジスタＭ１０５のドレイン端子は点線を介してトランジスタＭ１２６のドレイン端子へ接続されていることが示されている。この点線の接続は、該回路の実際の実現例においてその点線の箇所に１個又はそれ以上のカスコードトランジスタを付加することが可能であることを表わすために使用されている。これらのカスコードトランジスタは図７の簡単化した回路図においては示されていない。
【００４７】
図４のバッファ回路においては、該バッファ回路は出力端子３２６ａ及び３２６ｂ上に差動的出力信号Ｏｕｔｎ及びＯｕｔｐを供給する。幾つかの適用例においては、該差動的出力信号はバッファ出力信号として直接的に使用される。その他の適用例においては、シングルエンド型出力が望ましい。本発明の別の実施例によれば、本発明のバッファ回路は、反転又は非反転バッファ出力信号のいずれかを供給するために差動型対シングルエンド型変換回路を組み込んでいる。図８は反転バッファ出力信号ＶＢｏｕｔＩを供給するために図４のバッファ回路の作動型出力端子へ結合させることが可能な差動型対シングルエンド型変換回路の１実施例を例示する概略図である。図９は非反転バッファ出力信号ＶＢｏｕｔを供給するために図４のバッファ回路の作動型出力端子へ結合することが可能な作動型対シングルエンド型変換回路の１実施例を例示する概略図である。
【００４８】
図８及び９において、点線接続は、該回路の実際の実現において該点線の位置に１個又はそれ以上のカスコードトランジスタを付加することが可能であることを表わすために使用されている。これらのカスコードトランジスタは図８及び９の簡単化した回路図には示されていない。
【００４９】
ＡＤＣにおける電荷バランス化方法
上述したように、本発明の低入力容量バッファ回路は電荷をベースとした即ち電流入力ＡＤＣを形成するためにモジュレーター即ち変調器において適用される場合に特に有益的である。図３を参照すると、本発明のバッファ回路は、電流入力ＡＤＣに対するフロントエンドとして電荷バランス化変調器を形成するために積分器の出力端子へ結合されている。本発明のバッファ回路が組み込まれる場合には、バッファ回路２１８は該変調器における独特の電荷バランス動作を容易化させ、ＡＤＣの入力電流オフセット誤差となる電圧誤差における顕著な減少を実現する。
【００５０】
本発明の別の側面によれば、電荷をベースとしたＡＤＣにおける電荷バランス化方法は、積分器出力電圧を受取るために結合された低入力容量バッファ回路を使用する。更に、該バッファ回路の入力容量は積分器出力電圧とは独立的であり、即ち、入力容量Ｃ２（バッファ回路２１８の入力容量を示している）はノード１１４上の積分器出力電圧と共に変化するものではない。スイッチＳ２及びＳ３により発生されるチャンネル電荷の大きさはスイッチＳ２及びＳ３の適切な寸法設定により同一のものとさせることが可能であるが、これらのスイッチが閉じられたり開いたりする場合のスイッチＳ２及びＳ３のチャンネル電荷の分割はこれら２つのスイッチの端子において見られる容量に大きく依存する。積分器出力ノードにおける信号電圧でもって入力容量Ｃ２の容量の変動を取除くことにより、アクティブデバイススイッチＳ２及びＳ３のチャンネル電荷の分割は正確にマッチングするものとさせることが可能であり、それによりアクティブデバイススイッチＳ２及びＳ３により発生される２つの反対の電圧ペデスタルの精密な相殺を確保する。
【００５１】
本発明に基づく電荷バランス化方法は、アクティブスイッチ装置の活性化及び不活性化に起因する電圧誤差が積分器出力ノードに蓄積することがないことを確保する。ＡＤＣの入力電流オフセット誤差となるこれらの電圧誤差を取除くことにより、結果的に得られるＡＤＣは温度、供給電圧及び装置パラメータにおける変動に対し非常に低い入力電流オフセット誤差を示し、且つその結果得られるＡＤＣの精度及び性能は著しく改善される。
【００５２】
１実施例においては、電荷をベースとしたＡＤＣにおける電荷バランス化方法は、積分器及び該積分器の連続時間出力へ結合されたバッファにより形成される電荷バランス用変調器を使用して実現される。該変調器は交互の積分フェーズとオートゼロフェーズにおいて動作する。該バッファは、低入力容量バッファ回路を使用して実現され、尚該入力容量はバッファ回路への入力電圧と共に変化するものではない。本発明の電荷バランス化方法は、オートゼロフェーズ期間中に該積分器の連続時間出力において第一アクティブデバイススイッチにより負向電圧ペデスタルを発生させるべく動作する。本方法は、更に、積分フェーズ期間中に該積分器の連続時間出力における第二アクティブデバイススイッチにより正向電圧ペデスタルを発生させるべく動作する。これら２つの電圧ペデスタルは全ての動作条件下において符号が反対であり且つ大きさが一致している。該動作条件は、異なる積分器出力電圧、製造プロセス、温度及び電源電圧変動を包含している。
【００５３】
その結果得られる正味の電圧誤差はそれにより非常に小さなものとされる。本発明の電荷バランス化方法はこれらの反対の電圧ペデスタルのほぼ完全な相殺を実現し、従って積分器ステージの出力における電圧誤差は著しく減少される。積分器ステージの出力における電圧誤差を減少させることは、電流入力ＡＤＣの入力電流オフセット誤差を減少させることと等価である。
【００５４】
上述した詳細な説明は本発明の特定の実施例を例示するために提供されており且つ制限的なものとして意図されたものではない。本発明の範囲内において多数の修正及び変形が可能である。例えば、本発明のバッファ回路は、電荷バランス化変調器を形成するために任意の積分器回路と共に使用することが可能である。該積分器の構成は本発明の実施に対して臨界的なものではない。本発明は添付の特許請求の範囲により定義される。
【図面の簡単な説明】
【００５５】
【図１】電流入力ＡＤＣのフロントエンドを形成するために使用することが可能な従来の電荷バランス化変調器の概略図。
【図２ａ】積分器がスイッチＳ２及びＳ３により積分フェーズ及びオートゼロフェーズに再形態特定される場合の容量リアクタンス又はインピーダンスにおける変化及び図１の積分器の形態を示した概略図。
【図２ｂ】積分器がスイッチＳ２及びＳ３により積分フェーズ及びオートゼロフェーズに再形態特定される場合の容量リアクタンス又はインピーダンスにおける変化及び図１の積分器の形態を示した概略図。
【図２ｃ】積分器がスイッチＳ２及びＳ３により積分フェーズ及びオートゼロフェーズに再形態特定される場合の容量リアクタンス又はインピーダンスにおける変化及び図１の積分器の形態を示した概略図。
【図２ｄ】積分器がスイッチＳ２及びＳ３により積分フェーズ及びオートゼロフェーズに再形態特定される場合の容量リアクタンス又はインピーダンスにおける変化及び図１の積分器の形態を示した概略図。
【図３】本発明の１実施例に基づくバッファ回路を組み込んだ電荷バランス化変調器の概略図。
【図４】本発明の１実施例に基づくバッファ回路の概略図。
【図５】（ａ）は入力電圧のある範囲にわたっての及び異なる動作温度にわたっての従来のバッファ回路の入力（ゲート）容量を示しており、（ｂ）は入力電圧のある範囲にわたっての及び異なる動作温度にわたっての本発明のバッファ回路の入力（ゲート）容量を示している。
【図６】本発明の１実施例に基づく図４のバッファ回路のトランジスタレベルの実現例を示した概略図。
【図７】本発明の別の実施例に基づくバッファ回路の概略図。
【図８】図４のバッファ回路の差動型出力端子へ結合させることが可能な差動型対シングルエンド型変換回路の１実施例を例示した概略図。
【図９】図４のバッファ回路の差動型出力端子へ結合することが可能な差動型対シングルエンド型変換回路の１実施例を例示した概略図。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
2008228291000001.pdf