(57)【要約】【課題】トンネル酸化膜の特性を改善させてサイクリングによるメモリセルのしきい電圧の変動を最小化させることにより、メモリセルのデータ保持特性を向上させて全体的にメモリセルの信頼性を向上させることができる半導体素子およびその素子分離膜形成方法の提供。【解決手段】半導体基板のアクティブ領域上にゲート絶縁膜と導電膜を形成する段階と、前記導電膜の側面にスペーサ膜を形成する段階と、前記スペーサ膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの上部コーナーに段差が発生するように前記スペーサ膜を除去する段階と、前記トレンチにライナー絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法を提供する。【選択図】    図１Ｆ
2008166793.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域上にゲート絶縁膜と導電膜を形成する段階と、
前記導電膜の側面にスペーサ膜を形成する段階と、
前記スペーサ膜間の前記半導体基板にトレンチを形成する段階と、
前記トレンチの上部コーナーに段差が発生するように前記スペーサ膜を除去する段階と、
前記トレンチにライナー絶縁膜を形成する段階とを含むことを特徴とする、半導体素子の素子分離膜形成方法。
【請求項２】
前記ライナー絶縁膜は、前記導電膜の側壁より前記段差が発生した前記ゲート絶縁膜の両側にさらに厚く形成されることを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記スペーサ膜を形成する段階は、
前記導電膜上にゲートマスクパターンを形成する段階と、
前記ゲートマスクパターンを用いて前記導電膜をパターニングする段階と、
前記ゲートマスクパターンの上面と側壁および前記パターニングされた導電膜の側壁に前記スペーサ膜を形成する段階と、
前記スペーサ膜に対して異放性エッチング工程を行い、前記スペーサ膜が前記導電膜の側壁に残留するように形成する段階とを含むことを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記スペーサ膜は酸化膜で形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記スペーサ膜はＬＰ−ＴＥＯＳ酸化膜で形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記異方性エッチング工程は、ＣＦ4 ガスを単独で、あるいはＣＦ4 ガスとＣＨＦ3 ガスの混合ガスを用いて行うことを特徴とする、請求項３に記載の半導体素子の素子分離膜形成方法。
【請求項７】
前記スペーサ膜は、前記ゲートマスクパターンの側壁にも残留することを特徴とする、請求項３に記載の半導体素子の素子分離膜形成方法。
【請求項８】
前記異方性エッチング工程の際に露出する前記ゲート絶縁膜が共に除去されることを特徴とする、請求項３に記載の半導体素子の素子分離膜形成方法。
【請求項９】
前記トレンチは前記スペーサ膜とインシチューにて形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１０】
前記トレンチはドライエッチングで形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１１】
前記ドライエッチングはＨＢｒガス、Ｃｌ2 ガス、Ｏ2 ガス、Ｈ2 ガスを混合して使用することを特徴とする、請求項１０に記載の半導体素子の素子分離膜形成方法。
【請求項１２】
前記スペーサ膜はウェットエッチングによって除去することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１３】
前記ウェットエッチングはＢＯＥまたはＨＦをエッチング液として用いることを特徴とする、請求項１２に記載の半導体素子の素子分離膜形成方法。
【請求項１４】
前記スペーサ膜は５０〜１００Åの厚さに形成することを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１５】
前記ライナー絶縁膜上に絶縁膜を形成して前記トレンチをギャップフィルする段階をさらに含むことを特徴とする、請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１６】
半導体基板のアクティブ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された導電膜と、
前記半導体基板の素子分離領域に形成され、前記ゲート絶縁膜と隣接した上部コーナーに段差が形成されたトレンチと、
前記導電膜と前記トレンチの側壁に形成され、前記導電膜の側壁より前記段差が発生した前記ゲート絶縁膜の両側にさらに厚く形成されるライナー絶縁膜とを含むことを特徴とする、半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその素子分離膜形成方法に係り、特に、半導体素子の特性を改善することが可能な半導体素子およびその素子分離膜形成方法に関する。
【背景技術】
【０００２】
最近、電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要なフラッシュメモリ素子の需要が増加している。ここで、プログラムとはデータをメモリセルに書き込む動作を示し、消去とはメモリセルに書き込まれたデータを除去する動作を示す。
【０００３】
このようなフラッシュメモリ素子のうち、特にＮＡＮＤフラッシュメモリ素子は、メモリ素子の高集積化のために複数のメモリセルが直列に接続されて１本のストリングを構成する。ＮＡＮＤフラッシュメモリ素子は、ＮＯＲフラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。このようなＮＡＮＤフラッシュメモリ素子のプログラムおよび消去は、ＦＮトンネリング方式を用いてフローティングゲートに対して電子を注入または放出することにより行われる。
【０００４】
ＮＡＮＤフラッシュメモリ素子では、メモリセルの信頼性(reliability)の確保が重要な問題である。特に、メモリセルのデータ保持(data retention)特性が重要な問題として台頭している。ところが、プログラムおよび消去動作のために反復的にＦＮトンネリングが行われるサイクリング過程において電子がメモリセルのトンネル酸化膜内にトラップされる。これにより、メモリセルのしきい電圧がシフト(shift)してデータ読み出しの際に元々メモリセルに格納されたデータを間違って認識する場合が発生する。すなわち、メモリセルの信頼性が低下するという問題をもたらす。
【０００５】
このようなメモリセルのしきい電圧の変動を防止するためには、プログラムおよび消去動作の際にバイアス電圧をコントロールして消去電圧を十分に検証電圧以下に減少させる方法が提案されている。ところが、この方法は、バイアス電圧が増加しただけしきい電圧も増加して、しきい電圧がシフト（変動）される問題が依然として発生する。メモリセルのしきい電圧の変動を防止するための別の方法としては、トンネル酸化膜の厚さを減少させてＦＮトンネリングの際にトラップされる電子の量を減少させる方案が提示されている。ところが、トンネル酸化膜の厚さを減少させる方法は、根本的なデータ保持特性問題または読み出し障害(read disturbance)問題の影響によってその限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、トンネル酸化膜の特性を改善させてサイクリングによるメモリセルのしきい電圧の変動を最小化させることにより、メモリセルのデータ保持特性を向上させて全体的にメモリセルの信頼性を向上させることができる半導体素子およびその素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一実施例に係る半導体素子の素子分離膜形成方法は、半導体基板のアクティブ領域上にゲート絶縁膜と導電膜を形成する段階と、前記導電膜の側面にスペーサ膜を形成する段階と、前記スペーサ膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの上部コーナーに段差が発生するように前記スペーサ膜を除去する段階と、前記トレンチにライナー絶縁膜を形成する段階とを含むことを特徴とする。
【０００８】
前記ライナー絶縁膜は、前記導電膜の側壁より前記段差が発生した前記ゲート絶縁膜の両側にさらに厚く形成できる。前記スペーサ膜を形成する段階は、前記導電膜上にゲートマスクパターンを形成する段階と、前記ゲートマスクパターンを用いて前記導電膜をパターニングする段階と、前記ゲートマスクパターンの上面と側壁および前記パターニングされた導電膜の側壁に前記スペーサ膜を形成する段階と、前記スペーサ膜に対して異放性エッチング工程を行い、前記スペーサ膜が前記導電膜の側壁に残留するように形成する段階とを含むことができる。前記スペーサ膜は、酸化膜で形成することができる。前記スペーサ膜は、ＬＰ−ＴＥＯＳ酸化膜で形成することができる。前記異方性エッチング工程は、ＣＦ4 ガスを単独で、あるいはＣＦ4 ガスとＣＨＦ3 ガスの混合ガスを用いて行うことができる。前記スペーサ膜は、前記ゲートマスクパターンの側壁にも残留することができる。前記異方性エッチング工程の際に露出する前記ゲート絶縁膜が共に除去できる。前記トレンチは、前記スペーサ膜とインシチューにて形成することができる。前記トレンチは、ドライエッチングで形成することができる。前記ドライエッチングは、ＨＢｒガス、Ｃｌ2 ガス、Ｏ2 ガス、Ｈ2 ガスを混合して使用することができる。前記スペーサ膜は、ウェットエッチングによって除去することができる。前記ウェットエッチングはＢＯＥまたはＨＦをエッチング液として用いることができる。前記スペーサ膜は、５０〜１００Åの厚さに形成することができる。前記ライナー絶縁膜上に絶縁膜を形成して前記トレンチをギャップフィルする段階をさらに含むことができる。
【０００９】
本発明の他の実施例に係る半導体素子は、半導体基板のアクティブ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された導電膜と、前記半導体基板の素子分離領域に形成され、前記ゲート絶縁膜と隣接した上部コーナーに段差が形成されたトレンチと、前記導電膜と前記トレンチの側壁に形成され、前記導電膜の側壁より前記段差が発生した前記ゲート絶縁膜の両側にさらに厚く形成されるライナー絶縁膜とを含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、絶縁膜の側面に形成されるライナー絶縁膜を厚く形成することにより、トレンチをギャップフィルする物質に含まれた不純物、またはエッチバック工程で使用されるエッチング液によって絶縁膜の性能が低下するという問題点を防止することができる。よって、絶縁膜の性能低下により反復的なＦＮトンネリング過程でメモリセルのトンネル酸化膜内に電子がトラップされることにより、メモリセルのしきい電圧が変動してデータ読み出しの際に元々メモリセルに格納されたデータを間違って認識するという問題点を防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし、且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１２】
図１Ａ〜図１Ｆは本発明の好適な実施例に係る半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【００１３】
図１Ａを参照すると、半導体基板１０２上にスクリーン酸化膜（図示せず）を形成し、半導体基板１０２に対してウェルイオン注入工程またはしきい電圧イオン注入工程を行う。ここで、ウェルイオン注入工程は半導体基板１０２にウェル領域を形成するために行われ、しきい電圧イオン注入工程はトランジスタなどの半導体素子のしきい電圧を調節するために行われる。そして、スクリーン酸化膜は、ウェルイオン注入工程またはしきい電圧イオン注入工程の際に半導体基板１０２の界面(surface)が損傷することを防止する。これにより、半導体基板１０２にはウェル領域（図示せず）が形成され、ウェル領域はトリプル(triple)構造で形成できる。
【００１４】
スクリーン酸化膜を除去した後、半導体基板１０２上にゲート絶縁膜１０４、フローティングゲート用導電膜１０６が形成される。ゲート絶縁膜１０４はトンネル絶縁膜として使用され、酸化膜で形成することができる。導電膜１０６はポリシリコンで形成することができる。導電膜１０６上にハードマスクとして窒化膜１０８と酸化膜１１０を形成する。
【００１５】
図１Ｂを参照すると、酸化膜１１０上にフォトレジストパターン（図示せず）を形成した後、フォトレジストパターン（図示せず）を用いたエッチング工程によって酸化膜１１０と窒化膜１０８をパターニングしてゲートマスクパターンを形成する。そして、酸化膜１１０と窒化膜１０８をゲートマスクパターンとして用いるゲートエッチング工程によって導電膜１０６をパターニングする。この際、ゲート絶縁膜１０４の一部が露出する。その後、フォトレジストパターン（図示せず）を除去する。
【００１６】
図１Ｃを参照すると、前述した工程によってパターニングされた酸化膜１１０、窒化膜１０８、導電膜１０６、および露出したゲート絶縁膜１０４上にスペーサ膜１１２を形成する。スペーサ膜１１２は、パターニングされた酸化膜１１０、窒化膜１０８、導電膜１０６の形状が保たれる厚さに側壁および上面に沿って形成することが好ましい。このために、スペーサ膜１１２は５０〜１００Åの厚さに形成する。スペーサ膜１１２は薄く形成することができ、後続のエッチング工程によって除去が容易なＬＰ−ＴＥＯＳ(Low Pressure Tetra Ethyl Ortho Silicate)酸化膜で形成することが好ましい。
【００１７】
図１Ｄを参照すると、スペーサ膜１１２が導電膜１０６および窒化膜１０８の側壁にのみ残留するように異方性エッチング工程を行う。このようなエッチング工程は、酸化膜が容易にエッチングされるように、ＣＦ4 ガスを単独で、或いはＣＦ4 ガスとＣＨＦ3 ガスの混合ガスを用いて行うことが好ましい。一方、エッチング工程中にバッファ膜１１２が除去されることにより、パターニングされた導電膜１０６の間から露出するゲート絶縁膜１０４が共に除去できる。また、酸化膜１１０の一部も共にエッチングできる。これにより、ゲート絶縁膜１０４、導電膜１０６およびバッファ膜１１２は半導体基板１０２のアクティブ領域上にのみ形成される。
【００１８】
次いで、インシチューにて露出した半導体基板１０２をエッチングして半導体基板１０２の素子分離領域にトレンチ１１４を形成する。半導体基板１０２をエッチングするときは、ＨＢｒガス、Ｃｌ2 ガス、Ｏ2 ガス、Ｈ2 ガスを混合したエッチングガスを用いたドライエッチングを行うことが好ましい。
【００１９】
図１Ｅを参照すると、フローティングゲート用導電膜１０６および窒化膜１０８の側壁に残留するスペーサ膜１１２（図１Ｄ参照）をエッチングして除去する。このようなエッチング工程は、ＢＯＥまたはＨＦをエッチング液として用いるウェットエッチング工程で行うことができる。この際、酸化膜１１０およびゲート絶縁膜１０４の一部もエッチングできる。これにより、アクティブ領域の両端のＡ領域には除去されたスペーサ膜１１２（図１Ｄ参照）の厚さだけ段差が形成される。
【００２０】
図１Ｆを参照すると、トレンチ１１４の側壁に対して酸化工程を行ってトレンチ１１４の側壁に側壁酸化膜（図示せず）を形成する。側壁酸化膜は、トレンチ１１４の形成中に発生したトレンチ１１４の側壁の欠陥を補償し、ストレスを緩和させることができる。そして、トレンチ１１４を含む全体構造の上部にライナー絶縁膜(liner oxide)１１６を形成する。ライナー絶縁膜１１６は、後続の工程において絶縁物質でトレンチ１１４を容易に充填するために形成する。ライナー絶縁膜１１６は、好ましくはＨＤＰ(High Density Plasma)酸化膜を用いて形成することができる。ライナー絶縁膜１１６は、トレンチ１１４が完全に埋め込まれず、トレンチ１１４の形が維持できる程度の厚さに形成し、特に前述した工程でＡ領域に形成された段差により、Ａ領域におけるゲート絶縁膜１０４の側面にはライナー絶縁膜１１６が導電膜１０６の側壁に形成された厚さに比べて厚く形成される。
【００２１】
その後、図示してはいないが、トレンチ１１４を含む全体構造の上部に絶縁層、例えばＨＤＰ(High Density Plasma)酸化膜またはＳＯＧ(Spin on Glass)酸化膜を形成してトレンチ１１４をギャップフィル(gap fill)し、エッチバック(etch back)工程を行って素子分離膜を形成する。
【００２２】
ゲート絶縁膜１０４の側面に形成されるライナー絶縁膜の厚さが薄く形成されると、トレンチ１１４をギャップフィルする絶縁層に含まれたＨ、Ｎなどの不純物がゲート絶縁膜１０４に浸透し、或いはエッチバック工程に使用されるエッチング液がゲート絶縁膜１０４に浸透するおそれがある。このような場合、ゲート絶縁膜１０４を損傷させてゲート絶縁膜１０４の特性が低下するという問題点がある。
【００２３】
しかし、本発明によれば、ゲート絶縁膜１０４の側面に形成されるライナー絶縁膜１１６の厚さを導電膜１０６の側壁より厚く形成することにより、ゲート絶縁膜１０４に不純物またはエッチング液が浸透することを防止することができる。したがって、ゲート絶縁膜１０４が損傷することを防止することにより、ゲート絶縁膜１０４の性能が低下するという問題点を防止することができる。これと共に、Ａ領域に形成された段差によってトレンチ１１４の上部幅が大きくなるため、後続の工程においてトレンチ１１４を絶縁層でギャップフィルするとき、さらに容易にトレンチ１１４をギャップフィルすることができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図１Ｂ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図１Ｃ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図１Ｄ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図１Ｅ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図１Ｆ】本発明の好適な実施例に係る半導体素子およびその素子分離膜形成方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００２５】
１０２    半導体基板
１０４    絶縁膜
１０６    フローティングゲート用導電膜
１０８    窒化膜
１１０    酸化膜
１１２    スペーサ膜
１１４    トレンチ
１１６    ライナー絶縁膜
【図１Ａ】
2008166793.tif 000003
【図１Ｂ】
2008166793.tif 000004
【図１Ｃ】
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【図１Ｄ】
2008166793.tif 000006
【図１Ｅ】
2008166793.tif 000007
【図１Ｆ】
2008166793.tif 000008