(57)【要約】【課題】良好な整流特性を有するＰＮ接合ダイオードを含むメモリセルを３次元に配置した、不揮発性の半導体記憶装置及びその製造方法を提供する。【解決手段】一方向に延在する第１配線２０５、２２３と、第１配線２０５と交差する方向に延在する第２配線２１４と、第１配線２０５、２２３と第２配線２１４との交差部分において第１配線２０５、２２３と第２配線２１４の間に配置されたメモリセル２３０、２３１とを有する構成が、３次元方向に渡って複数備えられてなる半導体記憶装置であって、メモリセル２３０、２３１は、ＰＮ接合ダイオードと記憶素子とが接続されてなり、前記ＰＮ接合ダイオードがメモリセル２３０、２３１の選択に使用する第２配線２０５側に配置され、前記ＰＮ接合ダイオードを構成するＰ型半導体２１１、２１３が、第２配線２１４の一部を構成していることを特徴とする半導体記憶装置を採用する。【選択図】図２
2008118022.tif 000002
【特許請求の範囲】
【請求項１】
一方向に延在する第１配線と、前記第１配線と交差する方向に延在する第２配線と、前記第１配線と前記第２配線との交差部分において前記第１配線と前記第２配線の間に配置されたメモリセルとを有する構成が、３次元方向に渡って複数備えられてなる半導体記憶装置であって、
前記メモリセルは、ＰＮ接合ダイオードと記憶素子とが接続されてなり、前記ＰＮ接合ダイオードが前記メモリセルの選択に使用する前記第２配線側に配置され、前記ＰＮ接合ダイオードを構成するＰ型半導体が、前記第２配線の一部を構成していることを特徴とする半導体記憶装置。
【請求項２】
前記第２配線が、導体層とＰ型半導体層とが積層されて構成され、前記Ｐ型半導体層が前記ＰＮ接合ダイオードのＰ型半導体を構成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２配線と前記第１配線の間に層間絶縁膜が備えられ、前記層間絶縁膜の前記交差部分にはコンタクトホールが設けられ、前記コンタクトホールには、前記第２配線のＰ型半導体層に接するＮ型半導層が備えられて前記ＰＮ接合ダイオードが構成されることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記記憶素子が、電気信号により抵抗値が変化する素子であることを特徴とする請求項１乃至請求項３の何れかに記載の半導体記憶装置。
【請求項５】
前記記憶素子が、絶縁破壊によって電気抵抗が可変となる絶縁材料からなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記記憶素子が、超巨大電界誘起抵抗変化現象を示すペロブスカイト型金属酸化物からなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記記憶素子が、電流を用いた加熱によって相変化する相変化材料からなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記記憶素子が、ＴＭＲ素子からなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項９】
前記記憶素子が、前記第１配線に接続されていることを特徴とする請求項１乃至請求項８に記載の何れかの半導体記憶装置。
【請求項１０】
前記第１配線がビット線であり、前記第２配線がワード線であることを特徴とする請求項１乃至請求項９の何れかに記載の半導体記憶装置。
【請求項１１】
前記第１配線及び前記第２配線が、高融点金属層を具備してなることを特徴とする請求項１乃至請求項１０の何れかに記載の半導体記憶装置。
【請求項１２】
前記Ｐ型半導体層は、Ｐ型不純物が拡散されてなるポリシリコン層からなり、前記Ｎ型半導体層は、Ｎ型不純物が拡散されてなるポリシリコン層からなることを特徴とする請求項１乃至請求項１１の何れかに記載の半導体記憶装置。
【請求項１３】
前記第１配線と前記メモリセルとの接続部が、Ｎ型シリコンプラグで構成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１４】
前記第２配線の前記第１配線側とは反対側に、前記第１配線と同じ方向に配置された別の第１配線が備えられ、
前記第２配線と前記別の第１配線との間には別の層間絶縁膜が備えられ、
前記第２配線と前記別の第１配線との交差部分には別のメモリセルが備えられ、
前記メモリセルの前記第１配線との接続部および前記別のメモリセルの前記別の第１配線との接続部が共に、Ｎ型のシリコンプラグから形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１５】
前記メモリセルを構成する記憶素子が前記絶縁材料から構成され、前記絶縁材料によって前記コンタクトホールの側面及び底面が被覆され、前記Ｎ型半導体層が前記絶縁材料に埋め込まれていることを特徴とする請求項４、１３または１４の何れかに記載の半導体記憶装置。
【請求項１６】
前記別のメモリセルを構成する記憶素子が前記絶縁材料から構成され、前記絶縁材料が膜状とされて前記別の層間絶縁膜の前記別の第１配線側の面に積層されている請求項４、１３、１４または１５の何れかに記載の半導体記憶装置。
【請求項１７】
前記メモリセルと、前記別のメモリセルの断面形状が異なっていることを特徴とする請求項１乃至請求項１６の何れかに記載の半導体記憶装置。
【請求項１８】
前記メモリセルと、前記別のメモリセルの断面形状が、前記第２配線に対して線対称であることを特徴とする請求項１乃至請求項１６の何れかに記載の半導体記憶装置。
【請求項１９】
第１配線を形成するとともに前記第１配線を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記第１配線の一部を露出させるコンタクトホールを設ける工程と、
前記コンタクトホールに記憶素子を形成する工程と、
前記コンタクトホール内の前記記憶素子上に、Ｎ型半導体層を形成する工程と、
前記Ｎ型半導体層及び前記層間絶縁膜を覆うＰ型半導体膜を形成する工程と、
前記Ｐ型半導体膜上に導体膜を形成する工程と、
前記Ｐ型半導体及び前記導体膜をパターニングして、前記コンタクトホールにおいて前記第１配線と交差する第２配線を形成する工程と、を具備してなることを特徴とする半導体記憶装置の製造方法。
【請求項２０】
前記Ｐ型半導体膜上に導体膜を形成する際に、前記導体膜上に更にＰ型半導体膜を形成することを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２１】
ＣＶＤ法によりポリシリコン膜を形成し、前記ポリシリコン膜にＰ型不純物をイオン注入することによって、前記Ｐ型半導体膜を形成することを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２２】
前記Ｎ型半導体層の形成後に、前記Ｎ型半導体層と前記層間絶縁膜を平坦化することを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関するものであり、特に、ＰＮ接合ダイオードと記憶素子との組合せからなるメモリセルを、３次元に配置した不揮発性の半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電源を切っても記憶内容が消えることの無い、不揮発性メモリの需要が高まっている。不揮発性メモリには、ＮＡＮＤ型フラッシュメモリのように、保存した情報を何度でも変更可能なタイプのものと、マスクＲＯＭのように、一度保存した情報を変更することができないタイプのものとがある。マスクＲＯＭのように、一度だけ情報を記録できるタイプのメモリを、一般に、ＯＴＰ（ＯｎｅＴｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）型メモリと称している。
【０００３】
映像情報のようなデジタル・コンテンツを、製造メーカーがユーザーに渡すには、内容が簡単には変更のできないＯＴＰ型メモリが都合がよく、安価で大容量のＯＴＰ型メモリが求められている。
ＯＴＰ型メモリの一種であるマスクＲＯＭは、平面上に２次元的に配置されたメモリセル領域に情報を記録するため、チップサイズを拡大することなく記憶容量を増やす（セル密度を高くする）ことが難しい。また、マスクＲＯＭは、そのチップの製造時に情報の記録を行うため、記録したい情報の内容毎に異なる固有のマスクを用意して製造する必要があり、同一の内容を記録したチップの製造量が少ない場合には効率が悪く、非経済的である。
【０００４】
そこで、マスクＲＯＭとは別に、大容量で、かつ、完成した後に外部からの電気信号で情報を記録可能なＯＴＰ型メモリとして、メモリセルを平面だけではなく、チップの上方にも積層した３次元のセル構造を有するものが製品化されている。この型のメモリの代表的なセル構造は、例えば特許文献１、２に示されている。
【０００５】
図１１に、従来の半導体記憶装置の３次元構造セルの一部（４ビット分）の斜視図を示す。
図１１においては、半導体基板（図示せず）上に設けた図示しない絶縁膜上に、複数の導体配線層８０１ａ、８０１ｂが平行に配置されている。図１１では導体配線層８０１ａ、８０１ｂの２本のみ表示しているが、通常はさらに多数の導体配線層が平行に配置されている。
導体配線層８０１ａ、８０１ｂの上方には、導体配線層８０１ａ、８０１ｂと直交する向きに、別の導体配線層８０２が配置されている。図１１では１本のみ表示している。
導体配線層８０１ａと導体配線層８０２との交差部分には、導体配線層８０１ａと導体配線層８０２とを垂直方向に接続するように、ピラー形状（柱形状）のメモリセル８１０ａが備えられている。同様に導体配線層８０１ｂと導体配線層８０２の交差部分にも、ピラー形状のメモリセル８１０ｂが備えられている。
メモリセル８０１ａ、８０１ｂの周りは、層間絶縁膜（図示せず）で埋められている。メモリセル８０１ａ、８０１ｂ内には、電気抵抗値の大小で情報を保持することが可能な記憶素子が含まれており、メモリセル１つで、１ビットの情報を保持できるようになっている。
【０００６】
さらに、導体配線層８０２の上方には、導体配線層８０２と直交する向き（導体配線層８０１ａ、ｂと同じ向き）に、別の配線層８０３ａ、８０３ｂが配置されている（図１１では２本のみ表示）。導体配線層８０３ａ、８０３ｂと導体配線層８０２の交差部分には、導体配線層８０３ａ、８０３ｂと導体配線層８０２とを垂直方向に接続するように、ピラー形状のメモリセル８１１ａ、８１１ｂが配置されている。メモリセル８１１ａ、８１１ｂの周りも、層間絶縁膜（図示せず）で埋められている。
【０００７】
上記の各導体配線層の材料としては、電気抵抗の低いものが望ましいため、タングステン（Ｗ）や、タングステンと窒化チタン（ＴｉＮ）を積層したものが用いられる。
【０００８】
同一の平面上に形成可能な導体配線層の本数は、メモリチップのサイズから上限があるため、縦方向へメモリセルを必要な段数だけ積層することを繰り返すことにより、メモリチップの記憶容量を拡大する事ができる。
【０００９】
図１２には、従来の３次元構造メモリセルに用いられる、ピラー形状を有したメモリセルの縦断面図を示す。
このメモリセルは、ボロン等の不純物がドープされたＰ型のポリシリコン層９１１と、リン等の不純物がドープされたＮ型のポリシリコン層９１２と、シリコン酸化膜（ＳｉＯ２）等からなる絶縁膜９１３と、Ｎ型のポリシリコン層９１４が順次積層されて構成されている。
このメモリセルは、各層９１１〜９１４からなる膜を順番に積層した後に、ピラー形状（円筒形）になるようにパターニングを行うことにより、記憶素子含んだメモリセルとして形成される。また、メモリセルは下層の導体配線層９１６と上層の導体配線層９１７間を接続するように形成される。
【００１０】
このメモリセルにおいては、Ｐ型ポリシリコン層９１１とＮ型ポリシリコン層９１２とによってＰＮ接合ダイオードが構成されている。このＰＮ接合ダイオードの働きについては後述する。
【００１１】
また、Ｎ型ポリシリコン層９１２と、絶縁膜９１３と、Ｎ型ポリシリコン層９１４の３層によって、アンチ・ヒューズ（anti-fuse）型の記憶素子９１５が形成されている。初期状態の記憶素子９１５には、絶縁膜９１３が備えられているため、Ｎ型ポリシリコン層９１２と９１４の間は非導通状態である。Ｎ型ポリシリコン層９１２、９１４の間に電圧を印加して、絶縁膜９１３を破壊させると、Ｎ型ポリシリコン層９１２、９１４の間が導通状態になる。従って、小電圧を印加して記憶素子９１５に流れる電流の有無を判定することにより、記憶素子９１５の状態（導通か非導通か）を判定することができ、１ビットの情報を保持することができるメモリセルとして機能する。
絶縁膜９１３は、一旦破壊されて導通状態になると元に戻すことが出来ないため、１回だけ記録を行うことが可能なＯＴＰ型の記憶素子として用いることができる。
【００１２】
次に、図１３を参照して、メモリセル内に設けられた記憶素子９１５とＰＮ接合ダイオードの働きについて説明する。
【００１３】
図１３に示すように、最下層の配線Ａ１、Ａ２の上側に、配線Ａ１、Ａ２と交差する別の配線Ｂ１、Ｂ２を設ける。また、配線Ｂ１、Ｂ２の上側に、配線Ｂ１、Ｂ２と交差する配線Ｃ１、Ｃ２を設ける。配線Ａ-Ｂ間および配線Ｂ-Ｃ間には、メモリセルＭ１〜Ｍ６が配置される。図を見やすくするために、メモリセルは配線の交差部から位置をずらして表示している。各メモリセルＭ１〜Ｍ６は、先に図１２を用いて説明した構成を有しており、メモリセルＭ１〜Ｍ６内のＰＮ接合ダイオードは、１層毎にＰＮ接合の向きを反転させ、図１３にダイオードの回路記号で示したような向きに配置する。すなわち配線Ｂ１、Ｂ２の下方に接続されているメモリセルＭ２、Ｍ４、Ｍ６は、図１２のメモリセルの上下を反転させ、上方にＰ型ポリシリコン層が配置され、その下に記憶素子部が配置されるように形成する。また配線Ｂ１、Ｂ２の上方に接続されているメモリセルＭ１、Ｍ３、Ｍ５は、図１２のメモリセルの配置そのままで、下方にＰ型ポリシリコン層が配置されるように形成する。
【００１４】
メモリセルＭ１に着目して、その内部の記憶素子の記憶状態（導通状態）を知るには、配線Ｂ１をワード線として使用して、電圧を印加し、着目メモリセルＭ１の接続している配線Ｃ２をビット線として選択することにより、配線Ｃ２に電流が流れるかどうかを判定することにより、メモリセルＭ１の状態を知ることが出来る。このとき、配線Ｂ１には他のメモリセルＭ２、Ｍ３、Ｍ４も接続されているため、記憶素子の導通状態によっては、それらのメモリセルを電流が流れることがある。ここで仮に、各記憶素子にＰＮ接合ダイオードが接続されていないとすると、メモリセルＭ２、Ｍ６、Ｍ５を経由して配線Ｃ２に電流を流す経路が存在するため、着目メモリセルＭ１以外の素子の状態もビット線Ｃ２を流れる電流に影響を与えてしまい、着目メモリセルＭ１の抵抗値を正しく判定できなくなる。
これに対して、図１３に示したように、各メモリセルにＰＮ接合ダイオードが設けられている場合には、メモリセルＭ６のＰＮ接合ダイオードで、逆方向に流れる電流をカットできるため、配線Ｃ２には余分な電流が流れることが無く、着目メモリセルＭ１の抵抗値について正しく判定できる。
【００１５】
記憶素子の抵抗値を正しく判定するため、および動作時に流れる電流をできるだけ少なくするためには、逆方向電流をカットする能力の高い、良好な整流特性を有したＰＮ接合ダイオードを用いる必要がある。
ポリシリコン層を用いて良好な特性のＰＮ接合ダイオードを形成するには、Ｎ型およびＰ型ポリシリコン層の接合面において、Ｎ型およびＰ型の不純物が均一な濃度で分布している必要がある。
【００１６】
図１４には、従来のメモリセルに含まれるＰＮ接合ダイオードと記憶素子の形成方法を示す。
図１４（ａ）において、符号１１０１は紙面に対して垂直方向に配置された導体配線層の断面を示している。導体配線層１１０１は互いに平行になるように複数本配置されており、各配線層間には絶縁膜１１０２が充填されている。絶縁膜１１０２の表面はCMP法等により平坦化されており、同時に配線層１１０１の上面が露出されている。
次に、図１４（ｂ）に示すように、不純物を含まないノンドープのポリシリコン膜を全面に形成してから、このポリシリコン膜にイオン注入法を用いてボロン等のP型不純物を導入し、Ｐ型ポリシリコン膜１１０３を形成する。Ｐ型ポリシリコン膜１１０３は、導体配線層１１０１及び絶縁膜１１０２からなる平坦な平面上に形成されているので、イオン注入法により、不純物が均一に導入されたＰ型ポリシリコン膜１１０３を容易に形成できる。
次に、リン等の不純物を導入したＮ型ポリシリコン膜１１０４、シリコン酸化膜（ＳｉＯ２）等の絶縁膜１１０５、Ｎ型ポリシリコン膜１１０６を順次形成する。
次に、図１４（ｃ）に示したように、Ｐ型ポリシリコン膜１１０３、Ｎ型ポリシリコン膜１１０４、絶縁膜１１０５及びＮ型ポリシリコン膜１１０６をまとめて、ピラー形状（円筒形状）にパターニングして、配線層１１０１の所定の位置に、メモリセル１１０７を形成する。
【００１７】
ここで、メモリセル１１０７における各ポリシリコン膜中の不純物濃度を均一なものとするには、ノンドープのポリシリコン膜を形成した後に、不純物をイオン注入法で導入するという手法の代りに、ＣＶＤ法を用いてポリシリコンを成膜する際に、不純物を含んだガスを用いて、不純物が導入された状態でポリシリコンを成膜するという手法がある。
しかし、通常の半導体装置の製造ラインにおいては、リンを含んだポリシリコン膜をＣＶＤ法で成膜することは普通に行われているが、ボロン等のＰ型不純物を含んだポリシリコン膜をＣＶＤ法で成膜することは一般的ではない。
このため、Ｐ型不純物を含んだポリシリコン膜を成膜しようとすると、特殊な専用の成膜装置を準備する必要があり、一般的な半導体製造ラインでは装置導入コストが多大なものとなるため、簡単に適用することはできない。
【００１８】
従って、Ｐ型不純物を含んだポリシリコン膜を低コストで形成するには、最初にノンドープのポリシリコン膜を形成し、その後イオン注入法でＰ型不純物を導入するといった方法を採らざるを得ない。
しかし、最初に形成したノンドープのポリシリコン膜が凹凸形状を有する場合や、ノンドープのポリシリコン膜を微細なコンタクトホールの底部にのみ設けた場合には、イオン注入法で不純物を均一に導入することができないため、ポリシリコン膜は平坦な形状に成膜することが要求される。
従って、従来の製造方法では、低コストで良好なダイオード特性を得るためには、Ｐ型ポリシリコンとＮ型ポリシリコンを、平面状に形成してから、最後にパターニングして円筒形状（ピラー型）に加工する必要があった。
【００１９】
しかし、設計ルールの縮小に伴い、メモリセルの形状が、底面積に比して縦方向に細長くなると、製造工程中に行われる洗浄等のウェット工程でメモリセルが倒れやすく、不安定なものとなってしまうという問題点があった。また、複数の膜が積層された状態で、円筒形状にパターニングを行おうとすると、各膜のエッチングレートの差から、側面を均一な形状で加工することが難しく、いわゆるアンダーカットが入った形状となり易いと言う問題点もあった。このため、製造工程中でメモリセルがさらに倒壊しやすいだけでなく、メモリセルの特性にも悪影響があった。これらの理由で、従来のメモリセルはサイズの縮小化が難しく、高集積化には限界があった。
さらに、従来の製造方法では、メモリセル部をピラー形状に加工する必要があるため、異なる材質（ポリシリコンやシリコン酸化膜以外の材質）からなる膜を積層してメモリセルを形成しようとすると、その側面部を凹凸なく垂直に加工することは、さらに困難となる。また、白金（Ｐｔ）のような、エッチングそのものが難しい材料は、そもそもピラー形状に加工すること自体が非常に困難であった。従って、ポリシリコンを用いたアンチ・ヒューズ型の記憶素子以外のものを従来のメモリセルとして用いることは、非常に困難であった。
【特許文献１】特表２００２-５３０８５０号公報
【特許文献２】特表２００６-５１１９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述のように、従来の３次元構造のメモリセルを有する半導体記憶装置においては、良好な整流特性を有するＰＮ接合ダイオードを形成するために、記憶素子部とＮ型ポリシリコンとＰ型ポリシリコンを、すべて平面上に積層するように形成してから、メモリセルとして機能するように、ピラー形状（円筒形状）にパターニングしていた。しかし、製造工程中にメモリセル部が倒壊しやすく、微細化することが困難であった。従って単位面積あたりに配置されたメモリセルの密度を向上して、記憶装置の記憶容量を増加させることが困難であった。また、ポリシリコンを用いたアンチ・ヒューズ型以外の記憶素子をメモリセルとして、ピラー形状に加工することは困難であった。
【００２１】
本発明は、上記事情に鑑みてなされたものであって、良好な整流特性を有するＰＮ接合ダイオードを含むメモリセルを３次元に配置した、不揮発性の半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明は以下の構成を採用した。
【００２３】
本発明の半導体記憶装置は、一方向に延在する第１配線と、前記第１配線と交差する方向に延在する第２配線と、前記第１配線と前記第２配線との交差部分において前記第１配線と前記第２配線の間に配置されたメモリセルとを有する構成が、３次元方向に渡って複数備えられてなる半導体記憶装置であって、前記メモリセルは、ＰＮ接合ダイオードと記憶素子とが接続されてなり、前記ＰＮ接合ダイオードが前記メモリセルの選択に使用する前記第２配線側に配置され、前記ＰＮ接合ダイオードを構成するＰ型半導体が、前記第２配線の一部を構成していることを特徴とする。
また、本発明の半導体記憶装置においては、前記第２配線が、導体層とＰ型半導体層とが積層されて構成され、前記Ｐ型半導体層が前記ＰＮ接合ダイオードのＰ型半導体を構成することが好ましい。
更に、本発明の半導体記憶装置においては、前記第２配線と前記第１配線の間に層間絶縁膜が備えられ、前記層間絶縁膜の前記交差部分にはコンタクトホールが設けられ、前記コンタクトホールには、前記第２配線のＰ型半導体層に接するＮ型半導層が備えられて前記ＰＮ接合ダイオードが構成されることが好ましい。
更にまた、本発明の半導体記憶装置においては、前記記憶素子が、電気信号により抵抗値が変化する素子であることが好ましい。
また、本発明の半導体記憶装置においては、前記記憶素子が、絶縁破壊によって電気抵抗が可変となる絶縁材料からなることが好ましい。
更に、本発明の半導体記憶装置においては、前記記憶素子が、超巨大電界誘起抵抗変化現象を示すペロブスカイト型金属酸化物からなることが好ましい。
更にまた、本発明の半導体記憶装置においては、前記記憶素子が、電流を用いた加熱によって相変化する相変化材料からなることが好ましい。
また、本発明の半導体記憶装置においては、前記記憶素子が、ＴＭＲ素子からなることが好ましい。
更に、本発明の半導体記憶装置においては、前記記憶素子が、前記第１配線に接続されていることが好ましい。
更にまた、本発明の半導体記憶装置においては、前記第１配線がビット線であり、前記第２配線がワード線であることが好ましい。
また、本発明の半導体記憶装置においては、前記第１配線及び前記第２配線が、高融点金属層を具備してなることが好ましい。
更に、本発明の半導体記憶装置においては、前記Ｐ型半導体層は、Ｐ型不純物が拡散されてなるポリシリコン層からなり、前記Ｎ型半導体層は、Ｎ型不純物が拡散されてなるポリシリコン層からなることが好ましい。
更にまた、本発明の半導体記憶装置においては、前記第１配線と前記メモリセルとの接続部が、Ｎ型シリコンプラグで構成されていることが好ましい。
また、本発明の半導体記憶装置においては、前記第２配線の前記第１配線側と反対側に、前記第１配線と同じ方向に配置された別の第１配線が備えられ、前記第２配線と前記別の第１配線との間には別の層間絶縁膜が備えられ、前記第２配線と前記別の第１配線との交差部分には別のメモリセルが備えられ、前記メモリセルの前記第１配線との接続部および前記別のメモリセルの前記別の第１配線との接続部が共に、Ｎ型のシリコンプラグから形成されていることが好ましい。
更に、本発明の半導体記憶装置においては、前記メモリセルを構成する前記記憶素子が前記絶縁材料から構成され、前記絶縁材料によって前記コンタクトホールの側面及び底面が被覆され、前記Ｎ型半導体層が前記絶縁材料に埋め込まれていることが好ましい。
更にまた、本発明の半導体記憶装置においては、前記別のメモリセルを構成する記憶素子が前記絶縁材料から構成され、前記絶縁材料が膜状とされて前記別の層間絶縁膜の前記別の第１配線側の面に積層されていることが好ましい。
また、本発明の半導体記憶装置においては、前記メモリセルと、前記別のメモリセルの断面形状が異なっていてもよい。
更に、本発明の半導体記憶装置においては、前記メモリセルと、前記別のメモリセルの断面形状が、前記第２配線に対して線対称であってもよい。
【００２４】
上記の半導体記憶装置によれば、メモリセルのＰＮ接合ダイオードを構成するＰ型半導体が、第２配線の一部を構成しているので、前記メモリセルの積層構造を簡略化することができる。
また、上記の半導体記憶装置によれば、前記第２配線を構成するＰ型半導体層がＰＮ接合ダイオードのＰ型半導体となるので、前記メモリセルの積層構造を簡略化することができる。
更に、上記の半導体記憶装置によれば、第２配線と第１配線の間の層間絶縁膜にコンタクトホールが設けられ、このコンタクトホールには、第２配線のＰ型半導体層に接するＮ型半導層が備えられて前記ＰＮ接合ダイオードが構成されるので、良好な整流特性を有するＰＮ接合ダイオードを構成することができる。
更にまた、上記の半導体記憶装置によれば、電気信号により抵抗値が変化する素子であるので、ＯＴＰ型メモリとすることができる。
【００２５】
次に、本発明の半導体記憶装置の製造方法は、第１配線を形成するとともに前記第１配線を覆う層間絶縁膜を形成し、前記層間絶縁膜に前記第１配線の一部を露出させるコンタクトホールを設ける工程と、前記コンタクトホールに記憶素子を形成する工程と、前記コンタクトホール内の前記記憶素子上に、Ｎ型半導体層を形成する工程と、前記Ｎ型半導体層及び前記層間絶縁膜を覆うＰ型半導体膜を形成する工程と、前記Ｐ型半導体膜上に導体膜を形成する工程と、前記Ｐ型半導体及び前記導体膜をパターニングして、前記コンタクトホールにおいて前記第１配線と交差する第２配線を形成する工程と、を具備してなることを特徴とする。
また、本発明の半導体記憶装置の製造方法においては、前記Ｐ型半導体膜上に導体膜を形成する際に、前記導体膜上に更にＰ型半導体膜を形成することが好ましい。
また、本発明の半導体記憶装置の製造方法においては、ＣＶＤ法によりポリシリコン膜を形成し、前記ポリシリコン層にＰ型不純物をイオン注入することによって、前記Ｐ型半導体膜を形成することが好ましい。
また、本発明の半導体記憶装置の製造方法においては、前記Ｎ型半導体層の形成後に、前記Ｎ型半導体層と前記層間絶縁膜を平坦化することが好ましい。
【００２６】
上記の半導体記憶装置の製造方法によれば、記憶素子とＰＮ接合ダイオードの一部を構成するＮ型半導体層を、コンタクトホール内に充填して形成したので、製造工程中におけるメモリセルの倒壊を防止できる。
また、ワード線となる第２配線をＰ型半導体層と導体層の積層体とし、層間絶縁膜に設けたコンタクトホール内に充填したＮ型半導体層と、第２配線の一部を構成するＰ型半導体層とによってＰＮ接合ダイオードを形成することができ、良好な整流特性を有するＰＮ接合ダイオードを構成することができる。
更に、上記の半導体記憶装置の製造方法によれば、ＣＶＤ法によりポリシリコン膜を形成してからＰ型不純物をイオン注入してＰ型半導体膜を形成し、これをパターニングしてＰ型半導体層とするので、Ｐ型不純物を均一に導入することが可能になり、良好な整流特性を有するＰＮ接合ダイオードを構成することができる。
更にまた、Ｎ型半導体層の形成後に、Ｎ型半導体層と層間絶縁膜とを平坦化してからＰ型半導体膜を形成するので、良好なＰＮ接合を形成することができる。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、良好な整流特性を有するＰＮ接合ダイオードを含むメモリセルを３次元に配置した、不揮発性の半導体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面を参照して説明する。尚、以下の説明において参照する図面は、半導体記憶装置およびその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体記憶装置の寸法関係とは異なる場合がある。
【００２９】
「第１の実施形態」
以下、第１の実施形態について、図１〜図５を参照して説明する。図１は本実施形態の半導体記憶装置の一部の構成を示す斜視図であり、図２は本実施形態の半導体記憶装置の要部を示す断面模式図である。また、図３〜図５は、図１及び図２に示す半導体記憶装置の製造方法を説明する工程図である。
本実施形態の半導体記憶装置は、図１に示すように、一方向に延在する複数の第１配線２０５と、第１配線２０５と交差する方向に延在する複数の第２配線２１４と、第１配線２０５と第２配線２１４との各交差部分において第１配線２０５と第２配線２１４の間を接続するように配置したコンタクトホール内部に設けたメモリセル２３０とから概略構成されている。
また、第２配線２１４の第１配線側と反対側には、別の第１配線２２３が第１配線２０５と同じ方向に延在しており、第２配線２１４と別の第１配線２２３との各交差部分には別のメモリセル２３１が配置されている。この別の第１配線２２３の上には、図示しない別の第２配線が備えられている。このように、本実施形態の半導体記憶装置においては、第１配線及び第２配線が交互に繰り返し積層され、各配線の交差部分にメモリセルが配置された３次元構造を有している。
【００３０】
図１では第１配線２０５を２本のみ表示しているが、通常はさらに多数の第１配線が平行に配置されている。同様に、図１では第２配線２１４を１本のみ表示しているが、通常はさらに多数の第２配線が平行に配置されている。また第１配線２０５、２２３はメモリセルの記憶状態を判定するためのビット線であり、第２配線２１４はメモリセル選択用のワード線となっている。
【００３１】
各メモリセル２３０、２３１の周囲には、後述するように層間絶縁膜が備えられている。また、各メモリセル２３０、２３１は、ＰＮ接合ダイオードと、電気抵抗値の大小で情報を保持することが可能な記憶素子とから構成されており、メモリセル１つで、１ビットの情報を保持できるようになっている。
【００３２】
また図２においては、単結晶シリコンからなる半導体基板２００の上に酸化シリコン等からなる絶縁膜２０１が積層されている。半導体基板２００の表面には、メモリセル２３０、２３１への情報の入出力動作に必要な回路が、ＭＯＳ型トランジスタ等を用いて形成されている。
絶縁膜２０１の上には、ビット線となる複数の第１配線２０５が所定の間隔を空けて相互に平行に配置されている。第１配線２０５は、ＴｉＮ層２０２と、Ｗ等の高融点金属層２０３と、ＴｉＮ層２０４とが積層されて構成されている。
また、第１配線２０５の一部及び絶縁膜２０１の上には、酸化シリコン等からなる層間絶縁膜２０６が積層されている。第１配線２０５上の層間絶縁膜２０６にはコンタクトホール２０７が設けられており、各コンタクトホール２０７の内部を充填するようにメモリセル２３０が形成され、このメモリセル２３０の下端側が第１配線２０５に接続されている。
層間絶縁膜２０６及びメモリセル２３０の上には、ワード線となる第２配線２１４が所定の間隔を空けて相互に平行に配置されている。第２配線２１４は、Ｐ型ポリシリコン層２１１と、Ｗ等の高融点金属層２１２と、Ｐ型ポリシリコン層２１３とが積層されて構成されている。そして、第２配線２１４のＰ型半導体層２１１がメモリセル２３０に接合されている。
第２配線２１４の一部及び層間絶縁膜２０６の上には、酸化シリコン等からなる別の層間絶縁膜２１５が積層されている。第２配線２１４上の層間絶縁膜２１５にはコンタクトホール２１６が設けられており、各コンタクトホール２１６の内部を充填するようにメモリセル２３１が形成され、このメモリセル２３１の下端側が第２配線２０４に接続されている。
更に、別の層間絶縁膜２１５とメモリセル２３１の上には、ビット線となる複数の別の第１配線２２３が所定の間隔を空けて相互に平行に配置されている。この別の第１配線２２３は、先の第１配線２０５と同様に、ＴｉＮ層２２０と、Ｗ等の高融点金属層２２１と、ＴｉＮ層２２２とが積層されて構成されている。そして、第１配線２２３がメモリセル２３１の上端側に接続されている。
【００３３】
次に、コンタクトホール２０７には、Ｎ型半導体層２０８と、絶縁材料からなる絶縁膜２０９と、Ｎ型半導体層２１０が順次積層されている。Ｎ型半導体層２１０は、第２配線２０４を構成するＰ型半導体層２１１と接合されてＰＮ接合を形成している。これにより、Ｎ型半導体層２１０と第２配線２０４のＰ型半導体層２１１とによって、メモリセル２３０を構成するＰＮ接合ダイオードが形成されている。このように本実施形態では、ＰＮ接合ダイオードを構成するＰ型半導体が、第２配線２０４を構成するＰ型半導体層２１１となっている。尚、ＰＮ接合ダイオードの働きについては後述する。
【００３４】
また、Ｎ型ポリシリコン層２０８と、絶縁膜２０９と、Ｎ型ポリシリコン層２１０の３層によって、電気信号により抵抗値が変化する素子であるアンチ・ヒューズ（anti-fuse）型の記憶素子が構成されている。初期状態の記憶素子には、絶縁膜２０９が備えられているため、Ｎ型ポリシリコン層２０８と２１０の間は非導通状態になっている。Ｎ型ポリシリコン層２０８、２１０の間に電圧を印加して、絶縁膜２０９を破壊させることで、Ｎ型ポリシリコン層２０９、２１０の間が導通状態になる。従って、小電圧を印加して記憶素子に流れる電流の有無を判定することにより、記憶素子の状態（導通か非導通か）を判定することができ、１ビットの情報を保持することができるメモリセルとして機能する。すなわち、記憶素子の記憶状態を判定するには、ワード線２１４とビット線２０５とを選択してから、ワード線２１４に記憶素子の状態に変化を与えない程度の小電圧を印加し、流れる電流値の大小を検出すればよい。
尚、絶縁膜２０９は、一旦破壊されて導通状態になると元に戻すことが出来ないため、１回だけ記録を行うことが可能なＯＴＰ型の記憶素子として用いることができる。
【００３５】
同様に、別の層間絶縁膜２１５のコンタクトホール２１６には、Ｎ型半導体層２１７と、絶縁材料からなる絶縁膜２１８と、Ｎ型半導体層２１９が順次積層されている。Ｎ型半導体層２１７は、第２配線２０４を構成するＰ型半導体層２１３と接合されてＰＮ接合を形成している。これにより、Ｎ型半導体層２１７とＰ型半導体層２１３とによってＰＮ接合ダイオードが形成されている。このように本実施形態では、ＰＮ接合ダイオードを構成するＰ型半導体が、第２配線２０４を構成するＰ型半導体層２１３となっている。
【００３６】
また、Ｎ型ポリシリコン層２１７と、絶縁膜２１８と、Ｎ型ポリシリコン層２１９の３層によって、先ほどと同様に、アンチ・ヒューズ（anti-fuse）型の記憶素子が構成されている。この記憶素子の記憶状態を判定するには、ワード線２１４と、ビット線２２３を選択してから、ワード線２１４に記憶素子の状態に変化を与えない程度の小電圧を印加し、流れる電流値の大小を検出すればよい。
【００３７】
図１では４ビット分のメモリセルのみを示しているが、平面方向に同様のメモリセルを配置することに加えて、上層方向に繰り返し積層することにより、メモリセルの数を増加させて、所望の記憶容量を得ることが可能である。
尚、上記の半導体記憶装置においては、Ｐ型半導体層２１１、２１３はそれぞれ、Ｐ型不純物が拡散されてなるポリシリコン層から構成され、Ｎ型半導体層２０８、２１０、２１７、２１９は、Ｎ型不純物が拡散されてなるポリシリコン層から構成される。
また、本実施形態の半導体記憶装置においては、メモリセル２３０と、別のメモリセル２３１の断面形状が、第２配線２１４に対して線対称になっているが、メモリセル２３０、２３１の断面形状が異なっていてもよい。
【００３８】
次に、上記の半導体記憶装置の製造方法について、図３〜５を参照して説明する。
まず、図３（ａ）に示すように、半導体基板（図示せず）上に、シリコン酸化膜（ＳｉＯ２）等を用いて、絶縁膜２０１を形成する。次にＴｉＮ層２０２、タングステン（Ｗ）等の高融点金属層２０３、ＴｉＮ層２０４からなる３層膜を順次形成した後にパターニングを行い、ビット線である第１配線２０５を形成する。
次に図３（ｂ）に示すように、シリコン酸化膜等を用いて層間絶縁膜２０６を形成し、ＣＭＰ法等を用いて表面を平坦化する。この後、第２配線２０５上の各メモリセルの形成領域にコンタクトホール２０７を開口する。
次に図３（ｃ）に示すように、ＣＶＤ法を用いて、リン（Ｎ型不純物）を含んだＮ型ポリシリコン層からなるＮ型半導体層２０８を、コンタクトホール２０７の内部を完全に埋め込むように形成し、全面エッチングを行って、コンタクトホール２０７の底部近くにのみ、Ｎ型半導体層２０８を残す。
次に図３（ｄ）に示すように、Ｎ型半導体層２０８の上部に、シリコン酸化膜を用いて３〜１０ｎｍ程度の膜厚の絶縁層２０９を形成する。絶縁層２０９の形成に際しては、熱酸化を行ってＮ型半導体層２０８の上部をシリコン酸化膜に変換しても良いし、またはＣＶＤ法で形成してもよい。熱酸化を用いる場合には、Ｎ型半導体層２０８よりも下層にある配線層が酸化されるのを防止するために、先に形成した層間絶縁膜２０６の中間層として、シリコン窒化膜（Ｓｉ３Ｎ４）等の酸素を透過しない膜を設けた構造にしておいてもよい。
また、ＣＶＤ法を用いた場合には、コンタクトホール２０７の側面部分にもシリコン酸化膜が付着し、コンタクトホール２０７の開口寸法が少し減少するが、絶縁層２０９の膜厚が薄いため、特に問題とはならない。
【００３９】
次に図４（ａ）に示すように、絶縁層２０９の上部のコンタクトホール２０７を埋め込むように、ＣＶＤ法を用いて、リン（Ｎ型不純物）を含んだＮ型ポリシリコンからなるＮ型半導体層２１０を形成した後に、ＣＭＰ法等を用いて、表面を平坦化する。Ｎ型半導体層２１０はＣＶＤ法を用いて成膜時にリンを導入するため、ポリシリコン中にリンが均一に含まれた層となっている。
コンタクトホール２０７内に充填されたＮ型半導体層２０８、絶縁膜２０９、Ｎ型半導体層２１０の３層からなる部分が、記憶素子として動作する。すなわち、製造直後の初期状態では、絶縁層２０９があるため、Ｎ型半導体層２０８、２１０の間は非導通状態になっている。外部から適度な電圧をＮ型半導体層２０８、２１０間に印加することにより、絶縁層２０９が破壊状態（ブレークダウン状態）となり、Ｎ型半導体層２０８、２１０の間は導通状態となる。従って、非導通か導通のどちらの状態にあるかによって、情報を記憶することが可能となる。尚、絶縁層２０９としては、シリコン酸化膜以外に、シリコン窒化膜や、酸化タンタル膜（Ｔａ２Ｏ５）等、その他の絶縁膜も使用可能である。絶縁層２０９の種類と、形成する膜厚により、破壊状態にするために必要な印加電圧を、適度な値に設定することが可能となる。
【００４０】
次に図４（ｂ）に示すように、Ｎ型半導体層２１０に接触するように、ノンドープのポリシリコンを全面に形成してから、イオン注入法を用いてボロン等のＰ型不純物をポリシリコンに導入し、Ｐ型ポリシリコンからなるＰ型半導体層２１１を形成する。この際、層間絶縁膜２０６とＮ型半導体層２１０の表面は先のＣＭＰ処理によって平坦化されているので、イオン注入を用いて、膜中に均一に不純物が含まれたＰ型ポリシリコンからなるＰ型半導体層２１１を形成することができる。
その後、タングステン等の高融点金属層２１２を、Ｐ型半導体層２１１上に形成する。
【００４１】
次に図４（ｃ）に示すように、高融点金属層２１２上に、ノンドープのポリシリコンを全面に形成してから、イオン注入法を用いてボロン等のＰ型不純物をポリシリコンに導入し、Ｐ型ポリシリコンからなるＰ型半導体層２１３を形成する。この際、下地の高融点金属層２１２とＰ型半導体層２１１は、まだパターニングが行われていないため、表面は平坦なままである。従って、イオン注入を用いて、膜中に均一に不純物が含まれたＰ型ポリシリコンからなるＰ型半導体層２１３を形成することができる。
次に、Ｐ型半導体層２１１と、高融点金属層２１２と、Ｐ型半導体層２１３の３層構成の膜を、フォトレジスト膜を用いてパターニングすることにより、ワード線となる第２配線２１４を形成する。第２配線２１４は、ビット線となる第１配線２０５と直交する方向に延伸するようパターニングされる。Ｎ型半導体層２１０とＰ型半導体層２１１が接触することにより、ＰＮ接合ダイオードが形成される。
【００４２】
次に図４（ｄ）に示すように、第２配線２１４上に、シリコン酸化膜等を用いて層間絶縁膜２１５を形成した後に、ＣＭＰ法等を用いて表面を平坦化する。この後、第２配線２１４上の各メモリセルの形成領域に、コンタクトホール２１６を開口する。
次に図５（ａ）に示すように、先に示したのと同様にして、コンタクトホール２１６内にＮ型半導体層２１７、絶縁層２１８、Ｎ型半導体層２１９を形成し、ＣＭＰ法等を用いて表面を平坦化する。コンタクトホール２１６内に充填されたＮ型半導体層２１７、絶縁層２１８、Ｎ型半導体層２１９の３層からなる部分が、記憶素子として動作する。
また、第２配線線２１４の上層に設けたＰ型半導体層２１３と、コンタクトホール２１６内のＮ型半導体層２１７が接触することにより、ＰＮ接合ダイオードが形成される。
【００４３】
次に図５（ｂ）に示すように、Ｎ型半導体層２１９と接触するように、ＴｉＮ層２２０、タングステン等の高融点金属層２２１、ＴｉＮ層２２２からなる３層構造の膜を形成した後にパターニングを行い、ビット線となる別の第１配線２２３を形成する。
【００４４】
以下、この繰り返しで必要な層数だけ、ビット線、記憶素子、ワード線を積層すればよい。
また、ポリシリコンを用いて形成したＰＮ接合ダイオードの特性改善のため、製造工程中、適時、７５０℃以上の高温窒素雰囲気中でのアニールを行うと良い。
また、ワード線とビット線を構成する各配線にタングステンを使用した例を示したが、タングステンを含んだ合金や、それ以外の高融点金属膜、例えば、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、ロジウム（Ｒｈ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）等、またはそれらの合金も使用可能である。
また、ビット線となる第１配線２０５、２２３は、ＴｉＮと高融点金属層の積層構造としたが、ＴｉＮ以外にも、ＷＮ、ＣｏＮ、ＴａＮ等の、タングステン、コバルト、タンタル等を含んだ窒化化合物も使用可能であるだけでなく、高融点金属の単層構造とすることも可能であり、本発明の本質部分には何ら影響を及ぼさない。
さらに、ビット線となる第１配線２２３、２０５と接触しているＮ型半導体層２０８、２１９に関しては、他の高融点金属、例えばタングステン等で置き換えることも可能である。
また、図２の半導体基板２００に関しては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型基板や、シリコンを主成分としない基板も使用可能である。
【００４５】
上記の半導体装置によれば、ワード線となる第２配線２１４を、下層のＰ型ポリシリコンからなるＰ型半導体層２１１と、中間層の高融点金属層２１２と、上層のＰ型ポリシリコンからなるＰ型半導体層２１３の３層構造とし、ワード線に隣接するコンタクトホール２０７、２１７内に充填したＮ型半導体層２１０、２１７と、ワード線２０４のＰ型半導体層２１１、２１３とによって、ＰＮ接合ダイオードを形成したことにより、良好な整流特性を有するＰＮ接合ダイオードを構成することができる。
また、本実施形態の半導体装置の製造方法によれば、３次元型のメモリセル２３０、２３１のＰＮ接合ダイオードと記憶素子を、一括して円筒形状（ピラー形状）に加工するのではなく、その一部をコンタクトホール２０７、２１７内に充填して形成することで、製造時の工程におけるメモリセルの倒壊現象を回避し、高密度のメモリセルを製造することができる。これにより、従来よりも微細な設計ルールの適用に基づいた縮小化が行え、記憶容量の大容量化が可能となる。
また、ワード線となる第２配線２１４を３層構造とし、ワード線に隣接するコンタクトホール２０７、２１７内に充填したＮ型半導体層２１０、２１７と、ワード線２０４のＰ型半導体層２１１、２１３とによって、ＰＮ接合ダイオードを形成したことにより、３次元型メモリセルを製造するために必要な良好な整流特性を有するＰＮ接合ダイオードの機能を、既存の製造装置のみで安価に実現することができる。 
【００４６】
「第２の実施形態」
次に、第２の実施形態について、図６及び図７を参照して説明する。図６は本実施形態の半導体記憶装置の要部を示す断面模式図であり、図７は、図６に示す半導体記憶装置の製造方法を説明する工程図である。尚、図６〜図７に示す構成のうち、図１〜図５に示した構成と同一の構成については、同一の符号を付して、その説明を省略する。
【００４７】
図６に示すように、半導体基板２００には、メモリセル３０８への情報の入出力動作に必要な回路が、ＭＯＳ型トランジスタ等を用いて形成されている。また、半導体基板２００上にはシリコン酸化膜等からなる絶縁膜２０１が積層され、絶縁膜２０１上にはビット線となる第１配線２０５が形成され、第１配線２０５の上方には第２配線２１４が形成され、第２配線の上方には別の第１配線２２３が形成されている。また、第１配線２０５と第２配線２１４との間には、層間絶縁膜２０６が形成され、第２配線２１４と別の第１配線２２３との間には、別の層間絶縁膜２１５が形成されている。
【００４８】
層間絶縁膜２０６の第１配線２０５と第２配線２１４との交差部分には、メモリセル３０８の形成領域となるコンタクトホール２０７が開口されており、コンタクトホール２０７の側面及び底面を被覆するように、シリコン酸化膜等からなる絶縁層３０９が、コンタクトホール２０７を埋め込んでしまわないような膜厚で設けられている。絶縁層３０９によって囲まれた部分にはＮ型ポリシリコンからなるＮ型半導体層３１０が形成され、コンタクトホール２０７を完全に充填した構造となっている。Ｎ型半導体層３１０は、ワード線となる第２配線２１４のＰ型半導体層２１１と接触してＰＮ接合ダイオードを形成している。
【００４９】
また、Ｎ型半導体層３１０は、絶縁層３０９を介してビット線となる第１配線２０５と接触することにより記憶素子を構成している。すなわち、製造直後の初期状態では、Ｎ型半導体層３１０と第１配線２０５の間は非導通状態であるが、外部から電圧を印加して絶縁層３０９が破壊（ブレークダウン）した後には、導通状態へと変化する。
【００５０】
別の層間絶縁膜２１５の第２配線２１４と第１配線２２３との交差部分には、メモリセル３１７の形成領域となるコンタクトホール２１６が開口されており、コンタクトホール２１６を完全に埋め込むように、Ｎ型ポリシリコンからなるＮ型半導体層３１７が充填されている。Ｎ型半導体層３１７は、ワード線となる第２配線３１４の上層Ｐ型半導体層２１３と接触してＰＮ接合ダイオードを形成している。
【００５１】
また、Ｎ型半導体層３１７及び層間絶縁膜２１５の上（層間絶縁膜２１５の別の第１配線２２３側の面）には、シリコン酸化膜等からなる絶縁層３１８が形成されている。Ｎ型半導体層３１７は、絶縁層３１８を介して別の第１配線２２３と接触することにより記憶素子を構成している。すなわち、製造直後の初期状態では、Ｎ型半導体層３１７とビット線２２３間は非導通状態であるが、外部から電圧を印加して絶縁層３１８が破壊した後には、導通状態へと変化する。
【００５２】
次に、図７（ａ）〜図７（ｄ）を参照して、本実施形態の半導体記憶装置の製造方法を説明する。
まず、図７（ａ）に示すように、半導体基板（図示せず）上に、層間絶縁膜２０１を介してビット線となる第２配線２０５を形成する。第２配線２０５上に層間絶縁膜２０６を形成して表面を平坦化した後に、コンタクトホール２０７を形成し、第２配線２０５の一部を露出させる。
【００５３】
次に図７（ｂ）に示すように、ＣＶＤ法を用いてシリコン酸化膜等の絶縁層３０９を３〜１０ｎｍ程度の厚さで、コンタクトホール２０７を埋め込まないように形成した後に、Ｎ型半導体層３１０を形成して、コンタクトホール２０７内を完全に埋め込む。Ｎ型半導体層３１０の形成は、第１の実施形態と同様に、ＣＶＤ法を用いて、リン（Ｎ型不純物）を含んだＮ型ポリシリコンを形成することにより行う。
この後、ＣＭＰ法等を用いて層間絶縁膜２０６上に形成されたＮ型ポリシリコンを除去し、コンタクトホール２０７内にのみＮ型ポリシリコンからなる半導体層３１０を残す。
【００５４】
次に図７（ｃ）に示すように、第１の実施形態と同様にして、Ｐ型半導体層２１１と、タングステン等の高融点金属膜２１２と、Ｐ型半導体層２１３の３層からなる第２配線（ワード線）３１４の形成とパターニングを行った後に、層間絶縁膜２１５を形成して表面を平坦化する。しかる後に、コンタクトホール２１６を形成し、第２配線２１４の一部を露出させる。
【００５５】
次に図７（ｄ）に示すように、Ｎ型半導体層３１７をコンタクトホール内を完全に埋め込むように形成した後に、ＣＭＰ法等で表面のＮ型ポリシリコンを除去し、リン（Ｎ型不純物）を含んだＮ型ポリシリコンをコンタクトホール２０７内にのみ形成することでＮ型半導体層３１７を形成する。しかる後に、ＣＶＤ法を用いてシリコン酸化膜等の絶縁層３１８を３〜１０ｎｍ程度の厚さで、Ｎ型半導体層３１７の露出している表面を覆うように形成する。この後、第１の実施形態と同様にして、別の第１配線（ビット線）３２３の形成とパターニングを行う。
以後、必要に応じて同様の工程を繰り返し、メモリセルを積層すればよい。
【００５６】
第１の実施形態における記憶素子は、コンタクトホール内に設けた２層のＮ型半導体層の間に、絶縁層が挟まれた構造となっていたが、本実施形態における記憶素子は、Ｎ型半導体層３１０、３１７が一層のみに簡略化されている。従って、半導体記憶装置の構成を簡素化することができ、また半導体記憶装置をより安価に製造することが可能となる。
【００５７】
上記の第１、第２の実施形態では、メモリセルの記憶素子として、絶縁膜の破壊（ブレークダウン）による導通現象を利用したものを説明したが、本発明の構成において、他の記憶素子も組み合わせることが可能である。すなわち、本発明は、各メモリセルのＰＮ接合ダイオードの形成の仕方に特徴を有するものであり、記憶素子としては、外部からの電圧または電流印加により抵抗値が変化する機能を有するものであれば、適用可能である。
このような機能を有する記憶素子の一例として、電圧印加により抵抗値が大きく変化する、超巨大電界誘起抵抗変化（ＣＥＲ：Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ）現象を示すペロブスカイト型金属酸化物を、金属電極の間に挟んだ構造のものが一般に知られている。ＣＥＲ現象を利用した記憶素子の本発明への適用例について、図面を参照して説明する。
【００５８】
「第３の実施形態」
第３の実施形態として、ＣＥＲ現象を利用した記憶素子を備えた半導体記憶装置について、図８を参照して説明する。図８は本実施形態の半導体記憶装置の要部を示す断面模式図である。尚、図８に示す構成のうち、図１〜図５に示した構成と同一の構成については、同一の符号を付して、その説明を省略する。
【００５９】
図８において、半導体基板２００上にはシリコン酸化膜等を用いて形成した絶縁膜２０１が積層されている。絶縁膜２０１上には、ＴｉＮ層５０２、タングステン等の高融点金属層５０３、ＴｉＮ層５０４及びＴｉ（チタン）層５４０の４層からなる積層膜が形成された後にパターニングがなされた、ビット線としての第１配線５０５が形成されている。
第１配線５０５を覆うように、シリコン酸化膜等で層間絶縁膜５０６ａが形成され、層間絶縁膜５０６ａには記憶素子の形成領域となるコンタクトホールが開口され、このコンタクトホール内を充填するように、ペロブスカイト型金属酸化物の１つであるＰｒ０．７Ｃａ０．３ＭｎＯからなる層（以下、ＰＣＭＯ層という）５４１が埋め込まれ、ＰＣＭＯ層５４１及び層間絶縁膜５０６ａの表面がＣＭＰ法等によって平坦化されている。
【００６０】
ＰＣＭＯ層５４１及び層間絶縁層５０６ａの上には、層間絶縁層５０６ｂが形成され、層間絶縁層５０６ｂにはＰＣＭＯ層５４１の表面が露出するようにコンタクトホールが形成され、このコンタクトホールの底部には白金（Ｐｔ）膜５４２が設けられている。白金膜５４２の上部には、コンタクトホールを充填するようにＮ型ポリシリコンからなるＮ型半導体層５１０が形成されている。なお、白金膜５４２をコンタクトホールの底部にのみ形成するには、垂直方向への志向性が高いスパッタ法で白金をコンタクトホールの底部と、層間絶縁層５０６ｂの表面に付着させた後、引き続きＮ型半導体層５１０をコンタクトホールを埋め込むように形成し、次にＣＭＰ法で層間絶縁層５０６ｂ表面のＮ型半導体層５１０と白金膜５４２を共に除去すればよい。白金膜５４２とチタン膜５４０の間に挟まれたＰＣＭＯ層５４１は外部からの電圧印加により抵抗値が大きく変化するため、記憶素子として使用することができる。
【００６１】
また、層間絶縁層５０６ｂの上には、Ｎ型半導体層５１０に接触するように、Ｐ型ポリシリコンからなるＰ型半導体層２１１と、タングステン等の高融点金属層２１２と、Ｐ型ポリシリコンからなるＰ型半導体層２１３の３層からなる第２配線（ワード線）２１４が形成されている。第２配線２１４は、第１配線５０５と交差する方向にパターニングされている。Ｎ型半導体層５１０とＰ型半導体層２１１とによってＰＮ接合ダイオードが形成される。
【００６２】
第２配配線２１４上にはシリコン酸化膜等で層間絶縁層５１５ａが形成され、層間絶縁層５１５ａの記憶素子の形成領域にはコンタクトホールが設けられ、このコンタクトホールには、Ｎ型半導体層５１７と白金膜５４３が形成されている。白金膜５４３の表面はＣＭＰ法等により平坦化されている。白金膜５４３上には層間絶縁膜５１５ｂが形成され、層間絶縁膜５１５ｂには白金膜５４３の表面を露出するようにコンタクトホールが形成され、このコンタクトホールを充填するように、ＰＣＭＯ層５４４が形成されている。ＰＣＭＯ層５４４の表面はＣＭＰ法等で平坦化されている。
【００６３】
また、ＰＣＭＯ層５４４と接触するように、チタン層５４５、ＴｎＮ層５２０、タングステン等の高融点金属層５２１、ＴｉＮ層５２２の４層構造からなる別の第１配線（ビット線）５２３が形成されている。この別の第１配線５２３は下方の第１配線５０５と同じ方向に配置されるようにパターニングされている。この別の第１配線（ビット線）５２３の上方には、同様の構造のメモリセルを必要な数だけ積層することが可能になっている。
【００６４】
ＰＣＭＯ層５４１、５４４のような、ＣＥＲ現象を有するペロブスカイト型金属酸化物は、電圧印加の方法を変更することにより、抵抗値の大小を可逆的に変更することが可能であるが、本実施形態で示したような構造とすることにより、ＯＴＰ型メモリの記憶素子として用いることができる。
本実施形態では、記憶素子としてＰＣＭＯ層５４１、５４４を用いた例を説明したが、他にも、ＣＥＲ現象を示す材料であれば、同様に使用可能である。
【００６５】
次に、本発明のさらに別の実施形態として、記憶素子として相変化材料を使用した構造とすることも可能である。相変化材料は、電流を流して加熱することにより、相状態が結晶状態とアモルファス状態の間で変化する物質であり、相状態の変更に伴い、電気抵抗値も大きく変化する。その現象を利用して、記憶素子として用いることができる。
【００６６】
「第４の実施形態」
第４の実施形態として、相変化材料を利用した記憶素子を備えた半導体記憶装置について、図９を参照して説明する。図９は本実施形態の半導体記憶装置の要部を示す断面模式図である。尚、図９に示す構成のうち、図１〜図５に示した構成と同一の構成については、同一の符号を付して、その説明を省略する。
【００６７】
図９において、半導体基板２００上にはシリコン酸化膜等を用いて形成した絶縁膜２０１が積層されている。絶縁膜２０１上には、第１の実施形態と同様に、３層構造の第１配線２０５が形成されている。
第１配線２０５を覆うように層間絶縁層２０６が形成され、層間絶縁膜２０６には記憶素子の形成領域となるコンタクトホールが開口され、このコンタクトホール内を充填するように、タングステン等の高融点金属層６５０、代表的な相変化材料のひとつである、Ｇｅ２Ｓｂ２Ｔｅ５からなる層（以下、ＧＳＴ層という）６５１、Ｎ型半導体層６１０が形成されている。ＧＳＴ層６５１は、高融点金属層６５０とＮ型半導体層６１０に挟まれる構造になっており、相状態が変化して抵抗値が変わることにより、記憶素子として機能する。
なお、相状態を変化させるためには、ＧＳＴ層６５１に適切な値の電流を流すことにより、ＧＳＴ層６５１の加熱および、その後の冷却を行えばよい。また、記憶素子の状態を判定する際には、ＧＳＴ層の相状態に変化が起きないような小電流を流して、その抵抗値の大小を判定すればよい。
【００６８】
また、層間絶縁層２０６の上には、Ｎ型半導体層６１０に接触するように、Ｐ型半導体層２１１、高融点金属層２１２及びＰ型半導体層２１３の３層からなる第２配線（ワード線）２１４が形成されている。第２配線２１４は、第１配線２０５と交差する方向にパターニングされている。Ｎ型半導体層６１０とＰ型半導体層２１１とによってＰＮ接合ダイオードが形成される。
【００６９】
第２配線２１４上には、層間絶縁層２１５が形成され、層間絶縁層２１５の記憶素子の形成領域にはコンタクトホールが設けられ、このコンタクトホールには、Ｎ型ポリシリコンからなるＮ型半導体層６１７、ＧＳＴ層６５２及び高融点金属層６５３が順次積層されている。
【００７０】
また、高融点金属層６５３と接触するように、別の第１配線２２３が形成されている。別の第１配線２２３は、下方の第１配線２０５と同一の方向に延伸するようにパターニングされている。この別の第１配線（ビット線）２２３の上方には、同様の構造のメモリセルを必要な数だけ積層することが可能になっている。
なお、ＧＳＴ層のような相変化材料は、電流による過熱方法を変更することにより、抵抗値の大小を可逆的に変更することも可能であるが、本実施形態で示したような構造とすることにより、ＯＴＰ型メモリの記憶素子として用いることができる。
【００７１】
本実施形態では、相変化材料としてＧＳＴ層６５０、６５２を使用したが、それ以外にも、相状態により抵抗値の変動するカルコゲナイド系材料も使用可能である。具体的には、上記のＧｅ２Ｓｂ２Ｔｅ５の他に、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ、ＧｅＳｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ、Ｓｅ２０Ｓｂ２０Ｔｅ６０、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等があげられる。 
【００７２】
本発明のさらに別の実施形態として、記憶素子としてトンネル磁気抵抗（ＴＭＲ；Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）効果を有するＴＭＲ素子を使用することも可能である。ＴＭＲ素子は２つの強磁性体層の間に絶縁膜を挟んだ構造となっており、２つの強磁性体層の磁化の向きが同じ場合と反対の場合とで、電気抵抗値が大きく変わる。この現象を利用して記憶素子として用いることができる。近年、スピン注入磁化反転の原理を用いて、磁化の向きを反転させる技術の開発が行われており、ＴＭＲ素子に使用する絶縁膜の材料の適正化や、強磁性体層を異種の材料からなる多層構造とすることにより、比較的小さな電流を流すことにより、ＴＭＲ素子の抵抗値を変更することが可能となっている。
【００７３】
「第５の実施形態」
第５の実施形態として、ＴＭＲ素子からなる記憶素子を備えた半導体記憶装置について、図１０を参照して説明する。図１０は本実施形態の半導体記憶装置の要部を示す断面模式図である。尚、図１０に示す構成のうち、図１〜図５に示した構成と同一の構成については、同一の符号を付して、その説明を省略する。
【００７４】
図１０において、半導体基板２００上にはシリコン酸化膜等を用いて形成した絶縁膜２０１が積層されている。絶縁膜２０１上には、第１の実施形態と同様に、３層構造の第１配線２０５が形成されている。
第１配線２０５を覆うように層間絶縁層２０６が形成され、層間絶縁膜２０６には記憶素子の形成領域となるコンタクトホールが開口され、このコンタクトホール内を充填するように、ＴＭＲ素子７６０及びＮ型ポリシリコンからなるＮ型半導体層７１０が順次形成されている。
【００７５】
ＴＭＲ素子７６０の基本的な構造は、磁化の向きを変更可能な磁性体層（磁化自由層）と、磁化の向きが固定された磁性体層（磁化固定層）の間に、絶縁膜層を挟んだトンネル型素子である。
磁化自由層の材料としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等や、それらを含んだ合金を使用することができる。また、単一の材料からなる磁性層の他に、ＣｏＦｅやＮｉＦｅ等の複数の磁性層の積層構造とすることも可能である。絶縁膜層としては酸化マグネシウム（ＭｇＯ）や酸化アルミニウム（ＡｌＯ）を用いることができる。磁化固定層の材料としては、鉄、コバルト、ニッケル等や、それらを含んだ合金を使用することができる。磁化固定層は単一の材料の他に、複数の強磁性材料で非磁性材料（ルテニウム等）を挟むように積層した、積層フェリ構造とすることも可能である。
磁化自由層の磁化の向きは、外部から印加した電流により反転させることが可能であり、磁化固定層との磁化の向きとの関係で、ＴＭＲ素子７６０の抵抗値が変わる。従って記憶素子として機能する。ＴＭＲ素子７６０の抵抗値を用いて記憶状態を判定するには、磁化自由層の磁化が反転しない程度の微笑な電流が流れるように電圧を印加して、その際の電流値の大小を調べればよい。
【００７６】
また、層間絶縁層２０６の上には、Ｎ型半導体層７１０に接触するように、Ｐ型半導体層２１１、高融点金属層２１２及びＰ型半導体層２１３の３層からなる第２配線（ワード線）２１４が形成されている。第２配線２１４は、第１配線２０５と交差する方向にパターニングされている。Ｎ型半導体層７１０とＰ型半導体層２１１とによってＰＮ接合ダイオードが形成される。
【００７７】
第２配線２１４上には、層間絶縁層２１５が形成され、層間絶縁層２１５の記憶素子の形成領域にはコンタクトホールが設けられ、このコンタクトホールには、Ｎ型ポリシリコンからなるＮ型半導体層７１７、ＴＭＲ素子７６１が順次積層されている。ＴＭＲ素子７６１は、先のＴＭＲ素子７６０と同様の構成である。
【００７８】
また、ＴＭＲ素子７６１と接触するように、別の第１配線２２３が形成されている。別の第１配線２２３は、下方の第１配線２０５と同一の方向に延伸するようにパターニングされている。この別の第１配線（ビット線）２２３の上方には、同様の構造のメモリセルを必要な数だけ積層することが可能になっている。
なお、ＴＭＲ素子は、電流の流し方を変更することで磁化の向きを反転させて、抵抗値の大小を可逆的に変更することも可能であるが、本実施形態で示したような構造とすることにより、ＯＴＰ型メモリの記憶素子として用いることができる。
【００７９】
以上述べた第３〜第５の実施形態の他にも、外部からの電気信号を用いて、記憶素子部に電圧または電流ストレスを加えることにより、電気抵抗値が変動し、外部から加えたストレスを無くした後も、その抵抗値が保たれるものであれば、本発明の記憶素子として使用することが可能である。
さらに、１本の第２配線（ワード線）の上下に接触するように形成されるメモリセルは、その断面形状が必ずしも同一（またはワード線を挟んで線対称）でなくてもかまわない。すなわち、図６や図８に示したように、ワード線の上下のメモリセルの形状が異なる場合でも、そのメモリセルの抵抗値の絶対値で情報を記憶するのではなく、抵抗の大小で情報の保持内容を判断するものであるから、メモリセルの抵抗値が同じ値に揃っている必要は無く、値にはある程度の差異が許容される。従って、その抵抗値の差異の許容範囲内において、メモリセルの形状が異なっていても何ら問題はない。
【図面の簡単な説明】
【００８０】
【図１】図１は本発明の第１の実施形態である半導体記憶装置の一部の構成を示す斜視図である。
【図２】図２は本発明の第１の実施形態である半導体記憶装置の要部を示す断面模式図である。
【図３】図３は、図１及び図２に示す半導体記憶装置の製造方法を説明する工程図である。
【図４】図４は、図１及び図２に示す半導体記憶装置の製造方法を説明する工程図である。
【図５】図５は、図１及び図２に示す半導体記憶装置の製造方法を説明する工程図である。
【図６】図６は本発明の第２の実施形態である半導体記憶装置の要部を示す断面模式図である。
【図７】図７は、図６に示す半導体記憶装置の製造方法を説明する工程図である。
【図８】図８は本発明の第３の実施形態である半導体記憶装置の要部を示す断面模式図である。
【図９】図９は本発明の第４の実施形態である半導体記憶装置の要部を示す断面模式図である。
【図１０】図１０は本発明の第５の実施形態である半導体記憶装置の要部を示す断面模式図である。
【図１１】図１１は従来の半導体記憶装置の一部の構成を示す斜視図である。
【図１２】図１２は従来の半導体記憶装置の要部を示す断面模式図である。
【図１３】図１３は従来の半導体記憶装置の回路構成を示す回路図である。
【図１４】図１４は従来の半導体記憶装置の製造方法を説明する工程図である。
【符号の説明】
【００８１】
２０３、２１２、２２１、５０３…高融点金属層、２０５、５０５…第１配線（ビット線）、２０６、５０６ａ、５０６ｂ…層間絶縁膜、２０７…コンタクトホール、２０８、２１９、６５０、６５３…Ｎ型半導体層（Ｎ型シリコンプラグ）、２１０、２１７、３１０、３１７、５１０、５１７、６１０、６１７、７１０、７１７…Ｎ型半導層（Ｐ型半導体層に接するＮ型半導層）、２０９、２１８、３０９、３１８…絶縁膜（絶縁破壊によって電気抵抗が可変となる絶縁材料）、２１１、２１３…Ｐ型半導体層（Ｐ型半導体）、２１２…高融点金属層（導体層）、２１４…第２配線（ワード線）、２２３、５２３…別の第１配線（第１配線；ビット線）、２３０…メモリセル、２３１…別のメモリセル、２１５、５１５ａ、５１５ｂ…別の層間絶縁膜、５４１、５４４…ＰＣＭＯ層（超巨大電界誘起抵抗変化現象を示すペロブスカイト型金属酸化物）、６５１、６５２…ＧＳＴ層（加熱によって相変化する相変化材料）、７６０、７６１…ＴＭＲ素子
【図１】
2008118022.tif 000003
【図２】
2008118022.tif 000004
【図３】
2008118022.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008118022.tif 000009
【図８】
2008118022.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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