(57)【要約】【課題】十分な水素バリア性を有する誘電体キャパシタを備えた不揮発性記憶装置およびその製造方法を提供する。【解決手段】半導体基板２０と、半導体基板２０の上方に形成された下部電極３０と、下部電極３０上に形成され、上面に凹凸を有する第１強誘電体膜３１ａと、第１強誘電体膜３１ａ上に形成され、上面が第１強誘電体膜３１ａより平坦な第２強誘電体膜３１ｂと、第２強誘電体膜３１ｂ上に形成された上部電極３２とを備えた強誘電体キャパシタ１３と、上部電極３２上に形成された水素バリア性を有する絶縁性保護膜３６および導電性保護膜３８と、ドレイン拡散層２６がビット線１１に接続され、ソース拡散層２７が第１電極３０に接続され、ゲート２９がワード線１２に接続されたセルトランジスタ１４と、を具備する。【選択図】図２
2008135543.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、上面に凹凸を有する第１強誘電体膜と、前記第１強誘電体膜上に形成され、上面が前記第１強誘電体膜より平坦な第２強誘電体膜と、前記第２強誘電体膜上に形成された上部電極とを備えた強誘電体キャパシタと、
前記上部電極上に形成された水素バリア性を有する保護膜と、
第１拡散層がビット線に接続され、第２拡散層が前記下部電極に接続されゲートがワード線に接続されたセルトランジスタと、
を具備することを特徴とする不揮発性記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、上面に凹凸を有する強誘電体膜と、前記強誘電体膜上に形成された第１上部電極と、前記第１上部電極上に形成され、上面が前記強誘電体膜より平坦な第２上部電極とを備えた強誘電体キャパシタと、
前記第２上部電極上に形成された水素バリア性を有する保護膜と、
第１拡散層がビット線に接続され、第２拡散層が前記下部電極に接続され、ゲートがワード線に接続されたセルトランジスタと、
を具備することを特徴とする不揮発性記憶装置。
【請求項３】
前記上部電極または前記第２上部電極の上面の凹凸が、前記第１強誘電体膜または前記強誘電体膜の上面の凹凸の１／２以下であることを特徴とする請求項１または請求項２に記載の不揮発性記憶装置。
【請求項４】
半導体基板を準備する工程と、
前記半導体基板の上方に下部電極を形成する工程と、
気相成長法により、前記下部電極上に第１強誘電体膜を形成する工程と、
ゾルゲル法により、前記第１強誘電体膜上に第２強誘電体膜を形成する工程と、
前記第２強誘電体膜上に上部電極を形成する工程と、
前記上部電極上に水素バリア性を有する保護膜を形成する工程と、
を具備することを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
半導体基板を準備する工程と、
前記半導体基板の上方に下部電極を形成する工程と、
気相成長法により、前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に、第１上部電極を形成する工程と、
ゾルゲル法により、前記第１上部電極上に第２上部電極を形成する工程と、
前記第２上部電極上に水素バリア性を有する保護膜を形成する工程と、
を具備することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ジルコン酸チタン酸鉛（ＰＺＴ：Ｐ(Ｚｒ,Ｔｉ)Ｏ３)や、タンタル酸ビスマスストロンチウム(ＳＢＴ：ＳｒＢｉ２Ｔａ２Ｏ９)などに代表される強誘電体を容量絶縁膜に用いた不揮発性記憶装置は、その高速性や低消費電力といったことを背景に、近年、特に注目を浴びている。
【０００３】
強誘電体材料は、金属酸化物であるが故に水素などの強い還元性ガスに曝されると容易に還元されて特性が劣化し、強誘電体キャパシタの信頼性が低下する。  
そのため、強誘電体キャパシタを絶縁性の水素バリア膜、例えば酸化アルミニウム膜で覆うことにより、水素バリア性を向上させている。
【０００４】
然しながら、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成された強誘電体膜は、緻密で良好な強誘電体特性を示すが、配向性が高いために上面の平坦度が悪化する。  
それに応じて、強誘電体膜上に形成される上部電極の平坦度が悪化するので、上部電極にコンタクトプラグとして、例えばタングステン（Ｗ）膜を形成する際に用いられる導電性の水素バリア膜、例えば窒化チタン（ＴｉＮ）膜のカバレッジが低下し、水素バリア膜の膜厚が局所的に薄くなり、水素バリア性が低下するという問題がある。
【０００５】
これに対して、上部電極の上面の平坦度を改善して、水素バリア膜のステップカバレッジを向上させる方法が知られている（例えば特許文献１、または特許文献２参照。）。
【０００６】
特許文献１に開示された強誘電体キャパシタは、凹凸を有する強誘電体膜上に上部電極を形成し、エッチバック法またはＣＭＰ（Chemical Mechanical Polishing）法を用いて上部電極を研削することにより、上部電極の上面を強誘電体膜の上面より平坦にしている。
【０００７】
然しながら、特許文献１に開示された強誘電体キャパシタは、上部電極の上面の凹凸を機械的に研削しているので、機械的ダメージにより強誘電体キャパシタの信頼性が低下する恐れがある。
【０００８】
特許文献２に開示された強誘電体キャパシタは、凹凸を有する強誘電体膜上に上部電極を形成し、上部電極上に上部電極より融点の低い導電膜を形成し、導電膜の上面をリフロー熱処理することにより、導電膜の上面を上部電極の上面より平坦にしている。
【０００９】
然しながら、特許文献２に開示された強誘電体キャパシタは、上部電極より融点の低い導電膜としてアルミニウム（Ａｌ）材を使用しているので、アルミニウムが酸化されて強誘電体キャパシタの信頼性が低下する恐れがある。
【特許文献１】特開２００６−３２７３４号公報
【特許文献２】特開２００５−３４０４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
十分な水素バリア性を有する強誘電体キャパシタを備えた不揮発性記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様の不揮発性記憶装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、上面に凹凸を有する第１強誘電体膜と、前記第１強誘電体膜上に形成され、上面が前記第１強誘電体膜より平坦な第２強誘電体膜と、前記第２強誘電体膜上に形成された上部電極とを備えた強誘電体キャパシタと、前記上部電極上に形成された水素バリア性を有する保護膜と、第１拡散層がビット線に接続され、第２拡散層が前記下部電極に接続され、ゲートがワード線に接続されたセルトランジスタと、を具備することを特徴としている。
【００１２】
本発明の別態様の不揮発性記憶装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、上面に凹凸を有する強誘電体膜と、前記強誘電体膜上に形成された第１上部電極と、前記第１上部電極上に形成され、上面が前記強誘電体膜より平坦な第２上部電極とを備えた強誘電体キャパシタと、前記第２上部電極上に形成された水素バリア性を有する保護膜と、第１拡散層がビット線に接続され、第２拡散層が前記下部電極に接続され、ゲートがワード線に接続されたセルトランジスタと、を具備することを特徴としている。
【００１３】
本発明の一態様の不揮発性記憶装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の上方に下部電極を形成する工程と、気相成長法により、前記下部電極上に第１強誘電体膜を形成する工程と、ゾルゲル法により、前記第１強誘電体膜上に第２強誘電体膜を形成する工程と、前記第２強誘電体膜上に上部電極を形成する工程と、前記上部電極上に水素バリア性を有する保護膜を形成する工程と、を具備することを特徴としている。
【００１４】
本発明の別態様の不揮発性記憶装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の上方に下部電極を形成する工程と、気相成長法により、前記下部電極上に強誘電体膜を形成する工程と、前記強誘電体膜上に、第１上部電極を形成する工程と、ゾルゲル法により、前記第１上部電極上に平坦な第２上部電極を形成する工程と、前記第２上部電極上に水素バリア性を有する保護膜を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、十分な水素バリア性を有する強誘電体キャパシタを備えた不揮発性記憶装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１７】
本発明の実施例１に係る不揮発性記憶装置について、図１および図２を用いて説明する。図１は不揮発性記憶装置の構成を示すブロック図、図２は不揮発性記憶装置の構造を示す断面図である。
【００１８】
図１に示すように、本実施例の不揮発性記憶装置１０は、マトリックス状に配列されたビット線１１と、ワード線１２と、ビット線１１とワード線１２との直交部に配置されるとともに、強誘電体膜を下部電極および上部電極で挟持した強誘電体キャパシタ１３と、第１拡散層（以後、ドレイン拡散層という）がビット線１１に接続され、第２拡散層（以後、ソース拡散層という）が強誘電体キャパシタ１３の下部電極に接続され、ゲートがワード線１２に接続されたスイッチング用セルトランジスタ１４と、強誘電体キャパシタ１３の上部電極に接続された共通配線１５とを備えたメモリセルアレイ１６とを具備している。
【００１９】
更に、メモリセルアレイ１６内のいずれかの強誘電体キャパシタ１３を選択するための行デコーダ１７および列デコーダ１８と、行デコーダ１７および列デコーダ１８を駆動して、選択された強誘電体キャパシタ１３からデータを読み出して外部に送出し、選択された強誘電体キャパシタ１３に外部から入手したデータを書き込むための周辺回路１９とを具備している。
【００２０】
図２に示すように、メモリセルアレイ１６は、半導体基板２０、例えばシリコン基板上に形成されている。  
セルトランジスタ１４は、半導体基板２０中に形成された素子分離層２１に囲まれた領域内に形成されている。  
ビット線１１は、層間絶縁膜２２、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を介してセルトランジスタ１４の上方に形成されている。  
強誘電体キャパシタ１３は、層間絶縁膜２３、例えばＴＥＯＳ膜を介してビット線１１の上方に形成されている。  
共通配線１５は、層間絶縁膜２４、例えばＴＥＯＳ膜上に形成され、絶縁膜２５で覆われている。
【００２１】
セルトランジスタ１４は、半導体基板２０の素子分離層２１に囲まれた領域内に離間して形成されたドレイン拡散層２６と、ソース拡散層２７と、ドレイン拡散層２６とソース拡散層２７との間に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８上に形成されたゲート電極２９とを具備している。
【００２２】
強誘電体キャパシタ１３は、半導体基板の上方、層間絶縁膜２３上に形成された下部電極３０、例えば厚さ３０ｎｍのチタンアルミニウムナイトライドと、その上に形成された厚さ１２０ｎｍのイリジウムの積層膜（Ｉｒ／ＴｉＡｌＮ）と、下部電極３０上に形成され、上面に凹凸を有する第１強誘電体膜３１ａ、例えばジルコン酸チタン酸鉛(ＰＺＴ)と、第１強誘電体膜３１ａ上に形成され、上面が第１強誘電体膜３１ａより平坦な第２強誘電体膜３１ｂ、例えばジルコン酸チタン酸鉛(ＰＺＴ)と、第２強誘電体膜３１ｂ上に形成された上部電極３２、例えば厚さ１０ｎｍのストロンチウムルテニウムオキサイドと、その上に形成された厚さ７０ｎｍの酸化イリジウムの積層膜（ＩｒＯ２／ＳｒＲｕＯ３）とを具備している。
【００２３】
第１強誘電体膜３１ａは、例えばＭＯＣＶＤ法により形成され、厚さ７０ｎｍ程度の緻密で高い強誘電体特性を示すＰＺＴ膜である。  
ＭＯＣＶＤ法による第１強誘電体膜３１ａは、配向性の高い多結晶なので、上面には高さが２０〜１００ｎｍ程度の凹凸を有している。
【００２４】
第２強誘電体膜３１ｂは、例えばゾルゲル法により形成され、厚さ５０ｎｍ程度のＰＺＴ膜である。  
ゾルゲル法による第２強誘電体膜３１ｂは、スピンコート法により第１強誘電体膜３１ａの凹部に埋め込まれるので、上面には高さが第１強誘電体膜３１ａの１／２以下、例えば４０ｎｍ以下の凹凸を有している。  
その結果、第２強誘電体膜３１ｂの上面を、第１強誘電体膜３１ａの上面より平坦にすることが可能である。
【００２５】
したがって、第１および第２強誘電体膜３１ａ、３１ｂの積層構造により、高い強誘電体特性と平坦な上面をあわせ持つ強誘電体膜を得ることが可能である。
【００２６】
本明細書では、第１および第２強誘電体膜３１ａ、３１ｂの凹凸の高さとは、凹部と凸部の高さの差であり、第１および第２強誘電体膜３１ａ、３１ｂと同じ条件で形成されたテストピースの上面を、例えばＡＦＭ（Atomic Force Microscopy）により測定して得られた値を意味している。また、膜厚とは凹凸の平均値を意味している。
【００２７】
強誘電体キャパシタ１３の下部電極３０は第１コンタクトプラグ３３、例えばタングステン（Ｗ）を介してセルトランジスタ１４のソース拡散層２７に接続され、強誘電体キャパシタ１３の上部電極３２は第２コンタクトプラグ３４、例えばタングステン（Ｗ）を介して共通配線１５に接続されている。
【００２８】
セルトランジスタ１４のドレイン拡散層２６は、ビア３５を介してビット線１１に接続されている。  
ワード線１２はセルトランジスタ１４のゲート電極２９上に形成され、ワード線１２とゲート電極２９の側面は側壁膜（図示せず）で覆われている。
【００２９】
強誘電体キャパシタ１３の周りは、水素バリア性を有する絶縁性保護膜３６、例えは酸化アルミニウム（Ａｌ２Ｏ３）膜が形成されている。  
具体的には、第２コンタクトプラグ３４を除く上部電極３２上、強誘電体キャパシタ１３の側壁および強誘電体キャパシタ１３を除く層間絶縁膜２３上に、にそれぞれ絶縁性保護膜３６が形成されている。
【００３０】
第２コンタクトプラグ３４の周りは、水素バリア性を有する導電性保護膜３８、例えば窒化チタン（ＴｉＮ）膜が形成されている。  
具体的には、上部電極３２と第２コンタクトプラグ３４との間と、第２コンタクトプラグ３４の側壁とに、それぞれ導電性保護膜３８が形成されている。
【００３１】
更に、共通配線１５の両面は、水素バリア性を有する導電性保護膜３９ａ、３９ｂ、例えば窒化チタン（ＴｉＮ）膜が形成されている。
【００３２】
第２強誘電体膜３１ｂの上面が平坦化されているので、上部電極３２上に形成される絶縁性保護膜３６および導電性保護膜３８のステップカバレッジが確保され、絶縁性保護膜３６および導電性保護膜３８の膜厚がほぼ均一になり、水素バリア性を向上させることが可能である。
【００３３】
次に、図３乃至図１０を用いて不揮発性記憶装置１０の製造方法について説明する。図３乃至図１０は不揮発性記憶装置１０の製造方法を工程順に示す断面図である。
【００３４】
始めに、図３に示すように、半導体基板２０、例えばｐ型シリコン基板にＲＩＥ（Reactive Ion Etching）法により、トレンチを形成し、トレンチ内部に絶縁膜、例えばシリコン酸化膜を埋め込んで素子分離層２１（ＳＴＩ：Shallow Trench Isolation）を形成する。
【００３５】
次に、半導体基板２０上に熱酸化法によりシリコン酸化膜を形成し、ＣＶＤ（Chemical Vapor Deposition）法により不純物を添加したポリシリコン膜を形成し、フォトリソグラフィー法によりパターニングすることにより、ゲート絶縁膜２８、ゲート電極２９を形成する。
【００３６】
次に、イオン注入法により、半導体基板２０の導電型と反対の導電型の不純物、例えば砒素（Ａｓ）を注入して、ドレイン拡散層２６およびソース拡散層２７を形成し、セルトランジスタ１４を形成する。
【００３７】
次に、ゲート電極２９上にワード線１２を形成し、セルトランジスタ１４を含む半導体基板２０上に、ＣＶＤ法により層間絶縁膜２２を形成し、ビア３５を介してドレイン領域２６をビット線１１に接続し、層間絶縁膜２３を形成する。
【００３８】
次に、例えばＲＩＥ法により、層間絶縁膜２２、２３を貫通して、ソース拡散層２７に至るコンタクトホール（図示せず）を形成し、ＣＶＤ法およびＣＭＰ法によりコンタクトホールにタングステン（Ｗ）を埋め込んで、第１コンタクトプラグ３３を形成する。
【００３９】
次に、図４に示すように、スパッタリング法により、層間絶縁膜２３上に厚さ３０ｎｍのチタンアルミニウムナイトライドおよび厚さ１２０ｎｍのイリジウムの積層膜（Ｉｒ／ＴｉＡｌＮ）４２を形成する。このＩｒ／ＴｉＡｌＮ積層膜４２が下部電極３０となる。
【００４０】
次に、図５に示すようにＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、厚さ７０ｎｍのジルコン酸チタン酸鉛（ＰＺＴ）膜４３ａを形成する。  
ここで、ＰＺＴ膜４３ａをより緻密にするために、例えば酸素雰囲気中、６５０℃でＲＴＡ（Rapid thermal annealing）処理を行なうことが望ましい。
【００４１】
ＭＯＣＶＤ法によるジルコン酸チタン酸鉛（ＰＺＴ）膜４３ａは、配向性の高い多結晶質で、気孔の少ない緻密な膜であり、強誘電体特性に優れている。  
然し、結晶面方位によって結晶成長速度に差が生じるために、上面に高さ２０〜１０００ｎｍ程度の凹凸が発生する。このＰＺＴ膜４３ａが第１強誘電体膜３１ａになる。
【００４２】
次に、図６に示すように、ゾルゲル法によりＰＺＴ膜４３ａ上に、厚さ５０ｎｍのジルコン酸チタン酸鉛（ＰＺＴ）膜４３ｂを形成する。  
ここで、ＰＺＴ膜４３ｂをより緻密にするために、例えば酸素雰囲気中、５５０〜６５０℃でＲＴＡ処理を行なうことが望ましい。
【００４３】
具体的には、Ｚｒ、Ｔｉ、Ｐｂの各金属イオンが酸素イオンを介してアルキル基とつながった金属アルコキシドＭ（ＯＲ）ｘを準備する。ここで、Ｍは金属、Ｏは酸素、Ｒはアルキル基、ｘは金属の価数を示している。  
Ｚｒ、Ｔｉ、Ｐｂの各金属アルコキシドは、例えばＺｒＯ２、ＴｉＯ２、Ｐｂ２Ｏ３の酸化金属を溶媒、例えばポリエチレングリコール中に混ぜて、アルコール中還元反応により形成する。または、化学試薬メーカから販売されている場合は、市販されているものを購入してもよい。
【００４４】
次に、Ｚｒ、Ｔｉ、Ｐｂの金属アルコキシドを、例えば２−メトキシエタノールを溶媒として混合し、複合金属アルコキシド溶液である保存液を形成する。
【００４５】
次に、得られた保存液に水を加え、加水分解し縮重合を起こさせて前駆体溶液を形成する。この加水分解と縮重合によって、ポリマー状のゲルが得られる。
【００４６】
次に、得られたゲルをＰＺＴ膜４３ａ上に滴下しスピン乾燥させ、塗布膜中の溶媒の蒸発や、残っている有機官能基を燃焼させる。この塗布および乾燥を繰り返し、膜厚調整を行う。
【００４７】
次に、乾燥させた塗布膜を酸素雰囲気中、例えば５００〜６００℃で熱処理して結晶化させることにより、強誘電体特性が得られる。
【００４８】
これにより、ＰＺＴ膜４３ａの凹凸を埋め込んで、上面がＰＺＴ膜４３ａより平坦なＰＺＴ膜４３ｂが形成される。  
実験によれば、ＰＺＴ膜４３ｂの上面の凹凸はＰＺＴ膜４３ａの１／２以下に平坦化される見込みが得られた。このＰＺＴ膜４３ｂが第２強誘電体膜３１ｂになる。
【００４９】
次に、図７に示すように、例えばスパッタリング法によりＰＺＴ膜４３ａ上に厚さ１０ｎｍのストロンチウムルテニウムオキサイドおよび厚さ７０ｎｍの酸化イリジウムの積層膜（ＩｒＯ２／ＳｒＲｕＯ３）４４を形成する。
【００５０】
ＰＺＴ膜４３ｂの上面が平坦化されているので、ＩｒＯ２／ＳｒＲｕＯ３積層膜４４の上面も平坦である。このＩｒＯ２／ＳｒＲｕＯ３積層膜４４が上部電極３２となる。
【００５１】
次に、図８に示すように、第１コンタクトプラグ３３と対応する位置に形成された、例えば幅が４４０ｎｍ程度のマスク４５を用いてＲＩＥ法により、ＩｒＯ２／ＳｒＲｕＯ３積層膜４４、ＰＺＴ膜４３ａ、ＰＺＴ膜４３ｂ、Ｉｒ／ＴｉＡｌＮ積層膜４２を順次エッチングする。
【００５２】
これにより、第１および第２強誘電体膜３１ａ、３１ｂを下部電極３０と上部電極３２で挟持した強誘電体キャパシタ１３が形成される。なお、ＲＩＥ終了時に、強誘電体キャパシタ１３の回りの層間絶縁膜２３は若干オーバーエッチングされる。
【００５３】
次に、図９に示すように、マスク４５を除去した後、アルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス中でスパッタリング法により、強誘電体キャパシタ１３の上面、強誘電体キャパシタ１３の側壁部および層間絶縁膜２３上に、水素バリア性を有する絶縁性保護膜３６として、例えば膜厚５０〜１００ｎｍの酸化アルミニウム膜を形成する。  
上面が平坦な第２強誘電体膜３１ｂ上に形成された上部電極３２の上面は平坦なので、ステップカバレッジが向上し、上部電極３２上の絶縁性保護膜３６を均一な膜厚で形成することが可能である。  
次に、図１０に示すように、絶縁性保護膜３６上に、ＣＶＤ法により層間絶縁膜２４を形成し、ＲＩＥ法により層間絶縁膜２４と絶縁性保護膜３６とを貫通して上部電極３２に至るコンタクトホール（図示せず）を形成し、スパッタリング法により、コンタクトホールの底面に露出した上部電極３２およびコンタクトホールの内壁に水素バリア性を有する導電性保護膜３８として、窒化チタン（ＴｉＮ）膜を形成する。
【００５４】
上面が平坦な第２強誘電体膜３１ｂ上に形成された上部電極３２の上面は平坦なので、ステップカバレッジが向上し、上部電極３２上の導電性保護膜３８を均一な膜厚で形成することが可能である。
【００５５】
次に、ＭＯＣＶＤ法を用いて、コンタクトホールにタングステン（Ｗ）を埋め込んで第２コンタクトプラグ３４を形成する。  
タングステンを堆積する際に水素が発生するが、導電性保護膜３８により、第１および第２強誘電体膜３１ａ、３１ｂ中への水素の拡散が防止される。
【００５６】
次に層間絶縁膜２４上に、両面がバリアメタル（ＴｉＮ）３９ａ、３９ｂで挟まれた共通配線（Ａｌ）１５を形成し、絶縁膜２５を形成することにより、図２に示す十分な水素バリア性を有する強誘電体キャパシタ１３を備えた不揮発性記憶装置１０が得られる。
【００５７】
これにより、工程中に上部電極３２および強誘電体キャパシタ１３へ水素が拡散するのが防止されるので、第２コンタクトプラグ３４のコンタクトイールドおよび不揮発性記憶装置１０の特性歩留まりが向上する。
【００５８】
実験によれば、上部電極３２の上面の凹凸が、第１強誘電体３１ａの上面の凹凸の１／２（〜４０ｎｍ）以下になると、コンタクトイールドおよび不揮発性記憶装置１０の特性歩留まりが急激に向上する見込みが得られた。
【００５９】
以上説明したように、本実施例では、強誘電体キャパシタ１３は、強誘電体特性が高いが、上面に凹凸を有する第１強誘電体膜３１ａと、第１強誘電体膜３１ａの上面の凹凸を埋め込んで、上面が第１強誘電体膜３１ａより平坦な第２強誘電体膜３１ｂとを有している。
【００６０】
その結果、第２強誘電体膜３１ｂ上の上面電極３２の上面が平坦になるので、ステップカバレッジが向上し、上面電極３２上にほぼ一定の膜厚を有する絶縁性保護膜３６および導電性保護膜３８が得られる。
【００６１】
従って、絶縁性保護膜３６および導電性保護膜３８の膜厚をそれぞれ最適化することにより、十分な水素バリア性を有する誘電体キャパシタ1３を備えた不揮発性記憶装置１０およびその製造方法が得られる。
【００６２】
ここでは、第１および第２強誘電体膜３１ａ、３１ｂが同じジルコン酸チタン酸鉛（ＰＺＴ）である場合について説明したが、タンタル酸ビスマスストロンチウム(ＳＢＴ)などの他の強誘電体でも構わない。  
第１および第２強誘電体膜３１ａ、３１ｂが異なっていても構わない。例えば、第１強誘電体膜３１ａをＰＺＴ膜とし、第２強誘電体膜３１ｂをＳＢＴ膜としても良く、または第１強誘電体膜３１ａをＳＢＴ膜とし、第２強誘電体膜３１ｂをＰＺＴ膜としても良い。
【００６３】
絶縁性保護膜３６が、酸化アルミニウムである場合について説明したが、酸化チタニウムでも構わない。更に、窒化アルミニウム、窒化シリコンのいずれかであっても構わない。
【実施例２】
【００６４】
図１１は本発明に係る不揮発性記憶装置の構造を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、上面に凹凸を有する強誘電体膜上に複数の上面電極を積層したことにある。
【００６５】
即ち、図１１に示すように、本実施例の不揮発性記憶装置６０は、下部電極３０と、下部電極３０上に形成され、上面に凹凸を有する強誘電体膜６１と、強誘電体膜６１上に形成された第１上部電極６２ａと、第１上部電極６２ａ上に形成され、上面が強誘電体膜６１より平坦な第２上部電極６２ｂとを備えた強誘電体キャパシタ６３を具備している。
【００６６】
強誘電体膜６１は、例えばＭＯＣＶＤ法により形成された厚さ１００ｎｍ程度のＰＺＴ膜である。強誘電体膜６１の上面に、２０〜１００ｎｍの凹凸を有している。
【００６７】
第１上部電極６２ａは、例えばスパッタリング法により形成された厚さ１０ｎｍのストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜で、上面に強誘電体膜６１の上面の凹凸を引き継いだ凹凸を有している。
【００６８】
第２上部電極６２ｂは、例えばゾルゲル法により形成された厚さ７０ｎｍの酸化イリジウム（ＩｒＯ２）膜で、強誘電体膜６１より平坦な上面を有している。
【００６９】
第２上部電極６２ｂ上には、水素バリア性を有する絶縁性保護膜３６および導電性保護膜３８が形成されている。第２上部電極膜６２ｂの上面が平坦化されているので、絶縁性保護膜３６および導電性保護膜３８のステップカバレッジが確保され、水素バリア性を向上させることが可能である。
【００７０】
次に、図１２乃至図１４を用いて不揮発性記憶装置６０の製造方法について説明する。図１２乃至図１４は、不揮発性記憶装置６０の製造工程の要部を順に示す断面図である。
【００７１】
図１２に示すように、図３乃至図５と同様にして、Ｉｒ／ＴｉＡｌＮ積層膜４２上に、ＭＯＣＶＤ法により厚さ１００ｎｍ程度のＰＺＴ膜６４を形成する。  
ＰＺＴ膜６４の上面には、高さ２０〜１００ｎｍ程度の凹凸が生じている。このＰＺＴ膜６４が、強誘電体膜６１となる。
【００７２】
次に、図１３に示すように、スパッタリング法により厚さ１０ｎｍのストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜６５ａを形成する。
【００７３】
ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜６５ａは、ＰＺＴ膜６４の上面の凹凸を引き継いで上面に同程度の凹凸が生じている。このＳｒＲｕＯ３膜６５ａが第１上部電極６２ａとなる。
【００７４】
次に、図１４に示すように、ゾルゲル法により厚さ７０ｎｍの酸化イリジウム（ＩｒＯ２）膜６５ｂを形成する。ここで、酸化イリジウム（ＩｒＯ２）膜６５ｂを緻密にするために、例えば酸素雰囲気中、６００℃で熱処理することが望ましい。
【００７５】
イリジウム（ＩｒＯ２）膜６５ｂは、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜６５ａの上面の凹凸を埋め込むので、ＰＺＴ膜６４より上面が平坦化される。
【００７６】
具体的には、Ｉｒの金属アルコキシドＭ（ＯＲ）ｘを準備する。Ｉｒの金属アルコキシドは、例えばＩｒＯ２の酸化金属を溶媒、例えばポリエチレングリコール中に混ぜて、アルコール中還元反応により形成する。または、化学試薬メーカから販売されている場合は、市販されているものを購入してもよい。
【００７７】
次にＩｒの金属アルコキシドに水を加え、加水分解し縮重合を起こさせて前駆体溶液を形成する。この加水分解と縮重合によって、ポリマー状のゲルが得られる。
【００７８】
次に、得られたゲルをストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜６５ａ上に滴下してスピン乾燥させ、塗布膜中の溶媒の蒸発や、残っている有機官能基を燃焼させる。この塗布および乾燥を繰り返し、膜厚調整を行う。
【００７９】
次に、乾燥させた塗布膜を酸素雰囲気中、例えば５００〜６００℃で熱処理して膜を緻密にする。
【００８０】
これにより、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ３）膜６５ａの凹凸を埋め込んで、上面がＰＺＴ膜６４より平坦な酸化イリジウム（ＩｒＯ２）膜６５ｂが形成される。この酸化イリジウム（ＩｒＯ２）膜６５ｂが第２上部電極６２ｂになる。  
実験によれば、第２上部電極６２ｂの凹凸の高さは強誘電体膜６１の凹凸の高さの１／２以下に平坦化される見込みが得られた。
【００８１】
次に、図８乃至図１０と同様にして、強誘電体膜６１を下部電極３０と第１および第２上部電極６２ａ、６２ｂで挟持した強誘電体キャパシタ６３を形成し、絶縁性保護膜３６および導電性保護膜３８を形成する。
【００８２】
第１上部電極６２ａ上に形成された第２上部電極６２ｂの上面は、強誘電体膜６１の上面より平坦なので、ステップカバレッジが向上し、第２上部電極６２ａ上の絶縁性保護膜３６および導電性保護膜３８を均一な膜厚で形成することが可能である。
【００８３】
これにより、水素バリア性を有する強誘電体キャパシタ６３を備えた不揮発性記憶装置６０が得られる。
【００８４】
更に、第１上部電極６２ａを介することより、上面が平坦で、且つ強誘電体特性の優れた強誘電体キャパシタ６３を得ることが可能である。
【００８５】
以上説明したように、本実施例では、上面に凹凸を有する強誘電体膜６１に、スパッタリング法により第１上部電極６２ａを形成し、ゾルゲル法により第２上部電極６２ｂを形成している。  
その結果、第２上部電極６２ｂの上面が平坦化されるとともに、誘電体キャパシタ６３の特性が向上する利点がある。
【実施例３】
【００８６】
図１５は本発明に係る不揮発性記憶装置の構造を示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、上面に凹凸を有する強誘電体膜上に上面電極を形成したことにある。
【００８７】
即ち、図１５に示すように、本実施例の不揮発性記憶装置７０は、下部電極３０と、下部電極３０上に形成され、上面に凹凸を有する強誘電体膜６１と、強誘電体膜６１上に形成された上部電極７２とを備えた強誘電体キャパシタ７３を具備している。
【００８８】
上部電極７２は、ゾルゲル法により形成された厚さ７０ｎｍ程度の酸化イリジウム（ＩｒＯ２）膜である。さらに、酸化イリジウム（ＩｒＯ２）膜を緻密にするために、酸素雰囲気中６００℃でＲＴＡ処理を行うことが望ましい。
【００８９】
これにより、上面が強誘電体膜６１より平坦な上部電極７２が得られる。実験によれば、上部電極７２の凹凸の高さは強誘電体膜６１の凹凸の高さの１／２以下に平坦化された。
【００９０】
以上説明したように、本実施例では、上面に凹凸を有する強誘電体膜６１に、直接ゾルゲル法により上面が強誘電体膜６１より平坦な上部電極７２を形成している。
【００９１】
その結果、複数成分の金属アルコキシドを用いたゾルゲル法に比べて、プロセスが容易になる利点がある。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施例１に係る不揮発性記憶装置の構成を示すブロック図。
【図２】本発明の実施例１に係る不揮発性記憶装置の構造を示す断面図。
【図３】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図８】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図９】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る不揮発性記憶装置の製造工程を順に示す断面図。
【図１１】本発明の実施例２に係る不揮発性記憶装置の構造を示す断面図。
【図１２】本発明の実施例２に係る不揮発性記憶装置の製造工程の要部を順に示す断面図。
【図１３】本発明の実施例２に係る不揮発性記憶装置の製造工程の要部を順に示す断面図。
【図１４】本発明の実施例２に係る不揮発性記憶装置の製造工程の要部を順に示す断面図。
【図１５】本発明の実施例３に係る不揮発性記憶装置の構造を示す断面図。
【符号の説明】
【００９３】
１０、６０、７０  不揮発性記憶装置
１１  ビット線
１２  ワード線
１３、６３、７３  強誘電体キャパシタ
１４  セルトランジスタ
１５  共通配線
１６  メモリセルアレイ
１７  行デコーダ
１８  列デコーダ
１９  周辺回路
２０  半導体基板
２１  素子分離層
２２、２３、２４  層間絶縁膜
２５  絶縁膜
２６  ドレイン拡散層
２７  ソース拡散層
２８  ゲート絶縁膜
２９  ゲート電極
３０  下部電極
３１ａ  第１強誘電体膜
３１ｂ  第２強誘電体膜
３２、７２  上部電極
３３  第１コンタクトプラグ
３４  第２コンタクトプラグ
３５  ビア
３６  絶縁性保護膜
３８  導電性保護膜
３９ａ、３９ｂ  バリアメタル
４２  Ｉｒ・ＴｉＡｌＮ膜
４３ａ、４３ｂ、６４  ＰＺＴ膜
４４  ＩｒＯ２／ＳｒＲｕＯ３膜
４５  マスク
６１  強誘電体膜
６２ａ  第１上部電極
６２ｂ  第２上部電極
６５ａ  ＳｒＲｕＯ３膜
６５ｂ  ＩｒＯ２膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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