(57)【要約】【課題】素子の微細化に伴い、その素子を構成する配線間隔が狭くなると、配線間の寄生容量が増大し、半導体装置の信頼性を低下させるという問題があった。【解決手段】本発明の半導体装置は、半導体基板上に複数の配線を離間して備え、配線の下部の半導体基板表面を第１の半導体基板表面とし、配線間の半導体基板表面を第２の半導体基板表面とするとき、第２の半導体基板表面には溝を設け、溝の底部または第２の半導体基板表面を第１の半導体基板表面より低くする。このような構造にすることで、配線間の特に下部領域の寄生容量が低減され、半導体装置の信頼性を向上させることができる。【選択図】図１
2008182006.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に複数の配線を離間して備える半導体装置において、
前記配線の下部の半導体基板表面を第１の半導体基板表面とし、前記配線間の半導体基板表面を第２の半導体基板表面とするとき、
前記第２の半導体基板表面には溝を設け、該溝の底部または前記第２の半導体基板表面を前記第１の半導体表面より低くすることを特徴とする半導体装置。
【請求項２】
前記溝の底部または前記第２の半導体基板表面は、少なくとも前記第１の半導体基板表面より前記配線の厚さと略等しい分だけ低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線同士が対向する側の前記配線の縦端面は、前記溝の縦端面と平面的に略一致するか前記配線同士が離間する方向に位置していることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の半導体基板表面または前記溝の底部に、前記配線と電気的に絶縁している金属膜または絶縁膜を有することを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記絶縁膜の上部表面は、前記配線の上部表面とその高さが略同一であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上の第１の半導体基板表面に所定の形状に加工した配線を形成する工程と、
配線間の第２の半導体基板表面に第１の半導体基板表面より低い位置に底部を有する溝を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の基板表面に前記配線と離間する金属膜または絶縁膜を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の構造とその製造方法とに関し、特に配線層の信頼性向上を図る配線間の構造を備えた半導体装置の構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）の高機能化，低消費電力化に伴い集積度の向上、つまり素子の微細化が非常に重要となっている。
しかしながら、素子の微細化に伴い、その素子を構成する配線や素子同士を接続する配線の線幅ならびに配線間隔も狭くなる。特に配線間隔が狭くなると、配線間の寄生容量が増大する。
【０００３】
半導体装置において、配線間の寄生容量が増大すると、半導体装置に流れる信号の遅延などが起こる。この信号の遅延は、高速で動作する半導体装置の場合は、動作不良などの原因となっており、電気特性の向上の妨げになっている。
また、半導体装置を正常に動作させるには、この寄生容量が充放電する分の電力を見越して半導体装置の動作能力を見積もる必要がある。この寄生容量に充放電する電力は、半導体装置にとってまったくの無駄であるから、寄生容量の存在は、低消費電力化が要求される半導体装置においては、それを妨げる要因でもある。
【０００４】
従って、ＬＳＩの高機能化，低消費電力化，電気特性の向上などを実現するためには、集積回路における配線の寄生容量を低減することが不可欠である。しかしながら、寄生容量は、すでに記載したとおり配線間隔が狭くなるだけでも増大することから、この寄生容量の影響を排除し、素子の微細化とあわせてＬＳＩの高機能化を図ることは容易ではない。
【０００５】
配線の寄生容量とは、同一の配線層で隣り合う配線間に生じる容量と、異なる配線層に存在する配線間、つまり上下の配線間で生じる容量とのことであり、配線間の間隔を広げたり、配線層間の絶縁膜の膜厚を増すことにより減少させることが可能である。
【０００６】
しかしながら配線間の間隔を広げることは、素子の集積度を低下させることになる。また配線層間の絶縁膜の膜厚を増すことは多層配線における総膜厚の増大につながり、後に形成する上下の配線間を接続するスルーホールのアスペクト比が大きくなるなど微細化に伴うリスクが大きくなる。
【０００７】
近年、配線間の寄生容量を低減するため、配線間の絶縁膜に比誘電率の低い絶縁膜を用いることが行われている。しかしながら、ＬＳＩの高集積化に伴い、低誘電率の絶縁膜を用いてもＬＳＩの高機能化を十分に達成することが困難となってきている。
【０００８】
このような問題に対処するため、多くの提案を見るものである。（例えば、特許文献１参照。）。
特許文献１に示した従来技術による構造は、同一配線層に存在する配線間の絶縁領域を空隙領域と絶縁膜とで構成し、空隙領域は配線と絶縁膜との間に設ける構造である。
【０００９】
特許文献１に示した従来技術を図２８を用いて説明する。図２８は、特許文献１に示した従来技術の配線構造を示した断面図である。図は説明しやすいようにその主旨を逸脱しないように書き直したものである。図２８において、１は半導体基板、２は配線、４１は
絶縁膜、５は空隙領域である。
【００１０】
図２８は、半導体基板１上に設ける同一配線層に存在する配線２間の絶縁領域に空隙領域５と絶縁膜４１とを設けている構造を示すものである。空隙領域５は、誘電率が低いから、この空隙領域５の存在により配線２間の寄生容量は大幅に低減されるのである。
【００１１】
【特許文献１】特開２０００−２６０８６４号公報（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に示した従来技術は、配線の側面同士が対向する領域に限ってその寄生容量を低減する技術であり、配線２間全体の寄生容量の低減は不十分であるとういう問題点があった。
【００１３】
図２９を用いて詳しく説明する。図２９は従来技術の問題点を説明する断面図と回路図である。図２９（ａ）は、２つの配線に挟まれる領域の電気力線の状態を模式的に示す断面図である。さらに図２９（ｂ）は、図２９（ａ）で示す電気力線の状態を寄生容量に置き換えた等価回路図である。
【００１４】
知られているように電気力線とは、実体として存在するものではなく電荷の流れを示すものであって、電場の様子を示すものでもある。２つの配線間に電位差があると、そこに電場が形成されるので、電気力線でその様子を示すことができる。単位面積あたりに通過する電気力線の密度が高いほど電場の強さも高くなる。
２つの配線に挟まれる領域を通る電気力線は、配線の間の領域を直線的に通るものと、配線の上部および下部の領域をそれぞれ弧を描いて通るものとがある。図２９（ａ）に示すように、配線２が対向する領域を通る電気力線を１０１、配線２の上部の領域を通る電気力線を１０２、配線２の下部の領域を通る電気力線を１０３とし、点線で示している。
【００１５】
そして、これらの電気力線が通る領域の静電容量を寄生容量として考えるときの状態を等価回路で示したものが図２９（ｂ）である。図中、Ｃ１は電気力線１０１が通る領域に対応する寄生容量、Ｃ２は電気力線１０２が通る領域に対応する寄生容量、Ｃ３は電気力線１０３が通る領域に対応する寄生容量である。
【００１６】
図２９に示したように、配線２が対向する領域の電気力線１０１の密度が高いため、最も電場が強い。言い換えれば、配線２はこの領域に存在する寄生容量Ｃ１の影響を最も受けやすいのである。
特許文献１に示した従来技術は、この配線２の間の絶縁領域に空隙領域５と絶縁膜４とを設けており空隙領域５の低い誘電率のため、配線が対向する領域の寄生容量のみ大幅に低減することができる。
【００１７】
高集積化に伴い配線間の間隔が狭くなった近年のＬＳＩでは、配線間の距離が接近しており、電気力線１０２，１０３の影響が無視できなくなってきた。つまり、寄生容量Ｃ１，Ｃ２，Ｃ３の全ての影響を考慮に入れなければならなくなってきている。
実際には寄生容量Ｃ２は、配線２の上部に設ける保護膜や絶縁膜のため、その容量値が低くなるので配線２に対する影響は少なく、むしろより大きな影響を受けるのは、一様な静電容量を有する半導体基板１で構成される領域に存在する寄生容量Ｃ３である。
したがって、近年のＬＳＩでは、寄生容量Ｃ３の影響を廃するような構造が求められている。
しかしながら、特許文献１に示した従来技術は、寄生容量Ｃ１のみ低減することはできるものの、寄生容量Ｃ３を低減することはできない。
【００１８】
以上の説明から明らかなように、特許文献１に示した従来技術は、配線２間の寄生容量は低減されるものの、対象となる領域は配線２側面間に限られ、高集積化ともない近接した近年のＬＳＩにおける配線構造では、その他の領域の寄生容量を低減する方策はなんらなされておらず、近年のＬＳＩには使用できない技術であった。
【００１９】
本発明の半導体装置は、このような課題を解決するためにある。そしてその目的は、配線間の寄生容量、特に低減を実現し、高い信頼性を有する半導体装置とその製造方法を提供するというものである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
【００２１】
半導体基板上に複数の配線を離間して備える半導体装置において、配線の下部の半導体基板表面を第１の半導体基板表面とし、配線間の半導体基板表面を第２の半導体基板表面とするとき、第２の半導体基板表面には溝を設け、溝の底部または第２の半導体基板表面を第１の半導体表面より低くすることを特徴とする。
【００２２】
溝の底部または第２の半導体基板表面は、少なくとも第１の半導体基板表面より配線の厚さと略等しい分だけ低いことを特徴とする。
【００２３】
配線同士が対向する側の配線の縦端面は、溝の縦端面と平面的に略一致するか配線同士が離間する方向に位置していることを特徴とする。
【００２４】
第２の半導体基板表面または前記溝の底部に、配線と電気的に絶縁している金属膜または絶縁膜を有することを特徴とする。
【００２５】
絶縁膜の上部表面は、配線の上部表面とその高さが略同一であることを特徴とする。
【００２６】
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
【００２７】
半導体基板上の第１の半導体基板表面に所定の形状に加工した配線を形成する工程と、
配線間の第２の半導体基板表面に第１の半導体基板表面より低い位置に底部を有する溝を形成する工程とを有することを特徴とする。
【００２８】
第２の半導体基板表面に配線と離間する金属膜または絶縁膜を形成する工程を有することを特徴とする。
【発明の効果】
【００２９】
本発明によれば、半導体基板上に複数の配線を離間して備える半導体装置において、配線側面間に加え、特に配線間下部領域の寄生容量を低減し、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体装置は、配線の下部の半導体基板の表面を第１の半導体基板表面とし、配線間の半導体基板表面を第２の半導体基板表面とする。第２の半導体基板表面には溝を設け、この溝の底部または第２の半導体基板表面を第１の半導体表面より低くするのである。
このような構成とすることによって、配線間だけでなく半導体基板にも空隙が形成され、この空隙によって、この領域の寄生容量が大幅に低減するのである。
【実施例１】
【００３１】
以下、図面を用いて本発明の半導体装置を実施するための最良な形態の構造とその製造方法とを説明する。なお、以下に示す実施形態については、本発明の半導体装置の特徴的な部分である配線とその近傍の領域とだけを図示して説明する。
【００３２】
［第１の実施形態の説明：図１］
まず、本発明の半導体装置の第１の実施形態について、図１に示す断面図を参照して説明する。本発明の第１の実施形態は、第２の半導体基板表面に溝を設けるとともに、第１の半導体基板表面と第２の半導体基板表面との垂直方向の高さが一致している例である。
なお、半導体基板に対して垂直方向とは、半導体基板の深さ方向であって、半導体基板の表面と直交する方向である。
【００３３】
図１において、１は半導体基板、２は配線、３は溝である。１ａは配線２の下部の半導体基板表面であって第１の半導体基板表面、１ｂは配線２間の半導体基板表面であって第２の半導体基板表面である。２ａは配線２の縦端面、３ａは溝３の第１の半導体基板表面１ａ側の縦端面、３ｂは溝３の底部である。Ｌ１は配線２の厚さを示す距離、Ｌ２は溝３の深さを示すものであって、第２の半導体基板表面１ｂから底部３ｂまでの距離である。半導体基板１は、シリコン基板を用いることができる。配線２は、アルミニウムや銅などの知られている金属で形成することができる。
【００３４】
半導体基板１上の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂの一部に溝３を設けている。
溝３の縦端面３ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と溝３の深さである距離Ｌ２とは略一致している。
【００３５】
このような構成とすることによって、配線２が対向する領域の下部には誘電率の低い溝３が設けられる。このため、配線２間下部領域の寄生容量は低減され、配線２間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
【００３６】
［第２の実施形態の説明：図２］
次に、本発明の半導体装置の第２の実施形態について、図２に示した断面図を参照して説明する。本発明の第２の実施形態は、第２の半導体基板表面に溝を設けるとともに、第１の半導体基板表面と第２の半導体基板表面との垂直方向の高さが異なる例である。図２において、Ｌ３は第１の半導体基板表面１ａから垂直方向に下げられた第２の半導体基板表面１ｂまでの距離である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
【００３７】
半導体基板１上の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂの一部に溝３を設けている。
溝３の縦端面３ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と溝３の深さである距離Ｌ２とは略一致している。そして、第１の半導体基板表面１ａと第２の半導体基板表面１ｂとの垂直方向の高さが異なり、第２の半導体基板表面１ｂは、距離Ｌ３だけ第１の半導体基板表面１ａから垂直方向に下げてある。距離Ｌ３は、特に限定しないが距離Ｌ１の略半分である。
【００３８】
このような構成とすることによって、配線２が対向する領域の下部には誘電率の低い溝が設けられるとともに、第２の半導体基板表面１ｂが第１の半導体基板表面１ａより下がっているため、さらにこの部分の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
【００３９】
［第３の実施形態の説明：図３］
次に、本発明の半導体装置の第３の実施形態について、図３に示した断面図を参照して説明する。本発明の第３の実施形態は、第２の半導体基板表面に溝を設けるとともに、この溝の底部と第２の半導体基板表面との垂直方向の高さを一致させた例である。図３において、すでに説明した同一の構成要素には同一の番号を付与している。
【００４０】
半導体基板１上の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂに溝３を設けている。
溝３の縦端面３ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と溝３の深さである距離Ｌ２とは略一致している。そして、第２の半導体基板表面１ｂ全体に溝３を設けており、溝３の底部３ｂは、第２の半導体基板表面１ｂと一致している。
【００４１】
このような構成とすることによって、配線２が対向する領域とこれらの下部の領域との全てが溝３で構成しており、他の実施形態に比してさらにこの部分の寄生容量が低減され、半導体装置の信頼性を向上させることができる。
【実施例２】
【００４２】
［第４の実施形態の説明：図４］
次に、本発明の半導体装置の第４の実施形態について、図４に示した断面図を参照して説明する。本発明の第４の実施形態は、第２の半導体基板表面に溝を設けるとともに、第１の半導体基板表面と第２の半導体基板表面との垂直方向の高さが一致し、第２の半導体基板表面に遮断膜を設ける例である。
【００４３】
図４において、３ｃは溝３の第２の半導体基板表面１ｂ側の縦端面、４は遮断膜、４ａは遮断膜４の縦端面である。遮断膜４は、金属または絶縁膜で構成することができる。どのような材質で形成しても、配線２と電気的に絶縁している状態、または半導体装置が使用するある電気信号を有している配線などに接続していない状態、つまり電気的にフローティングな状態が好ましい。あるいは、接地電位を有していてもよい。これは半導体装置が使用する電圧信号の強弱に応じて選択することができる。遮断膜４は、金属の場合は、アルミニウムや銅で構成することができ、絶縁膜の場合は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長法）技術により形成するシリコン酸化膜で構成することができる。なお、すでに説明した同一の構成要素には同一の番号を付与している。
【００４４】
半導体基板１上の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂの一部に溝３を設けている。
溝３の縦端面３ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と溝３の深さである距離Ｌ２とは略一致している。遮断膜４の縦端面４ａは、溝３の縦端面３ｃと略一致している。
特に限定しないが、遮断膜４の上部端面は、図４に示すように配線２の上部端面と略一致させるか、配線２より垂直方向に高くしてもかまわない。
【００４５】
このような構成とすることによって、遮断膜４により配線２が対向する領域の寄生容量はさらに低減され、配線２間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
また、配線２の間は、溝３を除き遮断膜４で埋め込まれるため、配線２の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
【００４６】
［第５の実施形態の説明：図５］
次に、本発明の半導体装置の第５の実施形態について、図５に示した断面図を参照して説明する。本発明の第５の実施形態は、第２の半導体基板表面に溝を設けるとともに、この溝の底部と第２の半導体基板表面との垂直方向の高さを一致させ、第２の半導体基板表面に遮断膜を設ける例である。図５において、すでに説明した同一の構成要素には同一の番号を付与している。
【００４７】
半導体基板１上の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂに溝３を設けている。
溝３の縦端面３ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と溝３の深さである距離Ｌ２とは略一致している。そして、第２の半導体基板表面１ｂ全体に溝３を設けており、溝３の底部３ｂは、第２の半導体基板表面１ｂと一致している。この第２の半導体基板表面１ｂに遮断膜４を設けている。
特に限定しないが、遮断膜４の上部端面は、配線２の上部端面と略一致させるか、配線２より垂直方向に高くしてもかまわない。
【００４８】
このような構成とすることによって、遮断膜４により配線２が対向する領域とこれらの下部の領域との寄生容量はさらに低減され、配線２間の信号の遅れなどがなく半導体装置の信頼性を向上させることができる。
また、配線２の間は、ほとんどの部分を遮断膜４で埋め込まれるため、配線２の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
【００４９】
もちろん、図示はしないが、図２に示す構成に遮断膜４を設けてもかまわない。つまり、第２の半導体基板表面１ｂを距離Ｌ３だけ垂直方向に下げ、そこに遮断膜４を設けてもよいのである。
このように、第２の半導体基板表面１ｂを垂直方向に下げる距離は、遮断膜４の材質を鑑みて自由に選択することができる。
【００５０】
［第６の実施形態の説明：図６］
次に、本発明の半導体装置の第６の実施形態について、図６に示した断面図を参照して説明する。本発明の第６の実施形態は、第２の半導体基板表面に複数の溝を設けるとともに、この溝の上部に遮断膜を備える例である。図６において、３１は第１の溝、３２は第２の溝である。３１ａは第１の溝３１の第１の半導体基板表面１ａ側の縦端面、３２ｂは第２の溝３２の底部である。なお、すでに説明した同一の構成要素には同一の番号を付与している。
【００５１】
半導体基板１上の第１の第１の半導体基板表面１ａ上に複数の配線２を設け、この配線２間の第２の半導体基板表面１ｂに第１の溝３１と第２の溝３２とを設けている。
第１の溝３１の縦端面３１ａは、配線２の縦端面２ａと略一致している。配線２の厚さである距離Ｌ１と第１の溝３１および第２の溝３２の深さである距離Ｌ２とは略一致している。そして、第２の半導体基板表面１ｂの第２の溝３２の上部には遮断膜４を設けている。第１の溝３１および第２の溝３２の開口幅は、同じであっても異なっていてもかまわない。特に第２の溝３２の開口幅は、遮断膜４の形成時に遮断膜４を構成する物質が底部３２ｂに入り込まない程度の狭さである方が好ましい。遮断膜４の下部に溝３２による空隙ができるからである。
特に限定しないが、遮断膜４の上部端面は、配線２の上部端面と略一致させるか、配線２より垂直方向に高くしてもかまわない。
【００５２】
このような構成とすることによって、遮断膜４と第２の溝３２とにより配線２が対向する領域とこれらの下部の領域との寄生容量はさらに低減され、配線２間の信号の遅れなど
がなく半導体装置の信頼性を向上させることができる。
また、配線２の間に設ける遮断膜４は、第２の溝３１には入り込まず、第２の半導体基板表面１ｂの上部にあるため、配線２の上部に図示しない他の膜を設けても平坦度がある程度維持されるという効果もある。
【００５３】
ところで、図６に示す例では、第１の溝３１と第２の溝３２との深さを同じにする場合であるが、もちろんそれに限定するものではない。第１の溝３１と第２の溝３２との深さはそれぞれ異なっていてもかまわない。特に、第２の溝３２の深さをより深くすることで、遮断膜４の形成時に底部３２ｂに遮断膜４を構成する物質が入りにくくなるので好ましい。
【実施例３】
【００５４】
［第１の実施形態の製造方法：図１および図７，図８］
次に、本発明の半導体装置の製造方法を説明する。まず、図１を用いて説明した本発明の半導体装置の第１の実施形態の製造方法を図１および図７，図８の断面図を用いて説明する。図７，図８は、その製造方法を工程順に示す断面図である。
【００５５】
まず、図７に示すように、半導体基板１上に、アルミニウムを主材料とする複数の配線２を形成する。この配線２の形成によって、半導体基板１の表面は、配線２の下部を第１の半導体基板表面１ａとし、配線２の間の半導体基板１の表面を第２の半導体基板表面１ｂとすることができる。
【００５６】
次に、図８に示すように、ホトリソ工程により領域３０が開口するようにホトレジスト６を形成する。このホトレジスト６は、後の製造工程によって第２の半導体基板表面１ｂに溝３を設けるためのものである。
【００５７】
その後、配線２およびホトレジスト６を耐エッチングマスクとして半導体基板１を配線２の厚さである距離Ｌ１の分だけエッチングすることにより、第２の半導体基板表面１ｂの一部に溝３を形成する。エッチング後、ホトレジスト６は除去する。これにより、図１に示す第１の実施形態の半導体装置の構造を実現する。
【００５８】
［第２の実施形態の製造方法：図２および図７，図９，図１０］
次に、図２を用いて説明した本発明の半導体装置の第２の実施形態の製造方法を図２，図７，図９，図１０を用いて説明する。図７，図９，図１０は、その製造方法を工程順に示す断面図である。
【００５９】
まず、図７に示すように、半導体基板１上に、アルミニウムを主材料とする複数の配線２を形成する。
【００６０】
次に、図９に示すように、ホトリソ工程により領域４０が開口するようにホトレジスト６を形成する。その後、配線２およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ３の分だけエッチングする。距離Ｌ３は、例えば、配線２の厚さの半分である。エッチング後、ホトレジスト６は除去する。
【００６１】
次に、図１０に示すように、ホトリソ工程により領域３０が開口するようにホトレジスト６を形成する。このホトレジスト６は、すでに説明したように、後の製造工程によって第２の半導体基板表面１ｂに溝３を設けるためのものである。
【００６２】
次に、配線２およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２から距離Ｌ３を引いた分だけエッチングする。これにより、距離Ｌ２だけエッチングし
た溝３が第２の半導体基板表面１ｂの一部に形成される。エッチング後、ホトレジスト６は除去する。これにより、図２に示す第１の実施形態の半導体装置の構造を実現する。
【００６３】
［第３の実施形態の製造方法：図３および図１１］
次に、図３を用いて説明した本発明の半導体装置の第３の実施形態の製造方法を図３，図１１の断面図を用いて説明する。図１１は、その製造方法を示す断面図である。
【００６４】
まず、図１１に示すように、半導体基板１上に、アルミニウムを主材料とする複数の配線２を形成する。その後、ホトリソ工程により領域４０が開口するようにホトレジスト６を形成する。このホトレジスト６は、後の製造工程によって第２の半導体基板表面１ｂに溝３を設けるためのものである。
【００６５】
次に、配線２を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングする。距離Ｌ２は、例えば、配線２の厚さである。これにより、第２の半導体基板表面１ｂの全面に溝３を形成する。エッチング後、ホトレジスト６は除去する。これにより、図３に示す第３の実施形態の半導体装置の構造を実現する。
【００６６】
［第４の実施形態の製造方法１：図４および図１２〜図１５
次に、図４を用いて説明した本発明の半導体装置の第４の実施形態の製造方法を図４，図１２〜図１５を用いて説明する。図１２〜図１５は、その製造方法を工程順に示す断面図である。
【００６７】
まず、遮断膜４を絶縁膜で形成する場合を説明する。なお、すでに配線２が形成された後の工程から説明する。図１２に示すように、半導体基板１上に形成した複数の配線２の上部を含む半導体基板１の全面にＣＶＤ技術により絶縁膜４１を所定の膜厚で形成する。
【００６８】
次に、図１３に示すように、配線２の表面が露出するまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；化学機械研磨）技術により研磨を行い、絶縁膜４１の膜厚を配線２の膜厚と同じ厚さとする。その後、ホトリソ工程により領域５０にホトレジスト６を形成する。このホトレジスト６は、後の製造工程によって第２の半導体基板表面１ｂに絶縁膜４１よりなる遮断膜４を設けるためのものである。
【００６９】
次に、図１４に示すように、配線２およびホトレジスト６を耐エッチングマスクとして絶縁膜４１を除去し、空隙領域５を形成する。これにより、第２の半導体基板表面１ｂの配線２とこの空隙領域５により形成される絶縁膜４１よりなる遮断膜４とが形成できる。空隙領域５は、後の製造工程にて溝３の開口部になる部分である。エッチング後、ホトレジスト６は除去される。
【００７０】
次に、図１５に示すように、ホトリソ工程により領域４０が開口するようにホトレジスト６を形成する。
【００７１】
その後、配線２、遮断膜４およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングする。距離Ｌ２は、例えば、配線２の厚さである。これにより、第２の半導体基板表面１ｂの一部に溝３が形成される。エッチング後、ホトレジスト６は除去する。これにより、図４に示す第４の実施形態の半導体装置の構造を実現する。
【００７２】
［第４の実施形態の製造方法２：図４および図１５］
次に遮断膜４を金属で形成する場合を説明する。図１５に示すように、半導体基板１上に複数の配線２とこの配線２の間に遮断膜４を構成する金属の膜を形成する。遮断膜４は
、配線２と離間して設ける。この離間する領域は空隙領域５である。この空隙領域５は、溝３の開口部になる部分である。その後、ホトリソ工程により領域４０が開口するようにホトレジスト６を形成する。
【００７３】
次に配線２、遮断膜４およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングする。距離Ｌ２は、例えば、配線２の厚さである。これにより、第２の半導体基板表面１ｂの一部に溝３が形成される。これにより、図４に示す第４の実施形態の半導体装置の構造を実現する。エッチング後、ホトレジスト６は除去する。
【００７４】
なお、遮断膜４の材質と配線２の材質とが同じ場合は、遮断膜４と配線２とは同じ成膜工程で形成することができる。仮に、遮断膜４を配線２とは異なる膜で形成する場合であっても、すでに知られている製造方法を用いて空隙領域５を設けつつ配線２と離間して遮断膜４を形成すればよい。
【００７５】
［第５の実施形態の製造方法１：図５および図１６，図１７］
次に、図５を用いて説明した本発明の半導体装置の第５の実施形態の製造方法を図５，図１６，図１７の断面図を用いて説明する。図１６，図１７は、その製造方法を工程順に示す断面図である。
【００７６】
まず、遮断膜４を絶縁膜で形成する場合を説明する。なお、すでに配線２が形成され、第２の半導体基板表面１ｂの全面に溝３を形成した後の工程から説明する。図１６に示すように、半導体基板１上に形成した複数の配線２の上部を含む半導体基板１の全面にＣＶＤ技術により絶縁膜４１を所定の膜厚で形成する。
【００７７】
次に、図１７に示すように、配線２の表面が露出するまでＣＭＰ技術により研磨を行い、絶縁膜４１の表面と配線２の表面とを同じ高さとする。その後、ホトリソ工程により領域５０にホトレジスト６を形成する。このホトレジスト６は、後の製造工程によって第２の半導体基板表面１ｂに絶縁膜４１よりなる遮断膜４を設けるためのものである。
【００７８】
次に、配線２およびホトレジスト６を耐エッチングマスクとして絶縁膜４１をエッチングすることで第２の半導体基板表面１ｂの領域５０に配線２と空隙領域５とを介し絶縁膜４１からなる遮断膜４が形成される。エッチング後、ホトレジスト６は除去する。これにより、図５に示す第５の実施形態の半導体装置の構造を実現する。
【００７９】
［第５の実施形態の製造方法２：図５］
次に遮断膜４を金属で形成する場合を説明する。配線２および第２の半導体基板表面１ｂの全面に溝３を形成する製造方法は、すでに説明しているので省略する。この工程から、配線２の間に知られている製造方法を用いて遮断膜４を形成すればよい。その際、図示はしないが空隙領域５をもって遮断膜４と配線２とを離間する。
【００８０】
［第６の実施形態の製造方法１：図６および図１８〜図２２］
次に、図６を用いて説明した本発明の半導体装置の第６の実施形態の製造方法を図６および図１８〜図２２の断面図を用いて説明する。図１８〜図２２は、その製造方法を工程順に示す断面図である。
【００８１】
まず、遮断膜４を絶縁膜で形成する場合を説明する。図１８に示すように、半導体基板１上に、アルミニウムを主材料とする複数の配線２を形成する。次に、後の工程により第２の半導体基板表面１ｂに第２の溝３２が形成される領域３２０が開口するようにホトレジスト６を形成する。
【００８２】
次に、図１９に示すように、ホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングして第２の溝３２を形成する。距離Ｌ２は、例えば、配線２の厚さである。その後、ホトレジスト６を除去し、全面に絶縁膜４１をＣＶＤ技術により所定の膜厚で形成する。第２の溝３２の開口部は、絶縁膜４１が第２の溝３２の内部に入り込むことができない狭さで形成する。
【００８３】
次に、図２０に示すように、配線２の表面が露出するまでＣＭＰ技術により研磨を行い、絶縁膜４１の膜厚を配線２の膜厚と同じ厚さとする。その後、ホトリソ工程により領域５０にホトレジスト６を形成する。このホトレジスト６は、後の製造工程によって第２の半導体基板表面１ｂに絶縁膜４１よりなる遮断膜４を設けるためのものである。
【００８４】
次に、図２１に示すように、配線２およびホトレジスト６を耐エッチングマスクとして絶縁膜４１をエッチングする。この工程により、第２の半導体基板表面１ｂの領域５０に配線２と空隙領域５とを介し絶縁膜４１からなる遮断膜４が形成される。空隙領域５は、第１の溝３１の開口部になる部分である。エッチング後、ホトレジスト６は除去する。
【００８５】
次に、図２２に示すように、ホトリソ工程により領域４０が開口するようにホトレジスト６を形成する。
【００８６】
その後、配線２、遮断膜４およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングする。エッチング後、ホトレジスト６は除去される。この工程により、第２の半導体基板表面１ｂの一部に第１の溝３１を形成し、図６に示す第６の実施形態の半導体装置の構造を実現する。
【００８７】
［第６の実施形態の製造方法２：図６および図２３〜図２７］
次に遮断膜４を金属で形成する場合を説明する。配線２および第２の半導体基板表面１ｂに第２の溝３を形成する製造方法は、すでに説明しているので省略する。図２３に示すように、複数の配線２とこの配線２の間の第２の半導体基板表面１ｂに第２の溝３２を形成した半導体基板１の全面にＣＶＤ技術により空隙形成用絶縁膜７を所定の膜厚で形成する。第２の溝３２の開口部は、空隙形成用絶縁膜７および後の製造工程にて形成する金属膜４２が第２の溝３２の内部に入り込むことができない狭さで形成する。
【００８８】
次に、図２４に示すように、空隙形成用絶縁膜７を配線２の表面が露出するまでエッチバックし、配線２の側壁に空隙形成用絶縁膜７のサイドウォールを形成する。その後、全面にＣＶＤ技術により金属膜４２を所定の膜厚で形成する。
【００８９】
次に、図２５に示すように、ＣＭＰ技術により金属膜４２を配線２および空隙形成用絶縁膜７の表面が露出するまで研磨し、金属膜４２の表面と配線２の表面とを同じ高さとする。その後、領域４０にホトレジスト６を形成する。
【００９０】
次に、図２６に示すように、配線２およびホトレジスト６を耐エッチングマスクとし、エッチングを行い、金属膜４２と空隙形成用絶縁膜７とを除去する。エッチング後、ホトレジスト６は除去する。
【００９１】
次に、図２７に示すように、領域４０が開口するようにホトレジスト６を形成する。その後、ホトレジスト６を耐エッチングマスクとし、空隙形成用絶縁膜７を除去し、第２の半導体基板表面１ｂに配線２と空隙領域５とを介し金属膜４２からなる遮断膜４が形成される。空隙領域５は、第１の溝３１の開口部になる部分である。
【００９２】
その後、配線２、遮断膜４およびホトレジスト６を耐エッチングマスクとして半導体基板１を距離Ｌ２の分だけエッチングする。エッチング後、ホトレジスト６は除去される。この工程により、第２の半導体基板表面１ｂの一部に第１の溝３１を形成し、図６に示す第６の実施形態の半導体装置の構造を実現する。
【００９３】
なお、以上説明した本発明の実施の形態においては、配線２の縦端面２ａと溝３の縦端面３ａとを一致して設ける例をもって説明したが、もちろんこれに限定するものではない。これらの縦端面を一致させず、配線２同士がより離間する方向に互いを離して設けてもよい。
【産業上の利用可能性】
【００９４】
本発明の半導体装置は、配線側壁間のみならず配線間の下部領域の寄生容量の低減を図ることができる。このため、高速動作もしくは低消費電力化、または高い信頼性が要求される電子機器用の半導体装置として好適である。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体装置の第１の実施形態を説明する断面図である。
【図２】本発明の半導体装置の第２の実施形態を説明する断面図である。
【図３】本発明の半導体装置の第３の実施形態を説明する断面図である。
【図４】本発明の半導体装置の第４の実施形態を説明する断面図である。
【図５】本発明の半導体装置の第５の実施形態を説明する断面図である。
【図６】本発明の半導体装置の第６の実施形態を説明する断面図である。
【図７】本発明の半導体装置の第１および第２の実施形態の製造方法を説明する断面図であって、配線を半導体基板上に形成する様子を説明する図である。
【図８】本発明の半導体装置の第１の実施形態の製造方法を説明する断面図であって、溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図９】本発明の半導体装置の第２の実施形態の製造方法を説明する断面図であって、半導体基板をエッチングする様子を説明する図である。
【図１０】本発明の半導体装置の第２の実施形態の製造方法を説明する断面図であって、溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図１１】本発明の半導体装置の第３の実施形態の製造方法を説明する断面図であって、溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図１２】本発明の半導体装置の第４の実施形態の製造方法を説明する断面図であって、絶縁膜を半導体基板上に形成する様子を説明する図である。
【図１３】本発明の半導体装置の第４の実施形態の製造方法を説明する断面図であって、遮断膜および空隙領域を設けるためのホトレジストを半導体基板上に形成する様子を説明する図である。
【図１４】本発明の半導体装置の第４の実施形態の製造方法を説明する断面図であって、エッチングにより遮断膜および空隙領域を形成する様子を説明する図である。
【図１５】本発明の半導体装置の第４の実施形態の異なる製造方法を説明する断面図であって、溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図１６】本発明の半導体装置の第５の実施形態の製造方法を説明する断面図であって、絶縁膜を半導体基板上に形成する様子を説明する図である。
【図１７】本発明の半導体装置の第５の実施形態の製造方法を説明する断面図であって、遮断膜および空隙領域を設けるためのホトレジストを半導体基板上に形成する様子を説明する図である。
【図１８】本発明の半導体装置の第６の実施形態の製造方法を説明する断面図であって、第２の溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図１９】本発明の半導体装置の第６の実施形態の製造方法を説明する断面図であって、絶縁膜を半導体基板上に形成する様子を説明する図である。
【図２０】本発明の半導体装置の第６の実施形態の製造方法を説明する断面図であって、遮断膜および空隙領域を設けるためのホトレジストを半導体基板上に形成する様子を説明する図である。
【図２１】本発明の半導体装置の第６の実施形態の製造方法を説明する断面図であって、エッチングにより遮断膜および空隙領域を形成する様子を説明する図である。
【図２２】本発明の半導体装置の第６の実施形態の製造方法を説明する断面図であって、第１の溝を形成する領域を開口したホトレジストを半導体基板上に形成する様子を説明する図である。
【図２３】本発明の半導体装置の第６の実施形態の異なる製造方法を説明する断面図であって、空隙形成用絶縁膜を半導体基板上に形成する様子を説明する図である。
【図２４】本発明の半導体装置の第６の実施形態の異なる製造方法を説明する断面図であって、金属膜を半導体基板上に形成する様子を説明する図である。
【図２５】本発明の半導体装置の第６の実施形態の異なる製造方法を説明する断面図であって、遮断膜および空隙領域を設ける領域にホトレジストを形成する様子を説明する図である。
【図２６】本発明の半導体装置の第６の実施形態の異なる製造方法を説明する断面図であって、不要な金属膜をエッチングする様子を説明する図である。
【図２７】本発明の半導体装置の第６の実施形態の異なる製造方法を説明する断面図であって、エッチングにより遮断膜および空隙領域を形成する様子を説明する図である。
【図２８】特許文献１に示した従来技術を説明する断面図である。
【図２９】従来技術の問題点を説明する断面図と回路図である。
【符号の説明】
【００９６】
１  半導体基板
１ａ  第１の半導体基板表面
１ｂ  第２の半導体基板表面
２  配線
３  溝
３１  第１の溝
３２  第２の溝
４  遮断膜
４１  絶縁膜
４２  金属膜
５  空隙領域
６  ホトレジスト
７  空隙形成用絶縁膜
３０、４０、５０、３２０  領域
【図１】
2008182006.tif 000003
【図２】
2008182006.tif 000004
【図３】
2008182006.tif 000005
【図４】
2008182006.tif 000006
【図５】
2008182006.tif 000007
【図６】
2008182006.tif 000008
【図７】
2008182006.tif 000009
【図８】
2008182006.tif 000010
【図９】
2008182006.tif 000011
【図１０】
2008182006.tif 000012
【図１１】
2008182006.tif 000013
【図１２】
2008182006.tif 000014
【図１３】
2008182006.tif 000015
【図１４】
2008182006.tif 000016
【図１５】
2008182006.tif 000017
【図１６】
2008182006.tif 000018
【図１７】
2008182006.tif 000019
【図１８】
2008182006.tif 000020
【図１９】
2008182006.tif 000021
【図２０】
2008182006.tif 000022
【図２１】
2008182006.tif 000023
【図２２】
2008182006.tif 000024
【図２３】
2008182006.tif 000025
【図２４】
2008182006.tif 000026
【図２５】
2008182006.tif 000027
【図２６】
2008182006.tif 000028
【図２７】
2008182006.tif 000029
【図２８】
2008182006.tif 000030
【図２９】
2008182006.tif 000031