【手続補正書】
【提出日】平成25年3月18日(2013.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランシーバと、
入力整合回路により前記トランシーバに結合された電力増幅器と、
を備える装置であって、
前記電力増幅器は、
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴであって、前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されているＪＦＥＴと
を含む
装置。
【請求項２】
前記トランシーバは約７００ＭＨｚ〜約２．５ＧＨｚの範囲内の周波数を有する信号を発生するように構成されている、請求項１記載の装置。
【請求項３】
前記トランシーバは約１５０ＭＨｚ〜約６ＧＨｚの範囲内の周波数を有する信号を発生するように構成されている、請求項１記載の装置。
【請求項４】
前記トランシーバは前記ＭＯＳＦＥＴ及び前記ＪＦＥＴと同じ基板上に配置されている、請求項１記載の装置。
【請求項５】
前記ＪＦＥＴの前記ドレインに結合された出力整合回路を更に備える、請求項１記載の装置。
【請求項６】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソースと、ドレインと、トップゲートと、ボトムゲートと、当該ボトムゲートと前記トップゲートとの間に配置されたチャネルであって、前記ボトムゲートと同じ幅を有するチャネルとを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されている、
電子回路。
【請求項７】
前記ＪＦＥＴの前記トップゲートがＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合されている、請求項６記載の電子回路。
【請求項８】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項６記載の電子回路。
【請求項９】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと、
前記ＭＯＳＦＥＴの前記ドレインと前記ＪＦＥＴの前記ソースとの間の共通ノードと接地との間に結合された共通ノード回路と
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されている、
電子回路。
【請求項１０】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも接地されている、請求項９記載の電子回路。
【請求項１１】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項９記載の電子回路。
【請求項１２】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソースと、ドレインと、前記ＭＯＳＦＥＴの前記ゲートに結合されているトップゲートと、ボトムゲートとを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合されている、
電子回路。
【請求項１３】
前記ＪＦＥＴの前記ボトムゲートが前記ＭＯＳＦＥＴの前記ゲートに結合されている、請求項１２記載の電子回路。
【請求項１４】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項１３記載の電子回路。
【請求項１５】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項１２記載の電子回路。
【請求項１６】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに結合され、
前記トップゲート及び前記ボトムゲートの両方が前記ＭＯＳＦＥＴの前記ゲートと独立である、
電子回路。
【請求項１７】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項１６記載の電子回路。
【請求項１８】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも接地されている、請求項１６記載の電子回路。
【請求項１９】
前記ＪＦＥＴの前記トップゲートが第１のＤＣバイアス源に結合され、前記ＪＦＥＴの前記ボトムゲートが第２のＤＣバイアス源に結合されている、請求項１６記載の電子回路。
【請求項２０】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項１６記載の電子回路。
【請求項２１】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＭＯＳＦＥＴの前記ゲートに結合され、
前記ＪＦＥＴの前記ボトムゲートが前記ＭＯＳＦＥＴの前記ゲートと独立である、
電子回路。
【請求項２２】
前記ＪＦＥＴの前記トップゲートがＤＣバイアス源に結合されている、請求項２１記載の電子回路。
【請求項２３】
前記ＪＦＥＴの前記ボトムゲートがＤＣバイアス源に結合されている、請求項２１記載の電子回路。
【請求項２４】
前記ＪＦＥＴの前記ボトムゲートが接地されている、請求項２１記載の電子回路。
【請求項２５】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項２１記載の電子回路。
【請求項２６】
ＭＯＳＦＥＴのゲートを第１の信号で制御するステップ、
前記ＭＯＳＦＥＴとカスコード構成にされたＪＦＥＴのトップゲートを第２の信号で制御するステップ、及び
前記ＪＦＥＴのボトムゲートを第３の信号で制御するステップ、
を備える方法。
【請求項２７】
前記第２信号は前記第１信号に依存する、請求項２６記載の方法。
【請求項２８】
前記第３信号は前記第２信号に依存する、請求項２７記載の方法。
【請求項２９】
前記第２信号は前記第１信号に依存しない、請求項２６記載の方法。
【請求項３０】
前記第３信号は前記第２信号に依存する、請求項２９記載の方法。
【請求項３１】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＭＯＳＦＥＴの前記ゲートに結合され、
前記ＪＦＥＴの前記ボトムゲートも前記ＭＯＳＦＥＴの前記ゲートに結合されている、
電子回路。
【請求項３２】
前記ＪＦＥＴの前記トップゲートがＪＦＥＴゲート回路により前記ＭＯＳＦＥＴの前記ゲートに結合されている、請求項３１記載の電子回路。
【請求項３３】
前記ＭＯＳＦＥＴの前記ゲートと、前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートとが異なる幅を有する、請求項３１記載の電子回路。
【請求項３４】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項３１記載の電子回路。
【請求項３５】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに結合されている、
電子回路。
【請求項３６】
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに容量結合されている、請求項３５記載の電子回路。
【請求項３７】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも一つのＤＣバイアス源に結合されている、請求項３５記載の電子回路。
【請求項３８】
前記ＪＦＥＴの前記トップゲート及び前記ボトムゲートが両方とも接地されている、請求項３５記載の電子回路。
【請求項３９】
ソース、ドレイン及びゲートを含むＭＯＳＦＥＴと、
ソース、ドレイン、トップゲート及びボトムゲートを含む、前記ＭＯＳＦＥＴと別個のＪＦＥＴと
を含み、
前記ＪＦＥＴの前記ソースが前記ＭＯＳＦＥＴの前記ドレインに直接結合され、
前記ＪＦＥＴの前記トップゲートが前記ＪＦＥＴの前記ボトムゲートに結合され、
前記ＪＦＥＴの前記トップゲートが前記ＭＯＳＦＥＴの前記ゲートと独立である、
電子回路。