(57)【要約】【課題】低速から高速まで転送レートが変化しても、制御ループの応答時間とデータビットの数をほぼ一定にすることで、高速時にすばやい応答を可能にする。【解決手段】データ信号入力部１と、クロック信号入力部２と、データ信号入力部より入力されるデータ信号が入力される可変型イコライザ３と、可変型イコライザより出力されるデータ信号の遷移時間を測定する遷移時間測定器４とを備え、遷移時間測定器の出力信号に基づき可変型イコライザの特性を制御するイコライザ制御ループが構成される。さらに、クロック信号入力部より入力されるクロック信号の周波数に応じて制御ループの応答特性を制御する制御回路５を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ信号入力部と、
クロック信号入力部と、
前記データ信号入力部より入力されるデータ信号が入力される可変型イコライザと、
前記可変型イコライザより出力されるデータ信号の遷移時間を測定する遷移時間測定器とを備え、
前記遷移時間測定器の出力信号に基づき前記可変型イコライザの特性を制御するよう制御ループが構成された適応型イコライザにおいて、
前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備えたことを特徴とする適応型イコライザ。
【請求項２】
各々データ信号を入力可能な第１から第ｎ（ｎは整数）のデータ信号入力部と、
クロック信号入力部と、
前記第１から第ｎのデータ信号入力部より入力される各データ信号が、それぞれ入力される第１から第ｎの可変型イコライザと、
前記第１の可変型イコライザより出力されるデータ信号の遷移時間を測定する遷移時間測定器とを備え、
前記遷移時間測定器の出力信号に基づき前記第１から第ｎの可変型イコライザを制御するよう制御ループが構成された適応型イコライザにおいて、
前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備えたことを特徴とする適応型イコライザ。
【請求項３】
各々データ信号を入力可能な第１から第ｎ（ｎは整数）のデータ信号入力部と、
クロック信号入力部と、
前記第１から第ｎのデータ信号入力部より入力される各データ信号が、各々入力される第１から第ｎの可変型イコライザと、
前記第１から第ｎの可変型イコライザより出力される各データ信号の遷移時間を各々測定する第１から第ｎの遷移時間測定器とを備え、
前記第１から第ｎの遷移時間測定器の出力信号から作成された制御信号に基づき前記第１から第ｎの可変型イコライザを同時に制御するよう制御ループが構成された適応型イコライザにおいて、
前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備えたことを特徴とする適応型イコライザ。
【請求項４】
前記制御回路の伝達関数が、前記クロック信号の周波数に応じて出力の大きさが変化する電流源により制御される請求項１から３のいずれか１項に記載の適応型イコライザ。
【請求項５】
前記制御回路の伝達関数が、前記クロック信号の周波数に応じて出力の大きさが変化する電圧源により制御される請求項１から３のいずれか１項に記載の適応型イコライザ。
【請求項６】
前記制御回路の伝達関数が、前記クロック信号の周波数に応じて変化する論理回路を備えた請求項１から３のいずれか１項に記載の適応型イコライザ。
【請求項７】
前記可変型イコライザは、イコライズ量が離散的に可変である請求項１から３のいずれか１項に記載の適応型イコライザ。
【請求項８】
前記論理回路がデジタルフィルタである請求項６または７に記載の適応型イコライザ。
【請求項９】
前記制御ループ内にアナログーデジタル変換器又はデジタル−アナログ変換器を備えた請求項６または７に記載の適応型イコライザ。
【請求項１０】
前記制御回路は、前記第１から第ｎの遷移時間測定器の出力信号の平均値、最大値、および最小値のいずれかを前記制御信号とする請求項３に記載の適応型イコライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルベースバンド伝送通信の受信機等に用いられるケーブルイコライザに関し、特に、ＨＤＭＩ（High Definition Multimedia Interface）に適したアダプティブ（適応型）ケーブルイコライザに関するものである。
【背景技術】
【０００２】
近年、デジタルテレビやＤＶＤ（デジタル多用途ディスク）機器の間を、高速のデジタルベースバンド通信で接続する、ＨＤＭＩが普及し始めている。ＨＤＭＩとは、差動電流モードのデジタルベースバンド伝送方法の一つであるＴＭＤＳ（Transition Minimized Differential Signalising）を使用して行う通信で、主に３本のＴＭＤＳデータラインと１本のＴＭＤＳクロックラインにより通信が行われ、おおよそ２００Ｍｂｐｓ〜３Ｇｂｐｓのデータ転送レートの通信が可能である。
【０００３】
ＨＤＭＩの送信側（トランスミッタ）は、パラレルデータとそれに同期するクロックから、シリアライザによりパラレルルデータをシリアルデータに変換して、シリアルデータをＴＭＤＳデータラインに、クロックをＴＭＤＳクロックラインに同時に送出する。クロックの転送レートは、シリアルデータの１０分の１になるよう規格化されている。ＨＤＭＩの受信側（レシーバ）では、ＴＭＤＳクロックを基準にＣＤＲ（Clock Data recovery）によるデシリアライザによって、ＴＭＤＳデータをパラレルデータに変換し、データの復調を行う。
【０００４】
従来、ＨＤＭＩ規格は、２４ビットのピクセルデータを１．５Ｇｐｐｓまでのデータ転送レートで通信する規格（Ｖｅｒ１．２）であったが、２００６年に最大で４８ビットのピクセルデータを３Ｇｂｐｓで通信可能な規格（Ｖｅｒ１．３）が策定された。
【０００５】
上述のような、データ転送レートの高速化に伴って、受信側にイコライズ量を可変可能なケーブルイコライザを備え、受信状況に応じてイコライザのイコライズ量を自動調整するアダプティブ（適応型）イコイラザを採用することで、通信可能なケーブルの長さを、おおよそ３０メートル近くまで伸ばす技術が提案されている。
【０００６】
以下に、特許文献１、２および非特許文献１に開示された適応型イコライザの技術について説明する。デジタルベースバンド伝送では、ケーブル長が長くなるに伴いケーブルの周波数に対する減衰特性が劣化することはよく知られており、送信側より送信されたデータは振幅が小さくなるだけでなく、データのＨからＬあるいはＬからＨの遷移時間が長くなる。データが変化するスルーレートが低下すると、ＣＤＲでデータを分離するさい、データのジッターが大きくなりＢＥＲ（Bit Error Rate）が急速に悪化する。
【０００７】
一般に、データ信号の遷移時間の特性はアイパターンにより評価され、ケーブル長が長くなるにつれアイの開口がつぶれてくる。そこで、特許文献１、２および非特許文献１に記載の技術では、図９に示すような適応型ケーブルイコライザを受信側に設置し、受信データのＨからＬあるいはＬからＨの遷移時間を測定して可変型イコライザのイコライザ量を制御し、アイを開口するように制御をして通信品質を確保する。
【０００８】
図９の適応型ケーブルイコライザにおいて、１はデータ信号入力部、２はクロック信号入力部である。データ信号入力部１より入力されるデータ信号は可変型イコライザ３に入力され、可変型イコライザ３より出力されるデータ信号は遷移時間測定器４に入力されて、データ信号の遷移時間が測定される。遷移時間測定器４の出力信号が積分器１５により処理されて制御信号となり、制御信号により可変型イコライザ３を制御することで、制御ループが構成される。
【０００９】
可変型イコライザ３は、微分器６、ゲイン可変アンプ７、および加算器８で構成される。ゲイン可変アンプ７のゲインが、積分器１５の出力信号（制御信号）に応じて変化することにより、可変型イコライザ３の特性が変化する。
【００１０】
遷移時間測定器４は、量子化器（コンパレータ）９、ハイパスフィルタなどで構成され量子化器９の入力信号と出力信号が入力される微分器１０ａ、１０ｂ、微分器１０ａ、１０ｂの微分信号を全波整流する全波整流器１１ａ、１１ｂ、および全波整流器１１ａ、１１ｂの出力信号が入力される引き算器１２から構成される。引き算器１２の出力信号は、容量１６、抵抗１７を含むローパスフィルタなどで構成された積分器１５に入力される。積分器１５より出力される制御信号により、可変型イコライザ３は、量子化器９の入力信号と出力信号の遷移時間が同じになるよう制御される。
【００１１】
図１０に、図９の適応型ケーブルイコライザの各部における信号波形を示す。ａ）は量子化器９の入力信号、ｂ）は同出力信号であり、各々微分器１０ａ、１０ｂに入力される。微分器１０ａ、１０ｂの出力では、ＨからＬあるいはＬからＨの遷移時間の傾きが、各々、微分波形ｃ）およびｄ）の微分信号として出力される。微分信号ｃ）、ｄ）は、全波整流器１１ａ、１１ｂによりｅ）およびｆ）の信号に全波整流される。引き算器１２は全波整流信号ｅ）、ｆ）を引き算した信号ｇ）を積分器１５に入力する。積分器１５から出力される積分器出力ｈ）は制御信号として可変型イコライザ３に入力され、量子化器９の入力信号と出力信号の遷移時間が同じになるよう制御が行われる。ｉ）はクロック信号を示す。
【００１２】
特許文献１、２および非特許文献１に開示された技術では、この方法により、ケーブル長が長くなっても通信品質を確保することが可能である。
【特許文献１】米国特許第６８１９１６６号明細書
【特許文献２】米国特許第６５８４１５１号明細書
【非特許文献１】ISSCC1996 SESSION10 PAPER FA10.7 An Adaptive Cable Equalizer for Serial Digital Video Rate to 400Mb/s
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の適応型イコライザでは、制御ループの応答時間が主に積分器１５の時定数によって決定され、かつ制御ループの応答時間が固定である。そのために、制御ループが安定するまでに必要な時間と、転送データのデータビット数の関係が一定ではないという問題があった。
【００１４】
ＨＤＭＩのデータビット列は、ＣＤＲのために０又は１が連続しないよう変調されているので、データの周波数成分の分布は１０１０から、１００・・・・０１までおおよそ２０倍の周波数分布を持っている。さらに、ディスプレイフォーマットに合わせて、データ転送レートをおおよそ２００Ｍｂｐｓから３Ｇｂｐｓまで可変できることが必要である。
【００１５】
したがって、積分器１５の時定数が固定の場合、図１１に示すように設定される必要がある。図１１の（Ａ）、（Ｂ）に示す波形ｇ）、ｈ）、ｉ）は、図１０における波形ｇ）、ｈ）、ｉ）に対応する。図１１（Ａ）はデータ転送レートが低速の場合、図１１（Ｂ）はデータ転送レートが高速の場合を示す。積分器１５の時定数は、引き算器１２のデータ転送レートのピーク検波が、最低転送レートでも可能になるよう、最低転送レートのおおよそ２０分の１より十分長く設定する必要がある。積分器１５の時定数が十分長く設定されていない場合、図１０（Ａ）の積分器出力ｈ）に示すように、積分器の応答が不十分になる。
【００１６】
一方、この条件をみたすように積分器１５の時定数を設定した場合、最高転送レート時には、適応型イコライザの制御ループの応答が安定するまでに必要なデータビット数が非常に多くなってしまうという課題があった。さらに、積分器１５の時定数は容量により設定される場合が多く、上記条件を満たす応答時間を得るため容量値は非常に大きくなり、半導体装置への内蔵も困難になる。
【００１７】
本発明は、上記課題を解決し、転送レートに従って制御ループの応答時間が変化することを可能にし、低速から高速まで転送レートが変化しても、制御ループの応答時間とデータビットの数をほぼ一定にすることで、高速時にすばやい応答を可能にした、適応型ケーブルイコライザを提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明の第１の構成の適応型ケーブルイコライザは、データ信号入力部と、クロック信号入力部と、前記データ信号入力部より入力されるデータ信号が入力される可変型イコライザと、前記可変型イコライザより出力されるデータ信号の遷移時間を測定する遷移時間測定器とを備え、前記遷移時間測定器の出力信号に基づき前記可変型イコライザの特性を制御するよう制御ループが構成され、さらに、前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備える。
【００１９】
また、本発明の第２の構成の適応型ケーブルイコライザは、各々データ信号を入力可能な第１から第ｎ（ｎは整数）のデータ信号入力部と、クロック信号入力部と、前記第１から第ｎのデータ信号入力部より入力される各データ信号が、それぞれ入力される第１から第ｎの可変型イコライザと、前記第１の可変型イコライザより出力されるデータ信号の遷移時間を測定する遷移時間測定器とを備え、前記遷移時間測定器の出力信号に基づき前記第１から第ｎの可変型イコライザを制御するよう制御ループが構成され、さらに、前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備える。
【００２０】
また、本発明の第３の構成の適応型ケーブルイコライザは、各々データ信号を入力可能な第１から第ｎ（ｎは整数）のデータ信号入力部と、クロック信号入力部と、前記第１から第ｎのデータ信号入力部より入力される各データ信号が、各々入力される第１から第ｎの可変型イコライザと、前記第１から第ｎの可変型イコライザより出力される各データ信号の遷移時間を各々測定する第１から第ｎの遷移時間測定器とを備え、前記第１から第ｎの遷移時間測定器の出力信号から作成された制御信号に基づき前記第１から第ｎの可変型イコライザを同時に制御するよう制御ループが構成され、さらに、前記クロック信号入力部より入力されるクロック信号の周波数に応じて前記制御ループの応答特性を制御する制御回路を備える。
【発明の効果】
【００２１】
本発明の適応型ケーブルイコライザによれば、データ信号の基準となるクロック信号に応じて、制御ループの応答時間を制御することを可能にすることで、低速から高速まで転送レートが変化しても、制御ループの応答時間とデータビットの数をほぼ一定にすることが可能になる。
【発明を実施するための最良の形態】
【００２２】
本発明のいずれかの構成の適応型イコライザにおいて、前記制御回路の伝達関数が、前記クロック信号の周波数に応じて出力の大きさが変化する電流源により制御される構成とすることができる。
【００２３】
あるいは、前記制御回路の伝達関数が、前記クロック信号の周波数に応じて出力の大きさが変化する電圧源により制御される構成とすることができる。
【００２４】
あるいは、前記制御回路の伝達関数が、前記クロック信号の周波数に応じて変化する論理回路を備えた構成とすることができる。
【００２５】
また、前記可変型イコライザは、イコライズ量が離散的に可変である構成とすることができる。
【００２６】
また、前記論理回路がデジタルフィルタである構成とすることができる。
【００２７】
また、前記制御ループ内にアナログーデジタル変換器又はデジタル−アナログ変換器を備えた構成とすることができる。
【００２８】
また、第３の構成の適応型イコライザにおいて、前記制御回路は、前記第１から第ｎの遷移時間測定器の出力信号の平均値、最大値、および最小値のいずれかを前記制御信号とすることができる。
【００２９】
以下、本発明の実施形態における適応型ケーブルイコライザについて、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１に、第１の実施形態における適応型ケーブルイコライザを示す。図９に示した従来例の適応型ケーブルイコライザの場合と同一の要素については、同一の参照符号を付して説明の繰り返しを省略する。
【００３１】
実施形態における適応型ケーブルイコライザの構成は、基本的には図９に示した従来例と同様であり、データ信号入力部１より入力されるデータ信号は可変型イコライザ３に入力され、可変型イコライザ３より出力されるデータ信号は遷移時間測定器４に入力されて、データ信号の遷移時間が測定される。遷移時間測定器４の出力信号が積分器１３により処理されて制御信号ｈとなり、制御信号ｈにより可変型イコライザ３を制御することで、制御ループが構成される。
【００３２】
本実施形態では、図９の適応型ケーブルイコライザの積分器１５に替えて、応答時間制御回路５が設けられている。応答時間制御回路５は、積分器１３と、分周器１４から構成される。積分器１３は、基本的な機能は図９の積分器１５と同様である。積分器１３には、クロック信号入力部２より入力されるクロック信号ｉが、分周器１４を通った後に入力される。積分器１３は、入力されるクロック信号ｉに応じて応答時間が変化する。
【００３３】
ＨＤＭＩでは、クロック信号ｉはデータ転送レートの１０分の１の周波数で送信されることが規格化されている。したがって、クロック信号ｉの周波数に応じて積分器１３の応答時間を制御することで、データ転送レートを可変しても、制御ループの応答時間をデータ信号のデータビット数に対して一定に保持することが可能になる。
【００３４】
図２を参照して、本実施形態の適応型ケーブルイコライザにおいて、データ転送レートを可変した場合の、応答時間制御回路５における積分器出力の動作を説明する。図２（Ａ）、（Ｂ）に示す波形ｇ）、ｈ）、ｉ）は、図１０における波形ｇ）、ｈ）、ｉ）に対応する。本実施形態の適応型ケーブルイコライザでは、データ転送レートが変化するとともに積分器の応答時間が変化するため、図２（Ａ）、（Ｂ）に示すように、データ信号のビット数に対する応答時間を一定にすることが可能である。図３に、本実施形態の適応型ケーブルイコライザにおける可変型イコライザ３の特性の一例を示す。
【００３５】
図３における各波形は各々、図１の可変型イコライザ３を制御する制御信号ｈを変化させた際に可変型イコライザ３の周波数−ゲイン特性が変化する一例を示している。信号の伝送路であるケーブルは、高周波になればなるほど減衰量が大きくなる周波数特性を持っており、一般的にケーブルは、長くなればなるほど高周波成分の減衰量が大きくなる特徴がある。ケーブルイコライザとは、ケーブルの周波数特性とは逆に入力信号の低周波成分より高周波成分のゲイン（増幅率）を大きくすることでケーブルによる高周波成分の劣化を補正し、受信信号を送信側で送信された波形に等しい状態にするものである。本実施形態で使われる図１の可変型イコライザ３は、ケーブル長による高周波成分の劣化量に応じて、制御信号により高周波成分のゲインを調整することが可能であり、微分器６と、制御信号ｈで制御されるゲイン可変アンプ７と、加算器８で構成される。ゲイン可変アンプ7の増幅率をＡとすると、その伝達関数は、１＋Ａ＊Ｓとなり、図３の周波数特性を持った可変型イコライザとすることができる。
【００３６】
図４に、応答時間制御回路５の具体的な構成例を示す。図４の構成では、応答時間制御回路５が、周波数−電流変換回路１８を有する。周波数−電流変換回路１８が分周器１４から供給されるクロック周波数に応じて発生する電流により、応答時間制御回路５の伝達関数が制御され、クロック周波数に応じた応答時間の制御が可能になる。
【００３７】
図５に、応答時間制御回路５の他の具体的な構成例を示す。図５の構成では、応答時間制御回路５が、周波数−電圧変換回路１９および電圧可変容量２０を有する。周波数−電圧変換回路１９が分周器１４から供給されるクロック周波数に応じて発生する電圧が、電圧可変容量２０に印加されて応答時間制御回路５の伝達関数が制御され、クロック周波数に応じた応答時間の制御が可能になる。
【００３８】
図６に、応答時間制御回路５の更に他の具体的な構成例を示す。図６の構成では、応答時間制御回路５が、積分器を構成するために、アナログ−デジタル変換回路２１、デジタルフィルタ２２、デジタルーアナログ変換回路２３を有する。デジタルフィルタ２２などの論理回路は、クロック信号ｉを基準に動作する。したがって、応答時間制御回路５の応答時間はクロック信号の周波数と連動し、応答時間が制御可能である。
【００３９】
また、図６の構成では、応答時間制御回路５の応答時間を設定する容量が不要であり、デジタル回路で構成されるため、全ての回路を半導体装置に内蔵することも容易である。
【００４０】
なお、本実施形態の適応型ケーブルイコライザにおいて、可変型イコライザ３は、イコライズ量が離散的に可変である構成とすることができる。
【００４１】
（第２の実施形態）
図７に、第２の実施形態における適応型ケーブルイコライザのブロック図を示す。本実施形態のケーブルイコライザは、複数（図では３個）のシリアルデータ信号入力部１ａ〜１ｃを有し、それぞれに可変型イコライザ３ａ〜３ｃ、および量子化器９ａ〜９ｃが設置される。
【００４２】
本実施形態では、１つのシリアルデータ信号入力部１ａから入力されるシリアルデータ信号のに対してのみ、遷移時間測定器４を設置する。応答時間制御回路５の出力信号は、複数の可変型イコライザ３ａ〜３ｃを同時に制御するように供給される。
【００４３】
ＨＤＭＩでは、主に３本のシリアルデータ信号と１本のクロック信号が束になったケーブルを用いる。３本のデータ信号のケーブルの特性はほぼ一致している。したがって、１つのデータ信号の制御ループにより設定さるイコライズ量を、他の信号に適用することにより、実用上満足できる性能を得ることができる。
【００４４】
（第３の実施形態）
図８に、第３の実施形態における適応型ケーブルイコライザのブロック図を示す。図７の第２の実施形態における適応型ケーブルイコライザの場合と同一の要素については、同一の参照符号を付して、説明の繰り返しを省略する。
【００４５】
本実施形態のケーブルイコライザでは、複数の全てのシリアルデータ信号入力部１ａ〜１ｃに対して、それぞれ遷移時間測定器４ａ〜４ｃが設置される。遷移時間測定器４ａ〜４ｃによる測定結果は、単一の応答時間制御回路５ａに入力される。応答時間制御回路５ａでは、複数の遷移時間測定器４ａ〜４ｃにおける測定値の平均、最大値、あるいは最小値と、クロック信号より、制御ループの応答時間を設定し、複数の可変型イコライザ３ａ〜３ｃを同時に制御する。
【００４６】
ＨＤＭＩの３本のデータ信号と１本のクロック信号が束になったケーブルでは、３本の通信状況はほぼ一致していると考えられるが、ある程度のバラツキを持っていると考えられる。本実施形態の適応型ケーブルイコライザでは、そのバラツキを応答時間制御回路５ａにおいて吸収し、３本のデータ信号が良好な通信品質を確保することを可能にする。
【産業上の利用可能性】
【００４７】
本発明の適応型ケーブルイコライザは、低速から高速まで転送レートが変化しても、制御ループの応答時間とデータビットの数をほぼ一定にすることで、高速時にすばやい応答を可能にするものであり、ＨＤＭＩのように基準クロックとデータ信号が同時に送信される、デジタルベースバンド伝送システムの通信品質を向上し、より長いケーブル長でのデータ伝送を可能にするために有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態における適応型ケーブルイコライザのブロック図
【図２】同適応型ケーブルイコライザの積分器出力とデータ転送レートとの関連を説明する図
【図３】同適応型ケーブルイコライザにおける可変型イコライザの特性の一例を示す図
【図４】同適応型ケーブルイコライザの具体的な構成例を示すブロック図
【図５】同適応型ケーブルイコライザの他の具体的な構成例を示すブロック図
【図６】同適応型ケーブルイコライザの更に他の具体的な構成例を示すブロック図
【図７】本発明の第２の実施形態における適応型ケーブルイコライザのブロック図
【図８】本発明の第３の実施形態における適応型ケーブルイコライザのブロック図
【図９】従来の適応型ケーブルイコライザのブロック図
【図１０】従来例の動作を説明する図
【図１１】従来例の適応型ケーブルイコライザの積分器出力とデータ転送レートとの関連を説明する図
【符号の説明】
【００４９】
１、１ａ〜１ｃ  データ信号入力部
２    クロック信号入力部
３、３ａ〜３ｃ  可変型イコライザ
４、４ａ〜４ｃ  遷移時間測定器
５、５ａ    応答時間制御回路
６  微分器
７  ゲイン可変アンプ
８  加算器
９、９ａ〜９ｃ  量子化器（コンパレータ）
１０ａ、１０ｂ  微分器
１１ａ、１１ｂ  全波整流器
１２  引き算器
１３  積分器
１４  分周器
１５  積分器
１６  容量
１７  抵抗
１８  周波数−電流変換器
１９  周波数−電圧変換器
２０  電圧可変容量
２１  アナログーデジタル変換器
２２  デジタルフィルタ
２３  デジタル−アナログ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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