【手続補正書】
【提出日】平成25年10月9日(2013.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のメモリから、少なくとも１つの結合値に基づいて格納されたコンテキスト情報を読み出すステップと、
第２のメモリから、上記少なくとも１つの結合値をマッチングさせる動作値を読み出すステップと、
第１のプロセッサによって、上記コンテキスト情報及び上記動作値を複数のマイクロエンジンの少なくとも１つに対して送信してニューロンとして上記少なくとも１つのマイクロエンジンを構成するステップと、
上記少なくとも１つのマイクロエンジンにおいて、上記ニューロンの出力を示す値を発生するステップとを含むことを特徴とする方法。
【請求項２】
上記第１のメモリから読み出すステップはさらに、
上記複数のマイクロエンジンにおいて実装されたニューロンに対する結合値に基づいて、メモリ内に順次格納された上記コンテキスト情報を含むデータ構造を読み出すステップを含むことを特徴とする請求項１記載の方法。
【請求項３】
上記データ構造は、複数のブロックを含み、
上記複数のブロックのそれぞれは、
上記ニューロンにおける実行を定義するタイプと、
上記少なくとも１つの結合値を含む上記コンテキスト情報が格納された上記第１のメモリ内のロケーションを示す第１のアドレスと、
上記動作値が格納された上記第２のメモリ内のロケーションを示す第２のアドレスとを含むことを特徴とする請求項１記載の方法。
【請求項４】
上記データ構造は、複数のシーケンシャルブロックを含み、
上記複数のシーケンシャルブロックのそれぞれは、
結合値と、
上記複数のマイクロエンジンの１つにおいて実装された対応するニューロンを定義するニューロンタイプとを含むことを特徴とする請求項１記載の方法。
【請求項５】
上記各シーケンシャルブロックは、上記複数のマイクロエンジンのうちの少なくとも１つに対してパケットとして送信され、
上記複数のマイクロエンジンのそれぞれは、少なくとも１つのプロセッサと少なくとも１つのメモリとを備えたことを特徴とする請求項４記載の方法。
【請求項６】
上記データ構造は、複数のシーケンシャルブロックを含み、
上記各シーケンシャルブロックは、対応するニューロンに対して、ニューロンタイプ及び複数の結合値を含むことを特徴とする請求項１記載の方法。
【請求項７】
上記第１のプロセッサは、上記第１のメモリからの読み出すステップを可能とするために、上記第１のメモリに対して結合されたことを特徴とする請求項１記載の方法。
【請求項８】
上記発生するステップは、上記少なくとも１つのマイクロエンジンにおいて、上記第１のメモリ及び上記第２のメモリにアクセスすることなしに、上記コンテキスト情報及び上記動作値に基づいて上記値を発生して追加的なコンテキスト情報を取得するステップを含むことを特徴とする請求項１記載の方法。
【請求項９】
上記第１のメモリ及び上記第２のメモリは、集積回路の同一のメモリ内に実装されたことを特徴とする請求項１記載の方法。
【請求項１０】
上記値を、少なくとも上記第２のメモリに送信するステップをさらに含んだことを特徴とする請求項１記載の方法。
【請求項１１】
少なくとも１つの結合値に基づいて格納されたコンテキスト情報を含む第１のメモリと、
上記少なくとも１つの結合値をマッチングさせる動作値を含む第２のメモリと、
上記第１のメモリから読み出された上記コンテキスト情報と、上記第２のメモリから読み出された上記動作値とを送信するように構成された第１のプロセッサと、
上記第１のメモリから読み出された上記コンテキスト情報と、上記第２のメモリから読み出された上記動作値とを受信して少なくとも１つのニューロンのセットの出力を示す少なくとも１つの値を発生するように構成された少なくとも１つの第２のセットのプロセッサとを備えたことを特徴とする装置。
【請求項１２】
上記第１のメモリはさらに、
上記第２のセットのプロセッサにおいて実装された上記少なくとも１つのニューロンのセットに対する結合値に基づいてメモリ内に順次格納された上記コンテキスト情報を含むデータ構造を備えたことを特徴とする請求項１１記載の装置。
【請求項１３】
上記データ構造は、複数のブロックを含み、
上記複数のブロックのそれぞれは、
ニューロンタイプと、
上記コンテキスト情報が格納された上記第１のメモリ内のロケーションを示す第１のアドレスと、
上記動作値が格納された上記第２のメモリ内のロケーションを示す第２のアドレスとを含むことを特徴とする請求項１１記載の装置。
【請求項１４】
少なくとも１つのプログラマブルプロセッサによって実行されるときに上記少なくとも１つのプログラマブルプロセッサが、
第１のメモリから、少なくとも１つの結合値に基づいて格納されたコンテキスト情報を読み出すステップと、
第２のメモリから、少なくとも１つの結合値とマッチングさせる動作値を読み出すステップと、
第１のプロセッサによって、上記コンテキスト情報及び上記動作値を複数のマイクロエンジンの少なくとも１つに対して送信してニューロンとして上記少なくとも１つのマイクロエンジンを構成するステップと、
上記少なくとも１つのマイクロエンジンにおいて、上記ニューロンの出力を示す値を発生するステップとを含む動作を実行することができる命令を格納する機械可読媒体。
【請求項１５】
上記第１のメモリから読み出すステップはさらに、
上記複数のマイクロエンジンにおいて実装されたニューロンに対する結合値に基づいて、メモリ内に順次格納された上記コンテキスト情報を含むデータ構造を読み出すステップを含むことを特徴とする請求項１４記載の機械可読媒体。
【請求項１６】
上記データ構造は、複数のブロックを含み、
上記複数のブロックのそれぞれは、上記ニューロンにおける実行を定義するタイプと、
上記少なくとも１つの結合値を含む上記コンテキスト情報が格納された上記第１のメモリ内のロケーションを示す第１のアドレスと、
上記動作値が格納された上記第２のメモリ内のロケーションを示す第２のアドレスとを含むことを特徴とする請求項１４記載の機械可読媒体。
【請求項１７】
各ブロックがニューロンに対する少なくとも１つの結合値と上記ニューロンのタイプを示す情報とを含むブロック内に格納されたコンテキスト情報を含む第１のメモリと、
上記第１のメモリをインターフェースし、上記第１のメモリから読み出すこと及び上記第１のメモリに対して書き込むことのうちの少なくとも１つを制御するメモリコントローラと、
上記コンテキスト情報を転送し、さらに上記メモリコントローラ及び上記第１のメモリからの上記コンテキスト情報を受信するように構成された第１のプロセッサと、
上記第１のプロセッサによって転送された上記コンテキスト情報を受信し、複数の動作値のうちの少なくとも１つを上記少なくとも１つの結合値とマッチングさせ、上記マッチングする上記複数の動作値の少なくとも１つをフェッチし、上記フェッチされた上記複数の動作値の少なくとも１つ及び上記少なくとも１つの結合値を転送するように構成されたインターフェースと、
上記転送された上記複数の動作値の少なくとも１つと上記少なくとも１つの結合値とを受信し、少なくとも１つのセットのニューロンとして構成された少なくとも１つの第２のセットのプロセッサの出力を示す少なくとも１つの値を発生するように構成された上記少なくとも１つの第２のセットのプロセッサとを備えたことを特徴とする装置。
【請求項１８】
少なくとも１つのプログラマブルプロセッサによって実行されるときに上記少なくとも１つのプログラマブルプロセッサが、
第１のメモリから、各ブロックがニューロンに対する少なくとも１つの結合値及び上記ニューロンのタイプを示す情報を含むブロック内に格納されたコンテキスト情報を読み出すステップと、
上記第１のメモリをインターフェースするメモリコントローラにおいて、上記第１のメモリから読み出すこと及び上記第１のメモリに書き込むことのうちの少なくとも１つを制御するステップと、
上記コンテキスト情報をインターフェースに転送するように構成された第１のプロセッサにおいて、上記第１のメモリコントローラ及び上記第１のメモリから上記コンテキスト情報を受信するステップと、
上記インターフェースにおいて、上記第１のプロセッサによって転送された上記コンテキスト情報を受信するステップと、
上記インターフェースにおいて、複数の動作値の少なくとも１つを上記少なくとも１つの結合値とマッチングさせるステップと、
上記インターフェースにおいて、上記マッチングする複数の動作値の少なくとも１つをフェッチするステップと、
上記インターフェースにおいて、上記フェッチされた複数の動作値の少なくとも１つ及び上記少なくとも１つの結合値を転送するステップと、
１つもしくはそれ以上の第２のセットのプロセッサにおいて、上記転送された複数の動作値のうちの少なくとも１つ及び上記転送された少なくとも１つの結合値を受信するステップと、
上記１つもしくはそれ以上の第２のセットのプロセッサにおいて、出力を発生するステップとを含む動作を実行することができる命令を格納する機械可読媒体。
【請求項１９】
第１のメモリから、各ブロックがニューロンに対する少なくとも１つの結合値及び上記ニューロンのタイプを示す情報を含むブロック内に格納されたコンテキスト情報を読み出すステップと、
上記第１のメモリをインターフェースするメモリコントローラにおいて、上記第１のメモリから読み出すこと及び上記第１のメモリに書き込むことのうちの少なくとも１つを制御するステップと、
上記コンテキスト情報をインターフェースに転送するように構成された第１のプロセッサにおいて、上記第１のメモリコントローラ及び上記第１のメモリから上記コンテキスト情報を受信するステップと、
上記インターフェースにおいて、上記第１のプロセッサによって転送された上記コンテキスト情報を受信するステップと、
上記インターフェースにおいて、複数の動作値のうちの少なくとも１つを上記少なくとも１つの結合値とマッチングさせるステップと、
上記インターフェースにおいて、上記マッチングする複数の動作値のうちの少なくとも１つをフェッチするステップと、
上記インターフェースにおいて、上記フェッチされた複数の動作値のうちの少なくとも１つ及び上記少なくとも１つの結合値を転送するステップと、
１つもしくはそれ以上の第２のセットのプロセッサにおいて、上記転送された複数の動作値のうちの少なくとも１つ及び上記転送された少なくとも１つの結合値を受信するステップと、
上記１つもしくはそれ以上の第２のセットのプロセッサにおいて、出力を発生するステップとを含むことを特徴とする方法。
【請求項２０】
少なくとも１つの結合値に基づいて格納されたコンテキスト情報を読み出すための手段と、
上記少なくとも１つの結合値をマッチングさせる動作値を読み出すための手段と、
上記コンテキスト情報及び上記動作値を、複数のマイクロエンジンのうちの少なくとも１つに対して送信して上記少なくとも１つのマイクロエンジンをニューロンとして構成するための手段と、
上記ニューロンの出力を示す値を発生するための手段とを備えたことを特徴とする装置。