【手続補正書】
【提出日】平成21年5月15日(2009.5.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】      明細書
【発明の名称】  遊技機
【特許請求の範囲】
【請求項１】
電源基板の他に、遊技機の主制御を司る主基板、遊技媒体の払出に関する制御を司る払出制御基板、遊技機の電飾の発光態様を制御する電飾基板、図柄表示装置を制御する図柄表示基板等を各々独立して設けた遊技機であって、
電源投入時、前記主基板を除く各基板の内、最も立ち上がりの遅い基板が立ち上がるのに要する時間よりも、前記主基板が立ち上がりに要する時間を長くする立ち上がり遅延手段を備え、
前記立ち上がり遅延手段は、主基板のＣＰＵユニットにリセット許可信号を入力するリセット遅延回路から構成され、
前記各基板への電源供給を行っている電源基板からの電圧を監視する電源監視回路に正常な電圧が印加されている場合にのみ、前記リセット遅延回路は所定の遅延時間後に前記主基板のＣＰＵユニットにリセット許可信号を入力することを特徴とする遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパチンコ機又はパチスロ機等の遊技機に関するものであり、詳細には、遊技機の電源投入時に、主基板が最後に立ち上がるようにした遊技機に関するものである。
【０００２】
【従来の技術】
従来、遊技機の一種であるパチンコ機では、電源基板の他に、遊技機の主制御を司る主基板、遊技媒体の払出に関する制御を司る払出制御基板、遊技機の電飾の発光態様を制御する電飾基板、遊技機の音声発生を制御する音基板、図柄表示装置を制御する図柄表示基板等を各々独立して設けたものがあった。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の遊技機では、電源投入時に各基板の立ち上がりまでに要する時間が異なり、主基板はすでに立ち上がっているにも拘わらず、他の基板が立ち上がっていないため、遊技機が正常動作を行わない状態、例えば、正常な払出動作や図柄等の表示が行われずに、電飾又は音声のみ動作する状態が往々にして発生していた。この状態を幾度も繰り返すことは遊技機に搭載された精密機器の故障の原因ともなり、結果、遊技機の寿命を短くすることになるという問題点があった。
【０００４】
本発明は、上記課題を解決するためになされたものであり、電源基板の他に、遊技機の主制御を司る主基板、遊技媒体の払出に関する制御を司る払出制御基板、遊技機の電飾の発光態様を制御する電飾基板、遊技機の音声発生を制御する音基板、図柄表示装置を制御する図柄表示基板等を各々独立して設けた遊技機において、電源投入時に各基板の立ち上がりまでに要する時間が異なる場合に、主基板以外のすべての基板が立ち上がった状態になるまでは、主基板が立ち上がらないようにして、正常な動作を行うことが可能な遊技機を実現することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明の遊技機は、電源基板の他に、遊技機の主制御を司る主基板、遊技媒体の払出に関する制御を司る払出制御基板、遊技機の電飾の発光態様を制御する電飾基板、図柄表示装置を制御する図柄表示基板等を各々独立して設けた遊技機であって、電源投入時、前記主基板を除く各基板の内、最も立ち上がりの遅い基板が立ち上がるのに要する時間よりも、前記主基板が立ち上がりに要する時間を長くする立ち上がり遅延手段を備え、前記立ち上がり遅延手段は、主基板のＣＰＵユニットにリセット許可信号を入力するリセット遅延回路から構成され、前記各基板への電源供給を行っている電源基板からの電圧を監視する電源監視回路に正常な電圧が印加されている場合にのみ、前記リセット遅延回路は所定の遅延時間後に前記主基板のＣＰＵユニットにリセット許可信号を入力することを特徴とする構成となっている。
【０００６】
請求項１に係る発明の遊技機では、各基板への電源供給を行っている電源基板からの電圧を監視する電源監視回路に正常な電圧が印加されている場合にのみ、リセット遅延回路は所定の遅延時間後に主基板のＣＰＵユニットにリセット許可信号を入力して、遊技機の電源投入時に、前記主基板を除く各基板の内、最も立ち上がりの遅い基板が立ち上がるのに要する時間よりも、前記主基板が立ち上がりに要する時間が長くなるように、立ち上がり遅延手段が主基板の立ち上がりを遅延させて、遊技機が正常動作を行うようにすることができる。
【０００７】
【０００８】
【０００９】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１０】
［第１実施例］  本発明の第１実施例であるパチンコ機１についての機械的構成について、図面を参照して説明する。図１はパチンコ機１の正面図である。図１に示すように、パチンコ機１の正面の上半分の部分には、略正方形の遊技盤２が設けられ、遊技盤２には、ガイドレール３で囲まれた略円形の遊技領域４が設けられている。パチンコ機１の遊技盤２の下方部には、図示外の発射機に遊技球を供給し、また、賞品球を受ける上皿５が設けられ、上皿５の直下には、賞品球を受ける下皿６が設けられ、下皿６の右横には、発射ハンドル７が設けられている。
【００１１】
次に、遊技盤２の機械的構成について図２を参照して説明する。図２はパチンコ機１の遊技盤２の正面図である。遊技盤２には、ガイドレール３で囲まれた略円形の遊技領域４が設けられている。遊技領域４の略中央には、液晶画面を備えた特別図柄表示装置８が設けられている。また、特別図柄表示装置８の右上方には電飾風車９が設けられ、左上方にも電飾風車１０が設けられている。さらに、特別図柄表示装置８の右側には普通図柄始動ゲート１１が設けられ、左側にも普通図柄始動ゲート１２が設けられている。
【００１２】
また、特別図柄表示装置８の下側には、特別図柄始動電動役物１５が設けられており、その特別図柄始動電動役物１５の下方には、大入賞口１６が設けられている。さらに、普通図柄始動ゲート１１の下方には、入賞口１９が設けられ、普通図柄始動ゲート１２の下方には、入賞口２０が設けられている。さらに、特別図柄表示装置８の下部には遊技球を暫時載置可能なステージ２１が遊技盤２の表面に対して略垂直に設けられ、特別図柄表示装置８の右肩には遊技球通過口２２が設けられ、特別図柄表示装置８の左肩にも遊技球通過口２３が設けられている。これらの遊技球通過口２２，２３を通過した遊技球が特別図柄表示装置８の内部（ワープゾーン）を通ってステージ２１に現出するようになっている。ステージ２１に現出した遊技球は、ステージ２１の直下に設けられている特別図柄始動電動役物１５に向かって落下するようになっている。
【００１３】
また、特別図柄表示装置８の上方には、普通図柄表示装置２４が設けられており、一桁の数字や一文字のアルファベット等の図柄を表示できるようになっている。さらに、普通図柄表示装置２４の左右には各々２個ずつのＬＥＤから成る特別図柄始動保留部２５が設けられており、特別図柄始動電動役物１５に入賞したいわゆる保留球の数を表示することができる。また、特別図柄表示装置８と普通図柄表示装置２４との間には、４個のＬＥＤから成る普通図柄始動保留部２６が設けられており、この普通図柄始動保留部２６は、普通図柄始動ゲート１１，１２を通過した遊技球のいわゆる保留球数を表示することができる。なお、遊技盤２には、上記以外に、種々の電飾ランプ、風車及び多数の障害釘等が設けられている。
【００１４】
次に、図３を参照して、パチンコ機１の背面の機構について説明する。図３はパチンコ機１の背面図である。図３に示すように、パチンコ機１の背面の下部には、基板ボックス３１が設けられ、基板ボックス３１の上方には、センターカバー３２が設けられている。基板ボックス３１内には、パチンコ機１の主制御を司る主基板４１と、各基板に電源を供給する電源基板４２と、遊技機の音声発生を制御する音基板４３とが設けられている。また、センターカバー３２内には、特別図柄表示装置８を制御する図柄表示基板４４と、遊技球の払出の制御を司る払出制御基板４５と、遊技機の電飾の発光態様を制御する電飾基板４６とが設けられている。また、センターカバー３２の下部には、中継基板４７が設けられている。さらに、センターカバー３２の右横には、賞品球払出装置４９が設けられている。
【００１５】
次に、本実施例のパチンコ機１の電気的回路構成について図４参照して説明する。図４は、パチンコ機１の電気的回路構成を示すブロック図である。パチンコ機１の制御部４０は、主基板４１、電源基板４２、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６、中継基板４７から構成され、主基板４１には、プログラムに従って各種の処理を行うＣＰＵユニット５０が設けられている。このＣＰＵユニット５０には、各種の演算処理を行うＣＰＵ５１、フラグやカウンタ値やデータやプログラム等を記憶するＲＡＭ５２と、制御プログラム及び各種の初期値のデータやテーブルデータ等を記憶したＲＯＭ５３とが設けられており、これらは一つのＬＳＩとして一体にモールディングされている。
【００１６】
また、主基板４１には、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６、中継基板４７等とデータ信号の送受信を行うＩ／Ｏインターフェース５４が設けられている。このＩ／Ｏインターフェース５４には、図示外の遊技場管理用コンピュータにパチンコ機１の情報を出力する出力ポート５５が接続されている。なお、電源基板４２、音基板４３、図柄表示基板４４、払出制御基板４５、及び電飾基板４６には、各々図示外のサブＣＰＵが搭載されて制御回路を構成している。なお、主基板４１はパチンコ機１の主制御を司り、電源基板４２は各基板に直流電流を供給し、音基板４３はパチンコ機１の音声発生を制御し、図柄表示基板４４は特別図柄表示装置８の制御を行い、払出制御基板４５は賞品球払出装置４９の制御を行い、電飾基板４６はパチンコ１の各電飾の発光態様を制御し、中継基板４７は、各センサーの配線の中継を行っている。
【００１７】
ここで、電飾基板４６には、普通図柄始動保留部２６を構成する普通図柄記憶数表示ＬＥＤ５９、特別図柄始動保留部２５を構成する特別図柄記憶数表示ＬＥＤ６０、その他のＬＥＤ６２及び電飾ランプ６３が接続され、また、図柄表示基板４４には特別図柄表示装置８が接続され、また、音基板４３には、スピーカー４８が接続され、また、払出制御基板４５には、賞品球払出装置４９が接続され、さらに、中継基板４７には、普通図柄表示装置２４、大入賞口開放ソレノイド７０、特別図柄始動電動役物開放ソレノイド７１、特別図柄始動電動役物１５に入賞した遊技球を検出する始動口スイッチ７２、普通図柄始動ゲート１１，１２を通過した遊技球を検出する普通図柄作動スイッチ７３、大入賞口１６内のＶゾーンに入賞した遊技球を検出するＶスイッチ７４、大入賞口１６に入賞した遊技球数を計数するためのカウントスイッチ７５、入賞口１９，２０に入賞して図示外の案内通路により入賞球集合部に集められた入賞球を検出する入賞口スイッチ７６とが接続されている。
【００１８】
また、電源基板４２は、主基板４１、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６、中継基板４７に各々接続されて、直流の安定化された電力が供給されるようになっている。なお、主基板４１、音基板４３、払出制御基板４５、電飾基板４６、中継基板４７には、直流１２Ｖが供給され、図柄表示基板４４には、直流５Ｖが供給されるようになっている。さらに、電源基板４２の入力側には、スイッチ７７を介して、交流２４Ｖが供給されている。電源基板４２には、図示外のシリコンダイオードブリッジからなる整流器、電解コンデンサからなる平滑回路、レギュレータＩＣからなる安定化回路等が設けられており、安定化された直流の１２Ｖ及び５Ｖを供給できるようになっている。なお、図４では、特に図示しないが、主基板４１、電源基板４２、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６、中継基板４７は、全て、アースラインで接続されている
【００１９】
次に、本実施例のポイントである電源監視回路７８及びリセット遅延回路７９について図４及び図５を参照して説明する。図５は、電源監視回路７８及びリセット遅延回路７９の具体的な電気的回路構成を示すブロック図である。図４に示すように主基板４１には、電源監視回路７８及びリセット遅延回路７９が設けられている。電源監視回路７８は、図５に示すように、主基板４１、音基板４３、払出制御基板４５、電飾基板４６、及び中継基板４７に供給される直流１２Ｖの電圧値を監視する１２Ｖ電源監視回路７８ａと、図柄表示基板４４に供給される直流５Ｖの電圧値を監視する５Ｖ電源監視回路７８ｂとから構成されている。１２Ｖ電源監視回路７８ａは、主基板４１、音基板４３、払出制御基板４５、電飾基板４６、及び中継基板４７に供給される直流１２Ｖの電圧値を測定して、１２Ｖ以上で有れば、ＯＮの信号を出力し、１２Ｖ未満で有れば、ＯＦＦの信号を出力する。また、５Ｖ電源監視回路７８ｂは、図柄表示基板４４に供給される直流５Ｖの電圧値を測定して、５Ｖ以上で有れば、ＯＮの信号を出力し、５Ｖ未満で有れば、ＯＦＦの信号を出力する。
【００２０】
また、リセット遅延回路７９は、図５に示す分周カウンタ８１及びＡＮＤ回路８２から構成されている。分周カウンタ８１には、電源監視信号入力部８１ａと、クロック入力部８１ｂと、信号出力部８１ｃとが設けられており、この分周カウンタ８１は、分周率を任意に設定可能なフリップフロップ回路から構成されている。本実施例では、クロック入力部８１ｂから入力されたクロックを２２５分周するように設定している。さらに、ＣＰＵ５１には、図５に示すように、水晶発振器から構成されたＯＳＣ回路８０が接続され、このＯＳＣ回路８０から基本クロックの８．１９２ＭＨｚがＣＰＵユニット５０のクロック入力部５０ａに供給されている。そして、基本クロックの８．１９２ＭＨｚが４分周された２．０４８ＭＨｚのクロックが、ＣＰＵユニット５０のクロック出力部５０ｂから出力されて、分周カウンタ８１のクロック入力部８１ｂに入力されている。分周カウンタ８１では、クロック入力部８１ｂに入力された２．０４８ＭＨｚを２２５だけ分周して、０．０６１Ｈｚを得る。そして、この０．０６１Ｈｚの一波長をカウントする時間、すなわち、０．０６１Ｈｚの１周期である１６．４秒の遅延時間を得る。この遅延時間は、以下の式により得られる。
遅延時間＝１／（２．０４８×１０６ ／２２５）
【００２１】
また、分周カウンタ８１の電源監視信号入力部８１ａには、５Ｖ電源監視回路７８ｂが接続されている。分周カウンタ８１では、電源監視信号入力部８１ａに入力される５Ｖ電源監視回路７８ｂからの信号がＯＮ（Ｈｉｇｈ）の場合で、ＣＰＵユニット５０から供給される２．０４８ＭＨｚのクロック信号を２２５分周した周波数の一周期である１６．４秒が経過した後に、信号出力部８１ｃからＯＮ（Ｈｉｇｈ）の信号がＡＮＤ回路８２に出力される。このとき、１２Ｖ電源監視回路７８ａからもＯＮ（Ｈｉｇｈ）の信号が出力されていると、ＡＮＤ回路８２からは、ＯＮ（Ｈｉｇｈ）の信号がＣＰＵユニット５０のリセット許可信号入力部５０ｃに入力される。リセット許可信号入力部５０ｃにＯＮ（Ｈｉｇｈ）の信号が入力されると、ＣＰＵユニット５０では、図４に示す割込リセット回路５７からの２ｍ秒単位のリセット信号に従って、ＲＯＭに記憶された図示外の制御プログラムを実行して、パチンコ機１の制御が行われる。
【００２２】
次に、本実施例のパチンコ機１の作用について説明する。まず、図４に示すスイッチ７７をＯＮ（電源投入）すると、電源基板４２に交流２４Ｖが供給され、電源基板４２から制御部４０、主基板４１、音基板４３、払出制御基板４５、電飾基板４６、中継基板４７へ直流１２Ｖが供給される。また、直流５Ｖが図柄表示基板４４に供給される。ここで、電源監視回路７８を構成する１２Ｖ電源監視回路７８ａは、制御部４０、主基板４１、音基板４３、払出制御基板４５、電飾基板４６、中継基板４７に供給される１２Ｖの直流の電圧値を絶えず測定し、１２Ｖ以上で有ればＯＮ（Ｈｉｇｈ）の信号をＡＮＤ回路８２へ供給し、１２Ｖ未満で有ればＯＦＦ（Ｌｏｗ）の信号をＡＮＤ回路８２へ供給する。また、５Ｖ電源監視回路７８ｂは、図柄表示基板４４に供給される５Ｖの直流の電圧値を絶えず測定し、５Ｖ以上で有ればＯＮ（Ｈｉｇｈ）の信号を分周カウンタ８１の電源監視信号入力部８１ａへ供給し、５Ｖ未満で有ればＯＦＦ（Ｌｏｗ）の信号を分周カウンタ８１の電源監視信号入力部８１ａへ供給する。
【００２３】
ここで、電源監視信号入力部８１ａへ５Ｖ電源監視回路７８ｂからＯＮ（Ｈｉｇｈ）信号が入力されているときに、２．０４８ＭＨｚのクロックが、ＣＰＵユニット５０のクロック出力部５０ｂから出力されて、分周カウンタ８１のクロック入力部８１ｂに入力されると、分周カウンタ８１では、クロック入力部８１ｂに入力された２．０４８ＭＨｚを２２５だけ分周して、０．０６１Ｈｚを得る。そして、この０．０６１Ｈｚの１周期である１６．４秒の遅延時間の経過後に、ＯＮ（Ｈｉｇｔ）の信号をＡＮＤ回路８２へ出力する。ここで、ＡＮＤ回路８２に１２Ｖ電源監視回路７８ａからＯＮ（Ｈｉｇｔ）の信号が入力されていれば、ＡＮＤ回路８２からは、ＯＮ（Ｈｉｇｔ）の信号がＣＰＵユニット５０のリセット許可信号入力部５０ｃに入力されて、ＣＰＵユニット５０では、割込リセット回路５７からの２ｍ秒単位のリセット信号に従って、ＲＯＭ５３に記憶された制御プログラムに従って、パチンコ機１の制御が開始される。
【００２４】
従って、スイッチ７７をＯＮすると、直ちに、電源基板４２から主基板４１、音基板４３、払出制御基板４５、電飾基板４６、中継基板４７へ直流１２Ｖが供給され、また、直流５Ｖが図柄表示基板４４に供給されるが、主基板４１のＣＰＵユニット５０は、リセット遅延回路７９の働きにより、１６．４秒の遅延時間の経過後に、ＯＮ信号（Ｈｉｇｔ信号）がＣＰＵユニット５０のリセット許可信号入力部５０ｃに入力される。その後、ＣＰＵユニット５０では、割込リセット回路５７からの２ｍ秒単位のリセット信号に従って、ＲＯＭ５３に記憶された制御プログラムに従って、パチンコ機１の制御が開始される。
【００２５】
従って、ＣＰＵユニット５０の起動は、スイッチ７７をＯＮしてから、１６．４秒の遅延時間の経過後となるので、その１６．４秒の遅延時間の間に、音基板４３、払出制御基板４５、電飾基板４６、及び図柄表示基板４４の起動が完了する。この１６．４秒の遅延時間は、各基板の内、最も立ち上がりの遅い基板の立ち上がり時間より長くなるように予め設定されているものである。この設定は、分周カウンタ８１を構成するフリップフロップ回路に事前に、各基板の内、最も立ち上がりの遅い基板の立ち上がり時間より長くなるように分周率を設定しておくことにより行われる。本実施例では、クロック入力部８１ｂから入力されたクロックを２２５分周するように設定している。従って、ＣＰＵユニット５０の起動が完了して主基板４１が完全に立ち上がった状態のときには、他の全ての基板が立ち上がった状態になっており、主基板４１から他の基板へコマンド信号を送っても確実に受け付けられて、送信先の基板が立ち上がっていないためにホストからのコマンド信号が受け付けられずにエラーとなることがない。
【００２６】
特に、図柄表示基板４４は、立ち上がりに約１２秒を要する立ち上がりの遅い基板であるために、上記のリセット遅延回路７９で、１６．４秒の遅延時間を設定することにより、ＣＰＵユニット５０の起動が完了して主基板４１が完全に立ち上がった状態のときには、主基板４１から図柄表示基板４４にコマンド信号を送っても当該コマンド信号が受け付けられずにエラーとなることがない。
【００２７】
また、本実施例では、１２Ｖ電源監視回路７８ａ及び５Ｖ電源監視回路７８ｂを採用しているので、各基板に正常な電圧が印加されている場合のみに、リセット遅延回路７９から、所定の遅延時間後にリセット許可信号がＯＮ（Ｈｉｇｈ）として、ＣＰＵユニット５０のリセット許可信号入力部５０ｃに入力されるので、主基板４１以外の他の基板に正しい電圧の直流が供給されずに、他の基板が正しく起動できずにいる場合に、所定の遅延時間が経過して、主基板４１が先に立ち上がってしまうことを防止できる。
【００２８】
ここで、図６に示す図柄表示基板４４の起動シーケンス図を参照して、図柄表示基板４４の起動時間について説明する。図柄表示基板４４は主基板４１に接続されている各基板の中では、最も立ち上がりに時間を要する基板である。図６に示すように、Ｔ１のタイミングでスイッチ７７がＯＮされて、電源が投入されると、図柄表示基板４４に設けられたサブＣＰＵ（図示外）が、ＯＳを起動する。このＯＳの起動では、図柄表示基板４４に設けられたＲＯＭ（図示外）から図柄表示基板４４に設けられたＲＡＭ（図示外）にＯＳのロードを行い、各種初期化及びセルフテストを行う。このＯＳのロード時間に約４秒かかることになる。従って、Ｔ１からＴ２までで、約４秒かかることになる。
【００２９】
次いで、Ｔ２のタイミングでアプリケーションの起動を行う。このアプリケーションの起動では、図柄表示基板４４に設けられたサブＣＰＵ（図示外）が、図柄表示基板４４に設けられたＲＯＭ（図示外）から図柄表示基板４４に設けられたＲＡＭ（図示外）にアプリケーションプログラム及びそのデータのロードを行い、また、各種初期化を行う。この時間に約８秒かかることになる。従って、Ｔ２からＴ３までで、約８秒かかり、電源投入のＴ１からアプリケーションの起動が完了するＴ３までで、約１２秒かかることになる。この約１２秒間は、主基板４１からコマンドを図柄表示基板４４へ送信してもそのコマンドを図柄表示基板４４が無視して受け付けないことになる。
【００３０】
これに対して、本発明の上記第１実施例のように構成すれば、電源投入から主基板４１が立ち上がるまで、１６．４秒かかるので、主基板４１が立ち上がったときには、立ち上がりまで約１２秒かかる図柄表示基板４４は、完全に立ち上がっていることになる。従って、主基板４１からコマンドを図柄表示基板４４へ送信してもそのコマンドを図柄表示基板４４が無視して受け付けないことになることはなく、パチンコ機１にエラーが発生することはない。なお、上記例では、図柄表示基板４４が最も立ち上がりに時間を要するものとして説明したが、立ち上がりに時間を最も要する基板が、他のいずれの基板の場合であっても、主基板４１の立ち上がりをその基板の立ち上がりに要する時間より遅延させれば、上記同様に立ち上がりの遅い基板が主基板４１からのコマンドを無視してエラーが発生することはない。
【００３１】
［第２実施例］  次に、本発明の第２実施例について説明する。第２実施例の機械的構成及び電気的構成は、上記の第１実施例と同様であるが、異なるのは、第１実施例では、立ち上がり遅延手段を主基板４１のみに設けたが、第２実施例では、主基板４１、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６の各サブＣＰＵ（図示外）に、第１実施例と同様の上記立ち上がり遅延手段を設け、各々の基板は立ち上がりに要する時間の長い順に、先に起動されるようにしている点である。なお、中継基板４７は、単に回線の中継をしているのみで、サブＣＰＵ等を備えていないので、立ち上がりに関して問題になることはない。
【００３２】
具体的には、主基板４１には、上記第１実施例と同様に、電源監視回路７８及びリセット遅延回路７９を設け、また、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６の各基板にも、各々電源監視回路７８及びリセット遅延回路７９を設け、各基板のサブＣＰＵ（図示外）の起動を所定時間ずつ遅らせるようにする。このときに、その起動の遅延時間は、立ち上がりに要する時間の長い順に、短い遅延時間を設定しておくようにする。
【００３３】
例えば、図柄表示基板４４の起動時間が最も長く約１２秒、音基板４３の起動時間が約１０秒、電飾基板４６の起動時間が約８秒、払出制御基板４５の起動時間が約６秒、主基板４１の起動時間が約４秒であれば、図柄表示基板４４の起動の遅延時間を０秒、音基板４３の起動の遅延時間を２秒、電飾基板４６の起動の遅延時間を４秒、払出制御基板４５の起動の遅延時間を６秒、主基板４１の起動の遅延時間を１２秒としておけば、電源投入から、約１２秒後には、図柄表示基板４４、音基板４３、電飾基板４６、払出制御基板４５は、同時に立ち上がっており、その４秒後に、主基板４１が立ち上がることになる。従って、主基板４１が立ち上がっているときには、図柄表示基板４４、音基板４３、電飾基板４６、及び払出制御基板４５は立ち上がっており、これらの各基板は、主基板４１からのコマンドを確実に受け付けることができる。よって、立ち上がりの遅い基板が主基板４１からのコマンドを無視してエラーが発生することを防止できる。
【００３４】
なお、上記の第２実施例では、主基板４１、音基板４３、図柄表示基板４４、払出制御基板４５、電飾基板４６の各基板に各々電源監視回路７８及びリセット遅延回路７９を設けたが、代わりに、立ち上がりに要する時間の長い順に、先に各基板に電源を供給する給電開始遅延手段を設けるようにしても良い。
【００３５】
この場合には、例えば、周知のタイマＩＣとリレーを用いて、立ち上がりの遅い基板から先に電源を供給するようにしても良い。たとえば、図柄表示基板４４の起動時間が最も長く約１２秒、音基板４３の起動時間が約１０秒、電飾基板４６の起動時間が約８秒、払出制御基板４５の起動時間が約６秒、主基板４１の起動時間が約４秒であれば、図柄表示基板４４へは、電源ＯＮから直ちに（遅延時間０秒）電源を供給し、音基板４３へは、電源ＯＮから２秒後に電源を供給し、電飾基板４６へは、電源ＯＮから４秒後に電源を供給し、払出制御基板４５へは、電源ＯＮから６秒後に電源を供給し、主基板４１へは、電源ＯＮから１２秒後に電源を供給するように、タイマＩＣの周辺回路を構成しておけば良い。
【００３６】
この場合には、電源投入から、約１２秒後には、図柄表示基板４４、音基板４３、電飾基板４６、払出制御基板４５は、同時に立ち上がっており、その４秒後に、主基板４１が立ち上がることになる。従って、主基板４１が立ち上がっているときには、図柄表示基板４４、音基板４３、電飾基板４６、及び払出制御基板４５は立ち上がっており、これらの各基板は、主基板４１からのコマンドを確実に受け付けることができる。よって、立ち上がりの遅い基板が主基板４１からのコマンドを無視してエラーが発生することを防止できる。
【００３７】
なお、上記第２実施例では、主基板４１以外は、同時に立ち上がりが完了しているように構成したが、立ち上がりの遅い基板から、順次立ち上がりが完了し、最後に、主基板４１が立ち上がるようにしても良い。また、各基板への給電の遅延は、上記タイマＩＣ及びリレーに限られず各種の遅延回路を用いることができることは言うまでもない。また、本発明は、パチンコ機に限られず、パチコン機、パチスロ機等の各種の遊技機に使用可能であることは言うまでもない。
【００３８】
【発明の効果】
以上説明したように請求項１に係る発明の遊技機では、電源基板の他に、遊技機の主制御を司る主基板、遊技媒体の払出に関する制御を司る払出制御基板、遊技機の電飾の発光態様を制御する電飾基板、遊技機の音声発生を制御する音基板、図柄表示装置を制御する図柄表示基板等を各々独立して設けた遊技機において、各基板への電源供給を行っている電源基板からの電圧を監視する電源監視回路に正常な電圧が印加されている場合にのみ、リセット遅延回路は所定の遅延時間後に主基板のＣＰＵユニットにリセット許可信号を入力して、遊技機の電源投入時に、遊技機の主基板を除く各基板の内、最も立ち上がりの遅い基板が立ち上がるのに要する時間よりも、主基板が立ち上がりに要する時間が長くなるように、立ち上がり遅延手段が主基板の立ち上がりを遅延させるので、遊技機が正常動作を行うことができ、故障を防止し遊技機の寿命を長くすることができる。
【００３９】
【図面の簡単な説明】
【図１】
第１実施例のパチンコ機１の正面図である。
【図２】
第１実施例のパチンコ機１の遊技盤２の正面図である。
【図３】
第１実施例のパチンコ機１の背面図である。
【図４】
第１実施例のパチンコ機１の電気的回路のブロック図である。
【図５】
第１実施例のパチンコ機１の電源監視回路７８及びリセット遅延回路７９を示す電気的回路のブロック図である。
【図６】
第１実施例のパチンコ機１の図柄表示基板４４の起動シーケンス図である。
【符号の説明】
１      パチンコ機
２      遊技盤
４      遊技領域
８      特別図柄表示装置
４０      制御部
４１      主基板
４２      電源基板
４３      音基板
４４      図柄表示基板
４５      払出制御基板
４６      電飾基板
４７      中継基板
５０      ＣＰＵユニット
５０ａ    クロック入力部
５０ｂ    クロック出力部
５０ｃ    リセット許可信号入力部
５１      ＣＰＵ
５２      ＲＡＭ
５３      ＲＯＭ
５４      Ｉ／Ｏインターフェース
５５      出力ポート
７７      スイッチ
７８      電源監視回路
７８ａ    １２Ｖ電源監視回路
７８ｂ    ５Ｖ電源監視回路
７９      リセット遅延回路
８０      ＯＳＣ回路
８１      分周カウンタ
８１ａ    電源監視信号入力部
８１ｂ    クロック入力部
８１ｃ    信号出力部
８２      ＡＮＤ回路