(57)【要約】【課題】  校正に要する時間を短縮することのできる半導体試験装置を提供する。【解決手段】  レベルデータ出力手段４０から出力されたレベルデータに校正演算記憶手段１内の補正データが加算され、加算されたデータに対応するレベル電圧ＶＨ，ＶＬがドライバ５を介してＤＵＴに印加され、前記電圧が電圧測定手段３０で測定され、測定された電圧及び前記レベルデータに基づいて前記補正データが演算される半導体試験装置において、ドライバ５から出力される電圧を基準値Ｈ−ＬＩＭ，Ｌ−ＬＩＭと比較するコンパレータ８と、コンパレータ８から出力される信号に基づいて校正実施の可否を判別する判別回路５０とを備えたことを特徴とする。【選択図】  図１
2008267841.tif 000002
【特許請求の範囲】
【請求項１】
レベルデータに対応するレベル電圧がドライバを介してＤＵＴに印加され、電圧測定手段で測定された前記レベル電圧及び前記レベルデータに基づいて前記レベル電圧が校正される複数のピンエレクトロニクスを有する半導体試験装置において、
前記レベル電圧を基準値と比較するコンパレータと、
該コンパレータから出力される信号に基づいて前記校正を行うピンエレクトロニクスを判別する判別手段と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記電圧測定手段で測定された前記レベル電圧と前記レベルデータとの差分から補正データを演算し、前記レベルデータに前記補正データを加算する校正演算記憶手段と、
該校正演算記憶手段から出力される補正レベルデータを変換して前記ドライバのレベル電圧とするＤＡ変換器とを備えたことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記コンパレータとして前記ピンエレクトロニクスのパス／フェイル判定用のコンパレータを用いることを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記電圧測定手段として前記ピンエレクトロニクスの直流電圧電流源を用いる
ことを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記ドライバと前記ＤＵＴの間に接続する第１のリレーと、
該第１のリレーと前記電圧測定手段との間に接続する第２のリレーとを備え
前記判別回路が判別した前記ピンエレクトロニクスの前記第１及び第２のリレーを閉じて前記校正を行うことを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣテスタ等半導体試験装置のピンエレクトロニクスにおけるレベル校正に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験対象（ＤＵＴ）であるＩＣ，ＬＳＩ等に試験信号を与え、ＤＵＴの出力を測定し、ＤＵＴの良否の判定を行うものである。半導体試験装置は、テストヘッド内にドライバ回路とコンパレータ回路の組み合わせからなるピンエレクトロニクス基板を有し、試験信号の出力とＤＵＴの評価が行われる。この場合、ドライバの電圧レベル精度を維持するため、ＤＵＴに印加する電圧レベルを校正する必要がある。
【０００３】
図３は従来の半導体試験装置の構成を示す構成ブロック図である。ｎ枚のピンエレクトロニクス３０１，３０２，・・・３０ｎは同一の構成を有しているので、以下ピンエレクトロニクス３０１を例にとって説明する。レベルデータ出力手段４０は電圧レベルに対応したレベルデータ（データセット）をピンエレクトロニクス３０１に出力する。校正演算記憶手段１は、校正用の補正データとして初期補正データ及び差分補正データを記憶するメモリと、補正データ、レベルデータ、測定電圧データの間で補正／校正演算を行う加減算機能とを有し、レベルデータ出力手段４０から送られるレベルデータに対応して、補正演算された補正レベルデータをデジタル信号バス２に出力する。ＤＡ変換器３，４は、デジタル信号バス２を介して送られるハイレベル用、ローレベル用の補正レベルデータをそれぞれハイレベル電圧ＶＨ、ローレベル電圧ＶＬに変換する。ドライバ５は、ＤＡ変換器３，４から出力される電圧ＶＨ、ＶＬにより設定されたドライブ電圧を、パターンデータＤinに対応して出力電圧Ｖoutとして出力する。出力リレー６は、ドライバ５とＤＵＴの間に接続し、制御信号により開閉される。ＤＣリレー７は、出力リレー６と電圧測定ユニット３０の間に接続し、制御信号により開閉される。テスタコントローラ（以下ＴＳＣと呼ぶ）６０は、レベルデータ出力手段４０、校正演算記憶手段１及び電圧制御ユニット３０に指令を出し、校正処理の制御を行う。
【０００４】
図３の装置の動作を以下に説明する。
試験モードでは、校正演算記憶手段１から出力された校正済みの補正レベルデータは、デジタル信号バス２を経由して、ＤＡ変換器３，４でレベル電圧に変換され、それぞれＶＨ，ＶＬが出力される。レベル電圧ＶＨ，ＶＬはそれぞれドライバ５のＨ側，Ｌ側ドライブ電圧設定入力となり、図４のタイムチャートに示すように、入力パターンデータＤinが“Ｈ”のとき出力電圧ＶoutとしてＶＨが出力され、入力パターンデータＤinが“Ｌ”のときＶＬが出力される。ＴＳＣ６０からの制御信号により出力リレー６が閉じられ、出力電圧Ｖoutは出力リレー６を介してＤＵＴに印加される。
【０００５】
校正モードでは、ＴＳＣ６０からの制御信号によりＤＣリレー７が閉じられ、出力電圧ＶoutはＤＣリレー７を介して電圧制御ユニット３０により測定される。この測定電圧に対応したデータはＴＳＣ６０を介して校正演算記憶手段１に送られ、校正演算記憶手段１内のメモリに記憶された初期補正データとともに、レベルデータ出力手段４０から送られるレベルデータとの差分がとられ（（１）式）、差分補正データとして校正演算記憶手段１内のメモリに記憶される。
レベルデータ−（初期補正データ＋測定電圧データ）＝差分補正データ          （１）
【０００６】
前述の試験モードでは、レベルデータに初期補正データと差分補正データを加算した値が、校正済みの補正レベルデータとして校正演算記憶手段１から出力される。このとき、ピンエレクトロニクス３０１内のＤＡ変換器３，４、ドライバ５、出力リレー６、ＤＣリレー７等による径路誤差は、初期補正データと差分補正データによって相殺されるので、電圧制御ユニット３０により観測されるレベル電圧はレベルデータと等しくなる（（２）式）。
測定電圧
＝レベルデータ＋（初期補正データ＋差分補正データ）−径路誤差
＝レベルデータ                                       （２）
【０００７】
なお、差分補正データの記憶内容は校正モードの都度、書き換えられる。
【０００８】
半導体試験装置のレベル校正に関連する先行技術文献としては次のようなものがある。
【０００９】
【特許文献１】特開平７−２８０８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の装置では、すべてのピンエレクトロニクスについて、リレーの開閉や電圧測定ユニットによる測定を行っていたため、校正に多大な時間を費やしていた。
【００１１】
本発明はこのような課題を解決しようとするもので、校正に要する時間を短縮することのできる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
レベルデータに対応するレベル電圧がドライバを介してＤＵＴに印加され、電圧測定手段で測定された前記レベル電圧及び前記レベルデータに基づいて前記レベル電圧が校正される複数のピンエレクトロニクスを有する半導体試験装置において、
前記レベル電圧を基準値と比較するコンパレータと、
該コンパレータから出力される信号に基づいて前記校正を行うピンエレクトロニクスを判別する判別手段と
を備えたことを特徴とする半導体試験装置。
【００１３】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記電圧測定手段で測定された前記レベル電圧と前記レベルデータとの差分から補正データを演算し、前記レベルデータに前記補正データを加算する校正演算記憶手段と、
該校正演算記憶手段から出力される補正レベルデータを変換して前記ドライバのレベル電圧とするＤＡ変換器とを備えたことを特徴とする。
【００１４】
請求項３記載の発明は、
請求項１記載の半導体試験装置において、
前記コンパレータとして前記ピンエレクトロニクスのパス／フェイル判定用のコンパレータを用いることを特徴とする。
【００１５】
請求項４記載の発明は、
請求項１記載の半導体試験装置において、
前記電圧測定手段として前記ピンエレクトロニクスの直流電圧電流源を用いる
ことを特徴とする。
【００１６】
請求項５記載の発明は、
請求項１記載の半導体試験装置において、
前記ドライバと前記ＤＵＴの間に接続する第１のリレーと、
該第１のリレーと前記電圧測定手段との間に接続する第２のリレーとを備え
前記判別回路が判別した前記ピンエレクトロニクスの前記第１及び第２のリレーを閉じて前記校正を行うことを特徴とする。
【発明の効果】
【００１７】
以上説明したことから明らかなように、本発明によれば、レベルデータに対応するレベル電圧がドライバを介してＤＵＴに印加され、電圧測定手段で測定された前記レベル電圧及び前記レベルデータに基づいて前記レベル電圧が校正される複数のピンエレクトロニクスを有する半導体試験装置において、前記レベル電圧を基準値と比較するコンパレータと、該コンパレータから出力される信号に基づいて前記校正を行うピンエレクトロニクスを判別する判別手段とを備えたことにより、電圧レベルの精度が不良なピンについてのみ校正を行うので、校正に要する時間を短縮することができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１９】
図１は本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。図３と同一の箇所は同じ記号を付して重複した説明を省略する。ｎ枚のピンエレクトロニクス１０１，１０２，・・・１０ｎは同一の構成を有しているので、以下ピンエレクトロニクス１０１を例にとって説明する。ピンエレクトロニクス１０１において、コンパレータ８は、ドライバ５の出力電圧Ｖoutを上限Ｈ−ＬＩＭ及び下限Ｌ−ＬＩＭと比較する。検出回路９はコンパレータ８の比較結果に基づいて電圧レベル精度の良／不良を検出する。校正要否判別回路５０は、検出回路９から出力される検出信号に基づいて、そのピンエレクトロニクス（１０１）の校正を実施する必要があるかどうかを判別する。ＴＳＣ１６０は校正要否判別回路５０から出力される校正要の信号に基づいて、図３の装置の場合と同様の校正処理を開始する。ここで、校正要否判別回路５０はコンパレータ８から出力される信号に基づいて校正実施の可否を判別する判別回路を構成する。
【００２０】
図１の装置の動作を以下に説明する。ドライバ５から出力された出力電圧Ｖoutは、コンパレータ８で上限Ｈ−ＬＩＭ及び下限Ｌ−ＬＩＭと比較され、比較結果に基づいて検出回路９において電圧レベル精度の良／不良が検出される。ここで、上限Ｈ−ＬＩＭ、下限Ｌ−ＬＩＭはそれぞれ入力パターンデータＤinの“Ｈ”，“Ｌ”に対応して与えられ、レベル電圧ＶＨが上限Ｈ−ＬＩＭより大、又はレベル電圧ＶＬが下限Ｌ−ＬＩＭより小である場合は良とされ、それ以外の場合は不良とされる。検出回路９から出力される検出信号に基づいて、校正要否判別回路５０は、そのピンエレクトロニクス（１０１）の校正を実施する必要があるかどうかを判別し、校正要の場合はその旨の信号をＴＳＣ１６０に送る。校正要の信号に基づいて、そのピンエレクトロニクス（１０１）に対し、ＴＳＣ１６０によりレベルデータ出力回路４０，校正演算記憶手段１，電圧測定ユニット３０などに対する制御指令の送信や信号の授受が行われ、図３の装置の場合と同様の校正処理が開始される。
【００２１】
上記のような構成の半導体試験装置によれば、電圧レベル精度の不良なピンエレクトロニクスについてのみリレー６，７を開閉し、電圧測定ユニット３０で測定してレベル電圧の校正を行うので、校正に費やす時間を短縮することができる。
【００２２】
なお、上記の実施例でコンパレータ８の基準値を上限Ｈ−ＬＩＭ及び下限Ｌ−ＬＩＭとしたが、これに限定されない。例えばＨ側、Ｌ側基準値をそれぞれウィンドウタイプの基準値とし、それぞれのウィンドウ幅の中を“良” の範囲、それ以外を“不良”の範囲としてもよい。
【００２３】
また、初期補正データを０とすることができる場合は、校正演算記憶手段１のメモリ内の校正用補正データ領域において、初期補正データの領域を省略してもよい。
【００２４】
図２は図１の半導体試験装置の応用例で、ピンエレクトロニクスの既存の回路を利用して構成したものを示す構成ブロック図である。図１と同一の箇所は同じ記号を付して重複した説明を省略する。ｎ枚のピンエレクトロニクス２０１，２０２，・・・２０ｎは通常のピンエレクトロニクスカードの構成を有している。以下ピンエレクトロニクス２０１を例にとって説明する。コンパレータ８１は通常のピンエレクトロニクスカードにおいてＤＵＴに対するパス／フェイル（以下Ｐ／Ｆと呼ぶ）判定を行うための、ドライバ／コンパレータを構成するコンパレータで、ＤＡ変換器１０，１１はコンパレータ８１にそれぞれＨ側の基準電圧ＶＯＨ，Ｌ側の基準電圧ＶＯＬを供給する。アクティブロード１２は基準電圧ＶＲＥＦに対するＤＵＴ出力電圧の大小に応じてＤＵＴに対し電流を引き込み（Sink）、吐き出す（Source）機能を持つ。ＤＡ変換器１３はアクティブロード１２に基準電圧ＶＲＥＦを与える。ここで、ＤＡ変換器１０，１１，１３の入力データは校正演算記憶手段１からデジタル信号バスを介して送られる。直流電圧電流源（Parametric Measurement Unit：以下ＰＭＵと呼ぶ）１３０は、ＤＵＴに対し電圧や電流の印加や測定を行う。ＴＳＣ２６０は各レベルデータや校正データの制御を実行する。
【００２５】
図２の装置の動作を以下に説明する。コンパレータ８１は、基準電圧ＶＯＨ，ＶＯＬをそれぞれ図１のコンパレータ８の上限Ｈ−ＬＩＭ及び下限Ｌ−ＬＩＭと等しく選ぶことにより、図１のコンパレータ８と同様の動作を行う。ＰＭＵユニット１３０は、その電圧測定機能を用いて、図１の電圧測定ユニット３０と同様の動作を行う。コンパレータ８１の比較出力は図１の検出回路９と同様に、Ｐ／Ｆ判定手段により良／不良判定された後（図示せず）、良／不良判定結果としてＴＳＣ２６０に送られる（図示せず）。良／不良判定結果に基づいて、ＴＳＣ２６０により、図１の校正要否判別回路５０と同様に、そのピンエレクトロニクス（２０１）の校正を実施する必要があるかどうかが判別され、校正が必要の場合はレベルデータ出力回路４０，校正演算記憶手段１，ＰＭＵ１３０などに対する制御指令の送信や信号の授受が行われ、校正処理が開始される。ここで、ＴＳＣ２６０はコンパレータ８１から出力される信号に基づいて校正実施の可否を判別する判別回路を構成する。
【００２６】
上記のような構成の装置によれば、図１の装置の場合と同様の効果を生じるだけでなく、既存のピンエレクトロニクスカードのハードウエアを活用しているので、新規にハードウエアを追加する必要がなく、より安価に実現することができる。
【００２７】
なお、上記の応用例において、アクティブロード１２の基準電圧ＶＲＥＦの良／不良を、電圧ＶＨ，ＶＬと同様に、コンパレータ８１を用いて判定してもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】図１の半導体試験装置の応用例を示す構成ブロック図である。
【図３】従来の半導体試験装置の構成を示す構成ブロック図である。
【図４】図３の装置の動作を説明するためのタイムチャートである。
【符号の説明】
【００２９】
１  校正演算記憶手段
５  ドライバ
８  コンパレータ
３０  電圧測定手段
４０  レベルデータ出力手段
５０  判別回路
Ｈ−ＬＩＭ，Ｌ−ＬＩＭ  基準値
ＶＨ，ＶＬ  レベル電圧
【図１】
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【図２】
2008267841.tif 000004
【図３】
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【図４】
2008267841.tif 000006