(57)【要約】【課題】本発明の目的は、集積回路向けの高品質な高Ｋ誘電体を得ることである。【解決手段】方法は、基板の上に材料を形成するステップと、この材料にパターンを形成して、材料の部分を除去し、その下の基板の部分を露出させるステップとを含む。この方法はさらに、酸化プロセスを実行して、基板の露出した部分の上および材料と基板の間の界面に酸化層を形成するステップを含む。回路は、非クリティカル・デバイスと、この非クリティカル・デバイスの部分として形成された酸化物とを含む。この回路内のクリティカル・デバイスの部分として、基板の上に高Ｋ誘電材料が形成される。この高Ｋ誘電材料とその下の基板の間に酸化物ベースの界面が提供される。第２の方法は、最初の材料として窒化物または酸窒化物を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板の上に材料を形成するステップと、
前記材料にパターン化して、前記材料の部分を除去し、当該部分の下の前記基板の部分を露出させるステップと、
酸化プロセスにより、前記基板の露出した前記部分の上および前記材料と前記基板の間の界面に酸化層を形成するステップと
を含む方法。
【請求項２】
前記材料を形成する前記ステップの前に前記基板を前洗浄するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記材料が高Ｋ誘電材料である、請求項１に記載の方法。
【請求項４】
前記高Ｋ誘電材料がＨｆＳｉＯｘまたはＨｆＯ２である、請求項３に記載の方法。
【請求項５】
パターン化する前記ステップが、前記高Ｋ誘電材料のクリティカル領域上の部分の上にレジスト層を付着させるステップと、剥離によって生じる損傷が前記クリティカル領域から非クリティカル領域へ転移するように、前記非クリティカル領域上の保護されていない高Ｋ誘電材料を除去するステップとを含む、請求項３に記載の方法。
【請求項６】
前記酸化が低温で実行され、
前記高Ｋ誘電材料が前記酸化プロセスを妨げ、その結果、前記基板と前記高Ｋ誘電材料の間の前記界面が形成される、
請求項３に記載の方法。
【請求項７】
前記低温が４００℃以下である、請求項６に記載の方法。
【請求項８】
前記酸化プロセス後に窒化プロセスを実行して、前記材料および前記酸化層の上に窒素ベースの層を形成するステップをさらに含み、前記窒化が低温で実行される、請求項１に記載の方法。
【請求項９】
前記窒化プロセスが、前記酸化物内の漏れ電流を低減させ、ドーパントに対する拡散障壁を提供して、前記基板中にホウ素が入り込むことを防ぐ、請求項８に記載の方法。
【請求項１０】
前記酸化プロセスの前に窒化プロセスを実行するステップをさらに含み、前記窒化が低温で実行される、請求項１に記載の方法。
【請求項１１】
窒化物プロセスを実行して前記材料を形成するステップをさらに含む、請求項８に記載の方法。
【請求項１２】
基板の上に高Ｋ誘電材料を形成するステップと、
前記高Ｋ誘電材料をパターン化して、前記基板の非クリティカル部分を露出させるステップと、
低温酸化プロセスにより、前記基板の露出した前記部分の上および前記高Ｋ誘電材料と前記基板の間の界面に酸化層を形成するステップと
を含む方法。
【請求項１３】
酸化物ゲート誘電体を含むように形成された非クリティカル・デバイスと、
高Ｋ誘電材料を含み、前記高Ｋ誘電材料とその下の基板との間に酸化物ベースの界面を含むクリティカル・デバイスと
を含む回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップおよびその製造方法に関し、詳細には、複数のゲート酸化物厚またはゲート酸化物組成を有する集積半導体チップおよびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ技術では、１つのチップの中に複数のゲート誘電体を有する電界効果トランジスタ（ＦＥＴ）を形成することが求められている。一例として、さまざまなデバイス性能および製品要件のために、ゲート誘電体の厚さを複数にすることが求められている。高性能ロジックに対しては薄い誘電体がしばしば必要とされ、高電圧で動作するＩ／Ｏ回路をサポートするためには厚い誘電体が必要とされる。１つの半導体チップの中に、異なるゲート誘電体組成を含む複数の領域を形成することも望ましい。これらの異なるゲート誘電体組成は、酸化物、窒化物、酸窒化物、高Ｋ誘電体またはこれらの膜のスタックされた組合せを含むことができる。これらの誘電体は、漏れ、静電容量、移動度、界面品質、信頼性、電荷捕獲および拡散障壁特性を含むさまざまな特性を有する。さまざまな誘電体を、その誘電体の特定の特性から利益を得ることができる回路領域に配置することによって、半導体チップの全体性能を最適化することができる。
【０００３】
複数のゲート誘電体を形成する上述のＦＥＴ応用の他に、デカップリング・キャパシタ、ＤＲＡＭストレージ・キャパシタなどのキャパシタ応用でも、ゲート漏れおよび単位面積あたりの静電容量に対する要件を最適化するために、追加の厚さまたは組成を有するゲート誘電体が必要とされることがある。
【０００４】
しかし、現行の集積化スキームには限界がある。例えば、標準集積化シーケンスは、ウェーハ全体の上に厚い（第１の）誘電体を成長させ、次いで、リソグラフィ・マスクを使用して、薄い（第２の）誘電体を成長させる領域をウェット・エッチングするというものである。この集積化スキームでは、薄い（第２の）誘電体を形成する領域の基板の表面が常に、化学酸化物を成長させるレジスト剥離プロセスにさらされる。この化学酸化物は薄い第２の酸化物に組み込まれ、誘電体の品質を低下させる可能性がある。さらに、このタイプの集積化シーケンスを使用すると、薄い（第２の）誘電体の領域が追加のウェット・エッチング・プロセスにさらされ、このことは、粗面化を引き起こすことによって界面品質を低下させる可能性がある。薄い誘電体は一般に、最も高い品質を要求する半導体チップのクリティカル領域（ｃｒｉｔｉｃａｌ  ａｒｅａ）であるため、薄い誘電体領域におけるこれらの品質低下機構は特に問題である。１つのチップの中に複数の誘電体組成を有する領域を形成する標準集積化スキームにも同様の欠点が存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、集積回路向けの高品質な高Ｋ誘電体を得ることである。
【課題を解決するための手段】
【０００６】
本発明の第１の態様では、方法が、基板の上に誘電材料を形成するステップと、この材料にパターンを形成して、材料の部分を除去し、その下の基板の部分を露出させるステップとを含む。この方法はさらに、酸化プロセスを実行して、基板の露出した部分の上および材料と基板の間の界面に酸化層を形成するステップを含む。
【０００７】
本発明の他の態様では、方法が、基板の上に高Ｋ誘電材料を形成するステップと、この高Ｋ誘電材料にパターンを形成して、基板の非クリティカル部分を露出させるステップとを含む。この方法はさらに、低温酸化プロセスを実行して、基板の露出した部分の上および高Ｋ誘電材料と基板の間の界面に酸化層を形成するステップとを含む。
【０００８】
本発明のさらに他の態様では、回路が、酸化物ゲート誘電体を含むように形成された非クリティカル・デバイスと、高Ｋ誘電材料を含み、前記高Ｋ誘電材料とその下の基板との間に酸化物ベースの界面を含むクリティカル・デバイスとを含む。
【発明を実施するための最良の形態】
【０００９】
本発明は、半導体チップおよびその製造方法に関し、詳細には、複数のゲート誘電体組成およびゲート誘電体厚を有する集積半導体チップならびにその製造方法に関する。いくつかの実施形態では、本発明の半導体チップが、同じ半導体チップ内に例えば酸化物／酸窒化物と高Ｋゲート誘電体とを形成することを可能にする集積化シーケンスを使用して製造される。材料のこの集積化は、高誘電率（Ｋ）誘電体の下に界面層を成長させ、高Ｋ特性を低下させる可能性がある高温への高Ｋ誘電体の暴露を防ぐことによって、高Ｋ誘電体界面を改善する。
【００１０】
一例として、この集積化は、高性能トランジスタを必要とし、高ゲート漏れ／高電力損を許容するチップの領域に、ＳｉＯ２（酸化物）またはＳｉＯＮ（酸窒化物）ゲート誘電体を含む。さらに、低ゲート漏れ／低電力損トランジスタを必要とするチップの領域において高Ｋゲート誘電体（例えばＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２など）を使用することが企図される。本発明が企図する他の集積化は、高性能トランジスタに対するＳｉＯ２またはＳｉＯＮゲート誘電体の使用、およびデカップリング・キャパシタ・アレイ（単位面積あたりの静電容量が大きい）またはＳＲＡＭアレイに対する高Ｋゲート誘電体の使用である。本発明が企図する他の集積化は、低ゲート漏れトランジスタに対する厚いＳｉＯ２またはＳｉＯＮゲート誘電体の使用、およびアレイまたはロジックあるいはその両方の低Ｔｉｎｖ、高性能部分に対する高Ｋゲート誘電体の使用である。
【００１１】
本発明の第１の態様では、方法が、基板の上に高Ｋ誘電材料を形成するステップと、この高Ｋ誘電材料にパターンを形成して、基板の非クリティカル部分を露出させるステップとを含む。この方法はさらに、低温プラズマ酸化、熱酸化またはラジカル酸化プロセスを実行して、基板の露出した部分の上および高Ｋ誘電材料と基板の間の界面に酸化層を形成するステップを含む。この態様はあるいは、酸化の前または後に熱プラズマ窒化を含むことができる。
【００１２】
本発明の第２の態様では、方法が、プラズマ窒化または熱窒化によって基板上に窒化または酸窒化誘電層を形成するステップと、この窒化層にパターンを形成して、基板の非クリティカル部分を露出させるステップとを含む。この方法はさらに、低温プラズマ酸化、熱酸化またはラジカル酸化プロセスを実行して、基板の露出した部分の上および窒化誘電材料と基板の間の界面に酸化層を形成するステップを含む。この態様はあるいは、酸化の後に、プラズマ窒化または熱窒化による追加の窒化を含むことができる。
【００１３】
図１に、本発明の一態様に基づく最初の構造を示す。この最初の構造では、基板の上に高Ｋ誘電材料１０が付着されている。薄いスタックを維持するため、高Ｋ誘電材料１０の付着の前に、例えばＨＦまたはＳＣ１／ＳＣ２、あるいはその両方を使用して、基板を前洗浄することができる。
【００１４】
例示のため、図１にだけ基板を示したが、本明細書に示された構造は全て基板を含むことを当業者は認識されたい。基板はシリコンであることが好ましいが、ガリウムヒ素、シリコンゲルマニウムまたはシリコン・オン・インシュレータ（ＳＯＩ）基板とすることもできる。さらに、基板はｎ型またはｐ型ドーパントを含むことができる。
【００１５】
高Ｋ誘電材料１０は例えば、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＯ２またはこれらの組合せとすることができる。いくつかの実施形態では、高Ｋ誘電材料１０の厚さを約１０Åから４０Åとすることができるが、本発明は、必要な特定のデバイス性能に応じて他の厚さも企図する。いくつかの実施形態では、高Ｋ誘電材料１０がＳｉＯ２よりも大きなＫ値を有し、好ましくは１０を超えるＫ値を有する。高Ｋ誘電材料１０は例えば、ＣＶＤ、ＰＶＤ、原子層付着などの一般に知られている技法を使用して付着させることができる。
【００１６】
図２に、本発明に基づくリソグラフィ・プロセスを示す。この実施態様では、高Ｋ誘電材料１０の部分の上にレジスト層１２を付着させる。この実施態様では、レジスト層１２を、チップのクリティカル側の上、すなわちチップの高性能側の上に形成する。次いで、その結果得られた構造を従来のリソグラフィ・プロセスにかけて、非クリティカル側デバイスからフォトレジストを除去する。この非クリティカル側デバイスから、保護されていない高Ｋ誘電材料１０を除去する。実施に際しては、低電力デバイスであるＭＯＳＦＥＴが非クリティカル領域上に製造され、高性能デバイスであるＭＯＳＦＥＴがクリティカル領域上に製造される。
【００１７】
図３に、本発明に基づく他のプロセス・ステップを示す。このプロセス・ステップでは、クリティカル領域の上のレジスト層１２を従来の剥離プロセスを使用して剥離する。例えば、レジスト層１２は、硫酸／過酸化水素溶液を使用して剥離することができる。この剥離プロセスは、非クリティカル領域（例えば低性能デバイス）上に薄い酸化物１４を形成する。薄い酸化物１４はこの剥離プロセスのアーチファクトであることを理解されたい。結果として生じる薄い酸化物１４の厚さは例えば約１２Åである。（高Ｋ保護誘電層１０によって）この剥離プロセスは、潜在的な損傷を、クリティカル領域から非クリティカル領域へ転移させる。
【００１８】
図４に、本発明に基づく後続のいくつかのプロセス・ステップを示す。これらのプロセス・ステップでは、図４の構造を前洗浄する。いくつかの実施形態では、この前洗浄がＳＣ１／ＳＣ２洗浄である。
【００１９】
酸化を実行して、非クリティカル領域上に酸化層１６を形成する。このプロセス・ステップでは、高Ｋ誘電材料１０の下に薄い酸化物１８が形成される。一実施形態では、酸化層１６が約２０Å、薄い酸化層１８が約３Åである。いくつかの実施形態では、高Ｋ誘電材料１０がこの酸化プロセスを減速させ、したがってより薄い酸化層１８が形成される。薄い酸化層１８は、基板と高Ｋ誘電材料１０の間の界面を形成し、この界面は、高Ｋ誘電材料１０と基板の間の直接接触に比べて改善されている。
【００２０】
この酸化は、プラズマ、ラジカルまたは熱酸化プロセスとすることができる。高Ｋ誘電材料１０の劣化を防ぐため、好ましい一実施形態では、この酸化を低温（例えば４００℃以下）で実行する。後続のプロセス・ステップでは、知られている形成プロセスにおいて、この高Ｋ誘電材料上にＭＯＳＦＥＴを構築することができる。
【００２１】
図５に、酸化後に任意選択のプラズマ窒化が実行される本発明の一態様に基づく最初の構造を示す。図１と同様に、この最初の構造では、基板の上に高Ｋ誘電材料１０が付着されている。薄いスタックを維持するため、この付着ステップの前に、例えばＨＦまたはＳＣ１／ＳＣ２、あるいはその両方を使用して、基板を前洗浄することができる。いくつかの実施形態では、高Ｋ誘電材料１０の厚さを約１０Åから４０Åとすることができるが、本発明は、必要な特定のデバイス性能に応じて他の厚さも企図する。いくつかの実施形態では、高Ｋ誘電材料１０がＳｉＯ２よりも大きなＫ値を有し、好ましくは１０を超えるＫ値を有する。高Ｋ誘電材料１０は、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＺｒＯ２または他の誘電材料とすることができる。高Ｋ誘電材料１０は例えば、ＣＶＤ、ＰＶＤ、ＡＬＤなどを使用して付着させることができる。
【００２２】
図６に、本発明に基づくリソグラフィ・プロセスを示す。この実施態様では、図２と同様に、高Ｋ誘電材料１０の部分の上にレジスト層１２を付着させる。レジスト層１２は、クリティカル領域の上、すなわち高性能デバイスの上に形成する。次いで、その結果得られた構造を従来のリソグラフィおよびエッチング・プロセスにかけて、非クリティカル・デバイス領域から、保護されていない高Ｋ誘電材料１０が除去されるようにする。
【００２３】
図７に、本発明に基づく他のプロセス・ステップを示す。このプロセス・ステップでは、図３を参照して論じたとおりに、チップのクリティカル側の上のレジスト層１２を従来の剥離プロセスを使用して剥離する。結果として生じる薄い酸化物１４の厚さは例えば約１２Åである。（高Ｋ誘電材料１０の保護特性によって）この剥離プロセスは、この剥離プロセスによって生じる潜在的な損傷を、クリティカル・デバイスから非クリティカル・デバイスへ転移させる。
【００２４】
図８に、本発明に基づく後続のいくつかのプロセス・ステップを示す。これらのプロセス・ステップでは、この構造を、例えばＳＣ１およびＳＣ２を使用して前洗浄する。酸化を実行して、非クリティカル領域上に酸化層１６を形成する。このプロセス・ステップでは、図４と同様に、高Ｋ誘電材料１０の下に薄い酸化物１８が形成される。一実施形態では、酸化層１６が約２０Å、薄い酸化層１８が約３Åである。前述の実施形態と同様に、高Ｋ誘電材料１０がこの酸化プロセスを減速させ、したがって、基板と高Ｋ誘電材料１０の間の界面に、より薄い酸化層１８が形成される。
【００２５】
前述の実施形態と同様に、この酸化は、プラズマ、ラジカルまたは熱酸化プロセスとすることができる。高Ｋ誘電材料１０の劣化を防ぐため、好ましい一実施形態では、この酸化を低温（例えば４００℃以下）で実行する。後続のプロセス・ステップでは、知られている形成プロセスにおいて、この高Ｋ誘電材料上にＭＯＳＦＥＴを構築することができる。
【００２６】
図９では、低温のプラズマ窒化プロセスを実行する。例えば、このプラズマ窒化プロセスは約４００℃以下で実行することができる。構造全体の上にプラズマ窒化を実行することによって、窒化されていない誘電体に比べてゲート漏れが少なく、したがって電力消費が小さい誘電体を形成することができる。さらに、このプラズマ窒化は、ドーパント、例えばホウ素に対する改良された拡散障壁を提供し、したがって、その下の基板中にホウ素が入り込むことを防ぐ。すなわち、この窒化は、その障壁能力を最適化することによって、（窒化された高Ｋ誘電材料１０ａを形成する）高Ｋ誘電材料１０の全体的な特性を向上させ、さらに酸化層１６の全体的な特性を向上させる。
【００２７】
図１０〜１４は、図５〜９を参照して説明したものと実質的に同じである。しかし、この実施形態では、前述の実施形態の酸化ステップの前に窒化プロセスを実行する。一例として、図１０に最初の構造を示す。図１および図５と同様に、前洗浄プロセス後の基板の上に高Ｋ誘電材料１０が付着されている。
【００２８】
図１１では、高Ｋ誘電材料１０の上にレジストが付着されている。次いで、非クリティカル領域から高Ｋ誘電材料１０を除去するリソグラフィおよびエッチング・プロセスを実行する。図１２では、図３を参照して論じたとおりに、クリティカル側領域の上のレジスト層１２を従来の剥離プロセスを使用して剥離する。結果として生じる薄い酸化物１４の厚さは例えば約１２Åである。（高Ｋ誘電材料１０の保護特性によって）この剥離プロセスは、この剥離プロセスによって生じる潜在的な損傷を、クリティカル側領域から非クリティカル領域へ転移させる。
【００２９】
図１３では、先に論じたとおりに、前洗浄ステップを実行する。さらに、低温のプラズマ窒化を実行して、窒化された高Ｋ誘電材料１０ａを形成する。例えば、このプラズマ窒化は約４００℃以下で実行することができる。構造全体の上にプラズマ窒化を実行することによって、続いてチップの非クリティカル側に形成される酸化物内の漏れ電流を低減させることができる。このプラズマ窒化は、このプロセス段階において、続いて形成される酸化層内に異なる窒素プロファイルを提供する。
【００３０】
以前に論じたとおり、このプラズマ窒化は、ドーパント、例えばホウ素に対する良好な拡散障壁を提供し、したがって、その下の基板中にホウ素が入り込むことを防ぎ、同時に、その障壁能力および漏れ能力を最適化することによって、高Ｋ誘電材料１０の全体的な特性を向上させる。いくつかの実施形態では、所望のデバイス品質によってプロセス条件が変更される。
【００３１】
図１４は、非クリティカル・デバイス上に酸窒化層１６ａを形成する酸化ステップを表す。このプロセス・ステップでは、図４および図８と同様に、高Ｋ誘電材料１０の下に薄い酸化物が形成される。一実施形態では、この酸化物が、約１０〜２０Åの酸窒化層１６ａを形成する。先に論じたとおり、高Ｋ誘電材料１０が酸化プロセスを減速させ、したがって、基板と高Ｋ誘電材料１０の間の界面に、薄い酸化層１８が形成される。前述の実施形態と同様に、この酸化は、プラズマ、ラジカルまたは熱酸化プロセスとすることができる。高Ｋ誘電材料１０の劣化を防ぐため、好ましい一実施形態では、この酸化を低温（例えば４００℃以下）で実行することが好ましい。後続のプロセス・ステップでは、知られている形成プロセスにおいて、この高Ｋ誘電材料上にゲートを構築することができる。
【００３２】
図１５〜１９に、本発明の一態様に基づく他の実施形態を示す。この実施形態では、前述のものと同様の前洗浄プロセスを実行する。さらに、直接窒化を実行して、窒化層２０を形成する。図１５に示すステップは、プラズマまたは熱プロセスによって実行することができる。
【００３３】
図１６に、本発明に基づくリソグラフィ・プロセスを示す。この実施形態では、窒化層２０の部分の上にレジスト層１２を付着させる。レジスト層１２は、クリティカル領域の上、すなわち高性能デバイスの上に形成する。次いで、その結果得られた構造を従来のエッチング・プロセスにかけて、チップの非クリティカル側の窒化層２０が除去されるようにする。
【００３４】
図１７では、図３を参照して論じたとおりに、チップのクリティカル側の上のレジスト層１２を従来の剥離プロセスを使用して剥離する。この剥離プロセスは、その結果として、約１２Åの薄い酸化物１４を形成する。（高Ｋ誘電材料２０の保護特性によって）この剥離プロセスは、この剥離プロセスによって生じる潜在的な損傷を、クリティカル領域から非クリティカル領域へ転移させる。
【００３５】
図１８に、本発明に基づく後続のいくつかのプロセス・ステップを表す。これらのプロセス・ステップでは、この構造を、例えばＳＣ１およびＳＣ２を使用して前洗浄する。酸化を実行して、非クリティカル領域上に厚い酸化層１６を形成する。このプロセス・ステップでは、窒化層２０の下に、薄い酸化または酸窒化層１８ａが形成される。高Ｋ誘電材料の実施形態と同様に、窒化層２０が酸化プロセスを減速させ、したがって、基板と窒化層２０の間の界面を提供するより薄い酸化（酸窒化）層１８ａが形成される。この界面は、窒化層２０と基板の間の界面からの改良を提供する。以前の実施形態と同様に、この酸化は、プラズマ、ラジカルまたは熱酸化プロセスとすることができる。
【００３６】
図１９では、任意選択の低温のプラズマ窒化プロセスを実行する。例えば、このプラズマ窒化プロセスは約４００℃以下で実行することができる。構造全体の上にプラズマ窒化を実行することによって、酸化物内の漏れ電流を低減させることができ、したがって、チップ内の電力を節減し、基板内へのドーパントの拡散の可能性を低減させることができる。
【００３７】
したがって、さまざまなデバイスをサポートする単一のチップの中に、複数のゲート誘電体組成、すなわち異なる組成および厚さを有するゲート誘電体が製造されることを理解されたい。例えば、いくつかの実施形態では、酸窒化物の利点（ゲート漏れの低減、Ｔｉｎｖの低減）のバランスを適当にとるために、さまざまなデバイスに対してさまざまな窒素濃度および窒素プロファイルが企図される。本発明は、異なる誘電層または表面処理の酸化速度の差を使用して、複数の誘電体を形成することを企図する。例えば、ゲート誘電体中の窒素は酸化速度を低減させることができる。一実施形態では、異なる窒素濃度を有する領域を形成し、続いて酸化を実行することにより、このような特性を使用して複数のゲート誘電体厚を生み出す。高い窒素濃度を有する領域は低い酸化速度を有し、その結果、薄い誘電体を与え、低い窒素含量を有する領域は、高い速度で成長し、その結果、厚い誘電体を与える。これは、薄い酸化Ｓｉ表面がフォトレジストに対して露出することを防ぎ、さらに、現行の集積化スキームに比べ、ＨＦに対する暴露、および薄い酸化物領域の表面粗さの潜在的な増大を排除する。これらのことは、最もクリティカルな製品領域である薄い誘電領域のＳｉ表面／界面の品質を相対的に高く維持するため、有益である。前述のとおり、高Ｋ誘電体、酸化物などの複数のゲート誘電材料を同じチップに集積化することによって、同様の実施形態および利点が達成される。
【産業上の利用可能性】
【００３８】
以上に説明した方法は、集積回路チップの製造において使用される。その結果得られた集積回路チップは、製造業者によって、未加工のウェーハ形態で（すなわち実装されていない複数のチップを有する単一のウェーハとして）、または裸のダイとして、あるいは実装された形態で配布することができる。実装された形態で配布される場合、チップは、単一のチップ・パッケージ（例えばプラスチック・キャリア。マザーボードまたは他の高次キャリアに取り付けられたリードを有する）、またはマルチチップ・パッケージ（表面相互接続または埋込み相互接続あるいはその両方を有するセラミック・キャリアなど）に取り付けられる。いずれにせよ、このチップは次いで、他のチップ、別個の回路部品または他の信号処理デバイス、あるいはこれらの任意の組合せとともに、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の部分として集積される。最終製品は、玩具および他の低価格応用から、ディスプレイ、キーボードまたは他の入力デバイスを有する高度なコンピュータ製品およびセントラル・プロセッサに至る、集積回路チップを含む任意の製品とすることができる。
【００３９】
例示的な実施形態に関して本発明を説明したが、添付の特許請求項の趣旨および範囲に含まれる変更を加えて、本発明を実施することができることを当業者は認識されたい。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図２】本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図３】本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図４】本発明の第１の態様に基づく最終構造を示す図である。
【図５】酸化後に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図６】酸化後に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図７】酸化後に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図８】酸化後に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図９】酸化後に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づく最終構造を示す図である。
【図１０】酸化前に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図１１】酸化前に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図１２】酸化前に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図１３】酸化前に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づくプロセス・ステップを示す図である。
【図１４】酸化前に任意選択のプラズマ窒化が実行される本発明の第１の態様に基づく最終構造を示す図である。
【図１５】本発明の第２の態様に基づくプロセス・ステップを示す図である。
【図１６】本発明の第２の態様に基づくプロセス・ステップを示す図である。
【図１７】本発明の第２の態様に基づくプロセス・ステップを示す図である。
【図１８】本発明の第２の態様に基づくプロセス・ステップを示す図である。
【図１９】本発明の第２の態様に基づく最終構造を示す図である。
【符号の説明】
【００４１】
１０  高Ｋ誘電材料
１０ａ  窒化された高Ｋ誘電材料
１２  レジスト層
１４  薄い酸化物
１６  酸化層
１６ａ  酸窒化層
１８  薄い酸化層
１８ａ  薄い酸化または酸窒化層
２０  窒化層
【図１】
2008182243.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008182243.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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