(57)【要約】【課題】（１１−２０）面上に形成するパワーデバイスにおいて、高電圧を保持する機能を持つＰＮ接合部のリークを抑制し、リークによるパワーデバイスの機能低下を抑制する【解決手段】ｐ型ベース領域３の下層部３ａをイオン注入ではなくエピタキシャル成長により形成する。これにより、ｎ型ドリフト層２とｐ型ベース領域３の下層部３ａとの間に形成されるＰＮ接合部、つまり高電圧を保持する機能が要求されるＰＮ接合部において、ＢＰＤ起因のリークが発生することを抑制することが可能となる。したがって、（１１−２０）面上に形成するパワーデバイスにおいて、高電圧を保持する機能を持つＰＮ接合部のリークを抑制でき、リークによるパワーデバイスの機能低下を抑制できる。【選択図】図１
2008210848.tif 000002
【特許請求の範囲】
【請求項１】
（１１−２０）面を主表面とする炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の表層部に形成された第２導電型不純物がドーピングされた炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、
前記ベース領域（３）の表面上に形成され、前記ドリフト層（２）と前記第１導電型領域（６、７）との間を繋ぐように形成された炭化珪素からなる第１導電型のチャネル領域（４）と、
前記チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル領域（４）に形成されるチャネルを制御し、前記第１導電型領域（６、７）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１４）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ベース領域のうちの少なくとも前記ドリフト層（２）と接する下層部（３ａ）を、前記ドリフト層（２）の上にエピタキシャル成長により形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
（１１−２０）面を主表面とする炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の表層部に形成された第２導電型不純物がドーピングされた炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内に形成され、かつ、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型領域（６、７）と、
前記ベース領域（３）の表面部のうち、前記ドリフト層（２）と前記第１導電型領域（６、７）との間に位置する部分をチャネルとして、前記チャネルの表面に備えたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記第１導電型領域（６、７）に電気的に接続された第１電極（１２）と、
前記基板（１）の裏面側に形成された第２電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネルを制御し、前記第１導電型領域（６、７）および前記ドリフト層（２）を介して、前記第１電極（１２）および前記第２電極（１４）の間に電流を流す半導体素子が構成された炭化珪素半導体装置の製造方法であって、
前記ベース領域のうちの少なくとも前記ドリフト層（２）と接する下層部（３ａ）を、前記ドリフト層（２）の上にエピタキシャル成長により形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項３】
前記ベース領域のうちの前記下層部（３ａ）よりも上方の上層部（３ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理により＜１１−２０＞方向に拡散することで形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ドリフト層（２）の表面に前記下層部（３ａ）を形成するための第２導電型層をエピタキシャル成長させる工程と、
前記第２導電型層の上に前記ベース領域（３）の形成予定領域が開口するマスク（２０）を配置した後、前記マスク（２０）を用いて前記第２導電型層をエッチングし、前記ドリフト層（２）を部分的に露出させることで前記下層部（３ａ）を形成する工程と、
前記下層部（３ａ）および前記ドリフト層（２）の表面に第１導電型層（２１）をエピタキシャル成長させる工程とを含み、
前記第１導電型層（２１）のうち前記ベース領域（３）の形成予定領域に第２導電型不純物をイオン注入した後、活性化熱処理することにより前記上層部（３ａ）を形成することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記活性化熱処理により、第２導電型不純物を＜１１−２０＞方向に拡散することで形成することを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１導電型層（２１）を平坦化する工程を含み、該第１導電型層（２１）の平坦化工程の後に、前記第２導電型不純物のイオン注入および活性化熱処理を行うことで前記上層部（３ｂ）を形成する工程を行うことを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ベース領域をすべてエピタキシャル成長により形成することを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記半導体素子が形成された領域をセル部として、該セル部の周囲を囲む外周部領域において、前記ドリフト層（２）の表層部に第２導電型のリサーフ層（３０）を形成し、該リサーフ層（３０）における少なくともリサーフ下部（３０ａ）を、前記ドリフト層（２）の上にエピタキシャル成長により形成することを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記リサーフ下部（３０ａ）を形成する工程と前記ベース領域のうちの前記下層部（３ａ）を形成する工程とを同時に行うことを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
【請求項１０】
前記リサーフ下部（３０ａ）よりも上方のリサーフ上部（３０ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理することにより形成することを特徴とする請求項８または９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記活性化熱処理により、第２導電型不純物を＜１１−２０＞方向に拡散することで前記リサーフ上部（３０ｂ）を形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記外周部領域のうち前記リサーフ層（３０）よりも前記セル部の外周側にガードリング部（３１）を形成し、該ガードリング部（３１）における少なくとも所定間隔（Ｉ）空けて配置される複数のガードリング下部（３１ａ）を、前記ドリフト層（２）の上にエピタキシャル成長により形成することを特徴とする請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記ガードリング下部（３１ａ）を形成する工程と前記ベース領域のうちの前記下層部（３ａ）を形成する工程とを同時に行うことを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記複数のガードリング下部（３１ａ）よりも上方のガードリング上部（３１ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理することにより形成することを特徴とする請求項１２または１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記活性化熱処理により、第２導電型不純物を＜１１−２０＞方向に拡散することで前記ガードリング上部（３１ｂ）を形成することを特徴とする請求項１４に記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記複数のガードリング下部（３１ａ）の間隔（Ｉ）を等間隔にし、かつ、該間隔（Ｉ）を１．１〜２．２μｍとすることを特徴とする請求項１２ないし１５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記複数のガードリング下部（３１ａ）の間隔（Ｉ）を１．５μｍとすることを特徴とする請求項１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記複数のガードリング下部（３１ａ）の間隔（Ｉ）を前記セル部から離れるほど大きくすることを特徴とする請求項１２ないし１５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１９】
前記第２導電型不純物としてボロンを用いることを特徴とする請求項１ないし１５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記第２導電型不純物としてアルミニウムを用いることを特徴とする請求項１ないし１９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造においてチャネル移動度の向上を図ることができる炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、結晶面の面方位が（１１−２０）面となるａ面をチャネルに用いたＳｉＣ半導体装置において、水素アニールもしくはウェット雰囲気で処理することでＭＯＳ構造におけるチャネル移動度の向上を図ることができることが開示されている。具体的には、水素アニールやウェット雰囲気の濃度もしくは温度を選択することで、チャネル移動度の向上を図っている。そして、本発明者らは、（１１−２０）ａ面上にウェット酸化を行い、そのままウェット雰囲気下で６００℃まで降温することで酸化膜／ＳｉＣ界面の欠陥を水素で終端すると、チャネル移動度を飛躍的に向上できることを確認している（特願２００６−１６２４４８参照）。
【特許文献１】特開２００３−６９０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
（１１−２０）面には積層欠陥に代表されるBasal Plane Dislocation（ＢＰＤ：基準面欠陥）が発生し易いことが知られている。このため、（１１−２０）面上に、ＭＯＳＦＥＴ、ＰＮダイオードなどのパワーデバイスを形成するとＢＰＤ起因のリーク電流が流れるという問題がある。
【０００４】
このため、（１１−２０）面上にパワーデバイスを形成し、ＢＰＤ起因と考えられるリーク原因について調査した結果、イオン注入を行った場合に、結晶欠陥修復とイオン種の活性化のための１５００℃以上の活性化熱処理を行ってもＢＰＤを低減できず、むしろ増加してリークを増加させていることが判明した。
【０００５】
例えば、ＳｉＣのプレーナチャネルを用いた縦型パワーＭＯＳＦＥＴでは、ｎ+型基板上にｎ-型層が積層されたｎ-／ｎ+ウェハの表層部に、所望位置が開口するマスクを用いてＡｌもしくはＢなどのｐ型ドーパントをイオン注入することで、ｐウェル層を形成している。このため、イオン注入後の活性化熱処理によりＰＮ接合部にＢＰＤ起因のリークを発生させることになる。
【０００６】
本発明は上記点に鑑みて、（１１−２０）面上に形成するパワーデバイスにおいて、高電圧を保持する機能を持つＰＮ接合部のリークを抑制し、リークによるパワーデバイスの機能低下を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、（１１−２０）面を主表面とする炭化珪素からなる基板（１）に形成された蓄積型もしくは反転型のＭＯＳ構造の半導体素子において、ドリフト層（２）の表層部に形成された第２導電型不純物がドーピングされた炭化珪素からなるベース領域（３）のうちの少なくともドリフト層（２）と接する下層部（３ａ）を、ドリフト層（２）の上にエピタキシャル成長により形成することを特徴としている。
【０００８】
このように、ベース領域（３）の下層部（３ａ）をイオン注入ではなくエピタキシャル成長により形成する。これにより、ドリフト層（２）とベース領域（３）の下層部（３ａ）との間に形成されるＰＮ接合部、つまり高電圧を保持する機能が要求されるＰＮ接合部において、ＢＰＤ起因のリークが発生することを抑制することが可能となる。したがって、（１１−２０）面上に形成するパワーデバイスにおいて、高電圧を保持する機能を持つＰＮ接合部のリークを抑制でき、リークによるパワーデバイスの機能低下を抑制できる。
【０００９】
この場合、上方の上層部（３ｂ）をイオン注入した後、活性化熱処理により形成しても良い。
【００１０】
また、ベース領域のうちの下層部（３ａ）よりも上方の上層部（３ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理により＜１１−２０＞方向に拡散することで形成しても良い。
【００１１】
例えば、ドリフト層（２）の表面に下層部（３ａ）を形成するための第２導電型層をエピタキシャル成長させる工程と、第２導電型層の上にベース領域（３）の形成予定領域が開口するマスク（２０）を配置した後、マスク（２０）を用いて第２導電型層をエッチングし、ドリフト層（２）を部分的に露出させることで下層部（３ａ）を形成する工程と、下層部（３ａ）およびドリフト層（２）の表面に第１導電型層（２１）をエピタキシャル成長させる工程とを含み、第１導電型層（２１）のうちベース領域（３）の形成予定領域に第２導電型不純物をイオン注入した後、活性化熱処理により上層部（３ａ）を形成することができる。また、活性化熱処理により、＜１１−２０＞方向に拡散することにより上層部（３ａ）を形成しても良い。
【００１２】
この場合、第１導電型層（２１）を平坦化する工程を行い、この第１導電型層（２１）の平坦化工程の後に、第２導電型不純物のイオン注入および活性化熱処理を行うことで上層部（３ｂ）を形成する工程を行うこともできる。
【００１３】
一方、ベース領域をすべてエピタキシャル成長により形成しても良い。
【００１４】
また、本発明では、半導体素子が形成された領域をセル部として、該セル部の周囲を囲む外周部領域において、ドリフト層（２）の表層部に第２導電型のリサーフ層（３０）を形成し、該リサーフ層（３０）における少なくともリサーフ下部（３０ａ）を、ドリフト層（２）の上にエピタキシャル成長により形成することを第２の特徴としている。
【００１５】
このように、リサーフ層（３０）のうちドリフト層（２）とのＰＮ接合部を形成するリサーフ下部（３０ａ）もエピタキシャル成長により形成すると、外周部領域の耐圧を向上させることが可能となる。
【００１６】
この場合、リサーフ下部（３０ａ）を形成する工程とベース領域のうちの下層部（３ａ）を形成する工程とを同時に行うと、炭化珪素半導体装置の製造工程の簡略化を図ることが可能となる。
【００１７】
この場合にも、リサーフ下部（３０ａ）よりも上方のリサーフ上部（３０ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理により形成するか、または＜１１−２０＞方向に拡散することで形成できる。
【００１８】
また、本発明では、外周部領域のうちリサーフ層（３０）よりもセル部の外周側にガードリング部（３１）を形成し、該ガードリング部（３１）における少なくとも所定間隔（Ｉ）空けて配置される複数のガードリング下部（３１ａ）を、ドリフト層（２）の上にエピタキシャル成長により形成することを第３の特徴としている。
【００１９】
このように、ガードリング部（３１）のうちドリフト層（２）とのＰＮ接合部を形成するガードリング下部（３１ａ）もエピタキシャル成長により形成すると、外周部領域の耐圧を向上させることが可能となる。
【００２０】
この場合、ガードリング下部（３１ａ）を形成する工程とベース領域のうちの下層部（３ａ）を形成する工程とを同時に行うと、炭化珪素半導体装置の製造工程の簡略化を図ることが可能となる。
【００２１】
この場合にも、複数のガードリング下部（３１ａ）よりも上方のガードリング上部（３１ｂ）を、第２導電型不純物をイオン注入した後、活性化熱処理により形成するか、＜１１−２０＞方向に拡散することで形成することができる。
【００２２】
また、例えば、ドリフト層の不純物濃度を５×１０15ｃｍ-3とした場合、複数のガードリング下部（３１ａ）の間隔（Ｉ）を等間隔にする場合、該間隔（Ｉ）を１．１〜２．２μｍとすると、より高い耐圧を得ることが可能となる。特に、間隔（Ｉ）を１．５μｍとすると良い。さらに、複数のガードリング下部（３１ａ）の間隔（Ｉ）をセル部から離れるほど大きくすると、より高い耐圧を得ることができる。
【００２３】
また、本発明では、第２導電型不純物としてボロンかアルミニウムを用いると好ましい。特に、ボロンを用いた場合、（１１−２０）面での拡散係数が、他の面に比べて格段に早いことが知られている。このため、（１１−２０）面上にボロンイオン注入によるＰＮ接合を形成したのち、活性化熱処理を施すことでＰＮ接合面を高品質のドリフト層２の内部に移すことも可能となり、より低リーク電流のＰＮ接合を形成することが可能となる。
【００２４】
また、アルミニウムを用いた場合、ボロンに比べて活性化率が高いため、注入量を低くしても十分な耐圧を保持することができる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２７】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、ＳｉＣ半導体による縦型パワーＭＯＳＦＥＴとして、蓄積型のプレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１に、プレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図２〜図４に、図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態のプレーナ型ＭＯＳＦＥＴの構造および製造方法について説明する。
【００２８】
図１に示すように、一面側を主表面とするＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面が例えば（１１−２０）面で、不純物濃度が１×１０19ｃｍ-3程度のものが用いられている。
【００２９】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が５×１０15ｃｍ-3程度とされ、厚さが１０μｍとされている。
【００３０】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。ｐ型ベース領域３は、下層部３ａがエピタキシャル成長により形成されており、上層部３ｂがイオン注入により形成されている。このｐ型ベース領域３は、下層部３ａが例えば不純物濃度１×１０19ｃｍ-3で厚み０．３μｍ程度、上層部３ｂが例えば不純物濃度０．５×１０15ｃｍ-3〜１×１０19ｃｍ-3で厚み０．４μｍ程度とされ、合計の厚みが０．７μｍ程度とされている。
【００３１】
また、ｐ型ベース領域３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル層（以下、チャネルエピ層という）４がｎ型ドリフト層２と後述するｎ+型ソース領域６、７との間を繋ぐように形成されている。このチャネルエピ層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍ程度とされている。
【００３２】
このチャネルエピ層４を貫通してｐ型ベース領域３に達するように、ｐ+型のコンタクト領域５が形成されている。このコンタクト領域５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【００３３】
そして、このコンタクト領域５よりも内側において、チャネルエピ層４を挟んだ両側にｎ+型ソース領域６、７が互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【００３４】
また、チャネルエピ層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
【００３５】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。
【００３６】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、コンタクト領域５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、Ｔｉからなる下地配線電極１２ａおよびＡｌからなる配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００３７】
一方、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００３８】
このように構成されるプレーナ型ＭＯＳＦＥＴは、チャネルエピ層４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７とドレインコンタクト領域１３との間に流す電流を制御できるようになっている。
【００３９】
次に、図２〜図４に示すプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、本実施形態のプレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００４０】
〔図２（ａ）に示す工程〕
まず、ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２を不純物濃度が１×１０16ｃｍ-3程度、厚さが１０μｍとなるようにエピタキシャル成長させる。
【００４１】
〔図２（ｂ）に示す工程〕
ｎ型ドリフト層２の表面に、例えばｐ型不純物としてボロンがドーピングされた不純物濃度が１×１０19ｃｍ-3程度となるｐ型ベース領域３の下層部３ａをエピタキシャル成長により形成する。
【００４２】
〔図２（ｃ）に示す工程〕
下層部３ａの上にマスク２０を配置した後、このマスク２０を用いたエッチングにより、下層部３ａのうちの不要部分、具体的にはｐ型ベース領域３と対応する部分以外を除去して下層部３ａを複数に分断する。
【００４３】
〔図２（ｄ）に示す工程〕
下層部３ａおよびｎ型ドリフト層２の露出部分の上にｎ型層２１を成膜する。このとき、ｎ型層２１がｐ型ベース領域３の厚さと同じもしくはそれよりも厚くなるようにする。例えば、ｎ型層２１を１μｍ程度の厚みとするのが好ましい。
【００４４】
〔図３（ａ）に示す工程〕
ｎ型層２１をＣＭＰ（Chemical Mechanical Polishing）研磨等により研磨して平坦化する。このとき、ｎ型層２１のうち下層部３ａの上に残った部分の厚みが、ｐ型ベース領域３の上層部３ｂと同等になるように、研磨量を制御している。
【００４５】
〔図３（ｂ）に示す工程〕
例えばＬＴＯ等のマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型層２１の表層部にｐ型不純物となるボロンをイオン注入する。その後、マスクを除去したのち、１６００℃、３０分間の活性化熱処理により＜１１−２０＞方向に拡散させることで、例えば、不純物濃度が１×１０19ｃｍ-3程度の濃度でｐ型ベース領域３の上層部３ｂを形成する。これにより、下層部３ａと上層部３ｂとが繋がり、深さ０．７μｍ程度のｐ型ベース領域３が形成されると共に、ｎ型層２１のうちのｐ型不純物がイオン注入されなかった部分がｎ型ドリフト層２の一部となって残る。
【００４６】
また、ここでｐ型不純物としてボロンを用いているが、（１１−２０）面でのボロン拡散係数は、他の面に比べて格段に早いことが知られている。このため、（１１−２０）面上にボロンイオン注入によるＰＮ接合を形成したのち、活性化熱処理を施すことでＰＮ接合面を高品質のドリフト層２の内部に移すことも可能となり、より低リーク電流のＰＮ接合を形成することが可能となる。
【００４７】
または、ＬＴＯ等のマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型層２１の表層部にｐ型不純物となるアルミニウムをイオン注入する。この場合、アルミニウムを異なるエネルギーで多段に注入して、均一濃度のｐ型ベース層を形成することもできる。注入エネルギーは、加速電圧として１０ｋｅＶから７００ｋｅＶを用い
て、５段程度に分割したイオン注入を行えば、０．７μｍの深さの均一な不純物分布を形成できる。マスクを除去したのち、１６００℃、３０分間の活性化熱処理により、アルミニウムを活性化し、不純物濃度が１×１０19ｃｍ-3程度の濃度でｐ型ベース領域３の上層部３ｂを形成する。これにより、下層部３ａと上層部３ｂとが繋がり、深さ０．７μｍ程度のｐ型ベース領域３が形成されると共に、ｎ型層２１のうちのｐ型不純物がイオン注入されなかった部分がｎ型ドリフト層２の一部となって残る。
【００４８】
〔図３（ｃ）に示す工程〕
ｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層４をエピタキシャル成長させる。次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域５の形成予定領域においてマスクを開口させる。そして、マスク上からボロンをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化熱処理することで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００４９】
〔図３（ｄ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成している。
【００５０】
〔図４（ａ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００５１】
〔図４（ｂ）に示す工程〕
層間絶縁膜１０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを６７０ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を形成する。
【００５２】
〔図４（ｃ）に示す工程〕
例えばフォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜１０をパターニングし、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂを別断面に形成する。
【００５３】
〔図４（ｄ）に示す工程〕
コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、コンタクト領域５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａが形成される。また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、コンタクト領域５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００５４】
その後、製造工程に関しては図示しないが、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２や図１とは別断面に形成されたゲート配線が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００５５】
以上説明したプレーナ型ＭＯＳＦＥＴの製造方法によれば、ｐ型ベース領域３の下層部３ａをイオン注入ではなくエピタキシャル成長により形成している。このため、ｎ型ドリフト層２とｐ型ベース領域３の下層部３ａとの間に形成されるＰＮ接合部、つまり高電圧を保持する機能が要求されるＰＮ接合部において、ＢＰＤ起因のリークが発生することを抑制することが可能となる。これにより、（１１−２０）面上に形成するパワーデバイスにおいて、高電圧を保持する機能を持つＰＮ接合部のリークを抑制でき、リークによるパワーデバイスの機能低下を抑制できる。
【００５６】
（第２実施形態）
上記第１実施形態に対して、ｐ型ベース領域３の形成工程を一部変更しても構わない。図５は、第１実施形態に示した図２（ｄ）〜図３（ｂ）の工程を変更したときのプレーナ型ＭＯＳＦＥＴの製造工程を示した断面図である。
【００５７】
まず、図２（ｃ）の工程まで行った後、図５（ａ）に示す工程において、ｎ型層２１を成膜する。このとき、ｎ型層２１の膜厚がｐ型ベース領域３の上層部３ｂと同等程度となるようにする。続いて、図５（ｂ）に示す工程において、ｎ型層２１の研磨を行うことなく、図３（ｂ）と同様のイオン注入工程を行うことで、ｐ型ベース領域３の上層部３ｂを形成する。これにより、下層部３ａと上層部３ｂとが繋がり、深さ０．７μｍ程度のｐ型ベース領域３が形成されると共に、ｎ型層２１のうちのｐ型不純物がイオン注入されなかった部分がｎ型ドリフト層２の一部となって残る。
【００５８】
このように、ｎ型層２１の膜厚がｐ型ベース領域３の上層部３ｂと同等程度となるようにしておけば、ｎ型層２１を研磨する必要も無くなる。これにより、プレーナ型ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。なお、この場合ｎ型ドリフト層２の上部が凹んだ形状になるが、ＭＯＳＦＥＴの動作上の支障はない。
【００５９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、上記図１に示したプレーナ型ＭＯＳＦＥＴの外周領域、つまりプレーナ型ＭＯＳＦＥＴが形成されるセル領域の外周を囲む領域のＰＮ接合部に関しても、プレーナ型ＭＯＳＦＥＴのＰＮ接合部と同様の構成を採用することで、より耐圧の向上を図る。
【００６０】
図６は、プレーナ型ＭＯＳＦＥＴの外周部領域の断面図である。この図に示すように、外周部領域は、ｎ型ドリフト層２の表層部にセル部を囲む環状構造のリサーフ層３０と該リサーフ層３０よりもセル部の外周に備えられたガードリング部３１とが備えられている。
【００６１】
リサーフ層３０は、ｐ型層で構成され、セル部のうち最も外周側に配置された素子のｐ型ベース領域３を延長することにより構成されている。リサーフ層３０のうち、ｎ型ドリフト層２とＰＮ接合を形成する下層のリサーフ下部３０ａは、エピタキシャル成長により形成されたものであり、例えば不純物濃度が１×１０19ｃｍ-3で厚み０．３μｍ程度とされ、リサーフ下部３０ａの上層となるリサーフ上部３０ｂは、例えば不純物濃度０．５×１０15ｃｍ-3〜１×１０19ｃｍ-3で厚み０．４μｍ程度とされている。
【００６２】
ガードリング部３１は、ｐ型のガードリング下部３１ａが複数個、例えばドリフト層の不純物濃度が５×１０15ｃｍ-3の場合には、１．１〜２．２μｍ程度（好ましくは１．５μｍ）の間隔を空けて配置されると共に、複数のガードリング下部３１ａの上にｐ型のガードリング上部３１ｂが形成された構成とされている。具体的には、セル部の最も外周領域側に配置されたプレーナ型ＭＯＳＦＥＴのｐ型ベース領域３が外周側に向けて延設されており、その端部から間隔を空けて複数のガードリング下部３１ａおよびガードリング上部３１ｂが形成され、複数のガードリング下部３１ａそれぞれの上方一面にガードリング上部３１ｂが形成された構造となっている。複数のガードリング下部３１ａは、エピタキシャル成長により形成されたものであり、例えば不純物濃度が１×１０19ｃｍ-3で厚み０．３μｍ程度とされ、ガードリング上部３１ｂは、例えば不純物濃度０．５×１０15ｃｍ-3〜１×１０19ｃｍ-3で厚み０．４μｍ程度とされている。
【００６３】
図７は、この外周部領域の形成工程を示したものである。なお、外周部領域の形成工程は、上述したプレーナ型ＭＯＳＦＥＴの製造工程中の各工程と同時に行われるものであるため、プレーナ型ＭＯＳＦＥＴの製造工程との関係と共に説明する。
【００６４】
まず、図７（ａ）に示す工程では、ｎ+型の基板１の主表面にｎ型ドリフト層２を形成したのち、ｐ型層のエピタキシャル成長によりリサーフ下部３０ａおよびガードリング下部３１ａを形成する。この工程は、図２（ｂ）に示すｐ型ベース領域３の下層部３ａを形成するときのエピタキシャル成長工程と同時に行われる。
【００６５】
次に、図７（ｂ）に示す工程では、リサーフ下部３０ａおよびガードリング下部３１ａの上にマスク３２を配置した後、このマスクを用いたエッチングにより、リサーフ下部３０ａおよびガードリング下部３１ａの不要部分を除去することで、リサーフ下部３０ａとガードリング下部３１ａとの間隔を空けると共に、ガードリング下部３１ａも間隔を空けて複数にする。この工程は、図２（ｃ）に示すマスク２０による下層部３ａの不要部分の除去工程と同時に行われる。
【００６６】
この後、図７（ｃ）に示す工程では、リサーフ下部３０ａ、ガードリング下部３１ａおよびｎ型ドリフト層２の露出部分の上にｎ型層３３を成膜する。このとき、ｎ型層３３がリサーフ下部３０ａおよびガードリング下部３１ａと同じもしくはそれよりも厚くなるようにする。この工程も、図２（ｄ）に示すｎ型層２１の形成工程と同時に行われる。
【００６７】
続いて、図７（ｄ）に示す工程では、ｎ型層３３をＣＭＰ研磨等により研磨して平坦化する。このとき、ｎ型層３３のうちリサーフ下部３０ａおよびガードリング下部３１ａの上に残った部分の厚みが、リサーフ上部３０ａおよびガードリング上部３１ｂと同等になるように、研磨量を制御する。この工程も、図３（ａ）に示すｎ型層２１の平坦化工程と同時に行うことができる。
【００６８】
そして、図７（ｅ）に示す工程では、例えばＬＴＯ等のマスク（図示せず）を成膜した後、フォトリソグラフィ工程を経て、リサーフ上部３０ｂおよびガードリング上部３１ｂの形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型層３３の表層部にｐ型不純物となるボロンをイオン注入する。その後、マスクを除去したのち、１６００℃、３０分間の活性化熱処理により＜１１−２０＞方向に拡散させることで、例えば、不純物濃度が１×１０19ｃｍ-3程度の濃度でリサーフ上部３０ｂおよびガードリング上部３１ｂを形成する。これにより、リサーフ下部３０ａおよびリサーフ上部３０ｂとが繋がると共に、ガードリング下部３１ａとガードリング上部３１ｂが繋がる。この工程も、図３（ｂ）に示す工程と同時に行うことができる。
【００６９】
また、ベース層を形成する場合と同様に、アルミニウムを用いて、多段イオン注入を行い、ガードリング上部を形成することもできる。
【００７０】
このように、リサーフ下部３０ａおよびガードリング下部３１ａをエピタキシャル成長によって形成することにより、リサーフ下部３０ａおよびガードリング下部３１ａの下方とｎ型ドリフト層との境界位置においても、イオン注入後の活性化熱処理によりＰＮ接合部にＢＰＤ起因のリークを発生させるという問題を解消することができる。これにより、外周部領域の耐圧をより向上させることが可能となる。
【００７１】
実際に、外周部領域の耐圧について、図８に示す断面図のように複数のガードリング下部３１ａの間隔Ｉを１．５μｍとしたときの耐圧をシミュレーションにより求めたところ、図９に示す結果が得られた。この図に示すように、ドレイン電圧が１３００Ｖ以上になるまでドレイン電流が流れ無いという高い耐圧を得ることができた。
【００７２】
また、複数のガードリング下部３１ａの間隔Ｉを様々に変化させた場合の耐圧の変化についても調べたところ、図１０に示す結果となり、間隔Ｉが１．１〜２．２μｍ程度において１０００Ｖ以上の高い耐圧を得ることができ、特に、１．５μｍのときに１３００Ｖを超える高い耐圧を得ることができることが確認された。この理由について、間隔Ｉを１．０μｍ、１．５μｍ、２．２μｍにしてドレイン電圧を高電圧としたときの外周部領域の電位分布を調べたところ、図１１（ａ）〜（ｃ）に示す結果が得られた。
【００７３】
図１１（ａ）は、間隔Ｉを１．０μｍにしたときの電位分布を示しているが、等電位線が外周部領域の最も外周側まで延びているものの、各等電位線の間隔が狭く、電位分布の広がりが小さくなっている。このため、間隔Ｉを狭くし過ぎると、逆に耐圧を低下させていると言える。図１１（ｂ）は、間隔Ｉを１．５μｍにしたときの電位分布を示しており、図１１（ａ）と比べて、各等電位線の間隔が広がっており、かつ、電位分布の広がりも大きくなっていることが判る。このため、高い耐圧を得ることが可能になる。図１１（ｃ）は、間隔Ｉを２．２μｍにしたときの電位分布を示しており、間隔Ｉを広げ過ぎているため、その間隔Ｉ中に電界が集中して入り込み、耐圧が得られなくなっている。
【００７４】
このように、複数のガードリング下部３１ａの間隔Ｉを１．１〜２．２μｍ程度にすると、より高い耐圧を得ることが可能となる。
【００７５】
（第４実施形態）
本発明の第４実施形態について説明する。上記第３実施形態では、複数のガードリング下部３１ａの間隔Ｉを均等にしているが、本実施形態では、複数のガードリング下部３１ａの間隔Ｉを不均等にする。
【００７６】
上記したように、複数のガードリング下部３１ａの間隔Ｉをすべて１．５μｍにした場合、高い耐圧を得ることができるが、図１１（ａ）に示されるように、等電位線の間隔が広がっているものの、セル部近傍の低電圧域での等電位線の間隔の広がりがあまり大きくない。このため、図１２に示す外周部領域の断面図に表したように、複数のガードリング下部３１ａの間隔Ｉがセル部から遠ざかるほど広くなるような構造（図中Ｉａ＜Ｉｂ＜Ｉｃ＜Ｉｄ）とし、その場合の外周部領域での電位分布特性について調べたところ、図１３のように等電位線が低電圧域でも広くなるという結果が得られた。そして、その場合の耐圧について調べたところ、図１４に示すように１４４２Ｖという高い耐圧特性が得られた。
【００７７】
このように、複数のガードリング下部３１ａの間隔がセル部から遠ざかるほど広くなるような構造にすると、より高い耐圧の外周部領域とすることが可能となる。
【００７８】
（第５実施形態）
上記第３、４実施形態に対して、ｐ型のガードリング上部３１ｂの形成工程を一部変更しても構わない。図１５は、第３実施形態に示した図７（ｃ）〜（ｄ）の工程を変更したときの外周部領域の製造工程を示した断面図である。
【００７９】
まず、図７（ａ）、（ｂ）の工程を経て、ｎ型ドリフト層２の上にガードリング下部３１ａを形成する。そして、図１５（ａ）の工程において、図７（ｃ）の工程よりも薄めにｎ型層３３を形成する。そして、図７（ｄ）のような研磨による平坦化工程を行うことなく、図１５（ｂ）に示す工程において、ｐ型不純物をイオン注入することで、ガードリング上部３１ｂを形成する。
【００８０】
このように、ｎ型層３３を平坦化しなくても良い。このような工程は、第２実施形態のようにｎ型層２１を研磨により工程を行わない場合と組み合わせることができる。これにより、プレーナ型ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。
【００８１】
（他の実施形態）
上記各実施形態では、ｐ型ベース領域３を下層部３ａと上層部３ｂに分けて形成する場合について説明したが、ｐ型ベース領域３をすべてエピタキシャル成長により形成しても良い。図１６は、この場合にプレーナ型ＭＯＳＦＥＴの製造工程の一部を示した断面図であり、図２（ｂ）〜（ｄ）および図３（ａ）の代わりとなる工程を示した図である。
【００８２】
まず、図２（ａ）の工程を行った後、図１６（ａ）に示す工程において、ｎ型層２１の上にｐ型ベース領域３をすべてエピタキシャル成長により成膜する。次に、図１６（ｂ）に示す工程では、マスク２０を用いてｐ型ベース領域３をパターニングする。そして、図１６（ｃ）に示す工程において、マスク２０を除去したのち、ｎ型層２１を成膜したのち、図１６（ｄ）に示す工程において、ｎ型層２１をｐ型ベース領域３が露出するまで研磨により除去する。このようにしても、上記各実施形態と同様の構造のプレーナ型ＭＯＳＦＥＴにすることができる。
【００８３】
また、上記各実施形態では、ｐ型ベース領域３の下層部３ａをエピタキシャル成長させたのち、さらにこれをパターニングしておいてから、ｎ型層２１を形成するようにしているが、ｎ型ドリフト層２を厚めに成膜しておき、ｎ型ドリフト層２の一部を除去してｐ型ベース領域３を埋め込んでも良い。図１７は、この場合にプレーナ型ＭＯＳＦＥＴの製造工程の一部を示した断面図であり、図２（ａ）〜（ｄ）および図３（ａ）、（ｂ）の代わりとなる工程を示した図である。
【００８４】
まず、図１７（ａ）に示す工程では、ｎ+型の基板１の上にｎ型ドリフト層２を厚めに形成しておく。次に、図１７（ｂ）に示す工程では、ｎ型ドリフト層２のうちｐ型ベース領域３の形成予定位置が開口するマスク４０を配置した後、マスク４０を用いてエッチングすることで、ｎ型ドリフト層２を０．７μｍ程度除去する。そして、図１７（ｃ）に示す工程において、マスク４０を除去した後、ｎ型ドリフト層２の表面にｐ型ベース領域３をエピタキシャル成長させ、さらに図１７（ｄ）に示す工程において、ｎ型ドリフト層２が露出するまでｐ型ベース領域３を研磨して平坦化する。このようにしても、上記各実施形態と同様の構造のプレーナ型ＭＯＳＦＥＴにすることができる。
【００８５】
また、上記各実施形態では、蓄積型のプレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用した場合について説明したが、チャネルエピ層４を形成しないような反転型のプレーナ型ＭＯＳＦＥＴに対しても本発明を適用しても良い。また、縦型パワーＭＯＳＦＥＴとして、プレーナ型のＭＯＳＦＥＴを例に挙げたが、他の構造、例えばトレンチゲートタイプのものであっても良い。つまり、ベース領域の下部とドリフト層との境界部において、ＢＰＤ起因のリークが発生するような形態において本発明を適用することが可能である。
【００８６】
また、上記第３〜第５実施形態では、ガードリング上部３１ｂを形成したが、ガードリング下部３１ａさえ形成されていれば、外周部領域に延びてくる電界を徐々に広げることが可能となるため、ガードリング上部３１ｂは必須ではない。
【００８７】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】本発明の第２実施形態にかかるプレーナ型ＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】本発明の第３実施形態にかかるプレーナ型ＭＯＳＦＥＴの外周部領域の断面図である。
【図７】図６に示す外周部領域の形成工程を示した断面図である。
【図８】耐圧を調べるときのシミュレーションに用いた外周部領域の断面図である。
【図９】図８の場合のドレイン電圧−耐圧特性を示したグラフである。
【図１０】複数の外周部下層領域の間隔を様々に変化させた場合の耐圧の変化について調べた結果を示したグラフである。
【図１１】（ａ）〜（ｃ）は、ぞれぞれ外周部下層領域の間隔を１．０μｍ、１．５μｍ、２．２μｍにしてドレイン電圧を高電圧としたときの外周部領域の電位分布を調べた結果を示した電位分布図である。
【図１２】複数の外周部下層領域の間隔がセル部から遠ざかるほど広くなるような構造としたときのプレーナ型ＭＯＳＦＥＴの断面図である。
【図１３】図１２の場合の電位分布図である。
【図１４】図１２の場合のドレイン電圧−耐圧特性を示したグラフである。
【図１５】本発明の第５実施形態にかかる外周部領域の製造工程を示した断面図である。
【図１６】他の実施形態に示すプレーナ型ＭＯＳＦＥＴの製造工程の一部を示した断面図である。
【図１７】他の実施形態に示すプレーナ型ＭＯＳＦＥＴの製造工程の一部を示した断面図である。
【符号の説明】
【００８９】
１…基板、２…ｎ型ドリフト層、３…ｐ型ベース領域、３ａ…下層部、３ｂ…上層部、４…チャネルエピ層、５…コンタクト領域、６、７…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１２…ソース電極、１３…ドレインコンタクト領域、１４…ドレイン電極、２０…マスク、２１…ｎ型層、３０…リサーフ層、３０ａ…リサーフ下部、３０ｂ…リサーフ上部、３１…ガードリング部、３１ａ…外周部下層領域、３１ｂ…外周部上層領域、３２…マスク、３３…ｎ型層、４０…マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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