(57)【要約】【課題】フリップフロップ回路やラッチ回路などの待機時のリーク電流を低減する。【解決手段】フリップフロック回路２０には、マスターラッチ回路１、スレーブラッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。クランプ部３は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びゲート接地のＮｃｈ  ＭＯＳトランジスタＮＭＴ２から構成される。フリップフロップ回路２０の待機時、“Ｌｏｗ” レベルのスタンバイ信号ＳＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”し、ノードＮ３の電圧はゲート接地のＮｃｈ  ＭＯＳトランジスタＮＭＴ２の順方向電圧（Ｖｆ）分プルアップし、マスターラッチ回路１には“Ｖｄｄ−Ｖｆ”の電圧が印加される。【選択図】図１
2008228192.tif 000002
【特許請求の範囲】
【請求項１】
高電位側電源側に設けられ、入力信号が入力されるマスターラッチ回路と、
前記高電位側電源と低電位側電源の間に設けられ、前記マスターラッチ回路から出力され
る信号が入力され、出力信号を出力するスレーブラッチ回路と、
前記マスターラッチ回路と前記低電位側電源の間に設けられ、待機時に、前記低電位側電
源側の前記マスターラッチ回路の電圧を前記低電位側電源電圧よりもプルアップするプル
アップ電圧発生手段を有するクランプ部と、
を具備することを特徴とする半導体集積回路。
【請求項２】
低電位側電源側に設けられ、入力信号が入力されるマスターラッチ回路と、
高電位側電源と前記低電位側電源の間に設けられ、前記マスターラッチ回路から出力され
る信号が入力され、出力信号を出力するスレーブラッチ回路と、
前記高電位側電源と前記マスターラッチ回路の間に設けられ、待機時に、前記高電位側電
源側の前記マスターラッチ回路の電圧を前記高電位側電源電圧よりもプルダウンするプル
ダウン電圧発生手段を有するクランプ部と、
を具備することを特徴とする半導体集積回路。
【請求項３】
入力信号が入力されるマスターラッチ回路と、
高電位側電源と低電位側電源の間に設けられ、前記マスターラッチ回路から出力される信
号が入力され、出力信号を出力するスレーブラッチ回路と、
前記高電位側電源と前記マスターラッチ回路の間に設けられ、待機時に、前記高電位側電
源側の前記マスターラッチ回路の電圧を前記高電位側電源電圧よりもプルダウンするプル
ダウン電圧発生手段を有する第１のクランプ部と、
前記マスターラッチ回路と前記低電位側電源の間に設けられ、待機時に、前記低電位側電
源側の前記マスターラッチ回路の電圧を前記低電位側電源電圧よりもプルアップするプル
アップ電圧発生手段を有する第２のクランプ部と、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記プルアップ電圧発生手段は、前記マスターラッチ回路と前記低電位側電源の間に１
個又はｎ個（ただし、ｎは２以上の整数）縦続接続されたダイオード、ゲート接地ＭＯＳ
トランジスタ、或いは抵抗であることを特徴とする請求項１又は３に記載の半導体集積回
路。
【請求項５】
前記プルダウン電圧発生手段は、前記高電位側電源と前記マスターラッチ回路の間に１
個又はｎ個（ただし、ｎは２以上の整数）縦続接続されたダイオード、ゲート接地ＭＯＳ
トランジスタ、或いは抵抗であることを特徴とする請求項２又は３に記載の半導体集積回
路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に使用されるフリップフロップ回路やラッチ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、高速化及び高集積度化が進展し、半導体集積回路としてのＬＳＩ
に使用されるラッチ回路やフリップフロップ回路の数が増大している。フリップフロップ
回路には、インバータとトランスファーゲートを用いて構成されるラッチ回路を直列接続
したマスタースレーブ型のものが通常使用される（例えば、特許文献１参照。）。
【０００３】
近年、ＬＳＩに使用されるＭＯＳトランジスタの微細化及び低電圧動作化が進行し、Ｍ
ＯＳトランジスタの閾値電圧（Ｖｔｈ）は低下の一途を辿っている。ＭＯＳトランジスタ
の低Ｖｔｈ化により、トランジスタのサブスレッショルド・リーク電流が増大し、フリッ
プフロップ回路やラッチ回路などの待機時のリーク電流が増大するという問題点がある。
【特許文献１】特開２００４−１８７０３７号公報（頁９、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、待機時のリーク電流を低減できる半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路は、高電位側電源側に設けられ、入力信号が入力され
るマスターラッチ回路と、前記高電位側電源と低電位側電源の間に設けられ、前記マスタ
ーラッチ回路から出力される信号が入力され、出力信号を出力するスレーブラッチ回路と
、前記マスターラッチ回路と前記低電位側電源の間に設けられ、待機時に、前記低電位側
電源側の前記マスターラッチ回路の電圧を前記低電位側電源電圧よりもプルアップするプ
ルアップ電圧発生手段を有するクランプ部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路は、低電位側電源側に設けられ、入力信号が入
力されるマスターラッチ回路と、高電位側電源と前記低電位側電源の間に設けられ、前記
マスターラッチ回路から出力される信号が入力され、出力信号を出力するスレーブラッチ
回路と、前記高電位側電源と前記マスターラッチ回路の間に設けられ、待機時に、前記高
電位側電源側の前記マスターラッチ回路の電圧を前記高電位側電源電圧よりもプルダウン
するプルダウン電圧発生手段を有するクランプ部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、待機時のリーク電流を低減できる半導体集積回路を提供することがで
きる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図
１は半導体集積回路としてのフリップフロップ回路を示す回路図、図２はクロックドイン
バータを示す回路図である。本実施例ではフリップフロップ回路のマスターラッチ回路の
低電位側電源側に、待機時のリーク電流を低減するためのクランプ部を設けている。
【００１０】
図１に示すように、フリップフロック回路２０には、マスターラッチ回路１、スレーブ
ラッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。フリップフロ
ック回路２０はD型フリップフロップである。
【００１１】
クロックバッファ回路４には、インバータＩＮＶ３とインバータＩＮＶ４が設けられる
。インバータＩＮＶ３は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に
設けられ、クロック信号ＣＬＫが入力され、クロック信号ＣＬＫを反転した反転クロック
信号ＣＬＫｂをノードＮ６から出力する。インバータＩＮＶ４は、高電位側電源Ｖｄｄと
低電位側電源（接地電位）Ｖｓｓの間に設けられ、反転クロック信号ＣＬＫｂが入力され
、反転クロック信号ＣＬＫｂを反転したクロック信号ＣＬＫと同位相のクロック信号ＣＬ
Ｋ１を出力する。クロック信号ＣＬＫ１と反転クロック信号ＣＬＫｂは、マスターラッチ
回路１のクロックドインバータＣＩ１及びＣＩ２とスレーブラッチ回路２のクロックドイ
ンバータＣＩ３及びＣＩ４に入力される。
【００１２】
クロックドインバータＣＩ１乃至ＣＩ４は、図２（ａ）及び図２（ｂ）に示すように、
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、Ｎｃ
ｈ  ＭＯＳトランジスタＮＭＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２から構
成される。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  F
ield  Effect  Transistor）とも呼称される。
【００１３】
クロックドインバータＣＩ１及びＣＩ４のＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のゲ
ートにクロック信号ＣＬＫ１が入力され、クロックドインバータＣＩ１及びＣＩ４のＮｃ
ｈ  ＭＯＳトランジスタＮＭＴ１１のゲートに反転クロック信号ＣＬＫｂが入力される。
クロックドインバータＣＩ２及びＣＩ３のＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のゲー
トに反転クロック信号ＣＬＫｂが入力され、クロックドインバータＣＩ２及びＣＩ３のＮ
ｃｈ  ＭＯＳトランジスタＮＭＴ１１のゲートにクロック信号ＣＬＫ１が入力される。
【００１４】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１１は、ソースが高電位側電源Ｖｄｄ側に接続され
、ドレインがＰｃｈ  ＭＯＳトランジスタＰＭＴ１２のソースに接続され、ゲートが入力
側に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２は、ドレインがＮｃｈ  ＭＯＳ
トランジスタＮＭＴ１１のドレインに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１
１は、ソースがＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレインに接続される。Ｎｃｈ
ＭＯＳトランジスタＮＭＴ１２は、ソースが低電位側電源Ｖｓｓ側に接続され、ゲート
が入力側に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２のドレインとＮｃｈ  Ｍ
ＯＳトランジスタＮＭＴ１１のドレインは出力側に接続され、出力信号が出力される。
【００１５】
ここで、クロックドインバータＣＩ１乃至ＣＩ４を構成するＰｃｈ  ＭＯＳトランジス
タＰＭＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１２、Ｎｃｈ  ＭＯＳトランジスタＮ
ＭＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２は、例えばゲート長Ｌｇやゲート
幅Ｗｇなどの寸法を必ずしも同一寸法に設計されない場合もある。また、閾値電圧の絶対
値｜Ｖｔｈ｜を同一に設定されない場合もある。
【００１６】
マスターラッチ回路１には、クロックドインバータＣＩ１、クロックドインバータＣＩ
２、及びインバータＩＮＶ１が設けられる。マスターラッチ回路１は、クロック信号ＣＬ
Ｋが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するとき（信号の立ち上がりエッジ
で）、インバータＩＮＶ１とクロックドインバータＣＩ２により入力信号Ｓｉｎの信号レ
ベル（入力信号のデータ）をラッチする。
【００１７】
クロックドインバータＣＩ１は、高電位側電源ＶｄｄとノードＮ３の間に設けられ、入
力信号Ｓｉｎ、クロック信号ＣＬＫ１、及び反転クロック信号ＣＬＫｂが入力され、出力
信号をノードＮ１から出力する。
【００１８】
インバータＩＮＶ１は、高電位側電源ＶｄｄとノードＮ３の間に設けられ、クロックド
インバータＣＩ１から出力される信号が入力され、その信号を反転した反転信号をノード
Ｎ２からクロクッドインバータＣＩ２及びＣＩ３に出力する。
【００１９】
クロックドインバータＣＩ２は、高電位側電源ＶｄｄとノードＮ３の間に設けられ、イ
ンバータＩＮＶ１から出力される反転信号、クロック信号ＣＬＫ１、及び反転クロック信
号ＣＬＫｂが入力され、出力信号をノードＮ１から出力する。クロックドインバータＣＩ
２から出力される信号は、帰還信号としてインバータＩＮＶ１に入力される。
【００２０】
スレーブラッチ回路１には、クロックドインバータＣＩ３、クロックドインバータＣＩ
４、及びインバータＩＮＶ２が設けられる。スレーブラッチ回路１は、クロック信号ＣＬ
Ｋが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化するとき（信号の立ち下がりエッジ
で）、インバータＩＮＶ２とクロックドインバータＣＩ４によりスレーブラッチ回路２に
入力される信号レベル（入力信号のデータ）をラッチする。
【００２１】
クロックドインバータＣＩ３は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓ
ｓの間に設けられ、ノードＮ２の信号、クロック信号ＣＬＫ１、及び反転クロック信号Ｃ
ＬＫｂが入力され、出力信号をノードＮ４から出力する。
【００２２】
インバータＩＮＶ２は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に設けられ、ク
ロックドインバータＣＩ３から出力される信号が入力され、その信号を反転した反転信号
をノードＮ５からクロクッドインバータＣＩ４に出力する。なお、インバータＩＮＶ２か
ら出力される信号はフリップフロップ回路２０の出力信号Ｓｏｕｔとなる。
【００２３】
クロックドインバータＣＩ４は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓ
ｓの間に設けられ、インバータＩＮＶ２から出力される反転信号、クロック信号ＣＬＫ１
、及び反転クロック信号ＣＬＫｂが入力され、出力信号をノードＮ４から出力する。クロ
ックドインバータＣＩ４から出力される信号は、帰還信号としてインバータＩＮＶ２に入
力される。
【００２４】
クランプ部３は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃ
ｈ  ＭＯＳトランジスタＮＭＴ１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ２から構成され
る。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ３に接続され、ソースが
低電位側電源Ｖｓｓに接続され、ゲートにスタンバイ信号ＳＴＢが入力される。スタンバ
イ信号ＳＴＢが“Ｈｉｇｈ”レベルのとき（フリップフロップ回路２０の動作時）Ｎｃｈ
ＭＯＳトランジスタＮＭＴ１は“ＯＮ”し、スタンバイ信号ＳＴＢが“Ｌｏｗ”レベル
のとき（フリップフロップ回路２０の待機時）Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は“
ＯＦＦ”する。
【００２６】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１はエンハンスモード（Ｅ−typeとも呼称
される）のトランジスタであり、スタンバイ信号ＳＴＢが“Ｌｏｗ”レベルのとき、ＮＭ
Ｔ１のソース−ドレイン間電圧はＮｃｈ  ＭＯＳトランジスタＮＭＴ２の順方向電圧（Ｖ
ｆ）となるため、非常に少ないリーク電流に抑えることができる。
【００２７】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ゲート及びドレインがノードＮ３に接続され
、ソースが低電位側電源Ｖｓｓに接続されるゲート接地のＭＯＳ型ダイオードである。
【００２８】
次に、フリップフロップ回路の動作について図３を参照して説明する。図３はフリップ
フロップ回路の動作を説明する図である。
【００２９】
図３に示すように、フリップフロップ回路２０の動作時、“Ｈｉｇｈ”レベルのスタン
バイ信号ＳＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力さ
れ、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＮ”する。ノードＮ３の電圧は、Ｎｃｈ
ＭＯＳトランジスタＮＭＴ１のオン抵抗が小さいので略低電位側電源（接地電位）Ｖｓ
ｓ電圧となる。このため、マスターラッチ回路１には高電位側電源Ｖｄｄ電圧が印加され
通常動作する。
【００３０】
一方、フリップフロップ回路２０の待機時、“Ｌｏｗ” レベルのスタンバイ信号ＳＴ
Ｂがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  
ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”する。このため、ノードＮ３の電圧は、ゲート
接地のＭＯＳ型ダイオードであるＮｃｈ  ＭＯＳトランジスタＮＭＴ２の順方向電圧（Ｖ
ｆ）分プルアップし、マスターラッチ回路１には“Ｖｄｄ−Ｖｆ”が印加される。したが
って、クランプ部を有しない従来のフリップフロップ回路の場合よりも待機時のリーク電
流を低減することができる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、プルアップ電圧発
生手段として機能する。
【００３１】
ここでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のバックゲートを低電位側電源Ｖｓｓ
に接続しているが、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のバックゲートを低電位側電源
Ｖｓｓに接続しなくともよい。この場合、ノードＮ３の電圧はＶｆではなくＮｃｈ  ＭＯ
ＳトランジスタＮＭＴ２の閾値電圧分プルアップする。なお、スレーブラッチ回路２には
、動作時或いは待機時にかかわらず高電位側電源Ｖｄｄ電圧が印加される。
【００３２】
上述したように、本実施例の半導体集積回路では、マスターラッチ回路１、スレーブラ
ッチ回路２、クランプ部３、及びクロックバッファ回路４が設けられる。クロックバッフ
ァ回路４には、インバータＩＮＶ３とインバータＩＮＶ４が設けられ、クロック信号ＣＬ
Ｋが入力され、反転クロック信号ＣＬＫｂ及びクロック信号ＣＬＫと同位相のクロック信
号ＣＬＫ１をマスターラッチ回路１及びスレーブラッチ回路２に出力する。クランプ部３
は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃｈ  ＭＯＳトラ
ンジスタＮＭＴ１及びゲート接地のＮｃｈ  ＭＯＳトランジスタＮＭＴ２から構成される
。フリップフロップ回路２０の動作時、“Ｈｉｇｈ”レベルのスタンバイ信号ＳＴＢがク
ランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯＳ
トランジスタＮＭＴ１が“ＯＮ”する。一方、フリップフロップ回路２０の待機時、“Ｌ
ｏｗ” レベルのスタンバイ信号ＳＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮ
ＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”する。
【００３３】
このため、マスターラッチ回路１の低電位側電源Ｖｓｓ側のノードＮ３の電圧が、待機
時に、低電位側電源Ｖｓｓ電圧よりもダイオードの順方向電圧（ゲート接地のＮｃｈ  Ｍ
ＯＳトランジスタＮＭＴ２のＶｆ）分プルアップする。したがって、従来よりも待機時の
リーク電流を低減することができる。また、待機時に電源を遮断しないので、電源遮断前
のデータを一時退避させ、電源遮断から復帰する際に退避したデータを再度読み込むとい
う複雑なシーケンスが不要であり、システムのコストや処理時間の増大を抑制することが
できる。
【００３４】
なお、本実施例では、クランプ部３にダイオードとしてのゲート接地Ｎｃｈ  ＭＯＳト
ランジスタＮＭＴ２を１つ設けているが、ｎ個（ただし、ｎは２以上の整数）縦続接続さ
れたゲート接地Ｎｃｈ  ＭＯＳトランジスタを設けてもよい。また、ゲート接地Ｎｃｈ  
ＭＯＳトランジスタＮＭＴ２の代わりにダイオードを用いてもよい。更に、ゲート絶縁膜
にシリコン酸化膜を用いたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタ
を用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ
４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用い
たＰｃｈ  ＭＩＳトランジスタ及びＮｃｈ  ＭＩＳトランジスタを用いてもよい。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図
４は半導体集積回路としてのフリップフロップ回路を示す回路図である。本実施例ではク
ランプ部の配置を変更している。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。
【００３７】
図４に示すように、フリップフロック回路２０ａには、マスターラッチ回路１ａ、スレ
ーブラッチ回路２、クロックバッファ回路４、及びクランプ部５が設けられる。フリップ
フロック回路２０ａはD型フリップフロップである。
【００３８】
マスターラッチ回路１ａには、クロックドインバータＣＩ１、クロックドインバータＣ
Ｉ２、及びインバータＩＮＶ１が設けられる。マスターラッチ回路１ａは、クロック信号
ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するとき（信号の立ち上がりエ
ッジで）、インバータＩＮＶ１とクロックドインバータＣＩ２により入力信号Ｓｉｎの信
号レベル（入力信号のデータ）をラッチする。
【００３９】
クロックドインバータＣＩ１は、ノードN７と低電位側電源（接地電位）Ｖｓｓの間に
設けられ、入力信号Ｓｉｎ、クロック信号ＣＬＫ１、及び反転クロック信号ＣＬＫｂが入
力され、出力信号をノードＮ１から出力する。
【００４０】
インバータＩＮＶ１は、ノードＮ７と低電位側電源（接地電位）Ｖｓｓの間に設けられ
、クロックドインバータＣＩ１から出力される信号が入力され、その信号を反転した反転
信号をノードＮ２からクロクッドインバータＣＩ２及びＣＩ３に出力する。
【００４１】
クロックドインバータＣＩ２は、ノードN７と低電位側電源（接地電位）Ｖｓｓの間に
設けられ、インバータＩＮＶ１から出力される反転信号、クロック信号ＣＬＫ１、及び反
転クロック信号ＣＬＫｂが入力され、出力信号をノードＮ１から出力する。クロックドイ
ンバータＣＩ２から出力される信号は、帰還信号としてインバータＩＮＶ１に入力される
。
【００４２】
クランプ部５は、高電位側電源ＶｄｄとノードＮ７の間に設けられ、Ｐｃｈ  ＭＯＳト
ランジスタＰＭＴ１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成される。
【００４３】
Ｐｃｈ  ＭＯＳトランジスタＮＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ド
レインがノードＮ７に接続され、ゲートにスタンバイ信号ＳＴＢ１が入力される。スタン
バイ信号ＳＴＢ１が“Ｌｏｗ”レベルのとき（フリップフロップ回路２０ａの動作時）Ｐ
ｃｈ  ＭＯＳトランジスタＰＭＴ１は“ＯＮ”し、スタンバイ信号ＳＴＢ１が“Ｈｉｇｈ
”レベルのとき（フリップフロップ回路２０ａの待機時）Ｐｃｈ  ＭＯＳトランジスタＰ
ＭＴ１は“ＯＦＦ”する。
【００４４】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１はエンハンスモード（Ｅ−typeとも呼称
される）のトランジスタであり、スタンバイ信号ＳＴＢ１が“Ｈｉｇｈ”レベルのときソ
ースードレイン間にリーク電流は発生しない。
【００４５】
Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲ
ート及びドレインがノードＮ７に接続されるゲート接地のＭＯＳ型ダイオードである。
【００４６】
次に、フリップフロップ回路の動作について図５を参照して説明する。図５はフリップ
フロップ回路の動作を説明する図である。
【００４７】
図５に示すように、フリップフロップ回路２０ａの動作時、“Ｌｏｗ”レベルのスタン
バイ信号ＳＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力
され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＮ”する。ノードＮ７の電圧は、Ｐｃ
ｈ  ＭＯＳトランジスタＰＭＴ１のオン抵抗が小さいので略高電位側電源Ｖｄｄ電圧とな
る。このため、マスターラッチ回路１ａには高電位側電源Ｖｄｄ電圧が印加され通常動作
する。
【００４８】
一方、フリップフロップ回路２０ａの待機時、“Ｈｉｇｈ” レベルのスタンバイ信号
ＳＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力され、Ｐ
ｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＦＦ”する。このため、ノードＮ７の電圧は、
ゲート接地のＭＯＳ型ダイオードであるＰｃｈ  ＭＯＳトランジスタＰＭＴ２の順方向電
圧（Ｖｆ）分プルダウンし、マスターラッチ回路１ａには“Ｖｄｄ−Ｖｆ”が印加される
。したがって、クランプ部を有しない従来のフリップフロップ回路の場合よりも待機時の
リーク電流を低減することができる。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、プルダウ
ン電圧発生手段として機能する。
【００４９】
ここでは、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のバックゲートを高電位側電源Ｖｄｄ
に接続しているが、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２のバックゲートを高電位側電源
Ｖｄｄに接続しなくともよい。この場合、ノードＮ７の電圧はＶｆではなくＰｃｈ  ＭＯ
ＳトランジスタＰＭＴ２の絶対値の閾値電圧分プルダウンする。
【００５０】
上述したように、本実施例の半導体集積回路では、マスターラッチ回路１ａ、スレーブ
ラッチ回路２、クランプ部５、及びクロックバッファ回路４が設けられる。クロックバッ
ファ回路４には、インバータＩＮＶ３とインバータＩＮＶ４が設けられ、クロック信号Ｃ
ＬＫが入力され、反転クロック信号ＣＬＫｂ及びクロック信号ＣＬＫと同位相のクロック
信号ＣＬＫ１をマスターラッチ回路１ａ及びスレーブラッチ回路２に出力する。クランプ
部５は、高電位側電源ＶｄｄとノードＮ７の間に設けられ、Ｐｃｈ  ＭＯＳトランジスタ
ＰＭＴ１及びゲート接地のＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成される。フリッ
プフロップ回路２０ａの動作時、“Ｌｏｗ”レベルのスタンバイ信号ＳＴＢ１がクランプ
部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力され、Ｐｃｈ  ＭＯＳトラン
ジスタＮＭＴ１が“ＯＮ”する。一方、フリップフロップ回路２０ａの待機時、“Ｈｉｇ
ｈ” レベルのスタンバイ信号ＳＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰ
ＭＴ１のゲートに入力され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＦＦ”する。
【００５１】
このため、マスターラッチ回路１ａの高電位側電源Ｖｄｄ側のノードＮ７の電圧が、待
機時に、高電位側電源Ｖｄｄ電圧よりもダイオードの順方向電圧（ゲート接地のＰｃｈ  
ＭＯＳトランジスタＰＭＴ２のＶｆ）分プルダウンする。したがって、従来よりも待機時
のリーク電流を低減することができる。また、待機時に電源を遮断しないので、電源遮断
前のデータを一時退避させ、電源遮断から復帰する際に退避したデータを再度読み込むと
いう複雑なシーケンスが不要であり、システムのコストや処理時間の増大を抑制すること
ができる。
【００５２】
なお、本実施例では、クランプ部５にダイオードとしてのゲート接地Ｐｃｈ  ＭＯＳト
ランジスタＰＭＴ２を１つ設けているが、ｎ個（ただし、ｎは２以上の整数）縦続接続さ
れたゲート接地Ｐｃｈ  ＭＯＳトランジスタを設けてもよい。
【実施例３】
【００５３】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図
６は半導体集積回路としてのフリップフロップ回路を示す回路図である。本実施例ではク
ランプ部を２つ設けている。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。
【００５５】
図６に示すように、フリップフロック回路２０ｂには、マスターラッチ回路１ｂ、スレ
ーブラッチ回路２、クランプ部３、クロックバッファ回路４、及びクランプ部５が設けら
れる。フリップフロック回路２０ｂはD型フリップフロップである。
【００５６】
マスターラッチ回路１ｂには、クロックドインバータＣＩ１、クロックドインバータＣ
Ｉ２、及びインバータＩＮＶ１が設けられる。マスターラッチ回路１ｂは、クロック信号
ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化するとき（信号の立ち上がりエ
ッジで）、インバータＩＮＶ１とクロックドインバータＣＩ２により入力信号Ｓｉｎの信
号レベル（入力信号のデータ）をラッチする。
【００５７】
クロックドインバータＣＩ１は、ノードN７とノードＮ３の間に設けられ、入力信号Ｓ
ｉｎ、クロック信号ＣＬＫ１、及び反転クロック信号ＣＬＫｂが入力され、出力信号をノ
ードＮ１から出力する。
【００５８】
インバータＩＮＶ１は、ノードＮ７とノードＮ３の間に設けられ、クロックドインバー
タＣＩ１から出力される信号が入力され、その信号を反転した反転信号をノードＮ２から
クロクッドインバータＣＩ２及びＣＩ３に出力する。
【００５９】
クロックドインバータＣＩ２は、ノードN７とノードＮ３の間に設けられ、インバータ
ＩＮＶ１から出力される反転信号、クロック信号ＣＬＫ１、及び反転クロック信号ＣＬＫ
ｂが入力され、出力信号をノードＮ１から出力する。クロックドインバータＣＩ２から出
力される信号は、帰還信号としてインバータＩＮＶ１に入力される。
【００６０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ３に接続され、ソースが
低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにスタンバイ信号ＳＴＢが入力され
る。スタンバイ信号ＳＴＢが“Ｈｉｇｈ”レベルのとき（フリップフロップ回路２０ｂの
動作時）Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は“ＯＮ”し、スタンバイ信号ＳＴＢが“
Ｌｏｗ”レベルのとき（フリップフロップ回路２０ｂの待機時）Ｎｃｈ  ＭＯＳトランジ
スタＮＭＴ１は“ＯＦＦ”する。
【００６１】
Ｐｃｈ  ＭＯＳトランジスタＮＭＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ド
レインがノードＮ７に接続され、ゲートにスタンバイ信号ＳＴＢの反転信号であるスタン
バイ信号ＳＴＢ１が入力される。スタンバイ信号ＳＴＢ１が“Ｌｏｗ”レベルのとき（フ
リップフロップ回路２０ｂの動作時）Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は“ＯＮ”し
、スタンバイ信号ＳＴＢ１が“Ｈｉｇｈ”レベルのとき（フリップフロップ回路２０ｂの
待機時）Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は“ＯＦＦ”する。
【００６２】
次に、フリップフロップ回路の動作について図７を参照して説明する。図７はフリップ
フロップ回路の動作を説明する図である。
【００６３】
図７に示すように、フリップフロップ回路２０ｂの動作時、“Ｈｉｇｈ”レベルのスタ
ンバイ信号ＳＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力
され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＮ”し、“Ｌｏｗ”レベルのスタンバ
イ信号ＳＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１に入力され、Ｐｃ
ｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＮ”する。
【００６４】
ノードＮ３の電圧は、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のオン抵抗が小さいので略
低電位側電源（接地電位）Ｖｓｓ電圧となる。一方、ノードＮ７の電圧は略高電位側電源
Ｖｄｄとなる。このため、マスターラッチ回路１ｂには略高電位側電源Ｖｄｄ電圧が印加
され通常動作する。
【００６５】
一方、フリップフロップ回路２０ｂの待機時、“Ｌｏｗ” レベルのスタンバイ信号Ｓ
ＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ
ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”し、“Ｈｉｇｈ”レベルのスタンバイ電流Ｓ
ＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力される。こ
のため、ノードＮ３の電圧は、ゲート接地のＭＯＳ型ダイオードであるＮｃｈ  ＭＯＳト
ランジスタＮＭＴ２の順方向電圧（Ｖｆ）分プルアップし、ノードＮ７の電圧は、ゲート
接地のＭＯＳ型ダイオードであるＰｃｈ  ＭＯＳトランジスタＰＭＴ２の順方向電圧（Ｖ
ｆ）分プルダウンする。マスターラッチ回路１ｂには“Ｖｄｄ−２Ｖｆ”が印加される。
したがって、クランプ部を有しない従来のフリップフロップ回路の場合よりも待機時のリ
ーク電流を低減することができる。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、プルアップ
電圧発生手段として機能し、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、プルダウン電圧発
生手段として機能する。
【００６６】
上述したように、本実施例の半導体集積回路では、マスターラッチ回路１ｂ、スレーブ
ラッチ回路２、クランプ部３、クロックバッファ回路４、及びクランプ部５が設けられる
。クロックバッファ回路４には、インバータＩＮＶ３とインバータＩＮＶ４が設けられ、
クロック信号ＣＬＫが入力され、反転クロック信号ＣＬＫｂ及びクロック信号ＣＬＫと同
位相のクロック信号ＣＬＫ１をマスターラッチ回路１ｂ及びスレーブラッチ回路２に出力
する。クランプ部３は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びゲート接地のＮｃｈ  ＭＯＳトランジスタＮＭ
Ｔ２から構成される。クランプ部５は、高電位側電源ＶｄｄとノードＮ７の間に設けられ
、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１及びゲート接地のＰｃｈ  ＭＯＳトランジスタＰ
ＭＴ２から構成される。フリップフロップ回路２０ｂの動作時、“Ｈｉｇｈ”レベルのス
タンバイ信号ＳＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入
力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＮ”し、“Ｌｏｗ”レベルのスタン
バイ信号ＳＴＢ１がクランプ部５のＰｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力
され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１が“ＯＮ”する。一方、フリップフロップ回
路２０ｂの待機時、“Ｌｏｗ” レベルのスタンバイ信号ＳＴＢがクランプ部３のＮｃｈ
ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ
１が“ＯＦＦ”し、“Ｈｉｇｈ” レベルのスタンバイ信号ＳＴＢ１がクランプ部５のＰ
ｃｈ  ＭＯＳトランジスタＰＭＴ１のゲートに入力され、Ｐｃｈ  ＭＯＳトランジスタＰ
ＭＴ１が“ＯＦＦ”する。
【００６７】
このため、マスターラッチ回路１ｂに印加される電圧が、待機時に、“Ｖｄｄ−２Ｖｆ
”となる。したがって、待機時のリーク電流を実施例１よりも低減することができる。ま
た、待機時に電源を遮断しないので、電源遮断前のデータを一時退避させ、電源遮断から
復帰する際に退避したデータを再度読み込むという複雑なシーケンスが不要であり、シス
テムのコストや処理時間の増大を抑制することができる。
【実施例４】
【００６８】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図
８は半導体集積回路としてのフリップフロップ回路を示す回路図である。本実施例ではク
ランプ部の構成を変更している。
【００６９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異な
る部分のみ説明する。
【００７０】
図８に示すように、フリップフロック回路２０ｃには、マスターラッチ回路１ｃ、スレ
ーブラッチ回路２、クランプ部３ｃ、及びクロックバッファ回路４が設けられる。フリッ
プフロック回路２０ｃはD型フリップフロップである。
【００７１】
マスターラッチ回路１ｃは、低電位側電源（接地電位）Ｖｓｓ側（ノードＮ３）がクラ
ンプ部３ｃに接続され、回路構成は実施例１と同様である。
【００７２】
クランプ部３ｃは、ノードＮ３と低電位側電源Ｖｓｓの間に設けられ、Ｎｃｈ  ＭＯＳ
トランジスタＮＭＴ１及び抵抗Ｒ１から構成される。抵抗Ｒ１及びＮｃｈ  ＭＯＳトラン
ジスタＮＭＴ１は、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に並列接続される
。
【００７３】
フリップフロップ回路２０ｃの動作時、“Ｈｉｇｈ”レベルのスタンバイ信号ＳＴＢが
クランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯ
ＳトランジスタＮＭＴ１が“ＯＮ”する。ノードＮ３の電圧は、Ｎｃｈ  ＭＯＳトランジ
スタＮＭＴ１のオン抵抗が小さいので略低電位側電源（接地電位）Ｖｓｓ電圧となる。こ
のため、マスターラッチ回路１ｃには略高電位側電源Ｖｄｄ電圧が印加され通常動作する
。
【００７４】
一方、フリップフロップ回路２０ｃの待機時、“Ｌｏｗ” レベルのスタンバイ信号Ｓ
ＴＢがクランプ部３のＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ
ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”する。このため、ノードＮ３の電圧は、抵抗
Ｒ１に流れる電流（ＩＲ１）×抵抗Ｒ１の抵抗値（Ｒ１）の値分プルアップし、マスター
ラッチ回路１ｃには“Ｖｄｄ−（ＩＲ１×Ｒ１）”が印加される。したがって、クランプ
部を有しない従来のフリップフロップ回路の場合よりも待機時のリーク電流を低減するこ
とができる。抵抗Ｒ１は、プルアップ電圧発生手段として機能する。
【００７５】
上述したように、本実施例の半導体集積回路では、マスターラッチ回路１ｃ、スレーブ
ラッチ回路２、クランプ部３ｃ、及びクロックバッファ回路４が設けられる。クロックバ
ッファ回路４には、インバータＩＮＶ３とインバータＩＮＶ４が設けられ、クロック信号
ＣＬＫが入力され、反転クロック信号ＣＬＫｂ及びクロック信号ＣＬＫと同位相のクロッ
ク信号ＣＬＫ１をマスターラッチ回路１ｃ及びスレーブラッチ回路２に出力する。クラン
プ部３ｃは、ノードＮ３と低電位側電源（接地電位）Ｖｓｓの間に設けられ、Ｎｃｈ  Ｍ
ＯＳトランジスタＮＭＴ１及び抵抗Ｒ１から構成される。フリップフロップ回路２０ｃの
動作時、“Ｈｉｇｈ”レベルのスタンバイ信号ＳＴＢがクランプ部３ｃのＮｃｈ  ＭＯＳ
トランジスタＮＭＴ１のゲートに入力され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“Ｏ
Ｎ”する。一方、フリップフロップ回路２０ｃの待機時、“Ｌｏｗ”レベルのスタンバイ
信号ＳＴＢがクランプ部３ｃのＮｃｈ  ＭＯＳトランジスタＮＭＴ１のゲートに入力され
、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１が“ＯＦＦ”する。
【００７６】
このため、マスターラッチ回路１ｃの低電位側電源Ｖｓｓ側のノードＮ３の電圧が、待
機時に、抵抗Ｒ１に流れる電流（ＩＲ１）×抵抗Ｒ１の抵抗値（Ｒ１）の値分プルアップ
し、マスターラッチ回路１ｃには“Ｖｄｄ−（ＩＲ１×Ｒ１）”が印加される。したがっ
て、従来よりも待機時のリーク電流を低減することができる。また、待機時に電源を遮断
しないので、電源遮断前のデータを一時退避させ、電源遮断から復帰する際に退避したデ
ータを再度読み込むという複雑なシーケンスが不要であり、システムのコストや処理時間
の増大を抑制することができる。
【００７７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種
々、変更してもよい。
【００７８】
例えば、実施例では、フリップフロップ回路のマスターラッチ回路にクランプ部を設け
ているが、スキャン化されたＳＦＦ（Scan  Flip  Flop）回路にクランプ部を設けてもよ
い。この場合、マスターラッチ回路には、クロック信号、ファンクション入力信号、スキ
ャンシフト信号、及びスキャン入力信号が入力され、スレーブ回路にはクロック信号が入
力される。また、マスターラッチ回路に第１のスキャンクロック信号が入力され、スレー
ブラッチ回路に第２のスキャンクロック信号が入力されるＬｅｖｅｌ―Ｓｅｎｓｉｔｉｖ
ｅ−Ｓｃａｎデザイン設計され、スキャン化されたラッチ回路ベースの半導体集積回路な
どにも適用できる。この場合、マスターラッチ回路には、ファンクション入力信号、シス
テムクロック信号、及びスキャン入力信号が更に入力される。
【００７９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  高電位側電源側に設けられ、入力信号が入力されるマスターラッチ回路と、
前記高電位側電源と低電位側電源の間に設けられ、前記マスターラッチ回路から出力され
る信号が入力され、出力信号を出力するスレーブラッチ回路と、待機時に、前記低電位側
電源側の前記マスターラッチ回路の電圧を前記低電位側電源電圧よりもプルアップするプ
ルアップ電圧発生手段と、動作時に、ゲートに入力されるスタンバイ信号により動作する
ＭＯＳトランジスタとが前記マスターラッチ回路と前記低電位側電源の間に並列接続され
るクランプ部とを具備する半導体集積回路。
【００８０】
（付記２）  低高電位側電源側に設けられ、入力信号が入力されるマスターラッチ回路と
、高電位側電源と前記低電位側電源の間に設けられ、前記マスターラッチ回路から出力さ
れる信号が入力され、出力信号を出力するスレーブラッチ回路と、待機時に、前記高電位
側電源側の前記マスターラッチ回路の電圧を前記高電位側電源電圧よりもプルダウンする
プルダウン電圧発生手段と、動作時に、ゲートに入力されるスタンバイ信号により動作す
るＭＯＳトランジスタとが前記高電位側電源と前記マスターラッチ回路の間に並列接続さ
れるクランプ部とを具備する半導体集積回路。
【００８１】
（付記３）  入力信号が入力されるマスターラッチ回路と、高電位側電源と低電位側電源
の間に設けられ、前記マスターラッチ回路から出力される信号が入力され、出力信号を出
力するスレーブラッチ回路と、待機時に、前記高電位側電源側の前記マスターラッチ回路
の電圧を前記高電位側電源電圧よりもプルダウンするプルダウン電圧発生手段と、動作時
に、ゲートに入力されるスタンバイ信号により動作するＭＯＳトランジスタとが前記マス
ターラッチ回路と前記低電位側電源の間に並列接続される第１のクランプ部と、待機時に
、前記低電位側電源側の前記マスターラッチ回路の電圧を前記低電位側電源電圧よりもプ
ルアップするプルアップ電圧発生手段と、動作時に、ゲートに入力されるスタンバイ信号
により動作するＭＯＳトランジスタとが前記高電位側電源と前記マスターラッチ回路の間
に並列接続される第２のクランプ部とを具備する半導体集積回路。
【００８２】
（付記４）  前記プルアップ電圧発生手段は、前記マスターラッチ回路と前記低電位側電
源の間に１個又はｎ個（ただし、ｎは２以上の整数）縦続接続されたダイオード、ゲート
接地ＭＯＳトランジスタ、或いは抵抗である付記１又は３に記載の半導体集積回路。
【００８３】
（付記５）  前記プルダウン電圧発生手段は、前記高電位側電源と前記マスターラッチ回
路の間に１個又はｎ個（ただし、ｎは２以上の整数）縦続接続されたダイオード、ゲート
接地ＭＯＳトランジスタ、或いは抵抗である付記２又は３に記載の半導体集積回路。
【００８４】
（付記６）  前記マスターラッチ回路には、クロック信号、ファンクション入力信号、ス
キャンシフト信号、及びスキャン入力信号が入力され、前記スレーブ回路には前記クロッ
ク信号が入力され、スキャン化された付記１乃至５のいずれか１つに記載の半導体集積回
路。
【００８５】
（付記７）  前記マスターラッチ回路には、第１のスキャンクロック信号、ファンクショ
ン入力信号、システムクロック信号、スキャン入力信号も入力され、前記スレーブラッチ
回路には第２のスキャンクロック信号が入力され、Ｌｅｖｅｌ―Ｓｅｎｓｉｔｉｖｅ−Ｓ
ｃａｎデザイン設計され、スキャン化されたラッチ回路ベースの付記１乃至５のいずれか
１つに記載の半導体集積回路。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施例１に係るフリップフロップ回路を示す回路図。
【図２】本発明の実施例１に係るクロックドインバータを示す図
【図３】本発明の実施例１に係るフリップフロップ回路の動作を説明する図。
【図４】本発明の実施例２に係るフリップフロップ回路を示す図。
【図５】本発明の実施例２に係るフリップフロップ回路の動作を説明する図。
【図６】本発明の実施例３に係るフリップフロップ回路を示す図。
【図７】本発明の実施例３に係るフリップフロップ回路の動作を示す図。
【図８】本発明の実施例４に係るフリップフロップ回路を示す回路図。
【符号の説明】
【００８７】
１、１ａ、１ｂ、１ｃ  マスターラッチ回路
２  スレーブラッチ回路
３、３ｃ、５  クランプ部
４  クロックバッファ回路
２０、２０ａ、２０ｂ、２０ｃ  フリップフロップ回路
ＩＮＶ１〜４  インバータ
ＣＩ１〜４  クロックドインバータ
ＣＬＫ、ＣＬＫ１  クロック信号
ＣＬＫｂ  反転クロック信号
Ｎ１〜７  ノード
ＮＭＴ１、ＮＭＴ２、ＮＭＴ１１、ＮＭＴ１２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２、ＰＭＴ１１、ＰＭＴ１２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１  抵抗
Ｓｉｎ  入力信号
Ｓｏｕｔ  出力信号
ＳＴＢ、ＳＴＢ１  スタンバイ信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2008228192.tif 000003
【図２】
2008228192.tif 000004
【図３】
2008228192.tif 000005
【図４】
2008228192.tif 000006
【図５】
2008228192.tif 000007
【図６】
2008228192.tif 000008
【図７】
2008228192.tif 000009
【図８】
2008228192.tif 000010