【手続補正書】
【提出日】平成20年12月11日(2008.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
測定装置に具備される再構成可能なゲートアレイをプログラムする装置であって、
前記ゲートアレイを、
被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能するようにプログラムし、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
【請求項２】
被測定信号を格納する記憶装置を備える測定装置に具備され、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイをプログラムする装置であって、
前記ゲートアレイを、
前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能するようにプログラムし、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
前記測定装置が前記第一の疑似雑音符号に同期できるようにすることを特徴とするゲートアレイプログラム装置。
【請求項３】
各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
ことを特徴とする請求項１または請求項２に記載のゲートアレイプログラム装置。
【請求項４】
前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１乃至請求項３のいずれかに記載のゲートアレイプログラム装置。
【請求項５】
前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項４に記載のゲートアレイプログラム装置。
【請求項６】
前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１乃至請求項５のいずれかに記載のゲートアレイプログラム装置。
【請求項７】
再構成可能なゲートアレイを具備する測定装置であって、
前記ゲートアレイが、
被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能するようにプログラムされ、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
【請求項８】
被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置であって、
前記ゲートアレイが、
前記被測定信号に含まれる第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能するようにプログラムされ、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択し、
前記測定装置が前記第一の疑似雑音符号に同期できるようにしたことを特徴とする測定装置。
【請求項９】
各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
ことを特徴とする請求項７または請求項８に記載の測定装置。
【請求項１０】
前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項７乃至請求項９のいずれかに記載の測定装置。
【請求項１１】
前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１０に記載の測定装置。
【請求項１２】
前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項７乃至請求項１１のいずれかに記載の測定装置。
【請求項１３】
再構成可能なゲートアレイを備える測定装置に具備されるか接続されるコンピュータに、被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
前記プログラムされたゲートアレイが、
前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能し、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
ことを特徴とするプログラム。
【請求項１４】
被測定信号を格納する記憶装置と、前記被測定信号のチップレートよりも速いクロックで動作する再構成可能なゲートアレイとを備える測定装置に具備されるか接続されるコンピュータに、前記被測定信号に含まれる第一の疑似雑音符号に前記測定装置が同期するように前記ゲートアレイをプログラムさせるプログラムであって、
前記プログラムされたゲートアレイが、
前記第一の疑似雑音符号と同じ符号系列であって、それぞれ位相が異なるＫ個の第二の疑似雑音符号を発生する疑似雑音符号発生器と、
前記Ｋ個のうち２以上のＭ個の前記第二の疑似雑音符号を選択対象とし、選択対象の前記第二の疑似雑音符号から１つを選択して出力する２以上のＮ個のセレクタであって、あるセレクタが選択対象とする前記第二の疑似雑音符号がその他のセレクタの選択対象外であるセレクタと、
各前記セレクタに個々に接続されるＮ個の乗算器であって、対応する前記セレクタが出力する前記第二の疑似雑音符号と前記記憶装置から読み出される前記被測定信号とを乗ずる乗算器と、
各前記乗算器に個々に接続されるＮ個の加算器であって、対応する前記乗算器が出力する乗算結果を前記乗算結果に対応する前記第二の疑似雑音符号の位相ごとに累積加算する加算器と、
前記加算器の加算結果のうち絶対値が最大である加算結果または所定閾値を超える加算結果に対応する前記第二の疑似雑音符号の位相を、前記第一の疑似雑音符号の位相として検出する検出器、
として機能し、
各前記セレクタが、対応する前記乗算器に前記第一の疑似雑音符号の同一チップデータが供給されている間に、選択対象の前記第二の疑似雑音符号の全てが前記対応する乗算器に供給されるように、前記第二の疑似雑音符号を選択する、
ことを特徴とするプログラム。
【請求項１５】
各前記セレクタが、固定された順序およびタイミングで周期的に繰り返し前記第二の疑似雑音符号を選択し、
各前記加算器が、対応する前記セレクタにおける前記第二の疑似雑音符号の選択周期と等しい時間遅延を有する第一の遅延器を用いて累積加算を行う、
ことを特徴とする請求項１３または請求項１４に記載のプログラム。
【請求項１６】
前記疑似雑音符号発生器が、前記第一の疑似雑音符号と同じ符号系列を有する単一の第三の疑似雑音符号を基に、複数の第二の遅延器を介して、前記第二の疑似雑音符号の全てを並列的に発生することを特徴とする請求項１３乃至請求項１５のいずれかに記載のプログラム。
【請求項１７】
前記第三の疑似雑音符号が、前記ゲートアレイ内の記憶領域に予め格納された疑似雑音符号であることを特徴とする請求項１６に記載のプログラム。
【請求項１８】
前記Ｍおよび前記Ｎのそれぞれが、前記ゲートアレイのプログラム毎に異なる値を有しうることを特徴とする請求項１３乃至請求項１７のいずれかに記載のプログラム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
入力端子１０は、被測定信号ＳＩＮを受信するための端子である。被測定信号ＳＩＮは、ＣＤＭＡ方式の信号であって、疑似雑音符号（ＰＮ符号）を含む信号である。被測定信号ＳＩＮの例としては、ＩＳ−９５方式の信号、Ｗ−ＣＤＭＡ方式の信号、またはＣＤＭＡ２０００方式の信号などがある。前処理装置２０は、入力端子１０で受信する信号ＳＩＮに所定の信号処理を施す装置である。前処理装置２０は、例えば、被測定信号ＳＩＮに含まれる測定対象外の信号を除去したり、後続する装置が被測定信号ＳＩＮを処理しやすくするために被測定信号ＳＩＮに周波数変換やレベル変換を施す。前処理装置２０により処理された被測定信号ＳＩＮは、前処理装置２０から被測定信号ＳＩＦとして出力される。Ａ／Ｄ変換装置３０は、前処理装置２０から出力される信号ＳＩＦを所定の時間間隔で標本化し、標本化した信号をディジタル変換し、変換結果を出力する装置である。標本化速度は、被測定信号ＳＩＮのチップレートに等しい。もちろん、チップレートの２倍以上の速度でオーバーサンプリングしても良い。なお、チップは、被測定信号ＳＩＮに含まれる疑似雑音符号のビットである。また、チップレートとは、被測定信号ＳＩＮに含まれる疑似雑音符号が変化する速度、すなわち、ビットレートである。Ａ／Ｄ変換装置３０によりディジタル変換された信号ＳＩＦは、Ａ／Ｄ変換装置３０からデータＤＳとして出力される。記憶装置４０は、Ａ／Ｄ変換装置３０の変換結果ＤＳを格納するための装置である。記憶装置４０は、データＤＳを遅滞なく格納できるアクセス能力を有する。記憶装置４０には、例えば、ＤＲＡＭやＳＲＡＭなどの半導体メモリが用いられる。ゲートアレイ５０は、制御装置６０からのデータの書き込みにより所定の処理回路が構成されるゲートアレイであって、ＦＰＧＡなどのように再構成が可能なゲートアレイである。処理回路の例としては、同期捕捉装置や復調装置やＢＥＲ測定装置などがある。ゲートアレイ５０は、記憶装置４０に格納されたデータＤＳを処理する。記憶装置４０に格納されたデータＤＳは、ゲートアレイ５０自身が記憶装置４０から読み出しても良いし、ゲートアレイ５０のために制御装置６０が記憶装置４０から読み出しても良い。ここで、記憶装置４０は、ある一定量のデータをためてからゲートアレイ５０に蓄積したデータを送るようにしてもいいし、または、Ａ／Ｄ変換装置３０の出力レートとゲートアレイ５０との処理速度の差を吸収するようなバッファとして用いてもよい。一定量のデータとは、例えば、ｎフレーム分のデータである。一定量のデータは、拡散符号の周期が３８４００チップであるＷ−ＣＤＭＡの場合、ｎ×３８４００チップ分である。なお、ｎは、自然数である。Ａ／Ｄ変換装置３０の出力データ速度とゲートアレイ５０の動作周波数が異なる場合が多いので、記憶装置４０を用いることは、測定装置の設計の柔軟性向上に貢献する。制御装置６０は、いわゆるコンピュータであって、プログラムを実行することにより所定の演算または処理を行う装置である。制御装置６０は、上記のデータアクセスの他に、例えば、同一測定装置内の他の装置の制御を行う。なお、制御装置６０は、コンピュータに相当する機能を有するデバイス���あれば良いので、周辺機器やディスプレイなどを含んだコンピュータシステムに限らず、ＣＰＵやＤＳＰなどのプロセッサ、または、コンピュータボードなどであっても良い。出力端子７０は、ゲートアレイ５０の処理結果が出力される端子である。