(57)【要約】【課題】半導体基板の裏面から表に渡り設けられる貫通穴をストレートに形成し、この穴の側壁に設けられる導電材料の被覆性を向上させる。【解決手段】半導体基板１０には、絶縁層１５が設けられ、その上層に形成される接続電極１８は、開口部を介して、半導体基板１０と電気的に接続させている。この状態で、この半導体基板１０とコンタクトしている接続電極１８の部分に向かって貫通穴３０を形成すると、絶縁層に溜まるチャージは、接続電極１８を介して放出させることができ、ストレートな貫通穴が形成できる。【選択図】図８
2008210952.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料から成り、表面には半導体素子を構成する拡散領域が形成されている半導体基板と、前記半導体基板の表面に形成された絶縁膜と、前記半導体基板を露出する絶縁膜の開口部と、前記絶縁膜の上に被覆され、前記開口部に露出する前記半導体基板と接合部を有する金属膜とを有する基板を用意し、
前記基板の裏面から前記接合部に到る前記半導体基板をプラズマエッチングして貫通穴を形成する半導体装置の製造方法であり、
前記プラズマにより生成されるチャージを前記金属膜を介して放出しながら前記貫通穴を形成する事を特徴とした半導体装置の製造方法。
【請求項２】
前記半導体材料は、シリコンから成る請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマエッチングに用いられるガスは、ＳＦ６を含むことを特徴とした請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記貫通穴に導電性被膜を設け、前記半導体基板の裏面に電極を設ける請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記貫通穴の側壁に絶縁被膜を形成し、前記接合部に対応する前記絶縁被膜を取り除き、前記接合部の前記金属膜とコンタクトし、前記側壁に対応する絶縁被膜の上に導電性被膜を設けて、前記半導体基板の裏面に延在する電極を形成する請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。
【請求項６】
シリコンから成る半導体基板と、前記半導体基板の表面に形成された絶縁膜と、前記半導体基板を露出する絶縁膜の開口部と、前記絶縁膜の上に被覆され、前記開口部に露出する前記半導体基板と接合部を有する配線とを有するシリコンインターポーザを用意し、
前記シリコンインターポーザの裏面から前記接合部に到る前記半導体基板をプラズマエッチングして貫通穴を形成するシリコンインターポーザの製造方法であり、
前記プラズマにより生成されるチャージを前記配線を介して放出しながら前記貫通穴を形成し、
前記貫通穴の前記接合部とコンタクトし、前記半導体基板の裏面に延在する裏面電極を設ける事を特徴としたシリコンインターポーザの製造方法。
【請求項７】
前記プラズマエッチングに用いられるガスは、ＳＦ６を含むことを特徴とした請求項６に記載のシリコンインターポーザの製造方法。
【請求項８】
前記貫通穴に導電性被膜を設け、前記半導体基板の裏面に電極を設ける請求項６または請求項７に記載のシリコンインターポーザの製造方法。
【請求項９】
前記貫通穴の側壁に絶縁被膜を形成し、前記接合部に対応する前記絶縁被膜を取り除き、前記接合部の前記配線とコンタクトし、前記側壁に対応する絶縁被膜の上に導電性被膜を設けて、前記半導体基板の裏面に延在する前記裏面電極を形成する請求項６または請求項７に記載のシリコンインターポーザの製造方法。
【請求項１０】
前記シリコンインターポーザの上に、少なくとも１つの半導体チップを載せ、前記半導体チップと前記配線を電気的に接続することを特徴とした請求項６〜請求項９のいずれかに記載の半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通領域が設けられる半導体装置、シリコンインターポーザ、およびこれらを用いた半導体モジュールに関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっている。
【０００３】
この中で、半導体メーカーの流れは、２つの方向へ進んでいる。一つは、できる限り多数のシステムを１チップに入れたシステムＬＳＩである。
もう一つは、一つのパッケージまたはモジュールの中に、複数の半導体チップを実装し、これら半導体チップを電気的に接続したＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）である。
【０００４】
しかしシステムＬＳＩは、膨大な回路が必要となり、この回路設計と検証で膨大な時間がかかるため、コスト高となる問題があった。更には、このＬＳＩは、特定ユーザ向けが比較的多く、完成後の供給タイミングが遅かったり、その後、誤動作があったりして、中々利益が得られるものではなかった。
【０００５】
一方、ＳＩＰは、市販のＩＣ、または自社の完成されたＩＣを組み込むことである程度パッケージまたはモジュールができるため、近年盛んに新聞紙上を賑わしている。
【０００６】
例えば、２００７年１／１９発行の電波新聞  別刷では、先端半導体パッケージ技術のテーマで述べられ、多機能で軽薄短小を実現するには、ＳＩＰがカギとなるとすら述べられている。
【０００７】
更には、メインのＳＩＰは、チップスタックであり、チップ積層時で約１ｍｍ前後が目標で、ワイヤボンディングの代わりに貫通電極を採用したものが述べられている。つまりチップの厚みを５０μｍまで薄くし、これを８段積んでパッケージとする。
【０００８】
この貫通電極の形成方法は、主に２つの方法に分けられる。つまり半導体基板の表側より途中まで貫通穴を形成し、貫通穴を被覆したメタルパターン形成した後に半導体基板の裏面を取り除いて貫通穴に設けられたメタルを露出するフロントタイプと、半導体デバイスが完成したら、半導体基板の裏面を薄くして、裏面から貫通穴を開け、貫通穴も含めてメタルパターンを形成するバックタイプとがある。
【特許文献１】特開２００５−２３５８５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図８（ａ）は、従来の構造を説明するものである。これは、前述したバックタイプの例を説明するもので、前記半導体基板１の表側には、通常の半導体プロセスにより半導体デバイスが組み込まれている。そしてこの半導体基板１の裏面をバックグラインド（以下ＢＧと呼ぶ）により、目的の厚みまでシリコンを薄くグラインドし、その後、裏面にフォトレジスト（ＰＲ）を形成して、裏面から一層目のＡｌ電極２に向かって貫通穴３を形成している。
【００１０】
この貫通穴を形成するエッチングは、プラズマによる異方性ドライエッチングであり、ガスは、多くの場合、半導体基板１がシリコンであることから、例えばＳＦ６とＯ２である。このガスは、プラズマ中で、プラズマ種となり、シリコン基板１を矢印Ｂ１に示すように、異方性エッチングして行く。そして、半導体基板１表面のシリコン酸化膜４に到達し始めると、シリコン酸化膜４を殆どエッチングせずに、矢印Ｂ２に示すように、横方向にエッチングしていき、ノッチＮを形成する。これは、貫通させ、貫通した底部の面内分布を考慮すると、どうしてもオーバーエッチングするため、必ず発生してしまう。
【００１１】
このノッチＮは、貫通穴３の開口サイズより拡大するため、余分なマージンを必要とするばかりか、この貫通穴３に形成する絶縁膜や導電膜の付き回りが悪くなる。そのため、できる限り膜の付きまわりを良好に形成しようと、更なるプロセスの改良が必要になる。
【００１２】
更には、ウェハの位置により、貫通穴３の深さのバラツキが生じ、完全に貫通穴３を開けようとすると、どこかで必ずノッチＮが発生してしまう問題があった。元々エッチングストップ層として無機膜（ここではシリコン酸化膜４）を用い、ウェハ面内のエッチングレート差をこのシリコン酸化膜４で吸収しようとする結果である。
【課題を解決するための手段】
【００１３】
本発明は、前述した現象、更には問題点を解決するものであり、第一に、半導体材料から成り、表面には半導体素子を構成する拡散領域が形成されている半導体基板と、前記半導体基板の表面に形成された絶縁膜と、前記半導体基板を露出する絶縁膜の開口部と、前記絶縁膜の上に被覆され、前記開口部に露出する前記半導体基板と接合部を有する金属膜とを有する基板を用意し、前記基板の裏面から前記接合部に到る前記半導体基板をプラズマエッチングして貫通穴を形成する半導体装置の製造方法であり、記プラズマにより生成されるチャージを前記金属膜を介して放出しながら前記貫通穴を形成する事で解決するものである。
【００１４】
これは、図８（ｂ）に示す様に、シリコン酸化膜４に蓄積されるチャージをＡｌ電極２を介して放出するため、プラズマ中に存在するＳＦ５+  、ＳＦ４２+、・・が反発されず、そのまま垂直に向かうため、前述したノッチＮの形成を抑制させることができる。これは、シリコンインターポーザに於いても同様のことが言える。
【００１５】
つまり、シリコンから成る半導体基板と、前記半導体基板の表面に形成された絶縁膜と、前記半導体基板を露出する絶縁膜の開口部と、前記絶縁膜の上に被覆され、前記開口部に露出する前記半導体基板と接合部を有する配線とを有するシリコンインターポーザを用意し、前記シリコンインターポーザの裏面から前記接合部に到る前記半導体基板をプラズマエッチングして貫通穴を形成するシリコンインターポーザの製造方法であり、前記プラズマにより生成されるチャージを前記配線を介して放出しながら前記貫通穴を形成し、前記貫通穴の前記接合部とコンタクトし、前記半導体基板の裏面に延在する裏面電極を設ける事で解決するものである。
【発明の効果】
【００１６】
以上説明したように本発明によれば、ノッチＮの形成を抑制でき、従来述べたような膜の付き回りを改善させることができる。しかもノッチＮの拡大部分を考慮せずに設計できるため、半導体装置またはシリコンインターポーザにおける貫通穴の占有面積拡大を抑止できる。近年の高密度化で、半導体デバイス、電極のサイズがどんどん小さくなる中で、この貫通穴がストレートで形成できることは、これからのＳＩＰ構造にとって非常に有意義である。
【発明を実施するための最良の形態】
【００１７】
以下に本発明の製造プロセスを説明する。ここでは、従来例で述べたバックタイプを使って説明する。
【００１８】
まずウェハ状態で、半導体基板の表面には、通常のプロセスにて半導体デバイスを形成する。この半導体デバイスは、ディスクリートであれば、ＰＮＰ、ＮＰＮトランジスタ、パワーＭＯＳ、ＩＧＢＴ等であり、ＩＣでは、バイポーラＩＣ、ＭＯＳＩＣ、Ｂｉ−ＣＭＯＳ等である。当然、近年のシステムＬＳＩ、メモリ、ＣＰＵであっても良い。
【００１９】
以下、図６〜図１１を参照しながら、半導体装置の製造方法、シリコンインターポーザの製造方法を説明する。
【００２０】
図６は、前述した半導体デバイスの代表例として、２層メタルのＭＯＳ構造を簡略化して図示してある。符号１０は、シリコン基板であり、Ｎ、またはＰ型の半導体層に逆導電型の拡散領域１１や同導電型の拡散領域を形成し、トランジスタ、抵抗またはコンデンサ等を作りこんでいる。また前記シリコン基板は、少なくとも１層のエピタキシャル層を形成しても良いし、しなくても良い。またシリコンの代わりに化合物半導体でも良い。尚、図６、図７、図９は、それぞれが左右に分かれているが、右側の図は、能動素子の形成領域であり、左側の図は、貫通領域の形成領域であり、一体で成るものである。また図面は、あくまでも模式的に示すものであり、これに限らない。
【００２１】
先ず前記半導体基板１０の表面には、少なくとも一層の絶縁層１２が形成されている。この絶縁層１２は、シリコン酸化膜であるが、例えばシリコン窒化膜でも良く、またシリコン酸化膜とシリコン窒化膜の組み合わせでも良いし、ガラス膜でも良い。そして前記シリコン酸化膜１２の上には、ＭＯＳトランジスタ１３を形成するため、ゲート電極１４が形成されている。またゲート電極１４の上に別の絶縁膜１５が被覆され、その上には、例えばＡｌ電極１６、１７がソース、ドレインとして形成されている。また符合１８は、貫通電極と電気的にコンタクトするための接触電極である。この接触電極１８は、トランジスタ１３を構成するソース、またはドレイン領域、または半導体層の上に形成されるポリシリコン層、更にはダイオード、抵抗またはコンデンサ等の電極と電気的に接続されている。つまり貫通穴は、半導体装置に構成される回路の一部を、基板表面の配線を介して前記接触電極に接続し、この接触電極１８から貫通穴に延在させている貫通電極を介して半導体基板１０の裏面に延在させている。この裏面電極は、後述する。
【００２２】
更に、電極１６〜１８の上に絶縁層１９を介して最上層に設けられる導電パターンは、コンタクト穴を介して接続されている配線で、半導体チップの周囲、時には半導体チップの素子上に延在され、そこでボンディングパッド２０、２１と接続されている。更に、このボンディングパッド２０、２１は、パッシベーション膜２２を介して覆われている。ここで貫通電極を介して全ての外部電極を裏面に形成するなら必要ないが、ワイヤーボンドやバンプを表側に形成する場合は、前記パシベーション膜の一部は開口部２３が形成される。
【００２３】
以上、通常の半導体デバイスの製造方法について説明した。この半導体デバイスは、前述した様に、基本的にはどの様なデバイスであってもよい。そして半導体チップの周囲または、半導体チップの素子の形成領域の上に、接触電極１８がある。この接触電極１８は、図６では、絶縁層１２、１５の上に設けられているが、この接続電極１８は、絶縁層１９の上等、どの絶縁層の上でもよい。つまり近年の半導体デバイスは、絶縁層が何層にも分かれて積層されており、どこの絶縁層上に設けても良いからである。ただし、この接続電極１８の下は、絶縁層だけが設けられ、その絶縁層には、半導体層が露出する開口部２４が設けられ、前記接続電極１８が開口部２４を介して半導体層と電気的に接続されている。
【００２４】
具体的には、後述するが、この接続電極１８が、本発明のポイントである。貫通穴をプラズマエッチングする際、接続電極１８の下の絶縁層に溜まるチャージを、この接続電極で放出する為に用いられる。
【００２５】
前述した構造が形成されたら、本発明は、バックタイプであるため、図６の矢印の方向から、半導体基板１０の裏面を所望の厚みまで薄くしていく。ここの薄化は、例えば機械的加工（例えばＢＧ）、化学的加工（例えばウェットまたはドライエッチング）で実現でき、更にはこの半導体基板１０の厚みは、およそ５０μｍ前後まで薄くしていく。ただし、この半導体装置をどの様なＳＩＰ構造で採用するかにより、この厚みは決定され、５０μｍよりも薄くてもよいし、厚くても良い。
【００２６】
続いて、図７に示すように、半導体基板１０の裏面に、フォトレジスト層ＰＲを形成し、前記接続電極１８の存在している部分の貫通穴３０形成予定領域が露出するようにパターニングする。
【００２７】
その後、プラズマによる異方性ドライエッチングを行い、貫通穴３０を形成していく。この時のノッチング現象の有り無しを説明したものが、図８（ａ）、図８（ｂ）である。また図８の括弧の中に示した番号が、本実施例に対応した番号である。
【００２８】
以下ノッチング現象について説明する。このノッチングの現象は、色々な文献で述べられているが、あくまでも推測であり、現在においても正確に解明されているものでない。
【００２９】
以下、半導体プロセスハンドブック（発行所：プレスジャーナル）平成８年１０／１５発行、第７節に、「ｐｏｌｙ−Ｓｉエッチング技術」が述べられ、そこの中に「チャージング」と題して、ノッチングの現象が述べられている。これは、高濃度Ｎ型のポリシリコンを題材として述べているが、まずはその文を参考までに述べていく。
【００３０】
高濃度Ｎ型のポリシリコンのエッチングでは、高アスペクト比パターンに特有な局所的なチャージングにより、形状の異常、つまりノッチングが発生する。高密度プラズマほど起こりやすいのが問題である。
【００３１】
高アスペクト比のパターニングでは、プラズマ中のイオンと電子の運動の異方性の差によりパターン側壁が帯電する。すなわち、イオンはウェハ表面に垂直に入射するが、電子は斜めに入射し、フォトレジストの側壁上部を負に帯電させる。この側壁上部の負の帯電による電界に反発されて、低エネルギーの電子は、高アスペクト比のパターンの中に入りにくくなり、高アスペクト比で密なパターンの底部近くの側壁は、電子流入が少なくなり正に帯電する。密パターンの最周辺の微細スペースに注目すると、外側の側壁は広いスペース側からの電子流入によって帯電がキャンセルされる。一方、内壁の側壁には、電子流入はなく、正に帯電したままである。左右の側壁の帯電の差がつくる電界によって、入射イオンの軌道が曲げられて底近くの外側側壁に当り、側壁保護膜が除去される。更に電子流入による塩素原子の中性反応の促進によって、Ｎ型ポリシリコンとＳｉＯ２の界面に沿って、Ｎ型ポリＳｉが水平方向に深くエッチングされる。これがノッチングである。
【００３２】
なお、ここで入射イオンの軌道の曲がりまでは計算機シミュレーションなどによって深く解析されているが、最後に述べた電子流入による中性反応の促進は、未だ仮説段階で、詳細な反応解析の解析は行われていない。
【００３３】
この例は、ポリＳｉの上にＳｉＯ２が形成され、フォトレジストの開口部を介してプラズマによる異方性エッチングでポリＳｉをエッチングした際のノッチングを説明している。
【００３４】
本発明は、ポリＳｉの代わりにＳｉ等の半導体材料である。またフォトレジストは、ポリＳｉ上のＳｉＯ２の上に形成されず、Ｓｉから成る半導体基板の裏面に形成される。
【００３５】
また本発明のＳｉのエッチングガスは、ＳＦ６とＯ２である。このＳＦ６自体、Ｓｉをエッチングし、ＳｉＯ２は、Ｓｉから比べるとエッチングしにくい性質を有する。またプラズマ中に誘起されたイオンは、ＳＦ５＋、ＳＦ４２＋・・・、Ｆ−、Ｆ２−、・・、Ｏ−、Ｏ２−、ｅ-、・・・が混沌とした状態で存在している。
【００３６】
当然ながら、一般に貫通穴３０も高アスペクト比（高アスペクト比でない場合も有る）であり、半導体基板１０の裏面に設けられているフォトレジストＰＲは、負に帯電している。このため、電子ｅは、貫通穴３０に入りにくい状況である。そのため、貫通穴の底部、つまりＳｉＯ２は、プラスに帯電する。よって主たるエッチング種である、ＳＦ５＋、ＳＦ４２＋・・・は、プラスにチャージしたＳｉＯ２により反発され、しかも側壁の帯電の差により、Ｓｉへの入射の角度が曲げられて当る。そのため、ノッチＮが形成されると思われる。
【００３７】
本発明は、このシリコン酸化膜４（１２，１５）のチャージングを防止するために、前述した様に、接続電極１８をシリコン基板に接続させている。尚、シリコン酸化膜の符号を３種類示したが、直接貫通穴に露出している膜が一番帯電していると思われる。
【００３８】
つまり図８（ｂ）に示すように、接続電極２（１８）の中央は、開口部２４を介してシリコン基板と接触し、接続電極２（１８）の開口部以外の所の裏面は、絶縁層と接触している。よって絶縁層で帯電している電荷は、接続電極１８、この接続電極と電気的に接続している同層の配線、または上層のビアや配線を介して半導体デバイス内に分散されたり、外部に放出される。
【００３９】
つまり本来図８（ａ）に溜まる電荷を放出する方法は、二通りが考えられる。
【００４０】
まず図８（ｂ）に於いては、接続電極１８から上層に電気的に接続されている配線または電極へ流れ、結局これら導電材料を包む絶縁層へ分散され、絶縁層１５に溜まる電荷の量を大幅に減らすことができる。
【００４１】
また接続電極１８と電気的に接続される最上層の電極を機械的に導電手段と接続させ、この導電手段を介して放出する方法である。例えば、半導体ウェハは、エッチング装置の載置手段にのせられるが、この際の固定手段としてウェハクランプが用いられる。よってこのウェハクランプを導電材料で構成し、前記最上層の電極と電気的に接続すれば、絶縁層１５に溜まる電荷は、クランプを介して外部に放出する事ができる。よってエッチング種のＳＦ５＋、ＳＦ４２＋・・・は、軌道の曲げが抑制され、垂直に到達するため、ノッチングの現象を抑制する事ができる。
【００４２】
続いて、図９に示すように、貫通穴と基板の裏面を絶縁処理する。例えば熱酸化やＣＶＤでシリコン酸化膜を被着する。続いて、貫通穴の内壁および基板裏面に、導電性材料を形成する。
【００４３】
この導電性材料は、パターニングされて半導体基板の裏面に再配線３１として延在され、端部３２には、外部接続としてパッドが設けられ、例えば半田等の蝋材３３が形成される。
【００４４】
この導電材料は、例えばＴｉ、ＴｉＮ、Ａｌが順に積層されパターニングされる。ここでＴｉ、ＴｉＮは、バリア膜であり、これ以外にもＴａ等が設けられても良い。またＡｌの代わりに、Ｃｕを形成しても良い。Ｃｕの場合は、主に二つの方法がある。一つは、スパッタリング法であり、もう一つはメッキ法である。メッキ法では、最初に無電解メッキで薄く形成され、更にその上に電解メッキで厚く形成される。
【００４５】
また予め導電パターン、つまり裏面に延在される配線３１、配線の端部に位置するパッド３２の部分が露出したフォトレジストを形成し、それにメッキを形成し、レジストを剥離すると同時にパターニングしても良い。これは一般的にはリフトオフと呼ばれる。更に、半導体基板の裏面にソルダーレジストＰＳＲを形成し、前記パッド３２が露出した部分にソルダーボールまたはバンプ３３を形成する。よって基板が薄く、ワイヤボンデイングを必要としない薄型のパッケージが可能となる。
【００４６】
例えば、これから説明するシリコンのインターポーザや樹脂から成るインターポーザに実装すれば、チップ厚が薄く、ワイヤの延在高さを必要としない薄型のパッケージが可能となる。更には貫通穴が実質ストレートになるため、貫通穴への導電材料の被覆が容易となり、半導体基板内の回路素子から外部接続電極３３までの間の接続信頼性が向上する。
【００４７】
またマルチチップパッケージ（ＭＣＰ）と呼ばれ、半導体チップを複数個積層するＳＩＰでも薄型のものが実現可能である。しかもシリコンインターポーザを用いることにより、熱膨張係数が一致するため、信頼性の高いＳＩＰが実現できる。
【００４８】
本発明は、シリコンのインターポーザに於いても実施ができる。このシリコンのインターポーザは、通常の樹脂から成るインターポーザの代わりに用いられるものである。
【００４９】
以下簡単にシリコンインターポーザについて説明する。従来、プリント基板にベアの半導体チップを実装すると、半導体チップの熱膨張係数α１とプリント基板の熱膨張係数α２が大きく異なる。そのため、バッファーとして樹脂製のインターポーザが用いられる。例えば、薄い樹脂基板には、表にボンディングパッド、これと一体の再配線が少なくとも設けられ、裏面には、この再配線と電気的に接続された電極が設けられている。そしてこの基板の上に半導体ベアチップが電気的に接続されて実装されている。そして必要によって、このままの状態でモジュールとして用いられたり、またはトランスファーモールドされて用いられる。
【００５０】
しかし近年、軽薄短小の流れから、半導体チップを薄く形成する傾向がある。そのため、この薄いチップをインターポーザに実装しようとすると、極薄のプリント基板であっても熱膨張係数の違いが発生し、信頼性の低下を招く。よって近年半導体チップと熱膨張係数の一致したシリコンのインターポーザが開発され、実用化されるようになって来た。
【００５１】
このインターポーザは、基板の少なくとも一方の面（例えば表面）に、絶縁層を介して一層以上の配線層が形成されるものであり、従来の樹脂製インターポーザと実質同一である。
図９の半導体素子、例えば拡散領域、ゲート等が省略され、インターポーザとして活用されたものである。
【００５２】
例えば、シリコンインターポーザの場合、貫通穴は、インターポーザの表と裏を接続するものである。一番シンプルなものは、表面に形成された絶縁層上に、半導体チップを実装するための導電手段が設けられている。この導電手段は、半導体チップと電気的に接続する所の第１パッド電極、パッド電極と一端で一体と成る再配線、更には、再配線の他端で一体と成る第２パッド電極がある。そしてこの第２のパッドが接続電極となる。この接続電極は、シリコン基板と接触しており、ここに貫通穴が設けられる。この貫通穴の内側および裏面は、絶縁処理が施され、裏面から貫通電極を介して裏面に延在される配線が設けられる。そしてこの配線の端部には、ロウ材固着用のパッド電極が設けられる。
【００５３】
ただし、インターポーザの表面、裏面は、回路の大きさ、端子数により配線のクロスオーバーが必要性となる場合、絶縁層で絶縁された複数層の配線層が設けられても良い。
【００５４】
続いて、幾つかの半導体装置を、図面を参照して説明する。
【００５５】
図１は、ディスクリートの説明であり、例えばＮ+型の基板４０にＮ型のエピタキシャル層４１が積層され、この表面に、Ｐ型のベース領域４２、Ｎ型のエミッタ領域４３が形成されている。またエピタキシャル層４１の表面には、少なくとも一層の絶縁層４４が被覆され、この上には、接続電極となるコレクタ電極４５、ベース電極（図示せず）、エミッタ電極（図示せず）が設けられ、その上には、必要によりパシベーション膜が形成されている。尚、ここでは一層メタルで説明したが、多層メタルでも良い。
【００５６】
この半導体基板には、貫通穴４６が設けられ、この貫通穴４６の側壁には、バリア膜、Ｃｕメッキ膜が積層された電極４７設けられる。そして、この半導体基板の表側に形成されたコレクタ電極４５は、貫通穴４６の内壁と電気的にコンタクトしながら裏面に延在されている。よってコレクタ電流を表から裏に渡り取り出すことができ、コレクタ抵抗を低減した半導体装置を実現できる。
【００５７】
図２は、バイポーラトランジスタデバイス、またはＩＣである。一般には、Ｐ＋型の半導体基板５０にＮ−型のエピタキシャル層５１が形成され、前記エピタキシャル層５１の表面と裏面から２段の分離領域５２が形成されている。この分離領域５２は、素子形成領域を囲み、素子形成領域は、アイランド状に形成される。そしてアイランド５３には、例えば、ＮＰＮ型、またはＰＮＰ型の縦型、更には横型のトランジスタが作りこまれている。更には、拡散領域から成る拡散抵抗、拡散領域が下層の電極を構成するＭＩＳ型のコンデンサが作りこまれる場合もある。これら回路素子は、少なくとも一層のメタル電極や配線を介してバイポーラ型のＩＣが構成される。５４は、接続電極であり、この接続電極５４は、Ｐ＋型の分離領域５２と電気的に接続されている。ここで絶縁膜５５の開口部５６は、貫通穴５７に比較して小さく形成されているが、図１の様に、貫通穴４６よりも大きく形成されても良い。これは、図１にも同様のことが言える。
【００５８】
図１と同様に、分離領域５２は、一般に半導体基板５０を介してＧＮＤに落とすが、分離領域５２は、抵抗を持っている。よって貫通穴５７の内壁に設けられた導電被膜およびこれと一体の再配線および裏面の電極５８は、基板の表から裏に渡り電気的に接続されるため、分離領域自体を安定してＧＮＤに接地することができる。
【００５９】
続いて、図３を説明する。図３（ａ）と図３（ｂ）は、それぞれ図１および図２に沿った図面であり、実質符号は同じである。しかし接続電極４５の取り出し方が異なる。つまりこの接続電極４５はエミッタ領域４３と電気的に接続され、エミッタ電極４７として半導体基板４０の裏面に延在させるために、貫通穴４６の側壁および半導体基板の裏面には、絶縁膜４８が被覆される。ここでは、図面の簡略化してあるため、実線と黒丸でエミッタ領域４３とエミッタ電極４５が接続されていることを示している。
【００６０】
これは、電位の異なる二つの領域（例えば４１、４３）において、一方の領域の電位（例えば４３）を取り出すために、他方の領域（例えば４１）と電気的に分離しながら基板裏面の配線およびパッドを延在させるものである。
【００６１】
この構造であると、貫通穴４６をプラズマエッチングする際、チャージを分散、または外部に放出でき、更には、貫通穴４６が設けられる領域（ここではコレクタ領域）と電位の異なる領域（ここではエミッタ領域）の電位を、貫通電極を介して裏面に設けることができる。
【００６２】
図３（ｂ）も同様である。このバイポーラ型のＩＣの接続電極５４は、ＩＣ回路の中の一領域と電気的に接続され、ＧＮＤ以外の電位を発生している。また分離領域５２は、ＢＩＰ−ＩＣにおいて、その幅、面積も色々であるが、かなりの占有面積を持っている。本発明は、この分離領域を有効に活用するため、その分離領域の一部に貫通穴５７を設け、導電被膜５８を介して半導体基板の裏面に電極として設けるものである。
【００６３】
この場合、図３（ａ）、図３（ｂ）も、接続電極と貫通穴が設けられるシリコン側の領域とが異なる電位なので、絶縁膜４８、５９を介して電気的に分離されている。
【００６４】
続いて、ノッチありとノッチの抑制された貫通穴３０が混在している半導体装置について図１０を参照しながら説明する。
【００６５】
本発明は、半導体基板の表側には、半導体デバイスが完成している。そしてその裏面に貫通穴３０を形成する際の図面を表している。図１０は、半導体ウェハを示しており、左側の貫通穴３０は、半導体装置として形成される領域であり、右側の大きな穴は、本来ダイシングラインとして機能させる部分である。従来では、ダイシング装置により溝を形成するが、ここでは、プラズマエッチングによりを形成している（以下分離ラインＤＬと呼ぶ）。今まで説明してきたとおり、接続電極１８に目指して開けられた貫通穴は、ノッチングが抑制されている。一方、分離ラインに相当する部分は、貫通穴の底部にメタルが形成されず、絶縁膜が存在するため、ノッチングが発生し、ノッチＮが形成される。
【００６６】
また一般に、図６の工程で、ウェハを薄くするためにウェハ支持基板ＷＳを用いることがある。これは、ウェハが５０μｍと非常に薄く、割れたり反ったりするため、このウェハを支持するために用いられる。このウェハは、当然支持基板ＷＳとウェハの間には、接着剤ＡＤが設けられ固着されている。
【００６７】
図１０は、この支持基板ＷＳと一体で、貫通穴３０と分離ラインＤＬが形成されたときの図面である。
【００６８】
この状態で、ウェハを個々に分離するために、この分離ラインＤＬに対応する部分の絶縁層は、更にエッチング（またはレーザによるダイシング）で分離される。
【００６９】
ここで分離ラインＤＬに沿って、ウェットエッチングで絶縁層をエッチングすれば、ここの分離ラインＤＬは、ウェハ裏面が狭く、接着剤の層ＡＤに向かうにつれて、ノッチ、およびノッチに対応する開口部が絶縁層１５に形成され、例えば、図１０の様になる。よってこの分離ラインに沿って、ウェハ裏側より接着剤の層ＡＤの溶解液を浸入させると、溶解液は、矢印Ｂ２のように横方向にも広がり、接着剤ＡＤも効率よく取り除けるようになる。
【００７０】
ここで、貫通穴３０と分離ラインＤＬは、同時にプラズマエッチングする方が好ましいが、別々であっても良い。要は、ノッチ在りと、ノッチ無しの両方が存在していることに意義がある。
【００７１】
つまり半導体装置の周囲の分離ラインは、ノッチが形成され、半導体装置の貫通穴３０は、ノッチが抑制されたものが形成される。これを説明したものが、図４および図５である。これは図１、図２に対応し、符号も同一番号を付している。どちらにしても、半導体基板を薄くしてから貫通穴を形成するため、図１０に示すように支持基板ＷＳが必須となり、そのため、支持基板に接着されたままで半導体装置を分離し、その後に、支持基板をはがす必要がある。そのため、分離ラインＤＬは、ダイシングラインとしての機能と、接着剤ＡＤの溶剤の通路としても機能し、しかも接着剤を溶かす溶剤は、横方向に広がりながら溶かしていくため、剥離を今まで以上に効率高く実現できる。
【図面の簡単な説明】
【００７２】
【図１】貫通穴の導電材が直接半導体基板にコンタクトしている半導体装置を説明する図である。
【図２】貫通穴の導電材が直接半導体基板の分離領域にコンタクトしている半導体装置を説明する図である。
【図３】貫通穴の導電材が、穴側壁の絶縁層を介して被覆されている半導体装置を説明する図である。
【図４】ノッチのある貫通穴とノッチが抑制された貫通穴を有する半導体装置を説明する図である。
【図５】ノッチのある貫通穴とノッチが抑制された貫通穴を有する半導体装置を説明する図である。
【図６】貫通穴を有する半導体装置の製造方法を説明するための図である。
【図７】貫通穴を有する半導体装置の製造方法を説明するための図である。
【図８】貫通穴を有する半導体装置の製造方法を説明し、特にチャージアップ現象を説明するための図である。
【図９】貫通穴を有する半導体装置の製造方法を説明するための図である。
【図１０】ノッチを持つ分離ラインとノッチが抑制された貫通穴を持つ半導体装置の製造方法を説明するための図である。
【符号の説明】
【００７３】
１０  半導体基板
１５  絶縁層
１８  接続電極
２４  開口部
３０  貫通穴
Ｎ    ノッチ
ＰＲ  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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