【手続補正書】
【提出日】平成21年9月14日(2009.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルと、
前記メモリセルに対し、前記下部電極の上面及び前記ＴＭＲ膜の側面を覆って形成される第１酸化防止膜と、
前記第１酸化防止膜及び前記下部電極の側面に直接接するように形成される第２酸化防止膜と、
前記第２酸化防止膜を覆う酸化膜と、
を備える半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
ビット線が前記酸化膜上に配置されている、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記第１及び第２酸化防止膜はシリコン窒化膜である、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記ＴＭＲ膜から平面視所定の距離を隔てて、前記下部電極の下方に形成されるリード線と、
前記リード線上に形成され、前記リード線と前記下部電極とを電気的に接続する金属プラグとをさらに備える、
半導体装置。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍの導電性を有するハードマスク層を含む、
半導体装置。
【請求項６】
半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルと、
前記ＴＭＲ膜から平面視所定の距離を隔てて、前記下部電極の下方に形成されるリード線と、前記リード線と前記下部電極の間に配置された第１層間絶縁膜と、
前記第１層間絶縁膜と前記下部電極の間に配置された第２層間絶縁膜と、
前記リード線上に形成され、前記第１層間絶縁膜及び前記第２層間絶縁膜を貫通し、前記リード線と前記下部電極とを電気的に接続する金属プラグと、
を備える半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍの導電性を有するハードマスク層を含む、
半導体装置。
【請求項８】
半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルを有し、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍの導電性を有するハードマスク層であることを特徴とする、
半導体装置。
【請求項９】
(a) 半導体基板上において、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造を形成するステップと、
(b) 前記上部電極及び前記ＴＭＲ膜をパターニングするステップと、
(c) 前記下部電極、前記上部電極及び前記ＴＭＲ膜を覆って第１の酸化防止膜を形成するステップと、
(d) 前記上部電極及び前記ＴＭＲ膜を前記第１の酸化防止膜が覆った状態で、前記第１の酸化防止膜及び前記下部電極をパターニングするステップと、
(e) 前記ステップ(d) の後、第２酸化防止膜を形成するステップと、
(f) 前記ステップ(e) の後、全面に酸化膜を形成するステップ、
とを備える半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
(g) 前記ステップ(f) の後、前記酸化膜上にビット線を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項１１】
請求項９あるいは請求項１０記載の半導体装置の製造方法であって、
前記ステップ(a) は、
(a-1) 前記半導体基板上にリード線を形成するステップと、
(a-2) 前記リード線上に層間絶縁膜を形成するステップと、
(a-3) 前記リード線上の層間絶縁膜を貫通してビアホールを形成するステップと、
(a-4) 前記ビアホールを埋め込んで金属プラグを形成するステップと、
(a-5) 前記ビアホールを含む前記層間絶縁膜上に前記積層構造を形成するステップとを含み、前記積層構造における前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、
前記ステップ(b)でパターニング後の前記ＴＭＲ膜は、前記リード線から平面視所定の距離を隔てて形成される、
半導体装置の製造方法。
【請求項１２】
請求項９ないし請求項１１のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍの電極を含み、
前記ステップ(b)は、
(b-1) 前記上部電極をパターニングするステップと、
(b-2) 前記上部電極をハードマスク層として用いて前記ＴＭＲ膜をパターニングするステップとを含む、
半導体装置の製造方法。
【請求項１３】
請求項９ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記酸化防止膜は３００℃以下で形成されるシリコン窒化膜を含む、
半導体装置の製造方法。
【請求項１４】
(a) 半導体基板上においてリード線を形成するステップと、
(b) 前記リード線上に第１層間絶縁膜を形成するステップと、
(c) 前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、
(d) 前記リード線上の第１層間絶縁膜及び第２層間絶縁膜を貫通してビアホールを形成するステップと、
(e) 前記ビアホールを埋め込んで金属プラグを形成するステップと、
(f) 前記ビアホールを含む前記第２層間絶縁膜上に下部電極、ＴＭＲ膜及び上部電極の積層構造を形成するステップとを含み、前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、
(g) 前記上部電極及び前記ＴＭＲ膜をパターニングするステップをさらに備え、パターニング後の前記ＴＭＲ膜は、前記リード線から平面視所定の距離を隔てて形成される、
半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記上部電極は、前記下部電極と同じ材質を用いて形成された膜厚が３０〜１００ｎｍ
の電極を含み、
前記ステップ(g) は、
(g-1) 前記上部電極をパターニングするステップと、
(g-2) 前記上部電極をハードマスク層として用いて前記ＴＭＲ膜をパターニングするステップとを含む、
半導体装置の製造方法。
【請求項１６】
(a) 半導体基板上において、下部電極、ＴＭＲ膜及び上部電極の積層構造を形成するステップと、
(b) 前記上部電極をパターニングするステップと、
(c) 前記上部電極をハードマスク層として用いて前記ＴＭＲ膜をパターニングするステップと、
を備える半導体装置の製造方法。
【請求項１７】
半導体基板の上方に形成される第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通して選択的に形成される下層配線と、
前記下層配線を含む前記第１の層間絶縁膜上に形成される第２の層間絶縁膜とを備え、前記第２の層間絶縁膜は前記下層配線の少なくとも一部が底面となるビアホールを有し、
前記ビアホールの底面及び側面並びに前記第２の層間絶縁膜上に形成される下部電極をさらに備え、前記下部電極は前記ビアホールを介して前記下層配線と電気的に接続され、
前記下部電極上の一部上に選択的に形成され、ＴＭＲ膜及び上部電極の積層構造からなるＴＭＲ素子と、
前記ビアホール内を含む前記下部電極上に形成された絶縁性膜とをさらに備え、前記第２の層間絶縁膜上において前記絶縁性膜及び前記下部電極は共に同一方向に側面を有し、前記下部電極の側面は前記絶縁性膜の側面に対し、前記同一方向において一致するか前記絶縁性膜より窪んで形成される、
半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、
前記絶縁性膜は３００℃ 以下の低温で形成された低温絶縁性膜を含む、
半導体装置。
【請求項１９】
請求項１７あるいは請求項１８記載の半導体装置であって、
前記絶縁性膜は前記第２の層間絶縁膜上における前記下部電極上全面に形成される、
半導体装置。
【請求項２０】
請求項１７ないし請求項１９記載のうち、いずれか１項に記載の半導体装置であって、
前記下部電極の側面は前記絶縁性膜の側面に対し、前記同一方向において一致して形成される、
半導体装置。
【請求項２１】
請求項１７ないし請求項１９記載のうち、いずれか１項に記載の半導体装置であって、
前記半導体装置は第１及び第２のＴＭＲ形成領域を有し、前記第１及び第２のＴＭＲ形成領域それぞれに、前記ＴＭＲ素子、前記下部電極及び前記絶縁性膜が形成され、
前記第１及び第２のＴＭＲ形成領域を含む前記第２の層間絶縁膜上の全面に形成された第３の層間絶縁膜をさらに備え、前記第２の層間絶縁膜上に直接形成される前記第３の層間絶縁膜によって前記第１及び第２のＴＭＲ形成領域の下部電極は互いに絶縁分離され、
前記第２及び第３の層間絶縁膜は少なくともその界面及びその近傍領域において化学種が同一材料で形成される、
半導体装置。
【請求項２２】
請求項２１記載の半導体装置であって、
前記第２及び第３の層間絶縁膜は同一内容の製造プロセスで形成される、
半導体装置。
【請求項２３】
請求項２２記載の半導体装置であって、
前記第２及び第３の層間絶縁膜は少なくともその界面及びその近傍において、３００℃以下の低温で形成された低温絶縁性膜で形成される、
半導体装置。
【請求項２４】
請求項１７ないし請求項１９記載のうち、いずれか１項に記載の半導体装置であって、
前記半導体装置は第１及び第２のＴＭＲ形成領域を有し、
前記ＴＭＲ素子は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２のＴＭＲ素子を含み、
前記絶縁性膜は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２の絶縁性膜を含み、前記第１及び第２の絶縁性膜は互いに第１の間隔隔てて対向する側面を有し、
前記下部電極は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２の下部電極を含み、前記第１及び第２の下部電極は互いに第２の間隔隔てて対向する側面を有し、
前記第１の絶縁性膜及び前記第１の下部電極は前記第１のＴＭＲ形成領域から前記第２のＴＭＲ形成領域に向かう方向を前記同一方向とし、前記第２の絶縁性膜及び前記第２の下部電極は前記第２のＴＭＲ形成領域から前記第１のＴＭＲ形成領域に向かう方向を前記同一方向とし、
前記第１及び第２のＴＭＲ形成領域を含む前記第２の層間絶縁膜上の全面に形成された第３の層間絶縁膜をさらに備え、前記第３の層間絶縁膜は前記第１及び第２の下部電極間に形成されることにより、前記第１及び第２の下部電極を絶縁分離し、
前記第１及び第２の下部電極の側面は前記第１及び第２の前記絶縁性膜の側面に対し、前記同一方向において窪んで形成され、
前記第１及び前記第２の下部電極の側面に隣接し、かつ前記第１及び第２の絶縁性膜下方に形成される端部酸化領域をさらに備える、
半導体装置。
【請求項２５】
請求項２４記載の半導体装置であって、
前記第１及び第２の下部電極は高融点でかつ、酸化物が絶縁性を有する金属材料で構成される、
半導体装置。
【請求項２６】
(a) 半導体基板の上方に第１の層間絶縁膜を形成するステップと、
(b) 前記第１の層間絶縁膜を貫通して下層配線を選択的に形成するステップと、
(c) 前記下層配線を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、
(d) 前記下層配線上の前記第２の層間絶縁膜を貫通してビアホールを形成するステップとを備え、前記ビアホールの底面が前記下層配線の少なくとも一部となり、
(e) 前記ビアホールの底面及び側面並びに前記第１の層間絶縁膜上に下部電極を形成するステップをさらに備え、前記下部電極は前記ビアホールを介して前記下層配線と電気的に接続され、
(f) 前記第２の層間絶縁膜上における前記下部電極上に、ＴＭＲ膜及び上部電極の積層構造となるＴＭＲ素子を選択的に形成するステップと、
(g) 前記ビアホールを含む前記下部電極上に絶縁性膜を形成するステップと、
(h) 前記絶縁性膜上にパターニングされたレジストを形成するステップと、
(i) 前記レジストをマスクとして、前記下部電極及び前記絶縁性膜を同時にエッチングして、前記下部電極及び前記絶縁性膜をパターニングするステップと、
(j) 前記レジストを除去するステップとをさらに備える、
半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法であって、
前記絶縁性膜は低温絶縁性膜を含み、
前記ステップ(g) は、３００℃以下の低温で前記絶縁性膜を形成するステップを含む、
半導体装置の製造方法。
【請求項２８】
請求項２６あるいは請求項２７記載の半導体装置の製造方法であって、
前記ステップ(j) は、アッシング処理及びウェット洗浄処理の少なくとも一つの処理を含む、
半導体装置の製造方法。
【請求項２９】
請求項２６ないし請求項２８記載のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体装置は第１及び第２のＴＭＲ形成領域を有し、
前記ＴＭＲ素子は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２のＴＭＲ素子を含み、
前記絶縁性膜は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２の絶縁性膜を含み、前記ステップ(i) 実行後において前記第１及び第２の絶縁性膜は互いに所定間隔隔てて対向する側面を有し、
前記下部電極は前記第１及び第２のＴＭＲ形成領域に形成される第１及び第２の下部電極を含み、前記ステップ(i) 実行後において前記第１及び第２の下部電極は互いに前記所定間隔隔てて対向する側面を有し、
前記ステップ(j) は、アッシング処理を含み、前記アッシング処理により前記第１及び第２の下部電極の側面から一部酸化することにより、第１及び第２の端部酸化領域が形成される、
半導体装置の製造方法。
【請求項３０】
請求項２６ないし請求項２９記載のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記半導体装置は、前記ＴＭＲ素子が形成される素子形成領域と前記ＴＭＲ素子が形成されない周辺領域とを含み、
前記第２の層間絶縁膜は、第１の部分層間絶縁膜及び前記第１の部分層間絶縁膜上に形成される第２の部分層間絶縁膜を含み、
前記絶縁性膜は前記第２の部分層間絶縁膜と同程度の膜厚、化学種が同一の材料で形成され、
(k) 前記ステップ(j) 後に実行され、前記素子形成領域及び前記周辺領域を含む全面に第３の層間絶縁膜を形成するステップと、
(l) 前記素子形成領域において前記第３の層間絶縁膜を貫通するＴＭＲ用部分ビアホールを形成すると同時に、前記周辺領域において前記第３の層間絶縁膜及び前記第２の部分層間絶縁膜を貫通する周辺用部分ビアホールを形成するステップとを備え、
(m) 前記素子形成領域において前記ＴＭＲ用部分ビアホールから、さらに前記絶縁性膜を貫通させてＴＭＲ用ビアホールを形成すると同時に、前記周辺領域において前記周辺用部分ビアホールから前記第１の部分層間絶縁膜を貫通させて周辺用ビアホールを形成するステップとをさらに備え、
前記第３の層間絶縁膜は、前記絶縁成膜及び前記第２の部分層間絶縁膜と化学種が異なる材料で、かつ前記第２の部分層間絶縁膜と化学種が同一材料で形成される、
半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この発明に係る請求項１記載の半導体装置は、半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルと、前記メモリセルに対し、前記下部電極の上面及び前記ＴＭＲ膜の側面を覆って形成される第１酸化防止膜と、前記第１酸化防止膜及び前記下部電極の側面に直接接するように形成される第２酸化防止膜と、前記第２酸化防止膜を覆う酸化膜とを備えている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
この発明に係る請求項６記載の半導体装置は、半導体基板上に形成され、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造からなるメモリセルと、前記ＴＭＲ膜から平面視所定の距離を隔てて、前記下部電極の下方に形成されるリード線と、前記リード線と前記下部電極の間に配置された第１層間絶縁膜と、前記第１層間絶縁膜と前記下部電極の間に配置された第２層間絶縁膜と、前記リード線上に形成され、前記第１層間絶縁膜及び前記第２層間絶縁膜を貫通し、前記リード線と前記下部電極とを電気的に接続する金属プラグとを備えている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この発明に係る請求項９記載の半導体装置の製造方法は、(a) 半導体基板上において、下部電極、前記下部電極上の一部に形成されたＴＭＲ膜及び上部電極の積層構造を形成するステップと、(b) 前記上部電極及び前記ＴＭＲ膜をパターニングするステップと、(c) 前記下部電極、前記上部電極及び前記ＴＭＲ膜を覆って第１の酸化防止膜を形成するステップと、(d) 前記上部電極及び前記ＴＭＲ膜を前記第１の酸化防止膜が覆った状態で、前記第１の酸化防止膜及び前記下部電極をパターニングするステップと、(e) 前記ステップ(d) の後、第２酸化防止膜を形成するステップと、(f) 前記ステップ(e) の後、全面に酸化膜を形成するステップとを備えている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
この発明に係る請求項１４記載の半導体装置の製造方法は、(a) 半導体基板上においてリード線を形成するステップと、(b) 前記リード線上に第１層間絶縁膜を形成するステップと、(c) 前記第１層間絶縁膜上に第２層間絶縁膜を形成するステップと、(d) 前記リード線上の第１層間絶縁膜及び第２層間絶縁膜を貫通してビアホールを形成するステップと、(e) 前記ビアホールを埋め込んで金属プラグを形成するステップと、(f) 前記ビアホールを含む前記第２層間絶縁膜上に下部電極、ＴＭＲ膜及び上部電極の積層構造を形成するステップとを含み、前記下部電極は前記金属プラグを介して前記リード線と電気的に接続され、(g) 前記上部電極及び前記ＴＭＲ膜をパターニングするステップをさらに備え、パターニング後の前記ＴＭＲ膜は、前記リード線から平面視所定の距離を隔てて形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項１記載の半導体装置は、下部電極の上面及びＴＭＲ膜の側面を覆って酸化防止膜が形成されているため、酸化膜が形成される際、下部電極の上面及びＴＭＲ膜の側面が酸化されることを確実に抑制することができる。その結果、記憶精度が劣化しないＴＭＲ膜を有するメモリセルを得ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項９記載の半導体装置の製造方法は、ステップ(c)で、下部電極の上面及び側面並びにＴＭＲ膜の側面を少なくとも覆って第１の酸化防止膜を形成しているため、ステップ(f)で酸化膜が形成される際、下部電極の上面及び側面並びにＴＭＲ膜の側面が酸化されることを確実に抑制することができる。その結果、記憶精度が劣化しないＴＭＲ膜を有するメモリセルを得ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項１４記載の半導体装置の製造方法は、ステップ(e)において、ビアホールは金属プラグによって埋め込まれているため、ビアホールの影響を受けることなく下部電極を第１及び第２層間絶縁膜上に平坦性良く形成することができ、メモリセルを精度良く形成することができる効果を奏する。