(57)【要約】【課題手段】  本発明は、容量素子の下部電極５０３の上層バリア膜１１３及びこれと同層に形成されている金属配線層５０２の上層バリア膜１１３の膜厚を、他の金属配線層５０１，５０２，５０５の上層バリア膜１０３，１０８，１２２の膜厚よりも厚くする。また、本発明は、容量素子の下部電極５０３の上層バリア膜１１３の膜厚を、１１０ｎｍ以上，更に好ましくは１６０ｎｍ以上とする。【効果】  上層バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じさせることなく、容量絶縁膜の成膜温度を高温化することができ、容量絶縁膜の絶縁耐圧が向上した高性能で高容量なＭＩＭキャパシタを有する半導体装置が実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
容量素子を有する半導体装置であって、
複数の第１金属配線が形成された第１の金属配線層と、
複数の第２金属配線及び前記第２金属配線と同一の材料膜からなる前記容量素子の下部電極が形成された第２金属配線層と、
前記下部電極上に形成された前記容量素子の容量絶縁膜と、
前記容量絶縁膜上に形成された前記容量素子の上部電極とを有し、
前記第１金属配線，前記第２金属配線及び前記下部電極が、それぞれ、金属膜と前記金属膜上に形成された上層バリア膜とを有し、
前記第２金属配線及び前記下部電極の前記各上層バリア膜の膜厚が、前記第１金属配線の前記上層バリア膜の膜厚より厚いことを特徴とする半導体装置。
【請求項２】
前記第１金属配線，前記第２金属配線及び前記下部電極の前記各金属膜が、アルミニウムを主たる成分とした膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１金属配線，前記第２金属配線及び前記下部電極の前記各上層バリア膜が、下からチタン膜，窒化チタン膜を積層した積層膜であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２金属配線及び前記下部電極の前記上層バリア膜の膜厚が、１１０ｎｍ以上であることを特徴とする請求項４に記載の半導体装置。
【請求項５】
前記第２金属配線及び前記下部電極の前記上層バリア膜の膜厚が、１６０ｎｍ以上であることを特徴とする請求項５に記載の半導体装置。
【請求項６】
容量素子を有する半導体装置であって、
前記容量素子が、下部電極と前記下部電極上に形成された容量絶縁膜と前記容量絶縁膜上に形成された上部電極とを有し、
前記下部電極が、金属膜と前記金属膜上に形成された上層バリア膜とを有し、
前記上層バリア膜の膜厚が１１０ｎｍ以上であることを特徴とする半導体装置。
【請求項７】
前記金属膜が、アルミニウムを主たる成分とした膜であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記上層バリア膜が、下からチタン膜，窒化チタン膜を積層した積層膜であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記上層バリア膜の膜厚が１６０ｎｍ以上であることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記金属膜が、アルミニウムを主たる成分とした膜であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記上層バリア膜が、下からチタン膜，窒化チタン膜を積層した積層膜であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
容量素子を有する半導体装置の製造方法であって、
第１層間絶縁膜上に第１金属膜を形成する工程と、
前記第１金属膜上に第１上層バリア膜を形成する工程と、
前記第１金属膜と前記第１上層バリア膜の積層膜を加工して、複数の第１金属配線と前記容量素子の下部電極を形成する工程と、
前記複数の第１金属配線及び前記下部電極を覆う第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜を部分的に除去し、前記下部電極の前記第１上層バリア膜の上面の一部を露出する工程と、
露出した前記下部電極の前記第１バリア膜上に前記容量素子の容量絶縁膜を形成する工程と、
前記第２層間絶縁膜及び前記容量絶縁膜上に第２金属膜を形成する工程と、
前記第２金属膜上に第２上層バリア膜を形成する工程と、
前記第２金属膜と前記第２上層バリア膜の積層膜を加工して、複数の第２金属配線と前記容量素子の上部電極を形成する工程とを有し、
前記第１上層バリア膜の膜厚を、前記第２上層バリア膜の膜厚よりも厚く形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１金属膜及び前記第２金属膜を、アルミニウムを主たる成分とした膜で形成することを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１上層バリア膜及び前記第２上層バリア膜を、下からチタン膜，窒化チタン膜を積層した積層膜で形成することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１上層バリア膜を、１１０ｎｍ以上の膜厚で形成することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１上層バリア膜を、１６０ｎｍ以上の膜厚で形成することを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高信頼度かつ高性能な容量素子を搭載した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＲＦアナログＩＣにおいては、高性能な容量素子と抵抗素子とインダクタ素子を含む回路を構成することが重要な要素となる。特に、システムの高速性能化，低消費電力化及び省スペース化のニーズから、寄生抵抗及び寄生容量の低減が求められている。
【０００３】
そういった中で、近年、寄生抵抗及び寄生容量の低減が可能な容量素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタが注目されている。
【０００４】
ＭＩＭキャパシタでは、特許文献１や特許文献２に示されているように、その寄生抵抗低減のためにアルミニウム配線と同一の材料膜を容量素子の下部電極として用いている。なお、アルミニウム配線では一般的にアルミニウムを主たる成分とした膜の上面をバリア膜で覆った膜構成がとられており、特許文献１のＭＩＭキャパシタはアルミニウム膜の上面がチタン膜と窒化チタン膜の積層膜からなる薄いバリア膜（５５〜８５ｎｍ）で覆われた下部電極となっており、また、特許文献２のＭＩＭキャパシタはアルミニウム膜の上面が窒化チタン膜からなる薄いバリア膜（５０ｎｍ）で覆われた下部電極となっている。
【０００５】
また、ＭＩＭキャパシタでは、高容量化を目的とした容量絶縁膜の薄膜化が進められており、薄膜化された容量絶縁膜の絶縁耐圧の信頼性向上も重要な課題となってきている。このような課題を解決する技術として特許文献３がある。
【０００６】
特許文献３では、下部電極の表面にイオン照射或いはプラズマ照射による処理を施し、下部電極の表面の凹凸を平坦化した後に容量絶縁膜の成膜を行うことにより、容量絶縁膜の薄膜化と絶縁耐圧の向上が両立できると述べられている。
【０００７】
【特許文献１】特開２００２−３２９７９０号公報
【特許文献２】特開２００５−３１１２９９号公報
【特許文献３】特開２００２−４３５１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＭＩＭキャパシタの下部電極をアルミニウム配線と同一の材料膜で構成した場合、特許文献１，２のようにアルミニウム膜の上面を覆うバリア膜が薄く、また、アルミニウムが低融点金属であることから、容量絶縁膜を形成する際には低温且つ短時間で成膜する必要がある。例えば、アルミニウムの融点よりも高温で容量絶縁膜を成膜すると、アルミニウムの熱膨張による応力あるいはヒロックの影響により、アルミニウム膜の上面を覆っている薄いバリア膜にクラックを生じさせることから、容量絶縁膜の絶縁破壊耐圧を低下させてしまう問題を生じる。
【０００９】
一方、ＭＩＭキャパシタの高容量化のために容量絶縁膜の膜厚を薄膜化することを検討すると、その膜質の不安定要因からリーク電流の増加や絶縁破壊耐圧の低下等による問題が生じる。よって容量絶縁膜を薄膜化する場合には、その膜質を良好にするために、容量絶縁膜の成膜温度を高温化する対策や成膜速度を遅くして長時間により成膜する対策等を施す必要がある。
【００１０】
しかしながら、容量絶縁膜の成膜の高温化や長時間化は、上述のようなアルミニウムの熱膨張による応力あるいはヒロックの問題から容量絶縁膜の絶縁破壊耐圧を低下させてしまう問題が発生し、高性能で高容量なＭＩＭキャパシタが実現できていなかった。
【００１１】
なお、特許文献３に開示されている技術は、上述の容量絶縁膜の成膜時の問題に対処されているものでなく、高性能で高容量なＭＩＭキャパシタの実現に十分応えたものとなっていない。
【００１２】
本発明は、容量絶縁膜の形成の高温化による絶縁耐圧の向上が可能で、バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じない、高性能で高容量なＭＩＭキャパシタを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明では、容量素子の下部電極の上層バリア膜及びこれと同層に形成されている金属配線層の上層バリア膜の膜厚を、他の金属配線層の上層バリア膜の膜厚よりも厚くする。
【００１４】
また、本発明では、容量素子の下部電極の上層バリア膜の膜厚を、１１０ｎｍ以上，更に好ましくは１６０ｎｍ以上とする。
【発明の効果】
【００１５】
上層バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じさせることなく、容量絶縁膜の成膜温度を高温化することができ、容量絶縁膜の絶縁耐圧が向上した高性能で高容量なＭＩＭキャパシタを有する半導体装置が実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施例を詳細に説明する。
図１は、本発明による半導体装置の断面模式図である。また、図２〜９は、本発明による半導体装置の製造方法を示す断面模式図である。以下、製造方法から順を追って説明する。
【００１７】
まず、複数の半導体素子が形成されている半導体基体１００上に下から順に膜厚７０ｎｍの第１下層バリア膜１０１，膜厚５００ｎｍの第１アルミニウム合金膜１０２，膜厚８５ｎｍの第１上層バリア膜１０３をスパッタ法により形成し、これらの膜をリソグラフィー法とドライエッチ法を用いて加工して、複数のアルミニウム配線が設けられた第１金属配線層５００を形成する。なお、第１下層バリア膜１０１は下から膜厚１０ｎｍのチタン膜，膜厚５０ｎｍの窒化チタン膜，膜厚１０ｎｍのチタン膜を積層した積層膜で、第１上層バリア膜１０３は下から膜厚１０ｎｍのチタン膜，膜厚７５ｎｍの窒化チタン膜を積層した積層膜で、それぞれ形成する。
【００１８】
次に、プラズマＣＶＤ法を用いて膜厚１９００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法を用いてその上面の平坦化を施して第１層間絶縁膜１０４を形成する。次に、リソグラフィー法とドライエッチ法により第１層間絶縁膜１０４を加工して第１金属配線層５００の上面の一部を露出させた複数の接続孔を形成し、これらの接続孔の内部にバリア膜とタングステン膜からなる複数の第１導電性接続孔プラグ１０５を形成する。
【００１９】
次に、上述した第１金属配線層５００，第２層間絶縁膜１０４，第１導電性接続孔プラグ１０５の形成方法と同様のプロセスによって、複数のアルミニウム配線が設けられた第２金属配線層５０１，第２層間絶縁膜１０９，複数の第２導電性接続孔プラグ１１０を、それぞれ形成する。この時の第１金属配線層５００及び第２金属配線層５０１は、半導体基体１００に形成された複数の半導体素子間等を接続するために通常用いられる一般的な配線層である。（図２）
【００２０】
次に、下から順に膜厚７０ｎｍの第３下層バリア膜１１１，膜厚５００ｎｍの第３アルミニウム合金膜１１２，膜厚１６０ｎｍの第３上層バリア膜１１３をスパッタ法により形成し、これらの膜をリソグラフィー法とドライエッチ法を用いて加工して、複数のアルミニウム配線が設けられた第３金属配線層５０２とＭＩＭキャパシタの下部電極５０３を形成する。なお、第３下層バリア膜１１１は下から膜厚１０ｎｍのチタン膜，膜厚５０ｎｍの窒化チタン膜，膜厚１０ｎｍのチタン膜を積層した積層膜で、第３上層バリア膜１１３は下から膜厚１０ｎｍのチタン膜，膜厚１５０ｎｍの窒化チタン膜を積層した積層膜で、それぞれ形成する。
【００２１】
本発明において特に重要なことは、ＭＩＭキャパシタの下部電極５０３及びこれと同層に形成されている第３金属配線層の第３上層バリア膜を、一般的に用いられている通常の配線層である第１及び第２金属配線層５００，５０１の第１及び第２上層バリア膜１０３，１０８の膜厚よりも厚く形成することにある。第３上層バリア膜の巻く厚としては、後述するように１１０ｎｍ以上とする必要がある。更に好ましくは、第３上層バリア膜の膜厚を１６０ｎｍ以上とする。（図３）
【００２２】
次に、プラズマＣＶＤ法を用いて膜厚１９００ｎｍの酸化シリコン膜を成膜した後、化学的機械研磨法を用いてその上面の平坦化を施して第３層間絶縁膜１１４を形成する。次に、リソグラフィー法とドライエッチ法により第３層間絶縁膜１１４を加工して第３金属配線層５０２とＭＩＭキャパシタの下部電極５０３の各上面の一部を露出させた複数の接続孔を形成し、これらの接続孔の内部にバリア膜とタングステン膜からなる複数の第３導電性接続孔プラグ１１５を形成する。（図４）
【００２３】
次に、リソグラフィー法とドライエッチ法によりＭＩＭキャパシタの下部電極５０３上の第３層間絶縁膜１１４を部分的に除去してＭＩＭキャパシタの下部電極５０３の上面の一部を露出するＭＩＭキャパシタ形成部１１６を開口する。（図５）
【００２４】
次に、ＡＬＤ（Aｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により膜厚２０ｎｍのシリコン窒化膜からなる容量絶縁膜１１７を成膜した後、その上にスパッタ法を用いて膜厚８０ｎｍの窒化チタン膜８０ｎｍからなる容量絶縁膜の保護膜１１８を成膜する。この容量絶縁膜の保護膜１１８は、後にＭＩＭキャパシタの上部電極の一部となる。（図６）
【００２５】
次に、リソグラフィー法によりＭＩＭキャパシタ形成部１１６にレジストマスク１１９を形成し、ドライエッチ法により容量絶縁膜１１７と容量絶縁膜の保護膜１１８の積層膜をエッチングする。（図７）その後、加工レジストマスク１１９を除去して第３導電性接続孔プラグ１１５の上面を露出させる。（図８）
【００２６】
次に、下から順に膜厚７０ｎｍの第４下層バリア膜１２０，膜厚５００ｎｍの第４アルミニウム合金膜１２１，膜厚８５ｎｍの第４上層バリア膜１２２をスパッタ法により形成する。なお、第４下層バリア膜１２０は下から膜厚１０ｎｍのチタン膜，膜厚５０ｎｍの窒化チタン膜，膜厚１０ｎｍのチタン膜を積層した積層膜で、第４上層バリア膜１２２は下から膜厚１０ｎｍのチタン膜，膜厚７５ｎｍの窒化チタン膜を積層した積層膜で、それぞれ形成する。（図９）その後、リソグラフィー法とドライエッチ法を用いて第４下層バリア膜１２０，第４アルミニウム合金膜１２１，第４上層バリア膜１２２を加工して、複数のアルミニウム配線が設けられた第４金属配線層５０５とＭＩＭキャパシタの上部電極５０４を形成する。（図１）
【００２７】
このようにして形成したＭＩＭキャパシタを有する半導体装置において、ＭＩＭキャパシタの下部電極５０３の第３上層バリア膜１１３の膜厚を分流してＭＩＭキャパシタの耐圧の不良率を調べた結果を図１０に示す。ここでの容量絶縁膜１１２の成膜は、ＡＬＤ法により成膜温度３５０℃で成膜したものと４００℃で成膜したものである。成膜温度３５０℃仕様では第３上層バリア膜１１３のトータル膜厚を１１０ｎｍ以上とすることでＭＩＭキャパシタの耐圧の不良率が０％となる結果が得られ、更に、成膜温度４００℃仕様では第３上層バリア膜１１３のトータル膜厚を１６０ｎｍ以上とすることでＭＩＭキャパシタの耐圧の不良率が０％となる結果が得られた。尚、耐圧不良となったサンプルは、ＭＩＭキャパシタの下部電極５０３のアルミニウム合金膜１１２のヒロック起因による第３上層バリア膜１１３のクッラクが発生していることを確認し、一方、耐圧不良の発生していないサンプルでは、ＭＩＭキャパシタの下部電極５０３のアルミニウム合金膜１１２のヒロック起因による第３上層バリア膜１１３のクッラクは発生していないことが確認できたため、耐圧不良はＭＩＭキャパシタの下部電極のアルミニウム合金膜のヒロックが原因であると言える。
【００２８】
以上の検討結果から、ＭＩＭキャパシタの下部電極の上層バリア膜及びこれと同層に形成されているアルミニウム配線層の上層バリア膜の膜厚を、他のアルミニウム配線層の上層バリア膜の膜厚よりも厚くすることにより、アルミニウム合金膜のヒロック起因の上層バリア膜のクラックを防止でき、ＭＩＭキャパシタの耐圧の不良率を下げることができることが判明した。また、より具体的には、ＭＩＭキャパシタの下部電極の上層バリア膜の膜厚を１１０ｎｍ以上，更に好ましくは１６０ｎｍ以上とすることにより、ＭＩＭキャパシタの容量絶縁膜の成膜温度を３５０度まで，更には４００℃まで高温化することができ、上層バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じさせずに容量絶縁膜の形成の高温化による絶縁耐圧の向上が可能となることが判明した。
【００２９】
なお、本実施例では、容量絶縁膜１１７としてＡＬＤ法にて２０ｎｍのシリコン窒化膜を用いているが、成膜方法，膜厚，材料とも本発明の有効性はこれに限定されるものではない。容量絶縁膜の膜厚は、ＭＩＭキャパシタの容量密度が容量絶縁膜の膜厚に反比例し増加するため、容量密度を上げ高性能化を図るには膜厚が薄くなるほど良く、要求される容量密度の値により可変してもよい。更に、容量絶縁膜の材料としては、シリコン窒化膜以外に、酸化シリコン，窒化シリコン，酸窒化シリコン，酸化タンタル，酸化ハフニウム，酸化アルミ，酸化ランタン，酸化ジルコニウム，ＰＺＴ，ＳＴＯ，ＢＳＴから選ばれる絶縁物を主たる成分とする膜を用いることも可能である。また、成膜方法に関しては、ＡＬＤ法以外にプラズマＣＶＤ法やスパッタ法を用いても良い。
【００３０】
また、本実施例では、ＭＩＭキャパシタの下部電極の第３下層バリア膜１１１として、下から順に膜厚１０ｎｍのチタン膜，膜厚５０ｎｍの窒化チタン膜，膜厚１０ｎｍのチタン膜の積層膜を用いているが、膜厚，材料とも本発明の有効性はこれに限定されない。膜厚に関しては、ＭＩＭキャパシタの下部電極と同層に形成される金属配線層に要求される配線抵抗及び配線のエレクトロマイグレーション等の信頼度の観点等から決定される場合が多く、チタン膜及び窒化チタン膜を用いている範囲では、そのトータル膜厚が２０ｎｍから１００ｎｍ程度の範囲が好適である。下層バリア膜の材料としては、チタン膜及び窒化チタン膜以外にタンタル，モリブデン，タングステン及びその窒化膜を主たる成分とする金属を用いても可能である。
【００３１】
また、本実施例では、ＭＩＭキャパシタの下部電極の第３アルミニウム合金膜１１２は５００ｎｍの膜厚を用いているが、本発明の有効性はこの膜厚に限定されるものではない。本発明でのＭＩＭキャパシタの下部電極と同層に形成される金属配線層配線層として要求される配線抵抗とＭＩＭキャパシタに対する高周波特性向上の観点からの直列抵抗成分の要求から決定される。本実施例においては、２００ｎｍから３０００ｎｍの膜厚が好適である。
【００３２】
また、本実施例では、ＭＩＭキャパシタの下部電極の上層バリア膜は下から順に膜厚１０ｎｍのチタン膜，膜厚１５０ｎｍの窒化チタン膜を用いているが、この膜厚，材料に限定されるものではない。膜厚に関しては、上述のような膜厚とすればよい。上層バリア膜の材料は、チタン膜及び窒化チタン膜以外にタンタル，モリブデン，タングステン及びその窒化膜を主たる成分とする金属も利用可能であり、本発明の上層バリア膜のクラック対策としての効果を得るにはなんら問題無い。
【００３３】
また、本実施例では、第１金属配線層５００と第２金属配線層５０１には、ドライエッチ法で加工したアルミニウム合金膜を主とした配線層を用い、更にそれを接続する第１導電性接続孔プラグ１０５には、タングステンを主とした金属膜を用いているが、それらに関してダマシン法を用いたアルミニウム配線層や銅配線層を用いることも可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明による半導体装置の断面模式図である。
【図２】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図３】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図４】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図５】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図６】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図７】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図８】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図９】本発明による半導体装置の製造方法の製造工程を示す断面模式図である。
【図１０】本発明によるＭＩＭキャパシタの絶縁耐圧不良率の下部電極上層バリア膜膜厚依存性を示した図である。
【符号の説明】
【００３５】
１００…半導体素子基板
１０１…第１下層バリア膜
１０２…第１アルミニウム合金膜
１０３…第１上層バリア膜
１０４…第１層間絶縁膜
１０５…第１導電性接続プラグ
１０６…第２下層バリア膜
１０７…第２アルミニウム合金膜
１０８…第２上層バリア膜
１０９…第２層間絶縁膜
１１０…第２導電性接続プラグ
１１１…第３下層バリア膜
１１２…第３アルミニウム合金膜
１１３…第３上層バリア膜
１１４…第３層間絶縁膜
１１５…第３導電性接続プラグ
１１６…ＭＩＭキャパシタ形成部
１１７…容量絶縁膜
１１８…容量絶縁膜の保護膜
１１９…加工レジストマスク
１２０…第４下層バリア膜
１２１…第４アルミニウム合金膜
１２２…第４上層バリア膜
５００…第１金属配線層
５０１…第２金属配線層
５０２…第３金属配線層
５０３…ＭＩＭキャパシタの下部電極
５０４…ＭＩＭキャパシタの上部電極
５０５…第４金属配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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