(57)【要約】【課題】高抵抗ショート回路を搭載しながらも、実際の駆動時に問題となるショート障害の有無を容易に判定し得る構造を備えたアクティブマトリクス基板の製造方法を提供する。【解決手段】ショート検査に際しては、高抵抗ショート回路用リング配線１０７を接続せず高抵抗素子９８群を回路化せずに、高抵抗ショート回路の影響を受けることなくショート検査を行い得るように構成した。そして、ショート障害の検査後、高抵抗素子９８群を接続して回路化して、ドライバＩＣ等の実装のために低抵抗ショートリング１１０を切断する時点では高抵抗ショート回路を完成させる。これにより、静電破壊や、特性ばらつき等の発生を確実に防止しつつ、実装を行うことができる。【選択図】図１
2008009095.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数本の走査信号配線及び複数本の情報信号配線の各交差部分に夫々接続された複数のスイッチング素子を有するアクティブマトリクス基板の製造方法において、
前記複数のスイッチング素子を囲むように配置され、対向する部分で前記走査信号配線を夫々１本おきに千鳥状に接続すると共に、別の対向する部分で前記情報信号配線を夫々１本おきに千鳥状に接続し、これら走査信号配線及び情報信号配線の各電位を同電位に保持する低抵抗ショートリングを形成する第１工程と、
前記低抵抗ショートリングの形成後、該低抵抗ショートリングより高い抵抗値を有して前記走査信号配線及び前記情報信号配線に各一端が接続される複数の高抵抗素子を形成する第２工程と、
前記低抵抗ショートリングを分断して前記走査信号配線及び前記情報信号配線に対するショート検査を行う第３工程と、
前記ショート検査の終了後、前記複数の高抵抗素子の各他端を互に導通して回路化する高抵抗ショートリングを接続する第４工程と、を有する、
ことを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記第４工程にあっては、前記高抵抗ショートリングを形成しつつ前記複数の高抵抗素子を互に接続する、
請求項１記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記第２工程にあっては、前記高抵抗素子と共に前記高抵抗ショートリングを形成しておき、
前記第４工程において、導電配線を介して前記高抵抗ショートリングと前記高抵抗素子とを互に接続する、
請求項１記載のアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板の製造方法に係り、特に、ショート検査に際して好適なアクティブマトリクス基板の製造方法に関する。
【背景技術】
【０００２】
近年、情報機器の発達に伴い、低消費電力で且つ薄型の表示装置のニーズが増しており、これらニーズに合わせた表示装置の研究、開発が盛んに行われている。特にウエアラブルＰＣ（Wearble  Personal  Computer）や電子手帳等にあっては、省電力で且つ省スペースであることが望まれる。
【０００３】
そこで、液晶や電気泳動表示素子、ＥＬ（エレクトロルミネッセンス：Electroluminescence）が表示素子として用いられている。これらの表示素子を高解像度、かつフルカラーで表示するためには、電圧制御性の良好なＴＦＴ(薄膜トランジスタ：Thin  Film  Transistor)やＴＦＤ(Thin  Film  Diode)を搭載したバックプレーンが用いられる。
【０００４】
ところで、ＴＦＴ等の半導体を用いたバックプレーンの製造工程は複雑である。高解像度、大画面化が進むにつれ、製造工程中に混入する塵埃や、フォトリソ工程に用いられるレジストのエッチング残りなどにより、配線間にショート障害（短絡障害）が発生する確率が上昇し、いわゆる歩留まりが低下する事態につながる。
【０００５】
そこで、不良品となり得る基板を製造工程の早い段階で発見して損失を少なくするために、ＴＦＴバックプレーンの製造工程中にショート障害の有無の検査（以下、単に「ショート検査」と称する）が行われる。しかし、このショート検査においては、表示パネルの解像度やサイズ変更等の仕様変更が行われる度にショートチェッカーを作製し直す必要があり、莫大な費用を要することになる。
【０００６】
そこで、製造中に、ＴＦＴの静電破壊防止や、帯電による特性変化を生じさせないために設けられた所謂ショートリングを用いて、簡易的にショート検査を行うためのアクティブマトリクス基板の製造方法（特許文献１参照）が知られている。
【０００７】
特許文献１の製造方法によれば、ＴＦＴバックプレーンの周辺部に配された、各走査信号線及び各情報信号線をショートリングに接続する際、ショートリングの各辺に接続する各走査信号及び各情報信号線を、互い違いに接続する千鳥配線により繋ぎ製造する。そして、ショート検査の段階でショートリングを各辺毎に分断し、対向する辺のショートリング相互間の抵抗値を測定する事で、隣接配線間に生じたショート障害を簡単に発見することが可能になる。
【０００８】
【特許文献１】特開平５−２７２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、昨今のＴＦＴバックプレーンにおいては、ＴＦＴバックプレーンの駆動を行うために必要なドライバＩＣを接続する前に切断される前記ショートリングの他に、高抵抗ショート回路（高抵抗ショートサーキット）を搭載したものがある。この高抵抗ショート回路は、前記ショートリングを切断した後も、各走査信号線及び各情報信号線を高抵抗に保持した状態で接続し、ＴＦＴ等の半導体素子を保護しつつ、駆動の際に悪影響を及ぼさないようにする。
【００１０】
しかし、高抵抗ショート回路に搭載された各走査信号線及び各情報信号線間を接続する抵抗値は、１／信号線数に減少するため、例えば配線数が１０００本の場合には、抵抗値が１／１０００となる。従って、走査信号線及び情報信号線に高抵抗ショート回路が接続された状態では、対向するショートリング間の抵抗値の測定時に、ショート障害を発見することは困難である。即ち、対向するショートリング間の抵抗値を測定する際に、たとえ各配線間にショート障害が生じていても、対向するショートリング間の抵抗値を下回るようなショート箇所がない限りは、ショート障害の発生を発見することは難しい。つまり、ＴＦＴバックプレーンを作製する際に各配線層において起こりうる、数十、数百Ω程度の、実際に駆動をする際に問題となるショート障害の有無を判断することは、極めて困難となる。
【００１１】
そこで本発明は、上記事情に鑑みてなされたものであり、高抵抗ショート回路を搭載しながらも、実際の駆動時に問題となるショート障害の有無を容易に判定し得る構造を備えたアクティブマトリクス基板の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明は、マトリクス状に配置された複数本の走査信号配線及び複数本の情報信号配線の各交差部分に夫々接続された複数のスイッチング素子を有するアクティブマトリクス基板の製造方法において、
前記複数のスイッチング素子を囲むように配置され、対向する部分で前記走査信号配線を夫々１本おきに千鳥状に接続すると共に、別の対向する部分で前記情報信号配線を夫々１本おきに千鳥状に接続し、これら走査信号配線及び情報信号配線の各電位を同電位に保持する低抵抗ショートリングを形成する第１工程と、
前記低抵抗ショートリングの形成後、該低抵抗ショートリングより高い抵抗値を有して前記走査信号配線及び前記情報信号配線に各一端が接続される複数の高抵抗素子を形成する第２工程と、
前記低抵抗ショートリングを分断して前記走査信号配線及び前記情報信号配線に対するショート検査を行う第３工程と、
前記ショート検査の終了後、前記複数の高抵抗素子の各他端を互に導通して回路化する高抵抗ショートリングを接続する第４工程と、を有することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、ショート検査を行う際には、高抵抗ショートリングが接続されておらず複数の高抵抗素子は未だ回路化されていないので、高抵抗ショート回路の影響を何ら受けることなく、ショート検査を適正に行うことができる。このため、ショートリング間の抵抗値の測定によりショート障害の有無を容易にかつ確実に判断することができる。そして、ショート障害の検査後、各信号配線間に配された複数の高抵抗素子を互に接続して回路化するので、ドライバＩＣ等の実装のために低抵抗ショートリングを切断する時点では、高抵抗ショート回路を完成することができる。このため、摩擦等に起因する静電破壊や、特性ばらつき等の発生を確実に防止しつつ、実装を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係るアクティブマトリクス基板の製造方法の実施の形態について、図面を参照して説明する。
【００１５】
＜第１の実施形態＞
図１は、本発明に係るアクティブマトリクス基板としての、１０００行×４２００列、解像度１７０ｐｐｉ(pixels  per  inch)のＴＦＴアクティブマトリクスアレイを模式的に示す図である。該マトリクスアレイは、画素電極１２３、スイッチング素子としての多数のＴＦＴ、共通電極を有する対向基板１２２（図４）との間に挟持された帯電性粒子１２１（図４）、帯電性粒子１２１を駆動するためのドライバ（図示せず）等を備えて構成される。
【００１６】
図１に示すように、ガラス基板１００（図３参照）上には、走査信号配線としての複数本のゲート配線１０１’と、情報信号配線としての複数本のソース配線１０５’とがマトリクス状に配列するように形成されている。複数本のゲート配線１０１’及び複数本のソース配線１０５’の各交差部分には、スイッチング素子としての画素駆動用ＴＦＴ１２４が夫々接続されている。これら画素駆動用ＴＦＴ１２４は、ゲートドライバＩＣ用実装端子１１３に接続されるゲートドライバＩＣ（図示せず）、及びソースドライバＩＣ用実装端子１１４に接続されるソースドライバＩＣから信号を与えられることで、夫々に駆動する。
【００１７】
ＴＦＴアクティブマトリクスアレイは、外周側に低抵抗ショートリング１１０を有している。さらに、低抵抗ショートリング１１０の内周側に、後述の製造工程途中で第３以降の金属レイヤに形成される高抵抗ショート回路用リング配線（高抵抗ショートリング）１０７を有している。なお、図１中の符号１１１はスクライブカット位置を示し、符号９８は高抵抗ショート回路用に複数形成された高抵抗素子、符号１２３は、後述する画素電極を示している。
【００１８】
図２は、本実施形態のＴＦＴアクティブマトリクスアレイに搭載される図１の破線円部の高抵抗素子９８のレイアウトを模式的に示す図である。同図（ａ）は、高抵抗ショート回路用リング配線１０７を形成する前の状態、同図（ｂ）は、高抵抗ショート回路用リング配線１０７の形成後の状態を夫々示している。図３は、高抵抗素子９８を示す断面図であり、同図（ａ）は、図２（ｂ）におけるＡ−Ａ線に沿って断面した矢視図、同図（ｂ）は、図２（ｂ）におけるＢ−Ｂ線に沿って断面した矢視図である。
【００１９】
本実施の形態においては、画素電極駆動用のＴＦＴ半導体層にアモルファスシリコンを設けたボトムゲート構成のＴＦＴ素子を採用している。また、高抵抗素子９８にも、画素駆動用ＴＦＴ１２４と同様に、半導体層にアモルファスシリコンを設けたボトムゲート構成のＴＦＴを用いて回路化し高抵抗素子として作製した。そのため、図２（ａ），（ｂ）及び図３（ｂ），（ｃ）に示す高抵抗ショート回路は、画素駆動用ＴＦＴ１２４と同時に形成される。
【００２０】
以下に、本実施形態におけるＴＦＴアクティブマトリクスアレイの作製に係る製造プロセスを、高抵抗ショート回路部を中心に説明する。
【００２１】
図３（ａ），（ｂ）に示すように、まず、ガラス基板１００上に、第１金属レイヤである導電膜（１０１）を形成する。その配線形成方法に関する詳細な説明は省くが、例えば抵抗率の低いＡｌ配線を用い、その後のプロセスでＡｌの融点を超えるようなプロセスがある際は、Ｃｒ（クロム）やＴａ（タンタル）、Ａｌ−Ｎｄ（アルミニウム−ネオジウム）をスパッタリングで蒸着する。
【００２２】
引き続き、導電膜（１０１）上にレジストを塗布し、このレジストを選択的に露光、現像することで、導電膜（１０１）をエッチングによりゲートレイヤ電極１０１として形成する。この段階で、図１に示すゲート配線１０１’と低抵抗ショートリング１１０とが形成される。同図に示すように、各ゲート配線１０１’は、それらの延長線上に形成されている低抵抗ショートリング１１０の２辺１１０ａ、１１０ｂに対して、１本おきに千鳥状に接続される。
【００２３】
なお、ソース配線１０５’における実装端子部の構成をゲート配線１０１’側と同様の仕様にするために実装端子部を含む引き出し配線部をゲートレイヤ電極１０１で形成する場合は、次のようにする。即ち、図１に示すように、ソース配線１０５’をゲート配線１０１’と同様に、低抵抗ショートリング１１０の２辺１１０ｃ、１１０ｄに対して、１本おきに千鳥状に接続する。
【００２４】
続いて、図３（ａ），（ｂ）に示すように、ゲートレイヤ電極１０１上に絶縁膜１０２を形成し、絶縁膜１０２上にアモルファス半導体層１０３を形成した後、例えばイオン注入法によりオーミックコンタクト層１０４を形成する。ここで、ゲートレイヤ電極１０１に対して電気的に接続をとるために、絶縁膜１０２、アモルファス半導体層１０３及びオーミックコンタクト層１０４をエッチングにより選択的に除去して、コンタクトホール１０８を形成する。
【００２５】
次に、第２金属レイヤである導電膜（１０５）をオーミックコンタクト層１０４上に蒸着で形成した後、導電膜（１０５）上にレジストを塗布し、該レジストを選択的に露光、現像し、導電膜（１０５）をエッチングでソースレイヤ電極１０５として形成する。さらに、ソースレイヤ電極１０５をマスクとして、オーミックコンタクト層１０４を選択的に除去した後、アモルファス半導体層１０３を、レジストを用いて選択的に除去する。
【００２６】
そして、これらの上にＴＦＴカバレッジ絶縁層１０６を蒸着した後、選択的に除去することで、ＴＦＴマトリクスアレイが完成する。この段階で、図１に示すＴＦＴアクティブマトリクスアレイにおける高抵抗ショート回路用ショートリング配線１０７を除くすべての配線が形成されている。つまり、この状態において、図１に示すゲート配線１０１’及びソース配線１０５’は、低抵抗ショートリング１１０により互いに同電位に保持された状態にある。
【００２７】
ここで、各ゲート配線１０１’及びソース配線１０５’の隣接ショートと、各ゲート配線１０１’及びソース配線１０５’の層間ショート検査を行うために、図１における低抵抗ショートリング１１０の四隅部１１２を、例えばレーザー照射により夫々切断する。これにより、低抵抗ショートリング１１０を４辺１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに分割する。
【００２８】
上述したように、各ゲート配線１０１’端またはソース配線１０５’端で対向する低抵抗ショートリング１１０に対しては、各ゲート配線１０１’またはソース配線１０５’が夫々千鳥状に配線されている。そのため、対向する２辺１１０ａ，１１０ｂ間、及び２辺１１０ｃ，１１０ｄ間を夫々測定することで、隣接ショートが生じていた場合は、ショート個所の膜厚や幅にもよるが、例えば数十［Ω］、数百［Ω］の抵抗値を得ることができる。
【００２９】
例えばゲート配線１０１’が接続された低抵抗ショートリング１１０の２辺１１０ａ、１１０ｂと、ソース配線１０５’が接続された低抵抗ショートリング１１０の２辺１１０ｃ、１１０ｄとの間の抵抗を測定し、層間に生じるショート障害を検査する事もできる。
【００３０】
ショート検査の実施後に、図３（ａ），（ｂ）に示すコンタクトホール１０９をエッチングにより形成する。
【００３１】
ここで、ＴＦＴアクティブマトリクスアレイに対し、例えば反射型のＬＣＤ（Liquid  Crystal  Display）を搭載する場合には、各画素に設ける画素電極（反射電極）１２３用のメタルを成膜し、パターニングする。これと同時に、高抵抗ショート回路用リング配線（高抵抗ショートリング）１０７を形成する。これにより、図２（ａ）に示す状態から図２（ｂ）に示す状態に移行し、高抵抗ショート回路が完成する。
【００３２】
次に、図４を参照して、本実施の形態をさらに詳細に説明する。図４は、本発明に係るＴＦＴアクティブマトリクスアレイを電気泳動表示パネルに適用した場合の或る表示画素を模式的に描いた図である。同図（ａ）は、電気泳動表示パネルの画素部分を広い範囲で示した図、同図（ｂ）は、同図（ａ）における円形の破線Ｄで囲まれた部分を拡大して示す断面図、同図（ｃ）は、高抵抗ショート回路の形成部位を示す断面図である。
【００３３】
以下に、図４を参照して、簡易的にＴＦＴアクティブマトリクスアレイのショート検査を実行しつつ、電気泳動表示パネルを作製する工程を説明する。
【００３４】
（１）まず、ガラス基板１００上に、２００［ｎｍ］のＡｌ―Ｎｄ層をスパッタリングにより成膜した後、不図示のフォトマスクを用いて、図４（ｃ）のゲートレイヤ電極１０１、並びに図４（ｂ）に示すゲート配線１０１’、画素容量形成電極１２５を形成する。なお、本実施形態における電気泳動表示パネルは、画素駆動用ＴＦＴ１２４の保持駆動を行う際の補助容量を必要とするため、ゲート配線１０１’と同一のレイヤに画素容量形成電極１２５を形成している。また、この段階で形成されるゲート配線１０１’及び低抵抗ショートリング１１０にあっては、図１に示すように、各ゲート配線１０１’が、延長線上にある低抵抗ショートリング１１０の２辺１１０ａ、１１０ｂに対して千鳥状に（互い違いに）接続される。そして、ソース配線１０５’側の実装端子を含む引き出し配線部もゲートレイヤ電極１０１で形成するために、ゲート配線１０１’と同様、低抵抗ショートリング１１０の２辺１１０ｃ、１１０ｄに対して千鳥状に接続する。
【００３５】
（２）次いで、ゲート絶縁膜及び半導体層として、２５０［ｎｍ］のＳｉＮ膜１０２と２００［ｎｍ］のアモルファス半導体層（ａ−Ｓｉ膜）１０３とを、夫々ＣＶＤ法（化学気相成長法：Chemical  Vapor  Deposition）により成膜する。
【００３６】
（３）さらに、ＣＶＤによってａ−Ｓｉ（ｎ＋）膜を５０［ｎｍ］だけ成膜して、オーミックコンタクト層１０４を形成する。
【００３７】
（４）そして、フォトマスクを用い、ドライエッチングによって、図４（ｃ）に示すように、アモルファス半導体層（ａ−Ｓｉ膜）１０３及びオーミックコンタクト層（ａ−Ｓｉ(ｎ＋)膜）１０４を選択的に除去して、コンタクトホール１０８を形成する。
【００３８】
（５）オーミックコンタクト層１０４の上に、２００［ｎｍ］のＡｌ層をスパッタリングにより成膜する。
【００３９】
（６）引き続き、フォトマスクを用いウェットエッチングによって、図４（ｂ）に示すようにソースレイヤ電極１０５及びドレイン電極１２６を形成し、図４（ｃ）に示すようにソースレイヤ電極１０５を形成する。
【００４０】
（７）さらに、同レジストパターンを用いてドライエッチングを施し、ＴＦＴチャネル部を含むオーミックコンタクト層１０４を除去する。
【００４１】
（８）次いで、フォトマスクを用いドライエッチングによって、アモルファス半導体層１０３を選択的に除去する。なお、アモルファス半導体層１０３に対し、先に形成された図４（ｂ）のソースレイヤ電極１０５及びドレイン電極１２６、図４（ｃ）に示すソースレイヤ電極１０５もドライエッチング時にマスクとして機能する。このため、これらソースレイヤ電極１０５及びドレイン電極１２６と重畳している領域は、選択的に残される。
【００４２】
（９）引き続き、ＳｉＮ膜を３００［ｎｍ］成膜して、ＴＦＴカバレッジ絶縁層１０６を形成する。
【００４３】
（１０）そして、図１に示す低抵抗ショートリング１１０の四隅部１１２をレーザー照射により切断し、低抵抗ショートリング１１０を４辺１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに分割する。
【００４４】
（１１）低抵抗ショートリング１１０の２辺１１０ａ、１１０ｂ間、及び２辺１１０ｃ、１１０ｄ間の抵抗値を夫々測定し、ショート検査を実施する。
【００４５】
（１２）引き続き、ドライエッチングにより、ＴＦＴカバレッジ絶縁層１０６にコンタクトホール１０９を形成し、図４（ｂ）のドレイン電極１２６及び図４（ｃ）のソースレイヤ電極１０５を、一部露出させる。
【００４６】
（１３）さらに、ＴＦＴカバレッジ絶縁層１０６の上に、２００［ｎｍ］のＡｌ層をスパッタリングにより成膜する。
【００４７】
（１４）次いで、フォトマスクを用いウェットエッチングによって、図４（ｂ）に示す画素電極１２３と、図４（ｃ）に示す高抵抗ショート回路用ショートリング配線１０７とを形成する。これにより、複数の高抵抗素子９８として形成されているソースレイヤ電極１０５が、高抵抗ショート回路用リング配線１０７を介して互いに接続される。
【００４８】
（１５）引き続き、高抵抗ショート回路用ショートリング配線１０７の露出部位、及び画素電極１２３等の上に、白色散乱層１１５を形成する。
【００４９】
（１６）さらに、白色散乱層１１５の上に、絶縁膜としてアクリル系樹脂（絶縁膜）１１６を１［μｍ］成膜する。
【００５０】
（１７）アクリル系樹脂１１６の上に、Ｔｉ層１１７を３００［ｎｍ］成膜し、さらに、カーボンを含有したフォトレジスト１１８を３００［ｎｍ］成膜する。
【００５１】
（１８）引き続き、画素間の隔壁１１９とするために、厚膜フォトレジストを１５［μｍ］形成した後、画素間部分を残して現像する。
【００５２】
（１９）そして、厚膜フォトレジストで形成された隔壁１１９を用いて、Ｔｉ層１１７とフォトレジスト１１８とを３００［ｎｍ］をエッチングして、ＴＦＴバックプレーンを完成させる。
【００５３】
（２０）最後に、パラフィン系炭化水素溶媒を主成分とする絶縁性液体１２０にカーボンブラックを含有したポリスチレン樹脂から成る黒色の帯電性粒子１２１を分散させた分散液を、隔壁１１９で区画された空間１２８に充填する。そして、透明な対向基板１２２を、隔壁１１９と接触させるようにして固定する。ここでは簡単のため図示していないが、隔壁１１９と対向基板１２２とは接着剤で固定している。
【００５４】
本実施形態では、低抵抗ショートリング１１０に対して、複数本のソース配線１０５’及び複数本のゲート配線１０１’が夫々千鳥状に接続される。画素駆動用ＴＦＴ１２４及び高抵抗素子９８の形成に用いられる第１及び第２金属レイヤ（１０１、１０５）の形成時には、上記ショートリング配線１０７は、各配線間に配される高抵抗素子９８群としてのソースレイヤ電極１０５のみを形成するに留める。そして、低抵抗ショートリング１１０を用いて簡便にショート検査を実施する。
【００５５】
そして、ショート検査後、第３金属レイヤである画素電極（反射電極）１２３の形成と同時に、高抵抗素子９８群としてのソースレイヤ電極１０５を高抵抗ショート回路用ショートリング配線１０７に夫々接続することで、高抵抗ショート回路を完成させる。このため、ショート検査段階では、高抵抗ショート回路の影響を受けることなく、４辺１１０ａ，１１０ｂ，１１０ｃ，１１０ｄに分断した対向する低抵抗ショートリング間の抵抗値を測定し、ショート障害の有無を簡便に判断することができる。
【００５６】
このように、ショート検査後に第３金属レイヤを形成する際に、各信号配線間に配された高抵抗素子９８群を接続して回路化することができる。従って、ドライバＩＣの実装のために低抵抗ショートリング１１０を切断しても、既に完成した高抵抗ショート回路の効果で、実装工程時の静電破壊や、特性ばらつき等を生じさせること無く、本マトリクスアレイを用いた電気泳動表示パネルの作製が可能になった。
【００５７】
＜第２の実施形態＞
以下、図５及び図６を参照して、第２の実施形態について説明する。図５は本実施形態におけるＴＦＴマトリクスアレイを模式的に示す図である。図６は、本第２の実施形態におけるＴＦＴアクティブマトリクスアレイに搭載された図５の破線円部の高抵抗素子９９のレイアウトを模式的に示す図である。図６（ａ）は、高抵抗ショート回路完成前の状態、図６（ｂ）は、高抵抗ショート回路完成時の状態を夫々示す。
【００５８】
本第２の実施形態は、先に述べた第１の実施形態の内容と重複する構成を含むため詳細な説明は避けるが、本第２の実施形態でも、ゲート配線１０１’及びソース配線１０５’は低抵抗ショートリング１１０に対し、第１の実施形態と同様に千鳥状に接続する。
【００５９】
図６（ａ）に示すように、ソースレイヤ電極１０５の形成時に、高抵抗ショート回路用の高抵抗素子９９としてのソースレイヤ電極１０５と、高抵抗ショート回路用リング配線１０７とを形成する。
【００６０】
高抵抗ショート回路部が図６（ａ）の状態、すなわち各ゲート配線１０１’及びソース配線１０５’間が高抵抗ショート回路により接続されていない段階で、ＴＦＴアクティブマトリクスアレイに対するショート検査を実施する。
【００６１】
ショート検査の実施後、図６（ａ）のように形成したコンタクトホール１０９により、第３以降の金属レイヤであるＴＦＴカバレッジ絶縁層（導電配線）１０６を介して、ソースレイヤ電極１０５と上記リング配線１０７とを接続する（図６(b)）。
【００６２】
本第２の実施形態においても、低抵抗ショートリング１１０に対して、複数本のソース配線１０５’及び複数本のゲート配線１０１’が千鳥状に接続される。そして、画素駆動用ＴＦＴ１２４及び高抵抗ショート回路用の高抵抗素子９９の形成に用いられる第１金属レイヤ（１０１）と第２金属レイヤ（１０５）の形成時には、各信号配線間に配される高抵抗素子９９とショートリング部（１０７）とが別々に形成される。ここで、低抵抗ショートリング１１０を用いたショート検査を簡単に実施することができる。
【００６３】
そして、ショート検査後に形成される第３金属レイヤである画素電極（反射電極）１２３の形成と同時に、高抵抗素子９９群が高抵抗ショート回路用リング配線１０７に夫々接続されて、高抵抗ショート回路が完成する。
【００６４】
これにより、ＴＦＴアクティブマトリクスアレイのショート検査段階には、高抵抗ショート回路の影響を受けることなく、対向する低抵抗ショートリング１１０間の抵抗値を測定することで、ショート障害の有無を容易に判断することができる。
【００６５】
このように、本第２の実施形態においても、ショート検査後に形成される第３金属レイヤの形成時に、各信号線間に配された高抵抗素子９９群を接続して回路化することができる。従って、ドライバＩＣの実装のために低抵抗ショートリング１１０を切断しても、既に完成した高抵抗ショート回路の効果で、実装工程時の静電破壊や、特性ばらつき等を生じさせること無く、本マトリクスアレイを用いた電気泳動表示パネルの作製が可能になった。
【００６６】
なお、第１及び第２の実施形態においては、ＴＦＴアクティブマトリクスアレイに搭載する表示装置として電気泳動表示パネルを用いたが、なんらこれに限定されることはない。例えば、反射型ＬＣＤ用途の場合には、第３金属レイヤ以降の電極として、画素電極として用いるＡｌを使うことにより実現することができる。また、透過型ＬＣＤ用途においても、ＩＴＯ(Indium  tin  oxide)や、ＩＺＯ(Indium  Zinc  Oxide)等のいわゆる透明電極を用いることが可能である。
【００６７】
また、第１及び第２の実施形態においては、アモルファスシリコンを用いた逆スタガー型のいわゆるボトムゲート型の構成を採用しているが、これに限定されることはない。例えば、トップゲート型の構成等を採用しても何ら問題はなく、その場合も同様の効果が得られる。なお、第１及び第２の実施形態では、ガラス基板１００としてＡＮガラスを用いたが、これに代えてプラスチック基板を用いることも可能であり、その場合も同様の効果が得られる。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る第１の実施形態におけるＴＦＴアクティブマトリクスアレイを模式的に示す図である。
【図２】第１の実施形態における高抵抗ショート回路用の高抵抗素子のレイアウトを模式的に示す図である。（ａ）は、高抵抗ショート回路用ショートリング配線の形成前の状態、（ｂ）は、高抵抗ショート回路用ショートリング配線の形成後の状態を夫々示す。
【図３】高抵抗ショート回路用の抵抗素子の断面図であり、（ａ）は図２（ｂ）におけるＡ−Ａ線に沿って断面した矢視図、（ｂ）は図２（ｂ）におけるＢ−Ｂ線に沿って断面した矢視図である。
【図４】本発明に係るＴＦＴアクティブマトリクスアレイを電気泳動表示パネルに適用した場合の或る表示画素を模式的に描いた図である。同図（ａ）は、電気泳動表示パネルの画素部分を広い範囲で示した図、同図（ｂ）は、同図（ａ）における円形の破線Ｄで囲まれた部分を拡大して示す断面図、同図（ｃ）は、高抵抗ショート回路の形成部位を示す断面図である。
【図５】本発明に係る第２の実施形態におけるＴＦＴマトリクスアレイを模式的に示す図である。
【図６】第２の実施形態におけるＴＦＴアクティブマトリクスアレイに搭載した高抵抗素子のレイアウトを模式的に示す図である。（ａ）は、高抵抗ショート回路の完成前の状態、（ｂ）は、高抵抗ショート回路の完成時の状態を夫々示す。
【符号の説明】
【００６９】
１００  ガラス基板
１０１  ゲートレイヤ電極
１０１’  ゲート配線
１０２  ＳｉＮ膜（ゲート絶縁層）
１０３  アモルファス半導体層
１０４  オーミックコンタクト層
１０５  ソースレイヤ電極
１０５’  ソース配線
１０６  ＴＦＴカバレッジ絶縁層
１０７  高抵抗ショートリング（高抵抗ショート回路用ショートリング配線）
１０８、１０９  コンタクトホール
１１０  低抵抗ショートリング
１１１  スクライブカット位置
１１２  低抵抗ショートリング切断位置である四隅部
１１３  ゲートドライバＩＣ用実装端子
１１４  ソースドライバＩＣ用実装端子
１１５  白色散乱層
１１６  アクリル系樹脂（絶縁膜）
１１７  Ｔｉ層
１１８  カーボン含有のフォトレジスト
１１９  画素間隔壁
１２０  絶縁性液体
１２１  帯電性粒子
１２２  対向基板
１２３  画素電極
１２４  画素駆動用ＴＦＴ
１２５  画素容量形成電極
１２６  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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