【手続補正書】
【提出日】平成25年2月21日(2013.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の行および複数の列に配列された不揮発性メモリセルのアレイを備える装置であって、
前記アレイにおける各メモリセルは、スイッチングデバイスおよび抵抗検知素子（ＲＳＥ）を含み、
選択された列における前記メモリセルの各々は、可変電圧が供給される第１の制御ライン、および固定基準電圧に維持される第２の制御ラインに接続され、
前記選択された列における全ての前記メモリセルよりも少ない前記選択された列における複数のメモリセルは、前記第１の制御ラインの前記可変電圧を前記第２の制御ラインの前記固定基準電圧よりも低くし、かつ前記複数のメモリセルの関連する前記スイッチングデバイスに、個別の本体−ドレイン電流を流すことによって、第１の抵抗状態に同時にプログラムされ、
前記選択された列に沿った残余の複数のメモリセルは、異なる第２の抵抗状態に維持される、装置。
【請求項２】
前記アレイの選択された行における前記メモリセルの各々は、個別のビットラインと前記第２の制御ラインとの間に接続され、
前記選択された行に沿った全てよりも少ない前記メモリセルは、関連する前記ビットラインへの、前記固定基準電圧よりも大きい電圧の選択的な印加によって、第２の抵抗状態に同時にプログラムされる、請求項１に記載の装置。
【請求項３】
方法であって、
行および列に配列された不揮発性メモリセルのアレイを提供するステップを備え、
前記メモリセルの各々は、抵抗検知素子（ＲＳＥ）に直列のスイッチングデバイスを含み、
選択された列に沿った前記メモリセルの各々は、第１の制御ラインと第２の制御ラインとの間に接続され、
固定基準電圧は、前記第２の制御ラインに同時に印加され、
前記方法は、
前記固定基準電圧よりも低い第１の電圧を前記第１の制御ラインに印加することによって、前記選択された列に沿った前記メモリセルの全ての前記ＲＳＥを同時に第１の抵抗状態にプログラムするステップと、
引き続いて、前記固定基準電圧よりも高い第２の電圧を前記第１の制御ラインに印加することによって、前記選択された列に沿った前記メモリセルの全てよりも少ない前記ＲＳＥを同時に異なる第２の抵抗状態にプログラムするステップとを備える、方法。
【請求項４】
前記第１の制御ラインは前記選択された列に接続されるビットラインとして特徴付けられ、
前記提供するステップは、前記選択された列に沿った前記メモリセルにおける前記スイッチングデバイスのソース端子と、前記選択された列についての読出動作および書込動作の間、前記第２の制御ラインの前記固定基準電圧を継続的に維持する基準電圧源との間に前記第２の制御ラインを接続するステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記第１のプログラミングステップは、前記スイッチングデバイスを通して、前記選択された列に沿った各メモリセルにおける前記ＲＳＥへ本体−ドレイン電流を通過させて、前記第１の抵抗状態にプログラムするステップを含み、
前記第２のプログラミングステップは、前記スイッチングデバイスのゲートに電圧をアサートし、前記選択された列に沿った前記メモリセルの全てよりも少ない各メモリセルにおける前記スイッチングデバイスのドレイン−ソース導通経路にわたって電流を流し
て前記第２の抵抗状態にプログラムするステップを含む、請求項３に記載の方法。
【請求項６】
各ＲＳＥは、前記ＲＳＥを前記第１の抵抗状態に書込むように電流が流れる困難プログラミング方向と、前記ＲＳＥを前記第２の抵抗状態に書込むように電流が流れる容易プログラミング方向とを有し、
前記困難プログラミング方向は、前記容易プログラミング方向とは反対である、請求項３に記載の方法。
【請求項７】
各ＲＳＥは、固定方向の磁化配向を有する固定基準層および選択的可変方向の磁化配向を有する自由層を含む磁気トンネル接合（ＭＴＪ）として特徴付けられ。
前記第１の抵抗状態は、前記自由層の磁化配向が前記固定基準層の磁化配向と平行になるように向ける、請求項３に記載の方法。
【請求項８】
前記固定基準電圧は電気的接地である、請求項３に記載の方法。
【請求項９】
前記第１および第２のプログラミング状態の結果において、前記選択された列に沿った前記メモリセルの第１の部分が第１の抵抗状態にプログラミングされるとともに、前記選択された列に沿った前記メモリセルの残余の部分が前記第２の抵抗状態にプログラムされる、請求項３に記載の方法。
【請求項１０】
各メモリセルの前記スイッチングデバイスは、個別のドレイン端子、ソース端子およびゲート端子を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として特徴付けられ、
前記ドレイン端子は、前記メモリセルのＲＳＥと直列に接続され、
前記ソース端子は、前記第２の制御ラインを介して固定基準電圧源に接続され、
前記ゲート端子は、ワードラインに接続され、
前記第１の抵抗状態は、前記ワードラインの電圧が前記固定基準電圧に設定されている間に書込まれ、
前記第２の抵抗状態は、前記ワードラインの電圧が前記固定基準電圧よりも高いレベルに設定されている間に書込まれる、請求項３に記載の方法。
【請求項１１】
方法であって、
対向する第１および第２の制御ラインの間に接続される不揮発性メモリセルの列を接続するステップと、
固定基準電圧を前記第２の制御ラインに印加するステップと、
前記固定基準電圧よりも大きい第１の電圧を前記第１の制御ラインに印加することによって、前記列に沿った前記メモリセルを第１の抵抗状態に同時にプログラミングするステップと、
引き続いて、前記固定基準電圧よりも小さい第２の電圧を前記第１の制御ラインに印加することによって、前記列に沿った全てよりも少ない前記メモリセルを、異なる第２の抵抗状態に同時にプログラミングするステップとを備え、
それぞれの前記プログラミングするステップの結果、前記列に沿った第１の部分のメモリセルは前記第１の抵抗状態であり、前記列に沿った第２の部分のメモリセルは前記第２の抵抗状態である、方法。
【請求項１２】
前記メモリセルは、複数の行および複数の列に配列されるメモリセルのアレイの一部を形成し、
前記第２の制御ラインは、前記アレイにおける前記メモリセルの各々に接続されるソース平面として特徴付けられる、請求項１１に記載の方法。
【請求項１３】
前記列に沿った各メモリセルは、前記第１の制御ラインと前記第２の制御ラインとの間に直列に接続された、抵抗検知素子（ＲＳＥ）を有するスイッチングデバイスを含む、請求項１１に記載の方法。
【請求項１４】
前記第１の部分のメモリセルのＲＳＥは、前記第１の制御ラインの電圧を前記固定基準電圧よりも高いレベルに上昇させるとともに、前記第１の部分の前記スイッチングデバイスのゲート端子のゲート制御電圧を前記固定基準電圧よりも高いレベルに上昇させることによって前記第１の抵抗状態にプログラミングされて、前記スイッチングデバイスを通るドレイン−ソース導通経路を提供する、請求項１３に記載の方法。
【請求項１５】
前記第２の部分のメモリセルのＲＳＥは、前記第１の制御ラインの電圧を前記固定基準電圧よりも低いレベルに低下させるとともに、前記第２の部分の前記スイッチングデバイスのゲート端子を前記固定基準電圧と見かけ上等しいレベルに設定することによって前記第２の抵抗状態にプログラミングされ、それによって、本体−ドレイン電流が前記スイッチングデバイスに流れるように誘導する、請求項１３に記載の方法。
【請求項１６】
前記メモリセルの各々は、スピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）セルとして特徴付けられる、請求項１１に記載の方法。
【請求項１７】
各メモリセルは、固定方向の磁化配向を有する固定基準層および選択的可変方向の磁化配向を有する自由層を含む磁気トンネル接合（ＭＴＪ）を備え、
前記第１の抵抗状態は、前記自由層の磁化配向を前記固定基準層の磁化配向と平行となるように向け、
前記第２の抵抗状態は、前記自由層の磁化配向を前記固定基準層の磁化配向と逆平行となるように向ける、請求項１１に記載の方法。
【請求項１８】
前記固定基準電圧は電気的接地である、請求項１１に記載の方法。