(57)【要約】【課題】構造が単純で形成のための工程数が少なく、かつ、メモリ機能を有するゲート絶縁膜を備えた半導体記憶装置を提供する。【解決手段】半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極とを有する。【選択図】図１
2008135457.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、
該２つの拡散層領域間に定められるチャネル領域と、
該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、
該ゲート絶縁膜上に形成されるゲート電極と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記２つの拡散層領域はＰ型の導電型であり、前記ゲート絶縁膜に正孔を蓄積することにより、２つの拡散層領域間を流れる電流を減少させるように構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記２つの拡散層領域はＮ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より高い電圧を印加し、前記ゲート電極に基準電圧より高い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に電子を注入して、２つの拡散層領域間を流れる電流を減少させるように構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記２つの拡散層領域はＰ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より低い電圧を印加し、前記ゲート電極に基準電圧より低い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に正孔を注入して、２つの拡散層領域間を流れる電流を減少させるように構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記２つの拡散層領域はＮ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より高い電圧を印加し、前記ゲート電極に基準電圧より低い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に正孔を注入して、２つの拡散層領域間を流れる電流を増加させるように構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記半導体層であって前記２つの拡散層の間に配置されたボディ領域を有し、該ボディ領域に基準電圧より低い電圧を印加することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記２つの拡散層領域はＰ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より低い電圧を印加し、前記ゲート電極に基準電圧より高い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に電子を注入して、２つの拡散層領域間を流れる電流を増加させるように構成されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記半導体層であって前記２つの拡散層の間に配置されたボディ領域を有し、該ボディ領域に基準電圧より高い電圧を印加することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記他方の拡散層領域をソースとし、前記一方の拡散層領域をドレインとして読出動作を行なうことを特徴とする請求項３乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記ゲート絶縁膜内に、一方の拡散領域に近い側と、他方の拡散領域に近い側に夫々独立に電荷を注入し、２ビットの情報を記憶することを特徴とする請求項３乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記半導体層は、絶縁基板上に形成されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
絶縁基板上に形成された半導体層と、
該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つ拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極を有する不揮発性メモリと、
該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、上記２つの拡散層領域にそれぞれ形成される不純物濃度の濃い領域と、該不純物濃度の濃い領域及びチャネル領域とに接する不純物濃度の薄い領域と、該チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極を有する電界効果トランジスタと
を有することを特徴とする半導体装置。
【請求項１３】
表示装置と、該表示装置のパネル基板上に、請求項１乃至１１のいずれか１項に記載の半導体記憶装置または請求項１２に記載の半導体装置を形成したことを特徴とする表示装置。
【請求項１４】
画素電極および対向電極を有する液晶表示装置と、該液晶表示装置のパネル基板上に、デジタル情報が入力され、該デジタル情報により定められる電圧を前記対向電極に出力する電圧出力回路と、デジタルの階調データをアナログの階調信号に変換するＤＡコンバータと、前記半導体記憶装置により前記デジタルの階調データとアナログの階調信号の電圧との相関を規定するデータを記憶する回路を請求項１乃至１１のいずれか１項に記載の半導体記憶装置または請求項１２に記載の半導体装置により形成したことを特徴とする液晶表示装置。
【請求項１５】
表示装置と、該表示装置のパネル基板上に、画像信号を受信する受信回路と、該受信回路によって受信された画像信号を表示装置に供給する画像信号回路と、該画像新信号を生成するために必要なデータを記憶する回路を請求項１乃至１１のいずれか１項に記載の半導体記憶装置または請求項１２に記載の半導体装置により形成したことを特徴とする受像機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機に関する。より詳細には、電荷をトラップする準位を有する絶縁体に電荷を蓄積する半導体記憶装置と、そのような半導体記憶装置を備えた半導体装置並びに表示装置、液晶表示装置及び受像機に関する。
【背景技術】
【０００２】
従来、ガラス基板等の絶縁基板上に形成する不揮発性メモリとして、シリコン窒化膜を用いた不揮発性メモリが考案されている。このような不揮発性メモリの例として特許文献１で開示された半導体不揮発性記憶装置が挙げられる。図２２は特許文献１に開示された半導体記憶装置を示し、図中、９０１は絶縁性基板、９０２は下地絶縁膜、９１１は半導体層、９２１はボトム絶縁膜、９２２は電荷トラップ絶縁膜（窒化シリコン）、９２３はトップ絶縁膜、９３１はコントロールゲートである。この構成では、メモリ記憶部として機能するゲート絶縁膜はＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造を有している。記憶情報の書換えは、半導体層９１１から電荷トラップ絶縁膜９２２に電荷を注入することにより行なう。電荷トラップ絶縁膜９２２に蓄積された電荷量の多寡により、電界効果トランジスタであるメモリ素子の閾値が変化する。この閾値変化を検出することにより、記憶情報の読出しを行なわれる。
【特許文献１】特開平１１−８７５４５公報（公開日平成１１年０３月３０日）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、前記従来技術は、ゲート絶縁膜が、電荷トラップ絶縁膜が絶縁膜（ボトム絶縁膜とトップ絶縁膜）に挟まれた３層構造（ＯＮＯ構造）を有しており、ゲート絶縁膜を形成するための工程数が増加するという問題を有していた。
本発明はこのような問題を解決するものであり、構造が単純で形成のための工程数が少なく、かつ、メモリ機能を有するゲート絶縁膜を備えた半導体記憶装置を提供することを目的とする。更には、そのような半導体記憶装置を備えた半導体装置並びに表示装置、液晶表示装置及び受像機を提供することも目的とする。
【課題を解決するための手段】
【０００４】
前記課題を解決するため、第１の発明の半導体記憶装置は、半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極とを有する。
上記構成によれば、メモリ記憶部として機能するゲート絶縁膜が、炭素原子を０．１乃至５．０アトミックパーセント含んだシリコン酸化膜よりなり、不揮発性メモリとして利用することが可能となる。シリコン窒化膜を用いたＯＮＯ構造のゲート絶縁膜をメモリ記憶部として用いる従来技術の半導体記憶装置に比べて、素子の構造が単純であり、形成のための工程数を少なくすることができる。
【０００５】
第１の発明の半導体記憶装置は、一実施の形態では、前記２つの拡散層領域はＰ型の導電型であり、前記ゲート絶縁膜に正孔を蓄積することにより、２つの拡散層領域間を流れる電流を減少させるように構成されてなる。
この実施の形態によれば、半導体記憶装置はＰチャネル型であり、Ｎチャネル型の場合に比べて書込み速度を向上させることができる。通常のＬＳＩプロセスで形成される不揮発性メモリでは、Ｎチャネル型であることが好ましく、実際、専らＮチャネル型の素子が用いられているが、本発明の半導体記憶装置はＰチャネル型であることが好ましい。
また、第１の発明の半導体記憶装置は、一実施の形態では、前記２つの拡散層領域はＮ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より高い電圧を印加し、前記ゲート電極に基準電圧より高い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に電子を注入して、２つの拡散層領域間を流れる電流を減少させるように構成されてなる。
この実施の形態によれば、書込み電圧を著しく低くすることができるため、書込電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
【０００６】
また、第１の発明の半導体記憶装置は、一実施の形態では、前記２つの拡散層領域はＰ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より低い電圧を印加し、前記ゲート電極に基準電圧より低い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に正孔を注入して、２つの拡散層領域間を流れる電流を減少させるように構成されてなる。
この実施の形態によってもまた、書込み電圧を著しく低くすることができるため、書込電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
また、第１の発明の半導体記憶装置は、一実施の形態では、前記２つの拡散層領域はＮ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より高い電圧を印加し、前記ゲート電極に基準電圧より低い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に正孔を注入して、２つの拡散層領域間を流れる電流を増加させるように構成されてなる。
上記実施の形態によれば、消去電圧を著しく低くすることができるため、消去電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
【０００７】
また、第１の発明の半導体記憶装置は、一実施の形態では、前記半導体層であって前記２つの拡散層の間に配置されたボディ領域を有し、該ボディ領域に基準電圧より低い電圧を印加するものである。
上記実施の形態によれば、低い消去電圧で、かつ、更に消去速度を高速化することが可能となる。
また、第１の発明の半導体記憶装置は、一実施の形態では、  前記２つの拡散層領域はＰ型の導電型であり、前記一方の拡散層領域に基準電圧を印加し、前記他方の拡散層領域に基準電圧より低い電圧を印加し、前記ゲート電極に基準電圧より高い電圧を印加することにより、前記ゲート絶縁膜内であって他方の拡散領域側に局所的に電子を注入して、２つの拡散層領域間を流れる電流を増加させるように構成されてなる。
上記実施の形態によってもまた、消去電圧を著しく低くすることができるため、消去電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
【０００８】
また、第１の発明の半導体記憶装置は、一実施の形態では、前記半導体層であって前記２つの拡散層の間に配置されたボディ領域を有し、該ボディ領域に基準電圧より高い電圧を印加するものである。
上記実施の形態によってもまた、低い消去電圧で、かつ、更に消去速度を高速化することが可能となる。
また、第１の発明の半導体記憶装置は、一実施の形態では、前記他方の拡散層領域をソースとし、前記一方の拡散層領域をドレインとして読出動作を行なう。
上記実施の形態によれば、記憶情報としてゲート絶縁膜内に蓄積された電荷を感度良く検出することが可能となる。
【０００９】
また、第１の発明の半導体記憶装置は、一実施の形態では、前記ゲート絶縁膜内に、一方の拡散領域に近い側と、他方の拡散領域に近い側に夫々独立に電荷を注入し、２ビットの情報を記憶するものである。
上記実施の形態によれば、本発明の半導体記憶装置を２ビット動作させることができるので、記憶容量を増加させることができる。
また、第１の発明の半導体記憶装置は、一実施の形態では、前記半導体層が絶縁基板上に形成されることを特徴とする。
上記実施の形態によれば、本発明の半導体記憶装置を広範囲に利用することができる。
【００１０】
また、第２の発明の半導体装置は、絶縁基板上に形成された半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つ拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極を有する不揮発性メモリと、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、上記２つの拡散層領域にそれぞれ形成される不純物濃度の濃い領域と、該不純物濃度の濃い領域及びチャネル領域とに接する不純物濃度の薄い領域と、該チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極を有する電界効果トランジスタとを有する。
上記構成によれば、第１の発明の半導体記憶装置と、該半導体記憶装置と類似する構造を有する電界効果トランジスタが、同一の絶縁基板上に形成されている。更に、前記電界効果トランジスタの拡散層領域は、不純物濃度の濃い領域と、該不純物濃度の濃い領域及びチャネル領域とに接する不純物濃度の薄い領域とで構成されている。それゆえ、前記電界効果トランジスタの特性が経時変化するのを効果的に防ぐことができる。したがって、追加となる工程を最小限に抑えつつ、信頼性の高いスイッチング素子と不揮発性メモリ素子を容易に混載することが可能となる。
【００１１】
また、第３の発明の表示装置は、表示装置と、該表示装置のパネル基板上に、上記半導体記憶装置または上記半導体装置を形成したことを特徴とする。
上記構成によれば、本発明の半導体記憶装置が表示装置のパネル基板上に形成されているので、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００１２】
また、第４の発明の液晶表示装置は、画素電極と対向する対向電極を有する液晶表示装置と、該液晶表示装置のパネル基板上に、デジタル情報が入力され、該デジタル情報により定められる電圧を前記対向電極に出力する電圧出力回路と、デジタルの階調データをアナログの階調信号に変換するＤＡコンバータと、前記半導体記憶装置により前記デジタルの階調データとアナログの階調信号の電圧との相関を規定するデータを記憶する回路を上記半導体記憶装置または上記半導体装置により形成するものである。
上記構成によれば、本発明の半導体記憶装置が液晶表示装置のパネル基板上に形成されているので、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００１３】
また、第５の発明の受像機は、表示装置と、該表示装置のパネル基板上に、画像信号を受信する受信回路と、該受信回路によって受信された画像信号を表示装置に供給する画像信号回路と、該画像新信号を生成するために必要なデータを記憶する回路を上記半導体記憶装置または上記半導体装置により形成するものである。
上記構成によれば、本発明の半導体記憶装置が形成された表示装置を備えているので、低コストで高機能な受像機を実現することができる。
【発明の効果】
【００１４】
第１の発明の半導体記憶装置によれば、メモリ記憶部として機能するゲート絶縁膜が、炭素原子を０．１乃至５．０アトミックパーセント含んだシリコン酸化膜よりなり、不揮発性メモリとして利用することが可能となる。シリコン窒化膜を用いたＯＮＯ構造のゲート絶縁膜をメモリ記憶部として用いる従来技術の半導体記憶装置に比べて、素子の構造が単純であり、形成のための工程数を少なくすることができる。
【００１５】
また、第２の発明の半導体装置によれば、第１の発明の半導体記憶装置と、該半導体記憶装置と類似する構造を有する電界効果トランジスタが、同一の絶縁基板上に形成されている。更に、前記電界効果トランジスタの拡散層領域は、不純物濃度の濃い領域と、該不純物濃度の濃い領域及びチャネル領域とに接する不純物濃度の薄い領域とで構成されている。それゆえ、前記電界効果トランジスタの特性が経時変化するのを効果的に防ぐことができる。したがって、追加となる工程を最小限に抑えつつ、信頼性の高いスイッチング素子と不揮発性メモリ素子を容易に混載することが可能となる。
【００１６】
また、第３の発明の表示装置によれば、本発明の半導体記憶装置が表示装置のパネル基板上に形成されているので、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００１７】
また、第４の発明の液晶表示装置によれば、本発明の半導体記憶装置が表示装置のパネル基板上に形成されているので、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００１８】
また、第５の発明の受像機によれば、本発明の半導体記憶装置が形成された表示装置を備えているので、低コストで高機能な受像機を実現することができる
【発明を実施するための最良の形態】
【００１９】
（実施形態１）
本発明の実施形態１を図１〜図１６を用いて説明する。図１は実施形態１の半導体記憶装置の概略断面図、図２は実施形態１の半導体記憶装置の第一の書込み方法及び第一の消去方法による閾値変動特性、図３は実施形態１の半導体記憶装置に対するリファレンスとなる素子の書込み方法及び消去方法による閾値変動特性を表す図である。図４及び図５は、実施形態１の半導体記憶装置におけるゲート絶縁膜の耐圧特性を表す図である。図６及び図７は、実施形態１の半導体記憶装置の第二の書込み方法を説明する図であり、図８及び図９は、実施形態１の半導体記憶装置の第二の書込み方法による閾値変動特性を表す図である。図１０及び図１１は、実施形態１の半導体記憶装置の第二の消去方法を説明する図であり、図１２及び図１３は、実施形態１の半導体記憶装置の第三の消去方法を説明する図である。図１４は、実施形態１の半導体記憶装置の第二の消去方法及び第三の消去方法による閾値変動特性を比較する図である。図１５は、実施形態１の半導体記憶装置に対して前記第二の書込み方法、第二の消去方法、又は第三の消去方法を行なった場合に好適な読出し方法を説明する図である。図１６は、実施形態１の半導体記憶装置に対して前記第二の書込み方法及び第二又は第三の消去方法を行なった場合の多値動作を説明する図である。
【００２０】
第１の発明の半導体記憶装置による実施形態１の半導体記憶装置は、半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成され、炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜からなるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極とを有することを特徴としている。
より具体的に、図１を用いて説明する。実施形態１の半導体記憶装置（不揮発性メモリ）１においては、絶縁基板１０１上に下地絶縁膜１０２が形成され、下地絶縁膜１０２上には、更に、半導体層１１７が形成されている。半導体層１１７には、ボディ領域１１１を挟んでソース領域及びドレイン領域して機能する２つの拡散層領域１１２及び１１３が形成されている。半導体層１１７上には、本発明の特徴部分を形成するゲート絶縁膜１２１が積層され、その上にゲート電極１３１がこの順に積層される。ボディ領域１１１のゲート絶縁膜１２１との界面付近は、トランジスタがオン状態のときに反転層が形成される領域であって、いわゆるチャネル領域となっている。本発明の実施形態１の半導体記憶装置はゲート絶縁膜に蓄積された電荷の多寡により、２つの拡散層領域間を流れる電流を変化させるように構成されている。
【００２１】
絶縁基板１０１は、絶縁性を有する基板であればよく、例えばガラス基板、セラミック基板、アルミナ基板、樹脂基板を用いることができる。しかしながら、透明であれば透過型の液晶パネル等のディスプレイとして用いることができるので、ガラス基板、透明な樹脂基板を用いるのが好ましい。また、樹脂基板を用いた場合は、基板をフレキシブルにし、軽量化し、耐衝撃性を向上することが容易となるので、好ましい。
下地絶縁膜１０２は、必ずしも必要となるとは限らない。しかしながら、絶縁基板１０１としてガラス基板を用いた場合は、下地絶縁膜１０２として、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、又はこれらの積層膜を用いるのが好ましい。この場合、ガラス基板から拡散する不純物により、ガラス基板の上に形成されたデバイスが汚染されることを防ぐことができる。
【００２２】
半導体層１１７は、例えばアモルファスシリコン、ポリシリコン、単結晶シリコンを用いることができる。それ以外にも、半導体であれば、シリコンゲルマニウム、ゲルマニウム等の材質を用いることができる。これら材質よりなる半導体層１１７は、炭素原子を含むゲート絶縁膜によってメモリ効果を発揮するために、例えば、３０ｎｍ〜１５０ｎｍとすることが好ましい。３０ｎｍ未満では、膜厚の均一性を保つのが難しく、１５０ｎｍを超えると、トランジスタ動作時に完全に空乏化しないことがあり特性が悪化するためである。本発明のメモリ効果を発揮するためには、半導体層１１７は、５０ｎｍ〜１００ｎｍ程度がより好ましくは、６０ｎｍ〜８０ｎｍ程度が更に好ましい。
半導体記憶装置１がＮチャネル型の場合は、２つの拡散層領域１１２、１１３はＮ型の導電型を有している。一方、半導体記憶装置１がＰチャネル型の場合は、２つの拡散層領域１１２、１１３はＰ型の導電型を有している。ボディ領域１１１は、半導体記憶装置１がＮチャネル型の場合は、Ｐ型の導電型又はイントリンシック、半導体記憶装置１がＰチャネル型の場合は、Ｎ型の導電型又はイントリンシックであることが好ましい。
【００２３】
半導体層１１７内のチャネル領域上に形成されるゲート絶縁膜１２１は、炭素原子を０．１アトミックパーセント以上含むシリコン酸化膜よりなる。炭素原子を０．１アトミックパーセント程度以上含むシリコン酸化膜は、電荷を蓄積し、顕著なメモリ効果を示す。ゲート絶縁膜１２１が、５．０アトミックパーセント程度を超えて炭素原子を含む場合は、ゲート絶縁膜としての機能が顕著に悪化するため、ゲート絶縁膜１２１に含まれる炭素原子は、０．１アトミックパーセント以上であって、５．０アトミックパーセント以下であることがより好ましい。なお、ゲート絶縁膜に含まれる炭素原子の割合は、ＳＩＭＳ（二次イオン質量分析）又はＸＰＳ（Ｘ線光電子分光）により定量分析することが可能である。炭素原子は、より好ましくは、２．０〜４．０アトミックパーセント、更に好ましくは、２．５〜４．０アトミックパーセント含まれるとよい。
本発明においてゲート絶縁膜の厚さは、炭素原子を含むゲート絶縁膜によってメモリ効果を発揮するために、２０ｎｍ〜１５０ｎｍとすることが好ましい。２０ｎｍ未満では、膜厚の均一性を保つのが難しく、かつ、耐圧が不十分となる。また、１５０ｎｍ以上を超えると、閾値が非常に高くなり、かつ、オン電流が著しく小さくなるためである。ゲート絶縁膜は熱酸化膜でもデポジション膜でもかまわないが、本発明ではデポジション膜が望ましい。ゲート絶縁膜厚は、炭素原子量によっても変化するが、好ましくは５０〜１２０ｎｍ、更に好ましくは８０〜１００ｎｍである。
【００２４】
ゲート絶縁膜１２１上には、ゲート電極１３１が形成されている。ゲート電極１３１の材質は、Ｗ、Ｔａ、Ａｌ、ＴａＮ、ＴａＡｌＮ等の金属、アモルファスシリコン、ポリシリコン等の半導体とすることができるが、この限りではない。
【００２５】
本発明の実施形態１の半導体記憶装置は、通常の薄膜トランジスタ（ＴＦＴ）を形成する手順とほぼ同じ手順で形成することができる。炭素原子を含むゲート絶縁膜を形成する方法としては、例えば、基板温度を５００℃として、テトラエトキシシラン（ＴＥＯＳ）を導入したＣＶＤ（化学気相成長）法を用いることができる。この場合、例えば、炭素原子の濃度を高くするためには、ＣＶＤを行なう際に導入する酸素の濃度を下げる、あるいはＣＶＤ中の基板温度を下げるなどすればよい。また炭素濃度を低くする場合は、逆にすればよい。これにより、炭素原子はゲート絶縁膜中にほぼ均等に分布し、ゲート絶縁膜全体にキャリアを保持することができ、さらに好ましい。
【００２６】
次に、本発明の実施形態１の半導体記憶装置の第一の書込み方法及び第一の消去方法を説明する。図２は、第一の書込み方法及び第一の消去方法による閾値変動特性のグラフを示す。ここで、第一の書込み方法及び第一の消去方法とは、それぞれＦＮトンネルによる電子注入及び正孔注入を示している。図２の特性を取得した半導体記憶装置はＮチャネル型である。Ｐチャネル型もほぼ同様の結果を得ることができる。ゲート絶縁膜は、炭素原子を０．１アトミックパーセント含むシリコン酸化膜からなり、その厚さは７０ｎｍである。ゲート酸化膜が炭素原子を０．１アトミックパーセント以上含む場合も、書込み速度及び消去速度が著しく速くなることはない。一方、ゲート酸化膜が炭素原子を５．０アトミックパーセントを超えて含む場合は、耐圧特性等ゲート絶縁膜としての機能が劣化するため、好ましくない。
【００２７】
書込み時の電圧条件は、ゲート電極の電圧（Ｖｇ）が＋６０Ｖであり、ソース電極の電圧（Ｖｓ）、ドレイン電極の電圧（Ｖｄ）及びボディ領域の電圧（Ｖｓｕｂ）はそれぞれ０Ｖである。消去時の電圧条件は、ゲート電極の電圧（Ｖｇ）が−７０Ｖであり、ソース電極の電圧（Ｖｓ）、ドレイン電極の電圧（Ｖｄ）及びボディ領域の電圧（Ｖｓｕｂ）はそれぞれ０Ｖである。なお、上記電圧は一例であり、この限りでない。
図２において、中央の点線より上の曲線は第一の書込み方法による書込みを行ったときの閾値の変化を示す。中央の点線より下の曲線は第一の消去方法による消去を行なったときの閾値の変化を示す。図２から明らかなように、炭素原子を０．１アトミックパーセント以上含むシリコン酸化膜をゲート絶縁膜として備えた実施形態１の半導体記憶装置は、明らかなメモリ効果を有している。
【００２８】
一方、本発明の実施形態１の半導体記憶装置に対するリファレンスとなる、炭素原子を含まない（ＳＩＭＳにおいて検出限界以下）シリコン酸化膜をゲート絶縁膜として備えた素子に対して、同じ強さの電界をかけて、書込みおよび消去をしたときの閾値変動特性のグラフを図３に示す。図３から明らかなように、メモリ効果は全く発現していない。
【００２９】
以上の結果から明らかなように、炭素原子を０．１アトミックパーセント以上含むシリコン酸化膜をゲート絶縁膜として用いることが本発明の鍵であり、シリコン窒化膜を用いたＯＮＯ膜などを用いなくても不揮発性メモリとして利用することが可能となる。炭素原子の割合は、０．１アトミックパーセントを超えて増やしても良い。しかしながら、シリコン酸化膜が５．０アトミックパーセントを超えて炭素原子を含む場合は、ゲート絶縁膜としての機能が顕著に悪化するため、シリコン酸化膜に含まれる炭素原子は、０．１アトミックパーセント程度以上であって、５．０アトミックパーセント程度以下であることがより好ましい。
本実施の形態の半導体記憶装置は、メモリ記憶部として機能するゲート絶縁膜が、炭素原子を０．１アトミックパーセント以上含んだ単層のシリコン酸化膜よりなる。それゆえ、シリコン窒化膜を用いたＯＮＯ構造のゲート絶縁膜をメモリ記憶部として用いる従来技術の半導体記憶装置に比べて、素子の構造が単純であり、形成のための工程数を少なくすることができる。
【００３０】
次に、本発明の実施形態１の半導体記憶装置の第二の書込み方法及び第二の消去方法について述べる。第二の書込み及び消去方法は、第一の書込み及び消去方法に比べて電圧を大幅に低減したものである。書込み及び消去方法の電圧を低減することは、本発明にとって極めて重要である。その理由を以下に記す。
本発明の半導体記憶装置は、ゲート絶縁膜が炭素原子を０．１アトミックパーセント以上含むシリコン酸化膜からなることを特徴としている。このようなゲート絶縁膜は、ＣＶＤ法で形成することができるが、一般的なＬＳＩプロセスで用いられる熱酸化膜に比べて耐圧がやや低いという特徴をもっている。したがって、ＦＮトンネル現象を利用する第一の書込み及び消去方法では、書込み時及び消去時の電圧がシリコン酸化膜の耐圧に近づいてしまう。
【００３１】
図４及び図５は、実施形態１の半導体記憶装置（Ｎチャネル型）のゲート電極に電圧を印加したときのゲート電流を示すグラフである。正のゲート電圧を印加した場合（図４）は、６９Ｖでゲート絶縁膜が破壊して大電流が流れる（グラフでは６９Ｖ以上のデータは示されていない）。これは、第一の書込み方法における印加電圧（６０Ｖ）に近い。
一方、負のゲート電圧を印加した場合（図５）は、−７３Ｖでゲート絶縁膜が破壊して大電流が流れる（グラフでは−７３Ｖ以上のデータは示されていない）。これは、第一の消去方法における印加電圧（−７０Ｖ）に近い。しかしながら、通常のＬＳＩプロセスで用いられるような、炭素原子を含まないシリコン酸化膜をゲート絶縁膜として用いた場合には、ゲート絶縁膜の耐圧はより大きくなるので、書込み時及び消去時の電圧の、ゲート絶縁膜の耐圧に対するマージンを大きくとることができる。以上のことから明らかなように、書込み及び消去方法の電圧を低減することは、本発明における特有の課題となっている。
【００３２】
本発明の実施形態１の半導体記憶装置の第二の書込み方法を、図６（Ｎチャネル型の場合）及び図７（Ｐチャネル型の場合）を用いて説明する。
図６に示すように、Ｎチャネル型の場合は、一方の拡散層領域１１２に接続された端子１５２に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１３に接続された端子１５３に基準電圧より高い電圧（例えば＋１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より高い電圧（例えば＋１５Ｖ）を印加する。これにより、ボディ領域１１１内であって他方の拡散層領域１１３近傍で高エネルギー電子が発生し、他方の拡散層領域１１３近傍のゲート絶縁膜１２１内に注入され（電子１６１）、書込みが行なわれる。このように書込みが行なわれた状態で、読み出しを実施すると、一方の拡散層領域１１２と他方の拡散層領域１１３を流れる読出し電流が減少する。なお、上記電圧は一例であり、この限りではない。
【００３３】
一方、図７に示すように、Ｐチャネル型の場合は、一方の拡散層領域１１５に接続された端子１５５に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１６に接続された端子１５６に基準電圧より低い電圧（例えば−１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より低い電圧（例えば−１５Ｖ）を印加する。これにより、ボディ領域１１４内であって他方の拡散層領域１１３近傍で高エネルギー正孔が発生し、他方の拡散層領域１１３近傍のゲート絶縁膜１２１内に注入され（正孔１６２）、書込みが行なわれる。このように書込みが行なわれた状態で、読み出しを実施すると、一方の拡散層領域１１２と他方の拡散層領域１１３を流れる読出し電流が減少する。なお、上記電圧は一例であり、この限りではない。
【００３４】
図８及び図９は、それぞれＮチャネル型及びＰチャネル型の半導体記憶装置に対して、上記第二の書込み方法を行なったときの閾値変動特性のグラフである。図８に示す特性（Ｎチャネル型の場合）は、炭素原子が０．１アトミックパーセントの場合に、ゲート電極に接続された端子１５１に＋２０Ｖ、他方の拡散層領域１１３に接続された端子１５３に＋１１Ｖを印加して得られたものである。図９に示す特性（Ｐチャネル型の場合）は、ゲート電極に接続された端子１５１に−２０Ｖ、他方の拡散層領域１１６に接続された端子１５６に−１１Ｖを印加して得られたものである。すなわち、双方に印加された電圧の絶対値は同じである。
図８及び図９の結果より明らかなように、第二の書込み方法（ゲート電極に＋２０Ｖまたは−０Ｖ）は、第一の書込み方法（ゲート電極に＋６０Ｖ）に比べて、圧倒的に低電圧とすることができる。無論、第一の書込み方法において、ゲート電極に＋２０Ｖを印加した場合は、全く書込みは行なわれない。それゆえ、本実施の形態の半導体記憶装置に第二の書込み方法を適用することにより、書込電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
また、図８及び図９の結果を比較すると、図９の方が高速に書込みされることが分かる。つまり、本発明の半導体記憶装置はＰチャネル型とするのが好ましい。言い換えれば、拡散層領域はＰ型の導電型を有し、ゲート絶縁膜に正孔を蓄積することにより、２つの拡散層領域間を流れる電流を減少させるように、書込むことが好ましい。通常のＬＳＩプロセスで形成される不揮発性メモリでは、専らＮチャネル型の素子が用いられており、Ｐチャネル型が好ましいというのは、本発明特有のものである。
【００３５】
次に、本発明の実施形態１の半導体記憶装置の第二の消去方法を、図１０（Ｎチャネル型の場合）及び図１１（Ｐチャネル型の場合）を用いて説明する。
図１０に示すように、Ｎチャネル型の場合は、一方の拡散層領域１１２に接続された端子１５２に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１３に接続された端子１５３に基準電圧より高い電圧（例えば＋１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より低い電圧（例えば−１５Ｖ）を印加し、ボディ領域１１１に接続された端子１５４に基準電圧（例えば０Ｖ）を印加する。これにより、ボディ領域１１１内であって他方の拡散層領域１１３近傍で高エネルギー正孔が発生し、他方の拡散層領域１１３近傍のゲート絶縁膜１２１内に注入され（正孔１６２）、読出し電流が増加する。なお、上記電圧は一例であり、この限りではない。
【００３６】
一方、図１１に示すように、Ｐチャネル型の場合は、一方の拡散層領域１１５に接続された端子１５５に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１６に接続された端子１５６に基準電圧より低い電圧（例えば−１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より高い電圧（例えば＋１５Ｖ）を印加し，ボディ領域１１４に接続された端子１５７に基準電圧（例えば０Ｖ）を印加する。これにより、ボディ領域１１４内であって他方の拡散層領域１１６近傍で高エネルギー電子が発生し、他方の拡散層領域１１６近傍のゲート絶縁膜１２１内に注入され（電子１６１）、読出し電流が増加する。なお、上記電圧は一例であり、この限りではない。
【００３７】
更に、本発明の実施形態１の半導体記憶装置の第三の消去方法を、図１２（Ｎチャネル型の場合）及び図１３（Ｐチャネル型の場合）を用いて説明する。
図１２に示すように、Ｎチャネル型の場合は、一方の拡散層領域１１２に接続された端子１５２に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１３に接続された端子１５３に基準電圧より高い電圧（例えば＋１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より低い電圧（例えば−１５Ｖ）を印加し、ボディ領域１１１に接続された端子１５４に基準電圧より低い電圧（例えば−５Ｖ）を印加する。つまり、第二の消去方法とは、ボディ領域１１１に接続された端子１５４に基準電圧より低い電圧を印加する点で異なる。このようにしてもまた、ボディ領域１１１内であって他方の拡散層領域１１３近傍で高エネルギー正孔が発生し、他方の拡散層領域１１３近傍のゲート絶縁膜１２１内に注入され（正孔１６２）、読出し電流が増加する。なお、上記電圧は一例であり、この限りではない。
【００３８】
一方、図１３に示すように、Ｐチャネル型の場合は、一方の拡散層領域１１５に接続された端子１５５に基準電圧（０Ｖ）を印加し、他方の拡散層領域１１６に接続された端子１５６に基準電圧より低い電圧（例えば−１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より高い電圧（例えば＋１５Ｖ）を印加し、ボディ領域１１４に接続された端子１５７に基準電圧より高い電圧（例えば＋５Ｖ）を印加する。つまり、第二の消去方法とは、ボディ領域１１４に接続された端子１５７に基準電圧より高い電圧を印加する点で異なる。このようにしてもまた、ボディ領域１１４内であって他方の拡散層領域１１６近傍で高エネルギー電子が発生し、他方の拡散層領域１１６近傍のゲート絶縁膜１２１内に注入され（電子１６１）、読出し電流が増加する。なお、上記電圧は一例であり、この限りではない。
【００３９】
図１４は、Ｐチャネル型の半導体記憶装置に対して、上記第二及び第三の消去方法を行なったときの閾値変動特性のグラフである。図１４に示す特性は、炭素原子が０．１アトミックパーセントの場合に、第二及び第三の消去方法共に、ゲート電極に接続された端子１５１に＋２０Ｖ、他方の拡散層領域１１６に接続された端子１５６に−１１Ｖを印加して得られたものである。更に、第三の消去方法においては、ボディ領域１１４に接続された端子１５７に＋１０Ｖが印加されている。
図１４の結果より明らかなように、第二及び第三の消去方法（印加される電圧の絶対値の最大はゲート電極の２０Ｖ）共に、第一の消去方法（印加される電圧の絶対値の最大はゲート電極の７０Ｖ）に比べて、圧倒的に低電圧とすることができる。無論、第一の消去方法において、ゲート電極に−２０Ｖ（絶対値は２０Ｖ）を印加した場合は、全く消去は行なわれない。したがって、実施形態１の半導体記憶装置に第二又は第三の消去方法を適用することにより、消去電圧のゲート絶縁膜の耐圧に対するマージンを非常に大きくとることができる。したがって、半導体記憶装置の信頼性を高くすることが可能となる。
上記結果はＰチャネル型に対するものであったが、Ｎチャネル型の場合は、Ｐチャネル型の場合よりも数Ｖ程度高い電圧を用いなければならなかった。したがって、本発明の半導体記憶装置はＰチャネル型とするのが好ましい。ただし、Ｎチャネル型の場合であっても、第二又は第三の消去方法を用いることによって、第一の消去方法に比べて遥かに低い電圧で消去を行なうことができる。
【００４０】
更に、第二の消去方法と、第三の消去方法を比べると、図１４より明らかに第三の消去方法を用いた方が高速で消去されている。このとき、ボディ領域に印加された電圧は、基準電圧に対して正であり、これはゲート電極に対して印加された電圧の符号と同じである。したがって、第三の消去方法を用いることにより、ゲート絶縁膜の耐圧を気にすることなく、高速消去が可能となるのである。
なお、上記第二及び第三の消去方法は、他方の拡散層領域近傍のゲート絶縁膜内のみに電荷を注入するものであった。しかしながら、一方の拡散領域及び他方の拡散領域近傍のゲート絶縁膜内にそれぞれ同時に電荷を注入することもできる。Ｎチャネル型の場合、例えば、ボディ領域１１１に接続された端子１５４に基準電圧（０Ｖ）を印加し、一方の拡散層領域１１２及び他方の拡散層領域１１３にそれぞれ接続された端子１５２及び１５３に基準電圧より高い電圧（例えば＋１０Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より低い電圧（例えば−１５Ｖ）を印加すればよい。Ｐチャネル型の場合、上記電圧条件の符号を全て反対とすればよい。
【００４１】
次に、上記第二の書込み方法、第二の消去方法、又は第三の消去方法を行なった場合に好適な読出し方法を説明する。例として、Ｎチャネル型の場合であって、他方の拡散層領域１１３近傍のゲート絶縁膜１２１内に電子が注入された（書込みされた）場合を説明する。この場合、図１５に示すように、他方の拡散層領域１１３に接続された端子１５３に基準電圧（０Ｖ）を印加し、一方の拡散層領域１１２に接続された端子１５２に基準電圧より高い電圧（例えば＋５Ｖ）を印加し、ゲート電極１３１に接続された端子１５１に基準電圧より高い電圧（例えば＋１０Ｖを印加する。上記電圧は一例であり、この限りではないが、書込みが起きない程度に電圧を抑えておく必要がある。ゲート絶縁膜に正孔が注入された場合も同様である。なお、Ｐチャネル型の場合は、上記電圧条件の符号を全て反対とすればよい。また、一方の拡散領域１１２近傍のゲート絶縁膜１２１内に電子が注入された場合は、端子１５２と端子１５３の電圧を入れ替えればよい。
【００４２】
上記読出し方法は、すなわち、他方の拡散層領域１１３近傍のゲート絶縁膜内に電子又は正孔が注入されたとき、他方の拡散層領域１１３をソースとし、一方の拡散層領域１１２をドレインとする方法である。このような読出し方法を行なうことにより、記憶情報としてゲート絶縁膜内に蓄積された電荷を感度良く検出することが可能となる。
上述した上記第二の書込み方法、第二の消去方法、又は第三の消去方法と、読出し方法を用いて２ビットの情報を記憶する方法を、図１６を用いて説明する。上記第二の書込み方法によれば、他方の拡散層領域１１３又は一方の拡散層領域１１２近傍のゲート絶縁膜１２１内に電子１７１（Ｎチャネル型の場合）又は正孔１７２（Ｐチャネル型の場合）を選択的に注入することができる。また、上記第二又は第三の消去方法によれば、他方の拡散層領域１１３又は一方の拡散層領域１１２近傍のゲート絶縁膜１２１内に正孔（Ｎチャネル型の場合）又は電子（Ｐチャネル型の場合）を選択的に注入することができる。そのため、図１６に示すように、他方の拡散層領域１１３又は一方の拡散層領域１１２近傍のゲート絶縁膜内に、それぞれ独立して電荷を蓄積することができる。更に、上記読出し方法を用いれば、任意の側の記憶情報を選択的に読出すことが可能となる。以上の方法により、２ビットの情報を記憶し、読出すことが可能となる。本発明の半導体記憶装置を２ビット動作させることにより、記憶容量を増加させることができる。
【００４３】
（実施形態２）
本発明の実施形態２を図１７及び図１８を用いて説明する。図１７は実施形態２の半導体装置の一形態の概略断面図であり、図１８は実施形態２の半導体装置の変形例の概略断面図である。
実施形態２の半導体装置は、図１７に示すように、半導体記憶装置（不揮発性メモリ）１と、半導体装置（ＴＦＴ素子）２が、同一の絶縁基板１０１上に混載されているものである。半導体記憶装置１は、上記実施形態１で詳細に説明されているので、ここでは説明を省略する。半導体装置２は、スイッチング素子であり、絶縁基板上に形成された半導体層と、該半導体層内に形成され、ソース領域及びドレイン領域となる２つの拡散層領域と、該２つの拡散層領域間に定められるチャネル領域と、該チャネル領域上に形成されるゲート絶縁膜と、該ゲート絶縁膜上に形成されるゲート電極を有し、上記２つの拡散層領域は、不純物濃度の濃い領域と、該不純物濃度の濃い領域及びチャネル領域とに接する不純物濃度の薄い領域とを有している。
【００４４】
より具体的には、半導体装置２の半導体層は、ボディ領域２１１、不純物濃度の薄い領域２１４、２１５及び不純物濃度の濃い領域２１２、２１３からなっている。ボディ領域２１１内であってゲート絶縁膜２２１と接する領域にはチャネル領域が形成される。２つの拡散層領域は、それぞれ不純物濃度の薄い領域２１４、２１５と不純物濃度の濃い領域２１２、２１３とで構成されており、不純物濃度の薄い領域２１４、２１５は、不純物濃度の濃い領域２１２、２１３とチャネル領域の間に配置されている。ゲート絶縁膜２２１上には、ゲート電極２３１が配置されている。半導体記憶装置１と半導体装置２の違いは、半導体装置２の拡散層領域が、不純物濃度の薄い領域２１４、２１５と不純物濃度の濃い領域２１２、２１３とで構成されている点である。
【００４５】
不純物濃度が濃い領域２１２、２１３の不純物濃度は、Ｎチャネル型の場合は例えばリン原子や砒素原子を、Ｐチャネル型の場合は例えばボロン原子を、それぞれ例えば２×１０19ｃｍ-3〜１×１０21ｃｍ-3とすることができる。不純物濃度が薄い領域２１４、２１５の不純物濃度は、Ｎチャネル型の場合は例えばリン原子や砒素原子を、Ｐチャネル型の場合は例えばボロン原子を、それぞれ例えば１×１０17ｃｍ-3〜１×１０19ｃｍ-3とすることができる。
ゲート絶縁膜２２１は、ゲート絶縁膜１２１と同一の材質であっても、異なる材質であっても良い。しかしながら、ゲート絶縁膜１２１とゲート絶縁膜２２１を同一の材質（炭素原子を０．１乃至５．０アトミックパーセント含むシリコン酸化膜であり、膜厚も同じにする。）とするのが好ましい。この場合、ゲート絶縁膜を形成する工程を共通化できるので、工程数を削減することができる。
【００４６】
スイッチング素子である半導体装置２は、表示装置の画素毎に配置される選択トランジスタ、表示ドライバを構成するトランジスタ、その他論理回路を構成するトランジスタとして用いることができる。更に不揮発性メモリとなる半導体記憶装置１が混載されていることにより、本実施の形態の半導体装置は高機能となり、応用範囲が広がる。
半導体装置２の拡散層領域は不純物濃度の濃い領域２１２、２１３とチャネル領域との間に不純物濃度の薄い領域２１４、２１５が形成されているので、トランジスタの動作時にホットキャリアが発生しにくい。そのため、トランジスタ特性が経時変化するのを防ぐことができる。従って、半導体装置２のゲート酸化膜に炭素原子が０．１〜５．０アトミックパーセント含まれている場合でも、トランジスタの動作に影響を与えることを防ぐことができる。半導体記憶装置１と半導体装置２を同一の絶縁基板上に形成するためには、パターニングされたフォトレジストをマスクとして、半導体装置２が形成される領域に選択的に不純物濃度の薄い領域２１４、２１５のための不純物注入を行なえばよい。このように、追加となる工程を最小限に抑えつつ、信頼性の高いスイッチング素子と不揮発性メモリ素子を容易に混載することが可能となる。
【００４７】
図１８に、本実施の形態の半導体装置の変形例を示す。図１８に示す半導体装置は、図１７に示す半導体装置とは、スイッチング素子である半導体装置３の不純物濃度の濃い領域３１２、３１３が、ゲート電極３３１とオフセットしている（オーバーラップしていない）点である。このような構造であっても、トランジスタの動作時にホットキャリアが発生しにくいため、トランジスタ特性が経時変化するのを防ぐことができる。図１８中、３１１はボディ領域、３１４、３１５は不純物濃度の薄い領域、３２１はゲート絶縁膜、３３１はゲート電極である。
なお、図１７に示した半導体装置は比較的耐圧を高くするのが容易である。一方、図１８に示した半導体装置はゲート電極と拡散層領域の静電容量を小さくすることができるので、高速動作や低消費電力化に有利である。
【００４８】
（実施形態３）
本発明の実施形態３は、上記実施形態１で示したような半導体記憶装置（不揮発性メモリ）を備えた液晶表示装置である。
この液晶表示装置は、画素電極と対向する対向電極を有する液晶表示装置と、該液晶表示装置のパネル基板上に、実施形態１で示した半導体記憶装置を形成したことを特徴とする。この場合に半導体記憶装置は、液晶表示装置の対向電極に電圧を印加する電圧発生回路に提供する画像情報を蓄積する素子として利用される。
【００４９】
より具体的には、図１９に示すように、画素ＴＦＴ４１１のゲート電極には信号線４１２が接続され、画素ＴＦＴ４１１の一方の拡散層領域には信号線４１３が接続され、他方の拡散層領域には画素電極４１４が接続されている。画素電極４１４は、液晶４１６を介して、パネル共通の対向電極４１５と対向している。対向電極４１５には、電圧発生回路４２２が発生する所定の電圧が印加される。電圧発生回路４２２が発生する電圧は、本発明の半導体記憶装置（不揮発性メモリ）を備えたメモリ部４２１に記憶された画像情報を基に決定される。
電圧発生回路４２２で発生する電圧は、画面のちらつきを抑えるために対向電極４１５に印加されるが、この電圧値はパネル毎に調整すべきものである。この電圧調整はパネルに外付けされた可変抵抗器を調節して行なうのが一般的である。本発明の実施形態３の半導体記憶装置（不揮発性メモリ）を備えることにより、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置（不揮発性メモリ）はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００５０】
（実施形態４）
本発明の実施形態４は、上記実施形態１で示したような半導体記憶装置（不揮発性メモリ）を備えた表示装置である。表示装置としては、液晶パネルや有機ＥＬパネルなどが挙げられる。
この表示装置は、前記パネル基板上に、デジタル情報が入力され、該デジタル情報により定められる電圧を前記対向電極に出力する電圧出力回路およびデジタルの階調データをアナログの階調信号に変換するＤＡコンバータを更に備え、上記実施形態１の半導体記憶装置に前記デジタルの階調データとアナログの階調信号の電圧との相関を規定するデータを記憶することを特徴とする。
【００５１】
より具体的には、図２０に示すように、表示装置４には表示データ発生回路５１３が備えられ、デジタル信号である表示データをＤＡコンバータ５１２に送る。ＤＡコンバータ５１２はデジタル信号である表示データをアナログ信号に変換し、出力回路５１４を介して表示部５１５に送る。このとき、表示部に表示される画像の色彩が自然に再現されるように、ＤＡコンバータ５１２においてデジタルの階調データとアナログの階調信号の電圧との相関を調整する必要がある。この相関は、パネル毎に調整すべきものである。デジタルの階調データとアナログの階調信号の電圧との相関は、本発明の半導体記憶装置（不揮発性メモリ）を備えたメモリ部５１１に記憶される。
【００５２】
デジタルの階調データとアナログの階調信号の電圧との相関は、パネルに外付けされた不揮発性メモリチップに記憶するのが一般的である。本発明の半導体記憶装置（不揮発性メモリ）を備えることにより、外付け部品自体のコスト、外付け部品の取り付けコストを削減することができる。また、調整の自動化が容易となるので、検査コストを削減することができる。更には、本発明の半導体記憶装置（不揮発性メモリ）はゲート絶縁膜の構造が単純で必要な工程数が少ないので、コスト削減にとって有利である。
【００５３】
（実施形態５）
本発明の実施形態５は、上記実施形態１で示したような半導体記憶装置（不揮発性メモリ）を備えた表示装置を備えた受像機であり、表示装置と、該表示装置のパネル基板上に、画像信号を受信する受信回路と、該受信回路によって受信された画像信号を表示装置に供給する画像信号回路と、該画像新信号を生成するために必要なデータを記憶するため、上記半導体記憶装置を形成したことを特徴とする。
【００５４】
具体的には、図２１に示すように、受像機５には、表示装置（液晶表示パネル）６１１、チューナー６１２、スピーカー６１３、制御部６１４、アンテナ端子６１５が備えられている。図２１は無線信号をアンテナで受信する形式を示しているが、有線により信号を受信する場合は、アンテナ端子は、ケーブル接続端子に代わり、チューナーは信号受信部に代わる。表示装置６１１は、本発明の半導体記憶装置（不揮発性メモリ）を備えている。この表示装置６１１に備えられた不揮発性メモリには、液晶パネルの対向電極に印加すべき電圧値、デジタルの階調データとアナログの階調信号の電圧との相関などを記憶させることができる。更には、表示装置には暗号化された信号を送り、表示パネルで暗号を解くことにより、情報セキュリティの強化を図ることができるが、この際の暗号の鍵を表示装置に備えられた半導体記憶装置に記憶させることができる。このような表示装置を備えることにより、低コストで高機能な受像機を実現することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態１の半導体記憶装置を示す概略の断面図である。
【図２】本発明の実施形態１の半導体記憶装置に対し、第一の書込み方法による書込み及び第一の消去方法による消去を行なったときの閾値変動を示すグラフである。
【図３】本発明の実施形態１の半導体記憶装置に対するリファレンスとなる素子に対し、第一の書込み方法による書込み及び第一の消去方法による消去を行なったときの閾値変動を示すグラフである。
【図４】本発明の実施形態１の半導体記憶装置のゲート電極に正の電圧を印加したときのゲート耐圧特性を示すグラフである。
【図５】本発明の実施形態１の半導体記憶装置のゲート電極に負の電圧を印加したときのゲート耐圧特性を示すグラフである。
【図６】本発明の実施形態１の半導体記憶装置（Ｎチャネル型）の第二の書込み方法を説明する図である。
【図７】本発明の実施形態１の半導体記憶装置（Ｐチャネル型）の第二の書込み方法を説明する図である。
【図８】本発明の実施形態１の半導体記憶装置（Ｎチャネル型）に対し、第二の書込み方法による書込みを行なったときの閾値変動を示すグラフである。
【図９】本発明の実施形態１の半導体記憶装置（Ｐチャネル型）に対し、第二の書込み方法による書込みを行なったときの閾値変動を示すグラフである。
【図１０】本発明の実施形態１の半導体記憶装置（Ｎチャネル型）の第二の消去方法を説明する図である。
【図１１】本発明の実施形態１の半導体記憶装置（Ｐチャネル型）の第二の消去方法を説明する図である。
【図１２】本発明の実施形態１の半導体記憶装置（Ｎチャネル型）の第三の消去方法を説明する図である。
【図１３】本発明の実施形態１の半導体記憶装置（Ｐチャネル型）の第三の消去方法を説明する図である。
【図１４】本発明の実施形態１の半導体記憶装置に対し、第二及び第三の消去方法による消去を行なったときの閾値変動を示すグラフである。
【図１５】本発明の実施形態１の半導体記憶装置の読出し方法を説明する図である。
【図１６】本発明の実施形態１の半導体記憶装置の多値動作を説明する図である。
【図１７】本発明の実施形態２の半導体装置を示す概略の断面図である。
【図１８】本発明の実施形態２の半導体装置の変形例を示す概略の断面図である。
【図１９】本発明の実施形態３の液晶表示装置の回路ブロック図である。
【図２０】本発明の実施形態４の表示装置の回路ブロック図である。
【図２１】本発明の実施形態５の受像機の構成図である。
【図２２】従来技術の不揮発性メモリを示す概略の断面図である。
【符号の説明】
【００５６】
１  半導体記憶装置
２  半導体装置
４  表示装置
５  受像機
１０１  絶縁基板
１１１  ボディ領域
１１２、１１３  拡散層領域
１１７  半導体層
１２１  ゲート絶縁膜
１３１  ゲート電極
２１１  ボディ領域
２１４、２１５  不純物濃度の薄い領域
２１２、２１３  不純物濃度の濃い領域
２２１  ゲート絶縁膜
２３１  ゲート電極
４１１  画素電極
４１５  対向電極
４２２  電圧発生回路
５１１  メモリ部
５１２  ＤＡコンバータ
５１４  出力回路
６１１  表示装置
６１２  チューナー
６１４  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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