(57)【要約】      （修正有）【課題】拡張性および製造コストを改善した情報記憶素子を提供する。【解決手段】シリコン基板４０１上に、ワード線に接続する下部コンタクト４０２が堆積され、下部コンタクト４０２の上面に、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料４０３が備えられ、炭素記憶材料４０３の上にビット線に接続する上部コンタクト４０４が堆積される。六面体結合炭素と四面体結合炭素との比率を変えることによって情報を記憶するように構成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を有しており、該六面体結合炭素と該四面体結合炭素との比率を変えることによって情報を記憶するように構成されていることを特徴とする情報記憶素子。
【請求項２】
上記比率は、可逆的に変化させることができることを特徴とする請求項１に記載の情報記憶素子。
【請求項３】
上記炭素記憶材料は、実質的に窒素が存在しない材料であることを特徴とする請求項１に記載の情報記憶素子。
【請求項４】
上記炭素記憶材料は、炭素層、もしくは、少なくとも１つのカーボンナノチューブを有していることを特徴とする請求項１に記載の情報記憶素子。
【請求項５】
上記炭素記憶材料は、カーボンナノチューブを有しており、
上記カーボンナノチューブは、約１ｎｍ〜数百ｎｍの長さを有していることを特徴とする請求項４に記載の情報記憶素子。
【請求項６】
ｓｐ２混成炭素及びｓｐ３混成炭素を含有する炭素材料を有しており、該ｓｐ２混成炭素と該ｓｐ３混成炭素との比率を変えることによって情報を記憶するように構成されていることを特徴とする情報記憶素子。
【請求項７】
上記比率は、可逆的に変化させることができることを特徴とする請求項６に記載の情報記憶素子。
【請求項８】
上記炭素材料は、実質的に窒素が存在しない材料であることを特徴とする請求項６に記載の情報記憶素子。
【請求項９】
上記炭素材料は、炭素層、もしくは、少なくとも１つのカーボンナノチューブを有していることを特徴とする請求項６に記載の情報記憶素子。
【請求項１０】
上記炭素材料は、カーボンナノチューブを有しており、
上記カーボンナノチューブは、約１ｎｍ〜数百ｎｍの長さを有していることを特徴とする請求項９に記載の情報記憶素子。
【請求項１１】
可変の短距離秩序を有する炭素記憶材料を有しており、
第１の上記短距離秩序の領域内、もしくは、該第１の短距離秩序と電気特性が異なる第２の上記短距離秩序の領域内に、情報を形成するように構成されていることを特徴とする情報記憶素子。
【請求項１２】
上記短距離秩序は、可逆的に変化させることができることを特徴とする請求項１１に記載の情報記憶素子。
【請求項１３】
上記第１の短距離秩序と上記第２の短距離秩序とは、互いに、実質的に同じ化学組成であることを特徴とする請求項１１に記載の情報記憶素子。
【請求項１４】
上記電気特性には、上記炭素記憶材料の電気抵抗が含まれることを特徴とする請求項１１に記載の情報記憶素子。
【請求項１５】
炭素層構造体を有しており、
上記炭素層構造体は、第１の情報記憶ステータス内にｓｐ２過剰炭素結合構造を有し、第２の情報記憶ステータス内に増加ｓｐ３炭素結合層構造を有していることを特徴とする情報記憶素子。
【請求項１６】
ダイヤモンド状の短距離秩序を有した、少なくとも１つの第１の炭素層と、
グラファイト状の短距離秩序を有した、少なくとも１つの第２の炭素層とが設けられた炭素層構造体を有していることを特徴とする情報記憶素子。
【請求項１７】
上記第１の炭素層のほかに、別の第１の炭素層として、ダイヤモンド状の短距離秩序を有した第１の炭素層を少なくとも１つ有していることを特徴とする請求項１６に記載の情報記憶素子。
【請求項１８】
上記第２の炭素層のほかに、別の第２の炭素層として、グラファイト状の短距離秩序を有した第２の炭素層を少なくとも１つ有していることを特徴とする請求項１６に記載の情報記憶素子。
【請求項１９】
上記第１の炭素層と上記第２の炭素層とは、交互に設けられていることを特徴とする請求項１６に記載の情報記憶素子。
【請求項２０】
上記炭素層構造体の総厚は、約２０ｎｍ〜約１２０ｎｍであることを特徴とする請求項１６に記載の情報記憶素子。
【請求項２１】
上記炭素層構造体の総厚は、約３０ｎｍ〜約８０ｎｍであることを特徴とする請求項１６に記載の情報記憶素子。
【請求項２２】
上記炭素層構造体には、該炭素層構造体の一端部の上に、更に、１つの第１のグラファイト状の層が設けられていることを特徴とする請求項１６に記載の情報記憶素子。
【請求項２３】
上記炭素層構造体には、該炭素層構造体の上記一端部の反対側の端部である第２の端部の上に、更に、１つの第２のグラファイト状の層が設けられていることを特徴とする請求項２２に記載の情報記憶素子。
【請求項２４】
ｓｐ２混成炭素クラスター及びｓｐ３混成炭素クラスターを含有する炭素材料を有しており、
上記炭素材料のｓｐ２混成炭素クラスターとｓｐ３混成炭素クラスターとの比率を変えることによって情報を記憶するように構成されていることを特徴とする情報記憶素子。
【請求項２５】
ｓｐ２結合炭素クラスター、及びｓｐ２／ｓｐ３結合炭素混合クラスターを含有する炭素材料を有しており、
上記炭素材料のｓｐ２結合炭素クラスターと、ｓｐ２／ｓｐ３結合炭素混合クラスターとの比率を変えることによって情報を記憶するように構成されていることを特徴とする情報記憶素子。
【請求項２６】
六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を有しており、
上記炭素記憶材料は、
第１の記憶ステータスでは、第１の量の六面体結合炭素と、第１の量の四面体結合炭素とを含有し，且つ、第１の電気特性を有しており、
第２の記憶ステータスでは、第２の量の六面体結合炭素クラスターと、第２の量の四面体結合炭素とを含有し，且つ、上記第１の電気特性とは異なる第２の電気特性を有していることを特徴とする情報記憶素子。
【請求項２７】
複数の情報記憶セルを備えた情報記憶アレイであって、
各上記情報記憶セルは、
六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を有した情報記憶素子と、
上記情報記憶アレイ内の上記情報記憶素子を個々に選択する選択ユニットとを備えており、
上記炭素記憶材料は、該六面体結合炭素と該四面体結合炭素との比率を変えることによって情報を記憶するように構成されていることを特徴とする情報記憶アレイ。
【請求項２８】
更に、
少なくとも１つの第１制御線と、少なくとも１つの第２制御線とを備えており、
各上記情報記憶セルは、１つの上記第１制御線と１つの上記第２制御線との間に配置されていることを特徴とする請求項２７に記載の情報記憶アレイ。
【請求項２９】
上記選択ユニットは、少なくとも１つの選択ダイオードを有しており、
上記選択ダイオードは、１つの上記第１制御線と１つの上記第２制御線との間に配置されていることを特徴とする請求項２８に記載の情報記憶アレイ。
【請求項３０】
上記選択ユニットは、少なくとも１つの選択ダイオード、もしくは少なくとも１つの選択トランジスタを有していることを特徴とする請求項２７に記載の情報記憶アレイ。
【請求項３１】
情報記憶素子の製造方法であって、
第１の電極を設ける工程と、
第２の電極を設ける工程と、
上記第１の電極と上記第２の電極との間に、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を設ける工程とを含み、
該六面体結合炭素と該四面体結合炭素との比率は変更可能であることを特徴とする情報記憶素子の製造方法。
【請求項３２】
上記炭素記憶材料を設ける工程は、上記炭素記憶材料を堆積させる工程を含むことを特徴とする請求項３１に記載の情報記憶素子の製造方法。
【請求項３３】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、化学気相成長法を用いて堆積させることを特徴とする請求項３２に記載の情報記憶素子の製造方法。
【請求項３４】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、プラズマ化学気相成長法を用いて堆積させることを特徴とする請求項３３に記載の情報記憶素子の製造方法。
【請求項３５】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、原子層堆積化学気相成長法を用いて堆積させることを特徴とする請求項３３に記載の情報記憶素子の製造方法。
【請求項３６】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、ＣｘＨｙ反応ガスを用いた化学気相成長法を用いて堆積させることを特徴とする請求項３３に記載の情報記憶素子の製造方法。
【請求項３７】
情報記憶素子の製造方法であって、
六面体結合炭素と四面体結合炭素との比率を変えることによって情報を記憶するように構成された、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を設ける工程を含むことを特徴とする情報記憶素子の製造方法。
【請求項３８】
上記炭素記憶材料を設ける工程は、上記炭素記憶材料を堆積させる工程を含むことを特徴とする請求項３７に記載の情報記憶素子の製造方法。
【請求項３９】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、化学気相成長法を用いて堆積させることを特徴とする請求項３８に記載の情報記憶素子の製造方法。
【請求項４０】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、プラズマ化学気相成長法を用いて堆積させることを特徴とする請求項３９に記載の情報記憶素子の製造方法。
【請求項４１】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、原子層堆積化学気相成長法を用いて堆積させることを特徴とする請求項３９に記載の情報記憶素子の製造方法。
【請求項４２】
上記炭素記憶材料を堆積させる工程では、上記炭素記憶材料を、ＣｘＨｙ反応ガスを用いた化学気相成長法を用いて堆積させることを特徴とする請求項３９に記載の情報記憶素子の製造方法。
【請求項４３】
六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を有した情報記憶素子の操作方法であって、
該六面体結合炭素と該四面体結合炭素との比率を変えて、情報の記憶ステータスを変えることを特徴とする情報記憶素子の操作方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、情報記憶素子およびその製造方法に関する。
【０００２】
〔背景〕
現代のコンピュータシステムでは、情報を記憶させるために、ダイナミックランダムアクセスメモリデバイス（ＤＲＡＭ）などの一般的な揮発性メモリデバイス、および、フローティングゲートメモリデバイスあるいは電荷トラッピングメモリデバイスといったフラッシュメモリデバイスなどの不揮発性メモリデバイスが用いられている。
【０００３】
モバイル機器への画像データあるいは音声データの記憶など、マルチメディアデータの記憶および伝送といった新しい用途によって、記憶容量を継続的に増加させることが求められている。
【０００４】
しかし一般的なメモリ技術は、その拡張性および製造コストに関して、いずれ限界に達するだろう。
【０００５】
〔本発明の概要〕
本発明の形態によれば、六面体結合炭素と四面体結合炭素とを含有する炭素記憶材料を有した情報記憶素子であって、該六面体結合炭素と該四面体結合炭素との比率を変えることによって、情報を記録するように構成されている情報記憶素子を提供する。
【０００６】
本発明によれば、拡張性を改善した情報記憶素子を実現することができる。
【０００７】
これら本発明の特徴およびそれ以外の本発明に係る特徴は、下記の詳細な説明および図面に基づけば、充分理解することができるだろう。
【０００８】
〔詳細な説明〕
〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は以下の通りである：
図１は、本発明の一実施形態による情報記憶装置を示す図である。
【０００９】
図２は、本発明の一実施形態による、図１に示された情報記憶装置のメモリ行列を示す図である。
【００１０】
図３は、本発明の一実施形態による１ダイオード-１抵抗メモリ素子からなる回路図である。
【００１１】
図４は、本発明の一実施形態による情報記憶素子の断面図である。
【００１２】
図５は、本発明の別の実施形態による情報記憶素子の断面図である。
【００１３】
図６は、本発明のさらに別の実施形態による情報記憶素子の断面図である。
【００１４】
図７Ａ〜図７Ｆは、その下部電極（下部コンタクト）製造時の様々な時点における、情報記憶素子の断面図である。
【００１５】
図８は、本発明のさらに別の実施形態による情報記憶素子の断面である。
【００１６】
図９Ａおよび図９Ｂは、本発明の一実施形態によるダイヤモンド状炭素材料（図９Ａ）および非グラファイト系不規則炭素材料の象徴的な抵抗／温度特性を示す図である。
【００１７】
図１０は、本発明のさらに別の実施形態による情報記憶素子の断面である。
【００１８】
図１１は、本発明のさらに別の実施形態による情報記憶素子の断面である。
【００１９】
図１２は、本発明のさらに別の実施形態による情報記憶素子の断面である。
【００２０】
〔実施形態の詳細な説明〕
本発明の一実施形態では、情報記憶素子は、ｓｐ２混成炭素とｓｐ３混成炭素とを含有した炭素を有しており、ｓｐ２混成炭素とｓｐ３混成炭素との比率を変化させることによって情報が形成される。
【００２１】
上記比率は、可逆的に変化させることができる。
【００２２】
上記炭素記憶材料（carbon storage material）は、窒素および水素を実質的に含有していなくてよい。
【００２３】
さらに、上記炭素記憶材料は、炭素層あるいは少なくとも１つのカーボンナノチューブを含有していてよい。
【００２４】
上記炭素記憶材料がカーボンナノチューブを含有している場合、カーボンナノチューブの長さは約１ｎｍ〜数百ナノメートル、直径約１ｎｍ〜数十ｎｍ、例えば約１ｎｍ〜２０ｎｍ、例えば約１ｎｍ〜５ｎｍであってよい。カーボンナノチューブは、単一壁カーボンナノチューブあるいは多壁カーボンナノチューブのいずれであってもよい。さらに、カーボンナノチューブは、ドーピング原子によってドーピングされていてもよく、あるいはされていなくてもよい。また、上記炭素記憶材料内には、複数のカーボンナノチューブを含有させることができることについても述べておく。
【００２５】
本発明の別の実施形態では、情報記憶素子は、第１の情報記憶ステータスではｓｐ２過剰炭素結合構造を有し、第２の情報記憶ステータスではｓｐ３炭素結合構造を有する炭素層構造を備えている。
【００２６】
本発明の別の実施形態では、短距離秩序を変化させることのできる炭素記憶材料を含有した情報記憶素子であって、第１の短距離秩序、あるいは、当該第１の短距離秩序とは電気特性の異なる第２の短距離秩序において情報が形成される、情報記憶素子が提供される。
【００２７】
上記短距離秩序は、可逆的に変化させることができる。
【００２８】
本発明の典型的な一実施形態では、第１の短距離秩序および第２の短距離秩序は、実質的に同じ化学組成を有していてよい。一般的には、六面体結合炭素（hexagonally bonded carbon）および四面体結合炭素（tetrahedrally bonded carbon）、言い換えると、ｓｐ２混成炭素およびｓｐ３混成炭素は、実質的に同じ化学組成を有していてよい。
【００２９】
電気特性は、上記炭素記憶材料の電気抵抗であってよい。言い換えると、上記炭素記憶材料の電気抵抗は、不揮発的に情報を記憶させるために用いられる特性であってよい。第１の状態では、上記情報記憶素子は、以下ではメモリ素子とも称される。
【００３０】
本発明のさらに別の実施形態では、ダイヤモンド状の短距離秩序を有する少なくとも第１の炭素層と、グラファイト状の短距離秩序を有する少なくとも第２の炭素層とを有する炭素層構造を備えた情報記憶素子が提供される。
【００３１】
この実施形態では、別の第１の炭素層の少なくとも１つは、ダイヤモンド状の短距離秩序を有していてよい。さらに、別の第２の炭素層の少なくとも１つは、グラファイト状の短距離秩序を有していてよい。
【００３２】
さらに、交互に備えられた複数の第１の炭素層および第２の炭素層が備えられる。言い換えると、第１の炭素層が第２の炭素層上に備えられ、別の第２の炭素層が当該第１の炭素層上に備えられ、別の第１の炭素層が上記別の第２の炭素層上に備えられ、以後同様に層が備えられた、第１の炭素層と第２の炭素層とからなるスタックが備えられる。
【００３３】
上記炭素層構造の総厚は、２０ｎｍ〜１２０ｎｍの範囲内、例えば３０ｎｍ〜８０ｎｍの範囲内であってよい。
【００３４】
本発明の典型的な一実施形態では、上記炭素層構造は、上記炭素層構造の一方の端部分に第１のグラファイト状層をさらに備えていてよい。さらに、上記炭素層構造は、上記炭素層構造の上記一方の端部分と対向する他方の端部分に、第２のグラファイト状層を備えていてよい。上記炭素層構造（例えば、第１の炭素層と第２の炭素層とからなるスタック）は、上記スタックの両端のうちいずれか一方あるいは両方に、グラファイト状材料からなるキャップ層を備えていてよいことは明らかである。
【００３５】
本発明の別の実施形態では、ｓｐ２混成炭素クラスターとｓｐ３混成炭素クラスターとを含有した炭素を有する情報記憶素子であって、ｓｐ２混成炭素クラスターとｓｐ３混成炭素クラスターとの比率を変化させることによって情報が形成される情報記憶素子が提供される。
【００３６】
本発明のさらに別の実施形態では、ｓｐ２結合炭素クラスターとｓｐ２／ｓｐ３結合炭素混合クラスターとを含有した炭素を有する情報記憶素子であって、ｓｐ２結合炭素クラスターとｓｐ２／ｓｐ３結合炭素混合クラスターとの比率を変化させることによって情報が形成される情報記憶素子が提供される。
【００３７】
本発明のさらに別の実施形態では、六面体結合炭素および四面体結合炭素を有しているとともに、当該炭素が、第１の記憶ステータスでは、第１の量の六面体結合炭素、第１の量の四面体結合炭素、および第１の電気特性を有しており、第２の記憶ステータスでは、第２の量の六面体結合炭素クラスター、第２の量の四面体結合炭素、および上記第１の電気特性とは異なる第２の電気特性を有した炭素記憶材料を含有した、情報記憶素子が提供される。
【００３８】
本発明のさらに別の実施形態では、六面体結合炭素および四面体結合炭素を含有した炭素記憶材料を有する情報記憶素子を備えた複数の情報記憶セルを備えた情報記憶アレイであって、上記六面体結合炭素と四面体結合炭素との比率を変化させることによって情報が形成され、上記情報記憶アレイ内の上記情報記憶素子を選択部が個々に選択する、情報記憶アレイが提供される。
【００３９】
一般的には、上記情報記憶素子は、上述あるいは後述の任意の方法によって構成することができる。
【００４０】
上記情報記憶アレイは、少なくとも１つの第１の制御線（一般的には、任意数の第１の制御線）、および、少なくとも１つの第２の制御線（一般的には、任意数の第２の制御線）をさらに備えていてよい。上記第１の制御線の数は、上記第２の制御線の数と同じでもよく、あるいは異なっていてもよい。上記第１の制御線は、ビット線（あるいはワード線）とも称され、上記第２の制御線は、ワード線（あるいはビット線）とも称される。各情報記憶セルは、各第１の制御線と各第２の制御線との間に構成することができる。このように、各第１の制御線と各第２の制御線との交点に各情報記憶セル（以下ではメモリセルとも称される）が配置された交点情報記憶アレイ（crosspoint information storage array）が備えられることは明らかである。
【００４１】
上記選択部は、少なくとも１つの選択ダイオードまたは少なくとも１つの選択トランジスタを備えているか、あるいは少なくとも１つの選択ダイオードまたは少なくとも１つの選択トランジスタであってよい。
【００４２】
上記選択部が少なくとも１つの選択ダイオードを備えているか、あるいは少なくとも１つの選択ダイオードである上記実施形態では、当該選択ダイオードは、各第１の制御線と各第２の制御線との間に構成することができる。言い換えると、上記選択ダイオードは、各第１の制御線と各第２の制御線との間に備えられた層スタック内に統合することができる。
【００４３】
本発明のさらに別の実施形態によると、情報記憶素子の製造方法が提供される。第１および第２の電極が備えられる。炭素記憶材料は、上記第１の電極と上記第２の電極との間において、比率を変化させることのできる六面体結合炭素および四面体結合炭素を有している。これによって、上記情報記憶素子内に記憶される情報を変化させることができる。
【００４４】
本発明のさらに別の実施形態によると、情報記憶素子の製造方法が提供される。六面体結合炭素および四面体結合炭素を含有した炭素記憶材料が備えられる。情報は、六面体結合炭素と四面体結合炭素との比率を変化させることによって形成される。
【００４５】
上記炭素記憶材料を提供する工程は、上記炭素記憶材料を堆積する工程を含んでいてよい。
【００４６】
さらに、上記炭素記憶材料を堆積する上記工程は、上記炭素記憶材料を、化学気相成長法（CVD）を用いて堆積する工程を含んでいてよい。
【００４７】
さらに、上記炭素記憶材料を堆積する上記工程は、上記炭素記憶材料を、プラズマ化学気相成長法（plasma-enhanced CVD）を用いて堆積する工程を含んでいてよい。
【００４８】
上記炭素記憶材料を堆積する上記工程は、上記炭素記憶材料を、原子層堆積化学気相成長法を用いて堆積する工程を含んでいてよい。上記炭素記憶材料を堆積する上記工程はさらに、上記炭素記憶材料を、ＣｘＨｙ反応ガスを用いた化学気相成長法を用いて堆積する工程を含んでいてよい。
【００４９】
本発明のさらに別の実施形態によると、情報記憶素子の動作方法が提供される。上記情報記憶素子は、六面体結合炭素および四面体結合炭素を含有した炭素記憶材料を有している。情報は、六面体結合炭素と四面体結合炭素との比率を変化させることによって形成される。上記方法は、六面体結合炭素および四面体結合炭素の比率を変化させることによって、上記情報記憶素子の情報記憶ステータスを変化させる工程を含んでいる。
【００５０】
本発明の典型的な一実施形態によると、良好な拡張性（ナノスケール寸法）を有し、切り替え電圧が低く、且つ切り替え時間が短い不揮発性メモリ素子が提供される。
【００５１】
本発明の典型的な一実施形態による抵抗不揮発性メモリ素子は、その電気抵抗の変化に基づいている。これは、遷移金属酸化物層内において生じる電気抵抗の変化と同程度であるが、本発明の一実施形態によると、電気抵抗の変化は、非グラファイト系不規則（準アモルファス（quasi amorphous））炭素系において生じる。本発明の一実施形態によると、上記炭素記憶材料の温度に依存して、高導電性フィラメント領域が形成される。言い換えると、高導電性フィラメント領域は、電圧印加時において、不均一な温度分布（ジュール加熱）に起因して長距離不規則炭素層内における双安定的な抵抗の切り替えを誘引する、サーミスタ効果（thermistor effect）に基づいて形成される。
【００５２】
上記非グラファイト系不規則炭素（ＮＧＤＣ）層は、準アモルファス状態にある化学物質内において結晶構造を（例えばアモルファスから結晶質、あるいはその逆へ）変化させることなく、原子的にスケール変換された領域（atomically scaled region）内においてｓｐ２結合（グラファイト状導電体）とｓｐ３結合（ダイヤモンド状絶縁体）との量の比率を変化させることによってのみ、上記非グラファイト系不規則炭素層の導電率にいくらかの大きさの変化を加えることができるという利点を有している。
【００５３】
ＮＧＤＣは、十分かつ適切な電圧の印加時におけるサーミスタ効果（下記の式(1)）および急峻な抵抗／温度特性によって、負性微分抵抗を有する領域を形成し、電流電圧特性を双安定的に切り替えることができる。「オン」状態では、短距離秩序内においてｓｐ２過剰結合構造が支配的である。「オフ」状態では、ｓｐ２結合の量が、ｓｐ３結合またはｓｐ２／ｓｐ３混合クラスター結合に対して減少する。
【００５４】
【数１】
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【００５５】
例えば、一部の実施形態では、短く且つ高い電流パルスを流すことによる単極性の切り替え（unipolar switching）を用いて、ＮＧＤＣを「オフ」状態に切り替えることができる。高導電性フィラメントを破壊して、ＮＧＤＣを「オフ」状態に効果的に切り替えるためには、電流密度約１０９Ａ／ｃｍ２のパルスを、ＮＧＤＣの厚さ１ｎｍ毎に１Ｖまたは１Ｖ未満で、約５〜５０ｎｓ以上流せば十分である。ＮＧＤＣを「オン」状態に切り替えるためには、より長く且つより低いパルスが用いられる。一部の実施形態では、例えば電流密度約１０６Ａ／ｃｍ２のパルスを、ＮＧＤＣの厚さ１ｎｍ毎に１Ｖまたは１Ｖ未満で、２００〜３００ｎｓ以上流すことによって、ＮＧＤＣ内に高導電性フィラメント領域を形成するための適切な加熱がなされ、ＮＧＤＣが「オン」状態に切り替えられる。あるいは、一部の実施形態では、反対の電圧極性を有するパルスを用いた両極性の切り替え（bi-polar switching）を用いることによって、「オン」状態と「オフ」状態とを切り替えることができる。
【００５６】
以上の説明では、変換が生じる各層が限定的な回数の変換サイクル後に破壊される、狭小なフィラメント内における化学変換を用いた、遷移金属酸化物内における双安定的なメモリ切り替えが提供されている。例えば、メモリ材料としてＮｉＯ１−ｘ層を用いた場合、１０６の書き込みサイクル、および１０１２の読み出しサイクルが実現されるが、上記層内における酸素の最適な欠乏を調整することが困難であるとともに、酸化還元効果に対して酸素欠乏を一定に維持することが困難になる。
【００５７】
本発明の一実施形態は、ＮＧＤＣを用いたメモリ概念に基づいており、さらには、主に結合比率において互いに異なっている、言い換えると、純ｓｐ２混成クラスターに対するｓｐ３混成クラスターおよび／またはｓｐ３／ｓｐ２混成混合クラスターの数において互いに異なっており、化学組成においてはそれほど異なっていない、アモルファス炭素（ダイヤモンド状炭素：ＤＬＣ）とグラファイトとの組み合わせに基づいており、これによって切り替えサイクルの回数を大幅に増やすことができる。
【００５８】
本発明の一実施形態によって提供される、非グラファイト系不規則炭素層とグラファイト層とが交互になった上記層構造は、ＮＧＤＣ層を有する材料系の抵抗すなわち導電率、および温度依存性を幅広く変化させることができるという利点を有している。この点において着目すべきは、上記利点は、化学組成を変化させることなく、単にｓｐ３結合とｓｐ２結合との比率を原子レベル（原子スケール）で設定することによってのみ、抵抗すなわち導電率、および温度依存性を調整することができるという点にある。
【００５９】
図１は、本発明の典型的な一実施形態による情報記憶装置１００を示している。情報記憶装置１００は、特に、読み出し／書き込み回路１０１、およびメモリアレイとも称されるメモリ行列１０２を備えている。メモリ行列１０２は、複数の行と列になって構成された複数のメモリセル２０１を有している（図２参照）。読み出し／書き込み回路１０１は、メモリセル２０１内に記憶されるデータの読み出し、およびメモリセル２０１へのデータ書き込みを制御するように構成されている。情報記憶装置１００は、有益なデータ転送およびデータ転送制御を行うための外部インターフェース（図示せず）をさらに備えている。読み出し／書き込み回路１０１は、メモリ行列１０２に接続されており、これにより、接続線１０３、例えばビット線２０２およびワード線２０３によって、複数のメモリセル２０１に接続されている。別の実施形態では、メモリ行列１０２内のメモリセル２０１の構成は上記以外であってもよい点について述べておく。例えば、メモリセル２０１を三角形になるように構成してもよく、あるいはその他任意の適切な構成にすることができる。
【００６０】
本発明の典型的な一実施形態によると、メモリセル２０１は、各ビット線２０２と各ワード線２０３との間に構成される。言い換えると、本発明の典型的な一実施形態によると、メモリセル２０１は、メモリ行列１０２内の交点アレイ構造内に構成または統合される。しかし必要に応じて、これ以外のアーキテクチャを備えることもできる。
【００６１】
上記交点アレイ構造では、メモリアレイ１０２内の各抵抗メモリセル２０１に対して選択トランジスタが１つ備えられた、１トランジスタ１抵抗構造（１Ｔ１Ｒ）を備えることができる。
【００６２】
本発明の別の一実施形態では、図３に示されているように、交点アレイ構造内に１ダイオード１抵抗構造（１Ｄ１Ｒ）を備えることができる。以下により詳しく説明するように、１Ｄ１Ｒ構造によって、メモリアレイ１０２内におけるメモリセル密度を高めることができる。図３に示されているように、各メモリセル２０１は、少なくとも１つのダイオード３０１と共に、ビット線２０２とワード線２０３との間に配置される。
【００６３】
さらに、所望のビット線２０２を個々に選択するために、各ビット線２０２に第１の選択トランジスタ３０２が１つ備えられており、また、所望のワード線２０３を個々に選択するために、各ワード線２０３に第２の選択トランジスタ３０３が１つ備えられている。
【００６４】
図４は、本発明の一実施形態による、メモリセル２０１としての情報記憶素子４００の断面を示している。
【００６５】
上記情報記憶素子４００は、例えばシリコンからなる、基板４０１上に形成される。以下にさらに詳しく説明するように、シリコン基板４０１上には、（例えば、タングステン（Ｗ）またはタングステンシリサイド（ＷＳｉ）、一般的には窒化チタン（ＴｉＮ）または窒化タングステン（ＷＴｉ）などの任意の適切な金属からなる）下部コンタクト４０２が堆積される。さらに、下部コンタクト４０２の上面には、非グラファイト系不規則炭素からなる混合炭素層４０３が備えられる。混合炭素層４０３の形成については、以下にさらに詳しく説明する。次に、混合炭素層４０３上に、（例えば、タングステン（Ｗ）またはタングステンシリサイド（ＷＳｉ）、一般的には窒化チタン（ＴｉＮ）または窒化タングステン（ＷＴｉ）などの任意の適切な金属からなる）上部コンタクト４０４が堆積される。下部コンタクト４０２は各ワード線２０３に接続し、上部コンタクト４０４は各ビット線２０２に接続することができる。ビット線２０２およびワード線２０３は、説明される全ての典型的な実施形態において、銅（Ｃｕ）またはアルミニウム（Ａｌ）から形成することができる。
【００６６】
図５は、本発明の別の実施形態による、メモリセル２０１としての情報記憶素子５００の断面を示している。
【００６７】
上記情報記憶素子５００は、例えばシリコンからなる、基板５０１上に形成される。以下にさらに詳しく説明するように、基板５０１上に、ワード線２０３が備えられる。さらに、構造化されたワード線２０３および基板５０１の上面に、層間絶縁膜（intermetal dielectric layer）５０２が備えられる。この層間絶縁膜５０２は、例えば二酸化ケイ素または窒化ケイ素、あるいは、例えば低誘電体材料などのその他任意の適切な誘電体材料から形成されている。層間絶縁膜５０２内を通過するビア（ホール）が、エッチングによって形成される。このとき、各ワード線２０３の少なくとも一部が、上記ビアによって露出されるように形成が行われる。次に、露出されたワード線２０３の上面にあるビア内、必要に応じて、露出されたワード線２０３の上面にカーボンナノチューブ５０３成長前に堆積された（例えばニッケル鉄合金（ＮｉＦｅ）からなる）シード層上にあるビア内に、１つまたは複数の（単一壁あるいは多壁）カーボンナノチューブ５０３が成長される。本発明の典型的な一実施形態では、カーボンナノチューブ５０３の長さは約２０ｎｍ〜約１２０ｎｍ、例えば約３０ｎｍ〜約８０ｎｍ、例えば約４０ｎｍであってよい。
【００６８】
カーボンナノチューブ５０３の成長が完了した後、上記ビア内にビット線２０２が堆積され、そしてカーボンナノチューブ５０３に接続される。ビット線２０２の最上部には、二酸化ケイ素からなる不活性化層５０４が堆積される。
【００６９】
図６は、本発明のさらに別の実施形態による、メモリセル２０１としての情報記憶素子６００の断面を示している。
【００７０】
上記情報記憶素子６００は、タングステンあるいは上述した任意の材料からなる下部コンタクト６０１と、第１のＮＧＤＣ層６０２と第２のＮＧＤＣ層６０３とが交互に構成された複数の層を有する非グラファイト系不規則炭素（ＮＧＤＣ）層構造６０４とを備えている。複数の第１のＮＧＤＣ層６０２を形成している各第１のＮＧＤＣ層６０２は、ｓｐ２混成炭素とｓｐ３混成炭素との比率が第１の比率である第１の短距離秩序を有するように形成され、導電率は約１０４Ωｃｍである。複数の第２のＮＧＤＣ層６０３を形成する各第２のＮＧＤＣ層６０３は、ｓｐ２混成炭素とｓｐ３混成炭素との比率が、ｓｐ３混成炭素の割合が増加された第２の比率である第２の短距離秩序を有するように形成される。言い換えると、第２のＮＧＤＣ層６０３はｓｐ３過剰炭素を含有しており、そしてダイヤモンド状炭素（ＤＬＣ）を含有していることが明らかである。ＮＧＤＣ層構造６０４は、それぞれ任意数の第１のＮＧＤＣ層６０２と、第１のＮＧＤＣ層６０２間に重畳された第２のＮＧＤＣ層６０３とを有していてよい。本発明の典型的な一実施形態では、ＮＧＤＣ層構造６０４の総厚は、約２０ｎｍ〜約１２０ｎｍ、例えば約３０ｎｍ〜約８０ｎｍ、例えば約４０ｎｍであってよい。さらに、ＮＧＤＣ層構造６０４の上面、図６では最上部にある第２のＮＧＤＣ層６０３の上面に、タングステンあるいは上述の任意の材料からなる上部コンタクト６０５が備えられる。
【００７１】
図７Ａ〜図７Ｆは、下部電極とも称される、構造化された下部コンタクト形成中の様々な時点における、情報記憶素子の断面図である。
【００７２】
図７Ａに示されているように、予め洗浄されたシリコンウェハ７０１を用いてプロセスが開始される。本発明のこれら典型的な実施形態によると、シリコン電極構造を形成するためのプロセスは、一部のアプリケーションにおいて求められる適切な接触線を形成する、相補型金属酸化膜半導体（ＣＭＯＳ）技術に基づいて行われる。シリコンウェハ７０１の上面が酸化され（図示せず）、酸化されたシリコンウェハ７０１の面上に窒化ケイ素層７０２が堆積される。次に、窒化ケイ素層７０２の上面に、別の二酸化ケイ素層７０３が堆積される。
【００７３】
次に、図７Ｂに示されているように、金属化面０リソグラフィ（metalization plane 0 lithography）を用いたエッチングによって、ホール７０４が形成される。当該エッチングは、この場合はエッチストップ層として機能する窒化ケイ素層７０２の上面において止められる。
【００７４】
以下の工程では、露出された領域、すなわち、別の二酸化ケイ素層７０３の上面、および前工程において形成されたホールの側壁および底部に、タングステンが堆積される。次に、過剰に充填された（overfilling）タングステンが、化学的機械研磨（ＣＭＰ）法によって除去され、これによって下部電極の第１の部分７０５が形成される（図７Ｃ参照）。
【００７５】
図７Ｄに示されているように、例えば二酸化ケイ素または窒化ケイ素からなる、層間絶縁膜７０６が、別の二酸化ケイ素層７０３の上面、および後に形成される下部電極の第１の部分７０５の露出された上面に堆積される。
【００７６】
次に図７Ｅに示されているように、いわゆるコンタクトホール１（Ｃ１）リソグラフィおよびエッチングを用いて、コンタクトホール７０７が形成される。本発明のこれら典型的な実施形態によると、形成されるコンタクトホール７０７は、サブリソグラフィックコンタクトホール（sub-lithographic contact hole）として形成される。
【００７７】
上記情報記憶素子の（複数の）下部電極を形成するための部分的なプロセスを完了させるために、例えばＬＰＣＶＤプロセス（減圧化学気相成長法）を用いて、コンタクトホール７０７にタングステンが充填または過剰充填され、そして過剰充填部分は、化学的機械研磨（ＣＭＰ）法（図７Ｆ参照）を用いて除去される。
【００７８】
本発明との関連において、その他任意の適切な一般的プロセスを用いて、上記情報記憶素子の下部電極を形成できることについて述べておく。
【００７９】
図８は、本発明の別の実施形態による情報記憶素子８００の断面を示している。基板材料および周囲の材料（例えば、備えられる誘電体材料）は、分かりやすくするために図示されていない。
【００８０】
図７Ａ〜図７Ｆを参照しながら説明したプロセスを用いて、ワード線を有する下部電極を形成した後、コンタクトホールを充填するタングステン７０８がシリサイド化される。これによって、上述のように形成される電極の第１の部分７０５によって形成されるワード線に、タングステンシリサイド下部コンタクト８０１が形成される。タングステンシリサイド下部コンタクト８０１の層厚は、約１０ｎｍ〜約５０ｎｍ、例えば約２０ｎｍ〜約３０ｎｍである。本発明の別の一実施形態では、タングステンシリサイド（ＷＳｉ）の代わりに、純タングステン（Ｗ）、窒化チタン（ＴｉＮ）、または窒化タングステン（ＷＴｉ）を用いることができる。一般的に、タングステンシリサイド（ＷＳｉ）の代わりに、ＣＭＯＳに対応する任意の適切な材料を用いることができる。
【００８１】
次に、タングステンシリサイド下部コンタクト８０１上に、第１のダイオード層８０３と第２のダイオード層８０４とを有するＣＭＯＳダイオード８０２が形成される。
【００８２】
ＣＭＯＳダイオード８０２の第１のダイオード層８０３は、タングステンシリサイド下部コンタクト８０１の上面にＬＰＣＶＤを用いてポリシリコンを堆積することによって形成される。ポリシリコンの堆積中に、リンドーピング原子（phosphorous doping atom）を用いてin-situドーピングが施される。このときのドーピング勾配（doping gradient）は、まず約１０２０ｃｍ‐３（ｎ＋ドーピング）より高い濃度に設定し、タングステンシリサイド下部コンタクト８０１のタングステンシリサイドに低オーム抵抗を与える。上記濃度を約１０１７ｃｍ‐３（ｎ−ドーピング）に変更して、形成される第２のダイオード層８０４にショットキーダイオードが備えられる。堆積される第１のダイオード層８０３の厚さは、約３０ｎｍ〜約７０ｎｍ、例えば約５０ｎｍである。
【００８３】
次に、以下にさらに詳しく説明するように、第２のダイオード層８０４が形成される。本発明の典型的な一実施形態によると、第２のダイオード層８０４として、白金シリサイド（ＰｔＳｉ）からなる層が形成される。この白金シリサイド層は、複数の処理工程によって形成される。まず、第１のダイオード層８０３の上面、すなわちドープされたポリシリコン層８０３のｎ側に、ＬＰＣＶＤを用いてポリシリコンが堆積される。次に、当該ポリシリコン層上に、スパッタリングによってプラチナが堆積される。そして、上記のように形成された両方の層が、温度約６００℃での高速熱アニーリング（ＲＴＡ）によって共に処理される。その他任意の適切な処理を用いて、白金シリサイド、または第２のダイオード層８０４の形成に用いることのできる別の材料または材料化合物を用いることができる。堆積される第２のダイオード層８０４の厚さは、約２０ｎｍ〜約５０ｎｍ、例えば約３０ｎｍである。
【００８４】
各メモリセルスタック内にＣＭＯＳダイオード８０２を完成させた後、混合炭素層構造８０５が形成される。混合炭素層構造８０５は、本発明の典型的な一実施形態によると、厚さ約２０ｎｍ〜約１２０ｎｍ、例えば約３０ｎｍ〜約８０ｎｍ、例えば約４０ｎｍである。混合炭素層構造８０５は、グラファイト状下部コンタクト層を始点とする、ＮＧＤＣ層とグラファイト状層とが交互になったスタックを有している。言い換えると、ＣＭＯＳダイオード８０２の第２のダイオード層８０４の上面に形成される混合炭素層構造８０５の第１の層は、グラファイト状層である。
【００８５】
以下にさらに詳しく説明するように、混合炭素層構造８０５、すなわちＮＧＤＣとグラファイトとが交互になった層構造が形成される。ＮＧＤＣとグラファイトとが交互になった層構造は、ＰＥＣＶＤ／ＡＬＤ成長（プラズマ化学気相成長法／原子層成長法）によって形成される。これは、誘導結合高密プラズマ内において、刺激周波数約２０ＭＨｚ〜約４０ＭＨｚ、例えば約２５ＭＨｚ〜約３０ＭＨｚ、例えば約２７、２６ＭＨｚで行われる。すでに形成された層スタックを有する上記基板は、この場合は、ＲＦバイアス電圧を印加することのできる特定の基板ホルダー上に構成される。上記基板は、加熱することができる。必要に応じて、ＲＦバイアス電圧を用いて、適切なエネルギーを有する別のイオンを基板上に引き込むことができる。本発明の典型的な一実施形態では、反応ガスとして、ＣｘＨｙ（ｘおよびｙは任意の自然数）、例えばＣ２Ｈ２またはＣＨ４を用いることができる。上記反応ガスは、必要に応じて、ネオン（Ｎｅ）、水素（Ｈ２）、またはアルゴン（Ａｒ）を用いて希釈することができる。
【００８６】
基板バイアス電圧のレベルは、一方では、リアクターの構成、すなわちリアクターにおける質量電極（mass carrying electrode）の寸法と、高周波電極（rf carrying electrode）の寸法との比率によって決定される。基板バイアス電圧のレベルは、他方では、外部から印加された容量結合された高周波電磁界（rf field）が印加される自己バイアス、あるいは外部から印加された容量結合された高周波電磁界によって調整される自己バイアスによって決定される。特に、外部から印加された容量結合された高周波電磁界によって、上記層の特性、生じるｓｐ３結合またはｓｐ２結合などの結合、その相対的な数または量、およびその混合が決定される。本発明の典型的な一実施形態では、約１００Ｖ〜約３５０Ｖの範囲内の負電圧が、約１０ｍＴｏｒｒ〜約５００ｍＴｏｒｒの範囲内のガス圧と共に印加される。
【００８７】
より高い自己バイアス電圧、およびより高い基板温度（約２５０℃より高い温度）を用いることによって、好ましいグラファイト系成分の好ましい形状が得られ、避けられるべきである。本発明の典型的な一実施形態では、純ダイヤモンド状炭素の電気特性、および純グラファイトの電気特性のいずれも求められないが、
【００８８】
【数３】
2008118108.tif 000004
【００８９】
の範囲内の導電率（または対応する電気抵抗）が求められる。
【００９０】
ＮＧＤＣとグラファイトとが交互になった層構造８０５内において、グラファイトの抵抗値を低くするために、自己バイアス電圧が下げられ、ガス圧が上げられ、そして温度が約２５０℃に設定される。本発明の別の実施形態では、その他のプロセスパラメータを用いることもできる。
【００９１】
ＮＧＤＣとグラファイトとが交互になった層構造８０５の完成後、すなわち上述のＰＥＣＶＤ／ＡＬＤプロセスの完了後には、完成されたＮＧＤＣとグラファイトとが交互になった層構造８０５の上面に、ｓｐ２混成が支配的な層、すなわちｓｐ２（グラファイト系）短距離秩序が支配的な層、言い換えるとグラファイト状層８０６が存在しており、これによって、メモリセルの上部コンタクト８０６が形成される。メモリセルの上部コンタクト８０６を形成するための別の材料として、プラチナ（Ｐｔ）またはパラジウム（Ｐｄ）を用いることができる。あるいは、例えば、タングステンシリサイド（ＷＳｉ）、純タングステン（Ｗ）、窒化チタン（ＴｉＮ）、または窒化タングステン（ＷＴｉ）など、下部コンタクト８０１を形成するために用いられる材料を用いることができる。一般的に、メモリセルの上部コンタクト８０６を形成するためには、ＣＭＯＳに対応する任意の適切な材料を用いることができる。メモリセルの上部コンタクト８０６の厚さは、約３０ｎｍ〜約１００ｎｍ、例えば約３０ｎｍである。
【００９２】
次の工程では、例えば窒化タンタル（ＴａＮ）からなるハードマスク（図示せず）が、反応性ＤＣスパッタリングを用いて、上部コンタクト８０６の上面に堆積される。これによって、ＣＭＯＳダイオードを有するメモリセルを形成する層スタックが完成される。
【００９３】
ＣＭＯＳダイオード８０２は、メモリセル構造内における任意の構成要素であることに留意されたい。本発明の別の一実施形態では、所望のメモリセルを個々に選択するために、１つまたは複数の選択トランジスタを備えることができる。
【００９４】
本発明の典型的な一実施形態では、加熱（例えばジュール加熱）によって変化させることのできる（アモルファス）短距離秩序内の結合比率を用いて、各メモリセル内に所望の情報を記憶させることができる。短距離秩序内の結合比率、例えばｓｐ２混成クラスターとｓｐ３混成クラスターとの比率、あるいはｓｐ２混成クラスターとｓｐ２／ｓｐ３混成混合クラスターとの比率を変化させることによって、不揮発的でありながら可逆的に上記構造の導電率を変化させることができる。
【００９５】
例えば、ＮＧＤＣを用いることによって、ＮＧＤＣに十分かつ適切な電圧が印加されたときのサーミスタ効果（上記した式(1））および急峻な抵抗／温度特性によって、負性微分抵抗を有する領域が形成され、電流電圧特性を双安定的に切り替えることができる。「オン」状態では、短距離秩序内においてｓｐ２過剰結合構造が支配的であり、「オフ」状態では、ｓｐ３結合またはｓｐ２／ｓｐ３混合クラスター結合に対してｓｐ２結合の量が減少される。上述のように、「オフ」状態に切り替えるために用いられる短く且つ高い電流パルスと、「オン」状態に切り替えるために用いられる長く且つ低い電流パルスとを用いた単極性の切り替えを用いることができ、あるいは、両極性の切り替えを用いることもできる。
【００９６】
非グラファイト系不規則炭素層（ＮＧＤＣ）とグラファイトとが交互になった上記層構造、一般的には、上記炭素記憶材料においてｓｐ２混成クラスターとｓｐ３混成クラスターとの比率の可逆的かつ不揮発的な変化、あるいはｓｐ２混成クラスターとｓｐ２／ｓｐ３混成混合クラスターとの比率の変化を可能にする構成を用いることによって、本発明の典型的な一実施形態に従って、例えば材料系において（複数の）ＮＧＤＣ層を用いることによって、電気抵抗（あるいは導電率）および温度依存性を幅広く変化させることができるという利点がある。
【００９７】
この点において着目すべきは、化学組成を変更または変化させることなく、ｓｐ２結合とｓｐ３結合との比率を原子寸法において設定することのみによって、不規則非グラファイト系ネットワークにおける電気抵抗（あるいは導電率）を変化させることができるという点である。
【００９８】
本発明の典型的な一実施形態では、短距離秩序における変化は、例えばＮＧＤＣとグラファイトとが交互になった層構造においては、メモリセルのプログラムに要するエネルギーを保持するため、言い換えると、メモリセルのプログラムに要するスイッチオン電流およびスイッチオフ電流を可能な限り小さくするために、可能な限り少ない量で生じる。
【００９９】
本発明の典型的な一実施形態では、ＮＧＤＣとグラファイトとが交互になった上記層構造は、グラファイトまたはフラーレン層電極によるサンドイッチ形状に囲まれている。これによって、金属または誘電体などの近隣材料と相互に影響し合う（例えば、酸素またはカルコゲナイド材料の吸収）ことのない、安定的な情報記憶層システムが得られる。
【０１００】
本発明の典型的な実施形態は、メモリ素子内におけるプログラミングサイクル数を制限する概ね破壊的な化学変換を引き起こす導電性のフィラメントスポット（filament spots）が発生しないという別の利点を有している。
【０１０１】
本発明の典型的な一実施形態では、その化学組成または結晶構造を実質的に変化させることなく、ＮＧＤＣとグラファイトとが交互になった層構造（例えばナノチューブ構造）内におけるアモルファス原子の短距離秩序を微細なフィラメント内において変化させることによってのみ導電率（あるいは電気抵抗）の遷移（または変化）が生じる、ＮＧＤＣとグラファイトとが交互になった層構造（またはナノチューブ構造）が、（例えば金属カルコゲナイド記憶層の代わりに）備えられる。アモルファスすなわち不規則な炭素層内において、導電率ひいては最適なオフ抵抗Ｒｏｆｆおよび活性化エネルギー（下記の式(2)）を幅広く最適化することができる。これは、その他大部分の材料系では、化学組成を実質的に変化させることなしには達成不可能である。
【０１０２】
【数２】
2008118108.tif 000005
【０１０３】
本発明の典型的な一実施形態では、ＮＧＤＣとグラファイトとが交互になった層構造によって、実際のフィラメント量が減少する。これによって、スイッチオンおよびスイッチオフエネルギーが低減され、またＮＧＤＣとグラファイトとが交互になった層構造内における両層内の化学組成が原理的には同一となる。
【０１０４】
従って、特に高い消去電流パルスが流されている間に、低オームの（グラファイト状）コンタクト材料が、フィラメントの局在（filament localization）において、限定的な量ほどＮＧＤＣ材料内に拡散する必要がある場合は、原理的に、ＮＧＤＣ層内のチャネル内（すなわちフィラメント内）における化学組成は変化されない。
【０１０５】
図９Ａは、第１の図９００を示している。第１の図９００は、第１の特性曲線９０１によって、ダイヤモンド状炭素の電気抵抗ρ（Ωｃｍ）の温度依存性を示している。
【０１０６】
さらに図９Ｂは、第２の図９１０を示している。第２の図９１０は、第１の特性曲線９０１によって、ダイヤモンド状炭素の電気抵抗ρ（Ωｃｍ）の温度依存性を示し、第２の特性曲線９１１によって、ＮＧＤＣ材料の電気抵抗ρ（Ωｃｍ）の温度依存性を示している。図９Ｂに見られるように、ＮＧＤＣ材料の電気抵抗は、ダイヤモンド状炭素の電気抵抗と比較して、様々な方法によって変化させることができる。
【０１０７】
図１０は、本発明の別の実施形態による情報記憶素子１０００の断面を示している。
【０１０８】
上記情報記憶素子１０００は、シリコン基板１００１（本発明の別の一実施形態では二酸化ケイ素基板）と、例えばビット線に接続されているか、あるいはビット線からなる各第１の電極１００２とを有している。第１の電極１００２は、ダマシン技術を用いて基板１００１上に堆積された金属間誘電体１００３内に形成される。第１の電極１００２上およびその上方には、（例えば二酸化ケイ素または窒化ケイ素からなる）別の金属間誘電体１００３が備えられる。別の金属間誘電体１００３内にある第１の電極１００２の隣およびその上方には、（例えばワード線に接続されているか、あるいはワード線からなる）各第２の電極１００４が側方方向に形成される。次に、別の金属間誘電体１００３内に、（例えば等方性）エッチングによってホールが形成される。これによって、第１の電極１００２の上面の少なくとも一部と、第２の電極１００４の底面の少なくとも一部が露出される。最後に、１つまたは複数のカーボンナノチューブ（（複数の）単一壁カーボンナノチューブまたは（複数の）多壁カーボンナノチューブ）が成長される。このとき、１つまたは複数のカーボンナノチューブが、第１の電極１００２の上面および第２の電極１００４の底面を接続するように、成長される。ナノチューブ１００５における２つの導電状態は、各加熱または冷却によって不揮発的に短距離秩序を変化させることによって切り替えることができる。
【０１０９】
図１１は、本発明の別の実施形態による情報記憶素子１１００の断面を示している。
【０１１０】
上記情報記憶素子１１００は、シリコン基板１１０１（本発明の別の一実施形態では二酸化ケイ素基板）と、（例えば窒化ケイ素または二酸化ケイ素からなる）絶縁層１１０２とを有している。上記情報記憶素子１１００を形成するために、基板１１０１の上面まで、絶縁層１１０２内にエッチングによって各ホールが形成される。次の工程では、絶縁層１１０２の上面、およびホール（言い換えるとトレンチ）の側壁および底部に、金属層がコンフォーマルに堆積される。以下の工程では、（例えば反応性イオンエッチング（ＲＩＥ）を用いて、）異方性スペーサエッチングが行われる。これによって上記トレンチの底部の一部が露出され、第１の電極１１０３（例えばビット線）、および第２の電極１１０４（例えばワード線）が形成される。次に、ＮＧＤＣとグラファイトとが交互になった層構造１１０５（あるいは、１つまたは複数のカーボンナノチューブ（（複数の）単一壁カーボンナノチューブあるいは（複数の）多壁カーボンナノチューブ）を含有したナノチューブ構造）が、例えば上述のＰＥＣＶＤ／ＡＬＤ法を用いて、上記トレンチの底部上に堆積される。ＮＧＤＣとグラファイトとが交互になった層構造１１０５（あるいはナノチューブ構造）の２つの導電状態は、各加熱または冷却によって不揮発的に短距離秩序を変化させることによって切り替えることができる。この構造が水平構造であることは明らかである。
【０１１１】
図１２は、本発明の別の実施形態による情報記憶素子１２００の断面を示している。
【０１１２】
上記情報記憶素子１２００は、図１１に示されている上記情報記憶素子１１００と同様であるが、ＮＧＤＣとグラファイトとが交互になった層構造１２０１がトレンチ全体を充填しているという点において異なっている。
【０１１３】
また、上述の構造を９０度回転させて、本発明の典型的な各実施形態において垂直構造および平面構造を備えることも可能である。
【０１１４】
上述の説明は、例証および説明する目的のためになされたものであり、包括的、あるいは開示されている本発明の形態のみに制限されると考えられるものではない。また、開示されている教示内容に鑑みて、多くの変更および変形を加えることができることは明らかである。上述の実施形態は、本発明の原理およびその実用的な用途を最適に説明し、これによって当業者が、様々な実施形態において、想定される特定の用途に適合するように様々な変形を加えながら本発明を実施できるように選択されたものである。本発明の範囲は、特許請求の範囲によって決定される。
【図面の簡単な説明】
【０１１５】
【図１】本発明の一実施形態による情報記憶装置を示す図である。
【図２】本発明の一実施形態による、図１に示された情報記憶装置のメモリ行列を示す図である。
【図３】本発明の一実施形態による１-ダイオード-１-抵抗メモリ素子の回路図である。
【図４】本発明の一実施形態による情報記憶素子の断面図である。
【図５】本発明の別の実施形態による情報記憶素子の断面図である。
【図６】本発明のさらに別の実施形態による情報記憶素子の断面図である。
【図７Ａ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図７Ｂ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図７Ｃ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図７Ｄ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図７Ｅ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図７Ｆ】その下部電極（下部コンタクト）製造時の異なる時点における、情報記憶素子の断面図である。
【図８】図８は、本発明のさらに別の実施形態による情報記憶素子の断面である。
【図９Ａ】本発明の一実施形態によるダイヤモンド状炭素材料の象徴的な抵抗／温度特性を示す図である。
【図９Ｂ】本発明の一実施形態による非グラファイト系不規則炭素材料の象徴的な抵抗／温度特性を示す図である。
【図１０】本発明のさらに別の実施形態による情報記憶素子の断面図である。
【図１１】本発明のさらに別の実施形態による情報記憶素子の断面図である。
【図１２】本発明のさらに別の実施形態による情報記憶素子の断面図である。
【図１】
2008118108.tif 000006
【図２】
2008118108.tif 000007
【図３】
2008118108.tif 000008
【図４】
2008118108.tif 000009
【図５】
2008118108.tif 000010
【図６】
2008118108.tif 000011
【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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