(57)【要約】【課題】シリサイド層への不純物拡散を抑制し、シリコン層中に不純物を十分行き渡ることのできる半導体装置、及びその製造方法を提供する。【解決手段】半導体基板上に、ゲート酸化膜を介して形成されたゲート電極を備える半導体装置において、前記ゲート電極は、前記ゲート酸化膜に接して形成されたシリコン層と、前記シリコン層上に積層された金属を含有する金属含有層と、を有し、前記シリコン層は、前記ゲート酸化膜側に設けられ、第１導電型の不純物がドープされている第１シリコン層と、前記第１シリコン層上に積層され、前記第１導電型の不純物がドープされていない第２シリコン層と、を有すること。【選択図】図１
2008182189.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、Ｎ型ゲート電極を有するＮチャネルトランジスタと、Ｐ型ゲート電極を有するＰチャネルトランジスタとの双方が形成された半導体装置であって、
前記Ｐ型ゲート電極は、
最下層に設けられ、Ｐ導電型の不純物がドープされている第１シリコン層と、
前記第１シリコン層上に積層された第２シリコン層と、
前記第２シリコン層上に積層された金属含有層とを有し、
前記Ｎ型ゲート電極は、
最下層に設けられ、Ｎ導電型の不純物がドープされている第３シリコン層と、
前記第３シリコン層上に積層された第４シリコン層と、
前記第４シリコン層上に積層された前記金属含有層とを有し、
前記第２シリコン層及び前記第４シリコン層の少なくとも一方は、それぞれの下地となる前記第１シリコン層または前記第３シリコン層にドープされた不純物と同じ導電型の不純物がドープされていない
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記金属含有層は、
金属シリサイド層と、
前記金属シリサイド層上に積層された金属窒化物層と、
前記金属窒化物層上に積層された金属層と、を含み、
前記金属シリサイド層は、構成粒子が不連続に形成されている
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
前記金属シリサイド層と前記金属窒化物層の間に、構成粒子が連続的に形成された第５のシリコン層を有する
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置であって、
前記金属は、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｍｏ、Ｔａからなる集合から選ばれる少なくとも一つの高融点金属である
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置であって、
前記第２シリコン層及び前記第４シリコン層の少なくとも一方には、それぞれの下地となる前記第１シリコン層または前記第３シリコン層にドープされた不純物とは逆の導電型の不純物がドープされている
半導体装置。
【請求項６】
半導体基板上に、ゲート酸化膜を介して形成されたゲート電極を備える半導体装置であって、
前記ゲート電極は、
前記ゲート酸化膜に接して形成されたシリコン層と、
前記シリコン層上に積層され、金属を含有する金属含有層と、
を有し、
前記シリコン層は、
前記ゲート酸化膜側に設けられ、第１導電型の不純物がドープされている第１シリコン層と、
前記第１シリコン層上に積層され、前記第１導電型の不純物がドープされていない第２シリコン層と、を有している
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
前記金属含有層は、
前記第２シリコン層上に積層された金属シリサイド層と、
前記金属シリサイド層上に積層された金属窒化物層と、
前記金属窒化物層上に積層された金属層と、を含む
半導体装置。
【請求項８】
請求項６又は７に記載された半導体装置であって、
前記金属は、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｍｏ、Ｔａからなる集合から選ばれる少なくとも一つの高融点金属である
半導体装置。
【請求項９】
請求項８に記載された半導体装置であって、
前記金属は、Ｗである
半導体装置。
【請求項１０】
請求項６乃至９のいずれかに記載された半導体装置であって、
前記第２シリコン層には、前記第１導電型とは逆の第２導電型の不純物がドープされている
半導体装置。
【請求項１１】
請求項６乃至１０のいずれかに記載された半導体装置であって、
前記第１導電型は、Ｐ導電型であり、
前記第１シリコン層には、ボロン（Ｂ）がドープされている
半導体装置。
【請求項１２】
半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲート電極を形成するゲート電極形成工程と、
を具備し、
前記ゲート電極形成工程は、
前記ゲート酸化膜上に、第１シリコン層を積層する第１シリコン層形成工程と、
前記第１シリコン層に不純物を注入する不純物注入工程と、
前記第１シリコン層上に、第２シリコン層を積層する第２シリコン層形成工程と、
前記シリコン層上に、金属を含有する金属含有層を積層する金属含有層形成工程と、
前記シリコン層及び前記金属含有層を含む積層体を、少なくともＰチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域とが分割されるようにパターニングするパターニング工程と、を有し、
前記不純物注入工程において、前記Ｐチャネルトランジスタ形成領域にはＰ導電型の不純物を、前記Ｎチャネルトランジスタ形成領域にはＮ導電型の不純物を、それぞれ注入し、
前記第２シリコン層形成工程において、少なくとも、下地の第１シリコン層と同じ導電型の不純物を注入しない
半導体装置の製造方法。
【請求項１３】
請求項１２に記載された半導体装置の製造方法であって、
前記金属含有層形成工程は、前記第２シリコン層上に金属シリサイド層を形成する金属シリサイド層形成工程、を有する
半導体装置の製造方法。
【請求項１４】
請求項１３に記載された半導体装置の製造方法であって、
前記金属シリサイド層形成工程において、前記金属シリサイド層を不連続に形成する
半導体装置の製造方法。
【請求項１５】
請求項１３又は１４に記載された半導体装置の製造方法であって、
前記金属含有層形成工程は、更に、
前記金属シリサイド層上に、金属窒化物層を形成する金属窒化物形成工程と、
前記金属窒化物層上に、金属層を形成する工程と、を有する
半導体装置の製造方法。
【請求項１６】
請求項１５に記載された半導体装置の製造方法であって、
更に、前記金属シリサイド層の形成工程と前記金属窒化物層の形成工程の間に、構成粒子が連続的に形成された第３シリコン層を形成する工程を有する、
半導体装置の製造方法。
【請求項１７】
請求項１２乃至１６のいずれかに記載された半導体装置の製造方法であって、
前記金属は、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｍｏ、Ｔａからなる集合から選ばれる少なくとも一つの高融点金属である
半導体装置の製造方法。
【請求項１８】
請求項１７に記載された半導体装置の製造方法であって、
前記金属は、Ｗである
半導体装置の製造方法。
【請求項１９】
請求項１２乃至１８のいずれかに記載された半導体装置の製造方法であって、
前記第２シリコン層形成工程において、下地の第１シリコン層と逆の導電型の不純物を注入する
半導体装置の製造方法。
【請求項２０】
半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に、ゲート電極を形成するゲート電極形成工程と、
を具備する半導体装置の製造方法であって、
前記ゲート電極形成工程は、
前記半導体基板上に、前記ゲート酸化膜を介して、第１シリコン層を形成する工程と、
前記第１シリコン層に、第１導電型の不純物を注入する工程と、
前記第１シリコン層上に、前記第１シリコン層に接する様に、少なくとも前記第１導電型の不純物がドープされていない第２シリコン層を形成する第２シリコン層形成工程と、
前記第２シリコン層上に、金属を含有する金属含有層を積層する金属含有層積層工程と、
を具備する
半導体装置の製造方法。
【請求項２１】
請求項２０に記載された半導体装置の製造方法であって、
前記金属含有層積層工程は、
前記第２シリコン層上に、金属シリサイド層を形成する金属シリサイド層形成工程と、
前記金属シリサイド層上に、金属窒化物層を形成する金属窒化物形成工程と、
前記金属窒化物層上に、金属層を形成する工程と、を有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においては、デバイスの動作速度を向上させるために、ポリメタルゲート構造が多く採用されている。
【０００３】
ポリメタルゲート構造は、ポリシリコン層上に金属層を積層させたゲート電極構造であり、従来から用いられているポリサイドゲート構造よりもワード線（シート）抵抗を低くすることができる。しかしながら、ポリシリコン層上に金属層（例えばタングステン（Ｗ））を直接形成すると、後の高温熱処理においてポリシリコン層と金属層とが反応して、ポリシリコン層と金属層との間に金属シリサイド層（例えばタングステンシリサイド（ＷＳｉ）層）が形成される。金属シリサイド層は、電気抵抗が比較的高いため、デバイスを高速動作させる上で妨げとなる。
【０００４】
この対策として、特許文献１には、シリコン層を形成した後に、シリコン層上に金属窒化物を堆積させ、この金属窒化物を熱処理して金属窒化物層をシリコン層と反応させ、熱的に安定な障壁体層を形成し、その障壁体層上に金属層を形成することが記載されている。
【０００５】
しかし、ポリシリコン層上に直接金属窒化層を形成すると、後の熱処理において、ポリシリコン層と金属窒化層とが反応し、金属シリサイド窒化層が形成されてしまうこととなる。金属シリサイド窒化層は、組成もしくは積層膜の構成によっては高抵抗になることがあり、その膜厚が厚くなると、低抵抗化は望めない。
【０００６】
従って、ポリメタルゲート構造の半導体装置において、ゲート電極を低抵抗にすることのできる技術の提供が望まれている。
【０００７】
上記と関連して、本発明者は、特許文献２に記載の手法を提案している。特許文献２には、不純物ドープ多結晶シリコン層、第１の高融点金属のシリサイド層、第１の高融点金属のナイトライド層、及び第２の高融点金属層を順次に積層する工程と、積層された層を一体的に熱処理する工程と、を有するゲート電極の形成方法が記載されている。このことの効果として、第１の高融点金属のシリサイド層の存在により、第１の高融点金属層／不純物ドープ多結晶シリコン層間の反応が防止され、従来よりもシリサイド層を薄くできる事が記載されている。
【０００８】
また、本発明者は、デュアルゲート構造の半導体装置に対して適用できる技術として、特許文献３に記載された技術を提案している。この特許文献３には、Ｐチャネル領域のゲート電極のシリサイド層を不連続シリサイド層として形成することが記載されている。デュアルゲート構造は、Ｎチャネル領域とＰチャネル領域とを隣接させて形成した構造である。デュアルゲート構造の場合、ゲート電極をパターニングする前の段階では、Ｎチャネル領域のポリシリコン層とＰチャネル領域のポリシリコン層とが連続した状態になっている。この場合、Ｎチャネル領域とＰチャネル領域のポリシリコン層間において、不純物が相互拡散することがある。特許文献３には、不純物の相互拡散は、シリサイド層を介してのものであり、シリサイド層を不連続シリサイド層とすることにより、不純物がシリサイド層を介して相互拡散することが防止できる、と記載されている。
【０００９】
【特許文献１】特開平１１−２３３４５１号公報
【特許文献２】特開２００３−１６３３４８号公報
【特許文献３】特開２００５−１１６６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、シリコン層中の不純物拡散抑制に対する要求は、半導体装置の微細化によるシリコン層の薄膜化などに伴ない、より厳しいものとなっている。シリコン層を薄膜化すると、シリコン層への不純物（例えばボロン）注入が難しくなる。これは、不純物注入時に、不純物がゲート酸化膜を突抜けて基板方向へ注入されてしまいやすくなるからである。不純物が基板方向へ突抜けてしまわない様にするため、不純物注入時の注入エネルギーを低下させる必要がある。しかしながら、不純物の注入エネルギーを低くすると、シリコン層表面付近の不純物濃度が高くなってしまう。シリコン層表面の不純物濃度が高いと、後の工程で熱処理を行ったときに、シリコンよりも拡散係数の大きな金属シリサイド層へ、不純物が吸収されてしまい易くなる。従って、シリコン層中ではゲート酸化膜付近まで、十分に不純物が行き渡りにくくなる。その結果、空乏化による半導体装置の劣化を引き起こす場合がある。このようなシリコン層の薄膜化などに伴なう半導体装置の劣化は、既述の特許文献の技術を用いても、完全に抑制することは困難であることが分かった。
【００１１】
従って、本発明の目的は、ゲート電極を高抵抗にすることなく、シリコン層中の不純物拡散を抑制し、シリコン層中に不純物を十分行き渡らせることのできる半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明にかかる半導体装置（１）は、半導体基板（２）上に、Ｎ型ゲート電極（１９Ｎ）を有するＮチャネルトランジスタと、Ｐ型ゲート電極（１９Ｐ）を有するＰチャネルトランジスタとの双方が形成された半導体装置である。Ｐ型ゲート電極（１９Ｐ）は、最下層に設けられ、Ｐ導電型の不純物がドープされている第１シリコン層（８Ｐ）と、第１シリコン層（８Ｐ）上に積層された第２シリコン層（９Ｐ）と、第２シリコン層（９Ｐ）上に積層された金属含有層とを有する。Ｎ型ゲート電極（１９Ｎ）は、最下層に設けられ、Ｎ導電型の不純物がドープされている第３シリコン層（８Ｎ）と、第３シリコン層（８Ｎ）上に積層された第４シリコン層（９Ｎ）と、第４シリコン層（９Ｎ）上に積層された金属含有層とを有する。第２シリコン層（９Ｐ）及び第４シリコン層（９Ｎ）の少なくとも一方は、それぞれの下地となる第１シリコン層（８Ｐ）または第３シリコン層（８Ｎ）にドープされた不純物と同じ導電型の不純物はドープされていない。
【００１４】
このような構成によれば、金属含有層層の下層は第２シリコン層（９Ｐ）及び第４シリコン層（９Ｎ）となっている。第２シリコン層（９Ｐ）及び第４シリコン層（９Ｎ）に、それぞれの下地となる第１シリコン層（８Ｐ）又は第３シリコン層（８Ｎ）にドープされた不純物と同じ導電型の不純物がドープされていないことにより、第１シリコン（８Ｐ）層又は第３シリコン層（８Ｎ）から不純物が金属含有層側へ吸い上げられてしまうことがない。従って、第１シリコン層（８Ｐ）全体または第３シリコン層（８Ｎ）全体に、十分な量の不純物を行き渡らせることができる。
【００１５】
この半導体装置（１）において、その金属含有層は、金属シリサイド層（１０）と、その金属シリサイド層（１０）上に積層された金属窒化物層（１１）と、その金属窒化物層（１１）上に積層された金属層（１２）と、を含み、その金属シリサイド層（１０）は、構成粒子が不連続に形成されていることが好ましい。
【００１６】
この半導体装置（１）において、金属シリサイド層（１０）と金属窒化物層（１１）の間には、構成粒子が連続的に形成された第５のシリコン層を有することが好ましい。
【００１７】
上記の半導体装置（１）において、その金属は、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｍｏ、Ｔａからなる集合から選ばれる少なくとも一つの高融点金属であることが好ましく、より好ましくはＷである。
【００１８】
上記の半導体装置（１）において、第２シリコン層（９Ｐ）及び第４シリコン層（９Ｎ）の少なくとも一方には、それぞれの下地となる第１シリコン層（８Ｐ）または第３シリコン層（８Ｎ）にドープされた不純物とは逆の導電型の不純物がドープされていることが好ましい。これにより、下地である第１シリコン層（８Ｐ）又は第３シリコン層（８Ｎ）にドープされた不純物が、第２シリコン層（９Ｐ）または第４シリコン層（９Ｎ）にドープされた不純物と干渉して、第１シリコン層（８Ｐ）又は第３シリコン層（８Ｎ）にドープされた不純物が金属含有層側へ移動することを抑制できる。従って、第１シリコン層（８Ｐ）または第３シリコン層（８Ｎ）全体に、より十分な量の不純物を行き渡らせることができる。
【００１９】
本発明にかかる半導体装置（１）の他の形態は、半導体基板（２）上に、ゲート酸化膜（７）を介して形成されたゲート電極（１９）を備える半導体装置である。ゲート電極（１９）は、ゲート酸化膜（７）に接して形成されたシリコン層（８、９）と、シリコン層（８、９）上に積層された金属を含有する金属含有層（１０、１１、１２）と、を有する。シリコン層（８，９）は、ゲート酸化膜（７）側に設けられ、第１導電型の不純物がドープされている第１シリコン層（８）と、第１シリコン層（８）上に積層され、第１導電型の不純物がドープされていない第２シリコン層（９）と、を有している。
【００２０】
上述のような構成としても、金属含有層層（１０〜１２）の下層は第２シリコン層（９）となっている。第２シリコン層（９）に、第１導電型の不純物がドープされていないことにより、シリコン層（８、９）から第１導電型の不純物が金属含有層（１０〜１２）側へ吸い上げられてしまうことがない。従って、第１シリコン層（８）全体に、十分な量の不純物を行き渡らせることができる。
【００２１】
また、この半導体装置（１）は、金属含有層（１０〜１２）は、第２シリコン層（９）上に積層された金属シリサイド層（１０）と、金属シリサイド層（１０）上に積層された金属窒化物層（１１）と、金属窒化物層（１１）上に積層された金属層（１２）と、を含むことが好ましい。
【００２２】
さらに、第２シリコン層（９）には、その第１導電型とは逆の第２導電型の不純物がドープされていることが好ましい。このような構成にすれば、第１シリコン層（９）にドープされた第１導電型の不純物が、第２シリコン層（９）にドープされた第２導電型の不純物と干渉し、第１シリコン層（８）の不純物が上方（金属含有層側）へ拡散することを抑制できる。
【００２３】
また、その第１導電型は、Ｐ導電型であり、第１シリコン層（８）には、ボロン（Ｂ）がドープされていることが好ましい。
【００２４】
本発明にかかる半導体装置の製造方法は、半導体基板（１）上にゲート酸化膜を形成する工程と、ゲート酸化膜（７）上に、ゲート電極（１９Ｐ、１９Ｎ）を形成するゲート電極形成工程（ステップＳ２０〜９０）と、を具備する。ゲート電極形成工程（Ｓ２０〜９０）は、ゲート酸化膜（７）上に、第１シリコン層（８）を積層する第１シリコン層形成工程（Ｓ２０）と、第１シリコン層（８）に不純物を注入する不純物注入工程（Ｓ３０）と、第１シリコン層（８）上に、第２シリコン層（９）を積層する第２シリコン層形成工程（Ｓ４０）と、第２シリコン層（９）上に、金属を含有する金属含有層（１０〜１２）を積層する金属含有層形成工程（Ｓ５０〜６０）と、第１シリコン層（８）、第２シリコン層（９）、及び金属含有層（１０〜１２）を含む積層体を、少なくともＰチャネルトランジスタ形成領域（領域Ｐ）とＮチャネルトランジスタ形成領域（領域Ｎ）とが分割されるようにパターニングするパターニング工程（Ｓ８０）と、を有する。不純物注入工程（Ｓ３０）において、Ｐチャネルトランジスタ形成領域（領域Ｐ）にはＰ導電型の不純物を、Ｎチャネルトランジスタ形成領域（領域Ｎ）にはＮ導電型の不純物を、それぞれ注入する。第２シリコン層（９）には、少なくとも、下地の第１シリコン層と同じ導電型の不純物を注入しない。
【００２５】
この半導体装置の製造方法において、金属含有層形成工程（Ｓ５０〜６０）は、第２シリコン層（９）上に金属シリサイド層（１０）を形成する金属シリサイド層形成工程（Ｓ５０）、を有することが好ましい。
【００２６】
また、この金属シリサイド形成工程（Ｓ５０）において、金属シリサイド層（１０）を不連続に形成することが好ましい。
【００２７】
更に、金属含有層形成工程（Ｓ５０〜６０）は、金属シリサイド層（１０）上に、金属窒化物層（１１）を形成する金属窒化物層形成工程（Ｓ６０）と、金属窒化物層（１１）上に、金属層（１２）を形成する金属層形成工程（Ｓ６０）と、を有することが好ましい。
【００２８】
更に、この半導体装置の製造方法は、金属シリサイド層の形成工程と金属窒化物層の形成工程の間に、構成粒子が連続的に形成された第３シリコン層を形成する工程を有することが好ましい。
【００２９】
また、この半導体装置の製造方法において、その金属は、Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｍｏ、Ｔａからなる集合から選ばれる少なくとも一つの高融点金属であることが好ましく、より好ましくはＷである。
【００３０】
また、第２シリコン層形成工程（Ｓ４０）において、下地の第１シリコン層（８）とは逆の導電型を有する不純物を注入することが好ましい。
【００３１】
本発明にかかる半導体装置の製造方法の他の形態は、半導体基板（２）上にゲート酸化膜（７）を形成する工程と、ゲート酸化膜（７）上に、ゲート電極（１９）を形成するゲート電極形成工程（ステップＳ２０〜９０）と、を具備する半導体装置の製造方法である。ゲート電極形成工程（ステップＳ２０〜９０）は、半導体基板（２）上に、ゲート酸化膜（７）を介して、第１シリコン層（８）を形成する工程（ステップＳ２０）と、第１シリコン層（８）に、第１導電型の不純物を注入する工程（ステップＳ３０）と、第１シリコン層（８）上に、第１シリコン層（８）に接する様に、少なくとも第１導電型の不純物がドープされていない第２シリコン層（９）を形成する第２シリコン層形成工程（ステップＳ４０）と、第２シリコン層（９）上に、金属を含有する金属含有層（１０〜１２）を積層する金属含有層積層工程（ステップＳ５０〜６０）と、を具備する。
【００３２】
この半導体装置の製造方法において、金属含有層積層工程（Ｓ５０〜６０）は、第２シリコン層（９）上に、金属シリサイド層（１０）を形成する金属シリサイド層形成工程（Ｓ５０）と、金属シリサイド層（１０）上に、金属窒化物層（１１）を形成する金属窒化物形成工程（ステップＳ６０）と、金属窒化物層（１１）上に、金属層（１２）を形成する工程（ステップＳ６０）と、を有することが好ましい。
【発明の効果】
【００３３】
本発明に依れば、ゲート電極を低抵抗化するとともに、シリサイド層への不純物拡散を
抑制し、シリコン層中に不純物を十分行き渡らせることのできる半導体装置、及びその製
造方法が提供される。
【発明を実施するための最良の形態】
【００３４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。図１は、本実施形態に係る半導体装置の製造方法によって製造される半導体装置１の断面構造を示した概略断面図である。図１に示されるように、半導体装置１は、半導体基板２上に、トランジスタ構造が形成されたものである。本実施形態では、半導体基板２上に、ＮチャネルトランジスタとＰチャネルトランジスタとの双方が設けられた、デュアルゲート構造を有する半導体装置１について説明する。
【００３５】
図１に示されるように、半導体基板２の表面には、素子分離絶縁膜５が埋めこまれている。この素子分離絶縁膜５により、素子分離絶縁膜５によってＮチャネルトランジスタ形成領域（以下、領域Ｎと記載する）とＰチャネルトランジスタ形成領域（以下、領域Ｐと記載する）が区分されている。
【００３６】
半導体基板２上には、厚さ約４ｎｍのゲート酸化膜７が設けられており、このゲート酸化膜７を介してそれぞれの領域（領域Ｐと領域Ｎ）にゲート電極１９が設けられている。尚、以下の説明において、必要に応じて、領域Ｐに設けられたゲート電極１９をＰ型ゲート電極１９Ｐ、領域Ｎに設けられたゲート電極１９をＮ型ゲート電極１９Ｎとして、区別して示すことがある。また、特に区別する必要のない場合は、ＰやＮを付さずに示すこともある。
【００３７】
領域Ｎにおける半導体基板２の表面近傍には、Ｐ型半導体層であるＰウエル層３と、ゲート電極１９Ｎに対応するソース・ドレイン領域６Ｎとが形成されている。また、領域Ｐにおける半導体基板２の表面近傍には、Ｎ型半導体層であるＮウエル層４と、ゲート電極１９Ｐに対応するソース・ドレイン領域６Ｐとが形成されている。尚、Ｐウエル層３にはボロンがドープされ、Ｎウエル層４にはリンがドープされている。
【００３８】
続いて、各ゲート電極１９の構造について説明する。各ゲート電極１９は、ゲート酸化膜７側から、シリコン層と金属含有層とが積層した構成となっている。シリコン層は、第１シリコン層８と、第２シリコン層９とがこの順に積層した構造を有している。このシリコン層の側部には、側面酸化膜１５が形成されている。また、金属含有層は、タングステンシリサイド層１０、窒化タングステン層１１、タングステン層１２がこの順に積層した構造を有している。金属含有層の上には、窒化膜１３が積層されている。
【００３９】
尚、以下の説明において、必要に応じ、Ｐ型ゲート電極１９Ｐにおける構成とＮ型ゲート電極１９Ｎにおける構成とを区別するため、符号の後にＮ、Ｐを付して示す場合がある。すなわち、第１シリコン層８Ｐは、ゲート電極１９Ｐに設けられた第１シリコン層８を示し、第１シリコン層８Ｎは、ゲート電極１９Ｎに設けられた第１シリコン層を示す。
【００４０】
第１シリコン層８は、ポリシリコンから形成されている。第１シリコン層８Ｎには、Ｎ型の不純物（例示；リン）がドープされている。一方、第１シリコン層８Ｐには、Ｐ型の不純物（例示；ボロン）がドープされている。各第１シリコン層８の厚みは、例えば、５０ｎｍである。
【００４１】
第２シリコン層９は、ポリシリコンであり、後述するように、第１シリコン層８に含まれる不純物が上方へ拡散することを防止する目的で設けられている。第２シリコン層９の厚みは、例えば１０ｎｍ程度である。第２シリコン層９の厚みの好ましい範囲は、５ｎｍ〜２０ｎｍである。５ｎｍより薄くなると、不純物拡散を防止する効果が得られ難くなり、２０ｎｍより厚くすると、空乏化によりトランジスタ特性が悪化し易くなる。
【００４２】
この第２シリコン層９には、少なくとも、下地となる第１シリコン層８と同じ導電型の不純物はドープされていない。すなわち、第２シリコン層９ＰにはＰ型の不純物はドープされておらず、第２シリコン層９ＮにはＮ型の不純物はドープされていない。具体的には、ノンドープの層であるか、又は、下地の第１シリコン層８とは逆の導電型の不純物が少量ドープされた層となっている。尚、第１シリコン層８とは逆導電型の不純物として、第２シリコン層９Ｐにリン（Ｐ）をドープする場合、その濃度は、１Ｅ１９〜１Ｅ２０（ａｔ／ｃｍ３）にする事が好ましい。１Ｅ１９より低い濃度の場合、不純物拡散防止効果を得にくくなり、１Ｅ２０より高い濃度の場合は、第１シリコン層８にボロン（Ｂ）をドープしても導電型をＰ型にする事ができなくなる事がある。
【００４３】
タングステンシリサイド層１０は、第２シリコン層９上に形成されている。タングステンシリサイド層１０は、第２シリコン層９上を完全に被覆する様に連続して形成されているのではなく、多数の粒子状のタングステンシリサイドが、互いに間隔を空けて配置された構造となっている。すなわち、タングステンシリサイド層１０は、不連続に形成されている。タングステンシリサイド粒子の隙間部分には、第２シリコン層９が埋めこまれている。タングステンシリサイド層１０の厚みは、３〜１０ｎｍが好ましく、より好ましくは５〜７ｎｍである。タングステンシリサイド層１０が３ｎｍより薄いと、界面での接触抵抗（界面抵抗）が高くなることがある。また、１０ｎｍより厚いと、シリコン層中のドーパントがタングステンシリサイド層１０に吸収され、シリコンの空乏化によりトランジスタ特性が劣化したり、領域Ｎと領域Ｐ間でタングステンシリサイド層１０を介してドーパントが移動してしまう相互拡散が起こり易くなる。
【００４４】
窒化タングステン層１１は、タングステンシリサイド層１０上に形成されている。尚、タングステンシリサイド粒子が配置されていない部分では、第２シリコン層９と窒化タングステン層１１とが接している。この窒化タングステン層１１の厚みは、例えば、約１０ｎｍである。
【００４５】
タングステン層１２は、窒化タングステン層１１上に形成されている。タングステン層１２の厚みは、例えば、約８０ｎｍである。
【００４６】
窒化膜１３は、ゲート電極１９をパターニングする際のマスクとして用いられるシリコン窒化膜である。この窒化膜１３の厚みは、例えば、約２００ｎｍである。
【００４７】
側面酸化膜１５は、ゲート電極１９をパターニングする際に発生するゲート電極１９端部のダメージを回復させるために形成されるものである。
【００４８】
続いて、上述のような構成を有する半導体装置の製造方法について説明する。図２は、半導体装置の製造方法のフローチャートを示し、図３Ａ〜３Ｉは製造過程における工程断面図を示している。本実施形態に係る半導体装置は、図２に示されるステップＳ１０〜Ｓ１００の工程を経て製造される。各工程における動作の詳細について、以下に説明する。
【００４９】
ステップＳ１０；素子分離絶縁膜、Ｐウエル層、Ｎウエル層
まず、図３Ａに示すように、半導体基板２の所定の領域に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、素子分離絶縁膜５を形成する。これにより、領域Ｎと領域Ｐとが区分けされる。次に、領域ＮにＰ型不純物としてボロン（Ｂ）をドープしてＰウェル層３を形成する。同様に、領域ＰにＮ型不純物としてリン（Ｐ）をドープしてＮウェル層４を形成する。
【００５０】
ステップＳ２０；第１シリコン層の形成
次に、図３Ｂに示すように、半導体基板２の表面を熱酸化することにより、厚さ約４ｎｍのゲート酸化膜７を形成する。さらに、ゲート酸化膜７上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、第１シリコン層８を、厚さ約５０ｎｍとなるように形成する。この時形成される第１シリコン層８は、アモルファスであり、ノンドープである。
【００５１】
ステップＳ３０；不純物注入
次に、図３Ｃに示すように、領域Ｐをレジストマスク１７で覆い、領域Ｎのシリコン層に、約５ｋｅＶの加速エネルギー、約５Ｅ１５／ｃｍ２のドーズ量でＮ型不純物としてリン（Ｐ）をイオン注入する。これにより、領域Ｎの第１シリコン層８ＮがＮ導電型になる。
【００５２】
さらに、図３Ｄに示すように、領域Ｐを覆うレジストマスク１７を除去した後、領域Ｎを覆うレジストマスク１７を形成し、領域Ｐの第１シリコン層８Ｐに、約３ｋｅＶの加速エネルギー、約１Ｅ１５〜５Ｅ１６／ｃｍ２、好ましくは約３Ｅ１５〜１Ｅ１６／ｃｍ２のドーズ量でＰ型不純物としてボロン（Ｂ）をイオン注入する。これにより、領域Ｐの第１シリコン層８ＰがＰ型導電型となる。
【００５３】
さらに、ＲＴＡ（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）法により、窒素雰囲気中で、９００℃、１０秒間の熱処理を行い、十分な深さまで注入したドーパントを拡散させる。
【００５４】
ステップＳ４０；第２シリコン層の形成
続いて、図３Ｅに示すように、フッ酸（ＨＦ）などにて、第１シリコン層８表面の自然酸化膜層を除去した後、ＣＶＤ法により、第２シリコン層９を厚さ約１０ｎｍ形成する。この時形成される第２シリコン層９の厚みは、既述の通り、５ｎｍ〜２０ｎｍであることが好ましい。５ｎｍより薄くなると、不純物拡散を防止する効果が得られ難くなり、２０ｎｍより厚くすると、空乏化によりトランジスタ特性が悪化し易くなる。尚、この第２シリコン層９はアモルファスであり、ノンドープである。
【００５５】
尚、ノンドープの第２シリコン層９を形成した後、この第２シリコン層９に、下地の第１シリコン層８の不純物とは逆の導電型の不純物を、少量注入してもよい。このように、第２シリコン層９に逆導電型の不純物を注入すると、第１シリコン層８と第２シリコン層９にドープされた不純物同士が干渉し合い、第１シリコン層８に含まれる不純物が第２シリコン層９側へ移動することを抑制できる。これにより、第１シリコン層８から、後工程にて形成されるタングステンシリサイド層１０へ不純物が吸収されてしまうことが抑制できる。このような効果は、特に、領域Ｐの第２シリコン層９Ｐに、少量のＮ型不純物（例示；リン）を注入した場合に顕著である。尚、既述のように、第１シリコン層８とは逆導電型の不純物として、第２シリコン層９Ｐにリン（Ｐ）をドープする場合、その濃度は、１Ｅ１９〜１Ｅ２０（ａｔ／ｃｍ３）にする事が好ましい。
【００５６】
ステップＳ５０；タングステンシリサイド層の形成
次に、フッ酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）の混合液を用いて、第２シリコン層９の表面に形成された自然酸化膜を除去する。そして、図３Ｆに示すように、第２シリコン層９層上に、タングステンシリサイド（ＷＳｉ２）層１０を形成する。
【００５７】
このとき、タングステンシリサイド層１０の下地は、第２シリコン層９であり、第１シリコン層８にドープされた不純物は存在しない。よって、第１シリコン層８にドープされた不純物が、タングステンシリサイド層１０側へ拡散することが抑制される。これにより、第１シリコン層８にドープされた不純物が、タングステンシリサイド層１０を介して、領域Ｎと領域Ｐ間で相互拡散することが抑制される。
【００５８】
タングステンシリサイド層１０は、不連続に形成することが好ましい。例えば、ＣＶＤ法により、反応室の圧力を約３０〜１００Ｐａ、半導体基板２の温度を約５５０℃とし、流量約２００ｓｃｃｍのジクロロシラン（ＳｉＨ２Ｃｌ２）と流量約５ｓｃｃｍの六フッ化タングステン（ＷＦ６）とをそれぞれ供給し、約１０秒間反応させることにより、不連続なタングステンシリサイド層１０を形成できる。このような条件下で形成されたタングステンシリサイド層１０は、多数の粒子状のタングステンシリサイドが、互いに間隔を空けて配置された不連続な層となる。尚、下地である第２シリコン層９をノンドープとした場合には、このような不連続なタングステンシリサイド層１０を形成し易くなる。従って、第２シリコン層９をノンドープにすれば、不連続なタングステンシリサイド層１０を形成する為の反応条件を、裕度を持って設定することができる。また、形成されるタングステンシリサイド層１０層の堆積膜厚が約３〜１０ｎｍ、好ましくは約５〜７ｎｍとなるように形成するのが好ましい。既述のように、３ｎｍより薄いと、界面での接触抵抗（界面抵抗）が高くなることがある。一方、１０ｎｍより厚いと、トランジスタ特性が劣化したり、タングステンシリサイド層１０を介したドーパントの相互拡散が起こり易くなる。
【００５９】
タングステンシリサイド層１０をこのように不連続に形成することで、領域Ｎと領域Ｐ間における不純物の相互拡散を、より効果的に抑制することができる。特に、領域Ｐにおけるタングステンシリサイド層１０を不連続にすると、第１シリコン層８に含まれるボロンの相互拡散を効果的に抑制することができる。
【００６０】
また、タングステンシリサイド層１０を形成した後、タングステンシリサイド層１０上に連続的なシリコン膜を形成させることが好ましい。このようなシリコン膜は、例えば、タングステンシリサイド層形成用に反応室に供給していたＷＦ６を停止し、ジクロロシランの流量を約３００ｓｃｃｍにし、アルゴン（Ａｒ）を約８００ｓｃｃｍの流量で供給する。そして、半導体基板２の温度を約５００℃、反応室の圧力を約５０〜３００Ｐａとして、約５〜１２０秒間、好ましくは４０〜１２０秒間、半導体基板２を処理する。このような処理により、タングステンシリサイド粒子間の隙間やタングステンシリサイド粒子の上に、ノンドープのシリコンが形成される。この時形成されるノンドープのシリコンは、タングステンシリサイド層１０とは違って、連続的である。
【００６１】
タングステンシリサイド層１０を不連続にすると、電極の抵抗が増大することがあるが、連続的なシリコンを形成させることによって、抵抗増大を抑制することができる。尚、ここで形成されたシリコンは、Ｓ４０の処理で形成された第２シリコン層９に繋がっており、実質的に第２シリコン層９の一部であるとみなすことができる。
【００６２】
尚、本処理において形成されるシリコン膜の膜厚は、薄くしすぎると、抵抗増大を抑制する効果が十分に得られなくなる。一方、厚くしすぎると、後工程でこの上に形成する窒化タングステン（ＷＮ）層１１及びタングステン（Ｗ）層１２とタングステンシリサイド層１０及びシリコン層との導電性が低くなり、ゲート電極１９の抵抗が高くなってしまう恐れがある。そのため、ここで形成されるシリコン膜の膜厚は、約０．３〜１．５ｎｍとするのが好ましい。シリコン膜の膜厚は、反応室の圧力、成膜（処理）時間及びジクロロシランの流量を適宜変更することにより所望の厚さとすることができる。
【００６３】
続いて、ＣＶＤ法で形成したことにより残留した塩素やフッ素等のガスを除去する、いわゆる脱ガス処理として、約８３０℃、Ｎ２雰囲気で約３０秒間の熱処理（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。この熱処理によって、同時に領域Ｎの第１シリコン層８Ｎに注入されたＮ型不純物、及び領域Ｐの第１シリコン層８Ｐに注入されたＰ型不純物が活性化される。また、アモルファスで形成された第１シリコン層８及び第２シリコン層９は、このときポリシリコン層に変換される。
【００６４】
ステップＳ６０；窒化タングステン層、タングステン層の形成
次に、図３Ｇに示すように、スパッタ法により、金属窒化層として厚さ約１０ｎｍの窒化タングステン（ＷＮ）層１１を形成する。続いて、スパッタ法により、窒化タングステン層１１上に、金属層として厚さ約８０ｎｍのタングステン（Ｗ）層１２を形成する。
【００６５】
ステップＳ７０；エッチングマスクの形成
次に、図３Ｈに示すように、ＣＶＤ法により、タングステン層１２上に厚さ約２００ｎｍのシリコン窒化膜を形成し、これをゲート電極形状にパターニングする。このシリコン窒化膜は、エッチングマスク１３となる。
【００６６】
ステップＳ８０；パターニング
続いて、図３Ｉに示すように、シリコン窒化膜１３をエッチングマスクとして、タングステン層１２、窒化タングステン層１１、タングステンシリサイド層１０、第１シリコン層８、及び第２シリコン層９からなる積層膜を、ドライエッチングによりパターニングする。これにより、領域ＮにＮ型のポリシリコン層を含むＮ型ゲート電極１９Ｎが、領域ＰにＰ型のポリシリコン層を含むＰ型ゲート電極１９Ｐが、それぞれ形成される。
【００６７】
ステップＳ９０；熱処理
次に、Ｓ８０のパターニング時にダメージを受けた各ゲート電極の端部を回復させるべく、熱処理を行う。この熱処理によって、各ゲート電極１９のポリシリコン層（第１、第２シリコン層）の側面に側面酸化膜１５が形成され、ダメージも回復される。
【００６８】
シリコン層の一部が、窒化タングステン層１１と接していた場合、このダメージ回復（側面酸化膜１５形成）のための熱処理によって、第２シリコン層９と窒化タングステン層１１とが反応し、タングステンシリサイド窒化層（ＷＳｉＮ層）が形成される可能性がある。しかしながら、本実施形態では、窒化タングステン層１１は、高濃度の不純物を含むポリシリコン層とではなく、ノンドープのシリコン膜（第２シリコン層９）と接しているため、ＷＳｉＮ層は形成されたとしても非常に薄い。従って、ゲート電極１９の電気抵抗が増大するのを抑制することができる。尚、ＷＳｉＮ層の形成を抑制できるのは、本実施形態で示した様に、窒化タングステン層１１と接するシリコン膜（第２シリコン層９）がノンドープであるために、熱処理を行っても両者の反応が進みにくいためと推測される。一方、従来例のように、窒化タングステン層が不純物を多量に含むシリコン層と接した状態で熱処理を行うと、シリコン層に含まれる不純物によって両者の反応が促進され、厚いＷＳｉＮ層が形成され易いと推測される。
【００６９】
ステップＳ１００；ソース・ドレイン領域の形成
次に、領域Ｐをレジストマスク（図示せず）で覆い、領域ＮにＮ型不純物（例えばヒ素（Ａｓ））を高濃度にイオン注入することにより、ソース・ドレイン領域６Ｎを形成する。続いて領域Ｐを覆うレジストマスクを除去した後、領域Ｎを覆うレジストマスク（図示せず）を形成し、領域ＰにＰ型不純物（例えばボロン（Ｂ））を高濃度にイオン注入することによりソース・ドレイン領域６Ｐを形成する。
【００７０】
以上の工程により、図１で示したような、領域ＮにＮ型ゲート電極１９Ｎを備えたＮチャネルトランジスタが、領域ＰにＰ型ゲート電極１９Ｐを備えたＰチャネルトランジスタが完成する。
【００７１】
本実施形態に係る半導体装置の製造方法を用いれば、第２シリコン層９がノンドープであるか、又は、下地の第１シリコン層８とは逆の導電型の不純物がドープされているので、第１シリコン層８にドープされた不純物が、金属含有層側へ拡散することを防止できる。これにより、第１シリコン層８に含まれる不純物量が不足することなく、全体に不純物を行き渡らせることができる。よって、空乏化によるトランジスタの劣化を防止することができる。その結果、ゲート電極１９とゲート絶縁膜７との界面近傍の抵抗が高くなることもなく、デバイスの動作を高速に保つことが可能となる。
【００７２】
また、シリコン層と金属窒化物層（例示；窒化タングステン）とが接していた場合に懸念される金属シリコン窒化物の生成も、生成される厚みを薄くすることができるので、ゲート電極の高抵抗化を抑えることができる。
【００７３】
また、シリコン層上に金属シリサイド層が接する場合でも、シリコン層から金属シリサイド層への不純物拡散を抑制できる。これにより、特に、デュアルゲート構造を有する半導体装置を製造する場合、製造中に金属シリサイド層を介して領域Ｎと領域Ｐ間で不純物が相互拡散することを防止できる。更には、金属シリサイド層を不連続に形成することと併せれば、不純物の相互拡散抑制効果を、相乗的に高めることが可能である。
【００７４】
尚、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、上記実施形態においては、金属含有層に含まれる金属としてタングステンを用いた例を示した。タングステンは、耐熱性や酸化に強いといった観点から、ゲート電極として好ましい。但し、金属含有層に含まれる金属としては、タングステンに限られるものではなく、例えば、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）等の他の高融点金属を用いることも可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明にかかる半導体装置の概略断面図である。
【図２】本発明にかかる半導体装置の製造方法を示すフローチャートである。
【図３Ａ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｂ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｃ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｄ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｅ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｆ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｇ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｈ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【図３Ｉ】本発明にかかる半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００７６】
１      半導体装置
２      半導体基板
３      Ｐウエル層
４      Ｎウエル層
５      素子分離絶縁膜
６      ソース・ドレイン領域
７      ゲート絶縁膜
８      第１シリコン層
９      第２シリコン層
１０    タングステンシリサイド層
１１    窒化タングステン層
１２    タングステン層
１３    エッチングマスク
１５    側面酸化膜
１７    フォトレジスト
１９    ゲート電極
【図１】
2008182189.tif 000003
【図２】
2008182189.tif 000004
【図３Ａ】
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【図３Ｂ】
2008182189.tif 000006
【図３Ｃ】
2008182189.tif 000007
【図３Ｄ】
2008182189.tif 000008
【図３Ｅ】
2008182189.tif 000009
【図３Ｆ】
2008182189.tif 000010
【図３Ｇ】
2008182189.tif 000011
【図３Ｈ】
2008182189.tif 000012
【図３Ｉ】
2008182189.tif 000013