(57)【要約】【課題】ＬＳＩの大規模化、高集積化に際しても、作業性よく、半導体集積回路の設計を行い、不要輻射を低減すると共に熱特性に優れた半導体集積回路システムを設計する方法を提供する。【解決手段】従来とは逆の設計フローを実現するもので、まず、プリント基板などの実装基板の設計を行い、この実装基板の設計結果に基づいて、ＬＳＩを搭載するパッケージ基板の設計を行い、この後パッケージ基板上に搭載するＬＳＩのレイアウト設計を行うようにしたことを特徴とする。【選択図】図１
2008009776.tif 000002
【特許請求の範囲】
【請求項１】
システム仕様情報に基づき、
当該システムを構成する実装基板の設計を行う工程と、
前記実装基板の設計を行う工程で得られた設計結果に基づき、
前記実装基板上に実装されるパッケージ基板を含む半導体集積回路（ＬＳＩ）パッケージの設計を行う工程と、
前記半導体集積回路パッケージの設計を行う工程で得られた設計結果に基づき、
半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う工程とを含む半導体集積回路システムの設計方法。
【請求項２】
請求項１に記載の半導体集積回路システムの設計方法であって、
前記半導体集積回路パッケージは、外部接続端子が格子状に配置されたグリッドアレイ端子構造を持つ半導体集積回路パッケージである半導体集積回路システムの設計方法。
【請求項３】
請求項１に記載の半導体集積回路システムの設計方法であって、
前記実装基板設計工程が、設計対象となる前記半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を複数の領域に分割する工程と、
前記領域内で配線が完了するように配線を制御する工程とを含む半導体集積回路の設計方法。
【請求項４】
半導体集積回路チップを搭載したパッケージ基板を実装し、所望のシステムを構成する半導体集積回路実装基板の設計方法であって、
システム仕様を入力データとして半導体集積回路実装基板を設計する工程を含む半導体集積回路実装基板の設計方法。
【請求項５】
請求項４に記載の半導体集積回路実装基板の設計方法であって、
半導体集積回路チップの設計に先立ち、パッケージ基板に搭載された半導体集積回路チップを接続するための配線パターンを備えた実装基板の設計を行うようにした半導体集積回路実装基板の設計方法。
【請求項６】
請求項４または５に記載の半導体集積回路実装基板の設計方法であって、
前記半導体集積回路実装基板を設計する工程が、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的な配線引き出しポイントを決定し、前記配線パターンが前記配線引き出しポイントを通るように設計する工程を含む半導体集積回路実装基板の設計方法。
【請求項７】
請求項４乃至６のいずれかに記載の半導体集積回路実装基板の設計方法であって、
前記実装基板を設計する工程が、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割する工程を含む半導体集積回路実装基板の設計方法。
【請求項８】
請求項６に記載の半導体集積回路実装基板の設計方法であって、
前記実装基板を設計する工程が、
設計対象デバイスとしての半導体集積回路の入出力パッドと、
前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、
前記パッケージ基板の前記実装基板に接続するための外部接続端子と、
前記配線引き出しポイントとを結ぶ線が交差領域をもたないように前記配線引き出しポイントを設計する工程を含む半導体集積回路実装基板の設計方法。
【請求項９】
半導体集積回路チップを搭載して、半導体集積回路実装基板上で所望のシステムを構成するパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程の入力データは前記半導体集積回路実装基板を設計する工程の設計結果を含むパッケージ基板の設計方法。
【請求項１０】
請求項９に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、前記半導体集積回路実装上の部品配置位置に依存して分割された領域内に、前記部品に対応する信号グループを構成する配線が配置されるように設計する工程を含むパッケージ基板の設計方法。
【請求項１１】
請求項１０に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
少なくとも１層の電源プレーンを含み、
前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割されたパッケージ基板を構成する工程を含むパッケージ基板の設計方法。
【請求項１２】
請求項１１に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
前記複数の導体層のうち、ＬＳＩを搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続する工程を含むパッケージ基板の設計方法。
【請求項１３】
請求項１１に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように設計する工程を含むパッケージ基板の設計方法。
【請求項１４】
請求項１０に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
前記パッケージ基板の面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含むパッケージ基板の設計方法。
【請求項１５】
請求項１０乃至１４のいずれかに記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
前記パッケージ基板の外部接続端子が、ボールグリッドアレイ（ＢＧＡ）を構成し、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含むパッケージ基板の設計方法。
【請求項１６】
請求項１５に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程は、
半導体集積回路実装基板上の部品配置に対応して、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含むパッケージ基板の設計方法。
【請求項１７】
請求項１４乃至１６に記載のパッケージ基板の設計方法であって、
前記Ｎは４であるパッケージ基板の設計方法。
【請求項１８】
請求項１４乃至１６に記載のパッケージ基板の設計方法であって、
前記Ｎは８であるパッケージ基板の設計方法。
【請求項１９】
請求項１４乃至１８のいずれかに記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
前記外部接続端子の配列に応じてグループ分けされ、各グループごとに信号配線が隣接するように設計する工程を含むパッケージ基板の設計方法。
【請求項２０】
請求項１９に記載のパッケージ基板の設計方法であって、
前記パッケージ基板を設計する工程が、
前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように設計する工程を含むパッケージ基板の設計方法。
【請求項２１】
請求項１４乃至２０のいずれかに記載のパッケージ基板の設計方法であって、
前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、
前記表層配線および最下層配線は、形成禁止領域をもつように設計する工程を含むパッケージ基板の設計方法。
【請求項２２】
請求項２１に記載のパッケージ基板の設計方法であって、
前記表層配線および最下層配線は、分割された領域の端部から所定幅の形成禁止領域をもつように設計する工程を含むパッケージ基板の設計方法。
【請求項２３】
パッケージ基板上に半導体集積回路チップを搭載して、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路の設計方法であって、
前記半導体集積回路を設計する工程は、前記半導体集積回路実装基板を設計する工程の設計結果を入力データとして入出力パッド配置を決定する工程を含む半導体集積回路の設計方法。
【請求項２４】
請求項２３に記載の半導体集積回路の設計方法であって、
前記半導体集積回路を設計する工程は、前記設計結果を入力データとして入出力パッド配置を決定する工程後に、半導体集積回路の内部条件を考慮して修正を行う工程と、前記修正を行う工程の出力を入力データとして入出力パッド配置を補正する補正工程を含む半導体集積回路の設計方法。
【請求項２５】
請求項２３または２４に記載の半導体集積回路の設計方法であって、
前記パッケージ基板の外部接続端子の配置に応じて前記半導体集積回路の入出力パッドの配置を設計する工程を含む半導体集積回路の設計方法。
【請求項２６】
請求項２５に記載の半導体集積回路の設計方法であって、
前記設計する工程は、前記外部接続端子の一列が前記半導体集積回路の隣接する入出力パッドに接続されるように設計する工程を含む半導体集積回路の設計方法。
【請求項２７】
請求項２３乃至２６のいずれかに記載の半導体集積回路の設計方法であって、
前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドの配置を設計する工程を含む半導体集積回路の設計方法。
【請求項２８】
請求項２７に記載の半導体集積回路の設計方法であって、
前記設計する工程は、前記半導体集積回路実装基板上から前記半導体集積回路の入出力パッドまでの配線が交差領域を持たないように設計する工程を含む半導体集積回路の設計方法。
【請求項２９】
請求項２３に記載の半導体集積回路の設計方法であって、
前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドに接続される入出力セルの駆動能力を決定するように設計する工程を含む半導体集積回路の設計方法。
【請求項３０】
システム仕様情報に基づき、
当該システムを構成する実装基板の設計を行う工程と、
前記実装基板の設計を行う工程で得られた設計結果に基づき、
前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行う工程と、
前記半導体集積回路パッケージの設計を行う工程で得られた設計結果に基づき、
半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う工程とを含み、
前記実装基板の設計を行う工程が、最小限の半導体集積回路設計制約を考慮して設計する工程である半導体集積回路システムの設計方法。
【請求項３１】
システム仕様情報に基づき、
当該システムを構成する実装基板の設計を行う実装基板設計部と、
前記実装基板設計部で得られた設計結果に基づき、
前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行うパッケージ設計部と、
前記パッケージ設計部で得られた設計結果に基づき、
半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う半導体集積回路設計部とを含む半導体集積回路システムの設計装置。
【請求項３２】
請求項３１に記載の半導体集積回路システムの設計装置であって、
前記半導体集積回路パッケージは、外部接続端子が格子状に配置されたグリッドアレイ端子構造を持つ半導体集積回路パッケージである半導体集積回路システムの設計装置。
【請求項３３】
請求項３１に記載の半導体集積回路システムの設計装置であって、
前記実装基板設計部が、
設計対象となる前記半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を複数の領域に分割する領域分割部と、
前記領域分割部で分割された領域内で配線が完了するように配線を制御する配線制御部とを含む半導体集積回路の設計装置。
【請求項３４】
半導体集積回路を搭載したパッケージ基板を実装し、所望のシステムを構成する半導体集積回路実装基板の設計装置であって、
システム仕様を入力データとして半導体集積回路実装基板を設計する実装基板設計部を含む半導体集積回路実装基板の設計装置。
【請求項３５】
請求項３４に記載の半導体集積回路実装基板の設計装置であって、
前記実装基板設計部は、入力データとして、半導体集積回路チップの設計情報を含まないシステム仕様情報を用いるように構成された半導体集積回路実装基板の設計装置。
【請求項３６】
請求項３４または３５に記載の半導体集積回路実装基板の設計装置であって、
前記実装基板設計部は、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的な配線引き出しポイントを決定し、前記配線パターンが前記配線引き出しポイントを通るように設計する設計部を含む半導体集積回路実装基板の設計装置。
【請求項３７】
請求項３４乃至３６のいずれかに記載の半導体集積回路実装基板の設計装置であって、
前記実装基板設計部が、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割する分割部と、前記分割された領域内で配線が完了するように制御する制御部とを含む半導体集積回路実装基板の設計装置。
【請求項３８】
請求項３６に記載の半導体集積回路実装基板の設計装置であって、
前記実装基板設計部は、
設計対象デバイスとしての半導体集積回路の入出力パッドと、
前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、
前記パッケージ基板の前記実装基板に接続するための外部接続端子と、
前記配線引き出しポイントとを結ぶ線が交差領域をもたないように前記配線引き出しポイントを設計する交差制御部とを含む半導体集積回路実装基板の設計装置。
【請求項３９】
半導体集積回路を搭載して、半導体集積回路実装基板上で所望のシステムを構成するパッケージ基板の設計装置であって、
前記パッケージ基板設計装置の入力データは前記半導体集積回路実装基板設計部の設計結果を含むパッケージ基板の設計装置。
【請求項４０】
請求項３９に記載のパッケージ基板の設計装置であって、
前記半導体集積回路実装基板上の部品配置位置に依存して、分割された領域内に、前記部品に対応する信号グループを構成する配線が設置されるように、信号グループ毎に分割する分割制御部を含むパッケージ基板の設計装置。
【請求項４１】
請求項４０に記載のパッケージ基板の設計装置であって、
前記パッケージ基板が、
少なくとも１層の電源プレーンを含み、
前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割する電源プレーン分割部を含むパッケージ基板の設計装置。
【請求項４２】
請求項４１に記載のパッケージ基板の設計装置であって、
前記複数の導体層のうち、半導体集積回路を搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続する電源制御部を含むパッケージ基板の設計装置。
【請求項４３】
請求項４１に記載のパッケージ基板の設計装置であって、
対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように接続する配線制御部を含むパッケージ基板の設計装置。
【請求項４４】
請求項４０に記載のパッケージ基板の設計装置であって、
前記分割制御部は、
前記パッケージ基板の面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計するパッケージ基板の設計装置。
【請求項４５】
請求項４４または４５に記載のパッケージ基板の設計装置であって、
前記分割制御部は、
前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計するパッケージ基板の設計装置。
【請求項４６】
請求項４５に記載のパッケージ基板の設計装置であって、
前記分割制御部は、
半導体集積回路実装基板上の部品配置に対応して、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計するパッケージ基板の設計装置。
【請求項４７】
請求項４４乃至４６のいずれかに記載のパッケージ基板の設計装置であって、
前記Ｎは４であるパッケージ基板の設計装置。
【請求項４８】
請求項４４乃至４６のいずれかに記載のパッケージ基板の設計装置であって、
前記Ｎは８であるパッケージ基板の設計装置。
【請求項４９】
請求項４０乃至４８のいずれかに記載のパッケージ基板の設計装置であって、
前記分割制御部は、
前記外部接続端子の配列に応じてグループ分けされ、グループ毎に信号配線が隣接するように設計するように構成されたパッケージ基板の設計装置。
【請求項５０】
請求項４９に記載のパッケージ基板の設計装置であって、
前記分割制御部は、
前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように構成されたパッケージ基板の設計装置。
【請求項５１】
請求項４５乃至５０のいずれかに記載のパッケージ基板の設計装置であって、
前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、
前記表層配線および最下層配線は、形成禁止領域をもつように制御する配線制御部を含むパッケージ基板の設計装置。
【請求項５２】
請求項５１に記載のパッケージ基板の設計装置であって、
前記配線制御部は、前記表層配線および最下層配線が、分割された領域の端部から所定幅の形成禁止領域をもつように制御するものであるパッケージ基板の設計装置。
【請求項５３】
パッケージ基板上に半導体集積回路を搭載して、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路の設計装置であって、
半導体集積回路実装基板の設計結果を入力データとして入出力パッド配置を決定するデータ入力部を含む半導体集積回路の設計装置。
【請求項５４】
請求項５３に記載の半導体集積回路の設計装置であって、
半導体集積回路実装基板の前記設計結果を入力データとして入出力パッド配置を決定し、半導体集積回路の内部条件を考慮して修正を行う内部条件考慮部と、前記修正部の出力を入力データとして入出力パッド配置を補正する補正部とを含む半導体集積回路の設計装置。
【請求項５５】
請求項５３または５４に記載の半導体集積回路の設計装置であって、
前記パッケージ基板の外部接続端子の配置に応じて前記半導体集積回路の入出力パッドの配置を設計する入出力パッド配置部を含む半導体集積回路の設計装置。
【請求項５６】
請求項５３乃至５５のいずれかに記載の半導体集積回路の設計装置であって、
前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドの配置を設計する入出力パッド配置部を含む半導体集積回路の設計装置。
【請求項５７】
請求項５３に記載の半導体集積回路の設計装置であって、
前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドに接続される入出力セルの駆動能力を決定する入出力セル設計部を含む半導体集積回路の設計装置。
【請求項５８】
システム仕様情報に基づき、
当該システムを構成する実装基板の設計を行う実装基板設計部と、
前記実装基板設計部で得られた設計結果に基づき、
前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行うパッケージ設計部と、
前記半導体集積回路パッケージ設計部で得られた設計結果に基づき、
半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う半導体集積回路設計部とを含み、
前記実装基板設計部が、最小限の半導体集積回路設計制約を考慮して設計するように構成された半導体集積回路システム設計装置。
【請求項５９】
パッケージ基板に搭載した半導体集積回路を、電子部品とともに、配線を形成した実装基板に搭載し、回路接続を行った半導体集積回路システムであって、
前記実装基板上の配線から、当該配線に接続される前記パッケージ基板の外部接続端子と、前記パッケージ基板の配線を経て、前記半導体集積回路の入出力パッドに至る導電路が、交差領域を持たないように構成された半導体集積回路システム。
【請求項６０】
パッケージ基板に搭載した半導体集積回路を、電子部品とともに、配線を形成した実装基板に搭載し、回路接続を行った半導体集積回路システムであって、
前記実装基板上の配線が、前記半導体集積回路のパッケージ基板の外縁から所定幅の領域では、直線でかつほぼ相互の間隔がほぼ一定となるように並行し、前記領域の外では不規則に配置された半導体集積回路システム。
【請求項６１】
パッケージ基板に搭載した半導体集積回路を、電子部品とともに、搭載し接続する配線パターンを具備した半導体集積回路実装基板において、
前記配線パターンが、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的に形成した前記配線引き出しポイントを通る半導体集積回路実装基板。
【請求項６２】
請求項６１に記載の半導体集積回路実装基板であって、
前記配線パターンが、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割して形成された分割領域内にそれぞれ配置されている半導体集積回路実装基板。
【請求項６３】
請求項６１に記載の半導体集積回路実装基板であって、
設計対象デバイスとしての半導体集積回路の入出力パッドと、
前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、
前記パッケージ基板の前記実装基板に接続するための外部接続端子と、
前記配線引き出しポイントとを結ぶ線が交差領域をもたないように配線接続された半導体集積回路実装基板。
【請求項６４】
半導体集積回路を搭載し、電子部品とともに、配線パターンを具備した半導体集積回路実装基板に接続し、半導体集積回路システムを構成するパッケージ基板であって、
前記パッケージ基板上の配線が、前記半導体集積回路実装基板上の部品配置位置に依存して、分割された領域内に、前記部品に対応する信号グループを構成する配線が配置されたパッケージ基板。
【請求項６５】
請求項６４に記載のパッケージ基板であって、
前記パッケージ基板が、
少なくとも１層の電源プレーンを含み、
前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割されたパッケージ基板。
【請求項６６】
請求項６４または６５に記載のパッケージ基板であって、
前記パッケージ基板が、複数の導体層を含み、
前記複数の導体層のうち、半導体集積回路を搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続されたパッケージ基板。
【請求項６７】
請求項６４乃至６６のいずれかに記載のパッケージ基板であって、
前記パッケージ基板が、
対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように構成されたパッケージ基板。
【請求項６８】
請求項６４乃至６７のいずれかに記載のパッケージ基板であって、
前記パッケージ基板の面がＮの領域に分割され、領域ごとに信号配線が完了するように形成されたパッケージ基板。
【請求項６９】
請求項６４乃至６８のいずれかに記載のパッケージ基板であって、
前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように形成されたパッケージ基板。
【請求項７０】
請求項６８または６９に記載のパッケージ基板であって、
前記Ｎは４であるパッケージ基板。
【請求項７１】
請求項６８または６９に記載のパッケージ基板であって、
前記Ｎは８であるパッケージ基板。
【請求項７２】
請求項６４乃至７１のいずれかに記載のパッケージ基板であって、
前記パッケージ基板が、
前記外部接続端子の配列に応じてグループ分けされ、各グループ内で信号配線が隣接するように設計されたパッケージ基板。
【請求項７３】
請求項７２に記載のパッケージ基板であって、
前記パッケージ基板が、
前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように設計されたパッケージ基板。
【請求項７４】
請求項６４乃至７２のいずれかに記載のパッケージ基板であって、
前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、
前記表層配線および最下層配線は、前記分割された領域の端部から所定幅の領域を避けて形成されており、電源プレーン層が、前記分割された領域の端部から所定幅の領域で電流路を確保したパッケージ基板。
【請求項７５】
請求項６４乃至７４のいずれかに記載のパッケージ基板であって、
最下層配線は外部接続端子としてのボールを構成しており、表層配線に、前記半導体集積回路の周縁に沿って帯状に形成されたボンド部と前記ボンド部から接続すべき外部接続端子の直上位置まで伸長するフィンガー部とを備えたボンドフィンガーを具備し、前記ボンドフィンガーの先端は貫通ビアを介して対応する外部接続端子に接続されたパッケージ基板。
【請求項７６】
請求項７５記載のパッケージ基板であって、
前記ボンドフィンガーは、２列に形成されており、フィンガー部の伸長方向がボンド部から互いに離間する方向となっており、最下層配線を用いた迂回路を介して外部接続端子と半導体集積回路とを接続したパッケージ基板。
【請求項７７】
パッケージ基板上に搭載され、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路であって、
前記入出力パッドが、パッケージ基板の外部接続端子に対して最近接配置されるようにグループ毎に配列され、並置された少なくとも二つの入出力パッドが、並置方向と直交する方向に並置された外部接続端子に接続されるように、配列された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置、半導体集積回路システム、半導体集積回路実装基板、パッケージ、半導体集積回路に係り、特に半導体集積回路システムを構成する実装基板の設計結果に基づき、実装状態を考慮して、半導体集積回路の設計を行い、不要輻射（ＥＭＩ：Electromagnetic Interference）を低減すると共に熱特性に優れた半導体集積回路システムを設計する方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）は、コンピュータはもちろんのこと、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで利用範囲が拡大している。しかし、その一方で、これらの製品から生じる不要輻射がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。これらの問題に対して、フィルタリングやシールディングといった製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より困難であるとされている。このような状況の中でＬＳＩパッケージおよびこれを搭載する実装基板を含む、ＬＳＩシステムとしてのノイズ抑制が強く要請されている。
【０００３】
このような状況下、各製品においてＬＳＩシステムはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩシステムの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはＬＳＩシステム設計の自動化が必須であり、種々の研究がなされている。
【０００４】
しかしながら、通常は、まずＬＳＩの設計がなされ、そのＬＳＩに対応するように、パッケージの設計、そしてそのパッケージを搭載する実装基板の設計というように、設計の流れが決まっているのが現状であった。つまりまずＬＳＩのレイアウト設計を行い、このＬＳＩのレイアウト設計に応じてパッケージを設計する。そしてこのパッケージの外部接続端子に配置に応じて実装基板上におけるＬＳＩの配置および外部接続端子に接続される配線パターンのレイアウト設計がなされる。
【０００５】
例えば、図５６に示すように、システム・仕様の検討を行うステップ（S９００１）を実行し、この後、この仕様に基づきＬＳＩの設計（Ｓ９００４）がなされ、そのＬＳＩのレイアウト設計に応じて、パッケージの設計ステップ（Ｓ１００３）を行う。そしてこのパッケージの外部接続端子に配置に応じて実装基板上におけるＬＳＩの配置および外部接続端子に接続される配線パターンのレイアウト設計がなされている（パッケージを搭載する実装基板の設計：Ｓ９００２）
【０００６】
ＬＳＩ設計時は、パッケージおよび実装基板の設計について情報がないため考慮できず、パッケージ基板上で配線の交差が生じたり、配線長が長くなってしまったり、という不都合が生じることが多い。このため、パッケージの設計ステップ（Ｓ１００３）を行ったのち、再度入出力パッド（I/O）配置をしなおし（Ｓ９００６）、ＬＳＩ設計ステップ（S100４）に戻ったり、実装基板の設計ステップ（Ｓ１００２）を行ったのち、再度パッケージの外部接続端子配置をしなおし（Ｓ９００７）、パッケージ設計ステップ（Ｓ９００３）に戻ったりというフィードバックが必要となることがあった。
【０００７】
そこで、設計見直しなどの後戻り作業を減少させるために、基板レイアウト設計を行っている際に、信号の解析を行うようにした基板設計装置が提案されている（特許文献１）。
【０００８】
【特許文献１】特願平１１−３５３３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら上記特許文献１の装置によっても、ＬＳＩ設計は、ＬＳＩの内部条件に応じて行われ、I/O端子の配置も決定されており、ＬＳＩ設計において、実装基板のレイアウト情報はないため、やはりフィードバックなしの設計は困難であった。
ＬＳＩの大規模化、高集積化は高まる一方であり、ＬＳＩの大規模化、高集積化に伴い、ＬＳＩの回路設計の複雑化のみならず、外部接続端子の数も多くなり、多ビット化対応が困難であるという問題があった。
【００１０】
また、信号配線の複雑な引き回しが発生するため、不要輻射（ＥＭＩ）解析、熱解析は複雑となり、設計の最適化に際し、完全な自動化は困難であり、マニュアルでの修正が必要となり、開発時間の増大を招くという問題もあった。
【００１１】
本発明は前記実情に鑑みてなされたもので、ＬＳＩの大規模化、高集積化に際しても、作業性よく、半導体集積回路、パッケージ、実装基板の設計を行い、不要輻射を低減すると共に熱特性に優れた半導体集積回路システムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
そこで本発明では、従来とは逆の設計フローを実現するもので、まず、プリント基板などの実装基板の設計を行い、この実装基板の設計結果に基づいて、ＬＳＩを搭載するパッケージ基板の設計を行い、この後パッケージ基板上に搭載するＬＳＩのレイアウト設計を行うようにしたことを特徴とする。
【００１３】
例えば実装基板上の部品配置情報からパッケージの外部接続端子位置を検討し、パッケージ基板の外部接続端子位置を考慮し、ＬＳＩの入出力端子配置を決定する。すなわちＬＳＩの入出力端子配置を、ＬＳＩの内部条件ではなく、実装基板およびパッケージ基板の情報に基づいて最適化することで、実装基板、パッケージ基板、ＬＳＩ全体の最適化を実施することが可能となる。
【００１４】
また、実装基板の最適配置、パッケージ基板の信号配線も考慮されているため、交差構成あるいは配線長の増大などの問題を防止し、品質向上が可能となる。
さらにまた、信号配線の複雑な引き回しが発生しないため、工数の削減をはかることが可能となると共に自動化対応が可能となる。
【００１５】
すなわち、本発明の半導体集積回路システムの設計方法は、システム仕様情報に基づき、当該システムを構成する実装基板の設計を行う工程と、前記実装基板の設計を行う工程で得られた設計結果に基づき、前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行う工程と、前記半導体集積回路パッケージの設計を行う工程で得られた設計結果に基づき、半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う工程とを含む。
この方法によれば、半導体集積回路システムの設計に際し、まず、プリント基板などの実装基板を設計し、これからパッケージ基板設計、ＬＳＩ設計と、下流側から上流側に向かって設計を行うようにし、実装基板の設計に際し、システム仕様情報に基づき得られた部品配置結果などの情報を入力データとして、パッケージの端子配列の概略のポジションを決定するようにしているため、配線の交差、配線長の増大などを抑制し、半導体集積回路システムの大規模化、高速化、多ビット化に際しても、信号配線の複雑な引き回しを低減することができる。従って、配線の自動化が容易となる。
【００１６】
また、本発明は上記半導体集積回路システムの設計方法において、前記半導体集積回路パッケージが、外部接続端子が格子状に配置されたグリッドアレイ端子構造を持つパッケージ基板を備えた半導体集積回路パッケージであるものを含む。
【００１７】
また、本発明は上記半導体集積回路システムの設計方法において、前記実装基板設計工程が、設計対象となる前記半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を複数の領域に分割する工程と、前記領域内で配線が完了するように配線を制御する工程とを含む。
この構成によれば、領域内で配線が完了するように配線を制御しているため、容易に自動化しやすく、交差領域を含まず、高速駆動の可能な半導体集積回路システムを形成することが可能となる。
【００１８】
また、本発明は半導体集積回路チップを搭載したパッケージ基板を実装し、所望のシステムを構成する半導体集積回路実装基板の設計方法であって、システム仕様を入力データとして半導体集積回路実装基板を設計する工程を含む。
【００１９】
また、本発明は上記半導体集積回路実装基板の設計方法において、半導体集積回路チップの設計に先立ち、パッケージ基板に搭載された半導体集積回路（チップ）を接続するための配線パターンを備えた実装基板の設計を行うようにしたものを含む。
【００２０】
また、本発明は上記半導体集積回路実装基板の設計方法において、前記半導体集積回路実装基板を設計する工程が、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的な配線引き出しポイントを決定し、前記配線パターンが前記配線引き出しポイントを通るように設計する工程を含む。
【００２１】
また、本発明は上記半導体集積回路実装基板の設計方法において、前記実装基板を設計する工程が、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割する工程を含む。
【００２２】
また、本発明は上記半導体集積回路実装基板の設計方法において、前記実装基板を設計する工程が、設計対象デバイスとしての半導体集積回路の入出力パッドと、前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、前記パッケージ基板の前記実装基板に接続するための外部接続端子と、前記配線引き出しポイントとを結ぶ線が交差領域をもたないように前記配線引き出しポイントを設計する工程を含む。
【００２３】
また、本発明は、半導体集積回路（チップ）を搭載して、半導体集積回路実装基板上で所望のシステムを構成するパッケージ基板の設計方法であって、前記パッケージ基板を設計する工程の入力データは前記半導体集積回路実装基板を設計する工程の設計結果を含む。
【００２４】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記半導体集積回路実装基板上の部品配置位置に依存して分割された領域内に、前記部品に対応する信号グループを構成する配線が配置されるように、設計する工程を含む。
この構成により、半導体集積回路実装基板上の部品配置位置に依存して分割された領域内に、前記部品に対応する信号グループを構成する配線が配置されるため、配線長の低減をはかることができ、高速化が可能となる。
【００２５】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、少なくとも１層の電源プレーンを含み、前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割されたパッケージ基板を構成する工程を含む。
【００２６】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記複数の導体層のうち、ＬＳＩを搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続されるように設計する工程を含む。
【００２７】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように設計する工程を含む。
【００２８】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記パッケージ基板の面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含む。
【００２９】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記パッケージ基板の外部接続端子が、ボールグリッドアレイ（ＢＧＡ）を構成し、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含む。
【００３０】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記パッケージ基板を設計する工程が、半導体集積回路実装基板上の部品配置に対応して、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する工程を含む。
【００３１】
また、本発明は、上記パッケージ基板の設計方法において、前記Ｎは４である。
【００３２】
また、本発明は、上記パッケージ基板の設計方法において、前記Ｎは８である。
【００３３】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記外部接続端子の配列に応じてグループ分けされ、各グループごとに信号配線が隣接するように設計する工程を含む。
すなわち、信号グループがパッケージ基板の前記外部接続端子の配列に応じてグループ分けされ、各グループに信号配線が隣接するように設計されることにより、グループ内での接続を変更するのみで容易にスワップが可能となる。
【００３４】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板を設計する工程が、前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように設計する工程を含む。
【００３５】
また、本発明は、上記パッケージ基板の設計方法において、前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、前記表層配線および最下層配線は、形成禁止領域をもつように設計する工程を含む。
【００３６】
また、本発明は、上記パッケージ基板の設計方法において、前記表層配線および最下層配線は、分割された領域の端部から所定幅の形成禁止領域をもつように設計する工程を含む。
【００３７】
また、本発明は、パッケージ基板上に半導体集積回路チップを搭載して、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路の設計方法であって、前記半導体集積回路を設計する工程は、前記半導体集積回路実装基板を設計する工程の設計結果を入力データとして入出力パッド配置を決定する工程を含む。
【００３８】
また、本発明は、上記半導体集積回路の設計方法において、前記半導体集積回路を設計する工程が、入出力パッド配置を決定する工程後に、ＬＳＩの内部条件を考慮して修正を行う工程と、前記修正を行うＬＳＩの内部条件を考慮して修正を行う工程とを含む。
【００３９】
また、本発明は、上記半導体集積回路の設計方法において、前記パッケージ基板の外部接続端子の配置に応じて前記半導体集積回路の入出力パッドの配置を設計する工程を含む。
【００４０】
また、本発明は、上記半導体集積回路の設計方法において、前記設計する工程は、前記外部接続端子の一列が前記半導体集積回路の隣接する入出力パッドに接続されるように設計する工程を含む。
【００４１】
また、本発明は、上記半導体集積回路の設計方法において、前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドの配置を設計する工程を含む。      
【００４２】
また、本発明は、上記半導体集積回路の設計方法において、前記設計する工程は、前記半導体集積回路実装基板上から前記半導体集積回路の入出力パッドまでの配線が交差領域を持たないように設計する工程を含む。
【００４３】
また、本発明は、上記半導体集積回路の設計方法において、前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドに接続される入出力セルの駆動能力を決定するように設計する工程を含む。
【００４４】
また、本発明は、システム仕様情報に基づき、当該システムを構成する実装基板の設計を行う工程と、前記実装基板の設計を行う工程で得られた設計結果に基づき、前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行う工程と、前記半導体集積回路パッケージの設計を行う工程で得られた設計結果に基づき、半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う工程とを含み、前記実装基板の設計を行う工程が、最小限の半導体集積回路設計制約を考慮して設計する工程である。
【００４５】
本発明の半導体集積回路システムの設計装置は、システム仕様情報に基づき、当該システムを構成する実装基板の設計を行う実装基板設計部と、前記実装基板設計部で得られた設計結果に基づき、前記実装基板上に実装されるパッケージ基板を含む半導体集積回路パッケージの設計を行うパッケージ設計部と、前記パッケージ設計部で得られた設計結果に基づき、半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う半導体集積回路設計部とを含む。
【００４６】
本発明は、上記半導体集積回路システムの設計装置において、前記半導体集積回路パッケージは、外部接続端子が格子状に配置されたグリッドアレイ端子構造を持つ半導体集積回路パッケージであるものを含む。
【００４７】
また、本発明は、上記半導体集積回路システムの設計装置において、前記実装基板設計部が、設計対象となる前記半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を複数の領域に分割する領域分割部と、前記領域分割部で分割された領域内で配線が完了するように配線を制御する配線制御部とを含む。
【００４８】
また、本発明は、上記半導体集積回路実装基板の設計装置において、半導体集積回路を搭載したパッケージ基板を実装し、所望のシステムを構成する半導体集積回路実装基板の設計装置であって、システム仕様を入力データとして半導体集積回路実装基板を設計する実装基板設計部を含む。
【００４９】
また、本発明は、上記半導体集積回路実装基板の設計装置において、前記実装基板設計部は、入力データとして、半導体集積回路チップの設計情報を含まないシステム仕様情報を用いるように構成された半導体集積回路実装基板を含む。
【００５０】
また、本発明は、前記実装基板設計部は、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的な配線引き出しポイントを決定し、前記配線パターンが前記配線引き出しポイントを通るように設計する設計部を含む。
【００５１】
また、本発明は、上記半導体集積回路実装基板の設計装置において、前記実装基板設計部が、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割する分割制御部と、前記分割された領域内で配線が完了するように制御する制御部とを含む。
【００５２】
また、本発明は、上記半導体集積回路実装基板の設計装置において、前記実装基板設計部は、設計対象デバイスとしての半導体集積回路の入出力パッドと、前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、前記パッケージ基板の前記実装基板に接続するための外部接続端子と、前記配線引き出しポイントとを結ぶ線が交差領域をもたないように前記配線引き出しポイントを設計する交差制御部とを含む。
【００５３】
また、本発明のパッケージ基板の設計装置は、半導体集積回路チップを搭載して、半導体集積回路実装基板上で所望のシステムを構成するパッケージ基板の設計装置であって、前記パッケージ基板設計装置の入力データは前記半導体集積回路実装基板設計部の設計結果を含む。
【００５４】
また、本発明は、上記パッケージ基板の設計装置において、前記半導体集積回路実装上の部品配置位置に依存して、分割された領域内に、前記部品に対応する信号グループを構成する配線が設置されるように、信号グループ毎に分割する分割制御部を含む。
【００５５】
また、本発明は、上記パッケージ基板の設計装置において、前記分割制御部は、前記パッケージ基板の面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する分割制御部を含む。
【００５６】
また、本発明は、上記パッケージ基板の設計装置において、前記分割制御部は、前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する。
【００５７】
また、本発明は、上記パッケージ基板の設計装置において、前記分割制御部は、半導体集積回路実装基板上の部品配置に対応して、前記外部接続端子形成面をＮ個の領域に分割し、領域ごとに信号配線が完了するように設計する。
【００５８】
また、本発明は、上記パッケージ基板の設計装置において、前記Ｎは４である。
【００５９】
また、本発明は、上記パッケージ基板の設計装置において、前記Ｎは８である。
【００６０】
また、本発明は、上記パッケージ基板の設計装置において、前記分割制御部は、前記外部接続端子の配列に応じてグループ分けされ、グループ毎に信号配線が隣接するように設計するように構成される。
【００６１】
また、本発明は、上記パッケージ基板の設計装置において、前記分割制御部は、前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように構成される。
【００６２】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板が、少なくとも１層の電源プレーンを含み、前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割する電源プレーン分割部を含む。
【００６３】
また、本発明は、上記パッケージ基板の設計装置において、前記複数の導体層のうち、ＬＳＩを搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続する電源制御部を含む。
【００６４】
また、本発明は、上記パッケージ基板の設計装置において、対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように接続を含む。
【００６５】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板の面を4つの領域に分割し、領域ごとに信号配線が完了するように設計する分割制御部を含む。
【００６６】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面を4つの領域に分割し、領域ごとに信号配線が完了するように設計する分割制御部を含む。
【００６７】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板の面を８つの領域に分割し、領域ごとに信号配線が完了するように設計する分割制御部を含む。
【００６８】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面を８つの領域に分割し、領域ごとに信号配線が完了するように設計する分割制御部を含む。
【００６９】
また、本発明は、上記パッケージ基板の設計装置において、前記領域ごとに信号グループが分割されるように設計する信号グループ分割制御部を含む。
【００７０】
また、本発明は、上記パッケージ基板の設計装置において、前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、前記表層配線および最下層配線は、形成禁止領域をもつように制御する配線制御部を含む。
【００７１】
また、本発明は、上記パッケージ基板の設計装置において、前記配線制御部は、前記表層配線および最下層配線が、分割された領域の端部から所定幅の形成禁止領域をもつように制御するものを含む。
【００７２】
また、本発明の半導体集積回路の設計装置は、パッケージ基板上に半導体集積回路を搭載して、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路の設計装置であって、半導体集積回路実装基板の設計結果を入力データとして入出力パッド配置を決定するデータ入力部を含む。
【００７３】
また、本発明は、上記半導体集積回路の設計装置において、半導体集積回路実装基板の前記設計結果を入力データとして入出力パッド配置を決定し、ＬＳＩの内部条件を考慮して修正を行う内部条件考慮部と、前記修正部の出力を入力データとして入出力パッド配置を補正する補正部とを含む。
【００７４】
また、本発明は、上記半導体集積回路の設計装置において、前記パッケージ基板の外部接続端子の配置に応じて前記半導体集積回路の入出力パッドの配置を設計する入出力パッド配置部を含む。
【００７５】
また、本発明は、上記半導体集積回路の設計装置において、前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドの配置を設計する入出力パッド配置部を含む。
【００７６】
また、本発明は、上記半導体集積回路の設計装置において、前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドに接続される入出力セルの駆動能力を決定する入出力セル設計部を含む。
【００７７】
また、本発明の半導体集積回路システム設計装置は、システム仕様情報に基づき、当該システムを構成する実装基板の設計を行う実装基板設計部と、前記実装基板設計部で得られた設計結果に基づき、前記実装基板上に実装されるパッケージ基板を含む半導体集積回路（ＬＳＩ）パッケージの設計を行うパッケージ設計部と、前記半導体集積回路パッケージ設計部で得られた設計結果に基づき、半導体集積回路のＩ／Ｏ端子位置を決定するように、前記半導体集積回路パッケージに搭載する半導体集積回路の設計を行う半導体集積回路設計部とを含み、前記実装基板設計部が、最小限の半導体集積回路設計制約を考慮して設計するように構成される。
【００７８】
また、本発明の半導体集積回路システムは、パッケージ基板に搭載した半導体集積回路を、電子部品とともに、配線を形成した実装基板に搭載し、回路接続を行った半導体集積回路システムであって、前記実装基板上の配線から、当該配線に接続される前記パッケージ基板の外部接続端子と、前記パッケージ基板の配線を経て、前記半導体集積回路の入出力パッドに至る導電路が、交差領域を持たないように構成される。
【００７９】
また、本発明は、前記実装基板上の配線が、前記半導体集積回路のパッケージ基板の外縁から所定幅の領域では、直線でかつほぼ相互の間隔がほぼ一定となるように並行し、前記領域の外では不規則に配置される。
【００８０】
また、本発明は、パッケージ基板に搭載した半導体集積回路を、電子部品とともに、搭載し接続する配線パターンを具備した半導体集積回路実装基板において、前記配線パターンが、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的に形成した前記配線引き出しポイントを通る。
【００８１】
また、本発明は、上記半導体集積回路実装基板において、前記配線パターンが、設計対象デバイスとしての半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を分割して形成された分割領域内にそれぞれ配置されているものを含む。
【００８２】
また、本発明は、上記半導体集積回路実装基板において、設計対象デバイスとしての半導体集積回路の入出力パッドと、前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子と、前記パッケージ基板の前記実装基板に接続するための外部接続端子と、前記配線引き出しポイントとを結ぶ線が交差領域をもたないように配線接続されたものを含む。
【００８３】
また、本発明は、半導体集積回路を搭載し、電子部品とともに、配線パターンを具備した半導体集積回路実装基板に接続し、半導体集積回路システムを構成するパッケージ基板であって、前記パッケージ基板上の配線が、前記半導体集積回路実装基板上の部品配置位置に依存して、分割された領域内に、前記部品に対応する信号グループを構成する配線が配置される。
【００８４】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、少なくとも１層の電源プレーンを含み、前記電源プレーンが、前記実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割されたものを含む。
【００８５】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、複数の導体層を含み、前記複数の導体層のうち、ＬＳＩを搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続されたものを含む。
【００８６】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、対象となる半導体集積回路から、前記半導体集積回路の周辺の部品までの接続情報に基づいて、前記パッケージ基板内の配線が交差領域をもたないように構成されたものを含む。
【００８７】
また、本発明は、上記パッケージ基板において、前記パッケージ基板の面がＮ個の領域に分割され、領域ごとに信号配線が完了するように形成されたものを含む。
【００８８】
また、本発明は、上記パッケージ基板において、前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面がＮ個の領域に分割され、領域ごとに信号配線が完了したものを含む。
【００８９】
また、本発明は、上記パッケージ基板において、前記Ｎは４である。
【００９０】
また、本発明は、上記パッケージ基板において、前記Ｎは８である。
【００９１】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、前記外部接続端子の配列に応じてグループ分けされ、各グループ内で信号配線が隣接するように設計される。
この構成により、グループ内での端子の入れ替えすなわちスワップが容易に実現可能となる。
【００９２】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、前記外部接続端子の一列が、前記パッケージ基板に搭載される半導体集積回路の隣接する入出力パッドに接続されるように設計される。
【００９３】
また、本発明は、上記パッケージ基板において、前記パッケージ基板が、少なくとも、表層配線と、電源プレーン層と、最下層配線との３層の導体層を含み、前記表層配線および最下層配線は、前記分割された領域の端部から所定幅の領域を避けて形成されており、電源プレーン層が、前記分割された領域の端部から所定幅の領域で電流路を確保したものを含む。
【００９４】
また、本発明は、上記パッケージ基板において、前記最下層配線は外部接続端子としてのボールを構成しており、表層配線に、前記半導体集積回路の周縁に沿って帯状に形成されたボンド部と前記ボンド部から接続すべき外部接続端子の直上位置まで伸長するフィンガー部とを備えたボンドフィンガーを具備し、前記ボンドフィンガーの先端に形成される貫通ビアを介して対応する外部接続端子に接続されたものを含む。
【００９５】
また、本発明は、上記パッケージ基板において、前記ボンドフィンガーは、２列に形成されており、フィンガー部の伸長方向がボンド部から互いに離間する方向となっており、最下層配線を用いた迂回路を介して外部接続端子と半導体集積回路とを接続したものを含む。
【００９６】
また、本発明は、パッケージ基板上に搭載され、半導体集積回路実装基板上で所望のシステムを構成する半導体集積回路であって、前記入出力パッドが、パッケージ基板の外部接続端子に対して最近接配置されるようにグループ毎に配列され、並置された少なくとも二つの入出力パッドが、並置方向と直交する方向に並置された外部接続端子に接続されるように、配列される。
【００９７】
なお本発明において、信号グループとして、半導体集積回路実装基板上の部品に対応する信号グループと、パッケージの外部接続端子配列に対応する信号グループの２つの概念を用いてグループ分けをしているが、前者は回路接続のための信号グループ、後者は外部接続端子の物理的配列に従ったグループ分けであり、それぞれ独立した事象として考慮すべきものである。前者が比較的大きな分割であるのに対し、後者は３列あるいは４列と小グループへの分割である。
【発明の効果】
【００９８】
上記構成によれば、半導体集積回路実装基板、パッケージ（パッケージ基板）を含む半導体集積回路の、不要輻射特性および熱特性を考慮し、半導体集積回路実装基板、パッケージ（パッケージ基板）に応じた入出力端子をもつように半導体集積回路を設計するようにしているため、設計の高速化を図ることができると共に、不要輻射特性および熱特性に優れた半導体集積回路システムを提供することが可能となる。
【発明を実施するための最良の形態】
【００９９】
以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
本発明は、従来の設計フローとは、まったく逆の設計フローを実現するもので、まず、プリント配線基板などの実装基板の設計を行い、この実装基板の設計結果に基づいて、ＬＳＩを搭載するパッケージ基板の設計を行い、この後パッケージ基板上に搭載するＬＳＩのレイアウト設計を行うようにし、実装基板としてのプリント配線基板、パッケージ、ＬＳＩ全体の最適化をはかり、不要輻射対策および熱対策に優れた半導体集積回路システムを提供するものである。
【０１００】
（実施の形態１）
本発明の実施の形態の説明に先立ち、まず本発明の概念について説明する。
図１に設計フローの説明図、図２に半導体集積回路システムの設計装置を示す。本実施の形態では、プリント配線基板上に、パッケージに収容される半導体集積回路（ＬＳＩ）と、メモリ等の他の電子部品とを含めたシステム仕様を検討し(システム・仕様検討：ステップ１００１)、プリント配線基板上の部品配置情報からプリント配線基板の設計を行う(プリント配線基板の設計：ステップ１００２)。そしてプリント配線基板上の部品配置情報からパッケージを構成するパッケージ基板上の外部接続端子としてのボールの位置を検討し、パッケージの信号配線を考慮して、パッケージの設計を行う(パッケージの設計：ステップ１００３)。そして、パッケージ内の信号配線が最適になるＬＳＩの入出力配置を決定し、ＬＳＩの入出力端子３０１配置を決定する(ＬＳＩの設計：ステップ１００４)。
【０１０１】
すなわち、ＬＳＩの入出力端子配置を、ＬＳＩの内部条件ではなく、プリント配線基板およびパッケージ(パッケージ基板)の情報に基づいて最適化することで、プリント配線基板、パッケージ、ＬＳＩからなる半導体集積回路システム全体の最適化を図るものである。
【０１０２】
また、プリント配線基板上の当該ＬＳＩはじめ部品および配線パターンの最適配置、パッケージを構成するパッケージ基板内の信号配線も考慮され、交差構成あるいは配線長の増大などの問題を防止し、システム全体としての不要輻射および熱に対して最適化されているため、品質向上が可能となる。さらにまた、信号配線の複雑な引き回しが発生しないため、工数の削減をはかることが可能となると共に自動化対応が可能となる。
【０１０３】
次に、本実施の形態について詳細に説明する。ここではシステム／仕様検討すなわち部品配置結果を、入力データとして実施するものである。ここで用いられる半導体集積回路システムの設計装置は、図２にブロック図を示すように、実装基板設計部１５０と、この設計結果に基づいてパッケージ基板を設計するパッケージ基板設計部２５０と、さらにこのパッケージ基板の設計結果に基づいて半導体集積回路を設計する半導体集積回路設計部３５０とを具備している。
【０１０４】
ここで実装基板設計部１５０は、システム仕様を入力データとして半導体集積回路実装基板を設計するもので、領域分割部１５１と、配線制御部１５２とを備え、半導体集積回路システムの仕様を検討し、領域分割部１５１で実装基板上を複数の領域に分割し、配線制御部１５２でこの領域ごとに配線が完了するように制御するように構成されている。
ここで、領域分割部１５１は、設計対象となる前記半導体集積回路とその周辺のあらかじめ設計されたデバイスとを含む領域を複数の領域に分割する。また配線制御部１５２は、領域分割部１５１で分割された領域内で配線が完了するように配線を制御する。
【０１０５】
また、この実装基板設計部は、入力データとして、半導体集積回路チップの設計情報を含まないシステム仕様情報を用いるように構成されてもよい。これにより、半導体集積回路チップの設計情報を考慮せず、実装基板優先の設計が可能となる。
【０１０６】
また、実装基板設計部１５０は、前記パッケージ基板の外縁から所定の距離を隔てた位置に、仮想的な配線引き出しポイントを決定し、前記配線パターンが前記配線引き出しポイントを通るように設計する設計部を備えている。
【０１０７】
また、本発明は、この実装基板設計部１５０は、設計対象デバイスとしての半導体集積回路の入出力パッドと、前記入出力パッドに接続される前記パッケージ基板の前記入出力パッドとの接続のための内部接続端子（ボンドフィンガーのボンディングポイント）と、前記パッケージ基板の前記実装基板に接続するための外部接続端子と、前記配線引き出しポイントとを結ぶ線が交差領域をもたないように前記配線引き出しポイントを設計する交差制御部とを含むようにするのが望ましい。
【０１０８】
ここで、パッケージとしてはボールグリッドアレイを用い、表層配線と、電源プレーンと接地プレーンと外部接続端子を構成するボールの形成された最下層配線との４層の導体層を備えた多層配線構造のパッケージ基板を用いている。そして、ＬＳＩを搭載する表層に位置する導体層が，電源リングを含み、前記電源リングを介して、前記パッケージ基板内の配線が交差領域を持たないように電源プレーンに接続するように構成される。
【０１０９】
そしてパッケージ基板設計部２５０は、実装基板の設計結果、システムの仕様、消費電力などを考慮し、適用するパッケージの種類を検討し、パッケージ基板を設計するもので、電源プレーン分割部２５１、電源制御部２５２、分割制御部２５３などを具備している。詳細については、後述するが、本実施の形態では、電源プレーンを、電源電位に応じて分割するとともに、各配線層についても領域分割し、領域内で配線が完了するように制御し、交差領域を持たないように配線する。
このパッケージ基板設計装置２５０の入力データは少なくとも、半導体集積回路実装基板設計部１５０の設計結果を含むようにしている。このパッケージ基板設計装置２５０の分割制御部２５３は、半導体集積回路実装基板上の部品配置位置に依存して、分割された領域内に、前記部品に対応する信号グループを構成する配線が設置されるように、信号グループ毎に分割して制御する。
また、電源プレーン分割部２５１は、パッケージ基板を構成する電源プレーンが、実装基板上の電源分割に対応するように、電源単位毎に、複数の領域に分割する。
さらに分割制御部２５３は、前記パッケージ基板の外部接続端子が、ボールグリッドアレイを構成し、前記外部接続端子形成面を８個の領域に分割し、領域ごとに信号配線が完了するように設計する。またここでは、前記外部接続端子の配列に応じてグループ分けされ、グループ毎に信号配線が隣接するように設計する。また、図示しないが、パッケージ基板設計部は、前記表層配線および最下層配線が、分割された領域の端部から所定幅の形成禁止領域をもつように制御する配線制御部を具備するようにしてもよい。
【０１１０】
さらに半導体集積回路設計部３５０は、実装基板の設計結果、パッケージ基板の設計結果に、内部条件を考慮して、入出力パッドをはじめ回路設計を行うもので、データ入力部３５１、内部条件考慮部３５２、パッド配置補正部３５３、入出力パッド配置部３５４、入出力セル設計部３５５などを具備している。詳細については後述するが、データ入力部３５１は、半導体集積回路実装基板の設計結果を入力データとして入出力パッド配置を決定する。また、内部条件考慮部３５２は、ＬＳＩの内部条件を考慮して修正を行う。入出力パッド配置部３５４は、パッケージ基板の外部接続端子の配置および半導体集積回路実装基板の部品配置に応じて、に応じて前記半導体集積回路の入出力パッドの配置を設計する。入出力セル設計部３５５は、前記半導体集積回路実装基板の部品配置に応じて前記半導体集積回路の入出力パッドに接続される入出力セルの駆動能力を決定する。
【０１１１】
図３は図１に示したステップのうち、プリント配線基板の設計ステップ１００２に先立ち行われるシステム／仕様検討ステップ１００１を詳細に示すフローチャートである。
まず、システム／仕様から、ＬＳＩ、メモリなどプリント配線基板１００上に配置する部品の消費電力を算出する（ステップ１０１１）。その際、ＬＳＩに関してはどのパッケージを用いるか検討する必要があるため、以下の検討を実施する。
【０１１２】
そして、消費電力より電源ボール数の見積りを実施する（ステップ１０１２）。その際、これはパッケージの外部接続端子を構成するボール１個当り供給できる電力値をもとに計算によって求める。この電力値は、電源、GNDそれぞれについて算出を実施する。
また、システム仕様にもとづき、図４（ａ）乃至（ｃ）および図５に示すようにシステムの端子表と信号の接続(ネットリスト)をもとに、信号および電源の種類(グループ分け)、個数の検討を実施する（ステップ１０１３）。
【０１１３】
ステップ１０２３において、信号および電源のグループ分けと、そのグループに属する電源の数を明確にすることにより、必要な端子数の見積もりを行う（ステップ１０１４）。
【０１１４】
このようにして、システムにおいてこのプリント配線基板に配置する部品の消費電力に基づいて検討した結果、算出された必要な電源ボール数と、システムのネットリストと端子表とに基づいて検討し、ボール数を算出する。
上記２種の検討結果から必要なボール数と、このボール数にあわせたパッケージを決定する（ステップ１０１５）。例えばボールを格子状に配列したボールグリッドアレイを構成する外部接続端子をもつ３層構造のパッケージ基板を用いたパッケージを使用することを決定する。
【０１１５】
そしてパッケージが決定すると、そのパッケージから各配線のファンアウト（引き出し）が実施可能かどうかの検討を実施する（ステップ１０１６）。
【０１１６】
ここでなされる検討の内容は、パッケージのフットプリント(パッケージの形状、ピン配置、ピン数)に対して、プリント配線基板の配線ルール(配線の幅、間隔、ビアの大きさ、間隔)や、このプリント配線基板を多層基板で構成する場合には、基板層構成(何枚構成にするか)について選択し、必要な配線の引き出しが可能かどうか確認を実施する。
【０１１７】
そして必要な配線の引き出しが不可能であると判断された場合は、パッケージの検討まで戻って再検討（ステップ１０１７）を実施する。
可能な場合はプリント配線基板の詳細設計をスタートする（ステップ１０１８）。(次のフェーズに移行する)。
【０１１８】
この方法によれば、半導体集積回路システムの設計に際し、まず、プリント配線基板を設計するに際し、プリント配線基板からパッケージ基板設計、ＬＳＩ設計と、下流側から上流側に向かって設計を行うようにし、プリント配線基板の設計に際し、システム仕様情報に基づき得られた部品配置結果などの情報を入力データとして、パッケージの端子配列の概略のポジションを決定するようにしているため、パッケージやＬＳＩの制約をうけにくく、プリント配線基板が理想とする入出力端子の配置あるいは配線パターンのレイアウトを決定することができる。これによりプリント配線基板の配線ルールや基板層構成の検討を短いＴＡＴで実施可能である。ちなみに従来の設計ではパッケージやＬＳＩの入出力端子がすでに決定していたため、再検討をするためには、再度パッケージの設計を実施しなおす必要があり、場合によっては、ＬＳＩのレイアウト変更が必要となり、大幅な時間と工数が必要となる可能性もあった。
上記作用効果に加え、本発明によれば、配線の交差、配線長の増大などを抑制し、半導体集積回路システムの大規模化、高速化、多ビット化に際しても、信号配線の複雑な引き回しを低減することができる。従って、配線の自動化が容易となる。
【０１１９】
（ファンアウト）
次に、図３のステップ１０１６で説明したファンアウトについて詳細に説明する。
従来の設計工程では、ファンアウト検討は手動で実施していたが、本実施の形態では、自動化を実現する。
【０１２０】
まず図６にフローチャートを示すように、パッケージの決定ステップ１０１５の後、ファンアウト(ステップ１０１６)を行うが、まず必要情報の入力と確認を実施する。
【０１２１】
第１に、使用するＬＳＩ、メモリのパッケージ情報の入力確認を行う(ステップ１１６１)。これはパッケージ形状、ピン数(端子数、電源数)などによって配線の引き出し方法が変わるためである。
【０１２２】
第２に、プリント配線基板上での配置位置についての情報の入力確認を行う(ステップ１１６２)。これはＬＳＩの周辺の部品配置状態によって、ＬＳＩの電源、信号のどの端子(グループ)をどの方向にファンアウトさせるか検討するためである。ここでは、関連する部品と近い辺のボールを信号に割り当て、配線が回り込んだり、配線長が長くならないように考慮する。
【０１２３】
第３に、使用するプリント配線基板情報の入力確認を行う(ステップ１１６３)。これはプリント配線基板の配線ルール、基板層構成、などの仕様によって引き出せる本数などが変わるためである、配線幅、配線ピッチが細かいほど多くの本数が引き出し可能である。
【０１２４】
また配線層数が多いほど、多くの信号線を引き出し可能である。しかし、コストの高騰を招いたり、実際の製造が困難であるなど制約があり、これらの制約を考慮してファンアウト位置を決定する必要があるため、これらの情報を入力確認する。
【０１２５】
そして第４に、図７に示すように、ファンアウトポイント位置ＦＰＬを決定する(ステップ１１６４)。ここでは、配置するパッケージ２００の周辺に必要な本数分のファンアウトポイントを設定する。本数はパッケージの電源と信号の本数分用意する。パッケージからの距離は設計者が任意に設定する。メモリ５００などの場合は４辺に一様に配置するのではなく、ＬＳＩに近い面に集中して配置すると信号の回り込みなどの防止が可能となる。
【０１２６】
第５に、ファンアウト順序を決定し(ステップ１１６５)、ファンアウトポイントと外部接続端子であるボールの位置とをつなぐ。ここでは、ファンアウトポイントの設定を実施後、パッケージのボールからファンアウトポイントＦＰまで配線を実施する、配線が交差領域をもたないように順番に引き出す（図８参照）。
このようにして、ファンアウトポイント位置を決定し、この位置とボールの位置とを順次つなぐことにより、自ら交差のない配線パターンの設計が可能となる。
【０１２７】
このようにしてファンアウト順序が決定され、ファンアウトの検討（図３、ステップ１０１６）が終了し、システムの設計・仕様の検討が完了すると、実際にプリント配線基板を設計する。次に実際のプリント配線基板の設計工程について説明する。
【０１２８】
プリント配線基板の設計に際しては図９に示すフローチャートを実施する。
ここではまず、プリント配線基板全体の概略仕様について検討を実施する。ここでは、まだ詳細なスペックが決定していないので、プリント配線基板全体として、まず図１０（ａ）に示すように、入力、出力データについて明確化を実施し、入力部Ｉと出力部Ｏとを決定する（入出力決定ステップ１０２１）。また、信号処理に必要な概略仕様を決定する。
続いて、図１０（ｂ）に示すように、機能データフローの検討を行う（ステップ１０２２）。すなわち入出力決定ステップ１０２１で、入力、出力信号の概略仕様が決定されると、そのような構成と順番で仕様を満たすか否かという検討を実施する。そして、概略仕様から、プリント配線基板を構成する各々の仕様に落とし込みを実施する。
【０１２９】
そして、図１０（ｃ）に示すように、ＬＳＩおよびメインバスの検討を行う（ステップ１０２３）。つまりここではプリント配線基板１００上には入力部ＩからＬＳＩ１、ＬＳＩ２、ＬＳＩ３、出力部Ｏへとバスが形成される。
【０１３０】
さらに、それぞれの仕様が固まってくると、個別の仕様を上記部品（ＬＳＩ１、ＬＳＩ２、ＬＳＩ３）の構成で実現し、どのようにデータをやり取りするかを検討する。また、信号処理の基本となるデータのフローについて受け渡しを明確にする。
【０１３１】
続いて、図１０（ｄ）に示すように、ボード分割および周辺部品検討を行う（ステップ１０２４）。個別仕様とデータの受け渡しを明確にすると、ボードの分割が実施される。ここで分割は主に処理内容毎に行い、境界線Ｄによって３分割する場合を考える。処理に必要なＬＳＩと必要部品についての検討を実施する。ここではＬＳＩ１、ＬＳＩ２、ＬＳＩ３とこれにそれぞれ２つずつのメモリＭが接続されている。
この後、境界線Ｄによって３分割されたパートごとに分割検討を実施する（ステップ１０２５）。すなわちここでは図１１（ａ）に示すように、分割されたパート毎に部品配置等の検討を実施し、特に強調設計が必要と思われる領域Ｓａを明確にする。
【０１３２】
続いて、図１１（ｂ）に示すように、協調設計（Codesign）適用範囲の決定を行う（ステップ１０２６）。ここでは、高速I/Fなど協調設計が必要と思われる部分に対して、配置、配線の検討を実施するようにし、領域の設定は任意の範囲で行う。
【０１３３】
このようにして、範囲の設定が決定すると、図１１（ｃ）および（ｄ）に示すように、
詳細仕様の検討フェーズに移行する（ステップ１０２７）。
【０１３４】
このようにしてプリント配線基板１００の設計がなされ、配線１０１が形成される。
ここでは、図１２のように境界線Ｄによって３つの領域Ａ，Ｂ，Ｃに分割し、ＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣの３つの電源プレーンを割り当てた場合を考える。パッケージ基板２００上のボール２０２の位置から、ファンアウトポイントＦＰにむかって、順次接続を行い、図１３に要部拡大図を示すように、交差のない配線領域ＬＡを得る。この例ではメモリＭのパッケージのボール位置からメモリのファンアウトポイントＦＰＭをとおり、当該半導体集積回路パッケージファンアウトポイントＦＰからボール位置までほぼ平行で規則的な配線１０１を形成していることがわかる。
【０１３５】
また、図１４および図５７に示すように、半導体集積回路パッケージ２００の周りのプリント配線基板上の配線１０１を示すように、協調配線領域においては、ファンアウトポイントＦＰまでは、配線１０１は交差なく良好に配列されているが、ファンアウトポイントを超えると、配列状態が変わる。図５７は図１４の要部拡大図である。例えば、実装基板上の配線パターンが半導体集積回路（チップ）３００を搭載するＢＧＡパッケージ２００のボール２０２の位置から所定の位置まで規則性を持って引き出されているのに対し、ファンアウトポイントＦＰを超えると、規則性が変化する。つまりほとんど規則性がなくなる。ここではファンアウトポイントＦＰを結ぶラインＦＰＬは正方形をなしている。
【０１３６】
ここで、領域分割のなされた領域は、領域毎に電源プレーンに接続されている。
この構成によれば、半導体集積回路実装基板上の部品配置位置に依存して分割された領域内に、前記部品に対応する信号グループを構成する配線が配置されるため、配線長の低減をはかることができ、高速化が可能となる。従って、実装基板およびパッケージ基板を考慮した交差のない配線設計が実現されるため、高速駆動が可能で、不要輻射特性および熱特性に優れた半導体集積回路システムを提供することが可能となる。
【０１３７】
（実施の形態２）
次に本発明の実施の形態２として、パッケージの設計方法について説明する。
パッケージとしては、リードフレームを用いたものや、フィルムキャリアを用いたものなど種々のパッケージが提案されているが、ここではパッケージ基板として多層構造基板を用い、外部接続端子としてボールを用いたボールグリッドアレイ構造のパッケージを用いる。
【０１３８】
前記実施の形態１では、半導体集積回路チップを搭載したパッケージ基板を、搭載するプリント配線基板の設計方法について説明したが、本実施の形態ではここで用いられるパッケージ基板の設計方法について説明する。
【０１３９】
このパッケージは図１５に断面概要図を示すように、表層配線を備えた表層２０１ａ、電源プレーンを構成する電源層２０１b、接地プレーンを構成する接地層２０１c、ボールを形成するためのボールパッドを構成する最下層配線を備えた最下層２０１ｄとからなる４層構造のパッケージ基板２０１で構成されている。パッケージ基板２０１の接地層および電源層を構成する金属層は、基板面の８０％以上の占有面積をもつように、銅箔をパターニングして形成される。これら４層の表層、電源層、接地層、最下層は、絶縁層を介して積層され、インナービアＨを介して、各端子と接続される。最下層２０１ｄにはボール２０２が形成されて外部接続端子を構成し、プリント配線基板（１００）の配線パターン上に面実装される。
【０１４０】
本実施の形態では、ＬＳＩチップを搭載するパッケージ基板を設計するに際し、パッケージ基板の設計に用いられる入力データとして、例えば前記実施の形態１で説明したようなプリント配線基板の設計結果を用いたことを特徴とする。
【０１４１】
この方法のフローチャートを図１６に示す。まず、プリント配線基板の設計結果からプリント配線基板のフロアプランに合わせてパッケージ基板のボール範囲を指定する（ステップ１６０１）。つまり例えば図１４に示した配線パターン３０１の内方端３０２の存在範囲に合わせて、ボール２０２の形成範囲を決定する。
続いて、パッケージ基板のボール２０２形成範囲に合わせてプリント配線基板のフロアプランから信号線の位置を決定する（ステップ１６０２）。
そしてボール配置を基にしてＬＳＩの信号の並びを決定する（ステップ１６０３）。
【０１４２】
この方法によれば、プリント配線基板を考慮してパッケージ基板の信号配置を決定しているため、ねじれなく電気的特性に優れた配線を実現することが可能である。
【０１４３】
なお、プリント配線基板上の部品配置位置に依存して、信号のグループわけを行い、これによってパッケージを設計するようにしてもよい。
【０１４４】
次に、このパッケージにおける信号のグループ分けを用いた信号の並びの決定方法について図１７にフローチャートを示す。
まず、ＬＳＩ−パッケージ−プリント配線基板で使用する全信号を入力する（ステップ１７０１）。
続いて、プリント配線基板に搭載される各部品を仮配置しフロアプランを作成する（ステップ１７０２）。
この部品配置に基づいて数種類のグループに分ける（ステップ１７０３）。
そして、グループをプリント配線基板のフロアプランにあわせてパッケージのボール配置範囲を指定する（ステップ１７０４）。
【０１４５】
この方法によれば、プリント配線基板の部品配置位置に依存して信号グループ分けを行っているため、ねじれもなく電気的特性に優れた配線を実現することが可能である。
例えば図１４に示したようなパッケージのパッケージ基板２０１においては、ボール配置領域ＢＡがこのボール配置範囲である。
【０１４６】
次に、このパッケージにおける部品配置、電源分割に依存した電源プレーン作成を実施する方法について説明する。図１８にフローチャート、図１９にこの説明図を示す。
まず、プリント配線基板１００の各部品を駆り配置しフロアプランを作成する（ステップ１８０１）。そして、このフロアプランに基づいて、プリント配線基板の電源・接地プレーン領域を設定する（ステップ１８０２）。
【０１４７】
最後に、プリント配線基板１００とパッケージ基板２０１の重なる電源・接地プレーン部分をパッケージ基板のプレーンに転写し、図１９に示すように、電源プレーン２０１ｂを境界線Ｄによって３分割した構造とする（ステップ１８０３）。  
【０１４８】
この構成によれば、電源設計の容易性が向上する。また電源分割に依存した電源プレーンの作成により、電源設計の容易性が向上する。また電源ロスの削減を図ることが可能となる。
【０１４９】
このように、前記電源プレーンが前記実装基板上の電源プレーンを含む領域に対応するように、電源単位毎に、前記電源プレーンを含む複数の導体層を備えた多層構造のパッケージ基板を用いているため、配線が容易となり小型化が可能となる。
なお、このパッケージ基板を構成する導体層が，電源リングを含み、電源リングを介して、パッケージ基板内の配線が交差領域を持たないように設計することにより、より配線の自由度が高まり、寄生容量の低減をはかることができ、小型でかつ高速駆動の可能なパッケージを得る事が可能となる。
【０１５０】
また、この方法によれば、プリント配線基板の設計後にパッケージ基板が設計されるため、対象となる半導体集積回路から、半導体集積回路の周辺の部品までの接続情報に基づいて、設計することができ、交差領域を持たないように設計することが可能となる。
このように交差領域を回避することにより、ノイズのみならず熱輻射に対する対策も可能となる。
【０１５１】
（実施の形態３）
次に本発明の実施の形態３について説明する。
この方法では、パッケージ基板の設計に際し、パッケージ基板の面を4つの領域に分割し、領域ごとに信号配線が完了するようにしたことを特徴とする。
【０１５２】
図２０は本実施の形態のパッケージの設計方法、特にその領域内配線の設計方法までを示すフローチャートである。図２１はこの設計方法を示す説明図である。
この方法では、まず、パッケージ基板２００の外部接続端子であるボール（ボールグリッドアレイ）の、サイズ、形状、ボール配置と、ＬＳＩ３００のサイズおよびパッド配置とを入力情報として、これらを重ね合わせて図２１（ａ）に示すように重ね合わせデータを出力する（ステップ１０２１）。
【０１５３】
この後、この重ね合わせデータに加え、ワイヤＷの太さ、長さ、ボンドフィンガーＢＦを入力情報とし、ボール２０２とＬＳＩ３００のパッドとの間を、交差領域をもたないように配線し、出力情報として図２１（ｂ）に示すようワイヤリングのなされた設計データを出力する（ステップ１０２２）。
【０１５４】
さらに、入力情報として、ワイヤリングのなされた設計データと、領域分割情報とを用いて領域分割を行う（ステップ１０２３）。ここでは図２１（ｃ）に示すように、ＬＳＩの対角線に沿って４分割を行う。このステップ１０２３では領域分割のなされた設計データが出力される。
【０１５５】
そしてさらに、入力情報として、領域分割のなされた設計データを用い、ここでは配線制約として、領域内で配線が完結するように配線を実施する（ステップ１０２４）。このようにして順次領域毎に配線を実施し、図２１（ｄ）に示すように、すべての領域の配線を完了させる。
このように領域ごとに区切って配線を行うことにより、干渉するデータが少なくてすみ、処理の高速化を図ることができる。また、後で修正を行う場合にも領域内のみを考慮すればよいため、修正処理も簡単である。
なお、前記実施の形態では、ワイヤボンドによる接続ステップ１０２２の後に領域分割ステップ１０２３を実施したが、ワイヤボンドによる接続ステップ１０２２に先立ち領域分割ステップ１０２３を実施してもよい。
【０１５６】
（実施の形態４）
次に本発明の実施の形態４について説明する。
前記実施の形態では、パッケージ基板の設計に際し、パッケージ基板の面を４つの領域に分割し、領域ごとに信号配線が完了するようにしたが、本実施の形態では８つの領域に分割するようにしたことを特徴とする。
図２２（ａ）および図２２（ｂ）に示すように、パッケージ基板２０１上にボール２０２を配置したものに、ＬＳＩ３００を重ね、ボールポイントの最内周の内側座標に四角形の領域を形成し配線領域の最外周枠ＬＡ１を作成する。そして全ボンドフィンガーＢＦを囲むように八角形の領域である最内周枠ＬＡ２を作成する。そしてこの最外周枠ＬＡ１と最内周枠ＬＡ２との間の領域を論理演算で抽出し、配線領域ＷＡとする。そしてここでは対角線で分割したものをさらに２つに分割し、８分の１領域とする。
８分割することにより、４分割の場合に比べて、配線のさらなる簡略化が可能となる。
【０１５７】
（実施の形態５）
次に本発明の実施の形態５について説明する。
前記実施の形態３，４では、パッケージ基板の設計に際し、パッケージ基板の面を４つまたは８つの領域に分割し、領域ごとに信号配線が完了するようにしたが、本実施の形態ではボール２０２と、ボンドフィンガーＢＦとの接続のための配線パターンの設計について説明する。このパッケージ基板２００は図１５に示したものと同様に表層配線２０１ａ。電源プレーン２０１ｂ、接地プレーン２０１ｃ、最下層配線２０１ｄの４層の配線層で構成されており、前記最下層配線２０１ｄには突出部が形成され外部接続端子としてのボール２０２を構成している。そして表層配線２０１ａに、半導体集積回路の周縁に沿って帯状に形成されたボンド部とボンド部から接続すべき外部接続端子２０２の直上位置まで伸長するフィンガー部とを備えたボンドフィンガーを具備し、前記ボンドフィンガーの先端はこのフィンガーに形成される貫通ビアを介して対応する外部接続端子２０２に接続される。
【０１５８】
ここでは、ボンドフィンガーは表層配線２０１ａによって実現している。
まず図２３に示すように、パッケージ基板上に形成される外部接続端子としてのボール２０２のグルーピングを行う。ここでは縦の列ごとに同一グループとなるようにし、番号付けを行う。
【０１５９】
そして、ボンディングフィンガーにおいてもボール２０２のグループ要素数毎に番号付けを行う。ここではボールは３列であるため端のＡ１，Ｂ１，Ｂ２を除いてＣ１，２，３、Ｄ１，２，３・・というように各行３列ずつ要素をもつように、ボンドフィンガーを配置する。
【０１６０】
この後、図２４に示すように、各グループに対してあらかじめ用意した配線セルを配置する。つまり、コーナー部と繰り返し部とで、対応する配線セルＣｅ１，Ｃｅ２を用意する。８分の１分割ごとに２種類であるが、各辺左右反転した対応する配線セルＣｅ３，Ｃe４を用意し、合計４種類の配線セルを用意する。
【０１６１】
このようにして配線セルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４を配置し、ボンドフィンガーからの導出線が最内周枠ＬＡ２と交差する点をボンドフィンガー導出点とし、図２５に示すように、この間隔が線分Ａ上で均等となるように導出線を引く。
【０１６２】
そして図２６に示すように、ボール引き出し点とボンドフィンガーからの引き出し点とすなわち、最内周枠ＬＡ２と最外周枠ＬＡ１との間を配線する。この配線はコーナー部から配線を開始することにし、各グループ毎に処理する。すでに引き出しが完了しているグループの配線端から配線可能領域の端で配線方向を守りながら、グリッド状に配線を行う。ここでは斜め方向を主とし、無理な場合は上方向、横方向で配線を行う。
【０１６３】
このようにして図２７に示すように順次配線を行い、図２８に示すように、配線を完了する。
なお、この３列のボールに対して、３本の配線が必要となるが、図２９（ａ）および（ｂ）に示すように、ボール２０２を配線２０３に対して中央にそろえたものとボール２０２を右そろえにしたものを用いることができる。
【０１６４】
また、変形例として、ボール引き出しからボンドフィンガーに直接配線した場合は、図２９に示すようになる。
【０１６５】
この方法によれば、分割領域内で、接続する端子毎にグルーピングを行い、グループ内で対応する端子同士を、ボール引き出し点とボンドフィンガーからの引き出し点と、すなわち最内周枠ＬＡ２と最外周枠ＬＡ１との間を配線することにより、均一で交差のない配線を容易に実現することができ、不要輻射特性、熱特性に優れたパッケージ基板を形成することができる。
【０１６６】
（実施の形態６）
次に本発明の実施の形態６について説明する。
前記実施の形態５では、パッケージ基板の設計に際し、ボール２０２と、ボンドフィンガーＢＦとの接続のための表層配線の配線パターンの設計について説明したが、本実施の形態では、ボンドフィンガーを２列構成にし、内側のボンドフィンガーからビアまでの表層配線を形成し、最下層配線によってボール２０２まで接続する配線パターンの設計について図３０乃至図３５を参照しつつ説明する。図３６はこの断面説明図である。
【０１６７】
まず図３０に示すように、パッケージ基板上に形成される外部接続端子としてのボール２０２のグルーピングを行う。ここでは最外層の３列の内側に位置する３列のボールごとに同一グループとなるようにし、番号付けを行う。
【０１６８】
そして、ボンドフィンガーにおいても図２３に示したＡ１，Ｂ１，Ｂ２、Ｃ１，２，３、Ｄ１，２，３・の内側に配置される。各行のボール２０２のグループ要素数毎に番号付けを行う。ここでもボールは３列であるため端のａ１，ｂ１，ｂ２を除いてｃ１，ｃ２，ｃ３、ｄ１，ｄ２，ｄ３・・というように各行３列ずつ要素をもつように、ボンドフィンガーを配置する。
【０１６９】
この後、図３１に示すように、各グループに対してあらかじめ用意した配線セルを配置する。つまり、コーナー部と繰り返し部とで、対応する配線セルＣｅ０１，Ｃｅ０２を用意する。８分の１分割ごとに２種類であるが、各辺左右反転した対応する配線セルＣ０ｅ３，Ｃｅ０４を用意し、合計４種類の配線セルを用意する。
【０１７０】
このようにして図３２に示すように配線セルＣｅ０１，Ｃｅ０２，Ｃｅ０３，Ｃｅ０４を配置し、ボンドフィンガーからビアまでの表層配線を形成する。ここでは右つめで配線しビアを作成する、このときの配線およびビアピッチは最小ルールを適用する。ビアは上方向に配置していき、配置不可となるとＸ座標方向をマイナス方向にシフトし、下から上方向への配置を繰り返す。
このようにして図３３に示すように表層配線とビアが生成される。
【０１７１】
そして作成したビアから表層配線をなぞるように最下層配線を引き、図３４に示すようにボンドフィンガーの直下まで引き出す。
最後にボール引き出しとビア引き出しを順次グリッド配線で結ぶことにより図３５に示す配線が完了する。
図３６にこのＡ−Ａ断面を示す。
このようにして、端子数の増大に際しても効率よく信頼性の高いパッケージ基板を形成することが可能となる。
【０１７２】
（実施の形態７）
次に本発明の実施の形態７について説明する。
本実施の形態では、ワイヤボンディングタイプの実装におけるネットアサインについて説明するもので、図３７にそのフローチャート図、図３８にパッケージ基板２００と、ＬＳＩ３００との関係を示す。
ここでは図３８に示すように、パッケージ基板２００を８つの領域に領域分割したものについて説明する。
なお、本実施の形態では、図３７（ｂ）に示すように、パッケージ基板表面を分割する自動分割部（Ｒｏｕｔｉｎｇ  ｋｅｅｉｎ）２１、ＬＳＩの入出力パッドとボールの接続のための配線が領域内で閉じているかどうかの確認を行うループチェック部２２、ＬＳＩの入出力パッドとボールの接続のための配線が領域内で交差していないかどうかの確認を行う交差確認部２３（ボンドフィンガーとワイヤの配置のチェック機能）、オート配線機能を供えたオート配線部２４、ビアの配置制限機能などの機能を備えたビア配置制限部２５とを、あらかじめ設計装置２０に装備し、高速かつ高精度の自動設計が容易となるようにしたものである。
まず、パッケージ基板２００のＢＧＡのボール２０２のサイズと形状とボール配置と、ＬＳＩ３００のサイズおよびＩ／Ｏパッド３０２の配置とを入力情報とし、ＢＧＡとＬＳＩとの関連データすなわちこれらを重ねたデータを求める（ステップ３７０１）。
そして、このデータを設計データとして入力し、自動分割部２１で出力情報として領域分割情報を得る（ステップ３７０２）。ここでは、ループチェック部２２で領域分割の境界で閉じているかどうかチェックを行い、閉じていない場合は、ボール２０２およびＩ／Ｏパッド３０２の配置をずらす。
【０１７３】
この領域分割情報を用い、これに列グループ分け情報を入力情報として、ボールとＩ／Ｏパッドの列グループ分けを行うことにより、領域分割および列グループ分けのなされた設計データを得る（ステップ３７０３）。
【０１７４】
この領域分割情報を用い、これに列グループ分け情報、Ｉ／Ｏパッドの順序定義情報を入力情報として、ボールとＩ／Ｏパッドの列グループ分けを行うことにより、領域分割および列グループ分け、順序形成のなされた設計データを得る（ステップ３７０４）。
【０１７５】
さらに、この分割領域内で領域分割、これに列グループ分け、Ｉ／Ｏパッドの順序が決定された情報を、入力情報として、分割領域内で、列グループ毎にボールと入出力パッドの順序を関連付けて、ボンドフィンガーＢＦを介して接続する。そして交差確認部２４で配線の交差がないかどうか確認を行う。ここで同一番号を接続するが、電源リング２０５および接地リング２０６に接続されているＩ／Ｏパッドは、除くようにしている。電源リング２０５および接地リング２０６は、電源パッドＰＰおよびＰＧから直接ワイヤボンディングがなされる。このようにしてネットをもつ方からネットを持たない方へネットを伝搬させる（ネットアサインステップ３７０５）。ここではオート配線部２４、ビアの配置制限機能などの機能を備えたビア配置制限部を用いて自動配線を行うが、ボンドフィンガーは一列がルール的に無理なら段数を増やすようにし、自動処理を行う。この自動処理に際してはボンドフィンガーの配置ルールとワイヤの配置ルールとで制御し、均等に配置するようにしている。
これにより、プリント配線基板情報を得るのに最適な端子に伝搬することが可能である。
【０１７６】
なお、この配線は原則としては表層で配線を行う。そして、表層のみでの配置が困難である場合には、前述したように、最下層すなわちボール形成層で配線を行う（図３２参照）。
この例を図３９に示す。図３９の例では、パッケージ基板の内側に位置するボンドフィンガーＢＦ１は、ＬＳＩ３００の外側のＩ／ＯパッドＰ１に接続されるとともに、パッケージ基板の外側に位置するボンドフィンガーＢＦ２は、ＬＳＩ３００の内側のＩ／ＯパッドＰ２に接続される。
【０１７７】
また本実施の形態では、配線ルールを考慮して配線形成領域すなわち、この領域内でしか配線してはならない領域ＲＫＩが決められており、この領域の境界線Ｄから所定の間隔ａを隔てた領域に配線禁止領域が形成されており、この間隔ａに隣接領域のビアを形成する領域（Via  keepin）間での間隔ａをあわせて２ａの幅でビアが形成されない領域が存在しており、これにより、電源プレーンの幅が確保されている。ビアが形成されると、その領域周辺では電源プレーンは、除去されることになり、電源プレーンの面積が小さくなるだけでなく、電流路が狭くなったり、切断されたりすることになるが、このようにビアが形成されない領域を確保することにより、電流路を確保することが可能となる。つまり、電源プレーンにおける電流路が所定幅で確保され、有効に電源プレーンを確保するとともに、電源プレーンがフローティング領域となるのを防止することができる。
【０１７８】
またここでは、自動分割部（Ｒｏｕｔｉｎｇ  ｋｅｅｉｎ）２１、ループチェック部２２、交差確認部２３、オート配線部２４、ビア配置制限部２５を、あらかじめ設計装置２０に具備しているため、極めて容易に自動配線が可能となり、不要輻射特性および熱特性に優れたパッケージ基板を形成することが可能となる。
【０１７９】
（実施の形態８）
次に本発明の実施の形態８について説明する。
本実施の形態では、フリップチップタイプの実装におけるネットアサインについて説明するもので、図４０にパッケージ基板２００と、フリップチップタイプのＬＳＩ３００Ｆとの関係を示す。
【０１８０】
ここでも図４０に示すように、パッケージ基板２００を８つの領域に領域分割したものについて説明する。ここでもパッケージ基板２００はＬＳＩ３００Ｆに直接接続されるパッドＢＰを備えた表層配線と、電源プレーンと、グランドプレーンと、ボール２０２を形成する最下層配線との４層構造を構成している。
【０１８１】
図４０には、パッケージ基板２００の電源プレーンとグランドプレーンに接続するためのＬＳＩのパッドＰＰ，ＰＧおよび信号線との接続のためのパッドＰＳ１・・・・ＰＳ７・・・・の配置が示されている。パッケージ基板２００の表層配線にもこれらＬＳＩのパッドＰＰ，ＰＧおよびパッドＰＳ１・・・・ＰＳ７・・・・に対応して、ボンディングパッドＢＰが形成されている。
そして矢印Ｓ１に示すように、内側のボール２０２−４，５，６には、パッドＰＳ４，５，６から、表層配線を使って配線パターンが形成される。
【０１８２】
また、矢印Ｓ２に示すように、外側のボール２０２−１，２，７には、パッドＰＳ１，２，７から、貫通ビア（図示せず）を経由して、最下層配線を使って配線パターンが形成される。
【０１８３】
実際の設計は前記実施の形態と同様に行われるため、ここでは説明を省略するが、自動配線に際しては、原則として表層および最下層で配線を行うようにし、外側パッドはビア経由で最下層配線を行うと共に内側パッドは表層配線を行う。
【０１８４】
このように、ワイヤボンディングタイプのパッケージ基板のみならずフリップチップタイプのパッケージ基板にも適用可能である。
【０１８５】
（実施の形態９）
次に本発明の実施の形態９について説明する。
本実施の形態では、図４１に示すように前記実施の形態８と同様にフリップチップタイプの実装におけるネットアサインについて説明するものであるが、図４０に示したパッケージ基板２００と異なる点は、フリップチップタイプのＬＳＩ３００Ｆが小さく、ボールはＬＳＩ３００Ｆの下には配置されない点で異なる。
【０１８６】
ここでも図４１に示すように、パッケージ基板２００を８つの領域に領域分割したものについて説明する。ここでもパッケージ基板２００はＬＳＩ３００Ｆに直接接続されるパッドＢＰを備えた表層配線と、電源プレーンと、グランドプレーンと、ボール２０２を形成する最下層配線との４層構造を構成している。
【０１８７】
図４１には、パッケージ基板２００の電源プレーンとグランドプレーンに接続するためのＬＳＩのパッドＰＰ，ＰＧおよび信号線との接続のためのパッドＰＳ１・・・・ＰＳ７・・・・の配置が示されている。パッケージ基板２００の表層配線にもこれらＬＳＩのパッドＰＰ，ＰＧおよびパッドＰＳ１・・・・ＰＳ７・・・・に対応して、ボンディングパッドＢＰが形成されている。
【０１８８】
そして矢印Ｓ３に示すように、内側の２列ボール２０２−３，４，７，８には、内側のパッドＰＳ３，４，７，８から、表層配線を使って配線パターンが形成される。
また、矢印Ｓ４に示すように、外側のボール２０２−１，２，５，６，９，１０には、外側パッドＰＳ１，２，５，６，９，１０から、貫通ビア（図示せず）を経由して、最下層配線を使って配線パターンが形成される。
【０１８９】
実際の設計は前記実施の形態と同様に行われるため、ここでは説明を省略するが、自動配線に際しては、原則として表層および最下層で配線を行うようにし、外側パッドはビア経由で最下層配線を行うと共に内側パッドは表層配線を行う。
【０１９０】
このように本実施の形態でも、パッケージ基板を設計するに際し、ボールグリッドアレイを構成するパッケージ基板の外部接続端子が、前記パッケージ基板の面を８つの領域に分割し、領域ごとに信号配線が完了するように設計するようにしているため、容易に作業性よく配線を行うことが可能となる。
【０１９１】
（実施の形態１０）
次に本発明の実施の形態１０について説明する。
本実施の形態では、図４２に示すように、パッケージ基板の設計における信号のグループ化と、信号のスワップについて説明する。
まず、外部接続端子としてのＢＧＡの配置，ＬＳＩの配置を行い（Ｓ４２０１）、ワイヤボンドのための概略設計（Ｓ４２０２）、領域分割（Ｓ４２０３）、信号グループ化（Ｓ４２０４）、領域内配線（Ｓ４２０４）を行う。
グループ化に際しては、実施の形態５において図２３から２８に示したようにボンドフィンガー３連と、ボールを縦に３連とをグループ化しておく。
そして、必要に応じて信号のスワップを行う（Ｓ４２０５）。
すなわち、ＢＧＡの縦一列に対してボンドフィンガーのボンディング部が隣接して配列するように構成される。
これにより、前述したように、修正の際に、これらのグループ内であれば、３本の配置を換えることにより、容易に修正可能である。
【０１９２】
つまり、図４３（ａ）に示すように、パッケージ基板の表層配線で形成されるボンドフィンガーＢＦ１，２，３と、パッケージ基板の最下層配線で形成されるボール２０２−１，２，３とを順次接続していた場合、フィンガーに相当する配線を、図４３（ｂ）に示すように変更するのみで、ボンドフィンガーＢＦ１，２，３と、パッケージ基板の最下層配線で形成されるボール２０２−３，１，２とを接続するように修正することができる。
【０１９３】
また、図４３（ａ）に示すように、パッケージ基板の表層配線で形成されるボンドフィンガーＢＦ１，２，３と、パッケージ基板の最下層配線で形成されるボール２０２−１，２，３とを順次接続していた場合、フィンガーに相当する配線を図４３（ｃ）に示すように反転するように、変更するのみで、ボンドフィンガーＢＦ１，２，３と、パッケージ基板の最下層配線で形成されるボール２０２−３，２，１とを接続するように修正することができる。
【０１９４】
このように、３つのフィンガーをもつボンドフィンガー毎に、グループ分けを行うことにより、容易に修正変更を行うことが可能である。したがって自動配線も容易に可能となる。グループ間での接続を行う場合には、別層を利用して配線を行うかあるいはＬＳＩの入出力端子をスワップすることによっても対応可能である。
すなわち、ＢＧＡタイプのパッケージ基板において最下層配線は外部接続端子としてのボールを構成しており、表層配線に、前記半導体集積回路の周縁に沿って帯状に形成されたボンド部と前記ボンド部から接続すべき外部接続端子の直上位置まで伸長するフィンガー部とを備えたボンドフィンガーを具備し、前記ボンドフィンガーの先端は貫通ビアを介して対応する外部接続端子に接続されており、３つずつグループ化しておくことにより、ボンド部に対するフィンガーの配置調整により、出力端子を良好にスワップすることが可能となる。
【０１９５】
（実施の形態１１）
次に本発明の実施の形態１１について説明する。
本実施の形態では、図４４に示すように、４本毎に信号のグループ化を行った場合の、信号のスワップについて説明する。
【０１９６】
本実施の形態では、図４４（ａ）に示すように、パッケージ基板の表層配線で形成されるボンドフィンガーＢＦ１，２，３、４と、パッケージ基板の最下層配線で形成されるボール２０２−１，２，３、４とを順次接続していた場合、フィンガーに相当する配線を図４４（ｂ）に示すように変更するのみで、ボンドフィンガーＢＦ１，２，３、４と、パッケージ基板の最下層配線で形成されるボール２０２−３，１，２、４とを接続するように修正することができる。
【０１９７】
また、図４４（ａ）に示すように、パッケージ基板の表層配線で形成されるボンドフィンガーＢＦ１，２，３、４と、パッケージ基板の最下層配線で形成されるボール２０２−１，２，３、４とを順次接続していた場合、フィンガーに相当する配線を図４４（ｃ）に示すように３本を実施の形態１０の場合と同様に反転するように、変更するのみで、ボンドフィンガーＢＦ１，２，３、４と、パッケージ基板の最下層配線で形成されるボール２０２−３，１，２，４とを接続するように修正することができる。
【０１９８】
図４４（ｄ）乃至図４４（ｆ）も同様である。
このように、４つのフィンガーをもつボンドフィンガー毎に、グループ分けを行うことにより、容易に修正変更を行うことが可能である。したがって自動配線も容易に可能となる。グループ間での接続を行う場合には、別層を利用して配線を行うかあるいはＬＳＩの入出力端子をスワップするようにすればよい。
【０１９９】
（実施の形態１２）
次に本発明の実施の形態１２について説明する。
本実施の形態では図４５（ａ）乃至（ｃ）に示すように、内側のボンドフィンガーＢＦ１１、１２、１３はボールと同一層である最下層配線で完結するようにし、表層配線を用いて３連のボールに接続するように構成している。
【０２００】
実施の形態１０，１１と原理的には同様であるためここでは説明を省略するが、ボンドフィンガー３連と、ボールを縦に３連の関係にしてグループ化しておくことにより、それぞれのグループ内でネットをスワップしても物理的な接続は可能となる。
すなわち、この構成によれば、外部接続端子（ボール）の配置に応じて、信号グループを分割しグループ毎に、ボンドフィンガーのボンディングパッドおよびこれに接続される半導体集積回路チップの入出力端子の端子配列がなされているため、フィンガーの伸長先を変更するのみで容易にスワップが可能となる。
【０２０１】
（実施の形態１３）
次に本発明の実施の形態１３について説明する。
本実施の形態では図４６（ａ）乃至（ｃ）に示すように、内側のボンドフィンガーＢＦ１１、１２、１３、１４はボールと同一層である最下層配線で完結するようにし、表層配線を用いて４連のボールに接続するように構成している。
横に隣接するボンドフィンガー４連と、ボールを縦に隣接する４連の関係にしてグループ化しておくことにより、それぞれのグループ内でネットをスワップしても物理的な接続は可能となる。
【０２０２】
この構成によれば、最下層配線を用いることにより、配線の自由度が増し、スワップが容易となる。
【０２０３】
（実施の形態１４）
次に本発明の実施の形態１４について説明する。
本実施の形態では図４７（ａ）乃至（ｃ）を参照して、グループ外のスワップについて説明する。
ボンドフィンガーＢＦとボール２０２は図のように、横方向に隣接するボンドフィンガーＢＦとボール縦一列とがグループ化され、グループ毎の配線領域２１１を定義することができれば、ボールのスワップを事前に検討することが可能となる。
【０２０４】
図４７（ａ）および（ｂ）に示すように、接続先ルート調節領域２１０を配置することにより、配線を曲げることができるようになり、グループ間のスワップが可能となる。
また図４７（ｃ）に示すように、グループ外のネット交換を行うことは難しい。
また、電源プレーンの一部を用いることによってもスワップは可能である。
さらにまた内側のボンドフィンガーの場合は、表層配線および最下層配線を利用することができるため、スワップは可能である場合もある。
【０２０５】
（実施の形態１５）
次に本発明の実施の形態１５について説明する。
以下、ＬＳＩの設計について説明する。
本実施の形態では、ＬＳＩの設計に際し、半導体集積回路実装基板を設計する工程の設計結果を入力データとして入出力パッド配置を決定する工程と、この後、さらにＬＳＩの内部条件を考慮して修正を行う工程と、前記修正を行う工程の出力を入力データとして入出力パッド配置を補正する補正工程とを含む。
【０２０６】
図４８にＬＳＩの設計方法のフローチャートを示す。
ここでは、入力データはＰＣＢドリブンで設計された設計データである。「ＰＣＢ寄生素子抽出ステップ」Ｓ４８００では、ＰＣＢ設計データを入力情報として、ＰＣＢ配線のＬＲＣＫ抽出と、ディスクリート、メモリ等の部品を抽出する。
【０２０７】
そして、「ＰＫＧ寄生素子抽出ステップ」Ｓ４８０１では、ＰＫＧ設計データを入力として、ＰＫＧ配線、ボンディングワイヤ（ワイヤボンディングタイプの場合）のＬＲＣＫを抽出する。
この後、「ＬＳＩ寄生素子抽出ステップ」Ｓ４８０２では、ＩＯセル、パッド、デカップリング容量セルの抽出、及びＩＯセルに電源を供給する電源ネットワークのＬＲＣＫを抽出する。
【０２０８】
さらに「統合ネットリスト生成ステップ」Ｓ４８０３では、ＰＣＢ／ＰＫＧ／ＬＳＩ寄生素子抽出ステップで抽出された情報を入力として、ＰＣＢ−ＰＫＧ間、ＰＫＧ−ＬＳＩ間を接続する。同時に、ＩＯセルのイネーブル信号などの端子設定、入力信号波形、信号測定ポイントの指定を行う。信号測定ポイントは、ＩＯセルの出力端子、ＰＫＧのＢＡＬＬ、ＰＣＢ上部品での信号波形を測定する指定を行う。この接続、設定された情報を、ＳＰＩＣＥネットリストフォーマットで作成する。また、ＩＯセルはＳＰＩＣＥサブサーキットで指定する場合や、ＩＢＩＳで指定する方法のいずれをとってもよい。
「回路シミュレーションステップ」Ｓ４８０４では、ＨＳＰＩＣＥやＳＰＥＣＴＲＥ等の回路シミュレータを用いて回路シミュレーションを行い、信号波形を測定する。
【０２０９】
この後、「信号品質判定ステップ」Ｓ４８０５では、前記信号測定ポイントでの波形について、電圧レベル、各信号間のスキュー、オーバー／アンダーシュートの高さ、リンギングの幅を計算し、それぞれについて予め定められた仕様を満たしているかを判定する。前記仕様を満たしていない場合には、「駆動能力変更ステップ」Ｓ４８０６において、ＩＯセルの駆動能力を変更する設定を「統合ネットリスト生成ステップ」Ｓ４８０３で作成したネットリストに加え、再度、「回路シミュレーションステップ」Ｓ４８０４に戻る。
【０２１０】
以上のように、ＰＣＢドリブン設計の場合、ＬＳＩ設計段階で、ＬＳＩの外側の配線、部品が決まっているために、それにあわせるようにＬＳＩのＩＯセルの駆動能力を決定することができる。この結果、設計段階でＬＳＩ，ＰＫＧ，ＰＣＢ全体の信号品質について仕様を満たしたものができるために、高品質でかつ、後々での修正工数を削減できる。
【０２１１】
このフローチャートは図４９に示すような解析装置を用いて実行される、この解析装置は、半導体集積回路実装基板（ＰＣＢ）情報１０と、当該ＬＳＩの回路情報１１と、当該ＬＳＩチップのパッケージ情報１２とに基づいて等価インピーダンス情報を算出推定する等価インピーダンス情報推定手段１３と、前記等価インピーダンス情報１４に基づいて、不要輻射ノイズおよび熱特性を算出し、解析する解析手段１５とを含み、解析結果１６を出力するものである。そしてさらに、等価インピーダンス情報推定手段１３によって得られた等価インピーダンス情報１４に基づいて、不要輻射ノイズおよび熱特性を最適化する最適化手段１７と、この最適化手段１７で最適化を行い、得られた最適化結果１８に基づいてレイアウト設計を行うものである。
【０２１２】
ここで、等価インピーダンス情報推定手段１３は、ＰＣＢ配線のＬＲＣＫ抽出と、ディスクリート、メモリ等の部品を抽出するとともに、抽出前記回路情報１１からチップ面積と、電源パッドの位置と、電源情報から電源配線の幅・長さ・材質と、パッケージ情報からパッケージの種類とを抽出するように構成されており、これらの情報から図５０に示すようなＲ、Ｌ、Ｃ情報を求めることができる。
【０２１３】
この解析装置は、フロアプラン段階における回路情報に基づいて実行することができる。
【０２１４】
次にこの解析装置を用いて不要輻射および熱の解析を実行し、総合ネットリストを生成するための方法について説明する。
【０２１５】
まず、フロアプラン段階で、機能設計を行い、論理設計を行った段階で、図４９に示すように、チップ面積を決定すると共に、電源情報から電源配線の幅・長さ・材質を得、さらにパッケージ情報１２から電源パッドの位置を得、図５０に示すように、これらの値から等価インピーダンス推定手段１３において、抵抗Ｒ，容量Ｃ，接続部分のインダクタンスＬを推定し、等価インピーダンスを得る。
【０２１６】
ここで、抵抗Ｒはチップ面積が決まると決まる。半導体集積回路実装基板上の部品配置と、パッケージと電源パッド位置が決まるとリードの長さが決まるのでインダクタンスが決まる。なお、このような抵抗あるいはインダクタンスの推定方法としては種々の方法が提案されているが、チップ面積に単に係数をかけるのみでも、大まかな抵抗値は算出可能である。
【０２１７】
そしてチップ面積から電源のおおよその面積が決まるので電源間容量が推定される。またチップ面積が決まるとトランジスタ数が推定され、ゲート容量も推定される。そしてチップ面積とトランジスタ数とからトランジスタの占有面積が推定されると、配線容量が推定される。
【０２１８】
このようにして、等価インピーダンス容量を推定するようにしているため、演算量を少なくすることができ、高精度で信頼性の高い解析を高速で実行することが可能となる。
【０２１９】
なお、このようにして得られた解析結果１６に基づいて、最適化手段１７でＥＭＩノイズおよび熱特性の最適化を行い、最適のＲＣＬ情報を得る。
【０２２０】
このようにして図５０に示すような総合ネットリストを生成し、これを元に回路シミュレーションを行う（Ｓ４８０４）。
後は前述した工程のとおりである。
このようにして計算された信号波形についてあらかじめ決定された仕様を満たすかどうかを「信号品質判定ステップ」Ｓ４８０５で判定する。図５１（ａ）および（ｂ）のように前記信号測定ポイントでの波形が得られた場合、電圧レベル、各信号間のスキュー、オーバー／アンダーシュートの高さ、リンギングの幅について、予め定められた仕様を満たしているかを判定する。仕様例としては、オーバーシュート高さｔ１は５０ｍＶ以内、リンギング幅は０またはＶＤＤを中心として５０ｍＶ以内、電圧レベルは０．８ＶＤＤ〜ＶＤＤ内、スキューｔ４は１００ｐｓというように与えられる。これらの仕様を満たしていない場合には、ＩＯセルの駆動能力を変更する設定を「統合ネットリスト生成ステップ」Ｓ４８０３で作成したネットリストに加え、再度、「回路シミュレーションステップ」Ｓ４８０４に戻る。
【０２２１】
（実施の形態１６）
次に本発明の実施の形態１６について説明する。
ここでも、ＬＳＩの設計について説明する。図５２はこの設計方法を示すフローチャート、図５３はその説明図である。
本実施の形態では、理想のＰＣＢ仕様に基づいて、ＰＫＧ、ＬＳＩを設計して、トータルとして理想のセット（＝ＰＣＢ＋ＰＫＧ＋ＬＳＩ）を完成させることを特徴とするものである。しかしながら、現実には、例えばＬＳＩ内のメモリＩＦがハードマクロとして与えられている場合では、メモリＩＦの端子位置を変更できない等の制約がある。そのために、ＰＣＢ１００仕様検討時に、ＬＳＩ３００の事情を予め考慮しておかないと、後々、メモリＩＦとＰＣＢ上メモリＭ１／Ｍ２間の配線ができない等の大きな困難にぶつかることが推測される。よって、本処理のフローチャートは、理想のＰＣＢ仕様を目指しながらも、現実に実現可能なＰＣＢ仕様を決定するフローである。
【０２２２】
「システム・仕様検討ステップ」Ｓ５２００では、機能、メモリ容量等の製品の仕様を決定する。「第一のＰＣＢ仕様決定ステップ」Ｓ５２０１では、「システム・仕様検討ステップ」Ｓ５２００で決定された仕様を実現できる理想のＰＣＢ仕様を決定する。ここで理想のＰＣＢ仕様とは、ＰＣＢ面積や、レイヤー数が最小になるように部品配置や配線引き回しを行える仕様である。また、電気／ノイズ特性を考慮し、ノイズ発生源の近くに、ノイズセンシティブな部品を配置しないのも理想のＰＣＢ仕様と言える。
【０２２３】
次に「ＬＳＩ仕様抽出ステップ」Ｓ５２０２では、ＬＳＩ設計段階で守らなければならない制約を抽出する。
図５３（ｂ）に示すように、ＬＳＩの１辺には収まらないようなメモリＩＦがあり、さらにこのメモリＩＦがハードマクロとして存在する場合、ＰＣＢ上のメモリＭ１／Ｍ２とこのメモリＩＦの配線を実現するためには、図５３(a)のようなメモリＭ１／Ｍ２の配置よりも、図５３（ｃ）のようにメモリＩＦと対になる位置に配置するほうが配線の引き回しが簡単になる。もし、図５３（a）のような配置の場合、ＬＳＩ３００の上辺近辺にはメモリ以外の部品が配置されることになるが、そうするとメモリの配線だけでなく、これら部品の配線も困難になることが考えられる。よって、ＬＳＩの仕様を考慮に入れたＰＣＢ仕様検討が必須になる。
【０２２４】
「第二のＰＣＢ仕様決定ステップ」Ｓ５２０３では、「第一のＰＣＢ仕様決定ステップ」Ｓ５２０１出力のＰＣＢ仕様と、「ＬＳＩ仕様抽出ステップ」Ｓ５２０２で抽出された仕様をあわせて、図５３（ｃ）に示すように、理想のＰＣＢ仕様に変更する。このＰＣＢ仕様では、ＬＳＩ仕様も考慮されているので、ＰＣＢ→ＰＫＧ→ＬＳＩと順番に設計していくことにより、すべてを満足できる設計が可能となる。
【０２２５】
以上説明したように、ＰＣＢドリブン設計とはいえ、ＰＫＧ，ＬＳＩの仕様を無視して理想のＰＣＢ仕様を追求していたのでは、ＬＳＩ設計において無理が発生する可能性が高い。ＰＣＢ仕様設計時に、ＬＳＩで絶対守らなければならない制約を考慮して仕様決めすることで、ＰＣＢ→ＰＫＧ→ＬＳＩと順番にそれぞれの仕様を満たした設計を一発で実現することが可能である。
【０２２６】
（実施の形態１７）
次に本発明の実施の形態１７について説明する。
以下、パッケージＰＫＧ情報を用いたＬＳＩの設計について説明する。
本実施の形態では、ＬＳＩの設計に際し、パッケージ情報を入力データとして入出力パッド配置を決定する工程と、この後、さらにＬＳＩの内部条件を考慮して修正を行う工程と、前記修正を行う工程の出力を入力データとして入出力パッド配置を補正して最適かする工程とを含む。
【０２２７】
図５４にフローチャート、図５５に説明図を示すように、本実施の形態ではＰＫＧ情報を用いてＬＳＩのＩＯ位置を最適化する。
本実施の形態では、パッケージ２００のボール位置やボールにアサインされているネット名などのパッケージ情報を入力する工程Ｓ５４０１と、ネットリストとセルの物理ライブラリを入力する工程Ｓ５４０２とＬＳＩ３００のチップサイズを指定する工程Ｓ５４０３とパッケージのボール位置を考慮してIDriverセルを配置する工程Ｓ５４０４と、前記工程により配置されたIODriverセル位置を考慮して電源セルを挿入する工程Ｓ５４０５とIODriverセルと電源セルが配置された後でチップサイズが小さくなるようにPADを配置する工程Ｓ５４０６から構成される。
【０２２８】
図５５（ａ）は本実施の形態で用いられたパッケージ情報を示している。図中のボール２０２には既にＰＣＢ１００側からの制約によりネットがアサインされた状態である。次にＬＳＩ側の情報（ネットリストと物理ライブラリ）を入力し、図５５（ｂ）に示すように目標となるＬＳＩのサイズを設定する。このときIODriverの配置はされていないが、ネットリスト情報としてはパッケージ２００側とＬＳＩ３００側の連結した情報は構築されている。
【０２２９】
次に図５５（ｃ）ではパッケージ２００のボール２０２にアサインされたネットに従ってIODriverセルを配置する。ここでIODriverの配置方法としてはボール２０２からIODriverセルまでのネット長が最短になり、かつおのおののネットがクロスしないようにする。
【０２３０】
次に図５５（ｄ）では配置されたIODriverに対して必要な電源セルを挿入する。次に図５５（ｅ）で配置されたIODriverセルと電源セルに対しＰＡＤセルを付与する。
【０２３１】
この方法を用いることで、パッケージ側からの制約によりIODriverとPADセルの配置を求めるため、ねじれなく電気的特性にすぐれたパッケージ配線が可能となる。またこれまで説明したようにPCB側の制約によりパッケージのボール位置を決定しているためパッケージ側の制約によるIODriverとPADセル３０６配置を行うことでPCB部品配置に最適なＬＳＩ側のIODriverセル・PADセル配置を行うことが可能となる。
このようにして最適化を行うことも可能である。
【０２３２】
なおここで、パッケージについては、パッケージ基板として説明した。さらにこれを樹脂封止する場合もあるが、樹脂封止を行う場合には、最適化に際して、樹脂の誘電率を考慮する必要がある場合もある。
【産業上の利用可能性】
【０２３３】
本発明によれば、半導体集積回路実装基板の情報から、パッケージの設計、ＬＳＩの設計へと下流側から上流側への設計を行うことにより、高精度でかつ高速設計が可能となることから、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、種々の製品に適用可能である。
【図面の簡単な説明】
【０２３４】
【図１】本発明の実施の形態１の半導体集積回路システムの設計方法を示すフローチャート図
【図２】本発明の実施の形態１の半導体集積回路システムの設計装置
【図３】本発明の実施の形態１の半導体集積回路システムの設計方法を示すフローチャート図
【図４】本発明の実施の形態１に半導体集積回路システムのネットリストおよび端子表を示す図
【図５】本発明の実施の形態１における半導体集積回路システムの接続関係を示す説明図
【図６】本発明の実施の形態１におけるファンアウトの設計フローチャートを示す図
【図７】本発明の実施の形態１におけるファンアウトの説明図
【図８】本発明の実施の形態１におけるファンアウトの説明図
【図９】本発明の実施の形態１におけるパッケージ基板の設計方法を示す説明図
【図１０】本発明の実施の形態１におけるプリント配線基板の設計方法を示す説明図
【図１１】本発明の実施の形態１におけるプリント配線基板の設計方法を示す説明図
【図１２】本発明の実施の形態１におけるプリント配線基板の設計方法を示す説明図
【図１３】本発明の実施の形態１における設計方法を示す説明図
【図１４】本発明の実施の形態１における設計方法を示す説明図
【図１５】本発明の実施の形態２における設計方法を示す説明図
【図１６】本発明の実施の形態２における設計方法を示す説明図
【図１７】本発明の実施の形態２における設計方法を示す説明図
【図１８】本発明の実施の形態２における設計方法を示す説明図
【図１９】本発明の実施の形態２におけるパッケージの設計方法を示す説明図
【図２０】本発明の実施の形態３におけるパッケージの設計方法を示すフローチャート図
【図２１】本発明の実施の形態３の設計方法を示す説明図
【図２２】本発明の実施の形態４におけるパッケージの設計方法を示す説明図
【図２３】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２４】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２５】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２６】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２７】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２８】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図２９】本発明の実施の形態５におけるパッケージの設計方法を示す説明図
【図３０】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３１】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３２】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３３】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３４】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３５】本発明の実施の形態６におけるパッケージの設計方法を示す説明図
【図３６】本発明の実施の形態６におけるパッケージの断面説明図
【図３７】本発明の実施の形態７におけるパッケージの設計方法を示す説明図
【図３８】本発明の実施の形態７におけるパッケージの設計方法を示す説明図
【図３９】本発明の実施の形態７におけるパッケージの設計方法を示す説明図
【図４０】本発明の実施の形態８におけるパッケージの設計方法を示す説明図
【図４１】本発明の実施の形態９におけるパッケージの設計方法を示す説明図
【図４２】本発明の実施の形態１０におけるパッケージの設計方法を示す説明図
【図４３】本発明の実施の形態１０におけるパッケージの設計方法を示す説明図
【図４４】本発明の実施の形態１１におけるパッケージの設計方法を示す説明図
【図４５】本発明の実施の形態１２におけるパッケージの設計方法を示す説明図
【図４６】本発明の実施の形態１３におけるパッケージの設計方法を示す説明図
【図４７】本発明の実施の形態１４におけるパッケージの設計方法を示す説明図
【図４８】本発明の実施の形態１５におけるＬＳＩの設計方法を示す説明図
【図４９】本発明の実施の形態１５におけるＬＳＩの設計装置を示す図
【図５０】本発明の実施の形態１５におけるＬＳＩの設計方法を示す説明図（ネットリスト）
【図５１】本発明の実施の形態１５におけるＬＳＩの設計方法を示す説明図
【図５２】本発明の実施の形態１６におけるＬＳＩの設計方法を示すフローチャート図
【図５３】本発明の実施の形態１６におけるＬＳＩの設計方法を示す説明図
【図５４】本発明の実施の形態１７におけるＬＳＩの設計方法を示すフローチャート図
【図５５】本発明の実施の形態１７におけるＬＳＩの設計方法を示す説明図
【図５６】従来例の半導体集積回路システムの設計方法を示すフローチャート図
【図５７】図１４の要部拡大図
【符号の説明】
【０２３５】
１００  半導体集積回路実装基板
２００  パッケージ基板
３００  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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