(57)【要約】【課題】改良されたランディングプラグを備えた半導体素子に関する。【解決手段】半導体素子の製造方法は、ランディングプラグコンタクト領域を画成する半導体基板にリセスゲートを形成し、リセスゲートの側壁にゲートスペーサを形成し、ランディングプラグコンタクト領域の半導体基板をソフト食刻して丸いプロファイルと側壁を備えたリセスを形成し、ゲートスペーサとリセスの側壁に側壁スペーサを形成し、リセスゲート、リセスゲートスペーサ及びリセスを含む半導体基板の上部に層間絶縁膜を形成し、層間絶縁膜を選択的に食刻してランディングプラグコンタクトホールを形成し、ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグを形成する。【選択図】図２ｃ
2008166695.tif 000002
【特許請求の範囲】
【請求項１】
ランディングプラグコンタクト領域を画成する半導体基板にリセスゲートを形成する段階と、
前記リセスゲートの側壁にゲートスペーサを形成する段階と、
前記ランディングプラグコンタクト領域の前記半導体基板をソフト食刻して丸いプロファイルと側壁を備えたリセスを形成する段階と、
前記ゲートスペーサと前記リセスの側壁に側壁スペーサを形成する段階と、
前記リセスゲート、前記リセスゲートスペーサ及び前記リセスを含む前記半導体基板の上部に層間絶縁膜を形成する段階と、
前記層間絶縁膜を選択的に食刻してランディングプラグコンタクトホールを形成する段階と、
前記ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲートスペーサの厚さは５０〜１００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
化学的食刻（Chemical etch）方法で前記リセスのための前記ソフト食刻工程を行なうことを含む請求項１に記載の半導体素子の製造方法。
【請求項４】
前記ソフト食刻工程は、５００〜３,０００Ｗのパワー、５００〜２,０００ｍＴｏｒｒの圧力下でＮＦ３、Ｏ２、Ｈｅ及びこれらの組合せでなる一群から選択されるガス雰囲気で行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記リセスの深さは５０〜２００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記側壁スペーサの厚さは１３０〜３００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記層間絶縁膜はＢＰＳＧ（Boro Phospho Silicate Glass）膜で形成し、その厚さは３,０００〜８,０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記層間絶縁膜に湿式アニール（anneal）工程を行なう段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
５００〜２,０００Ｗのパワー、１０〜１５０ｍＴの圧力下でＣＦ４、ＣＨＦ３、Ｏ２、Ｎ２、Ｃ４Ｆ６、Ａｒ及びこれらの組合せでなる一群から選択されるガス雰囲気で、前記層間絶縁膜を前記選択食刻する工程を行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記ランディングプラグコンタクトホールに湿式洗浄工程を行なう段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
硫酸（Ｈ２ＳＯ４）、過酸化水素水（Ｈ２Ｏ２）及びこれらの組合せでなる一群から選択されるいずれかを含むＢＯＥ溶液を利用した前記湿式洗浄工程を行なうことを含む請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記導電層はポリシリコン層で形成し、その厚さは１,０００〜３,０００Åであることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関するものである。特に、改良されたランディングプラグを備えた半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の集積度の増加に伴い、ゲートのような導電ライン間の間隔が狭くなっている。したがって、導電ラインの間に形成するコンタクトに対する工程マージンが減少している。このようなコンタクトの形成工程に対するマージンの確保のため、自己整合コンタクト（Self Aligned Contact：ＳＡＣ）工程を行なっている。
図１ａ及び図１ｂは、従来の技術に係る半導体素子の製造方法を示した断面図である。半導体基板１０に活性領域を画成する素子分離構造（図示省略）を形成する。リセスゲート領域を画成するマスク（図示省略）を利用した写真食刻工程で半導体基板１０の一部を食刻してリセスゲート領域（図示省略）を形成する。リセスゲート領域内と、活性領域の上部にゲート絶縁膜（図示省略）を形成する。ゲート絶縁膜の上部にゲートポリシリコン層１２ａ、タングステン層１２ｂ及びゲートハードマスク層１２ｃの積層構造を含むリセスゲート１２を形成する。リセスゲート１２の側壁にゲートスペーサ１４を形成する。半導体基板１０の上部に層間絶縁膜１６を形成する。自己整合コンタクト食刻工程で層間絶縁膜１６の一部を食刻して活性領域を露出するランディングプラグコンタクトホール（図示省略）を形成する。ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグ１８を形成する。
リセスゲート１２とリセスゲート領域が誤って整合された場合、後続する工程時にリセスゲート領域の上部の線幅（ＣＤ）が拡張される場合、またはリセスゲート１２の線幅（ＣＤ）が縮小する場合、リセスゲート領域はリセスゲート１２により完全にカバーされることができず、一部露出する（図１ｂを参照）。自己整合コンタクト（ＳＡＣ）食刻工程時にリセスゲート領域とランディングプラグ１８との間に重畳マージンが不足し、リセスゲート１２とランディングプラグ１８との間にＳＡＣフェイル（‘Ａ’）が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の実施形態は、改良されたランディングプラグを備えた半導体素子に関するものである。本発明の一実施形態によれば、改良されたランディングプラグはランディングプラグコンタクト領域に予定されている半導体基板の一部をソフト食刻する。ゲートスペーサと食刻されたランディングプラグコンタクト領域の側壁に側壁スペーサを形成する。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体素子の製造方法は、
ランディングプラグコンタクト領域を画成する半導体基板にリセスゲートを形成する段階と、リセスゲートの側壁にゲートスペーサを形成する段階と、ランディングプラグコンタクト領域の半導体基板をソフト食刻して丸いプロファイルと側壁を備えたリセスを形成する段階と、ゲートスペーサとリセスの側壁に側壁スペーサを形成する段階と、リセスゲート、リセスゲートスペーサ及びリセスを含む半導体基板の上部に層間絶縁膜を形成する段階と、層間絶縁膜を選択的に食刻してランディングプラグコンタクトホールを形成する段階と、ランディングプラグコンタクトホールに導電層を埋め込んでランディングプラグを形成する段階とを含むことを特徴とする。
【発明の効果】
【０００５】
本発明に係る半導体素子の製造方法は、リセスゲートとリセスゲート領域の誤整合に伴うリセスゲート領域の露出を防止することができる。さらに、本発明はランディングプラグコンタクトホールの形成時にＳＡＣフェイルを防止することができる。したがって、本発明は素子の歩留りの増大及び素子の特性を向上させる。
【発明を実施するための最良の形態】
【０００６】
以下では、本発明の実施の形態を図を参照して詳しく説明する。
図２ａ〜図２ｃは、本発明に係る半導体素子の製造方法を示した断面図である。図２ａ（i）〜図２ｃ（i）はリセスゲートとリセスゲート領域が整合された場合を示した図であり、図２ａ（ii）〜図２ｃ（ii）はリセスゲートとリセスゲート領域が誤って整合された場合を示した図である。半導体基板１００の上部に活性領域を画成する素子分離構造（図示省略）を形成する。リセスゲート領域を画成するマスクに、好ましくは写真食刻工程で半導体基板１００の一部を食刻してリセスゲート領域（図示省略）を形成する。リセスゲート領域の内側にゲート絶縁膜（図示省略）を形成する。ゲート絶縁膜の上部にゲートポリシリコン層（図示省略）、タングステン層（図示省略）及びゲートハードマスク層（図示省略）を順次形成する。
【０００７】
本発明の一実施形態によれば、ゲートポリシリコン層の厚さは大凡５００〜２０００Åである。タングステン層の厚さは大凡５００〜１５００Åである。ゲートハードマスク層は窒化膜で形成し、その厚さは大凡１,０００〜３,０００Åであるのが好ましい。本発明の他の実施形態によれば、ゲートポリシリコン層とタングステン層との間にバリヤー金属層（図示省略）をさらに形成することができる。さらに、バリヤー金属層はチタニウム（Ｔｉ）層、タングステン窒化（ＷＮ）層、チタニウム窒化（ＴｉＮ）層及びこれらの組合せでなる一群から選択され、その厚さは大凡１００〜５００Åであるのが好ましい。
次に、ゲートハードマスク層の上部に第１のハードマスク層（図示省略）及び第１の感光膜（図示省略）を順次形成する。ゲートマスクで第１の感光膜を露光及び現像して第１の感光膜パターン（図示省略）を形成する。第１の感光膜パターンをマスクに第１のハードマスク層、ゲートハードマスク層、ゲートタングステン層及びゲートポリシリコン層を食刻して第１のハードマスクパターン（図示省略）、ゲートハードマスクパターン１０２ｃ、タングステンパターン１０２ｂ及びゲートポリシリコンパターン１０２ａを形成する。
【０００８】
本発明の一実施形態によれば、第１のハードマスク層は非晶質炭素（armophous-Carbon）層であるのが好ましい。ゲートハードマスク層に対する食刻工程は大凡１００〜１５００Ｗのパワー、大凡１〜２０ｍＴの圧力下でＣＦ４、ＣＨＦ３、Ｏ２、Ａｒ、ＳＦ６及びこれらの組合せでなるグループから選択されるガス雰囲気で行なうのが好ましい。タングステン層に対する食刻工程は大凡１０〜１５００Ｗのパワー、大凡２〜２０ｍＴの圧力下でＮＦ３、Ｃｌ２、Ｏ２、Ｎ２、Ｈｅ及びこれらの組合せでなるグループから選択されるガス雰囲気で行なうのが好ましい。
第１の感光膜パターン及び第１のハードマスクパターンを除去してゲートハードマスクパターン１０２ｃ、タングステンパターン１０２ｂ、ゲートポリシリコンパターン１０２ａを備えた積層構造を含むリセスゲート１０２を形成する。半導体基板１００の上部に第１の窒化膜（図示省略）を形成する。食刻及び洗浄工程を含むスペーサの形成工程を行なってリセスゲート１０２の側壁にゲートスペーサ１０４を形成する。化学的食刻（Chemical etch）方法でランディングプラグコンタクト領域の半導体基板１００をソフト食刻して表面が丸いプロファイルを備えたリセス１０６を形成する。このとき、化学的食刻方法はプラズマ状態で活性化された中性ラジカルイオンを利用して行なうのが好ましい。
【０００９】
本発明の一実施形態によれば、ゲートスペーサ１０４の厚さは大凡５０〜１００Åであるのが好ましい。ソフト食刻工程は大凡５００〜３０００Ｗのパワー、大凡５００〜２０００ｍＴの圧力下でＮＦ３、Ｏ２、Ｈｅ及びこれらの組合せでなるグループから選択されるガス雰囲気で行なうのが好ましい。さらに、リセス１０６の深さｔ（図２ａ（i）を参照）は大凡５０〜２００Åであるのが好ましい。
図２ｂ及び図２ｃに示されているように、ゲートスペーサ１０４の上部及びリセス１０６の側壁に側壁スペーサ１０８を形成する。半導体基板１００の上部に層間絶縁膜１１０を形成してリセスゲート１０２を覆う。層間絶縁膜１１０の膜質を緻密化するための湿式アニール（anneal）工程を行なう。ゲートハードマスク層パターン１０２ｃを露出するまでの平坦化工程を行なう。
【００１０】
本発明の一実施形態によれば、側壁スペーサ１０８は湿式食刻溶液を含む後続する湿式洗浄工程時にリセスゲート領域の上部が露出することを防止するためバリヤー膜の役割を果たす。側壁スペーサ１０８の厚さは大凡１３０〜３００Åであるのが好ましい。層間絶縁膜１１０はＢＰＳＧ（Boro-Phospho-Silicate-Glass）膜で形成し、その厚さは大凡３０００〜８０００Åであるのが好ましい。さらに、平坦化工程は化学的・機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）方法で行うのが好ましい。
次に、層間絶縁膜１１０の上部に第２のハードマスク層（図示省略）及び第２の感光膜（図示省略）を形成する。ランディングプラグコンタクトマスク（図示省略）で第２の感光膜を露光及び現像して第２の感光膜パターン（図示省略）を形成する。第２の感光膜パターンをマスクに第２のハードマスク層及び層間絶縁膜１１０を食刻して第２のハードマスクパターン（図示省略）及びランディングプラグコンタクトホール（図示省略）を形成する。第２の感光膜パターン及び第２のハードマスクパターンを除去する。ランディングプラグコンタクトホールの内部と半導体基板１００上に湿式洗浄工程を行なう。
【００１１】
本発明に係る一実施形態によれば、第２のハードマスク層は非晶質炭素（armophous-Carbon）層であるのが好ましい。層間絶縁膜１１０に対する食刻工程は大凡５００〜２０００Ｗのパワー、大凡１０〜１５０ｍＴの圧力下でＣＦ４、ＣＨＦ３、Ｏ２、Ｎ２、Ｃ４Ｆ６、Ａｒ及びこれらの組合せでなるグループから選択されるガス雰囲気で行なうのが好ましい。本発明に係る他の実施形態によれば、湿式洗浄工程を行なって層間絶縁膜１１０の食刻時に発生したポリマー（polymer）を除去し、ランディングプラグコンタクトホールのサイズを増加させる。さらに、湿式洗浄工程は硫酸（Ｈ２ＳＯ４）、過酸化水素水（Ｈ２Ｏ２）及びこれらの組合せでなるグループから選択される溶液を含むＢＯＥ溶液を利用して行なうのが好ましい。
その次に、ランディングプラグコンタクトホールと半導体基板１００の上部に導電層を埋め込む。導電層に平坦化工程を行なってランディングプラグ１１２を形成する（図２ｃを参照）。本発明に係る一実施形態によれば、導電層はポリシリコン層で形成し、その厚さは大凡１,０００〜３,０００Åであるのが好ましい。
【００１２】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更なども、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００１３】
【図１ａ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図１ｂ】従来の技術に係る半導体素子の製造方法を示した断面図である。
【図２ａ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図２ｂ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【図２ｃ】本発明の一実施形態に係る半導体素子の製造方法を示した断面図である。
【符号の説明】
【００１４】
１０    半導体基板
１２    リセスゲート
１２ａ    ゲートポリシリコン層
１２ｂ    タングステン層
１２ｃ    ゲートハードマスク層
１４    ゲートスペーサ
１６    層間絶縁膜
１８    ランディングプラグ
１００    半導体基板
１０２    リセスゲート
１０２ａ    ゲートポリシリコンパターン
１０２ｂ    タングステンパターン
１０２ｃ    ゲートハードマスクパターン
１０４    ゲートスペーサ
１０６    リセス
１０８    側壁スペーサ
１１０    層間絶縁膜
１１２    ランディングプラグ
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
2008166695.tif 000007