(57)【要約】【課題】特性バラツキを低減し、動作信頼性を向上出来る半導体装置及びその製造方法を提供すること。【解決手段】  メモリセルＭＴと、第２素子分離領域によって互いに電気的に分離された第２半導体領域上に形成された抵抗素子と、前記第２素子分離領域直下に形成された第３半導体領域４７とを具備し、抵抗素子は、前記第２半導体領域１０上に第３絶縁膜６０を介在して形成された導電体層１２と、前記導電体層１２の両端に電気的に接続された第１電極１４、１５及び第２電極１４、１５と、前記第１、第２電極１４、１５を電気的に分離する電極分離領域４４とを備え、前記電極分離領域４４に隣接する前記第２素子分離領域は表面に凹部３８を有し、前記第３半導体領域４７は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部３８直下に設けられている。【選択図】図７
2008166415.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に形成された第１素子分離領域と、
前記第１素子分離領域によって互いに電気的に分離された第１半導体領域と、
前記第１半導体領域上に形成され、データ保持可能なメモリセルと、
前記半導体基板中に形成された第２素子分離領域と、
前記第２素子分離領域によって互いに電気的に分離されたストライプ形状の第２半導体領域と、
前記第２半導体領域上に形成された前記ストライプ形状の抵抗素子と、
前記抵抗素子の一端及び他端にそれぞれ接続された第１、第２金属配線層と、
前記第２素子分離領域直下の前記半導体基板内に形成された第３半導体領域と
を具備し、前記メモリセルは、前記第１半導体領域上に第１絶縁膜を介在して形成された第１導電型の浮遊ゲート電極と、前記浮遊ゲート電極上に第２絶縁膜を介在して形成された制御ゲート電極とを備え、
前記抵抗素子は、前記第２半導体領域上に第３絶縁膜を介在して形成された導電体層と、前記導電体層の前記ストライプ形状における長手方向の両端にそれぞれ電気的に接続され、且つ前記第１、第２金属配線層にそれぞれ接続された第１電極及び第２電極と、前記第１、第２電極を電気的に分離する電極分離領域とを備え、
前記導電体層は、前記前記第２素子分離領域に対して自己整合的に形成され、
前記浮遊ゲート電極と前記導電体層とは同一の材料を用いて形成され、
前記制御ゲート電極と前記第１、第２電極とは同一の材料を用いて形成され、
前記電極分離領域に隣接する前記第２素子分離領域は、表面に凹部を有し、
前記第３半導体領域は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部直下に設けられている
ことを特徴とする半導体装置。
【請求項２】
前記第２半導体領域は、前記第２素子分離領域を介して複数並列に一定の幅及び間隔にて配置され、
前記抵抗素子は、各々の前記第２半導体領域上にそれぞれ形成され、且つ隣接する前記抵抗素子の前記第１、第２電極のいずれかは互いに電気的に接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板中に形成された第１素子分離領域と、
前記第１素子分離領域によって互いに電気的に分離された第１半導体領域と、
前記第１半導体領域上に形成され、データ保持可能なメモリセルと、
前記半導体基板中に形成された第２素子分離領域と、
前記第２素子分離領域によって互いに電気的に分離された第２半導体領域と、
前記第２半導体領域上に形成された容量素子と、
前記容量素子の一方電極及び他方電極にそれぞれ接続された第１、第２金属配線層と、
前記第２素子分離領域直下の前記半導体基板内に形成された第３半導体領域と
を具備し、前記メモリセルは、前記第１半導体領域上に第１絶縁膜を介在して形成された第１導電型の浮遊ゲート電極と、前記浮遊ゲート電極上に第２絶縁膜を介在して形成された制御ゲート電極とを備え、
前記容量素子は、前記第２半導体領域上に第３絶縁膜を介在して形成された導電体層と、前記導電体層上に形成された第４絶縁膜と、前記第４絶縁膜上に形成され且つ前記第１金属配線層に接続された第１電極と、前記導電体層に電気的に接続されるように形成され且つ前記第２金属配線層に接続された第２電極と、前記第１、第２電極を電気的に分離する電極分離領域とを備え、
前記導電体層は、前記前記第２素子分離領域に対して自己整合的に形成され、
前記浮遊ゲート電極と前記導電体層とは同一の材料を用いて形成され、
前記制御ゲート電極と前記第１、第２電極とは同一の材料を用いて形成され、
前記電極分離領域に隣接する前記第２素子分離領域は、表面に凹部を有し、
前記第３半導体領域は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部直下に設けられている
ことを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、抵抗素子として機能する第１導電型の半導体層を形成する工程と、
前記ゲート絶縁膜及び前記半導体層を貫通するようにして、第１方向に沿ったストライプ形状の第１の溝を、前記半導体基板内に、前記第１方向に直交する第２方向に沿って複数形成する工程と、
前記第１の溝内に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
前記半導体層上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜の一部を除去して第１開口部及び第２開口部を形成し、該第１、第２開口部内に前記半導体層を露出させる工程と、
前記第１開口部及び前記第２開口部を被覆するようにして、前記半導体層上、前記ゲート間絶縁膜上、及び前記素子分離領域上に、前記抵抗素子の電極層を形成する工程と、
前記電極層を、前記第２方向で隣接する前記素子分離領域に挟まれた前記半導体層及び前記ゲート間絶縁膜を被覆するように、前記第１方向に沿ったストライプ形状にパターニングして、前記素子分離領域の上面を露出させる工程と、
前記電極層の一部を除去して前記ゲート間絶縁膜を露出させることで前記電極層を前記第１方向に沿った２つの領域に分割することにより、互いに電気的に分離され、且つそれぞれ第１、第２開口部を介して前記半導体層に接する第１電極及び第２電極を形成する工程と、
前記電極層の一部を除去する工程において、該電極層の除去される領域に前記第２方向で隣接する領域の前記素子分離領域の前記絶縁膜の表面を除去して、該絶縁膜内に第２の溝を形成する工程と、
前記第１、第２電極上、及び前記電極層が除去された領域における前記半導体層上に、前記第１方向に沿ったストライプ形状の第１マスク材を形成する工程と、
前記第１マスク材をマスクに用いた第２導電型の第１不純物のイオン注入を行うことにより、前記第２の溝直下の領域における前記半導体基板中に前記第１不純物を注入して、不純物注入層を形成する工程と、
前記第１マスク材を除去した後、前記素子分離領域の上面を被覆し、且つ前記第１方向に沿ったストライプ形状の第２マスク材を形成する工程と、
前記第２マスク材をマスクに用いた第１導電型の第２不純物のイオン注入を行うことにより、前記第２の溝直下の領域に対する前記第２不純物の注入を防止しつつ、前記第２不純物を前記半導体層中及び前記第１、第２電極中に注入する工程と、
前記第１、第２電極上にコンタクトプラグを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１導電型の半導体層を形成する工程と、
前記ゲート絶縁膜及び前記半導体層を貫通するようにして、第１方向に沿ったストライプ形状の第１の溝を、前記半導体基板内に、前記第１方向に直交する第２方向に沿って複数形成する工程と、
前記第１の溝内に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、
前記半導体層上に、容量素子のキャパシタ絶縁膜として機能するゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜の一部を除去して開口部を形成し、該開口部内に前記半導体層を露出させる工程と、
前記開口部を被覆するようにして、前記半導体層上、前記ゲート間絶縁膜上、及び前記素子分離領域上に、前記容量素子の電極層を形成する工程と、
前記電極層を、前記第２方向で隣接する前記素子分離領域に挟まれた前記半導体層及び前記ゲート間絶縁膜を被覆するように、前記第１方向に沿ったストライプ形状にパターニングして、前記素子分離領域の上面を露出させる工程と、
前記電極層の一部を除去して前記ゲート間絶縁膜を露出させることで前記電極層を前記第１方向に沿った２つの領域に分割することにより、前記ゲート間絶縁膜によって前記半導体層と電気的に分離された第１電極と、該第１電極に離隔し、且つ前記開口部を介して前記半導体層に接する第２電極とを形成する工程と、
前記電極層の一部を除去する工程において、該電極層の除去される領域に前記第２方向で隣接する領域の前記素子分離領域の前記絶縁膜の表面を除去して、該絶縁膜内に第２の溝を形成する工程と、
前記第１、第２電極上、及び前記電極層が除去された領域における前記半導体層上に、前記第１方向に沿ったストライプ形状の第１マスク材を形成する工程と、
前記第１マスク材をマスクに用いた第２導電型の第１不純物のイオン注入を行うことにより、前記第２の溝直下の領域における前記半導体基板中に前記第１不純物を注入して、不純物注入層を形成する工程と、
前記第１マスク材を除去した後、前記素子分離領域の上面を被覆し、且つ前記第１方向に沿ったストライプ形状の第２マスク材を形成する工程と、
前記第２マスク材をマスクに用いた第１導電型の第２不純物のイオン注入を行うことにより、前記第２の溝直下の領域に対する前記第２不純物の注入を防止しつつ、前記第２不純物を前記半導体層中及び前記第１、第２電極中に注入する工程と、
前記第１、第２電極上にコンタクトプラグを形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関する。例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置の構成に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとしてＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＥＥＰＲＯＭのメモリセルは通常、半導体基板に電荷蓄積層と制御ゲートとが積層された積層ゲートを備えたＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷を注入した状態と、その電荷を放出した状態とのしきい値の差により、データを不揮発に記憶する。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、電荷蓄積層への電子の注入（データ書き込み）、及び電荷蓄積層からの電子の放出（データ消去）は、電荷蓄積層と半導体基板との間に設けられたトンネル絶縁膜を介したトンネル電流によって行われる。ＮＯＲ型ＥＥＰＲＯＭにおいても、データ消去時における短チャネル効果の影響を受けにくくするために、電荷蓄積層からの電子の放出はトンネル電流によって行われる。
【０００４】
上記データの消去は、単位時間あたりに消去されるメモリセル数を増やすために、複数のメモリセルについて同時行われる。この際、メモリセルが形成されているウェル領域に１０Ｖ以上、例えば２０Ｖの正電圧が印加される。他方、データの書き込み時には、ウェル領域を０Ｖに保ち、ソース及びドレインに１０Ｖ以上の正電圧が印加される。これにより、ウェル領域の充放電に要する電力を削減し、動作速度を向上出来る。
【０００５】
また例えばＮＡＮＤ型ＥＥＰＲＯＭでは、選択メモリセルに直列接続された非選択メモリセルの閾値のバラツキを十分に小さくすることで、読み出し電流のバラツキを低減する必要がある。そこで、データの書き込み時において印加すべき上記正電圧は、例えば０．５Ｖ以下のバラツキ範囲で制御する必要がある。
【０００６】
更に従来のＥＥＰＲＯＭでは、外部から与えられた信号によって、上記ＥＥＰＲＯＭの消去、書き込み、及び読み出しの動作を切り替えている。従って、外部入力によってウェル電圧を変化させ、または読み出しデータを外部へ出力させるための論理周辺回路が必要となる。これらは、現在では消費電力削減のためにＣＭＯＳ回路を用いて形成されている。そして外部入出力用の電圧としては、上記消去動作や書き込み動作時に使用される電圧よりはるかに低い５Ｖ以下、例えば３．３Ｖや１．８Ｖの電圧が使用される。
【０００７】
上記論理周辺回路では、消去や書き込み時に使用される正電圧をフィードバック制御するために、この正電圧を抵抗分割によって低電圧に変換する手法が採られる。この場合、抵抗分割に使用する抵抗素子は、抵抗素子における消費電力を低減できる点で、抵抗値が高いほど好ましい。更に論理周辺回路では、消去や書き込み時に使用される正電圧を発生するために、チャージポンプ回路が使用される。チャージポンプ回路では、電荷を蓄積する容量素子が必要となる。従ってチャージポンプ回路の小型化には、占有面積が小さく且つ容量の大きい容量素子を用いることが重要となる（例えば特許文献１参照）。
【０００８】
しかしながら従来の抵抗素子及び容量素子であると、その特性のバラツキが大きく、ＥＥＰＲＯＭの動作マージンが小さくなるという問題があった。
【特許文献１】特開２００６−２９４６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、特性バラツキを低減し、動作信頼性を向上出来る半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様に係る半導体装置は、半導体基板中に形成された第１素子分離領域と、前記第１素子分離領域によって互いに電気的に分離された第１半導体領域と、前記第１半導体領域上に形成され、データ保持可能なメモリセルと、前記半導体基板中に形成された第２素子分離領域と、前記第２素子分離領域によって互いに電気的に分離されたストライプ形状の第２半導体領域と、前記第２半導体領域上に形成された前記ストライプ形状の抵抗素子と、前記抵抗素子の一端及び他端にそれぞれ接続された第１、第２金属配線層と、前記第２素子分離領域直下の前記半導体基板内に形成された第３半導体領域とを具備し、前記メモリセルは、前記第１半導体領域上に第１絶縁膜を介在して形成された第１導電型の浮遊ゲート電極と、前記浮遊ゲート電極上に第２絶縁膜を介在して形成された制御ゲート電極とを備え、前記抵抗素子は、前記第２半導体領域上に第３絶縁膜を介在して形成された導電体層と、前記導電体層の前記ストライプ形状における長手方向の両端にそれぞれ電気的に接続され、且つ前記第１、第２金属配線層にそれぞれ接続された第１電極及び第２電極と、前記第１、第２電極を電気的に分離する電極分離領域とを備え、前記導電体層は、前記前記第２素子分離領域に対して自己整合的に形成され、前記浮遊ゲート電極と前記導電体層とは同一の材料を用いて形成され、前記制御ゲート電極と前記第１、第２電極とは同一の材料を用いて形成され、前記電極分離領域に隣接する前記第２素子分離領域は、表面に凹部を有し、前記第３半導体領域は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部直下に設けられている。
【００１１】
また、この発明の一態様に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、抵抗素子として機能する第１導電型の半導体層を形成する工程と、前記ゲート絶縁膜及び前記半導体層を貫通するようにして、第１方向に沿ったストライプ形状の第１の溝を、前記半導体基板内に、前記第１方向に直交する第２方向に沿って複数形成する工程と、前記第１の溝内に絶縁膜を埋め込むことにより、素子分離領域を形成する工程と、前記半導体層上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜の一部を除去して第１開口部及び第２開口部を形成し、該第１、第２開口部内に前記半導体層を露出させる工程と、前記第１開口部及び前記第２開口部を被覆するようにして、前記半導体層上、前記ゲート間絶縁膜上、及び前記素子分離領域上に、前記抵抗素子の電極層を形成する工程と、前記電極層を、前記第２方向で隣接する前記素子分離領域に挟まれた前記半導体層及び前記ゲート間絶縁膜を被覆するように、前記第１方向に沿ったストライプ形状にパターニングして、前記素子分離領域の上面を露出させる工程と、前記電極層の一部を除去して前記ゲート間絶縁膜を露出させることで前記電極層を前記第１方向に沿った２つの領域に分割することにより、互いに電気的に分離され、且つそれぞれ第１、第２開口部を介して前記半導体層に接する第１電極及び第２電極を形成する工程と、前記電極層の一部を除去する工程において、該電極層の除去される領域に前記第２方向で隣接する領域の前記素子分離領域の前記絶縁膜の表面を除去して、該絶縁膜内に第２の溝を形成する工程と、前記第１、第２電極上、及び前記電極層が除去された領域における前記半導体層上に、前記第１方向に沿ったストライプ形状の第１マスク材を形成する工程と、前記第１マスク材をマスクに用いた第２導電型の第１不純物のイオン注入を行うことにより、前記第２の溝直下の領域における前記半導体基板中に前記第１不純物を注入して、不純物注入層を形成する工程と、前記第１マスク材を除去した後、前記素子分離領域の上面を被覆し、且つ前記第１方向に沿ったストライプ形状の第２マスク材を形成する工程と、前記第２マスク材をマスクに用いた第１導電型の第２不純物のイオン注入を行うことにより、前記第２の溝直下の領域に対する前記第２不純物の注入を防止しつつ、前記第２不純物を前記半導体層中及び前記第１、第２電極中に注入する工程と、前記第１、第２電極上にコンタクトプラグを形成する工程とを具備する。
【発明の効果】
【００１２】
本発明によれば、特性バラツキを低減し、動作信頼性を向上出来る半導体装置及びその製造方法を提供出来る。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００１４】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体装置及びその製造方法について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００１５】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２及び周辺回路３を備えている。まず、メモリセルアレイ２の構成について説明する。
【００１６】
図示するようにメモリセルアレイ２は、複数のＮＡＮＤセルを有している。図１では１行のＮＡＮＤセルのみを示している。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１７】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｎを、それぞれ単にワード線ＷＬ及びビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１８】
図１では、１行のＮＡＮＤセルのみ図示しているが、メモリセルアレイ２内には複数行のＮＡＮＤセルが配置され、同一列にあるＮＡＮＤセルは同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続されたメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤセルは一括してデータが消去され、この単位はブロックと呼ばれる。
【００１９】
次に上記構成のメモリセルアレイ２の平面構成について図２を用いて説明する。図２は、メモリセルアレイ２の平面図である。図示するように、半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２０】
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。
【００２１】
次に上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向（第１方向）に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図である。また図４は、ＮＡＮＤセルのワード線方向（第２方向）に沿った断面図であり、図２におけるＸ１−Ｘ１’線に沿った断面図である。
【００２２】
まずは、図３を参照しつつビット線方向の断面構成について説明する。図示するように、ｐ型半導体基板１０上にはゲート絶縁膜１１が形成され、ゲート絶縁膜１１上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１１上に形成された多結晶シリコン層１２、多結晶シリコン層１２上に形成されたゲート間絶縁膜１３、ゲート間絶縁膜１３上に形成された多結晶シリコン層１４及び金属層１５、並びに金属層１５上に形成された絶縁膜１６を有している。ゲート間絶縁膜１３は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜１１はトンネル絶縁膜として機能するものである。
【００２３】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１２は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層１４及び金属層１５は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１２、１４及び金属層１６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１２、１４及び金属層１５が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１２のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１４及び金属層１５の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板１０表面内には、ｎ＋型不純物拡散層１７が形成されている。不純物拡散層１７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００２４】
上記ゲート電極の側壁には、側壁絶縁膜１８が形成されている。側壁絶縁膜１８は、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間を埋め込んでいる。そして半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１９が形成されている。層間絶縁膜１９中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１９上には、コンタクトプラグＣＰ２に接続される金属配線層２０が形成されている。金属配線層２０はソース線ＳＬとして機能する。また層間絶縁膜１９中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜１９上に、コンタクトプラグＣＰ３に接続される金属配線層２１が形成されている。
【００２５】
層間絶縁膜１９上には、金属配線層２０、２１を被覆するようにして、層間絶縁膜２２が形成されている。そして層間絶縁膜２２中に、金属配線層２１に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜２２上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２３が形成されている。金属配線層１３はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ３、ＣＰ４は、図２におけるコンタクトプラグＣＰ１に相当する。
【００２６】
次に、図４を参照しつつワード線方向の断面構成について説明する。図示するように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の溝３０が、第２方向に沿って複数形成されている。溝３０の側壁には、例えばシリコン酸化膜を用いて絶縁膜３１が形成され、更に絶縁膜３１上に例えばシリコン酸化膜を用いて絶縁膜３２が形成され、溝３０内は絶縁膜３２によって埋め込まれている。これらの絶縁膜３１、３２によって、素子分離領域ＳＴＩが形成されている。また、隣接する素子分離領域ＳＴＩ間の領域が、素子領域ＡＡとなる。そして、素子領域ＡＡ上に、前述したゲート絶縁膜１１及び多結晶シリコン層１２が形成されている。なお絶縁膜３２は、多結晶シリコン層１２の側壁部分にも形成され、多結晶シリコン層１２と絶縁膜３２との間には、更に絶縁膜３３が形成されている。更に、メモリセルアレイ２と周辺回路３との境界部分（図示せず）では、絶縁膜３２は多結晶シリコン層１２よりも高い位置まで形成されている。そして、上記多結晶シリコン層１２及び絶縁膜３２上に、前述のゲート間絶縁膜１３、多結晶シリコン層１２、金属層１５、及び絶縁膜１６が形成されている。またビット線として機能する金属配線層２３は、素子領域ＡＡの直上に位置するように、層間絶縁膜２２上に形成されている。
【００２７】
次に、周辺回路３について説明する。周辺回路は、外部から与えられる命令に従って、メモリセルアレイ２との間でのデータの授受を行い、また電圧を与える。周辺回路は、例えばメモリセルアレイに対してデータを書き込む際に電圧を発生する電圧発生回路を備えている。この電圧発生回路は、背景技術で説明したように、電圧を降圧するための抵抗素子や、逆に昇圧するためのチャージポンプ回路を備えている。以下では、上記抵抗素子の構成について説明する。勿論、以下で説明する抵抗素子の用途は降圧にのみ限定されるものでは無い。本抵抗素子は、上記説明したＮＡＮＤ型フラッシュメモリのメモリセルアレイと同一の半導体基板１０上に形成される。図５は、本実施形態に係る抵抗素子の平面図である。また図６乃至図８は本実施形態に係る抵抗素子の断面図であり、それぞれ図５におけるＸ２−Ｘ２’線、Ｘ３−Ｘ３’線、及びＹ２−Ｙ２’線に沿った断面図である。なお図５の平面図は、後述する絶縁膜１８、１６表面のレベルにおける平面構造を示している。
【００２８】
図５においては、２つの抵抗素子が直列接続されている様子を示している。そして、２つの抵抗素子の一端はそれぞれ金属配線層３９に接続され、他端は共通の金属配線層３８に接続されている。すなわち、２つの抵抗素子は２つの金属配線層３９間に直列接続されている。そして、２本の金属配線層３９間の電位差が２つの抵抗素子によって半分に分圧され、分圧された電圧を金属配線層３８から取り出すことが出来る。なお、図５では２つの抵抗素子によって金属配線層３９間の電圧を１／２にする構成を示しているが、勿論、抵抗素子の数や、各々の抵抗素子の抵抗値を変えることで、分圧比を変えることが出来る。
【００２９】
図示するように、半導体基板１０中には、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って例えば４本形成されている。そして、素子領域ＡＡ上に、上記抵抗素子が形成されている。なお図５においては、４本の素子領域ＡＡのうち、中央の２本の素子領域ＡＡ上に形成された抵抗素子のみが実際の抵抗素子として機能し、外側の２本はダミーの抵抗素子となる。以下、説明の簡単化の為、ダミーとなる素子を「ダミー素子」と呼び、実際の抵抗素子として機能する素子を「抵抗素子」と呼ぶことにする。すなわち、第１方向に沿ったストライプ形状の２本の抵抗素子が２本のダミー素子によって第２方向で挟まれている。勿論、ダミー素子によって挟まれる抵抗素子は２つ以上であっても良い。なお、ダミー素子と抵抗素子とはほぼ同一の構成を有しているため、以下では抵抗素子の構成について説明するが、特に断らない限り、両者の構成は同一である。
【００３０】
素子領域ＡＡ間の領域には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩの構成は、メモリセルアレイ２内の素子分離領域ＳＴＩと同一の構成である。すなわち、半導体基板１０中に形成された溝３０の表面に形成された絶縁膜３１と、絶縁膜３１上に形成された絶縁膜３２によって、素子分離領域ＳＴＩが形成されている。
【００３１】
素子領域ＡＡ上には、ゲート絶縁膜６０を介在して多結晶シリコン層１２が形成されている。また多結晶シリコン層１２上には、ゲート間絶縁膜１３を介在して多結晶シリコン層１４、金属層１５、及び絶縁膜１６が順次形成されている。各素子領域ＡＡ内において、上記ゲート間絶縁膜１３、多結晶シリコン層１４、金属層１５、及び絶縁膜１６は、第１方向に沿って３つの領域に分割されている（図５参照）。以下、３つの領域をそれぞれ領域Ａ１、Ａ２、Ａ３と呼ぶことにする。また図５においては、素子領域ＡＡと多結晶シリコン層１２との平面パターンは同一であるので、両者を参照符号１２（ＡＡ）と示している。なお、領域Ａ１、Ａ３は抵抗素子における第１方向に沿った両端部分の領域であり、領域Ａ２は第１方向に沿って領域Ａ１、Ａ３に挟まれた中央部分の領域である。
【００３２】
素子分離領域ＳＴＩ内の絶縁膜３２は、多結晶シリコン層１２の表面よりも高い位置まで形成されている。また、多結晶シリコン層１２と例えばシリコン酸化膜を用いて形成された絶縁膜３２との間には、例えばシリコン酸化膜により絶縁膜３３が形成されている。絶縁膜３３は、絶縁膜３２を堆積する際のシリコン基板１０への欠陥導入を低減させるために堆積されている。従って、シリコン基板１０への欠陥導入が少ない場合には、絶縁膜３３は形成されていてもいなくても良い。更に、領域Ａ２では、多結晶シリコン層１２において絶縁膜３３と接する領域内に、不純物注入領域３５が形成されている。この不純物注入領域３５は、その他の多結晶シリコン層１２に比べて抵抗率が高くされ、導電性が低くされている。更に、領域Ａ１とＡ２との間の領域、及び領域Ａ２とＡ３との間の領域における素子分離領域ＳＴＩでは、絶縁膜３２の一部が除去されており、図７に示すような溝３８が形成されている。半導体基板１０において、溝３８の直下に位置する領域には、絶縁膜３１に接するようにしてｐ＋型不純物注入層４７が形成されている。また、領域Ａ１、Ａ３においては、ゲート間絶縁膜１３の一部が除去され、これによって開口部３４が形成されている。そして開口部３４を介して、多結晶シリコン層１２と１４とが電気的に接続されている。
【００３３】
上記のように、領域Ａ１、Ａ２、Ａ３毎に分離された多結晶シリコン層１４、金属層１５、及び絶縁膜１６の側壁上、並びに溝３８の側壁上には、更に側壁絶縁膜１８が形成されている。そして、上記抵抗素子を被覆するようにして、半導体基板１０上に層間絶縁膜１９が形成されている。層間絶縁膜１９中には、領域Ａ１、Ａ３における金属層１５に達するコンタクトプラグ３７、３６がそれぞれ形成される。更に層間絶縁膜１９中には、コンタクトプラグ３７、３６にそれぞれ接続される金属配線層３９、３８が形成されている。金属配線層３８は、コンタクトプラグ３６を介在して２つの抵抗素子を接続する。
【００３４】
上記構成において、領域Ａ１からＡ３にわたって線状に形成された多結晶シリコン層１２が、抵抗素子において実質的に抵抗として機能する領域である。また、領域Ａ１、Ａ３における多結晶シリコン層１４及び金属層１５は、抵抗素子における電極として機能する。
【００３５】
つまり、抵抗素子の構成は次のように説明することが出来る。１つの抵抗素子は、第１方向に沿った線状領域（多結晶シリコン層１２）を備えている。この線状領域が実質的な抵抗部分として機能する。そして、線状領域の両端部分（領域Ａ１、Ａ３）上には、抵抗素子の電極として機能する多結晶シリコン層１４及び金属層１５が形成されている。これらの電極は、電極分離領域とも言うべき領域４４によって、互いに電気的に分離されている。線状領域と、多結晶シリコン層１４及び金属層１５とは、開口部３４によって電気的に接続されている。そして、領域Ａ１、Ａ３において、金属層１５上にコンタクトプラグ３７、３６がそれぞれ形成されて、１つの抵抗素子が形成されている。領域Ａ１とＡ３との間の領域Ａ２においても、多結晶シリコン層１４、金属層１５、及び絶縁膜１６が形成されている。しかし、領域Ａ２における多結晶シリコン層１４及び金属層１５は、ゲート間絶縁膜１３によって多結晶シリコン層１２と電気的に分離される。
【００３６】
そして、上記構成の抵抗素子が、第２方向に沿って２つ配置されている。更に、同様の構成の２つのダミー素子が、第２方向において２つの抵抗素子を挟むようにして配置されている。２つの抵抗素子は、金属配線層３８によって直列接続され、直列接続された２つの抵抗素子は、２つの金属配線層３９間に接続されている。なお、ダミー素子の場合にはコンタクトプラグ３６、３７及び金属配線層３８、３９は形成されない。
【００３７】
前述の通り、抵抗素子は第２方向に沿って周期的に複数並列に配置されていれば良く、その数は２つの限られるものでは無い。また各抵抗素子の多結晶シリコン層１２の第２方向の幅、及び隣接間隔は、同一とされる。なお、多結晶シリコン層１２、１４、金属層１５は導電体層であれば良いが、図２乃至図４で説明したメモリセルアレイと同一の材料によって形成される。
【００３８】
次に、上記構成のＮＡＮＤ型フラッシュメモリの製造方法について、特にメモリセルアレイと抵抗素子とに着目して、図９乃至図３９を用いて説明する。  
まず図９乃至図１２を参照しつつ第１の工程について説明する。図９は抵抗素子の平面図であり、図５と同様の領域を示している。図１０はメモリセルアレイの断面図であり、図４と同様の領域を示している。図１１及び図１２は、図９におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った断面図である。前述の通り、メモリセルアレイ２及び周辺回路３内の抵抗素子は同一のｐ型半導体基板（シリコン基板）１０上に形成される。
【００３９】
まず、図１０に示すように、メモリセルアレイ２において素子分離領域ＳＴＩを形成するための溝３０と、多結晶シリコン層１２及び素子領域ＡＡとが自己整合的に加工される。メモリセルアレイ２において多結晶シリコン層１２は、浮遊ゲート電極として機能する。また、周辺回路３において素子分離領域ＳＴＩを形成するための溝３０と、多結晶シリコン層１２及び素子領域ＡＡとが自己整合的に加工される。そして、メモリセルアレイ２及び周辺回路３において多結晶シリコン層１２は、その角部において、半導体基板１０の下向きへの落ち込みはないように形成される。上記について以下に詳述する。
【００４０】
まず、ｐ型半導体基板（シリコン基板、または半導体基板表面に形成されたｐ型半導体領域）上に、不揮発性メモリセル（メモリセルトランジスタＭＴ）のトンネル（tunnel）酸化膜となるゲート絶縁膜１１を、膜厚４ｎｍから１２ｎｍの範囲のシリコン酸化膜、または、シリコンオキシナイトライド膜を用いて、メモリセルアレイ２中に形成する。更に、上記ｐ型半導体基板１０上に、抵抗素子と半導体基板１０との電気的分離をもたらすための絶縁膜となるゲート絶縁膜６０を、膜厚１３ｎｍから４０ｎｍの範囲のシリコン酸化膜、または、シリコンオキシナイトライド膜を用いて、周辺回路３内に形成する。
【００４１】
このゲート絶縁膜６０は、例えば１３ｎｍ以上とすることで、５Ｖ以上の高い電圧が多結晶シリコン層１２と半導体基板１０との間に印加されてもトンネルリークが生じることを抑制し、抵抗素子の信頼性劣化を抑えることができる。また、このゲート絶縁膜６０は、例えば、５Ｖ以上の電圧を印加する高耐圧トランジスタのゲート絶縁膜として、共通に形成してもよい。これにより、例えば、フラッシュメモリの書き込みを行うために必要な１０Ｖ以上の高電圧を抵抗分割して低電圧を得るために、本抵抗素子を用いて高電圧が多結晶シリコン層１２に印加された場合でも、信頼性の高い素子を実現できる。また、半導体基板１０の濃度としては、例えば、ボロン表面濃度を１０１６ｃｍ−３以上添加することによって、反転閾値を高くでき、これにより半導体基板１０に対する浮遊ゲート電極容量を小さくすることができる。その結果、抵抗素子の寄生容量をより小さくして、寄生容量によるＣＲ遅延増大の小さい素子を実現することができる。
【００４２】
引き続き、ゲート絶縁膜１１、６０上に多結晶シリコン層１２及びキャップ層４０を順次形成する。多結晶シリコン層１２は、メモリセルトランジスタＭＴにおいては浮遊ゲート電極として機能し、抵抗素子においては実質的な抵抗部分として機能する。そして多結晶シリコン層に、導電性不純物としてｎ型不純物であるリンまたは砒素が１０１８ｃｍ−３から１０２２ｃｍ−３の範囲で添加されたｎ型半導体となっている。多結晶シリコン層１２は、例えばＳｉＧｅ層に置き換えられても良い。多結晶シリコン層１２は、その膜厚が２０ｎｍ〜２００ｎｍ、絶縁膜４０はその膜厚が２０ｎｍ〜３００ｎｍ程度に形成される。また絶縁膜４０の材料としては、シリコン窒化膜やシリコン酸化膜を用いることが出来る。
【００４３】
次に、フォトリソグラフィ工程とエッチングにより、素子分離領域ＳＴＩとなる領域に溝３０を掘る。具体的にはキャップ層４０（シリコン窒化膜またはシリコン酸化膜）、多結晶シリコン層１２、ゲート絶縁膜１１、６０、及び半導体基板１０を順次エッチングする。これにより、素子分離領域ＳＴＩ形成用の溝３０が、多結晶シリコン層１２及びキャップ層４０と自己整合的に形成される事になる。メモリセルアレイ２中において、半導体基板１０中に掘る溝３０の深さは、例えば、１００ｎｍから４００ｎｍの範囲であり、溝３０の幅及び間隔は１０ｎｍ以上１４０ｎｍ以下である。
【００４４】
周辺回路３内における溝３０の幅及び間隔は、メモリセルアレイ２内よりも十分大きい値とされる。これにより、寸法ばらつきによる抵抗変化を小さくする。このため、周辺回路３内において抵抗素子及びダミー素子形成領域の溝３０の幅及び間隔は、図９に示すようにキャップ層４０の間隔および幅に相当し、１５０ｎｍ以上５００ｎｍ以下に形成されるのが望ましい。また、ここで、ダミー素子部分の素子領域ＡＡは、抵抗素子と並列に同じ幅で抵抗素子と同じ幅の溝で形成され、少なくとも１つ抵抗素子に隣接して形成されることが、パターンの不均一性による寸法変動を防止し、より均一な幅の抵抗素子を形成するのに望ましい。これは、周期的パターンはリソグラフィとして寸法変動を小さくできることと、エッチングの場合に溝幅に依存してエッチング深さやエッチング側面テーパーが変化するマイクロローディング効果を防止できることに起因する。また、キャップ層４０の長手方向の長さ（第１方向に沿った長さ）は、キャップ層４０の幅（第２方向に沿った長さ）より十分長く、例えば、１μｍ以上１ｍｍ以下とする。以上の結果、図９乃至図１２に示す構成が得られる。
【００４５】
次に、図１３乃至図１５を参照しつつ第２の工程について説明する。図１３はメモリセルアレイの断面図であり、図１０と同様の領域を示している。図１４及び図１５は、図９におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った方向に対応する断面図である。
【００４６】
図示するように、溝３０を形成した後、必要に応じて薄い絶縁膜３１、３３を形成する。絶縁膜３１、３３は例えば熱酸化法や酸素プラズマ、またはhigh temperature oxide（７００℃から９００℃の範囲でのシリコン酸化膜堆積法；以後ＨＴＯと呼ぶ）により形成したシリコン酸化膜である。絶縁膜３１は、半導体基板１０の溝３０表面上に形成され、絶縁膜３３は多結晶シリコン層１２の側面上に形成され、その膜厚は例えば１ｎｍから３０ｎｍ程度である。
【００４７】
これにより、溝３０と多結晶シリコン層１２及び素子領域ＡＡとが自己整合的に加工され、多結晶シリコン層１２は素子分離領域ＳＴＩへの落ち込みはないように形成される。これは、メモリセルトランジスタＭＴの微細化を実現すると共に、素子領域ＡＡのコーナー部を覆うように多結晶シリコン層１２が形成される事がない為、電界集中の効果によるメモリセルトランジスタＭＴ特性のバラツキを抑制する事ができる。本実施形態では、メモリセルアレイ２及び周辺回路３において多結晶シリコン層１２が形成される場合について示しているが、互いに異なる材料に置き換えられても良い。しかし、両者が共に多結晶シリコン層である場合には、ゲート絶縁膜６０についても、素子領域ＡＡのコーナー部を覆うように多結晶シリコン層１２が形成される事がない為、電界集中の効果による耐圧劣化や、容量特性のバラツキを抑制する事ができる。
【００４８】
次に、溝３０内部に、例えばＨＤＰ（High Density Plasma）法、またはＨＴＯ法、並びにＨＡＲＰ、ポリシラザンなどのシリコン酸化膜へ転換される膜等により、絶縁膜３２（シリコン酸化膜）を埋め込む。その後、ＣＭＰ（Chemical Mechanical Polish）等の方法で、キャップ層４０の上面をエッチングストッパとして用いて絶縁膜３２を平坦化する。以上の結果、素子分離領域ＳＴＩが完成する。なお、溝３０内に埋め込まれている絶縁膜３２は、浮遊ゲートの端部に自己整合的にがキャップ層４０若干低下した形状で埋め込まれる。以上の結果、図１３乃至図１５に示す構成が得られる。
【００４９】
次に、図１６乃至図１８を参照しつつ第３の工程について説明する。図１６はメモリセルアレイの断面図であり、図１０と同様の領域を示している。図１７及び図１８は、図９におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った方向に対応する断面図である。
【００５０】
図示するように、キャップ層４０を除去する。その結果、周辺回路３の表面においては、多結晶シリコン層１２表面よりも絶縁膜３２表面が高く位置する形状が露出する。なお絶縁膜４０がシリコン窒化膜である場合には、例えばホットリン酸といった薬液で処理すれば、容易に除去する事ができる。
【００５１】
次に全面にフォトレジスト４１を全面に塗布する。そして、メモリセルアレイ２におけるフォトレジスト４１を、フォトリソグラフィ技術とエッチングとにより除去する。ついで、酸化膜のエッチバックにより、メモリセルアレイ２における絶縁膜３２、３３を、所望の高さに落とし込む。落とし込む高さとしては、多結晶シリコン層１２（浮遊ゲート電極）とゲート絶縁膜１１との境界の高さより下にならないようにする。このように、浮遊ゲート電極１２の上面および側面を露出させることにより、次の効果が得られる。すなわち、浮遊ゲート電極１２の上面だけを露出させた場合よりも、メモリセルトランジスタＭＴの浮遊ゲート電極１２と制御ゲート電極（多結晶シリコン層１４及び金属層１５）との容量を大きく出来る。よって、より絶縁耐圧が低い材料をゲート間絶縁膜１３に用いても信頼性高いメモリセルを形成することができる。
【００５２】
なお、上記工程においては、抵抗素子及びダミー素子における絶縁膜３２、３３をエッチバックしないことにより、抵抗素子の信頼性を向上出来る。すなわち、多結晶シリコン層１４に例えば１０Ｖ以上の高電圧を印加し、半導体基板１０に０Ｖを印加するような場合であっても、絶縁膜３２を挟んだ絶縁耐圧を確保でき、より信頼性の高い抵抗素子を実現できる。また、多結晶シリコン層１２、１４を、ゲート間絶縁膜１３を介した容量素子として用いた場合（第２の実施形態として述べる）にも、より信頼性の高い容量素子が実現できる。以上の結果、図１６乃至図１８の構成が得られる。
【００５３】
次に、図１９乃至図２２を参照しつつ第４の工程について説明する。図１９は抵抗素子の平面図であり、図５と同様の領域を示している。図２０はメモリセルアレイの断面図であり、図１０と同様の領域を示している。図２１及び図２２は、図１９におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った断面図である。
【００５４】
図示するように、フォトレジスト４１を例えばアッシャーや硫酸過酸化水素水混合液にて剥離する。その後、メモリセルアレイ２及び周辺回路３内において、多結晶シリコン層１２上に、例えば、８ｎｍ〜２０ｎｍ程度の膜厚のシリコン酸化膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造を有するゲート間絶縁膜１３を全面堆積する。３層構造を有する場合の膜厚としては、例えばそれぞれ３ｎｍから１０ｎｍの範囲、３ｎｍから１０ｎｍの範囲、３ｎｍから１０ｎｍの範囲とする。
【００５５】
更に、全面にフォトレジスト４２を塗布する。そして抵抗素子形成部分の素子領域ＡＡにおいて第１方向に沿った両端部分におけるフォトレジスト４２を、フォトリソグラフィ技術とエッチングによりとり除く。その結果、図示するような開口部４３が形成される。開口部４３内には、ゲート間絶縁膜１３の表面が露出される。この際、開口部４３は、第１方向に沿って延びた形状とする。この開口部４３は、領域３４を形成するためのものである。従って、第１方向に沿って延びた形状とすることにより、多結晶シリコン層１２、１４の接触面積を大きくし、接触部分における寄生抵抗を低減出来る。またこの開口部４３は、図１９に示すように、上面形状において素子領域ＡＡ内部に位置するように形成することが望ましい。これは、図２７及び図２８を用いて後に述べるエッチング工程において、いずれのエッチング断面においてもゲート間絶縁膜１３が残存させることが出来るからである。これにより、図２７及び図２８で説明するエッチングの均一性を向上出来る。
【００５６】
また、開口部４３の幅（第２方向に沿った長さ）は、当然ながら素子領域ＡＡの幅よりも小さく、例えば２０ｎｍ以上１００ｎｍ以下、内側に形成される。また、開口部４３の長さ（第１方向に沿った長さ）は、例えば５０ｎｍ以上１０μｍ以下とする。抵抗素子は、メモリセルトランジスタＭＴに要求されるような最小デザイン寸法で設計する必要は無い。よって開口部４３は、素子領域ＡＡを形成するよりも安価な解像度の低いリソグラフィ装置で形成することができる。また、このとき、ダミー素子部分のフォトレジスト４２に開口部４３を設ける必要は必ずしもない。
【００５７】
次に、図２３乃至図２５を参照しつつ第５の工程について説明する。図２３はメモリセルアレイの断面図であり、図１０と同様の領域を示している。図２４及び図２５は、図１９におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った方向に対応する断面図である。
【００５８】
図示するように、まずシリコン酸化膜およびシリコン窒化膜をエッチングする異方性エッチングにより、開口部４３内に露出されたゲート間絶縁膜１３を除去する。引き続き、メモリセルアレイ２及び周辺回路３内において、例えば１０ｎｍから３００ｎｍの範囲の膜厚で多結晶シリコン層１４を堆積する。更に多結晶シリコン層１４上に、ＷＳｉ、ＣｏＳｉ、ＮｉＳｉ、Ｗ、またはＡｌを材料に用いた金属層１５を堆積する。更に、例えばシリコン酸化膜またはシリコン窒化膜を材料に用いて、絶縁膜１６を１０ｎｍから５００ｎｍの膜厚に堆積する。多結晶シリコン層１４は、導電性不純物としてｎ型不純物であるリンまたは砒素を１０１８ｃｍ−３から１０２２ｃｍ−３の範囲で添加されたｎ型半導体となっている。以上の結果、図２３乃至図２５の構成が得られる。
【００５９】
次に、図２６乃至図２８を参照しつつ第６の工程について説明する。図２６は抵抗素子の平面図であり、図５と同様の領域を示している。図２７及び図２８は、図２６におけるＸ２−Ｘ２’線及びＹ２−Ｙ２’線に沿った断面図である。
【００６０】
図示するように、周辺回路３内において、異方性のエッチングにより多結晶シリコン層１４、金属層１５、及び絶縁膜１６をエッチングする。多結晶シリコン層１４、金属層１５、及び絶縁膜１６は、素子領域ＡＡと同様に第１方向に沿ったストライプ形状で、且つ、素子領域ＡＡを被覆するような形状に加工される。その際、多結晶シリコン層１４、金属層１５、及び絶縁膜１６は、図２６に示すように、素子領域ＡＡの端部から外側に０．０２μｍから０．５μｍ程度突出した形状とされる。従って、これらの層１４〜１６は、多結晶シリコン層１２の上面も完全に被覆する。本工程では、抵抗素子およびダミー素子の幅はメモリセルトランジスタＭＴより十分に大きいので、メモリセルアレイ２と同様の高精度および高解像度のリソグラフィとエッチングをする必要は必ずしもない。すなわち、メモリセルアレイのフォトリソグラフィとエッチングと別工程とすれば、より解像度の低い安価なリソグラフィで行うことが出来る。この場合、抵抗素子及びダミー素子の素子領域ＡＡ端部から０．０２μｍ〜０．５μｍまでの範囲で広げた幅は、素子領域ＡＡとの合わせ精度より大きければ、多結晶シリコン層１２、１４のゲート間絶縁膜１３を介した容量はほとんど変動しないため、安価なリソグラフィを用いても寄生容量の精度のよい抵抗素子が実現できる。また、本構成を容量素子として用いる第２の実施形態の場合には、寄生容量のばらつきが小さい容量素子が実現できる。
【００６１】
更に、本工程においては、メモリセルアレイ２においても多結晶シリコン層１４、金属層１５、及び絶縁膜１６のエッチングが行われる。メモリセルアレイ２においては、これらの層１４〜１６は第２方向に沿ったストライプ形状に加工される（図２参照）。その結果、図３及び図４に示すような、メモリセルトランジスタＭＴ及び選択トランジスタＳＴの積層ゲートが完成する。
【００６２】
次に、図２９乃至図３１を参照しつつ第７の工程について説明する。図２９は抵抗素子の平面図であり、図５と同様の領域を示している。図３０及び図３１は、図２９におけるＸ３−Ｘ３’線及びＹ２−Ｙ２’線に沿った断面図である。
【００６３】
図２９及び図３１に示すように、フォトリソグラフィ技術と異方性のエッチングにより、周辺回路３内における多結晶シリコン層１４、金属層１５、及び絶縁膜１６のエッチングを行う。本エッチングは、上記各層１４〜１６を第２方向に沿って除去するように行われる。その結果、各層１４〜１６は、領域Ａ１、Ａ２、Ａ３に分離される。各領域は領域４４によって電気的に分離される。この際エッチングは、領域４４の位置が、開口部３４よりも素子領域ＡＡの中央部よりとなるように行われる。すなわち、領域Ａ１、Ａ３のそれぞれが開口部３４を完全に被覆するようにして行われる。領域４４の第１方向に沿った長さは、例えば５０ｎｍ以上１μｍ以下である。前述の通り、抵抗素子においては安価な解像度の低いリソグラフィ装置で形成することができる。
【００６４】
また、領域Ａ２に属する各層１４〜１６が開口部３４に接しないようにすることにより、これらの層１４〜１６を電気的にフローティング状態にできる。また、これにより、開口部３４より素子領域ＡＡの領域に近い部分で片側に形成する場合よりも、多結晶シリコン層１２、１４間の電位差を小さく保つことができ、より高耐圧で信頼性の高い抵抗素子を実現することができる。
【００６５】
本工程におけるエッチングは、多結晶シリコン層１４に対してシリコン酸化膜のエッチング速度が遅いエッチング条件が用いられる。その結果、図３０及び図３１に示すようにゲート間絶縁膜１３が残存される。これにより、領域４４において多結晶シリコン層１２の一部もエッチングされることが防止出来る（図３１参照）。すなわち、抵抗素子の実質的な抵抗部分として機能する領域の面積が低下することを防止でき、より精度の高い抵抗素子を実現できる。
【００６６】
本工程では、領域４４を形成するために、同一行に位置する領域４４形成予定領域を含んだストライプ状の開口部を有するマスク材が形成される。すると、第２方向に沿って隣接する領域４４間の領域においては、素子分離領域ＳＴＩの絶縁膜３２が露出されている。従って図３０に示すように上記領域における絶縁膜３２の表面もエッチングされ、素子分離領域ＳＴＩの表面に凹部３８が形成される。この凹部３８の底は、素子領域ＡＡ表面より低く、その深さは半導体基板１０との界面から０．０３μｍ〜０．２０μｍ程度とされる。
【００６７】
次に、図３２乃至図３５を参照しつつ第８の工程について説明する。図３２は抵抗素子の平面図であり、図５と同様の領域を示している。図３３及び図３５は、図３２におけるＸ２−Ｘ２’線、Ｘ３−Ｘ３’線、及びＹ２−Ｙ２’線に沿った断面図である。
【００６８】
図３３乃至図３５に示すように、領域４４に露出された多結晶シリコン層１４、金属層１５、及び絶縁膜１６の側壁上、並びに素子分離領域ＳＴＩの凹部３８に露出された絶縁膜３２の側壁上に、側壁絶縁膜１８が５ｎｍ〜５００ｎｍ程度の膜厚に、例えばシリコン酸化膜やシリコン窒化膜を材料に用いて形成される。また、この側壁絶縁膜１８は、周辺回路３内に形成される図示せぬＭＯＳトランジスタの、ＬＤＤ領域形成時のマスクとして使用される。ＬＤＤ領域を形成することで、ＭＯＳトランジスタにおいてソースまたはドレイン電極（図示せず）とゲート電極（例えば多結晶シリコン層１４及び金属層１５）との間の絶縁耐圧や接合耐圧を確保出来る。また側壁絶縁膜１８は、後の工程で形成するコンタクトプラグ３６、３７と、領域Ａ２における多結晶シリコン層１４及び金属層１５との電気的分離を確保する役割をも果たす。側壁絶縁膜１８は、例えば次の方法によって形成出来る。すなわち、多結晶シリコン層１４、金属層１５、及び絶縁膜１６、３２上にシリコン酸化膜またはシリコン窒化膜を堆積した後、異方性イオンエッチングにより、多結晶シリコン層１４、金属層１５、絶縁膜１６、及び凹部３８内における絶縁膜３２の側壁にのみ残存させる。この側壁絶縁膜１８は、メモリセルアレイ２において積層ゲートの側壁絶縁膜１８と同一の工程によって形成されても良いし、別の工程にて形成されても良い。
【００６９】
引き続き、全面にフォトレジスト４５を塗布し、フォトリソグラフィ工程によってフォトレジスト４５を図３２に示すようにパターニングする。すなわちフォトレジスト４５は、第１方向に沿ったストライプ形状を有し、その幅は多結晶シリコン層１２の幅（第２方向に沿った長さ）よりも小さい。そしてフォトレジスト４５は、領域Ａ１、Ａ２、Ａ３においては、絶縁膜１６に完全に戴置されるように形成される。つまり図３２に示すように、領域Ａ１、Ａ２、Ａ３においては、第２方向に沿ってフォトレジスト４５の両側に、当該フォトレジスト４５が戴置される絶縁膜１６、１８の上面が露出する。更に領域４４においては、フォトレジスト４５は多結晶シリコン層１２上に形成され、フォトレジスト４５の両側に、当該フォトレジスト４５が戴置される多結晶シリコン層１２の上面が露出する。更に、領域Ａ１、Ａ２、Ａ３において側壁絶縁膜１８間の素子分離領域ＳＴＩの上面、及び領域４４において多結晶シリコン層１２間の素子分離領域ＳＴＩの上面も露出されている。なお、このフォトレジスト塗布工程とフォトリソグラフィ工程は、次に述べる、ｐ型のソース拡散層及びドレイン拡散層を形成するためのｐ型不純物の選択的なイオン注入するために行われるフォトレジスト塗布工程とフォトリソグラフィ工程と同じ工程を用いることにより、工程数の増大を防ぐことができる。
【００７０】
すなわち、フォトリソグラフィ工程の後、同一の半導体基板１０上に形成されたｐ型ＭＩＳＦＥＴのソース及びドレイン拡散層を形成するために、ｐ型不純物のイオン注入が行われる。ｐ型注入不純物としては、ボロン、または、ＢＦ２が用いられ、注入エネルギーとしては、２ｋｅＶから４０ｋｅＶの間のエネルギーで、１０１４ｃｍ−２から１０１６ｃｍ−２の注入量が用いられる。
【００７１】
このイオン注入により、領域４４の溝部、及び絶縁膜３２の凹部の底部を介して、半導体基板１０中にｐ型不純物が注入される。このｐ型不純物が注入されて、ｐ型不純物の濃度が周囲よりも高い領域を、以下ｐ＋型不純物注入層４７と呼ぶ。注入層４７の濃度は、例えば１０１６ｃｍ−３〜５×１０１８ｃｍ−３であり、深さは、半導体基板１０と絶縁膜３１の界面から０．０３μｍ〜０．５μｍ程度である。
【００７２】
また、フォトレジスト４５の開口部内には、領域４４における多結晶シリコン層１２の縁部が露出されている。従って、露出された多結晶シリコン層１２内部にもｐ型不純物は注入される。その結果、領域４４内における多結晶シリコン層１２の側壁部にもｐ型不純物注入層３５が形成される。その結果、多結晶シリコン層１２においては、ｐ型不純物注入層３５において電子濃度が下がる。その結果、絶縁膜３３、３２を介したリーク電流を減少させることが出来る。
【００７３】
更に、領域４４の多結晶シリコン層１２に沿って多結晶シリコン層１４のエッチング残りが生じた場合でも、残った多結晶シリコン層１４にｐ型不純物が注入される。従って、多結晶シリコン層１４のエッチング残り部分の電子濃度を下げて導電性を下げることができる。その結果、領域４４を挟んだ多結晶シリコン層１４間を流れるリーク電流を減少させることができる。なお、フォトレジスト４５の境界としては、領域４４における凹部３８を開口するように形成し、望ましくは、多結晶シリコン層１２の上面の縁部、端からの距離として、５０ｎｍ以下の領域が開口されるように形成するのが望ましい。
【００７４】
以上の構成とすることにより、領域４４においても、多結晶シリコン層１２の中央部にｐ型不純物が注入されることがない。また、領域４４内の多結晶シリコン層１２上にゲート間絶縁膜１３がエッチングにより剥離される場合には、多結晶シリコン層１２もエッチングされ、そのエッチング深さもばらつく問題が生じる。従って、多結晶シリコン層１２を抵抗素子として用いる場合には、その部分にイオン注入される不純物の深さおよびドーズ量もばらつく。しかし本実施形態であると、領域４４においても多結晶シリコン層１２の中央部にｐ型不純物が注入されることがないため、上記問題が緩和される。よって、領域４４内の多結晶シリコン層１２の抵抗上昇の増大に起因して抵抗素子としての精度が下がる問題が緩和される。
【００７５】
次に、図３６乃至図３９を参照しつつ第９の工程について説明する。図３６は抵抗素子の平面図であり、図５と同様の領域を示している。図３７乃至図３９は、図３６におけるＸ２−Ｘ２’線、Ｘ３−Ｘ３’線、及びＹ２−Ｙ２’線に沿った断面図である。
【００７６】
フォトレジスト４５を除去した後、再度全面にフォトレジスト４６を塗布する。そして、フォトレジスト４６をフォトリソグラフィ工程により、図３６乃至図３８に示すようにパターニングする。すなわちフォトレジスト４６は、第１方向に沿ったストライプ形状の開口部を有し、且つその開口部内に、領域４４内の多結晶シリコン層１２表面、及び領域Ａ１〜Ａ３内の絶縁膜１６表面が露出するようにパターニングされる。そしてこの際、隣接する抵抗素子間の絶縁膜３２上、及びｐ型不純物注入層３５の上面を、フォトレジスト４６が被覆するようにパターニングする。従って、領域４４においては、多結晶シリコン層１２の中央部、すなわち図３２乃至図３５においてｐ型不純物が注入されなかった領域の上面が露出されることとなる。つまり、領域４４において、多結晶シリコン層１２の端部から第２方向に沿って５０ｎｍ以上離れた領域が露出される。なお本工程は、後述するｎ型ソースドレイン拡散層を形成するｎ型不純物を選択的にイオン注入するために行われるフォトレジスト塗布工程とフォトリソグラフィ工程と同じ工程を用いることにより、工程数の増大を防ぐことができる。
【００７７】
上記フォトリソグラフィ工程の後、同一の半導体基板１０上に形成された図示せぬＭＩＳＦＥＴのｎ型ソース領域及びドレイン領域を形成するための、ｎ型不純物のイオン注入が行われる。使用されるｎ型注入不純物はリンまたは砒素であり、注入エネルギーは５ｋｅＶから６０ｋｅＶの間のエネルギーであり、注入量は１０１４ｃｍ−２から１０１６ｃｍ−２程度である。この際、ｎ型不純物は、ＭＩＳＦＥＴに対してだけではなく、抵抗素子においてフォトレジスト４６に被覆されていない領域にも注入される。
【００７８】
本工程において、領域４４における多結晶シリコン層１２の縁部、すなわちｐ型不純物注入層３５にｎ型不純物が注入されることがない。従って、多結晶シリコン層１２において絶縁膜３２に沿った部分（すなわち注入層３５）の電子濃度を下げて導電性を下げることができ、絶縁膜３３、３２を通じたリーク電流を減少させることができる。
【００７９】
また、領域４４における多結晶シリコン層１２上に、エッチング不足により多結晶シリコン層１４が残存するような場合であっても、残存した多結晶シリコン層１４の縁部には多結晶シリコン層１２と同様、ｐ型不純物が注入され且つｎ型不純物は注入されない。従って、残存した多結晶シリコン層１４の縁部の電子濃度を下げて導電性を下げることができ、領域４４をはさんで隣接する多結晶シリコン層１４間のリーク電流を減少させることができる。なお、フォトレジスト４６の境界としては、領域４４において多結晶シリコン層１２の上面が露出され、望ましくは、多結晶シリコン層１２上面の縁部（端）から第２方向に沿って５０ｎｍ以上の部分が露出されるように形成する。また図３６では、ダミー素子については領域４４上でフォトレジスト４６を開口させない場合について示しているが、これは本領域が回路素子として用いることがないためであり、勿論抵抗素子部分と同様に開口してもよい。
【００８０】
また、領域４４内のゲート間絶縁膜１３がエッチングにより剥離される場合、その下地の多結晶シリコン層１２もエッチングされ、そのエッチング深さもばらつく。このため、多結晶シリコン層１２を抵抗素子として用いる場合には、その部分にイオン注入される不純物の深さおよびドーズ量もばらつく。しかし本実施形態であると、領域４４における多結晶シリコン層１２に対してｎ型不純物が注入される。よって、注入される前よりも電子濃度を上昇させることができる。これにより、領域４４内における多結晶シリコン層１２の直列抵抗成分の絶対値を低減できる。このため、多結晶シリコン層１２を抵抗素子として用いる場合に、図３８に示す領域の抵抗値のばらつきを低減でき、抵抗素子としての精度を向上できる。その結果、抵抗値の変動幅が小さいために、相対的な抵抗値の変動が小さく、回路のタイミング発生回路に用いる場合には、タイミング余裕を大きく確保する必要がない。
【００８１】
更に、図３８に示すように領域４４では、素子分離領域ＳＴＩ内の絶縁膜３２の一部が深くエッチングされて、凹部３８が形成されている。すると、ｎ型不純物イオンを注入する際、凹部３８が深くなると、素子分離絶縁膜ＳＴＩ下の半導体基板１０まで注入されるおそれがある。しかし、本実施形態であると、凹部３８はフォトレジスト４６により埋め込まれる。従って、半導体基板１０内にｎ型不純物が注入される問題が生じない。よって、半導体基板１０内にｎ型不純物が注入された領域と抵抗素子とが容量結合する問題が緩和され、寄生容量が増大を抑制出来る。これにより、抵抗素子のＣＲ時定数が増大する問題もなく、高速動作する回路の抵抗素子として用いることができる。  
なお、図３６乃至図３９で説明したｎ型不純物の注入工程は、図３２乃至図３５のｐ型不純物の注入工程と順番を入れ替えて行っても良いし、連続した工程でなくても良い。また、図３６乃至図３９で説明したフォトレジストのパターニング工程は、図３２乃至図３５のフォトレジストのパターニング工程とそれぞれ独立に実施しても、ｎ型不純物が領域４７の位置に注入されない効果、および、ｐ型不純物が領域４７の位置に注入される効果が独立に得られるので、差し支えない。
【００８２】
その後、抵抗素子及びメモリセルアレイを被覆するようにして、全面に層間絶縁膜１９を形成する。層間絶縁膜１９は、例えばＢＰＳＧ、ＢＳＧ、またはＰＳＧ等のシリケートガラス（Silicate glass）や、ＨＳＱ、ＭＳＱ、またはＳｉＬＫ等によって形成され、その膜厚は例えば１００ｎｍ以上１μｍ以下である。次に層間絶縁膜１９をＣＭＰによって平坦化させる。引き続き、領域Ａ１、Ａ３における金属層１５に達するコンタクトホールを、層間絶縁膜１９内に例えば２０ｎｍ〜２００ｎｍ程度の直径に形成する。更に、層間絶縁膜１９表面に、その底部にコンタクトホール上面が位置するような溝を形成する。溝の深さは例えば５０ｎｍ〜５００ｎｍ程度である。その後、溝及びコンタクトホール内にＴｉ、ＴｉＮ、またはＴａＮ等のバリアメタル層を形成し、更にＷやＣｕ等を埋め込んだ後、これらをＣＭＰによって平坦化する。その結果、図８に示すような、コンタクトプラグ３６、３７、及び金属配線層３８、３９が形成される。図８では、コンタクトプラグ３６、３７と金属配線層３８、３９とは別個のものとして示されているが、上記のように同一の工程によって一体化して形成出来る。勿論、コンタクトプラグ３６、３７を形成の後、ＷやＡｌを層間絶縁膜１９上に形成し、これをＲＩＥによって配線形状にエッチングすることによって金属配線層３８、３９を形成しても良い。また、本工程では、メモリセルアレイ２におけるコンタクトプラグＣＰ２、ＣＰ３及び金属配線層２０、２１も形成される。その後、更に層間絶縁膜１９上に層間絶縁膜２２が形成される。そして、メモリセルアレイ２においてコンタクトプラグＣＰ４及び金属配線層２３が形成される。その結果、図２乃至図４に示すメモリセルアレイ２、及び図５乃至図８に示す抵抗素子が完成する。
【００８３】
なお、図１では隣接する第２方向で隣接する２本の多結晶シリコン層１２を、コンタクトプラグ３６及び金属配線層３８によって接続した例を示した。本構成とすることで、１つの多結晶シリコン層１２に印加される電圧を５Ｖ以下にし、また多結晶シリコン層１２、１４間に発生する電位差を低く保ちつつ、金属配線層３７間に発生した２０Ｖ以上の高電圧を分圧出来、抵抗素子の信頼性を向上出来る。
【００８４】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態は、上記第１の実施形態における周辺回路３に含まれる容量素子の構成に関するものである。なお本実施形態に係る容量素子の構成及び製造方法は、上記第１の実施形態で説明した抵抗素子と同様の部分が多いため、以下では抵抗素子と異なる点に着目して説明する。
【００８５】
本実施形態に係る容量素子は、周辺回路３において、正または負の高電圧を発生するチャージポンプ回路等に使用される。勿論、その用途はチャージポンプ回路にのみ限定されるものでは無い。本容量素子は、第１の実施形態で説明したＮＡＮＤ型フラッシュメモリのメモリセルアレイ２と同一の半導体基板１０上に形成される。
【００８６】
図４０は、本実施形態に係る容量素子の平面図である。また図４１乃至図４３は、本実施形態に係る容量素子の断面図であり、それぞれ図４０におけるＸ４−Ｘ４’線、Ｘ５−Ｘ５’線、及びＹ３−Ｙ３’線に沿った断面図である。なお図４０の平面図は、絶縁膜１８、１６表面のレベルにおける平面構造を示している。
【００８７】
図４０においては、各々が第１方向に沿ったストライプ形状の２つの容量素子が設けられている構成を示している。各容量素子は、金属配線層５８と、半導体基板１０中に形成されたｎ型不純物拡散層５０との間に形成され、ゲート絶縁膜６０及びゲート間絶縁膜１３がキャパシタ絶縁膜として機能する。なお本実施形態においては、半導体基板１０との容量を大きく確保するためゲート絶縁膜６０は、例えばトンネル（tunnel）酸化膜となるゲート絶縁膜１１と同じ絶縁膜、すなわち、膜厚４ｎｍから１２ｎｍの範囲のシリコン酸化膜、または、シリコンオキシナイトライド膜を用いるのがよい。以下、容量素子の構成について詳細に説明する。
【００８８】
図示するように半導体基板１０中には、第１の実施形態で説明した抵抗素子と同様に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って例えば４本形成されている。そして、素子領域ＡＡ上に、上記容量素子が形成されている。なお図４０においては、４本の素子領域ＡＡのうち、中央の２本の素子領域ＡＡ上に形成された容量素子のみが実際の容量素子として機能し、外側の２本はダミーの容量素子となる。以下、説明の簡単化の為、ダミーとなる素子を「ダミー素子」と呼び、実際の容量素子として機能する素子を「容量素子」と呼ぶことにする。すなわち、２本の容量素子が２本のダミー素子によって第２方向で挟まれている。勿論、ダミー素子によって挟まれる抵抗素子は２つ以上であっても良いし、ダミー素子が設けられなくても良い。なお、ダミー素子と抵抗素子とはほぼ同一の構成を有しているため、以下では抵抗素子の構成について説明するが、特に断らない限り、両者の構成は同一である。
【００８９】
素子領域ＡＡ間の領域には、素子分離領域ＳＴＩが形成されている。素子分離領域ＳＴＩの構成は、第１の実施形態と同様である。また素子領域ＡＡの表面内には、ｎ型不純物拡散層５０が形成されている。素子領域ＡＡの拡散層５０上には、ゲート絶縁膜６０を介在して多結晶シリコン層１２が形成されている。また多結晶シリコン層１２上には、ゲート間絶縁膜１３を介在して多結晶シリコン層１４、金属層１５、及び絶縁膜１６が順次形成されている。各素子領域ＡＡ内において、上記ゲート間絶縁膜１３、多結晶シリコン層１４、金属層１５、及び絶縁膜１６は、第１方向に沿って２つの領域に分割されている（図４０及び図４３参照）。以下、２つの領域をそれぞれ領域Ａ４、Ａ５と呼び、両者を分離するための領域を領域５１と呼ぶことにする。また、領域Ａ５を挟んで領域Ａ４に第１方向に沿って対向する領域においては、ゲート絶縁膜６０、多結晶シリコン層１２、１４、ゲート間絶縁膜１３、金属層１５、及び絶縁膜１６が除去されている。この領域を、以下領域Ａ６と呼ぶ（図４０及び図４３参照）。領域Ａ６においては、拡散層５０の表面内に、ｎ＋型不純物拡散層５２が形成されている。また図４０においては、素子領域ＡＡと拡散層５０の平面パターンは同一であるので、両者を参照符号ＡＡ（５０）と示している。
【００９０】
素子分離領域ＳＴＩ内の絶縁膜３２は、多結晶シリコン層１２の表面よりも高い位置まで形成されている。また、多結晶シリコン層１２と絶縁膜３２との間には、絶縁膜３３が形成されている。更に、領域Ａ２では、多結晶シリコン層１２において絶縁膜３３と接する領域内に、不純物注入領域３５が形成されている。この不純物注入領域３５は、その他の多結晶シリコン層１２に比べて抵抗率が高くされ、導電性が低くされている。更に、領域Ａ４とＡ５との間の領域５１における素子分離領域ＳＴＩでは、絶縁膜３２の一部が除去されており、図４２に示すような溝３８が形成されている。半導体基板１０において、溝３８の直下に位置する領域には、絶縁膜３１に接するようにしてｐ＋型不純物注入層４７が形成されている。また、領域Ａ４においては、ゲート間絶縁膜１３の一部が除去され、これによって開口部５３が形成されている。そして開口部５３を介して、多結晶シリコン層１２と１４とが電気的に接続されている。
【００９１】
領域Ａ４、Ａ５において、多結晶シリコン層１４、金属層１５、及び絶縁膜１６の側壁上、並びに溝３８の側壁上には、更に側壁絶縁膜１８が形成されている。また領域Ａ５とＡ６との境界部分におけるゲート間絶縁膜１３及び多結晶シリコン層１２の側壁上にも、側壁絶縁膜１８が形成されている。そして、上記容量素子を被覆するようにして、半導体基板１０上に層間絶縁膜１９が形成されている。層間絶縁膜１９中には、領域Ａ４、Ａ５における金属層１５に達するコンタクトプラグ５５、５６と、拡散層５２に達するコンタクトプラグ５７が形成される。更に層間絶縁膜１９中には、コンタクトプラグ５５に接続される金属配線層５８、及びコンタクトプラグ５６、５７に接続される金属配線層５９が形成されている。
【００９２】
上記構成において、領域Ａ４における金属層１５及び多結晶シリコン層１２、１４、並びに領域Ａ４、Ａ５における多結晶シリコン層１２が、容量素子の一方電極として機能する。また、領域Ａ４における多結晶シリコン層１４及び金属層１５、並びに領域Ａ４〜Ａ６における拡散層５０、５２が、容量素子の他方電極として機能する。そして、ゲート絶縁膜６０及びゲート間絶縁膜１３が、キャパシタ絶縁膜として機能する。
【００９３】
つまり、本実施形態に係る容量素子の構成は、次のように説明することが出来る。すなわち、１つの容量素子は、第１容量素子と第２容量素子とを含んでいる。まず、多結晶シリコン層１２が一方電極として機能し、領域Ａ５における多結晶シリコン層１４が他方電極として機能し、領域Ａ５におけるゲート間絶縁膜１３がキャパシタ絶縁膜として機能して、第１容量素子が形成される。更に、多結晶シリコン層１２が一方電極として機能し、拡散層５０が他方電極として機能し、ゲート絶縁膜６０がキャパシタ絶縁膜として機能して、第２容量素子が形成される。そして、第１、第２容量素子の他方電極同士は、金属配線層５９によって接続される。本構成において、金属配線層５８と拡散層５０との間に電位差が印加される。このように、本実施形態に係る構成であると、第１容量素子と第２容量素子とが積層されることで、単位面積当たりの容量が向上された容量素子が実現される。そして図４０に示すように、上記構成の第１方向に沿ったストライプ形状を有する容量素子が、第２方向に沿って複数配置されている。
【００９４】
なお、容量素子の数は２つに限られるものでは無い。また各容量素子の多結晶シリコン層１２の第２方向の幅、及び隣接間隔は同一とされる。なお、多結晶シリコン層１２、１４、金属層１５は導電体層であれば良いが、図２乃至図４で説明したメモリセルアレイと同一の材料によって形成される。
【００９５】
次に、上記構成の容量素子の製造方法について、図４４乃至図５７を用いて説明する。  まず、半導体基板１０の表面内にｎ型不純物を注入して、ｎ型不純物拡散層５２を形成する。その後、上記第１の実施形態で説明した図９乃至図２５の工程を行って、素子分離領域ＳＴＩ、ゲート絶縁膜６０、多結晶シリコン層１２、１４、ゲート間絶縁膜１３、金属層１５、及び絶縁膜１６を形成する。また、図２５における開口部３４の代わりに、領域Ａ４において同様の開口部５３が形成される。その後の工程について、第１の工程以下として、次に説明する。
【００９６】
まず図４４乃至図４６を参照しつつ、第１の工程について説明する。図４４は容量素子の平面図であり、図４０と同様の領域を示している。図４５及び図４６は、図４４におけるＸ４−Ｘ４’線及びＹ３−Ｙ３’線に沿った断面図である。
【００９７】
図示するように、第１の実施形態で説明した図２６乃至図２８の工程と同様に、異方性のエッチングにより多結晶シリコン層１４、金属層１５、及び絶縁膜１６をエッチングする。すなわち、周辺回路３においては、各層１４〜１６は第１方向に沿ったストライプ形状に加工され、且つ第２方向に沿って互いに分離される。またこの際、各層１４〜１６は領域Ａ４、Ａ５に残存されるが、領域Ａ６においては、ゲート間絶縁膜１３及び多結晶シリコン層１２と共に除去される。その結果、領域Ａ６ではゲート絶縁膜１３の表面が露出される。同時に、メモリセルアレイ２においても、各層１４〜１６のエッチングが行われ、メモリセルトランジスタＭＴの積層ゲートが形成される。
【００９８】
第１の実施形態で説明した通り、素子領域ＡＡの端部（すなわち拡散層５０及び多結晶シリコン層１２）から外側に０．０２μｍから０．５μｍ程度突出した形状とされる。本工程では、容量素子およびダミー素子の幅はメモリセルトランジスタＭＴより十分に大きいので、メモリセルアレイ２と同様の高精度および高解像度のリソグラフィとエッチングをする必要は必ずしもない。すなわち、メモリセルアレイ２のフォトリソグラフィとエッチングと別工程とすれば、より解像度の低い安価なリソグラフィで行うことが出来る。この場合、容量素子及びダミー素子の素子領域ＡＡ端部から０．０２μｍ〜０．５μｍまでの範囲で広げた幅は、素子領域ＡＡとの合わせ精度より大きければ、多結晶シリコン層１２、１４のゲート間絶縁膜１３を介した容量はほとんど変動しないため、安価なリソグラフィを用いても寄生容量の精度のよい容量素子が実現できる。
【００９９】
次に図４７乃至図４９を参照しつつ、第２の工程について説明する。図４７は容量素子の平面図であり、図４０と同様の領域を示している。図４８及び図４９は、図４７におけるＸ４−Ｘ４’線及びＹ３−Ｙ３’線に沿った断面図である。
【０１００】
図４７及び図４９に示すように、フォトリソグラフィ技術と異方性のエッチングにより、周辺回路３内における多結晶シリコン層１４、金属層１５、及び絶縁膜１６のエッチングを行う。本エッチングは、上記各層１４〜１６を第２方向に沿って除去するように行われる。その結果、各層１４〜１６は、領域Ａ４、Ａ５に分離される。各領域は領域５１によって電気的に分離される。領域５１の第１方向に沿った長さは、例えば５０ｎｍ以上１μｍ以下である。前述の通り、容量素子においては安価な解像度の低いリソグラフィ装置により、領域５１を形成することができる。またエッチングは、領域５１の位置が、開口部５３に近接するように行われる。これにより、領域Ａ５の第１方向に沿った長さを大きく出来、ゲート間絶縁膜１３をキャパシタ絶縁膜として用いた容量素子の、電極対向面積を確保出来る。
【０１０１】
本工程におけるエッチングは、多結晶シリコン層１４に対してシリコン酸化膜のエッチング速度が遅いエッチング条件が用いられる。その結果図４９に示すように、領域５１におけるゲート間絶縁膜１３が残存される。これにより、領域５１において多結晶シリコン層１２の一部もエッチングされることが防止出来る。更に第１の実施形態と同様に、図４８に示すように、領域５１における絶縁膜３２の表面もエッチングされ、素子分離領域ＳＴＩ内に凹部３８が形成される。
【０１０２】
次に、図５０乃至図５３を参照しつつ第３の工程について説明する。図５０は容量素子の平面図であり、図４０と同様の領域を示している。図５１乃至図５３は、図５０におけるＸ４−Ｘ４’線、Ｘ５−Ｘ５’線、及びＹ３−Ｙ３’線に沿った断面図である。本工程では、第１の実施形態で説明した図３２乃至図３５の工程と同様に、まず側壁絶縁膜１８を形成する。第１の実施形態と異なる点は、領域Ａ５とＡ６との境界部分において、多結晶シリコン層１２及びゲート間絶縁膜１３の側面が露出されているので、この露出した側面にも側壁絶縁膜１８が形成される点である。
【０１０３】
その後、第１の実施形態と同様のｐ型不純物の注入工程を行う。この際フォトレジスト４５は、領域Ａ４、Ａ５において第１方向に沿ったストライプ形状を有し、その幅は多結晶シリコン層１２の幅（第２方向に沿った長さ）よりも小さい。そしてフォトレジスト４５は、領域Ａ４、Ａ５において絶縁膜１６に完全に戴置されるように形成される。つまり図５０に示すように、領域Ａ４、Ａ５においては、第２方向に沿ってフォトレジスト４５の両側に、当該フォトレジスト４５が戴置される絶縁膜１６、１８の上面が露出する。更に領域５１においては、フォトレジスト４５は多結晶シリコン層１２上に形成され、フォトレジスト４５の両側に、当該フォトレジスト４５が戴置される多結晶シリコン層１２の上面が露出する。更に、領域Ａ４、Ａ５において側壁絶縁膜１８間の素子分離領域ＳＴＩの上面、及び領域５１において多結晶シリコン層１２間の素子分離領域ＳＴＩの上面及び凹部３８の底面も露出されている。また領域Ａ６では、全面がフォトレジスト４５によって被覆される。すなわち、領域Ａ６における拡散層５０はフォトレジスト４５によって被覆される。
【０１０４】
フォトリソグラフィ工程の後、同一の半導体基板１０上に形成されたｐ型ＭＩＳＦＥＴのソース及びドレイン拡散層を形成するために、ｐ型不純物のイオン注入が行われる。ｐ型注入不純物としては、ボロン、または、ＢＦ２が用いられ、注入エネルギーとしては、２ｋｅＶから４０ｋｅＶの間のエネルギーで、１０１４ｃｍ−２から１０１６ｃｍ−２の注入量が用いられる。このイオン注入により、領域５１の溝部、及び絶縁膜３２の凹部の底部を介して、半導体基板１０中にｐ型不純物注入層４７が形成される。また、領域５１内にもｐ型不純物注入層３５が形成される。その結果、多結晶シリコン層１２においては、ｐ型不純物注入層３５において電子濃度が下がる。その結果、絶縁膜３３、３２を介したリーク電流を減少させることが出来る。本工程の詳細、及び注入層３５、４７による効果は、第１の実施形態において説明した通りである。
【０１０５】
次に、図５４乃至図５７を参照しつつ第４の工程について説明する。図５４は容量素子の平面図であり、図４０と同様の領域を示している。図５５及び図５７は、図５４におけるＸ４−Ｘ４’線、Ｘ５−Ｘ５’線、及びＹ３−Ｙ３’線に沿った断面図である。本工程では、第１の実施形態で説明した図３６乃至図３９の工程と同様に、領域５１における多結晶シリコン層１２の中央部にｎ型不純物を注入する。
【０１０６】
フォトレジスト４５を除去した後、再度全面にフォトレジスト４６を塗布する。そして、フォトレジスト４６をフォトリソグラフィ工程により、図５４乃至図５７に示すようにパターニングする。すなわちフォトレジスト４６は、第１方向に沿ったストライプ形状の開口部を有し、且つその開口部内に、領域５１内の多結晶シリコン層１２表面、及び領域Ａ４、Ａ５内の絶縁膜１６表面が露出するようにパターニングされる。そしてこの際、隣接する容量素子間の絶縁膜３２上、及びｐ型不純物注入層３５の上面を、フォトレジスト４６が被覆するようにパターニングする。更に、領域Ａ６ではフォトレジスト４６は除去されて、素子分離領域ＳＴＩ表面と拡散層５２表面が露出される。従って、領域５１においては、多結晶シリコン層１２の中央部、すなわち図５０乃至図５３においてｐ型不純物が注入されなかった領域の上面が露出されることとなる。つまり、領域５１において、多結晶シリコン層１２の端部から第２方向に沿って５０ｎｍ以上離れた領域が露出される。なお本工程は、後述するｎ型ソースドレイン拡散層を形成するｎ型不純物を選択的にイオン注入するために行われるフォトレジスト塗布工程とフォトリソグラフィ工程と同じ工程を用いることにより、工程数の増大を防ぐことができる。
【０１０７】
上記フォトリソグラフィ工程の後、第１の実施形態で説明した図３６乃至図３９と同様に、ｎ型不純物のイオン注入が行われる。使用されるｎ型注入不純物は前述の通り、リンまたは砒素であり、注入エネルギーは５ｋｅＶから６０ｋｅＶの間のエネルギーであり、注入量は１０１４ｃｍ−２から１０１６ｃｍ−２程度である。
【０１０８】
本工程において、領域５１における多結晶シリコン層１２の縁部、すなわちｐ型不純物注入層３５にｎ型不純物が注入されることがない。従って、多結晶シリコン層１２において絶縁膜３２に沿った部分（すなわち注入層３５）の電子濃度を下げて導電性を下げることができ、絶縁膜３３、３２を通じたリーク電流を減少させることができる。また、領域５１において多結晶シリコン層１４が残存した場合でも同様の効果が得られる。なお、フォトレジスト４６の境界としては、領域５１において多結晶シリコン層１２の上面が露出され、望ましくは、多結晶シリコン層１２上面の縁部（端）から第２方向に沿って５０ｎｍ以上の部分が露出されるように形成する。また図５４では、ダミー素子については領域５１上でフォトレジスト４６を開口させない場合について示しているが、これは本領域が回路素子として用いることがないためであり、勿論容量素子部分と同様に開口してもよい。
【０１０９】
また、領域５１内のゲート間絶縁膜１３がエッチングにより剥離される場合、その下地の多結晶シリコン層１２もエッチングされ、そのエッチング深さもばらつく。このため、多結晶シリコン層１２にイオン注入される不純物の深さおよびドーズ量もばらつく。しかし本実施形態であると、領域５１における多結晶シリコン層１２に対してｎ型不純物が注入される。よって、注入される前よりも電子濃度を上昇させることができる。これにより、領域４４内における多結晶シリコン層１２の直列抵抗成分の絶対値を低減できる。このため、多結晶シリコン層１２を容量素子の電極として使用する場合に、当該電極部分の寄生抵抗値を減少させ、容量素子の精度を向上できる。これらにより、直列寄生抵抗の絶対値および変動幅が小さいために、回路のタイミング発生回路に用いる場合には、時定数が小さい回路を形成でき、より高速動作する回路を作成できる。
【０１１０】
更に、図５６に示すように領域５１では、素子分離領域ＳＴＩ内の絶縁膜３２の一部が深くエッチングされて、凹部３８が形成されている。すると、ｎ型不純物イオンを注入する際、凹部３８が深くなると、素子分離絶縁膜ＳＴＩ下の半導体基板１０まで注入されるおそれがある。しかし、本実施形態であると、凹部３８はフォトレジスト４６により埋め込まれる。従って、半導体基板１０内にｎ型不純物が注入される問題が生じない。従って、容量素子の容量の変動幅を小さくでき、回路のタイミング発生回路に用いる場合には、タイミング余裕を小さくしても動作マージンを確保できる。  
なお、図５４乃至図５７で説明したｎ型不純物の注入工程は、図５０乃至図５３のｐ型不純物の注入工程と順番を入れ替えて行っても良いし、連続した工程で無くても良い。また、図５４乃至図５７で説明したフォトレジストのパターニング工程は、図５０乃至図５３のフォトレジストのパターニング工程とそれぞれ独立に実施しても、ｎ型不純物が領域４７の位置に注入されない効果、および、ｐ型不純物が領域４７の位置に注入される効果が独立に得られるので、差し支えない。
【０１１１】
その後は、第１の実施形態と同様に層間絶縁膜、コンタクトプラグ、及び金属配線層等を形成して、図４０乃至図４３に示す容量素子が完成する。
【０１１２】
なお、この発明の実施形態は上記に限定されるものでは無い。例えば、素子分離用の絶縁膜や絶縁膜形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法を用いても良い。例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、ゲート間絶縁膜１３は、Ｔｉ０２やＨｆＯ、Ａｌ２０３、ＨｆＡｌＯ、ＨｆＳｉＯ、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、シリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜、或いはこれらのそれら積層膜を用いてもよい。
【０１１３】
また上記実施形態では、半導体基板１０としてｐ型シリコン基板を用いる例について説明した。しかし、ｐ型シリコン基板の代わりにｎ型シリコン基板やＳＯＩ基板を用いてもよいし、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、金属層１６は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、Ａ１、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、多結晶シリコン層１２、１４の代わりに、アモルファスシリコン、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。
【０１１４】
また、第２の実施形態で説明した容量素子においても、第１の実施形態における領域Ａ２内の多結晶シリコン層１４及び金属層１５を、領域Ａ４とＡ５との間に設けても良い。すなわち、領域Ａ４とＡ５との間に、ゲート間絶縁膜１３を介在して多結晶シリコン層１２上に、多結晶シリコン層１２及び金属層１５を設けても良い。この場合、新たに設けた多結晶シリコン層１４及び金属層１５は、領域５１によって領域Ａ４、Ａ５における多結晶シリコン層１４及び金属層１５と電気的に分離される。更に第２の実施形態においても第１の実施形態と同様、第２方向に沿って複数配列された容量素子は、金属配線層５８または５９によって、互いに電気的に接続されていても良い。
【０１１５】
すなわち、この発明の第１の実施形態に係る半導体装置は、半導体基板１０中に形成された第１素子分離領域（メモリセルアレイ２における素子分離領域ＳＴＩ、図２及び図４参照）と、  
前記第１素子分離領域によって互いに電気的に分離された第１半導体領域（メモリセルアレイ２内における素子領域ＡＡ、図２及び図４参照）と、  
前記第１半導体領域上に形成され、データ保持可能なメモリセル（メモリセルトランジスタＭＴ、図３参照）と、  
前記半導体基板１０中に形成された第２素子分離領域（周辺回路３における素子分離領域ＳＴＩ、図５乃至図８参照）と、  
前記第２素子分離領域によって互いに電気的に分離されたストライプ形状の第２半導体領域（周辺回路３における素子領域ＡＡ、図５参照）と、  
前記第２半導体領域上に形成された前記ストライプ形状の抵抗素子（周辺回路３における多結晶シリコン層１２、１４、金属層１５、及び領域４４、図５乃至図８参照）と、  
前記抵抗素子の一端及び他端にそれぞれ接続された第１、第２金属配線層（周辺回路３における金属配線層３９、３８、図５及び図８参照）と、  
前記第２素子分離領域直下の前記半導体基板内に形成された第３半導体領域（周辺回路３におけるｐ型不純物注入層４７、図５及び図７参照）とを具備する。  
そして図３に示すように、前記メモリセルは、前記第１半導体領域上に第１絶縁膜１１を介在して形成された第１導電型の浮遊ゲート電極１２と、前記浮遊ゲート電極１２上に第２絶縁膜１３を介在して形成された制御ゲート電極１４、１５とを備える。  
また図５乃至図８に示すように前記抵抗素子は、前記第２半導体領域上に第３絶縁膜６０を介在して形成された導電体層１２と、前記導電体層１２の前記ストライプ形状における長手方向の両端にそれぞれ電気的に接続され、且つ前記第１、第２金属配線層３９、３８にそれぞれ接続された第１電極（領域Ａ１における多結晶シリコン層１４及び金属層１５、図８参照）及び第２電極（領域Ａ３における多結晶シリコン層１４及び金属層１５、図８参照）と、前記第１、第２電極を電気的に分離する電極分離領域（領域４４、図５及び図８参照）とを備える。  
更に、前記導電体層（周辺回路３における多結晶シリコン層１２）は、前記第２素子分離領域に対して自己整合的に形成され、  
前記浮遊ゲート電極１２と前記導電体層１２とは同一の材料を用いて形成され、  
前記制御ゲート電極１４、１５と前記第１、第２電極（周辺回路３における多結晶シリコン層１４及び金属層１５）とは同一の材料を用いて形成され、  
前記電極分離領域４４に隣接する前記第２素子分離領域は、表面に凹部３８（図５及び図７参照）を有し、  
前記第３半導体領域４７は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部３８直下に設けられている（図７参照）。
【０１１６】
更に、この発明の第２の実施形態に係る半導体装置は、半導体基板１０中に形成された第１素子分離領域（メモリセルアレイ２における素子分離領域ＳＴＩ、図２及び図４参照）と、  
前記第１素子分離領域によって互いに電気的に分離された第１半導体領域（メモリセルアレイ２内における素子領域ＡＡ、図２及び図４参照）と、  
前記第１半導体領域上に形成され、データ保持可能なメモリセル（メモリセルトランジスタＭＴ、図３参照）と、  
前記半導体基板中に形成された第２素子分離領域（周辺回路３における素子分離領域ＳＴＩ、図４０乃至図４３参照）と、  
前記第２素子分離領域によって互いに電気的に分離された第２半導体領域（周辺回路３における素子領域ＡＡ、図４０乃至図４３参照）と、  
前記第２半導体領域上に形成された容量素子（周辺回路３における多結晶シリコン層１２、１４、ゲート間絶縁膜１３、金属層１５、及び領域５１、図４０乃至図４３参照）と、  
前記容量素子の一方電極及び他方電極にそれぞれ接続された第１、第２金属配線層（周辺回路３における金属配線層５９、５８、図４０及び図４３参照）と、  
前記第２素子分離領域直下の前記半導体基板内に形成された第３半導体領域（周辺回路３におけるｐ型不純物注入層４７、図４０及び図４２参照）とを具備する。  
そして図３に示すように、前記メモリセルは、前記第１半導体領域上に第１絶縁膜１１を介在して形成された第１導電型の浮遊ゲート電極１２と、前記浮遊ゲート電極１２上に第２絶縁膜１３を介在して形成された制御ゲート電極１４、１５とを備える。  
また図４０乃至図４３に示すように前記容量素子は、前記第２半導体領域上に第３絶縁膜６０を介在して形成された導電体層１２と、前記導電体層１２上に形成された第４絶縁膜１３と、前記第４絶縁膜１３上に形成され且つ前記第１金属配線層５９に接続された第１電極（領域Ａ５における多結晶シリコン層１４及び金属層１５）と、前記導電体層１２に電気的に接続されるように形成され且つ前記第２金属配線層５８に接続された第２電極（領域Ａ４における多結晶シリコン層１４及び金属層１５）と、前記第１、第２電極を電気的に分離する電極分離領域（領域５１、図４０及び図４３参照）とを備える。  
更に、前記導電体層（周辺回路３における多結晶シリコン層１２）は、前記第２素子分離領域に対して自己整合的に形成され、  
前記浮遊ゲート電極１２と前記導電体層１２とは同一の材料を用いて形成され、  
前記制御ゲート電極１４、１５と前記第１、第２電極（周辺回路３における多結晶シリコン層１４及び金属層１５）とは同一の材料を用いて形成され、  
前記電極分離領域５１に隣接する前記第２素子分離領域は、表面に凹部３８（図４０及び図４２参照）を有し、  
前記第３半導体領域４７は、前記第１導電型と逆導電型の第２導電型を有し、前記第２素子分離領域の前記凹部３８直下に設けられている（図４２参照）。
【０１１７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１１８】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの平面図。
【図３】図２におけるＹ１−Ｙ１’線に沿った断面図。
【図４】図２におけるＸ１−Ｘ１’線に沿った断面図。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の平面図。
【図６】図５におけるＸ２−Ｘ２’線に沿った断面図。
【図７】図５におけるＸ３−Ｘ３’線に沿った断面図。
【図８】図５におけるＹ２−Ｙ２’線に沿った断面図。
【図９】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第１製造工程の平面図。
【図１０】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第１製造工程におけるメモリセルアレイの断面図。
【図１１】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第１製造工程における断面図であり、図９におけるＸ２−Ｘ２’線に沿った断面図。
【図１２】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第１製造工程における断面図であり、図９におけるＹ２−Ｙ２’線に沿った断面図。
【図１３】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第２製造工程におけるメモリセルアレイの断面図。
【図１４】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第２製造工程における断面図であり、図９におけるＸ２−Ｘ２’線に対応する断面図。
【図１５】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第２製造工程における断面図であり、図９におけるＹ２−Ｙ２’線に対応する断面図。
【図１６】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第３製造工程におけるメモリセルアレイの断面図。
【図１７】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第３製造工程における断面図であり、図９におけるＸ２−Ｘ２’線に対応する断面図。
【図１８】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第３製造工程における断面図であり、図９におけるＹ２−Ｙ２’線に対応する断面図。
【図１９】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第４製造工程の平面図。
【図２０】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第４製造工程におけるメモリセルアレイの断面図。
【図２１】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第４製造工程における断面図であり、図１９におけるＸ２−Ｘ２’線に沿った断面図。
【図２２】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第４製造工程における断面図であり、図１９におけるＹ２−Ｙ２’線に沿った断面図。
【図２３】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第５製造工程におけるメモリセルアレイの断面図。
【図２４】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第５製造工程における断面図であり、図１９におけるＸ２−Ｘ２’線に対応する断面図。
【図２５】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第５製造工程における断面図であり、図１９におけるＹ２−Ｙ２’線に対応する断面図。
【図２６】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第６製造工程の平面図。
【図２７】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第６製造工程における断面図であり、図２６におけるＸ２−Ｘ２’線に沿った断面図。
【図２８】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第６製造工程における断面図であり、図２６におけるＹ２−Ｙ２’線に沿った断面図。
【図２９】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第７製造工程の平面図。
【図３０】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第７製造工程における断面図であり、図２９におけるＸ３−Ｘ３’線に沿った断面図。
【図３１】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第７製造工程における断面図であり、図２９におけるＹ２−Ｙ２’線に沿った断面図。
【図３２】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第８製造工程の平面図。
【図３３】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第８製造工程における断面図であり、図３２におけるＸ２−Ｘ２’線に沿った断面図。
【図３４】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第８製造工程における断面図であり、図３２におけるＸ３−Ｘ３’線に沿った断面図。
【図３５】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第８製造工程における断面図であり、図３２におけるＹ２−Ｙ２’線に沿った断面図。
【図３６】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第９製造工程の平面図。
【図３７】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第９製造工程における断面図であり、図３６におけるＸ２−Ｘ２’線に沿った断面図。
【図３８】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第９製造工程における断面図であり、図３６におけるＸ３−Ｘ３’線に沿った断面図。
【図３９】この発明の第１の実施形態に係るフラッシュメモリの備える抵抗素子の第９製造工程における断面図であり、図３６におけるＹ２−Ｙ２’線に沿った断面図。
【図４０】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の平面図。
【図４１】図４０におけるＸ４−Ｘ４’線に沿った断面図。
【図４２】図４０におけるＸ５−Ｘ５’線に沿った断面図。
【図４３】図４０におけるＹ３−Ｙ３’線に沿った断面図。
【図４４】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第１製造工程の平面図。
【図４５】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第１製造工程における断面図であり、図４４におけるＸ４−Ｘ４’線に沿った断面図。
【図４６】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第１製造工程における断面図であり、図４４におけるＹ３−Ｙ３’線に沿った断面図。
【図４７】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第２製造工程の平面図。
【図４８】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第２製造工程における断面図であり、図４７におけるＸ５−Ｘ５’線に沿った断面図。
【図４９】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第２製造工程における断面図であり、図４７におけるＹ３−Ｙ３’線に沿った断面図。
【図５０】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第３製造工程の平面図。
【図５１】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第３製造工程における断面図であり、図５０におけるＸ４−Ｘ４’線に沿った断面図。
【図５２】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第３製造工程における断面図であり、図５０におけるＸ５−Ｘ５’線に沿った断面図。
【図５３】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第３製造工程における断面図であり、図５０におけるＹ３−Ｙ３’線に沿った断面図。
【図５４】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第４製造工程の平面図。
【図５５】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第４製造工程における断面図であり、図５４におけるＸ４−Ｘ４’線に沿った断面図。
【図５６】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第４製造工程における断面図であり、図５５におけるＸ５−Ｘ５’線に沿った断面図。
【図５７】この発明の第２の実施形態に係るフラッシュメモリの備える容量素子の第４製造工程における断面図であり、図５５におけるＹ３−Ｙ３’線に沿った断面図。
【符号の説明】
【０１１９】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…周辺回路、１０…半導体基板、１１、６０…ゲート絶縁膜、１２、１４…多結晶シリコン層、１３…ゲート間絶縁膜、１５…金属層、１６、１８、１９、２２、３１〜３３、４０…絶縁膜、１７、５２…ｎ＋型不純物拡散層、２０、２１、２３、３８、３９、５８、５９…金属配線層、３０…溝、３４、４４、５１…領域、３５、４７…ｐ型不純物注入層、３６、３７、５５〜５７…コンタクトプラグ、４１、４２、４５、４６…フォトレジスト、４３、５３…開口部、５０…ｎ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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