【手続補正書】
【提出日】平成24年12月3日(2012.12.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１９１
【補正方法】変更
【補正の内容】
【０１９１】
説明されている実施形態のいくつかの適応形態および修正形態が形成されうる。したがって、上述の実施形態は、例示的であり、制限するものではないと考えられる。
（１）
不揮発性記憶装置デバイスに入力データを転送するための半導体デバイスであって、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、前記マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える半導体デバイス。
（２）
前記半導体デバイスへの電力が確定されるか、または再確定されたときに信号を発行し、前記信号の発行の結果前記トリガーが発生するように構成された電力監視回路をさらに備える請求項1に記載の半導体デバイス。
（３）
前記出力インターフェイスは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出されるPAGE PROGRAMコマンドの一部として放出するようにさらに構成される請求項1に記載の半導体デバイス。
（４）
前記不揮発性メモリデバイスに向けてPAGE PROGRAMコマンドを放出するステップは、初期コマンドサイクル、少なくとも1つのアドレスサイクル、少なくとも1つのデータサイクル、および確認コマンドサイクルを発行するステップを含む請求項3に記載の半導体デバイス。
（５）
前記出力インターフェイスは、前記確認コマンドサイクルの発行後に信号を発行し、前記信号の発行の結果前記トリガーが発生するようにさらに構成される請求項4に記載の半導体デバイス。
（６）
前記仮想ページバッファの特定のデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および読出し信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素の内容が読み出され、前記マスク論理回路に供給される請求項1に記載の半導体デバイス。
（７）
前記マスクバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が読み出され、前記マスク論理回路に供給される請求項6に記載の半導体デバイス。
（８）
セレクタをさらに備え、前記マスクバッファは、前記読出し信号および前記アドレス信号の一部を受信したことに応答し、これにより前記マスクバッファの特定のデータ要素が読み出され、前記セレクタの入力に供給される請求項6に記載の半導体デバイス。
（９）
前記セレクタは、1つの出力を有し、その入力における前記信号の一部がその出力へ向かうことを許すように構成され、前記一部は前記セレクタの前記出力における前記信号が前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態を示すように前記アドレス信号の残り部分によって指定される請求項8に記載の半導体デバイス。
（１０）
前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および書込み信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記入力データが前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素に書き込まれる請求項1に記載の半導体デバイス。
（１１）
前記マスクバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が前記第2の論理状態に設定される請求項10に記載の半導体デバイス。
（１２）
前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの個別のデータ要素は、アドレス線の集合によって伝送される各アドレスによって識別可能である請求項1に記載の半導体デバイス。
（１３）
前記仮想ページバッファの前記データ要素は、プレーンの集合として配列され、前記マスクバッファの前記データ要素は、プレーンの対応する集合として配列され、前記アドレス線で前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの特定の1つのデータ要素を識別するときに、前記複数のアドレス線のうちの少なくとも1つのアドレス線で、前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの前記特定の1つのデータ要素が属しているプレーンを識別する請求項12に記載の半導体デバイス。
（１４）
前記仮想ページバッファおよび前記マスクバッファは、共通の集積メモリ構造の各部分を占有する請求項1に記載の半導体デバイス。
（１５）
前記共通の集積メモリ構造は、スタティックランダムアクセスメモリ(SRAM)を備える請求項14に記載の半導体デバイス。
（１６）
前記入力データをメモリコントローラから受け取る請求項1に記載の半導体デバイス。
（１７）
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項1に記載の半導体デバイス。
（１８）
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項1に記載の半導体デバイス。
（１９）
前記第1のビットの個数は、前記第2のビットの個数より大きい請求項18に記載の半導体デバイス。
（２０）
前記仮想ページバッファの前記データ要素のそれぞれから読み出されたデータが、複数のビットによって表され、前記マスク論理回路は、前記組合せのステップを実行するための合成器を備え、前記合成器は、2入力論理ORモジュールの1つのバンクを備え、前記2入力論理ORモジュールのそれぞれは、(i)前記マスクバッファの前記データ要素のうちの前記対応するデータ要素の前記論理状態と(ii)前記ビットのうちの各1つのビットとを供給される請求項1に記載の半導体デバイス。
（２１）
半導体デバイスと、
少なくとも1つの不揮発性メモリデバイスとを備えるメモリシステムであって、
前記半導体デバイスは、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、当該マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記少なくとも1つの不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える
メモリシステム。
（２２）
前記不揮発性メモリデバイスは、
複数のデータ要素を含むページバッファであって、当該ページバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ページバッファと、
前記半導体デバイスから受け取った前記マスクされた出力データが前記ページバッファの前記データ要素に順次書き込まれるようにするための制御論理回路とを備える請求項21に記載のメモリシステム。
（２３）
前記不揮発性メモリデバイスは、データ要素の複数のページに配列されたメモリコアをさらに備える請求項22に記載のメモリシステム。
（２４）
前記入力データをメモリコントローラから受け取り、前記入力データには、前記メモリコアの前記指定されたページ内のデータ要素のグループを指定するアドレス情報が随伴し、データ要素の前記グループは、書き込みされないデータ要素の少なくとも1つのグループ内ギャップを残す請求項21に記載のメモリシステム。
（２５）
前記第1の論理状態は、プログラム抑制状態である請求項21に記載のメモリシステム。
（２６）
前記第1の論理状態は、論理1状態であり、前記第2の論理状態は、論理0状態である請求項21に記載のメモリシステム。
（２７）
不揮発性記憶装置デバイスに入力データを転送するための方法であって、
複数のデータ要素を入れた仮想ページバッファを保持するステップと、
複数のデータ要素を入れたマスクバッファを保持するステップであって、前記マスクバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ステップと、
トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定するステップと、
前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素にデータを書き込み、前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素を前記第1の論理状態と異なる第2の論理状態に設定するステップと、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するステップと、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するステップとを含む方法。
（２８）
半導体デバイスによって実施される請求項27に記載の方法であって、前記半導体デバイスへの電力が確定されるか、または再確定されたときに前記トリガーを発生するステップをさらに含む方法。
（２９）
前記トリガーを発生する前記ステップは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出する前記ステップへの応答として実行される請求項27に記載の方法。
（３０）
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項27に記載の方法。
（３１）
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項27に記載の方法。
（３２）
前記第1のビットの個数は、前記第2のビットの個数より大きい請求項31に記載の方法。
（３３）
処理されたときに、半導体デバイスを形成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記半導体デバイスは、
複数のデータ要素を入れた仮想ページバッファを保持するステップと、
複数のデータ要素を入れたマスクバッファを保持するステップであって、前記マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対する、ステップと、
トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定するステップと、
前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素にデータを書き込み、前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に対応する前記マスクバッファの前記複数のデータ要素を前記第1の論理状態と異なる第2の論理状態に設定するステップと、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するステップと、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するステップとを行うように構成されたコンピュータ可読記憶媒体。
（３４）
セルの各行にそれぞれ接続されている複数のワード線、および
セルの各列にそれぞれ接続されている複数のビット線
を備えるメモリアレイと、
前記複数のワード線のうちのワード線のグループを選択するための少なくとも1つの行デコーダと、
前記複数のビット線を個々に駆動し、ワード線の前記グループに接続されている前記セルを所定の論理状態に設定するための複数のドライバ回路と
を備える半導体メモリ回路。
（３５）
ワード線の前記グループを選択するステップは、プリセット制御信号がアサートされたときに実行される請求項34に記載の半導体メモリ回路。
（３６）
前記プリセット制御信号がアサートされない場合、前記少なくとも1つの行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項35に記載の半導体メモリ回路。
（３７）
アドレス信号の一部として前記行信号を供給するように構成されたコントローラをさらに備える請求項36に記載の半導体メモリ回路。
（３８）
前記プリセット制御信号をアサートするように構成されたコントローラをさらに備える請求項35に記載の半導体メモリ回路。
（３９）
前記コントローラは、前記プリセット制御信号をアサートした後に前記ドライバ回路をアクティブ化するようにさらに構成される請求項38に記載の半導体メモリ回路。
（４０）
前記ドライバ回路は、同時にアクティブ化される請求項39に記載の半導体メモリ回路。
（４１）
前記ドライバ回路は、順次アクティブ化される請求項39に記載の半導体メモリ回路。
（４２）
ワード線の前記グループは、ワード線の第1のグループであり、前記少なくとも1つの行デコーダは、前記複数のワード線のうちのワード線の第2のグループを選択するようにさらに構成される請求項34に記載の半導体メモリ回路。
（４３）
ワード線の前記第1および第2のグループは、相互排他的である請求項42に記載の半導体メモリ回路。
（４４）
ワード線の前記第1のグループを選択するステップは、第1のプリセット制御信号がアサートされたときに実行され、ワード線の前記第2のグループを選択するステップは、第2のプリセット制御信号がアサートされたときに実行される請求項42に記載の半導体メモリ回路。
（４５）
前記少なくとも1つの行デコーダは、単一の行デコーダを含み、前記第1のプリセット制御信号および前記第2のプリセット制御信号が両方ともアサートされていない場合に、前記単一の行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項44に記載の半導体メモリ回路。
（４６）
前記少なくとも1つの行デコーダは、第1の行デコーダおよび第2の行デコーダを含み、前記第1のプリセット制御信号および前記第2のプリセット制御信号が両方ともアサートされていない場合に、前記第1の行デコーダは、第1の行信号によって識別されたワード線の前記第1のグループ内の前記ワード線のうちの個別の1つのワード線を選択するように構成され、前記第2の行デコーダは、第2の行信号によって識別されたワード線の前記第2のグループ内の前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項44に記載の半導体メモリ回路。
（４７）
前記第1のプリセット制御信号および前記第2の制御信号をアサートするように構成されたコントローラをさらに備える請求項44に記載の半導体メモリ回路。
（４８）
前記コントローラは、前記第1のプリセット制御信号および前記第2の制御信号を同時にアサートするようにさらに構成される請求項47に記載の半導体メモリ回路。
（４９）
前記コントローラは、前記第1のプリセット制御信号および前記第2の制御信号を順次アサートするようにさらに構成される請求項47に記載の半導体メモリ回路。
（５０）
前記少なくとも1つの行デコーダは、プリセット制御信号のアサートへの応答としてワード線の前記第1のグループの選択およびワード線の前記第2のグループの選択を制御するための回路を備える請求項42に記載の半導体メモリ回路。
（５１）
前記プリセット制御信号がアサートされない場合、前記少なくとも1つの行デコーダは、行信号によって識別された前記ワード線のうちの個別の1つのワード線を選択するように構成される請求項50に記載の半導体メモリ回路。
（５２）
複数のワード線ドライバ回路をさらに備え、それぞれの書込み線ドライバ回路は、選択されたときに前記ワード線のうちの各1つのワード線を駆動する請求項34に記載の半導体メモリ回路。
（５３）
ワード線の前記グループ内の前記ワード線は、隣接している請求項34に記載の半導体メモリ回路。
（５４）
ワード線の前記グループは、前記メモリアレイの前記行のすべてを含む請求項34に記載の半導体メモリ回路。
（５５）
ワード線の前記グループは、前記メモリアレイの前記行のすべてではなく一部を含む請求項34に記載の半導体メモリ回路。
（５６）
セルの各行にそれぞれ接続されている複数のワード線を備えるメモリアレイの少なくとも一部をプリセットするための方法であって、
前記複数のワード線のうちのワード線のグループを選択するステップと、
ワード線の前記グループに接続されているメモリセルを所定の論理状態に同時に設定するステップとを含む方法。
（５７）
ワード線の前記グループに接続されているメモリセルを所定の論理状態に設定する前記ステップは、ワード線の前記グループに接続されている前記メモリセルのすべてを前記所定の論理状態に同時に設定するステップを含む請求項56に記載の方法。
（５８）
ワード線の前記グループに接続されているメモリセルを所定の論理状態に設定する前記ステップは、ワード線の前記グループ内のそれぞれのワード線に接続されている少なくとも1つの第1のメモリセルを前記所定の論理状態に同時に設定し、それに続いてワード線の前記グループ内のそれぞれのワード線に接続されている少なくとも1つの第2のメモリセルを前記所定の論理状態に同時に設定するステップを含む請求項56に記載の方法。
（５９）
ワード線の前記グループは、ワード線の第1のグループを含む請求項56に記載の方法であって、
前記複数のワード線のうちのワード線の第2のグループを選択するステップと、
ワード線の前記第2のグループに接続されているメモリセルを所定の論理状態に同時に設定するステップとをさらに含む方法。
（６０）
セルの複数の行内のセルの各行にそれぞれ接続されている複数のワード線を備えるメモリアレイとともに使用するための回路であって、
前記行のうちの単一の行(これ以降、個別に選択された行)の選択を示す行信号を受信するための第1の入力と、
行のグループ(これ以降、まとめて選択された行)の選択を示すプリセット制御信号を受信するための第2の入力と、
前記行信号と前記プリセット制御信号とを組み合わせて、前記行のそれぞれについて、各ワード線選択信号を発生するための回路であって、前記行のそれぞれに対する前記ワード線選択信号は、それが(i)前記個別に選択された行および(ii)前記まとめて選択された行のうちの1つの行のうちの少なくとも一方の行である場合にその行の選択を示し、それが前記個別に選択された行でなく、かつ前記まとめて選択された行のうちの1つの行でない場合にその行の非選択を示す、回路と、
前記行のそれぞれに対する前記ワード線選択信号をワード線ドライバを介して前記メモリアレイに放出するための出力とを備える回路。
（６１）
複数のメインセルを備えるメインメモリユニットと、
行と列とに配列された複数の補助セルを備える補助メモリユニットであって、前記補助セルのそれぞれが前記メインセルの各集合に対応する、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続されている複数のビット線と、
第1のオペレーションモードでは前記複数のワード線のうちから個別のワード線を選択し、第2のオペレーションモードでは前記複数のワード線のうちのワード線のグループを選択するための行デコーダ回路と、
前記ビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記行デコーダが前記第2のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記行デコーダが前記第1のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。
（６２）
前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項61に記載の半導体デバイス。
（６３）
前記SRAMセルは、シングルポートSRAMセルである請求項62に記載の半導体デバイス。
（６４）
前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項61に記載の半導体デバイス。
（６５）
前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項61に記載の半導体デバイス。
（６６）
前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項65に記載の半導体デバイス。
（６７）
前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項66に記載の半導体デバイス。
（６８）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記行デコーダ回路を前記第2のオペレーションモードにするように構成される請求項61に記載の半導体デバイス。
（６９）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項68に記載の半導体デバイス。
（７０）
前記行デコーダ回路を前記第2のオペレーションモードにするために、前記制御論理回路は、ワード線の前記グループを選択するように前記行デコーダ回路に命令するように構成される請求項68に記載の半導体デバイス。
（７１）
ワード線の前記グループは、ワード線のすべてを含む請求項70に記載の半導体デバイス。
（７２）
ワード線の前記グループは、複数のワード線の組み合わせのうちから選択可能であり、それぞれのワード線の組み合わせはワード線のすべてではなく一部を含む請求項71に記載の半導体デバイス。
（７３）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項61に記載の半導体デバイス。
（７４）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項73に記載の半導体デバイス。
（７５）
前記制御論理回路は、前記入力データの書込みの完了後に、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項73に記載の半導体デバイス。
（７６）
前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれた少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項75に記載の半導体デバイス。
（７７）
前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項61に記載の半導体デバイス。
（７８）
前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項61に記載の半導体デバイス。
（７９）
前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項61に記載の半導体デバイス。
（８０）
前記補助セルのそれぞれは、前記メインセルのうちのちょうど1つのメインセルからなる各集合に対応する請求項61に記載の半導体デバイス。
（８１）
前記補助セルのそれぞれは、前記メインセルのうちの少なくとも2つのメインセルからなる各集合に対応する請求項61に記載の半導体デバイス。
（８２）
前記ビット線は、第1のビット線であり、前記補助セルの与えられた行に接続されている前記ワード線のそれぞれは、前記補助セルの前記与えられた行内の前記補助セルに対応するメインセルの前記1つまたは複数の集合を含む前記メインセルの各行にさらに接続され、前記メインセルは、行と列とに配列されている、請求項61に記載の半導体デバイスであって、
前記メインセルの各列にそれぞれ接続されている複数の第2のビット線をさらに備え、
前記ビット線制御回路はさらに、前記第2のビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするための回路であり、
前記制御論理回路は、前記行デコーダ回路が前記第1のオペレーションモードに入っている間に前記ビット線制御回路を制御することによって前記メインセルのうちの前記選択された複数のメインセルに前記入力データが書き込まれるようにする、半導体デバイス。
（８３）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項82に記載の半導体デバイス。
（８４）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項83に記載の半導体デバイス。
（８５）
前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれる少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項83に記載の半導体デバイス。
（８６）
前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が開始アドレスを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項84に記載の半導体デバイス。
（８７）
前記ワード線は、第1のワード線であり、前記ビット線は、第1のビット線であり、前記ビット線制御回路は、第1のビット線制御回路であり、前記行デコーダ回路は、第1の行デコーダ回路であり、前記メインセルは、行と列とに配列されている、請求項61に記載の半導体デバイスであって、
前記メインセルの各行にそれぞれ接続されている、前記第1のワード線と異なる複数の第2のワード線と、
前記複数の第2のワード線のうちから個別の第2のワード線を選択するための第2の行デコーダ回路と、
前記メインセルの各列にそれぞれ接続されている複数の第2のビット線と、
前記第2のビット線を駆動して、選択されている第2のワード線に接続されているメインセルの書込みをイネーブルするための第2のビット線制御回路とをさらに備え、
前記制御論理回路は、前記第2のビット線制御回路および前記第2の行デコーダ回路を制御することによって前記メインセルのうちの前記選択された複数のメインセルに前記入力データが書き込まれるようにする、半導体デバイス。
（８８）
前記制御論理回路は、接続先行が書き込まれる少なくとも1つのメインセルを含む個別の第2のワード線を選択するように前記第2の行デコーダ回路に命令するように構成される請求項87に記載の半導体デバイス。
（８９）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記第2の行デコーダに命令するように構成される請求項88に記載の半導体デバイス。
（９０）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項89に記載の半導体デバイス。
（９１）
半導体デバイスによる実行のための方法であって、
補助メモリユニットの一部を形成する、行と列とに配列されている補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のメインセルのうちの選択されたセルに書き込むステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。
（９２）
コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
補助メモリユニットの一部を形成する、行と列とに配列されている補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のメインセルのうちの選択されたセルに書き込まれるようにするステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。
（９３）
複数のメインセルを備えるメインメモリユニットと、
複数のサブユニットを備える補助メモリユニットであって、それぞれのサブユニットは、行と列とに配列された複数の補助セルを備え、前記補助セルのそれぞれは前記メインセルの各集合に対応する、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線と、
第1のオペレーションモードでは前記複数のサブユニットのうちの特定のサブユニットの前記複数のワード線のうちから個別のワード線を選択し、第2のオペレーションモードでは前記サブユニットのうちの少なくとも2つのサブユニットのそれぞれからの少なくとも1つのワード線を含むワード線のグループを選択するための行デコーダ回路と、
前記ビット線を駆動して、選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記行デコーダが前記第2のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のサブユニットのうちのそれぞれのサブユニット内の前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記行デコーダが前記第1のオペレーションモードで動作しているときに前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。
（９４）
前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項93に記載の半導体デバイス。
（９５）
前記SRAMセルは、シングルポートSRAMセルである請求項94に記載の半導体デバイス。
（９６）
前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項93に記載の半導体デバイス。
（９７）
前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項93に記載の半導体デバイス。
（９８）
前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項97に記載の半導体デバイス。
（９９）
前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項98に記載の半導体デバイス。
（１００）
前記行デコーダ回路は、複数の行デコーダを備え、それぞれの行デコーダは前記複数のサブユニットのうちの1つのサブユニットにそれぞれ対応する請求項93に記載の半導体デバイス。
（１０１）
前記行デコーダ回路のそれぞれは、前記制御論理回路によって識別された少なくとも1つのワード線を個別に選択する請求項100に記載の半導体デバイス。
（１０２）
前記制御論理回路は、前記行デコーダのそれぞれによって選択される少なくとも1つのワード線を識別し、これにより前記行デコーダ回路が前記第2のオペレーションモードで前記複数のサブユニットのうちの少なくとも2つのサブユニットのそれぞれからの少なくとも1つのワード線を含むワード線のグループを選択することができるように構成される請求項101に記載の半導体デバイス。
（１０３）
ワード線の前記グループは、前記複数のサブユニットのそれぞれからの少なくとも1つのワード線を含む請求項102に記載の半導体デバイス。
（１０４）
ワード線の前記グループは、前記複数のサブユニットのすべてからのワード線のすべてを含む請求項102に記載の半導体デバイス。
（１０５）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項93に記載の半導体デバイス。
（１０６）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項105に記載の半導体デバイス。
（１０７）
前記制御論理回路は、前記入力データの書込みの完了後に、前記行デコーダ回路を前記第1のオペレーションモードにするように構成される請求項105に記載の半導体デバイス。
（１０８）
前記行デコーダ回路を前記第1のオペレーションモードにするために、前記制御論理回路は、接続先行が書き込まれた少なくとも1つのメインセルを含む個別のワード線を選択するように前記行デコーダ回路に命令するように構成される請求項107に記載の半導体デバイス。
（１０９）
前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項93に記載の半導体デバイス。
（１１０）
前記行デコーダ回路が前記第2のオペレーションモードで動作している間に前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項93に記載の半導体デバイス。
（１１１）
前記補助セルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項93に記載の半導体デバイス。
（１１２）
前記補助セルのそれぞれは、前記メインセルのうちのちょうど1つのメインセルからなる各集合に対応する請求項93に記載の半導体デバイス。
（１１３）
前記補助セルのそれぞれは、前記メインセルのうちの少なくとも2つのメインセルからなる各集合に対応する請求項93に記載の半導体デバイス。
（１１４）
半導体デバイスによる実行のための方法であって、
少なくとも2つのサブユニットのうちのそれぞれのサブユニットからの少なくとも1つの行を含む、行と列とに配列されている前記複数のサブユニットのうちのそれぞれのサブユニット内の補助セルの行のグループを選択するステップと、
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のメインセルのうちの選択されたセルに書き込むステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
前記複数のサブユニットのうちの特定の1つのサブユニットの特定の行を選択するステップであって、前記特定の行は、少なくとも1つの補助セルを含み、前記メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。
（１１５）
コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
少なくとも2つのサブユニットのうちのそれぞれのサブユニットからの少なくとも1つの行を含む、行と列とに配列されている前記複数のサブユニットのうちのそれぞれのサブユニット内の補助セルの行のグループを選択するステップと
前記補助セルの各列にそれぞれ接続され、前記複数のサブユニットにまたがる複数のビット線を駆動して、前記補助セルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のメインセルのうちの選択されたセルに書き込まれるようにするステップであって、前記補助セルのそれぞれは前記メインセルの各集合に対応する、ステップと、
前記複数のサブユニットのうちの特定の1つのサブユニットの特定の行を選択するステップであって、前記特定の行は、少なくとも1つの補助セルを含み、前記メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。
（１１６）
N1個の行とM1個の列からなるアレイに配列された複数のメインセルを備えるメインメモリユニットと、
N2個の行とM2個の列とに配列された複数の補助セルを備える補助メモリユニットであって、前記補助セルのそれぞれがZ個のメインセルの各集合に対応し、N2はN1より小さく、M2はM1/Zより大きい、補助メモリユニットと、
前記補助セルの各行にそれぞれ接続されている複数のワード線と、
前記補助セルの各列にそれぞれ接続されている複数のビット線と、
前記複数のワード線のうちから個別の1つのワード線を選択するための行デコーダ回路と、
前記複数のビット線を駆動して、前記選択されているワード線に接続されている補助セルの書込みをイネーブルするためのビット線制御回路と、
(i)前記ビット線制御回路を制御して、前記補助セルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記メインセルのうちの選択されたメインセルに書き込まれるようにし、(iii)前記ビット線制御回路を制御して、前記複数のメインセルのうちの前記選択されたメインセルに対応する補助セルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。
（１１７）
前記メインセルおよび前記補助セルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項116に記載の半導体デバイス。
（１１８）
前記SRAMセルは、シングルポートSRAMセルである請求項117に記載の半導体デバイス。
（１１９）
前記複数のビット線は、前記補助セルの列毎に、それに接続されているビット線の各対を備える請求項116に記載の半導体デバイス。
（１２０）
前記第1の論理状態は、第1のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項116に記載の半導体デバイス。
（１２１）
前記第2の論理状態は、第2のステータスを有する前記メインメモリユニット内のデータを示す論理状態である請求項120に記載の半導体デバイス。
（１２２）
前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項121に記載の半導体デバイス。
（１２３）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記補助セルのそれぞれを前記第1の論理状態に設定するように構成される請求項116に記載の半導体デバイス。
（１２４）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項123に記載の半導体デバイス。
（１２５）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記メインセルのうちの前記選択されたメインセルに書き込まれるように構成される請求項116に記載の半導体デバイス。
（１２６）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記メインセルのうちの前記選択されたメインセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項125に記載の半導体デバイス。
（１２７）
前記補助セルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記補助セルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されているワード線に接続されているそれぞれの補助セルを前記第1の論理状態に設定するステップと、(iii)前記補助セルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項116に記載の半導体デバイス。
（１２８）
前記補助セルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記補助セルの複数の前記列を選択するステップと、(ii)選択されているワード線に接続されている前記選択された列内にある補助セルを前記第1の論理状態に同時に設定するステップと、(iii)前記補助セルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項116に記載の半導体デバイス。
（１２９）
前記補助セルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されているワード線に接続されているすべての補助セルを前記第1の論理状態に同時に設定するステップを含む請求項116に記載の半導体デバイス。
（１３０）
Zは、1に等しい請求項116に記載の半導体デバイス。
（１３１）
Zは、1より大きい請求項116に記載の半導体デバイス。
（１３２）
N1は、N2の少なくとも2倍大きい請求項116に記載の半導体デバイス。
（１３３）
M1は、少なくともM1/4と同じ大きさである請求項116に記載の半導体デバイス。
（１３４）
半導体デバイスによる実行のための方法であって、
メインメモリユニットの一部を形成する複数のメインセルのうちの選択されたメインセルに入力データを書き込むステップであって、前記メインメモリユニットの前記メインセルはN1個の行とM1個の列とに配列される、ステップと、
前記書込みに先立って、補助メモリユニットの一部を形成する補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記複数の補助セルのうちのそれぞれの補助セルを第1の状態に設定するステップであって、前記補助セルのそれぞれはZ個のメインセルの各集合に対応し、前記補助メモリユニットの前記補助セルはN2個の行とM2個の列に配列され、N2はN1より小さく、M2はM1/Zより大きい、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。
（１３５）
コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
メインメモリユニットの一部を形成する複数のメインセルのうちの選択されたメインセルに入力データが書き込まれるようにするステップであって、前記メインメモリユニットの前記メインセルはN1個の行とM1個の列とに配列される、ステップと、
前記入力データを前記複数のメインセルのうちの前記選択されたメインセルに書き込むのに先立って、補助メモリユニットの一部を形成する補助セルの各列にそれぞれ接続されている複数のビット線を駆動して、前記複数の補助セルのうちのそれぞれの補助セルを第1の状態に設定するステップであって、前記補助セルのそれぞれはZ個のメインセルの各集合に対応し、前記補助メモリユニットの前記補助セルはN2個の行とM2個の列に配列され、N2はN1より小さく、M2はM1/Zより大きい、ステップと、
少なくとも1つの補助セルを含む補助セルの特定の行を選択するステップであって、メインセルの対応する集合が前記選択されたセルのうちの少なくとも1つのセルを含む、ステップと、
前記ビット線を駆動して、前記少なくとも1つの補助セルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。
（１３６）
複数のシングルポートメモリセルと、
行と列とに配列された複数のデュアルポートメモリであって、前記デュアルポートメモリセルのそれぞれがシングルポートメモリセルの各集合に対応する、複数のデュアルポートメモリセルと、
第1のワード線および第2のワード線であって、前記デュアルポートメモリセルのそれぞれの行が前記第1のワード線のうちの対応するワード線および前記第2のワード線のうちの対応するワード線に接続されるように前記デュアルポートメモリセルの前記行に接続されている第1のワード線および第2のワード線と、
第1のビット線および第2のビット線であって、前記デュアルポートメモリセルのそれぞれの列が前記第1のビット線の対応する集合および前記第2のビット線の対応する集合に接続されるように前記デュアルポートメモリセルの前記列に接続されている第1のビット線および第2のビット線と、
前記第1のワード線のうちの少なくとも1つのワード線および前記第2のワード線のうちの少なくとも1つのワード線をまとめて選択するための行デコーダ回路と、
前記第1のビット線を駆動して、選択されている第1のワード線に接続されているデュアルポートメモリセルの書込みをイネーブルし、前記第2のビット線を駆動して、選択されている第2のワード線に接続されているデュアルポートメモリセルの書込みをイネーブルするためのビット線制御回路と、
(i)前記ビット線制御回路を制御して、前記デュアルポートメモリセルのそれぞれを第1の論理状態に設定し、(ii)入力データが前記シングルポートメモリセルのうちの選択されたメモリセルに書き込まれるようにし、(iii)前記ビット線制御回路を制御して、前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するための制御論理回路とを備える半導体デバイス。
（１３７）
前記シングルポートメモリセルおよび前記デュアルポートメモリセルは、スタティックランダムアクセスメモリ(SRAM)セルである請求項136に記載の半導体デバイス。
（１３８）
それぞれの列に接続されている前記第1のビット線の前記対応する集合は、前記第1のビット線の対を含む請求項136に記載の半導体デバイス。
（１３９）
それぞれの列に接続されている前記第2のビット線の前記対応する集合は、前記第2のビット線の対を含む請求項138に記載の半導体デバイス。
（１４０）
前記第1の論理状態は、第1のステータスを有する前記シングルポートメモリセル内のデータを示す論理状態である請求項136に記載の半導体デバイス。
（１４１）
前記第2の論理状態は、第2のステータスを有する前記シングルポートメモリセル内のデータを示す論理状態である請求項140に記載の半導体デバイス。
（１４２）
前記第1の論理状態は、論理0であり、前記第2の論理状態は、論理1である請求項141に記載の半導体デバイス。
（１４３）
前記シングルポートメモリセルは、第1のメモリユニットを占有し、前記デュアルポートメモリセルは、第2のメモリユニットを占有する請求項136に記載の半導体デバイス。
（１４４）
前記制御論理回路は、前記ビット線制御回路を制御して、外部エンティティからコマンドを受け取った後、前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するように構成される請求項136に記載の半導体デバイス。
（１４５）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、プリセットコマンドを含む請求項144に記載の半導体デバイス。
（１４６）
前記制御論理回路は、外部エンティティからコマンドを受け取った後、前記入力データが前記シングルポートメモリセルのうちの前記選択されたメモリセルに書き込まれるように構成される請求項136に記載の半導体デバイス。
（１４７）
前記外部エンティティは、オフチップコントローラを備え、前記コマンドは、前記シングルポートメモリセルのうちの前記選択されたメモリセルを決定するために使用される開始アドレスを識別する書込みコマンドを含む請求項146に記載の半導体デバイス。
（１４８）
前記制御論理回路は、前記ビット線制御回路を制御して、前記入力データの書込みの完了後に、前記シングルポートメモリセルの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第2の論理状態に設定するように構成される請求項146に記載の半導体デバイス。
（１４９）
前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記デュアルポートメモリセルの1つの列を選択するステップと、(ii)前記選択された列内にあり、選択されている第1のワード線または第2のワード線に接続されているそれぞれのデュアルポートセルを前記第1の論理状態に設定するステップと、(iii)前記デュアルポートメモリセルの前記他方の列のそれぞれに対して前記選択するステップと前記設定するステップとを繰り返すステップとを含む請求項136に記載の半導体デバイス。
（１５０）
前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するために前記ビット線制御回路を制御するステップは、(i)前記デュアルポートメモリセルの複数の前記列を選択するステップと、(ii)選択されている第1のワード線または第2のワード線に接続されている前記選択された列内にあるデュアルポートセルを前記第1の論理状態に同時に設定するステップと、(iii)前記デュアルポートメモリセルの前記列のうちの複数の他方の列に対して前記選択するステップと前記同時に設定するステップとを繰り返すステップとを含む請求項136に記載の半導体デバイス。
（１５１）
前記デュアルポートメモリセルのそれぞれを前記第1の論理状態に設定するように前記ビット線制御回路を制御するステップは、選択されている第1のワード線または第2のワード線に接続されているすべてのデュアルポートメモリセルを前記第1の論理状態に同時に設定するステップを含む請求項136に記載の半導体デバイス。
（１５２）
前記デュアルポートメモリセルのそれぞれは、前記シングルポートメモリセルのうちのちょうど1つのメモリセルからなる各集合に対応する請求項136に記載の半導体デバイス。
（１５３）
前記デュアルポートメモリセルのそれぞれは、前記シングルポートメモリセルのうちの少なくとも2つのメモリセルからなる各集合に対応する請求項136に記載の半導体デバイス。
（１５４）
半導体デバイスによる実行のための方法であって、
複数のデュアルポートメモリセルのそれぞれを第1の論理状態に設定するステップと、
入力データを複数のシングルポートメモリセルのうちの選択されたメモリセルに書き込むステップであって、前記デュアルポートメモリセルのそれぞれはシングルポートメモリセルの各集合に対応する、ステップと、
前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを含む方法。
（１５５）
コンピュータによって処理されたときに、制御論理回路を生成するために使用される命令を格納するコンピュータ可読記憶媒体であって、前記制御論理回路は、
複数のデュアルポートメモリセルのそれぞれを第1の論理状態に設定するステップと、
入力データが複数のシングルポートメモリセルのうちの選択されたメモリセルに書き込まれるようにするステップであって、前記デュアルポートメモリセルのそれぞれはシングルポートメモリセルの各集合に対応する、ステップと、
前記複数のシングルポートメモリセルのうちの前記選択されたメモリセルに対応するデュアルポートメモリセルを前記第1の論理状態と異なる第2の論理状態に設定するステップとを行うように構成されるコンピュータ可読記憶媒体。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置デバイスに入力データを転送するための半導体デバイスであって、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、前記マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える半導体デバイス。
【請求項２】
前記半導体デバイスへの電力が確定されるか、または再確定されたときに信号を発行し、前記信号の発行の結果前記トリガーが発生するように構成された電力監視回路をさらに備える請求項1に記載の半導体デバイス。
【請求項３】
前記出力インターフェイスは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出されるPAGE PROGRAMコマンドの一部として放出するようにさらに構成される請求項1に記載の半導体デバイス。
【請求項４】
前記不揮発性メモリデバイスに向けてPAGE PROGRAMコマンドを放出するステップは、初期コマンドサイクル、少なくとも1つのアドレスサイクル、少なくとも1つのデータサイクル、および確認コマンドサイクルを発行するステップを含む請求項3に記載の半導体デバイス。
【請求項５】
前記出力インターフェイスは、前記確認コマンドサイクルの発行後に信号を発行し、前記信号の発行の結果前記トリガーが発生するようにさらに構成される請求項4に記載の半導体デバイス。
【請求項６】
前記仮想ページバッファの特定のデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および読出し信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素の内容が読み出され、前記マスク論理回路に供給される請求項1に記載の半導体デバイス。
【請求項７】
前記マスクバッファは、前記アドレス信号および前記読出し信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が読み出され、前記マスク論理回路に供給される請求項6に記載の半導体デバイス。
【請求項８】
セレクタをさらに備え、前記マスクバッファは、前記読出し信号および前記アドレス信号の一部を受信したことに応答し、これにより前記マスクバッファの特定のデータ要素が読み出され、前記セレクタの入力に供給される請求項6に記載の半導体デバイス。
【請求項９】
前記セレクタは、1つの出力を有し、その入力における前記信号の一部がその出力へ向かうことを許すように構成され、前記一部は前記セレクタの前記出力における前記信号が前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態を示すように前記アドレス信号の残り部分によって指定される請求項8に記載の半導体デバイス。
【請求項１０】
前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素は、特定のアドレスによってアドレス指定可能であり、前記制御論理回路は、前記特定のアドレスを符号化するアドレス信号および書込み信号を供給することができ、前記仮想ページバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記入力データが前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素に書き込まれる請求項1に記載の半導体デバイス。
【請求項１１】
前記マスクバッファは、前記アドレス信号および前記書込み信号を受信したことに応答し、これにより前記仮想ページバッファの前記特定のデータ要素に対応する前記マスクバッファの前記データ要素の前記論理状態が前記第2の論理状態に設定される請求項10に記載の半導体デバイス。
【請求項１２】
前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの個別のデータ要素は、アドレス線の集合によって伝送される各アドレスによって識別可能である請求項1に記載の半導体デバイス。
【請求項１３】
前記仮想ページバッファの前記データ要素は、プレーンの集合として配列され、前記マスクバッファの前記データ要素は、プレーンの対応する集合として配列され、前記アドレス線で前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの特定の1つのデータ要素を識別するときに、前記複数のアドレス線のうちの少なくとも1つのアドレス線で、前記仮想ページバッファの前記データ要素のうちの前記選択されたデータ要素のうちの前記特定の1つのデータ要素が属しているプレーンを識別する請求項12に記載の半導体デバイス。
【請求項１４】
前記仮想ページバッファおよび前記マスクバッファは、共通の集積メモリ構造の各部分を占有する請求項1に記載の半導体デバイス。
【請求項１５】
前記共通の集積メモリ構造は、スタティックランダムアクセスメモリ(SRAM)を備える請求項14に記載の半導体デバイス。
【請求項１６】
前記入力データをメモリコントローラから受け取る請求項1に記載の半導体デバイス。
【請求項１７】
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項1に記載の半導体デバイス。
【請求項１８】
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項1に記載の半導体デバイス。
【請求項１９】
前記第1のビットの個数は、前記第2のビットの個数より大きい請求項18に記載の半導体デバイス。
【請求項２０】
前記仮想ページバッファの前記データ要素のそれぞれから読み出されたデータが、複数のビットによって表され、前記マスク論理回路は、前記組合せのステップを実行するための合成器を備え、前記合成器は、2入力論理ORモジュールの1つのバンクを備え、前記2入力論理ORモジュールのそれぞれは、(i)前記マスクバッファの前記データ要素のうちの前記対応するデータ要素の前記論理状態と(ii)前記ビットのうちの各1つのビットとを供給される請求項1に記載の半導体デバイス。
【請求項２１】
半導体デバイスと、
少なくとも1つの不揮発性メモリデバイスとを備えるメモリシステムであって、
前記半導体デバイスは、
複数のデータ要素を入れた仮想ページバッファと、
複数のデータ要素を入れたマスクバッファであって、当該マスクバッファの前記データ要素のそれぞれが前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、マスクバッファと、
制御論理回路であって、(i)トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定し、(ii)入力データが前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素に書き込まれるようにし、(iii)前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素が前記第1の論理状態と異なる第2の論理状態に設定されるようにするための制御論理回路と、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するように構成されたマスク論理回路と、
前記マスクされた出力データを前記少なくとも1つの不揮発性メモリデバイスに向けて放出するように構成された出力インターフェイスとを備える
メモリシステム。
【請求項２２】
前記不揮発性メモリデバイスは、
複数のデータ要素を含むページバッファであって、当該ページバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ページバッファと、
前記半導体デバイスから受け取った前記マスクされた出力データが前記ページバッファの前記データ要素に順次書き込まれるようにするための制御論理回路とを備える請求項21に記載のメモリシステム。
【請求項２３】
前記不揮発性メモリデバイスは、データ要素の複数のページに配列されたメモリコアをさらに備える請求項22に記載のメモリシステム。
【請求項２４】
前記入力データをメモリコントローラから受け取り、前記入力データには、前記メモリコアの前記指定されたページ内のデータ要素のグループを指定するアドレス情報が随伴し、データ要素の前記グループは、書き込みされないデータ要素の少なくとも1つのグループ内ギャップを残す請求項21に記載のメモリシステム。
【請求項２５】
前記第1の論理状態は、プログラム抑制状態である請求項21に記載のメモリシステム。
【請求項２６】
前記第1の論理状態は、論理1状態であり、前記第2の論理状態は、論理0状態である請求項21に記載のメモリシステム。
【請求項２７】
不揮発性記憶装置デバイスに入力データを転送するための方法であって、
複数のデータ要素を入れた仮想ページバッファを保持するステップと、
複数のデータ要素を入れたマスクバッファを保持するステップであって、前記マスクバッファの前記データ要素のそれぞれは前記仮想ページバッファの前記データ要素のうちの各1つのデータ要素に対応する、ステップと、
トリガーを受け取った後、前記マスクバッファの前記データ要素のそれぞれを第1の論理状態に設定するステップと、
前記仮想ページバッファの前記複数のデータ要素のうちの選択されたデータ要素にデータを書き込み、前記仮想ページバッファの前記複数のデータ要素のうちの前記選択されたデータ要素に対応する前記マスクバッファのデータ要素を前記第1の論理状態と異なる第2の論理状態に設定するステップと、
前記仮想ページバッファの前記データ要素のそれぞれについて、そこから読み出されたデータを前記マスクバッファの前記複数のデータ要素のうちの前記対応する1つのデータ要素の前記論理状態と組み合わせてまとめることによってマスクされた出力データを供給するステップと、
前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出するステップとを含む方法。
【請求項２８】
半導体デバイスによって実施される請求項27に記載の方法であって、前記半導体デバイスへの電力が確定されるか、または再確定されたときに前記トリガーを発生するステップをさらに含む方法。
【請求項２９】
前記トリガーを発生する前記ステップは、前記マスクされた出力データを前記不揮発性メモリデバイスに向けて放出する前記ステップへの応答として実行される請求項27に記載の方法。
【請求項３０】
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と同じである請求項27に記載の方法。
【請求項３１】
前記仮想ページバッファの前記データ要素はそれぞれ、第1の数のビットを含み、前記マスクバッファの前記データ要素はそれぞれ、第2の数のビットを含み、前記第1のビットの個数は前記第2のビットの個数と異なる請求項27に記載の方法。
【請求項３２】
前記第1のビットの個数は、前記第2のビットの個数より大きい請求項31に記載の方法。