(57)【要約】【課題】絶縁破壊耐圧および信頼性に優れ、加工時に段差が少なくフォーカスマージンやレジスト膜厚等の加工マージンを確保した微細プロセスに搭載可能なＭＩＭ容量の製造方法を提供する。【解決手段】第１の導電膜１０２からなる下部電極、容量絶縁膜１０３、第２の導電膜１０７からなる上部電極を順次形成して成るＭＩＭ容量の製造方法において、第１の導電膜、容量絶縁膜および第２の導電膜に対し選択的に一括でエッチングを行って、第１の導電膜および第２の導電膜からなる配線を形成すると共に、下部電極、容量絶縁膜および上部電極とからなる容量素子を形成する工程と、上部電極または下部電極の少なくとも一方に等方的なエッチングを行い、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む。【選択図】図１
2008210843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜の上に、第１の導電膜を堆積する工程と、
前記第１の導電膜上に容量絶縁膜を堆積する工程と、
前記容量絶縁膜に対して選択的にエッチングを行って、前記半導体基板上の容量素子を形成する第１の領域に前記容量絶縁膜を残存させる工程と、
前記第１の導電膜および容量絶縁膜の上に第２の導電膜を堆積する工程と、
前記第１の導電膜、前記容量絶縁膜および前記第２の導電膜に対し選択的に一括でエッチングを行って、前記半導体基板上の前記第１の領域と異なる第２の領域において、前記第１の導電膜および前記第２の導電膜からなる配線を形成すると共に、前記第１の領域において、前記第１の導電膜からなる下部電極、前記容量絶縁膜および前記第２の導電膜からなる上部電極とからなる容量素子を形成する工程と、
前記上部電極または前記下部電極の少なくとも一方に等方的なエッチングを行い、前記上部電極または前記下部電極の少なくとも一方の容量素子端部が前記容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む半導体装置の製造方法。
【請求項２】
半導体基板上に形成された絶縁膜の上に、第１の導電膜を堆積する工程と、
前記第１の導電膜上に容量絶縁膜を堆積する工程と、
前記容量絶縁膜に対して選択的にエッチングを行って、前記半導体基板上の容量素子を形成する第１の領域に前記容量絶縁膜を残存させる工程と、
前記第１の導電膜および容量絶縁膜の上に材料の異なる第２と第３の導電膜を堆積する工程と、
前記第１の導電膜、前記容量絶縁膜および前記第２、第３の導電膜に対し選択的に一括でエッチングを行って、前記半導体基板上の前記第１の領域と異なる第２の領域において、前記第１の導電膜および前記第２、第３の導電膜からなる配線を形成すると共に、前記第１の領域において、前記第１の導電膜からなる下部電極、前記容量絶縁膜および前記第２、第３の導電膜からなる上部電極とからなる容量素子を形成する工程と、
前記上部電極および前記下部電極に等方的なエッチングを行い、前記上部電極および前記下部電極のそれぞれの容量素子端部が前記容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む半導体装置の製造方法。
【請求項３】
サイドエッチを行う前記上部電極と前記下部電極は、同じ材料を用い、同じ膜厚に堆積した前記第２の導電膜と前記第１の導電膜である請求項２記載の半導体装置の製造方法。
【請求項４】
前記上部電極もしくは前記下部電極にサイドエッチを行う際、前記容量絶縁膜にもサイドエッチを行う請求項１，２または３記載の半導体装置の製造方法。
【請求項５】
前記上部電極の第２の導電膜および前記下部電極の第１の導電膜が金属窒化膜であり、前記サイドエッチは、前記第２の導電膜と前記第１の導電膜に、ＣＦ４ガスを用いたエッチングにより行う請求項１，２，３または４記載の半導体装置の製造方法。
【請求項６】
前記容量絶縁膜がシリコン窒化膜である請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基板上に形成された絶縁膜の上に第１の導電膜、容量絶縁膜および第２の導電膜をこの順に形成した半導体装置であって、
前記第１の導電膜および前記容量絶縁膜が配置されない前記第１の導電膜上に形成した前記第２の導電膜からなる配線と、
前記配線の領域と異なる領域において、前記第１の導電膜からなる下部電極、前記容量絶縁膜および前記第２の導電膜からなる上部電極とからなる容量素子とを備え、
前記上部電極または前記下部電極の少なくとも一方の容量素子端部が前記容量絶縁膜に接する面に対して鈍角となる形状で、且つ前記容量素子端部から突き出した前記容量絶縁膜の部分は滑らかな凸形状であることを特徴とする半導体装置。
【請求項８】
前記上部電極および前記下部電極の両方の容量素子端部が前記容量絶縁膜に接する面に対して鈍角となる形状である請求項７記載の半導体装置。
【請求項９】
前記容量絶縁膜がシリコン窒化膜である請求項７または８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に容量素子を搭載した半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
近年、移動体通信分野等に用いられる伝送系の半導体チップの構成ではLow Noise Amp(ＬＮＡ)等の高周波回路とアナログベースバンド(ＡＢＢ)回路等の１チップ化、小チップ化が要望されている。ＡＢＢ回路は微細ＣＭＯＳプロセスを用いているため、微細プロセスを用いる必要がある。
【０００３】
高周波回路には高速動作する能動素子と共に、抵抗素子、容量素子等の受動素子が必要とされ、回路の低消費電力化、動作の高速化のため、寄生抵抗、寄生容量の低減が必須である。容量素子ではＭＯＳ型の容量に対し、寄生抵抗、寄生容量が著しく小さいＭＩＭ（Metal-Insulator-Metal）型の容量（以下、ＭＩＭ容量と称する）が使用されるようになっている。またＭＩＭ容量は、ミスマッチ特性が良いことからＡＢＢ回路にも搭載される素子である。ＭＩＭ容量の容量値は容量面積により決まるため、小チップ化のためには単位容量を大きくし、容量面積を小さくすることが求められる。そのためには容量絶縁膜の膜厚を薄くしていくことになるが、膜厚を薄くする場合、絶縁破壊耐圧や信頼性劣化が懸念となる。また、ＭＩＭ容量にＡＣ電圧を印加する高周波回路で使用する場合、印加電圧方向によらず絶縁破壊耐圧、信頼性を確保しなければならない。よって高周波回路、ＡＢＢ回路を１チップ化するプロセスには、膜厚の薄い容量絶縁膜を用いながら、絶縁破壊耐圧、信頼性に優れ、微細プロセスで形成可能なＭＩＭ容量の搭載が必須である。
【０００４】
以下、従来の半導体装置の製造方法について、図面を参照しながら説明する。図１９〜図２３は第１の従来例の半導体装置の製造工程を示す断面図である（例えば、特許文献１参照）。
【０００５】
まず、図１９の様にＣＭＰ（Chemical Mechanical Polishing）によって平坦化された第１の層間絶縁膜３０１上にＭＩＭ容量の下部電極および配線部となる第１の導電膜３０２を堆積する。その上に容量絶縁膜３０３をＣＶＤ（Chemical Vapor Deposition）により堆積し、さらに上部電極となる第２の導電膜３０４を堆積し、図２０の様にフォトリソグラフィとエッチングにより第２の導電膜３０４と容量絶縁膜３０３を同時にパターニングする。その後図２１のようにフォトリソグラフィとエッチングにより、下部電極３０２ａおよび配線部３０２ｂを同時にパターニングする。このようにしてＭＩＭ構造が形成される。一般的に集積回路にＭＩＭ容量を搭載する場合、上記のように下部電極の加工と配線部の加工を同一のマスクで同時に行う。
【０００６】
その後、図２２のように、ＣＶＤとＣＭＰにより平坦化された第２の層間絶縁膜３０５を形成し、図２３のように第１の導電膜３０２の容量絶縁膜３０３より拡張した領域と第２の導電膜３０４上と配線部の第１の導電膜３０２上にフォトリソグラフィとドライエッチングにより、ヴィアホール３０６を形成する。その後、コンタクトプラグを形成する。第３の導電膜３０７を堆積し、パターニングすることにより、引き出し電極を形成する。
【０００７】
単位容量を大きくするため容量絶縁膜の膜厚を薄くしていくと、ＭＩＭ容量の絶縁破壊耐圧および信頼性の低下が問題となる。一般的にＭＩＭ容量の絶縁破壊は電圧印加時に電界集中が発生する電極端部で発生する。
【０００８】
この問題を解消するため、図２４〜図３２はＭＩＭ容量の絶縁破壊耐圧および信頼性を確保するため容量素子端部の電界集中を緩和した構造の製造方法であって、第２の従来例の半導体装置の製造工程を示す断面図である（例えば、特許文献２参照）。
【０００９】
まず、図２４の様にＣＭＰによって平坦化された第１の層間絶縁膜４０１上にＭＩＭ容量の下部電極および配線部となる第１の導電膜４０２を堆積し、次に図２５のようにフォトリソグラフィとエッチングによりパターニングする。その際サイドエッチにより第１の導電膜４０２の端部に曲率を持たせる。図２６のようにその上に容量絶縁膜４０３をＣＶＤにより堆積し、図２７のようにフォトリソグラフィとエッチングによりパターニングする。さらに図２８のように上部電極となる第２の導電膜４０４を堆積し、図２９、図３０の様にフォトリソグラフィとエッチングにより第２の導電膜４０４および配線部４０５を同時にパターニングする。
【００１０】
その後、図３１のように、ＣＶＤとＣＭＰにより平坦化された第２の層間絶縁膜４０７を形成し、図３２のように第２の導電膜４０４上にフォトリソグラフィとドライエッチングにより、ヴィアホール４０８を形成し、その後コンタクトプラグを形成する。そして、第３の導電膜４０９を堆積し、パターニングすることにより、引き出し電極を形成する。
【００１１】
上記のように下部電極を堆積後、容量絶縁膜を堆積する前に加工し、端部に曲率を持たせることにより、電圧印加時に容量素子端部の電界集中が緩和され、ＭＩＭ容量の絶縁破壊耐圧と信頼性を向上させている。
【特許文献１】特開２００１−２０３３２９号公報
【特許文献２】特開平３−２４１８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記第２の従来例の製造方法では、下部電極４０２の端部に曲率を持たせるためには、上部電極となる第２の導電膜４０４の堆積前に端部を加工しておく必要があり、上部電極および配線部をパターニングする際には必ず、下部電極と容量絶縁膜の膜厚分の段差が発生する。そのため、配線部の寸法が微細なプロセスに用いるには、リソグラフィ時のフォーカスマージンの不足や、エッチング時のレジスト膜厚不足という問題が生じる。
【００１３】
したがって、本発明の目的は、上記課題を解決するもので、下部電極端部が電圧印加時の電界集中を緩和する構造でありながら、上部電極および配線部のパターニング時の段差が少なく、微細なプロセスでもリソグラフィのフォーカスマージンや、エッチング時のレジスト膜厚の加工マージンが確保できる半導体装置の製造方法および半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明の第１の発明の半導体装置の製造方法は、半導体基板上に形成された絶縁膜の上に、第１の導電膜を堆積する工程と、第１の導電膜上に容量絶縁膜を堆積する工程と、容量絶縁膜に対して選択的にエッチングを行って、半導体基板上の容量素子を形成する第１の領域に容量絶縁膜を残存させる工程と、第１の導電膜および容量絶縁膜の上に第２の導電膜を堆積する工程と、第１の導電膜、容量絶縁膜および第２の導電膜に対し選択的に一括でエッチングを行って、半導体基板上の第１の領域と異なる第２の領域において、第１の導電膜および第２の導電膜からなる配線を形成すると共に、第１の領域において、第１の導電膜からなる下部電極、容量絶縁膜および第２の導電膜からなる上部電極とからなる容量素子を形成する工程と、上部電極または下部電極の少なくとも一方に等方的なエッチングを行い、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む。
【００１５】
上記のように上部電極または下部電極の少なくとも一方に等方的なエッチングを行い、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチするので、電圧印加時の電界集中を緩和し、絶縁破壊耐圧、信頼性が向上できる。また、第１の領域にＭＩＭ構造を、第２の領域に配線を形成するパターニングを行う際、第１の導電膜、容量絶縁膜および第２の導電膜に対し選択的に一括でエッチングを行って、第２の領域において配線を形成すると共に、第１の領域において容量素子を形成するので、段差が容量絶縁膜の膜厚分のみであり、従来よりも、下部電極の膜厚分段差が少なく、リソグラフィのフォーカスマージンやエッチング時のレジスト膜厚の加工マージンを確保できる。
【００１６】
第２の発明の半導体装置の製造方法は、半導体基板上に形成された絶縁膜の上に、第１の導電膜を堆積する工程と、第１の導電膜上に容量絶縁膜を堆積する工程と、容量絶縁膜に対して選択的にエッチングを行って、半導体基板上の容量素子を形成する第１の領域に容量絶縁膜を残存させる工程と、第１の導電膜および容量絶縁膜の上に材料の異なる第２と第３の導電膜を堆積する工程と、第１の導電膜、容量絶縁膜および第２、第３の導電膜に対し選択的に一括でエッチングを行って、半導体基板上の第１の領域と異なる第２の領域において、第１の導電膜および第２、第３の導電膜からなる配線を形成すると共に、第１の領域において、第１の導電膜からなる下部電極、容量絶縁膜および第２、第３の導電膜からなる上部電極とからなる容量素子を形成する工程と、上部電極および下部電極に等方的なエッチングを行い、上部電極および下部電極のそれぞれの容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチする工程とを含む。
【００１７】
上記のように上部電極および下部電極に等方的なエッチングを行い、上部電極および下部電極のそれぞれの容量素子端部が、容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチするので、電圧印加時の電界集中を緩和し、絶縁破壊耐圧、信頼性が向上できる。また、第１の領域にＭＩＭ構造を、第２の領域に配線を形成するパターニングを行う際、第１の導電膜、容量絶縁膜および第２、第３の導電膜に対し選択的に一括でエッチングを行って、第２の領域において配線を形成すると共に、第１の領域において容量素子を形成するので、段差が容量絶縁膜の膜厚分のみであり、従来よりも、下部電極の膜厚分段差が少なく、リソグラフィのフォーカスマージンやエッチング時のレジスト膜厚の加工マージンを確保できる。
【００１８】
また、第１および第２の半導体装置の製造方法によれば、従来では配線のみを形成する場合と比べ、容量素子を形成するために２マスク多く必要であったが、下部電極の加工を配線部や上部電極の加工と一括して行うため、容量絶縁膜をパターニングする１マスクのみを追加するだけで形成することが出来る。
【００１９】
第３の発明の半導体装置の製造方法は、第２の発明の半導体装置の製造方法において、サイドエッチを行う上部電極と下部電極は、同じ材料を用い、同じ膜厚に堆積した第２の導電膜と第１の導電膜である。
【００２０】
上記のように構成したので、第１の導電膜と第２の導電膜を同じ膜厚にすることにより、容量絶縁膜に対し上下対称の構造とすることが出来、ＭＩＭ容量にＡＣ電圧を印加する回路で使用する場合でも、印加電圧方向によらず絶縁破壊耐圧、信頼性を保つことができる。
【００２１】
第４の発明の半導体装置の製造方法は、第１，２または３の発明の半導体装置の製造方法において、上部電極もしくは下部電極にサイドエッチを行う際、容量絶縁膜にもサイドエッチを行う。
【００２２】
上記のように構成したので、第１、第２、第３の導電膜および容量絶縁膜を被覆する層間絶縁膜を形成する際、サイドエッチを行った部分の埋め込みが容易にできる。このため、膜質の良い層間絶縁膜を埋め込むことが出来、ＭＩＭ容量の絶縁破壊耐圧、信頼性を向上させることができる。
【００２３】
第５の発明の半導体装置の製造方法は、第１，２，３または４の発明の半導体装置の製造方法において、上部電極の第２の導電膜および下部電極の第１の導電膜が金属窒化膜であり、サイドエッチは、第２の導電膜と第１の導電膜に、ＣＦ４ガスを用いたエッチングにより行う。
【００２４】
上記のように構成したので、ＣＦ４ガスを用いた等方的なエッチングを行い金属窒化膜である上部電極の第２の導電膜および下部電極の第１の導電膜にサイドエッチを入れることができる。このとき、配線部を形成する第２の領域の第１の導電膜と第２の導電膜の界面は金属膜同士が接触している界面であり密着性が高くエッチャントが入り込みにくくサイドエッチが入りにくい。
【００２５】
第６の発明の半導体装置の製造方法は、第５の発明の半導体装置の製造方法において、容量絶縁膜がシリコン窒化膜である。
【００２６】
上記のように構成したので、第１の領域の第１の導電膜とシリコン窒化膜である容量絶縁膜の界面は、絶縁膜と金属膜が接触している界面でありエッチャントが入り込みやすく、端部を起点に容易にサイドエッチが入る。
【００２７】
第７の発明の半導体装置は、半導体基板上に形成された絶縁膜の上に第１の導電膜、容量絶縁膜および第２の導電膜をこの順に形成した半導体装置であって、第１の導電膜および容量絶縁膜が配置されない第１の導電膜上に形成した第２の導電膜からなる配線と、配線の領域と異なる領域において、第１の導電膜からなる下部電極、容量絶縁膜および第２の導電膜からなる上部電極とからなる容量素子とを備え、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状で、且つ容量素子端部から突き出した容量絶縁膜の部分は滑らかな凸形状であることを特徴とする。
【００２８】
上記のように上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状であるので、ＭＩＭ容量に電圧を印加した際の容量素子端部の電界集中が緩和される。さらに、容量素子端部から突き出した容量絶縁膜の部分は滑らかな凸形状であるので、電界集中する容量素子端部の領域に層間絶縁膜を容易に埋め込むことが出来ることで、ＭＩＭ容量の絶縁破壊耐圧、信頼性を向上させることができる。
【００２９】
第８の発明の半導体装置は、第７の発明の半導体装置において、上部電極および下部電極の両方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状であることが好ましい。この場合、ＭＩＭ容量に電圧を印加した際の容量素子端部の電界集中がさらに緩和される。
【００３０】
第９の発明の半導体装置は、第７または８の発明の半導体装置において、容量絶縁膜がシリコン窒化膜であることが好ましい。この場合、第６の発明と同様の効果が得られる。
【発明の効果】
【００３１】
本発明の半導体装置の製造方法および半導体装置によれば、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にすることで、電界集中を緩和する構造でありながら、上部電極形成前に下部電極を加工しておく必要がなく、段差が少ない。故に、上部電極を配線部と同時に形成しても、段差が少ないためリソグラフィのフォーカスマージンやエッチング時のレジスト膜厚等の加工マージンが確保することができる。従って、絶縁破壊耐圧、信頼性に優れ、微細プロセスで形成可能なＭＩＭ容量を実現できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図面を用いて説明する。
（第１の実施形態）
本発明の第１の実施形態を図１から図９に基づいて説明する。図１は本発明の第１の実施形態による半導体装置を示す断面図であり、図２から図９は本発明の第１の実施形態による半導体装置の製造工程を示す断面図である。
【００３３】
図１に示すように、この半導体装置は、半導体基板上に形成された絶縁膜１０１の上に第１の導電膜１０２、容量絶縁膜１０３および第２の導電膜１０７をこの順に形成した構成において、第１の導電膜１０２および容量絶縁膜１０３が配置されない第１の導電膜１０２上に形成した第２の導電膜１０７からなる配線と、配線の領域と異なる領域において、第１の導電膜１０２からなる下部電極、容量絶縁膜１０３および第２の導電膜１０７からなる上部電極とからなる容量素子とを備えている。また、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜１０３に接する面に対して鈍角となる形状で、且つ容量素子端部から突き出した容量絶縁膜１０３の部分は滑らかな凸形状である。
【００３４】
上記構成の半導体装置の製造方法について説明する。まず、図２に示すように、第１の層間絶縁膜１０１上に５０ｎｍ程度の窒化チタン膜１０２ａと５０ｎｍ程度のチタン膜１０２ｂからなる第１の導電膜１０２を堆積後、図３に示すように、容量絶縁膜となる３０ｎｍ程度のシリコン窒化膜１０３をＣＶＤで堆積する。次に図４に示すように、フォトリソグラフィによりＭＩＭ容量を形成する第１の領域１０５にレジストパターン１０４を形成した後、シリコン窒化膜１０３を選択的にエッチングする。この時点で配線部が形成される第２の領域１０６はシリコン窒化膜１０３が除去され、第１の導電膜１０２が露出した状態となる。次に図５に示すように、４００ｎｍ程度のアルミニウム合金からなる第２の導電膜１０７を堆積する。
【００３５】
次に図６に示すように、リソグラフィにより第１および第２の領域にレジストパターン１０８，１０９を形成する。このとき、配線部が形成される第２の領域１０６上のレジスト幅寸法は例えば２００ｎｍ程度と非常に細く、ＫｒＦステッパ等を用いて形成する。レジストの膜厚は５００ｎｍ程度である。このときＭＩＭ容量を形成する第１の領域１０５と配線部を形成する第２の領域１０６では容量絶縁膜１０３分の段差３０ｎｍのみにすることが出来る。
【００３６】
次に図７に示すように、Ｃｌガスを用いて配線部を形成する第２の領域１０６においては第２の導電膜１０７と第１の導電膜１０２を選択的にエッチングする。このとき、同時に第１の領域１０５では第２の導電膜１０７と容量絶縁膜１０３、第１の導電膜１０２が一括してエッチングされる。容量絶縁膜１０３が３０ｎｍ程度であるためエッチレートの低いＣｌガスを用いたエッチングでも十分に除去することができ、下方の第１の導電膜１０２もエッチングされる。このとき第１の領域１０５と第２の領域１０６の段差はレジスト膜厚５００ｎｍ程度に対し、容量絶縁膜１０３の膜厚３０ｎｍ分しかなく非常に小さい。
【００３７】
次に図８に示すように、ＣＦ４ガスを用いた等方的なエッチングを行い窒化膜である第１の導電膜１０２の窒化チタン膜１０２ａと容量絶縁膜であるシリコン窒化膜１０３にサイドエッチを入れる。このとき、配線部を形成する第２の領域１０６の第１の導電膜１０２と第２の導電膜１０７の界面や、第２の領域１０６およびＭＩＭ容量を形成する第１の領域１０５の第１の導電膜１０２の窒化チタン膜１０２ａとチタン膜１０２ｂの界面は金属膜同士が接触している界面であり密着性が高くエッチャントが入り込みにくくサイドエッチが入りにくい。一方、第１の領域１０５の第１の導電膜１０２と容量絶縁膜１０３の界面は、絶縁膜と金属膜が接触している界面でありエッチャントが入り込みやすく、端部を起点に容易にサイドエッチが入る。以上のようにして下部電極となる第１の導電膜１０２が容量絶縁膜となるシリコン窒化膜１０３に鈍角に接する構造が形成される。
【００３８】
次に図９に示すように、シリコン酸化膜からなる第２の層間絶縁膜１１０をＣＶＤで第１、第２の導電膜１０２，１０７、容量絶縁膜１０３全体を被覆するように堆積した後、ＣＭＰにより平坦化し形成する。このとき、前記ＣＦ４ガスを用いたエッチングで第１の導電膜１０２と容量絶縁膜１０３とにサイドエッチが入っているためシリコン酸化膜が容易に埋め込むことが出来る。
【００３９】
そして、図１に示すように、第１の領域１０５および第２の領域１０６のそれぞれの第２の導電膜１０７上にフォトリソグラフィとドライエッチングにより、ヴィアホール１１１を形成する。次に、ヴィアホール１１１をタングステンからなる導電膜で埋め込み、その後、第３の導電膜１１２を形成する。
【００４０】
以上のように本実施形態によれば、第２の導電膜１０７上にレジストパターン１０８を形成する際、段差が容量絶縁膜１０３の膜厚分の３０ｎｍ程度しかなく、リソグラフィのフォーカスマージンが確保できる。また次のＣｌガスを用いたエッチングの際にも段差が少ない為、局所的にレジスト膜厚が薄い領域がなくレジスト膜厚のマージンが確保できる。
【００４１】
また本実施形態によれば、下部電極となる第１の導電膜１０２が容量絶縁膜となるシリコン窒化膜１０３に鈍角に接しており、ＭＩＭ容量に電圧を印加した際の容量素子端部の電界集中が緩和される上に、さらに、電界集中する容量素子端部のサイドエッチした領域にシリコン酸化膜が容易に埋め込むことが出来るため、ＭＩＭ容量の絶縁破壊耐圧、信頼性を向上させることができる。
【００４２】
また本実施形態によれば、容量絶縁膜となるシリコン窒化膜１０３にもサイドエッチが入り、その領域に第２の層間絶縁膜であるシリコン酸化膜１１０(シリコン窒化膜よりも誘電率が低い)で埋め込まれるためフリンジ容量も低減することが可能である。
【００４３】
なお、上記実施形態では、下部電極に等方的なエッチングを行ったが、上部電極または下部電極の少なくとも一方に等方的なエッチングを行い、上部電極または下部電極の少なくとも一方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状にサイドエッチしてもよい。
（第２の実施形態）
本発明の第２の実施形態を図１０から図１８に基づいて説明する。図１０から図１８は本発明の第２の実施形態による半導体装置の製造工程を示す断面図である。
【００４４】
この半導体装置は、第１の実施形態の半導体装置において、上部電極および下部電極の両方の容量素子端部が容量絶縁膜に接する面に対して鈍角となる形状である。
【００４５】
上記構成の半導体装置の製造方法について説明する。まず、図１０に示すように、第１の層間絶縁膜２０１上に上方より５０ｎｍ程度の窒化チタン膜２０２ａと５０ｎｍ程度のチタン膜２０２ｂからな第１の導電膜２０２を堆積後、図１１に示すように、容量絶縁膜となる３０ｎｍ程度のシリコン窒化膜２０３をＣＶＤで堆積する。次に図１２に示すように、フォトリソグラフィによりＭＩＭ容量を形成する第１の領域２０５レジストパターン２０４を形成した後、シリコン窒化膜２０３を選択的にエッチングする。この時点で配線部が形成される第２の領域２０６はシリコン窒化膜２０３が除去され、第１の導電膜２０２が露出した状態となる。次に図１３に示すように、５０ｎｍ程度の窒化チタンからなる第２の導電膜２０７、４００ｎｍ程度のアルミニウム合金からなる第３の導電膜２０８をこの順に堆積する。
【００４６】
次に図１４に示すように、リソグラフィにより第１および第２の領域２０５，２０６にレジストパターン２０９，２１０を形成する。このとき、配線部が形成される第２の領域２０６上のレジスト幅寸法は例えば２００ｎｍ程度と非常に細く、ＫｒＦステッパ等を用いて形成する。レジストの膜厚は５００ｎｍ程度である。このときＭＩＭ容量を形成する第１の領域２０５と配線部を形成する第２の領域２０６では容量絶縁膜２０３分の段差３０ｎｍのみにすることが出来る。
【００４７】
次に図１５に示すように、Ｃｌガスを用いて配線部を形成する第２の領域２０６においては第２、第３の導電膜２０７，２０８と第１の導電膜を選択的にエッチングする。このとき、同時に第１の領域２０５では第２、第３の導電膜２０７，２０８と容量絶縁膜２０３、第１の導電膜２０２が一括してエッチングされる。容量絶縁膜２０３が３０ｎｍ程度であるためエッチレートの低いＣｌガスを用いたエッチングでも十分に除去することができ、下方の第１の導電膜２０２もエッチングされる。このとき第１の領域２０５と第２の領域２０６の段差はレジスト膜厚５００ｎｍ程度に対し、容量絶縁膜２０３の膜厚３０ｎｍ分しかなく非常に小さい。
【００４８】
次に図１６に示すように、ＣＦ４ガスを用いた等方的なエッチングを行い窒化膜である第１の導電膜２０２の窒化チタン膜２０２ａと容量絶縁膜であるシリコン窒化膜２０３および窒化チタンからなる第２の導電膜２０７にサイドエッチを入れる。このとき、配線部を形成する第２の領域２０６の第１の導電膜２０２と第２の導電膜２０７の界面や、第２の領域およびＭＩＭ容量を形成する第１の領域２０６の第１の導電膜２０２の窒化チタン膜２０２ａとチタン膜２０２ｂの界面および第２の導電膜２０７と第３の導電膜２０８の界面は金属膜同士が接触している界面であり密着性が高くエッチャントが入り込みにくくサイドエッチが入りにくい。一方、第２の領域２０６の第１の導電膜２０２と容量絶縁膜２０３の界面および第２の導電膜２０７と容量絶縁膜２０３の界面は、絶縁膜と金属膜が接触している界面でありエッチャントが入り込みやすく、ＭＩＭ容量素子端部を起点に容易にサイドエッチが入る。以上のようにして下部電極となる第１の導電膜２０２および上部電極となる第２の導電膜２０７がそれぞれ容量絶縁膜となるシリコン窒化膜２０３に鈍角に接する構造が形成される。
【００４９】
次に図１７に示すように、シリコン酸化膜からなる第２の層間絶縁膜２１１をＣＶＤで第１、第２、第３の導電膜２０２，２０７，２０８容量絶縁膜２０３全体を被覆するように堆積した後、ＣＭＰにより平坦化し形成する。このとき、前記ＣＦ４ガスを用いたエッチングで第１、第２の導電膜２０２，２０７と容量絶縁膜２０３とにサイドエッチが入っているためシリコン酸化膜が容易に埋め込むことが出来る。そして、図１８に示すように、第１の領域２０５および第２の領域２０６のそれぞれの第３の導電膜２０８上にフォトリソグラフィとドライエッチングにより、ヴィアホール２１２を形成する。次に、ヴィアホール２１２をタングステンからなる導電膜で埋め込み、その後、第４の導電膜２１３を形成する。
【００５０】
以上のように本実施形態によれば、第３の導電膜２０８上にレジストパターン２０９を形成する際、段差が容量絶縁膜２０３の膜厚分の３０ｎｍ程度しかなく、リソグラフィのフォーカスマージンが確保できる。また次のＣｌガスを用いたエッチングの際にも段差が少ない為、局所的にレジスト膜厚が薄い領域がなくレジスト膜厚のマージンが確保できる。
（第３の実施形態）
本発明の第３の実施形態による半導体装置について図１８を用いて説明する。図１８は上述の第２の実施形態により製造された半導体装置の断面図である。
【００５１】
容量絶縁膜２０３の膜厚は３０ｎｍ程度であり、またサイドエッチ量（容量絶縁膜端部からの距離）が６０ｎｍ程度である。第２の実施形態の製造方法によって形成される形状は、サイドエッチを行う際、上部電極と下部電極と容量絶縁膜を一括してエッチングするので、容量絶縁膜端部が露出する構造である。容量素子に電圧が、例えば１Ｖから１．８Ｖ印加され動作する際に、容量素子の端部を基点としてコロナ放電が発生し、容量素子の沿面で放電が発生する場合がある。本実施形態では上部電極と下部電極の容量絶縁膜との接触部を後退させて、電極間の絶縁膜上の距離を大きくする構造としている。
【００５２】
すなわち、容量素子の端面が垂直構造では、沿面距離が元々３０ｎｍ程度であったものが、１２０ｎｍ程度（膜厚３０ｎｍ、サイドエッチ量６０ｎｍから、長軸１２０ｎｍ（６０ｘ２）、短軸３０ｎｍの楕円の円周の１／２）と４倍の沿面距離とすることができ、沿面放電耐圧が向上できる。
【００５３】
また本実施形態によって製造された半導体装置によれば、下部電極となる第１の導電膜２０２、および上部電極となる第２の導電膜２０３がそれぞれ容量絶縁膜となるシリコン窒化膜２０３に鈍角に接しており、ＭＩＭ容量に電圧を印加した際の容量素子端部の電界集中が緩和され、しかもＡＣ電圧のように印加電圧の方向がどちらの場合でも電界集中が緩和される。
【００５４】
さらに、本発明の第１および第２の実施形態によれば、電界集中する容量素子端部のサイドエッチした領域にシリコン酸化膜が容易に被覆性よく埋め込むことが出来るため、ＭＩＭ容量の絶縁破壊耐圧、信頼性を向上させることができる。
【００５５】
また本発明の第１、第２及第３の実施形態によれば、容量絶縁膜となるシリコン窒化膜にもサイドエッチが入り、その領域に層間絶縁膜であるシリコン酸化膜(シリコン窒化膜よりも誘電率が低い)で埋め込まれるためフリンジ容量も低減することが可能である。
【産業上の利用可能性】
【００５６】
以上説明したように、本発明の半導体装置の製造方法および半導体装置は、絶縁破壊耐圧、信頼性に優れ、微細プロセスで形成可能なＭＩＭ容量を実現できるという効果を有し、半導体基板上に容量素子を搭載した半導体装置の製造方法等として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の半導体装置を示す断面図。
【図２】本発明の第１の半導体装置の製造方法を示す断面図。
【図３】図２の次の工程を示す断面図。
【図４】図３の次の工程を示す断面図。
【図５】図４の次の工程を示す断面図。
【図６】図５の次の工程を示す断面図。
【図７】図６の次の工程を示す断面図。
【図８】図７の次の工程を示す断面図。
【図９】図８の次の工程を示す断面図。
【図１０】本発明の第２の半導体装置の製造方法を示す断面図。
【図１１】図１０の次の工程を示す断面図。
【図１２】図１１の次の工程を示す断面図。
【図１３】図１２の次の工程を示す断面図。
【図１４】図１３の次の工程を示す断面図。
【図１５】図１４の次の工程を示す断面図。
【図１６】図１５の次の工程を示す断面図。
【図１７】図１６の次の工程を示す断面図。
【図１８】図１７の次の工程を示す断面図。
【図１９】第１の従来例のＭＩＭ容量の製造方法を示す断面図。
【図２０】図１９の次の工程を示す断面図。
【図２１】図２０の次の工程を示す断面図。
【図２２】図２１の次の工程を示す断面図。
【図２３】図２２の次の工程を示す断面図。
【図２４】第２の従来例のＭＩＭ容量の製造方法を示す断面図
【図２５】図２４の次の工程を示す断面図。
【図２６】図２５の次の工程を示す断面図。
【図２７】図２６の次の工程を示す断面図。
【図２８】図２７の次の工程を示す断面図。
【図２９】図２８の次の工程を示す断面図。
【図３０】図２９の次の工程を示す断面図。
【図３１】図３０の次の工程を示す断面図。
【図３２】図３１の次の工程を示す断面図。
【符号の説明】
【００５８】
１０１，２０１，３０１，４０１  第１の層間絶縁膜
１０２，１０２ａ，１０２ｂ，２０２，２０２ａ，２０２ｂ，３０２，４０２  第１の導電膜
１０３，２０３，３０３，４０３  容量絶縁膜
１０４，１０８，１０９，２０４，２０９，２１０，４０５  レジストパターン
１０５，２０５  第１の領域（ＭＩＭ容量部)
１０６，２０６，４０６  第２の領域（配線部）
１０７，２０７，３０４，４０４  第２の導電膜
１１０，２１１，４０５，４０７  第２の層間絶縁膜
１１１，２１２，３０６，４０８  ヴィアホール
１１２，２０８，３０７，４０９  第３の導電膜
２１３  第４の導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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