(57)【特許請求の範囲】
【請求項１】
互いに直列に接続された複数の逓倍回路を有し、基準クロックを逓倍することにより、基準クロックの周波数に対してＮ倍（Ｎは２以上の整数）の周波数の逓倍クロックを発生する逓倍部と、
前記逓倍クロックをＮ分周することにより、前記基準クロックの周波数と同一の周波数の分周クロックを発生する分周部と、
前記逓倍クロックを増幅する第１増幅器と、
前記逓倍クロックと前記分周部との間に設けられており、前記逓倍クロックを増幅する第２増幅器と、
前記分周クロックを増幅する第３増幅器と、
を有し、
前記分周部のジッタ量、前記第１増幅器のジッタ量、前記第２増幅器のジッタ量及び前記第３増幅器のジッタ量の二乗平方根により算出されるトータルジッタ量に基づいて算出されるピーク・トゥ・ピークジッタ時間が、前記逓倍クロックと前記分周クロックとが入力されるデバイスにおいて要求される前記逓倍クロックと前記分周クロックとの間のジッタマージンよりも短い、クロック発生回路。
【請求項２】
前記逓倍部は、互いに直列に接続された複数の逓倍回路を有する、
請求項１に記載のクロック発生回路。
【請求項３】
前記基準クロックを発生する恒温槽型水晶発振器をさらに有する、
請求項１又は２に記載のクロック発生回路。
【請求項４】
互いに直列に接続された複数の逓倍回路を有し、基準クロックを逓倍することにより、基準クロックの周波数に対してＮ倍（Ｎは２以上の整数）の周波数の逓倍クロックを発生する逓倍部と、
前記逓倍クロックをＮ分周することにより、前記基準クロックの周波数と同一の周波数の分周クロックを発生する分周部と、
前記逓倍クロックを増幅する第１増幅器と、
前記逓倍クロックと前記分周部との間に設けられており、前記逓倍クロックを増幅する第２増幅器と
前記分周クロックを増幅する第３増幅器と、
前記逓倍クロック及び前記分周クロックに基づいて、前記逓倍クロックの周波数と前記分周クロックの周波数との間の周波数の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
を有し、
前記分周部のジッタ量、前記第１増幅器のジッタ量、前記第２増幅器のジッタ量及び前記第３増幅器のジッタ量の二乗平方根により算出されるトータルジッタ量に基づいて算出されるピーク・トゥ・ピークジッタ時間が、前記逓倍クロックと前記分周クロックとが入力されるデバイスにおいて要求される前記逓倍クロックと前記分周クロックとの間のジッタマージンよりも短い、信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロックを発生するクロック発生回路、及びクロック発生回路が発生した複数のクロックを用いて信号処理を実行する信号処理装置に関する。
【背景技術】
【０００２】
従来、基準クロックを逓倍して、基準クロックの周波数よりも高い周波数の逓倍クロックを発生する回路が知られている。特許文献１には、このようにして発生させた基準クロック及び逓倍クロックを、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路に入力する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３０５４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の回路においては、基準信号が複数のＰＬＬ回路を用いて逓倍されるのでジッタが発生する。これに対して、後段の回路に入力される基準クロックのジッタは、逓倍クロックのジッタよりも小さい。したがって、基準クロックと逓倍クロックとをアナログ／デジタル変換回路等の他の回路に入力すると、基準クロックと逓倍クロックとの間のジッタの大きさの差により、セットアップ時間及びホールド時間が満たされないという問題が生じていた。
【０００５】
そこで、本発明はこれらの点に鑑みてなされたものであり、複数のクロック間のジッタの大きさの差を低減させることができるクロック発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様においては、基準クロックを逓倍することにより、基準クロックの周波数に対してＮ倍（Ｎは２以上の整数）の周波数の逓倍クロックを発生する逓倍部と、前記逓倍クロックをＮ分周することにより、前記基準クロックの周波数と同一の周波数の分周クロックを発生する分周部と、前記逓倍クロック及び前記分周クロックを出力する出力部と、を有するクロック発生回路を提供する。
【０００７】
前記逓倍部は、例えば、互いに直列に接続された複数の逓倍回路を有する。
【０００８】
また、前記クロック発生回路は、前記基準クロックを発生する恒温槽型水晶発振器（ＯＣＸＯ：Oven Controlled Oscillator）をさらに有してもよい。
【０００９】
本発明の第２の態様においては、基準クロックを逓倍することにより、基準クロックの周波数に対してＮ倍（Ｎは２以上の整数）の周波数の逓倍クロックを発生する逓倍部と、前記逓倍クロックをＮ分周することにより、前記基準クロックの周波数と同一の周波数の分周クロックを発生する分周部と、前記逓倍クロック及び前記分周クロックに基づいて、前記逓倍クロックの周波数と前記分周クロックの周波数との間の周波数の信号をアナログ／デジタル変換するアナログ／デジタル変換器と、を有する信号処理装置を提供する。
【発明の効果】
【００１０】
本発明によれば、複数のクロック間のジッタの大きさの差を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る信号処理装置の構成を示す図である。
【図２】分周クロックと逓倍クロックとの関係を示す図である。
【図３】本実施形態のクロック発生回路の構成を示す図である。
【図４】比較例１のクロック発生回路の構成を示す図である。
【図５】比較例２のクロック発生回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
［本実施形態の概要］
図１は、本実施形態に係る信号処理装置Ｓの構成を示す図である。信号処理装置Ｓは、クロック発生回路１と、信号源２と、アナログ／デジタル変換器３と、デジタル回路４とを有する。クロック発生回路１は、内蔵する基準クロック源が発生する基準クロック（22.5MHz）に基づいて、基準クロックよりも高い周波数の逓倍クロックDEV_CLK（3.6GHz）と、逓倍クロックを分周して生成された、基準クロックと同じ周波数の分周クロックSYSREF_CLK（22.5MHz）とを出力する。クロック発生回路１が出力する逓倍クロック及び分周クロックは、アナログ／デジタル変換器３に入力される。
【００１３】
信号源２は、高周波信号を発生する。信号源２が発生する高周波信号の周波数は、分周クロックの周波数よりも高く、逓倍クロックの周波数よりも低く、例えば２ＧＨｚのＲＦ（Radio Frequency）信号である。信号源２が出力するＲＦ信号は、アナログ／デジタル変換器３に入力される。
【００１４】
アナログ／デジタル変換器３は、信号源２から入力されるＲＦ信号を、クロック発生回路１から入力される分周クロック及び逓倍クロックに基づいてデジタル信号に変換し、JESD204Bの規格に基づくタイミングで出力する。アナログ／デジタル変換器３から出力されるデジタル信号は、デジタル回路４に入力される。
デジタル回路４は、例えばＦＰＧＡであり、入力されたデジタル信号に基づいて、各種の処理を実行する。
【００１５】
図２は、分周クロックと逓倍クロックとの関係を示す図である。JESD204B規格においては、DEV_CLKとSYSREF_CLKとの間のタイミング関係（セットアップ時間及びホールド時間）が定められており、DEV_CLKとSYSREF_CLKとの間のジッタが大きいと、規格を満たすことができない。セットアップ時間は、図２においてｔｓで示されている時間であり、SYSREF_CLKの立ち上がりタイミングからDEV_CLKの立ち上がりタイミングまでの時間である。ホールド時間は、図２においてｔｈで示されており、DEV_CLKの立ち上がりタイミングからSYSREF_CLKの立ち上がりタイミングまでの時間である。
【００１６】
DEV_CLKが3.6GHzである場合、周期は278psである。JESD204B規格においては、セットアップ時間ｔｓ及びホールド時間ｔｈは60ps以上であることが要求される。したがって、DEV_CLKとSYSREF_CLKとの間のジッタマージンは、278ps−60ps−60ps＝158psとなる。クロック発生回路１は、温度変動も考慮して、ジッタマージン158psを確保するクロックを出力する。
【００１７】
［クロック発生回路１の構成］
図３は、本実施形態のクロック発生回路１の構成を示す図である。
クロック発生回路１は、発振器１１と、分配器１２と、逓倍部１３と、分配器１４と、増幅器１５と、増幅器１６と、分周器１７と、増幅器１８と、出力端子１９（１９ａ，１９ｂ）とを有する。
【００１８】
発振器１１は、基準クロックを発生して分配器１２に入力する。本実施形態における基準クロックの周波数は、22.5MHzである。発振器１１は、ジッタが少ない恒温槽型水晶発振器であることが望ましい。
【００１９】
分配器１２は、発振器１１から入力された基準クロックを逓倍部１３に中継する。
逓倍部１３は、分配器１２から入力された基準クロックを、基準クロックの周波数22.5MHzの１６０倍の周波数3.6GHzに逓倍して、逓倍クロックを出力する。
【００２０】
逓倍部１３は、基準クロックの周波数に対してＮ倍（Ｎは２以上の整数）の周波数の逓倍クロックを発生する。逓倍部１３は、複数の増幅器及び逓倍回路を有する。具体的には、逓倍部１３は、順次、直列に接続された増幅器１３１、逓倍回路１３２、増幅器１３３、逓倍回路１３４、増幅器１３５、逓倍回路１３６、増幅器１３７、逓倍回路１３８、増幅器１３９及び逓倍回路１４０を有する。
【００２１】
増幅器１３１、増幅器１３３、増幅器１３５、増幅器１３７及び増幅器１３９は、基準クロックの電圧範囲において、入力電圧と出力電圧との関係がほぼ線形になる特性を有する。これらの増幅器がこのような線形性を有することで、ジッタを抑制することができる。
【００２２】
逓倍回路１３２は、112.5MHzのクロックを出力する。逓倍回路１３４は、450.0MHzのクロックを出力する。逓倍回路１３６は、900.0MHzのクロックを出力する。逓倍回路１３８は、1.8GHzのクロックを出力する。逓倍回路１４０は、3.6GHzのクロックを出力する。
【００２３】
逓倍回路１４０が出力した逓倍クロックは、分配器１４に入力される。分配器１４は、入力された逓倍クロックを、増幅器１５と増幅器１６とに分配する。増幅器１５は、逓倍クロックを増幅してDEV_CLKを出力端子１９ａから出力する。
【００２４】
増幅器１６は、逓倍回路１４０から入力された逓倍クロックを増幅して、増幅後の逓倍クロックを分周器１７に入力する。増幅器１６は、逓倍クロックの電圧範囲において、入力電圧と出力電圧との関係がほぼ線形になる特性を有する。
【００２５】
分周器１７は、増幅器１６から入力される逓倍クロックを１６０分周することにより、22.5MHzのクロックを生成する。分周器１７は、生成したクロックを増幅器１８に入力する。増幅器１８は、分周器１７から入力されたクロックを増幅してSYSREF_CLKを出力端子１９ｂから出力する。増幅器１８は、増幅器１５と同一の温度特性を有することが望ましい。
【００２６】
図３に示す構成において、分配器１２、逓倍部１３及び分配器１４の構成の温度変動の影響は、DEV_CLKの生成においてもSYSREF_CLKの生成においても共通している。したがって、分配器１２、逓倍部１３及び分配器１４の温度特性により、発振器１１から入力された基準クロックと分配器１４から出力される逓倍クロックとの間にジッタが存在するとしても、DEV_CLKとSYSREF_CLKとの間のジッタに影響しない。その結果、クロック発生回路１は、温度変動に影響されにくい低ジッタのDEV_CLKとSYSREF_CLKとを出力することができる。
【００２７】
［ジッタ変動量の比較］
（本実施形態）
図３に示す本実施形態のクロック発生回路１における増幅器１５、増幅器１６、分周器１７及び増幅器１８の温度変動量をそれぞれσ１、σ２、σ３、σ４とすると、DEV_CLKとSYSREF_CLKとの間のトータルジッタ量（ＲＭＳ）は、以下の式により表される。
ジッタ量（ＲＭＳ）＝√｛（σ１）２＋（σ２）２＋（σ３）２＋（σ４）２｝
【００２８】
ここで、増幅器及び分周器の一つあたりのジッタ温度変動量を6ps（ＲＭＳ）と仮定すると、トータルジッタ量は、12psとなる。ＲＭＳジッタからピーク・トゥ・ピーク（ｐ−ｐ）ジッタに換算するために、ＪＥＤＥＣ規格（JESD65B）を適用し、±3.719σを最大変動量と考えると、ジッタ量（ｐ−ｐ）は、89.26psとなる。
【００２９】
（比較例１）
図４は、比較例１のクロック発生回路１０の構成を示す図である。クロック発生回路１０においては、分配器１２が、発振器１１から入力された22.5MHzの基準クロックを逓倍部１３と増幅器１８とに分配する。出力端子１９ｂからは、増幅器１８を介してSYSREF_CLKが出力される。したがって、逓倍部１３を構成する各増幅器及び逓倍器の温度変動量が、DEV_CLKとSYSREF_CLKとの間のジッタに影響する。クロック発生回路１０におけるDEV_CLKとSYSREF_CLKとの間のトータルジッタ量（ＲＭＳ）は、以下の式により表される。
ジッタ量（ＲＭＳ）＝√｛（σ１）２＋（σ２）２＋・・・＋（σ１２）２｝
【００３０】
ここで、増幅器、逓倍器及び分周器の一つあたりのジッタ温度変動量を6ps（ＲＭＳ）と仮定すると、トータルジッタ量は、20.52psとなる。この値をピーク・トゥ・ピーク（ｐ−ｐ）ジッタに換算すると、ジッタ量（ｐ−ｐ）は152.63psとなる。図３に示したクロック発生回路１のジッタ量（ｐ−ｐ）と図４に示したクロック発生回路１０のジッタ量（ｐ−ｐ）とを比較すると、クロック発生回路１の構成によれば、ジッタ変動量が約４０％改善されるという効果があることが確認できた。
【００３１】
DEV_CLKとSYSREF_CLKとの間のJESD204Bの規格におけるジッタマージンは158psであったので、図４に示したクロック発生回路１０においては、ほとんどマージンがなく、システムを構成することが困難であった。しかし、本実施形態に係るクロック発生回路１においては、十分なマージンを確保できることがわかる。
【００３２】
（比較例２）
図５は、比較例２のクロック発生回路３０の構成を示す図である。クロック発生回路３０は、発振器３１と、分配器３２と、増幅器３３と、増幅器３４と、分周器３５と、増幅器３６とを有する。
【００３３】
発振器３１は、3.6GHzの基準クロックを発生して、発生した基準クロックを分配器３２に入力する。分配器３２は、入力された基準クロックを、増幅器３３と、増幅器３４とに分配する。増幅器３３は、分配器３２から入力された基準クロックを増幅してDEV_CLKとして出力端子１９ａから出力する。
【００３４】
増幅器３４は、分配器３２から入力された基準クロックを増幅して分周器３５に入力する。分周器３５は、増幅器３４から入力された基準クロックを１６０分周して、２２．５ＭＨｚのクロックを生成し、生成したクロックを増幅器３６に入力する。増幅器３６は、分周器３５から入力されたクロックを増幅してSYSREF_CLKとして出力端子１９ｂから出力する。
【００３５】
クロック発生回路３０は、クロック発生回路１及びクロック発生回路１０が有していた逓倍回路を有しないので、クロック発生回路１及びクロック発生回路１０の逓倍回路において生じていたジッタが発生しない。しかし、クロック発生回路３０においては、基準クロックの周波数が3.6GHzと高い周波数であるために、発振器３１として恒温槽型水晶発振器を使用することが困難である。したがって、温度変動の影響を受けやすく、温度変動が発生する環境下でジッタ量が小さいDEV_CLK及びSYSREF_CLKを出力することができない。
【００３６】
［本実施形態のクロック発生回路１による効果］
以上説明したように、本実施形態のクロック発生回路１は、基準クロックを逓倍することにより、基準クロックの周波数に対してＮ倍の周波数の逓倍クロックDEV_CLKを発生する逓倍部１３と、逓倍クロックをＮ分周することにより、基準クロックの周波数と同一の周波数の分周クロックSYSREF_CLKを発生する分周器１７とを有する。クロック発生回路１がこのような構成を有することで、クロック発生回路１は、DEV_CLKとSYSREF_CLKとの間のジッタ量を十分に小さくすることができ、JESD204B規格において要求されるタイミング条件に対するマージンを大きくすることができる。
【００３７】
また、クロック発生回路１が上記の構成を有することにより、逓倍部１３において発生するジッタが、DEV_CLKとSYSREF_CLKとの間のジッタ量の大きさに影響しない。したがって、逓倍部１３は、複数の逓倍回路を多段接続することができるので、逓倍数を柔軟に設定することが可能である。
【００３８】
また、クロック発生回路１が上記の構成を有することにより、発振器１１が発生する基準クロックの周波数を低くすることができるので、発振器１１として恒温槽型水晶発振器を使用することができる。その結果、クロック発生回路１は、温度変動が発生しても安定したDEV_CLK及びSYSREF_CLKを出力することができる。
【００３９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
例えば、上記の説明においては、クロック発生回路１が発生したDEV_CLK及びSYSREF_CLKをアナログ／デジタル変換器３に入力する例を示したが、クロック発生回路１は、DEV_CLK及びSYSREF_CLKを他の回路に入力してもよい。
【符号の説明】
【００４０】
１  クロック発生回路
２  信号源
３  アナログ／デジタル変換器
４  デジタル回路
１０  クロック発生回路
１１  発振器
１２、１４  分配器
１３  逓倍部
１５、１６  増幅器
１７  分周器
１８  増幅器
１９  出力端子
３０  クロック発生回路
３１  発振器
３２  分配器
３３、３４、３６  増幅器
３５  分周器
１３１、１３３、１３５、１３７、１３９  増幅器
１３２、１３２、１３４、１３６、１３８、１４０  逓倍回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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