(57)【要約】      （修正有）【課題】良いＣＴＥ性能および縮小サイズを備えたファンアウトウエハレベルパッケージングを提供する。【解決手段】パッケージの一構造を開示し、それは、ダイ６収容スルーホール４、接続スルーホール２２構造体および第１のコンタクトパッド１０を備えた基板２と、ダイ６収容スルーホール４内に配設されるダイ６と、ダイ６の下に形成され、かつダイ６とダイ６収容スルーホール４の側壁との間の間隔内に充填される周囲材料と、ダイ６および基板２の上に形成される誘電層１２と、誘電層１２の上に形成され、かつ第１のコンタクトパッド１０に接続される再分配層（ＲＤＬ）１４と、ＲＤＬ１４の上に形成される保護層２６と、基板２の下部表面において、かつ接続スルーホール２２構造体の下に形成される第２のコンタクトパッドと、を備える。【選択図】図１
2008182225.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスパッケージの構造であって、
ダイ収容スルーホール、接続スルーホール構造体および第１のコンタクトパッドを備えた基板と、
前記ダイ収容スルーホール内に配設される、ダイと、
前記ダイの下に形成され、かつ前記ダイと前記ダイ収容ホールの側壁との間の間隔内に充填される周囲材料と、
前記ダイおよび前記基板の上に形成される誘電層と、
前記誘電層の上に形成され、かつ前記ダイのボンディングパッドが前記第１のコンタクトパッドに接続される、再分配層（ＲＤＬ）と、
前記ＲＤＬの上に形成される保護層と、
前記基板の下部表面に、かつ前記接続スルーホール構造体の下に形成される第２のコンタクトパッドと、を備える構造。
【請求項２】
請求項１の構造であって、さらに、前記第２のコンタクトパッドに接続される導電性バンプ、を備える構造。
【請求項３】
請求項１の構造であって、さらに、前記ダイ収容スルーホールの側壁上に導電層、を含む構造。
【請求項４】
請求項１の構造であって、前記誘電層が、弾性誘電層、感光層、シリコーン誘導体ベースの層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層またはシリコーン樹脂層を含む、ことを特徴とする構造。
【請求項５】
半導体デバイスパッケージを形成するための方法であって、
ダイ収容スルーホール、接続スルーホール構造体およびコンタクト金属パッドを備えた基板を準備するステップと、
ダイ再分配ツール上にパターン化された接着剤を印刷するステップと、
ピックアンドプレース微細位置合せシステムによって所望のピッチで前記ダイ再分配ツール上に所望のダイを再分配するステップと、
前記ダイ再分配ツールに前記基板を結合するステップと、
前記ダイと前記スルーホールの側壁および前記ダイの裏面との間のスペースに弾性コアペースト材を再充填するステップと、
前記パネルの裏面上にガラスキャリアを接合するステップと、
前記ダイ再分配ツールを切り離すステップと、
前記ダイの前記活性表面および前記基板の上側表面上に誘電層をコーティングするステップと、
前記ダイおよび基板のコンタクトパッドを露出させるために開口部を形成するステップと、
前記誘電層の上に少なくとも一つの導電性ビルトアップ層を形成するステップと、
前記少なくとも一つの導電性ビルトアップ層の上にコンタクト構造を形成するステップと、
前記少なくとも一つの導電性ビルトアップ層の上に保護層を形成するステップと、を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハレベルパッケージ（ＷＬＰ）の構造に、およびより詳しくは信頼性を向上させ、かつデバイスサイズを縮小する、基板内に形成されたダイ収容スルーホールを備えたファンアウトウエハレベルパッケージに関する。
【背景技術】
【０００２】
半導体デバイスの分野において、デバイス密度は増加し、および、デバイスサイズは連続的に縮小する。この種の高密度デバイスのパッケージングまたは相互接続技術に対する要求は、また、前述した状況に適合するために増大される。従来は、フリップチップ付着方法で、ソルダーバンプのアレイがダイの表面の上に形成される。ソルダーバンプの形成は、ソルダーバンプの所望のパターンを形成するためのソルダーマスクを通してソルダー複合材料を用いて、実施されることができる。チップパッケージの機能は、配電、信号分配、熱放散、保護およびサポート、およびその他を含む。半導体がより複雑になるにつれて、従来のパッケージ技法、例えばリードフレームパッケージ、フレックスパッケージ、硬性パッケージ技法は、チップ上に高密度素子を備えた、より小さいチップを形成する要求を満たすことができない。
【０００３】
さらに、従来のパッケージ技術がウエハ上のダイスをそれぞれのダイに分割し、それから、それぞれ、ダイをパッケージしなければならないので、したがって、これらの技法は製造プロセスに対して時間がかかる。チップパッケージ技法は集積回路の発達によって高度に影響されるので、したがって、電子回路のサイズが厳しくなるにつれて、パッケージ技法もそうなる。前述した理由のために、パッケージ技法の傾向は現在、ボールグリッドアレイ（ＢＧＡ）、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている。「ウエハレベルパッケージ」は、ウエハ上のパッケージング全体および全ての相互接続、同じく他の処理ステップが、チップ（ダイ）への分断（ダイシング）の前に実施される、ことを意味するとして理解されるべきである。一般に、全ての組立プロセスまたはパッケージプロセスの完了の後、個々の半導体パッケージが、複数の半導体ダイを有するウエハから切り離される。ウエハレベルパッケージは、極めて良い電気的性質と組み合わせられる極めて小さい寸法を有する。
【０００４】
ＷＬＰ技法は、ダイが製造されて、ウエハ上で試験されて、そして次に、このウエハが表面実装ラインで組立用のダイシングによって分断される高度なパッケージング技術である。ウエハレベルパッケージ技法が、シングルチップまたはダイを利用せず、１つの対象物としてウエハ全体を利用するので、したがって、スクライビングプロセスを実行する前に、パッケージングおよび試験が達成され、さらに、ＷＬＰは、ワイヤーボンディング、ダイマウントおよびアンダーフィルのプロセスが省略されることができるような高度な技法である。ＷＬＰ技法を利用することによって、コストおよび製造時間を減少することができ、および、ＷＬＰの得られる構造がダイに等しくなることができ、したがって、この技法は電子デバイスの小型化の要求を満たすことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上で言及されたＷＬＰ技法の利点にもかかわらず、ＷＬＰ技法の受け入れに影響するいくつかの問題が、それでも存在する。たとえば、ＷＬＰの構造とマザーボード（ＰＣＢ）の材料との間のＣＴＥ差異（不整合）は、この構造の機械的不安定性に対するもう一つの重要な要因になる。［特許文献１］によって開示されるパッケージ方式は、ＣＴＥ不整合問題を被る。それは従来技術が成形コンパウンドによって封入されるシリコンダイを使用するからである。公知のように、シリコン材料のＣＴＥは２．３であるが、成形コンパウンドのＣＴＥは４０−８０前後である。この配置によって、コンパウンドおよび誘電層材料の硬化温度がより高いことに起因して、チップ位置がプロセス中にシフトされ、および相互接続パッドがシフトされ、歩留および性能問題が生じる。温度サイクリング中に元の位置に戻ることは、困難である（硬化温度がＴｇに近い／Ｔｇを超える場合、それはエポキシ樹脂特性によって生じる）。それは、従来構造パッケージが大きなサイズで処理されることができず、および、それがより高い製造費用を生じさせることを意味する。
【特許文献１】米国特許第６，２７１，４６９号
【０００６】
更に、一部の技法は、基板の上側表面上に直接形成されるダイの使用を伴う。公知のように、半導体ダイのパッドはエリアアレイ型の複数の金属パッドへの再分配層（ＲＤＬ）を伴う再分配プロセスを通して再分配される。ビルドアップ層が、パッケージのサイズを増大する。したがって、パッケージの厚さは増加する。これは、チップのサイズを縮小する要求と対立する可能性がある。
【０００７】
更に、従来技術は「パネル」タイプパッケージを形成するために複雑なプロセスに苦しむ。それは、封入用のモールドツールおよびモールド材料の射出を必要とする。コンパウンドを熱硬化させた後のそりの為に同じレベルでダイおよびコンパウンドの表面を制御しそうになく、ＣＭＰプロセスが、平坦でない表面を研磨するために必要かもしれない。コストは、したがって、増加する。
【０００８】
したがって、本発明は上述した課題を克服して、更に温度サイクリングのより良いボードレベル信頼度試験を提供するために、良いＣＴＥ性能および縮小サイズを備えたファンアウトウエハレベルパッケージング（ＦＯ−ＷＬＰ）構造を提供する。
【課題を解決するための手段】
【０００９】
本発明の目的は、優れたＣＴＥ性能および縮小サイズを備えたファンアウトＷＬＰを提供することである。
【００１０】
更に、本発明の別の目的は、信頼性を向上させ、かつデバイスサイズを縮小するためのダイ収容スルーホールを有する基板を備えたファンアウトＷＬＰを提供することである。
【００１１】
本発明が、パッケージの一構造を開示し、それが、ダイ収容スルーホール、接続スルーホール構造体および第１のコンタクトパッドを備えた基板と、ダイ収容スルーホール内に配設されるダイと、ダイの下に形成され、かつダイとダイ収容スルーホールの側壁との間の間隔内に充填される周囲材料と、ダイおよび基板の上に形成される誘電層と、誘電層の上に形成され、かつ第１のコンタクトパッドに接続される再分配層（ＲＤＬ）と、ＲＤＬの上に形成される保護層と、基板の下部表面に、かつ接続スルーホール構造体の下に形成される第２のコンタクトパッドと、を備える。
【００１２】
基板の材料は、エポキシタイプＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（印刷回路基板）材料、ガラスまたはセラミックを含む。代わりとして、基板の材料は、合金または金属を含み、好ましくは、基板のＣＴＥ（熱膨張率）は、約１６ないし２０のＣＴＥを有するマザーボード（ＰＣＢ）のＣＴＥの近くにある。誘電層の材料は、弾性誘電層、感光層、シリコーン誘導体ベースの層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層またはシリコーン樹脂層を含む。
【発明を実施するための最良の形態】
【００１３】
本発明は、次に本発明の好ましい実施態様および添付の図によってより詳細に記載される。
それにもかかわらず、認識されるべきは、本発明の好ましい実施態様が例示するためにだけあることである。ここで言及される好ましい実施態様の他に、本発明は明示的に記載されるものの他に広範囲の他の実施態様において実践されることができ、および添付の請求の範囲に指定される場合を除いて、本発明の有効範囲は明示的には限定されない。
【００１４】
本発明は、その上に形成される予め定められた端子コンタクト金属パッド３を有する基板および基板２の中に形成される予め形成されたダイ収容スルーホール４を利用するファンアウトＷＬＰの構造を開示する。ダイは基板のダイ収容スルーホール内に配設されて、コアペースト材上に取り付けられ、例えば、弾性コアペースト材がダイ端と基板のダイ収容スルーホールの側壁との間のスペースにおよび／またはダイの下に充填される。感光材が、ダイおよび予め形成された基板（コアペースト域を含む）の上にコーティングされる。好ましくは、感光材の材料は弾性体から形成される。
【００１５】
図１は、本発明の一実施態様に従うファンアウトウエハレベルパッケージ（ＦＯ−ＷＬＰ）の断面図を例示する。図１に示すように、ＦＯ−ＷＬＰの構造は（有機基板用の）端子コンタクト金属パッド３を有する基板２およびダイ６を収容するためにその中に形成されるダイ収容スルーホール４を含む。このダイ収容スルーホール４は、基板を通して基板の上側表面から下部の表面まで形成される。スルーホール４は、基板２内に予め形成される。コア材料２１が、ダイ６の下部表面の下にコーティングされ、それによってダイ６を封止する。コアペースト２１が、また、ダイ端６とスルーホール４の側壁との間のスペース内に再充填される。導電層２４が、コア材料２１によってシリコンダイと基板との間のより良い接着のためにダイ収容スルーホール４の側壁上にコーティングされる。
【００１６】
ダイ６が、基板２上のダイ収容スルーホール４内に配設される。わかるように、コンタクトパッド（ボンディングパッド）１０がダイ６の上に形成される。感光層または誘電層１２が、ダイ６および基板の上側表面の上に形成される。複数の開口が、リソグラフィプロセスまたは露光および現像手順を通して誘電層１２内に形成される。複数の開口が、それぞれ、基板の上側表面上のコンタクトパッドまたは入出力パッド１０および第１の端子コンタクト金属パッド３に位置合わせされる。導電トレース１４とも称される、ＲＤＬ（再分配層）１４が層１２の上に形成される（シード層）金属層の選択された部分を除去することによって誘電層１２の上に形成され、ＲＤＬ１４は、入出力パッド１０および第１の端子コンタクト金属パッド３を通してダイ６と電気的に接続されるように保つ。基板は、基板２内に形成される接続スルーホール２２を更に備える。第１の端子コンタクト金属パッド３が、接続スルーホール２２の上に形成される。導電材料が、電気的接続（予め形成された基板）のために接続スルーホール２２内に再充填される。第２の端子パッド１８が、基板２の下部表面にかつ接続スルーホール２２の下に位置して、基板の第１のコンタクト金属パッド３に接続される。スクライブライン２８が、各々のユニットを切り離すためにパッケージユニットの間に画成され、スクライブラインの上には全く誘電層がない。保護層２６が、ＲＤＬ１４をカバーするために使用される。多ビルドアップ層（ＲＤＬ）は、上述したステップを繰り返すことによって処理されるのに容易である。
【００１７】
誘電層１２およびコア材料が弾性特性を有するために、誘電層およびコア材料は温度サイクリング中にダイ６と基板２との間の熱機械応力を吸収する緩衝域として作用する。上述した構造は、ＬＧＡタイプパッケージを構成する。
【００１８】
代替実施態様が図２に見られることができ、導電ボール２０が第２の端子パッド１８上に形成される。このタイプは、ＢＧＡタイプと呼ばれている。他の部分は図１に類似しており、したがって、詳細な説明は省略される。端子パッド１８は、この場合にＢＧＡ方式の下でＵＢＭ（アンダーボール金属）として作用することができる。複数のコンタクト導電性パッド３が、基板２の上側表面にかつＲＤＬ１４の下に形成される。
【００１９】
好ましくは、基板２の材料は画成されたスルーホールを有するエポキシタイプＦＲ５、ＢＴ、ＰＣＢの様な有機基板またはプレエッチング回路を有するＣｕ金属である。好ましくは、ＣＴＥはマザーボード（ＰＣＢ）の一つと同じである。好ましくは、高ガラス転移温度（Ｔｇ）を備えた有機基板は、エポキシタイプＦＲ５またはＢＴ（ビスマレイミドトリアジン）タイプ基板である。Ｃｕ金属（ＣＴＥ約１６）もまた、使用されることができる。ガラス、セラミック、シリコンが基板として使用されることができる。弾性コアペーストが、シリコーンゴム弾性体から形成される。
【００２０】
それは、エポキシタイプ有機基板（ＦＲ５／ＢＴ）のＣＴＥ（Ｘ／Ｙ方向）が、約１６であり、およびチップ再分配用のツールのＣＴＥが、ツールとしてガラス材料を使用することによって約５ないし８であるからである。ＦＲ５／ＢＴは、いくつかの高温プロセスを必要とするＷＬＰプロセス中に、パネル形態でダイシフトを生じさせる温度サイクリング（一旦温度が、ガラス転移温度Ｔｇの近くにあると）の後で、元の場所に戻りそうにない。
【００２１】
基板は、ウエハ形のような丸いタイプとすることができ、直径は、２００、３００ｍｍ以上とすることができる。それは、パネル形態のような矩形のタイプに対して使用されることができる。基板２には、ダイ収容スルーホール４が予め形成される。スクライブライン２８が、各々のユニットを切り離すためにユニットの間に画成される。図３を参照して、それは基板２が複数の予め形成されたダイ収容スルーホール４および接続スルーホール２２を含むことを示す。導電材料が、（予め形成された）接続スルーホールの中に再充填され、それによって接続スルーホール２２構造体を構成する。
【００２２】
本発明の一実施態様において、誘電層１２は好ましくはシロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズおよびその組合せを備えるシリコーン誘導体ベースの材料によって作られる弾性誘電材料である。別の実施態様において、誘電層は、ポリイミド（ＰＩ）またはシリコーン樹脂を備える材料によって作られる。好ましくは、それは単純なプロセスのための感光層である。
【００２３】
本発明の一実施態様において、弾性誘電層は１００（ｐｐｍ／℃）より大きいＣＴＥ、展伸度約４０パーセント（好ましくは３０パーセント−５０パーセント）を有する一種の材料であり、および、材料の硬度はプラスチックとゴムとの間である。弾性誘電層１８の厚さは、温度サイクル試験中にＲＤＬ／誘電層界面に蓄積される応力に依存する。
【００２４】
図４は、パネルウエハ（再分配ダイ６および基板２）を載架するためのガラスキャリアツール４０を例示する。ＵＶ硬化タイプ材料のような接着材料４２が、ツール４０の周辺領域に形成される。１つの場合において、このツールはパネル形式の形状を備えたガラスでできていることができる。ダイ収容スルーホール構造は、基板の端で形成されない。図４の下の部分は、ガラスキャリアツールとパネル（ダイおよび基板）の組合せを例示する。パネルはガラスキャリアと接着し、それはプロセス中にパネルにくっついて、保持する。
【００２５】
図５は、ダイ収容スルーホール４を有する基板の平面図を例示する。基板の端領域５０は、ダイ収容スルーホールを有さず、それは、ＷＬＰプロセス中にガラスキャリアを貼り付けるために使用される。ＷＬＰプロセスが完了されたあと、基板２はガラスキャリアから点線に沿って切断され、それは、点線の内部領域がパッケージ分断のための鋸引きプロセスによって処理されることを意味する。
【００２６】
図６を参照して、それは、ＣＴＥ問題と関連する主要部分を例示する。シリコンダイ（ＣＴＥは〜２．３である）が、このパッケージの内側にパッケージされる。ＦＲ５またはＢＴ有機エポキシタイプ材料（ＣＴＥ〜１６）が、基板として使用され、およびそのＣＴＥはＰＣＢまたはマザーボードと同じである。ダイと基板との間のスペース（間隔）は、（ダイとエポキシタイプＦＲ５／ＢＴとの間の）ＣＴＥ不整合による熱機械応力を吸収するために充填コア材料（弾性コアペーストを好む）で充填される。更に、誘電層１２はダイパッドとＰＣＢとの間の応力を吸収するために弾性体を含む。ＲＤＬ金属はＣｕ／Ａｕ材であり、および、ＣＴＥはＰＣＢおよび有機基板と同じの約１６であり、およびコンタクトバンプのＵＢＭ１８が、基板の端子コンタクト金属パッド３上に置かれる。ＰＣＢの金属ランドはＣｕ組成金属であり、ＣｕのＣＴＥはＰＣＢの一つに適合する約１６である。上の記述から、本発明は優れたＣＴＥ（完全にＸ／Ｙ方向に整合）解決策をＷＬＰに提供することができる。
【００２７】
明らかに、ビルドアップ層（ＰＣＢおよび基板）の下のＣＴＥ整合問題は、現在の方式によって解決し、および、それはより良い信頼性（オンボードレベル状態の間の基板上の端子パッド（ソルダーボール／バンプ）に対するＸ／Ｙ方向の熱応力がない）を提供し、および、弾性ＤＬがＺ方向応力を吸収するために使用される。チップ端と基板のスルーホールの側壁との間のスペース（間隙）は、機械／熱応力を吸収するために弾性誘電材料を充填するのに使用されることができる。
【００２８】
本発明の一実施態様において、ＲＤＬの材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を備え、ＲＤＬの厚さは、２ｕｍと１５ｕｍの間にある。Ｔｉ／Ｃｕ合金が、シード金属層としてまた、スパッタリング技法によって形成され、および、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金が電気メッキによって形成される。ＲＤＬを形成するために電気メッキプロセスを利用することは、温度サイクリング中にＣＴＥ不整合に耐えるようにＲＤＬを十分に厚くおよびより良い機械的性質にすることができる。金属パッドは、ＡｌまたはＣｕ、または、その組合せとすることができる。ＦＯ−ＷＬＰの構造が弾性誘電層としてＳＩＮＲおよびＲＤＬとしてＣｕを利用する場合、ここで示されない応力分析によって、ＲＤＬ／誘電層界面内に蓄積される応力は減少する。
【００２９】
図１−２に示すように、ＲＤＬはダイから散開して、それらは第２の端子パッドに向かって下向きに連通する。従来技術と異なるのは、ダイ６が、基板の予め形成されたダイ収容スルーホール内に収容され、それによってパッケージの厚さを減らすことである。従来技術は、ダイパッケージ厚さを減らすためにルールに違反する。本発明のパッケージは、従来技術より薄い。更に、基板はパッケージの前に事前に準備される。ダイ収容スルーホール４は、予め定められている。したがって、スループットはこれまでより向上される。本発明は、減少した厚さおよび良いＣＴＥ整合性能を備えたファンアウトＷＬＰを開示する。
【００３０】
本発明は、基板（好ましくは有機基板ＦＲ４／ＦＲ５／ＢＴ）を準備することを含み、およびコンタクト金属パッドが上面の上に、および、金属接続スルーホールが下面に形成される。スルーホールは、ダイサイズプラス＞１００ｕｍ／側面より大きいサイズで形成される。深さは、ダイ厚さの厚さと同じものである。
【００３１】
ＲＤＬ（トレース１、任意選択のプロセス）が加工処理されたシリコンウエハの上に形成され、入出力金属（ボンディング）パッドのピッチがフォトリソグラフィプロセスに対してあまりにタイトな（小さい）場合、それはプロセス中の歩留を向上させることができる。次のステップは、裏面ラッピングによってウエハを所望の厚さにラッピングする。ウエハは、ダイを切り離すためにダイシング手順に送られる。
【００３２】
その後に、本発明のプロセスはダイ再分配（位置合せ）ツールにその上に形成される位置合せパターンを提供することを含む（好ましくはガラス材料）。次いで、パターン化された接着剤が（ダイの表面を貼るために使用される）ツール上に印刷され、続いて所望のピッチでツール上の所望のダイを再分配するためにフリップチップ機能を備えたピックアンドプレース精密位置合せシステムを用いる。パターン化された接着剤が、チップ（活性表面側）をツール上に貼り付ける。その後、（ダイ収容スルーホールを備えた）基板がツール上で結合されて、その後に弾性コアペースト材をダイと（ＦＲ５／ＢＴ）基板のスルーホールの側壁との間のスペース（間隔）およびダイ裏面上に印刷することが続く。コアペーストの表面および基板を同じレベルに保つのが好ましい。次に、硬化プロセスがコアペースト材を硬化させるために使用され、およびＵＶ硬化によってガラスキャリアを接着する。パネルボンダが、基板およびダイ裏面にガラスキャリアを接合するために使用される。真空硬化が実行され、ツールをパネルウエハから切り離すことが続く。
【００３３】
一旦ダイが基板（パネルベース）上に再分配されると、次いで、クリーンアップ手順がぬれおよび／または乾燥洗浄によってダイ表面を洗浄するために実行される。次のステップは、パネルの表面上に誘電材料をコーティングすることである。その後、リソグラフィプロセスがバイア（コンタクト金属パッド）およびＡｌボンディングパッドおよび／またはスクライブライン（任意選択）を開けるために実行される。プラズマ洗浄ステップが、次いでバイアホールおよびＡｌボンディングパッドの表面を洗浄するために実行される。次のステップはシード金属層としてＴｉ／Ｃｕをスパッタすることであり、そして次に、フォトレジスタ（ＰＲ）が、再分配された金属層（ＲＤＬ）のパターンを形成するために誘電層およびシード金属層の上にコーティングされる。次いで、電気めっきがＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために処理され、ＲＤＬ金属トレースを形成するためにＰＲを取り除くことおよび金属ウェットエッチングが続く。その後、次のステップは、最上部誘電層をコーティングし、または印刷することであり、および／またはスクライブライン（任意選択）を開けることである。
【００３４】
パネルの下側へのボール配置またはソルダーペースト印刷の後、熱リフロー手順がボール側上でリフローするために実行される（ＢＧＡタイプに対して）。金属層が、最上部マークを形成するために最上部誘電層の上に形成される。試験が、実行される。パネルウエハレベル最終試験が、垂直プローブカードを用いて実行され、プロービングパッドが、プリフォームコンタクト金属パッドの上の最上部誘電層を開口することによってダイの回路側面の上に形成されることができる。試験の後、基板はパッケージを個々のユニットに分断するために鋸で切られる。次いで、パッケージはそれぞれトレーまたはテープアンドリール上に取り上げられて配置される。
【００３５】
本発明の利点は、以下の通りである：
このプロセスは、パネルウエハタイプを形成するのに簡単で、パネル表面の粗さを制御するのに容易である。（ダイ付着）パネルの厚さは制御されるのに容易であり、および、ダイシフト問題はガラスキャリアによってプロセス中に除去される。射出モールドツールは省略されおよび、そり、ＣＭＰのポリシングプロセスはどちらも導入されない。パネルウエハは、ウエハレベルパッケージプロセスによって処理されるのに容易である。
【００３６】
基板は、プリフォームダイ収容スルーホールおよび接続金属スルーホールおよび端子コンタクト金属パッド（有機基板に対して）によって予め用意され、ダイ収容スルーホールのサイズは、ダイサイズプラス側面につき約＞１００ｕｍに等しく、シリコンダイと基板（ＦＲ５／ＢＴ））との間のＣＴＥが不整合することによる熱応力を吸収するために、弾性コアペースト材を充填することによって応力バッファ解放領域として使用されることができる。パッケージングスループットは、ダイの表面上に単純なビルドアップ層を適用することによって増加する（製造サイクル時間は、減少した）。端子パッドは、ダイ活性表面と同じ表面の上に形成される。
【００３７】
ダイ配置プロセスは、現在のプロセスと同じである。弾性コアペースト（樹脂、エポキシコンパウンド、シリコーンゴム、など）が、本発明の熱応力解放バッファのためにダイ端とダイ収容スルーホールの側壁との間のスペースに再充填され、次いで、真空熱硬化が適用される。ＣＴＥ不整合問題は、パネル成形プロセス（シリコンダイに近い低ＣＴＥを備えたガラスキャリアを使用する）中に克服される。シリコーン誘電材料（好ましくはＳＩＮＲ）だけが、活性表面および基板（好ましくはＦＲ４５またはＢＴ）表面上にコーティングされる。誘電層（ＳＩＮＲ）が、コンタクトを開けるための感光層であるために、コンタクトパッドは、フォトマスクプロセスだけを用いて開口される。ダイ付着材料が、ダイの裏面に印刷され、および基板はダイと共に結合される。パッケージおよびボードレベルの両方に対する信頼性は、特にボードレベル温度サイクル試験に対して、これまでよりよく、それは、基板とＰＣＢマザーボードのＣＴＥが同一であり、したがって、何の熱機械応力もソルダーバンプ／ボールに印加されないことに起因し、ボード試験の温度サイクリング中の以前の故障モード（ソルダーボール亀裂）は明白でなかった。コストは低く、および、プロセスは単純である。マルチチップパッケージを形成することも、容易である。
【００３８】
本発明の好適な実施態様が記載されたとはいえ、本発明が記載された好適な実施態様に限定されるべきでないことは、当業者に理解されよう。むしろ、あとに続く特許請求の範囲によって規定されるように、さまざまな改変と変更態様が本発明の趣旨および範囲内でなされることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明に従うファンアウトＷＬＰ（ＬＧＡタイプ）の構造の断面図を例示する。
【図２】本発明に従うファンアウトＷＬＰ（ＢＧＡタイプ）の構造の断面図を例示する。
【図３】本発明に従う基板の断面図を例示する。
【図４】本発明に従う基板とガラスキャリアの組合せの断面図を例示する。
【図５】本発明に従う基板の平面図を例示する。
【図６】本発明に従うボードレベル温度サイクル試験上の半導体デバイスパッケージの図を例示する。
【符号の説明】
【００４０】
２基板
３金属パッド
４スルーホール
６ダイ
１０コンタクトパッド
１２誘電層
１４ＲＤＬ
１８端子パッド
２０導電ボール
２１コア材料
２２接続スルーホール
２４導電層
２６保護層
２８スクライブライン
４０ガラスキャリアツール
４２接着材料
５０端領域
【図１】
2008182225.tif 000003
【図２】
2008182225.tif 000004
【図３】
2008182225.tif 000005
【図４】
2008182225.tif 000006
【図５】
2008182225.tif 000007
【図６】
2008182225.tif 000008
【外国語明細書】
2008182225000001.pdf