【手続補正書】
【提出日】平成21年1月21日(2009.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
選択的に電源の供給が遮断可能にされた回路ブロックを有し、
前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備え、
前記データ保持素子は、電源供給遮断の対象とされクロック同期でデータを入力してラッチする第１ラッチ回路、電源供給遮断の非対象とされデータをスタティックにラッチする第２ラッチ回路、及び前記第１ラッチ回路の記憶ノードと前記第２ラッチ回路の記憶ノードとをデータ転送可能に選択的に接続する転送回路を有し、
前記テスト経路から入力されるデータを前記第１ラッチ回路、前記転送回路、及び前記第２ラッチ回路を通して前記テスト経路に伝播する第１動作モードと、
前記信号経路から入力されるデータを前記第１ラッチ回路を通して前記信号経路に伝播する第２動作モードと、
電源の供給が遮断されるとき前記第１ラッチ回路の記憶データを前記転送回路を通して前記第２ラッチ回路に退避する第３動作モードと、
前記電源の供給を再開するとき前記第２ラッチ回路の記憶データを前記転送回路を通して前記第１ラッチ回路に復帰する第４動作モードと、を有する半導体集積回路。
【請求項２】
前記第１ラッチ回路は、前記信号経路の上流に接続するデータ入力端子、前記テスト経路の上流に接続するテストデータ入力端子、クロック信号を入力するクロック入力端子、前記クロック入力端子から入力されるクロック信号の第1状態に応答して前記データ入力端子又は前記テストデータ入力端子からのデータを入力する入力ゲート、前記入力ゲートから入力されたデータを前記クロック入力端子から入力されるクロック信号の第２状態に応答してラッチする第１スタティックラッチ、及び前記第1スタティックラッチの記憶データを前記信号経路の下流に出力するデータ出力端子を有し、
前記第２ラッチ回路は、第２スタティックラッチ、前記第２スタティックラッチの記憶情報を前記テスト経路の下流に出力するテスト出力端子を有する請求項１記載の半導体集積回路。
【請求項３】
前記回路ブロックは、半導体集積回路のグランド端子との間に動作電源の供給遮断に用いるグランドスイッチを有する請求項２記載の半導体集積回路。
【請求項４】
前記クロック信号の第１状態はローレベルであり、前記第１状態の期間は前記クロック信号の第２状態の期間より短い請求項３記載の半導体集積回路。
【請求項５】
前記転送回路は、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタと、
前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｐチャンネル型チャージＭＯＳトランジスタと、
前記一対のチャージＭＯＳトランジスタのソースを選択的に電源端子に接続する第1スイッチＭＯＳトランジスタと、を有し、
前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオフ状態に制御され、
前記第４動作モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオン状態に制御される請求項３記載の半導体集積回路。
【請求項６】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる請求項５記載の半導体集積回路。
【請求項７】
前記第２スタティックラッチは、逆並列接続された一対のＣＭＯＳインバータと、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第２スイッチＭＯＳトランジスタとを有し、
前記第２スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される請求項５記載の半導体集積回路。
【請求項８】
前記回路ブロックは、半導体集積回路の電源端子との間に動作電源の供給遮断に用いる電源スイッチを有する請求項２記載の半導体集積回路。
【請求項９】
前記クロック信号の第１状態はハイレベルであり、前記第１状態の期間は前記クロック信号の第２状態の期間より短い請求項８記載の半導体集積回路。
【請求項１０】
前記転送回路は、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタと、
前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｎチャンネル型ディスチャージＭＯＳトランジスタと、
前記一対のディスチャージＭＯＳトランジスタのソースを選択的にグランド端子に接続する第３スイッチＭＯＳトランジスタと、を有し、
前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオフ状態に制御され、
前記第４導モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオン状態に制御される請求項８記載の半導体集積回路。
【請求項１１】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる請求項１０記載の半導体集積回路。
【請求項１２】
前記第２スタティックラッチは、逆並列接続された一対のＣＭＯＳインバータと、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第４スイッチＭＯＳトランジスタとを有し、
前記第４スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される請求項１０記載の半導体集積回路。
【請求項１３】
前記データ保持素子は、前記第１ラッチ回路の前記出力端子を選択的に初期化する初期化回路を有する請求項２記載の半導体集積回路。
【請求項１４】
前記データ保持素子は、前記初期化回路による前記出力端子の初期化レベルをハイレベル又はローレベルに選択する端子を有する請求項１３記載の半導体集積回路。
【請求項１５】
前記第1動作モードにおいて、前記テスト経路を介して直列された複数のデータ保持素子はテスト容易化のためのスキャンレジスタを構成する請求項１記載の半導体集積回路。
【請求項１６】
第１動作モードにおいて、前記スキャンレジスタを介して転送されるデータを前記半導体集積回路の外部から入力する制御と外部へ出力する制御を行う制御回路を有する請求項１５記載の半導体集積回路。
【請求項１７】
選択的に電源の供給が遮断可能にされた回路ブロックを有し、
前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備え、
前記データ保持素子は、電源供給遮断の対象とされ、前記信号経路に接続するデータ入力端子又はテスト経路に接続するテストデータ入力端子からクロック同期でデータを入力してラッチし、ラッチしたデータを前記信号経路に接続するデータ出力端子から出力する第１ラッチ回路、電源供給遮断の非対象とされ、データをスタティックにラッチし、ラッチしたデータを前記テスト経路に接続するテストデータ出力端子から出力する第２ラッチ回路、及び前記第１ラッチ回路の記憶ノードのデータを前記第２ラッチ回路の記憶ノードに転送し、又は前記第２ラッチ回路の記憶ノードのデータを前記第１ラッチ回路の記憶ノードに転送する転送回路を有し、
電源の供給が遮断されるとき前記転送回路は前記第１ラッチ回路の記憶データを前記第２ラッチ回路に退避し、前記電源の供給を再開するとき前記転送回路は前記第２ラッチ回路の記憶データを前記第１ラッチ回路に復帰する半導体集積回路。