(57)【要約】【課題】  低耐圧トランジスタとの混載が可能で、微細化及び耐圧の調整が容易な横型の高耐圧ＭＯＳＦＥＴを備えた半導体装置を提供する。【解決手段】  高耐圧ＭＯＳＦＥＴが、半導体基板１上の高耐圧用活性領域４に形成された溝部１０と、溝部１０を挟んだ両側の高耐圧用活性領域４の上面に形成され、高耐圧用活性領域４とは逆導電型に不純物注入された２つのポリシリコン層６と、溝部１０を挟んだ両側に位置し、ポリシリコン層６の下部の高耐圧用活性領域４の表面に高耐圧用活性領域４とは逆導電型に不純物注入された２つの不純物拡散ドリフト層９と、溝部１０の底面と側面、及び、各ポリシリコン層６の溝部１０に近い側の近接領域の溝部側の端面及び上面に、ゲート酸化膜１１を介して形成されたゲート電極１３ａを備え、２つのポリシリコン層６のゲート電極１３ａに覆われていない近接領域以外の部分に、夫々ソース・ドレイン領域１５ａが形成されている。【選択図】        図３
2008166717.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、素子分離領域と、前記素子分離領域により区画された活性領域と、前記活性領域の少なくとも１区画の高耐圧用活性領域に形成された高耐圧ＭＯＳＦＥＴを備えてなる半導体装置であって、
前記高耐圧ＭＯＳＦＥＴが、
第１導電型の前記高耐圧用活性領域に形成された溝部と、
前記溝部を挟んだ両側の前記高耐圧用活性領域の上面に形成され、前記第１導電型と逆の第２導電型に不純物注入された２つのポリシリコン層と、
前記溝部を挟んだ両側に位置し、前記ポリシリコン層の下部の前記高耐圧用活性領域の表面に前記第２導電型に不純物注入された２つの不純物拡散ドリフト層と、
前記溝部の底面と側面、及び、前記各ポリシリコン層の前記溝部に近い側の近接領域の前記溝部側の端面及び上面に、ゲート酸化膜を介して形成されたゲート電極と、を備え、
前記２つのポリシリコン層の前記ゲート電極に覆われていない前記近接領域以外の部分に、夫々ソース領域とドレイン領域が形成されていることを特徴とする半導体装置。
【請求項２】
前記高耐圧用活性領域の表面からの深さが、前記溝部の方が前記不純物拡散ドリフト層より深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝部の前記高耐圧用活性領域の表面からの深さが、３００乃至９００ｎｍの範囲内であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記溝部の前記２つのポリシリコン層間の幅で規定されるゲート長が、３００乃至１２００ｎｍの範囲内であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記２つのポリシリコン層の少なくとも一方が、前記活性領域の上面から前記素子分離領域の上面にまで延長して形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記ポリシリコン層の前記素子分離領域の上面部分に前記ソース領域または前記ドレイン領域が形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記２つのポリシリコン層の前記近接領域の前記溝部から離間する方向に沿った長さが、２００乃至１０００ｎｍの範囲内であり、
前記高耐圧ＭＯＳＦＥＴの耐圧が、前記近接領域の長さに応じて、１０乃至４０Ｖの範囲内に調整されていることを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
【請求項８】
前記２つのポリシリコン層の前記ソース領域と前記ドレイン領域が形成されている部分の上面、及び、前記ゲート電極の上面に、シリサイド膜が形成されていることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記高耐圧ＭＯＳＦＥＴの形成されていない前記活性領域の他の区画に、低耐圧ＭＯＳＦＥＴが形成されていることを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
前記高耐圧ＭＯＳＦＥＴと前記低耐圧ＭＯＳＦＥＴの各ゲート電極が、同一材料で同時に形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
請求項１〜１０の何れか１項に記載の半導体装置の製造方法であって、
前記高耐圧ＭＯＳＦＥＴを形成する工程が、
前記半導体基板上に前記素子分離領域を形成する工程と、
前記活性領域の少なくとも１区画に前記第１導電型の前記高耐圧用活性領域を形成する工程と、
前記高耐圧用活性領域の上面に前記ポリシリコン層と第１酸化膜を形成する工程と、
前記ポリシリコン層と前記高耐圧用活性領域の表面に、前記第１酸化膜を介して前記第２導電型の不純物イオン注入を行う工程と、
前記第１酸化膜と前記ポリシリコン層と前記不純物イオン注入された前記高耐圧用活性領域の表面部分を貫通して上側に開口する溝部を形成する工程と、
前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程と、
前記ゲート電極材料膜をパターニングして、前記ゲート電極を形成する工程と、
前記ポリシリコン層の前記ゲート電極に覆われていない部分に、前記第２導電型の第２の不純物イオン注入を行い、前記ソース領域と前記ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜１０の何れか１項に記載の半導体装置の製造方法であって、
前記高耐圧ＭＯＳＦＥＴを形成する工程が、
前記半導体基板上に前記素子分離領域を形成する工程と、
前記活性領域の少なくとも１区画に前記第１導電型の前記高耐圧用活性領域を形成する工程と、
前記高耐圧用活性領域の表面に前記第２導電型の不純物イオン注入を行う工程と、
前記不純物イオン注入後の前記高耐圧用活性領域の上面に前記ポリシリコン層と第１酸化膜を形成する工程と、
前記第１酸化膜と前記ポリシリコン層と前記不純物イオン注入された前記高耐圧用活性領域の表面部分を貫通して上側に開口する溝部を形成する工程と、
前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程と、
前記ゲート電極材料膜をパターニングして、前記ゲート電極を形成する工程と、
前記ポリシリコン層の前記ゲート電極に覆われていない部分に、前記第２導電型の第２の不純物イオン注入を行い、前記ソース領域と前記ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記溝部を形成する工程と、前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程の間に、
前記溝部の底面より下方の前記高耐圧用活性領域の内部領域に、前記第１導電型の第３の不純物イオン注入を行い、チャンネルストッパー領域を形成する工程を有することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記高耐圧用活性領域の表面に前記第２導電型の不純物イオン注入を行う工程により前記高耐圧用活性領域の表面に形成された不純物拡散ドリフト層の下方領域に、第２のチャンネルストッパー領域を形成する工程を有することを特徴とする請求項１１〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記溝部を形成する工程と前記ゲート電極材料膜を堆積する工程の間に、
前記不純物拡散ドリフト層の下方領域に、前記第１導電型の第４の不純物イオン注入を行い、前記第２のチャンネルストッパー領域を形成する工程を行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１導電型の前記高耐圧用活性領域を形成する工程と前記チャンネルストッパー領域を形成する工程において、同一マスクを用いて不純物イオン注入を行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１導電型の前記高耐圧用活性領域を形成する工程を、前記溝部を形成する工程と前記ゲート電極材料膜を堆積する工程の間に行い、
前記素子分離領域を形成する工程後の前記溝部を形成する工程までの処理を、前記高耐圧用活性領域に代えて、前記高耐圧用活性領域となる予定の領域に対して行うことを特徴とする請求項１１〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
更に、低耐圧ＭＯＳＦＥＴを形成する工程を備え、
前記低耐圧ＭＯＳＦＥＴを形成する工程が、
前記素子分離領域が形成された後に、前記活性領域の前記高耐圧用活性領域以外の少なくとも１区画に、前記第１導電型の低耐圧用活性領域を形成する工程と、
前記低耐圧用活性領域の表面に、前記低耐圧ＭＯＳＦＥＴ用のゲート酸化膜を形成する工程と、
前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ゲート電極材料膜を堆積するのと同時に、前記低耐圧ＭＯＳＦＥＴ用のゲート電極材料膜を、同一材料で堆積する工程と、
前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ゲート電極材料膜をパターニングするのと同時に、前記低耐圧ＭＯＳＦＥＴ用のゲート電極材料膜をパターニングして、低耐圧用ゲート電極を形成する工程と、
前記低耐圧用ゲート電極を挟んで両側の前記低耐圧用活性領域の表面に、前記第２導電型の不純物イオン注入を行い、前記低耐圧ＭＯＳＦＥＴ用のソース領域とドレイン領域を形成する工程と、
を有することを特徴とする請求項１１〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ソース領域と前記ドレイン領域を形成する工程における前記第２導電型の第２の不純物イオン注入と、前記低耐圧ＭＯＳＦＥＴを形成する工程の前記ソース領域と前記ドレイン領域を形成する工程における前記第２導電型の不純物イオン注入が同時に行われることを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関し、特に、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴは、パンチスルー耐圧を確保する長いゲート長及びドリフト領域としての低濃度拡散領域が必要である等のために低耐圧ＭＯＳＦＥＴに比べサイズが非常に大きい。特に、ソース及びドレイン領域が、半導体基板表面に沿って横方向に配置されている横型の高耐圧ＭＯＳＦＥＴでは、当該サイズの拡大が顕著である。
【０００３】
従来から、斯かるサイズの大きな横型の高耐圧ＭＯＳＦＥＴの縮小化技術が種々提案されてきている。この縮小化技術の１つとして、下記の特許文献１には、ドリフト領域を垂直方向に形成し、高耐圧ＭＯＳＦＥＴに占めるドリフト領域の大幅な縮小を図る方法が提案されている。図７を用いて、当該高耐圧ＭＯＳＦＥＴの素子構造を説明する。図７に示すように、半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２が形成され、ゲート電極１０２の両側の半導体基板１００に溝１０３が形成され、ゲート電極１０２側の溝側壁に電界緩和層１０４（ドリフト領域）が設けられ、更に、溝底部側における半導体基板１００の上層部にソース及びドレイン領域１０５が形成されている。
【０００４】
また、横型のＭＯＳＦＥＴ構造において、短チャンネル効果を抑制し、且つ、トランジスタサイズを縮小する手法として、下記の特許文献２に代表される、溝ゲート型ＭＯＳＦＥＴが種々提案されている。図８を用いて、当該溝ゲート型ＭＯＳＦＥＴの製造方法を説明する。
【０００５】
半導体基板１１０上に素子分離領域１１１を形成した後（図８（ａ）参照）、不純物イオン注入によりソース及びドレイン領域１１２を形成する（図８（ｂ）参照）。次に、ＣＶＤ酸化膜１１３を堆積させた後、トランジスタのチャンネル領域のＣＶＤ酸化膜１１３を開口すると同時に、ソース・ドレイン領域１１２のＳｉ層もエッチングして第１のＳｉ溝１１４を設ける（図８（ｃ）参照）。次に、ＣＶＤ（化学的気相成長）法と異方性エッチングを組み合わせて、第１の溝側壁に酸化膜等の絶縁膜によるサイドウォール１１５を形成すると同時に、第２のＳｉ溝１１６を形成する（図８（ｄ）参照）。次に、熱酸化により、第２のＳｉ溝１１６の底部にゲート酸化膜１１７を成長させる。その後、第１及び第２の溝１１４、１１６内をポリシリコン等のゲート電極材料で埋めることによりゲート電極１１８を形成する（図８（ｅ）参照）。
【０００６】
【特許文献１】特開平６−１５１４５３号公報
【特許文献２】特開２００２−３４３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の特許文献１の高耐圧ＭＯＳＦＥＴによれば、高耐圧トランジスタに占めるドリフト領域のサイズは確かに従来のものより小さくなるが、パンチスルー耐圧を確保するためのチャンネル長は縮小できない。また、溝部分が非常に高段差となることから、高耐圧トランジスタと低耐圧トランジスタが混載する半導体装置では、半導体装置全体としての微細化が不利となる。
【０００８】
また、特許文献２の溝ゲート型ＭＯＳＦＥＴによれば、電源電圧の低い（＜１．８ｖ）微細トランジスタの縮小には効果が得られるが、電界緩和用のドリフト領域を必要とする高耐圧ＭＯＳＦＥＴ（１０〜５０ｖ）に、当該素子構造をそのまま適用することはできない。
【０００９】
本発明は、上記問題点に鑑みてなされたもので、その目的は、低耐圧トランジスタとの混載が可能で、微細化及び耐圧の調整が容易な横型の高耐圧ＭＯＳＦＥＴを備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る半導体装置は、半導体基板上に、素子分離領域と、前記素子分離領域により区画された活性領域と、前記活性領域の少なくとも１区画の高耐圧用活性領域に形成された高耐圧ＭＯＳＦＥＴを備えてなる半導体装置であって、前記高耐圧ＭＯＳＦＥＴが、第１導電型の前記高耐圧用活性領域に形成された溝部と、前記溝部を挟んだ両側の前記高耐圧用活性領域の上面に形成され、前記第１導電型と逆の第２導電型に不純物注入された２つのポリシリコン層と、前記溝部を挟んだ両側に位置し、前記ポリシリコン層の下部の前記高耐圧用活性領域の表面に前記第２導電型に不純物注入された２つの不純物拡散ドリフト層と、前記溝部の底面と側面、及び、前記各ポリシリコン層の前記溝部に近い側の近接領域の前記溝部側の端面及び上面に、ゲート酸化膜を介して形成されたゲート電極と、を備え、前記２つのポリシリコン層の前記ゲート電極に覆われていない前記近接領域以外の部分に、夫々ソース領域とドレイン領域が形成されていることを第１の特徴とする。
【００１１】
上記第１の特徴の半導体装置によれば、チャンネル領域が溝部の下部に形成されるので、ドリフト層が拡散によってチャンネル方向へ伸びないため、短チャンネル効果を抑制してゲート長の縮小が図れ、パンチスルー耐圧を確保するチャンネル長と電界緩和層となるドリフト長を縮小できる。また、ポリシリコン層の近接領域が、不純物拡散ドリフト層とともにドリフト層として機能し、これらのドリフト層とチャンネル領域が溝部によって自己整合的に形成できる。この結果、高耐圧ＭＯＳＦＥＴの大幅な縮小化が図れる。
【００１２】
更に、ポリシリコン層上部のゲート電極とポリシリコン層の近接領域とのオーバーラップ量が、フォトリソグラフィーにより容易に調整できるので、耐圧調整が可能になる。従って半導体装置の動作電圧仕様が変更になっても、高耐圧ＭＯＳＦＥＴを形成する製造プロセスを変更する必要がない。
【００１３】
更に好ましくは、本発明に係る半導体装置は、前記高耐圧用活性領域の表面からの深さが、前記溝部の方が前記不純物拡散ドリフト層より深くなっている。これにより、不純物拡散ドリフト層に対して後から溝部を形成する場合に、溝部の方が深いので、溝部を挟んだ両側に不純物拡散ドリフト層が自己整合的に形成できる。この結果、溝部の下部に、チャンネル領域と不純物拡散ドリフト層が自己整合的に形成できる。
【００１４】
また、前記溝部の前記高耐圧用活性領域の表面からの深さが、３００乃至９００ｎｍの範囲内であるのが好ましく、更に、前記溝部の前記２つのポリシリコン層間の幅で規定されるゲート長が、３００乃至１２００ｎｍの範囲内であるのが好ましい。
【００１５】
更に好ましくは、本発明に係る半導体装置は、前記２つのポリシリコン層の少なくとも一方が、前記活性領域の上面から前記素子分離領域の上面にまで延長して形成されていることを第２の特徴とする。ここで、好ましくは、前記ポリシリコン層の前記素子分離領域の上面部分に前記ソース領域または前記ドレイン領域が形成されている。
【００１６】
上記第２の特徴の半導体装置によれば、少なくともソース領域とドレイン領域の何れか一方を素子分離領域上に配置することができ、ソース領域とドレイン領域の何れか一方と半導体基板との間に発生する寄生容量が低減され、高耐圧ＭＯＳＦＥＴのより高速な動作が可能となる。また、素子分離領域を有効に活用できるため、高耐圧ＭＯＳＦＥＴの大幅な縮小化が図れる。
【００１７】
更に好ましくは、本発明に係る半導体装置は、上記何れかの特徴に加えて、前記２つのポリシリコン層の前記近接領域の前記溝部から離間する方向に沿った長さが、２００乃至１０００ｎｍの範囲内であり、前記高耐圧ＭＯＳＦＥＴの耐圧が、前記近接領域の長さに応じて、１０乃至４０Ｖの範囲内に調整されている。
【００１８】
更に好ましくは、本発明に係る半導体装置は、前記２つのポリシリコン層の前記ソース領域と前記ドレイン領域が形成されている部分の上面、及び、前記ゲート電極の上面に、シリサイド膜が形成されている。これにより、ソース、ドレイン、ゲートの各電極の配線抵抗を低減でき、高耐圧ＭＯＳＦＥＴのより高速な動作が可能となる。
【００１９】
更に好ましくは、本発明に係る半導体装置は、前記高耐圧ＭＯＳＦＥＴの形成されていない前記活性領域の他の区画に、低耐圧ＭＯＳＦＥＴが形成されている。ここで、前記高耐圧ＭＯＳＦＥＴと前記低耐圧ＭＯＳＦＥＴの各ゲート電極が、同一材料で同時に形成されていることがより好ましい。これにより、本発明に係る半導体装置により、低耐圧ＭＯＳＦＥＴで構成されるロジック回路を搭載できる。また、低耐圧ＭＯＳＦＥＴと混載される高耐圧ＭＯＳＦＥＴが微細化に適した構造であるので、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの夫々に対し、加工技術の世代交代に伴う微細化を最大限に行うことが可能となる。また、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴのゲート電極が同一材料で同時に形成されていることにより、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの形成工程の一部共用化が図れ、製造工程の簡略化が図れ、製造コストを抑制することができる。
【００２０】
更に、上記目的を達成するための本発明に係る半導体装置の製造方法は、上記特徴の半導体装置の前記高耐圧ＭＯＳＦＥＴを形成する工程が、
前記半導体基板上に前記素子分離領域を形成する工程と、前記活性領域の少なくとも１区画に前記第１導電型の前記高耐圧用活性領域を形成する工程と、前記高耐圧用活性領域の上面に前記ポリシリコン層と第１酸化膜を形成する工程と、前記ポリシリコン層と前記高耐圧用活性領域の表面に、前記第１酸化膜を介して前記第２導電型の不純物イオン注入を行う工程と、前記第１酸化膜と前記ポリシリコン層と前記不純物イオン注入された前記高耐圧用活性領域の表面部分を貫通して上側に開口する溝部を形成する工程と、前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程と、前記ゲート電極材料膜をパターニングして、前記ゲート電極を形成する工程と、前記ポリシリコン層の前記ゲート電極に覆われていない部分に、前記第２導電型の第２の不純物イオン注入を行い、前記ソース領域と前記ドレイン領域を形成する工程と、を有することを第１の特徴とする。
【００２１】
更に、本発明に係る半導体装置の製造方法は、上記特徴の半導体装置の前記高耐圧ＭＯＳＦＥＴを形成する工程が、
前記半導体基板上に前記素子分離領域を形成する工程と、前記活性領域の少なくとも１区画に前記第１導電型の前記高耐圧用活性領域を形成する工程と、前記高耐圧用活性領域の表面に前記第２導電型の不純物イオン注入を行う工程と、前記不純物イオン注入後の前記高耐圧用活性領域の上面に前記ポリシリコン層と第１酸化膜を形成する工程と、前記第１酸化膜と前記ポリシリコン層と前記不純物イオン注入された前記高耐圧用活性領域の表面部分を貫通して上側に開口する溝部を形成する工程と、前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程と、前記ゲート電極材料膜をパターニングして、前記ゲート電極を形成する工程と、前記ポリシリコン層の前記ゲート電極に覆われていない部分に、前記第２導電型の第２の不純物イオン注入を行い、前記ソース領域と前記ドレイン領域を形成する工程と、を有することを第２の特徴とする。
【００２２】
上記第１または第２の特徴の半導体装置の製造方法によれば、上記第１の特徴の作用効果を奏する半導体装置を製造することができる。
【００２３】
更に、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加えて、前記溝部を形成する工程と、前記溝部の側面及び底面と前記第１酸化膜の上面に、ゲート酸化膜とゲート電極材料膜を堆積する工程の間に、前記溝部の底面より下方の前記高耐圧用活性領域の内部領域に、前記第１導電型の第３の不純物イオン注入を行い、チャンネルストッパー領域を形成する工程を有することが好ましい。これにより、当該内部領域の不純物イオン注入個所がチャンネルストッパーとして機能し、短チャンネル効果を抑制することができる。
【００２４】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加えて、前記高耐圧用活性領域の表面に前記第２導電型の不純物イオン注入を行う工程により前記高耐圧用活性領域の表面に形成された不純物拡散ドリフト層の下方領域に、第２のチャンネルストッパー領域を形成する工程を有することが好ましい。これにより、不純物拡散ドリフト層の下方領域がチャンネルストッパーとして機能し、短チャンネル効果を抑制することができる。
【００２５】
更に好ましくは、本発明に係る半導体装置の製造方法は、前記溝部を形成する工程と前記ゲート電極材料膜を堆積する工程の間に、前記高耐圧用活性領域の表面に前記第２導電型の不純物イオン注入を行う工程により前記不純物拡散ドリフト層の下方領域に、前記第１導電型の第４の不純物イオン注入を行い、前記第２のチャンネルストッパー領域を形成する工程を行う。これにより、前記不純物拡散ドリフト層の下方領域の不純物イオン注入個所がチャンネルストッパーとして機能し、短チャンネル効果を抑制することができる。また、前記チャンネルストッパー領域を自己整合的に形成することができ、工程の簡略化と製造コスト抑制の効果が得られる。
【００２６】
更に、本発明に係る半導体装置の製造方法は、前記第１導電型の前記高耐圧用活性領域を形成する工程と前記チャンネルストッパー領域を形成する工程において、同一マスクを用いて不純物イオン注入を行うことが好ましい。これにより、工程の簡略化と製造コスト抑制の効果が得られる。
【００２７】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加えて、前記第１導電型の前記高耐圧用活性領域を形成する工程を、前記溝部を形成する工程と前記ゲート電極材料膜を堆積する工程の間に行い、前記素子分離領域を形成する工程後の前記溝部を形成する工程までの処理を、前記高耐圧用活性領域に代えて、前記高耐圧用活性領域となる予定の領域に対して行うようにするのも好ましい。これにより、溝部の深さのバラツキに起因する高耐圧ＭＯＳＦＥＴの閾値電圧のバラツキを抑制することができる。
【００２８】
更に好ましくは、本発明に係る半導体装置の製造方法は、更に、低耐圧ＭＯＳＦＥＴを形成する工程を備え、前記低耐圧ＭＯＳＦＥＴを形成する工程が、
前記素子分離領域が形成された後に、前記活性領域の前記高耐圧用活性領域以外の少なくとも１区画に、前記第１導電型の低耐圧用活性領域を形成する工程と、前記低耐圧用活性領域の表面に、前記低耐圧ＭＯＳＦＥＴ用のゲート酸化膜を形成する工程と、前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ゲート電極材料膜を堆積するのと同時に、前記低耐圧ＭＯＳＦＥＴ用のゲート電極材料膜を、同一材料で堆積する工程と、前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ゲート電極材料膜をパターニングするのと同時に、前記低耐圧ＭＯＳＦＥＴ用のゲート電極材料膜をパターニングして、低耐圧用ゲート電極を形成する工程と、前記低耐圧用ゲート電極を挟んで両側の前記低耐圧用活性領域の表面に、前記第２導電型の不純物イオン注入を行い、前記低耐圧ＭＯＳＦＥＴ用のソース領域とドレイン領域を形成する工程と、を有する。
【００２９】
更に、前記高耐圧ＭＯＳＦＥＴを形成する工程の前記ソース領域と前記ドレイン領域を形成する工程における前記第２導電型の第２の不純物イオン注入と、前記低耐圧ＭＯＳＦＥＴを形成する工程の前記ソース領域と前記ドレイン領域を形成する工程における前記第２導電型の不純物イオン注入が同時に行われることがより好ましい。
【００３０】
低耐圧ＭＯＳＦＥＴを形成する工程を更に備えることで、高耐圧ＭＯＳＦＥＴと、低耐圧ＭＯＳＦＥＴで構成されるロジック回路を混載した半導体装置を提供できる。また、低耐圧ＭＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの各形成工程の一部が共用化されているので、半導体装置全体での製造工程の簡略化が図れ、製造コストを抑制することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明に係る半導体装置及びその製造方法（以下、適宜「本発明装置」及び「本発明方法」と称す。）の実施の形態を、図面に基づいて説明する。
【００３２】
〈第１実施形態〉
本発明装置に搭載される高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの本発明方法による形成工程について、図１〜図３の工程断面図を参照して説明する。尚、本実施形態では、説明の簡単のために、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの何れもＮチャンネル型のＭＯＳＦＥＴである場合を想定して説明するが、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴは、不純物種を変更することで、同様にＰチャンネル型のＭＯＳＦＥＴが作製可能である。
【００３３】
先ず、図１（ａ）に示すように、Ｐ型半導体基板１上に、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて、深さ０．３〜１．０μｍの素子分離領域２を形成する。これにより、素子分離領域２により区画された活性領域が形成される。図１（ａ）中、左側の活性領域が、後工程によって高耐圧ＭＯＳＦＥＴが形成される高耐圧用活性領域となり、右側の活性領域が、後工程によって低耐圧ＭＯＳＦＥＴが形成される低耐圧用活性領域となる。
【００３４】
次に、図１（ｂ）に示すように、犠牲酸化膜３を膜厚１０〜３０ｎｍで形成した後に、高耐圧用ウェル領域４（高耐圧用活性領域）、及び、低耐圧用ウェル領域５（低耐圧用活性領域）を、Ｐ型不純物のＢ（ボロンイオン）のイオン注入、及び、熱処理により、各別に形成する。
【００３５】
次に、図１（ｃ）に示すように、高耐圧用ウェル領域４のみ犠牲酸化膜３を除去し、全面に膜厚２５０ｎｍの第１ポリシリコン膜６を堆積する。引き続いて、ポリシリコン絶縁用のキャップ酸化膜７を膜厚１００ｎｍでＣＶＤ法により堆積し、高耐圧用ウェル領域４のみ開口するレジストマスク８を用いて、Ｎ型不純物例えばＰ（燐イオン）を、ドーズ量５×１０１２ｉｏｎｓ／ｃｍ２で注入エネルギ１００ｋｅＶ、ドーズ量５×１０１２ｉｏｎｓ／ｃｍ２で注入エネルギ５００ｋｅＶの２条件で２段階注入し、高耐圧ＭＯＳＦＥＴ用のドリフト領域９を高耐圧用ウェル領域４の表面に形成する。このとき、第１ポリシリコン膜６内にも、Ｎ型不純物が注入されドリフト層が形成される。
【００３６】
次に、図１（ｄ）に示すように、低耐圧用ウェル領域５上の酸化膜７と第１ポリシリコン膜６を除去すると同時に、高耐圧用ウェル領域４内の酸化膜７と第１ポリシリコン膜６と高耐圧用ウェル領域４表面のドリフト領域９の一部の領域をエッチング除去して、これら各層を貫通して、高耐圧用ウェル領域４内のドリフト領域９より下方部分が露出する溝部１０を開口する。溝部１０の底面は、ドリフト領域９の下端より下方に位置し、半導体基板１の表面より３００〜９００ｎｍ程度の深さ、好ましくは、３００〜５００ｎｍ程度の深さに形成される。また、溝部１０の幅Ｌｇ（図１（ｄ）の左右方向）は、３００〜１２００ｎｍの範囲内で形成される。尚、溝部１０の幅は、高耐圧ＭＯＳＦＥＴのゲート長に相当する。ゲート長Ｌｇ（溝部１０の幅）は、高耐圧ＭＯＳＦＥＴの用途に応じて調整可能であり、本実施形態では、一例として６００ｎｍ程度とする。
【００３７】
これにより、溝部１０の下部にチャンネル領域が、溝部１０を挟んで両側に２つのドリフト領域９（不純物拡散ドリフト層に相当）が、自己整合的に形成される。尚、溝部１０を形成した後、必要に応じて、高耐圧ＭＯＳＦＥＴの閾値電圧制御用のＢ（ボロンイオン）またはＰ（リンイオン）のイオン注入を、溝部１０の下部領域に対して行う。
【００３８】
また、注目すべきは、高耐圧用ウェル領域４内の酸化膜７と第１ポリシリコン膜６が、素子分離領域２の上部に延長した状態で残されている点である。
【００３９】
次に、図１（ｅ）に示すように、シリコン層のエッチングダメージを除去するために、
８５０〜９５０℃の温度で、酸素雰囲気中にて、２０〜３０ｎｍの酸化を行い、同酸化膜を除去した後に、再度８５０〜９５０℃の温度で、酸素雰囲気中にて、１０〜２０ｎｍの酸化を行う。更に、ＣＶＤ法にて２０〜３０ｎｍの膜厚の酸化膜を全面に堆積して、高耐圧ＭＯＳＦＥＴ用のゲート酸化膜１１を形成する。
【００４０】
次に、図２（ａ）に示すように、低耐圧用ウェル領域５上のゲート酸化膜１１を除去し、８００〜９００℃の温度で、酸素雰囲気中にて、５〜７ｎｍの酸化を行い、低耐圧ＭＯＳＦＥＴ用のゲート酸化膜１２を形成する。
【００４１】
次に、図２（ｂ）に示すように、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のゲート電極１３ａ，１３ｂとなる第２ポリシリコン膜１３を、例えば２５０ｎｍの膜厚でＣＶＤ法にて堆積し、所定のレジストパターンにて第２ポリシリコン膜１３をエッチング加工し、夫々のゲート電極１３ａ，１３ｂにパターニングする。尚、本発明装置内に搭載されるロジック回路形成時において、高速動作可能な低耐圧ＭＯＳＦＥＴのゲート電極１３ｂも同時に形成するため、第２ポリシリコン膜１３の膜厚は１５０〜３５０ｎｍ程度で形成され、所定のパターンにて夫々のゲート電極１３ａ，１３ｂを同時にパターニングする。
【００４２】
高耐圧ＭＯＳＦＥＴの第１ポリシリコン膜６のゲート電極１３ａが上部に重なる領域（溝部１０に近い側の近接領域）が、最終的に第１ポリシリコン膜６内のドリフト層となる。ここで、図６に示すように、第１ポリシリコン膜６のゲート電極１３ａのオーバーラップ長Ｌｄ（近接領域の長さ）に依存して、高耐圧ＭＯＳＦＥＴのソース・ドレイン間の耐圧が変化する。図６は、ゲート長Ｌｇが９００ｎｍ程度におけるオーバーラップ長Ｌｄとソース・ドレイン間耐圧の関係を示しており、オーバーラップ長Ｌｄが０．２〜１μｍの範囲で、２３〜４１Ｖ程度の範囲の中耐圧のソース・ドレイン間耐圧が得られる。また、図示しないが、オーバーラップ長Ｌｄが０．３μｍ程度で、ゲート長Ｌｄが３００〜１２００ｎｍの範囲では、１０〜２５Ｖ程度の範囲の中耐圧のソース・ドレイン間耐圧が得られる。尚、第１ポリシリコン膜６内のドリフト層（近接領域）とゲート電極１３ａとの間の耐圧劣化を防止するために、その間の酸化膜７の膜厚（本実施形態では１００ｎｍ）は、高耐圧ＭＯＳＦＥＴのゲート酸化膜１１の膜厚（本実施形態では２０〜３０ｎｍ）の２倍程度以上とするのが好ましい。
【００４３】
次に、図２（ｃ）に示すように、全面にゲート電極１３ａ，１３ｂのサイドウォール１４となる、酸化膜を１００ｎｍの膜厚でＣＶＤ法により堆積し、全面にエッチバック処理を行い、サイドウォール１４を形成する。
【００４４】
次に、図２（ｄ）に示すように、第１ポリシリコン膜６と、低耐圧用ウェル領域５の表面に、所定のパターンにてソース・ドレイン領域用のＡｓ＋（砒素イオン）をドーズ量３×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギ４０ｋｅＶの条件で注入した後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法等により熱処理を加え、注入したＮ型不純物イオンの活性化を行い、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のソース・ドレイン領域１５ａ，１５ｂを形成する。
【００４５】
ここで、高耐圧ＭＯＳＦＥＴのソース・ドレイン領域１５ａは、第１ポリシリコン膜６のゲート電極１３ａ及びサイドウォール１４に覆われていない近接領域以外の部分で、素子分離領域２の上部に延長した領域を含む部分に形成される。また、第１ポリシリコン膜６のゲート電極１３ａ及びサイドウォール１４に覆われた上記近接領域は、ドリフト領域として機能する。
【００４６】
次に、図３（ａ）に示すように、公知の技術により、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のゲート電極１３ａ，１３ｂとソース・ドレイン領域１５ａ，１５ｂの上面にシリサイド１６を形成し、層間絶縁膜１７（例えば、Ｐ−ＳｉＯ）を１μｍの膜厚でＣＶＤ法により堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により平坦化する。
【００４７】
次に、図３（ｂ）に示すように、層間絶縁膜１７を一部開口してコンタクトホール１８を形成し、周知の技術により、層間絶縁膜１７上に、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のゲート電極１３ａ，１３ｂとソース・ドレイン領域１５ａ，１５ｂと接続する電極配線１９を形成する。尚、図３（ｂ）では、一部の電極に対する電極配線１９のみを代表的に表示している。尚、電極配線１９の形成後の工程（例えば、２層目以降の金属配線や保護膜の形成工程）については、一般的な半導体装置と同様であるので、詳細な説明は割愛する。
【００４８】
以上によって、同一のＰ型半導体基板１上に、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置が作製される。
【００４９】
〈第２実施形態〉
次に、本発明装置に搭載される高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの本発明方法による形成工程の第２実施形態について、図４の工程断面図を参照して説明する。尚、本実施形態では、説明の簡単のために、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの何れもＮチャンネル型のＭＯＳＦＥＴである場合を想定して説明するが、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴは、不純物種を変更することで、同様にＰチャンネル型のＭＯＳＦＥＴが作製可能である。尚、第１実施形態と共通する部分には、共通の符号を付して説明する。
【００５０】
先ず、図４（ａ）に示すように、Ｐ型半導体基板１上に、公知のＳＴＩ技術を用いて、深さ０．３〜１．０μｍの素子分離領域２を形成する。これにより、素子分離領域２により区画された活性領域が形成される。図４（ａ）中、左側の活性領域が、後工程によって高耐圧ＭＯＳＦＥＴが形成される高耐圧用活性領域となり、右側の活性領域が、後工程によって低耐圧ＭＯＳＦＥＴが形成される低耐圧用活性領域となる。
【００５１】
次に、図４（ｂ）に示すように、犠牲酸化膜３を膜厚１０〜３０ｎｍで形成した後に、高耐圧用ウェル領域４（高耐圧用活性領域）、及び、低耐圧用ウェル領域５（低耐圧用活性領域）を、Ｐ型不純物のＢ（ボロンイオン）のイオン注入、及び、熱処理により、各別に形成する。ここまでの工程は、第１実施形態と同じである。
【００５２】
次に、図４（ｃ）に示すように、高耐圧ＭＯＳＦＥＴ用のドリフト領域を形成するため、高耐圧用ウェル領域４のみ開口するレジストマスク２０を用いて、Ｎ型不純物例えばＰ（燐イオン）をドーズ量５×１０１２ｉｏｎｓ／ｃｍ２で注入エネルギ１００ｋｅＶの条件で注入し、高耐圧ＭＯＳＦＥＴ用のドリフト領域９を高耐圧用ウェル領域４の表面に形成する。
【００５３】
次に、図４（ｄ）に示すように、高耐圧用ウェル領域４のみ犠牲酸化膜３を除去し、全面に膜厚２５０ｎｍの第１ポリシリコン膜６を堆積し、引き続いて、ポリシリコン絶縁用のキャップ酸化膜７を膜厚１００ｎｍでＣＶＤ法により堆積する。
【００５４】
第２実施形態では、ドリフト領域９形成用のイオン注入が、第１ポリシリコン膜６の堆積前に行われるために、第１実施形態とは異なり、第１ポリシリコン膜６には事前にＮ型不純物が注入されていない状態となる。
【００５５】
次に、図４（ｅ）に示すように、低耐圧用ウェル領域５上の酸化膜７と第１ポリシリコン膜６を除去すると同時に、高耐圧用ウェル領域４内の酸化膜７と第１ポリシリコン膜６と高耐圧用ウェル領域４表面のドリフト領域９の一部の領域をエッチング除去して、これら各層を貫通して、高耐圧用ウェル領域４内のドリフト領域９より下方部分が露出する溝部１０を開口する。溝部１０の深さ、及び、溝部１０の幅Ｌｇ（図４（ｅ）の左右方向）は、第１実施形態と同じであり、重複する説明を省略する。
【００５６】
溝部１０を開口した以降は、第１実施形態と同一の工程（図２（ａ）〜（ｄ）参照）を実施して、低耐圧ＭＯＳＦＥＴの用のゲート酸化膜１２、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のゲート電極１３ａ，１３ｂ、及び、ソース・ドレイン領域１５ａ，１５ｂを順次形成する。引き続き、第１実施形態と同一の工程（図３（ａ）、（ｂ）参照）を実施して、層間絶縁膜１７の堆積及び平坦化、コンタクトホール１８及び電極配線１９を形成し、第１実施形態と同様に、同一のＰ型半導体基板１上に、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置が作製される。
【００５７】
ここで、図２（ｄ）に示すように、第１ポリシリコン膜６と、低耐圧用ウェル領域５の表面に、所定のパターンにてソース・ドレイン領域用のＡｓ＋（砒素イオン）をドーズ量３×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギ４０ｋｅＶの条件で注入した後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法等により熱処理を加え、注入したＮ型不純物イオンの活性化を行い、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの夫々のソース・ドレイン領域１５ａ，１５ｂを形成する工程において、第１ポリシリコン膜６のゲート電極１３ａ及びサイドウォール１４に覆われた上記近接領域へは、当該ソース・ドレイン注入の横方向拡散によってドリフト領域が形成されるため、第１ポリシリコン膜６のゲート電極１３ａのオーバーラップ長Ｌｄ（近接領域の長さ）は、第１実施形態と比べて、余り長くはできず、０．２〜０．３μｍの範囲に限定される。この場合、ソース・ドレイン間耐圧としては、１０〜２５Ｖと第１実施形態より低目に制限される。
【００５８】
〈第３実施形態〉
次に、本発明装置に搭載される高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの本発明方法による形成工程の第３実施形態について、図５の工程断面図を参照して説明する。本第３実施形態は、第１実施形態の高耐圧ＭＯＳＦＥＴの形成工程において、溝部１０を形成した後に、溝部１０の底面より下方の高耐圧用ウェル領域４の内部にチャンネルストッパー領域２１を形成する工程を追加したものである。
【００５９】
溝部１０を形成するまでの工程（図１（ａ）〜８（ｄ））は、第１実施形態と同様であるので、重複する説明は割愛する。第１実施形態と同様の工程を経て溝部１０を形成すると、引き続いて、図５に示すように、Ｐ型不純物、例えばＢ（ボロンイオン）をドーズ量２〜４×１０１２ｉｏｎｓ／ｃｍ２、注入エネルギ６０〜１００ｋｅＶの条件で注入し、チャンネルストッパー領域２１を形成する。このチャンネルストッパー領域２１により、高耐圧ＭＯＳＦＥＴ用の短チャンネル効果を抑制する。
【００６０】
チャンネルストッパー領域２１を形成した後は、第１実施形態における溝部１０の形成後の各工程（図１（ｅ）〜図３（ｂ））を実施して、第１実施形態と同様に、同一のＰ型半導体基板１上に、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置が作製される。
【００６１】
尚、本第３実施形態で追加されたチャンネルストッパー領域２１の形成工程は、上記第２実施形態にも適用でき、同様に、溝部１０を形成した後に追加すればよい。
【００６２】
〈第４実施形態〉
次に、本発明装置に搭載される高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの本発明方法による形成工程の第４実施形態について、図９の工程断面図を参照して説明する。本第５実施形態は、第１実施形態の高耐圧ＭＯＳＦＥＴの形成工程に対して、溝部１０を形成した後に、溝部１０の底面より下方、及び、ドリフト領域９の下方の高耐圧用ウェル領域４の各内部領域にチャンネルストッパー領域２３（第２のチャンネルストッパー領域に相当）を形成する工程を追加したものである。
【００６３】
溝部１０を形成するまでの工程は、第１実施形態の溝部１０を形成するまでの工程（図１（ａ）〜（ｄ））と同様である。図９（ａ）に示すように溝部１０が形成された後、引き続いて、図９（ｂ）に示すように、レジストマスク２２を用いて高耐圧ＭＯＳＦＥＴ領域全体にＰ型不純物、例えばＢ（ボロンイオン）をドーズ量２〜４×１０１２ｉｏｎｓ／ｃｍ２、注入エネルギ６０〜１００ｋｅＶの条件で注入し、ドリフト領域９の下方にチャンネルストッパー領域２３を形成する。このチャンネルストッパー領域２３により、高耐圧ＭＯＳＦＥＴの短チャンネル効果を抑制し高耐圧ＭＯＳＦＥＴのサイズダウンを可能とする。
【００６４】
チャンネルストッパー領域２３を形成した後は、第１実施形態における溝部１０の形成後の各工程（図１（ｅ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｂ））を実施して、第１実施形態と同様に、同一のＰ型半導体基板１上に、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置が作製される。図９（ｃ）は、チャンネルストッパー領域２３の形成後に、第１実施形態における溝部１０の形成後からゲート酸化膜１１を形成するまでの一連の処理と同じ処理を行った後の断面構造を示している。
【００６５】
上記要領で作製された高耐圧ＭＯＳＦＥＴのゲート長Ｌｇ（溝部１０の幅）と閾値電圧の関係の一例を図１０に示す。ここで、チャンネルストッパー領域２３の形成に当たって、イオン注入は、Ｂ（ボロンイオン）をドーズ量３×１０１２ｉｏｎｓ／ｃｍ２、注入エネルギ８０ｋｅＶの条件で行った。チャンネルストッパー領域の無い第１実施形態と比較し、本第４実施形態ではゲート長Ｌｇが短い領域（図１０の例では、０．４μｍ以下の領域）でも閾値電圧の低下が起こらず短チャネル効果が抑制されており、高耐圧ＭＯＳＦＥＴのサイズ縮小による製造コストダウンの効果が得られる。
【００６６】
チャンネルストッパー領域２３は、高耐圧ＭＯＳＦＥＴのドリフト領域９のみを開口する専用のレジストマスクを用いてイオン注入を行い形成することも可能であるが、チャンネルストッパー領域２３を形成するイオン注入工程は、溝部１０を形成する工程と高耐圧ＭＯＳＦＥＴ用のゲート電極１３ａを堆積する工程の間に行えば、専用のレジストマスクを使わずに自己整合的に形成することができ望ましい。例えば、ゲート酸化膜１１の形成後に、チャンネルストッパー領域２３を形成しても構わない。
【００６７】
溝部１０の形成後に高耐圧ＭＯＳＦＥＴ領域全体にチャンネルストッパー領域２３形成用のＰ型不純物のイオン注入を行うと、溝部１０の底面の下方にも、Ｐ型不純物イオン注入領域２４が形成されるが、当該不純物イオン注入領域２４は、高耐圧用活性領域の表面から溝部１０の深さ分深く注入されるため、高耐圧ＭＯＳＦＥＴの閾値電圧等の電気特性には影響せず、ドリフト領域９の下方領域にのみ自己整合的にチャンネルストッパー領域２３が形成される。
【００６８】
チャンネルストッパー領域２３の形成用に使用するレジストマスクは、高耐圧用ウェル領域４の形成に使用したものと同じパターンのレジストマスクを使うことができるため、チャンネルストッパー領域２３の形成用に専用のフォトマスクを用意する必要が無く、フォトマスク製造コストが削減できる。
【００６９】
尚、本第４実施形態で追加されたチャンネルストッパー領域２３の形成工程は、上記第２及び第３実施形態にも適用でき、上記と同様に、当該チャンネルストッパー領域２３の形成工程を、溝部１０を形成する工程と高耐圧ＭＯＳＦＥＴ用のゲート電極１３ａを堆積する工程の間に追加すればよい。また、上記第３実施形態にチャンネルストッパー領域２３の形成工程を追加する場合は、チャンネルストッパー領域２１の形成工程の前後何れでも構わない。
【００７０】
また、本第４実施形態では、チャンネルストッパー領域２３の形成はＰ型不純物のイオン注入によって行ったが、当該イオン注入に代えて、図１１に示すように、素子分離領域２の形成工程において、素子分離領域２の下方にＰ型不純物のイオン注入によって形成された反転防止注入領域２５に対して、溝部１０の形成後に熱処理を加えて反転防止注入領域２５のＰ型不純物をドリフト領域９の下方まで熱拡散させて反転防止注入領域２５とチャンネルストッパー領域２３を兼ねた第３のチャンネルストッパー領域２６を形成するようにしても構わない。
【００７１】
〈第５実施形態〉
次に、本発明装置に搭載される高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴの本発明方法による形成工程の第５実施形態について、図１２及び図１３の工程断面図を参照して説明する。本第５実施形態では、第１実施形態の高耐圧ＭＯＳＦＥＴの形成工程に対して、高耐圧用ウェル領域４を形成するイオン注入工程を、素子分離領域２の形成後から溝部１０の形成後に移動している。
【００７２】
溝部１０を形成するまでの工程は、高耐圧用ウェル領域４を形成するイオン注入工程を削除する以外は、第１実施形態の溝部１０を形成するまでの工程（図１（ａ）〜（ｄ））と同様の要領で、高耐圧用ウェル領域４となる予定の活性領域に対して実行される。図１２（ａ）〜（ｄ）に、溝部１０の形成後の断面構造を示す。引き続いて、図１３（ａ）に示すように、高耐圧用ウェル領域４を形成するイオン注入を行う。このときの高耐圧ＭＯＳＦＥＴの閾値電圧制御用の注入は例えばＢ（ボロンイオン）をドーズ量２×１０１２ｉｏｎｓ／ｃｍ２で注入エネルギ３０ｋｅＶの条件で行う。
【００７３】
本第５実施形態の利点としては、第１実施形態の場合では、高耐圧ＭＯＳＦＥＴの閾値電圧が、溝部１０の深さのバラツキの影響を受けて安定させることが難しい（高耐圧用ウェル領域の深さ方向の不純物濃度分布が平坦でないため）のに対し、本第５実施形態では、溝部１０の底面から深さ方向の不純物濃度分布は、溝部１０の深さバラツキに関係なく一定にすることができ、高耐圧ＭＯＳＦＥＴの閾値電圧のバラツキを抑制できる。
【００７４】
高耐圧用ウェル領域４を形成した後は、第１実施形態における溝部１０の形成後の各工程（図１（ｅ）、図２（ａ）〜（ｄ）、図３（ａ）〜（ｂ））を実施して、第１実施形態と同様に、同一のＰ型半導体基板１上に、Ｎチャンネル型の高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置が作製される。図１３（ｂ）は、高耐圧用ウェル領域４の形成後に、第１実施形態における溝部１０の形成後からゲート酸化膜１１を形成するまでの一連の処理と同じ処理を行った後の断面構造を示している。
【００７５】
尚、高耐圧用ウェル領域４を形成する工程は、溝部１０を形成する工程と高耐圧ＭＯＳＦＥＴ用のゲート電極１３ａを堆積する工程の間に行えば、上記と同様の高耐圧ＭＯＳＦＥＴの閾値電圧のバラツキを抑制できるという効果が得られる。例えば、ゲート酸化膜１１の形成後に、高耐圧用ウェル領域４を形成しても構わない。
【００７６】
上記要領で作製された高耐圧ＭＯＳＦＥＴの溝部１０の深さと閾値電圧の関係の一例を図１４に示す。第１実施形態の場合、溝部の深さが変動すると閾値電圧が僅かに変動するが、本第５実施形態では閾値電圧の変動は殆ど見られない。即ち、本第５実施形態は、溝部１０の深さのバラツキに起因する閾値電圧のバラツキを抑制でき望ましい。
【００７７】
尚、本第５実施形態の高耐圧用ウェル領域４の形成工程は、上記第２乃至第４実施形態にも適用でき、同様に、溝部１０を形成した後に高耐圧用ウェル領域４を形成すれば良い。特に、本第５実施形態の高耐圧用ウェル領域４の形成工程を、上記第４実施形態に適用した場合は、本第５実施形態の高耐圧用ウェル領域４を形成するイオン注入工程時に、上記第４実施形態のチャンネルストッパー領域２３の形成用のイオン注入を合わせて行うことが可能となり、工程の簡略化と製造コスト抑制の効果が得られ望ましい。
【００７８】
〈別実施形態〉
次に、本発明装置及び本発明方法の別実施形態について説明する。
【００７９】
上記各実施形態において、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された本発明装置、及び、その製造方法について詳細に説明したが、本発明装置及び方法は、主として高耐圧ＭＯＳＦＥＴの短チャンネル効果を抑制して素子の縮小化が可能な構造、更には、低耐圧ＭＯＳＦＥＴとの混載が容易な構造、及び、その形成方法に特徴があり、必ずしも、低耐圧ＭＯＳＦＥＴとの混載が必須の要件となるものではない。
【００８０】
また、上記各実施形態では、各部の寸法、イオン注入や酸化の条件等の具体例を示して説明したが、本発明装置及び方法は、上記各具体的数値に限定されるものではない。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置及び方法は、高耐圧ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に利用可能であり、特に、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴが混載された半導体装置に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る半導体装置の製造方法の第１実施形態における製造過程の第１の工程群を模式的に示す工程断面図
【図２】本発明に係る半導体装置の製造方法の第１実施形態における製造過程の第２の工程群を模式的に示す工程断面図
【図３】本発明に係る半導体装置の製造方法の第１実施形態における製造過程の第３の工程群を模式的に示す工程断面図
【図４】本発明に係る半導体装置の製造方法の第２実施形態における製造過程の一部の工程群を模式的に示す工程断面図
【図５】本発明に係る半導体装置の製造方法の第３実施形態における製造過程の一部の追加工程を模式的に示す工程断面図
【図６】本発明に係る半導体装置の高耐圧ＭＯＳＦＥＴのソース・ドレイン間の耐圧とゲート電極とポリシリコンドリフト領域とのオーバーラップ長の関係の一例を示す特性図
【図７】従来の横型の高耐圧ＭＯＳＦＥＴの素子構造の一例を模式的に示す断面図
【図８】従来の溝ゲート型ＭＯＳＦＥＴの製造過程を模式的に示す工程断面図
【図９】本発明に係る半導体装置の製造方法の第４実施形態における製造過程の一部の追加工程とその前後の工程を模式的に示す工程断面図
【図１０】本発明に係る半導体装置の製造方法の第４実施形態におけるゲート長（溝部の幅）と閾値電圧の関係の一例を示す特性図
【図１１】本発明に係る半導体装置の製造方法の第４実施形態における不純物拡散ドリフト層の下方領域にチャンネルストッパー領域を形成する別実施形態を模式的に示す工程断面図
【図１２】本発明に係る半導体装置の製造方法の第５実施形態における製造過程の一部の工程群を模式的に示す工程断面図
【図１３】本発明に係る半導体装置の製造方法の第５実施形態における製造過程の一部の追加工程とその後の工程を模式的に示す工程断面図
【図１４】本発明に係る半導体装置の高耐圧ＭＯＳＦＥＴの第５実施形態における溝部の深さと閾値電圧の関係の一例を示す特性図
【符号の説明】
【００８３】
１：      半導体基板
２：      素子分離領域
３：      犠牲酸化膜
４：      高耐圧用ウェル領域（高耐圧用活性領域）
５：      低耐圧用ウェル領域（低耐圧用活性領域）
６：      第１ポリシリコン膜
７：      キャップ酸化膜
８：      レジストマスク
９：      ドリフト領域（不純物拡散ドリフト層）
１０：    溝部
１１：    高耐圧ＭＯＳＦＥＴ用のゲート酸化膜
１２：    低耐圧ＭＯＳＦＥＴ用のゲート酸化膜
１３：    第２ポリシリコン膜
１３ａ：  高耐圧ＭＯＳＦＥＴ用のゲート電極
１３ｂ：  低耐圧ＭＯＳＦＥＴ用のゲート電極
１４：    サイドウォール
１５ａ：  高耐圧ＭＯＳＦＥＴ用のソース・ドレイン領域
１５ｂ：  低耐圧ＭＯＳＦＥＴ用のソース・ドレイン領域
１６：    シリサイド
１７：    層間絶縁膜
１８：    コンタクトホール
１９：    電極配線
２０：    レジストマスク
２１：    チャンネルストッパー領域
２２：    レジストマスク
２３：    第２のチャンネルストッパー領域
２４：    Ｐ型不純物イオン注入領域
２５：    反転防止注入領域
２６：    第３のチャンネルストッパー領域
Ｌｄ：    オーバーラップ長（近接領域の長さ）
Ｌｇ：    ゲート長（溝部の幅）
１００：  半導体基板
１０１：  ゲート絶縁膜
１０２：  ゲート電極
１０３：  溝
１０４：  電界緩和層（ドリフト領域）
１０５：  ソース領域、ドレイン領域
１１０：  半導体基板
１１１：  半導体基板
１１２：  素子分離領域
１１３：  ＣＶＤ酸化膜
１１４：  第１のＳｉ溝
１１５：  サイドウォール
１１６：  第２のＳｉ溝
１１７：  ゲート酸化膜
１１８：  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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