(57)【要約】      （修正有）【課題】セルプレートとなる上部電極の低抵抗化を実現しながら、上部電極と強誘電体膜、又は上部電極と絶縁膜との剥離の発生を防止し、また、強誘電体容量素子の特性ばらつきの発生を抑制できる構造を有する強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置は、半導体基板１００の上に形成された下部絶縁膜１０５、１０８、１１２と、ワード線方向及びビット線方向に配列された下部電極１１０、強誘電体膜１１１及び上部電極１１３からなる複数の強誘電体容量素子と、複数の強誘電体容量素子を覆う上部絶縁膜１１５とを備える。上部電極１１３は、複数の強誘電体容量素子に共有される共通上部電極を構成し、上部絶縁膜１１５は、共通上部電極に設けられた複数の開口部１１４を介して下部絶縁膜１１２と接合している。【選択図】図２
2008118028.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された下部絶縁膜と、
前記下部絶縁膜の上に、ワード線方向及びビット線方向に配列され、且つ、各々が前記下部絶縁膜によって電気的に分離され、下部電極、強誘電体膜及び上部電極からなる複数の強誘電体容量素子と、
前記複数の強誘電体容量素子を覆うように形成された上部絶縁膜とを備え、
前記上部電極は、前記複数の強誘電体容量素子に共有される共通上部電極を構成し、
前記上部絶縁膜は、少なくとも前記共通上部電極に設けられた複数の開口部を介して、前記下部絶縁膜及び前記強誘電体膜のうちの少なくとも１つと接合している、強誘電体メモリ装置。
【請求項２】
前記複数の開口部は、平面的配置において前記下部電極と重畳しない領域に設けられている、請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記複数の強誘電体容量素子の各々は、前記下部絶縁膜によって分離されて独立した前記下部電極、及び前記下部絶縁膜によって分離されて独立した前記強誘電体膜を有し、
前記複数の開口部は、前記下部絶縁膜の上面を露出するように、前記共通上部電極を貫通して設けられ、
前記上部絶縁膜は、前記複数の開口部の底部において、前記下地絶縁膜と接合している、請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記複数の強誘電体容量素子の各々は、前記下部絶縁膜によって分離されて独立した前記下部電極を有し、
前記強誘電体膜は、前記複数の強誘電体容量素子に共有される共通強誘電体膜を構成し、
前記複数の開口部は、前記下部絶縁膜の上面を露出するように、前記共通上部電極及び前記共通強誘電体膜を貫通して設けられ、
前記上部絶縁膜は、前記複数の開口部の底部において、前記下地絶縁膜と接合すると共に、前記複数の開口部の側壁部において、前記共通強誘電体膜と接合している、請求項１又は２に記載の強誘電体メモリ装置。
【請求項５】
前記複数の強誘電体容量素子の各々は、前記下部絶縁膜によって分離されて独立した前記下部電極を有し、
前記強誘電体膜は、前記複数の強誘電体容量素子に共有される共通強誘電体膜を構成し、
前記複数の開口部は、前記共通強誘電体膜の上面を露出するように、前記共通強誘電体膜を貫通して設けられ、
前記上部絶縁膜は、前記複数の開口部の底部において、前記共通強誘電体膜と接合している、請求項１又は２に記載の強誘電体メモリ装置。
【請求項６】
前記複数の開口部の各々は、形状、大きさ及び配置位置が単位メモリセル毎に見て同一となるように設けられている、請求項１〜５のうちのいずれか１項に記載の強誘電体メモリ装置。
【請求項７】
前記複数の開口部の各々は、個数が単位メモリセル毎に１個となるように設けられている、請求項１〜５のうちのいずれか１項に記載の強誘電体メモリ装置。
【請求項８】
前記半導体基板の上に、前記ワード線方向及び前記ビット線方向に配列され、ゲート絶縁膜、ワード線を構成するゲート電極及び不純物拡散層からなる複数のメモリセルトランジスタと、
前記下部絶縁膜に設けた第１のプラグを介して、前記不純物拡散層と電気的に接続するビット線を構成する導電層とをさらに備え、
前記強誘電体容量素子は、前記下部絶縁膜に設けた第２のプラグを介して、前記不純物拡散層と電気的に接続している、請求項１〜５のうちのいずれか１項に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料からなる容量絶縁膜を有する容量素子を備えた強誘電体メモリ装置に関するものである。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量の情報を高速に処理又は保存する傾向が高まる中で、電子機器に使用される半導体メモリ装置の高集積化及び高性能化が要求されている。このような状況の中で、半導体メモリ装置を構成する容量素子の容量絶縁膜として、自発分極特性を有する強誘電体膜を用いた強誘電体メモリ装置が盛んに研究開発されている。強誘電体メモリ装置とは、強誘電体膜の分極方向が比較的小さな外部電圧の印加により容易に反転するという性質を利用することにより、ある分極方向をデータ“０”として、また、その反対の分極方向をデータ“１”として情報を記憶するメモリ装置のことである。このような強誘電体メモリ装置は、従来にない低電圧で且つ高速での書き込み及び読み出し動作が可能であるという特徴を有している。また、強誘電体材料が有する分極は外部電圧を除去しても消失しない残留分極として保持される。このような性質を利用することにより、電源が切れた状態であっても記憶されたデータを長時間保持することができる不揮発性メモリを実現することができる。
【０００３】
このような強誘電体メモリ装置の分野では、最近、上部電極、強誘電体膜、及び下部電極の積層構造からなる強誘電体容量素子を半導体基板と電気的に接続したコンタクトプラグの直上に配置したスタック型構造を使用して高集積化を実現したものが量産され始めている。
【０００４】
このようなスタック型強誘電体メモリ装置では、個々の容量素子を構成する上部電極がワード線方向に配列された複数の容量素子に亘って互いに連結されて共通上部電極を構成しており、これをセルプレート線として用いることによって書き込み及び読み出し動作が行われる。この際、強誘電体容量素子の分極方向を変化させるために必要な電圧印加の方法としては、上部電極側、すなわちセルプレートの電位を駆動する方式と、セルプレートの電位を固定して下部電極側の電位を変化させる方式とが存在するが、より高速な動作を実現するためには、後者のセルプレート固定方式が有利であることが知られている。
【０００５】
このことは、セルプレートとして用いる共通上部電極が線幅が細く且つ線長が長い形状となると共に、その材料には強誘電体膜との整合性から通常Ｐｔ又はＲｕ等の貴金属を用いるために、加工上の制約によってその厚膜化が困難となり、セルプレートが比較的高抵抗となる一方で、強誘電体膜も比較的大きい比誘電率を持つために、セルプレートを駆動する方式では、セルプレートの時定数が大きくなって動作を遅延させる要因となるためである。
【０００６】
ただし、セルプレート固定方式の動作においても、いわゆるカップリングノイズの問題が高速動作の妨げになる。例えば、強誘電体容量素子をある一方向に分極してデータを書き込むために、セルプレート（上部電極）の電位をＶｃｃに固定しつつ下部電極の電位をＶｃｃから０に低下させることによって容量素子にＶｃｃの電圧を印加しようとした場合、実際には下部電極と容量的にカップリングしているセルプレート（上部電極）の電位もＶｃｃから瞬時的に若干低下し、容量素子に印加される電圧が減少するという状態が発生する。強誘電体容量素子の分極反転の度合いは印加電圧に依存するため、仮にこの状態で書き込み動作を終了させると、分極反転が不十分となって書き込み不良の状態になる。従って、セルプレートの電位低下が時間経過によって回復するまで動作の完了を待機させる必要が生じ、その分だけ高速動作が阻害されてしまう。
【０００７】
このようなカップリングノイズによるセルプレートの電位低下の回復時間はプレート線の時定数に従うため、セルプレート固定方式で高速動作を図る場合にはセルプレートの時定数をできるだけ小さくすること、すなわちセルプレートを低抵抗化することが必須である。これを実現するために、セルプレートを構成する上部電極をワード線方向に配列する容量素子のみではなく、これに直交するビット線方向にも二次元的に共通一体化し、セルプレートの面積を増大させることによって低抵抗化を図った構造が提案されている（例えば、特許文献１参照）。
【０００８】
以下、上記従来の技術に係る強誘電体メモリ装置について、図１６並びに図１７（ａ）及び（ｂ）を参照しながら説明する。
【０００９】
図１８は、従来の強誘電体メモリ装置のメモリセルアレイ領域の一部を概略的に示す平面図である。また、図１９（ａ）は、図１８に示すXIXa-XIXa線に沿った断面図であって、図１９（ｂ）は、図１８に示すXIXb-XIXb線における断面図である。但し、図１８では、説明の便宜上、図１９（ａ）及び（ｂ）に示す上部絶縁膜２４を省略している。
【００１０】
図１８、図１９（ａ）及び（ｂ）に示すように、半導体基板１０の表面上に形成された素子分離領域１１によって区画された素子形成領域上には、ゲート絶縁膜１２及びゲート電極１３からなる積層構造が、メモリセルアレイの行方向（図１８のＹ方向）に伸びるように形成されている。素子形成領域におけるゲート絶縁膜１２及びゲート電極１３からなる積層構造の側方下には、素子分離領域１１によって囲まれた不純物拡散層１４がメモリセルアレイの行方向及び列方向（図１のＸ方向）に二次元的に配列して設けられており、ソース・ドレイン領域を構成している。このように、半導体基板１０における素子形成領域上には、ゲート絶縁膜１２、ゲート電極１３、及び不純物拡散層１４からなるメモリセルトランジスタが形成されている。なお、ゲート絶縁膜１２及びゲート電極１３からなる積層構造は、メモリセルアレイの行方向に間隔を置いて配置された不純物拡散層１４に挟まれるように形成されており、強誘電体メモリ装置のワード線を構成している。
【００１１】
半導体基板１０の上には、ゲート電極１２を覆うように全面に亘って第１の下部絶縁膜１５が形成されており、第１の下部絶縁膜１５の所定の位置に貫通して設けられた開口部には、下端が不純物拡散層１４と電気的に接続する第１のコンタクトプラグ１６が行方向及び列方向に二次元的に配列して形成されている。第１の下部絶縁膜１５の上には、第１のコンタクトプラグ１６の上端と電気的に接続する導電層１７が形成されている。なお、導電層１７は、メモリセルアレイの列方向に伸びるように形成されており、強誘電体メモリ装置のビット線を構成している。
【００１２】
第１の下部絶縁膜１５の上には、導電層１７を覆うように全面に亘って第２の下部絶縁膜１８が形成されており、第１の下部絶縁膜１５及び第２の下部絶縁膜１８の所定の位置に貫通して設けられた開口部には、下端が不純物拡散層１４と電気的に接続する第２のコンタクトプラグ１９が行方向及び列方向に二次元的に配列して形成されている。また、第２の下部絶縁膜１８の上には、二次元的に配列された第２のコンタクトプラグ１９の各々を覆うように、下部電極２０と強誘電体材料からなる強誘電体膜２１の積層構造が行方向及び列方向に二次元的に配列して形成されており、それらの各積層構造間を埋めるように第３の下部絶縁膜２２が形成されている。また、第３の下部絶縁膜２２の上には、二次元的に配列された下部電極２０と強誘電体膜２１とからなる積層構造の各々を覆うように上部電極２３が全面に形成されている。また、上部電極２３の上には、全面に亘って上部絶縁膜２４が形成されており、図示していないが、上部絶縁膜２５の上には、通常配線等が形成される。
【００１３】
以上のように、従来の強誘電体メモリ装置は、下部電極１９、強誘電体膜２０及び上部電極２２の積層構造からなる強誘電体容量素子が、半導体基板１０上に設けられた不純物拡散層１４と電気的に接続する第２のコンタクトプラグ１８の直上に配置されたスタック型構造となっている。また、強誘電体容量素子を構成する上部電極２２が、メモリセルアレイ内で二次元的に配列された複数の容量素子に亘って、ワード線方向（Ｙ方向）のみならずビット線方向（Ｘ方向）にも連結されて二次元的に共通一体化されている。従って、上部電極２２の面積が増大された構成となり、上部電極２の抵抗が効果的に低減されることになる。その結果、上部電極２２をセルプレート線として書き込み及び読み出し動作を行う際に、セルプレート電位を固定する方式で動作を行っても、セルプレートの時定数が小さくなることにより、カップリングノイズによるセルプレート電位低下の回復が極めて早くなるため、優れた高速動作性能を有する強誘電体メモリ装置が実現される。
【特許文献１】特開２００４−２７４０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の強誘電体メモリ装置には以下のような問題点があった。
【００１５】
一般に、強誘電体膜を用いた容量素子の上部電極又は下部電極の材料としては、強誘電体膜に対して熱的・化学的に安定なＰｔ、Ｉｒ又はＲｕ等に代表される貴金属材料が用いられるが、これらの貴金属材料は面積が大きい状態で形成されると機械的ストレスが増加するという傾向を有している。また、これらの貴金属材料は、通常ＳｉＯ２からなる絶縁膜に対する密着性に乏しいという性質がある。
【００１６】
従って、従来の強誘電体メモリ装置では、上部電極２３の面積を大きくする目的で、セルプレートとなる上部電極２３が複数の容量素子に亘って二次元的に共通一体化する構成を採用すると、その面積が増大することによって機械的ストレスが増加することにより、上部電極２３が強誘電体膜２０又は第３の下部絶縁膜２２から剥離しやすいという問題があった。また、面積が大きい上部電極２３の上に形成される上部絶縁膜２４は、上部電極２３との密着性が乏しいために、上部絶縁膜２４と上部電極２３とが剥離しやすいという問題があった。その結果、強誘電体メモリ装置の製造歩留まりが低下するという問題点があった。
【００１７】
さらに、一般的に、強誘電体膜は、ストレスによって分極状態が変化する圧電性と呼ばれる性質を有しているため、上述した面積の大きい上部電極２３に発生するストレスは個々の強誘電体容量素子の特性を変動させる。この場合、上部電極２３のストレスは全ての場所において均一ではないので、メモリセルアレイ内での個々の強誘電体容量素子の特性ばらつきが増大し、強誘電体メモリ装置の性能を低下させるという問題を有していた。
【００１８】
上記の問題点に鑑み、本発明は、セルプレートとなる上部電極の低抵抗化を実現しながら、上部電極と強誘電体膜、又は上部電極と絶縁膜との剥離の発生を防止し、また、強誘電体容量素子の特性ばらつきの発生を抑制できる構造を有する強誘電体メモリ装置及びその製造方法を提供することである。その結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮することが可能な強誘電体メモリ装置を提供しようとするものである。
【課題を解決するための手段】
【００１９】
前記の目的を達成するために、本発明の一側面に係る強誘電体メモリ装置は、半導体基板の上に形成された下部絶縁膜と、下部絶縁膜の上に、ワード線方向及びビット線方向に配列され、且つ、各々が下部絶縁膜によって電気的に分離され、下部電極、強誘電体膜及び上部電極からなる複数の強誘電体容量素子と、複数の強誘電体容量素子を覆うように形成された上部絶縁膜とを備え、上部電極は、複数の強誘電体容量素子に共有される共通上部電極を構成し、上部絶縁膜は、少なくとも共通上部電極に設けられた複数の開口部を介して、下部絶縁膜及び強誘電体膜のうちの少なくとも１つと接合している。
【００２０】
本発明の一側面に係る強誘電体メモリ装置の構成によると、セルプレートとなる共通上部電極に複数の開口部が設けられているため、共通上部電極となって面積が大きい場合の機械的ストレスが効果的に分散され低減される。また、上部絶縁膜が該開口部を介して対密着性が良好な下部絶縁膜及び強誘電体膜のうちの少なくとも１つとと接合するため、アンカー効果により上部絶縁膜全体の密着性が増強される。従って、上部電極と強誘電体膜、又は上部電極と上部絶縁膜との剥離を発生させることなく、上部電極の面積が大きなセルプレートの低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置を歩留良く提供することができる。
【００２１】
本発明の一側面に係る強誘電体メモリ装置において、複数の開口部は、平面的配置において下部電極と重畳しない領域に設けられていることが好ましい。
【００２２】
本発明の一側面に係る強誘電体メモリ装置において、複数の強誘電体容量素子の各々は、下部絶縁膜によって分離されて独立した下部電極、及び下部絶縁膜によって分離されて独立した強誘電体膜を有し、複数の開口部は、下部絶縁膜の上面を露出するように、共通上部電極を貫通して設けられ、上部絶縁膜は、複数の開口部の底部において、下地絶縁膜と接合していることが好ましい。
【００２３】
このようにすると、上部絶縁膜が、該開口部の底部において対密着性が良好な下部絶縁膜と接合するため、アンカー効果によって上部絶縁膜全体の密着性を増強する構成が実現される。
【００２４】
本発明の一側面に係る強誘電体メモリ装置において、複数の強誘電体容量素子の各々は、下部絶縁膜によって分離されて独立した下部電極を有し、強誘電体膜は、複数の強誘電体容量素子に共有される共通強誘電体膜を構成し、複数の開口部は、下部絶縁膜の上面を露出するように、共通上部電極及び共通強誘電体膜を貫通して設けられ、上部絶縁膜は、複数の開口部の底部において、下地絶縁膜と接合すると共に、複数の開口部の側壁部において、共通強誘電体膜と接合していることが好ましい。
【００２５】
このようにすると、上部絶縁膜が、該開口部の底部において対密着性が良好な下部絶縁膜と接合すると共に、該開口部の側壁部では対密着性が極めて良好な強誘電体膜と接合するため、アンカー効果がより強まる。したがって、上部絶縁膜全体の密着性をより増強する構成が実現される。
【００２６】
本発明の一側面に係る強誘電体メモリ装置において、複数の強誘電体容量素子の各々は、下部絶縁膜によって分離されて独立した下部電極を有し、強誘電体膜は、複数の強誘電体容量素子に共有される共通強誘電体膜を構成し、複数の開口部は、共通強誘電体膜の上面を露出するように、共通強誘電体膜を貫通して設けられ、上部絶縁膜は、複数の開口部の底部において、共通強誘電体膜と接合していることが好ましい。
【００２７】
このようにすると、上部絶縁膜が、該開口部の底部において対密着性が極めて良好な強誘電体膜のみと接合するため、アンカー効果がさらに強まる。したがって、上部絶縁膜全体の密着性をさらに増強する構成が実現される。
【００２８】
本発明の一側面に係る強誘電体メモリ装置において、複数の開口部の各々は、形状、大きさ及び配置位置が単位メモリセル毎に見て同一となるように設けられていることが好ましい。
【００２９】
このようにすると、開口部による上部電極のストレス分散が全てのメモリセルで均一化されるため、メモリセル特性のばらつきを効果的に抑制することができる。その結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置を高歩留で提供することができる。
【００３０】
本発明の一側面に係る強誘電体メモリ装置において、複数の開口部の各々は、個数が単位メモリセル毎に１個となるように設けられていることが好ましい。
【００３１】
このようにすると、開口部の面積が最大化されると同時にその個数が減少するため、開口部形成の際の加工精度が向上し、剥離や特性ばらつきの発生をより確実に抑制しつつ、上部電極の面積が増大されてセルプレートの低抵抗化が実現される。その結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をより確実に提供することができる。
【００３２】
本発明の一側面に係る強誘電体メモリ装置において、半導体基板の上に、ワード線方向及びビット線方向に配列され、ゲート絶縁膜、ワード線を構成するゲート電極及び不純物拡散層からなる複数のメモリセルトランジスタと、下部絶縁膜に設けた第１のプラグを介して、不純物拡散層と電気的に接続するビット線を構成する導電層とをさらに備え、強誘電体容量素子は、下部絶縁膜に設けた第２のプラグを介して、不純物拡散層と電気的に接続していることが好ましい。
【発明の効果】
【００３３】
以上説明したように、本発明の一側面に係る強誘電体メモリ装置によると、セルプレートとなる上部電極を共通一体化して面積を増大することによって低抵抗化を図る際に、上部電極に設けられた開口部によるストレス分散効果及びアンカー効果を得ることで、上部電極と強誘電体膜、又は上部電極と上部絶縁膜との剥離が防止され、さらに、ストレス分散の均一化効果によってメモリセル特性のばらつきも効果的に抑制される。その結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置を高歩留で提供することが可能である。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の各実施形態について図面を参照しながら説明する。
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る強誘電体メモリ装置の構造について、図１、図２（ａ）及び（ｂ）を参照しながら説明する。
【００３６】
図１は、本発明の第１の実施形態に係る強誘電体メモリ装置のメモリセルアレイ領域の一部を概略的に示す平面図である。また、図２（ａ）は、図１に示すIIa-IIa線に沿った断面図であって、図２（ｂ）は、図１に示すIIb-IIb線における断面図である。但し、図１では、説明の便宜上、図２（ａ）及び（ｂ）に示す上部絶縁膜１１５を省略している。
【００３７】
図１、図２（ａ）及び（ｂ）に示すように、半導体基板１００の表面上に形成された素子分離領域１０１によって区画された素子形成領域上には、ゲート絶縁膜１０２及びゲート電極１０３からなる積層構造が、メモリセルアレイの行方向（図１のＹ方向：ワード線方向に相当する）に伸びるように形成されている。素子形成領域におけるゲート絶縁膜１０２及びゲート電極１０３からなる積層構造の側方下には、素子分離領域１０１によって囲まれた不純物拡散層１０４がメモリセルアレイの行方向及び列方向（図１のＸ方向：ビット線方向に相当する）に二次元的に配列して設けられており、ソース・ドレイン領域を構成している。このように、半導体基板１００における素子形成領域上には、ゲート絶縁膜１０２、ゲート電極１０３、及び不純物拡散層１０４からなるメモリセルトランジスタが形成されている。なお、ゲート絶縁膜１０２及びゲート電極１０３からなる積層構造は、メモリセルアレイの行方向に間隔を置いて配置された不純物拡散層１０４に挟まれるように形成されており、強誘電体メモリ装置のワード線を構成している。
【００３８】
半導体基板１００の上には、ゲート電極１０２を覆うように全面に亘ってＳｉＯ２からなる第１の下部絶縁膜１０５が形成されており、第１の下部絶縁膜１０５の所定の位置に貫通して設けられた開口部には、下端が不純物拡散層１０４と電気的に接続するようにタングステンからなる第１のコンタクトプラグ１０６が行方向及び列方向に二次元的に配列して形成されている。第１の下部絶縁膜１０５の上には、第１のコンタクトプラグ１０６の上端と電気的に接続するようにタングステンからなる導電層１０７が形成されている。なお、導電層１０７は、メモリセルアレイの列方向に伸びるように形成されており、強誘電体メモリ装置のビット線を構成している。
【００３９】
第１の下部絶縁膜１０５の上には、導電層１０７を覆うように全面に亘ってＳｉＯ２からなる第２の下部絶縁膜１０８が形成されており、第１の下部絶縁膜１０５及び第２の下部絶縁膜１０８の所定の位置に貫通して設けられた開口部には、下端が不純物拡散層１０４と電気的に接続するようにタングステンからなる第２のコンタクトプラグ１０９が行方向及び列方向に二次元的に配列して形成されている。
【００４０】
第２の下部絶縁膜１０８の上には、二次元的に配列された第２のコンタクトプラグ１０９の各々を覆うように、例えばＰｔ等の貴金属材料からなる下部電極１１０と、例えばＳＢＴ系、又はＢＩＴ系等の強誘電体材料からなる強誘電体膜１１１の積層構造が行方向及び列方向に二次元的に配列して形成されており、それらの各積層構造間を埋めるようにＳｉＯ２からなる第３の下部絶縁膜１１２が形成されている。なお、強誘電体膜１１１の形成には酸素雰囲気中での熱処理が通常必要になるため、その際に第２のコンタクトプラグ１０９が酸化することを防止するために、第２のコンタクトプラグ１０９と下部電極１１０との間に、例えばＩｒＯ２等の酸素バリア膜が形成されていてもよい。
【００４１】
第３の下部絶縁膜１１２の上には、二次元的に配列された下部電極１１０と強誘電体膜１１１とからなる積層構造の各々を覆うようにして、例えばＰｔ等の貴金属材料からなる上部電極１１３が全面に形成されており、上部電極１１３には、下部電極１１０と重畳しないように、第３の下部絶縁膜１１２の上面を露出する開口部１１４が設けられている。つまり、開口部１１４は、平面的に見て（平面的配置において）、下部電極１１０の上面と重ならない位置に設けられている。
【００４２】
上部電極１１３の上には、全面に亘ってＳｉＯ２からなる上部絶縁膜１１５が形成されており、上部絶縁膜１１５は開口部１１４の底部で第３の下部絶縁膜１１２と接合している。図示していないが、上部絶縁膜１１５の上には、通常配線等が形成される。
【００４３】
次に、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法について、図３（ａ）及び（ｂ）〜図７（ａ）及び（ｂ）を参照しながら説明する。
【００４４】
図３（ａ）及び（ｂ）〜図７（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す要部工程断面図である。なお、図３〜図７における各（ａ）図は、上述の図１で示したIIa-IIa線に対応する断面での工程図であり、図３〜図７における各（ｂ）図は、上述の図１で示したIIb-IIb線に対応する断面での工程図である。
【００４５】
まず、図３（ａ）及び（ｂ）に示すように、半導体基板１００上に素子分離領域１０１で区画された素子形成領域上に、ゲート絶縁膜１０２及びゲート電極１０３を順に形成した後に、半導体基板１００におけるゲート絶縁膜１０２及びゲート電極１０３からなる積層構造の側方下に不純物拡散層１０４を形成する。その後、半導体基板１００の上に、ゲート絶縁膜１０２及びゲート電極１０３からなる積層構造を覆うように、全面に亘ってＳｉＯ２からなる第１の下部絶縁膜１０５を形成する。なお、ゲート絶縁膜１０２及びゲート電極１０３からなる積層構造は、上述の図１に示したように、メモリセルアレイの行方向に伸びるように形成され、強誘電体メモリ装置のワード線を構成する。
【００４６】
次に、図４（ａ）及び（ｂ）に示すように、第１の下部絶縁膜１０５を貫通する所定の位置に、下端が不純物拡散層１０４と電気的に接続するようにタングステンからなる第１のコンタクトプラグ１０６を形成し、引き続き、第１の下部絶縁膜１０５の上に、第１のコンタクトプラグ１０６の上端と電気的に接続するように導電層１０７を形成する。その後、第１の下部絶縁膜１０５の上に、導電層１０７を覆うように、全面に亘ってＳｉＯ２からなる第２の下部絶縁膜１０８を形成する。なお、導電層１０７は、上述の図１に示したように、メモリセルアレイの列方向に伸びるように形成され、強誘電体メモリ装置のビット線を構成している。
【００４７】
次に、図５（ａ）及び（ｂ）に示すように、第１の下部絶縁膜１０５及び第２の下部絶縁膜１０８を貫通する所定の位置に、下端が不純物拡散層１０４と電気的に接続するようにタングステンからなる第２のコンタクトプラグ１０９を形成し、引き続き、第２のコンタクトプラグ１０９の各々を覆うように、例えばＰｔ等の貴金属材料からなる下部電極１１０と、例えばＳＢＴ系、又はＢＩＴ系等の強誘電体材料からなる強誘電体膜１１１との積層構造を形成する。その後、第２の下部絶縁膜１０８の上に、下部電極１１０及び強誘電体膜１１１からなる積層構造を覆うように、全面に亘って第３の下部絶縁膜１１２を堆積する。なお、第２のコンタクトプラグ１０９は、上述の図１に示したように、行方向及び列方向に二次元的に配列して形成されており、下部電極１１０及び強誘電体膜１１１の積層構造は、同様に、行方向及び列方向に二次元的に配列して形成されている。
【００４８】
次に、図６（ａ）及び（ｂ）に示すように、ＣＭＰ法又はエッチバック法を用いて、第３の下部絶縁膜１１２を平坦化して強誘電体膜１１１の上面を露出させた後、強誘電体膜１１１及び第３の下部絶縁膜１１２の上に全面に亘って上部電極１１３を堆積する。
【００４９】
次に、図７（ａ）及び（ｂ）に示すように、上部電極１１３における下部電極１１０と重畳しない領域の所定の位置に、第３の下部絶縁膜１１２の上面を露出させる開口部１１４を形成する。つまり、開口部１１４は、平面的に見て、下部電極１１０の上面と重ならない位置に設けられている。
【００５０】
次に、第３の下部絶縁膜１１２の上面を露出する開口部１１４の内部及び上部電極１１３の上に、全面に亘って上部絶縁膜１１５を堆積する。これにより、開口部１１４の底部において上部絶縁膜１１５を第３の下部絶縁膜１１２に接合し、上述の図２（ａ）及び（ｂ）に示した強誘電体メモリ装置が完成する。なお、図示していないが、上部絶縁膜１１５の上には通常配線等を形成する。
【００５１】
以上のように、本発明の第１の実施形態に係る強誘電体メモリ装置及びその製造方法によると、半導体基板１００の上に形成された第２の下部絶縁膜１０８の上に、下部電極１１０、強誘電体膜１１１及び上部電極１１３からなる強誘電体容量素子が行方向及び列方向に二次元的に配列されており、上部電極１１３は、これらの複数個配列された容量素子に連結するように共通上部電極として機能している。このような構成において、上部電極１１３には、下部電極１１０と重畳しない所定の位置において開口部１１４が設けられ、該開口部１１４の底部にて、上部電極１１３を覆うように形成された上部絶縁膜１１５が第３の下部絶縁膜１１２と接合している。
【００５２】
従って、セルプレートとなる上部電極１１３は、複数個の容量素子に連結するように大面積の共通上部電極となっているため、抵抗値を低減できると共に、セルプレートとなる上部電極１１３の所定の位置に開口部１１４を設けたことにより、面積増大に伴う機械的ストレスを効果的に分散して低減することができる。これにより、上部電極１１３が機械的ストレスによって強誘電体膜１１１又は第３の下部絶縁膜１１２から剥離する事態を防止しつつ、面積増大によるセルプレートの低抵抗化を実現することができる。
【００５３】
また、上部電極１１３を覆うように形成されたＳｉＯ２からなる上部絶縁膜１１５が、開口部１１４の底部において、上部絶縁膜１１５と同じ材料のＳｉＯ２からなって対密着性が良好な第３の下部絶縁膜１１２と接合している。このため、開口部１１４を介して上部絶縁膜１１５と第３の下部絶縁膜１１２とが接続することによるアンカー効果により、全体の密着性が増強されるため、上部絶縁膜１１５が上部電極１１３から剥離する事態も効果的に防止できる。なお、上記アンカー効果を確実に得るためには、開口部１１４の開口面積が、平面的に見て、単位メモリセルの面積の１０％以上であることが好ましいが、一実験結果によると１４．５％以上であれば上記剥離が確実に生じないためより好ましい値と言える。
【００５４】
また、開口部１１４の大きさ及び配置位置は、各メモリセル単位毎に同一にすることが好ましい。すなわち、上述の図１では、１キャパシタ−１トランジスタ型のメモリセルを想定したものであって、この場合の単位メモリセルは点線Ｃで示しているが、開口部１１４は各単位メモリセルの４隅に同一の形状及び大きさで１／４個ずつ配置され、その形状、大きさ及び配置位置は他の全ての単位メモリセルにおいても同一となっている。このようにすると、開口部１１４を設けたことによる上部電極１１３のストレス分散が全ての単位メモリセルで均一化され、ストレスの不均一性によるメモリセル特性（強誘電体容量素子特性）のばらつきを効果的に抑制することができる。なお、本実施形態では開口部１１４を単位メモリセルの４隅に配置する場合について説明したが、単にメモリセルのワード線方向又はビット線方向で、下部電極１１０と重畳しないように任意の位置に配置してもかまわない。また、ここでは、開口部１１４の大きさ及び配置位置を各メモリセル単位毎に同一にするように構成したが、本発明はこの構成に限定されるものではなく、上部電極１１３のストレスの集中箇所などを考慮して、開口部１１４の大きさ及び配置位置の変更も可能である。
【００５５】
以上説明したように、本発明の第１の実施形態に係る強誘電体メモリ装置及びその製造方法によると、上部電極と強誘電体膜との剥離、又は上部電極と絶縁膜との剥離や、強誘電体容量素子の特性ばらつきを発生させることなく、セルプレートとなる面積が大きな上部電極によって低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置を高歩留で提供することができる。
【００５６】
＜変形例＞
以下、本発明の第１の実施形態における変形例に係る強誘電体メモリ装置について、図８及び図９を参照しながら説明する。
【００５７】
図８は、本発明の第１の実施形態における変形例に係る強誘電体メモリ装置のメモリセルアレイ領域の一部を概略的に示す平面図である。なお、図８においては、前述の図１に示した強誘電体メモリ装置の構成要素に対応する同様の部分には同一の符号を付しており、その説明は省略する。
【００５８】
図８に示すように、本変形例に係る強誘電体メモリ装置が、前述の図１に示した強誘電体メモリ装置と異なる点は、単位メモリセルが２キャパシタ−２トランジスタ型である場合を想定していることと、開口部１１４の大きさ及び配置位置であり、その他の構成要素は図１に示した強誘電体メモリ装置と同様である。従って、図８に示したIIa-IIa線及びIIb-IIb線における断面図は、図２（ａ）及び図２（ｂ）にそれぞれ同様に対応する。
【００５９】
以下、図８に示す本変形例における強誘電体メモリ装置の構成による効果について、図８と同様に２キャパシタ−２トランジスタ型のメモリセルの想定した場合であって且つ開口部１１４の大きさ及び配置位置が図１に示した強誘電体メモリ装置と同じ構成、すなわち図９に示す強誘電体メモリ装置の構成による効果と比較して説明する。
【００６０】
まず、図８に示すように、本変形例では２キャパシタ−２トランジスタ型のメモリセルを想定しており、この場合の単位メモリセルは点線Ｃａで示されるが、図１に示した強誘電体メモリ装置の場合の２倍の大きさを持つ開口部１１４が、メモリセルのワード線方向の２辺の中間にそれぞれ１／２個ずつ配置されている。つまり、図８の場合、単位メモリセル当りの開口部１１４の個数は１／２（個）×２（箇所）で１個となり、図１の場合における開口部１１４の面積をＳとすると、単位メモリセル当りの開口部１１４の面積は２Ｓ×１（個）で２Ｓとなる。
【００６１】
一方、図９に示した強誘電体メモリ装置では、単位メモリセルは点線Ｃｂで示されるが、図１に示した強誘電体メモリ装置と同じ大きさを持つ開口部１１４が、各単位メモリセルの４隅に１／４個ずつ、及び単位メモリセルのワード線方向の２辺の中間に１／２個ずつ配置されている。つまり、図９の場合、単位メモリセル当りの開口部１１４の個数は１／４（個）×４（箇所）＋１／２（個）×２（箇所）で２個となり、図１の場合における開口部の面積をＳとすると、単位メモリセル当りの開口部面積はＳ×２（個）で２Ｓとなる。
【００６２】
以上のように、図８に示した本変形例に係る強誘電体メモリ装置における単位メモリセル当りの開口部１１４の面積は、図９に示した強誘電体メモリ装置における単位メモリセル当りの開口部１１４の面積と同じである。従って、図８及び図９の場合のいずれの場合においても、上部電極１１３のストレス分散効果、及び上部絶縁膜１１５と第３の下部絶縁膜１１２とが開口部１１４を介して接合することによるアンカー効果は同等であり、上部電極１１３と強誘電体膜１１１との剥離、又は上部絶縁膜１１５と上部電極１１３との剥離も同様に防止できる。また、単位メモリセルにおける開口部１１４の大きさ及び配置位置に関しても、図８及び図９に示すように全ての単位メモリセルで同一としているため、ストレス分散の均一化によるメモリセル特性のばらつき抑制効果も同等である。
【００６３】
このように、単位メモリセル当りの開口部１１４の面積が互いに等しいために、図８及び図９に示した強誘電体メモリ装置による効果は同等であるが、この場合、単位メモリセル当りの開口部１１４の面積は同等としながら、単位メモリセル当りに設ける開口部１１４の箇所は少ない方が好ましいと共に、開口部１１４の開口面積は大きい方が好ましい。これは、Ｐｔ等の貴金属材料からなる上部電極１１３への開口部１１４形成の際におけるエッチング加工の精度は、特に開口部１１４の開口面積の大きさが微小になり個数が増大した場合に低下するため、開口部１１４の開口面積の大きさをできる限り大きくすると同時にその個数を減らすことによって、エッチング加工の精度を大幅に向上できるからからである。
【００６４】
従って、図８に示した本変形例における強誘電体メモリ装置の構成では、開口部１１４を設ける箇所は単位メモリセル当り２個であって図９の場合の６個よりも少なく、開口部１１４の開口面積も２倍（図９における４隅に設けた開口部と比べて）又は４倍（図９における中間に設けた開口部と比べて）の大きさを有することから、図９の場合の構成に比べて、上部電極１１３への開口部１１４形成の加工精度が向上し、剥離又は特性ばらつきの発生をより確実に抑制しつつ、セルプレートとなる面積が大きな上部電極１１３による低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をより確実に提供することが可能になる。
【００６５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る強誘電体メモリ装置の構造について、図１０、図１１（ａ）及び（ｂ）を参照しながら説明する。なお、図１０、図１１（ａ）及び（ｂ）に示した強誘電体メモリ装置の構造において、前述の図１、図２（ａ）及び（ｂ）に示した第１の実施形態に係る強誘電体メモリ装置の構造と対応する同様部分には同様の符号付しており、その説明は省略する。したがって、以下では、本実施形態に係る強誘電体メモリ装置において、第１の実施形態に係る強誘電体メモリ装置の構造と異なる点を中心に説明することとする。
【００６６】
図１０は、本発明の第２の実施形態に係る強誘電体メモリ装置のメモリセルアレイ領域の一部を概略的に示す平面図である。また、図１１（ａ）は、図１０に示すXIa-XIa線に沿った断面図であって、図１１（ｂ）は、図１０に示すXIb-XIb線における断面図である。但し、図１０では、説明の便宜上、図１１（ａ）及び（ｂ）に示す上部絶縁膜１１５ａを省略している。
【００６７】
図１０、図１１（ａ）及び（ｂ）に示すように、第２の下部絶縁膜１０８の上には、行方向（Ｙ方向：ワード線方向に相当する）及び列方向（Ｘ方向：ビット線方向に相当する）に二次元的に配列された第２のコンタクトプラグ１０９の各々を覆うように、例えばＰｔ等の貴金属材料からなる下部電極１１０のみが、行方向及び列方向に二次元的に配列して形成されており、該下部電極１１０のそれぞれの間を埋めるようにＳｉＯ２からなる第３の下部絶縁膜１１２ａが形成されている。なお、後述の強誘電体膜１１１の形成には酸素雰囲気中での熱処理が通常必要になるため、その際に第２のコンタクトプラグ１０９が酸化することを防止するために、第２のコンタクトプラグ１０９と下部電極１１０との間に、例えばＩｒＯ２等の酸素バリア膜が形成されていてもよい。
【００６８】
第３の下部絶縁膜１１２ａの上には、行方向及び列方向に二次元的に配列された下部電極１１０の各々を覆うようにして、例えばＳＢＴ系、又はＢＩＴ系等の強誘電体材料からなる強誘電体膜１１１ａと、例えばＰｔ等の貴金属材料からなる上部電極１１３との積層構造が連結して全面に形成されている。上部電極１１３及び強誘電体膜１１１ａには、下部電極１１０と重畳しない所定の位置に貫通するように、第３の下部絶縁膜１１２ａの上面を露出する開口部１１４ａが設けられている。つまり、開口部１１４ａは、平面的に見て、下部電極１１０の上面と重ならない位置に設けられている。
【００６９】
上部電極１１３の上には、全面に亘ってＳｉＯ２からなる上部絶縁膜１１５が形成されており、上部絶縁膜１１５は、開口部１１４ａの底部で第３の下部絶縁膜１１２ａと接合していると共に、開口部１１４ａの側壁部において強誘電体膜１１１ａにも接合している。図示していないが、上部絶縁膜１１５の上には、通常配線等が形成される。
【００７０】
次に、本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法について、図１２（ａ）及び（ｂ）〜図１４（ａ）及び（ｂ）を参照しながら説明する。
【００７１】
図１２（ａ）及び（ｂ）〜図１４（ａ）及び（ｂ）は、本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を工程順に示す要部工程断面図である。なお、図１２〜図１４における各（ａ）図は、上述の図１０で示したXIa-XIa線に対応する断面での工程図であり、図１２〜図１４における各（ｂ）図は、上述の図１０で示したXIb-XIb線に対応する断面での工程図である。なお、本実施形態に係る強誘電体メモリ装置の製造方法のうち、第２の下部絶縁膜１０８を形成するまでの工程は、第１の実施形態における図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）を用いた説明と同様であるため、その説明は省略し、以下ではその後の工程から説明する。
【００７２】
図１２（ａ）及び（ｂ）に示すように、第１の下部絶縁膜１０５及び第２の下部絶縁膜１０８を貫通する所定の位置に、下端が不純物拡散層１０４と電気的に接続するようにタングステンからなる第２のコンタクトプラグ１０９を形成し、引き続き、第２のコンタクトプラグ１０９の各々を覆うように、例えばＰｔ等の貴金属材料からなる下部電極１１０を形成する。その後、第２の下部絶縁膜１０８の上に、下部電極１１０を覆うように、全面に亘って第３の下部絶縁膜１１２ａを堆積する。なお、第２のコンタクトプラグ１０９は、上述の図１０に示したように、行方向及び列方向に二次元的に配列して形成されており、下部電極１１０は、同様に、行方向及び列方向に二次元的に配列して形成されている。
【００７３】
次に、図１３（ａ）及び（ｂ）に示すように、ＣＭＰ法又はエッチバック法を用いて、第３の下部絶縁膜１１２ａを平坦化して下部電極１１０の上面を露出させた後、下部電極１１０及び第３の下部絶縁膜１１２ａの上に全面に亘って、強誘電体膜１１１ａ及び上部電極１１３の積層構造を堆積する。
【００７４】
次に、図１４（ａ）及び（ｂ）に示すように、上部電極１１３及び強誘電体膜１１１ａの積層構造における下部電極１１０と重畳しない領域の所定の位置に、第３の下部絶縁膜１１２ａを露出させる開口部１１４ａを形成する。
【００７５】
次に、第３の下部絶縁膜１１２ａの上面を露出する開口部１１４ａの内部及び上部電極１１３の上に、全面に亘って上部絶縁膜１１５を堆積する。これにより、開口部１１４ａの底部において上部絶縁膜１１５を第３の下部絶縁膜１１２ａに接合させると共に、開口部１１４ａの側壁部において上部絶縁膜１１５を強誘電体膜１１１ａにも接合させることにより、上述の図１１（ａ）及び（ｂ）に示した強誘電体メモリ装置が完成する。なお、図示していないが、上部絶縁膜１１５の上には通常配線等を形成する。
【００７６】
以上のように、本発明の第２の実施形態に係る強誘電体メモリ装置及びその製造方法によると、半導体基板１００の上に形成された第２の下部絶縁膜１０８の上に、下部電極１１０、強誘電体膜１１１ａ及び上部電極１１３からなる強誘電体容量素子が行方向及び列方向に二次元的に配列されており、上部電極１１３及び強誘電体膜１１１ａは、これら複数個配列された容量素子に連結するように共通上部電極及び共通強誘電体膜として機能している。このような構成において、上部電極１１３及び強誘電体膜１１１ａには、下部電極１１０と重畳しない所定の位置において開口部１１４ａが設けられ、該開口部１１４ａの底部にて、上部電極１１３を覆うように形成された上部絶縁膜１１５が第３の下部絶縁膜１１２ａと接続していると共に、開口部１１４ａの側壁部にて、上部絶縁膜１１５が強誘電体膜１１１ａと接合している。
【００７７】
従って、セルプレートとなる上部電極１１３は、複数個の容量素子に連結するように大面積の共通上部電極となっているため、抵抗値を低減できると共に、セルプレートとなる上部電極１１３と強誘電体膜１１１ａとの積層構造における所定の位置に開口部１１４ａを設けたことにより、面積増大に伴う機械的ストレスを効果的に分散して低減することができる。これにより、上部電極１１３が機械的ストレスによって強誘電体膜１１１ａ又は第３の下部絶縁膜１１２ａから剥離する事態を防止しつつ、面積増大によるセルプレートの低抵抗化を実現することができる。
【００７８】
また、上部電極１１３を覆うように形成されたＳｉＯ２からなる上部絶縁膜１１５が、開口部１１４ａの底部において、上部絶縁膜１１５と同じ材料のＳｉＯ２からなって対密着性が良好な第３の下部絶縁膜１１２と接合していると共に、開口部１１４ａの側壁部において、対密着性がさらに良好な強誘電体膜１１１ａと接合している。これにより、開口部１１４ａを介して上部絶縁膜１１５と第３の下部絶縁膜１１２ａ及び強誘電体膜１１１ａとが接続することによるアンカー効果により、第１の実施形態の場合よりも全体の密着性がさらに増強される。これは、ＳｉＯ２等の絶縁膜が強誘電体膜と接合した際に、強誘電体膜の材料となっているＳＢＴ系又はＢＩＴ系等の金属酸化物中のＳｒ、Ｂｉ、Ｔｉ又はＴａ等の金属が接合界面のごく近傍において絶縁膜中に若干拡散（相互拡散）することによって、絶縁膜と強誘電体膜との密着性が、同じ絶縁膜同士の密着性よりも強固になるためである。このため、上部絶縁膜１１５が上部電極１１３から剥離する事態もより効果的に防止できる。なお、上記アンカー効果を確実に得るための開口部１１４ａの開口面積は、前述の第１の実施形態と同様であることは言うまでもない。
【００７９】
また、本実施形態においても、開口部１１４ａの大きさ及び配置位置が各メモリセル単位で全て同一であることが好ましいことは言うまでもない。このようにすれば、開口部１１４ａによる上部電極１１３のストレス分散が全てのメモリセルで均一化され、ストレスの不均一性によるメモリセル特性（強誘電体容量素子特性）のばらつきを効果的に抑制することができる。但し、開口部１１４ａの大きさ及び配置位置は、本実施形態の例に限定されるものではないことも第１の実施形態と同様である。
【００８０】
以上説明したように、本発明の第２の実施形態に係る強誘電体メモリ装置及びその製造方法によると、上部電極と強誘電体膜との剥離、又は上部電極と絶縁膜との剥離をより確実に防止すると共に、強誘電体容量素子の特性ばらつきをより確実に発生させることなく、セルプレートとなる面積が大きな上部電極によって低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をより高歩留で提供することができる。
【００８１】
なお、本発明の第２の実施形態に係る強誘電体メモリ装置に対しても同様に、第１の実施形態における変形例を適用することができる。このようにすると、上部電極１１３への開口部１１４ａ形成の加工精度が向上し、剥離又は特性ばらつきの発生をさらに確実に抑制しつつ、セルプレートとなる面積が大きな上部電極１１３による低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をさらに確実に提供することが可能になる。
【００８２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る強誘電体メモリ装置の構造について、図１５、図１６（ａ）及び（ｂ）を参照しながら説明する。なお、図１５、図１６（ａ）及び（ｂ）に示した強誘電体メモリ装置の構造において、前述の図１、図２（ａ）及び（ｂ）に示した第１の実施形態に係る強誘電体メモリ装置の構造と対応する同様部分には同様の符号付しており、その説明は省略する。したがって、以下では、本実施形態に係る強誘電体メモリ装置において、第１の実施形態に係る強誘電体メモリ装置の構造と異なる点を中心に説明することとする。
【００８３】
図１５は、本発明の第３の実施形態に係る強誘電体メモリ装置のメモリセルアレイ領域の一部を概略的に示す平面図である。また、図１６（ａ）は、図１５に示すXVIa-XVIa線に沿った断面図であって、図１６（ｂ）は、図１５に示すXVIb-XVIb線における断面図である。但し、図１５では、説明の便宜上、図１６（ａ）及び（ｂ）に示す上部絶縁膜１１５ａを省略している。
【００８４】
図１５、図１６（ａ）及び（ｂ）に示すように、第２の下部絶縁膜１０８の上には、行方向（Ｙ方向：ワード線方向に相当する）及び列方向（Ｘ方向：ビット線方向に相当する）に二次元的に配列された第２のコンタクトプラグ１０９の各々を覆うように、例えばＰｔ等の貴金属材料からなる下部電極１１０のみが、行方向及び列方向に二次元的に配列して形成されており、該下部電極１１０のそれぞれの間を埋めるようにＳｉＯ２からなる第３の下部絶縁膜１１２ａが形成されている。なお、後述の強誘電体膜１１１の形成には酸素雰囲気中での熱処理が通常必要になるため、その際に第２のコンタクトプラグ１０９が酸化することを防止するために、第２のコンタクトプラグ１０９と下部電極１１０との間に、例えばＩｒＯ２等の酸素バリア膜が形成されていてもよい。また、以上の点は、前述した第２の実施形態に係る強誘電体メモリ装置の構成と同様である。
【００８５】
第３の下部絶縁膜１１２ａの上には、行方向及び列方向に二次元的に配列された下部電極１１０の各々を覆うようにして、例えばＳＢＴ系、又はＢＩＴ系等の強誘電体材料からなる強誘電体膜１１１ｂと、例えばＰｔ等の貴金属材料からなる上部電極１１３との積層構造が連結して全面に形成されている。上部電極１１３には、下部電極１１０と重畳しない所定の位置に貫通するように、強誘電体膜１１１ｂの上面を露出する開口部１１４が設けられている。つまり、開口部１１４は、平面的に見て、下部電極１１０の上面と重ならない位置に設けられている。なお、第２の実施形態では、上部電極１１３及び強誘電体膜１１１ａの双方を貫通する開口部１１４ａを設けた点で、上部電極１１３のみを貫通する開口部１１４を設けた本実施形態と異なっている。
【００８６】
上部電極１１３の上には、全面に亘ってＳｉＯ２からなる上部絶縁膜１１５が形成されており、上部絶縁膜１１５は、開口部１１４の底部で強誘電体膜１１１ｂと接合している。図示していないが、上部絶縁膜１１５の上には、通常配線等が形成される。
【００８７】
次に、本発明の第３の実施形態に係る強誘電体メモリ装置の製造方法について、図１７（ａ）及び（ｂ）を参照しながら説明する。
【００８８】
図１７（ａ）及び（ｂ）は、本発明の第３の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。なお、図１７（ａ）は、上述の図１５で示したXVIa-XVIa線に対応する断面での工程図であり、図１５（ｂ）は、上述の図１５で示したXVIb-XVIb線に対応する断面での工程図である。なお、本実施形態に係る強誘電体メモリ装置の製造方法のうち、第２の下部絶縁膜１０８を形成するまでの工程は、第１の実施形態における図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）を用いた説明と同様であり、その後、強誘電体膜１１１ｂ及び上部電極１１３を形成するまでの工程は、第２の実施形態における図１２（ａ）及び（ｂ）並びに図１３（ａ）及び（ｂ）を用いた説明と同様であるため、その説明は省略し、以下ではその後の工程から説明する。
【００８９】
図１７（ａ）及び（ｂ）に示すように、上部電極１１３における下部電極１１０と重畳しない領域の所定の位置に、強誘電体膜１１１ｂを露出する開口部１１４を形成する。
【００９０】
次に、強誘電体膜１１１ｂの上面を露出する開口部１１４ａの内部及び上部電極１１３の上に、全面に亘って上部絶縁膜１１５を堆積する。これにより、開口部１１４ａの底部において上部絶縁膜１１５を強誘電体膜１１１ｂに接合させることにより、上述の図１６（ａ）及び（ｂ）に示した強誘電体メモリ装置が完成する。なお、図示していないが、上部絶縁膜１１５の上には通常配線等を形成する。
【００９１】
以上のように、本発明の第３の実施形態に係る強誘電体メモリ装置及びその製造方法によると、半導体基板１００の上に形成された第２の下部絶縁膜１０８の上に、下部電極１１０、強誘電体膜１１１ｂ及び上部電極１１３からなる強誘電体容量素子が行方向及び列方向に二次元的に配列されており、上部電極１１３及び強誘電体膜１１１ｂは、これら複数個配列された容量素子に連結するように共通上部電極及び共通強誘電体膜として機能している。このような構成において、上部電極１１３には、下部電極１１０と重畳しない所定の位置において開口部１１４が設けられ、該開口部１１４の底部にて、上部電極１１３を覆うように形成された上部絶縁膜１１５が強誘電体膜１１１ｂのみと接続している。
【００９２】
従って、セルプレートとなる上部電極１１３は、複数個の容量素子に連結するように大面積の共通上部電極となっているため、抵抗値を低減できると共に、セルプレートとなる上部電極１１３と強誘電体膜１１１ｂとの積層構造における所定の位置に開口部１１４を設けたことにより、面積増大に伴う機械的ストレスを効果的に分散して低減することができる。これにより、上部電極１１３が機械的ストレスによって強誘電体膜１１１ｂ又は第３の下部絶縁膜１１２ａから剥離する事態を防止しつつ、面積増大によるセルプレートの低抵抗化を実現することができる。
【００９３】
また、上部電極１１３を覆うように形成されたＳｉＯ２からなる上部絶縁膜１１５が、開口部１１４の底部において、対密着性が極めて良好な強誘電体膜１１１ｂのみと接合している。これにより、開口部１１４を介して上部絶縁膜１１５と強誘電体膜１１１ｂとが接続することによるアンカー効果により、第２の実施形態の場合よりも全体の密着性がさらに増強される。このため、上部絶縁膜１１５が上部電極１１３から剥離する事態をさらに効果的に防止できる。なお、上記アンカー効果を確実に得るための開口部１１４の開口面積は、前述の第１の実施形態と同様であることは言うまでもない。
【００９４】
また、本実施形態においても、開口部１１４の大きさ及び配置位置が各メモリセル単位で全て同一であることが好ましいことは言うまでもない。このようにすれば、開口部１１４による上部電極１１３のストレス分散が全てのメモリセルで均一化され、ストレスの不均一性によるメモリセル特性（強誘電体容量素子特性）のばらつきを効果的に抑制することができる。但し、開口部１１４の大きさ及び配置位置は、本実施形態の例に限定されるものではないことも第１の実施形態と同様である。
【００９５】
以上説明したように、本発明の第３の実施形態に係る強誘電体メモリ装置及びその製造方法によると、上部電極と強誘電体膜との剥離、又は上部電極と絶縁膜との剥離をさらに確実に防止すると共に、強誘電体容量素子の特性ばらつきをさらに確実に発生させることなく、セルプレートとなる面積が大きな上部電極によって低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をさらに高歩留で提供することができる。
【００９６】
なお、本発明の第３の実施形態に係る強誘電体メモリ装置に対しても同様に、第１の実施形態における変形例を適用することができる。このようにすると、上部電極１１３への開口部１１４形成の加工精度が向上し、剥離又は特性ばらつきの発生をさらに確実に抑制しつつ、セルプレートとなる面積が大きな上部電極１１３による低抵抗化が実現される。この結果、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置をさらに確実に提供することが可能になる。
【００９７】
また、以上の第１〜第３の実施形態及びその変形例においては、開口部（１１４、１１４ａ）の形状が矩形である場合を示したが、開口部の形状は円形、楕円形又は十字型等の多角形等、いかなる形状であってもかまわない。
【００９８】
さらに、以上の第１〜第３の実施形態及びその変形例においては、強誘電体容量素子が平面形状であるいわゆるプレーナ型の容量素子構造である場合を示したが、下部電極、強誘電体膜及び上部電極を段差上に形成した立体型強誘電体容量素子の場合であっても、同様の効果が得られることは言うまでもない。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明の強誘電体メモリ装置は、セルプレート固定方式の動作によって優れた高速動作性能を発揮する強誘電体メモリ装置を提供するための方法等として有用である。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置の構造を示す要部平面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の構造を示す要部断面図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図６】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図８】本発明の第１の実施形態における変形例に係る強誘電体メモリ装置の構造を示す要部平面図である。
【図９】本発明の第１の実施形態における変形例に係る強誘電体メモリ装置の構造を示す要部平面図である。
【図１０】本発明の第２の実施形態に係る強誘電体メモリ装置の構造を示す要部平面図である。
【図１１】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る強誘電体メモリ装置の構造を示す要部断面図である。
【図１２】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図１３】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図１４】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図１５】本発明の第３の実施形態に係る強誘電体メモリ装置の構造を示す要部平面図である。
【図１６】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図１７】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る強誘電体メモリ装置の製造方法を示す要部工程断面図である。
【図１８】従来の強誘電体メモリ装置の構造を示す要部平面図である。
【図１９】（ａ）及び（ｂ）は、従来の強誘電体メモリ装置の構造を示す要部断面図である。
【符号の説明】
【０１０１】
１００  半導体基板
１０１  素子分離領域
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  不純物拡散層
１０５  第１の下部絶縁膜（下部絶縁膜）
１０６  第１のコンタクトプラグ（第１のプラグ）
１０７  導電層
１０８  第２の下部絶縁膜（下部絶縁膜）
１０９  第２のコンタクトプラグ（第２のプラグ））
１１０  下部電極
１１１、１１１ａ、１１１ｂ  強誘電体膜
１１２、１１２ａ  第３の下部絶縁膜（下部絶縁膜）
１１３  上部電極
１１４、１１４ａ  開口部
１１５  上部絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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