(57)【要約】      （修正有）【課題】各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ＡＤＣを提供する。【解決手段】アナログデジタル変換器（ＡＤＣ）８０は、複数のアナログデジタル変換段９０，９２，９４，９６と、変換誤差を再帰的に補正する補正論理１００，１０２，１０４と、ＡＤＣ８０が出力可能なデジタル値の上限値と下限値とを算出するコード範囲演算ロジック８２とを備えている。補正論理１００，１０２，１０４は、直前の段からアナログ入力信号を受ける回路と、直前の段からデジタル入力信号受けるための回路と、アナログ入力信号を量子化する変換回路と、デジタル入力信号に応じた値を持つ補正信号を生成する補正回路とを含む。コード範囲演算ロジック８２は、各段における補正値を用い、加算及びシフト演算からなる演算で上限値と下限値とを求める。【選択図】図８
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【特許請求の範囲】
【請求項１】
自己補正型のパイプライン方式アナログデジタル変換器であって、
各々、与えられるアナログ信号に対してアナログ出力信号及びデジタル出力信号を生成し出力する、直列に接続された複数のアナログデジタル変換段と、
前記複数のアナログデジタル変換段の各段において、当該アナログデジタル変換段の直前のアナログデジタル変換段により発生する変換誤差を再帰的に補正可能とする補正回路と、
前記補正回路に接続され、前記アナログデジタル変換器が出力可能なデジタル値の上限値と下限値とを算出する上限値・下限値算出回路とを備え、
前記補正回路は、
前記直前のアナログデジタル変換段からのアナログ出力信号をアナログ入力信号として受けるための手段と、
前記直前のアナログデジタル変換段からのデジタル出力信号をデジタル入力信号として受けるための手段と、
前記アナログ入力信号を量子化した表現に相当する変換信号を生成するための変換手段と、
前記デジタル入力信号が第１のデジタル値であるときは前記変換信号と等しい値を持つ補正信号を生成し、前記デジタル入力が第２のデジタル値であるときは前記変換信号に補正値を加えた値を持つ補正信号を生成するための補正手段とを含み、
前記上限値・下限値算出回路は、前記複数のアナログデジタル変換段の各段における前記補正値を用いた、加算及びシフト演算からなる所定の演算を用いて前記上限値と前記下限値とを求めることを特徴とする、アナログデジタル変換器。
【請求項２】
前記第１のデジタル値は０であり、前記第２のデジタル値は非０である、請求項１に記載のアナログデジタル変換器。
【請求項３】
前記補正値は２つの異なる第１と第２の補正定数の差として求められる、請求項１に記載のアナログデジタル変換器。
【請求項４】
前記第１の補正定数は前記アナログ入力信号が０で前記デジタル入力信号が０であるときの前記変換信号の値であり、前記第２の補正定数は前記アナログ入力信号が０で前記デジタル入力信号が非０であるときの前記変換信号の値であることを特徴とする、請求項３に記載のアナログデジタル変換器。
【請求項５】
前記第１の補正定数は前記アナログ入力信号が予め定められたオフセットの上限を超えない第１のアナログ値であり前記デジタル入力信号が０であるときの前記変換信号の値であり、前記第２の補正定数は前記アナログ入力信号が前記第１のアナログ値であり前記デジタル入力信号が非０であるときの前記変換信号の値であることを特徴とする、請求項４に記載のアナログデジタル変換器。
【請求項６】
前記第１のアナログ値が０であることを特徴とする、請求項５に記載のアナログデジタル変換器。
【請求項７】
前記上限値・下限値算出回路が出力するデジタル値の上限値と下限値とを用いて、前記アナログデジタル変換器の出力値の範囲を補正するための手段をさらに含む、請求項１〜請求項６のいずれかに記載のアナログデジタル変換器。
【請求項８】
前記上限値・下限値算出回路が算出するデジタル値の上限値と下限値を外部から読出すための手段をさらに含む、請求項１〜請求項６のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はアナログデジタル変換器に関し、特に、複数のアナログデジタル変換ユニット（以下「ステージ」と呼ぶ。）の縦列接続を持つパイプライン方式アナログデジタル変換器に関する。
【背景技術】
【０００２】
複数のステージから構成されるパイプライン方式のアナログデジタル変換器（以下「ＡＤＣ」と呼ぶ。）は、構成を小さくすることができ、消費電力も小さくて済む高速のデータ変換器である。パイプライン方式ＡＤＣが使用される技術的分野は広く、例えば無線通信、デジタル加入者線（ＤＳＬ）のアナログフロントエンド、ＣＣＤ（電荷結合デバイス）イメージセンサ、カメラ、超音波モニタ等、高速が要求される多様な用途に使用される。
【０００３】
こうしたパイプライン方式ＡＤＣを実装するための技術に、ＣＭＯＳ（complementary  metal-oxide  semiconductor）又はＢｉＣＭＯＳ（Bipolar  CMOS）によるスイッチドキャパシタ回路を用いるものがある。スイッチドキャパシタ回路は、サンプリングと電荷の転送とが正確であることから、よく使用されている。また、種々のスイッチドキャパシタ回路に関しては研究も進んでおり、そうした研究結果が利用可能なこともスイッチドキャパシタ回路が好んで使用される一助となっている。
【０００４】
図１を用いて、スイッチドキャパシタ回路の動作原理について説明する。スイッチドキャパシタ回路は、ＡＤＣ内では、利得が２の増幅器、基準ＤＡＣ（デジタルアナログ変換器）、及びアナログ累算器として用いられている。実際のところ、利得が２の増幅演算と、アナログ累算演算とは、以下に説明するように、ステージ間に挿入される１つのスイッチドキャパシタ回路によって組合わされている。
【０００５】
図１に示すのは、シングルエンドのステージ間スイッチドキャパシタ回路を簡略化した図である。実際のスイッチドキャパシタ回路は差動式であり、より複雑な構成を有している。またこの図は、後述するように基数２の、１ステージあたり１．５ビットパイプラインで使用されるスイッチドキャパシタを示している。１ステージあたり１．５ビットとは、１つのステージで３つの状態を判別できること、すなわち１ステージの出力が１．５ビットに相当することを示す。本願発明は、１ステージあたり１．５ビットのパイプラインに関するものである。
【０００６】
図１（Ａ）を参照して、このスイッチドキャパシタ回路は、２つのキャパシタＣ１及びＣ２と、利得Ａのオペアンプ（以下「アンプＡ」と呼ぶ。）とを含む。このスイッチドキャパシタ回路を動作させるために、二相の互いに相補的なクロック信号φ１及びφ２が用いられる。クロック信号φ１がハイレベルとなっている間には、図１（Ａ）に示すようにアンプＡはリセットされ、キャパシタＣ１及びＣ２は、アンプＡの２つの入力とサンプリングすべき入力電圧Ｖｉｎとの間に、互いに並列に接続されている。クロック信号φ２がハイレベルとなると、図１（Ｂ）に示されるように、キャパシタＣ１の端子のうち、入力電圧Ｖｉｎを受けるように接続されていた方の端子がアンプＡの出力Ｖｏｕｔ側に接続され、アンプＡのマイナス入力がキャパシタＣ１及びＣ２と分離される。キャパシタＣ２の、図１（Ａ）において入力電圧Ｖｉｎを受けるように接続されていた端子には、パイプライン中の前ステージに含まれる比較器の出力に応じ、＋Ｖｒｅｆ、０、−Ｖｒｅｆのいずれかが印加される。
【０００７】
アンプＡの有限利得を前述のとおりＡとすると、ステージ間の伝達関数は次のようになる。
【０００８】
【数１】
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ここで、Ａ→∞、Ｃ１＝Ｃ２とすると、式（１）〜（３）はそれぞれ次のように書ける。
【０００９】
Ｖｏｕｔ＝２Ｖｉｎ−Ｖｒｅｆ
Ｖｏｕｔ＝２Ｖｉｎ
Ｖｏｕｔ＝２Ｖｉｎ＋Ｖｒｅｆ    （４）
この式（４）が、理想状態での１ステージあたり１．５ビットのパイプラインにおけるスイッチドキャパシタ回路の伝達関数である。
【００１０】
ところで、スイッチドキャパシタ回路によるパイプライン方式ＡＤＣの性能は、（１）キャパシタの容量の比の誤差、（２）アナログ増幅回路の有限利得のばらつき、（３）各ステージにおける参照電圧の正確さ、及び（４）スイッチのチャージインジェクション、という４つの要因に大きく影響される。これらの影響は、理想的な技術を用いてスイッチドキャパシタ回路を正確に作成できれば除去できるものであるが、そのように正確に回路を作成することは実際上不可能である。したがって、回路はある程度の精度で作成し、その後に各回路の実際の特性に応じて自己補正を行なうことが試みられてきた。
【００１１】
図２に、特許文献１に記載された、基数２の、１ステージあたり１ビットの自己補正型パイプライン方式ＡＤＣの基本構成を示す。ただし、図２には、デジタル自己補正回路については示していない。図２を参照して、このパイプライン方式ＡＤＣ１０は、サンプルホールドステージ１２と、サンプルホールドステージ１２の出力を受けるＮ個の２倍ステージ１４−１、１４−２等（ステージ１４−３以降は図示せず。）とを含む。
【００１２】
サンプルホールドステージ１２は、アナログの入力電圧Ｖｉｎを受けるように接続される、利得が１のサンプルホールドアンプ１６と、サンプルホールドアンプ１６のアナログ出力Ｖｏｕｔを＋入力に、接地電位を−入力に、それぞれ受けるように接続された比較器１７とを含む。比較器１７の出力がデジタルデータのＭＳＢとなる。以下、データの第ｎビットをＤ（ｎ）と表す。すなわち、比較器１７の出力はサンプルホールドステージ１２のデジタル出力であって、Ｄ（０）となる。
【００１３】
各２倍ステージは、アナログ入力と、１ビットデジタル入力とを受け、１つのアナログ出力と、１ビットデジタル出力とを生成し、後段に出力する。例えば、第１の２倍ステージ１４−１は、サンプルホールドステージ１２からのアナログ入力２０（Ｖｏｕｔ）及びデジタル入力２２（Ｄ（０））を受け、アナログ信号２４とデジタル信号２６（Ｄ（１））とを生成する。第２の２倍ステージ１４−２は、アナログ信号２４とデジタル信号２６（Ｄ（１））とを受け、アナログ信号２４−２とデジタル信号２６−２（Ｄ（２））とを出力する。以下同様である。
【００１４】
図２に示すサンプルホールドステージ１２及びＮ個の２倍ステージはいずれも１つの比較器を用いて１ビットのデジタル信号を生成する。そのために各２倍ステージは以下の構成を有する。２倍ステージはいずれも同じ構成を有するため、ここでは第１の２倍ステージ１４−１について説明する。
【００１５】
第１の２倍ステージ１４−１は、サンプルホールドアンプ１６の出力電圧Ｖｏｕｔであるアナログ入力２０を受ける、利得が２のオペアンプ１８−１と、一方が参照電圧−Ｖｒｅｆに、他方が参照電圧＋Ｖｒｅｆに、それぞれ接続され、デジタル入力２２の値が１のときには参照電圧−Ｖｒｅｆを、０のときには参照電圧＋Ｖｒｅｆを、それぞれ選択して出力するスイッチ２３−１と、オペアンプ１８−１の出力とスイッチ２３−１の出力とを加算する加算回路１５−１と、加算回路１５−１の出力を受けるように接続された＋端子と、接地電位に接続された−端子とを有する比較器１９−１とを含む。比較器１９−１の出力が第１の２倍ステージ１４−１のデジタル出力（Ｄ（１））となり、かつ第２の２倍ステージ１４−２へのデジタル入力となる。加算回路１５−１の出力するアナログ信号２４は第２の２倍ステージ１４−２へのアナログ入力となる。
【００１６】
第２の２倍ステージ１４−２も同様に、オペアンプ１８−２、スイッチ２３−２、加算回路１５−２、及び比較器１９−２を含む。加算回路１５−２の出力するアナログ信号２４−２が次ステージへのアナログ入力となり、比較器１９−２の出力するデジタル信号２６−２がこのステージのデジタル出力Ｄ（２）となるとともに、次ステージへのデジタル入力となる。
【００１７】
この構成では、比較器１７はサンプルホールドアンプ１６の出力Ｖｏｕｔを監視し、それが正であればＤ（０）＝１を、負であればＤ（０）＝０を、それぞれ出力する。第１の２倍ステージ１４−１においては、スイッチ２３−１がＤ（０）の値に依存して上記したように切替わる。したがって、アナログ入力２０の電圧をＶ（１）と書くと、加算回路１５−１の出力電圧は、Ｄ（０）＝１であれば２Ｖ（１）−Ｖｒｅｆとなり、Ｄ（０）＝０であれば２Ｖ（１）＋Ｖｒｅｆとなる。比較器１９−１は加算回路１５−１の出力する電圧を接地電位と比較し、正であればＤ（１）＝１を、負であればＤ（１）＝０を、それぞれ出力する。このデジタル出力は、加算回路１５−１の出力するアナログ信号２４とともに第２の２倍ステージ１４−２に与えられる。第２の２倍ステージ１４−２以下も同様に動作する。
【００１８】
この例では、２倍ステージが１７個あるものとし、その結果、入力電圧Ｖｉｎに対してＤ（０）〜Ｄ（１７）までの１８ビットがデジタル信号として得られる。Ｋ番目のビットＤ（Ｋ）からＮ番目のビットＤ（Ｎ）までを直列に並べたデータを、以後Ｄ（Ｋ）Ｄ（Ｋ＋１）…Ｄ（Ｎ）と書く。
【００１９】
後述するように、この構成では、各ステージを構成する素子の特性、動作時の電圧オフセット等により、得られるデジタル信号に符号化できない部分が生ずることが分かっている。そのため、特許文献１では、各ステージの出力を補正する補正回路を提案している。
【００２０】
図３に、特許文献１が提案するパイプライン方式ＡＤＣ１０のうち、第１１の２倍ステージ３０と、第１２〜第１７のステージ３２と、第１１の２倍ステージ３０のデジタル出力Ｄｏｕｔを補正するためのデジタル補正論理４０と、デジタル補正論理４０による補正に用いられる補正定数Ｓ１及びＳ２を記憶する補正定数記憶回路４２とを示す。なお、この図では、図を簡略にするために、Ｖｉｎ、Ｄｉｎ、Ｖｏｕｔ及びＤｏｕｔに対するステージ数の付加はしていない。図３に示すＤは第１０の２倍ステージのデジタル出力であり、Ｘは第１１〜第１７の２倍ステージのデジタル出力Ｄ（１１）Ｄ（１２）…Ｄ（１７）である。第１１の２倍ステージ以後のデジタルデータＤ（１１）Ｄ（１２）…Ｄ（１７）をデジタルワードＸと書くことにする。
【００２１】
この例における各２倍ステージは、それより後のステージの出力を用いて補正されるものとする。最後部のステージから始めて再帰的に直前のステージを補正していくことにより、全ステージの出力を補正する。すなわち、図３において第１２〜第１７のステージ３２は補正が終了した理想的な特性を示す回路であるものとする。なお、補正定数Ｓ１及びＳ２はステージごとに異なる。そのため、第１１ステージの補正定数をＳ１（１１）及びＳ２（１１）のように表す。
【００２２】
図４には、パイプライン方式ＡＤＣ１０のうち、第１０の２倍ステージ５２を第１１〜第１７の２倍ステージ５０の出力を用いて補正する構成を示す。図４を参照して、この回路は、第１０の２倍ステージ５２の出力Ｄ（１０）を、第１１〜第１７の２倍ステージ５０の出力する８ビットデジタルデータを用いて補正するためのデジタル補正論理５４と、デジタル補正論理５４が補正時に使用する補正定数Ｓ１（１０）及びＳ２（１０）を記憶するメモリ（図示せず）とを含む。第１１〜第１７の２倍ステージ５０は、図３に示したものと同一の構成である。
【００２３】
図３と図４とを比較すると、両者が全く同じ構成であることが分かる。すなわち、図３の第１２〜第１７のステージ３２が図４の第１１〜第１７の２倍ステージ５０に相当し、図３の第１１の２倍ステージ３０が図４の第１０の２倍ステージ５２に相当し、図３のデジタル補正論理４０が図４のデジタル補正論理５４に相当している。図３に示す構成によって第１１の２倍ステージ３０の出力の補正が完了したとすれば、図４に示す第１１〜第１７の２倍ステージ５０の特性も理想的なものになっていると見なすことができる。
【００２４】
上記特許文献１には、上記したチャージインジェクション、コンパレータのオフセット、及びキャパシタの容量比の誤差等の原因により、出力データワード信号Ｘにミッシングコードと呼ばれるエラーが発生することが述べられている。このミッシングコードと呼ばれるエラーは、いずれかの２倍ステージでアナログ出力が参照電圧の上限又は下限を超えた場合には補正不可能となる。そこで、特許文献１は、これを避けるために、補正されるステージのゲインは２より十分低く抑えなければならないと述べている。
【００２５】
理想的アナログデジタル変換器におけるアナログ入力Ｖｉｎに対するデジタル出力Ｄｏｕｔの伝達関数は直線である。上記のミッシングコードと呼ばれるエラーは、この伝達関数に非連続点を発生させ、アナログデジタル変換器における直線性を阻害する要因となる。
【００２６】
そこで、特許文献１では、こうした問題を解消するために、上記した構成のパイプライン方式ＡＤＣ１０において、各ステージのオペアンプの利得を２より小さくした上で、その結果生じるミッシングコードエラーを補正することを提案している。すなわち、各段の伝達関数のグラフにおけるピークの絶対値が参照電圧の絶対値と等しくなるような設計の場合、グラフのピークが参照電圧により定められる領域をすぐに超えてしまう。そこで、オペアンプの利得を２より小さくし、伝達関数のグラフが参照電圧で定まる矩形領域内に必ず収まるようにすれば、上記したような問題は生じない。特許文献１では、最初の第１〜第１１のステージにおけるオペアンプのゲインは１．９３に設定され、第１２〜第１６のステージにおけるオペアンプのゲインは２に設定されている。補正動作は第１１のステージより開始され、次に第１０のステージ、第９のステージ、という順番で先頭のステージまで行なわれる。１．９３倍のゲインは最大のキャパシタ容量比誤差、最大のコンパレータオフセット、最大のチャージインジェクションが合算されたワーストケースにおいても２倍のステージでアナログ出力が参照電圧の上限及び下限のいずれも超えることがないように選ばれている。
【００２７】
しかし、前述したように、この場合でも、ミッシングコードは生じる。それを解決するための工夫が、前述の補正定数Ｓ１及びＳ２である。特許文献１では、補正定数Ｓ１及びＳ２として、入力電圧Ｖｉｎ＝０でＤｉｎが０のときのデータワードＸの値、及び入力電圧Ｖｉｎ＝０でＤｉｎが１のときのデータワードＸの値をそれぞれ用いる。そして、次の式により、あるステージでのデジタル出力を補正する。
【００２８】
Ｄ＝０ならＹ＝Ｘ，
Ｄ＝１ならＹ＝Ｘ＋Ｓ１−Ｓ２
ただし、Ｄは１つ前のステージからのデジタル入力、Ｘは問題となるステージでアナログ信号を量子化した補正前のデジタル値、Ｙは補正後のデジタル値である。
【００２９】
補正定数Ｓ１とＳ２とは、補正される各ステージが個別に持つデジタル値である。
【００３０】
補正定数Ｓ１とＳ２とを求める手順は以下の通りである。第１１番目及び第１０番目のステージを例に説明する。図３を参照して、まず最初に第１１のステージ３０の補正定数Ｓ１を求めるため、第１１のステージ３０の入力電圧Ｖｉｎが、予め定められたオフセットを超えないアナログ値（例えば０）とされ、デジタル入力Ｄｉｎが０とされる。この状態におけるＸの値が第１１のステージ３０の補正係数Ｓ１として補正定数記憶回路４２に格納される。次に第１１のステージ３０の補正定数Ｓ２を求めるため、第１１のステージ３０の入力電圧Ｖｉｎが上記アナログ値（例えば０）とされ、デジタル入力Ｄｉｎが１とされる。この状態におけるＸの値が第１１のステージの補正定数Ｓ２として補正定数記憶回路４２に格納される。なお、上記アナログ値が０であるときであっても、アナログ信号の特性として、多少の変化が生ずることもあり得る。すなわち、アナログ値は、設定された値とおおよそ等しければよい。
【００３１】
第１１のステージの補正定数が求められた後、図４に示すように、次のＭＳＢ側の第１０のステージ５２の補正定数を求める操作が行なわれる。第１０の２倍ステージ５２の補正定数が求まった後、次のＭＳＢ側のステージの補正定数を求める操作が行なわれ、以下同様に第１のステージまで再帰的にこの処理が最適に第１のステージまで繰返される。
【００３２】
これらの補正定数を求める操作は通常のアナログデジタル変換操作と同じ条件において行なわれるため、このデジタル補正法は、キャパシタ容量比誤差、比較回路オフセット、チャージインジェクション及び増幅回路の有限利得の各要因により引き起こされるすべての誤差を補正することができる。
【００３３】
以上が特許文献１により提案された手法である。
【特許文献１】米国特許第５，４９９，０２７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３４】
図５はデジタル補正無しの、第１ステージから第１２ステージよりなる理想的な１２ビットのパイプライン方式ＡＤＣのアナログ入力値（横軸）とデジタル出力値（縦軸）との関係を示すグラフである。図５に示されるようにこのグラフは、アナログ入力値＝０、デジタル出力値＝０の点から始まり、アナログ入力値＝最大値、デジタル出力値＝４０９６（２の１２乗）まで伸びるまっすぐなものとなる。この間、コード飛びは出現しない。
【００３５】
一方、図６は補正無しの第１ステージから第１２ステージよりなる１２ビットのパイプライン方式ＡＤＣにおいて、第１ステージのゲインが１．８、第２ステージのゲインが１．８、第３ステージのゲインが１．８、第４ステージのゲインが１．８であり、他は図５の理想的ＡＤＣと同じであるデジタル補正無しのＡＤＣのアナログ入力値（横軸）とデジタル出力値（縦軸）との関係を示すグラフである。図６を参照して、このグラフでは、アナログ入力値＝０のときにデジタル出力値は０より大きい。また、アナログ入力値が最大値のときのデジタル出力値は４０９６より小さい。そしてその途中ではグラフにはステップ状の段差が生じる。すなわち、ゲイン誤差により、デジタル出力値にコード飛びが発生し、ＡＤＣによるアナログ−デジタル変換の直線性が悪化する。
【００３６】
図７は図６のグラフを得たＡＤＣと同じＡＤＣに、特許文献１に開示された方法によるデジタル補正回路を加えたＡＤＣのアナログ入力値（横軸）とデジタル出力値（縦軸）との関係を示すグラフである。図７を参照して、デジタル補正によりこのＡＤＣではデジタル−アナログ変換の直線性が改善される。しかし、図５の理想的ＡＤＣのグラフと比較して、図７の右上部分及び左下部分にそれぞれ示す、コード範囲の上限付近とコード範囲の下限付近とにおける、出力されないコード範囲ＭＨ及びＭＬが発生する。
【００３７】
簡単のため、この例では第１ステージから第４ステージのゲインを１．８としたが、実際にはこのゲイン誤差は図１に示すようなスイッチドキャパシタ回路によるパイプライン方式アナログデジタル変換器では、キャパシタの容量の比の誤差及びアナログ増幅回路の有限ゲインのばらつきにより発生するため、個別のＡＤＣの各ステージによりばらつきがある。そのため、デジタル補正後のコード範囲の上限付近の出力されないコード範囲（ＭＨ）とコード範囲の下限付近の出力されないコード範囲（ＭＬ）との大きさも個別のＡＤＣ毎に異なる。
【００３８】
このため、特許文献１により開示されたデジタル補正の方法では、出力デジタル値の直線性は改善されるが、個別のＡＤＣ毎に出力デジタル値の範囲が異なってしまうという問題があった。これを校正するためには、ＡＤＣのアナログ−デジタル変換の直線性を調べ、それを校正するための校正信号を与えることが必要となる。しかし、個別のＡＤＣごとにそうした処理を行なうのは煩雑であり、より簡略にこの校正を行なうことができるＡＤＣが望まれている。
【００３９】
それゆえに本発明の目的は、有限利得が２より小さいアナログ増幅回路を用いた複数ステージの自己補正型パイプライン方式ＡＤＣにおいて、各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ＡＤＣを提供することである。
【課題を解決するための手段】
【００４０】
本発明の第１の局面に係るアナログデジタル変換器は、自己補正型のパイプライン方式アナログデジタル変換器であって、各々、与えられるアナログ信号に対してアナログ出力信号及びデジタル出力信号を生成し出力する、直列に接続された複数のアナログデジタル変換段と、複数のアナログデジタル変換段の各段において、当該アナログデジタル変換段の直前のアナログデジタル変換段により発生する変換誤差を再帰的に補正可能とする補正回路と、補正回路に接続され、アナログデジタル変換器が出力可能なデジタル値の上限値と下限値とを算出する上限値・下限値算出回路とを備えている。補正回路は、直前のアナログデジタル変換段からのアナログ出力信号をアナログ入力信号として受けるための手段と、直前のアナログデジタル変換段からのデジタル出力信号をデジタル入力信号として受けるための手段と、アナログ入力信号を量子化した表現に相当する変換信号を生成するための変換手段と、デジタル入力信号が第１のデジタル値であるときは変換信号と等しい値を持つ補正信号を生成し、デジタル入力が第２のデジタル値であるときは変換信号に補正値を加えた値を持つ補正信号を生成するための補正手段とを含んでいる。上限値・下限値算出回路は、複数のアナログデジタル変換段の各段における補正値を用いた、加算及びシフト演算からなる所定の演算を用いて上限値と下限値とを求めることを特徴とする。
【００４１】
特許文献１により開示されたような補正回路により、アナログデジタル変換段の各段で生ずる変換誤差が自動的に補正される。この補正により、アナログデジタル変換器の出力可能なデジタル値の上限値付近と下限値付近の出力されないコード範囲が発生する。しかし、上限値・下限値算出回路が、アナログデジタル変換器の出力可能なデジタル値の上限値と下限値を算出する。この上限値と下限値とを用いることにより、アナログデジタル変換器の出力コード範囲を補正することが可能になる。
【００４２】
したがって、自己補正型のパイプライン方式アナログデジタル変換器において、各段におけるゲイン誤差により発生する出力コード範囲のばらつきを、外部からの校正信号等を用いずに求めることができる。
【００４３】
第１のデジタル値は０であり、第２のデジタル値は非０であってもよい。
【００４４】
好ましくは、補正値は２つの異なる第１と第２の補正定数の差として求められる。
【００４５】
第１の補正定数はアナログ入力信号が０でデジタル入力信号が０であるときの変換信号の値であり、第２の補正定数はアナログ入力信号が０でデジタル入力信号が非０であるときの変換信号の値であってもよい。
【００４６】
第１の補正定数はアナログ入力信号が予め定められたオフセットの上限を超えない第１のアナログ値でありデジタル入力信号が０であるときの変換信号の値であり、第２の補正定数はアナログ入力信号が第１のアナログ値でありデジタル入力信号が非０であるときの変換信号の値であってもよい。
【００４７】
好ましくは、第１のアナログ値は０である。
【００４８】
アナログデジタル変換器は、上限値・下限値算出回路が出力するデジタル値の上限値と下限値とを用いて、アナログデジタル変換器の出力値の範囲を補正するための手段をさらに含んでもよい。
【００４９】
このように補正するための手段をアナログデジタル変換器に含ませることにより、外部で改めてコード範囲を補正する必要がなくなる。
【００５０】
アナログデジタル変換器は、上限値・下限値算出回路が算出するデジタル値の上限値と下限値とを外部から読出すための手段をさらに含んでもよい。
【００５１】
このように上限値・下限値を外部に読出すことにより、外部の計算手段を用いて出力コード範囲を補正することが容易に行なえる。
【発明の効果】
【００５２】
以上のように本発明によれば、自己補正型のパイプライン方式アナログデジタル変換器において、各段におけるゲイン誤差により発生する出力コード範囲のばらつきを、外部からの校正信号等を用いずに求めることができる。この校正信号を外部で読出すことで、この値を用いて出力コード範囲のばらつきを補正できる。また、出力コード範囲のばらつきを補正するための回路をアナログデジタル変換器に内蔵することにより、外部では改めて出力コード範囲のばらつきを校正する必要がなくなる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の参照番号を付してある。それらの名称及び機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００５４】
最初に、本実施の形態における校正処理の基本的原理について説明する。本実施の形態では、特許文献１に記載のＡＤＣを前提とする。
【００５５】
特許文献１に記載のデジタル補正の方法では、デジタル出力Ｍビット長のＡＤＣの第１ステージから第Ｎステージまでデジタル補正を行なうとすると、デジタル補正後のコード範囲の上限付近の出力されないコード範囲（図７に示される「ＭＨ」）と、コード範囲の下限付近の出力されないコード範囲（図７に示される「ＭＬ」）との大きさは、以下の式によって求めることができることがシュミレーションより確認できる。
【００５６】
【数２】
2008182333.tif 000004
ここでＣＣｎとは第ｎステージの補正係数Ｓ1n及びＳ2nより以下の式（１Ｃ）によって求められる値である。
【００５７】
【数３】
2008182333.tif 000005
例えば図７に示すようなアナログ−デジタル変換特性を持つデジタル補正付の１１ビットＡＤＣにおいて、シュミレーションによる出力デジタル値の上限と下限とを以下の表に示す。
【００５８】
【表１】
2008182333.tif 000006
【００５９】
【表２】
2008182333.tif 000007
ここで、２０４７＝２11-１である。
【００６０】
この条件では、ＭＨ及びＭＬはそれぞれ以下のように算出できる。
【００６１】
ＭＨ＝（３＊１１４＋３８＋９）／２＝１９４．５
ＭＬ＝（１１４−３８−９）／２＝３３．５
すなわち、式（１Ａ）、式（１Ｂ）により示される演算を行なうことにより、デジタル補正後のコード範囲の上限付近の出力されないコード範囲（ＭＨ）とコード範囲の下限付近の出力されないコード範囲（ＭＬ）とを誤差１以内で求めることができることが示される。
【００６２】
異なるゲイン誤差の場合を以下に示す。
【００６３】
【表３】
2008182333.tif 000008
【００６４】
【表４】
2008182333.tif 000009
この例の場合には、ＭＨ及びＭＬは以下の通り算出される。
【００６５】
ＭＨ＝（３＊１３０＋４４＋１１）／２＝２２２．５
ＭＬ＝（１３０−４４−１１）／２＝３７．５
本実施の形態に係るＡＤＣでは式（１Ａ）、式（１Ｂ）及び式（１Ｃ）に基づき、各ステージにおける補正係数を用いた加算（２の補数表現の加算による減算を含む）のみによって、外部からの校正信号などを用いずに、デジタル補正後のコード範囲の上限付近の出力されないコード範囲ＭＨとコード範囲の下限付近の出力されないコード範囲ＭＬとの大きさを、誤差１以内で求めることができる。
【００６６】
したがって、本実施の形態では、デジタル補正後のＡＤＣにおける出力コード範囲のばらつきを、外部からの校正信号等を用いずに求め、この値を用いて出力コード範囲のばらつきを補正することができる。
【００６７】
＜構成＞
図８は、本実施の形態に係るパイプライン方式ＡＤＣ８０の構成例を示すブロック図である。図８を参照して、このパイプライン方式ＡＤＣ８０は、アナログ値Ｖｉｎを入力とする出力１１ビット長のデジタル補正付パイプライン方式ＡＤＣである。
【００６８】
パイプライン方式ＡＤＣ８０は、第１の２倍ステージ９０、第２の２倍ステージ９２、第３の２倍ステージ９４、及び第４〜第１１の２倍ステージ９６と、第１〜第３の２倍ステージ９０、９２及び９４に対して設けられた、特許文献１に記載の方法による補正を各ステージのデジタル出力に対し行なうためのデジタル補正論理１００、１０２及び１０４と、特許文献１に記載の方法にしたがい、デジタル補正論理１００、１０２及び１０４でそれぞれ使用される補正定数Ｓ１（１）及びＳ２（１）、Ｓ１（２）及びＳ２（２）、Ｓ１（３）及びＳ２（３）をそれぞれ記憶するための補正定数記憶回路１１０、１１２及び１１４とを含む。
【００６９】
第１〜第３の２倍ステージ９０，９２，９４、及び第４〜第１１の２倍ステージ９６を構成する各２倍ステージは、特許文献１に開示された２倍ステージと同様の構成であり、入力に対するそのステージのデジタル出力値Ｄｏｕｔと、アナログ出力Ｖｏｕｔとを後段に出力する機能を持っている。
【００７０】
デジタル補正論理１０４、デジタル補正論理１０２、デジタル補正論理１００はいずれも、特許文献１に開示のデジタル補正論理４０と同様のものである。すなわちこれらは、補正定数Ｓ１（３）とＳ２（３）、補正定数Ｓ１（２）とＳ２（２）、補正定数Ｓ１（１）とＳ２（１）をそれぞれ求めて、記憶回路１１４，１１２及び１１０に格納する。次に、これらの補正定数を用いて対応の２倍ステージ９４，９２及び９０のデジタル出力に対するデジタル補正を行ない、入力Ｖｉｎのデジタル変換の結果であるデジタル値Ｘを外部に出力する。
【００７１】
パイプライン方式ＡＤＣ８０はさらに、補正定数記憶回路１１０、１１２及び１１４からそれぞれ補正定数Ｓ１（１）及びＳ２（１）、Ｓ１（２）及びＳ２（２）、Ｓ１（３）及びＳ２（３）を読出し、前掲の式（１Ａ）、（１Ｂ）及び（１Ｃ）に従って以下の演算を行ない、外部にデジタル補正後のコード範囲の上限付近の出力されないコード範囲ＭＨとコード範囲の下限付近の出力されないコード範囲ＭＬとを出力するためのコード範囲演算ロジック８２を含む。
【００７２】
MH=(3*(1023-S1(1)+S2(1))+(511-S1(2)+S2(2))+(255-S1(3)+S2(3)))/2  （２Ａ）
ML=((1023-S1(1)+S2(1))-(511-S1(2)+S2(2))-(255-S1(3)+S2(3)))/2    （２Ｂ）
パイプライン方式ＡＤＣ８０はさらに、コード範囲演算ロジック８２により出力される値ＭＨ及びＭＬを用いて、デジタル補正論理１００の出力するデジタルワード値Ｘを次の式（３Ａ）にしたがって校正処理し、アナログ入力Ｖｉｎに対するパイプライン方式ＡＤＣ８０による補正後のデジタル値Ｙを出力するための校正論理８４を含む。
【００７３】
Ｙ＝（Ｘ−ＭＨ）／（１−（ＭＬ＋ＭＨ）／２０４８）    （３Ａ）
図９は図８に示すコード範囲演算ロジック８２の詳細を示す機能ブロック図である。図９を参照して、コード範囲演算ロジック８２は、それぞれ補正定数記憶回路１１０、補正定数記憶回路１１２、及び補正定数記憶回路１１４から補正定数Ｓ１（１）及びＳ２（１）、Ｓ１（２）及びＳ２（２），Ｓ１（３）及びＳ２（３）を受け、これらを用いてそれぞれ以下の式（４Ａ）〜（４Ｃ）の値を算出するためのステージ別補正値算出部１３０，１３２及び１３４を含む。
【００７４】
１０２３−Ｓ１(１)＋Ｓ２(１)      （４Ａ）
５１１−Ｓ１(２)＋Ｓ２(２)        （４Ｂ）
２５５−Ｓ１(３)＋Ｓ２(３)        （４Ｃ）
これら式（４Ａ）〜（４Ｃ）は、上の式（２Ａ）及び（２Ｂ）に共通して現れる項である。
【００７５】
コード範囲演算ロジック８２はさらに、ステージ別補正値算出部１３０，１３２及び１３４の出力を受け、これらの値に対して式（２Ａ）の演算を行なって値ＭＨを算出するためのＭＨ算出部１３６と、同じくステージ別補正値算出部１３０，１３２及び１３４の出力を受け、これらの値に対して式（２Ｂ）の演算を行なって値ＭＬを算出し出力するためのＭＬ算出部１３８とを含む。ＭＨ算出部１３６の出力する値ＭＨとＭＬ算出部１３８の出力する値ＭＬとは、いずれも図８に示す校正論理８４に与えられ、デジタル値Ｘの校正に用いられる。
【００７６】
ステージ別補正値算出部１３０，１３２及び１３４はいずれも同様の構成を有する。例えばステージ別補正値算出部１３０は、補正定数Ｓ１（１）を受けるように接続された補数器１５４と、一方の入力に定数１０２３を受け、他方の入力に補数器１５４の出力を受けるように接続された２入力１出力のデジタル加算器１５２と、一方の入力にデジタル加算器１５２の出力を、他方の入力に補正定数Ｓ２（１）を受けるように接続された２入力１出力のデジタル加算器１５０とを含む。デジタル加算器１５０の出力は、ＭＨ算出部１３６及びＭＬ算出部１３８に接続されている。
【００７７】
同様に、ステージ別補正値算出部１３２は、補数器１６４、デジタル加算器１６２、及びデジタル加算器１６０を含む。ただし、デジタル加算器１６２に与えられる定数は１０２３ではなく５１１となっている。また、補数器１６４には補正定数Ｓ１（２）が、デジタル加算器１６０の一方入力には補正定数Ｓ２（２）が、それぞれ与えられるようにこれらは接続されている。
【００７８】
ステージ別補正値算出部１３４は、補数器１７４、デジタル加算器１７２、及びデジタル加算器１７０を含む。ただし、デジタル加算器１７２に与えられる定数は２５５である。また、補数器１７４には補正定数Ｓ１（３）が、デジタル加算器１７０の一方入力には補正定数Ｓ２（３）が、それぞれ与えられるようにこれらは接続されている。
【００７９】
ＭＨ算出部１３６は、ステージ別補正値算出部１３０の出力に接続された入力を持つ補数器１８２と、同じくステージ別補正値算出部１３０の出力に接続された入力を持つ２ビットの左シフト演算器１８０（４倍の乗算）と、左シフト演算器１８０の出力及び補数器１８２の出力にそれぞれ接続された２つの入力を持つ２入力１出力のデジタル加算器１８４と、デジタル加算器１８４の出力及びステージ別補正値算出部１３２の出力にそれぞれ接続された２つの入力を持つ２入力１出力のデジタル加算器１８６と、デジタル加算器１８６の出力及びステージ別補正値算出部１３４の出力にそれぞれ接続された２つの入力を持つ２入力１出力のデジタル加算器１８８と、デジタル加算器１８８の出力を受けるように接続された１ビットの右シフト演算器１９０（２による除算）とを含む。
【００８０】
ＭＬ算出部１３８は、ステージ別補正値算出部１３２の出力を受けるように接続された補数器２１０と、ステージ別補正値算出部１３０の出力と補数器２１０の出力とにそれぞれ接続された２つの入力を持つ２入力１出力のデジタル加算器２１２と、ステージ別補正値算出部１３４の出力を受けるように接続された補数器２１４と、デジタル加算器２１２の出力と補数器２１４の出力とにそれぞれ接続された２つの入力を持つ２入力１出力のデジタル加算器２１６と、デジタル加算器２１６の出力を受けるように接続された１ビットの右シフト演算器２１８とを含む。
【００８１】
校正論理８４も、コード範囲演算ロジック８２と同様にしてハードウェアロジックを用いて実現することができる。
【００８２】
＜動作＞
以上のように構成されたパイプライン方式ＡＤＣ８０は以下のように動作する。パイプライン方式ＡＤＣ８０は、動作に先立つ校正処理として、第３の２倍ステージ９４、第２の２倍ステージ９２、及び第１の２倍ステージ９０のそれぞれに対して、特許文献１に開示された方法により、補正定数Ｓ１（１）及びＳ２（１）、Ｓ１（２）及びＳ２（２）、Ｓ１（３）及びＳ２（３）を求め、それぞれ補正定数記憶回路１１０、１１２及び１１４に記憶させる。この間のパイプライン方式ＡＤＣ８０の動作は特許文献１に開示のものと同様である。
【００８３】
動作時、パイプライン方式ＡＤＣ８０のデジタル補正論理１０４、１０２及び１００はそれぞれ、入力Ｖｉｎを第３の２倍ステージ９４、第２の２倍ステージ９２、及び第１の２倍ステージ９０でデジタル化した値に対し、補正定数記憶回路１１４、１１２及び１１０に記憶されたこれらの補正定数を用いてデジタル補正を行ない、入力Ｖｉｎのデジタル変換の結果であるデジタル値Ｘを出力する。デジタル値Ｘは校正論理８４に与えられる。
【００８４】
一方、図９に示すステージ別補正値算出部１３０、１３２及び１３４はそれぞれ、図８に示す補正定数記憶回路１１０、１１２及び１１４から補正定数Ｓ１（１）及びＳ２（１）、Ｓ１（２）及びＳ２（２）、Ｓ１（３）及びＳ２（３）を読出し、式（４Ａ）、（４Ｂ）及び（４Ｃ）により示される演算を行ない、いずれも結果をＭＨ算出部１３６とＭＬ算出部１３８とに与える。
【００８５】
ＭＨ算出部１３６及びＭＬ算出部１３８は、ステージ別補正値算出部１３０、１３２及びステージ別補正値算出部１３４から与えられた値を用い、それぞれ式（２Ａ）及び（２Ｂ）により示される演算をして、デジタル補正後のコード範囲の上限付近の出力されないコード範囲ＭＨとコード範囲の下限付近の出力されないコード範囲ＭＬとを求め、校正論理８４に与える。
【００８６】
校正論理８４は、はデジタル補正後のコード範囲の上限付近の出力されないコード範囲ＭＨとコード範囲の下限付近の出力されないコード範囲ＭＬとを用いて、式（３Ａ）にしたがった演算を行ない、入力Ｖｉｎのデジタル変換の結果であるデジタル値Ｘの範囲が０から２０４７となるように補正を行なう。
【００８７】
以上、本実施の形態に係るパイプライン方式ＡＤＣ８０によれば、個別の２倍ステージにおけるゲインのばらつきを補正し、さらにその補正に用いられる補正定数を用いて、アナログ−デジタル変換においてデジタル補正後のコード範囲の上限付近の出力されないコード範囲とコード範囲の下限付近の出力されないコード範囲とが生じないような校正をすることができる。外部から、こうした校正処理を行なうための校正信号を与える必要はない。したがって、有限利得が２より小さいアナログ増幅回路を用いた複数ステージの自己補正型パイプライン方式ＡＤＣにおいて、各ステージにおける誤差によるアナログ−デジタル変換の直線性に対する影響を受けにくく、かつミッシングコードの影響も少ないパイプライン方式ＡＤＣを提供することができる。
【００８８】
上記した実施の形態では、補正の例として第１〜第３の３つのステージのみを挙げた。しかし本発明はそのような実施の形態に限定されるわけではなく、２つ以下のステージ、又は４つ以上のステージに対しても適用できる。この場合、ステージ別補正値算出部の構成は皆同じであるが、内部で使用する定数を式（１Ｃ）にしたがって修正すればよい。
【００８９】
また、上記実施の形態では、パイプライン方式ＡＤＣ８０は校正論理８４を含んでいる。しかし本発明はそのような実施の形態には限定されない。例えば、パイプライン方式ＡＤＣ８０が校正論理８４を含まず、コード範囲演算ロジック８２の出力（ＭＨ及びＭＬ）を外部に出力するための手段を含ませるようにしてもよい。この場合、外部ではこの値を用い、式（３Ａ）を用いて、デジタル補正論理１００の出力するデジタル値Ｘを校正することが簡単に行なえる。
【００９０】
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味及び範囲内でのすべての変更を含む。
【図面の簡単な説明】
【００９１】
【図１】スイッチドキャパシタ回路の動作原理を示す図である。
【図２】特許文献１に記載された、基数２の、１ステージあたり１ビットの自己補正型パイプライン方式ＡＤＣの基本構成を示す回路図である。
【図３】特許文献１が提案するパイプライン方式ＡＤＣ１０の一部のブロック図である。
【図４】パイプライン方式ＡＤＣ１０のうち、第１０の２倍ステージ５２を補正する構成を示すブロック図である。
【図５】１１ビット長出力の理想的ＡＤＣのアナログ入力とデジタル出力との関係を示す図である。
【図６】１１ビット長出力のゲイン誤差のあるＡＤＣのアナログ入力とデジタル出力との関係を示す図である。
【図７】１１ビット長出力のゲイン誤差のあるＡＤＣを従来技術のデジタル補正法によって補正した場合のアナログ入力とデジタル出力との関係を示す図である。
【図８】本発明の一実施の形態におけるパイプライン方式ＡＤＣ８０の構成を示すブロック図である。
【図９】図８に示すコード範囲演算ロジック８２のより詳細なブロック図である。
【符号の説明】
【００９２】
１０，８０  パイプライン方式ＡＤＣ
８２  コード範囲演算ロジック
８４  校正論理
１４−１，３０，９０  第１の２倍ステージ
１４−２，９２  第２の２倍ステージ
５０  第１１〜第１７の２倍ステージ
５２  第１０の２倍ステージ
９４  第３の２倍ステージ
９６  第４〜第１１の２倍ステージ
４０，５４，１００，１０２，１０４  デジタル補正論理
４２，１１０，１１２，１１４  補正定数記憶回路
１３０，１３２，１３４  ステージ別補正値算出部
１３６  ＭＨ算出部
１３８  ＭＬ算出部
【図１】
2008182333.tif 000010
【図２】
2008182333.tif 000011
【図３】
2008182333.tif 000012
【図４】
2008182333.tif 000013
【図５】
2008182333.tif 000014
【図６】
2008182333.tif 000015
【図７】
2008182333.tif 000016
【図８】
2008182333.tif 000017
【図９】
2008182333.tif 000018