(57)【要約】【課題】半導体膜の端部において発生するゲートリーク不良を低減し、ゲート耐圧が改善された薄膜トランジスタとその作製方法を提供する。【解決手段】側端面がテーパ形状を有する島状の半導体膜と、前記半導体膜の表面及び側端面に接して設けられたゲート絶縁膜と、前記半導体膜上に前記ゲート絶縁膜を介して設けられたゲート電極層と、前記ゲート電極層上に設けられた開口部を有する絶縁膜と、前記開口部を有する絶縁膜上に接して設けられ、前記開口部を介して前記半導体膜に接続されるソース電極及びドレイン電極層と、を有し、前記ゲート絶縁膜の前記半導体膜の側端面に接する部分はハロゲンを含み、且つ前記半導体膜の表面に接する部分よりも厚い薄膜トランジスタとする。【選択図】図１
2008166749.tif 000002
【特許請求の範囲】
【請求項１】
側端領域がテーパ形状を有する島状の半導体膜と、
前記半導体膜の表面及び側端領域に接して設けられた、開口部を有するゲート絶縁膜と、
前記半導体膜上に前記ゲート絶縁膜を介して設けられたゲート電極層と、
前記ゲート電極層上に設けられた開口部を有する絶縁膜と、
前記開口部を有する絶縁膜上に接して設けられ、前記開口部を介して前記半導体膜に接続されるソース電極及びドレイン電極層と、を有し、
前記ゲート絶縁膜の前記半導体膜の側端領域に接する部分はハロゲンを含み、且つ前記半導体膜の表面に接する部分よりも厚いことを特徴とする薄膜トランジスタ。
【請求項２】
基板上に設けられた、側端領域がテーパ形状を有する島状の半導体膜と、
前記半導体膜の表面及び側端領域に接して設けられた、開口部を有するゲート絶縁膜と、
前記半導体膜上に前記ゲート絶縁膜を介して設けられたゲート電極層と、
前記ゲート電極層上に設けられた開口部を有する絶縁膜と、
前記開口部を有する絶縁膜上に接して設けられ、前記開口部を介して前記半導体膜に接続されるソース電極及びドレイン電極層と、を有し、
前記ゲート絶縁膜の前記半導体膜の側端領域に接する部分はハロゲンを含み、且つ前記半導体膜の表面に接する部分よりも厚いことを特徴とする薄膜トランジスタ。
【請求項３】
請求項２において、
前記基板はガラス基板又は半導体基板であることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記ハロゲンはフッ素であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記半導体膜は結晶質のシリコン膜であることを特徴とする薄膜トランジスタ。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は酸化シリコン膜であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の薄膜トランジスタを有する半導体装置。
【請求項８】
半導体膜上に第１のレジストを形成し、
前記第１のレジストを用いて前記半導体膜をエッチングすることで島状の半導体膜を形成しつつ前記第１のレジストから第２のレジストを形成し、
前記第２のレジストを用いて前記島状の半導体膜の側端領域にハロゲンを添加し、
前記第２のレジストを除去し、
前記島状の半導体膜の表面及び側端領域を酸化してゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極層を形成し、
前記ゲート電極層を覆って絶縁膜を形成し、
前記ゲート絶縁膜及び前記絶縁膜に開口部を形成し、
前記開口部及び前記絶縁膜上にソース電極及びドレイン電極層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項９】
半導体膜上に第１のレジストを形成し、
前記第１のレジストを用いて前記半導体膜をエッチングすることで島状の半導体膜を形成し、
第２のレジストを形成し、
前記第２のレジストを用いて前記島状の半導体膜の側端領域にハロゲンを添加し、
前記第２のレジストを除去し、
前記島状の半導体膜の表面及び側端領域を酸化してゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極層を形成し、
前記ゲート電極層を覆って絶縁膜を形成し、
前記ゲート絶縁膜及び前記絶縁膜に開口部を形成し、
前記開口部及び前記絶縁膜上にソース電極及びドレイン電極層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１０】
請求項９において、
前記第２のレジストは、酸素ガスを用いて前記第１のレジストを加工することにより形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１１】
請求項８乃至請求項１０のいずれか一において、
前記ハロゲンの添加にはＣＨＦ３プラズマ処理を用いることを特徴とする薄膜トランジスタの作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか一において、
前記絶縁膜は高密度プラズマにより形成することを特徴とする薄膜トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタと、その作製方法に関する。更には、該薄膜トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、表面に絶縁性を有する基板（ガラス基板等）上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ。ＴＦＴともいう。）を形成し、該ＴＦＴをスイッチング素子等として利用する半導体装置の作製が盛んに行われている。ＴＦＴは、表面に絶縁性を有する基板上にＣＶＤ法等により半導体膜を成膜し、フォトリソグラフィ工程等により所望のパターンを有する島状の半導体膜を形成し、当該島状の半導体膜の一部をチャネル形成領域として利用する（例えば、特許文献１）。
【０００３】
一般的なＴＦＴの模式図を図３に示す。図３では、トップゲート型の薄膜トランジスタ１１０５が基板１１００上に設けられている。表面に絶縁性を有する基板１１００上に下地膜１１０１を有し、ゲート絶縁膜として機能する下地膜１１０１を介して島状の半導体膜１１０２を有し、該島状の半導体膜１１０２を横断するように絶縁膜１１０３を介して第１の導電膜１１０４が設けられている。第１の導電膜１１０４上には絶縁膜１１０６が設けられている。また、半導体膜１１０２は、第１の導電膜１１０４と重なる領域に形成されたチャネル形成領域１１０２Ａと、ソース領域又はドレイン領域を形成する不純物領域１１０２Ｂを有している。また、不純物領域１１０２Ｂに電気的に接続された第２の導電膜１１０７が設けられている。なお、図３（Ｂ）、（Ｃ）は、それぞれ図３（Ａ）におけるＣ−Ｄ間、Ｅ−Ｆ間の断面構造を示す。
【０００４】
また、半導体装置の高機能化、高付加価値化及び小型化の要請に伴い、半導体装置が有する素子の微細化が進んでいる。半導体装置が有する微細化された素子において、半導体膜を薄膜化すると、デザインルールに従って半導体膜に接して設けられるゲート絶縁膜も薄膜化され、ゲート絶縁膜の耐圧が低くなることが問題となっている。
【特許文献１】特開平８−１８０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３には従来の薄膜トランジスタを示している。図３に示すトップゲート型の薄膜トランジスタでは、半導体膜１１０２のソース領域又はドレイン領域ではない端部（図３（Ｃ）中に点線で示す領域１１０８）において、絶縁膜１１０３及び第１の導電膜１１０４が、半導体膜の厚さにより生じている段差を乗り越えることになる。そのため、ゲート絶縁膜の形成にはＣＶＤ法又はスパッタ法等を用いることができるが、これらの方法で形成される絶縁膜は段差被覆性（ステップカバレージともいう。）が良好でない。段差被覆性が良好でない場合には、領域１１０８におけるゲート絶縁膜の厚さが、半導体膜のチャネル形成領域上のゲート絶縁膜の厚さよりも薄くなる。この半導体膜の端部の段差に起因するゲート絶縁膜の被覆性の低下を改善する技術としては、活性層の端部をテーパ形状とする方法が知られているが十分ではない。特に、ゲート絶縁膜の膜厚を数十ｎｍまで薄くした場合に、この問題が顕著である。
【０００６】
また、ゲート絶縁膜の厚さが均一でない場合には、ゲート絶縁膜が薄い箇所において電界集中が起きる。電界集中が起きることでリーク電流が増大し、デバイスの消費電力が増大する。更には、電界集中が過度な場合にはゲート絶縁膜の静電破壊が起こり、ゲートリーク不良が発生する。そのため、ゲート耐圧が低下する。これらはゲート絶縁膜の厚さが薄い場合に特に顕著である。
【０００７】
本発明では、上記の問題点を鑑み、半導体膜の側面に接する領域に、従来とは異なるゲート絶縁膜を有するＴＦＴ及び当該ゲート絶縁膜を有するＴＦＴの作製方法を提供する。更には、これらのＴＦＴを有する電子機器等を提供する。
【課題を解決するための手段】
【０００８】
本発明は、半導体膜の側端領域にハロゲンを有する薄膜トランジスタであり、該薄膜トランジスタが有する側端領域へのハロゲンの添加を簡略な方法によって行う、薄膜トランジスタの作製方法を提供するものである。
【０００９】
本発明の一は、側端領域がテーパ形状を有する島状の半導体膜と、前記半導体膜の表面及び側端領域に接して設けられたゲート絶縁膜と、前記半導体膜上に前記ゲート絶縁膜を介して設けられたゲート電極層と、前記ゲート電極層上に設けられた開口部を有する絶縁膜と、前記開口部を有する絶縁膜上に接して設けられ、前記開口部を介して前記半導体膜に接続されるソース電極及びドレイン電極層と、を有し、前記ゲート絶縁膜の前記半導体膜の側端領域に接する部分はハロゲンを含み、且つ前記半導体膜の表面に接する部分よりも厚いことを特徴とする薄膜トランジスタである。
【００１０】
または、本発明の一は、基板上に設けられた、側端領域がテーパ形状を有する島状の半導体膜と、前記半導体膜の表面及び側端領域に接して設けられたゲート絶縁膜と、前記半導体膜上に前記ゲート絶縁膜を介して設けられたゲート電極層と、前記ゲート電極層上に設けられた開口部を有する絶縁膜と、前記開口部を有する絶縁膜上に接して設けられ、前記開口部を介して前記半導体膜に接続されるソース電極及びドレイン電極層と、を有し、前記ゲート絶縁膜の前記半導体膜の側端領域に接する部分はハロゲンを含み、且つ前記半導体膜の表面に接する部分よりも厚いことを特徴とする薄膜トランジスタである。
【００１１】
上記構成の本発明において、前記基板としてはガラス基板又はＳＯＩ基板を用いることができる。
【００１２】
上記構成の本発明において、前記ハロゲンはフッ素であることが好ましい。
【００１３】
上記構成の本発明において、前記半導体膜は結晶質のシリコン膜であることが好ましい。
【００１４】
上記構成の本発明において、前記ゲート絶縁膜は酸化シリコン膜であることが好ましい。
【００１５】
本発明の一は、上記構成の本発明の薄膜トランジスタを有する半導体装置である。
【００１６】
本発明の一は、半導体膜上に第１のレジストを形成し、前記第１のレジストを用いて島状の半導体膜を形成しつつ前記第１のレジストから第２のレジストを形成し、前記第２のレジストを用いて島状の半導体膜の側端領域にハロゲンを添加し、前記第２のレジストを除去し、前記島状の半導体膜の表面及び側端領域を酸化してゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極層を形成し、前記ゲート電極層を覆って絶縁膜を形成し、前記絶縁膜上にソース電極及びドレイン電極層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１７】
本発明の一は、半導体膜上に第１のレジストを形成し、前記第１のレジストを用いて島状の半導体膜を形成し、第２のレジストを形成し、前記第２のレジストを用いて島状の半導体膜の側端領域にハロゲンを添加し、前記第２のレジストを除去し、前記島状の半導体膜の表面及び側端領域を酸化してゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極層を形成し、前記ゲート電極層を覆って絶縁膜を形成し、前記絶縁膜上にソース電極及びドレイン電極層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１８】
上記構成の本発明において、前記第２のレジストは、酸素ガスを用いて前記第１のレジストを加工することにより形成することが好ましい。
【００１９】
上記構成の本発明において、前記ハロゲンの添加にはＣＨＦ３プラズマ処理を用いることが好ましい。
【００２０】
上記構成の本発明において、前記絶縁膜は高密度プラズマにより形成することが好ましい。
【００２１】
なお、本明細書中において、選択比とはエッチング選択比のことである。「エッチング選択比がとれる」とは、例えば、Ａ層とＢ層を有する積層構造体をエッチングするに際して、Ａ層のエッチングレートとＢ層のエッチングレートに十分な差を有することをいう。また、エッチングレートとは、単位時間あたりの被エッチング量をいう。
【００２２】
なお、本明細書中において、側端領域とは、半導体膜端部のハロゲンが添加された領域をいう。
【発明の効果】
【００２３】
本発明の半導体装置は、半導体膜側面に接するように誘電率の低い絶縁膜が半導体膜表面に接する絶縁膜よりも厚く形成される。そのため、薄膜トランジスタが有する半導体膜側端領域におけるゲート耐圧が向上し、ゲートリーク不良が低減する。更には側端領域において電界強度の緩和が図られるため、所謂寄生トランジスタ効果が抑制される。
【００２４】
本発明の半導体装置が有するゲート絶縁膜は、半導体膜を高密度プラズマによりプラズマ処理し、酸化することで設けられている。そのため、半導体膜とゲート絶縁膜間の界面特性が良好になる。なお、高密度プラズマは表面波プラズマであることが好ましい。
【００２５】
本発明を用いることで、ゲート絶縁膜の膜厚が小さい薄膜トランジスタであっても、電気的特性が良好で、且つ信頼性の高いＴＦＴを歩留まりよく作製することができる。
【００２６】
更には、従来の薄膜トランジスタよりも半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができる。
【００２７】
更には、半導体膜のエッチング時に用いるレジストと同一のレジストを用いたプラズマ処理によりハロゲンが添加されるため、作製工程が複雑化することなく、上記の効果を生じせしめることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２９】
（実施の形態１）
本実施の形態では、本発明の半導体装置及びその作製方法の一例について、図１を参照して説明する。
【００３０】
図１には本実施の形態で説明する半導体装置の一形態を示している。図１において、図１（Ａ）には本実施の形態で説明する半導体装置の上面図を示し、図１（Ａ）のＤ−Ｅにおける断面図を図１（Ｂ）に示し、図１（Ａ）のＦ−Ｇにおける断面図を図１（Ｃ）に示す。
【００３１】
図１に示す半導体装置は、基板１００上に下地膜１０１を介して形成された薄膜トランジスタ１０５を有する。薄膜トランジスタ１０５は、半導体膜１０２上にゲート絶縁膜として機能する絶縁膜１０３を介して形成されたゲート電極として機能する第１の導電膜１０４と、第１の導電膜１０４上に形成された絶縁膜１０６と、絶縁膜１０６上に形成された第２の導電膜１０７と、を有する。半導体膜１０２はチャネル形成領域１０２Ａと、ソース領域又はドレイン領域として機能する不純物領域１０２Ｂを有し、半導体膜１０２の不純物領域１０２Ｂの側面に接して側端領域１０２Ｃが設けられている。絶縁膜１０３は、側端領域１０２Ｃに接している部分の厚さが、チャネル形成領域１０２Ａに接する領域よりも厚くなっている。
【００３２】
本実施の形態では、基板１００には絶縁性基板として、ガラス基板を用いる。ガラス基板は特定のものに限定されない。用いることのできるガラス基板の例として、アルミノ珪酸ガラス、又は無アルカリガラスである石英ガラス、若しくは、ほう珪酸ガラス、又はアルミノ珪酸ガラスでもよい。基板１００は、後述の、薄膜を形成する工程において、必要な耐熱性等を有していればよい。
【００３３】
更には、本発明を適用した薄膜トランジスタを形成する基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板やシリコン基板等を用いることができる。ＳＯＩ基板やシリコン基板を用いることで、半導体膜として、単結晶半導体を用いることができるため、高速な動作が可能になり、より高機能な回路構成を実現することができる。
【００３４】
ＳＯＩ基板は、ウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁膜を形成する、ＳＩＭＯＸと呼ばれる方法等を用いて形成すればよい。
【００３５】
ほう珪酸ガラス等を用いる場合には注意を要する。ほう珪酸ガラス等はナトリウム（Ｎａ）やカリウム（Ｋ）等の不純物を若干量含有している。これらの不純物がチャネル形成領域１０２Ａの周辺に拡散すると、チャネル形成領域１０２Ａと下地膜１０１間の界面や、チャネル形成領域１０２Ａと絶縁膜１０３間の界面に寄生チャネル領域を形成する。寄生チャネルを形成すると、薄膜トランジスタ１０５の動作時に発生するリーク電流を増加させる原因となる。また、これらの拡散した不純物は薄膜トランジスタのしきい値電圧をシフトさせる原因ともなる。
【００３６】
従って、ガラス基板上にＴＦＴを作製するときには、ガラス基板とＴＦＴとの間に下地膜と呼ばれる、絶縁膜を挟み込む構造にすることが好ましい。この下地膜と呼ばれる絶縁膜には、ガラス基板に含まれる不純物の拡散を防ぐ機能が要求され、且つ、絶縁膜上に堆積する薄膜との密着性を高める機能が要求される。下地膜に用いる材料は特定のものに限定されず、酸化シリコン系材料でもよいし、窒化シリコン系材料でもよい。なお、酸化シリコン系材料とは酸素とシリコンを主成分とする酸化シリコン（ＳｉＯｘ）や、酸化シリコンが窒素を含有し、且つ、酸素の含有量が窒素の含有量よりも多い酸化窒化シリコン（ＳｉＯｘＮｙ（０＜ｙ＜ｘ））をいう。窒化シリコン系材料とは窒素とシリコンを主成分とする窒化シリコン（ＳｉＮｘ）や、窒化シリコンが酸素を含有し、窒素の含有量が酸素の含有量よりも多い窒化酸化シリコン（ＳｉＯｘＮｙ（０＜ｘ＜ｙ））をいう。または、これらの材料からなる膜を積層した構造であってもよい。積層して形成する場合には、ガラス基板に密着する下層部分に、ブロッキング層としてガラス基板からの不純物の拡散を防ぐ材料を用い、上層部分に、該下地膜の上に堆積する薄膜との密着性を高める材料を用いることが好ましい。このように、下層部分がブロッキング層として機能し、上層部分がこの上に堆積する薄膜（本実施の形態では半導体膜）との密着性を高める層として機能するためには、下層部分が窒化シリコン系材料であり、上層部分が酸化シリコン系材料であることが好ましい。
【００３７】
以上を考慮して、本実施の形態では、基板１００上に下地膜として下地膜１０１を形成する。ここでは下地膜１０１には窒化酸化シリコン膜上に酸化窒化シリコン膜を積層して形成する。下地膜１０１は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の方法により形成することができる。なお、基板として石英基板を用いる場合には、下地膜は特に必要ないため、形成しなくともよい。
【００３８】
薄膜トランジスタ１０５に含まれる半導体膜１０２は、結晶質であることが好ましい。半導体膜１０２は、第１の導電膜１０４と重畳する領域にチャネル形成領域１０２Ａと、当該チャネル形成領域１０２Ａと隣接するソース領域又はドレイン領域として機能する不純物領域１０２Ｂと、を有する。半導体膜１０２としてはシリコンを主成分とする材料を用いて形成する。シリコンを主成分とする材料としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ）が挙げられる。本実施の形態では半導体膜１０２として、多結晶シリコン膜を用いる。半導体膜１０２の膜厚は５０ｎｍ以下となるように形成するとよく、好ましくは１０ｎｍ以上５０ｎｍ以下となるように形成する。更に好ましくは１０ｎｍ以上３０ｎｍ以下となるように形成する。
【００３９】
しかし、本発明はこれに限定されるものではなく、半導体膜には非晶質（アモルファス）半導体を用いてもよいし、セミアモルファス半導体（Ｓｅｍｉ  Ａｍｏｒｐｈｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ＳＡＳという。）を用いてもよい。なお、ＳＡＳとは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体である。このＳＡＳは、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち、格子歪みを有する結晶質の半導体であり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。ＳＡＳは、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、また、Ｘ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端させるために水素またはハロゲンを少なくとも１原子％以上含ませている。本明細書では便宜上、このような半導体をＳＡＳと呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好な特性を有するＳＡＳが得られる。なお微結晶半導体（マイクロクリスタル半導体）もＳＡＳに含まれる。ＳＡＳはシリコンを含む気体をグロー放電分解することにより得ることができる。代表的なシリコンを含む気体としては、シラン（ＳｉＨ４）であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた少なくとも一種の希ガス元素を含ませたガスで、このシリコンを含む気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。シリコンを含む気体を、希釈率が２倍〜１０００倍になるように希釈することが好ましい。またさらに、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させることで、エネルギーバンド幅を１．５〜２．４ｅＶ、又は０．９〜１．１ｅＶに調節しても良い。
【００４０】
結晶質の半導体膜１０２を形成するに際して、まずはシリコンの非晶質半導体膜を形成する。非晶質半導体膜を形成する際には、好ましくはモノシラン（ＳｉＨ４）等の半導体材料ガスを用いて、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、プラズマＣＶＤ法、気相成長法やスパッタリング法により形成する。その他、ジシラン（Ｓｉ２Ｈ６）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いても良い。
【００４１】
非晶質半導体膜を結晶化する前には、必要に応じて脱水素工程を行うとよい。非晶質半導体膜の形成に際して、シラン（ＳｉＨ４）を用いた通常のＣＶＤ法を適用すると、膜中に水素が残留する。このように膜中に水素が残留した状態で、当該半導体膜にレーザー光を照射すると、結晶化に最適なエネルギー値の半分程度のエネルギー値を有するレーザー光により、膜が消失してしまう。そのため、脱水素工程を経ることが好ましい。脱水素工程は、窒素（Ｎ２）雰囲気中で非晶質半導体膜が形成された基板を加熱することにより行う。この工程により、膜中に残留している水素を除去することができる。非晶質半導体膜の形成をＬＰＣＶＤ法や、スパッタリング法にて行う場合には、脱水素工程は必ずしも必要ではない。
【００４２】
また、必要に応じて、チャネルドープを行ってもよい。チャネルドープとは、半導体膜のチャネル形成領域に所定の濃度の不純物を添加して、意図的に薄膜トランジスタの閾値電圧をシフトさせ、該薄膜トランジスタの閾値を所望の値に制御することをいう。例えば、閾値電圧がマイナス側にシフトしている場合には、ドーパントとしてｐ型の不純物元素を、プラス側にシフトしている場合にはドーパントにｎ型の不純物元素を添加する。ｐ型の不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）等、ｎ型の不純物元素としては、ボロン（Ｂ）又はアルミニウム（Ａｌ）等が挙げられる。
【００４３】
ここで、非晶質半導体膜の結晶化を行う。非晶質半導体膜の結晶化には熱エネルギーや光エネルギーを用いることができるが、本実施の形態では非晶質半導体膜の結晶化にはレーザー光を用いる。レーザー光を照射することで、結晶化に必要な熱量を該非晶質半導体膜に供給する。レーザー光を用いることで、非晶質半導体膜の局所的な加熱が可能であり、基板にガラスを用いる場合には、基板の温度がガラスの歪み点以下となるように、非晶質半導体膜を結晶化することができる。
【００４４】
レーザーは、レーザー媒質、励起源、共振器により構成される。レーザーを、媒質により分類すると、気体レーザー、液体レーザー、固体レーザーがあり、発振の特徴により分類すると、自由電子レーザー、半導体レーザー、Ｘ線レーザーがあるが、本発明では、いずれのレーザーを用いてもよい。なお、好ましくは、気体レーザー又は固体レーザーを用いるとよく、さらに好ましくは固体レーザーを用いるとよい。
【００４５】
気体レーザーには、ヘリウムネオンレーザー、炭酸ガスレーザー、エキシマレーザー、アルゴンイオンレーザーがある。エキシマレーザーには、希ガスエキシマレーザー、希ガスハライドエキシマレーザーがある。希ガスエキシマレーザーには、アルゴン、クリプトン、キセノンの３種類の励起分子による発振がある。アルゴンイオンレーザーには、希ガスイオンレーザー、金属蒸気イオンレーザーがある。
【００４６】
液体レーザーには、無機液体レーザー、有機キレートレーザー、色素レーザーがある。無機液体レーザー及び有機キレートレーザーは、固体レーザーに利用されているネオジムなどの希土類イオンをレーザー媒質として利用する。
【００４７】
固体レーザーが用いるレーザー媒質は、固体の母体にレーザー作用をする活性種がドープされたものである。固体の母体とは、結晶又はガラスである。結晶とは、ＹＡＧ（イットリウム・アルミニウム・ガーネット結晶）、ＹＬＦ、ＹＶＯ４、ＹＡｌＯ３、サファイア、ルビー、アレキサンドライドである。また、レーザー作用をする活性種とは、例えば、３価のイオン（Ｃｒ３＋、Ｎｄ３＋、Ｙｂ３＋、Ｔｍ３＋、Ｈｏ３＋、Ｅｒ３＋、Ｔｉ３＋）である。
【００４８】
本実施の形態で用いるレーザーは非晶質半導体膜に吸収される波長のレーザー光を発するものであればよい。本実施の形態では非晶質半導体膜にシリコンを用いているため、用いるレーザー光の波長はシリコンに吸収される、８００ｎｍ以下のものであればよく、より好ましくは３５０〜５５０ｎｍ程度である。
【００４９】
また、非晶質半導体膜の結晶化に、ニッケル（Ｎｉ）等の結晶化を助長する元素を用いた熱結晶化法を用いても良い。
【００５０】
結晶化した半導体膜を選択的にエッチングし、除去する。半導体膜のエッチングには半導体膜上に選択的にレジストのパターンを形成して、ドライエッチングを行う。ここで、用いるエッチングガスは特定のものに限定されないが、少なくとも、下地膜に対するエッチング選択比が十分にとれるものである必要がある。つまり、下地膜に対するエッチングレートが低く、半導体膜に対するエッチングレートが高いものを用いればよい。半導体膜のエッチングに用いるガスの例として、Ｃｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、又はＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、若しくはＣＦ４等のフッ素系ガスを用いることができる。
【００５１】
更に、本実施の形態にて形成する半導体膜は、側端領域がテーパ形状を有する。テーパ形状を有する半導体膜の作製方法について図４を参照して説明する。
【００５２】
まず、全面に形成された半導体膜１３０上の所望の位置に第１のレジスト１３１を形成する（図４（Ａ）を参照。）。次に、第１のレジスト１３１が形成された状態で、ドライエッチングを行う。このとき用いるエッチングガスは下地膜１０１に対するエッチングレートが低く、且つ、第１のレジスト１３１及び半導体膜１３０に対するエッチングレートが高いガスを選択する。このようなガスを用いることで、下地膜１０１をエッチング除去することなく、半導体膜１３０をエッチングすることができ、且つ、半導体膜１３０のエッチングに伴って第１のレジスト１３１を後退させて第２のレジスト１３３とすることができる。そのため、被エッチング膜である半導体膜１３０の被エッチング深さに差異が生じ、形成される半導体膜１３２の側端を、テーパ角θのテーパ形状にすることができる（図４（Ｂ）を参照。）。ここで用いることのできるガスの一例として、ＣＦ４とＯ２の混合ガス、又はＳＦ６とＯ２の混合ガスが挙げられる。ＣＦ４及びＳＦ６は半導体膜を形成しているシリコンに対するエッチングレートが高く、Ｏ２はレジストを後退させる。そのため、これらの混合ガスのガス比を調整することにより、テーパ角θの大きさを調整することができる。すなわち、ＣＦ４又はＳＦ６のガス比を大きくするとシリコンのエッチングレートが増加し、Ｏ２のガス比を大きくするとレジストの後退が進行するため、ＣＦ４又はＳＦ６のガス比を大きくするとテーパ角が大きくなり、Ｏ２のガス比を大きくするとテーパ角が小さくなる傾向がある。従って、求めるテーパ角に応じて、ガス比を適宜調整すればよい。
【００５３】
次に、第２のレジスト１３３を残した状態で、半導体膜１３２の側端にハロゲンを添加するためにプラズマ処理を行う（図４（Ｃ）を参照。）。本実施の形態では、添加するハロゲンとして、フッ素（Ｆ）を用いる。プラズマ処理に用いるガスとして、Ｃ２Ｆ６とＨ２の混合ガス、Ｃ４Ｆ８とＨ２の混合ガス、又はＣＨＦ３とＨｅの混合ガス等が挙げられるが、ここでは、ＣＨＦ３とＨｅの混合ガスを用いる。一例として、ガスの流量比を７．５：１４２．５（ｓｃｃｍ）とし、チャンバー内の圧力を５．５Ｐａ、にして、コイル型の電極に４７５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ処理を行うことができる。より好ましくは、ガスの流量比を５６：１４４（ｓｃｃｍ）とし、チャンバー内の圧力を７．５Ｐａにして、コイル型の電極に２５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に４２５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ処理を行うことが好ましい。このような条件で処理を行うことにより、半導体膜１３２の側端領域面にフッ素（Ｆ）を添加することができる。プラズマ処理を行った後、Ｏ２プラズマによりライトアッシングを行い、レジストを所定の薬液を用いて剥離することにより除去する（図４（Ｄ）を参照。）。
【００５４】
なお、上記のプラズマ処理ではＣＨＦ３を用いているため、半導体膜１３２と重畳しない領域の下地膜が若干エッチングされうる。そのため、下地膜１０１のエッチングが進行しないよう、プラズマの生成条件を調整することが好ましい。
【００５５】
次に、絶縁膜１０３を形成する。絶縁膜１０３の形成は、プラズマ処理により行い、酸化シリコン（ＳｉＯｘ）にて形成する（図４（Ｅ）を参照。）。
【００５６】
フッ素（Ｆ）を含んだ半導体膜１３２の側端領域１３２Ｃは酸化速度が早いため、半導体膜１３２の側端領域１３２Ｃでは、酸化が優先的に進行することになる。ゲート絶縁膜として酸化シリコン（ＳｉＯｘ）膜や酸化窒化シリコン（ＳｉＮｘＯｙ（ｘ＞ｙ＞０））膜を形成する場合には、ゲート絶縁膜に接する半導体膜表面の酸化速度に比べて、半導体膜１３２の側端領域１３２Ｃの酸化速度が速いため、側端領域のゲート絶縁膜を厚く形成することができる。なお、側端領域１３２Ｃは塩素（Ｃｌ）を含んでいても良い。
【００５７】
なお、プラズマ処理は半導体膜１３２の表面から行うため、半導体膜１３２の側端領域１３２Ｃのみではなく、絶縁膜１０３と接する半導体膜１３２の表面も酸化されることになる。従って、絶縁膜１０３と接する半導体膜１３２の表面にも絶縁膜が形成される。
【００５８】
以上のように、絶縁膜１０３は、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜を単層又は積層して形成することができる。
【００５９】
なお、酸素（Ｏ２）を含む雰囲気下として、例えば、酸素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ２）と希ガスとの混合ガス雰囲気下、一酸化二窒素（Ｎ２Ｏ）と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素と、水素と、アルゴン（Ａｒ）と、を含む混合ガスを用いることができる。その場合には、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍ含んだ混合ガスを用いることができる。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【００６０】
なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いて行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いる。上記のプラズマの電子密度は高密度であり、基板上に形成された被処理物（ここでは、半導体膜１３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化することよって形成される酸化物又は窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化又は窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
【００６１】
なお、絶縁膜１０３の形成後にプラズマにより窒化処理を行ってもよい。窒素を含む雰囲気下として、例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガスとの混合ガス雰囲気下で行うことができる。
【００６２】
本実施の形態における側端領域１３２Ｃにはフッ素（Ｆ）を含んでいる。そのため、酸化が促進され、本実施の形態のゲート絶縁膜は、半導体膜１３２の表面と接する部分よりも半導体膜１３２の側端領域１３２Ｃに接する部分の膜厚が大きくなる。更には、半導体膜１３２の側端領域１３２Ｃがフッ素（Ｆ）を含むため、ＳｉＯＦ膜又はＳｉＯＦ膜に近い膜が形成される。ＳｉＯＦ膜はｌｏｗ−ｋ膜であるため、誘電率は半導体膜表面と重なる位置の誘電率よりも小さくなる。ゲート絶縁膜をこのように形成することで半導体膜の側面に接するように低誘電率の絶縁膜が厚く形成されるため、半導体膜の側端領域における耐圧が高く、リーク電流の少ない膜を形成することができる。更には、プラズマ処理により形成した絶縁膜は膜厚が均一で、且つ、緻密であるため、耐圧が高く、リーク電流の少ない絶縁膜を形成することができる。
【００６３】
または、側端領域１３２Ｃに添加するハロゲンとして塩素（Ｃｌ）を用いてもよい。側端領域１３２Ｃに添加する元素として塩素を用いることで、側端領域１３２Ｃの参加が促進され、半導体膜１３２の表面と重なる位置よりも半導体膜１３２の側端領域１３２Ｃに接する部分の膜厚が大きくなるようにゲート絶縁膜を形成することができる。
【００６４】
なお、本実施の形態の半導体装置では、薄膜トランジスタが有する半導体膜の側端領域のテーパ角を小さくすることにより、半導体膜端部がハロゲンに暴露される面積を広くとることができ、側端領域１３２Ｃへのハロゲンの添加を容易に行うことができる。更には、側端領域のテーパ角を小さくすることで、側端領域上に形成される第１の導電膜のステップカバレージ（段差被覆性）を良好にすることができる。しかし、本発明はこれに限定されるものではなく、テーパ角を４５°以上９０°以下として形成することもできる。
【００６５】
図１４には、半導体膜の側端領域におけるテーパ角の異なる２つの薄膜トランジスタを示している。図１４（Ａ）の半導体膜１４０の側端領域１４０Ｃのテーパ角（θ１）は図１４（Ｂ）の半導体膜１４１の側端領域１４１Ｃのテーパ角（θ２）よりも小さい。そのため、図１４（Ｂ）に示す半導体装置と比べて図１４（Ａ）に示す半導体装置では、半導体膜上に形成されるゲート絶縁膜と、ゲート絶縁膜上の第２の導電膜のステップカバレッジが良好になる。更にはテーパ角が小さい形状の方が形成の過程においても、半導体膜の側端領域にハロゲンの添加が容易であり、好ましい。
【００６６】
次に、ゲート電極として機能する第１の導電膜１０４を選択的に形成する。第１の導電膜１０４は、ＣＶＤ法やスパッタリング法、液滴吐出法等を用いて成膜し、所望のパターンとなるようにエッチングを行うことで形成することができる。第１の導電膜１０４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、及びネオジム（Ｎｄ）から選ばれた一若しくは複数の元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。第１の導電膜１０４として、アルミニウム（Ａｌ）を使用する際には、タンタル（Ｔａ）を添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジム（Ｎｄ）を添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、好ましい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコンに代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、第１の導電膜の１層目のタングステンに代えて窒化タングステンを用いてもよいし、第１の導電膜の２層目のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよいし、第１の導電膜の３層目の窒化チタン膜に代えてチタン膜を用いてもよい。また、第１の導電膜１０４は単層で形成してもよいし、積層で形成してもよい。
【００６７】
なお、ゲート電極とは、薄膜トランジスタにおいて、チャネル領域やＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域等を形成する半導体膜と、ゲート絶縁膜を介してオーバーラップしている部分の導電膜のことをいう。ゲート配線とは、他の薄膜トランジスタとのゲート電極の間を接続、又はゲート電極と別の配線とを接続するための配線のことを言う。ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分も存在する。そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配線とオーバーラップしてチャネル領域がある場合、その領域はゲート配線として機能しているが、ゲート電極としても機能していることになる。よって、そのような領域は、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【００６８】
次に、第１の導電膜１０４をマスクとして、半導体膜１０２に一導電型の不純物元素を添加して不純物領域を形成する。不純物領域はソース領域又はドレイン領域として機能する。ここで、不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、リン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜１３２に添加し、ｎ型を示す不純物領域を形成すればよい。図示していないが、チャネル形成領域とソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。不純物添加後にはアニールを行い、不純物の活性化を行う。
【００６９】
なお、ＬＤＤ領域とは半導体膜が多結晶シリコンである薄膜トランジスタにおいて、信頼性の向上を目的として形成される領域である。半導体膜が多結晶シリコンであるＴＦＴにおいて、オフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル領域とＬＤＤ領域の接合部、ＬＤＤ領域とドレイン領域の接合部に分散させることができ、ドレイン端の電界が緩和されるため、リーク電流が低減される。
【００７０】
次に、絶縁膜１０６を形成する。絶縁膜１０６は、ＣＶＤ法やスパッタリング法等で形成した、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ（ｘ＞ｙ＞０））、窒化酸化シリコン（ＳｉＮｘＯｙ（ｘ＞ｙ＞０））、ダイヤモンドライクカーボン（ＤＬＣ）等を用いることができる。また、スピンコート法や、液滴吐出法、スクリーン印刷法等で形成した、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、又はシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層して形成することができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または、置換基として、少なくとも水素を含む有機基と、フルオロ基と、を用いてもよい。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱熱重量同時測定（ＴＧ／ＴＤＡ：Ｔｈｅｒｍｏｇｒａｖｉｍｅｔｒｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｔｈｅｒｍａｌ  Ａｎａｌｙｓｉｓ）昇温５℃／ｍｉｎで熱分解温度５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁膜１０６として、ＣＶＤ法で形成した酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ（ｘ＞ｙ＞０））又は窒化酸化シリコン（ＳｉＮｘＯｙ（ｘ＞ｙ＞０））を単層又は積層して形成する。また、さらに、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を積層して形成してもよい。
【００７１】
次に、電極又は配線となる第２の導電膜１０７を形成する。第２の導電膜は特定の物に限定されない。第２の導電膜１０７は、第１の導電膜１０４と同様に、ＣＶＤ法やスパッタリング法等を用いて成膜し、パターンを形成するようにエッチングを行うことで選択的に形成することができる。または、液滴吐出法を用いて形成しても良い。第１の導電膜１０４は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、及びネオジム（Ｎｄ）から選ばれた一若しくは複数の元素、又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。導電膜にアルミニウム（Ａｌ）を使用する際には、タンタル（Ｔａ）を添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジム（Ｎｄ）を添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、好ましい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコンに代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。導電膜は単層で形成してもよいし、積層で形成してもよい。
【００７２】
以上説明したように、本発明の薄膜トランジスタが形成される。なお、トランジスタの構成は様々な形態をとることができ、特定の構成に限定されない。例えば、トランジスタ一つあたりのゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、飽和領域で動作する時にドレイン・ソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。
【００７３】
本発明の半導体装置は、半導体膜の側面に接して誘電率の低い絶縁膜が半導体膜表面に接する絶縁膜よりも厚く形成される。そのため、薄膜トランジスタが有する半導体膜側端領域におけるゲート耐圧が向上し、ゲートリーク不良が低減する。更には側端領域において電界強度の緩和が図られるため、所謂寄生トランジスタ効果が抑制される。
【００７４】
本発明の半導体装置が有するゲート絶縁膜は、半導体膜を高密度プラズマによりプラズマ処理し、酸化することで設けられている。そのため、半導体膜とゲート絶縁膜間の界面特性が良好になる。つまり、半導体膜側端領域における耐圧が高いだけではなく、半導体膜表面と接する面においても高い耐圧を有するゲート絶縁膜を形成することができる。
【００７５】
本発明を用いることで、ゲート絶縁膜の膜厚が小さい薄膜トランジスタであっても、電気的特性が良好で、且つ信頼性の高いＴＦＴを歩留まりよく作製することができる。
【００７６】
更には、従来の薄膜トランジスタよりも半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができる。
【００７７】
更には、半導体膜のエッチング時に用いるレジストと同一のレジストを用いたプラズマ処理によりハロゲンが添加されるため、作製工程が複雑化することなく、上記の効果を生じせしめることができる。
【００７８】
ゲート電極下の半導体膜のチャネル形成領域の側端領域に接する厚い絶縁膜を有するため、ゲート絶縁膜の半導体膜表面への被覆不良が半導体装置に及ぼす影響を低減することができる。
【００７９】
（実施の形態２）
本実施の形態では、本発明の半導体装置及びその作製方法であって、実施の形態１とは異なる形態の一例について、図２を参照して説明する。
【００８０】
図２には本実施の形態で説明する半導体装置の一形態を示している。図２において、図２（Ａ）には本実施の形態で説明する半導体装置の上面図を示し、図２（Ａ）のＤ−Ｅにおける断面図を図２（Ｂ）に、図２（Ａ）のＦ−Ｇにおける断面図を図２（Ｃ）に示す。
【００８１】
図２に示す半導体装置は、実施の形態１で説明した図１に示す半導体装置と同様に、基板２００上に下地膜２０１を介して形成された薄膜トランジスタ２０５を有する。薄膜トランジスタ２０５は、半導体膜２０２上にゲート絶縁膜として機能する絶縁膜２０３を介して設けられた第１の導電膜２０４と、第１の導電膜２０４上に設けられた絶縁膜２０６と、絶縁膜２０６上に形成された第２の導電膜２０７と、を有する。絶縁膜２０３は、側端領域２０２Ｃに接している部分の厚さが、チャネル形成領域２０２Ａに接する領域よりも厚くなっている。基板２００は実施の形態１の基板１００と同様にガラス基板、ＳＯＩ基板、シリコン基板等を用いることができ、下地膜２０１は実施の形態１の下地膜２０１と同様に形成することができる。
【００８２】
薄膜トランジスタ２０５に含まれる半導体膜２０２は、結晶質であることが好ましい。半導体膜２０２は、第１の導電膜２０４と重畳する領域にチャネル形成領域２０２Ａと、当該チャネル形成領域２０２Ａと隣接するソース領域又はドレイン領域として機能する不純物領域２０２Ｂと、を有する。半導体膜２０２としてはシリコンを主成分とする材料を用いて形成する。シリコンを主成分とする材料としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉｘＧｅｙ（０＜ｙ＜ｘ））が挙げられる。本実施の形態では半導体膜２０２として、多結晶シリコン膜を用いる。半導体膜２０２の膜厚は５０ｎｍ以下となるように形成するとよく、好ましくは１０ｎｍ以上５０ｎｍ以下となるように形成する。更に好ましくは１０ｎｍ以上３０ｎｍ以下となるように形成する。
【００８３】
しかし、本発明はこれに限定されるものではなく、半導体膜には非晶質（アモルファス）半導体を用いてもよいし、セミアモルファス半導体（Ｓｅｍｉ  Ａｍｏｒｐｈｏｕｓ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ。以下、ＳＡＳという。）を用いてもよい。なお、ＳＡＳとは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体である。このＳＡＳは、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち、格子歪みを有する結晶質の半導体であり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。ＳＡＳは、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、また、Ｘ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端させるために水素またはハロゲンを少なくとも１原子％以上含ませている。本明細書では便宜上、このような半導体をＳＡＳと呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好な特性を有するＳＡＳが得られる。なお微結晶半導体（マイクロクリスタル半導体）もＳＡＳに含まれる。ＳＡＳはシリコンを含む気体をグロー放電分解することにより得ることができる。代表的なシリコンを含む気体としては、シラン（ＳｉＨ４）であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた少なくとも一種の希ガス元素を含ませたガスで、このシリコンを含む気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。シリコンを含む気体を、希釈率が２倍〜１０００倍になるように希釈することが好ましい。またさらに、シリコンを含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させることで、エネルギーバンド幅を１．５〜２．４ｅＶ、又は０．９〜１．１ｅＶに調節しても良い。
【００８４】
結晶質の半導体膜２０２を形成するに際して、まずはシリコンの非晶質半導体膜を形成する。非晶質半導体膜を形成する際には、好ましくはモノシラン（ＳｉＨ４）等の半導体材料ガスを用いて、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、プラズマＣＶＤ法、気相成長法やスパッタリング法により形成する。その他、ジシラン（Ｓｉ２Ｈ６）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いても良い。
【００８５】
非晶質半導体膜を結晶化する前には、必要に応じて脱水素工程を行うとよい。非晶質半導体膜の形成に際して、シラン（ＳｉＨ４）を用いた通常のＣＶＤ法を適用すると、膜中に水素が残留する。このように膜中に水素が残留した状態で、当該半導体膜にレーザー光を照射すると、結晶化に最適なエネルギー値の半分程度のエネルギー値を有するレーザー光により、膜が消失してしまう。そのため、脱水素工程を経ることが好ましい。脱水素工程は、窒素（Ｎ２）雰囲気中で非晶質半導体膜が形成された基板を加熱することにより行う。この工程により、膜中に残留している水素を除去することができる。非晶質半導体膜の形成をＬＰＣＶＤ法や、スパッタリング法にて行う場合には、脱水素工程は必ずしも必要ではない。
【００８６】
また、必要に応じて、チャネルドープを行ってもよい。チャネルドープとは、半導体膜のチャネル形成領域に所定の濃度の不純物を添加して、意図的に薄膜トランジスタの閾値電圧をシフトさせ、該薄膜トランジスタの閾値を所望の値に制御することをいう。例えば、閾値電圧がマイナス側にシフトしている場合には、ドーパントとしてｐ型の不純物元素を、プラス側にシフトしている場合にはドーパントにｎ型の不純物元素を添加する。ｐ型の不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）等、ｎ型の不純物元素としては、ボロン（Ｂ）又はアルミニウム（Ａｌ）等が挙げられる。なお、チャネルドープを行うタイミングは特定のものに限定されないが、結晶化前に行うことが好ましい。
【００８７】
ここで、非晶質半導体膜の結晶化を行う。非晶質半導体膜の結晶化には熱エネルギーや光エネルギーを用いることができるが、本実施の形態では非晶質半導体膜の結晶化にはレーザー光を用いる。レーザー光を照射することで、結晶化に必要な熱量を該非晶質半導体膜に供給する。レーザー光を用いることで、非晶質半導体膜の局所的な加熱が可能であり、基板にガラスを用いる場合には、基板の温度がガラスの歪み点以下となるように、非晶質半導体膜を結晶化することができる。
【００８８】
レーザーは、レーザー媒質、励起源、共振器により構成される。レーザーを、媒質により分類すると、気体レーザー、液体レーザー、固体レーザーがあり、発振の特徴により分類すると、自由電子レーザー、半導体レーザー、Ｘ線レーザーがあるが、本発明では、いずれのレーザーを用いてもよい。なお、好ましくは、気体レーザー又は固体レーザーを用いるとよく、さらに好ましくは固体レーザーを用いるとよい。
【００８９】
気体レーザーには、ヘリウムネオンレーザー、炭酸ガスレーザー、エキシマレーザー、アルゴンイオンレーザーがある。エキシマレーザーには、希ガスエキシマレーザー、希ガスハライドエキシマレーザーがある。希ガスエキシマレーザーには、アルゴン、クリプトン、キセノンの３種類の励起分子による発振がある。アルゴンイオンレーザーには、希ガスイオンレーザー、金属蒸気イオンレーザーがある。
【００９０】
液体レーザーには、無機液体レーザー、有機キレートレーザー、色素レーザーがある。無機液体レーザー及び有機キレートレーザーは、固体レーザーに利用されているネオジムなどの希土類イオンをレーザー媒質として利用する。
【００９１】
固体レーザーが用いるレーザー媒質は、固体の母体にレーザー作用をする活性種がドープされたものである。固体の母体とは、結晶又はガラスである。結晶とは、ＹＡＧ（イットリウム・アルミニウム・ガーネット結晶）、ＹＬＦ、ＹＶＯ４、ＹＡｌＯ３、サファイア、ルビー、アレキサンドライドである。また、レーザー作用をする活性種とは、例えば、３価のイオン（Ｃｒ３＋、Ｎｄ３＋、Ｙｂ３＋、Ｔｍ３＋、Ｈｏ３＋、Ｅｒ３＋、Ｔｉ３＋）である。
【００９２】
本実施の形態で用いるレーザーは非晶質半導体膜に吸収される波長のレーザー光を発するものであればよい。本実施の形態では非晶質半導体膜にシリコンを用いているため、用いるレーザー光の波長はシリコンに吸収される、８００ｎｍ以下のものであればよく、より好ましくは３５０〜５５０ｎｍ程度である。
【００９３】
また、非晶質半導体膜の結晶化に、ニッケル（Ｎｉ）等の結晶化を助長する元素を用いた熱結晶化法を用いても良い。
【００９４】
結晶化した半導体膜を選択的にエッチングし、除去する。半導体膜のエッチングには半導体膜上に選択的にレジストのパターンを形成して、ドライエッチングを行う。ここで、用いるエッチングガスは特定のものに限定されないが、少なくとも、下地膜に対するエッチング選択比が十分にとれるものである必要がある。つまり、下地膜に対するエッチングレートが低く、半導体膜に対するエッチングレートが高いものを用いればよい。半導体膜のエッチングに用いるガスの例として、Ｃｌ２、ＢＣｌ３、若しくはＳｉＣｌ４等の塩素系ガス、又はＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、若しくはＣＦ４等のフッ素系ガスを用いることができる。
【００９５】
次に、半導体膜の側端領域にプラズマ処理を行う。まず、全面に形成された半導体膜１３０上の所望の位置に第１のレジスト１３１を形成する（図５（Ａ）を参照。）。次に、第１のレジスト２３１が形成された状態で、ドライエッチングを行う。このとき用いるエッチングガスは下地膜２０１及び第１のレジスト２３１に対するエッチングレートが低く、且つ、半導体膜２３０に対するエッチングレートが高いガスを選択する。このようなガスを用いることで、下地膜２０１をエッチング除去することなく、半導体膜２３０をエッチングすることができる。（図５（Ｂ）を参照。）。ここで用いることのできるガスの一例として、ＣＦ４又はＳＦ６とＨｅ又はＨ２の混合ガスが挙げられる。ＣＦ４及びＳＦ６は半導体膜を形成しているシリコンに対するエッチングレートが高く、Ｈｅ及びＨ２はレジストを後退させない。ここで、Ｈｅ及びＨ２はシリコンのエッチングレートを調整する役割を果たす。
【００９６】
ここで、第１のレジスト２３１を後退させて第２のレジスト２３３とする処理を行う。当該処理には酸素（Ｏ２）を用いたライトアッシングを行うか、又は酸素（Ｏ２）を含むガスを用いたエッチングを行えばよい。このような処理を行うことで、第１のレジスト２３１が後退し、第２のレジスト２３３となる（図５（Ｃ）を参照。）。ここで、用いるガスは酸素（Ｏ２）に限定されず、第１のレジスト２３１が後退するものであればよい。
【００９７】
次に、第２のレジスト２３３を残した状態で、半導体膜２３２の側端領域にハロゲンを添加するためにプラズマ処理を行う（図６（Ａ）を参照。）。本実施の形態では、添加するハロゲンとして、フッ素（Ｆ）を用いる。プラズマ処理には、ＣＨＦ３とＨｅの混合ガスを用いる。一例として、ガスの流量比を７．５：１４２．５（ｓｃｃｍ）とし、チャンバー内の圧力を５．５Ｐａ、にして、コイル型の電極に４７５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ処理を行うことができる。より好ましくは、ガスの流量比を５６：１４４（ｓｃｃｍ）とし、チャンバー内の圧力を７．５Ｐａにして、コイル型の電極に２５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成し、基板側に４２５ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマ処理を行うことが好ましい。このような条件で処理を行うことにより、半導体膜２３２の側端領域にフッ素（Ｆ）を添加することができる。プラズマ処理を行った後、Ｏ２プラズマによりライトアッシングを行い、レジストを所定の薬液を用いて剥離することにより除去する（図６（Ｂ）を参照。）。
【００９８】
なお、上記のプラズマ処理ではＣＨＦ３を用いているため、半導体膜２３２と重畳しない領域の下地膜が若干エッチングされうる。そのため、下地膜２０１のエッチングが進行しないよう、プラズマの生成条件を調整することが好ましい。
【００９９】
次に、絶縁膜２０３を形成する。絶縁膜２０３の形成は、実施の形態１の絶縁膜２０３と同様にプラズマ処理により行い、酸化シリコン（ＳｉＯｘ）にて形成する（図６（Ｃ）を参照。）。
【０１００】
フッ素（Ｆ）を含んだ半導体膜２３２の側端領域２３２Ｃは酸化速度が早いため、半導体膜２３２の側端領域２３２Ｃでは、酸化が優先的に進行することになる。ゲート絶縁膜として酸化シリコン（ＳｉＯｘ）膜や酸化窒化シリコン（ＳｉＮｘＯｙ（ｘ＞ｙ＞０））膜を形成する場合には、ゲート絶縁膜に接する半導体膜の酸化速度に比べて、半導体膜２３２の側端領域２３２Ｃの酸化速度が速いため、側端領域に接する部分のゲート絶縁膜を厚く形成することができる。
【０１０１】
なお、プラズマ処理は半導体膜２３２の表面から行うため、半導体膜２３２の側端領域２３２Ｃのみではなく、絶縁膜２０３と接する半導体膜２３２の表面も酸化されることになる。従って、絶縁膜２０３と接する半導体膜２３２の表面にも絶縁膜が形成される。
【０１０２】
以上のように、絶縁膜２０３は、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）膜を単層又は積層して形成することができる。
【０１０３】
なお、酸素（Ｏ２）を含む雰囲気下として、例えば、酸素と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、酸素と水素（Ｈ２）と希ガスとの混合ガス雰囲気下、一酸化二窒素（Ｎ２Ｏ）と希ガスとの混合ガス雰囲気下、または一酸化二窒素と水素と希ガスとの混合ガス雰囲気下で行うことができる。例えば、酸素と、水素と、アルゴン（Ａｒ）と、を含む混合ガスを用いることができる。その場合には、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍ含んだ混合ガスを用いることができる。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０１０４】
なお、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３以上であり、電子温度が１．５ｅＶ以下のプラズマを用いて行う。より詳しくは、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを用いる。上記のプラズマの電子密度は高密度であり、基板上に形成された被処理物（ここでは、半導体膜２３２）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化することよって形成される酸化物又は窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低い温度で酸化又は窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化を行うことができる。また、プラズマを形成するための周波数としては、マイクロ波（２．４５ＧＨｚ）等の高周波を用いることができる。
【０１０５】
なお、絶縁膜２０３の形成後にプラズマにより窒化処理を行ってもよい。窒素を含む雰囲気下として、例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）との混合ガス雰囲気下、窒素と水素と希ガスとの混合ガス雰囲気下、またはアンモニア（ＮＨ３）と希ガスとの混合ガス雰囲気下で行うことができる。
【０１０６】
以上のように、本実施の形態のゲート絶縁膜は、半導体膜２３２表面と重なる位置よりも半導体膜２３２の側端領域２３２Ｃに接する部分の膜厚が大きくなる。更には、半導体膜２３２の側端領域２３２Ｃはフッ素（Ｆ）を含むため、ｌｏｗ−ｋ膜である、ＳｉＯＦ膜又はＳｉＯＦ膜に近い膜となり、誘電率は半導体膜表面と重なる位置の誘電率よりも小さくなる。ゲート絶縁膜をこのように形成することで側端部に低誘電率の絶縁膜が厚く形成されるため、半導体膜の側端部における耐圧が高く、リーク電流の少ない膜を形成することができる。更には、プラズマ処理により形成した絶縁膜は膜厚が均一で、且つ、緻密であるため、耐圧が高く、リーク電流の少ない絶縁膜を形成することができる。
【０１０７】
または、側端領域２３２Ｃに添加するハロゲンとして塩素（Ｃｌ）を用いてもよい。側端領域２３２Ｃに添加する元素として塩素を用いることで、側端領域２３２Ｃの酸化が促進され、半導体膜２３２の表面と重なる位置よりも半導体膜２３２の側端領域２３２Ｃに接する部分の膜厚が大きくなるようにゲート絶縁膜を形成することができる。
【０１０８】
なお、本実施の形態の半導体装置では、薄膜トランジスタが有する半導体膜に接して設けられる側端領域のテーパ角を小さくすることにより、半導体膜端部がハロゲンに暴露される面積を広くとることができ、側端領域２３２Ｃへのハロゲンの添加を容易に行うことができる。更には、側端領域のテーパ角を小さくすることで、側端領域上に形成される第１の導電膜のステップカバレージ（段差被覆性）を良好にすることができる。しかし、本発明はこれに限定されるものではなく、テーパ角を４５°以上９０°以下として形成することもできる。
【０１０９】
次に、ゲート電極として機能する第１の導電膜２０４を選択的に形成する。第１の導電膜２０４は実施の形態１の第１の導電膜１０４と同様に形成することができる。
【０１１０】
次に、第１の導電膜２０４をマスクとして、半導体膜２３２に一導電型の不純物元素を添加して不純物領域を形成する。不純物領域はソース領域又はドレイン領域として機能する。ここで、不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、リン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように半導体膜２３２に添加し、ｎ型を示す不純物領域を形成すればよい。図示していないが、チャネル形成領域とソース領域又はドレイン領域との間に、ソース領域又はドレイン領域より低濃度に不純物が添加された低濃度不純物領域（ＬＤＤ領域）を形成してもよい。不純物を添加した後にアニールを行うことで、不純物の活性化を行う。
【０１１１】
なお、ＬＤＤ領域とは半導体膜が多結晶シリコンである薄膜トランジスタにおいて、信頼性の向上を目的として形成される領域である。半導体膜が多結晶シリコンであるＴＦＴにおいて、オフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル領域とＬＤＤ領域の接合部、ＬＤＤ領域とドレイン領域の接合部に分散させることができ、ドレイン端の電界が緩和されるため、リーク電流が低減される。
【０１１２】
次に、絶縁膜２０６及び第２の導電膜２０７を形成する。絶縁膜２０６は、絶縁膜１０６と同様の材料及び同様の形成方法により形成することができる。第２の導電膜２０７は、第２の導電膜１０７と同様の材料及び同様の形成方法により形成することができる。
【０１１３】
以上説明した工程により、本発明の薄膜トランジスタが形成される。なお、トランジスタの構成は様々な形態をとることができ、特定の構成に限定されない。例えば、トランジスタ一つあたりのゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流を低減し、トランジスタの耐圧を向上させて信頼性を向上させ、飽和領域で動作する時にドレイン・ソース間電圧が変化しても、ドレインとソース間電流があまり変化せず、フラットな特性にすることができる。
【０１１４】
本発明の半導体装置は、半導体膜側面に誘電率の低い絶縁膜が半導体膜表面に接する絶縁膜よりも厚く形成される。そのため、薄膜トランジスタが有する半導体膜側端領域におけるゲート耐圧が向上し、ゲートリーク不良が低減する。更には側端領域において電界強度の緩和が図られるため、所謂寄生トランジスタ効果が抑制される。
【０１１５】
本発明の半導体装置が有するゲート絶縁膜は、半導体膜を高密度プラズマによりプラズマ処理し、酸化することで設けられている。そのため、半導体膜とゲート絶縁膜間の界面特性が良好になる。つまり、半導体膜側端領域における耐圧が高いだけではなく、半導体膜表面と接する面においても高い耐圧を有するゲート絶縁膜を形成することができる。
【０１１６】
本発明を用いることで、ゲート絶縁膜の膜厚が小さい薄膜トランジスタであっても、電気的特性が良好で、且つ信頼性の高いＴＦＴを歩留まりよく作製することができる。
【０１１７】
更には、従来の薄膜トランジスタよりも半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができる。
【０１１８】
更には、半導体膜のエッチング時に用いるレジストと同一のレジストを用いたプラズマ処理によりハロゲンが添加されるため、作製工程が複雑化することなく、上記の効果を生じせしめることができる。
【０１１９】
ゲート電極下の半導体膜のチャネル形成領域の側端領域に接する厚い絶縁膜を有するため、ゲート絶縁膜の半導体膜表面への被覆不良が半導体装置に及ぼす影響を低減することができる。
【０１２０】
（実施の形態３）
本実施の形態では、実施の形態１及び２にて説明した薄膜トランジスタとは異なり、ゲート電極として機能する第１の導電膜の側端部に、サイドウォールとよばれる絶縁膜を有する形態について説明する。
【０１２１】
図１（Ｂ）にて説明した薄膜トランジスタの第１の導電膜１０４の側端部にサイドウォールを形成した形態について図７（Ａ）に、図２（Ｂ）にて説明した薄膜トランジスタの第１の導電膜２０４の側端部にサイドウォールを形成した形態について、図７（Ｂ）に示す。
【０１２２】
図７（Ａ）に示す半導体装置は、基板１００上に下地膜１０１を介して形成された薄膜トランジスタ３０５Ａを有する。薄膜トランジスタ３０５Ａは、半導体膜３０２上に絶縁膜１０３を介して形成されたゲート電極として機能する第１の導電膜１０４と、第１の導電膜１０４の側端部に形成されたサイドウォール３００と、第１の導電膜１０４上に形成された絶縁膜１０６と、絶縁膜１０６上に形成された第２の導電膜１０７と、を有する。半導体膜３０２はチャネル形成領域３０２Ａと、ソース領域又はドレイン領域として機能する高濃度不純物領域３０２Ｃと、不純物濃度が高濃度不純物領域３０２Ｃよりも低い、低濃度不純物領域３０２Ｂを有し、半導体膜３０２の高濃度不純物領域３０２Ｃの側面に接して側端領域３０２Ｄが設けられている。側端領域３０２Ｄに接して設けられる絶縁膜１０３は厚く形成されている。
【０１２３】
図７（Ｂ）に示す半導体装置は、基板１００上に下地膜１０１を介して形成された薄膜トランジスタ３０５Ｂを有する。薄膜トランジスタ３０５Ｂは、半導体膜３０３上に絶縁膜２０３を介して形成されたゲート電極として機能する第１の導電膜２０４と、第１の導電膜２０４の側端部に形成されたサイドウォール３０１と、第１の導電膜２０４上に形成された絶縁膜２０６と、絶縁膜２０６上に形成された第２の導電膜２０７と、を有する。半導体膜３０３はチャネル形成領域３０３Ａと、ソース領域又はドレイン領域として機能する高濃度不純物領域３０３Ｃと、不純物濃度が高濃度不純物領域３０３Ｃよりも低い、低濃度不純物領域３０３Ｂを有し、半導体膜３０３の高濃度不純物領域３０３Ｃの側面に接して側端領域３０３Ｄが設けられている。側端領域３０３Ｄに接して設けられる絶縁膜１０３は厚く形成されている。
【０１２４】
サイドウォール３００及びサイドウォール３０１の形成には、プラズマＣＶＤ法やスパッタリング法等を用いて、シリコン、シリコンの酸化物又はシリコンの窒化物等の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、第１の導電膜の側面に接するように形成することができる。なお、サイドウォール３００又はサイドウォール３０１は、低濃度不純物領域３０２Ｂ又は低濃度不純物領域３０３Ｂを形成する際のドーピング用のマスクとして用いることができ、ＬＤＤ領域の形成に寄与する。
【０１２５】
なお、ＬＤＤ領域とは半導体膜が多結晶シリコンである薄膜トランジスタにおいて、信頼性の向上を目的として形成される領域である。半導体膜が多結晶シリコンであるＴＦＴにおいて、オフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル領域とＬＤＤ領域の接合部、ＬＤＤ領域とドレイン領域の接合部に分散させることができ、ドレイン端の電界が緩和されるため、リーク電流が低減される。
【０１２６】
本発明の半導体装置は、半導体膜側面に接して誘電率の低い絶縁膜が半導体膜表面に接する絶縁膜よりも厚く形成される。そのため、薄膜トランジスタが有する半導体膜側端領域におけるゲート耐圧が向上し、ゲートリーク不良が低減する。更には側端領域において電界強度の緩和が図られるため、所謂寄生トランジスタ効果が抑制される。
【０１２７】
本発明の半導体装置が有するゲート絶縁膜は、半導体膜を高密度プラズマによりプラズマ処理し、酸化することで設けられている。そのため、半導体膜とゲート絶縁膜間の界面特性が良好になる。つまり、半導体膜側端領域における耐圧が高いだけではなく、半導体膜表面と接する面においても高い耐圧を有するゲート絶縁膜を形成することができる。
【０１２８】
本発明を用いることで、ゲート絶縁膜の膜厚が小さい薄膜トランジスタであっても、電気的特性が良好で、且つ信頼性の高いＴＦＴを歩留まりよく作製することができる。
【０１２９】
更には、従来の薄膜トランジスタよりも半導体膜側端領域に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができる。
【０１３０】
更には、半導体膜のエッチング時に用いるレジストと同一のレジストを用いたプラズマ処理によりハロゲンが添加されるため、作製工程が複雑化することなく、上記の効果を生じせしめることができる。
【０１３１】
ゲート電極下の半導体膜のチャネル形成領域の側端領域に接して厚い絶縁膜を有するため、ゲート絶縁膜の半導体膜表面への被覆不良が半導体装置に及ぼす影響を低減することができる。
【０１３２】
更には、本実施の形態の薄膜トランジスタではＬＤＤ領域を有するため、ドレイン端近傍の電界を緩和され、オフ電流が低減され、リーク電流も低減される。そのため、トランジスタの動作を高速にすることができ、且つ消費電力を低く抑えることができる。従って、本実施の形態にて説明したように、本発明の薄膜トランジスタにＬＤＤ領域を形成することで、本発明の効果を更に高めることができる。
【０１３３】
更には、本実施の形態の薄膜トランジスタではゲート電極に絶縁膜により形成されるサイドウォールを有するため、ゲート電極上に形成される絶縁膜が当該絶縁膜上に良好に被覆する。
【０１３４】
（実施の形態４）
上記の実施の形態１乃至４にて説明した半導体装置として、無線通信可能な半導体装置が挙げられる。本実施の形態では、実施の形態１乃至４のいずれかを適用して作製した、無線通信可能な半導体装置について説明する。
【０１３５】
本実施の形態の半導体装置４００の一構成例を図８に示す。半導体装置４００はアンテナ回路４０２と、復調回路４０３と、クロック発生回路４０４と、電源回路４０５と、制御回路４０６と、記憶回路４０７と、変調回路４０８と、を有する。
【０１３６】
アンテナ回路４０２は、リーダ／ライタ４０１から供給された搬送波を、交流の電気信号に変換する。アンテナ回路は、整流回路を有していることが好ましい。
【０１３７】
本発明に用いることのできるアンテナの形状については特に限定されない。そのため、半導体装置４００におけるアンテナ回路４０２に適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又は電波方式、光方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適な長さ及び形状を有するアンテナを設ければよい。本発明では信号の伝送方式として、電波方式を用いることができ、更にはマイクロ波方式を用いることができる。
【０１３８】
伝送方式として電磁結合方式又は電磁誘導方式（例えば、１３．５６ＭＨｚ帯）を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状（例えば、ループアンテナ）又はらせん状（例えば、スパイラルアンテナ）に形成する。
【０１３９】
伝送方式として電波方式の一種であるマイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）又は２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよい。アンテナとして機能する導電膜を例えば、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状又はこれらを組み合わせた形状で設けてもよい。
【０１４０】
ここで、アンテナ回路４０２に設けるアンテナの形状の一例を図９に示す。例えば、図９（Ａ）に示すように信号処理回路が設けられたチップ４２０の周りに一面のアンテナ４２１を配した構造を取っても良い。また、図９（Ｂ）に示すように信号処理回路が設けられたチップ４２２の周りに細いアンテナ４２３をチップ４２２の周囲を回るように配した構造をとってもよい。また、図９（Ｃ）に示すように信号処理回路が設けられたチップ４２４に対して、高周波数の電磁波を受信するためのアンテナ４２５のような形状のアンテナを配してもよい。また、図９（Ｄ）に示すように信号処理回路が設けられたチップ４２６に対して１８０度無指向性（どの方向からでも同じく受信可能）のアンテナ４２７のような形状のアンテナを配してもよい。また、図１２（Ｅ）に示すように、信号処理回路が設けられたチップ４２８に対して、棒状に長く伸ばしたアンテナ４２９のような形状のアンテナを配してもよい。アンテナ回路４０２はこれらの形状のアンテナを組み合わせて用いることができる。
【０１４１】
また、図９において、信号処理回路が設けられたチップ４２０等とアンテナ４２１等との接続方法については特に限定されない。図９（Ａ）を例に挙げると、アンテナ４２１と信号処理回路が設けられたチップ４２０をワイヤボンディング接続やバンプ接続により接続する、あるいはチップの一部を電極にしてアンテナ４２１に貼り付けるという方法を取ってもよい。この方式では異方性導電性フィルム（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ。以下、ＡＣＦという。）を用いてチップ４２０をアンテナ４２１に貼り付けることができる。また、アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が２．４５ＧＨｚの場合、半波長ダイポールアンテナを設けるならアンテナの長さは約６０ｍｍ（１／２波長）、モノポールアンテナを設けるならアンテナの長さは約３０ｍｍ（１／４波長）とすればよい。特に好ましくは周波数が９００ＭＨｚの場合に１００ｍｍ以上１５０ｍｍ以下のアンテナを用いて電波方式により送受信を行う。
【０１４２】
復調回路４０３は、アンテナ回路４０２が変換した交流の電気信号を復調し、復調した信号を制御回路４０６に送信する。なお、復調回路４０３は特に必要のない場合には設けなくともよい。
【０１４３】
クロック発生回路４０４は、制御回路４０６と、記憶回路４０７の動作に必要なクロック信号を供給する。回路構成の例としては、発振回路で構成してもよいし、分周回路で構成してもよい。
【０１４４】
電源回路４０５は、アンテナ回路４０２にて変換された交流の電気信号を用いて電源電圧を生成し、動作に必要な電源電圧を各回路に供給する。
【０１４５】
制御回路４０６は、復調回路４０３にて復調された信号に基づき、命令の解析、記憶回路４０７の制御、及び外部に送信するデータについて、変調回路４０８への出力等を行う。制御回路４０６は、符号化回路等を有していても良い。符号化回路とは、記憶回路４０７のデータから抽出された、半導体装置と無線通信を行うリーダ／ライタ４０１に送信するデータの全部又は一部を符号化された信号に変換する。
【０１４６】
記憶回路４０７は、半導体装置４００が有すべき情報を記憶できるものであればよい。記憶回路４０７は、記憶素子を含む回路と、制御回路４０６に従って、データの書き込み及びデータの読み出しを行う制御回路を有する。記憶回路４０７には、少なくとも、半導体装置４００自体の個体識別情報（ＩＤ）が記憶されている。個体識別情報（ＩＤ）は、他の半導体装置（利用者が所有している他の半導体装置及び当該利用者以外の者が所有する半導体装置）と区別するために用いられる。また、記憶回路４０７は、有機メモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、及びフラッシュメモリから選択された一種又は複数種を有する。記憶内容が半導体装置４００に固有の情報（個体識別情報（ＩＤ）等）であれば電源が供給されずとも記憶の保持が可能な不揮発性メモリを用い、半導体装置４００が行う処理に際して一時的な記憶を保持するのであれば、揮発性メモリを用いればよい。特に、半導体装置４００が電池を有していないパッシブ型である場合には、不揮発性メモリを用いることが好ましい。
【０１４７】
有機メモリは、一対の導電層間に有機化合物を含む層が挟まれた構造を有し、構造が単純であるため、少なくとも二つの利点がある。一つは作製工程を簡略化することができ、コストを削減することができる点である。もう一つは積層体の面積を小型化することが容易であり、大容量化を容易に実現することができる点である。このため、記憶回路４０７には有機メモリを用いることが好ましい。
【０１４８】
変調回路４０８は、制御回路４０６からのデータに基づき、アンテナ回路４０２に負荷変調を加える。
【０１４９】
本発明の半導体装置は、ゲート耐圧が高く、ゲートリーク不良が低減されている。そのため、消費電力の少ない半導体装置を作製することができる。
【０１５０】
また、半導体装置内の素子が微細化され、それに伴ってゲート絶縁膜の膜厚が小さくなっても、電気的特性が良好で、且つ信頼性の高い半導体装置を歩留まりよく作製することができる。
【０１５１】
更には、本発明の半導体装置では、従来の薄膜トランジスタよりも半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができ、信頼性を向上させることができる。
【０１５２】
（実施の形態５）
本発明は記憶素子にも適用することができる。その一例として、本発明を適用して作製した不揮発性メモリについて図１０及び図１１を参照して説明する。
【０１５３】
図１０には、不揮発性メモリの一例として、ＮＯＲ型フラッシュメモリが有している記憶素子の断面図を示している。ＮＯＲ型フラッシュメモリは、例えばマザーボード（メインボードともいう。）上に装着され、ＢＩＯＳ（Ｂａｓｉｃ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）の記録に用いられる。なお、マザーボートとはコンピュータの部品の一つであり、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの各種モジュールを装着するものである。
【０１５４】
記憶素子を作製するに際しても、作製方法については実施の形態１乃至３にて説明した工程と同様である。以下、記憶素子の構成について説明する。
【０１５５】
図１０には、基板５００上に２つの記憶素子５１０を有する構成について説明する。記憶素子５１０は基板５００上に設けられた下地膜５０１上に半導体膜５０２を有する。半導体膜５０２はチャネル形成領域５０２Ａ、及びソース領域又はドレイン領域として機能する不純物領域５０２Ｂを有する。半導体膜５０２には側端領域５０２Ｃが設けられ、側端領域５０２Ｃに接する絶縁膜５０３は厚く形成されている。半導体膜５０２のチャネル形成領域５０２Ａ上にはゲート絶縁膜５０３を介してフローティングゲートとして機能する第１の導電膜５０４が設けられている。第１の導電膜５０４上には絶縁膜５０５を介してコントロールゲートとして機能する第２の導電膜５０６が設けられている。第２の導電膜５０６上には絶縁膜５０７が設けられている。絶縁膜５０７は半導体膜５０２の不純物領域５０２Ｂを露出する開口部を有し、絶縁膜５０７上に設けられている第３の導電膜５０８は、当該開口部により、半導体膜５０２の不純物領域５０２Ｂと接続されている。
【０１５６】
基板５００には、実施の形態１の基板１００と同様のものを用いることができる。下地膜５０１には、実施の形態１の下地膜１０１と同様の材料及び方法を用いて形成することができる。半導体膜５０２には、実施の形態１の半導体膜１０２と同様の材料及び方法を用いて形成することができる。絶縁膜５０３には、実施の形態１の絶縁膜１０３と同様の材料及び方法を用いて形成することができる。第１の導電膜５０４、第２の導電膜５０６、及び第３の導電膜５０８には、実施の形態１の第１の導電膜１０４及び第２の導電膜１０７と同様の材料及び方法を用いて形成することができる。絶縁膜５０５及び絶縁膜５０７は実施の形態１の絶縁膜１０３又は絶縁膜１０６と同様の材料及び方法を用いて形成することができる。
【０１５７】
なお、図１０には図示していないが、半導体膜５０２は低濃度不純物領域（ＬＤＤ領域）を有する構造であってもよい。また、コントロールゲート及びフローティングゲートにサイドウォールを有していても良い。
【０１５８】
なお、ＬＤＤ領域とは半導体膜が多結晶シリコンである薄膜トランジスタにおいて、信頼性の向上を目的として形成される領域である。半導体膜が多結晶シリコンであるＴＦＴにおいて、オフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル領域とＬＤＤ領域の接合部、ＬＤＤ領域とドレイン領域の接合部に分散させることができ、ドレイン端の電界が緩和されるため、リーク電流が低減される。
【０１５９】
なお、基板５００上に設ける素子は、半導体装置の用途によって適宜調節するとよい。例えば消去電圧制御回路を搭載するとよい。必要に応じて、抵抗素子や容量素子などを設けてもよい。
【０１６０】
上述したフラッシュメモリの回路図の一例を図１１に示す。書き込み及び読み込み動作にはワード線Ｗ１〜Ｗ７とビット線Ｂ１〜Ｂ４を用いて行う。ワード線及びビット線は各々の動作を制御する回路に接続されている。または、後の工程で各々の動作を制御するような回路に延伸する配線に接続してもよい。また、ワード線はメモリ素子中のゲート電極に、ビット線はメモリ素子中のソース電極又はドレイン電極に接続されている。また、点線で囲まれた領域５２０が一の記憶素子５１０に相当する。
【０１６１】
図示していないが、多層配線構造を採用することでより複雑な回路構成の装置を小型で実装することも可能である。
【０１６２】
なお、ここではＮＯＲ型フラッシュメモリについてのみ述べたが、ＮＡＮＤ型フラッシュメモリにも本発明を適用することができる。
【０１６３】
本発明を適用した記憶素子は、ゲート耐圧が高く、ゲートリーク不良が低減されている。そのため、消費電力の少ない半導体装置を作製することができる。
【０１６４】
また、記憶素子内の素子が微細化され、それに伴ってゲート絶縁膜の膜厚が小さくなっても、電気的特性が良好で、且つ信頼性の高い半導体装置を歩留まりよく作製することができる。
【０１６５】
更には、本発明の記憶素子では、半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができ、信頼性を向上させることができる。
【０１６６】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
（実施の形態６）
本実施の形態では、ＣＰＵの構成についてブロック図を用いて説明する。
【０１６７】
図１２に示すＣＰＵは、基板７００上に、演算回路７０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路用の制御部７０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部７０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部７０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部７０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ７０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部７０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース７０８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ７０９、及びＲＯＭインターフェース７２０（ＲＯＭ  Ｉ／Ｆ）を主に有している。またＲＯＭ７０９及びＲＯＭインターフェース７２０は、別チップに設けても良い。
【０１６８】
以上の回路を実施の形態１乃至３に示した方法により形成されるガラス基板上の薄膜トランジスタを用いて形成することができる。
【０１６９】
なお、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１７０】
バスインターフェース７０８を介してＣＰＵに入力された命令は、命令解析部７０３に入力され、デコードされた後、演算回路用の制御部７０２、割り込み制御部７０４、レジスタ制御部７０７、タイミング制御部７０５に入力される。
【０１７１】
演算回路用の制御部７０２、割り込み制御部７０４、レジスタ制御部７０７、タイミング制御部７０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部７０２は、演算回路７０１の動作を制御するための信号を生成する。また、割り込み制御部７０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部７０７は、レジスタ７０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ７０６の読み出しや書き込みを行う。
【０１７２】
またタイミング制御部７０５は、演算回路７０１、演算回路用の制御部７０２、命令解析部７０３、割り込み制御部７０４、レジスタ制御部７０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部７０５は、基準クロック信号ＣＬＫ１（７２１）を元に、内部クロック信号ＣＬＫ２（７２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１７３】
本発明の薄膜トランジスタは、ゲート耐圧が高く、ゲートリーク不良が低減されている。そのため、消費電力の少ないＣＰＵを作製することができる。これは、他の半導体装置よりも消費電力が大きいＣＰＵにとって特に大きな利点となる。
【０１７４】
また、半導体装置内の素子が微細化され、それに伴ってゲート絶縁膜の膜厚が小さくなっても、電気的特性が良好で、且つ信頼性の高い半導体装置を歩留まりよく作製することができる。
【０１７５】
更には、本発明の半導体装置では、従来の薄膜トランジスタよりも半導体膜側面に接する絶縁膜が低誘電率であり、厚く形成されているため、半導体膜側端領域におけるゲート絶縁膜の静電破壊を効果的に防止することができ、信頼性を向上させることができる。
【０１７６】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【０１７７】
（実施の形態７）
本発明を適用した無線通信可能な半導体装置８００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図１３（Ａ）を参照。）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ｂ）を参照。）、書籍類、容器類（シャーレ等、図１３（Ｃ）を参照。）、包装用容器類（包装紙やボトル等、図１３（Ｅ）（Ｆ）を参照。）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図１３（Ｄ）を参照。）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。本発明の半導体装置は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定又は搭載される。また、システムとは、物品管理システム、認証機能システム、流通システム等であり、本発明の半導体装置を用いることにより、システムの信頼性を向上させることができる。
【０１７８】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１７９】
【図１】本発明の半導体装置を説明する図。
【図２】本発明の半導体装置を説明する図。
【図３】従来の半導体装置を説明する図。
【図４】本発明の半導体装置の作製方法を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置を説明する図。
【図８】本発明の半導体装置を説明する図。
【図９】本発明の無線通信可能な半導体装置に搭載されるアンテナを説明する図。
【図１０】本発明の半導体装置を説明する図。
【図１１】本発明の半導体装置を説明する図。
【図１２】本発明の半導体装置を説明する図。
【図１３】本発明の半導体装置の搭載例。
【図１４】本発明の半導体装置を説明する図。
【符号の説明】
【０１８０】
１００    基板
１０１    下地膜
１０２    半導体膜
１０３    絶縁膜
１０４    第１の導電膜
１０５    薄膜トランジスタ
１０６    絶縁膜
１０７    第２の導電膜
１３０    半導体膜
１３１    第１のレジスト
１３２    半導体膜
１３３    第２のレジスト
１４０    半導体膜
１４１    半導体膜
２００    基板
２０１    下地膜
２０２    半導体膜
２０３    絶縁膜
２０４    第１の導電膜
２０５    薄膜トランジスタ
２０６    絶縁膜
２０７    第２の導電膜
２３０    半導体膜
２３１    第１のレジスト
２３２    半導体膜
２３３    第２のレジスト
３００    サイドウォール
３０１    サイドウォール
３０２    半導体膜
３０３    半導体膜
４００    半導体装置
４０１    リーダ／ライタ
４０２    アンテナ回路
４０３    復調回路
４０４    クロック発生回路
４０５    電源回路
４０６    制御回路
４０７    記憶回路
４０８    変調回路
４２０    チップ
４２１    アンテナ
４２２    チップ
４２３    アンテナ
４２４    チップ
４２５    アンテナ
４２６    チップ
４２７    アンテナ
４２８    チップ
４２９    アンテナ
５００    基板
５０１    下地膜
５０２    半導体膜
５０３    絶縁膜
５０４    第１の導電膜
５０５    絶縁膜
５０６    第２の導電膜
５０７    絶縁膜
５０８    第３の導電膜
５１０    記憶素子
５２０    領域
７００    基板
７０１    演算回路
７０２    制御部
７０３    命令解析部
７０４    制御部
７０５    タイミング制御部
７０６    レジスタ
７０７    レジスタ制御部
７０８    バスインターフェース
７０９    ＲＯＭ
７２０    ＲＯＭインターフェース
８００    半導体装置
１０２Ａ    チャネル形成領域
１０２Ｂ    不純物領域
１０２Ｃ    側端領域
１１００    基板
１１０１    下地膜
１１０２    半導体膜
１１０３    絶縁膜
１１０４    第１の導電膜
１１０５    薄膜トランジスタ
１１０６    絶縁膜
１１０７    第２の導電膜
１１０８    領域
１３２Ｃ    側端領域
１４０Ｃ    側端領域
１４１Ｃ    側端領域
２３２Ｃ    側端領域
２０２Ａ    チャネル形成領域
２０２Ｂ    不純物領域
２０２Ｃ    側端領域
３０２Ａ    チャネル形成領域
３０２Ｂ    低濃度不純物領域
３０２Ｃ    高濃度不純物領域
３０２Ｄ    側端領域
３０３Ａ    チャネル形成領域
３０３Ｂ    低濃度不純物領域
３０３Ｃ    高濃度不純物領域
３０３Ｄ    側端領域
３０５Ａ    薄膜トランジスタ
３０５Ｂ    薄膜トランジスタ
５０２Ａ    チャネル形成領域
５０２Ｂ    不純物領域
５０２Ｃ    側端領域
１１０２Ａ    チャネル形成領域
１１０２Ｂ    不純物領域
【図１】
2008166749.tif 000003
【図２】
2008166749.tif 000004
【図３】
2008166749.tif 000005
【図４】
2008166749.tif 000006
【図５】
2008166749.tif 000007
【図６】
2008166749.tif 000008
【図７】
2008166749.tif 000009
【図８】
2008166749.tif 000010
【図９】
2008166749.tif 000011
【図１０】
2008166749.tif 000012
【図１１】
2008166749.tif 000013
【図１２】
2008166749.tif 000014
【図１３】
2008166749.tif 000015
【図１４】
2008166749.tif 000016