(57)【要約】【課題】ドーパントを含む抵抗性メモリ素子及びその製造方法を提供する。【解決手段】下部電極と、下部電極上に形成されたドーパントを含む抵抗層と、抵抗層上に形成された上部電極と、を含むドーパントを含む抵抗性メモリ素子である。前記下部電極または前記上部電極は、金属または金属酸化物で形成される。前記金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉのうち少なくとも何れか一つの物質を含む。これにより、電圧及び抵抗特性が安定化した信頼性のあるメモリ素子を具現しうる。【選択図】図３Ａ
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【特許請求の範囲】
【請求項１】
抵抗性メモリ素子において、
下部電極と、
前記下部電極上に遷移金属ドーパントを含んで形成された抵抗層と、
前記抵抗層上に形成された上部電極と、を備えることを特徴とするドーパントを含む抵抗性メモリ素子。
【請求項２】
前記下部電極または前記上部電極は、金属または金属酸化物で形成されたことを特徴とする請求項１に記載のドーパントを含む抵抗性メモリ素子。
【請求項３】
前記金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉのうち少なくとも何れか一つの物質を含むことを特徴とする請求項２に記載のドーパントを含む抵抗性メモリ素子。
【請求項４】
前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする請求項１に記載のドーパントを含む抵抗性メモリ素子。
【請求項５】
前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくとも何れか一つの物質を含むことを特徴とする請求項４に記載のドーパントを含む抵抗性メモリ素子。
【請求項６】
前記遷移金属ドーパントは、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｚｎ、Ｃｕ、Ｗ、ＣｏまたはＮｂのうち少なくとも何れか一つの物質を含むことを特徴とする請求項１に記載のドーパントを含む抵抗性メモリ素子。
【請求項７】
前記遷移金属ドーパントは、前記抵抗層の結晶粒界に位置することを特徴とする請求項１に記載のドーパントを含む抵抗性メモリ素子。
【請求項８】
前記抵抗層は、Ｎｉ酸化物で形成され、前記遷移金属ドーパントは、Ｎｉを含むことを特徴とする請求項１に記載のドーパントを含む抵抗性メモリ素子。
【請求項９】
抵抗性メモリ素子の製造方法において、
（ａ）下部電極を形成する工程と、
（ｂ）前記下部電極上に抵抗層を形成する工程と、
（ｃ）前記抵抗層に遷移金属物質をインプランテーション工程で注入する工程と、
（ｄ）前記抵抗層上に上部電極を形成する工程と、を含むことを特徴とするドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１０】
前記下部電極または前記上部電極は、金属または金属酸化物で形成されたことを特徴とする請求項９に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１１】
前記金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉのうち少なくとも何れか一つの物質を含むことを特徴とする請求項１０に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１２】
前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする請求項９に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１３】
前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくとも何れか一つの物質を含むことを特徴とする請求項１２に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１４】
前記遷移金属ドーパントは、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｚｎ、Ｃｕ、Ｗ、ＣｏまたはＮｂのうち少なくとも何れか一つの物質を含むことを特徴とする請求項９に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１５】
前記遷移金属ドーパントは、前記抵抗層の結晶粒界に位置することを特徴とする請求項９に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【請求項１６】
前記抵抗層は、酸素分圧が２５％以上の範囲でＮｉ酸化物で形成され、前記遷移金属ドーパントは、Ｎｉを含むことを特徴とする請求項９に記載のドーパントを含む抵抗性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性メモリ素子に係り、さらに詳細には、抵抗性メモリ素子の抵抗層の形成時に金属ドーパントを含めて抵抗層内に電流経路であるフィラメントを形成させることにより、電圧及び抵抗分布を安定化させたドーパントを含む抵抗性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体メモリアレイ構造は、回路的に連結された多くのメモリセルを含む。代表的な半導体メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、単位メモリセルは、一つのスイッチと一つのキャパシタとで構成されることが一般的である。ＤＲＡＭは、集積度が高く、動作速度が速い利点がある。しかし、電源がオフになった後には、保存されたデータが何れも消失される短所がある。
【０００３】
電源がオフになった後にも、保存されたデータが保存される不揮発性メモリ素子の代表的な例がフラッシュメモリである。フラッシュメモリは、揮発性メモリとは異なり、不揮発性の特性を有しているが、ＤＲＡＭに比べて集積度が低く、動作速度が遅いという短所がある。
【０００４】
現在、多くの研究が進められている不揮発性メモリ素子には、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０００５】
ＭＲＡＭは、トンネル接合における磁化方向の変化を利用してデータを保存する方式であり、ＦＲＡＭは、強誘電体の分極特性を利用してデータを保存する方式である。それらは、何れもそれぞれの長短所を有しているが、基本的には、前述したように、集積度が高く、高速の動作特性を有し、低電力で駆動可能であり、データリテンション特性が良好な方向に研究開発されている。
【０００６】
ＰＲＡＭは、特定物質の相変化による抵抗値の変化を利用してデータを保存する方式を利用したものであって、一つの抵抗体と一つのスイッチ（トランジスタ）とを有する構造を有している。ＰＲＡＭの製造時、従来のＤＲＡＭ工程を利用する場合に、エッチングが難しく、エッチングを行う場合でも、長時間を必要とする。したがって、生産性が低くなって製品コストが上昇するので、競争力を減少させるという短所がある。
【０００７】
抵抗性メモリ、すなわち、ＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、主に遷移金属酸化物の抵抗変化特性、すなわち、電圧による抵抗値が変わる特性を利用したものである。
【０００８】
図１Ａは、従来の一般的な構造の抵抗変化物質を利用したメモリ素子の構造を示す図面である。
【０００９】
図１Ａを参照すれば、下部電極１１上に順次に形成された抵抗層１２及び上部電極１３を備える。抵抗層１２は、主に遷移金属酸化物で形成され、下部電極１１と上部電極１３とは、一般的な半導体メモリ素子に使われる金属または金属酸化物などの伝導性物質で形成される。
【００１０】
図１Ｂは、図１Ａに示したような従来の抵抗性メモリ素子の下部電極１１及び上部電極１３を通じて所定の電圧を印加した場合、抵抗層１２に流れる電流値を表したＶ（ｖｏｌｔａｇｅ）−Ｉ（ｃｕｒｒｅｎｔ）グラフである。
【００１１】
図１Ｂを参照すれば、電圧を０Ｖから次第に高めて抵抗層１２に流れる電流値の変化を測定する実験を反復した。０Ｖないし約１Ｖの印加電圧で抵抗層１２に流れる電流値は順次に増加する。約１Ｖの電圧で抵抗が大きく増加して電流値が大きく減少し、電圧を高めれば、再び電流値が増加する。ここで、高い抵抗状態をリセット状態とし、低い抵抗状態をセット状態とする。
【００１２】
図１Ｂの場合、セット状態からリセット状態に変わる時の電圧、すなわち、リセット電圧ＲＶの大きさとセット状態の抵抗値ＳＲの大きさとの偏差が非常に激しいということが分かる。また、リセット状態からセット状態に変わる時の電圧であるセット電圧ＳＶも、非常に大きい分布値を有するということが分かる。
【００１３】
図２Ａないし図２Ｃは、従来の技術による抵抗性メモリ素子の下部電極１１及び上部電極１３を通じて電圧を印加した場合、電圧印加による抵抗層１２に形成したカレントパスを示す図面である。図２Ａを参照すれば、下部電極１１及び上部電極１３を通じて電圧を印加すれば、抵抗層１２内に電流が流れる。図２Ａの平板上に形成された柱は、カレントパスを表すものである。図２Ｂを参照すれば、電圧を印加しないＯＦＦ状態では、カレントパスが現れない。図２Ｃを参照すれば、再び下部電極１１及び上部電極１３を通じて電圧を印加すれば、抵抗層１２内に電流が流れる。ここで、図２Ａ及び図２Ｃを比較すれば、カレントパスが現れた部位に差があるということが分かる。すなわち、図２Ａの円領域では、電流が流れているが、図２Ｃの同一領域では、カレントパスが現れないということが分かる。このように、電圧を印加する場合によって、抵抗層１２のカレントパスの差が発生するので、図１Ｂのように電圧及び抵抗分布が現れるということが分かる。
【００１４】
結果的に、従来の技術による抵抗性メモリ素子の場合、電圧及び抵抗分布が大きい理由は、メモリ素子の駆動によって抵抗層１２の電流の流路が一定でなく、抵抗レベルが不安定であるためである。これにより、抵抗性メモリ素子のセット、リセット電圧が不安定で、メモリ素子として使用する時に信頼度が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明では、前記従来の技術の問題点を解決するために抵抗変化物質を含むメモリ素子のリセット電流及びセット電圧を安定化させる構造を有する抵抗性メモリ素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明では、前記目的を達成するために、抵抗性メモリ素子において、下部電極と、前記下部電極上に遷移金属ドーパントを含んで形成された抵抗層と、前記抵抗層上に形成された上部電極と、を備えることを特徴とするドーパントを含む抵抗性メモリ素子を提供する。
【００１７】
本発明において、前記下部電極または前記上部電極は、金属または金属酸化物で形成されたことを特徴とする。
【００１８】
本発明において、前記金属は、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉのうち少なくとも何れか一つの物質を含むことを特徴とする。
【００１９】
本発明において、前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする。
【００２０】
本発明において、前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくとも何れか一つの物質を含むことを特徴とする。
【００２１】
本発明において、前記遷移金属ドーパントは、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｚｎ、Ｃｕ、Ｗ、ＣｏまたはＮｂのうち少なくとも何れか一つの物質を含むことを特徴とする。
【００２２】
本発明において、前記遷移金属ドーパントは、前記抵抗層の結晶粒界に位置することを特徴とする。
【００２３】
本発明において、前記抵抗層は、Ｎｉ酸化物で形成され、前記遷移金属ドーパントは、Ｎｉを含むことを特徴とする。
【００２４】
また、本発明では、抵抗性メモリ素子の製造方法において、（ａ）下部電極を形成する工程と、（ｂ）前記下部電極上に抵抗層を形成する工程と、（ｃ）前記抵抗層に遷移金属物質をインプランテーション工程で注入する工程と、（ｄ）前記抵抗層上に上部電極を形成する工程と、を含むドーパントを含む抵抗性メモリ素子の製造方法を提供する。
【発明の効果】
【００２５】
本発明によれば、次のような長所を有する。
【００２６】
第一に、メモリ素子のカレントパスを一定に維持しうるので、動作回数による抵抗層の抵抗値の変化がほとんどないので、安定した特性を有するメモリ素子を提供しうる。
【００２７】
第二に、メモリ素子の製造時、別途のフォーミング工程なしに使用可能であるので、素子に衝撃を緩和でき、動作電圧を低めうる。
【００２８】
第三に、単純な方法で情報を保存し、かつ再生できるので、高速の動作特性を有する。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照して本発明の実施例による遷移金属固溶体を含む抵抗性メモリ素子及びその製造方法について詳細に説明する。ここで、図面に示されたそれぞれの層または領域の厚さ及び幅は、説明のために誇張して示した。
【００３０】
図３Ａは、本発明の実施例によるドーパントを含む抵抗性メモリ素子を示す断面図である。
【００３１】
図３Ａを参照すれば、下部電極２１上にドーパントを含む抵抗層２２が形成されており、抵抗層２２上には、上部電極２３が順次に形成されている。
【００３２】
各層の構成物質を説明すれば、次の通りである。下部電極２１及び上部電極２３は、通常的に半導体素子に使われる電極物質を使用でき、例えば、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉまたは伝導性金属酸化物が挙げられる。抵抗層２２は、抵抗性メモリ素子に使われる物質で形成させ、通常的に遷移金属酸化物で形成させる。例えば、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物があり、具体的に、ＮｉＯ、ＴｉＯ２、ＨｆＯ、ＺｒＯ、ＺｎＯ、ＷＯ３、ＣｏＯまたはＮｂ２Ｏ５のうち少なくとも何れか一つの物質またはこれらの化合物を含む。抵抗層２３は、前述した遷移金属酸化物とインプランテーション工程によって注入されたドーパントを含む。抵抗層２２に注入されるドーパントは、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｚｎ、Ｃｕ、Ｗ、ＣｏまたはＮｂなどの金属物質を使用することが望ましい。
【００３３】
本発明の実施例によるドーパントを含む抵抗性メモリ素子は、トランジスタまたはダイオードのようなスイッチ構造と連結された１Ｓ（ｓｗｉｔｃｈ）−１Ｒ（Ｒｅｓｉｓｔａｎｃｅ）形態で駆動する。
【００３４】
図３Ｂは、本発明の実施例によるドーパントを含む抵抗性メモリ素子がトランジスタ構造と連結された１Ｔ（ｔｒａｎｓｉｓｔｏｒ）−１Ｒ（ｒｅｓｉｓｔａｎｃｅ）構造を示す断面図である。
【００３５】
図３Ｂを参照すれば、第１不純物領域２０２と第２不純物領域２０３とが形成された基板２０１上には、第１不純物領域２０２及び第２不純物領域２０３と接触するゲート構造体が形成されている。ゲート構造体は、ゲート絶縁層２０４及びゲート電極層２０５を備える。そして、基板２０１及びゲート構造体上には、層間絶縁膜２０６が形成されており、第１不純物２０２または第２不純物２０３上の層間絶縁膜２０６を貫通してコンタクトプラグ２０７が形成されている。コンタクトプラグ２０７上には、本発明の実施例によるドーパントを含む抵抗性メモリ素子が形成されている。トランジスタ構造体以外に、ｐ型半導体層とｎ型半導体層とで形成されたダイオード構造体が連結されるというのは、前述した通りである。
【００３６】
以下、本発明の実施例によるドーパントを含む抵抗性メモリ素子の製造方法について詳細に説明する。本発明の実施例による遷移金属固溶体を含む抵抗性メモリ素子はスパッタリング、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ工程を利用して形成させる。
【００３７】
まず、図４Ａを参照すれば、基板（図示せず）のような下部構造体上に下部電極２１を形成する。下部電極２１は、伝導性物質で形成させ、望ましくは、Ａｌ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉなどの金属または伝導性金属酸化物で形成させる。そして、下部電極２１上に抵抗層２２を形成する。抵抗層２２は、遷移金属酸化物で形成させ、例えば、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物で形成させうる。
【００３８】
図４Ｂを参照すれば、抵抗層２２を形成した後、インプランテーション工程を利用して抵抗層２２内にドーパント２０を注入する。ドーパントは、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｚｎ、Ｃｕ、Ｗ、ＣｏまたはＮｂなどの金属、特に遷移金属を使用することが望ましい。ドーパント２０を抵抗層２２に注入すれば、ドーパント２０は、抵抗層２２を構成する物質の結晶粒界のように空間的に空いている領域や欠陥領域に拡散する。広げられたドーパント２０は、図５に示したように、抵抗層２２内にカレントパス、すなわち、電流移動通路として作用しうる。
【００３９】
抵抗層２２をＮｉ酸化物で形成させる場合を例として説明すれば、次の通りである。図６に示したように、工程チャンバ内の酸素分圧を調節すれば、遷移金属酸化物は、多様な特性を表せる。抵抗層２２の形成時に雰囲気ガス及び酸素を使用しうる。酸素の分圧が過度に低い場合（Ａ領域）には、一般的なＮｉと類似した金属特性を有し、酸素の分圧を次第に高めた場合（Ｂ領域）には、抵抗値が大きく増加してメモリスイッチング特性を有する。酸素分圧をさらに大きく高めれば（Ｃ領域）、抵抗値は、次第に減少しつつ、しきいスイッチング特性を有する。約２５％以上の酸素分圧領域では、スイッチング特性が消える。Ｎｉ酸化物で抵抗層２２を形成させる場合には、酸素分圧をＣ領域より大きく調節して形成させ、Ｎｉ酸化物で形成された抵抗層２２内にインプランテーション工程でＮｉを注入する。Ｎｉ酸化物は、非常に緻密な構造で注入されたＮｉドーパントは、Ｎｉ酸化物内に割込型で存在し難い。したがって、結晶粒界のように、空間的に余裕のある位置に移動して存在し、移動したＮｉドーパントは、カレントパスとして作用する。
【００４０】
最後に、図４Ｃを参照すれば、抵抗層２２上に上部電極２３を形成する。上部電極２３は、下部電極２１と同じ物質を使用でき、Ａｌ、Ａｕ、Ｐｔ、Ｒｕ、ＩｒまたはＴｉなどの金属または伝導性金属酸化物で形成しうる。従来の技術による抵抗性メモリ素子の場合、素子製作後に動作電圧より高い電圧を印加するフォーミング工程を実施するが、これにより、素子に衝撃を加えることがあり、かつ動作電圧が高まる可能性がある。しかし、本発明の実施例によるドーパントを含むメモリ素子の場合、フォーミング工程なしに動作可能である。
【００４１】
図７Ａ及び図７Ｂは、従来の技術及び本発明の実施例による抵抗性メモリ素子の上部電極及び下部電極を通じて電流を印加して測定された抵抗層２２の抵抗値の変化を示す図面である。横軸は、抵抗層２２の動作回数であり、縦軸は、抵抗値を表す。図７Ａは、従来の技術による抵抗性メモリ素子に係り、図７Ｂは、本発明の実施例によるドーパントを含む抵抗性メモリ素子に関する。図７Ａを参照すれば、ＯＮ状態及びＯＦＦ状態における抵抗値の変化が非常に激しいということが分かる。一方、図７Ｂを参照すれば、それぞれの状態における抵抗値は、比較的一定の値を有し、抵抗分布がほとんどないということが分かる。
【００４２】
図８は、本発明の抵抗性メモリの素子の動作特性を単純化して示すグラフであって、横軸は、印加電圧を表し、縦軸は、印加電圧に対する電流値を表す。図８を参照すれば、下部電極及び上部電極を通じて印加する電圧の大きさを０Ｖから順次に増加させれば、電圧に比例して、Ｇ１グラフに沿って電流値が増加する。しかし、Ｖ１以上の電圧を印加すれば、抵抗層の抵抗が大きく増加して電流値が減少する。Ｖ１〜Ｖ２範囲で電圧を印加すれば、抵抗層に流れる電流値は、Ｇ２グラフに沿って増加する。そして、Ｖ２（Ｖ２＞Ｖ１）以上の電圧を加えれば、抵抗が突然に減少して電流が増加し、再びＧ１グラフに沿うということが分かる。
【００４３】
ここで、Ｖ１より大きい電圧範囲で印加する電圧の大きさによって、メモリ素子の電気的特性が以後のＶ１より低い電圧印加時に電気的特性に影響を及ぼすが、これを詳細に説明すれば、次の通りである。まず、Ｖ１〜Ｖ２範囲の電圧をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、Ｇ２グラフによる電流値が測定される。一方、Ｖ２より大きい範囲の電圧（例えば、Ｖ３）をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、図８のＧ１グラフによる電流値が測定される。これを通じて、Ｖ１より大きい電圧範囲で印加する電圧の大きさ（Ｖ１〜Ｖ２範囲またはＶ２より大きい範囲）によって、メモリ素子に電気的特性が影響を及ぼすということが分かる。したがって、このような結果を通じて、遷移金属酸化物をメモリ素子に使用して抵抗勾配を有する多層膜を不揮発性メモリ素子に応用できるということが分かる。例えば、図８のＶ１〜Ｖ２範囲で電圧を印加した場合のメモリ素子の状態を“０”に指定し、Ｖ２より大きい範囲の電圧を印加した場合のメモリ素子の状態を“１”に指定してデータを記録する。データを再生する場合には、Ｖ１より小さい範囲の電圧を印加してドレイン電流値Ｉｄを測定して、メモリ素子に保存されたデータが“０”の状態であるか、あるいは“１”の状態であるかが分かる。もちろん、ここで、状態“１”及び“０”の指定は、選択的である。
【００４４】
結果的に、抵抗性メモリ素子として使われるためには、動作回数の増加によるリセット電圧Ｖ１及びセット電圧Ｖ２が一定にならねばならず、セット抵抗も一定であることが望ましい。本発明の実施例によるドーパントを含む抵抗性メモリ素子は、動作回数によって、セット電圧、リセット電圧及び抵抗値が一定であるので、安定した特性を有する。
【００４５】
前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施例の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施例によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４６】
本発明は、半導体メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１Ａ】一般的な構造の抵抗変化物質を含む抵抗性メモリ素子の構造を示す図面である。
【図１Ｂ】図１Ａ構造の抵抗変化物質を含む抵抗性メモリ素子の印加電圧に対する電流値の変化を示す図面である。
【図２】電圧印加による抵抗層に形成されたカレントパスを示す図面である。
【図３Ａ】本発明の実施例によるドーパントを含む抵抗性メモリ素子を示す図面である。
【図３Ｂ】本発明の実施例によるドーパントを含む抵抗性メモリ素子をトランジスタ構造体上に形成させたメモリ素子の構造を示す図面である。
【図４Ａ】本発明の実施例によるドーパントを含む抵抗性メモリ素子の製造方法を示す図面である。
【図４Ｂ】本発明の実施例によるドーパントを含む抵抗性メモリ素子の製造方法を示す図面である。
【図４Ｃ】本発明の実施例によるドーパントを含む抵抗性メモリ素子の製造方法を示す図面である。
【図５】本発明の実施例によるドーパントを含む抵抗性メモリ素子の製造工程のうち、インプラント工程で抵抗層に形成された金属拡散経路を示す図面である。
【図６】Ｎｉ酸化物の酸素の分圧の変化による抵抗特性を示すグラフである。
【図７Ａ】従来の技術及び本発明の実施例による抵抗性メモリ素子の抵抗分布特性を示すグラフである。
【図７Ｂ】従来の技術及び本発明の実施例による抵抗性メモリ素子の抵抗分布特性を示すグラフである。
【図８】抵抗変化物質を含むメモリ素子の電気的な特性を単純化して示すグラフである。
【符号の説明】
【００４８】
１１，２１  下部電極
１２，２２  抵抗層
１３，２３  上部電極
２０  インプラント
２４  フィラメント
２０１  基板
２０２  第１不純物
２０３  第２不純物
２０４  ゲート絶縁層
２０６  層間絶縁膜
２０７  コンタクトプラグ
【図１Ａ】
2008135752.tif 000003
【図１Ｂ】
2008135752.tif 000004
【図３Ａ】
2008135752.tif 000005
【図３Ｂ】
2008135752.tif 000006
【図４Ａ】
2008135752.tif 000007
【図４Ｂ】
2008135752.tif 000008
【図４Ｃ】
2008135752.tif 000009
【図５】
2008135752.tif 000010
【図６】
2008135752.tif 000011
【図７Ａ】
2008135752.tif 000012
【図７Ｂ】
2008135752.tif 000013
【図８】
2008135752.tif 000014
【図２】
2008135752.tif 000015