(57)【要約】【課題】バス解析システムにおいて、プローブによる電気分岐ではデータの波形劣化が生じる。また、アナライザはバス種別毎に特化しており、バスに応じた装置を用意する必要があるとともに複数の測定対象に対しては、個別に測定器をつなぎ替える必要がある。さらに、遠隔から任意のタイミングでバスを測定できない。【解決手段】バスアナライザを、バスデータをイーサネットプロトコルに変換するブリッジ部、パラレルバス接続を維持しつつ電気的なコピーで測定対象のイーサネットプロトコルに変換されたパラレルバスデータを出力するイーサネットスイッチ部、パラレルバスデータを解析するアナライザ部で構成する。又は、ブリッジ部をカード側に搭載する。【選択図】図４
2008210114.tif 000002
【特許請求の範囲】
【請求項１】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続されたバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析システムであって、
前記バス解析装置が、
前記カードから内部バスに送信されるデータをイーサネット（登録商標）プロトコルに準拠したものに変換する第１のプロトコル変換手段と、
前記第１のプロトコル変換手段により変換されたデータを複製する手段と、
前記複製されたデータに基づいて内部バスの解析をするバス解析手段と、
前記第１のプロトコル変換手段により変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換手段と、
第２のプロトコル変換手段により変換されたデータを用いてカード間のバス接続を保持する接続状態保持手段と、
を備えることを特徴とするバス解析システム。
【請求項２】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続されたバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析システムであって、
前記カードが、
カードから内部バスに送信されるデータをイーサネットプロトコルに準拠したものに変換する第１のプロトコル変換手段と、
前記第１のプロトコル変換手段により変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換手段と、
を備え、
前記バス解析装置が、
前記第１のプロトコル変換手段により変換されたデータを複製する手段と、
前記複製されたデータに基づいて内部バスの解析をするバス解析手段と、
前記第２のプロトコル変換手段により変換されたデータを用いてカード間のバス接続を保持する接続状態保持手段と、
を備えることを特徴とするバス解析システム。
【請求項３】
請求項１又は２に記載のバス解析システムであって、
前記バス解析装置が、
バス解析のためのテストパターンを生成する手段と、
前記テストパターンをイーサネットプロトコルに準拠したものに変換する手段と、
前記変換をしたテストパターンをカードに送信する手段と、
を更に備え、
前記バス解析手段は、前記テストパターンに対するカードからの応答情報に基づいて行うことを特徴とするバス解析システム。
【請求項４】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続された第１のバス解析装置と、
前記第１のバス解析装置とネットワーク接続された第２のバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析システムであって、
前記カードが、
カードから内部バスに送信されるデータをイーサネットプロトコルに準拠したものに変換する第１のプロトコル変換手段と、
前記第１のプロトコル変換手段により変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換手段と、
を備え、
前記第１のバス解析装置が、
前記第１のプロトコル変換手段により変換されたデータを複製する手段と、
前記第２のプロトコル変換手段により変換されたデータを用いてカード間のバス接続を保持する接続状態保持手段と、
を備え、
前記第２のバス解析装置が、
前記複製されたデータに基づいて内部バスの解析をするバス解析手段を備えることを特徴とするバス解析システム。
【請求項５】
請求項４に記載のバス解析システムであって、
前記第２のバス解析装置が、
バス解析のためのテストパターンを生成する手段と、
前記テストパターンをイーサネットプロトコルに準拠したものに変換する手段と、
前記変換をしたテストパターンをカードに送信する手段と、
を更に備え、
前記バス解析手段は、前記テストパターンに対するカードからの応答情報に基づいて行うことを特徴とするバス解析システム。
【請求項６】
請求項１乃至５の何れか１項に記載のバス解析システムであって、
前記第１のプロトコル変換手段の対象であるバスを、任意のバスから選択可能なことを特徴とするバス解析システム。
【請求項７】
請求項１乃至６の何れか１項に記載のバス解析システムであって、
前記解析対象のバスが、ＰＣＩ−Ｅｘｐｒｅｓｓ規格に準拠したものであることを特徴とするバス解析システム。
【請求項８】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続されたバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析方法であって、
前記バス解析装置が、
前記カードから内部バスに送信されるデータをイーサネットプロトコルに準拠したものに変換する第１のプロトコル変換ステップと、
前記第１のプロトコル変換ステップにより変換されたデータを複製するステップと、
前記複製されたデータに基づいて内部バスの解析をするバス解析ステップと、
前記第１のプロトコル変換ステップにより変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換ステップと、
第２のプロトコル変換ステップにより変換されたデータを用いてカード間のバス接続を保持する接続状態保持ステップと、
を備えることを特徴とするバス解析方法。
【請求項９】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続されたバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析方法であって、
前記カードが、
カードから内部バスに送信されるデータをイーサネットプロトコルに準拠したものに変換する第１のプロトコル変換ステップと、
前記第１のプロトコル変換ステップにより変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換ステップと、
を備え、
前記バス解析装置が、
前記第１のプロトコル変換ステップにより変換されたデータを複製するステップと、
前記複製されたデータに基づいて内部バスの解析をするバス解析ステップと、
前記第２のプロトコル変換ステップ変換されたデータを用いてカード間のバス接続を保持する接続状態保持ステップと、
を備えることを特徴とするバス解析方法。
【請求項１０】
請求項８又は９に記載のバス解析方法であって、
前記バス解析装置が、
バス解析のためのテストパターンを生成するステップと、
前記テストパターンをイーサネットプロトコルに準拠したものに変換するステップと、
前記変換をしたテストパターンをカードに送信するステップと、
を更に備え、
前記バス解析ステップは、前記テストパターンに対するカードからの応答情報に基づいて行うことを特徴とするバス解析方法。
【請求項１１】
１つあるいは複数のカードが搭載されたコンピュータと、
前記コンピュータと接続された第１のバス解析装置と、
前記第１のバス解析装置とネットワーク接続された第２のバス解析装置と、
を備える、カード間通信を行う内部バスの解析をする、バス解析方法であって、
前記カードが、
カードから内部バスに送信されるデータをイーサネットプロトコルに準拠したものに変換する第１のプロトコル変換ステップと、
前記第１のプロトコル変換ステップにより変換されたデータをバスに対応するプロトコルに準拠したものに再度変換をする第２のプロトコル変換ステップと、
を備え、
前記第１のバス解析装置が、
前記第１のプロトコル変換ステップにより変換されたデータを複製するステップと、
前記第２のプロトコル変換ステップ変換されたデータを用いてカード間のバス接続を保持する接続状態保持ステップと、
を備え、
前記第２のバス解析装置が、
前記複製されたデータに基づいて内部バスの解析をするバス解析ステップを備えることを特徴とするバス解析方法。
【請求項１２】
請求項１１に記載のバス解析方法であって、
前記第２のバス解析装置が、
バス解析のためのテストパターンを生成するステップと、
前記テストパターンをイーサネットプロトコルに準拠したものに変換するステップと、
前記変換をしたテストパターンをカードに送信するステップと、
を更に備え、
前記バス解析ステップは、前記テストパターンに対するカードからの応答情報に基づいて行うことを特徴とするバス解析方法。
【請求項１３】
請求項８乃至１２の何れか１項に記載のバス解析方法であって、
前記第１のプロトコル変換ステップの対象であるバスを、任意のバスから選択可能なことを特徴とするバス解析方法。
【請求項１４】
請求項８乃至１３の何れか１項に記載のバス解析方法であって、
前記解析対象のバスが、ＰＣＩ−Ｅｘｐｒｅｓｓ規格に準拠したものであることを特徴とするバス解析方法。
【請求項１５】
コンピュータに請求項８から１４の何れか１項に記載のバス解析方法を実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータシステムに搭載されたボード間、あるいはボード内のバスの解析システムに関し、特に複数のシリアルバス又はパラレルバスを解析可能なバス解析システムに関する。
【背景技術】
【０００２】
近年、情報処理装置に求められる性能は飛躍的に伸びている。例えば、コンピュータシステムにおいては、そのＣＰＵ性能が急成長するに伴い、処理すべき演算量が飛躍的に伸びてきているという実態がある。
【０００３】
コンピュータシステムの一例としては、１つ或いは複数のＣＰＵカードやＩ／Ｏ（Input/Output）カードをシェルフと呼ばれる筐体に搭載し連携処理するものがある。
【０００４】
そして、これらＣＰＵカード、Ｉ／Ｏカードは筐体に搭載された内部パラレルバスを経由して接続されている。
【０００５】
従来、内部パラレルバスは共有バスであるＰＣＩが広く用いられてきたが、ＣＰＵ性能の急成長とともに内部パラレルバスの帯域も不足するようになり、現在では、高速バスであるＰＣＩ−Ｅｘｐｒｅｓｓが普及しつつある。
【０００６】
ＰＣＩ−Ｅｘｐｒｅｓｓは、従来パソコン等で用いられてきたパラレルバスであるＰＣＩバスの高速化を目指して策定されたシリアルインターフェース規格である。
【０００７】
具体的には１レーン当たり２．５ＧＨｚ、最大６４レーンを束ねて使用することで最大１６０Ｇｂｐｓの伝送帯域を実現する大容量かつ高速なバス規格である。この様なパラレルバス（ＰＣＩ−Ｅｘｐｒｅｓｓはシリアルバスであるが、マルチレーンのため実質パラレル信号となる。よって、以下で単にパラレルバスといった場合は、ＰＣＩ−Ｅｘｐｒｅｓｓ等の実質的にパラレル信号となるバスも含むものとする。）の動作を検証するツールとして、バスアナライザやエクササイザが広く用いられている。
【０００８】
ここで、従来の内部パラレルバスを流れるデータの検証方式の構成を図１、図２及び図３を用いて詳しく説明する。
【０００９】
図１は一例として、コンピュータシステムにおける、ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバス解析をバスアナライザ装置１３が行う様子を示した概略図である。
【００１０】
ＣＰＵカード１１とＩ／Ｏカード１２はバックプレーン（図示せず）を介して電気的に接続されており、その内部パラレルバス上でデータの送受信を行う。
【００１１】
バスアナライザ装置１３を用いてバスを測定する場合、内部パラレルバスに専用にプローブ１４を当てて、電気信号を分岐してバスアナライザ装置１３側にデータを取り込みバスデータの解析を行う。
【００１２】
この様な解析は、カード間で正常にバスが動作しているかを測定する上で広く行われる手法である。
【００１３】
ただし図１の様な構成をとった場合、前記のように解析対象のデータライン上にプローブを挿入して電気信号を分岐する必要があるが、侵入電流がプローブ側に流れると、内部パラレルバスのデータ波形の劣化が生じる可能性があり、観測するデータラインに影響を与えてしまう。そこで、データ波形が劣化することの無いように侵入電流を防ぐような厳密な設計が必要である。
【００１４】
また、図２は、ＣＰＵカード１１やＩ／Ｏカード１２のバスデータ解析をエクササイザ２１が行う様子を示した概略図である。
【００１５】
エクササイザ２１にはバスを終端する機能が内蔵されており、ＣＰＵカード１１あるいはＩ／Ｏカード１２とエクササイザ２１を１対１で接続する。
【００１６】
そして、エクササイザ２１から任意のテストデータをＣＰＵカード１１あるいは、Ｉ／Ｏカード１２に送信し、その応答に対して解析を行う。
【００１７】
この様な解析は、カード単体の内部パラレルバスが正常に動作しているかを測定する上で広く行われる手法である。
【００１８】
ただし図２の様な構成をとった場合、ＣＰＵカードとエクササイザあるいはＩ／Ｏカードとエクササイザの１対１接続が必要であり、実際に運用されている状態（例えばＣＰＵカードとＩ／Ｏカードがバックプレーンを介しシェルフに接続された状態）では、任意のテストデータに対する個々の応答を測定できない。
【００１９】
上記の問題を解決する方法として、内部パラレルバス（ＰＣＩバス）をＩＥＥＥ１３９４の信号に変換して、外部の測定器に接続する方法が存在する（例えば特許文献１参照）。
【００２０】
特許文献１によれば、内部パラレルバスに直接プローブを当てることなく、また、ＣＰＵカードとＩ／Ｏカード間の接続を維持しつつＩＥＥＥ１３９４規格の信号を介して測定器を内部パラレルバスに接続することが可能である。
【００２１】
一方、図３は、遠隔に置かれたバスアナライザ装置１３で内部パラレルバスを流れるデータを測定する様子を示した概略図である。
【００２２】
初めに構成について説明をする。ＣＰＵカード１１と１つあるいは複数のＩ／Ｏカード１２はシェルフ３１に搭載され、バックプレーン（図示せず）を介して内部パラレルバス３２で接続されている。
【００２３】
ＣＰＵカード１１は一般的に、ＣＰＵと内部記憶メモリ（図３、メモリ）、ＣＰＵと内部記憶メモリ間の高速バスをブリッジするノースブリッジ（図３、ノースブリッジ）、ＣＰＵとＩ／Ｏ間の低速バスをブリッジするサウスブリッジ（図３、サウスブリッジ）、およびＩ／Ｏインターフェース（図３、Ｉ／Ｏ部）を備える。
【００２４】
次に内部パラレルバスの遠隔測定について、その動作を説明する。まず、内部パラレルバスのデータは、あるあらかじめ決められたタイミングで内部記憶メモリに取り込まれる。
【００２５】
ここで、このデータの取り込みタイミングは、あらかじめ測定したい時間を決めてＣＰＵを設定しておく方法や、何らかのエラーが生じたときのＣＰＵ割り込みを契機とする方法等が一般的である。
【００２６】
次に、内部記憶メモリに蓄えられたデータはＩ／Ｏインターフェースを介し、イーサネット（Ethernet（登録商標））等の外部通信路３３をさらに介して遠隔のバスアナライザ１３に送信され、そこでデータの解析が行われる（例えば特許文献２参照）。
【００２７】
なお、図１〜３で示したバスアナライザ１３やエクササイザ２１は例えばＰＣＩ−Ｅｘｐｒｅｓｓ等のある特定の内部パラレルバス解析エンジンを搭載し、そのバス解析に特化したものが一般的である。
【特許文献１】特開２００４−１１０３８９号公報
【特許文献２】特開昭５９−１７４９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
上記の、システム開発時のデバッグ等に必要とされるバス解析システムにおいて複数のＣＰＵカードとＩ／Ｏカード間のデータを測定するために内部パラレルバス（ＰＣＩバス）をＩＥＥＥ１３９４の信号に変換して、外部の測定器に接続する構成をとる従来技術には以下のいくつかの問題点があった。
【００２９】
まず、第１の問題点は簡易な回路構成で実現するのが困難なことである。
【００３０】
その理由は、内部パラレルバスは例えば３２ｂｉｔあるいは６４ｂｉｔ等のパラレル信号であり、測定対象のＣＰＵカードとＩ／Ｏカードを切り替えるスイッチやセレクタをパラレル信号線ごとに設置しなければならず、測定対象の数に応じて飛躍的にスイッチやセレクタの規模が大きくなるためである。
【００３１】
第２の問題点は、測定対象の内部パラレルバスとして、ＰＣＩ−Ｅｘｐｒｅｓｓ等の高速なバスの規格に対応できないことである。
【００３２】
その理由は、ＩＥＥＥ１３９４の規格では伝送帯域が最大１．６Ｇｂｐｓと規定されており、ＰＣＩ−Ｅｘｐｒｅｓｓの帯域２．５Ｇｂｐｓに対応できないからである。
【００３３】
また、上記した特許文献２のような図３で示される構成をとった場合にもいくつかの問題がある。
【００３４】
まず、内部パラレルバスを、遠隔から任意のタイミングで測定できないことである。なぜならば、遠隔での観測の場合、内部パラレルバスのデータをいったん測定対象側のＣＰＵカード等にあるメモリに記憶し、ＣＰＵカード上のＩ／Ｏ部分経由でイーサネット等の外部通信を利用して測定器へ送信する。
【００３５】
そして、メモリに記憶するのは、あらかじめ測定したい時間を決めてメモリへの書き込み時間をＣＰＵ設定しておく方法や、何らかのエラーが生じたときにメモリに書き込む等の方法をとる。つまり、予め定めておいたタイミングでなければ測定できないこととなるためである。
【００３６】
次の問題点は、ある一定以上の遠隔からは内部パラレルバスを測定できないことである。その理由は、ＩＥＥＥ１３９４．ｂ規格で光伝送を用いた場合でも伝送できる距離の最大が５００ｍであり、それを越える伝送ができないためである。
【００３７】
更なる問題点は、システム開発時のデバッグ等に必要とされるバス解析システムにおいて、遠隔から内部パラレルバスの解析を行う場合、任意のテストデータに対する応答を解析できないことである。その理由は、イーサネット等の外部通信を介してエクササイザを接続できないためである。
【００３８】
そこで、本発明は、システム開発時のデバッグ等に必要とされるバス解析システムにおいて、測定時のプロービングに伴う電気的なトラブルを未然に防止しつつ、安価にバスアナライザ機能及びエクササイザ機能の両立が可能な、カード間通信を行う内部バス解析システム、その方法及びそのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明によれば、１つあるいは複数のカードが搭載されたコンピュータと、前記コンピュータと接続されたバス解析装置と、を備える、カード間通信を行う内部バスの解析をする、バス解析システムであって、前記バス解析装置が、前記カードから内部バスに送信されるデータをイーサネットプロトコルに変換する第１のプロトコル変換手段と、前記第１のプロトコル変換手段により変換されたデータを複製する手段と、前記複製されたデータに基づいて内部バスの解析をするバス解析手段と、前記第１のプロトコル変換手段により変換されたデータをバスに対応するプロトコルに再度変換をする第２のプロトコル変換手段と、第２のプロトコル変換手段により変換されたデータを用いてカード間のバス接続を保持する接続状態保持手段と、を備えることを特徴とするバス解析システムが提供される。
【００４０】
上記のバス解析システムにおいて、１つあるいは複数のカードが搭載されたコンピュータと、前記コンピュータと接続されたバス解析装置と、を備える、カード間通信を行う内部バスの解析をする、バス解析システムであって、前記カードが、カードから内部バスに送信されるデータをイーサネットプロトコルに変換する第１のプロトコル変換手段と、前記第１のプロトコル変換手段により変換されたデータをバスに対応するプロトコルに再度変換をする第２のプロトコル変換手段と、を備え、前記バス解析装置が、前記第１のプロトコル変換手段により変換されたデータを複製する手段と、前記複製されたデータに基づいて内部バスの解析をするバス解析手段と、前記第２のプロトコル変換手段により変換されたデータを用いてカード間のバス接続を保持する接続状態保持手段と、を備えることを特徴とするバス解析システムとするようにしてもよい。
【発明の効果】
【００４１】
システム開発時のデバッグ等に必要とされるバス解析システムにおいて、複数の測定対象がある場合でも、測定対象のＣＰＵカードとＩ／Ｏカードを切り替えるスイッチやセレクタが不要となる。
【発明を実施するための最良の形態】
【００４２】
［実施形態１］
次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図４は本発明のバス解析システムを表す構成図である。
【００４３】
本発明に係わるバス解析システムは、１つあるいは複数のＣＰＵカード１１、１つあるいは複数のＩ／Ｏカード１２、バスアナライザ装置部４３、ＣＰＵカード１１あるいはＩ／Ｏカード１２からバックプレーンコネクタ（図示せず）で外部へ引き出される内部パラレルバス部４４を備える。
【００４４】
更に、バスアナライザ装置部４３は、ＣＰＵカード１１、およびＩ／Ｏカード１２に接続される１つあるいは複数の外部Ｉ／Ｆ部４５（ここでは内部パラレルバスで用いる電気インターフェース、例えばＬＶＤＳ（Low Voltage Differential Signaling）やＣＭＬ（Common Mode Logic）等の電圧／周波数の異なった電気インターフェースが終端できるよう設定可能な構成とする）、外部Ｉ／Ｆ部４５と接続される１つあるいは複数のブリッジ部４６、ブリッジ部４６と接続されるイーサネットスイッチ部４７、イーサネット伝送路部４８、イーサネットスイッチ部４７に接続されるアナライザ部４９を備える。
【００４５】
ここで、アナライザ部４９はソフトウエアまたは書き換え可能なＦＰＧＡ(Field Programmable Gate Array)等のデバイスにバスアナライザ機能をマクロとして実装することにより、解析対象の内部パラレルバスにあわせてバスアナライザ機能の書き換えが可能である。
【００４６】
次に、ブリッジ部４６の構成について図面を参照して説明する。図５はブリッジ部４６の構成要素を表す図である。
【００４７】
ブリッジ部４６は外部Ｉ／Ｆ部４５に接続され内部パラレルバスの物理的フォーマット処理をする内部パラレルバスＩ／Ｆ部５１、内部パラレルバスＩ／Ｆ部５１に接続され内部パラレルバスのデータを処理する内部パラレルバス終端部５２、内部パラレルバス終端部５２に接続されイーサネットプロトコルに変換するプロトコル変換部５３、プロトコル変換部５３に接続され、イーサネットプロトコルの物理レイヤパケットを生成するイーサネットＩ／Ｆ部５４、内部パラレルバスにおける転送用アドレスからイーサネットプロトコルにおける転送用アドレスへ変換するためのアドレス管理テーブル部５５を備える。
【００４８】
ここで、ブリッジ部４６は例えばＦＰＧＡ等の書き換え可能なデバイスで構成することにより、解析対象の内部パラレルバスにあわせて書き換えることが可能である。
【００４９】
次に、イーサネットプロトコルのパケットフォーマットについて図面を参照して説明する。図６はイーサネットプロトコルのパケットフォーマットを示した図である。
【００５０】
パケットは同期をとるためのパターン（プリアンブル）が先頭に書かれ、その次に、宛先アドレス／送信元アドレスやパケットのタイプ／長さ等が書かれるヘッダ情報が続く。さらにヘッダ情報の次のデータ領域には内部パラレルバスのデータが内包される。
【００５１】
そして、パケットの末尾にはパケットが転送途中でビット化けを起こしていないかチェックするエラーチェックパケット（ＦＣＳ（Frame Check Sequence））がつけられている。
【００５２】
上記説明した、内部パラレルバスに用いる規格としては、例えば、ＰＣＩ、ＰＣＩ−Ｅｘｐｒｅｓｓ等が考えられるが、本発明では該例示した規格に限定されるものではなく、任意の規格を選択可能である。
【００５３】
次に本発明の第１の実施形態の動作について図４、図５及び図６を用いて説明する。
【００５４】
ＣＰＵカード１１から出力された内部パラレルバスのデータは内部パラレルバス部４４を通してバスアナライザ装置部４３の外部Ｉ／Ｆ部４５に入力され電気的な終端処理が行われる。
【００５５】
次に、バスアナライザ装置部４３内部において、入力された内部パラレルバスのデータは外部Ｉ／Ｆ部４５からブリッジ部４６へ転送され、ブリッジ部４６内の内部パラレルバスＩ／Ｆ部５１にて内部パラレルバスの物理的フォーマット処理後、内部パラレルバス終端部５２にて内部パラレルバスデータの終端処理が行われる。
【００５６】
終端処理が行われたデータはプロトコル変換部５３へ転送され、イーサネットプロトコルへ変換される。
【００５７】
次に、プロトコル変換作業について詳しく説明する。
【００５８】
プロトコル変換部５３へ転送された内部パラレルバスのデータは、内部パラレルバスの宛先／発信元アドレスを含むヘッダの解析が行わる。
【００５９】
内部パラレルバスのアドレスとイーサネットプロトコルのアドレスの対応関係が保持されているアドレス管理テーブル部５５を参照して、イーサネットプロトコルの宛先／送信元アドレス情報を獲得する。
【００６０】
次に、内部パラレルバスのデータはイーサネットプロトコルのデータ領域に格納され、上述した、プリアンブル、ヘッダ情報（宛先、送信元アドレス等）、ＦＣＳを付与して、イーサネットＩ／Ｆ部５４へ転送される。
【００６１】
イーサネットＩ／Ｆ部５４はイーサネットプロトコルの物理レイヤパケットを生成し、ブリッジ部４６から出力する。
【００６２】
ブリッジ部４６から出力されたイーサネットプロトコルのパケットはイーサネット伝送路部４８を介してイーサネットスイッチ部４７へ転送される。
【００６３】
次に、ヘッダ情報を参照して所望のＩ／Ｏカード１２が接続されている側のブリッジ部４６へ転送される。
【００６４】
そして、イーサネットプロトコルのパケットは、ブリッジ部４６において上記と逆動作でイーサネットプロトコルから内部パラレルバスデータの形態に変換され、外部Ｉ／Ｆ部４５、内部パラレルバス部４４を介してヘッダ情報に基づく所望のＩ／Ｏカード１２に転送される。
【００６５】
上記示したように、途中にイーサネットによるトンネリングがなされるが、ＣＰＵカード１１とＩ／Ｏカード１２間の接続は、内部パラレルバスでの接続により保持される。
【００６６】
次に、ＣＰＵカード１１およびＩ／Ｏカード１２間のパケット解析方法について説明する。
【００６７】
前記プロトコル変換作業の説明の際に述べたように、ＣＰＵカード１１およびＩ／Ｏカード１２間の内部パラレルバスのデータはイーサネットプロトコルに変換されて、イーサネットスイッチ部４７へ入力されている。
【００６８】
ここで、測定したいパケットは、イーサネットスイッチ部４７にて電気的にコピーされ、ブリッジ部４６及びアナライザ部４９へ転送される。アナライザ部４９はイーサネットプロトコルおよび内部パラレルバス終端後データ解析を行う。
【００６９】
本構成を用いることにより、ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバスでの接続を保持しつつ、測定したい内部パラレルバスのデータについては、イーサネットプロトコルのデータ領域に内包した状態でイーサネットスイッチ部４７によりアナライザ部４９側に分岐できる。
【００７０】
よって、従来のプローブによる電気分岐に比較して、厳密な電流非侵入の設計を行う必要がなくなる。
【００７１】
さらに、従来のバスアナライザを用いた測定方法でのバスアナライザ側への電流侵入によるバスを流れるデータの波形劣化が防止できる。また、イーサネットスイッチ部４７のスイッチング経路を切り替えるだけで複数の内部パラレルバス部４４を選択的に測定が可能となる。
【００７２】
加えて、従来技術での構成で必須であった、内部パラレルバス部４４を選択するための付加的なスイッチ及びセレクタが不要となる。さらに、ブリッジ部４６及びアナライザ部４９を書き換えることで、任意の内部パラレルバスに対してのパス解析が可能となる。
【００７３】
以上より、１つのバスアナライザで複数のバス解析を行うことが可能となる。
【００７４】
［実施形態２］
次に、本発明の実施形態の構成について図面を参照して詳細に説明する。図７は第２の実施形態を示す構成図である。
【００７５】
実施形態２の基本的構成は、第１の実施形態と同様であるが、バスアナライザ装置部４３の構成のみが第１の実施形態と異なる。
【００７６】
よって、相違点であるバスアナライザ装置部４３についてのみ説明する。
【００７７】
バスアナライザ装置部４３は第１の実施形態と同じく、ＣＰＵカード１１、およびＩ／Ｏカード１２に接続される１つあるいは複数の外部Ｉ／Ｆ部４５、外部Ｉ／Ｆ部４５と接続される１つあるいは複数のブリッジ部４６、ブリッジ部４６と接続されるイーサネットスイッチ部４７、イーサネット伝送路部４８、イーサネットスイッチ部４７に接続されるアナライザ部４９を備える点は第１の実施形態と同様である。
【００７８】
第２の実施形態は、更に、内部パラレルバスに対応したテストデータを生成し、イーサネットプロトコルに変換してイーサネットスイッチ部４７へ転送するエミュレーション部７１を備える。
【００７９】
また、エミュレーション部７１はテストデータ生成部８１、プロトコル変換部５３、第２のイーサネットＩ／Ｆ部８２、アドレス管理テーブル５５を備える。
【００８０】
次に、本発明の第２の実施形態の動作について図７、８を参照して詳細に説明する。ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバスでの接続については第１の実施形態と同様なので本説明では省略し、第１の実施形態と差異のある、エミュレーション部７１の動作についてのみ説明する。
【００８１】
図８はエミュレーション部７１を示した構成図である。
【００８２】
最初に、テストデータ生成部８１は、テストデータを送信したいＣＰＵカード１１あるいはＩ／Ｏカード１２、およびバスアナライザ装置部４３の内部パラレルバスにおけるアドレスをつけてテストデータ（内部パラレルバスのフォーマット）を生成し、プロトコル変換部５３へ転送する。
【００８３】
ここでは、プロトコル変換については第１の実施形態と同様なので省略する。イーサネットプロトコルに変換されたパケットは、第２のイーサネットＩ／Ｆ部８２でイーサネットプロトコルの物理レイヤパケットに構成される。
【００８４】
その後、イーサネットスイッチ部４７へ転送され、ヘッダ情報を元に所望のＣＰＵカード１１あるいはＩ／Ｏカード１２が接続されている側のブリッジ部４６へ転送される。
【００８５】
次に、イーサネットプロトコルのパケットは、ブリッジ部４６においてイーサネットプロトコルから内部パラレルバス部４４のデータに変換され、外部Ｉ／Ｆ部４５、内部パラレルバスバス部４４を介して所望のＣＰＵカード１１あるいはＩ／Ｏカード１２に転送される。
【００８６】
このエミュレーション部７１の動作はＣＰＵカード１１とＩ／Ｏカード１２間の接続を保持した状態で行われるため、ＣＰＵカード１１とＩ／Ｏカード１２間の通常のデータ転送に割り込む形となる。
【００８７】
もっとも、ＣＰＵカード１１とＩ／Ｏカード１２間でデータ送信中はイーサネットスイッチ部４７のバッファ（図示せず）にパケットが蓄えられる構成とすることで、ＣＰＵカード１１とＩ／Ｏカード１２間でデータ送信を阻害しないようにすることができる。
【００８８】
次に、テストデータを受け取ったＣＰＵカード１１あるいはＩ／Ｏカード１２はテストデータに対する応答を内部パラレルバス部４４上に送信する。
【００８９】
これにより、第１の実施形態と同様な動作で、バスアナライザ装置部４３のアナライザ部４９で応答を解析することができる。
【００９０】
上記示した第２の構成を用いることにより、ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバスでの接続を保持しつつ、任意のテストデータに対するＣＰＵカード１１およびＩ／Ｏカード１２の試験が可能となる。
【００９１】
［実施形態３］
次に、本発明の第３の実施形態について図面を参照して詳細に説明する。図９は第３の実施形態を示す構成図である。
【００９２】
本発明に係わるマルチバス解析システムは、１つあるいは複数のＣＰＵカード１１、１つあるいは複数のＩ／Ｏカード１２３ＰＵカード１１およびＩ／Ｏカード１２に搭載されるブリッジ部４６、ＣＰＵカード１１あるいはＩ／Ｏカード１２からバックプレーンコネクタ（図示せず）で外部へ引き出されるイーサネット伝送路部４８、イーサネットスイッチ部４７、イーサネットワーク部９１、バスアナライザ装置部４３を備える。
【００９３】
バスアナライザ装置部４３は、ＣＰＵカード１１、およびＩ／Ｏカード１２に接続される１つあるいは複数の外部Ｉ／Ｆ部４５、外部Ｉ／Ｆ部４５と接続されるアナライザ部４９を備える。
【００９４】
次に、本発明の第３の実施形態の動作について図９を参照して詳細に説明する。
【００９５】
ＣＰＵカード１１あるいはＩ／Ｏカード１２内の内部パラレルバスは、同じくＣＰＵカード１１あるいはＩ／Ｏカード１２内に搭載されたブリッジ部４６で即座にイーサネットプロトコルに変換される。
【００９６】
ここで、プロトコル変換の動作は第１の実施形態と同様なので省略する。
【００９７】
次に、変換されたパケットはイーサネット伝送路部４８を介してイーサネットスイッチ部４７へ転送され、ヘッダ情報を参照して所望のＩ／Ｏカード１２へ転送される。
【００９８】
Ｉ／Ｏカード１２に転送されたイーサネットプロトコルのパケットは、ブリッジ部４６においてイーサネットプロトコルから内部パラレルバス部のプロトコルに変換される。
【００９９】
上記示した各実施形態と同じように、途中にイーサネットによるトンネリングがなされるが、ＣＰＵカード１１とＩ／Ｏカード１２間の接続は内部パラレルバスで接続が保持される。
【０１００】
次に、ＣＰＵカード１１およびＩ／Ｏカード１２間の遠隔でのデータ解析方法について説明する。ＣＰＵカード１１およびＩ／Ｏカード１２間の内部パラレルバスのデータはイーサネットプロトコルに変換されて、イーサネットスイッチ部４７へ入力されている。
【０１０１】
ここで、測定したいデータは、イーサネットスイッチ部９３にて電気的にコピーされ、イーサネットワーク部９１を介して遠隔にあるバスアナライザ装置部４３へ転送される。
【０１０２】
次に、イーサネットプロトコルのパケットはバスアナライザ装置部４３において外部Ｉ／Ｆ部４５を介してアナライザ部４９に転送後、データ解析が行われる。
【０１０３】
ここで、アナライザ部４９の動作は第１の実施形態と同様なので省略する。
【０１０４】
上記示した第３の構成を用いることにより、ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバスでの接続を保持しつつ、遠隔において内部パラレルバスの測定が可能となる。
【０１０５】
更に、イーサネットスイッチ部４７の切り替えのみで、任意のタイミングかつ、任意のＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバス測定が可能となる。
【０１０６】
［実施形態４］
次に、本発明の第４の実施形態の構成について図面を参照して詳細に説明する。図１０は第４の実施形態を示す構成図である。
【０１０７】
実施形態４では、バスアナライザ装置部４３の構成のみが実施形態３と異なるのでバスアナライザ装置部４３のみ説明する。バスアナライザ装置部４３は実施形態３と同じく、ＣＰＵカード１１、およびＩ／Ｏカード１２に接続される１つあるいは複数の外部Ｉ／Ｆ部４５、外部Ｉ／Ｆ部４５と接続される第２のイーサネットスイッチ部１００、第２のスイッチ部１００に接続されるアナライザ部４９、および内部パラレルバスのテストデータを生成し、シリアルプロトコルに変換して第２のスイッチ部１００へ転送するエミュレーション部７１を備える。
【０１０８】
ここでエミュレーション部７１の構成は第２の実施形態と同様に図８の様な構成を備える。
【０１０９】
次に、本発明の第４の実施形態の動作について図１０を参照して詳細に説明する。ＣＰＵカード１１とＩ／Ｏカード１２間の内部パラレルバスでの接続については第３の実施形態と同様なので本説明では省略し、第３の実施形態と差異のあるエミュレーション部７１の動作についてのみ説明する。
【０１１０】
第２の実施形態と同様にエミュレーション部７１においてイーサネットプロトコルに変換された内部パラレルバスのテストデータは、第２のイーサネットスイッチ部１００へ転送され、ヘッダ情報を元に所望のＣＰＵカード１１あるいはＩ／Ｏカード１２が接続されている側の外部Ｉ／Ｆ部４５へ転送される。
【０１１１】
バスアナライザ装置部４３から出力されたテストデータは、イーサネットワーク部９１を介してイーサネットスイッチ部４７へ転送され、ヘッダ情報を元に所望のＣＰＵカード１１あるいはＩ／Ｏカード１２へ転送される。
【０１１２】
テストデータを受け取ったＣＰＵカード１１あるいはＩ／Ｏカード１２は、ブリッジ部４６においてイーサネットプロトコルから内部パラレルバス部４４のプロトコルに変換して処理を行う。
【０１１３】
次に、ＣＰＵカード１１あるいはＩ／Ｏカード１２は、その応答を生成し内部パラレルバス部４４を経由して、ブリッジ部４６でイーサネットプロトコルに変換後、スイッチ部４７を介してイーサネットワーク部９１へ送信する。
【０１１４】
さらに、バスアナライザ装置部４３はイーサネットワーク部９１を介して転送されてきた、応答パケットを受信し、実施形態３で示したのと同様に解析を行う。
【０１１５】
上記示した本構成を用いることにより、遠隔からＣＰＵカード１１あるいはＩ／Ｏカード１２に対してテストデータに対する応答を任意のタイミングで解析することが可能である。
【０１１６】
［実施形態５］
次に、本発明の第５の実施形態について図面を参照して詳細に説明する。図１１は本発明のＰＣＩ−Ｅｘｐｒｅｓｓバス解析システムを表す構成図である。
【０１１７】
本発明に係わるＰＣＩ−Ｅｘｐｒｅｓｓバス解析システムは、１つあるいは複数のＣＰＵカード１１、１つあるいは複数のＩ／Ｏカード１２、ＰＣＩ−Ｅｘｐｒｅｓｓアナライザシステム１１３、ＣＰＵカード１１あるいはＩ／Ｏカード１２からバックプレーンコネクタ（図示せず）で外部へデータが引き出されるＰＣＩ−Ｅｘｐｒｅｓｓバス部１１２を備える。
【０１１８】
ＰＣＩ−Ｅｘｐｒｅｅｓｓアナライザシステム１１１は、ＣＰＵカード１１、およびＩ／Ｏカード１２に接続される１つあるいは複数の外部Ｉ／Ｆ部４５、外部Ｉ／Ｆ部４５と接続される１つあるいは複数のブリッジ部（以下ＰＥＢとする（PCI-Express Ethernet Bridge））１１３、ＰＥＢ部１１３と接続されるイーサネットスイッチ部４７、イーサネット伝送路部４８、イーサネットスイッチ部４７に接続されるＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４を備える。
【０１１９】
なお、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルは、１レーン当たり２．５ＧＨｚ、最大６４レーンのシリアルバス構成で構成され、その電気信号は高速伝送に適した低電圧差動信号であるＬＶＤＳ（Low Voltage Differential Signaling）が用いられる。
【０１２０】
次に、ＰＥＢ部１１３の構成について図面を参照して説明する。図１２はＰＥＢ部１１３の構成要素を表す構成図である。
【０１２１】
ＰＥＢ部１１３は外部Ｉ／Ｆ部４５に接続されＰＣＩ−Ｅｘｐｒｅｓｓバス部１１２の物理レイヤパケットを終端するＰＣＩ−ＥｘｐｒｅｓｓのＩ／Ｆ部１２１、ＰＣＩ−ＥｘｐｒｅｓｓのＩ／Ｆ部１２１に接続されＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのリンクレイヤを終端するＰＣＩ−Ｅｘｐｒｅｓプロトコル終端部１２２、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコル終端部１２２に接続されイーサネットプロトコルに変換するプロトコル変換部１２３、プロトコル変換部１２３に接続され、イーサネットプロトコルの物理レイヤパケットを生成するイーサネットＩ／Ｆ部１２４、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルにおける転送用アドレスから、イーサネットにおける転送用アドレスに変換するためのアドレス管理テーブル部１２５を備える。
【０１２２】
次に、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルおよびイーサネットプロトコルのパケットフォーマットについて図面を参照して説明する。図１３は本発明のＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのパケットフォーマットを示した図である。
【０１２３】
ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルでは、伝送する電気信号の規格を規定する物理レイヤ、リンク間の伝送を保証するリンクレイヤ、ソフトウェアレイヤからの読み出し／書き込み要求を受け取って、リンクレイヤへ送信するトランザクションレイヤを備える。
【０１２４】
ここで、図１３に、特に本発明と関係するデータリンクレイヤ、トランザクションレイヤのデータフォーマットを示す。トランザクションレイヤパケットは転送先のアドレス情報等が書かれているヘッダ情報部およびデータを備える。
【０１２５】
データリンクレイヤパケットは、リンク伝送において到達順序を保証するためのシーケンスナンバーおよびエラーチェック用のＣＲＣ（Cyclic Redundancy check）をトランザクションレイヤパケットに構成要素として付加している。
【０１２６】
また、図１４は本発明のイーサネットのパケットフォーマットを示した図である。パケットは同期をとるためのパターン（プリアンブル）が先頭にかかれ、その次に、宛先アドレス／送信元アドレスやパケットのタイプ／長さ等が書かれるヘッダ情報が続く。
【０１２７】
さらにヘッダ情報の次のデータ領域にはＰＣＩ−Ｅｘｐｒｅｓｓのトランザクションレイヤパケットが内包される。そして、パケットの末尾にはパケットが転送途中でビット化けを起こしていないかチェックするエラーチェックパケットＦＣＳ（Frame Check Sequence）等が付加されている。
【０１２８】
なお、本実施形態では、内部パラレルバスをＰＣＩ−Ｅｘｐｒｅｓｓプロトコルとした構成を示した。
【０１２９】
この点、前記の実施形態１乃至４においても同様に内部パラレルバスをＰＣＩ−Ｅｘｐｒｅｓｓプロトコルとした構成をとることも可能である。
【０１３０】
次に、本発明の第５の実施形態の動作について図１１、図１２，図１３及び図１４を用いて説明する。
【０１３１】
ＣＰＵカード１１から出力されたＰＣＩ−ＥｘｐｒｅｓｓプロトコルのパケットはＰＣＩ−Ｅｘｐｒｅｓｓバス部１１２を介してＰＣＩ−Ｅｘｐｒｅｅｓｓアナライザ部１１１の外部Ｉ／Ｆ部４５に入力される。
【０１３２】
ＰＣＩ−Ｅｘｐｒｅｅｓｓアナライザ部１１１において、入力されたＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのパケットは外部Ｉ／Ｆ４５からＰＥＢ部１１３へ転送される。
【０１３３】
その後ＰＥＢ部１１３におけるＰＣＩ−ＥｘｐｒｅｓｓのＩ／Ｆ部１２１にてＰＣＩ−Ｅｘｐｒｅｅｓｓの物理レイヤが終端された後、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコル終端部１２２にてＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのリンクレイヤの終端処理が行われる。
【０１３４】
ここで、終端処理が行われたトランザクションレイヤパケットはプロトコル変換部１２３へ転送され、イーサネットプロトコルへ変換される。
【０１３５】
次に、プロトコル変換作業について詳しく説明する。
【０１３６】
プロトコル変換部１２３へ転送されたＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのトランザクションレイヤパケットは、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルの宛先、送信元アドレスを含むヘッダの解析が行われる。
【０１３７】
ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのトランザクションレイヤに記載さていているアドレスとイーサネットプロトコルのアドレスの対応関係が保持されているアドレス管理テーブル部１２５を参照して、イーサネットプロトコルの宛先／発信元アドレス情報を獲得する。
【０１３８】
次に、ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのトランザクションレイヤパケットはイーサネットプロトコルのデータ領域に格納され、プリアンブル、ヘッダ情報（宛先、送信元アドレス等）、ＦＣＳを付与して、イーサネットＩ／Ｆ部１２４へ転送する。
【０１３９】
イーサネットＩ／Ｆ部１２４はイーサネットプロトコルの物理レイヤパケットを生成し、ＰＥＢ部１１３外部へ出力する。
【０１４０】
ＰＥＢ部１１３から出力されたイーサネットプロトコルのパケットはイーサネット伝送路４８を介してイーサネットスイッチ部４７へ転送され、ヘッダ情報を参照して所望のＩ／Ｏカード１２が接続されている側のＰＥＢ部１１３へ転送される。
【０１４１】
そして、ＰＥＢ部１１３において、イーサネットプロトコルのパケットは、上記と逆動作でイーサネットプロトコルからＰＣＩ−Ｅｘｐｒｅｓｓプロトコルに変換され、外部Ｉ／Ｆ部４５、ＰＣＩ−Ｅｘｐｒｅｓｓバス部１１２を介して所望のＩ／Ｏカード１２に転送される。
【０１４２】
上記示した各実施形態と同様に、途中にイーサネットプロトコルによるトンネリングがなされるが、ＣＰＵカード１１とＩ／Ｏカード１２間の接続はＰＣＩ−Ｅｘｐｒｅｓｓプロトコルで接続が保持される。
【０１４３】
次に、ＣＰＵカード１１およびＩ／Ｏカード間のバスデータ解析方法について説明する。
ＣＰＵカード１１およびＩ／Ｏカード１２間のＰＣＩ−Ｅｘｐｒｅｓｓプロトコルデータはイーサネットプロトコルに変換されて、イーサネットスイッチ部４７へ入力されている。
【０１４４】
ここで、測定したいデータは、イーサネットスイッチ部１１４にて電気的にコピーを作成して、ＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４へ転送される。
【０１４５】
最後に、ＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４はイーサネットプロトコルおよびＰＣＩ−Ｅｘｐｒｅｓｓプロトコルを終端後データの解析を行う。
【０１４６】
上記示した第５の構成を用いることにより、ＣＰＵカード１１とＩ／Ｏカード１２間のＰＣＩ−Ｅｘｐｒｅｓｓプロトコルでの接続を保持しつつ、測定したいＰＣＩ−Ｅｘｐｒｅｓｓプロトコルデータについては、イーサネットプロトコルのデータ領域に内包した状態でイーサネットスイッチ部４７によりＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４側に分岐できる。
【０１４７】
よって、従来のプローブによる電気分岐に比較して、厳密な電流非侵入のための設計である必要がなくなる。
【０１４８】
また同時に、従来のバスアナライザを用いた測定系でのバスアナライザ側への電流侵入によるバスを流れるデータの波形劣化が防止できる。
【０１４９】
さらに、ＰＣＩ−Ｅｘｐｒｅｓｓ専用のバスアナライザを使用することなく、イーサネットパケットジェネレータにＰＥＢ部１１３、イーサネットスイッチ部４７、ソフトウエアベースでＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４を組み込むことにより、安価な構成でＰＣＩ−Ｅｘｐｒｅｓｓプロトコルの解析が可能となる。
【０１５０】
加えて、ＣＰＵカード１１、Ｉ／Ｏカード１２側にＰＥＢ部１１３を搭載すれば、汎用のイーサネットスイッチとソフトウエアベースでＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部１１４を組み込んだイーサネットパケットジェネレータを用いて、更に安価にＰＣＩ−Ｅｘｐｒｅｓｓの解析が可能となる。
【０１５１】
［実施形態の効果］
第１の効果は、システム開発を行う際のデバッグ等に必要とされるバス解析システムにおいて、複数の測定対象がある場合でも、測定対象（例えばＣＰＵカードあるいはＩ／Ｏカード）間に設置したイーサネットスイッチによりイーサネットプロトコルに変換した内部パラレルバスを切り替え可能なため、測定対象のＣＰＵカードあるいはＩ／Ｏカードを切り替えるスイッチやセレクタが不要なことである。
【０１５２】
第２の効果は、システム開発を行う際のデバッグ等に必要とされるバス解析システムにおいて、内部パラレルバスを１０Ｇｂｐｓまで伝送帯域が規定さているイーサネットプロトコルに変換して測定器と接続しているため、ＰＣＩ−Ｅｘｐｒｅｓｓ等の高速バスに対応が可能なことである。
【０１５３】
第３の効果は、システム開発を行う際のデバッグ等に必要とされるバス解析システムにおいて、測定対象側（例えばＣＰＵカードあるいはＩ／Ｏカード）にブリッジとしての機能を搭載することで、イーサネットワークに遠隔通信が可能なイーサネットプロトコルとして内部パラレルバスのデータを引き出すことが可能なため、遠隔からも任意のタイミングで内部パラレルバスが測定可能なことである。
【０１５４】
第４の効果は、システム開発を行う際のデバッグ等に必要とされるバス解析システムにおいて、内部パラレルバスを、イーサネットワークを介して遠隔伝送可能なイーサネットプロトコルに変換して測定器と接続しているため、伝送距離を意識しない遠隔観測が可能なことである。
【０１５５】
第５の効果は、装置開発を行う際のデバッグ等に必要とされるバス解析システムにおいて、測定対象側にブリッジとしての機能を搭載することで、遠隔伝送可能なイーサネットプロトコルに変換した内部パラレルバスのテストデータの挿入とそれに対する応答の分岐がイーサネットスイッチ経由で可能なため、遠隔からの任意テストデータに対する応答が可能なことである。
【図面の簡単な説明】
【０１５６】
【図１】従来の実施形態１を示す構成図である。
【図２】従来の実施形態２を示す構成図である。
【図３】従来の実施形態３を示す構成図である。
【図４】本発明の第１の実施形態を示す構成図である。
【図５】本発明の第１の実施形態を示すブリッジ部の構成図である。
【図６】本発明の第１の実施形態で用いるシリアルプロトコルのパケットフォーマットを表す図である。
【図７】本発明の第２の実施形態を示す構成図である。
【図８】本発明の第２の実施形態で用いるエミュレーション部の構成図である。
【図９】本発明の第３の実施形態を示す構成図である。
【図１０】発明の第４の実施形態を示す構成図である。
【図１１】本発明の第５の実施形態を示す構成図である。
【図１２】本発明の第５の実施形態を示すブリッジ部（ＰＥＢ）の構成図である。
【図１３】本発明の第５の実施形態で用いるＰＣＩ−Ｅｘｐｒｅｓｓプロトコルのパケットフォーマットを表す図である。
【図１４】本発明の第５の実施形態で用いるイーサネットプロトコルのパケットフォーマットを表す図である。
【符号の説明】
【０１５７】
１１  ＣＰＵカード
１２  Ｉ／Ｏカード
１３  バスアナライザ装置
１４  プローブ
２１  エクササイザ
３１  シェルフ
３２  内部パラレルバス
３３  外部通信路
４３  バスアナライザ装置部
４４  内部パラレルバス部
４５  バスアナライザの外部Ｉ／Ｆ部
４６  ブリッジ部
４７  イーサネットスイッチ部
４８  イーサネット伝送路部
４９  バスアナライザ装置のアナライザ部
５１  内部パラレルバスＩ／Ｆ部
５２  内部パラレルバス終端部
５３  プロトコル変換部
５４  イーサネットＩ／Ｆ部
５５  アドレス管理テーブル部
７１  エミュレーション部
８１  エミュレーション部におけるテストデータ生成部
８２  エミュレーション部における第２のイーサネットＩ／Ｆ部
９１  イーサネットワーク部
１００  第２のイーサネットスイッチ部
１１１  ＰＣＩ−Ｅｘｐｒｅｓｓアナライザシステム
１１２  ＰＣＩ−Ｅｘｐｒｅｓｓバス部
１１３  ＰＣＩ−Ｅｘｐｒｅｓｓアナライザ装置のブリッジ部（ＰＥＢ）
１１４  ＰＣＩ−Ｅｘｐｒｅｓｓアナライザ装置のＰＣＩ−Ｅｘｐｒｅｓｓアナライザ部
１２１  ＥＢのＰＣＩ−ＥｘｐｒｅｓｓのＩ／Ｆ部
１２２  ＰＥＢのＰＣＩ−Ｅｘｐｒｅｓｓプロトコル終端部
１２３  ＰＥＢのプロトコル変換部
１２４  ＰＥＢのイーサネットＩ／Ｆ部
１２５  ＰＥＢのアドレス管理テーブル部
【図１】
2008210114.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008210114.tif 000008
【図７】
2008210114.tif 000009
【図８】
2008210114.tif 000010
【図９】
2008210114.tif 000011
【図１０】
2008210114.tif 000012
【図１１】
2008210114.tif 000013
【図１２】
2008210114.tif 000014
【図１３】
2008210114.tif 000015
【図１４】
2008210114.tif 000016