【手続補正書】
【提出日】平成21年2月16日(2009.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の方向に延びている第１の配線と、
前記第１の方向と垂直な第２の方向に延びている第２の配線と、
メモリ素子と、
薄膜トランジスタと、を有し、
前記メモリ素子は、前記第１の配線を構成する第１の導電層と、有機化合物層と、第２の導電層との積層であり、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接することを特徴とするメモリ装置。
【請求項２】
請求項１において、
前記第１の導電層は、チタン膜と、アルミニウムを主成分とする膜と、チタン膜との積層であることを特徴とするメモリ装置。
【請求項３】
請求項１又は請求項２において、
前記第１の導電層と同じ積層構造で設けられた接続配線を有し、
前記接続配線は、前記第２の導電層と接することを特徴とするメモリ装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の導電層と同じ積層構造で設けられたソース線を有することを特徴とするメモリ装置。
【請求項５】
第１の方向に延びている第１の配線と、
前記第１の方向と垂直な第２の方向に延びている第２の配線と、
メモリ素子と、
薄膜トランジスタと、を有し、
前記メモリ素子は、前記第１の配線を構成する第１の導電層と、有機化合物層と、第２の導電層との積層であり、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域とを有することを特徴とするメモリ装置。
【請求項６】
第１の方向に延びている第１の配線と、
前記第１の方向と垂直な第２の方向に延びている第２の配線と、
メモリ素子と、
薄膜トランジスタと、を有し、
前記メモリ素子は、前記第１の配線を構成する第１の導電層と、有機化合物層と、第２の導電層との積層であり、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、２層の第１の領域と、３層の第２の領域とを有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われていることを特徴とするメモリ装置。
【請求項７】
請求項５又は請求項６において、
前記第１の領域において、前記第１の導電層は、第１のチタン膜と、アルミニウムを主成分とする膜との積層であり、
前記第２の領域において、前記第１の導電層は、前記第１のチタン膜と、前記アルミニウムを主成分とする膜と、第２のチタン膜との積層であることを特徴とするメモリ装置。
【請求項８】
第１の方向に延びている第１の配線と、
前記第１の方向と垂直な第２の方向に延びている第２の配線と、
メモリ素子と、
薄膜トランジスタと、を有し、
前記メモリ素子は、前記第１の配線を構成する第１の導電層と、有機化合物層と、第２の導電層との積層であり、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、単層の第１の領域と、３層の第２の領域とを有することを特徴と
するメモリ装置。
【請求項９】
請求項８において、
前記第１の領域において、前記第１の導電層は、第１のチタン膜であり、
前記第２の領域において、前記第１の導電層は、前記第１のチタン膜と、アルミニウムを主成分とする膜と、第２のチタン膜との積層であることを特徴とするメモリ装置。
【請求項１０】
第１の方向に延びている第１の配線と、
前記第１の方向と垂直な第２の方向に延びている第２の配線と、
メモリ素子と、
薄膜トランジスタと、を有し、
前記メモリ素子は、前記第１の配線を構成する第１の導電層と、有機化合物層と、第２の導電層との積層であり、
前記第１の導電層は、前記薄膜トランジスタの半導体層と接し、
前記第１の導電層は、単層の第１の領域と、４層の第２の領域とを有し、
前記第１の領域と前記第２の領域との境界に設けられた段差が、絶縁物で覆われていることを特徴とするメモリ装置。
【請求項１１】
請求項１０において、
前記第１の領域において、前記第１の導電層は、窒化チタン膜であり、
前記第２の領域において、前記第１の導電層は、前記窒化チタン膜と、第１のチタン膜と、アルミニウムを主成分とする膜と、第２のチタン膜との積層であることを特徴とするメモリ装置。
【請求項１２】
請求項５乃至請求項１１のいずれか一項において、
前記第１の領域において、前記第１の導電層が前記有機化合物層と接し、
前記第２の領域において、前記第１の導電層が前記半導体層と接することを特徴とするメモリ装置。
【請求項１３】
請求項５乃至請求項１２のいずれか一項において、
前記第２の領域における前記第１の導電層と同じ積層構造で設けられた接続配線を有し、
前記接続配線は、前記第２の導電層と接することを特徴とするメモリ装置。
【請求項１４】
請求項５乃至請求項１３のいずれか一項において、
前記第２の領域における前記第１の導電層と同じ積層構造で設けられたソース線を有することを特徴とするメモリ装置。
【請求項１５】
請求項３、請求項１３又は請求項１４において、
前記接続配線と接続するアンテナを有することを特徴とするメモリ装置。
【請求項１６】
請求項１乃至請求項１５のいずれか一項において、
前記第２の導電層は、金、銀、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、アルミニウム、マンガン、チタン、タンタルから選ばれた一種の元素、若しくは、前記元素を複数含む合金からなる単層又は積層であることを特徴とするメモリ装置。
【請求項１７】
請求項１乃至請求項１６のいずれか一項において、
前記薄膜トランジスタのゲート電極は、前記第２の配線に含まれることを特徴とするメモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】メモリ装置 
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本明細書で開示する発明の構成は、図１にその一例を示すように、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であることを特徴とするメモリ装置である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、他の発明の構成は、図２にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が２層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有することを特徴とするメモリ装置である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、他の発明の構成は、図３にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有することを特徴とするメモリ装置である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
また、他の発明の構成は、図４にその一例を示すように、第１の方向に延びた複数のビ
ット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を
備えたメモリセルとを有し、前記メモリ素子は、前記ビット線を構成する導電層と有機化
合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜の積層数が２層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、他の発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂
直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有し、前
記メモリ素子は、前記ビット線を構成する導電層と有機化合物層と導電層との積層構造からなり、前記ビット線を構成する導電層は、薄膜トランジスタの半導体層と接する電極であり、前記ビット線を構成する導電層は、金属膜単層の第１領域と、金属膜の積層数が３層の第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを有し、前記段差部は、絶縁物で覆われていることを特徴とするメモリ装置である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、メモリ装置の作製方法も本発明の一つであり、その発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、ビット線を構成する導電層を金属層の積層で形成する工程と、前記ビット線を構成する導電層の端部を覆う絶縁物を形成する工程と、前記絶縁物をマスクとして、エッチングを行い、前記ビット線を構成する導電層の縁に沿って斜面が露呈するように前記ビット線を構成する導電層の中央部を薄くする工程と、有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程とを有することを特徴とするメモリ装置の作製方法である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また、メモリ装置の作製方法に関する他の発明の構成は、第１の方向に延びた複数のビット線と、前記第１の方向と垂直な第２の方向に延びた複数のワード線と、メモリ素子を備えたメモリセルとを有するメモリ装置の作製方法であり、薄膜トランジスタの半導体層を形成する工程と、前記薄膜トランジスタの半導体層を覆う絶縁膜を形成する工程と、前記絶縁膜上に前記薄膜トランジスタの半導体層と接する金属層の積層からなる電極を形成する工程と、電極の積層の一部を除去して第１領域と、該第１領域より積層数が多い第２領域と、前記第１領域と前記第２領域との境界線上に段差部とを形成する工程と、前記電極の段差部及び第２領域を覆う絶縁物を形成する工程と、前記第１領域上に接してバッファ層を形成する工程と、前記バッファ層上に有機化合物を含む層を形成する工程と、該有機化合物を含む層上に導電層を形成する工程と、を有することを特徴とするメモリ装置の作製方法である。