(57)【要約】【課題】定電流回路を含む半導体集積回路装置において、電源電圧変動による電流誤差を補償することができる技術を提供する。【解決手段】本発明による半導体集積回路装置は、カレントミラー回路による定電流回路と、その定電流回路の誤差電流を補償する電流補償回路１０１と、リングオシレータ１０２とを有するものである。そして、その電流補償回路１０１は、トランジスタのドレイン電流値の小さい飽和領域と、線形領域とを組み合わせて動作するものである。【選択図】図１
2008182334.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを含むカレントミラー回路を有する定電流回路と、
電源電圧変動に起因する前記定電流回路の電流誤差を補償する電流補償回路とを有し、
前記電流補償回路は、前記電界効果トランジスタのドレイン電流特性の飽和領域及び線形領域を組み合わせて利用して前記定電流回路の電流誤差を補償することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電流補償回路は、前記定電流回路内の第１の電界効果トランジスタのドレイン電流よりも小さいドレイン電流で動作する第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのドレイン電圧よりも小さいドレイン電圧で動作する第３の電界効果トランジスタとを有することを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記定電流回路から供給される電流の値により、周波数が制御される発振回路をさらに有することを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記発振回路は、複数段の遅延アンプを備えたリングオシレータであることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記定電流回路及び前記電流補償回路の動作保証電源電圧における下限値は、１．２Ｖ以下であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、電源電圧変動に起因する定電流回路の電流誤差を補償する技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、例えば、定電流回路を含む半導体集積回路装置においては、以下の技術が考えられる。
【０００３】
半導体集積回路装置において、デジタル回路の高速化に伴い、半導体製造プロセスも微細化している。例えば、０．１５μｍから０．１３μｍへ、そして９０ｎｍへと最小加工寸法が微細化してきている。
【０００４】
アナログ・デジタル混在の半導体集積回路装置においても、同じウエハ上に回路を形成するため、アナログ回路も９０ｎｍプロセスなどの微細化プロセスを適用する必要性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のような半導体集積回路装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
例えば、９０ｎｍプロセスでは、半導体集積回路の電源電圧が１．０Ｖ程度になる。因みに、０．１３μｍ以上のプロセスでは、電源電圧は１．５Ｖ以上であった。そして、電源電圧が低電圧化すると、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ電界効果トランジスタ）を利用した定電流回路の定電流性が悪化する。
【０００７】
一般に、定電流回路には、カレントミラー回路が使用される。通常、カレントミラー回路は、ＭＯＳＦＥＴの飽和領域における定電流特性を利用して設計される。
【０００８】
図７は、ＭＯＳＦＥＴの基本構成を示す回路図、図８は、９０ｎｍプロセスによるＭＯＳＦＥＴのドレイン電流特性を示す図である。図７において、Ｉｄｓはドレイン電流、Ｖｄｓはドレイン電圧、Ｖｇｓはゲート電圧である。図８において、横軸はドレイン電圧Ｖｄｓ、縦軸はドレイン電流Ｉｄｓである。また、図８は、各ゲート電圧Ｖｇｓにおけるドレイン電流特性を示している。領域８０１はあるゲート電圧Ｖｇｓ＝Ｖｇｓ１［Ｖ］時の飽和領域、領域８０２はゲート電圧Ｖｇｓ＝Ｖｇｓ２［Ｖ］時の飽和領域である。
【０００９】
図８からも分かるように、微細化プロセス（９０ｎｍプロセス）になると、ドレイン電流Ｉｄｓが増加すると、ＭＯＳＦＥＴの飽和領域における定電流性が悪くなる（例えば、領域８０１）。これは、短チャネル効果によるもので、微細化プロセスでは避けることができない。
【００１０】
図９は、ＭＯＳＦＥＴを用いたカレントミラー回路の基本構成を示す回路図である。
【００１１】
ＭＯＳＦＥＴ９０１とＭＯＳＦＥＴ９０２のサイズが同一であるとすると、通常はカレントミラー回路なので、ＭＯＳＦＥＴ９０１を流れるドレイン電流Ｉｄｓ＿１とＭＯＳＦＥＴ９０２を流れるドレイン電流Ｉｄｓ＿２とは等しくなる（Ｉｄｓ＿１＝Ｉｄｓ＿２）。
【００１２】
しかし、微細化プロセスを使用すると、ドレイン電圧Ｖｄｓが変動すると、ドレイン電流Ｉｄｓ＿２も変化する。すなわち、定電流源にならない。
【００１３】
図１０は、カスケードカレントミラー回路の基本構成を示す回路図である。
【００１４】
図１０に示す回路は、図９のカレントミラー回路の上流側に、ＭＯＳＦＥＴ１００１，１００２からなるカレントミラー回路をカスケード接続したものである。このような回路構成にすることにより、２段目のＭＯＳＦＥＴ９０２のドレイン電圧Ｖｄｓの変動量を削減できるため、定電流性が改善する。しかし、微細化プロセスでは、電源電圧が１Ｖしかないので、実際には、カレントミラー回路に２段もＭＯＳＦＥＴを積むことができず、この方法を適用することができない。
【００１５】
図１１は、リングオシレータを利用した発振器の構成を示す回路図である。
【００１６】
図１１に示す発振回路は、ＭＯＳＦＥＴ１１０１〜１１０３を備えた定電流回路と、複数段の遅延アンプ１１０４を備えたリングオシレータ１１０５などから構成される。ＭＯＳＦＥＴ１１０１は、発振周波数を制御するための制御電流Ｉｆを調節するトランジスタである。ＭＯＳＦＥＴ１１０２と、リングオシレータ１１０５の段数に応じた複数のＭＯＳＦＥＴ１１０３により、カレントミラー回路１１０６が構成されている。
【００１７】
微細化プロセスの場合、電源電圧が１．０Ｖであるので、オーバーヘッド（余裕）がない。そのため、電源電圧が変動すると、そのまま、ＭＯＳＦＥＴ１１０３のドレイン電圧Ｖｄｓが変化する。それにしたがって、リングオシレータ１１０５に流れる電流が変動する。
【００１８】
電源電圧の雑音成分で、リングオシレータ１１０５に流入する電流の電流値が変化すると、発振周波数が変動し、周波数性雑音（ジッタ）となる。本発明者は、この課題を解決するため、この電流変動を補償する回路を検討した。
【００１９】
そこで、本発明の目的は、定電流回路を含む半導体集積回路装置において、電源電圧変動による電流誤差を補償することができる技術を提供することにある。
【００２０】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
すなわち、本発明の一実施例による半導体集積回路装置は、カレントミラー回路による定電流回路と、その定電流回路の誤差電流を補償する電流補償回路とを有するものである。そして、その電流補償回路は、トランジスタのドレイン電流値の小さい飽和領域と、線形領域の非飽和領域とを組み合わせて動作するものである。
【００２３】
本発明の一実施例によれば、電源電圧変動に起因する定電流回路の誤差電流が補償される半導体集積回路装置が提供される。
【発明の効果】
【００２４】
本発明の一実施例によれば、定電流回路を含む半導体集積回路装置において、電源電圧変動による電流誤差を補償することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図１は本発明の一実施の形態による半導体集積回路装置の構成を示す回路図である。
【００２７】
まず、図１により、本実施の形態による半導体集積回路装置の構成の一例を説明する。本実施の形態の半導体集積回路装置は、例えば、制御電流を調節することにより、周波数を制御することが可能な発振器（ＶＣＯ等）とされ、周知の半導体製造技術によって１個の半導体チップ上に形成される。この半導体集積回路装置は、例えば、カレントミラー回路による定電流回路と、定電流回路の誤差電流を補償する電流補償回路１０１と、定電流回路の電流値により周波数が制御されるリングオシレータ（発振回路）１０２などから構成される。この半導体集積回路装置の電源電圧は、１．０Ｖ程度と低電圧であり、動作保証電源電圧における下限値は、１．２Ｖ以下である。以下の説明においては、一例として電源電圧は１．０Ｖとして説明する。
【００２８】
リングオシレータ１０２は、複数段の遅延アンプＤＬ１〜３から構成される。図１では、一例として遅延アンプの段数を３段としているが、段数は何段であってもよい。最終段の遅延アンプＤＬ３の出力信号が反転されて初段の遅延アンプＤＬ１に入力される。遅延アンプ各段の遅延時間は、定電流回路から流入する電流の値により決定される。その電流値が大きくなると遅延アンプＤＬ１〜３の遅延時間が短くなり、リングオシレータ１０２の周波数が高くなる。また逆に、その電流値が小さくなると遅延アンプＤＬ１〜３の遅延時間が長くなり、リングオシレータ１０２の周波数が低くなる。定電流回路の電流値は、トランジスタＮＴ１を流れる制御電流Ｉｆにより制御される。
【００２９】
定電流回路は、例えば、トランジスタＰＴ１〜７，ＮＴ１〜２などから構成される。同じサイズのトランジスタＮＴ１，ＮＴ２でカレントミラー回路が構成され、同じサイズのトランジスタＰＴ１〜４でカレントミラー回路が構成される。また、同じサイズのトランジスタＰＴ１１，ＰＴ５〜７でカレントミラー回路が構成される。なお、本明細書において、トランジスタのサイズとは、トランジスタのゲート幅（Ｗ）とゲート長（Ｌ）との比（Ｗ／Ｌ）をいい、トランジスタの相互コンダクタンス（ｇｍ）の係数である。
【００３０】
なお、トランジスタＰＴ１〜１１は、ｐチャネルＭＯＳＦＥＴ（電界効果トランジスタ）、トランジスタＮＴ１〜９は、ｎチャネルＭＯＳＦＥＴ（電界効果トランジスタ）であるが、ＭＩＳＦＥＴ、ＪＦＥＴ等のトランジスタであってもよい。
【００３１】
電流補償回路１０１は、例えば、トランジスタＰＴ８〜１１，ＮＴ３〜９などから構成される。トランジスタＰＴ８〜１０でカレントミラー回路が構成される。また、トランジスタＮＴ３のサイズは、トランジスタＮＴ１，ＮＴ２の１／１０であり、トランジスタＮＴ１のドレイン電流をａ（＝Ｉｆ）とすると、トランジスタＮＴ３のドレイン電流はａ／１０となる。また、トランジスタＮＴ６とトランジスタＮＴ７のサイズは同じであり、カレントミラー回路を構成しているため、それぞれのトランジスタのドレイン電流は同じになる。また、トランジスタＮＴ９のサイズは、トランジスタＮＴ８の１０倍であり、トランジスタＮＴ９のドレイン電流は、トランジスタＮＴ８のドレイン電流の１０倍になる。トランジスタＮＴ４，ＮＴ５は、ＭＯＳダイオートを構成しており、トランジスタＮＴ６のドレイン電圧を下げてトランジスタＮＴ６が線形領域で動作するようにするためのものである。トランジスタＮＴ４，ＮＴ５の代わりに抵抗を使用してもよいが、ＭＯＳＦＥＴを使用した方がプロセス変動に対して耐性がある。また、トランジスタＮＴ６は、その電流変動がトランジスタＰＴ２〜ＰＴ４の電流変動の１／１０になるように設計される。なお、本実施の形態では、一例として、電流値の比率を１／１０としたが、これに限定されず、１／５など他の値であってもよい。トランジスタのサイズについても同様である。  
【００３２】
次に、図２〜図６により、電流補償回路１０１の動作について、電源電圧変動に起因して定電流回路に発生する電流誤差の補償の仕組みを説明する。
【００３３】
図２は、電流補償回路１０１が無い場合の半導体集積回路装置（発振器）の構成を簡略化した図である。
【００３４】
まず、前提条件として、発振器を高速で発振させ、高周波を得るためには、遅延アンプＤＬ１〜３を高速で駆動する必要がある。遅延アンプＤＬ１〜３を高速で駆動するためには、ある程度の電流が必要である。すなわち、電流源のトランジスタＰＴ２〜４のサイズを大きくする必要がある。また、トランジスタＰＴ２〜４の負荷容量は周波数向上の妨げになるので、トランジスタＰＴ２〜４のゲート長（Ｌ）は小さくしたい。そのため、微細化プロセスを使うことになるが、微細化プロセスを使うと以下の問題が発生する。
【００３５】
すなわち、電源電圧Ｖｄｄは１．０Ｖと低電圧なので、各トランジスタのドレイン電圧Ｖｄｓは０．３Ｖ程度になる。しかし、電源にノイズが混入すると、トランジスタＰＴ２〜４のドレイン電圧Ｖｄｓ１が変動する。Ｖｄｓ１の変動により、遅延アンプＤＬ１〜３に流れる電流が変化し、周波数ノイズ（ジッタ）になる。
【００３６】
以上の問題点を解決するために、トランジスタのドレイン電流を絞ると、Ｖｄｓ＝０．３Ｖであっても、飽和領域で電流値が安定していることに着目した。
【００３７】
図３〜図５は、本実施の形態の半導体集積回路装置で使用されるトランジスタのドレイン電流特性を示す図である。各曲線は、トランジスタサイズを変えたものである。トランジスタＰＴ２〜４のドレイン電圧Ｖｄｓ１は約０．３Ｖであるため、図３に示すように、飽和領域３０１を使用することができない。ドレイン電圧Ｖｄｓ＝０．３Ｖ付近でドレイン電圧Ｖｄｓが変動すると、ドレイン電流Ｉｄｓも変化するからである（動作点Ａ）。
【００３８】
図４に示すように、ドレイン電圧Ｖｄｓを絞ると（例えば１／１０にすると）、Ｖｄｓ＝０．３Ｖであっても、飽和領域４０１でドレイン電流Ｉｄｓが安定している（動作点Ｂ）。またさらに、同じトランジスタサイズでドレイン電圧Ｖｄｓを下げると、線形領域４０２で動作する（動作点Ｃ）。
【００３９】
本実施の形態による半導体集積回路装置（発振器）における電流補償回路１０１は、トランジスタのドレイン電流特性の線形領域（非飽和領域）と飽和領域を使い分けることにより、補償電流を作るものである。
【００４０】
そのため、図５に示すように、以下の３つの動作点を考える。
【００４１】
すなわち、動作点Ａは、トランジスタサイズが十分に大きいため、ドレイン電流Ｉｄｓは十分に取れるが、ドレイン電圧Ｖｄｓによる電流変動がある動作点である。動作点Ｂは、トランジスタサイズが小さいため、ドレイン電流Ｉｄｓは減少するが、飽和領域でドレイン電流Ｖｄｓによる電流変動がほとんど無い動作点である。動作点Ｃは、トランジスタサイズが小さいため、ドレイン電流Ｉｄｓは小さく、故意に線形領域になるように設計する動作点である。
【００４２】
図６（ａ）〜（ｅ）は、本実施の形態による半導体集積回路装置（発振器）における電流補償回路１０１の動作を示す説明図である。それぞれの図は、横軸がトランジスタのドレイン電圧Ｖｄｓ、縦軸がドレイン電流Ｉｄｓを示している。
【００４３】
図６（ａ）は、動作点Ａにおけるドレイン電流特性である。電源電圧Ｖｄｄの変動が無い場合の制御電流Ｉｆの電流値をａとする。電源電圧Ｖｄｄが変化してドレイン電圧Ｖｄｓが変動すると、ドレイン電流Ｉｄｓが変動する。動作点Ａにおけるドレイン電流Ｉｄｓの変動量をｂとする。トランジスタＰＴ２〜ＰＴ４は、動作点Ａで動作する。したがって、電源電圧変動時におけるトランジスタＰＴ２〜ＰＴ４のドレイン電流はａ−ｂとなる。
【００４４】
図６（ｂ）は、動作点Ｂにおけるドレイン電流特性である。動作点Ｂでは、ドレイン電圧が変化してもドレイン電流が変動しないため、電源電圧変動による影響がほとんどない。しかし、トランジスタサイズが１／１０であるので、ドレイン電流値は小さい。トランジスタＮＴ３，ＮＴ８，ＰＴ５〜７，ＰＴ１０は、動作点Ｂで動作する。したがって、電源電圧変動時におけるトランジスタＮＴ３，ＰＴ１０のドレイン電流はａ／１０であり、安定している。
【００４５】
図６（ｃ）は、動作点Ｃにおけるドレイン電流特性である。動作点Ｃは、線形領域であるので、ドレイン電圧が変化するとドレイン電流も変動する。このとき、動作点Ｃにおいて、ドレイン電流変動は動作点Ａの１／１０になるように設計する。すなわち、ドレイン電流の変動量がｂ／１０となるようにトランジスタＮＴ６を設計する。ＭＯＳダイオードとして動作するトランジスタＮＴ４，ＮＴ５により、トランジスタＮＴ６のドレイン電圧はトランジスタＮＴ３のドレイン電圧よりも低くなる。したがって、トランジスタＮＴ６は動作点Ｃで動作するので、電源電圧変動時におけるトランジスタＮＴ６のドレイン電流はａ／１０−ｂ／１０となる。そして、トランジスタＮＴ６とトランジスタＮＴ７はカレントミラーであるので、トランジスタＮＴ７のドレイン電流もａ／１０−ｂ／１０となる。
【００４６】
トランジスタＰＴ１０のドレイン電流はａ／１０であるので、トランジスタＮＴ８のドレイン電流はａ／１０−（ａ／１０−ｂ／１０）＝ｂ／１０となる。トランジスタＮＴ９のサイズはトランジスタＮＴ８の１０倍のサイズであるので、トランジスタＮＴ９のドレイン電流はｂとなる。この様子を図６（ｄ）に示した。
【００４７】
そして、図６（ｅ）に示すように、トランジスタＰＴ２〜ＰＴ４のドレイン電流（ａ−ｂ）に、トランジスタＰＴ５〜ＰＴ７のドレイン電流ｂを加えることにより、遅延アンプＤＬ１〜ＤＬ３に流れる電流はａとなる。
【００４８】
したがって、電源電圧Ｖｄｄが動いたときの差分は、以下のようになる。
【００４９】
電流補償回路１０１が無い場合：ａ−ｂ
電流補償回路１０１がある場合：ａ−ｂ＋（（ａ／１０）−（ａ／１０−ｂ／１０））×１０＝ａ
なお、以上の説明において、各トランジスタにおけるドレイン電流の比を１／１０としたが、これに限定されるものではなく、他の比率であってもよい。
【００５０】
したがって、本実施の形態の半導体集積回路装置によれば、電流補償回路１０１の動作により、電源電圧変動時における定電流回路の電流誤差が補償される。そして、発振器において、電源電圧変動による発振回路周波数変動や周波数性雑音が低減される。
【００５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、前記実施の形態においては、半導体集積回路装置として発振器について説明したが、これに限定されるものではなく、他の半導体集積回路装置についても適用可能である。
【産業上の利用可能性】
【００５３】
本発明は、定電流回路を有し、電源電圧変動により電流変動が生じると不都合のあるアナログ回路等に有効で、とりわけＶＣＯ、スイッチドキャパシタ回路等に効果的である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態による半導体集積回路装置の構成を示す回路図である。
【図２】電流補償回路が無い場合の半導体集積回路装置（発振器）の構成を簡略化した図である。
【図３】本発明の一実施の形態である半導体集積回路装置で使用されるトランジスタのドレイン電流特性を示す図である。
【図４】本発明の一実施の形態である半導体集積回路装置で使用されるトランジスタのドレイン電流特性を示す図である。
【図５】本発明の一実施の形態である半導体集積回路装置で使用されるトランジスタのドレイン電流特性を示す図である。
【図６】（ａ）〜（ｅ）は、本発明の一実施の形態による半導体集積回路装置（発振器）における電流補償回路の動作を示す説明図である。
【図７】ＭＯＳＦＥＴの基本構成を示す回路図である。
【図８】９０ｎｍプロセスによるＭＯＳＦＥＴのドレイン電流特性を示す図である。
【図９】ＭＯＳＦＥＴを用いたカレントミラー回路の基本構成を示す回路図である。
【図１０】カスケードカレントミラー回路の基本構成を示す回路図である。
【図１１】リングオシレータを利用した発振器の構成を示す回路図である。
【符号の説明】
【００５５】
１０１  電流補償回路
１０２，１１０５  リングオシレータ
３０１，４０１  飽和領域
４０２  線形領域（非飽和領域）
８０１，８０２  領域
９０１，９０２，１００１，１００２，１１０１〜１１０３  ＭＯＳＦＥＴ
１１０４，ＤＬ１〜３  遅延アンプ
１１０６  カレントミラー回路
ＮＴ１〜９，ＰＴ１〜１１  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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