(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。【選択図】図３
2008166808.tif 000002
【特許請求の範囲】
【請求項１】
活性領域として機能する少なくとも一対のフィンを備える半導体基板と、
前記少なくとも一対のフィンの一部分の間に前記一対のフィンを連結するように介在された半導体柱と、
前記少なくとも一対のフィンの上面に電気的に連結されるように前記半導体柱上に形成されたコンタクトプラグと、を備えることを特徴とする半導体素子。
【請求項２】
前記少なくとも一対のフィン及び前記半導体柱は、同じ半導体物質で形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半導体基板は、バルク半導体ウェーハを備え、前記少なくとも一対のフィン及び前記半導体柱は、前記バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記半導体基板は、前記少なくとも一対のフィンの下端を連結するボディをさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記少なくとも一対のフィンと前記半導体柱との間に介在された埋没絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記埋没絶縁膜を横切って延び、前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、
前記少なくとも一対のフィンの外側面と前記ゲート電極との間に介在されたゲート絶縁膜と、をさらに備えることを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記埋没絶縁膜を横切って延び、前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、
前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、
前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えることを特徴とする請求項５に記載の半導体素子。
【請求項８】
前記少なくとも一対のフィンと前記半導体柱との間にボイドが限定されるように、前記少なくとも一対のフィンの上端を連結するブリッジ絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記ブリッジ絶縁膜を横切って延び、前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、
前記少なくとも一対のフィンの外側面と前記ゲート電極との間にそれぞれ介在された一対のゲート絶縁膜と、をさらに備えることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ブリッジ絶縁膜を横切って延び、前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、
前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、
前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
活性領域を限定するように半導体基板に素子分離膜を形成する工程と、
前記活性領域をエッチングし、少なくとも一対のフィンと前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在された半導体柱とを形成する工程と、
前記少なくとも一対のフィンの上面に、電気的に連結されるように前記半導体柱上にコンタクトプラグを形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記少なくとも一対のフィン及び前記半導体柱を形成する工程は、
前記素子分離膜の上端の側壁に、活性領域の両エッジ部分を覆うスペーサ絶縁膜を形成する工程と、
前記スペーサ絶縁膜を横切って延び、前記活性領域の一部分を覆うマスク層を形成する工程と、
前記スペーサ絶縁膜及び前記マスク層をエッチング保護膜として、前記活性領域をエッチングする工程と、を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記コンタクトプラグを形成する前に、前記少なくとも一対のフィンと前記半導体柱との間を埋め込む埋没絶縁膜を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のゲート絶縁膜を形成する工程と、
前記埋没絶縁膜を横切って延び、前記一対のゲート絶縁膜を覆うゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記埋没絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のトンネリング絶縁膜を形成する工程と、
前記一対のトンネリング絶縁膜をそれぞれ覆う一対の電荷保存層を形成する工程と、
前記埋没絶縁膜を横切って延び、前記一対の電荷保存層を覆う制御ゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記コンタクトプラグを形成する前に、前記少なくとも一対のフィンと前記半導体柱との間にボイドを限定するように、前記少なくとも一対のフィンの上部を連結するブリッジ絶縁膜を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１７】
前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のゲート絶縁膜を形成する工程と、
前記ブリッジ絶縁膜を横切って延び、前記一対のゲート絶縁膜を覆うゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記ブリッジ絶縁膜の反対側に位置した前記少なくとも一対のフィンの外側面を覆う一対のトンネリング絶縁膜を形成する工程と、
前記一対のトンネリング絶縁膜をそれぞれ覆う一対の電荷保存層を形成する工程と、
前記ブリッジ絶縁膜を横切って延び、前記一対の電荷保存層を覆う制御ゲート電極を形成する工程と、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、フィンタイプチャンネル領域を備える半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなり、かつ大容量のデータ処理を必要としている。これにより、このような半導体製品に使われる半導体素子の動作速度及び集積度を高めるための方法が研究されている。例えば、フィンＦＥＴ（Ｆｉｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはフィンメモリセルを利用して集積度を高めた半導体素子は、チャンネル面積を広げて動作速度を向上させると同時に、フィンの幅を縮小させて集積度を高めうる。
【０００３】
例えば、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄ外の特許文献１は、Ｆｉｎ−ＦＥＴ及びフィンメモリセルについて開示している。他の例であって、Ｂｉｎ  Ｙｕ外の特許文献２は、ＳＯＩ基板を利用したフィンＦＥＴについて開示している。
【０００４】
しかしながら、従来のフィンＦＥＴまたはフィンメモリセルでは、薄いフィン構造物の安定性が問題となっている。特に、フィンに均一なコンタクトプラグを形成することは、さらに困難な問題となっている。また、薄いフィンとコンタクトプラグとのコンタクト抵抗を低めるのに問題がある。したがって、フィン及びコンタクトプラグの信頼性を改善させる必要がある。
【０００５】
【特許文献１】米国特許第６６６４５８２号明細書
【特許文献２】米国特許第６８７６０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、フィン構造物の安定性を高めてコンタクトプラグの信頼性を向上させうる半導体素子を提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、前記半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の一形態によれば、半導体素子は、半導体基板、半導体柱及びコンタクトプラグを備える。前記半導体基板は、活性領域として機能する少なくとも一対のフィンを備える。前記半導体柱は、前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在される。そして、前記コンタクトプラグは、前記少なくとも一対のフィンの上面に電気的に連結されるように前記半導体柱上に形成される。
【０００９】
前記本発明の一側面によれば、前記少なくとも一対のフィン及び前記半導体柱は、同じ半導体物質で形成される。さらに、前記半導体基板は、バルク半導体ウェーハを備え、前記少なくとも一対のフィン及び前記半導体柱は、前記バルク半導体ウェーハをエッチングして形成される。
【００１０】
前記本発明の他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンと前記半導体柱との間に介在された埋没絶縁膜をさらに備えうる。
【００１１】
前記本発明のさらに他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンと前記半導体柱との間にボイドが限定されるように、前記少なくとも一対のフィンの上端を連結するブリッジ絶縁膜をさらに備えうる。
【００１２】
前記本発明のさらに他の側面によれば、前記半導体素子は、前記少なくとも一対のフィンの外側面の一部分を覆うゲート電極と、前記少なくとも一対のフィンの外側面と前記ゲート電極との間に介在されたゲート絶縁膜と、をさらに備えうる。さらに、前記半導体素子は、前記少なくとも一対のフィンの外側面の一部分を覆う制御ゲート電極と、前記少なくとも一対のフィンの外側面と前記制御ゲート電極との間にそれぞれ介在された一対の電荷保存層と、前記少なくとも一対のフィンの外側面と前記電荷保存層との間にそれぞれ介在された一対のトンネリング絶縁膜と、をさらに備えうる。
【００１３】
前記課題を達成するための本発明の他の形態によれば、半導体素子の製造方法が提供される。活性領域を限定するように半導体基板に素子分離膜を形成する。前記活性領域をエッチングし、少なくとも一対のフィンと、前記少なくとも一対のフィンの一部分の間に前記少なくとも一対のフィンを連結するように介在された半導体柱とを形成する。そして、前記少なくとも一対のフィンの上面に電気的に連結されるように、前記半導体柱上にコンタクトプラグを形成する。
【発明の効果】
【００１４】
本発明による半導体素子によれば、半導体柱がフィンの間に介在されているので、コンタクトプラグは、フィンの上端に均一で安定的に形成される。
【００１５】
また、本発明による半導体素子によれば、半導体柱及びフィンの表面上に金属シリサイドを形成し、コンタクトプラグとフィンとの間のコンタクト抵抗を大きく低下しうる。
【００１６】
さらに、本発明によれば、半導体柱を利用してフィン間にボイドの拡張を防ぐことにより、ボイド内部に導電物質が浸透することを防止し、その結果、半導体素子の信頼性が向上しうる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、多種多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に本発明の範疇を完全に知らせるために提供される。図面において、構成要素は、説明の便宜上、そのサイズが誇張されている。
【００１８】
図１ないし図５は、本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。例えば、この実施形態による半導体素子は、フィンＦＥＴと呼ばれるが、本発明の範囲は、このような名称に制限されない。
【００１９】
図５を参照すれば、半導体素子は、一対のフィン１０５ａ，１０５ｂを備える半導体基板（図示せず）を利用する。フィン１０５ａ，１０５ｂは、活性領域（図１の１０５参照）として機能し、このような活性領域１０５は、素子分離膜１１０によって限定される。半導体基板は、フィン１０５ａ，１０５ｂの下端を連結するボディ１０５ｃをさらに備えうる。
【００２０】
フィン１０５ａ，１０５ｂの間には、フィン１０５ａ，１０５ｂの一部分を連結するように半導体柱１０５ｄが介在される。半導体柱１０５ｄは、フィン１０５ａ，１０５ｂを固定して支持しうる。したがって、フィン１０５ａ，１０５ｂが薄い層で提供される場合にも、フィン１０５ａ，１０５ｂがボディ１０５ｃ上に安定的に立ちうる。フィン１０５ａ，１０５ｂの幅の縮小は、半導体素子の集積度の向上に寄与しうる。
【００２１】
フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃは、同じ半導体物質で形成される。例えば、バルク半導体ウェーハをエッチングして、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃを半導体基板内に限定しうる。例えば、バルク半導体ウェーハは、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。
【００２２】
しかしながら、この実施形態の変形された例で、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃの何れか二つまたは全てが異なる半導体物質で形成されることもある。また、この実施形態の他の変形された例で、ボディ１０５ｃは、単結晶ウェーハで提供され、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄは、半導体エピタキシャル層で提供されることもある。
【００２３】
コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂの上端に電気的に連結されるように、半導体柱１０５ｄ上に提供される。フィン１０５ａ，１０５ｂが薄い場合、コンタクトプラグ１５０をフィン１０５ａ，１０５ｂの上面上に直に形成することは非常に難しい。しかし、半導体柱１０５ｄがフィン１０５ａ，１０５ｂの間に介在されているので、コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂの上端に均一で安定的に形成される。
【００２４】
また、コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの上面に整列されるため、コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの間に浸透してフィン１０５ａ，１０５ｂを損傷させる問題が防止される。コンタクトプラグ１５０がフィン１０５ａ，１０５ｂの側面とコンタクトする場合、このようなフィン１０５ａ，１０５ｂの損傷問題が発生する恐れがある。
【００２５】
また、半導体柱１０５ｄ及びフィン１０５ａ，１０５ｂの表面上に金属シリサイド（図示せず）を形成すれば、コンタクトプラグ１５０とフィン１０５ａ，１０５ｂとの間のコンタクト抵抗を大きく低下しうる。何故ならば、半導体柱１０５ｄがない場合、薄いフィン１０５ａ，１０５ｂの上端に金属シリサイドを形成することが非常に困難であるためである。特に、金属シリサイドの形成のためには、未反応金属を湿式エッチングする工程が伴うが、薄いフィン１０５ａ，１０５ｂの間で選択的な湿式エッチングがなされ難い。
【００２６】
選択的に、少なくとも一つ以上のＭＯＳトランジスタ構造がフィン１０５ａ，１０５ｂをチャンネル領域として利用して形成される。例えば、フィン１０５ａ，１０５ｂと半導体柱１０５ｄとの間には、埋没絶縁膜１３０が介在される。これにより、埋没絶縁膜１３０の反対側に位置したフィン１０５ａ，１０５ｂの外側面がチャンネル領域として利用される。フィン１０５ａ，１０５ｂの外側面の下部は、素子分離膜１１０で覆われており、したがって、その上部がチャンネル領域として利用される。
【００２７】
ゲート電極１４５は、埋没絶縁膜１３０を横切って延び、フィン１０５ａ，１０５ｂの少なくとも外側面の上部を覆える。ゲート電極１４５及びフィン１０５ａ，１０５ｂの外側面の間には、ゲート絶縁膜１４０が介在される。この実施形態の変形された例では、ゲート絶縁膜１４０が、フィン１０５ａ，１０５ｂを横切って相互連結されることもある。
【００２８】
例えば、この実施形態のＭＯＳトランジスタ構造で、コンタクトプラグ１５０は、共通ソース及び／またはドレイン電極に連結される。したがって、コンタクトプラグ１５０は、ゲート電極１７０の反対側のフィン１０５ａ，１０５ｂ上にも形成される。コンタクトプラグ１５０は、フィン１０５ａ，１０５ｂのソースまたはドレイン領域（図示せず）に共通に連結される。コンタクトプラグ１５０の数は、例示的であり、半導体素子によって適切に選択される。例えば、このようなＭＯＳトランジスタ構造は、チャンネル領域の面積を広げて動作電流を大きくするのに利用されるか、または共通ソースまたはドレイン電極を利用するインバータ構造に利用されることもある。
【００２９】
この実施形態で、一対のフィン１０５ａ，１０５ｂが図示されたが、本発明の範囲は、このようなフィン１０５ａ，１０５ｂの数に制限されない。したがって、複数の他のフィン（図示せず）がさらに配置され、このようなフィンの両者間にはまた、半導体柱（図示せず）が介在される。
【００３０】
以下では、図１ないし図５を参照してこの実施形態による半導体素子の製造方法を説明する。
【００３１】
図１を参照すれば、素子分離膜１１０によって限定された活性領域１０５を有する半導体基板が提供される。半導体基板は、活性領域１０５下にさらに延び、素子分離膜１１０を支持しうる。例えば、素子分離膜１１０は、バルク半導体ウェーハをエッチングして形成し、これにより、活性領域１０５が素子分離膜１１０の間に限定される。例えば、素子分離膜１１０は、酸化膜を備えうる。
【００３２】
この実施形態の変形された例では、活性領域１０５が、半導体エピタキシャル層で提供されることもある。この場合、半導体基板は、活性領域１０５下に単結晶構造のバルク半導体ウェーハ（図示せず）をさらに備えうる。
【００３３】
次いで、素子分離膜達１１０の上端の両側壁に一対のスペーサ絶縁膜１１５を形成する。スペーサ絶縁膜１１５は、活性領域１０５のエッジ部分を覆うように活性領域１０５の両側エッジ上に配される。例えば、スペーサ絶縁膜１１５は、窒化膜を備えうる。
【００３４】
図２を参照すれば、活性領域１０５の一部分を覆い、スペーサ絶縁膜１１５を横切るマスク層１２０を形成する。例えば、マスク層１２０は、フォトレジスト層、酸化膜または窒化膜を備えうる。
【００３５】
図３を参照すれば、スペーサ絶縁膜１１５及びマスク層１２０をエッチング保護膜として、露出された活性領域１０５をエッチングする。これにより、ボディ１０５ｃ上の一対のフィン１０５ａ，１０５ｂ及び半導体柱１０５ｄが形成される。フィン１０５ａ，１０５ｂの幅は、スペーサ絶縁膜１１５の幅を調節することによって調節される。ボディ１０５ｃは、フィン１０５ａ，１０５ｂの下端を連結し、例えば、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄを除外した半導体基板の残りの部分のことを指称しうる。
【００３６】
半導体柱１０５ｄは、マスク層１２０下にある活性領域１０５の一部分に対応しうる。半導体柱１０５ｄは、フィン１０５ａ，１０５ｂの間の一部分にフィン１０５ａ，１０５ｂを連結するように配される。したがって、この実施形態では、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃが、同じ半導体物質をエッチングして形成される。この実施形態の変形された例では、フィン１０５ａ，１０５ｂ、半導体柱１０５ｄ及びボディ１０５ｃが異なる半導体物質で形成されることもある。
【００３７】
この実施形態の他の変形された例では、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄが、活性領域１０５を適切なマスク層（図示せず）を利用してエッチングすることによって一度に形成されることもある。しかし、この場合、フィン１０５ａ，１０５ｂの幅が小さいと、マスク層を形成し難いこともある。
【００３８】
図４を参照すれば、スペーサ絶縁膜１１５を除去し、フィン１０５ａ，１０５ｂと半導体柱１０５ｄとの間を充填する埋没絶縁膜１３０を形成する。例えば、埋没絶縁膜１３０は、化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で絶縁層を形成した後、これを平坦化することによって形成しうる。例えば、埋没絶縁膜１３０は、窒化膜を備えうる。
【００３９】
この実施形態の変形された例では、スペーサ絶縁膜１１５が除去されず、その上に埋没絶縁膜１３０が形成されることもある。
【００４０】
次いで、埋没絶縁膜１３０をエッチング保護膜として、素子分離膜１１０を所定高さエッチングする。これにより、埋没絶縁膜１３０の反対側にあるフィン１０５ａ，１０５ｂの外側面の上部が露出される。
【００４１】
図５を参照すれば、フィン１０５ａ，１０５ｂの外側面の上部を覆うゲート絶縁膜１４０を形成する。例えば、ゲート絶縁膜１４０は、フィン１０５ａ，１０５ｂの露出された表面を酸化させて形成しうる。しかし、この実施形態の変形された例では、ゲート絶縁膜１４０が、ＣＶＤ法で形成されることもあり、この場合、ゲート絶縁膜１４０は、埋没絶縁膜１３０を横切って相互連結される。
【００４２】
次いで、埋没絶縁膜１３０を横切って延び、ゲート絶縁膜１４０を覆うゲート電極１４５を形成する。例えば、ゲート電極１４５は、ポリシリコン層、金属層または金属シリサイド層を形成した後、これをパターニングすることによって形成しうる。
【００４３】
次いで、埋没絶縁膜１３０をエッチングしてコンタクトホール（図示せず）を形成してフィン１０５ａ，１０５ｂの上面の一部分及び半導体柱１０５ｄの上面を露出する。次いで、フィン１０５ａ，１０５ｂの上面に連結され、半導体柱１０５ｄ上に載置されるように、コンタクトプラグ１５０を形成する。例えば、コンタクトプラグ１５０は、ポリシリコン層、金属層または金属シリサイド層を形成した後、これをパターニングすることによって形成しうる。
【００４４】
次いで、当業者に公知の方法によって、半導体素子を完成しうる。
【００４５】
図６は、本発明の第２実施形態による半導体素子及びその製造方法を示す斜視図である。この実施形態の半導体素子は、図５の半導体素子でＭＯＳトランジスタ構造をメモリトランジスタ構造に代替したものである。したがって、二つの実施形態で重複する説明は省略する。
【００４６】
図６を参照すれば、メモリトランジスタ構造は、一対のトンネリング絶縁膜１５５、一対の電荷保存層１６０、ブロッキング絶縁膜１６５及び制御ゲート電極１７０を備えうる。電荷保存層１６０の種類及び構造によって、ブロッキング絶縁膜１６５が省略されることもある。メモリトランジスタは、不揮発性メモリ素子のセル構造として利用される。
【００４７】
トンネリング絶縁膜１５５は、埋没絶縁膜１３０の反対側にあるフィン１０５ａ，１０５ｂの外側面の上部を覆うように形成される。制御ゲート電極１７０は、埋没絶縁膜１３０を横切って延び、フィン１０５ａ，１０５ｂの外側面の上部を覆うように配される。電荷保存層１６０は、トンネリング絶縁膜１５５及びブロッキング絶縁膜１６５の間にそれぞれ介在される。ブロッキング絶縁膜１６５は、制御ゲート電極１７０と電荷保存層１６０との間に介在され、埋没絶縁膜１３０上を横切って延びうる。
【００４８】
この実施形態の変形された例では、トンネリング絶縁膜１５５が、埋没絶縁膜１３０上を横切って延びて相互連結される。電荷保存層１６０も埋没絶縁膜１３０上を横切って延びて相互連結される。この場合、電荷保存層１６０は、局所的な電荷保存性能を有することが望ましい。
【００４９】
例えば、トンネリング絶縁膜１５５及びブロッキング絶縁膜１６５は、酸化膜、窒化膜または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より誘電率が大きい絶縁膜のことを称する。電荷保存層１６０は、ポリシリコン、窒化膜、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、金属またはポリシリコンで構成される。窒化膜、量子ドットまたはナノクリスタルは、局所的な電荷保存性能を有しうる。
【００５０】
この実施形態で、半導体素子は、不揮発性メモリ素子として利用される。したがって、メモリトランジスタ及びコンタクトプラグ１５０は、不揮発性メモリ素子の容量及び構造によって適切な数に選択され、かつ適切な構造に配される。また、フィン１０５ａ，１０５ｂも複数に配列される。例えば、不揮発性メモリ素子がＮＡＮＤ構造を有する場合、コンタクトプラグ１５０は、ビットライン（図示せず）と連結される。他の例として、不揮発性メモリ素子がＮＯＲ構造である場合、コンタクトプラグ１５０は、ソースまたはドレイン電極（図示せず）に連結されることもある。
【００５１】
図７及び図８は、本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。
【００５２】
この実施形態による半導体素子は、図５の半導体素子で埋没絶縁膜１３０の構造を変形したものでありうる。したがって、二つの実施形態で重複する説明は省略する。
【００５３】
図８を参照すれば、埋没絶縁膜１３０（図５）の代りに、ブリッジ絶縁膜１３２が提供される。ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂの間にボイド１３５を限定するようにフィン１０５ａ，１０５ｂの上端に形成される。ボイド１３５の体積は、ブリッジ絶縁膜１３２の位置を調節することによって調節される。したがって、ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂの上部まで下側に延びうる。
【００５４】
ボイド１３５は、いかなる絶縁膜より低い誘電率を有する。したがって、ボイド１３５は、フィン１０５ａ，１０５ｂの間の誘電率を低下させるのに最も効果的である。これにより、フィン１０５ａ，１０５ｂ間の信号干渉が抑制される。この実施形態では、半導体柱１０５ｄが、ボイド１３５をフィン１０５ａ，１０５ｂの長手方向に沿って限定しうる。したがって、半導体柱１０５ｄは、導電層、例えば、金属またはポリシリコンがボイド１３５の内部に浸透することを防ぎうる。したがって、ボイド構造の半導体素子の信頼性が高まりうる。
【００５５】
この実施形態による半導体素子の製造方法は、図１ないし図５の半導体素子の製造方法を参照しうる。但し、この実施形態では、図４の埋没絶縁膜１３０の形成工程が図７のブリッジ絶縁膜１３２の形成工程に代替される。
【００５６】
図７を参照すれば、フィン１０５ａ，１０５ｂ及び半導体柱１０５ｄの形成後、フィン１０５ａ，１０５ｂの上面を連結するようにブリッジ絶縁膜１３２を形成する。これにより、フィン１０５ａ，１０５ｂ、半導体柱及びブリッジ絶縁膜１３２の間にボイド１３５が限定される。
【００５７】
図８を参照すれば、ＭＯＳトランジスタ構造１０５ｄ及びコンタクトプラグ１５０を形成しうる。ＭＯＳトランジスタ構造の形成は、図５の工程で、埋没絶縁膜１３０の代りにブリッジ絶縁膜１３２を形成することによって容易に実施しうる。
【００５８】
図９は、本発明の第４実施形態による半導体素子及びその製造方法を示す斜視図である。
【００５９】
この実施形態による半導体素子は、図６の半導体素子で埋没絶縁膜１３０の構造を変形したものでありうる。したがって、実施形態で重複する説明は省略する。
【００６０】
図９を参照すれば、埋没絶縁膜１３０（図６）の代りに、ブリッジ絶縁膜１３２が提供される。ブリッジ絶縁膜１３２は、フィン１０５ａ，１０５ｂと半導体柱１５０との間にボイド１３２を限定し、その詳細な説明は、図７及び図８を参照しうる。前述したように、ボイド１３２は、フィン１０５ａ，１０５ｂに形成されたメモリトランジスタの干渉を減らせる。
【００６１】
この実施形態による半導体素子の製造方法は、図１ないし図４及び図６の半導体素子の製造方法を参照しうる。但し、この実施形態では、図４の埋没絶縁膜１３０の形成工程が図７のブリッジ絶縁膜１３２の形成工程に代替される。
【００６２】
図９を参照すれば、ブリッジ絶縁膜１３２の形成後、メモリトランジスタ構造及びコンタクトプラグ１５０を形成しうる。メモリトランジスタ構造の形成は、図６の工程で埋没絶縁膜１３０の代りにブリッジ絶縁膜１３２を形成することによって容易に実施しうる。
【００６３】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能である。
【産業上の利用可能性】
【００６４】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。
【図２】本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。
【図３】本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。
【図４】本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。
【図５】本発明の第１実施形態による半導体素子及びその製造方法を示す斜視図である。
【図６】本発明の第２実施形態による半導体素子及びその製造方法を示す斜視図である。
【図７】本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。
【図８】本発明の第３実施形態による半導体素子及びその製造方法を示す斜視図である。
【図９】本発明の第４実施形態による半導体素子及びその製造方法を示す斜視図である。
【符号の説明】
【００６６】
１０５  活性領域
１０５ａ，１０５ｂ  フィン
１０５ｃ  ボディ
１０５ｄ  半導体柱
１１０  素子分離膜
１１５  スペーサ絶縁膜
１２０  マスク層
１３０  埋没絶縁膜
１４０  ゲート絶縁膜
１４５  ゲート電極
１５０  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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