(57)【要約】【課題】ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制する。【解決手段】セルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。ワード線ドライバ１５は、アドレスデコーダ１６でデコードされたアドレスのワード線１０を選択し、Ｖｋｋ電圧供給部１７から供給される正の電圧Ｖｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖｐｐ電圧供給部１８から供給される正の電圧Ｖｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖｋｋ及び電圧Ｖｐｐは共に正の電圧であり、電圧Ｖｐｐの方が電圧Ｖｋｋより大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の正電圧を供給する第１の電圧供給部と、
前記第１の正電圧よりも高い第２の正電圧を供給する第２の電圧供給部と、
ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴと、
前記第１の電圧供給部と前記第２の電圧供給部と前記ｐ型ゲートとに接続され、前記ｎチャネル型ＦｉｎＦＥＴをオフさせる際には前記ｐ型ゲートに対して前記第１の正電圧を供給する一方、前記ｎチャネル型ＦｉｎＦＥＴをオンさせる際には前記ｐ型ゲートに対して前記第２の正電圧を供給するドライバと、
を備える、半導体回路。
【請求項２】
前記ｎチャネル型ＦｉｎＦＥＴは、実質的に閾値調整用の不純物が注入されていないチャネル領域を有する、
請求項１の半導体回路。
【請求項３】
前記ｐ型ゲートは、ｐ型不純物を含むポリシリコンで形成されている、
請求項１又は請求項２の半導体回路。
【請求項４】
請求項１から請求項３のいずれかに記載の前記半導体回路を備えた半導体記憶装置であって、
前記ｎチャネル型ＦｉｎＦＥＴはセルトランジスタであり、
前記ドライバは、前記セルトランジスタの前記ｐ型ゲートに接続されたワード線をドライブするためのワード線ドライバである、半導体記憶装置。
【請求項５】
前記半導体記憶装置は、ＤＲＡＭ装置である、
請求項４の半導体記憶装置。
【請求項６】
ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴをセルトランジスタとして備えるＤＲＡＭ装置において、前記セルトランジスタをオフ状態とするために前記ｐ型ゲートに対して正の電圧を印加する、ＤＲＡＭ装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に、ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴを備える半導体回路、当該半導体回路を備える半導体装置及びＤＲＡＭ装置、並びに、ＤＲＡＭ装置の使用方法を提供することを目的とする。
【背景技術】
【０００２】
特許文献１に記載のように、板状に突出するように形成したチャネル領域（Ｆｉｎ）をコの字型に跨ぐようにゲート電極を形成したＦｉｎ型電界効果トランジスタ（ＦｉｎＦＥＴ）が知られている。例えば、Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＤＲＡＭ）などの半導体装置においてセルトランジスタにＦｉｎＦＥＴを用いる場合、セルの保持特性を高めるため接合リーク電流やオフ・リーク電流を抑制する必要がある。
【０００３】
チャネル内の不純物濃度を増加させて閾値電圧を上昇させることによりオフ・リーク電流を抑制する技術が知られているが、Ｆｉｎ内部まで高濃度に不純物を注入しなければＦｉｎ内部に不純物を均一に注入するのは困難である。しかしながら、チャネル内の不純物を高濃度にすると接合部強電界に起因した接合リーク電流が増大して保持特性が悪化したり、チャネル容量が増大するため、トランジスタの応答速度が悪化する問題がある。そのため、セルトランジスタにＦｉｎＦＥＴを用いる場合にはＦｉｎ内部に閾値調整用の不純物を導入せずに、保持特性を高める技術が求められる。
【０００４】
一方、ゲート電極を構成するポリシリコンにリン等のｎ型不純物をドープしたｎ型ゲートを有するｎチャネル型のＦｉｎＦＥＴでは、ゲートバイアスが０Ｖのときのエネルギーバンドがフラットバンドよりもオフ・リーク電流が保持特性に及ぼす影響が無視できないほど反転側の状態となる。ＦｉｎＦＥＴをオフにする際にはＦｉｎ内部の電界を十分に制御するためにＦｉｎ内部のパンチスルーを抑える必要がある。そのため、ＦｉｎＦＥＴでないトランジスタと比較して大きな負の電圧をｎ型ゲートに印加する必要がある。このようにオフ時にｎ型ゲートに印加する電圧が大きいと、データ保持状態での回路消費電流が増加するという問題があるため、セルトランジスタにｎ型ゲートを有するｎチャネル型のＦｉｎＦＥＴを用いることは望ましくない。
【特許文献１】特開２００５−２２９１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、ゲート電極を構成するポリシリコンにボロン等のｐ型不純物をドープしたｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴでは、ゲートバイアスが０Ｖのときのエネルギーバンドがフラットバンドよりも蓄積側の状態となる。従って、閾値電圧が高く回路動作速度が遅いという問題がある。さらに、ｎ型ゲートに比べ、ドレイン−ゲート間により高電圧が印加された状態となるため、接合部強電界に起因した接合リーク電流が増加するという問題がある。
【０００６】
閾値電圧を下げて回路動作速度を速めるために、Ｆｉｎ内部にｎ型不純物を導入したｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴを採用する場合、前述のようにＦｉｎ内部に導入した不純物の不均一性に起因して、パンチスルーなどの特性がばらつく問題がある。
【０００７】
そこで、本発明は、ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制することができる半導体回路、半導体装置及びＤＲＡＭ装置並びにＤＲＡＭ装置の使用方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の半導体回路は、第１の正電圧を供給する第１の電圧供給部と、第１の正電圧よりも高い第２の正電圧を供給する第２の電圧供給部と、ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴと、第１の電圧供給部と第２の電圧供給部とｐ型ゲートとに接続され、ｎチャネル型ＦｉｎＦＥＴをオフさせる際にはｐ型ゲートに対して第１の正電圧を供給する一方、ｎチャネル型ＦｉｎＦＥＴをオンさせる際にはｐ型ゲートに対して第２の正電圧を供給するドライバとを備える。
【０００９】
第２の半導体回路は第１の半導体回路において、ｎチャネル型ＦｉｎＦＥＴが実質的に閾値調整用の不純物が注入されていないチャネル領域を有する。
【００１０】
第３の半導体回路は第１又は第２の半導体回路において、ｐ型ゲートがｐ型不純物を含むポリシリコンで形成されている。
【００１１】
本半導体記憶装置は上記の半導体回路を備えており、ｎチャネル型ＦｉｎＦＥＴがセルトランジスタであり、ドライバがセルトランジスタのｐ型ゲートに接続されたワード線をドライブするためのワード線ドライバである。
【００１２】
本半導体記憶装置は、ＤＲＡＭ装置である。
【００１３】
本ＤＲＡＭ装置の使用方法は、ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴをセルトランジスタとして備えるＤＲＡＭ装置において、セルトランジスタをオフ状態とするためにｐ型ゲートに対して正の電圧を印加する。
【発明の効果】
【００１４】
本発明によれば、ｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴのリーク電流を従来よりも抑制することができる。
【発明を実施するための最良の形態】
【００１５】
図１に示すように、本実施形態の半導体記憶装置はＤＲＡＭ装置であり、複数のワード線（ＷＬ）１０と複数のディジット線（ＤＬ）１１が交差する箇所にメモリセル１２をマトリクス状に配設し、各メモリセル１２とディジット線１１との間にワード線１０によって駆動されるセルトランジスタ１３を配したメモリセルアレイ１４を備える。
【００１６】
図２に示すように、本実施形態のセルトランジスタ１３は、Ｆｉｎ形状のチャネル領域を有するｎチャネル型ＦｉｎＦＥＴであって、ポリシリコンにｐ型不純物をドープして形成されたｐ型ゲート電極を備えている。
【００１７】
具体的には、セルトランジスタ１３は、シリコン基板２０とＦｉｎ２１と素子分離膜２２とゲート電極２３とゲート絶縁膜２４とソース領域２５とドレイン領域２６で構成されている。
【００１８】
Ｆｉｎ２１は、ｐ型のシリコン基板２０から突設された板状部位であり、シリコン基板２０と一体的に形成されている。素子分離膜２２は、絶縁材料でシリコン基板２０上に形成されており、複数のセルトランジスタ１３のＦｉｎ２１間でＦｉｎ２１の下部を埋めるように配設されている。ゲート電極２３は、ボロンなどのｐ型不純物をドープしたポリシリコンによって形成されており、素子分離膜２２上でＦｉｎ２１を板厚方向に跨ぐように配設されている。ゲート電極２３はワード線１０の一部を構成しており、複数のセルトランジスタ１３にわたって一体的に形成されている。ゲート絶縁膜２４は、ゲート電極２３とＦｉｎ２１との間に配設されている。更に、ソース領域２５及びドレイン領域２６は、Ｆｉｎ２１の上端にｎ型の不純物を拡散することによって形成されており、ゲート電極２３を挟むように配設されている。ソース領域２５はディジット線１１に接続され、ドレイン領域２６はメモリセル１２に接続されている。なお、セルトランジスタ１３のオン動作時にｎチャネルを形成するゲート電極２３下にあるＦｉｎ２１のチャネル領域には、実質的に閾値調整用の不純物はドープされていない。
【００１９】
図１に示すワード線１０は、ワード線ドライバ（ＷＬ  Ｄｒｉｖｅｒ）１５によって駆動されている。ワード線ドライバ１５は、アドレスデコーダ（ＡＤＤ  ｄｅｃｏｄｅｒ）１６でデコードされたアドレスに従ってワード線１０を選択し、Ｖｋｋ電圧供給部（Ｖｋｋ  ｇｅｎｅｒａｔｏｒ）１７から供給される正の電圧Ｖｋｋを選択したワード線１０に供給することによってセルトランジスタ１３を非活性化し、Ｖｐｐ電圧供給部（Ｖｐｐ  ｇｅｎｅｒａｔｏｒ）１８から供給される正の電圧Ｖｐｐを選択したワード線１０に供給することによってセルトランジスタ１３を活性化する。電圧Ｖｋｋ及び電圧Ｖｐｐは共に正の電圧であり、電圧Ｖｐｐの方が電圧Ｖｋｋより大きい。
【００２０】
図３は、本実施形態のｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴであるセルトランジスタ１３における表面電位（横軸）と、Ｆｉｎ２１内部の全キャリア数（縦軸）との関係を示すグラフである。図３を参照して本実施形態のセルトランジスタ１３のセル保持特性について検討する。セル保持特性を向上させるためには、セルトランジスタのオフ・リーク電流と接合リーク電流の合計を少なくする必要があり、一般的には、フラットバンド状態の近辺でリークが最小となる。
【００２１】
電位φ１は、ゲート電極２３に０Ｖが印加されたときの表面電位を示しており、このときエネルギーバンドがフラットバンドよりも蓄積側の状態にある。この状態では、オフ・リーク電流は無視できるがゲート−ドレイン間の強電界に起因する接合リーク電流が増加するため、最適な状態とはいえない。
【００２２】
電位φ２は、ゲート電極２３に正の電圧Ｖｋｋが印加されたときの表面電位を示しており、このときエネルギーバンドがフラットバンドに近い状態にある。すなわち、ゲート電極２３に正の電圧Ｖｋｋを印加すれば、接合部強電界に起因した接合リーク電流が問題とならない状態でセルトランジスタ１３をオフ状態に維持することができる。正の電圧Ｖｋｋよりも更に大きな正の電圧Ｖｐｐをゲート電極２３に印加すると、エネルギーバンドが反転状態となってセルトランジスタ１３がオンする。
【００２３】
メモリセル１２のトータルのリーク電流の最小化を図るためには、セルトランジスタ１３のオフ・リーク電流（弱反転でのセルトランジスタ１３のオン電流）と、接合強電界に起因する接合リーク電流の和が最小になればよい。トランジスタ・チャネル部の表面電位が反転側から蓄積側になるほどオフ・リーク電流は少なくなるが、ドレイン−ゲート間にかかる電界が強くなるため、強電界に起因する接合リーク電流が増加する。従って、オフ・リーク電流と接合リーク電流の総和が最小値をとるような電圧Ｖｋｋの最適値は、セルトランジスタ１３のチャネル部のフラットバンド電圧より高い場合も低い場合もある。
【００２４】
セルトランジスタ１３のオフ時に０Ｖより高い正の電圧Ｖｋｋをゲート電極２３に印加することにより、セルトランジスタ１３をオンする際に閾値電圧まで上昇させる時間が０Ｖの場合よりも短くなり回路動作スピードを高めることができる。又、ゲート電極２３下のＦｉｎ２１内に閾値調整用の不純物を導入しないため、閾値調整の不純物に起因した特性のばらつきをなくすことができる。更に、オフ時におけるドレイン−ゲート間の電位差を小さくすることができる。
【００２５】
電位φ３は、比較例であるｎ型ゲートを有するｎチャネル型ＦｉｎＦＥＴにおいて、ゲート電極に０Ｖを印加したときの表面電位を示しており、このときエネルギーバンドがフラットバンドよりも空乏又は反転側の状態にある。比較例では、オフ状態でエネルギーバンドをフラットバンドに近い状態に維持するためには、電圧Ｖｋｋよりも絶対値が大きい負の電圧をゲート電極に印加しなければならない。
【００２６】
具体的には、本実施形態のｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴにおいて、ゲート電極２３がオフの状態でメモリセル１２に書き込まれているデータがＨｉｇｈデータ（１．４Ｖ）であり、ｎ型ポリシリコンとｐ型ポリシリコンの仕事関数差が−１．０Ｖであるとき、オフ時にｐ型ゲートに正の電圧Ｖｋｋ＝＋０．３Ｖを印加すれば、ドレイン−ゲート間の電位差は、Ｖ１＝１．４−（＋０．３）−（−１．０）＝２．１Ｖとなる。オフ時にｐ型ゲートに印加する電圧が０Ｖであればドレイン−ゲート間の電位差が２．４Ｖとなるため、正の電圧を印加することによって接合部強電界に起因したリーク電流を小さくすることができる。
【００２７】
一方、比較例のｎ型ゲートを有するｎチャネル型ＦｉｎＦＥＴでは、オフ時のゲート電圧を−０．７Ｖという大きな値にすればドレイン−ゲート間の電圧差をＶ２＝１．４−（−０．７）＝２．１Ｖとなりｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴの場合と同じになる。従って、本実施形態のようにｐ型ゲートを有するｎチャネル型ＦｉｎＦＥＴによれば、ｎ型ゲートを有するｎチャネル型ＦｉｎＦＥＴに比較してオフ時の消費電力を小さくすることができる。
【００２８】
以上、本願発明を実施例に基づき具体的に説明したが、本願発明はこれら実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００２９】
【図１】本実施形態のＤＲＡＭ装置の要部構成図である。
【図２】図１のセルトランジスタの要部断面斜視図である。
【図３】図２のセルトランジスタのゲートにおける表面準位とＦｉｎ中キャリア総数との関係を示すグラフである。
【符号の説明】
【００３０】
１０  ワード線
１１  ディジット線
１２  メモリセル
１３  セルトランジスタ
１４  メモリセルアレイ
１５  ワード線ドライバ
１６  アドレスでコーダ
１７  Ｖｋｋ電圧供給部
１８  Ｖｐｐ電圧供給部
２０  シリコン基板
２１  Ｆｉｎ
２２  素子分離膜
２３  ゲート電極
２４  ゲート絶縁膜
２５  ソース領域
２６  ドレイン領域
【図１】
2008182139.tif 000003
【図２】
2008182139.tif 000004
【図３】
2008182139.tif 000005