(57)【特許請求の範囲】
【請求項１】
電気的に並列接続された複数の半導体素子と、電気的に絶縁された複数のゲート配線とを備えた半導体装置の駆動方法であって、
前記複数のゲート配線は、第１および第２のゲート配線を含み、
前記複数の半導体素子は、前記第１のゲート配線の電圧によって電流が制御される第１のチャネル領域を有する少なくとも１個の第１の半導体素子と、前記第２のゲート配線の電圧によって電流が制御される第２のチャネル領域を有する少なくとも１個の第２の半導体素子とを含み、
前記駆動方法は、
前記半導体装置のターンオン時において、前記第１および第２のゲート配線の両方に前記半導体装置のオン電圧を印加するステップと、
前記オン電圧の印加が開始されてから予め定められた時間の経過後において、前記第２のゲート配線には前記半導体装置のオフ電圧を印加する一方で、前記第１のゲート配線には前記オン電圧を印加するステップとを備える、半導体装置の駆動方法。
【請求項２】
前記予め定められた時間は、前記オン電圧の印加開始から前記半導体装置の端子間電流の立ち上がりが開始されるまでの第１の所要時間と、前記端子間電流の立ち上がりの開始から前記半導体装置の端子間電圧が立ち下がるまでの第２の所要時間との和以上である、請求項１記載の半導体装置の駆動方法。
【請求項３】
前記予め定められた時間は、前記半導体装置のミラー区間後に、前記第２のゲート配線に前記オフ電圧が印加されるように決められる、請求項１記載の半導体装置の駆動方法。
【請求項４】
電気的に並列接続された複数の半導体素子と、電気的に絶縁された複数のゲート配線とを備えた半導体装置の駆動回路であって、
前記複数のゲート配線は、第１および第２のゲート配線を含み、
前記複数の半導体素子は、前記第１のゲート配線の電圧によって電流が制御される第１のチャネル領域を有する少なくとも１個の第１の半導体素子と、前記第２のゲート配線の電圧によって電流が制御される第２のチャネル領域を有する少なくとも１個の第２の半導体素子とを含み、
前記駆動回路は、
前記半導体装置のターンオン時に第１の信号レベルから第２の信号レベルに遷移する一方で、前記半導体装置のターンオフ時に前記第２の信号レベルから前記第１の信号レベルに遷移する駆動制御信号に従って、前記第１のゲート配線に前記半導体装置のオン電圧またはオフ電圧を印加するように構成された第１のゲート電圧制御部と、
前記駆動制御信号に応じて前記第２のゲート配線に前記オン電圧または前記オフ電圧を印加するように構成された第２のゲート電圧制御部とを備え、
前記第１のゲート電圧制御部は、前記駆動制御信号が前記第１の信号レベルであるときに前記オフ電圧を前記第１のゲート配線に印加するとともに、前記駆動制御信号が前記第２の信号レベルであるときに前記オン電圧を前記第１のゲート配線に印加し、
前記第２のゲート電圧制御部は、前記駆動制御信号が前記第１の信号レベルから前記第２の信号レベルへ遷移したときに、前記第２のゲート配線に対して予め定められた時間幅で前記オン電圧をパルス状に印加する、半導体装置の駆動回路。
【請求項５】
前記予め定められた時間幅は、前記オン電圧の印加開始から前記半導体装置の端子間電流の立ち上がりが開始されるまでの第１の所要時間と、前記端子間電流の立ち上がりの開始から前記半導体装置の端子間電圧が立ち下がるまでの第２の所要時間との和以上となるように決められる、請求項４記載の半導体装置の駆動回路。
【請求項６】
前記予め定められた時間幅は、前記半導体装置のミラー区間後に、前記第２のゲート配線に対して前記オフ電圧が印加されるように決められる、請求項４記載の半導体装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の駆動方法および駆動回路に関し、より特定的には、電圧駆動型の半導体装置の駆動方法および駆動回路に関する。
【背景技術】
【０００２】
電力用半導体装置の一つとして、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor）およびＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）に代表される、ゲート電極の電圧に応じてオンオフが制御される電圧駆動型の半導体装置が知られている。【０００３】
特開２００４−３１９６２４号公報（特許文献１）には、ゲートが第１ゲートパターンに接続される複数の第１ゲート電圧駆動型半導体素子と、ゲートが第２ゲートパターンに接続される複数の第２ゲート電圧駆動型半導体素子との並列接続によって、１個の半導体装置を構成することが記載されている。さらに、第１ゲートパターンと第２ゲートパターンとの間でターンオフ時の電圧変化を異なるタイミングとすることによって、サージ電圧による破壊を防止することが記載されている。【０００４】
また、特開平６−８５２６８号公報（特許文献２）にも、電力用半導体素子のゲート電極を複数個に分割する構造が記載されている。特許文献２には、分割されたゲート電極のうち、ゲート・ソース間耐圧が規定値に達しないゲート電極については、ゲート端子ではなくソース端子と接続することにより、当該ゲート電極の下方領域をＩＧＢＴとして動作させない構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１９６２４号公報
【特許文献２】特開平６−８５２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電圧駆動型の半導体装置では、オンオフ時のスイッチング損失の抑制が求められる。特に、ターンオン時には、注入される電子電流が大きいと呼応するホールの量も多くなるため、ターンオンが完了するまでの時間が短くなりスイッチング損失が小さくなる。【０００７】
一方で、電圧駆動型の半導体装置では、負荷短絡等の発生により過電流が生じた場合に、半導体装置が短絡故障に至るまでの短絡時間は長いことが望ましい。一般的に、短絡時間は、電流（ＩＧＢＴではコレクタ電流Ｉｃ）および電圧（ＩＧＢＴではコレクタ・エミッタ間電圧Ｖｃｅ）を乗算したパワー（Ｉｃ×Ｖｃｅ）の時間積分値である∫（Ｉｃ×Ｖｃｅ）ｄｔが、当該半導体装置が短絡時に耐えることができるエネルギで定義されるＥＳＣに達するまでの所要時間となる。ここで、ＥＳＣは半導体チップの大きさに依存してほぼ決まり、短絡時のＶｃｅについても半導体装置が接続される電源の電圧によってほぼ決まってしまう。したがって、短絡時間を長くするには、コレクタ電流Ｉｃの抑制が必要となる。【０００８】
しかしながら、コレクタ電流Ｉｃの大きさは、オン時に注入される電子電流の大きさに比例する。このため、スイッチング損失抑制のためにコレクタ電流Ｉｃを大きくすると、短絡時間の確保では不利となり、両者はトレードオフの関係にあることが理解される。このように、電圧駆動型の半導体装置では、スイッチング損失に代表される素子性能を維持したままで、短絡時間を改善することが困難である。【０００９】
本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、電圧駆動型の半導体装置について、スイッチング損失を増加させることなく、短絡時間を確保することである。
【課題を解決するための手段】
【００１０】
本開示のある局面では、電気的に並列接続された複数の半導体素子と、電気的に絶縁された複数のゲート配線とを備えた半導体装置の駆動方法において、複数のゲート配線は、第１および第２のゲート配線を含む。複数の半導体素子は、第１のゲート配線の電圧によって電流が制御される第１のチャネル領域を有する少なくとも１個の第１の半導体素子と、第２のゲート配線の電圧によって電流が制御される第２のチャネル領域を有する少なくとも１個の第２の半導体素子とを含む。駆動方法は、半導体装置のターンオン時において、第１および第２のゲート配線の両方に半導体装置のオン電圧を印加するステップと、オン電圧の印加が開始されてから予め定められた時間の経過後において、第２のゲート配線には半導体装置のオフ電圧を印加する一方で、第１のゲート配線にはオン電圧を印加するステップとを備える。【００１１】
本開示の他のある局面では、電気的に並列接続された複数の半導体素子と、電気的に絶縁された複数のゲート配線とを備えた半導体装置の駆動回路であって、第１および第２のゲート電圧制御部を備える。複数のゲート配線は、第１および第２のゲート配線を含む。複数の半導体素子は、第１のゲート配線の電圧によって電流が制御される第１のチャネル領域を有する少なくとも１個の第１の半導体素子と、第２のゲート配線の電圧によって電流が制御される第２のチャネル領域を有する少なくとも１個の第２の半導体素子とを含む。第１のゲート電圧制御部は、駆動制御信号に従って、第１のゲート配線に半導体装置のオン電圧またはオフ電圧を印加するように構成される。駆動制御信号は、半導体装置のターンオン時に第１の信号レベルから第２の信号レベルに遷移する一方で、半導体装置のターンオフ時に第２の信号レベルから第１の信号レベルに遷移する。第２のゲート電圧制御部は、駆動制御信号に応じて第２のゲート配線にオン電圧またはオフ電圧を印加するように構成される。第１のゲート電圧制御部は、駆動制御信号が第１の信号レベルであるときにオフ電圧を第１のゲート配線に印加するとともに、駆動制御信号が第２の信号レベルであるときにオン電圧を第１のゲート配線に印加する。第２のゲート電圧制御部は、駆動制御信号が第１の信号レベルから第２の信号レベルへ遷移したときに、第２のゲート配線に対して予め定められた時間幅でオン電圧をパルス状に印加する。
【発明の効果】
【００１２】
この発明によれば、電圧駆動型の半導体装置について、スイッチング損失を増加させることなく、短絡時間を確保することができる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態に従う駆動方法が適用される半導体装置の構成の一例を説明するための断面図である。
【図２】図１の半導体装置に対してゲート電圧を供給するための構成を説明する概念的な断面図である。
【図３】図１および図２に示された半導体装置におけるゲート配線の第１の配置例を説明する平面図である。
【図４】図１および図２に示された半導体装置におけるゲート配線の第２の配置例を説明する平面図である。
【図５】本実施の形態に従う半導体装置の駆動構成を説明する概念的な回路図である。
【図６】本実施の形態に従う半導体装置の駆動方法を説明する概念的な波形図である。
【図７】半導体装置のターンオン時のシミュレーション波形図である。
【図８】半導体装置のターンオフ時のシミュレーション波形図である。
【図９】半導体装置のターンオン時に負荷短絡が発生したときのシミュレーション波形図である。
【図１０】本実施の形態に従う駆動方法が適用される半導体装置の構成の変形例を説明する断面図である。
【図１１】図１０に示された変形例に従う半導体装置におけるゲート配線の配置例を説明する平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、以下では、図中の同一または相当部分に同一符号を付して、その説明は原則的に繰り返さないものとする。
【００１５】
図１は、本実施の形態に従う駆動方法が適用される半導体装置１００の構成の一例を説明する断面図である。
【００１６】
図１を参照して、半導体装置１００は、Ｐ＋基板１０１の上面に形成された、Ｎ＋バッファ層１０２、Ｎ−ドリフト層１０６、電荷蓄積層１０７、チャネルドープ層１０８、ソース注入領域１０９、および、Ｐ＋拡散領域１１０を備える。Ｐ＋基板１０１の裏面にはコレクタ電極１０３が形成されており、Ｐ＋基板１０１は、コレクタ層として機能する。
【００１７】
さらに、半導体装置１００は、エミッタ電極１１１と、複数のゲート電極１０５とを備える。エミッタ電極１１１は、ソース注入領域１０９の一部領域（酸化膜１１２の非形成領域）と、Ｐ＋拡散領域１１０との上面に形成される。エミッタ電極１１１は、半導体チップの第１の主表面側に設けられる。コレクタ電極１０３は、第１の主表面とは反対側の第２の主表面に設けられる。第１の主表面において、エミッタ電極１１１および複数のゲート電極１０５の間は、酸化膜１１２によって絶縁されている。さらに、ゲート電極１０５は、ゲート絶縁膜１０４によって、周囲の各層および領域から電気的に絶縁されている。
【００１８】
各ゲート電極１０５は、図１の紙面鉛直方向に延在するようにストライプ状に設けられたトレンチ溝に埋め込まれた導電体（たとえば、ポリシリコン）で形成されたゲート配線によって構成される。図１に示された半導体装置１００は、いわゆる、電荷蓄積形トレンチゲート型バイポーラトランジスタ（ＣＳＴＢＴ（登録商標））構造を有しており、ゲート電極１０５毎に、ゲート電極の電圧（以下、単に「ゲート電圧」とも称する）に応じた電界に依存して電流が変化するチャネル領域１１３を有するトランジスタセル１２０が形成される。
【００１９】
各トランジスタセル１２０では、ゲート電極１０５の電圧に応じて電流が制御されるチャネル領域１１３が設けられる。ＣＳＴＢＴ構造を始めとする縦型トランジスタ構造では、トレンチ型で形成される複数のゲート配線のピッチを縮小して、多くのトランジスタセル１２０を形成することによって、オン抵抗の低減を図ることができる。
【００２０】
このように、半導体装置１００は、同一チップ上に、コレクタ電極１０３およびエミッタ電極１１１を共通として、複数のトランジスタセル１２０が電気的に並列接続された構成を有している。すなわち、半導体装置１００では、一対の主電極として機能するコレクタ電極１０３およびエミッタ電極１１１間には、各ゲート電極１０５の電圧に応じて制御された各チャネル領域１１３での電子電流の和に比例する電流（以下、コレクタ電流Ｉｃとも称する）が発生する。このように、半導体装置１００は、ゲート電圧に応じてコレクタ電流Ｉｃを制御可能な、電圧駆動型のスイッチング素子として機能する。
【００２１】
図２には、半導体装置１００に対してゲート電圧を供給するための構成を説明する概念的な断面図が示される。
【００２２】
図２では、図１からエミッタ電極１１１および酸化膜１１２の表記が削除され、代わりに、ゲート電圧を供給するための構成が概念的に示されている。
【００２３】
半導体装置１００では、互いに絶縁された複数のゲート配線によって、複数のゲート電極１０５が構成される。図２の例では、２種類のゲート配線１１４ａおよび１１４ｂが配置される。ゲート配線１１４ａおよび１１４ｂは、ゲートパッド１１５ａおよび１１５ｂとそれぞれ電気的に接続される。ゲートパッド１１５ａおよび１１５ｂは互いに電気的に絶縁されており、後程説明する駆動回路から別個の電圧信号を印加される。
【００２４】
この結果、複数のトランジスタセル１２０は、ゲート配線１１４ａによってゲート電極１０５が構成されるトランジスタセル１２０ａと、ゲート配線１１４ｂによってゲート電極１０５が構成されるトランジスタセル１２０ｂとを含むことが理解される。トランジスタセル１２０ａは、ゲート配線１１４ａの電圧に応じて電流が制御されるチャネル領域１１３ａを有し、トランジスタセル１２０ｂは、ゲート配線１１４ｂの電圧に応じて電流が制御されるチャネル領域１１３ｂを有する。
【００２５】
このように、ゲート配線１１４ａは「第１のゲート配線」に対応し、チャネル領域１１３ａは「第１のチャネル領域」に対応し、トランジスタセル１２０ａは「第１の半導体素子」に対応する。また、ゲート配線１１４ｂは「第２のゲート配線」に対応し、チャネル領域１１３ｂは「第２のチャネル領域」に対応し、トランジスタセル１２０ｂは「第２の半導体素子」に対応する。
【００２６】
図３および図４には、ゲート配線１１４ａ，１１４ｂの配置例を説明するための、半導体装置１００を第１の主表面側から見た平面図が示される。図３および図４には、ゲート配線およびゲートパッドのみが表記されている。
【００２７】
図３および図４を参照して、ゲート配線１１４ａおよび１１４ｂは、同一方向（紙面左右方向）に延在するゲート電極部分を形成するための周期的な配線パターンを含んで設けられる。さらに、ゲート配線１１４ａは、ゲートパッド１１５ａと電気的に接続される。ゲート配線１１４ｂは、ゲートパッド１１５ｂと電気的に接続される。
【００２８】
ゲートパッド１１５ａおよび１１５ｂは、ゲート配線１１４ａおよび１１４ｂとは異なる配線層に設けることができる。ゲートパッド１１５ａ，１１５ｂは、ゲートパッド１１５ａ，１１５ｂにそれぞれ接続されたワイヤ同士の干渉を回避するために、半導体装置１００の第１の主表面において対称配置（線対称または点対称）することが好ましい。
【００２９】
ゲートパッド１１５ａには、ゲート電圧信号Ｖｇ１が供給される。ゲートパッド１１５ｂには、ゲート電圧信号Ｖｇ２が供給される。この結果、ゲート配線１１４ａの電圧は、ゲート電圧信号Ｖｇ１によって規定され、ゲート配線１１４ｂの電圧は、ゲート電圧信号Ｖｇ２によって規定される。
【００３０】
なお、図３および図４では、２種類のゲート配線は、「１１４ａ，１１４ｂ，１１４ａ，１１４ｂ，…」の順に周期的に配列されているが、異なる順序で周期的に配置することも可能である。たとえば、「１１４ａ，１１４ｂ，１１４ｂ，１１４ａ，１１４ｂ，１１４ｂ，…」、あるいは、「１１４ａ，１１４ａ，１１４ａ，１１４ｂ，１１４ａ，１１４ａ，１１４ａ，１１４ｂ，１１４ａ，…」のように、周期的に配列されていれば、ゲート配線１１４ａおよび１１４ｂの配置本数が異なっていてもよい。
【００３１】
図５は、本実施の形態に従う半導体装置の駆動構成を説明する概念的な回路図である。
図５を参照して、半導体装置１００は、ゲート配線１１４ａによってゲート電圧信号を制御される複数のトランジスタセル１２０ａと、ゲート配線１１４ｂによってゲート電圧信号を制御される複数のトランジスタセル１２０ｂとが、コレクタ電極１０３およびエミッタ電極１１１の間に並列接続された構成の等価回路で示される。
【００３２】
半導体装置１００は、コレクタ電極１０３およびエミッタ電極１１１の間に電圧が印加された状態において、ゲート−エミッタ間の電圧がしきい値電圧よりも高いとオンする。オン状態では、コレクタ−エミッタ間電圧Ｖｃｅがほぼ０になる。コレクタ電流Ｉｃは、ゲート配線１１４ａの電圧に従って複数のトランジスタセル１２０ａに生じる電子電流およびホール電流の和と、ゲート配線１１４ｂの電圧に従って複数のトランジスタセル１２０ｂに生じる電子電流およびホール電流の和との総和で示される。
【００３３】
一方で、半導体装置１００は、ゲート電圧がしきい値電圧よりも低いとオフされる。オフ状態では、Ｉｃ＝０となる。
【００３４】
半導体装置１００の駆動回路１３０は、駆動制御信号Ｓｐｄの信号レベルに応じて、半導体装置１００をオンオフする。たとえば、駆動回路１３０は、駆動制御信号Ｓｐｄが論理ローレベル（以下、単に「Ｌレベル」とも表記する）の期間において半導体装置１００をオフする一方で、駆動制御信号Ｓｐｄが論理ハイレベル（以下、単に「Ｈレベル」とも表記する）の期間において半導体装置１００をオンするように動作する。
【００３５】
駆動回路１３０は、ゲート電圧制御部１３１と、ゲート電圧制御部１３２とを有する。ゲート電圧制御部１３１は、駆動制御信号Ｓｐｄに従ってゲート電圧信号Ｖｇ１を発生する。ゲート電圧信号Ｖｇ１は、ゲートパッド１１５ａを経由して、ゲート配線１１４ａに供給される。ゲート電圧制御部１３２は、駆動制御信号Ｓｐｄに従ってゲート電圧信号Ｖｇ２を発生する。ゲート電圧信号Ｖｇ２は、ゲートパッド１１５ｂを経由して、ゲート配線１１４ｂに供給される。
【００３６】
図６は、本実施の形態に従う半導体装置の駆動方法を説明する概念的な波形図である。
図６を参照して、時刻ｔ１以前では、半導体装置１００をオフ状態とするために、駆動制御信号ＳｐｄはＬレベルである。これに応じて、ゲート電圧信号Ｖｇ１およびＶｇ２の両方は、各トランジスタセル１２０ａ，１２０ｂをオフするための電圧（以下、「オフ電圧」）とも称する）に設定される。オフ電圧は、たとえば接地電圧ＧＮＤまたは負電圧である。
【００３７】
時刻ｔ１において、駆動制御信号Ｓｐｄは、半導体装置１００をターンオンするために、ＬレベルからＨレベルに遷移する。これに応じて、ゲート電圧信号Ｖｇ１およびＶｇ２の各々は、オフ電圧から各トランジスタセル１２０ａ，１２０ｂをオンするための電圧（以下、「オン電圧」）とも称する）に変化する。オン電圧は、たとえば正の電源電圧ＶＣＣである。これにより、時刻ｔ１に対応して、ゲート配線１１４ａ，１１４ｂの両方にオン電圧を印可するステップが実現できる。
【００３８】
ゲート電圧信号Ｖｇ１は、駆動制御信号ＳｐｄのＨレベル期間において、オン電圧に維持される。これに対して、ゲート電圧信号Ｖｇ２は、時刻ｔ１から所定時間Ｔｐｌが経過した時刻ｔ２において、オン電圧からオフ電圧に変化される。すなわち、ゲート電圧信号Ｖｇ２によって、半導体装置１００のターンオン時において、ゲート配線１１４ｂに対して、所定時間Ｔｐｌに相当する時間幅でオン電圧をパルス状に印加することができる。これにより、時刻ｔ２以降では、ゲート配線１１４ｂにオフ電圧を印加する一方で、ゲート配線１１４ａにオン電圧を印可するステップが実現できる。
【００３９】
駆動制御信号Ｓｐｄは、時刻ｔ３において、半導体装置１００をターンオフするために、ＨレベルからＬレベルに遷移する。これに応じて、ゲート電圧信号Ｖｇ１は、オン電圧からオフ電圧に変化される。一方で、ゲート電圧信号Ｖｇ２は、時刻ｔ２以降と同様にオフ電圧に維持される。
【００４０】
次に、図６に示されたゲート電圧信号Ｖｇ１，Ｖｇ２に応じた半導体装置１００の動作を説明する。
【００４１】
再び図２を参照して、時刻ｔ１において、ゲート配線１１４ａに、しきい値電圧よりも高いオン電圧が印可されると、チャネル領域１１３ａがＮ型に反転しチャネルが形成される。同様に、ゲート配線１１４ｂにオン電圧が印可されることにより、チャネル領域１１３ｂがＮ型に反転しチャネルが形成される。
【００４２】
チャネル領域１１３ａおよび１１３ｂに形成されたチャネルを通じて、エミッタ電極１１１から電子が電荷蓄積層１０７を経由してＮ−ドリフト層１０６に注入される。この注入された電子によりＮ＋バッファ層１０２を介してＰ＋基板（コレクタ層）１０１とＮ−ドリフト層１０６との間が順バイアスされ、コレクタ電極１０３からＰ＋基板（コレクタ層）１０１およびＮ＋バッファ層１０２を経由して、Ｎ−ドリフト層１０６にホールが注入される。この結果、電導度変調によりＮ−ドリフト層１０６の抵抗が大幅に低下することで、ＩＧＢＴとしての電流容量は増大する。
【００４３】
時刻ｔ２において、ゲート配線１１４ｂにオフ電圧が供給されると、トランジスタセル１２０ｂでは、ゲート・エミッタ間電圧が０または負電圧となって、チャネル領域１１３ｂがＰ型に戻る。これにより、チャネルが消滅するので、トランジスタセル１２０ｂではエミッタ電極１１１から注入されていた電子の供給が停止されることに応じて、電子電流が流れなくなる。一方で、オン電圧が供給されるゲート配線１１４ａに対応するチャネル領域１１３ａでは、チャネルの形成が維持されるので、トランジスタセル１２０ａの電子電流は継続的に流れる。
【００４４】
したがって、半導体装置１００のオン期間（Ｓｐｄ＝Ｈレベル）において、時刻ｔ１〜ｔ２では、複数のトランジスタセル１２０ａおよび１２０ｂの両方による電子電流がコレクタ電流Ｉｃとして流れる。一方で、時刻ｔ２〜ｔ３では、複数のトランジスタセル１２０ａによる電子電流のみがコレクタ電流Ｉｃとして流れることになる。
【００４５】
時刻ｔ３において、ゲート配線１１４ａにオフ電圧が供給されると、トランジスタセル１２０ａでも、ゲート・エミッタ間電圧が０または負電圧となって、チャネル領域１１３ａがＰ型に戻る。これにより、チャネル領域１１３ａでもチャネルが消滅するので、トランジスタセル１２０ａにおいても、エミッタ電極１１１から注入されていた電子の供給が停止される。この結果、複数のトランジスタセル１２０ａおよび１２０ｂの全てにおいて電子電流が流れなくなるので、半導体装置１００はオフされてＩｃ＝０となる。
【００４６】
次に、図７〜図９には、半導体装置１００のターンオン時およびターンオフ時のシミュレーション波形が示される。図７〜図９を通じて、Ｖｇ１（トランジスタセル１２０ａ）を図６の波形に従って設定した下で、Ｖｇ２（トランジスタセル１２０ｂ）の設定について、下記の３個のケース間での比較を行った。
【００４７】
第１のケースは、全トランジスタセル１２０を並列に作動させるようにＶｇ２＝Ｖｇ１とする通常の駆動方法である。第２のケースは、Ｖｇ２を図６に示されたパルス状波形とする本実施の形態に従う駆動方法である。第３のケースは、比較のために示される、Ｖｇ２をオフ電圧に維持した駆動方法である。
【００４８】
図７には、半導体装置１００のターンオン時のシミュレーション波形が示され、図８には、半導体装置１００のターンオフ時のシミュレーション波形が示される。図７および図８では、負荷短絡が発生していない通常のターンオン動作およびターンオフ動作がシミュレーションされている。
【００４９】
図７を参照して、ゲート電圧信号Ｖｇ２について、第１のケースでの波形３０１は、図６のＶｇ１の波形と同様である。一方で、第２のケースの波形３０２は、図６のＶｇ２の波形と同一であり、第３のケースの波形３０３では、Ｖｇ２はオフ電圧に維持される。
【００５０】
ゲート電圧信号Ｖｇ２によって制御されるトランジスタセル１２０ｂのゲート−エミッタ間電圧Ｖｇｅについても、第１〜第３のケースにおける波形３１１〜３１３が示される。波形３１１，３１２では、ゲート電圧信号Ｖｇ２がオン電圧に設定されるのに応じて、Ｖｇｅが上昇する。Ｖｇｅの上昇の途中で、Ｖｇｅが一定となるミラー区間３０５が発生する。
【００５１】
なお、ミラー区間３０５の発生タイミングは、駆動回路１３０による駆動条件および半導体装置１００の素子特性に従って一定タイミングで発生するので、実機実験やシミュレーションによって予め知ることができる。
【００５２】
波形３１２では、時刻ｔ２以降でＶｇ２がオフ電圧に変化するのに応じて、Ｖｇｅも低下する。Ｖｇ２＝０のときの波形３１３は、Ｖｇｅ＝０に維持される。
【００５３】
半導体装置１００全体でのコレクタ電流Ｉｃについて、第１〜第３のケースにおける波形３２１〜３２３が示され、コレクタ−エミッタ間電圧Ｖｃｅについても、第１〜第３のケースにおける波形３３１〜３３３が示される。
【００５４】
コレクタ電流Ｉｃについて、時刻ｔ２までの挙動は、波形３２１および３２２でほぼ同一である。一方で、各トランジスタセル１２０ｂにチャネルが形成されない第３のケースでの波形３２３は、電流の立上り速度が、波形３２１，３２２に比較して緩やかである。また、オン時の定常電流Ｉｏｎに対するピーク電流についても、波形３２１，３２２と比較して小さいことが理解される。なお、第２および第３のケースでは、コレクタ電流ＩｃのＩｏｎが第１のケースと同等となるように、スイッチングの条件を調整して、シミュレーションを実行している。
【００５５】
コレクタ−エミッタ間電圧Ｖｃｅについて、時刻ｔ２までの挙動は、波形３３１および３３２でほぼ同一である。一方で、各トランジスタセル１２０ｂにチャネルが形成されない第３のケースでの波形３３３は、電圧の立下りタイミングが、波形３３１，３３２に比較して遅れることが理解できる。
【００５６】
なお、ゲート電圧信号Ｖｇ２がオフ電圧に変化する時刻ｔ２をミラー区間３０５の終了後に設定することにより、時刻ｔ２において、コレクタ電流Ｉｃ＝Ｉｏｎ、かつ、コレクタ−エミッタ間電圧Ｖｃｅがほぼ０であり、半導体装置１００のターンオンはほぼ完了していることが理解される。
【００５７】
図７のシミュレーション結果より、第３のケースでは、第１のケースと比較して、ターンオン時のＩｃおよびＶｃｅの変化が緩やかであることが理解される。したがって、第３のケースでは、スイッチング損失が増大することが懸念される。一方で、第１および第２のケースの間では、ターンオン時のＩｃおよびＶｃｅの挙動はほぼ同じである。したがって、ゲート電圧信号Ｖｇ２をパルス状電圧としても、ターンオン時のスイッチング損失は、通常の駆動手法である第１のケースと同等であることが理解される。
【００５８】
図８には、半導体装置１００のターンオフ時のシミュレーション波形が示される。
図８を参照して、時刻ｔ３において、ゲート電圧信号Ｖｇ１がオン電圧からオフ電圧に変化することで、半導体装置１００はターンオフされる。ゲート電圧信号Ｖｇ２について、第１のケースでの波形３０１は、図６のＶｇ１の波形と同様である。一方で、第２のケースの波形３０２および第３のケースの波形３０３では、ターンオフ時のＶｇｓはオフ電圧に固定される。
【００５９】
コレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅについて、ターンオフ時には、第１のケース（波形３２１および３３１）と比較して、第３のケース（波形３２３および３３３）では、オン状態でチャネルが形成されるトランジスタセル１２０の個数が少ないため、より早いタイミングで、Ｖｃｅの立上りおよびＩｃの立下りが発生する。
【００６０】
第２のケース（波形３２２および３３２）でのＩｃおよびＶｃｅの挙動は、第３のケース（波形３２３および３３３）に近くなる。ただし、第１〜第３のケースを通じて、Ｖｃｅの立上りタイミングとＩｃの立下りタイミングとの時間差、および、ＶｃｅおよびＩｃの傾きは同等である。このため、第１〜第３のケースを通じて、ターンオフ時のスイッチング損失は同等であることが理解される。
【００６１】
このように、負荷短絡が発生しない、すなわち通常のターンオン動作およびターンオフ動作において、本実施の形態に従う駆動方法（第２のケース）を適用しても、通常の駆動方法（第１のケース）に対してスイッチング損失が悪化することはない。
【００６２】
図９には、負荷短絡発生時のターンオン時のシミュレーション波形が示される。図９では、半導体装置１００の印加電圧（すなわち、Ｖｃｅ）を、図７および図８での１．５倍（定格電圧の２／３倍相当）としてシミュレーションを行った。
【００６３】
また、図９では、図７および図８とは時間軸のスケールを変更しているが、時刻ｔ１、ｔ２およびｔ３は、図７および図８と同様のタイミングを示している。したがって、図９においても、第１のケースでは、Ｖｇ１およびＶｇ２は時刻ｔ１〜ｔ３の間オン電圧に維持され、第２のケースでは、Ｖｇ１は時刻ｔ１〜ｔ３の間オン電圧に維持される一方で、Ｖｇ２は、時刻ｔ１〜ｔ２間でパルス状にオン電圧に設定される。また、第３のケースでは、Ｖｇ１が時刻ｔ１〜ｔ３の間オン電圧に維持される一方で、Ｖｇ２は時刻ｔ１〜ｔ３を通じてオフ電圧に維持されている。
【００６４】
この結果、ゲート電圧信号Ｖｇ２によって制御されるトランジスタセル１２０ｂのゲート−エミッタ間電圧Ｖｇｅは、第１〜第３のケースのそれぞれにおいて波形３１１〜３１３の挙動を示す。また、コレクタ電流Ｉｃは、第１〜第３のケースのそれぞれにおいて波形３２１〜３２３の挙動を示す。なお、上述のように、図９のシミュレーションでは、Ｖｃｅは一定値である。
【００６５】
波形３１１〜３１３および波形３２１〜３２３より、第２のケースでは、ターンオン直後の期間では、第１のケースと同等のコレクタ電流Ｉｃが生じるが、ゲート電圧信号Ｖｇ２がオフ電圧に変化する時刻ｔ２以降では、ゲート配線１１４ｂに対応するトランジスタセル１２０ｂの電流がカットされることにより、コレクタ電流Ｉｃを抑制できることが理解される。したがって、負荷短絡等の発生により過電流が生じた場合に、半導体装置１００が短絡故障に至るまでの短絡時間を決める「Ｉｃ×Ｖｃｅ」について、第２のケースでは、第１のケースよりも大幅に低減できることが理解される。この結果、ＥＳＣ／∫（Ｉｃ×Ｖｃｅ）ｄｔに相当する短絡時間について、ケース２では、ケース１よりも長く確保することができる。
【００６６】
第３のケースでは、全体的にコレクタ電流Ｉｃを抑制できているが、ターンオン時のピーク値も小さくなる。この結果、コレクタ電流Ｉｃが過大になることに応じた短絡故障の検出に支障が生じることが懸念される。言い換えると、波形３２１および３２２の比較から、ゲート電圧信号Ｖｇ２をパルス状としても、コレクタ電流Ｉｃのピーク値に基づく負荷短絡の検出は、第１のケース（通常の駆動方法）と同様に実行可能であることが理解される。
【００６７】
このように、本実施の形態による半導体装置１００の駆動方法によれば、一部のゲート配線（ゲート配線１１４ｂ）に対して、オン電圧をターンオン直後のみのパルス状に印加することにより、通常動作時（負荷短絡非発生時）におけるスイッチング損失を増加させることなく、負荷短絡発生時におけるコレクタ電流Ｉｃを抑制することができる。この結果、スイッチング損失を増加させることなく、負荷短絡発生時に半導体装置１００が短絡故障に至るまでの時間（短絡時間）を確保することが可能となる。
【００６８】
なお、ゲート電圧信号Ｖｇ２を発生するゲート電圧制御部１３２は、たとえば、駆動制御信号ＳｐｄのＬレベルからＨレベルへの遷移に応答して、予め定められた時間幅Ｔｐｌのパルス電圧を出力する、一般的なワンショットパルス生成回路の機能を有するように構成することができる。
【００６９】
ここで、時間幅Ｔｐｌは、ターンオン時の電圧および電流の挙動に基づいて設定することが好ましい。たとえば、パルス電圧の時間幅Ｔｐｌ（図６）は、図７中に示された時間幅ｔｄ（ｏｎ）および時間幅ｔｃ（ｏｎ）の和以上に設定することが好ましい（すなわち、Ｔｐｌ≧ｔｄ（ｏｎ）＋ｔｃ（ｏｎ））。
【００７０】
図７に示されるように、時間幅ｔｄ（ｏｎ）は、ゲート電圧信号Ｖｇ１，Ｖｇ２の立上りタイミング（時刻ｔ１）からコレクタ電流Ｉｃの立上り開始までの所要時間に相当する。また、時間幅ｔｃ（ｏｎ）は、コレクタ電流Ｉｃの立上り開始から、コレクタ−エミッタ間電圧Ｖｃｅの立下り完了までの所要時間に相当する。これらの電流および電圧の変化期間内においては、ゲート電圧信号Ｖｇ２をオン電圧とすることにより、単位時間当たりのコレクタ電流を大きくすることで、スイッチング損失を抑制することができる。言い換えると、Ｔｐｌ＜ｔｄ（ｏｎ）＋ｔｃ（ｏｎ）とすると、コレクタ電流Ｉｃの立上りおよび／またはＶｃｅの立下りが緩やかになることで、スイッチング損失が、通常の駆動方法（第１のケース）よりも増加することが懸念される。
【００７１】
一方で、図９から理解できるように、負荷短絡発生時には、ゲート電圧信号Ｖｇ２のパルス状の時間幅Ｔｐｌを短くする程、コレクタ電流Ｉｃの抑制、すなわち、絶縁時間を確保する効果が高くなる。ｔｃ（ｏｎ）区間の終了タイミング（Ｖｃｅが立ち下がったタイミング）をＶｃｅ波形のみで判断することが難しい場合には、ミラー区間が終了するタイミングで、Ｖｃｅが確実に立ち下がったタイミングを判断することができる。時間幅Ｔｐｌについては、ｔｄ（ｏｎ）＋ｔｃ（ｏｎ）が経過した後、または、ミラー区間終了のタイミングよりも後に設定することが好ましい。
【００７２】
これらから、時間幅Ｔｐｌは、時刻ｔ１からｔｄ（ｏｎ）＋ｔｃ（ｏｎ）が経過したタイミング、または、ミラー区間終了のタイミングよりも遅いタイミングで、ゲート電圧信号Ｖｇ２がオフ電圧へ変化するように設定することが好ましい。ここで、図７で説明したように、時刻ｔ２までのＶｇｅ、ＩｃおよびＶｃｅの挙動は、通常の駆動方法（第１のケース）と、一部のゲート配線のオン電圧をターンオン直後のパルス状とする本実施の形態（第２のケース）との間でほぼ同様である。
【００７３】
したがって、本実施の形態におけるパルス状電圧の時間幅Ｔｐｌについては、通常の駆動方法（各ゲート配線が共通にオン電圧を印加）における半導体装置１００のターンオン時の挙動（具体的には、Ｉｃ，Ｖｇｅ，Ｖｃｅの実測結果またはシミュレーション結果）に従って予め固定値を定めることができる。したがって、パルス状電圧のオフタイミングは、予め固定することができ、カウンタ等によって設定することができる。すなわち、パルス状電圧のオフタイミングを決めるために、スイッチング動作中における電圧および電流（Ｉｃ，Ｖｇｅ，Ｖｃｅ）を監視することは不要である。
【００７４】
（変形例）
以上では、ゲート配線を２種類に区分してゲート電圧信号をそれぞれ独立に制御する構成を説明したが、ゲート配線は、３以上の複数種類に区分することも可能である。
【００７５】
図１０には、本実施の形態に従う駆動方法が適用される半導体装置の構成の変形例を説明する断面図が示される。
【００７６】
図１０を図２と比較して、図１０の構成では、各トランジスタセル１２０（図１）でのゲート電極１０５（図１）を構成するための複数のゲート配線として、３種類のゲート配線１１４ａ、１１４ｂおよび１１４ｃが配置される。ゲート配線１１４ａ、１１４ｂおよび１１４ｃは、ゲートパッド１１５ａ、１１５ｂおよび１１５ｃとそれぞれ電気的に接続される。ゲートパッド１１５ａ〜１１５ｃは互いに電気的に絶縁されており、駆動回路１３０（図４）から別個の電圧信号を印加される。
【００７７】
従って、図１０の構成例では、複数のトランジスタセル１２０は、ゲート配線１１４ａによってゲート電極１０５が構成されるトランジスタセル１２０ａと、ゲート配線１１４ｂによってゲート電極１０５が構成されるトランジスタセル１２０ｂと、ゲート配線１１４ｃによってゲート電極１０５が構成されるトランジスタセル１２０ｃを含む。すなわち、トランジスタセル１２０ａは、ゲート配線１１４ａの電圧に応じて電流が制御されるチャネル領域１１３ａを有し、トランジスタセル１２０ｂは、ゲート配線１１４ｂの電圧に応じて電流が制御されるチャネル領域１１３ｂを有し、トランジスタセル１２０ｃは、ゲート配線１１４ｃの電圧に応じて電流が制御されるチャネル領域１１３ｃを有する。
【００７８】
図１１には、図１０に示された半導体装置におけるゲート配線の配置例を説明する平面図が示される。
【００７９】
図１１を参照して、ゲート配線１１４ａ〜１１４ｃの各々は、同一方向（紙面左右方向）に延在するゲート電極部分を形成するための周期的な配線パターンを含んで設けられる。図１１の例では、３種類のゲート配線が、「１１４ａ，１１４ｂ，１１４ｃ，１１４ａ，１１４ｂ，１１４ｃ，…」の順に周期的に配列されているが、異なる順序で周期的に配置することも可能である。たとえば、「１１４ａ，１１４ｂ，１１４ｃ，１１４ｂ，１１４ａ，１１４ｂ，１１４ｃ，１１４ｂ，…」、あるいは、「１１４ａ，１１４ａ，１１４ｂ，１１４ｃ，１１４ａ，１１４ａ，１１４ｂ，１１４ｃ，…」のように、周期的に配列されていれば、ゲート配線１１４ａ，１１４ｂ、１１４ｃの配置本数が異なっていてもよい。
【００８０】
なお、領域１１７では、ゲート配線１１４ａ〜１１４ｃが平面図上では交差しているが、異なる層に配置されることにより、電気的には互いに非接続である。
【００８１】
さらに、ゲート配線１１４ａ〜１１４ｃは、ゲートパッド１１５ａ〜１１５ｃのそれぞれと電気的に接続される。ゲートパッド１１５ａ〜１１５ｃについても、ゲート配線１１４ａ〜１１４ｃとは異なる配線層に設けることができる。ゲートパッド１１５ａ〜１１５ｃについても、ワイヤの干渉を回避するために、互いに離間させて配置することが好ましい。
【００８２】
ゲート配線１１４ａ〜１１４ｃのうちの、１つまたは２つには、図６のゲート電圧信号Ｖｇ１が印加され、残りのゲート配線には、ターンオン直後のみのパルス状電圧（図６のゲート電圧信号Ｖｇ２）が印加される。なお、２種類のゲート配線に対して、パルス状電圧が印可される場合には、一方のゲート配線については、ゲート電圧信号Ｖｇ２（図６）とは異なるパルス幅の電圧（たとえば、ゲート電圧信号Ｖｇ３）が印可されてもよい。このような場合には、駆動回路１３０は、ゲート電圧制御部１３１および１３２に加えて、ゲート電圧信号Ｖｇ３を出力するためのゲート駆動制御部をさらに含むことになる。
【００８３】
また、ゲート配線は、４以上の複数種類に分割することも可能である。このようにゲート配線がＮ種類（Ｎ：３以上の整数）に分割された構成において、駆動回路１３０は、Ｎ種類のうちの一部のＫ種類（Ｋ：１≦Ｋ≦（Ｎ−１）の整数）のゲート配線について、図６でのゲート電圧信号Ｖｇ１を印加するように制御する。
【００８４】
さらに、駆動回路１３０は、残りの（Ｎ−Ｋ）種類のゲート配線に対して、ターンオン直後のみのパルス状電圧を印加することができる。このとき、（Ｎ−Ｋ）種類のゲート配線の一部または全部には、図６のゲート電圧信号Ｖｇ２が印加される。なお、２種類以上のゲート配線にパルス状電圧を印加する場合には、これらの間でパルス幅を変えることも可能である。
【００８５】
これにより、本実施の形態で説明したのと同様に、半導体装置のスイッチング損失を増加させることなく、負荷短絡発生時に短絡故障に至るまでの時間を確保することができる。
【００８６】
なお、本実施の形態で説明した駆動方法および駆動回路が適用される半導体装置の構成は、図１および図２に例示さしたＣＳＴＢＴ構造で限定されるものではない。すなわち、複数の半導体素子が電気的に並列接続された構成を有する半導体装置において、ゲート電圧を電気的に絶縁された複数のゲート配線によって制御する構成を有するものであれば、本発明を適用した駆動の対象とすることが可能である。
【００８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８８】
１００  半導体装置、１０１  Ｐ＋基板、１０２  Ｎ＋バッファ層、１０３  コレクタ電極、１０４  ゲート絶縁膜、１０５  ゲート電極、１０６  Ｎ−ドリフト層、１０７  電荷蓄積層、１０８  チャネルドープ層、１０９  ソース注入領域、１１０  Ｐ＋拡散領域、１１１  エミッタ電極、１１２  酸化膜、１１３，１１３ａ，１１３ｂ，１１３ｃ  チャネル領域、１１４ａ，１１４ｂ，１１４ｃ  ゲート配線、１１５ａ，１１５ｂ，１１５ｃ  ゲートパッド、１２０，１２０ａ，１２０ｂ，１２０ｃ  トランジスタセル、１３０  駆動回路、１３１，１３２  ゲート電圧制御部、３０１〜３０３，３１１〜３１３，３２１〜３２３，３３１〜３３３  波形（シミュレーション）、３０５  ミラー区間、ＧＮＤ  接地電圧、Ｉｃ  コレクタ電流、Ｔｐｌ  所定時間（時間幅）、Ｖｇ１，Ｖｇ２  ゲート電圧信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0006656414.tif 000009
【図９】
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【図１０】
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【図１１】
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