【手続補正書】
【提出日】平成20年11月27日(2008.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力回路を有するプログラマブル論理集積回路であって、前記入力回路は、
第１と第２差動入力ピンに結合された入力を有する差動入力バッファと、
前記差動入力バッファの出力に結合された第１ハードワイヤード・デコーダ回路であって、プログラマブル論理素子の第１行／列にある第１ハードワイヤード・デコーダ回路と、
プログラマブル論理素子の第２行／列中の第２ハードワイヤード・デコーダ回路と、
前記差動入力バッファの出力に結合された第１入力を有し、かつ前記第２ハードワイヤード・デコーダ回路に結合された出力を有するハードワイヤード・マルチプレクサと、
から構成されることを特徴とするプログラマブル論理集積回路。
【請求項２】
前記第１ハードワイヤード・デコーダ回路は、クロック信号の立下り時に前記差動入力バッファの出力信号を格納する第１レジスタを有し、前記第２ハードワイヤード・デコーダ回路は、前記クロック信号の立上り時に差動入力バッファの出力信号を格納する第２レジスタを有することを特徴とする請求項１に記載のプログラマブル論理集積回路。
【請求項３】
前記第１ハードワイヤード・デコーダ回路と前記差動入力バッファの前記出力との間の接続が結線され、前記第２ハードワイヤード・デコーダ回路と前記ハードワイヤード・マルチプレクサの前記出力との間の接続が結線される請求項２に記載のプログラマブル論理集積回路。
【請求項４】
前記入力回路は、
前記第１と第２ハードワイヤード・デコーダ回路に結合された、プログラマブル論理素子内に実装されるシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）ブロックをさらに備えることを特徴とする請求項３に記載のプログラマブル論理集積回路。
【請求項５】
ＳＥＲＤＥＳブロックのそれぞれは、シリアル・シフト・レジスタと、１組の並列レジスタとを備えることを特徴とする請求項４に記載のプログラマブル論理集積回路。
【請求項６】
前記差動入力バッファによって生成された偶数ビットは前記第１レジスタに格納され、前記差動入力バッファによって生成された奇数ビットは前記第２レジスタに格納されることを特徴とする請求項２に記載のプログラマブル論理集積回路。
【請求項７】
前記入力回路は、
前記第１差動入力ピンと前記第１ハードワイヤード・デコーダ回路に結合された第１単一端入力バッファと、
前記第２差動入力ピンと前記ハードワイヤード・マルチプレクサの第２入力とに結合された第２単一端入力バッファと、
をさらに備えることを特徴とする請求項１に記載のプログラマブル論理集積回路。
【請求項８】
前記ハードワイヤード・マルチプレクサの選択入力は、ハードワイヤード・マルチプレクサが前記差動入力バッファまたは前記第２単一端入力バッファからの信号をいつ出力するかを決定する信号を受け取るように結合され、前記信号は前記差動入力バッファの入力にも結合されることを特徴とする請求項７に記載のプログラマブル論理集積回路。
【請求項９】
前記差動入力バッファは、低電圧差動信号規格に従って信号を受け取るように構成されることを特徴とする請求項１に記載のプログラマブル論理集積回路。
【請求項１０】
前記プログラマブル論理集積回路は、処理装置、メモリ・ユニット、入出力ユニットを含むシステムの一部であることを特徴とする請求項１に記載のプログラマブル論理集積回路。
【請求項１１】
プログラマブル論理集積回路で差動入力信号を復号化する方法であって、
第１と第２差動入力ピンで差動入力信号を受け取るステップと、
差動入力バッファで差動入力信号をバッファリングするステップと、
プログラマブル論理素子の第１行／列に位置する第１ハード・デコーダ・ブロック内に前記差動入力バッファの出力信号を格納するステップと、
差動信号モード中に、プログラマブル論理素子の第２行／列に位置する第２ハード・デコーダ・ブロックに、ハードワイヤード・マルチプレクサを通じて前記差動入力バッファの出力を結合するステップと、
前記差動入力バッファの出力信号を第２ハード・デコーダ・ブロックに格納するステップと、
から構成されることを特徴とする方法。
【請求項１２】
前記第１ハード・デコーダ・ブロック内に前記差動入力バッファの前記出力信号を格納する前記ステップは、クロック信号の立下り時に第１レジスタ内に前記出力信号を格納するステップをさらに有することを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第２ハード・デコーダ・ブロック内に前記差動入力バッファの前記出力信号を格納する前記ステップは、クロック信号の立上り時に第２レジスタ内に前記出力信号を格納するステップをさらに有することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第１ハード・デコーダ・ブロックと前記差動入力バッファとの間の接続と、前記第２ハード・デコーダ・ブロックと前記ハードワイヤード・マルチプレクサの出力との間の接続は、ユーザーよるプログラムが可能ではないことを特徴とする請求項１１に記載の方法。
【請求項１５】
プログラマブル論理素子内に実装されたＳＥＲＤＥＳブロックを使用して前記第１と前記第２ハード・デコーダ・ブロックの出力信号を平行データ・ストリームに変換するステップをさらに有することを特徴とする請求項１４に記載の方法。
【請求項１６】
第１単一端入力バッファを使用して、第１差動ピンで受け取った単一端信号をバッファリングするステップと、
第２単一端入力バッファを使用して、第２差動ピンで受け取った単一端信号をバッファリングするステップと
をさらに有することを特徴とする請求項１１に記載の方法。
【請求項１７】
前記第１ハード・デコーダ・ブロックの第１レジスタ内に前記第１単一端入力バッファの出力信号を格納するステップと、
前記第２ハード・デコーダ・ブロックの第２レジスタ内に前記第２単一端入力バッファの出力信号を格納するステップと
をさらに有することを特徴とする請求項１６に記載の方法。
【請求項１８】
前記差動入力バッファによって生成された偶数ビットは前記第１レジスタに格納され、前記差動入力バッファによって生成された奇数ビットは前記第２レジスタに格納されることを特徴とする請求項１１に記載の方法。
【請求項１９】
外部ソースからプログラマブル論理集積回路に印加された差動入力信号を受け取る差動入力ピンと、
前記差動入力ピンに結合された差動バッファと、
前記差動入力バッファの出力に結合されたハードワイヤード・マルチプレクサと、
プログラマブル論理素子の第１行／列に配置され、クロック信号の立下り時に差動入力バッファの出力信号を格納する第１手段と、
前記ハードワイヤード・マルチプレクサの出力に結合され、プログラマブル論理素子の第２行／列に位置し、前記クロック信号の立上り時に差動入力バッファの出力信号を格納する第２手段と、
から構成されることを特徴とするプログラマブル論理集積回路。
【請求項２０】
プログラマブル論理素子内に実装され、前記第１と第２手段に結合されたシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）ブロックをさらに備えることを特徴とする請求項１９に記載のプログラマブル論理集積回路。
【請求項２１】
前記ハードワイヤード・マルチプレクサの入力に結合された第１と第２単一端入力バッファをさらに備えることを特徴とする請求項１９に記載のプログラマブル論理集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図１に、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）またはプログラマブル論理デバイス（ＰＬＤ）上の論理素子の２つの隣接する行／列中の入出力（ＩＯ）ドライバ・ブロック、ＩＯデコーダ・ブロック、ＳＥＲＤＥＳブロックを示す。図１には２つのピン１２１、１２２が示されている。ピン１２１、１２２を別々に単一端(single ended)ピンとして使用することができ、または一緒に差動ピンとして使用することができる。単一端入力信号は、単一端バッファ１０２により、ピン１２１からフリップ・フロップ１０５に駆動される。単一端入力信号は、単一端バッファ１０３により、ピン１２２からマルチプレクサ１０４を通じてフリップ・フロップ１０６に与えられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
ＬＶＤＳ規格またはその他の規格に従って、差動入力信号をピン１２１、１２２に印加することができる。ＬＶＤＳ入力バッファ１０１は、ピン１２１、１２２に印加される差動入力信号を受け取る。入力バッファ１０１は、その出力信号をフリップ・フロップ１０５に与え、マルチプレクサ１０４を通じてフリップ・フロップ１０６に与える。バッファ１０１の出力信号は単一端である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
デマルチプレクサ１０４は、ＦＰＧＡ上のハードワイヤード回路である。ＦＰＧＡ上の差動入力ピンのセットごとに１つのハードワイヤード・マルチプレクサを追加することにより、集積回路のダイ面積の増大が最小となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
デマルチプレクサ１０４の選択入力が、メモリ１２５に格納された信号によって制御される。メモリ１２５内の信号により、マルチプレクサ１０４が単一端バッファ１０３または差動バッファ１０１からフリップ・フロップ１０６に信号をいつ駆動するかが決定される。また、メモリ１２５内の信号は、バッファ１０１の入力にも結合される（例えばイネーブル信号）。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の図１では、ＩＯデコーダ・ブロックが、プログラマブル論理ブロック／素子の２つの異なる行（または２つの異なる列）に関連付けられるが、フリップ・フロップ１０５、１０６はプログラマブル論理ブロック／素子の部分ではない。その結果、図１のアーキテクチャは、従来技術アーキテクチャと比べてダイ節約効率を実現する。復号化のために使用されるレジスタは、論理の２つの行／列にわたって拡散するからである。マルチプレクサ１０４がない場合、差動バッファの出力信号は、プログラマブル論理素子の１つの行／列中のレジスタのみに与えられる。したがって、第１ピン１２１を含む行／列中にすべてある、復号化のために使用されるレジスタと、第２入力ピン１２２を含む隣接する行／列中のレジスタとは使用されない。