【手続補正書】
【提出日】平成24年12月27日(2012.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ回路であって、該メモリ回路は、
分圧器であって、該分圧器は、
第一相変化メモリ（ＰＣＭ）デバイスと、
該第一ＰＣＭデバイスに結合された第二ＰＣＭデバイスと
を含む、分圧器と、
該分圧器に結合されたハーフラッチと、
該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタと
を含み、
該ハーフラッチは、オーバードライブ電圧端子に結合され、
更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該第一端子は、該カスケードトランジスタのゲート端子である、メモリ回路。
【請求項２】
請求項１のメモリ回路であって、前記第一ＰＣＭデバイスはセット抵抗の状態にあり、前記第二ＰＣＭデバイスはリセット抵抗の状態にある、メモリ回路。
【請求項３】
請求項２のメモリ回路であって、
前記分圧器は、更に、
前記第一ＰＣＭデバイスに結合された第一スイッチと、
該第一スイッチおよび前記第二ＰＣＭデバイスに結合された第二スイッチと
を含む、メモリ回路。
【請求項４】
請求項３のメモリ回路であって、
前記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの前記入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
前記カスケードトランジスタはＰＭＯＳトランジスタであり、該カスケードトランジスタの前記第二端子は、該カスケードトランジスタのドレイン端子であり、該カスケードトランジスタの前記第三端子は、該カスケードトランジスタのソース端子であり、
前記第一スイッチはＮＭＯＳトランジスタであり、そして
前記第二スイッチはＮＭＯＳトランジスタである、メモリ回路。
【請求項５】
請求項４のメモリ回路であって、更に、
前記分圧器に結合されたアドレスラインスイッチと、
該分圧器と前記ハーフラッチとの間に結合されたリードラインスイッチと
を含む、メモリ回路。
【請求項６】
請求項５のメモリ回路であって、更に、
前記ハーフラッチの出力ノードに結合されたパスゲートトランジスタ
を含む、メモリ回路。
【請求項７】
請求項５のメモリ回路であって、前記アドレスラインスイッチはＮＭＯＳトランジスタであり、前記リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
【請求項８】
請求項１のメモリ回路であって、前記第一ＰＣＭデバイスおよび前記第二ＰＣＭデバイスは柱状セルメモリデバイスである、メモリ回路。
【請求項９】
請求項１のメモリ回路を含む分散メモリ。
【請求項１０】
請求項１のメモリ回路を含むプログラマブルロジックデバイス。
【請求項１１】
請求項１のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。
【請求項１２】
メモリ回路を動作させる方法であって、該方法は、
第一相変化メモリ（ＰＣＭ）デバイスを第一抵抗状態にセットすることと、
第二ＰＣＭデバイスを第二抵抗状態にセットすることであって、該第一ＰＣＭデバイスおよび該第二ＰＣＭデバイスは、分圧器構成において結合されている、ことと、
該分圧器に結合されたハーフラッチを用いることと、
該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタを用いることと
を含み、
該ハーフラッチは、オーバードライブ電圧端子に結合され、
更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該カスケードトランジスタの第一端子は、該カスケードトランジスタのゲート端子である、方法。
【請求項１３】
請求項１２の方法であって、前記第一ＰＣＭデバイスをセットすることと、前記第二ＰＣＭデバイスをセットすることとは、前記メモリ回路に結合されたアドレススイッチラインの１つのクロックサイクル内で起こる、方法。
【請求項１４】
請求項１２の方法であって、前記第一抵抗状態はセット抵抗状態であり、前記第二抵抗状態はリセット抵抗状態である、方法。
【請求項１５】
請求項１４の方法であって、更に、
前記第一ＰＣＭデバイスに結合された第一スイッチをオンに切り替えることと、
該第一スイッチおよび前記第二ＰＣＭデバイスに結合された第二スイッチをオンに切り替えることと
を含み、パスゲートが該第一スイッチを該第二スイッチに結合するノードに結合されている、方法。
【請求項１６】
請求項１５の方法であって、更に、
前記第一ＰＣＭデバイスおよび前記第二ＰＣＭデバイスをセットすることを可能にするためにアドレスラインスイッチをオンに切り替えること
を含む、方法。
【請求項１７】
請求項１６の方法であって、
前記第一ＰＣＭデバイスをセットすることは、該第一ＰＣＭデバイスに第一パルスを印加することを含み、
前記第二ＰＣＭデバイスをセットすることは、該第二ＰＣＭデバイスに第二パルスを印加することを含み、該第一パルスは該第二パルスよりも持続時間が長い、方法。
【請求項１８】
請求項１５の方法であって、更に、
第一端子で前記ノードに結合され、第二端子で前記パスゲートに結合されたハーフラッチに結合されたリードラインスイッチをオンに切り替えることと、
該リードラインスイッチの該第二端子での信号を該ハーフラッチの入力端子に印加することと、
該パスゲートに該ハーフラッチの出力を印加することと
を含む、方法。
【請求項１９】
請求項１８の方法であって、
前記カスケードトランジスタの第二端子は、前記リードラインスイッチの前記第二端子に結合されている、方法。
【請求項２０】
メモリ回路であって、該メモリ回路は、
分圧器であって、該分圧器は、
第一相変化メモリ（ＰＣＭ）デバイスであって、該第一ＰＣＭデバイスはセット抵抗状態にある、第一ＰＣＭデバイスと、
該第一ＰＣＭデバイスに結合された第一スイッチと、
該第一スイッチに結合された第二スイッチと、
該第二スイッチに結合された第二ＰＣＭデバイスであって、該第二ＰＣＭデバイスはリセット抵抗状態にある、第二ＰＣＭデバイスと
を含む、分圧器と、
該分圧器に結合されたハーフラッチと、
該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタと
を含み、
該ハーフラッチは、オーバードライブ電圧端子に結合され、
更に、該カスケードトランジスタの第一端子は、該ハーフラッチの出力ノードに結合され、該カスケードトランジスタの第二端子は、該ハーフラッチの入力ノードに結合され、該カスケードトランジスタの第三端子は、該オーバードライブ電圧端子に直接結合され、該第一端子は、該カスケードトランジスタのゲート端子である、メモリ回路。
【請求項２１】
請求項２０のメモリ回路であって、
前記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
前記カスケードトランジスタは、ＰＭＯＳトランジスタであり、該カスケードトランジスタの前記第二端子は、該カスケードトランジスタのドレイン端子であり、該カスケードトランジスタの前記第三端子は、該カスケードトランジスタのソース端子であり、
前記第一スイッチは、ＮＭＯＳトランジスタであり、そして
前記第二スイッチは、ＮＭＯＳトランジスタである、メモリ回路。
【請求項２２】
請求項２１のメモリ回路であって、更に、
前記分圧器に結合されたアドレスラインスイッチと、
該分圧器と前記ハーフラッチとの間に結合されたリードラインスイッチと
を含み、該アドレスラインスイッチはＮＭＯＳトランジスタであり、該リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
【請求項２３】
請求項２０のメモリ回路であって、更に、
前記ハーフラッチの出力ノードに結合されたパスゲートトランジスタ
を含む、メモリ回路。
【請求項２４】
請求項２０のメモリ回路を含む分散メモリ。
【請求項２５】
請求項２０のメモリ回路を含むプログラマブルロジックデバイス。
【請求項２６】
請求項２０のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明のメモリ回路の実施形態は、データを保存するためにＰＣＭデバイスを使用するため、これは、ＣＲＡＭよりもソフトエラーの影響を受けにくい。更に、本発明のメモリ回路の実施形態は不揮発性であり、コンフィギュレーション時間を減らす。外部フラッシュメモリおよび内部ブロックメモリの両方は、提案された分散コンフィギュレーションＰＣＭ（ＣＰＣＭ）メモリセルと比較して遅いコンフィギュレーション時間を有する。
本発明は、例えば、以下の項目も提供する。
（項目１）
メモリ回路であって、
第一相変化メモリ（ＰＣＭ）デバイス、および
該第一ＰＣＭデバイスに結合された第二ＰＣＭデバイス
を含む分圧器
を含む、メモリ回路。
（項目２）
項目１のメモリ回路であって、上記第一ＰＣＭデバイスはセット抵抗の状態にあり、上記第二ＰＣＭデバイスはリセット抵抗の状態にある、メモリ回路。
（項目３）
項目２のメモリ回路であって、
上記分圧器は、更に、
上記第一ＰＣＭデバイスに結合された第一スイッチ、および
該第一スイッチおよび上記第二ＰＣＭデバイスに結合された第二スイッチ
を含む、メモリ回路。
（項目４）
項目３のメモリ回路であって、更に、
上記分圧器に結合されたハーフラッチ、および
該ハーフラッチおよび該分圧器に結合されたカスケードトランジスタ
を含む、メモリ回路。
（項目５）
項目４のメモリ回路であって、
上記ハーフラッチは、ｐチャンネル金属酸化物半導体（ＰＭＯＳ）トランジスタに直列で結合されたｎチャンネル金属酸化物半導体（ＮＭＯＳ）トランジスタを含む相補型金属酸化物半導体（ＣＭＯＳ）インバータを含み、該ハーフラッチの入力ノードは、該ＮＭＯＳトランジスタのゲートおよび該ＰＭＯＳトランジスタのゲートに結合され、
上記カスケードトランジスタはＰＭＯＳトランジスタであり、そのトランジスタのゲートは該ハーフラッチの出力ノードに結合され、そのトランジスタのドレインは、該ハーフラッチの該入力ノードに結合され、
上記第一スイッチはＮＭＯＳトランジスタであり、そして
上記第二スイッチはＮＭＯＳトランジスタである、メモリ回路。
（項目６）
項目５のメモリ回路であって、更に、
上記分圧器に結合されたアドレスラインスイッチ、および
該分圧器と上記ハーフラッチの間に結合されたリードラインスイッチ
を含む、メモリ回路。
（項目７）
項目６のメモリ回路であって、更に、
上記ハーフスイッチの出力ノードに結合されたパスゲートトランジスタ
を含む、メモリ回路。
（項目８）
項目６のメモリ回路であって、上記アドレスラインスイッチはＮＭＯＳトランジスタであり、上記リードラインスイッチはＮＭＯＳトランジスタである、メモリ回路。
（項目９）
項目１のメモリ回路であって、上記第一ＰＣＭデバイスおよび上記第二ＰＣＭデバイスは柱状セルメモリデバイスである、メモリ回路。
（項目１０）
項目１のメモリ回路を含む分散メモリ。
（項目１１）
項目１のメモリ回路を含むプログラマブルロジックデバイス。
（項目１２）
項目１のメモリ回路を含むプログラマブルロジックデバイスを含むデジタルシステム。