【手続補正書】
【提出日】平成21年3月12日(2009.3.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面上に複数の不揮発性メモリセルを備え、
前記複数の不揮発性メモリセルの各々は、
前記半導体基板上に形成された電荷蓄積用の絶縁膜を含む第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、前記半導体基板の主面に沿う方向に沿って互いに反対側に位置する第１、第２側面を持つメモリゲート電極と、
前記メモリゲート電極の前記第１側面に形成された第１サイドウォールと、
前記第１サイドウォールの側面に形成された第２サイドウォールと、
前記半導体基板の主面において、前記メモリゲート電極の前記第１側面に対して自己整合的に形成された第１半導体領域と、
前記半導体基板の主面において、前記第１半導体領域に電気的に接続されるように、前記第１サイドウォールの側面に対して自己整合的に形成された第２半導体領域と、
前記第２半導体領域の上部に、前記第２サイドウォールの側面に対して自己整合的に形成された第１シリサイド層とを有し、
前記第２半導体領域の上部には、前記メモリゲート電極下の前記半導体基板の表面に対して下方に位置する第１窪みが形成され、
前記第２サイドウォールは、前記第２半導体領域に形成された前記第１窪みの側面を覆うように形成され、
前記第１シリサイド層の前記メモリゲート電極側の端部は、前記第２サイドウォールによって、前記第１半導体領域と前記第２半導体領域との接合端から離れた位置に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の不揮発性メモリセルの各々は、
前記半導体基板の主面上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上であって、前記メモリゲート電極の前記第２側面に前記第１ゲート絶縁膜を介して隣接する位置に設けられ、前記メモリゲート電極の前記第２側面に対向する第３側面と、前記第３側面に対して前記半導体基板の主面に沿う方向に沿って反対側に位置する第４側面とを有するコントロールゲート電極と、
前記コントロールゲート電極の前記第４側面に設けられた第３サイドウォールと、
前記第３サイドウォールの側面に設けられた第４サイドウォールと、
前記半導体基板の主面において、前記コントロールゲート電極の前記第４側面に対して自己整合的に形成された第３半導体領域と、
前記半導体基板の主面において、前記第３半導体領域に電気的に接続されるように、前記第３サイドウォールの側面に対して自己整合的に形成された第４半導体領域と、
前記第４半導体領域の上部に、前記第４サイドウォールの側面に対して自己整合的に形成された第２シリサイド層とを有し、
前記第４半導体領域の上部には、前記コントロールゲート電極下の前記半導体基板の表面に対して下方に位置する第２窪みが形成され、
前記第４サイドウォールは、前記第４半導体領域に形成された前記第２窪みの側面を覆うように形成され、
前記第２シリサイド層の前記コントロールゲート電極側の端部は、前記第４サイドウォールによって、前記第３半導体領域と前記第４半導体領域との接合端から離れた位置に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記電荷蓄積用の絶縁膜を含む前記第１ゲート絶縁膜は、酸化シリコンおよび窒化シリコンの積層膜からなり、
前記電荷蓄積用の絶縁膜は前記窒化シリコンであることを特徴とする半導体装置。
【請求項４】
請求項１，２または３記載の半導体装置において、
前記第２サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項２，３または４記載の半導体装置において、
前記第４サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置。
【請求項６】
不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
半導体基板内に形成された第１導電型の第１ウェルと、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、第１側面および第２側面を有するコントロールゲート電極と、
前記コントロールゲート電極の前記第１側面に形成され、かつ、第３側面および第４側面を有するメモリゲート電極と、
前記コントロールゲート電極の前記第１側面と前記メモリゲート電極の前記第３側面との間に形成され、かつ、前記メモリゲート電極と前記第１ウェルとの間に形成された第２ゲート絶縁膜と、
前記メモリゲート電極の前記第４側面側の前記第１ウェル内に形成され、前記第１導電型と反対の導電型である第２導電型の第１半導体領域と、
前記コントロール電極の前記第２側面側の前記第１ウェル内に形成され、前記第２導電型の第２半導体領域と、
前記メモリゲート電極の前記第４側面に形成された第１サイドウォールと、
前記コントロールゲート電極の前記第２側面に形成され、前記第１サイドウォールと同層の膜からなる第２サイドウォールと、
前記第１サイドウォールの側面側の前記第１ウェル内に形成され、かつ、前記第１半導体領域と電気的に接続されるように形成された、前記第２導電型の第３半導体領域と、
前記第２サイドウォールの側面側の前記第１ウェル内に形成され、かつ、前記第２半導体領域と電気的に接続されるように形成された、前記第２導電型の第４半導体領域と、
前記第１サイドウォールの側面に形成された第３サイドウォールと、
前記第２サイドウォールの側面に形成され、前記第３サイドウォールと同層の膜からなる第４サイドウォールと、
前記第３半導体領域の上部に形成され、かつ、前記第３サイドウォールの側面側に形成された第１シリサイド層と、
前記第４半導体領域の上部に形成され、かつ、前記第４サイドウォールの側面側に形成された第２シリサイド層とを有し、
前記第３半導体領域および前記第４半導体領域の上部には、前記コントロールゲート電極下の前記第１ウェルの表面および前記メモリゲート電極下の前記第１ウェルの表面に対して下方に位置する第１窪みおよび第２窪みが形成され、
前記第３サイドウォールは前記第３半導体領域に形成された前記第１窪みの側面を覆うように形成され、前記第４サイドウォールは前記第４半導体領域に形成された前記第２窪みの側面を覆うように形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記メモリゲート電極はサイドウォール状に形成されていることを特徴とする半導体装置。
【請求項８】
請求項６または７記載の半導体装置において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置。
【請求項９】
請求項６，７または８記載の半導体装置において、
前記第２ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜上に形成された電荷蓄積膜、および、前記電荷蓄積膜上に形成された第２絶縁膜の積層膜からなることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記電荷蓄積膜は窒化シリコン膜であることを特徴とする半導体装置。
【請求項１１】
請求項６〜１０のいずれか一項に記載の半導体装置において、
前記第３サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置。
【請求項１２】
半導体基板中に形成された第１導電型の第１ウェルと、
前記第１ウェル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１側面および第２側面を有する第１ゲート電極と、
前記第１ゲート電極の前記第１側面に形成された第１サイドウォールと、
前記第１ゲート電極の前記第２側面に形成された前記第１サイドウォールと同層の膜からなる第２サイドウォールと、
前記第１ウェル中に形成され、かつ、前記第１ゲート電極の前記第１側面側に形成された前記第１導電型と反対の導電型である第２導電型の第１半導体領域と、
前記第１ウェル中に形成され、かつ、前記第１ゲート電極の前記第２側面側に形成された前記第２導電型の第２半導体領域と、
前記第１半導体領域に電気的に接続されるように、前記第１ウェル中に形成され、かつ、前記第１サイドウォールの側面側に形成された前記第２導電型の第３半導体領域と、
前記第２半導体領域に電気的に接続されるように、前記第１ウェル中に形成され、かつ、前記第２サイドウォールの側面側に形成された前記第２導電型の第４半導体領域と、
前記第１サイドウォールの側面に形成された第３サイドウォールと、
前記第２サイドウォールの側面に形成された前記第３サイドウォールと同層の膜からなる第４サイドウォールと、
前記第３半導体領域の上部で、前記第３サイドウォールの側面側に形成された第１シリサイド層と、
前記第４半導体領域の上部で、前記第４サイドウォールの側面側に形成された第２シリサイド層とを有し、
前記第３半導体領域の上部には前記第１ゲート電極下の前記半導体基板の表面に対して下方に位置する第１窪みが形成され、
前記第４半導体領域の上部には前記第１ゲート電極下の前記半導体基板の表面に対して下方に位置する第２窪みが形成され、
前記第３サイドウォールが前記第３半導体領域に形成された前記第１窪みの側面を覆うように形成され、
前記第４サイドウォールが前記第４半導体領域に形成された前記第２窪みの側面を覆うように形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第３サイドウォールおよび前記第４サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置において、
前記半導体基板の主面には分離部で規定される活性領域が形成されており、
前記分離部は、前記半導体基板の主面に掘られた溝の内部に分離用絶縁膜が埋め込まれることで形成されており、
前記半導体基板の主面の前記分離用絶縁膜の上面において、前記活性領域との隣接部分には、前記溝の側面の前記半導体基板の一部が露出するような第３窪みが形成されており、
前記第３窪みには、前記第３窪みから露出する前記溝の側面の前記半導体基板の一部を覆うように、第５サイドウォールが形成されていることを特徴とする半導体装置。
【請求項１５】
（ａ）半導体基板の主面に、分離部と、これによって規定される活性領域とを形成する工程、
（ｂ）前記半導体基板の主面に不揮発性メモリセルの電荷蓄積用の絶縁膜を含む第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に、前記半導体基板の主面に沿う方向に沿って互いに反対側に位置する第１、第２側面を持つメモリゲート電極を形成する工程、
（ｄ）前記半導体基板の主面に、前記メモリゲート電極の第１側面に対して自己整合的に第１半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板の主面上に第１絶縁膜を堆積する工程、
（ｆ）前記第１絶縁膜および前記第１半導体領域をエッチングすることで、前記メモリゲート電極の前記第１側面に第１サイドウォールを形成し、かつ、前記第１半導体領域の上部で、かつ、前記第１サイドウォールの側面側に、前記メモリゲート電極下の前記半導体基板の表面に対して下方に位置する第１窪みを形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板の主面に、前記第１半導体領域に電気的に接続されるように、前記第１サイドウォールの側面に対して自己整合的に第２半導体領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記半導体基板の主面上に第２絶縁膜を堆積する工程、
（ｉ）前記第２絶縁膜をエッチングすることで、前記第１サイドウォールの側面に第２サイドウォールを形成する工程、
（ｊ）前記（ｉ）工程後、前記第２半導体領域の上部に、前記第２絶縁膜の側面に対して自己整合的に形成された第１シリサイド層を形成する工程とを有し、
前記第２サイドウォールは前記第１窪みの側面を覆うように形成され、
前記第１シリサイド層の前記メモリゲート電極側の端部は、前記第２サイドウォールによって、前記第１半導体領域と前記第２半導体領域との接合部から離れた位置に形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ）工程の前に、
前記半導体基板の主面の前記不揮発性メモリセルの形成領域に第２ゲート絶縁膜を形成する工程、
前記第２ゲート絶縁膜上であって、前記メモリゲート電極の前記第２側面に前記第１ゲート絶縁膜を介して隣接する位置に、前記メモリゲート電極の前記第２側面に対向する第３側面と、前記第３側面に対して前記半導体基板の主面に沿う方向に沿って反対側に位置する第４側面とを有するコントロールゲート電極を形成する工程を有し、
前記（ｄ）工程の前記第１半導体領域の形成においては、前記半導体基板の主面に、前記コントロールゲート電極の前記第４側面に対して自己整合的に第３半導体領域を形成し、
前記（ｆ）工程の前記第１サイドウォールの形成工程においては、前記第１絶縁膜および前記第３半導体領域をエッチングすることで、前記コントロールゲート電極の前記第４側面に第３サイドウォールを形成し、かつ、前記第３半導体領域の上部で、かつ、前記第３サイドウォールの側面側に、前記コントロール電極下の前記半導体基板に対して下方に位置する第２窪みを形成し、
前記（ｇ）工程の前記第２半導体領域の形成工程においては、前記半導体基板の主面に、前記第３半導体領域に電気的に接続されるように、前記第３サイドウォールの側面に対して自己整合的に第４半導体領域を形成し、
前記（ｉ）工程の前記第２絶縁膜のエッチング工程においては、前記第３サイドウォールの側面に第４サイドウォールを形成し、
前記（ｊ）工程の前記第１シリサイド層の形成工程においては、前記第４半導体領域の上部に、前記第４絶縁膜の側面に対して自己整合的に第２シリサイド層を形成し、
前記第４サイドウォールは前記第２窪みの側面を覆うように形成され、
前記第２シリサイド層の前記コントロール電極側の端部は、前記第４サイドウォールによって、前記第３半導体領域と前記第４半導体領域との接合端から離れた位置に形成されていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５または１６記載の半導体装置の製造方法において、
前記分離部の形成工程は、
前記半導体基板の主面に溝を形成する工程と、
前記溝内に分離用絶縁膜を埋め込む工程とを有しており、
前記（ｉ）工程では、
前記半導体基板の主面の前記分離用絶縁膜の上面において、前記活性領域との隣接部分に、前記メモリゲート電極下の前記半導体基板の表面および前記コントロールゲート電極下の前記半導体基板の主面に対して下方に位置するように形成された第３窪みに、前記第３窪みから露出する前記溝の側面の前記半導体基板の一部を覆うように、第５サイドウォールを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５，１６または１７記載の半導体装置の製造方法において、
前記（ｂ）工程における前記第１ゲート絶縁膜を形成する工程は、
（ｂ１）前記半導体基板の主面に第４絶縁膜を形成する工程、
（ｂ２）前記第４絶縁膜上に第１電荷蓄積膜を形成する工程、
（ｂ３）前記第１電荷蓄積膜上に第５絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１電荷蓄積膜は窒化シリコンであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１５〜１９のいずれか一項に記載の半導体装置の製造方法において、
前記第２サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１５〜２０のいずれか一項に記載の半導体装置の製造方法において、
前記第２サイドウォールは、前記半導体基板の主面上に、前記第１シリサイド層または第２シリサイド層を形成しない領域を覆う絶縁膜のパターンを形成する工程と同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６〜２１のいずれか一項に記載の半導体装置の製造方法において、
前記第４サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１６〜２２のいずれか一項に記載の半導体装置の製造方法において、
前記第４サイドウォールは、前記半導体基板の主面上に、前記第１シリサイド層または第２シリサイド層を形成しない領域を覆う絶縁膜のパターンを形成する工程と同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項２４】
（ａ）半導体基板中に第１導電型の第１ウェルを形成する工程、
（ｂ）前記第１ウェル上に第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に、第１側面および第２側面を有するコントロールゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記第１ウェル上に第２ゲート絶縁膜を形成する工程、
（ｅ）第３側面および第４側面を有し、前記第２絶縁膜を介して前記第１ウェル上に位置し、かつ、前記第２ゲート絶縁膜を介して前記コントロールゲート電極の前記第１側面側に前記第３側面が位置するようにメモリゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記第１ウェル中に前記第１導電型と反対の導電型である第２導電型の第１半導体領域を前記メモリゲート電極の前記第４側面側に形成し、かつ、前記第２導電型の第２半導体領域を前記コントロールゲート電極の前記第２側面側に形成する工程、
（ｇ）前記（ｆ）工程の後に、前記半導体基板上に第１絶縁膜を堆積する工程、
（ｈ）前記第１絶縁膜をエッチングすることで、前記メモリゲート電極の前記第４側面に第１サイドウォールを形成し、かつ、前記コントロールゲート電極の前記第２側面に第２サイドウォールを形成し、さらに、前記第１半導体領域をエッチングすることで、前記第１半導体領域の上部で、かつ、前記第１サイドウォールの側面側に、前記コントロール電極下の前記第１ウェルの表面および前記メモリゲート電極の前記第１ウェルの表面に対して下方に位置する第１窪みを形成し、かつ、前記第２半導体領域をエッチングすることで、前記第２半導体領域の上部であり、かつ、前記第２サイドウォールの側面側に、前記コントロール電極下の前記第１ウェルの表面および前記メモリゲート電極下の前記第１ウェルの表面に対して下方に位置する第２窪みを形成する工程、
（ｉ）前記（ｈ）工程の後に、前記第１ウェル中で前記第１サイドウォールの側面側に、前記第１半導体領域に電気的に接続されるように前記第２導電型の第３半導体領域を形成し、かつ、前記第１ウェル中で前記第２サイドウォールの側面側に、前記第２半導体領域に電気的に接続されるように前記第２導電型の第４半導体領域を形成する工程、
（ｊ）前記（ｉ）工程の後に、前記半導体基板上に第２絶縁膜を堆積する工程、
（ｋ）前記第２絶縁膜をエッチングすることで、前記第１サイドウォールの側面に第３サイドウォールを形成し、かつ、前記第２サイドウォールの側面に第４サイドウォールを形成する工程、
（ｌ）前記（ｋ）工程後、前記第３半導体領域の上部で、かつ、前記第３サイドウォールの側面側に第１シリサイド層を形成し、かつ、前記第４半導体領域の上部で、かつ、前記第４サイドウォールの側面側に第２シリサイド層を形成する工程とを有し、
前記第３サイドウォールは前記第１窪みの側面を覆うように形成され、かつ、前記第４サイドウォールは前記第２窪みの側面を覆うように形成されていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記メモリゲート電極はサイドウォール状に形成されていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４または２５記載の半導体装置の製造方法において、
前記（ａ）工程の前に、前記半導体基板中に溝を形成する工程と、
前記溝内に第３絶縁膜を埋め込み、素子分離構造を形成する工程とを有し、
前記半導体基板上には前記素子分離構造で規定される活性領域が形成されており、
前記（ｌ）工程では、前記半導体基板上の前記第３絶縁膜の上面において、前記活性領域との隣接部分に前記メモリゲート電極下の前記半導体基板の主面および前記コントロールゲート電極下の前記半導体基板の主面に対して下方に位置するように形成された第３窪みに、前記第３窪みから露出する前記溝の側面の前記半導体基板の一部を覆うように、第５サイドウォールが形成されていることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４，２５または２６記載の半導体装置の製造方法において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４〜２７のいずれか一項に記載の半導体装置の製造方法において、
前記（ｅ）工程における前記第２ゲート絶縁膜を形成する工程は、
（ｅ１）前記第１ウェル上に第４絶縁膜を形成する工程、
（ｅ２）前記第４絶縁膜上に第１電荷蓄積膜を形成する工程、
（ｅ３）前記第１電荷蓄積膜上に第５絶縁膜を形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、
前記第１電荷蓄積膜は窒化シリコンであることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２４〜２９のいずれか一項に記載の半導体装置の製造方法において、
前記第３サイドウォールおよび前記第４サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２４〜３０のいずれか一項に記載の半導体装置の製造方法において、
前記第３サイドウォールおよび第４サイドウォールは、前記半導体基板の主面上に、前記第１シリサイド層または第２シリサイド層を形成しない領域を覆う絶縁膜のパターンを形成する工程と同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項３２】
（ａ）半導体基板中に第１導電型の第１ウェルを形成する工程、
（ｂ）前記第１ウェル上に第１ゲート絶縁膜を形成する工程、
（ｃ）前記第１ゲート絶縁膜上に、第１側面および第２側面を有する第１ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程の後に、前記第１ウェル中に前記第１導電型と反対の導電型である第２導電型の第１半導体領域を前記第１ゲート電極の前記第１側面側に形成し、かつ、前記第２導電型の第２半導体領域を前記第１ゲート電極の前記第２側面側に形成する工程、
（ｅ）前記（ｄ）工程の後に、前記半導体基板上に第１絶縁膜を堆積する工程、
（ｆ）前記第１絶縁膜をエッチングすることで、前記第１ゲート電極の前記第１側面に第１サイドウォールを形成し、かつ、前記第１ゲート電極の前記第２側面に第２サイドウォールを形成し、さらに、前記第１半導体領域をエッチングすることで、前記第１半導体領域の上部で、かつ、前記第１サイドウォールの側面側に、前記第１ゲート電極下の前記第１ウェルの表面に対して下方に位置する第１窪みを形成し、かつ、前記第２半導体領域をエッチングすることで、前記第２半導体領域の上部で、かつ、前記第２サイドウォールの側面側に、前記第１ゲート電極下の前記第１ウェルの表面に対して下方に位置する第２窪みを形成する工程、
（ｇ）前記（ｆ）工程の後に、前記第１ウェル中で前記第１サイドウォールの側面側に、前記第１半導体領域に電気的に接続されるように前記第２導電型の第３半導体領域を形成し、かつ、前記第１ウェル中で前記第２サイドウォールの側面側に、前記第２半導体領域に電気的に接続されるように前記第２導電型の第４半導体領域を形成する工程、
（ｈ）前記（ｇ）工程の後に、前記半導体基板上に第２絶縁膜を堆積する工程、
（ｉ）前記第２絶縁膜をエッチングすることで、前記第１サイドウォールの側面に第３サイドウォールを形成し、かつ、前記第２サイドウォールの側面に第４サイドウォールを形成する工程、
（ｊ）前記（ｉ）工程後、前記第３半導体領域の上部で、かつ、前記第３サイドウォールの側面側に第１シリサイド層を形成し、かつ、前記第４半導体領域の上部で、かつ、前記第４サイドウォールの側面側に第２シリサイド層を形成する工程とを有し、
前記第３サイドウォールは前記第１窪みの側面を覆うように形成され、かつ、前記第４サイドウォールは前記第２窪みの側面を覆うように形成されていることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、
前記第３サイドウォールおよび前記第４サイドウォールの厚さは１０ｎｍ〜８０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３２または３３記載の半導体装置の製造方法において、
前記第３サイドウォールおよび第４サイドウォールは、前記半導体基板の主面上に、前記第１シリサイド層または第２シリサイド層を形成しない領域を覆う絶縁膜のパターンを形成する工程と同一工程で形成することを特徴とする半導体装置の製造方法。