(57)【要約】【課題】  １個の半導体素子により所定の機能を実現する半導体装置を提供する。【解決手段】  Ｐ型半導体の特性を有する第１ナノチューブ１３に隣接してＮ型半導体の特性を有する２つの第２ナノチューブ１１、１２とが設けられた構造を有するナノチューブと、第１ナノチューブ１３を挟んで対向する導体１４、１６及び導体１５、１７と、を備えている。導体１４と導体１６に異なる電圧を印加することにより、或いは導体１５と導体１７に異なる電圧を印加することにより、第１ナノチューブ１３にチャネルが形成されて、２つの第２ナノチューブ１１、１２間が導通するようになっている。【選択図】      図６
2008135413.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有するナノチューブと、
前記ナノチューブを挟んで対向する２つの導体からなる複数組の導体対と、を備えており、
少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれた前記第１ナノチューブにチャネルが形成されて、当該第１ナノチューブに隣接する２つの前記第２ナノチューブ間が導通するように構成されている、
半導体装置。
【請求項２】
前記ナノチューブは、両端に第２の半導体の特性を有する電極が設けられており、
少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成されている、
請求項１記載の半導体装置。
【請求項３】
前記ナノチューブは、前記電極が前記第２ナノチューブにより形成されて、当該電極と一体に構成されており、
少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成されている、
請求項２記載の半導体装置。
【請求項４】
前記ナノチューブは、両端に第２の半導体の特性を有する電極が設けられるとともに、前記第１ナノチューブを２以上有しており、
前記導体対は、前記第１ナノチューブごとに設けられており、
すべての導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成されている、
請求項１記載の半導体装置。
【請求項５】
前記ナノチューブは、前記電極が前記第２ナノチューブにより形成されて、当該電極と一体に構成されるとともに、前記第１ナノチューブを２以上有しており、
前記導体対は、前記第１ナノチューブごとに設けられており、
すべての導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成されている、
請求項４記載の半導体装置。
【請求項６】
前記ナノチューブは、両端に第２の半導体の特性を有する電極が設けられるとともに、前記第１ナノチューブを２以上有し、いずれか１つの第２ナノチューブに出力端子が設けられており、
前記導体対は、前記第１ナノチューブごとに設けられており、
前記出力端子が設けられた第２ナノチューブと一方の端の電極との間に設けられた第１ナノチューブに対応する導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれる第１ナノチューブにチャネルが形成されて、前記一方の端の電極と前記出力端子が設けられた前記第２ナノチューブの間が導通するように構成されている、
請求項１記載の半導体装置。
【請求項７】
前記導体対は、一方の導体が他のすべての導体対の一方の導体と一体に形成されており、他方の導体が他のすべての導体対の他方の導体とは分離して形成されている、
請求項６記載の半導体装置。
【請求項８】
第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有するナノチューブを形成する第１の段階と、
前記ナノチューブを挟んで対向する２つの導体からなる導体対を複数組形成する第２の段階と、を含み、
少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれた前記第１ナノチューブにチャネルが形成されて、当該第１ナノチューブに隣接する２つの前記第２ナノチューブ間が導通するように構成されている半導体装置を製造する、
製造方法。
【請求項９】
前記第２の段階は、
前記ナノチューブを絶縁体で被覆する段階と、
前記ナノチューブの軸から見て、前記ナノチューブを挟んで対向するように、前記絶縁体に空隙を形成する段階と、
前記空隙に前記導体を形成する段階と、を含む、
請求項８記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１個の素子でも所定の論理動作を行うことが可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、シリコンの基板上に、トランジスタ、抵抗、容量等の素子を形成し、これらを結線することで所望の機能を実現するようになっている。微細加工技術の進歩により、基板上に形成される素子の数は飛躍的に多くなっている。しかし、今後微細加工技術の進歩も頭打ちになることが予想され、集積度を向上させるための新たな手法が研究されている。
【０００３】
近年、従来から用いられているシリコン等を用いた素子に替えて、カーボンナノチューブを用いた素子が研究、開発されている。カーボンナノチューブによる素子は、シリコンによる従来の素子よりも小さく形成出来るので、集積度を向上させるための有力な手法となり得る。
しかし、素子に用いる素材をシリコンからカーボンナノチューブにかえたところで、基板上へ素子を形成することには変わりがない。そのために、たとえカーボンナノチューブを用いた素子により半導体装置を生産しても集積度に限界があることには変わりがない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置は、基板上に半導体素子を配置するために平面的な構成になる。平面的であるために、集積度に限界が生じる。また、論理動作を行うには複数個の半導体素子を用いる必要があり、１個の半導体素子で論理動作を実現することは困難である。
【０００５】
本発明は、立体的な構成で、１個の半導体素子により所定の機能を実現する半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決する本発明の半導体装置は、第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有するナノチューブと、前記ナノチューブを挟んで対向する２つの導体からなる複数組の導体対と、を備えている。この半導体装置は、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれた前記第１ナノチューブにチャネルが形成されて、当該第１ナノチューブに隣接する２つの前記第２ナノチューブ間が導通するように構成されている。
【０００７】
この半導体装置は、１個のナノチューブ及び複数の導体対による１個の半導体素子により構成されている。第１ナノチューブが有する第１の半導体の特性及び第２ナノチューブが有する第２の半導体の特性は、例えば、それぞれＮ型半導体の特性及びＰ型半導体の特性のいずれかである。第１の半導体の特性と第２の半導体の特性とは異なるものである。
【０００８】
導体対には、一方の導体と他方の導体とに異なる電圧、或いは同じ電圧を印加することができる。これにより、第１ナノチューブにチャネルが形成されるか否かが決まり、この半導体装置は所定の機能を実現することができる。例えば、第１ナノチューブが複数ある場合には、チャネルが形成されるものとされないものとが出現し、この組み合わせにより、所定の機能を実現することができる。また、第１ナノチューブが１個の場合でも、例えば複数の導体対の各導体にどのような電圧を印加するかにより、所定の機能を実現することができる。
【０００９】
この半導体装置は、例えば、前記ナノチューブの両端に第２の半導体の特性を有する電極が設けられる構成にすることができる。このような構成の半導体装置は、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成することができる。この場合、この半導体装置は、複数の導体対のいずれか一つによりチャネルが形成されればよいので、ＯＲ論理のような動作が可能になる。このような半導体装置の前記ナノチューブは、例えば、前記電極が前記第２ナノチューブにより形成されて、当該電極と一体に構成されていてもよい。
【００１０】
また、この半導体装置は、例えば、前記ナノチューブが、両端に第２の半導体の特性を有する電極が設けられるとともに、前記第１ナノチューブを２以上有しており、前記導体対が、前記第１ナノチューブごとに設けられる構成にすることができる。このような構成の半導体装置は、すべての導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、すべての前記第１ナノチューブにチャネルが形成されて、前記両端に設けられた前記電極間が導通するように構成することができる。この場合、この半導体装置は、複数の導体対のすべてによりチャネルが形成されるので、ＡＮＤ論理のような動作が可能になる。このような半導体装置の前記ナノチューブは、例えば、前記電極が前記第２ナノチューブにより形成されて、当該電極と一体に構成されていてもよい。
【００１１】
また、この半導体装置は、例えば、前記ナノチューブが、両端に第２の半導体の特性を有する電極が設けられるとともに、前記第１ナノチューブを２以上有し、いずれか１つの第２ナノチューブに出力端子が設けられており、前記導体対が、前記第１ナノチューブごとに設けられる構成にすることができる。このような構成の半導体装置は、前記出力端子が設けられた第２ナノチューブと一方の端の電極との間に設けられた第１ナノチューブに対応する導体対の各々で、導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれる第１ナノチューブにチャネルが形成されて、前記一方の端の電極と前記出力端子が設けられた前記第２ナノチューブの間が導通するように構成することができる。この場合、この半導体装置は、インバータ回路のような動作が可能になる。このような半導体装置の前記導体対は、例えば、一方の導体が他のすべての導体対の一方の導体と一体に形成されており、他方の導体が他のすべての導体対の他方の導体とは分離して形成するようにしてもよい。
【００１２】
本発明の半導体装置の製造方法は、第１の半導体の特性を有する１以上の第１ナノチューブと第２の半導体の特性を有する２以上の第２ナノチューブとが１つずつ隣り合った構造を有するナノチューブを形成する第１の段階と、前記ナノチューブを挟んで対向する２つの導体からなる導体対を複数組形成する第２の段階と、を含み、少なくとも１組の導体対を構成する一方の導体と他方の導体とに異なる電圧を印加することで、当該導体対に挟まれた前記第１ナノチューブにチャネルが形成されて、当該第１ナノチューブに隣接する２つの前記第２ナノチューブ間が導通するように構成されている半導体装置を製造する製造方法である。
【００１３】
このような半導体装置の製造方法において、前記第２の段階は、例えば、前記ナノチューブを絶縁体で被覆する段階と、前記ナノチューブの軸から見て、前記ナノチューブを挟んで対向するように、前記絶縁体に空隙を形成する段階と、前記空隙に前記導体を形成する段階と、を含む。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を参照して説明する。
【００１５】
＜動作原理＞
図１〜図５は、本発明の、カーボンナノチューブを用いた半導体装置の動作原理を説明するための図である。このカーボンナノチューブ１は、Ｐ型半導体の特性を有するものである。
【００１６】
図１では、カーボンナノチューブ１の軸に対して平行に、カーボンナノチューブ１を挟む位置に２つの電極が対向して配置される。本明細書では、一方の電極をバイアス電極２、他方の電極を制御電極３という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さ以上の大きさで構成される。バイアス電極２には電源４から負電圧が印加されており、制御電極３には電源４から正電圧が印加されている。なお本明細書では、バイアス電極２に印加される電圧をバイアス電圧、制御電極３に印加される電圧を制御電圧という。
【００１７】
図２では、バイアス電極２及び制御電極３が板状に形成されており、対向する面が、カーボンナノチューブ１を挟んで平行になっている。図３では、バイアス電極２及び制御電極３のカーボンナノチューブ１側の面が、カーボンナノチューブの側面に沿った形状に形成される。このように、バイアス電極２及び制御電極３は、カーボンナノチューブ１の側面を挟んで対向するように配置されていればよい。バイアス電極２及び制御電極３とカーボンナノチューブ１との間は絶縁されている。例えば、単にバイアス電極２及び制御電極３とカーボンナノチューブ１との間に間隙を設けて構成してもよく、またバイアス電極２及び制御電極３とカーボンナノチューブ１との間にＳｉＯ２等の絶縁体を挟むように構成してもよい。
【００１８】
図４は、バイアス電極２及び制御電極３に電源４から電圧が印加された場合に発生する電界Ｅと、電界Ｅにより形成される反転層５とを表している。バイアス電極２に電源４から負電圧が印加され、制御電極３に電源４から正電圧が印加されると、制御電圧３からバイアス電極２に向かって電界Ｅが発生する。電界Ｅが発生すると、カーボンナノチューブ１内の電子がカーボンナノチューブ１の制御電極３側に移動する。これによりＰ型半導体の特性を有するカーボンナノチューブ１内に、Ｎ型半導体の特性を有する部分が形成される。カーボンナノチューブ１内で、電子が移動してＮ型半導体の特性を有することになった部分を反転層５という。バイアス電極２及び制御電極３は、カーボンナノチューブ１の長さと同じかそれ以上の長さで構成されるために、電界Ｅは、カーボンナノチューブ１の全体に対して平行に発生する。
【００１９】
図５は、図４とは電源４の正負を逆に接続した場合の、電界Ｅと反転層５とを表している。電源４の正負を逆に接続した場合、つまりバイアス電極２に正電圧、制御電圧３に負電圧が印加されると、電界Ｅはバイアス電極２から制御電極３の向きに発生する。これにより反転層５がカーボンナノチューブ１のバイアス電極２側に形成される。
バイアス電極２及び制御電極３に同じ電圧を印加した場合、バイアス電極２と制御電極３との間に電界Ｅは発生しない。そのために、カーボンナノチューブ１内の電子が移動せず、反転層５が形成されることはない。
【００２０】
このように、バイアス電極２及び制御電極３に印加する電圧により、カーボンナノチューブ１に反転層５が形成されるか否か、また反転層５が形成される場合にそれがカーボンナノチューブ１のバイアス電極２側か或いは制御電極３側かが決まる。このようなカーボンナノチューブ１の性質を利用して本発明の半導体装置を実現することができる。
【００２１】
以上の説明では、カーボンナノチューブ１がＰ型半導体の特性を持つものとして説明したが、Ｎ型半導体の特性を持つものであっても、同様に、バイアス電極２及び制御電極３に異なる電圧を印加することによって反転層５を形成することができる。この場合の反転層５は、正孔によって負電圧が印加される電極側に形成される。反転層５は、Ｎ型半導体の特性を持つカーボンナノチューブ１内のＰ型半導体の特性を有する部分になる。
【００２２】
＜半導体装置の構成＞
図６〜図８は、以上のようなカーボンナノチューブの特性を利用した半導体装置の構成を表す図である。図６は、ＯＲ論理動作を実現した半導体装置１０の構造を表す図である。図７は、ＡＮＤ論理動作を実現した半導体装置２０を表す図である。図８は、インバータ動作を実現した半導体装置３０を表す図である。本実施形態に用いられるカーボンナノチューブは、長さが１μｍ〜１ｍｍ（１０−６〜１０−３ｍ）であり、直径が０．５ｎｍ〜１００ｎｍ（１０−９〜１０−７ｍ）である。しかし、カーボンナノチューブの大きさはこれに限定されるものではなく、上記の動作原理で説明したような動作を行うもの出れば、本発明の半導体装置に用いることが可能である。また材質も必ずしもカーボンである必要はなく、カーボン以外の材質を用いたナノチューブであっても、本発明の半導体装置を構成することが可能である。
【００２３】
図６の半導体装置１０は、ソース電極１１及びドレイン電極１２が形成されたカーボンナノチューブ１３と、第１、第２バイアス電極１４、１５と、第１、第２制御電極１６、１７とを備えている。カーボンナノチューブ１３と、第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７との間には、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ１３と、第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。この実施形態では、カーボンナノチューブ１３がＰ型半導体の特性を有するものである。
【００２４】
ソース電極１１及びドレイン電極１２は、Ｎ型半導体の特性を有しておりカーボンナノチューブ１３の両端に形成される。ソース電極１１及びドレイン電極１２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極１１及びドレイン電極１２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ１３と一体に形成できる。ソース電極１１にはソース端子１１ａが設けられており、ドレイン電極１２にはドレイン端子１２ａが設けられている。
【００２５】
第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７は、カーボンナノチューブ１３の軸に平行に設けられている。第１バイアス電極１４と第１制御電極１６とは、カーボンナノチューブ１３を挟んで対向するように設けられている。第２バイアス電極１５と第２制御電極１７とは、カーボンナノチューブ１３を挟んで対向するように設けられている。第１バイアス電極１４には第１バイアス端子１４ａが接続されており、第２バイアス電極１５には第２バイアス端子１５ａが接続されている。第１制御電極１６には第１制御端子１６ａが接続されており、第２制御電極１７には第２制御端子１７ａが接続されている。第１、第２バイアス電極１４、１５及び第１、第２制御電極１６、１７は、カーボンナノチューブ１３に反転層を形成するためのものであるので、カーボンナノチューブ１３よりも大きく形成されていればよい。
【００２６】
このような構成の半導体装置は、第１、第２バイアス端子１４ａ、１５ａにロー論理を示す電圧を印加して、第１制御端子１６ａ及び第２制御端子１７ａから、ロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。
【００２７】
第１制御端子１６ａ及び第２制御端子１７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、カーボンナノチューブ１内に反転層５が形成されない。そのために、ソース電極１１とドレイン電極１２とが導通状態にならない。ソース電極１１とドレイン電極１２とが導通状態にならないために、この半導体装置はオフ状態になる。
【００２８】
第１制御端子１６ａからロー論理を示す電圧が印加され、第２制御端子１７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第２制御電極１７側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
【００２９】
第１制御端子１６ａからハイ論理を示す電圧が印加され、第２制御端子１７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第１制御電極１６側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
【００３０】
第１制御端子１６ａ及び第２制御端子１７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極１４、１５にロー論理を示す電圧が印加されているので、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生するとともに、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ１の第１制御電極１６側及び第２制御電極１７側に反転層５が形成される。反転層５がソース電極１１とドレイン電極１２との間のチャネルとなって、ソース電極１１とドレイン電極１２とが導通状態になる。ソース電極１１とドレイン電極１２とが導通状態になるために、この半導体装置はオン状態になる。
【００３１】
このように、第１制御端子１６ａ及び第２制御端子１７ａからともにロー論理を示す電圧が印加される場合を除いて、半導体装置はオン状態になる。つまり、この半導体装置はＯＲ論理動作を行っている。
【００３２】
図７の半導体装置２０は、ソース電極２１及びドレイン電極２２が形成されたカーボンナノチューブ２３と、第１、第２バイアス電極２４、２５と、第１、第２制御電極２６、２７とを備えている。カーボンナノチューブ２３と、第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７との間は、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ２３と、第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。
【００３３】
ソース電極２１及びドレイン電極２２は、図６の半導体装置１０と同様にＮ型半導体の特性を有しており、カーボンナノチューブ２３の両端に形成される。ソース電極２１及びドレイン電極２２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極２１及びドレイン電極２２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ２３と一体に形成できる。ソース電極２１にはソース端子２１ａが接続されており、ドレイン電極２２にはドレイン端子２２ａが接続されている。
【００３４】
カーボンナノチューブ２３は、ソース電極２１側から順に、Ｐ型半導体の特性を有するナノチューブ（以下、「第１Ｐ型ナノチューブ２３ａ」という）、Ｎ型半導体の特性を有するナノチューブ（以下、「Ｎ型ナノチューブ２３ｂ」という）、Ｐ型半導体の特性を有するナノチューブ（以下、「第２Ｐ型ナノチューブ２３ｃ」という）が形成されている。
【００３５】
第１、第２バイアス電極２４、２５及び第１、第２制御電極２６、２７は、カーボンナノチューブ２３の軸に平行に設けられている。第１バイアス電極２４と第１制御電極２６とは、カーボンナノチューブ２３を挟んで対向するように設けられている。第１制御電極２６は、ソース電極２１からＮ型ナノチューブ２３ｂまでの大きさを有している。第２バイアス電極２５と第２制御電極２７とは、カーボンナノチューブ２３を挟んで対向するように設けられている。第２制御電極２７は、ドレイン電極２２からＮ型ナノチューブ２３ｂまでの大きさを有している。第１制御電極２６には第１制御端子２６ａが接続されており、第２制御電極２７には第２制御端子２７ａが接続されている。第１バイアス電極２４及び第１制御電極２６は、第１Ｐ型ナノチューブ２３ａに反転層を形成でき、第２Ｐ型ナノチューブ２３ｃに反転層によるチャネルが形成されないような大きさであればよい。第２バイアス電極２５及び第２制御電極２７は、第２Ｐ型ナノチューブ２３ｃに反転層を形成でき、第１Ｐ型ナノチューブ２３ａに反転層によるチャネルが形成されないような大きさであればよい。
【００３６】
このような構成の半導体装置は、第１、第２バイアス電極２４、２５にロー論理を示す電圧を印加して、第１制御端子２６ａ及び第２制御端子２７ａから、ロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。
【００３７】
第１制御端子２６ａ及び第２制御端子２７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、カーボンナノチューブ２３内に反転層５が形成されない。そのために、ソース電極２１とドレイン電極２２とが導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
【００３８】
第１制御端子２６ａからロー論理を示す電圧が印加され、第２制御端子２７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃの第２制御電極２７側に反転層５が形成される。反転層５がＮ型ナノチューブ２３ｂとドレイン電極２２との間のチャネルとなって、Ｎ型ナノチューブ２３ｂとドレイン電極２２とが導通状態になる。しかし反転層５が第２Ｐ型ナノチューブ２３ｃのみに形成され、第１Ｐ型ナノチューブ２３ａに形成されないので、ソース電極２１とドレイン電極２２とは導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
【００３９】
第１制御端子２６ａからハイ論理を示す電圧が印加され、第２制御端子２７ａからロー論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａの第１制御電極２６側に反転層５が形成される。反転層５がソース電極２１とＮ型ナノチューブ２３ｂとの間のチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。しかし反転層５が第１Ｐ型ナノチューブ２３ａのみに形成され、第２Ｐ型ナノチューブ２３ｃに形成されないので、ソース電極２１とドレイン電極２２とは導通状態にならない。ソース電極２１とドレイン電極２２とが導通状態にならないために、この半導体装置２０はオフ状態になる。
【００４０】
第１制御端子２６ａ及び第２制御端子２７ａからハイ論理を示す電圧が印加される場合、第１、第２バイアス電極２４、２５にロー論理を示す電圧が印加されているので、第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生するとともに、第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。電界Ｅの発生に伴い、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａの第１制御電極２６側及び第２Ｐ型ナノチューブ２３ｃの第２制御電極２７側に反転層５が形成される。第１Ｐ型ナノチューブ２３ａに形成される反転層５がソース電極２１とＮ型ナノチューブ２３ｂとの間のチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２Ｐ型ナノチューブ２３ｃに形成される反転層５がＮ型ナノチューブ２３ｂとドレイン電極２２との間のチャネルとなって、Ｎ型ナノチューブ２３ｂとドレイン電極２２とが導通状態になる。そのために、ソース電極２１とドレイン電極２２とが導通状態になる。ソース電極２１とドレイン電極２２とが導通状態になるために、この半導体装置２０はオン状態になる。
【００４１】
このように、第１制御端子２６ａ及び第２制御端子２７ａからハイ論理を示す電圧が印加される場合のみ、半導体装置２０はオン状態になる。つまり、この半導体装置２０はＡＮＤ論理動作を行っている。この半導体装置２０は、カーボンナノチューブ２３のＮ型ナノチューブ２３ｂが、金属の特性を有するものであっても同様の動作を行う。
【００４２】
図８の半導体装置３０は、ソース電極３１及びドレイン電極３２が形成されたカーボンナノチューブ３３と、第１、第２バイアス電極３４、３５と、制御電極３６とを備えている。カーボンナノチューブ３３と、第１、第２バイアス電極１４、１５及び制御電極３６との間は、ＳｉＯ２等の絶縁体が設けられており、これらの間が絶縁されている。なお、カーボンナノチューブ３３と、第１、第２バイアス電極３４、３５及び制御電極３６との間が狭い場合には、絶縁耐電圧の関係から、絶縁体に代えて、不活性ガスの充填、或いは真空にしてもよい。
【００４３】
ソース電極３１及びドレイン電極３２は、図６の半導体装置１０と同様にＮ型半導体の特性を有しており、カーボンナノチューブ３３の両端に形成される。ソース電極３１及びドレイン電極３２は、Ｎ型半導体の特性を有するカーボンナノチューブにより形成してもよく、またシリコンなどの他の素材を用いて形成してもよい。ソース電極３１及びドレイン電極３２をＮ型半導体の特性を有するカーボンナノチューブで形成する場合には、カーボンナノチューブ３３と一体に形成できる。ソース電極３１にはソース端子３１ａが接続されており、ドレイン電極３２にはドレイン端子３２ａが接続されている。
【００４４】
カーボンナノチューブ３３は、ソース電極３１側から順に、Ｐ型半導体の特性を有するナノチューブ（以下、「第１Ｐ型ナノチューブ３３ａ」という）、Ｎ型半導体の特性を有するナノチューブ（以下、「Ｎ型ナノチューブ３３ｂ」という）、Ｐ型半導体の特性を有するナノチューブ（以下、「第２Ｐ型ナノチューブ３３ｃ」という）が形成されている。
【００４５】
第１、第２バイアス電極３４、３５及び制御電極３６は、カーボンナノチューブ３３の軸に平行に設けられている。第１バイアス電極３４と第２バイアス電極３５とは、カーボンナノチューブ３３から見て同じ側に直線上に並んで設けられている。第１、第２バイアス電極３４、３５と制御電極３６とは、カーボンナノチューブ３３を挟んで対向するように設けられている。第１バイアス電極３４は、ソース電極３１からＮ型ナノチューブ３３ｂまでの長さを有している。第２バイアス電極３５は、ドレイン電極３２からＮ型ナノチューブ３３ｂまでの大きさを有している。制御端子３６には制御端子３６ａが接続されており、Ｎ型ナノチューブ３３ｂには出力端子３８が接続されている。第１バイアス電極３４は、第１Ｐ型ナノチューブ３３ａに反転層を形成でき、第２Ｐ型ナノチューブ３３ｃに反転層によるチャネルが形成されないような大きさであればよい。第２バイアス電極３５は、第２Ｐ型ナノチューブ３３ｃに反転層を形成でき、第１Ｐ型ナノチューブ３３ａに反転層によるチャネルが形成されないような大きさであればよい。
【００４６】
このような構成の半導体装置３０は、第１バイアス電極３４にハイ論理を示す電圧を印加して、第２バイアス電極３５にロー論理を示す電圧を印加して、ソース電極３１にハイ論理を示す電圧を印加して、ドレイン電極３２にロー論理を示す電圧を印加して、制御端子３６ａからロー論理又はハイ論理を示す電圧を印加することで、以下のような動作を行う。
【００４７】
制御端子３６ａからロー論理を示す電圧が印加される場合、第１バイアス電極３４にハイ論理を示す電圧が印加されて、第２バイアス電極３５にロー論理を示す電圧が印加されているので、第１バイアス電極３４から制御電極３６に向かって電界Ｅが発生する。電界Ｅにより、第１Ｐ型半導体部３３ａの第１バイアス電極３４側に反転層５が形成される。反転層５がソース電極３１とＮ型ナノチューブ３３ｂとの間のチャネルとなって、ソース電極３１とＮ型ナノチューブ３３ｂとが導通状態になる。ソース電極３１にはハイ論理を示す電圧が印加されているので、出力端子３８からは、ハイ論理を示す電圧が出力される。
【００４８】
制御端子３６ａからハイ論理を示す電圧が印加される場合、第１バイアス電極３４にハイ論理を示す電圧が印加されて、第２バイアス電極３５にロー論理を示す電圧が印加されているので、制御電極３６から第２バイアス電極３５に向かって電界Ｅが発生する。電界Ｅにより、第２Ｐ型半導体部３３ｃの制御電極３６側に反転層５が形成される。反転層５がＮ型ナノチューブ３３ｂとドレイン電極３２との間のチャネルとなって、Ｎ型ナノチューブ３３ｂとドレイン電極３２とが導通状態になる。ドレイン電極３２にはロー論理を示す電圧が印加されているので、出力端子３８からは、ロー論理を示す電圧が出力される。
【００４９】
このように、制御端子３６ａからロー論理を示す電圧が印加される場合に出力端子３８からハイ論理を示す電圧が出力され、制御端子３６ａからハイ論理を示す電圧が印加される場合に出力端子３８からロー論理を示す電圧が出力される。つまり、この半導体装置３０はインバータ動作を行っている。この半導体装置３０は、カーボンナノチューブ３０のＮ型ナノチューブ３３ｂが、金属の特性を有するものであっても同様の動作を行う。
【００５０】
以上のように、制御電極、バイアス電極の数、配置、長さ、印加される電圧、カーボンナノチューブの電気的な特性を様々に組み合わせることで、１個の素子により様々な機能を実現することが可能である。バイアス電極と制御電極とは対（導体対）になっている。導体対の数、チャネルが形成されるナノチューブ（上記の実施形態では、Ｐ型ナノチューブ）の数により入力数が決まる。上記の例では、２入力のＯＲ論理、ＡＮＤ論理を行う半導体装置を示したが、導体対の数、Ｐ型ナノチューブの数が、３個、４個と増えると、３入力、４入力の半導体装置を実現することができる。またカーボンナノチューブ１３、２３、３３のもつＰ型半導体の特性、Ｎ型半導体の特性は、逆に構成されていてもよい。反転層の形成される部分が逆になるだけで、機能としては同じものが実現可能である。
【００５１】
＜半導体装置の製造方法＞
図９〜図１５は、本発明の半導体装置を製造するための方法を説明する図である。ここでは、図６の半導体装置１０を製造する手順について説明する。ここでは、ソース電極１１及びドレイン電極１２をＮ型半導体の特性を有するカーボンナノチューブにより形成する手順を説明する。
【００５２】
まず、アーク放電、レーザ蒸発、化学的気相成長（ＣＶＤ：Chemical Vapor Deposition）等の既知の方法で、単層のカーボンナノチューブを形成する。図９では、基板４１上に鉄の微粒子などによる金属触媒（本実施形態では鉄（Ｆｅ）触媒４２）の薄膜を配置しておき、ＣＶＤによりカーボンナノチューブを形成する。基板４１は、例えば従来の半導体製造に用いられるシリコンを材料とした半導体基板である。
【００５３】
ナノチューブは、４価の元素雰囲気で所定の温度、例えば６００〜７００℃に加熱することで形成することができる。本実施形態ではカーボンナノチューブを形成するので、炭素雰囲気で６００〜７００℃に加熱することで形成する。
カーボンナノチューブを５価の元素（例えばリン）雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するものに変化させることができる。また、カーボンナノチューブを３価の元素（例えばガリウム）雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するものに変化させることができる。
【００５４】
図９では、炭素雰囲気で６００〜７００℃に加熱してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ４３に変化させる。カーボンナノチューブ４３は、軸が基板４１に対して垂直になるように形成される。
【００５５】
引き続きＰ型半導体の特性を有するカーボンナノチューブ４４を形成する（図１０）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ４３に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを３価の元素雰囲気で６００〜７００℃に加熱することで、Ｐ型半導体の特性を有するカーボンナノチューブ４４に変化させる。カーボンナノチューブ４４を形成する際には、既に形成されたカーボンナノチューブ４３をマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ４４を形成する前に、既に形成されたカーボンナノチューブ４３を適当な長さに成形するようにしてもよい。
【００５６】
カーボンナノチューブ４４の形成が終了すると、引き続きＮ型半導体の特性を有するカーボンナノチューブ４５を形成する（図１１）。炭素雰囲気で６００〜７００℃に加熱して、既に形成されているカーボンナノチューブ４４の下に連続してカーボンナノチューブを形成した後に、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することで、Ｎ型半導体の特性を有するカーボンナノチューブ４５に変化させる。カーボンナノチューブ４５を形成する際には、既に形成されたカーボンナノチューブ４３、４４をマスクしておく必要がある。マスクしなければ、電気的特性が変化するためである。また、カーボンナノチューブ４５を形成する前に、既に形成されたカーボンナノチューブ４４を適当な長さに成形するようにしてもよい。
【００５７】
以上は、カーボンナノチューブを形成する手順の一例であり、これ以外の手順でＮ型半導体の特性を有するカーボンナノチューブの間にＰ型半導体の特性を有するカーボンナノチューブを形成するようにしてもよい。例えば、Ｎ型半導体の特性を有するカーボンナノチューブを形成しておき、その中程をＰ型半導体の特性を有するように変化させてもよい。これは、例えば以下のような手順で可能である。まず炭素雰囲気で６００〜７００℃に加熱することでカーボンナノチューブを形成しておき、次いで、このカーボンナノチューブを５価の元素雰囲気で６００〜７００℃に加熱することでＮ型半導体の特性を有するカーボンナノチューブを形成する。その後、カーボンナノチューブの両端をマスクして３価の元素雰囲気で６００〜７００℃に加熱することで、中程をＰ型半導体の特性を有するように変化させることができる。また逆に、Ｐ型半導体の特性を有するカーボンナノチューブを生成しておき、その両端をＮ型半導体の特性を有するように変化させてもよい。
【００５８】
なお、図７、図８の半導体装置２０、３０のように、Ｎ型半導体の特性を有するカーボンナノチューブとＰ型半導体の特性を有するカーボンナノチューブが更に多層に重ねられた構成では、図１１の手順の後に、図１０、図１１の手順を繰り返し行えばよい。
【００５９】
カーボンナノチューブの形成が終了すると、基板４１上で、カーボンナノチューブを被覆するように、ＳｉＯ２等の絶縁体４６を形成する（図１２）。絶縁体４６の形成は、従来の半導体製造工程でも行われており、同様の工程により形成可能である。
絶縁体４６を形成した後に、カーボンナノチューブ４３〜４５の周囲に、導体４７ａ〜４７ｄを形成する（図１３）。導体４７ａ、４７ｃは、カーボンナノチューブ４３〜４５の軸から見て、カーボンナノチューブ４３〜４５を挟んで対向するように形成され、導体４７ｂ、４７ｄは、カーボンナノチューブ４３〜４５の軸から見て、カーボンナノチューブ４３〜４５を挟んで対向するように形成される。導体４７ａ〜４７ｄの形成は、従来の半導体製造工程でも行われるように、絶縁体４６の導体形成部分に空隙を形成して、当該空隙に銅、金などの導体を蒸着することにより可能である。
【００６０】
図７の半導体装置２０の第１制御電極２６、第２制御電極２７のように、導体がカーボンナノチューブ４３〜４５の長さよりも短く形成される場合には、導体を所望の大きさに形成した後に、当該導体をマスクして、それ以上の成長を防止すればよい。
【００６１】
図８の半導体装置３０の第１バイアス電極３４、第２バイアス電極３５のように、導体が途中で一端切れた構成になっている場合には、導体を所望の大きさまで形成した後に、一端絶縁体を形成し、その後再び導体を形成すればよい。
【００６２】
導体４７ａ〜４７ｄの形成が終了すると、次いで、基板４１及び鉄触媒４２の除去、絶縁体４６の一部除去を行う（図１４）。基板４１及び鉄触媒４２の除去は、例えば研磨することで行うことができる。絶縁体４６の除去は、従来の半導体製造工程でも行われており、同様の工程により可能である。この工程により、カーボンナノチューブ４３、４５、及び導体４７ａ〜４７ｄの端部が、絶縁体４６から露出することになる。
【００６３】
次いで、絶縁体４６を、カーボンナノチューブ４３〜４５と導体４７ａ〜４７ｄの間に形成されているものを除いてすべて除去する（図１５）。この場合も工程も、従来の半導体製造工程で可能である。この工程により、導体４７ａ〜４７ｄが露出され、図６の半導体装置１０ような端子を設けることができるようになる。なお、単に端子を設けるだけなら、図１４の工程後でも可能である。また、絶縁体４６をカーボンナノチューブ４３〜４５の周囲を覆うように残すと、カーボンナノチューブ４３〜４５を周囲の環境から保護する構造となる。
【００６４】
カーボンナノチューブ４３、４５にソース端子、ドレイン端子を設けるにはカーボンナノチューブ４３、４５の開口部分を閉じる必要がある。例えば、カーボンナノチューブ４３、４５の該当箇所に導体を形成して開口部分を閉じたり、フラーレンキャップを用いることで開口部分を閉じることができる。
【００６５】
ソース電極１１及びドレイン電極１２は、カーボンナノチューブにかえてシリコンのような従来から使用されている材質によるＮ型半導体で形成してもよい。例えば、図１４の状態でカーボンナノチューブ４３、４５の開口部分に従来の材質によるＮ型半導体を形成する。このような構成では、ソース端子及びドレイン端子をソース電極１１及びドレイン電極１２に直接設けることができる。
【００６６】
また、導体４７ａ〜４７ｄをカーボンナノチューブにより形成してもよい。例えば、図９〜図１１において、カーボンナノチューブを軸から見て十字に並ぶように形成する。その後、絶縁体４６で被覆する前に、真ん中のカーボンナノチューブを除く他のカーボンナノチューブを金属の特性を有するものに変化させる。これは、真ん中のカーボンナノチューブをマスクしておき、他のカーボンナノチューブを所定の元素雰囲気で所定の温度に加熱することで可能である。
【００６７】
＜半導体装置を用いた電子装置＞
以上のような半導体装置を用いて構成した電子装置の例を以下に示す。ここで挙げる電子装置は、２電源の相補論理回路等であるが、本発明はこれに限られるものでなく、使用する半導体装置の種類、接続形態、電源の接続形態等により種々多様な電子装置を実現できるものである。
【００６８】
［ＮＡＮＤ論理装置］
図１６は、ＮＡＮＤ論理動作を行う電子装置の構成を表す図である。この電子装置は、図６に示すＯＲ論理動作を行う第１半導体装置１０と、図７に示すＡＮＤ論理動作を行う第２半導体装置２０と、第１、第２電源ＶＤＤ１、ＶＤＤ２とにより構成されている。この電子装置は、第１入力端子Ｖin1及び第２入力端子Ｖin2からの入力をＮＡＮＤ論理演算して、その結果を出力端子Ｖoutから出力するものである。
【００６９】
第１半導体装置１０は、ソース端子１１ａが第１電源ＶＤＤ１の陽極に接続されており、第１、第２バイアス端子１４ａ、１５ａが第２電源ＶＤＤ２の陽極に接続されており、第１制御端子１６ａが第１入力端子Ｖin1に接続されており、第２制御端子１７ａが第２入力端子Ｖin2に接続されている。
【００７０】
第２半導体装置２０は、ソース端子２１ａが第１電源ＶＤＤ１の陰極に接続されており、第１、第２バイアス端子２４ａ、２５ａが第２電源ＶＤＤ２の陰極に接続されており、第１制御端子２６ａが第１入力端子Ｖin1に接続されており、第２制御端子２７ａが第２入力端子Ｖin2に接続されている。
【００７１】
第１半導体装置２０のドレイン端子１２ａと第２半導体装置２０のドレイン端子２２ａとは、出力端子Ｖoutに接続されている。
【００７２】
このような構成により、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１半導体装置１０のソース電極１１に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２半導体装置２０のソース電極２１に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第１半導体装置１０の第１、第２バイアス電極１４、１５に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第２半導体装置２０の第１、第２バイアス電極２４、２５に印加される。
【００７３】
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。
【００７４】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２バイアス電極１４、１５に印加される電圧が第１、第２制御電極１６、１７に印加される電圧よりも大きい。そのために、第１バイアス電極１４から第１制御電極１６に向かって電界Ｅが発生するとともに、第２バイアス電極１５から第２制御電極１７に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１、第２バイアス電極１４、１５側の導通の状態になり、第１半導体装置１０がオン状態になる。
【００７５】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２バイアス電極２４、２５に印加される電圧と第１、第２制御電極２６、２７に印加される電圧とが等しいために、カーボンナノチューブ２３に電界Ｅは発生しない。これによりソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【００７６】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【００７７】
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。
【００７８】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極１４に印加される電圧が第１制御電極１６に印加される電圧よりも大きい。そのために、第１バイアス電極１４から第１制御電極１６に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１バイアス電極１４側の導通の状態になり、第１半導体装置１０がオン状態になる。
【００７９】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１バイアス電極２４に印加される電圧と第１制御電極２６に印加される電圧とが等しいために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに電界Ｅは発生しない。そのために、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にならない。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるが、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【００８０】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【００８１】
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。
【００８２】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第２バイアス電極１５に印加される電圧が第２制御電極１７に印加される電圧よりも大きい。そのために、第２バイアス電極１５から第２制御電極１７に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第２バイアス電極１５側の導通の状態になり、第１半導体装置１０がオン状態になる。
【００８３】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧と第２制御電極２７に印加される電圧とが等しいために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに電界Ｅは発生しない。そのために、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にならない。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になるが、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【００８４】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【００８５】
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。
【００８６】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２制御電極１６、１７と第１、第２バイアス電極１４、１５とに印加される電圧が等しいために、電界Ｅが発生しない。これによりカーボンナノチューブ１３は導通せず、第１半導体装置１０がオフ状態になる。
【００８７】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１制御電極２６に印加される電圧は第１バイアス電極２４に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１制御電極２６から第１バイアス電極２４に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１制御電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２制御電極２７に印加される電圧は第２バイアス電極２５に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２制御電極２７から第２バイアス電極２５に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になり、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるために、ソース電極２１とドレイン電極２２との間が導通状態になる。そのために、第２半導体装置２０がオン状態になる。
【００８８】
第２半導体装置２０がオン状態、第１半導体装置１０がオフ状態になるために、出力端子Ｖoutからは、第２半導体装置２０のソース電極２１に印加される電圧が出力される。ここではソース電極２１に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。
【００８９】
以上のように、この電子装置はＮＡＮＤ論理の動作を行うことになる。
【００９０】
［ＡＮＤ論理装置］
図１７は、ＡＮＤ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１６に示すＮＡＮＤ論理動作を行う電子装置と比較して、第１電源ＶＤＤ１の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０のソース端子１１ａに第１電源ＶＤＤ１の陰極が接続され、第２半導体装置２０のソース端子２１ａに第１電源ＶＤＤ１の陽極が接続されることを除いて、図１６の電子装置と図１７の電子装置に違いはない。
【００９１】
第１電源ＶＤＤ１は、出力端子Ｖoutから出力されるハイ論理（電源ＶＤＤ１の正電圧である電圧Ｖ１に等しい）とロー論理（電源ＶＤＤ１の負電圧である電圧Ｇ１に等しい）とを供給する電源であり、この電子装置において、第１半導体装置１０、第２半導体装置２０の導通状態に影響を及ぼすものではない。そのために、第１電源ＶＤＤ１の極性が逆になっても、第１、第２入力端子Ｖin1、Ｖin2からの入力による第１半導体装置１０、第２半導体装置２０のオン状態、オフ状態は、図１６のＮＡＮＤ論理動作を行う電子装置と同じである。
【００９２】
よって、図１７の電子装置では、第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第２半導体装置２０がオン状態になって、出力端子Ｖoutから第２半導体装置２０のソース電極２１に印加される第１電源ＶＤＤ１の電圧Ｖ１がハイ論理として出力される。
【００９３】
以上のように、この電子装置はＡＮＤ論理の動作を行うことになる。
【００９４】
［ＯＲ論理装置］
図１８は、ＯＲ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１６に示すＮＡＮＤ論理動作を行う電子装置と比較して、第２電源ＶＤＤ２の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０の第１、第２バイアス端子１４ａ、１５ａに第２電源ＶＤＤ２の陰極が接続され、第２半導体装置２０の第１、第２バイアス端子２４ａ、２５ａに第２電源ＶＤＤ２の陽極が接続されることを除いて、図１６の電子装置と図１８の電子装置に違いはない。
【００９５】
このような構成の電子装置では、第１電源ＶＤＤ１の正電圧である電圧Ｖ１が、第１半導体装置１０のソース電極１１に印加される。第１電源ＶＤＤ１の負電圧である電圧Ｇ１が、第２半導体装置２０のソース電極２１に印加される。第２電源ＶＤＤ２の正電圧である電圧Ｖ２が、第２半導体装置２０の第１、第２バイアス電極２４、２５に印加される。第２電源ＶＤＤ２の負電圧である電圧Ｇ２が、第１半導体装置１０の第１、第２バイアス電極１４、１５に印加される。
【００９６】
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。
【００９７】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２バイアス電極１４、１５に印加される電圧と第１、第２制御電極１６、１７に印加される電圧とが等しいために、カーボンナノチューブ１３に電界Ｅは発生しない。これによりソース電極１１とドレイン電極１２との間が導通せず、第１半導体装置１０がオフ状態になる。
【００９８】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になり、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるために、ソース電極２１とドレイン電極２２との間が導通状態になる。そのために、第２半導体装置２０がオン状態になる。
【００９９】
第２半導体装置２０がオン状態、第１半導体装置１０がオフ状態になるために、出力端子Ｖoutからは、第２半導体装置２０のソース電極２１に印加される電圧が出力される。ここではソース電極２１に第１電源ＶＤＤ１から電圧Ｇ１が印加されているので、出力端子Ｖoutからは電圧Ｇ１がロー論理として出力されることになる。
【０１００】
第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。
【０１０１】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにロー論理が入力されるために、第１制御電極１６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第２制御電極１７に印加される電圧が第２バイアス電極１５に印加される電圧よりも大きい。そのために、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第２制御電極１７側の導通の状態になり、第１半導体装置１０がオン状態になる。
【０１０２】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにロー論理が入力されるために、第１制御電極２６に電圧Ｇ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧は第１制御電極２６に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに第１バイアス電極２４から第１制御電極２６に向かって電界Ｅが発生する。これにより第１Ｐ型ナノチューブ２３ａの第１バイアス電極２４側に反転層５が形成される。反転層５がチャネルとなって、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になる。第２バイアス電極２５に印加される電圧と第２制御電極２７に印加される電圧とが等しいために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに電界Ｅは発生しない。そのために、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にならない。ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態になるが、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【０１０３】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【０１０４】
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、以下のような動作になる。
【０１０５】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにロー論理が入力されるために、第２制御電極１７に電圧Ｇ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１制御電極１６に印加される電圧が第１バイアス電極１４に印加される電圧よりも大きい。そのために、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１制御電極１４側の導通の状態になり、第１半導体装置１０がオン状態になる。
【０１０６】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにロー論理が入力されるために、第２制御電極２７に電圧Ｇ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１バイアス電極２４に印加される電圧と第１制御電極２６に印加される電圧とが等しいために、カーボンナノチューブ２３の第１Ｐ型ナノチューブ２３ａに電界Ｅは発生しない。そのために、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にならない。第２バイアス電極２５に印加される電圧は第２制御電極２７に印加される電圧よりも大きい。そのために、カーボンナノチューブ２３の第２Ｐ型ナノチューブ２３ｃに第２バイアス電極２５から第２制御電極２７に向かって電界Ｅが発生する。これにより第２Ｐ型ナノチューブ２３ｃの第２バイアス電極２５側に反転層５が形成される。反転層５がチャネルとなって、ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になる。ドレイン電極２２とＮ型ナノチューブ２３ｂとが導通状態になるが、ソース電極２１とＮ型ナノチューブ２３ｂとが導通状態にないために、ソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【０１０７】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【０１０８】
第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、以下のような動作になる。
【０１０９】
第１半導体装置１０は、第１入力端子Ｖin1から第１制御端子１６ａにハイ論理が入力されるために、第１制御電極１６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子１７ａにハイ論理が入力されるために、第２制御電極１７に電圧Ｖ２が印加される。第１半導体装置１０の第１、第２バイアス電極１４、１５には、第２電源ＶＤＤ２から電圧Ｇ２が印加されている。第１、第２制御電極１６、１７に印加される電圧が第１、第２バイアス電極１４、１５に印加される電圧よりも大きい。そのために、第１制御電極１６から第１バイアス電極１４に向かって電界Ｅが発生するとともに、第２制御電極１７から第２バイアス電極１５に向かって電界Ｅが発生する。これによりカーボンナノチューブ１３は第１、第２制御電極１６、１７側の導通の状態になり、第１半導体装置１０がオン状態になる。
【０１１０】
第２半導体装置２０は、第１入力端子Ｖin1から第１制御端子２６ａにハイ論理が入力されるために、第１制御電極２６に電圧Ｖ２が印加される。また、第２入力端子Ｖin2から第２制御端子２７ａにハイ論理が入力されるために、第２制御電極２７に電圧Ｖ２が印加される。第２半導体装置２０の第１、第２バイアス電極２４、２５には、第２電源ＶＤＤ２から電圧Ｖ２が印加されている。第１、第２バイアス電極２４、２５に印加される電圧と第１、第２制御電極２６、２７に印加される電圧とが等しいために、カーボンナノチューブ２３に電界Ｅは発生しない。これによりソース電極２１とドレイン電極２２との間が導通せず、第２半導体装置２０がオフ状態になる。
【０１１１】
第１半導体装置１０がオン状態、第２半導体装置２０がオフ状態になるために、出力端子Ｖoutからは、第１半導体装置１０のソース電極１１に印加される電圧が出力される。ここではソース電極１１に第１電源ＶＤＤ１から電圧Ｖ１が印加されているので、出力端子Ｖoutからは電圧Ｖ１がハイ論理として出力されることになる。
【０１１２】
以上のように、この電子装置はＯＲ論理の動作を行うことになる。
【０１１３】
［ＮＯＲ論理装置］
図１９は、ＮＯＲ論理動作を行う電子装置の構成を表す図である。この電子装置は、図１８に示すＯＲ論理動作を行う電子装置と比較して、第１電源ＶＤＤ１の極性が逆になることが異なるのみで、他の接続形態に違いがない。つまり、第１半導体装置１０のソース端子１１ａに第１電源ＶＤＤ１の陰極が接続され、第２半導体装置２０のソース端子２１ａに第１電源ＶＤＤ１の陽極が接続されることを除いて、図１６の電子装置と図１７の電子装置に違いはない。
【０１１４】
第１電源ＶＤＤ１は、出力端子Ｖoutから出力されるハイ論理（電源ＶＤＤ１の正電圧である電圧Ｖ１に等しい）とロー論理（電源ＶＤＤ１の負電圧である電圧Ｇ１に等しい）とを供給する電源であり、この電子装置において、第１半導体装置１０、第２半導体装置２０の導通状態に影響を及ぼすものではない。そのために、第１電源ＶＤＤ１の極性が逆になっても、第１、第２入力端子Ｖin1、Ｖin2からの入力による第１半導体装置１０、第２半導体装置２０のオン状態、オフ状態は、図１８のＯＲ論理動作を行う電子装置と同じである。
【０１１５】
よって、図１９の電子装置では、第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第２半導体装置２０がオン状態になって、出力端子Ｖoutから第２半導体装置２０のソース電極２１に印加される第１電源ＶＤＤ１の電圧Ｖ１がハイ論理として出力される。第１入力端子Ｖin1にロー論理（電圧Ｇ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にロー論理（電圧Ｇ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。第１入力端子Ｖin1にハイ論理（電圧Ｖ２に等しい）が入力され、第２入力端子Ｖin2にハイ論理（電圧Ｖ２に等しい）が入力されると、第１半導体装置１０がオン状態になって、出力端子Ｖoutから第１半導体装置１０のソース電極１１に印加される第１電源ＶＤＤ１の電圧Ｇ１がロー論理として出力される。
【０１１６】
以上のように、この電子装置はＡＮＤ論理の動作を行うことになる。
【０１１７】
以上のように、本実施形態の半導体装置を、２電源を用いて様々に接続することで、多種多様な回路を実現できる。この実施形態の半導体装置は、電子のみをキャリアとした単キャリアであるので、完全動作が実現され、論理が更に明確になる。電子をキャリアとして用いると、正孔をキャリアとして用いる場合よりも高速に動作する。
なお、正孔をキャリアとして用いる場合、つまりカーボンナノチューブのチャネルが形成されるナノチューブがＮ型半導体の特性を有するものを用いる場合でも、チャネルが形成される場所がバイアス電極側か制御電極側かが変わるだけで、同様に、多種多様な回路を実現できることは言うまでもない。
【図面の簡単な説明】
【０１１８】
【図１】カーボンナノチューブを用いた半導体装置の動作原理の説明図。
【図２】カーボンナノチューブを用いた半導体装置の動作原理の説明図。
【図３】カーボンナノチューブを用いた半導体装置の動作原理の説明図。
【図４】カーボンナノチューブを用いた半導体装置の動作原理の説明図。
【図５】カーボンナノチューブを用いた半導体装置の動作原理の説明図。
【図６】ＯＲ論理動作を実現した半導体装置の構成を表す図。
【図７】ＡＮＤ論理動作を実現した半導体装置の構成を表す図。
【図８】インバータ動作を実現した半導体装置の構成を表す図。
【図９】半導体装置を製造する手順を表す図。
【図１０】半導体装置を製造する手順を表す図。
【図１１】半導体装置を製造する手順を表す図。
【図１２】半導体装置を製造する手順を表す図。
【図１３】半導体装置を製造する手順を表す図。
【図１４】半導体装置を製造する手順を表す図。
【図１５】半導体装置を製造する手順を表す図。
【図１６】本実施形態の半導体装置を用いたＮＡＮＤ論理回路を表す図。
【図１７】本実施形態の半導体装置を用いたＡＮＤ論理回路を表す図。
【図１８】本実施形態の半導体装置を用いたＯＲ論理回路を表す図。
【図１９】本実施形態の半導体装置を用いたＮＯＲ論理回路を表す図。
【符号の説明】
【０１１９】
１、１３、２３、３３、４３、４４、４５  カーボンナノチューブ
２  バイアス電極
３  制御電極
４  電源
５  反転層
１０  第１半導体装置
１１、２１、３１  ソース電極
１１ａ、２１ａ、３１ａ  ソース端子
１２、２２、３２  ドレイン電極
１２ａ、２２ａ、３２ａ  ドレイン端子
１４、２４、３４  第１バイアス電極
１４ａ、２４ａ、３４ａ  第１バイアス端子
１５、２５、３５  第２バイアス電極
１５ａ、２５ａ、３５ａ  第２バイアス端子
１６、２６、３６  第１制御電極
１６ａ、２６ａ、３６ａ  第１制御端子
１７、２７、３７  第２制御電極
１７ａ、２７ａ、３７ａ  第２制御端子
２０  第２半導体装置
３０  第３半導体装置
４１  基板
４２  鉄触媒
４６  絶縁体
４７ａ〜４７ｄ  導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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