【手続補正書】
【提出日】平成21年11月5日(2009.11.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
平面形状が四角形から成る上面、前記上面に形成された複数の第１ボンディング電極、前記上面に形成された複数の第２ボンディング電極、および前記上面とは反対側の下面を有する配線基板と、
表面、前記表面に形成された複数の電極パッド、および前記表面とは反対側の裏面を有し、前記配線基板の前記上面上に搭載された制御用チップと、
第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記制御用チップと対向するように、前記制御用チップ上に積層された第１メモリチップと、
第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１メモリチップの前記第１主面と対向するように、前記第１メモリチップ上に積層された第２メモリチップと、
前記第１メモリチップの前記複数の第１電極パッドと前記配線基板の前記複数の第１ボンディング電極とを、それぞれ電気的に接続する複数の第１ワイヤと、
前記第２メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディング電極とを、それぞれ電気的に接続する複数の第２ワイヤと、
前記制御用チップ、前記第１メモリチップ、前記第２メモリチップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤを封止する樹脂体と、
前記配線基板の前記下面に設けられた複数の外部端子と、
を含み、
前記配線基板の前記上面は、第１基板辺と、前記第１基板辺と交差する第２基板辺とを有し、
前記複数の第１ボンディング電極は、前記配線基板の前記第１基板辺に沿って形成され、
前記複数の第２ボンディング電極は、前記配線基板の前記第２基板辺に沿って形成され、
前記第１メモリチップの前記第１主面の平面形状は、四角形からなり、
前記複数の第１電極パッドは、前記第１主面の第１チップ辺のみに沿って形成され、
前記第１メモリチップは、前記第１チップ辺が前記第１基板辺と並ぶように、前記制御用チップ上に積層され、
前記第２メモリチップの前記第２主面の平面形状は、四角形からなり、
前記複数の第２電極パッドは、前記第２主面の第２チップ辺のみに沿って形成され、
前記第２メモリチップは、前記第２チップ辺が前記第２基板辺と並ぶように、前記第１メモリチップ上に積層され、
前記第２メモリチップは、平面視において前記第１メモリチップの前記複数の第１電極パッドが露出するように、前記第１メモリチップ上に積層されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１メモリチップの前記第１主面の平面形状は、正方形からなり、
前記第２メモリチップの前記第２主面の平面形状は、正方形からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２メモリチップは、前記第１メモリチップと同一サイズであり、
前記第２メモリチップは、平面視において前記第１メモリチップの前記複数の第１電極パッドが露出するように、前記第１メモリチップに対してずらされていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１メモリチップは、第１系統のメモリチップであり、
前記第２メモリチップは、第２系統のメモリチップであり、
前記制御用チップは、前記第１系統のメモリチップと、前記第２系統のメモリチップとを制御する制御用チップであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記配線基板は、前記第１基板辺に沿って形成された複数の第３ボンディング電極と、前記第２基板辺に沿って形成された複数の第４ボンディング電極とを有し、
前記第２メモリチップ上には、平面形状が四角形からなる第３主面、前記第３主面の第３チップ辺のみに沿って形成された複数の第３電極パッド、および前記第３主面とは反対側の第３裏面を有する第３メモリチップが、前記第３メモリチップの前記第３裏面が前記第２メモリチップの前記第２主面と対向し、前記第３チップ辺が前記第１基板辺と並ぶように、積層されており、
前記第３メモリチップの前記複数の第３電極パッドは、複数の第３ワイヤを介して前記配線基板の前記複数の第３ボンディング電極とそれぞれ電気的に接続され、
前記第３メモリチップ上には、平面形状が四角形からなる第４主面、前記第４主面の第４チップ辺のみに沿って形成された複数の第４電極パッド、および前記第４主面とは反対側の第４裏面を有する第４メモリチップが、前記第４メモリチップの前記第４裏面が前記第３メモリチップの前記第３主面と対向し、前記第４チップ辺が前記第２基板辺と並ぶように、積層されており、
前記第４メモリチップの前記複数の第４電極パッドは、複数の第４ワイヤを介して前記配線基板の前記複数の第４ボンディング電極とそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記制御用チップは、前記制御用チップの前記表面が前記配線基板の前記上面と対向するように、複数の金バンプを介して前記配線基板の前記上面上に搭載されており、
前記制御用チップの前記表面と前記配線基板の前記上面との間には、アンダーフィル材が注入されていることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
すなわち、本発明は、平面形状が四角形から成る上面、前記上面に形成された複数の第１ボンディング電極、前記上面に形成された複数の第２ボンディング電極、および前記上面とは反対側の下面を有する配線基板と、表面、前記表面に形成された複数の電極パッド、および前記表面とは反対側の裏面を有し、前記配線基板の前記上面上に搭載された制御用チップと、第１主面、前記第１主面に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記制御用チップと対向するように、前記制御用チップ上に積層された第１メモリチップと、第２主面、前記第２主面に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第１メモリチップの前記第１主面と対向するように、前記第１メモリチップ上に積層された第２メモリチップと、前記第１メモリチップの前記複数の第１電極パッドと前記配線基板の前記複数の第１ボンディング電極とを、それぞれ電気的に接続する複数の第１ワイヤと、前記第２メモリチップの前記複数の第２電極パッドと前記配線基板の前記複数の第２ボンディング電極とを、それぞれ電気的に接続する複数の第２ワイヤと、前記制御用チップ、前記第１メモリチップ、前記第２メモリチップ、前記複数の第１ワイヤ、および前記複数の第２ワイヤを封止する樹脂体と、前記配線基板の前記下面に設けられた複数の外部端子と、を含み、前記配線基板の前記上面は、第１基板辺と、前記第１基板辺と交差する第２基板辺とを有し、前記複数の第１ボンディング電極は、前記配線基板の前記第１基板辺に沿って形成され、前記複数の第２ボンディング電極は、前記配線基板の前記第２基板辺に沿って形成され、前記第１メモリチップの前記第１主面の平面形状は、四角形からなり、前記複数の第１電極パッドは、前記第１主面の第１チップ辺のみに沿って形成され、前記第１メモリチップは、前記第１チップ辺が前記第１基板辺と並ぶように、前記制御用チップ上に積層され、前記第２メモリチップの前記第２主面の平面形状は、四角形からなり、前記複数の第２電極パッドは、前記第２主面の第２チップ辺のみに沿って形成され、前記第２メモリチップは、前記第２チップ辺が前記第２基板辺と並ぶように、前記第１メモリチップ上に積層され、前記第２メモリチップは、平面視において前記第１メモリチップの前記複数の第１電極パッドが露出するように、前記第１メモリチップ上に積層されているものである。