(57)【要約】【課題】Ｎ型ウェルの底面の断面形状を段状にする必要があり、イメージセンサの製造プロセスが複雑であった。【解決手段】一導電型基板と、反対導電型ウェルと、一導電型ウェルと、フォトダイオードと、電荷蓄積領域と、変調ゲートと、ソース及びドレインと、電荷蓄積領域に近接して形成され、電荷の排出時にクリアゲートへの電圧の印加により反対導電型ウェル中に一導電型チャネルを形成するためのクリアゲートと、一導電型チャネルを経て電荷蓄積領域から電荷の排出を受けるための接地部と、を含む。【選択図】図１
2008210928.tif 000002
【特許請求の範囲】
【請求項１】
一導電型基板と、
前記一導電型基板中に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部とからなるフォトダイオードと、
前記一導電型ウェル中に形成された電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記一導電型基板上であり前記電荷蓄積領域の上方である位置に設けられた変調ゲートと、
前記反対導電型ウェル上における、前記変調ゲートを協働して挟む位置に設けられたソース及びドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ドレインと、
前記電荷蓄積領域に近接して形成されたクリアゲートであって、電荷排出経路の電位を制御するための前記クリアゲートと、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるための接地部と、を含むことを特徴とする固体撮像素子。
【請求項２】
一導電型基板と、
前記一導電型基板中に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部とからなるフォトダイオードと、
前記一導電型ウェル中に形成された電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記一導電型基板上であり前記電荷蓄積領域の上方である位置に設けられた、環状の変調ゲートと、
前記反対導電型ウェル上における、前記変調ゲートの中心に設けられたソース及び前記変調ゲートの周辺に設けられたドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ドレインと、
前記電荷蓄積領域に近接して形成されたクリアゲートであって、電荷排出経路の電位を制御するための前記クリアゲートと、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるための接地部と、を含むことを特徴とする固体撮像素子。
【請求項３】
前記接地部は、前記一導電型基板の一部であることを特徴とする請求項１または請求項２記載の固体撮像素子。
【請求項４】
前記接地部は、前記電荷排出経路より接続可能な位置に形成された、接地電位にあるクリアドレインであることを特徴とする請求項１または請求項２記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、閾値変調方式のＭＯＳ型イメージセンサに関する。
【背景技術】
【０００２】
下記の特許文献１に記載されたような従来の閾値変調方式のＭＯＳ型イメージセンサは、光照射量に応じた光発生電荷が電荷蓄積領域であるキャリアポケットに移動し蓄積されることにより、トランジスタの閾値電圧が変化する。ここで、トランジスタはソースフォロア回路を形成し、飽和状態で動作させるため、光発生電荷に応じた閾値電圧の変化分が信号として出力される。また、前記キャリアポケットから電荷を排出すること（クリア）を行う。
【０００３】
図５（Ａ）、（Ｂ）に図示の従来のイメージセンサｖの前記クリア動作は、図５（Ｂ）に示されるキャリアポケット（ホールポケット）ｈｐからホールポケットｈｐ下方に存在するＮ型ウェルｎｗの障壁を越えて、Ｐ型基板ｐｗへキャリアを排出する。前記クリア動作を円滑に行うべく、図５（Ｂ）に示されるように、Ｎ型ウェルｎｗにおいて、ホールポケットｈｐの下方における、当該ホールポケットｈｐが形成されているＰ型ウェルｐｗの底面と、当該Ｐ型ウェルｐｗが設けられているＰ型基板ｐｓの上面との間の距離ｄ１が、ホールポケットｈｐの下方でない、前記Ｐ型ウェルｐｗの底面と、前記Ｐ型ウェルｐｗの上面との間の距離ｄ２に比して短くなっている。
【０００４】
【特許文献１】特開平１１−１９５７７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のイメージセンサｖでは、図５（Ｂ）に示されるように、前記距離ｄ１を前記距離ｄ２より短くする必要があることから、即ち、Ｎ型ウェルｎｗの底面の断面形状を段状にする必要があることから、上記したイメージセンサｖの製造プロセスが複雑になるという問題があった。
【０００６】
また、ホールｈを前記ホールポケットｈｐから前記Ｐ型基板ｐｓへ排出するとき、当該ホールポケットｈｐ及びＰ型基板ｐｓ間に位置する部分の前記Ｎ型ウェルｎｗが障壁となることから、前記ホールｈが、当該障壁であるＮ型ウェルｎｗを乗り越えて排出されるように、変調ゲートｍｇ及びドレインｄにより規定されるホールポケットｈｐの電位を高くすべく、当該変調ゲートｍｇ及び前記ドレインｄに高い電圧を印加しなければならないという問題があった。
【課題を解決するための手段】
【０００７】
本発明に係る第１の固体撮像素子は、上記した課題を解決すべく、
一導電型基板と、
前記一導電型基板中に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部とからなるフォトダイオードと、
前記一導電型ウェル中に形成された電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記一導電型基板上であり前記電荷蓄積領域の上方である位置に設けられた変調ゲートと、
前記反対導電型ウェル上における、前記変調ゲートを協働して挟む位置に設けられたソース及びドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ドレインと、
前記電荷蓄積領域に近接して形成されたクリアゲートであって、電荷排出経路の電位を制御するための前記クリアゲートと、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるための接地部と、を含む。
【０００８】
本発明に係る第２の固体撮像素子は、上記した課題を解決すべく、
一導電型基板と、
前記一導電型基板中に形成された反対導電型ウェルと、
前記反対導電型ウェル中に形成された一導電型ウェルと、
前記反対導電型ウェルの一部と前記一導電型ウェルの一部とからなるフォトダイオードと、
前記一導電型ウェル中に形成された電荷蓄積領域であって、前記フォトダイオードに入射した光に応じて発生する電荷を蓄積するための前記電荷蓄積領域と、
前記一導電型基板上であり前記電荷蓄積領域の上方である位置に設けられた、環状の変調ゲートと、
前記反対導電型ウェル上における、前記変調ゲートの中心に設けられたソース及び前記変調ゲートの周辺に設けられたドレインであって、前記電荷蓄積領域に蓄積された前記電荷によって変化した閾値電圧に基づき出力する前記ソース及び前記ドレインと、
前記電荷蓄積領域に近接して形成されたクリアゲートであって、前記電荷排出経路の電位を制御するための前記クリアゲートと、
前記電荷排出経路を経て前記電荷蓄積領域から前記電荷の排出を受けるための接地部と、を含む。
【０００９】
上記した本発明に係る第１、第２の固体撮像素子によれば、前記電荷蓄積領域及び前記クリアゲートが相互に近接していることにより、前記電荷の排出時に、前記電荷蓄積領域に蓄積された電荷は、当該電荷蓄積領域から、前記クリアゲートへの電圧の印加により電位制御された前記電荷排出経路を経て、前記接地部にまで至ることができることから、従来と同様に、前記電荷蓄積領域に蓄積された電荷を排出することができ、加えて、従来と異なり、反対導電型ウェルの底面の断面形状が、段状であることを要せず、平坦で足りることから、従来の固体撮像素子の製造プロセスに必要であった、反対導電型ウェルの底面の断面形状を段状に形成するという複雑な処理を行う必要がなくなり、これにより、当該第１、第２の固体撮像素子の製造プロセスを、従来の固体撮像素子の製造プロセスに比して簡易にすることが可能となる。
【００１０】
上記した本発明に係る第１、第２の固体撮像素子によれば、また、前記電荷を、前記電荷蓄積領域から、前記クリアゲートへの電圧の印加により電位制御された前記電荷排出経路を経て、前記接地部にまで到達させることにより、当該接地部から排出することにより、従来と異なり、当該一導電型ウェルが、前記電荷の排出を妨げる障壁にならず、これにより、前記変調ゲート及び前記ドレインに従来より低い電圧を印加することによってであっても、前記電荷を前記電荷蓄積領域から前記接地部へ排出することができ、換言すれば、前記電荷の排出を、従来に比して低い電圧で行うことが可能となる。
【００１１】
上記した本発明に係る第１、第２の固体撮像素子では、前記接地部は、前記一導電型基板の一部である。
【００１２】
上記した本発明に係る第１、第２の固体撮像素子では、前記接地部は、前記電荷排出経路により接続可能な位置に形成された、接地電位にあるクリアドレインである。
【発明を実施するための最良の形態】
【００１３】
本発明に係る固体撮像素子の実施例について図面を参照して説明する。
【００１４】
《実施例》
〈構成〉
実施例の固体撮像素子Ｖは１つの画素を示しており、図１（Ｂ）に示されるように、隣接する画素（図示せず。）と素子分離膜ＬＣにより分離されており、当該固体撮像素子Ｖは、図１（Ａ）〜（Ｃ）に示されるように、Ｐ型基板ＰＳと、Ｎ型ウェルＮＷと、Ｐ型ウェルＰＷと、フォトダイオードＰＤと、ホールポケットＨＰと、変調ゲートＭＧと、ソースＳと、ドレインＤと、ゲート酸化膜ＧＯと、クリアゲートＣＧと、クリアドレインＣＤとを含む。
【００１５】
図１（Ｂ）のＡ１−Ａ２断面図に示されるように、『一導電型基板』であるＰ型基板ＰＳは、接地電位ＧＮＤに接続されており、『反対導電型ウェル』であるＮ型ウェルＮＷは、当該Ｐ型基板ＰＳ中に設けられており、『一導電型ウェル』であるＰ型ウェルＰＷは、Ｎ型ウェルＮＷ中に設けられている。図１で、「Ｎ＋」、「Ｐ＋」は、不純物濃度が高いことを示し、他方で、「Ｎ−」、「Ｐ−」は、不純物濃度が低いことを示す。
【００１６】
フォトダイオードＰＤは、平面図である図１（Ａ）に示されるように、受光面がドレインＤにより著しく妨げられない位置に当該ドレインＤを設けるべく、Ｌ字状に形成されている。フォトダイオードＰＤは、Ａ１−Ａ２断面図である図１（Ｂ）で点線により示されているように、前記Ｎ型ウェルＮＷの一部（Ｐ型ウェルＰＷに隣接している一部）及び前記Ｐ型ウェルＰＷの一部（Ｎ型ウェルＮＷに隣接している一部）から構成されている。即ち、取扱う電荷をホールとする場合の構造である。
【００１７】
『電荷蓄積領域』であるホールポケットＨＰは、図１（Ｂ）に示されるように、Ｐ型ウェルＰＷ中に、不純物濃度がＰ型ウェルＰＷより高くなるように形成されている。ホールポケットＨＰ、Ｐ型ウェルＰＷ、及び、Ｎ型ウェルＮＷの電位勾配については、図２（Ａ）に示されるように、Ｐ型ウェルＰＷの電位がＮ型ウェルＮＷの電位より低く、かつ、ホールポケットＨＰの電位が、Ｐ型ウェルＰＷの電位より低くなっている。
【００１８】
変調ゲートＭＧは、ホールポケットＨＰの位置及び形状に対応するよう、図１（Ｃ）に示されるように、Ｐ型基板ＰＳ上における、ホールポケットＨＰの上方（Ｚ軸方向）の位置に設けられている。
【００１９】
ドレインＤ及びソースＳは、図１（Ａ）、（Ｂ）に示されるように、協働して変調ゲートＭＧを挟む位置に設けられている。ドレインＤは、変調ゲートＭＧと協働して、当該ドレインＤに印加される電圧、即ち、Ｎ型ウェルＮＷに印加される電圧、及び、当該変調ゲートＭＧに印加される電圧により、ホールポケットＨＰの電位を規定する。
【００２０】
ゲート酸化膜ＧＯは、変調ゲートＭＧを絶縁すべく、図１（Ｂ）及びＢ１−Ｂ２断面図である図１（Ｃ）に示されるように、変調ゲートＭＧ及びＰ型基板ＰＳ間に形成されている。
【００２１】
クリアゲートＣＧは、図１（Ａ）、（Ｃ）に示されるように、Ｘ方向、即ち、変調ゲートＭＧの幅方向について当該変調ゲートＭＧ及びホールポケットＨＰと近接しており、即ち、実質的に隣接して設けられている。
【００２２】
『接地部』であるクリアドレインＣＤは、図１（Ａ）、（Ｃ）に示されるように、クリアゲートＣＧとＸ方向について近接して設けられており、接地電位ＧＮＤに接続されている。
【００２３】
〈動作〉
実施例の固体撮像素子の動作について説明する。実施例の固体撮像素子Ｖは、変調動作及びホール排出動作（クリア動作）を有する。
【００２４】
［変調動作］
固体撮像素子Ｖでは、図１（Ｂ）に示されるようにフォトダイオードＰＤで光照射により発生するホールＨが、図２（Ａ）に示されるような、Ｎ型ウェルＮＷ、Ｐ型ウェルＰＷ、及びホールポケットＨＰの電位勾配に従って、フォトダイオードＰＤからホールポケットＨＰへ移動し、当該ホールポケットＨＰに蓄積される。変調ゲートＭＧ、ソースＳ、ドレインＤで構成されるトランジスタは、読み出し動作時はソースフォロア回路を形成し、ホールポケットＨＰに蓄積されたホールＨによる閾値電圧の変調に対応したソース電位が信号出力として得られる。例えば、ドレインＤに２〜３Ｖ、変調ゲートＭＧに２〜３Ｖを夫々印加し、ソースＳに一定の電流を流すようにする。
【００２５】
［ホール排出動作］
クリアゲートＣＧに電圧が印加されると、図１（Ｃ）に示されるように、電荷排出経路であるクリアゲートＣＧの下方の位置にＰチャネルＰＣが形成され、当該ＰチャネルＰＣにより、ホールポケットＨＰは、クリアドレインＣＤに繋がる。加えて、変調ゲートＭＧに電圧が印加され、かつ、ドレインＤに電圧が印加され、当該両電圧に規定されるホールポケットＨＰの電位が、図２（Ｂ）に示されるように、前記両電圧の印加前に比して高くなる。この結果、ホールポケットＨＰ中のホールＨは、ＰチャネルＰＣ及びクリアドレインＣＤを介して外部に排出される。例えば、ソースＳ及びドレインＤに２〜３Ｖ、変調ゲートＭＧに２〜３Ｖを夫々印加し、クリアゲートＣＧ及びクリアドレインＣＤはＧＮＤに設定する。
【００２６】
〈効果〉
上記したように、実施例の固体撮像素子Ｖでは、クリアゲートＣＧが、ホールポケットＨＰに近接して設けられており、ホール排出の動作のとき、クリアゲートＣＧに電圧が印加されることにより形成されるＰチャネルＰＣが、ホールポケットＨＰを、接地電位ＧＮＤにあるクリアドレインＣＤに接続することから、従来と異なり、図５に示されるような、Ｎ型ウェルｎｗの底面の断面が段状である必要はなく、平坦で足りることから、実施例の固体撮像素子Ｖの製造プロセスを従来に比して簡易にすることが可能となる。
【００２７】
実施例の固体撮像素子Ｖでは、また、ホール排出の動作のとき、従来と異なり、ホール排出経路の電位をクリアゲートＣＤにより制御できるため、ホールポケットＨＰの電位を従来ほどに高くする必要が無いことから、変調ゲートＭＧ及びドレインＤに従来より低い電圧を印加することによってであっても、ホールＨをホールポケットＨＰからクリアドレインＣＤへ排出することができ、換言すれば、前記ホールＨの排出を、従来に比して低い電圧で行うことが可能となる。
【００２８】
『接地部』は、上記したクリアドレインＣＤにより構成することに代えて、Ｐ型基板ＰＳによって構成することによっても、上記したと同様な効果を得ることができる。
【００２９】
《変形例１》
図３は、変形例１の固体撮像素子の構成を示す。変形例１の固体撮像素子Ｖ１は、当該変形例１の固体撮像素子Ｖ１の断面図である図３（Ｂ）と実施例の固体撮像素子Ｖの断面図である図１（Ｃ）との比較から明らかであるように、基本的に実施例の固体撮像素子Ｖと同様な構成を有し、特に、実施例の固体撮像素子Ｖと同様に、ホールポケットＨＰとクリアゲートＣＧとは近接しており、他方で、実施例と異なり、変調ゲートＭＧは、「帯状」に代えて、図３（Ａ）に示されるような「環状」であり、また、ソースＳは、図３（Ａ）に示されるように、変調ゲートＭＧの「中心位置」に設けられており、また、ドレインＤは、図３（Ｂ）に示されるように、変調ゲートＭＧの「周辺位置」に設けられている。
【００３０】
変形例１の固体撮像素子Ｖ１によっても、図３（Ｂ）に示されるように、実施例の固体撮像素子Ｖと同様に、ホールＨが蓄積されたホールポケットＨＰを、クリアドレインＣＤへの電圧の印加により形成されるＰチャネルＰＣを介して、接地電位ＧＮＤにあるクリアドレインＣＤに接続することにより、前記ホールＨを前記ホールポケットＨＰからクリアドレインＣＤへ排出することから、従来のイメージセンサｖと異なり、図５に示されるような、Ｎ型ウェルｎｗの底面の断面形状が段状である必要はなく、これにより、固体撮像素子Ｖ１の製造プロセスを従来に比べて簡易することができる。
【００３１】
変形例１の固体撮像素子Ｖ１では、また、実施例の固体撮像素子Ｖと同様に、ホール排出経路の電位をクリアゲートＣＤにより制御できるため、ホールポケットＨＰの電位を従来ほどにまで高くする必要が無く、その結果、ホールＨをホールポケットＨＰからクリアドレインＣＤ（『接地部』）へ排出することを、変調ゲートＭＧ及びドレインＤに従来よりも低い電圧を印加することによってでも行うことが可能となる。
【００３２】
『接地部』は、上記したクリアドレインＣＤにより構成することに代えて、Ｐ型基板ＰＳによって構成することによっても、上記したと同様な効果を得ることができる。
【００３３】
《変形例２》
図４は、変形例２の固体撮像素子の構成を示す。変形例２の固体撮像素子Ｖ２は、当該変形例２の固体撮像素子Ｖ２の一の断面図である図４（Ｂ１）と実施例の固体撮像素子Ｖの断面図である図１（Ｃ）との比較から明らかであるように、基本的に実施例の固体撮像素子Ｖと同様な構成を有する。他方で、図１（Ａ）、（Ｃ）に示されるように、ホールポケットＨＰとクリアゲートＣＧとが「直接的に」近接して設けられている実施例の固体撮像素子Ｖとは異なり、変形例２の固体撮像素子Ｖ２では、図４（Ｂ１）に示されるように、ホールポケットＨＰとクリアゲートＣＧとが、「間接的に」近接して設けられている。
【００３４】
より具体的には、変形例２の固体撮像素子Ｖ２では、実施例の固体撮像素子Ｖと異なり、電荷排出経路はクリア時にＰチャネルＰＣが形成される部分とＰ型ウェルＰＷとを含み、変調ゲートＭＧ及びクリアゲートＣＧ間でＰ型ウェルＰＷ上方の一部に、ソースＳが設けられている。従ってホールポケットＨＰとチャネル部とは、Ｐ型ウェルＰＷを介して間接的に近接している。
【００３５】
上記したような構成を有する変形例２の固体撮像素子Ｖ２によれば、実施例の固体撮像素子Ｖと同様に、ホール排出時にクリアゲートＣＧへの電圧の印加により形成されるＰチャネルＰＣによって、Ｐ型ウェルＰＷ及びクリアドレインＣＤが接続されることにより、ホールＨは、ポケットホールＨＰから障壁緩和Ｐ型ウェルＰＷ＿ＮＢ及びＰチャネルＰＣを介してクリアドレインＣＤに至ることができることから、従来と異なり、図５に示されるような、Ｎ型ウェルｎｗ底面の断面形状が段状である必要はなく、これにより、固体撮像素子Ｖ２の製造プロセスを従来に比して簡略化することが可能となる。
【００３６】
また、変形例２の固体撮像素子Ｖ２では、実施例の固体撮像素子Ｖと同様に、Ｐ型ウェルＰＷ及びＰ型基板間のＮ型ウェルＮＷが、ホールＨの排出にとっての障壁にならないものの、実施例の固体撮像素子Ｖと異なり、電荷排出経路の一部であるＰ型ウェルＰＷが少なからず障壁になるが、従来の前記Ｎ型ウェルｎｗに比して障壁の程度は小さいと考えられるため、変調ゲートＭＧ及びドレインＤに印加する電圧を従来より低くしてであっても、ホールＨの排出を行うことができる。
【００３７】
『接地部』は、図４（Ｂ１）に示されるようなクリアドレインＣＤにより構成することに代えて、図４（Ｂ２）に示されるように、Ｐ型基板ＰＳにより構成することによっても、上記したと同様な効果を得ることができる。
【図面の簡単な説明】
【００３８】
【図１】実施例の固体撮像素子の構成を示す図。
【図２】実施例の電位勾配を示す図。
【図３】変形例１の固体撮像素子の構成を示す図。
【図４】変形例２の固体撮像素子の構成を示す図。
【図５】従来の固体撮像素子の構成を示す図。
【符号の説明】
【００３９】
Ｖ…固体撮像素子、ＰＳ…Ｐ型基板、ＮＷ…Ｎ型ウェル、ＰＷ…Ｐ型ウェル、ＨＰ…ホールポケット、Ｈ…ホール、ＣＧ…クリアゲート、ＣＤ…クリアドレイン、ＭＧ…変調ゲート、Ｄ…ドレイン、Ｓ…ソース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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