(57)【要約】【課題】グローバルシャッタやランダムアクセスが可能でしかもＳ／Ｎが良く垂直電荷転送路の駆動がボトルネックにならない固体撮像素子を提供する。【解決手段】所定数個の画素１１１が並んだ画素列及び該画素１１１が検出した信号電荷を転送する電荷転送路１１２及び電荷転送路１１２の端部に設けられ前記信号電荷の電荷量に応じた電圧値信号を出力する電荷・電圧変換手段１１３，１１４とを備える単位画素列素子１１０が二次元アレイ状に配列形成された撮像領域１０１と、電圧値信号を読み出す単位画素列素子１１０の撮像領域１０１内における水平位置を指定する水平走査回路１０３及び垂直位置を指定する垂直走査回路１０２とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定数個の画素が並んだ画素列及び該画素が検出した信号電荷を転送する電荷転送路及び該電荷転送路の端部に設けられ前記信号電荷の電荷量に応じた電圧値信号を出力する電荷・電圧変換手段とを備える単位画素列素子が二次元アレイ状に配列形成された撮像領域と、前記電圧値信号を読み出す前記単位画素列素子の前記撮像領域内における水平位置を指定する水平走査回路及び垂直位置を指定する垂直走査回路とを備えることを特徴とする固体撮像素子。
【請求項２】
前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部が、前記所定数個の画素と同一列の位置に画素欠落部として設けられることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部が、隣接する複数個の前記単位画素列素子で共用する構成になっていることを特徴とする請求項１に記載の固体撮像素子。
【請求項４】
前記トランジスタ回路部が、前記画素列と直角方向に並ぶ隣接する前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部と共用する構成になっており、該トランジスタ回路部が、前記単位画素列素子と前記画素列方向に隣接する前記単位画素列素子との間のスペースに形成されることを特徴とする請求項３に記載の固体撮像素子。
【請求項５】
前記撮像領域と前記水平走査回路及び前記垂直走査回路とを搭載したチップ上に該撮像領域から読み出された画像信号を処理する信号処理回路を集積化したことを特徴とする請求項１乃至請求項４のいずれかに記載の固体撮像素子。
【請求項６】
請求項１乃至請求項５のいずれかに記載の固体撮像素子と、前記撮像領域に設けられた前記電荷転送路に蓄積されている不要電荷を一括リセットする手段とを備えることを特徴とする撮像装置。
【請求項７】
請求項１乃至請求項５のいずれかに記載の固体撮像素子と、前記垂直走査回路及び前記水平走査回路に制御指示を出力し前記単位画素列素子の前記電荷・電圧変換手段が検出した画像信号を前記単位画素列素子毎にランダムアクセスさせる制御手段とを備えることを特徴とする撮像装置。
【請求項８】
請求項１乃至請求項５のいずれかに記載の固体撮像素子と、各単位画素列素子毎に画素間引き読み出しあるいは画素加算読み出しを指示する制御手段とを備えることを特徴とする撮像装置。
【請求項９】
請求項２に記載の固体撮像素子と、前記画素欠落部の画像信号を該画素欠落部の周りの前記画素から読み出した画像信号で補間処理して求める信号処理手段とを備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子及び撮像装置に係り、特に、画素が検出した信号をランダムアクセスすることができ且つグローバルシャッタが可能な固体撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラ等に搭載されるイメージセンサとして、ＣＭＯＳ型とＣＣＤ型が多く用いられている。ＣＭＯＳ型は各画素の検出信号をランダムアクセスで読み出すことができるという利点がある反面、ＣＣＤ型に比較してＳ／Ｎが良くないという問題やグローバルシャッタが困難であるという問題がある。
【０００３】
これに対し、ＣＣＤ型は、グローバルシャッタが容易であると共にＳ／Ｎが良いという有利な点を有するが、画素の検出信号を高速に読み出すことができないという問題がある。特に、数百万画素以上を搭載するのが普通になった近年のＣＣＤ型固体撮像素子では、水平電荷転送路の転送段数が増え、水平電荷転送路の駆動が、消費電力や読出速度のボトルネックになっている。
【０００４】
そこで、下記の特許文献１では、ＣＣＤ型とＣＭＯＳ型の融合を図った固体撮像素子を提案している。この固体撮像素子は、インターライン型ＣＣＤ素子を基本とし、各画素の検出信号を垂直電荷転送路に読み出し転送するが、各垂直電荷転送路によって転送されてきた信号電荷を、各垂直電荷転送路端部に設けた電荷検出手段によって電圧値信号に変換する構成を採用し、水平電荷転送路を省略している。
【０００５】
【特許文献１】特開２００２―１３５６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１記載の固体撮像素子は、水平電荷転送路を持たないため、従来のＣＣＤ型固体撮像素子が持っていた消費電力や読出速度等の不利な点を克服している。しかし、垂直方向に並ぶ画素のランダムアクセスができず、また、多画素化が進展して垂直電荷転送路の転送段数が増えたとき垂直電荷転送路の駆動がボトルネックになってしまうという問題がある。
【０００７】
本発明の目的は、グローバルシャッタやランダムアクセスが可能でしかもＳ／Ｎが良く垂直電荷転送路の駆動がボトルネックにならない固体撮像素子及びこの固体撮像素子を搭載した撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の固体撮像素子は、所定数個の画素が並んだ画素列及び該画素が検出した信号電荷を転送する電荷転送路及び該電荷転送路の端部に設けられ前記信号電荷の電荷量に応じた電圧値信号を出力する電荷・電圧変換手段とを備える単位画素列素子が二次元アレイ状に配列形成された撮像領域と、前記電圧値信号を読み出す前記単位画素列素子の前記撮像領域内における水平位置を指定する水平走査回路及び垂直位置を指定する垂直走査回路とを備えることを特徴とする。
【０００９】
本発明の固体撮像素子は、前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部が、前記所定数個の画素と同一列の位置に画素欠落部として設けられることを特徴とする。
【００１０】
本発明の固体撮像素子は、前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部が、隣接する複数個の前記単位画素列素子で共用する構成になっていることを特徴とする。
【００１１】
本発明の固体撮像素子は、前記トランジスタ回路部が、前記画素列と直角方向に並ぶ隣接する前記単位画素列素子の前記電荷・電圧変換手段を構成するトランジスタ回路部と共用する構成になっており、該トランジスタ回路部が、前記単位画素列素子と前記画素列方向に隣接する前記単位画素列素子との間のスペースに形成されることを特徴とする。
【００１２】
本発明の固体撮像素子は、前記撮像領域と前記水平走査回路及び前記垂直走査回路とを搭載したチップ上に該撮像領域から読み出された画像信号を処理する信号処理回路を集積化したことを特徴とする。
本発明の撮像装置は、上記のいずれかに記載の固体撮像素子と、前記撮像領域に設けられた前記電荷転送路に蓄積されている不要電荷を一括リセットする手段とを備えることを特徴とする。
【００１３】
本発明の撮像装置は、上記のいずれかに記載の固体撮像素子と、前記垂直走査回路及び前記水平走査回路に制御指示を出力し前記単位画素列素子の前記電荷・電圧変換手段が検出した画像信号を前記単位画素列素子毎にランダムアクセスさせる制御手段とを備えることを特徴とする。
【００１４】
本発明の撮像装置は、上記のいずれかに記載の固体撮像素子と、各単位画素列素子毎に画素間引き読み出しあるいは画素加算読み出しを指示する制御手段とを備える。
【００１５】
本発明の撮像装置は、上記の固体撮像素子と、前記画素欠落部の画像信号を該画素欠落部の周りの前記画素から読み出した画像信号で補間処理して求める信号処理手段とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、単位画素列素子毎にランダムアクセスが可能となるため撮像画像信号の高速読み出しができ、また、基本はＣＣＤ型であるためＳ／Ｎが高く、グローバルシャッタも容易となる。しかも、多画素化が進展しても単位画素列素子の電荷転送路の転送段数を増やす必要がないため、電荷転送路が読み出しのボトルネックになることもない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１８】
図１は、本発明の一実施形態に係る固体撮像素子を搭載したデジタルカメラのブロック構成図である。このデジタルカメラは、詳細は後述する固体撮像素子１００と、固体撮像素子１００の前部に配置された撮影レンズ１０と、撮影レンズ１００のフォーカス位置やズーム位置を後述のＣＰＵ１５からの指示に基づき駆動制御するレンズ駆動部１１と、固体撮像素子１００から出力される画像信号を取り込み相関二重サンプリング（ＣＤＳ）処理をアナログデジタル変換（Ａ／Ｄ）処理を行う前処理部１２を備える。
【００１９】
尚、図示する例では、固体撮像素子の最終段アンプ→ＣＤＳ→Ａ／Ｄの順に出力するノイズ・シグナル逐次出力方式を採用しているが、カラムＡ／Ｄ方式等の他の出力方式を採用することでも良い。
【００２０】
デジタルカメラの電気制御系は、デジタルカメラの全体を統括制御するＣＰＵ１５と、前処理部１２から出力されるデジタルの画像信号を取り込むメモリ１６と、メモリ１６からデジタルの画像信号を取り込み信号処理を行う信号処理部（ＤＳＰ）１７と、デジタルの画像信号をＪＰＥＧ等の画像信号に圧縮したり伸張したりする圧縮伸張部１８と、記録メディア１９にＪＰＥＧ画像信号等を格納したり読み出したりするメディアインタフェース（Ｉ／Ｆ）２０と、これらを相互に接続するバス２１とを備える。
【００２１】
信号処理部１７は、通常のデジタルカメラで行う処理、例えば、オートフォーカス（ＡＦ）演算処理、自動露出（ＡＥ）演算処理、オートホワイトバランス（ＡＷＢ）処理を行い、また、ゲイン制御、画素並び替え処理、電源制御等を行う。
【００２２】
このデジタルカメラは、更に、ユーザからの指示をＣＰＵ１５に入力する操作部２２を備える他、タイミングジェネレータ２３、ＲＳドライバ２４、Ｖドライバ２５、ＯＦＤパルス発生部２６を備える。
【００２３】
タイミングジェネレータ２３は、ＣＰＵ１５からの指示に基づき各種タイミングを発生して各ドライバ回路２４，２５，２６にタイミング信号を出力し、これらのタイミング信号に基づき、ＲＳドライバ回路２４はリセット信号（ＲＳ）を、Ｖドライバ２５は垂直電荷転送路の垂直転送パルス（Ｖ）を、ＯＦＤパルス発生部２６はオーバーフロードレインパルス（ＯＦＤ）を固体撮像素子１００に出力する。
【００２４】
また、ＣＰＵ１５は、固体撮像素子１００に搭載されている後述の垂直走査回路や水平走査回路に走査指示信号を出力し、固体撮像素子１００の撮像画像信号の出力制御（画素間引き読み出し制御、画素加算読み出し制御など）を行う。
【００２５】
尚、固体撮像素子１００を搭載したチップと同一チップ上に、前処理部１２や信号処理部１７等の信号処理回路を集積化しても良く、また、タイミングジェネレータ２３，ＲＳドライバ２４，Ｖドライバ２５，ＯＦＤパルス発生器２６等も固体撮像素子１００チップに一緒に集積化することもできる。
【００２６】
図２は、固体撮像素子１００の表面模式図である。半導体基板の表面部には、撮像領域１０１と、撮像領域１０１に敷設された電源線，垂直走査線φＶ，水平走査線φＨ，列出力線ＨＯＳと、垂直走査線φＶが接続される垂直走査回路１０２と、水平選択線Ｈsel及び水平走査線φＨが接続される水平走査回路１０３と、各列出力信号線ＨＯＳ毎に接続される電流源１０４と、列出力線ＨＯＳ毎に設けられ水平選択線Ｈselで選択されたとき列出力線ＨＯＳの出力信号を出力線ＯＳに出力する選択回路１０５と、出力線ＯＳの端部に設けられた出力アンプ１０６とを備える。
【００２７】
尚、「垂直」「水平」という用語を用いて説明するが、これは単に半導体基板表面に沿う「１方向」「この１方向に直角な方向」という意味に過ぎない。
【００２８】
図３は、撮像領域１０１の表面模式図である。撮像領域１０１の表面には、複数の、同一構成の、単位画素列素子１１０がマトリクス状に配列形成されている。図示する例の単位画素列素子１１０は、垂直方向に並んで形成された４つの画素（フォトダイオード：光電変換素子）１１１と、これら４つの画素１１１の側部に設けられた垂直電荷転送路（ＶＣＣＤ）１１２と、垂直電荷転送路１１２の転送方向端部に設けられた電荷・電圧変換部１１３とを備える。
【００２９】
電荷・電圧変換部１１３のトランジスタ回路部１１４は、単位画素列素子１１０が垂直方向に５画素目を設けたと仮定した場合の５画素目の位置に設けられる。そして、６画素目となる位置に、垂直方向の次の単位画素列素子１１０の１画素目が来るように各単位画素列素子１１０が撮像領域１０１に配列される。
【００３０】
本実施形態では、上記の５画素目を設ける部分に、後述のトランジスタ回路１１４を設けるため、トランジスタ回路で構成するフローティングディフュージョンアンプの１個当たりの面積を大面積化でき、アンプ性能が向上しＳ／Ｎが向上するという利点がある。
【００３１】
上述した画素配列となる結果、本実施形態の撮像領域１０１には各画素１１１が正方格子状に配列され、垂直方向５画素目毎に、画素抜け部分が生じることになる。この画素抜け部分の補正については後述する。
【００３２】
尚、図示する例の固体撮像素子１００では、各画素１１１を正方格子状に配列しているが、例えば特開平１０―１３６３９１号公報に記載されている様な奇数行の画素に対して偶数行の画素が１／２ピッチづつずれている所謂ハニカム画素配列となるものにも本実施形態をそのまま適用可能である。この場合、各単位画素列素子に設ける各画素配列は直線状ではなくジグザク配置となり、また、垂直電荷転送路１１２は直線状ではなくジグザクに蛇行する形状となるが、問題はない。
【００３３】
また、本実施形態では１つの単位画素列素子１１０に４つの画素を設けている。しかし、撮像領域１０１の垂直方向に並ぶ全画素数より小さい任意のｎ（ｎ≧２の正整数）画素とすることができる。
【００３４】
図４は、単位画素列素子１１０の端部部分の断面模式図である。ｐ型基板またはｎ型基板表面部に設けられたｐウェル層の表面部にはｎ型不純物層１２０が垂直電荷転送路１１２の埋め込みチャネルとして形成されており、その表面に、ゲート絶縁膜１２１が形成されている。垂直電荷転送路１１２を構成する垂直転送電極膜１２２はゲート絶縁膜１２１の上に周知の構成で積層されている。図示する例では、転送電極膜１２２に４相駆動の転送パルスＶ１〜Ｖ４が印加される。
【００３５】
垂直電荷転送路１１２の端部には、ｎ型高濃度不純物層で形成された電荷蓄積部１２４，フローティングディフュージョン（ＦＤ）部１２５，リセットドレイン（ＲＤ）部１２６がこの順に離間して設けられている。そして、電荷蓄積部１２４とＦＤ部１２５との間のゲート絶縁膜１２１の上には水平走査電極膜１２７が積層され、ＦＤ部１２５とＲＤ部１２６との間のゲート絶縁膜１２１の上にはリセット電極膜１２８が積層されている。
【００３６】
電荷・電圧変換部１１３のトランジスタ回路部１１４は、３つのＭＯＳトランジスタ１１６，１１７，１１８を備える。リセットドレイン部１２６と電源線との間にはトランジスタ１１６，１１７が直列接続され、トランジスタ１１６のゲートがＦＤ部１２５に接続され、トランジスタ１１７の出力端が図２の列出力線ＨＯＳに接続される。撮像領域１０１の同一垂直線上に設けられる各単位画素列素子１１０の各トランジスタ１１７の出力端は、当該垂直線対応の共通の列出力線ＨＯＳに接続される。
【００３７】
図２の水平走査線φＨと水平走査電極膜１２７との間に設けられるトランジスタ１１８のゲートは、トランジスタ１１７のゲートに接続されると共に垂直走査線φＶに接続される。撮像領域１０１の同一垂直線上に設けられる各単位画素列素子１１０のトランジスタ１１８は、当該垂直線対応の共通の水平走査線φＨに接続され、撮像領域１０１の同一水平線上に設けられる各垂直転送画素列端子１１０のトランジスタ１１８のゲートは、当該水平線対応の共通の垂直走査線φＶに接続される。
【００３８】
各垂直転送画素列端子１１０の垂直転送電極膜１２２には、図１のＶドライバ２５から垂直転送パルスＶ１〜Ｖ４が印加され、図４のリセット電極膜１２８は図１のＲＳドライバ２４からリセットパルスＲＳが印加され、また、図１のＯＦＤパルス発生部２６から固体撮像素子１００の半導体基板にＯＦＤパルスが印加されたとき、各画素１１１内の不要電荷が基板側に廃棄され電子シャッタ「開」となる。
【００３９】
図５は、上述した構成の固体撮像素子１００を搭載したデジタルカメラで被写体画像を撮像する場合の駆動パターンを示すタイミングチャートである。尚、上２段のＶレートとＨレートのタイミングチャートは、通常のＣＣＤ型固体撮像素子の駆動パターンと同様である。
【００４０】
本実施形態の固体撮像素子１００では先ず、通常のＣＣＤ型固体撮像素子と同様に、ＯＦＤパルスによって各画素の不要電荷を廃棄すると共に垂直電荷転送路１１２を高速に掃き出し駆動して垂直電荷転送路１１２を空にする。
【００４１】
固体撮像素子１００の各画素１１１は受光量に応じた信号電荷を蓄積し、転送電極膜に読み出しパルスａが印加されると、該当画素１１１から垂直電荷転送路１１２に信号電荷が読み出され、垂直転送パルスＶ１〜Ｖ４が垂直電荷転送路１１２に印加されると、この信号電荷は電荷蓄積部１２４の方向に転送される。
【００４２】
図４の電荷蓄積部１２４に転送されてきた信号電荷は、電極膜１２７の印加電圧がオンとなることでＦＤ部１２５に移り、このＦＤ部１２５の信号電荷量に応じた信号が画像信号としてトランジスタ１１７から出力される。その後、リセット信号ＲＳがリセット電極膜１２８に印加されると、ＦＤ部１２５の信号電荷がリセットドレイン１２６に移され、この信号電荷（電子）は、高電圧電源に廃棄される。
【００４３】
この様な出力信号ＯＳの読み出しは、図５の最下段のタイミングチャートに示されるように、垂直走査信号φＶと水平走査信号φＨの論理積によって読み出し単位画素列素子１１０が決定され、このとき、水平選択信号Ｈselにより列選択が行われている場合に、当該画素列単位１１０の出力信号が出力アンプ１０６から出力されることになる。
【００４４】
この様に、本実施形態の固体撮像素子１００では、単位画素列素子１１０毎にランダムアクセスが可能になる。また、基本はＣＣＤ型であるため、グローバルシャッタが容易であり、Ｓ／Ｎも高く維持可能である。しかも、スミアが発生したとしても、垂直電荷転送路１１２の長さが４画素分であるため、スミアの影響を４画素分の長さに抑制することができる。このため、単位画素列素子１１０に設ける画素数は、スミアが目立たない長さ分の画素数、例えば数画素以内とするのが良い。
【００４５】
図６は、固体撮像素子１００から読み出された各画素１１１の信号配置を示す図である。上述した通り、垂直方向の５画素毎に、電荷・電圧変換部１１３のアンプ１１４が設けられているため、この位置の画像信号は欠落した状態になっている。
【００４６】
そこで、本実施形態では、この画像信号欠落位置Ｘの画像信号を、従来の欠陥画素補正と同様に処理することとしている。即ち、画像信号欠落位置Ｘの周りの欠落画素を除く画素Ｙ（図示する例では２０画素分）の画像信号で補間演算して求めることにしている。これにより、高精細画像の撮像が可能となる。
【００４７】
また、本実施形態では、全画素読出の他に画素間引き読み出しも可能となる。例えば動画を撮像する場合には画素間引きを行って高速に撮像画像を読み出す必要が生じる。この場合には、図７に示す様に、各単位画素列素子１１０で電荷・電圧変換部１１３に一番近い画素１１１ａ（網掛けした画素）の信号のみを読み出し、１／４に画素間引き（全体では１／５の画素間引き：欠落位置１１４の信号は求めないため）することで、高速読出が可能となる。
【００４８】
あるいは、本実施形態の固体撮像素子１００では、各単位画素列素子１１０毎に、４画素分の信号を加算した信号を読み出すモードを設けることが可能となる。これにより、高感度画像を撮像することが可能となる。
【００４９】
この様に、本実施形態の固体撮像素子では、画素間引きや画素加算を行うことが容易なため、上記スミアの他、仕様で決まる最大の画素間引き率や画素加算数で、単位画素列素子の画素数を決めるのが良い。
【００５０】
図８は、本発明の別実施形態に係る固体撮像素子に設ける単位画素列素子１３０の模式図である。本実施形態では、水平方向に並ぶ２つの単位画素列素子で共通のフローティングディフュージョンアンプ（トランジスタ回路）１３１を設け、トランジスタ回路部１３１の大面積化を図っている。
【００５１】
アンプ個々の面積を増大すると、アンプ性能が向上しＳ／Ｎを更に向上させることが可能となる。
【００５２】
また、垂直方向上段の単位画素列素子１３０と下段の単位画素列素子１３０との間にトランジスタ回路部１３１を設けるため、トランジスタ回路部１３１の設置幅を狭くでき、図３に示す画素信号欠落位置１１４を設けずに、各画素１３２を均等に撮像領域１０１に配置することが可能となる。
【００５３】
以上述べた様に、所定数個の画素が並んだ画素列と、該画素列毎に設けた電荷転送路と、該電荷転送路毎に設けた電荷・電圧変換手段とで構成される単位画素列素子を半導体基板の表面に二次元アレイ状に配置し、各単位画素列素子の各電荷・電圧変換手段の信号を水平走査回路と垂直走査回路によって読み出す構成としたため、高Ｓ／Ｎの画像信号をランダムアクセスで読み出すことができ、また、グローバルシャッタが容易でスミアの影響も抑制することが可能になる。
【００５４】
尚、上述した実施形態では、垂直電荷転送路と画素とが別々に設けられたインタートランスファー型を例に説明したが、電荷転送路と画素とが共通に設けられるフルフレーム型でも良いことは云うまでもない。この場合には、トランジスタ回路は電荷転送路から外れた箇所に設けることになる。
【産業上の利用可能性】
【００５５】
本発明に係る固体撮像素子は、検出した画像信号を高Ｓ／Ｎを保ったまま高速読出が可能なため、高精細画像を撮像する多画素化を図った固体撮像素子やこの固体撮像素子を搭載するデジタルカメラに適用すると好適である。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に係る固体撮像素子を搭載したデジタルカメラのブロック構成図である。
【図２】図１に示す固体撮像素子の表面模式図である。
【図３】図２に示す撮像領域の表面模式図である。
【図４】図３に示す単位画素列素子が形成される半導体の断面模式図及びトランジスタ回路図である。
【図５】図２に示す固体撮像素子を駆動するタイミングチャートである。
【図６】図３に示す固体撮像素子から読み出された画素信号の配置及び信号補間説明図である。
【図７】図３に示す固体撮像素子から画素間引きで信号を読み出すときの説明図である。
【図８】本発明の別実施形態に係る固体撮像素子の８個分の単位画素列素子を示す図である。
【符号の説明】
【００５７】
１００  固体撮像素子
１０１  撮像領域
１０２  垂直走査回路
１０３  水平走査回路
１０５  選択回路
１０６  出力アンプ
１１０，１３０  単位画素列素子
１１１  画素（光電変換素子）
１１２  垂直電荷転送路
１１３  電荷・電圧変換部
１１４  ＦＤＡを構成するトランジスタ回路（画素欠落部）
１１６，１１７，１１８  ＭＯＳトランジスタ
１２４  電荷蓄積部部
１２５  フローティングディフュージョン（ＦＤ）部
１２６  リセットドレイン（ＲＤ）部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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