(57)【要約】【課題】ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造及びゲート構造を有する半導体素子、並びにそれらの製造方法を提供すること。【解決手段】本発明の半導体素子は、上面及び下面を有する基板２１と、基板２１の上面近くに形成され、ゲート絶縁膜２２、ゲート絶縁膜２２上に形成された第１電極２３、第１電極２３上に形成された中間構造物２４、及び中間構造物２４上に形成された第２電極２５を含むゲート構造とを備え、中間構造物２４が、チタン（Ｔｉ）を含む第１Ｔｉ膜１０１と、タングステン及びシリコンを含み、第１Ｔｉ膜上に形成された第２Ｗ膜２４Ｄとを備えることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
上面及び下面を有する基板と、
該基板の前記上面近くに形成され、ゲート絶縁膜、該ゲート絶縁膜上に形成された第１電極、該第１電極上に形成された中間構造物、及び該中間構造物上に形成された第２電極を含むゲート構造と、を備え、
前記中間構造物が、
チタン（Ｔｉ）を含む第１Ｔｉ膜と、
該第１Ｔｉ膜上に形成され、タングステン及びシリコンを含む第２Ｗ膜と、を備えることを特徴とする半導体素子。
【請求項２】
前記第１Ｔｉ膜が、チタンシリサイド（ＴｉＳｉｘ、ｘ＝２）膜であり、
前記第２Ｗ膜が、タングステンシリサイド（ＷＳｉｘ）膜であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記中間構造物が、
前記第１Ｔｉ膜上に形成され、チタン窒化物（ＴｉＮｘ）を含む第２Ｔｉ膜と、
前記第２Ｗ膜と前記第２Ｔｉ膜との間に形成され、タングステンを含む第１Ｗ膜と、をさらに備えることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１Ｔｉ膜、第２Ｔｉ膜、及び前記第１Ｗ膜が、チタン膜及びタングステン窒化膜を熱処理して得られることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記タングステン窒化膜が、１０％〜５０％の範囲の窒素含有量を有し、５０Å〜１００Åの厚さを有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記チタン膜が、５０Å以下の厚さを有することを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記チタン膜が、５Å〜３０Åの範囲の厚さを有することを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第１Ｗ膜と前記第２Ｗ膜との間に形成され、チタン窒化物を含む第３Ｔｉ膜を更に備えることを特徴とする請求項３に記載の半導体素子。
【請求項９】
前記第３Ｔｉ膜の前記チタン窒化物が、１０％〜５０％の範囲の窒素含量を有し、４０Å〜２００Åの範囲の厚さを有することを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２Ｗ膜上に形成され、タングステンシリコン窒化物を含む第３Ｗ膜を更に備えることを特徴とする請求項３に記載の半導体素子。
【請求項１１】
前記タングステンシリコン窒化物が、タングステンシリサイド膜及びタングステン窒化膜を熱処理して得られることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記タングステンシリサイド膜が、非晶質のタングステンシリサイド（ＷＳｉｘ，ｘ＝２〜５）膜を含むことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記第１電極が、Ｐ型不純物がドーピングされたポリシリコン系の電極であることを特徴とする請求項１に記載の半導体素子。
【請求項１４】
前記Ｐ型不純物が、ホウ素（Ｂｒｏｎ）を含むことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記ゲート構造が、デュアルゲート構造であり、
前記デュアルゲート構造が、
前記中間構造物下にＮ型不純物がドーピングされたポリシリコン電極が位置し、前記中間構造物上にタングステン電極が位置する第１ゲート構造と、
前記中間構造物下にＰ型不純物がドーピングされたポリシリコン電極が位置し、前記中間構造物上にタングステン電極が位置する第２ゲート構造と、を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１６】
第１電極を基板の上面近くに形成するステップと、
前記第１電極上に、チタン膜及びタングステンシリサイド膜を含む中間構造物を形成するステップと、
前記中間構造物上に第２電極を形成するステップと、を含むことを特徴とする半導体素子のゲート構造製造方法。
【請求項１７】
前記中間構造物を形成する前記ステップが、
化学気相蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）、及び物理気相成長法（ＰＶＤ）からなる群の中から選択されるいずれか１つの方法を用いて処理を行うステップを含むことを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項１８】
前記タングステンシリサイド（ＷＳｉｘ）膜における、タングステンに対するシリコンの原子比率ｘが、２〜５の範囲の値であることを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項１９】
前記タングステンシリサイド膜が、非晶質の膜であることを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項２０】
前記中間構造を形成する前記ステップが、
前記第１電極上に前記チタン膜、第１タングステン窒化膜、及びチタン窒化膜を形成するステップと、
該チタン窒化膜上に前記タングステンシリサイド膜及び第２タングステン窒化膜を形成するステップと、を含むことを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項２１】
前記タングステンシリサイド膜が、化学気相蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）及び物理気相成長法（ＰＶＤ）からなる群の中から選択されるいずれか１つの方法を用いて形成され、
前記チタン膜、前記第１タングステン窒化膜、前記チタン窒化膜、及び前記第２タングステン窒化膜が、ＰＶＤを用いて形成されることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【請求項２２】
前記チタン膜が、５０Å以下の厚さに形成されることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【請求項２３】
前記チタン膜が、５Å〜３０Åの範囲の厚さに形成されることを特徴とする請求項２２に記載の半導体素子のゲート構造製造方法。
【請求項２４】
前記チタン窒化膜が、２０Å以上の厚さに形成されることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【請求項２５】
前記チタン窒化膜が、４０Å〜２００Ａの範囲の厚さに形成されることを特徴とする請求項２４に記載の半導体素子のゲート構造製造方法。
【請求項２６】
前記第１タングステン窒化膜及び第２タングステン窒化膜が、それぞれ５０Å〜１００Åの範囲の厚さに形成されることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【請求項２７】
前記第１タングステン窒化膜及び２タングステン窒化膜のそれぞれが、１０％〜５０％の範囲の窒素含有量を有することを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法 。
【請求項２８】
前記タングステンシリサイド膜が、４０Å〜１００Åの範囲の厚さに形成されることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【請求項２９】
前記第１電極が、Ｐ型不純物がドーピングされたポリシリコン系の膜を含み、
前記Ｐ型不純物が、ホウ素（Ｂ）を含むことを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項３０】
前記第２電極が、金属膜を含み、
前記金属膜が、タングステンを含むことを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項３１】
前記第１電極を、Ｎ型不純物がドーピングされた部分とＰ型不純物がドーピングされた部分とに分けられるポリシリコン膜で形成してデュアルゲートを形成することを特徴とする請求項１６に記載の半導体素子のゲート構造製造方法。
【請求項３２】
前記第１電極が、ポリシリコンを含み、
前記チタン膜、前記第１タングステン窒化膜、前記チタン窒化膜、前記タングステンシリサイド膜、及び前記第２タングステン窒化膜を熱処理して、前記ポリシリコン膜上にチタンシリサイド膜、前記チタンシリサイド膜上に第１チタン窒化膜、前記第１チタン窒化膜上にタングステン膜、前記タングステン膜上に第２チタン窒化膜、前記第２チタン窒化膜上にタングステンシリサイド膜、前記タングステンシリサイド膜上にタングステンシリコン窒化膜をそれぞれ形成し、
前記チタンシリサイド（ＴｉＳｉｘ）膜のチタンに対するシリコンの原子比率ｘが、２であることを特徴とする請求項２０に記載の半導体素子のゲート構造製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、ゲート構造及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＣＭＯＳ素子の高集積化に伴い、ＣＭＯＳ素子のゲートピッチが小さくなる。従来のＣＭＯＳ製造工程を介して、これまでの物質をそのまま利用して、ゲートピッチの小さいゲート電極及びゲート酸化膜を形成する場合、多くの問題が発生する。このため、近年は、新しい物質への切り替えが強く要求されている。
【０００３】
従来のＣＭＯＳ素子の製造においては、ｎ型不純物がドープされたポリシリコン膜を用いてＮＭＯＳ素子及びＰＭＯＳ素子の両方のゲート電極を形成していた。このため、ＮＭＯＳ素子は、表面チャネル（ｓｕｒｆａｃｅ  ｃｈａｎｎｅｌ）特性を示すのに対し、ＰＭＯＳ素子は、埋め込みチャネル（ｂｕｒｉｅｄ  ｃｈａｎｎｅｌ）特性を示した。そして、ＰＭＯＳ素子は、埋め込みチャネルの特性により、ゲート電極の幅、例えば、片振幅（ｓｕｂ）が１００ｎｍ以下に狭い場合、表面チャネル特性を有するＮＭＯＳ素子と異なって、短チャネル効果に非常に弱いという短所があった。
【０００４】
この問題を解決するために、近年、短いチャネル長を有するＣＭＯＳ素子の製造の際、ＮＭＯＳ素子のゲート電極を、ｎ型不純物がドープされたポリシリコン膜で形成し、ＰＭＯＳ素子のゲート電極を、ｐ型不純物がドープされたポリシリコン膜で形成して、短チャネル効果を抑制しながら、ＰＭＯＳ素子が表面チャネル特性を有することを可能にするデュアルポリゲート（ｄｕａｌ  ｐｏｌｙ  ｇａｔｅ）構造が提案された。
【０００５】
図１は、従来技術に係るデュアルポリゲートの概略構造を示す断面図である。
【０００６】
図１に示すように、ＮＭＯＳ領域及びＰＭＯＳ領域を含む基板１１上に「ＳｉＯＮ」からなるゲート酸化膜１２が形成されている。ＮＭＯＳ領域のゲート酸化膜１２上には、リン（Ｐｈｏｓｐｈｏｒｕｓ，Ｐ）が高濃度にドープされたＮ型（以下、「Ｎ＋」とも表記する）ポリシリコン膜（Ｎ＋Ｐｏｌｙ−Ｓｉ）１３Ａとメタル電極（Ｍ）１４とが順に積層されたゲート構造が形成されている。ＰＭＯＳ領域のゲート酸化膜１２上には、ホウ素（Ｂｏｒｏｎ）が高濃度でドープされたＰ型（以下、「Ｐ＋」とも表記する）ポリシリコン膜（Ｐ＋Ｐｏｌｙ−Ｓｉ）１３Ｂとメタル電極（Ｍ）１４とが順に積層されたゲート構造が形成されている。
【０００７】
しかし、図１のようなデュアルポリゲート構造では様々な問題が発生する。そのうち、最も大きい問題点は、Ｐ型ポリシリコン膜１３ＢからＰＭＯＳ領域のチャネル領域へのホウ素侵入（矢印１５Ａで示す）によるしきい電圧の移動及び変動現象、並びにＰ型ポリシリコン膜１３Ｂからメタル電極１４側へのホウ素の外方拡散（ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）（矢印１５Ｂで示す）によって発生するポリシリコン空乏現象（ｐｏｌｙｓｉｌｉｃｏｎ  ｄｅｐｌｅｔｉｏｎ  ｅｆｆｅｃｔ：ＰＤＥ）による素子特性の劣化である。
【０００８】
チャネル領域へのホウ素侵入の影響は、ゲート酸化膜１２の表面を窒化させることによって低減することができるが、メタル電極１４側へのホウ素の外方拡散によって発生するポリシリコン空乏現象の影響を防止する確実な方法は未だ存在しないのが実状である。
【０００９】
図２は、図１の従来のデュアルポリゲート構造における、ＮＭＯＳ素子及びＰＭＯＳ素子のそれぞれのＣＶ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）データを比較するグラフである。すなわち、ここでは、デュアルポリゲートのＮＭＯＳ素子、及びＰＭＯＳ素子のインバージョンキャパシタンスを比較した結果が示されている。
【００１０】
図２に示すように、ホウ素がメタル電極方向へ漏れることによって発生するポリシリコン空乏現象のため、ＰＭＯＳの場合は、キャパシタンス値がＮＭＯＳに比べて小さくなる。これは、ゲート酸化膜１２のＣＥＴ（Ｃａｐａｃｉｔａｎｃｅ  Ｅｆｆｅｃｔｉｖｅ  Ｔｈｉｃｋｎｅｓｓ）が増加することを意味する。この場合、片振幅が１００ｎｍ以下のゲートは、しきい電圧の変動が大きくなって素子特性が低下してしまう。
【００１１】
また、ゲート構造の観点では、従来のゲート構造の技術には次のような問題がある。
【００１２】
現在のＤＲＡＭなどのメモリ素子のポリゲートにおいて、メタル電極はタングステンシリサイドＷＳｉｘが主流となっているが、今後、高速の素子動作が要求されるゲート電極としては、タングステンシリサイドに比べて比抵抗値の低いタングステン（Ｗ）電極の方がより望ましい。通常、タングステンを利用したＣＭＯＳのゲート構造をタングステンデュアルポリゲート構造という。
【００１３】
しかし、タングステンとポリシリコンとが直接接触するタングステン／ポリシリコンのスタック（Ｗ／Ｐｏｌｙ−Ｓｉ）の場合、後続の熱処理の際にタングステンシリサイド反応が発生して体積膨脹によるストレス反応が発生する。このため、タングステンとポリシリコン膜との間に、このような反応を抑制する拡散バリヤとして機能する追加的な構造の介在が必須となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記で説明した従来技術の問題を解決するためになされたものであって、その目的は、ゲートコンタクト抵抗値及びシート抵抗値を同時に低くし得る中間構造物を有するゲート構造、及びそのゲート構造を有する半導体素子、並びにそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために、本発明に係るゲート構造は、チタン膜（Ｔｉ）及びタングステンシリサイド膜（ＷＳｉｘ）を有する中間構造物を備えることを特徴とする。
【００１６】
そして、本発明に係るゲート構造の製造方法は、ポリシリコン電極のような第１電極を形成するステップと、該ポリシリコン電極上にチタン膜（Ｔｉ）及びタングステンシリサイド膜（ＷＳｉｘ）を含む中間構造物を形成するステップと、該中間構造物上にタングステン電極のような金属の第２電極を形成するステップとを含むことを特徴とする。
【００１７】
そして、本発明の一側面によれば、上面及び下面を有する基板と、基板の上面近くに形成され、ゲート絶縁膜、該ゲート絶縁膜上に形成された第１電極、該第１電極上に形成された中間構造物、及び該中間構造物上に形成された第２電極を含むゲート構造とを備える半導体素子を提供する。前記中間構造物は、チタン（Ｔｉ）を含む第１Ｔｉ膜と、タングステン及びシリコンを含み、前記第１Ｔｉ膜上に形成された第２Ｗ膜を備える。前記第１Ｔｉ膜は、チタンシリサイド（ＴｉＳｉｘ，ｘ＝２）膜であり得る。前記第２Ｗ膜は、タングステンシリサイド膜であり得る。前記中間構造物は、チタン窒化物（ＴｉＮｘ）を含み、前記第１Ｔｉ膜上に形成された第２Ｔｉ膜と、前記第２Ｗ膜と第２Ｔｉ膜との間に形成され、タングステンを含む第１Ｗ膜とをさらに備えることを特徴とする。
【００１８】
本発明の別の側面によると、前記第１Ｔｉ膜、第２Ｔｉ膜、及び前記第１Ｗ膜が、チタン膜及びタングステン窒化膜を熱処理して得られる。前記チタン膜は、少なくとも５０Å以下の厚さに形成され得る。
【００１９】
本発明のさらなる別の側面によると、半導体素子は、前記第１Ｗ膜と前記第２Ｗ膜との間に形成され、チタン窒化物を含む第３Ｔｉ膜をさらに備えることができる。
【００２０】
また、半導体素子は、前記第２Ｗ膜上に形成され、タングステンシリコン窒化物を備える第３Ｗ膜を更に備えることができる。前記タングステンシリコン窒化物は、タングステンシリサイド膜及びタングステン窒化膜を熱処理して得られることができる。前記タングステンシリサイド膜は、非晶質のタングステンシリサイド膜（ＷＳｉｘ，ｘ＝２〜５）であり得る。
【００２１】
本発明の更なる別の側面によると、半導体素子のゲート構造の製造方法が提供される。該製造方法は、第１電極を基板の上面近くに形成するステップと、前記第１電極上にチタン膜及びタングステンシリサイド膜を備える中間構造物を形成するステップと、前記中間構造物上に第２電極を形成するステップとを含む。前記中間構造物を形成する前記ステップが、前記第１電極上に前記チタン膜、第１タングステン窒化膜、及びチタン窒化膜を形成するステップと、該チタン窒化膜上に前記タングステンシリサイド膜及び第２タングステン窒化膜を形成するステップとを含む。
【００２２】
前記チタン膜、前記第１タングステン窒化膜、前記チタン窒化膜、前記タングステンシリサイド膜、及び前記第２タングステン窒化膜を熱処理して、前記第１電極（例えば、ポリシリコン膜）上にチタンシリサイド膜、前記チタンシリサイド膜上に第１チタン窒化膜、前記第１チタン窒化膜上にタングステン膜、前記タングステン膜上に第２チタン窒化膜、前記第２チタン窒化膜上にタングステンシリサイド膜、前記タングステンシリサイド膜上にタングステンシリコン窒化膜をそれぞれ形成することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、タングステンポリゲート構造において、ポリシリコン電極とタングステン電極との間の拡散バリヤとしてＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物を用いることによって、ゲートコンタクト抵抗及びシート抵抗を共に低くすることができる効果がある。また、ポリシリコン空乏率特性をも向上させることができる効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
【００２５】
図３Ａ〜図３Ｃは、中間構造物を採用したＰＭＯＳ素子のゲート構造を示す断面図である。図３Ａは、タングステン窒化膜（ＷＮｘ）、図３Ｂは、タングステンシリサイド（ＷＳｉｘ）とタングステン窒化膜（ＷＮｘ）との積層（ＷＳｉｘ／ＷＮｘ）、図３Ｃは、チタン膜（Ｔｉ）、チタン窒化膜（ＴｉＮｘ）、及びタングステン窒化膜ＷＮｘの積層（Ｔｉ／ＴｉＮｘ／ＷＮｘ）を中間構造物として用いる場合のそれぞれのゲート構造を示す断面図である。ここで、ｘは、原子比率を表す正の実数である。また、図３Ａ〜図３Ｃにおいて、各ゲート構造は、ポリシリコン電極がＰ型ポリシリコン（Ｐ＋Ｐｏｌｙ−Ｓｉ）を用い、メタル電極がタングステン（Ｗ）を用いるので、タングステンポリゲート構造となる。
【００２６】
上記のような３種類の互いに異なる中間構造物を有するＰＭＯＳ素子のゲート構造は、互いに異なる特性を示す。
【００２７】
タングステン窒化膜（ＷＮｘ）の層のみを適用した図３Ａの場合、ポリシリコン電極の界面上にＳｉ−Ｎ誘電層が生成されてゲート構造のゲートコンタクト抵抗を大幅に増大させることから、さらに別の中間層の膜を追加的に挿入しなければならない。
【００２８】
図３Ｂ及び図３Ｃに示されている２層又は３層の中間構造物では、各々のタングステン電極の下にタングステン窒化膜（ＷＮｘ）が挿入されてタングステンシリサイドを生成する反応を抑制している。しかし、３層のチタン膜（Ｔｉ）、チタン窒化膜（ＴｉＮｘ）及びタングステン窒化膜（ＷＮｘ）の積層（Ｔｉ／ＴｉＮｘ／ＷＮｘ）の場合は、挿入されたチタン膜（Ｔｉ）が、チタンシリサイドを生成する反応によってゲートコンタクト抵抗（Ｒｃ）の改善（すなわち、低いゲートコンタクト抵抗値）に寄与する反面、上部タングステン電極のシート抵抗値（Ｒｓ）の上昇（すなわち、高いシート抵抗値）につながるという短所がある。ここで、シート抵抗値が上昇する理由は、Ｔｉ、ＴｉＮｘ上にタングステン窒化膜（ＷＮｘ）が結晶質の膜として形成されるためである。このため、タングステン窒化膜上に形成されるタングステン電極のシート抵抗値が上昇する。
【００２９】
それに対し、２層のタングステンシリサイド（ＷＳｉｘ）及びタングステン窒化膜（ＷＮｘ）の積層（ＷＳｉｘ／ＷＮｘ）の場合、通常は上のタングステン電極のシート抵抗値が低い反面、ゲート構造のゲートコンタクト抵抗値が高いという短所がある。ここで、シート抵抗値が低い理由は、非晶質のタングステンシリサイド上にタングステン窒化膜が形成され、このタングステン窒化膜上にタングステン電極が形成されるからである。即ち、図３Ｂ及び図３Ｃに示されているゲート構造の間では、ゲート構造のゲートコンタクト抵抗値及びタングステン電極のシート抵抗値がトレードオフ（Ｔｒａｄｅ−ｏｆｆ）の関係をなしている。
【００３０】
図３Ｄは、中間構造物の種類別のコンタクト抵抗を示すグラフであり、図３Ｅは、中間構造物の種類別のシート抵抗を示すグラフである。図３Ｄの符号Ｒｃは、コンタクト抵抗を表す。
【００３１】
図３Ｄ及び図３Ｅに示すように、ＷＮｘ、ＷＳｉｘ／ＷＮｘ、及びＴｉ／ＴｉＮｘ／ＷＮｘ中間構造物をそれぞれＤＰＧ（Ｄｕａｌ  Ｐｏｌｙ  ｓｉｌｉｃｏｎ  Ｇａｔｅ）構造に適用する場合、満足できるシート抵抗及びコンタクト抵抗が得られないことを確認することができる。ＷＮｘ中間構造物の場合には、ＮＭＯＳ及びＰＭＯＳ素子の両方において、コンタクト抵抗は高く、シート抵抗は低い。ＷＳｉｘ／ＷＮｘ中間構造物の場合には、ＮＭＯＳ素子においては、コンタクト抵抗が低く、ＰＭＯＳ素子においては、コンタクト抵抗が高い。また、ＷＳｉｘ／ＷＮｘ中間構造物の場合のシート抵抗は低い。そして、Ｔｉ／ＴｉＮｘ／ＷＮｘ中間構造物の場合には、ＮＭＯＳ及びＰＭＯＳの両方において、コンタクト抵抗は低い反面、シート抵抗は高い。
【００３２】
これに対し、本発明の実施の形態に係るゲート構造は、低いゲートコンタクト抵抗値と低いシート抵抗値とを同時に満足させる中間構造物を備えている。即ち、この中間構造物は、チタン（Ｔｉ）、チタン窒化膜（ＴｉＮｘ）及びタングステン窒化膜（ＷＮｘ）の積層（以下「Ｔｉ／ＴｉＮｘ／ＷＮｘ中間構造物」と略称する）を用いる場合に得られる低いゲートコンタクト抵抗値、及びタングステンシリサイド（ＷＳｉｘ）とタングステン窒化膜（ＷＮｘ）との積層（以下、「ＷＳｉｘ／ＷＮｘ中間構造物」と略称する）を用いる場合に得られる低いシート抵抗値が同時に得られる構造である。
【００３３】
Ｔｉ／ＴｉＮｘ／ＷＮｘ中間構造物を用いる場合の、ゲートコンタクト抵抗値が低い理由は、中間構造物のチタン（Ｔｉ）層がポリシリコン電極と反応してチタンシリサイドが形成される、即ち、オーム接触が形成されるためである。ＷＳｉｘ／ＷＮｘ中間構造物を用いる場合の、シート抵抗値が低い理由は、非晶質のタングステンシリサイド（ＷＳｉｘ）上に非晶質のタングステン窒化膜（ＷＮｘ）及びタングステン電極が形成されるからである。一方、Ｔｉ／ＴｉＮｘ／ＷＮｘ中間構造物を用いる場合の、シート抵抗値が高い理由は、結晶質のタングステン窒化膜（ＷＮｘ）上にタングステン電極が形成されるからである。また、ＷＳｉｘ／ＷＮｘ中間構造物を用いる場合の、ゲートコンタクト抵抗値が高い理由は、ＷＮｘ膜とＷＳｉｘ膜との界面で発生するホウ素−窒素の相互作用（Ｂ−Ｎ  ｉｎｔｅｒａｃｔｉｏｎ）のためである。
【００３４】
したがって、本発明の実施の形態に係るゲート構造は、Ｔｉ／ＴｉＮｘ／ＷＮｘ中間構造物のチタン（Ｔｉ）層によるゲート構造のコンタクト抵抗値の低減、及びＷＳｉｘ／ＷＮｘ中間構造物のタングステンシリサイド（ＷＳｉｘ）によるゲート構造のシート抵抗値の低減を同時に実現できる構造を有する。この条件を満足する中間構造物は、少なくともチタン（Ｔｉ）層及びタングステンシリサイド（ＷＳｉｘ）層を含む構造であり、詳細は後述するが、好ましくは、Ｔｉ、ＴｉＮｘ、ＷＳｉｘ、ＷＮｘを全て含む積層構造である。ただし、単にこれらの４種類を積層したＴｉ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ構造を適用する場合には、基板上のＮＭＯＳ領域のゲート構造において異常界面が発生するという問題がある。したがって、本実施の形態では、異常界面を形成せず、ＮＭＯＳ及びＰＭＯＳのそれぞれにおけるゲートコンタクト抵抗及びシート抵抗の両方を同時に低くすることのできる中間構造物が提案される。
【００３５】
図４は、本発明の実施の形態に係る熱処理前後のゲート構造を示す断面図である。詳細には、熱処理前のゲート構造を、図４の（Ａ）に示しており、熱処理後のゲート構造を、図４の（Ｂ）に示している。
【００３６】
図４の（Ａ）に示すように、基板２１上に、例えば「ＳｉＯＮ」のような酸化物系の物質を含むゲート絶縁膜２２が形成され、ゲート絶縁膜２２上に第１電極２３が形成される。このとき、第１電極２３は、Ｐ型不純物（例えば、ホウ素）が高濃度でドープされたポリシリコン系の物質を用いて形成され、以下、Ｐ型ポリシリコン電極（Ｐ＋Ｐｏｌｙ−Ｓｉ）２３とも記す。第１電極２３は、適用条件に応じて他の物質で形成され、又は他の物質を含んで形成されることもできる。
【００３７】
そして、第１電極（Ｐ型ポリシリコン電極）２３上には、チタン膜（Ｔｉ）２４Ａ、第１タングステン窒化膜（ＷＮｘ）２４Ｂ、チタン窒化膜（ＴｉＮｘ）２４Ｃ、タングステンシリサイド膜（ＷＳｉｘ）２４Ｄ、及び第２タングステン窒化膜（ＷＮｘ）２４Ｅの順に積層された中間構造物２４が形成される。ここで、ｘは原子比率を表す正の実数である。特に、非晶質状態のＷＳｉｘ膜２４Ｄのｘは、約２〜５（好ましくは、２〜３）の範囲内の値である。中間構造物２４は、化学気相蒸着法（ＣＶＤ）、原子層蒸着法（ＡＬＤ）、又は物理気相成長法（ＰＶＤ）のうちのいずれか１つの方法を用いて形成する。例えば、ＷＳｉｘ膜２４Ｄは、ＣＶＤまたはＰＶＤで形成し、Ｔｉ膜２４Ａ、第１ＷＮｘ膜２４Ｂ、ＴｉＮｘ膜２４Ｃ、及び第２ＷＮｘ膜２４Ｅは、ＰＶＤで形成する。Ｔｉ膜２４Ａは、約５０Å以下（好ましくは、約５Å〜３０Åの範囲）の厚さ、ＴｉＮｘ膜２４Ｃは、約２０Å以上（好ましくは、約４０Å〜２００Åの範囲）の厚さに形成する。第１ＷＮｘ膜２４Ｂ及び第２ＷＮｘ膜２４Ｅは、それぞれ約５０Å〜１００Åの範囲の厚さ、ＷＳｉｘ膜２４Ｄは、約４０Å〜１００Åの範囲の厚さに形成する。また、第１ＷＮｘ膜２４Ｂ及び第２ＷＮｘ膜２４Ｅのそれぞれにおける窒素の含有量は、約１０％〜５０％の範囲内、好ましくは、３０％程度である。
【００３８】
次に、中間構造物２４上に第２電極２５、例えば、タングステンのような金属の電極が形成され、第２電極２５上にゲートハードマスク２６が形成される。ここで、ゲートハードマスク２６は窒化物系の物質を含む。ゲートハードマスクは、適用条件に応じて他の様々な物質で形成され、又は他の様々な物質を含んで形成されることもできる。
【００３９】
図４の（Ａ）の中間構造物２４を詳しく説明すると、次のとおりである。
【００４０】
まず、Ｔｉ膜２４Ａは、後続の熱処理１００の間、第１電極２３（すなわち、高濃度Ｐ型不純物がドープされたポリシリコン電極）と反応してチタンシリサイド（ＴｉＳｉｘ）層を形成する。ここで、ｘは、正の実数であり、特に、この実施の形態では、約２である。この結果、上記の反応及び形成されたＴｉＳｉｘ層は、オーム接触特性を向上させる。
【００４１】
また、第１ＷＮｘ膜２４Ｂ及びＴｉＮｘ膜２４Ｃは、ＷＳｉｘ膜２４ＤとＴｉ膜２４Ａとの間の過度なシリサイド反応を抑制するためのものである。好ましくは、Ｔｉ膜２４Ａと第１電極（Ｐ型ポリシリコン電極）２３とが反応して形成されるＴｉＳｉｘ膜とＷＳｉｘ膜２４Ｄとの間の過度なシリサイド反応を抑制するためのものである。特に、第１ＷＮｘ膜２４Ｂは、後続の熱処理１００が行なわれている間に、第１ＷＮｘ膜２４Ｂの窒素（Ｎ）とＴｉ膜２４ＡのＴｉとが反応しＴｉＮｘを形成して、シリコン及びホウ素の外方拡散を抑制する役割を果す。
【００４２】
ＴｉＮｘ膜２４Ｃは、後続の熱処理１００の際にホウ素の外方拡散を追加的に抑制し、上部の第２ＷＮｘ膜２４Ｅ及びＷＳｉｘ膜２４Ｄの界面に発生するＢＮ（Ｂｏｒｏｎ−Ｎｉｔｒｏｇｅｎ）層の形成を抑制する。この抑制効果は、ＴｉＮｘ膜２４Ｃの厚さを増大させることにより促進される。そして、ＷＳｉｘ膜２４Ｄは、上部金属（タングステン）電極２５のシート抵抗値を低くするための膜である。
【００４３】
即ち、図４の（Ａ）に示す実施の形態に係るゲート構造では、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物２４は、第１電極（Ｐ型ポリシリコン電極）２３内のドープ物質であるホウ素の外方拡散を防止することのできるＴｉＮｘ膜２４Ｃを備えるため、ゲートコンタクト抵抗値を低減させることができる。また、ＷＳｉｘ膜２４Ｄ上に第２ＷＮｘ膜２４Ｅ及び第２電極２５が形成されているため、ゲートシート抵抗値を低減させることができる。
【００４４】
そして、中間構造物２４の第１ＷＮｘ膜２４Ｂ及びＴｉＮｘ膜２４Ｃは、第１電極（Ｐ型ポリシリコン電極）２３内のシリコン及びホウ素の外方拡散を抑制する。例えば、第１ＷＮｘ膜２４ＢがなくＴｉＮｘ膜２４Ｃのみが存在する場合、ＴｉＮｘ膜２４Ｃは、後続の熱処理１００の際に第１電極２３内のシリコンの拡散を効果的に抑制することができないため、界面上に過度なシリサイド反応が発生してしまう。このように過度なシリサイド反応が発生する理由は、低温で発生したチタンシリサイドが後続の熱処理の際に上部へのシリコンの拡散を促進させるからである。
【００４５】
結果的に、図４の（Ａ）の実施の形態に係る中間構造物２４は、タングステンシリサイドＷＳｉｘの長所とチタン膜（Ｔｉ）の長所とを組み合わせて形成されているから、後続の熱処理１００を行っても異常な界面シリサイド反応を生じることなく、ゲートコンタクト抵抗値とシート抵抗値とを共に低くすることができる。
【００４６】
図４の（Ｂ）は、熱処理１００後の中間構造物２４の構造を示す断面図である。熱処理１００は、約９００℃で行う。熱処理１００後、第１電極２３とＴｉＮｘ膜２４Ｃとの間にはＴｉＳｉｘ１０１、ＴｉＮｘ１０２、及びＷ膜１０３の構造が形成され、ＷＳｉｘ膜２４Ｄと第２電極２５との間には、タングステンシリコン窒化膜（ＷＳｉｘＮｙ）１０４が形成される。ここで、ｘ及びｙは、原子比率を表す正の実数である。熱処理１００は、中間構造物２４の厚さに実質的な変化を起こさない。熱処理１００の間に、タングステンシリコン窒化膜（ＷＳｉｘＮｙ）１０４を形成するタングステンシリサイド（ＷＳｉｘ）膜２４Ｄと第２タングステン窒化膜（ＷＮｘ）２４Ｅとの界面反応によってタングステンシリサイド膜（ＷＳｉｘ）２４Ｄの厚さが減少し、タングステンシリコン窒化膜（ＷＳｉｘＮｙ）１０４の厚さが第２タングステン窒化膜（ＷＮｘ）２４Ｅよりも増大しても、上述の中間構造物の各層の厚さに熱処理前と後では実質的な変化はない。また、チタンシリサイド膜（ＴｉＳｉｘ）１０１の厚さは薄いため、集積（ａｇｇｌｏｍｅｒａｔｉｏｎ）現象を起こさない。
【００４７】
更に詳しくは、ＴｉＳｉｘ膜１０１は、第１電極（Ｐ型ポリシリコン電極）２３のシリコンとＴｉ膜２４Ａのチタンとが反応して第１電極２３上に形成されたものである。ＴｉＮｘ膜１０２は、Ｔｉ膜２４ＡのＴｉ及び第１タングステン窒化膜（ＷＮｘ）２４Ｂの窒素成分が反応して形成されたものである。Ｗ膜１０３は、ＴｉＮｘ膜１０２の形成の際に第１ＷＮｘ膜２４Ｂの窒素成分が脱離して残留するタングステンである。上述したように、ここで、ＴｉＳｉｘ膜１０１は、第１電極（Ｐ型ポリシリコン電極）２３とＴｉ膜２４Ａとが反応して形成されたものであって、オーム接触特性を向上する。そして、ＷＳｉｘＮｙ膜１０４は、ＷＳｉｘ膜２４Ｄと第２ＷＮｘ膜２４Ｅとが反応して形成されるものである。
【００４８】
図５Ａは、各種類の中間構造物を用いる場合のタングステンとポリシリコンとの間の界面抵抗（コンタクト抵抗）を比較するグラフであって、図５Ｂは、各種類の中間構造物を用いる場合のシート抵抗を比較するグラフである。
【００４９】
図５Ａに示すように、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物をゲート構造に適用する場合には、ＷＳｉｘ／ＷＮｘ中間構造物の場合に比べて約２０倍低いコンタクト抵抗値（図５Ａにおいて、Ｒｃと記している）が実現されている。
【００５０】
図５Ｂに示すように、シート抵抗値に関しては、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物を適用する場合には、ＷＳｉｘ／ＷＮｘ中間構造物の場合とほぼ同じ値が実現されている。その値は、ＷＳｉｘ／ｐｏｌｙのゲート構造の場合に比べては約１／３の水準である。ここで、ｘは原子比率を表す正の実数である。特に、非晶質状態のＷＳｉｘ膜のｘの値は、約２〜５（好ましくは約２〜３）の値である。
【００５１】
例えば、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物における、Ｔｉ、ＷＮｘ、ＴｉＮｘ、ＷＳｉｘ、及びＷＮｘの各層のそれぞれの厚さを約３０Å、５０Å、４０Å、６０Å、及び５０Åにし、且つ、タングステン電極の厚さを約４００Åにして測定した結果、コンタクト抵抗（Ｒｃ）は、約３×１０−７Ω・ｃｍ２以下、そして、シート抵抗（Ｒｓ）は、約４．５Ω／ｓｑであった。また、ポリシリコン空乏率（ＰＤＲ）は、約６９％であった。通常、ポリシリコン空乏率（ＰＤＲ）が６５％以上であれば、「良好（Ｇｏｏｄ）」と判定される。
【００５２】
一方、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物と比較するために実施されたＷＳｉｘ／ＷＮｘ中間構造物の場合には、ポリシリコン空乏率（ＰＤＲ）及びシート抵抗（Ｒｓ）は、それぞれ約７２％、及び約４．５Ω／ｓｑであったので「良好」と判断されたが、コンタクト抵抗は３×１０−６Ω・ｃｍ２の程度で非常に高かった。
【００５３】
また、Ｔｉ／ＷＮｘ或いはＴｉＮｘ／ＷＮｘ中間構造物の場合には、測定されたポリシリコン空乏率（ＰＤＲ）及びコンタクト抵抗（Ｒｃ）は、それぞれ約７１％，約３×１０−７Ω・ｃｍ２であり、「良好」と判定されたが、測定されたシート抵抗（Ｒｓ）は約１１Ω／ｓｑで非常に高かった。
【００５４】
これに対して、Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物の場合には、ＷＳｉｘ層を含むことにより、ＷＳｉｘ／ＷＮｘ中間構造物の場合と同じ水準の低いシート抵抗値（約４．５Ω／ｓｑ）であった。
【００５５】
結論として、図５Ａ及び図５Ｂの結果からも確認されるように、本発明の実施の形態に係る、拡散バリヤであるＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物を適用したゲート構造は、従来のゲート構造と比べて、ゲートコンタクト抵抗値及びゲートシート抵抗値を共に低くすることができるため、高速動作の素子に適する。且つ、ゲート構造にＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物の適用は、ＰＤＲを高くすることもできる。
【００５６】
上述の実施の形態は、Ｐ型ポリシリコン電極とタングステン電極との間に配置されるＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物を拡散バリヤとして含むＰＭＯＳ素子のゲート構造に関するものであるが、本発明のＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物は、Ｎ型ポリシリコン電極と金属電極との間に配置される拡散バリヤとしてＮＭＯＳ素子のゲート構造にも適用可能である。すなわち、ポリシリコン電極を、Ｎ型不純物（例えば、リン）がドープされた部分とＰ型不純物がドープされた部分とに分けた後、後続のゲートパターニングを介してデュアルポリゲート構造を有するＣＭＯＳ素子にも適用することができるのである。
【００５７】
上述の本発明によれば、タングステンポリゲート構造において、ポリシリコン電極とタングステン電極との間の拡散バリヤとしてＴｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物を用いることによって、ゲートコンタクト抵抗及びシート抵抗を共に低くすることができる効果がある。また、ポリシリコン空乏率特性をも向上させることができる効果がある。
【００５８】
なお、以上では、ゲート構造を基板の全体に形成することを例にして本発明を説明したが、本発明は、少なくとも部分的に基板に形成されたリセスゲートを有する素子のような様々な形態の素子に適用され得る。
【００５９】
さらに、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６０】
【図１】従来技術に係るデュアルポリゲートの構造を概略的に示す断面図である。
【図２】図１のデュアルポリゲート構造において、ＮＭＯＳ及びＰＭＯＳのＣＶ（Ｃａｐａｃｉｔａｎｃｅ−Ｖｏｌｔａｇｅ）データを比較するグラフである。
【図３Ａ】ＰＭＯＳ素子のゲート構造に適用された中間構造物の構造を示す断面図である。
【図３Ｂ】ＰＭＯＳ素子のゲート構造に適用された中間構造物の構造を示す断面図である。
【図３Ｃ】ＰＭＯＳ素子のゲート構造に適用された中間構造物の構造を示す断面図である。
【図３Ｄ】中間構造物の種類別のコンタクト抵抗を示すグラフである。
【図３Ｅ】中間構造物の種類別のシート抵抗を示すグラフである。
【図４】本発明の実施の形態に係る熱処理の前後のゲート構造を示す断面図である。
【図５Ａ】各種類の中間構造物を適用した場合のタングステンとポリシリコンとの間の界面抵抗（コンタクト抵抗）を比較するグラフである。
【図５Ｂ】各種類の中間構造物を適用した場合のシート抵抗を比較するグラフである。
【符号の説明】
【００６１】
１１、２１  基板
１２、２２  ゲート絶縁膜
１３Ａ、１３Ｂ、２３  第１電極
２４        Ｔｉ／ＷＮｘ／ＴｉＮｘ／ＷＳｉｘ／ＷＮｘ中間構造物
２４Ａ      チタン膜
２４Ｂ      第１タングステン窒化膜
２４Ｃ      チタン窒化膜
２４Ｄ      タングステンシリサイド膜
２４Ｅ      第２タングステン窒化膜
２５        第２電極
２６        ゲートハードマスク
１０１      チタンシリサイド膜
１０２      チタン窒化膜
１０３      タングステン膜
１０４      タングステンシリコン窒化膜
１５Ａ      チャネル領域へのホウ素侵入
１５Ｂ      メタル電極側へのホウ素の外方拡散
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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