(57)【要約】【課題】大デフォーカスのＡＦを行う際に専用のセンサを設けることなく、ＡＦスピードを向上させて、安価で高速なＡＦセンサを実現する。【解決手段】ＡＦセンサは、複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う。二つのセンサは、それぞれ複数のリニアセンサ１１〜１３からなる。二つのセンサはそれぞれ、光電変換素子の蓄積時間を制御する複数の蓄積制御回路（ＰＢ検出回路１４〜１６、蓄積判定回路１７〜１９）と、光電変換素子の信号出力を読み出す複数の走査回路（シフトレジスタ２１〜２３）とを具備する。このＡＦセンサは、二つのセンサのそれぞれをリニアセンサごとに独立に蓄積制御して独立に信号出力を読み出す第１のモードと、二つのセンサのそれぞれをまとめて蓄積制御して信号出力を読み出す第２のモードとを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置において、
検出する焦点の数と、一つの焦点検出を行うために読み出す前記光電変換素子の数の双方が異なり、かつ、同じ光電変換素子からの信号を用いる、複数の焦点検出モードを有することを特徴とする位相差検出型焦点検出装置。
【請求項２】
前記センサは、それぞれが複数のリニアセンサからなることを特徴とする請求項１に記載の位相差検出型焦点検出装置。
【請求項３】
前記複数の焦点検出モードは、信号蓄積時間を制御するために検出する、最大値信号と最小値信号の数が異なることを特徴とする請求項１又は２に記載の位相差検出型焦点検出装置。
【請求項４】
異なる焦点を検出するために用いる像信号は、前記光電変換素子からそれぞれ並列に読み出され、
同じ焦点を検出するのに用いる像信号は、前記光電変換素子から順次読み出されることを特徴とする請求項１乃至３の何れか１項に記載の位相差検出型焦点検出装置。
【請求項５】
複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置において、
前記二つのセンサは、それぞれ複数のリニアセンサからなり、
前記二つのセンサはそれぞれ、前記光電変換素子の蓄積時間を制御する複数の蓄積制御回路と、前記光電変換素子の信号出力を読み出す複数の走査回路と、を具備し、
前記二つのセンサのそれぞれをリニアセンサごとに独立に蓄積制御して独立に信号出力を読み出す第１のモードを実行する第１の駆動手段と、
前記二つのセンサのそれぞれをまとめて蓄積制御して信号出力を読み出す第２のモードを実行する第２の駆動手段と、を備えたことを特徴とする位相差検出型焦点検出装置。
【請求項６】
前記第１の駆動手段は、前記第１のモードを実行する際に前記複数の走査回路を独立に駆動し、
前記第２の駆動手段は、前記第２のモードを実行する際に前記複数の走査回路を順次駆動することを特徴とする請求項５記載の位相差検出型焦点検出装置。
【請求項７】
前記複数の蓄積制御回路は、複数配列された前記光電変換素子の信号出力の最大値と最小値を検出し、その検出された最大値と最小値との差分に基づいて被写体像の輝度のコントラストが所定の値になるように前記光電変換素子の蓄積時間を制御することを特徴とする請求項５又は６記載の位相差検出型焦点検出装置。
【請求項８】
前記複数のリニアセンサは、互いに密接して配置されていることを特徴とする請求項５乃至７のいずれか１項に記載の位相差検出型焦点検出装置。
【請求項９】
前記複数のリニアセンサは、互いの配列方向を揃えて配置されていることを特徴とする請求項８記載の位相差検出型焦点検出装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の位相差検出型焦点検出装置を具備することを特徴としたカメラシステム。
【請求項１１】
複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置の駆動方法において、
前記二つのセンサは、それぞれ複数のリニアセンサからなり、前記複数のリニアセンサの蓄積時間を制御する複数の蓄積制御回路と、前記複数のリニアセンサの信号出力を読み出す複数の走査回路とを具備し、
前記複数のリニアセンサを独立に蓄積制御して独立に信号出力を読み出す第１のモードを実行するステップと、前記複数のリニアセンサをまとめて蓄積制御して信号出力を読み出す第２のモードを実行するステップとを有することを特徴とする位相差検出型焦点検出装置の駆動方法。
【請求項１２】
前記第１のモードを実行するステップは、前記複数の走査回路を独立に駆動し、
前記第２のモードを実行するステップは、前記複数の走査回路を順次駆動することを特徴とする請求項１１記載の位相差検出型焦点検出装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、焦点検出装置、その駆動方法、及びカメラシステムに関し、特にＴＴＬ−ＳＩＲ型のオートフォーカスを行うデジタルカメラもしくはアナログ（銀塩）カメラ等に用いられる自動焦点検出用ＡＦセンサに関するものである。
【背景技術】
【０００２】
従来のＴＴＬ−ＳＩＲ（Through The Lens Secondary Imaged Registration：２次結像位相差検出）型オートフォーカス（以下、「ＡＦ」と略す）センサは、本出願人より特許文献１等で開示されている。図９は、従来例のリニア型のＴＴＬ−ＳＩＲ型ＡＦを行うＡＦ用固体撮像素子のリニアセンサ配置を示している。このＡＦセンサには、同一半導体基板上１０１上にリニアセンサ対１０２が７個、ＡＦの各測距点に対応して形成されている。また、中央のクロス測距を行うために中央リニアセンサ対１０３を配置している。このようにして、中央の測距点に対しては、水平方向と垂直方向にリニアセンサを十字状に配置することで、縦線検知と横線検知を行うクロス測距が可能である。
【０００３】
各リニアセンサ対１０２及び中央リニアセンサ対１０３は、一対のリニアセンサとして、Ａ像（基準部）用リニアセンサ１０４及びＢ像（参照部）用リニアセンサ１０５を有する。カメラシステムの撮像レンズ（非図示）を通ってきた光束は、２次結像光学系（非図示）によって、ＡＦセンサ上のＡ像用リニアセンサ１０４とＢ像用リニアセンサ１０５との２つの被写体に結像させられる。そして、その位相差を検出することによってデフォーカス量が算出される。
【０００４】
上記のリニア型ＡＦセンサでは、被写体が空などのコントラストが低い条件において測距エリアが狭いと、１回の演算処理でデフォーカス量を求められなくなるため、ＡＦを行うための演算処理回数が増えてＡＦスピードが遅くなるという欠点がある。
【０００５】
また、従来例のエリア型のＴＴＬ−ＳＩＲ型ＡＦを行う自動焦点検出用ＡＦセンサのレイアウトを図１０に示す。このエリア型のＡＦセンサは、本出願人により特許文献２や特許文献３等で開示されたものである。同図において、チップは、ＣＭＯＳプロセス等によって同一半導体基板上に形成されており、センサ回路ブロック２０１、アナログ回路ブロック２０２及びデジタル回路ブロック２０３から構成されている。エリアセンサ２０４、２０５、２０６、２０７の画素は、フォトダイオード等の光電変換素子を有し、これらを２次元状に配列することで被写体を撮像する撮像領域を形成している。
【０００６】
ＴＴＬ−ＳＩＲ型のＡＦセンサは、２つの被写体の位相差を検出して測距を行うため、Ａ像（基準部）とＢ像（参照部）の撮像領域が必要となる。即ち、エリアセンサ１（２０４）のＡ像に対するＢ像としてエリアセンサ１’（２０５）が光学中心２１４（センサ中心ともいう）を通る垂直線に対して対称に配置されている。また、エリアセンサ２（２０６）のＡ像に対するＢ像としてエリアセンサ２’（２０７）が光学中心２１４を通る水平線に対して対称に配置されている。エリアセンサ１及びエリアセンサ１’は、画素アレイが５６個×１８行配列されており、エリアセンサ２及びエリアセンサ２’は、１４５個×４２列配列されている。
【０００７】
また、アナログ回路ブロック２０２において、２０８はＡＦセンサの蓄積時間によって信号出力回路のゲインを自動コントロールするためのＡＧＣ（Auto Gain Control）回路、２０９はＡＦセンサの光電変換信号を増幅して出力するための信号増幅回路、７１０はセンサ駆動に必要な基準電圧を発生させる電源回路である。また、デジタル回路ブロック２０３において、２１１は、ＡＦセンサの蓄積時間情報やゲイン設定値等を保持するためのＳＲＡＭ、２１２はアナログ信号を選択してモニタ出力するためのマルチプレクサ回路、２１３はタイミングジェネレータ及びＩ／Ｏ（Input Output）である。
【特許文献１】特開２００５−３００８４４号公報
【特許文献２】特開平１１−１９１８６７号公報
【特許文献３】特開２００５−１０９３７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のＴＴＬ−ＳＩＲ型ＡＦを行う自動焦点検出用ＡＦセンサにおいて、１ラインは複数に分割して多点測距が可能となっている。この反面、測距エリアが狭いために大デフォーカスに対しては一発合焦ができないため、ＡＦ測距を複数回行う必要からＡＦスピードが遅いという課題があった。特にエリア型ＡＦセンサでは、広い領域における多測距点のＡＦに用いられる反面、チップ面積の増大によるコストアップが問題となっていた。
【０００９】
リニア型ＡＦセンサにおいては、予め決められた面積内で大デフォーカス専用のラインを配置すれば多点測距ができないという制約はあるが、直接的なチップ面積の増大にはつながらないという利点はある。一方、エリア型ＡＦセンサでは、画素配置が非常に密であるため、専用ラインを配置した分だけチップ面積の増大につながる。そのため、コストアップしてしまい実用化ができなかった。
【００１０】
本発明は、大デフォーカスのＡＦを行う際に専用のセンサを設けることなく、ＡＦスピードを向上させて、安価で高速なＡＦセンサを実現することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明に係る焦点検出装置は、複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置において、検出する焦点の数と、一つの焦点検出を行うために読み出す前記光電変換素子の数の双方が異なり、かつ、同じ光電変換素子からの信号を用いる、
複数の焦点検出モードを有することを特徴とする。
【００１２】
本発明において、前記センサは、それぞれが複数のリニアセンサからなってもよい。前記複数の焦点検出モードは、信号蓄積時間を制御するために検出する、最大値信号と最小値信号の数が異なってもよい。異なる焦点を検出するために用いる像信号は、前記光電変換素子からそれぞれ並列に読み出され、同じ焦点を検出するのに用いる像信号は、前記光電変換素子から順次読み出されてもよい。
【００１３】
本発明に係る焦点検出装置は、複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置において、前記二つのセンサは、それぞれ複数のリニアセンサからなり、前記二つのセンサはそれぞれ、前記光電変換素子の蓄積時間を制御する複数の蓄積制御回路と、前記光電変換素子の信号出力を読み出す複数の走査回路と、を具備し、前記二つのセンサのそれぞれをリニアセンサごとに独立に蓄積制御して独立に信号出力を読み出す第１のモードを実行する第１の駆動手段と、前記二つのセンサのそれぞれをまとめて蓄積制御して信号出力を読み出す第２のモードを実行する第２の駆動手段と、を備えたことを特徴とする。
【００１４】
本発明において、前記第１の駆動手段は、前記第１のモードを実行する際に前記複数の走査回路を独立に駆動し、前記第２の駆動手段は、前記第２のモードを実行する際に前記複数の走査回路を順次駆動してもよい。前記複数の蓄積制御回路は、複数配列された前記光電変換素子の信号出力の最大値と最小値を検出し、その検出された最大値と最小値との差分に基づいて被写体像の輝度のコントラストが所定の値になるように前記光電変換素子の蓄積時間を制御してもよい。前記複数のリニアセンサは、互いに密接して配置されていてもよい。前記複数のリニアセンサは、互いの配列方向を揃えて配置されててもよい。
【００１５】
本発明に係るカメラシステムは、上記いずれかに記載の位相差検出型焦点検出装置を具備することを特徴とする。
【００１６】
本発明に係る焦点検出装置の駆動方法は、複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型焦点検出装置の駆動方法において、前記二つのセンサは、それぞれ複数のリニアセンサからなり、前記複数のリニアセンサの蓄積時間を制御する複数の蓄積制御回路と、前記複数のリニアセンサの信号出力を読み出す複数の走査回路とを具備し、前記複数のリニアセンサを独立に蓄積制御して独立に信号出力を読み出す第１のモードを実行するステップと、前記複数のリニアセンサをまとめて蓄積制御して信号出力を読み出す第２のモードを実行するステップとを有することを特徴とする。
【００１７】
本発明において、前記第１のモードを実行するステップは、前記複数の走査回路を独立に駆動し、前記第２のモードを実行するステップは、前記複数の走査回路を順次駆動してもよい。
【発明の効果】
【００１８】
本発明によれば、大デフォーカスのＡＦを行う際に専用のセンサを設けることなく、ＡＦスピードを向上させ、安価で高速なＡＦセンサを実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る焦点検出装置、その駆動方法、及びカメラシステムの実施の形態について、図面を用いて詳しく説明する。
【００２０】
本実施の形態に係る焦点検出装置（以下、ＡＦセンサ）は、複数の光電変換素子を配列したセンサを二つ有し、該センサからそれぞれ信号を読み出すことで焦点検出を行う位相差検出型のものを適用している。二つのセンサは、それぞれ複数のリニアセンサからなり、複数のリニアセンサの蓄積時間を制御する複数の蓄積制御回路と、前記複数のリニアセンサの信号出力を読み出す複数の走査回路とを具備している。この構成で、検出する焦点の数と、一つの焦点検出を行うために読み出す前記光電変換素子の数の双方が異なり、かつ、同じ光電変換素子からの信号を用いる、複数の焦点検出モードを有している。複数の焦点検出モードとして、本実施の形態では、二つのセンサのそれぞれをリニアセンサごとに独立に蓄積制御して独立に信号出力を読み出す第１のモードと、前記二つのセンサのそれぞれをまとめて蓄積制御して信号出力を読み出す第２のモードとを有している。第１のモードでは、各リニアセンサを独立に蓄積制御し、各走査回路を独立に駆動させて信号を出力させる。これに対し、第２のモードでは、複数のリニアセンサをあたかも１本のリニアセンサのように蓄積制御し、各走査回路を順次駆動させて信号を出力させる。
【００２１】
このように本実施の形態では、同一のリニアセンサを用いて、デフォーカス領域が異なる第１のモードと第２のモードとを有している。このため、通常のＡＦを行う際は第１のモードを利用し、大デフォーカスのＡＦを行う際は第２のモードを利用することができる。これにより、大デフォーカスのＡＦを行う際に、専用のセンサを設けることなくＡＦスピードが向上し、かつチップ面積の増大も抑えられるため、安価で高速なＡＦセンサが実現できる。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係るＡＦセンサを説明するための模式図である。
【００２３】
図１に示す本実施例のＡＦセンサは、複数の光電変換素子を配列したセンサを二つ有し、その各センサからそれぞれ信号を読み出すことで焦点検出を行うＴＴＬ−ＳＩＲ型のＡＦセンサに適用したものである。二つのセンサは同構成のため、以下の説明では、便宜上、その内の一つのセンサのみについて説明する。このセンサには、半導体基板１０上の複数（図中の例では３つ）のＡＦ用のエリア１〜３に対応して、３つのリニアセンサ１１〜１３が配置されている。また、各リニアセンサ１１〜１３の蓄積時間を制御する蓄積制御回路として、エリア１〜３毎に分割されたＡＧＣ制御用の３つのＰＢ（ピーク／ボトム）検出回路１４〜１６と、３つの蓄積判定回路１７〜１９とを含む回路が、同一半導体基板１０上に配置されている。さらに、各リニアセンサ１１〜１３の信号出力を読み出す走査回路として、３つのシフトレジスタ２１〜２３を含む回路が、同一半導体基板１０上に配置されている。
【００２４】
エリア１〜３の各リニアセンサ１１〜１３は、光を電気信号に変換しその変換された光信号の蓄積量に応じた信号出力を得るフォトダイオード等の光電変換素子を有した画素が１列に配列されて構成される。３つのリニアセンサ１１〜１３は、互いに画素の配列方向を揃えた状態で１列につなげて配置されている。
【００２５】
ＰＢ検出回路１４〜１６は、対応する各リニアセンサ１１〜１３の光電変換素子の蓄積時間によって信号出力回路のゲイン（利得）を自動制御するＡＧＣ制御を行うために分割されている。使用されるＰＢ検出回路１４〜１６は、図１のように１列につなげた３つのリニアセンサ１１〜１３の両端部を除いた部分である。各ＰＢ検出回路１４〜１６には、各リニアセンサ１１〜１３内の複数の光電変換素子の出力の最大値検出及び最小値検出を行う最大値及び最小値検出回路が用いられる。
【００２６】
図２は、ＰＢ検出回路１４〜１６で用いる最大値及び最小値検出回路の模式的な回路図を示す。
【００２７】
図２において、各ラインセンサ１１〜１３の光電変換素子によって電気信号に変換された光信号が、最大値検出回路３０内の対応する増幅器３１及び最小値検出回路４０内の対応する増幅器４１にそれぞれ入力される。最大値検出回路３０では、増幅器３１の光信号に応じた出力信号に対して、１つの定電流源負荷を持つＮＭＯＳソースフォロワ３２で最大値検出を行い、その最大値をＰＥＡＫ出力として出力する。一方、最小値検出回路４０では、同様に、増幅器４１の光信号に応じた出力信号に対して、１つの定電流源負荷を持つＰＭＯＳソースフォロワ４２で最小値検出を行い、その最小値をＢＴＭ出力として出力する。このときのＡＧＣ制御をする範囲は、ＡＧＣ制御選択スイッチによってオンされた領域であり、その選択された範囲内で比較された最大値検出信号および最小値検出信号が出力される。
【００２８】
蓄積判定回路１７〜１９は、最大値検出回路３０及び最小値検出回路４０により検出された信号出力の最大値及び最小値の差分をとって被写体像の輝度のコントラストが所定の値になるように各リニアセンサ１１〜１３の蓄積時間を制御する。
【００２９】
図３は、蓄積判定回路１７〜１９の模式的な回路図を示す。
【００３０】
図３に示す蓄積判定回路１７〜１９は、図２に示す最大値検出回路３０にて最大値検出された信号をＰＥＡＫとし、最小検出回路４０にて最小値検出された信号をＢＴＭとして、差動増幅器５０の反転入力端子及び非反転入力端子にそれぞれ入力させる。そして、差動増幅器５０の出力信号とデジタル・アナログ変換器（非図示）で設定された定電圧ＶＤＡＣとをコンパレータ５１で比較することによって、蓄積終了判定を行い、その蓄積判定出力をする。
【００３１】
シフトレジスタ２１〜２３は、各ラインセンサ１１〜１３の像信号を読み出すための走査回路であり、ＣＭＯＳプロセス等によって同一半導体基板１０上に形成されている。
【００３２】
図４は、シフトレジスタ２１〜２３の回路図を示す。
【００３３】
図４に示すように、各シフトレジスタ２１〜２３は、直列に接続された複数段（ｎ段）のフリップフロップ（ＦＦ）７０から構成される。各シフトレジスタ２１〜２３において、各段のＦＦ７０にはシフトパルスが入力される。シフトレジスタ２１〜２３の各１段目のＦＦ７０にはエリア１用スタートパルス、エリア２用スタートパルス、及びエリア３用スタートパルスがそれぞれ独立して入力される。２段目〜ｎ段目のＦＦ７０には、前段のＦＦ７０の出力信号が入力される。２つ目のシフトレジスタ２２の１段目のＦＦ７０には、ＯＲ回路７１を介して、１つ目のシフトレジスタ２１のｎ段目のＦＦ７０の出力信号と、エリア２用スタートパルスとの論理和信号が入力される。同様に、３つ目のシフトレジスタ２２の１段目のＦＦ７０には、ＯＲ回路７１を介して、２つ目のシフトレジスタ２１のｎ段目のＦＦ７０の出力信号と、エリア３用スタートパルスとの論理和信号が入力される。
【００３４】
各シフトレジスタ２１〜２３において、各段のＦＦ７０の出力信号は、それぞれの転送ＭＯＳトランジスタスイッチ７２のゲートに接続されている。転送ＭＯＳトランジスタスイッチ７２は、アレイ状に配置されたラインメモリ６０に接続されている。ラインメモリ６０には、３つのエリア１〜３の各ラインセンサ１１〜１３にて光電変換された電気信号（像信号）が保持される。これらの像信号は、各シフトレジスタ２１〜２３によって、それぞれの転送ＭＯＳトランジスタスイッチ７２を介して水平方向に出力される。エリア１用スタートパルス、エリア２用スタートパルス、及びエリア３用スタートパルスにより、エリア１〜３の各シフトレジスタ２１〜２３から像信号を読み出す際にエリア１〜３をそれぞれ独立に制御可能となっている。
【００３５】
次に、図５（ａ）及び（ｂ）を参照して、本実施例の全体動作を説明する。
【００３６】
本実施例のＡＦセンサは、その駆動に際し、二つのセンサのそれぞれにおいて、各リニアセンサ１１〜１３を独立に蓄積制御して独立に信号出力する第１のモードと、各リニアセンサ１１〜１３をまとめて蓄積制御して信号出力する第２のモードとを有する。第１のモードでは、各リニアセンサ１１〜１３を独立に蓄積制御しているため、シフトレジスタ２１〜２３を独立に駆動させて信号を出力させる。第２のモードでは、各リニアセンサ１１〜１３をあたかも１本のリニアセンサのように蓄積制御しているため、シフトレジスタ２１〜２３を順次駆動させて信号を出力させる。
【００３７】
図５（ａ）は、第１のモードを説明するための模式図、図５（ｂ）は、第２のモードを説明するための模式図を示している。
【００３８】
最初に、図５（ａ）を参照して、第１のモードの動作について説明する。
【００３９】
まず、エリア１のリニアセンサ１１に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１４にてＡＧＣ制御をする範囲を定められて蓄積判定回路１７に出力される。蓄積判定回路１７において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出す。エリア１の像信号は、エリア１用スタートパルスが入力されたシフトレジスタ２１によってシフトパルスと同期して順次読み出されることになる。
【００４０】
同様にエリア２においても、リニアセンサ１２に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１５にてＡＧＣ制御をする範囲を定められて蓄積判定回路１８に出力される。蓄積判定回路１８において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。エリア２の像信号は、エリア２用スタートパルスが入力されたシフトレジスタ２２によってシフトパルスと同期して順次読み出されることになる。エリア１のリニアセンサ１１とエリア２のリニアセンサ１２とは、互いに独立に制御されている。
【００４１】
同様にエリア３においても、リニアセンサ１３に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１６にてＡＧＣ制御をする範囲を定められて蓄積判定回路１９に出力される。蓄積判定回路１９において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。エリア３の像信号はエリア３用のスタートパルスが入力されたシフトレジスタ２３によってシフトパルスと同期して順次読み出されることになる。エリア１のリニアセンサ１１とエリア２のリニアセンサ１２とエリア３のリニアセンサ１３とは、互いに独立に制御されている。
【００４２】
次に、図５（ｂ）を参照して、第２のモードの動作について説明する。
【００４３】
第２のモードでは、エリア１〜３は、まとめて１本のリニアセンサとして扱う。そのため、エリア１〜３毎に分割されたＰＢ検出回路１４〜１６は１つに接続されて、蓄積判定回路１８において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。１つにまとめられて接続されたＰＢ検出回路１４〜１６は、蓄積判定回路１７及び蓄積判定回路１９と同時に接続しても良いが、蓄積判定回路１７及び蓄積判定回路１９においての蓄積終了判定は行わない。像信号を読み出すためには、エリア１用スタートパルスをシフトレジスタ２１に入力して、エリア１のリニアセンサ１１からエリア３のリニアセンサ１３までをシフトパルスによって順次駆動させる。
【００４４】
なお、第１のモードと第２のモードとの切り替えについては、例えば予め設定されたＡＦ用の操作ボタンやスイッチ等の操作器（非図示）からの操作信号に基づいて行うようにしてもよい。
【００４５】
以上のように本実施例によれば、各リニアセンサを密接させて２次元状に配列させることでエリア型のＡＦセンサを実現することができる。また、大デフォーカス機能を有し、従来３分割していた領域を１つにまとめて演算処理することが可能となったため、ＡＦスピードが２倍に向上し、高速かつ低コストなＡＦセンサが実現できる。
【００４６】
すなわち、本実施例では、ＡＦセンサを構成する二つのセンサにおいて、複数のリニアセンサを独立に蓄積制御して独立に信号出力する第１のモードと、複数のリニアセンサをまとめて蓄積制御して信号出力する第２のモードとを有している。このため、通常のＡＦを行う際は第１のモードを利用し、大デフォーカスのＡＦを行う際は第２のモードを利用することができる。このように同じリニアセンサを用いてデフォーカス領域が異なる複数のモードを有しているため、大デフォーカスのＡＦを行う際に専用のセンサを設けることなく、従来３分割していた領域を１つにまとめて演算処理することが可能となる。これにより、ＡＦスピードが２倍に向上し、高速かつ低コストなＡＦセンサが実現できる。
【実施例２】
【００４７】
図６は、本発明の第２の実施例に係るＡＦセンサを説明するための模式図である。なお、第１の実施例と同様の構成要素については同一符号を付して、その説明を簡略又は省略する。
【００４８】
図６に示す本実施例のＡＦセンサにおいて、半導体基板１０上には、第１の実施例と同様に、３つのエリア１〜３に対応して３つのリニアセンサ１１〜１３が設けられている。リニアセンサ１１〜１３には、フォトダイオード等の光電変換素子を有した画素が１列に配列されている。３つのリニアセンサ１１〜１３は、１列につなげてある。
【００４９】
各ＰＢ検出回路１４〜１６は、それぞれの蓄積時間によって信号出力回路のゲイン（利得）を自動制御するＡＧＣ制御を行うために分割されている。使用されるＰＢ検出回路１４〜１６は、演算処理速度向上のため、図６のように等間隔に分割している。このとき、エリア１、２間の隙間となった領域２４と、２つのエリア２、３間の隙間となった領域２５とは、無効領域としてＡＧＣ制御には使用しない。各ＰＢ検出回路１４〜１６は、光の強さによって複数の光電変換素子の出力最大値検出及び最小値検出を行い、それらの差分をとって被写体像の輝度のコントラストが所定の値になるように蓄積制御するための蓄積判定回路１７〜１８に接続されている。蓄積判定回路回路１７〜１８は、第１の実施例（図２）に示したものと一致する。また、像信号を読み出すための走査回路であるシフトレジスタ２１〜２３が具備されており、これらはＣＭＯＳプロセス等によって同一半導体基板１０上に形成されている。シフトレジスタ２１〜２３は、第１の実施例（図４）と同じものである。
【００５０】
次に、図７（ａ）及び（ｂ）を参照して、本実施例の全体動作を説明する。
【００５１】
図７（ａ）は、第１のモードを説明するための模式図、図７（ｂ）は、第２のモードを説明するための模式図を示している。
【００５２】
最初に、図７（ａ）を参照して、第１のモードの動作について説明する。
【００５３】
まず、エリア１において、リニアセンサ１に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１４にてＡＧＣ制御をする範囲を定められて蓄積判定回路１７に出力される。蓄積判定回路１７において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出す。エリア１の像信号はエリア１用スタートパルスが入力されたシフトレジスタ２１によってシフトパルスと同期して順次読み出されることになる。
【００５４】
同様にエリア２においても、リニアセンサ２に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１５にてＡＧＣ制御をする範囲を定められて蓄積判定回路１８に出力される。蓄積判定回路１８において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。エリア２の像信号は、エリア２用スタートパルスが入力されたシフトレジスタ２２によってシフトパルスと同期して順次読み出されることになる。エリア１のリニアセンサ１１とエリア２のリニアセンサ１２とは互いに独立に制御されている。
【００５５】
同様にエリア３においても、リニアセンサ３に光が照射されて発生した電荷が蓄積されることによって光電変換された信号は、ＰＢ検出回路１６にてＡＧＣ制御をする範囲を定められて蓄積判定回路１９に出力される。蓄積判定回路１９において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。エリア３の像信号は、エリア３用スタートパルスが入力されたシフトレジスタ２３によってシフトパルスと同期して順次読み出されることになる。エリア１のリニアセンサ１１とエリア２のリニアセンサ１２とエリア３のリニアセンサ１３とは、互いに独立に制御されている。
【００５６】
次に、図７（ｂ）を参照して、第２のモードの動作について説明する。
【００５７】
第２のモードでは、エリア１〜３の各リニアセンサ１１〜１３は、まとめて１本のリニアセンサとして扱う。そのため、エリア１〜３毎に分割されたＰＢ検出回路１４〜１６は、１つに接続されて蓄積判定回路１７において蓄積終了判定された結果によって蓄積が終了して、像信号を読み出すことになる。１つに接続されたＰＢ検出回路１４〜１６は、蓄積判定回路１７及び蓄積判定回路１９と同時に接続しても良いが、蓄積判定回路１７及び蓄積判定回路１９においての蓄積終了判定は行わない。像信号を読み出すためにはエリア１用スタートパルスをシフトレジスタ２１に入力して、エリア１のリニアセンサ１１からエリア３のリニアセンサ１３までをシフトパルスによって順次駆動させる。
【００５８】
本実施例によれば、各リニアセンサを密接させて２次元状に配列させることでエリア型のＡＦセンサを実現することができる。また、大デフォーカス機能を有し、従来３分割していた領域を１つにまとめて演算処理することが可能となったため、ＡＦスピードが２倍に向上し、高速かつ低コストなＡＦセンサが実現できる。
すなわち、本実施例では、ＡＦセンサを構成する二つのセンサにおいて、複数のリニアセンサを独立に蓄積制御して独立に信号出力する第１のモードと、複数のリニアセンサをまとめて蓄積制御して信号出力する第２のモードとを有している。このように、同じリニアセンサを用いてデフォーカス領域が異なる複数のモードを有している。このため、大デフォーカスのＡＦを行う際に専用のセンサを設けることなく、従来３分割していた領域を１つにまとめて演算処理することが可能となる。これにより、ＡＦスピードが２倍に向上し、高速かつ低コストなＡＦセンサが実現できる。
【００５９】
また、本実施例では、複数のリニアセンサのＰＢ検出回路によるＡＧＣ制御をする範囲を等間隔に分割し、各リニアセンサ間の隙間となった領域を無効領域としてＡＧＣ制御には使用しないように構成したため、演算処理速度をより一層向上させることが可能となる。
【実施例３】
【００６０】
図８は、本発明に係る焦点検出装置を用いたＴＴＬ−ＳＩＲ型ＡＦシステムを搭載した一眼レフカメラ（カメラシステム）の光学系の概略図を示している。同図において、８０は被写体像をフィルム上やイメージセンサ上に一時結像させるための撮影レンズ、８１はファインダースクリーン８２へ光を反射させるためのクイックリターンミラーであり、光を数１０％透過するハーフミラーとなっている。８３はＡＦ系へ光を導くためのサブミラー、８４は上記各実施例に記載のＡＦセンサ、８５はＡＦセンサ８４上に被写体像を再結像させるための二次結像レンズ（メガネレンズ）、８６はＡＦセンサ８４へ光を導く反射ミラー、８７はフォーカルプレーンシャッター、８８はフィルム又はイメージセンサ、８９は光線の主軸を示している。
【００６１】
本実施例によれば、上記各実施例に記載のＡＦセンサを用いることで、従来以上の合焦スピードを達成し、且つ低コストな一眼レフカメラの実現が可能となった。
【００６２】
なお、本実施例は、アナログカメラ、デジタルカメラを問わず、ＴＴＬ−ＳＩＲ型ＡＦカメラであれば、本発明が適用できることは明らかである。
【産業上の利用可能性】
【００６３】
本発明は、焦点検出装置及びこれを用いたカメラシステムの用途に利用可能である。特に、ＴＴＬ−ＳＩＲ型ＡＦを行うデジタルカメラもしくはアナログカメラ等のカメラシステムに用いられるＡＦセンサに利用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施例に係るＡＦセンサ（焦点検出装置）の構成を示す図である。
【図２】第１の実施例におけるＰＢ検出回路で用いる最大値及び最小値検出回路の模式的な回路図である。
【図３】第１の実施例における蓄積判定回路の模式的な回路図である。
【図４】第１の実施例におけるシフトレジスタの模式図である。
【図５】（ａ）は第１のモードを表す代表的な図、（ｂ）は第２のモードを表す代表的な図である。
【図６】本発明の第２の実施例に係るＡＦセンサ（焦点検出装置）の構成を示す図である。
【図７】（ａ）は第１のモードを表す代表的な図、（ｂ）は第２のモードを表す代表的な図である。
【図８】本発明の第３の実施例に係るカメラシステムの全体構成を示す代表的な図である。
【図９】従来例のライン型ＡＦセンサの構成を示す図である。
【図１０】従来例のエリア型ＡＦセンサの構成を示す図である。
【符号の説明】
【００６５】
１１〜１３  エリアセンサ
１４〜１６  ＰＢ（ピーク／ボトム）検出回路
１７〜１９  蓄積判定回路
２１〜２３  シフトレジスタ
【図１】
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【図５】
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【図６】
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【図７】
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【図２】
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【図３】
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【図４】
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【図８】
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【図９】
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【図１０】
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