【手続補正書】
【提出日】平成21年7月21日(2009.7.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、
前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、
前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、
前記第２の面は、前記能動層の側面に対向し、
前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間と、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間とのすべての領域に介在していることを特徴とする半導体装置。
【請求項２】
前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間には、前記ゲート絶縁膜とは異なる絶縁層が介在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、
前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、
前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、
前記第２の面は、前記能動層の側面に対向し、
前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間のすべての領域または一部分の領域に介在しており、
前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間のすべての領域、および前記第１の面と前記能動層との間のうちの前記コンタクト層が介在していない領域には、前記ゲート絶縁膜とは異なる絶縁層が介在していることを特徴とする半導体装置。
【請求項４】
前記コンタクト層と、前記ソース電極および前記ドレイン電極とは、平面的に見て、外形が互いに重なっていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ソース電極および前記ドレイン電極は、組成が異なる２種類以上の導電膜の積層体でなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁基板は、前記表面に、複数本の走査信号線、複数本の映像信号線、複数個のマトリクス状に配置されたスイッチング素子、および複数個のマトリクス状に配置された画素電極を有し、かつ、前記スイッチング素子および前記画素電極を有する画素の集合で設定される表示領域を有することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記ＴＦＴ素子は、前記スイッチング素子であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記絶縁基板は、前記表面のうちの前記表示領域の外側の領域に、前記ＴＦＴ素子を有する駆動回路が配置されており、
前記駆動回路は、前記複数本の走査信号線、前記複数本の映像信号線、前記スイッチング素子、および前記画素電極とともに、前記絶縁基板の表面に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記スイッチング素子は、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層の能動層が非晶質半導体でなるＴＦＴ素子であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されたＴＦＴ素子を形成する半導体装置の製造方法であって、
前記ゲート電極を形成する第１の工程と、
前記第１の工程の後、前記ゲート絶縁膜を形成する第２の工程と、
前記第２の工程の後、多結晶半導体を用いて前記半導体層の能動層を形成する第３の工程と、
前記第３の工程の後、前記能動層とは不純物の種類または濃度が異なる半導体膜を成膜する第４の工程と、
前記第４の工程の後、導電膜を成膜し、当該導電膜をエッチングして前記ソース電極および前記ドレイン電極を形成する第５の工程と、
前記第５の工程の後、前記半導体膜をエッチングして、前記ソース電極と前記能動層との間、および前記ドレイン電極と前記能動層との間のそれぞれに介在するコンタクト層を形成する第６の工程とを有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記第４の工程は、前記半導体膜を成膜した後、絶縁層を成膜し、当該絶縁膜のうちの前記能動層上にある領域の一部または全部を開口する工程を有し、
前記第５の工程と前記第６の工程との間に、前記絶縁層をエッチングする工程を有することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３の工程は、非晶質半導体膜を成膜し、当該非晶質半導体膜の一部の領域または全部の領域を多結晶化した後、エッチングして前記能動層を形成することを特徴とする請求項１０または請求項１１に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
（１）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、前記第２の面は、前記能動層の側面に対向し、前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間と、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間とのすべての領域に介在している半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
（３）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されており、かつ、前記半導体層が多結晶半導体でなる能動層と、前記能動層と前記ソース電極との間、および前記能動層と前記ドレイン電極との間のそれぞれに介在するコンタクト層からなるＴＦＴ素子を有する半導体装置であって、前記ソース電極および前記ドレイン電極は、それぞれ、第１の面と第２の面とを有し、前記第１の面は、前記能動層の表面のうちの、前記能動層と前記ゲート絶縁膜とが接する面とは反対側の面に対向し、前記第２の面は、前記能動層の側面に対向し、前記コンタクト層は、前記ソース電極および前記ドレイン電極の前記第１の面と前記能動層との間のすべての領域または一部分の領域に介在しており、前記ソース電極および前記ドレイン電極の前記第２の面と前記能動層との間のすべての領域、および前記第１の面と前記能動層との間のうちの前記コンタクト層が介在していない領域には、前記ゲート絶縁膜とは異なる絶縁層が介在している半導体装置。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
（４）前記（１）乃至（３）のいずれかの半導体装置において、前記コンタクト層と、前記ソース電極および前記ドレイン電極とは、平面的に見て、外形が互いに重なっている半導体装置。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
（１０）絶縁基板の表面に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極およびドレイン電極がこの順番で積層されたＴＦＴ素子を形成する半導体装置の製造方法であって、前記ゲート電極を形成する第１の工程と、前記第１の工程の後、前記ゲート絶縁膜を形成する第２の工程と、前記第２の工程の後、多結晶半導体を用いて前記半導体層の能動層を形成する第３の工程と、前記第３の工程の後、前記能動層とは不純物の種類または濃度が異なる半導体膜を成膜する第４の工程と、前記第４の工程の後、導電膜を成膜し、当該導電膜をエッチングして前記ソース電極および前記ドレイン電極を形成する第５の工程と、前記第５の工程の後、前記半導体膜をエッチングして、前記ソース電極と前記能動層との間、および前記ドレイン電極と前記能動層との間のそれぞれに介在するコンタクト層を形成する第６の工程とを有する半導体装置の製造方法。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（１１）前記（１０）の半導体装置の製造方法において、前記第４の工程は、前記半導体膜を成膜した後、絶縁層を成膜し、当該絶縁膜のうちの前記能動層上にある領域の一部または全部を開口する工程を有し、前記第５の工程と前記第６の工程との間に、前記絶縁層をエッチングする工程を有する半導体装置の製造方法。