【手続補正書】
【提出日】平成21年11月6日(2009.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置およびその駆動方法並びに無線チップ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログスイッチと、第１のデータ線と、第１のインバータと、第２のインバータと、クロックドインバータと、第２のデータ線と、複数のワード線を有し、
前記アナログスイッチの入出力端子の一方と、前記第１のデータ線とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第１のインバータの出力端子とが電気的に接続され、
前記第１のインバータの入力端子と、前記第２のインバータの出力端子とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第２のインバータの入力端子と、前記クロックドインバータの入力端子とが電気的に接続され、
前記クロックドインバータの出力端子と、前記第２のデータ線とが電気的に接続され、
前記複数のワード線の一部と前記アナログスイッチが電気的に接続され、
前記複数のワード線の他部と前記クロックドインバータが電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
アナログスイッチと、第１のデータ線と、第１のインバータと、第２のインバータと、クロックドインバータと、第２のデータ線と、第１乃至第４のワード線を有し、
前記アナログスイッチは第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタを有し、
前記クロックドインバータは第２および第３のＰチャネル型トランジスタと第２および第３のＮチャネル型トランジスタを有し、
前記アナログスイッチの入出力端子は、前記第１のＰチャネル型トランジスタのソースまたはドレインであり、かつ前記第１のＮチャネル型トランジスタのソースまたはドレインであり、
前記アナログスイッチの入出力端子の一方と、前記第１のデータ線とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第１のインバータの出力端子とが電気的に接続され、
前記第１のインバータの入力端子と、前記第２のインバータの出力端子とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第２のインバータの入力端子と、前記クロックドインバータの前記第２のＰチャネル型トランジスタのゲートおよび前記第２のＮチャネル型トランジスタのゲートが電気的に接続され、
前記クロックドインバータの出力端子と、前記第２のデータ線とが電気的に接続され、
前記第１のワード線と前記第１のＰチャネル型トランジスタのゲートが電気的に接続され、
前記第２のワード線と前記第１のＮチャネル型トランジスタのゲートが電気的に接続され、
前記第３のワード線と前記第３のＮチャネル型トランジスタのゲートが電気的に接続され、
前記第４のワード線と前記第３のＰチャネル型トランジスタのゲートが電気的に接続され、
前記第２のＮチャネル型トランジスタのソースと前記第３のＮチャネル型トランジスタのドレインが電気的に接続し、
前記第２のＰチャネル型トランジスタのソースと前記第３のＰチャネル型トランジスタのドレインが電気的に接続し、
前記第２のＮチャネル型トランジスタのドレインと前記第２のＰチャネル型トランジスタのドレインが電気的に接続していることを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１のインバータは、ダブルゲートのＮチャネル型トランジスタとダブルゲートのＰチャネル型トランジスタを有することを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記ダブルゲートのＮチャネル型トランジスタおよび前記ダブルゲートのＰチャネル型トランジスタは薄膜トランジスタであることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記半導体記憶装置を用いた無線チップ。
【請求項６】
アナログスイッチと、第１のデータ線と、第１のインバータと、第２のインバータと、クロックドインバータと、第２のデータ線と、複数のワード線を有し、
前記アナログスイッチの入出力端子の一方と、前記第１のデータ線とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第１のインバータの出力端子とが電気的に接続され、
前記第１のインバータの入力端子と、前記第２のインバータの出力端子とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第２のインバータの入力端子と、前記クロックドインバータの入力端子とが電気的に接続され、
前記クロックドインバータの出力端子と、前記第２のデータ線とが電気的に接続され、
前記複数のワード線の一部と前記アナログスイッチが電気的に接続され、
前記複数のワード線の他部と前記クロックドインバータが電気的に接続されている半導体記憶装置の動作方法であって、
前記アナログスイッチに接続されたワード線の一方をハイ状態に保持し、前記アナログスイッチに接続されたワード線の他方をロー状態に保持することにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、
前記クロックドインバータに接続されたワード線の一方をハイ状態に保持し、前記クロックドインバータに接続されたワード線の他方をロー状態に保持することにより、書き込まれた値が前記第２のデータ線より読み出されることを特徴とする半導体記憶装置の駆動方法。
【請求項７】
アナログスイッチと、第１のデータ線と、第１のインバータと、第２のインバータと、クロックドインバータと、第２のデータ線と、第１乃至第４のワード線を有し、
前記アナログスイッチは第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタを有し、
前記クロックドインバータは第２および第３のＰチャネル型トランジスタと第２および第３のＮチャネル型トランジスタを有し、
前記アナログスイッチの入出力端子は、前記第１のＰチャネル型トランジスタのソースまたはドレインであり、かつ前記第１のＮチャネル型トランジスタのソースまたはドレインであり、
前記アナログスイッチの入出力端子の一方と、前記第１のデータ線とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第１のインバータの出力端子とが電気的に接続され、
前記第１のインバータの入力端子と、前記第２のインバータの出力端子とが電気的に接続され、
前記アナログスイッチの入出力端子の他方と、前記第２のインバータの入力端子と、前記クロックドインバータの前記第２のＰチャネル型トランジスタのゲートおよび前記第２のＮチャネル型トランジスタのゲートが電気的に接続され、
前記クロックドインバータの出力端子と、前記第２のデータ線とが電気的に接続され、
前記第１のワード線と前記第１のＰチャネル型トランジスタのゲートが電気的に接続され、
前記第２のワード線と前記第１のＮチャネル型トランジスタのゲートが電気的に接続され、
前記第３のワード線と前記第３のＮチャネル型トランジスタのゲートが電気的に接続され、
前記第４のワード線と前記第３のＰチャネル型トランジスタのゲートが電気的に接続され、
前記第２のＮチャネル型トランジスタのソースと前記第３のＮチャネル型トランジスタのドレインが電気的に接続し、
前記第２のＰチャネル型トランジスタのソースと前記第３のＰチャネル型トランジスタのドレインが電気的に接続し、
前記第２のＮチャネル型トランジスタのドレインと前記第２のＰチャネル型トランジスタのドレインが電気的に接続する半導体記憶装置の駆動方法であって、
前記第１のワード線をロー状態とし、第２のワード線をハイ状態とすることにより、第１のデータ線より入力されたデータに基づいた値が書き込まれ、
前記第３のワード線をハイ状態とし、第４のワード線をロー状態とすることにより、書き込まれた値が第２のデータ線より読み出されることを特徴とする半導体記憶装置の駆動方法。
【請求項８】
請求項６または請求項７において、
前記第１のインバータは、ダブルゲートのＮチャネル型トランジスタとダブルゲートのＰチャネル型トランジスタを有することを特徴とする半導体記憶装置の駆動方法。
【請求項９】
請求項８において、
前記ダブルゲートのＮチャネル型トランジスタおよび前記ダブルゲートのＰチャネル型トランジスタは薄膜トランジスタであることを特徴とする半導体記憶装置の駆動方法。