(57)【要約】【課題】メモリセルの面積を大きくすることなく、良好な書き換えを可能としたフォールデッド構造の磁気記憶装置を提供する。【解決手段】磁気記憶装置のメモリセルが、ソース領域と、チャネル領域を挟んでソース領域の両側に設けられた第１、第２ドレイン領域とを含む略矩形の活性領域と、チャネル領域に沿って設けられた２つのワードラインと、活性領域上に、ワードラインと垂直方向に設けられた第１ビットラインと、第１ビットラインを挟んで反対側に設けられたソースコンタクトと第１、第２ドレインコンタクトと、ソースコンタクトに接続され、第１ビットラインと平行に設けられたソースラインと、第１、第２ドレインコンタクトを挟んで第１ビットラインと平行に設けられた第２ビットラインと、第１ビットラインと第１ドレインコンタクトの間、第２ビットラインと第２ドレインコンタクトの間に設けられた、第１、第２ＴＭＲ素子とを含む。【選択図】図５
2008135433.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリックス状に配置された磁気記憶装置であって、該メモリセルが、
ソース領域と、チャネル領域を挟んで該ソース領域の両側に設けられた第１および第２ドレイン領域とを含む略矩形の活性領域と、
該チャネル領域上に、該チャネル領域に沿ってそれぞれ設けられた２つのワードラインと、
該活性領域上に、該ワードラインと垂直方向に設けられた第１ビットラインと、
該ソース領域に設けられたソースコンタクトと該第１および第２ドレイン領域に設けられた第１および第２ドレインコンタクトであって、該第１ビットラインを挟んで互いに反対側に設けられた該ソースコンタクトと該第１および第２ドレインコンタクトと、
該ソースコンタクトに接続され、該第１ビットラインと平行に設けられたソースラインと、
該第１および第２ドレインコンタクトを挟んで該第１ビットラインと反対側に、該第１ビットラインと平行に設けられた第２ビットラインと、
該第１ビットラインと該第１ドレインコンタクトの間に設けられた第１ＴＭＲ素子と、
該第２ビットラインと該第２ドレインコンタクトの間に設けられた第２ＴＭＲ素子とを含むことを特徴とする磁気記憶装置。
【請求項２】
上記第１ＴＭＲ素子と上記第１ドレインコンタクトとの間、および上記第２ＴＭＲ素子と上記第２ドレインコンタクトとの間に、それぞれストラップ層が設けられたことを特徴とする請求項１に記載の磁気記憶装置。
【請求項３】
上記第１ビットラインに沿った方向の、上記第１ＴＭＲ素子および／または上記第２ＴＭＲ素子の水平断面の最大寸法が、該第１ビットラインに垂直な方向の該水平断面の最大寸法より大きいことを特徴とする請求項１に記載の磁気記憶装置。
【請求項４】
上記第１ビットラインが、上記第１ＴＭＲ素子との接続箇所でライン幅の広い第１接続領域を有し、
上記第２ビットラインが、上記第２ＴＭＲ素子との接続箇所でライン幅の広い第２接続領域を有し、
該第１接続領域と該第２接続領域とが、上記第１ビットラインに沿った方向に、交互に設けられたことを特徴とする請求項１に記載の磁気記憶装置。
【請求項５】
上記第１ＴＭＲ素子および／または第２ＴＭＲ素子と、上記ソース領域との間に、上記ワードラインと平行に設けられたデジットラインを含むことを特徴とする請求項１に記載の磁気記憶装置。
【請求項６】
上記デジットラインに沿った方向の上記第１ＴＭＲ素子および／または第２ＴＭＲ素子の水平断面の最大寸法が、該デジットラインに垂直な方向の該水平断面の最大寸法より大きいことを特徴とする請求項５に記載の磁気記憶装置。
【請求項７】
上記チャネル領域が、ｐ型チャネル領域であることを特徴とする請求項１に記載の磁気記憶装置。
【請求項８】
上記メモリセルに電源電圧Ｖｄｄが供給され、
上記第１および／または第２ビットラインの電圧と、上記ソースラインの電圧の少なくとも一方が、該電源電圧Ｖｄｄより高い電圧Ｖｄｄ２に昇圧されることを特徴とする請求項７に記載の磁気記憶装置。
【請求項９】
上記電源電圧Ｖｄｄ、昇圧された電圧Ｖｄｄ２、および上記ｐチャネル領域を含むセルトランジスタのしきい値電圧Ｖｔｈとの間に、
Ｖｄｄ＜Ｖｄｄ２＜Ｖｄｄ２＋Ｖｔｈ
の関係が成立することを特徴とする請求項８に記載の磁気記憶装置。
【請求項１０】
複数のメモリセルがマトリックス状に配置された磁気記憶装置であって、該メモリセルが、
ソース領域と、チャネル領域を挟んで該ソース領域に対向配置されたドレイン領域とを含む活性領域と、
該チャネル領域上に設けられたワードラインと、
該活性領域上に設けられたビットラインと、
該ソース領域に接続されたソースコンタクトと、
該ソースコンタクトに接続されたソースラインと、
該ドレイン領域に設けられたドレインコンタクトと、
該ドレインコンタクトと該ビットラインとの間に設けられたＴＭＲ素子とを含み、
該チャネル領域が、ｐ型チャネル領域であることを特徴とする磁気記憶装置。
【請求項１１】
上記メモリセルに電源電圧Ｖｄｄが供給され、
上記ビットラインの電圧と、上記ソースラインの電圧の少なくとも一方が、該電源電圧Ｖｄｄより高い電圧Ｖｄｄ２に昇圧されることを特徴とする請求項１０に記載の磁気記憶装置。
【請求項１２】
上記電源電圧Ｖｄｄ、昇圧された電圧Ｖｄｄ２、および上記ｐチャネル領域を含むセルトランジスタのしきい値電圧Ｖｔｈとの間に、
Ｖｄｄ＜Ｖｄｄ２＜Ｖｄｄ２＋Ｖｔｈ
の関係が成立することを特徴とする請求項１１に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気記憶装置に関し、特に、フォールデッド構造を有する磁気記憶装置に関する。
【背景技術】
【０００２】
磁性体を用いた記憶装置として、スピントルク磁化反転を利用した磁気記憶装置（Spin Torque Transfer-MRAM:STT-MRAM）素子（以下、「ＳＴＴ−ＭＲＡＭ」という。）が注目されている。かかるＳＴＴ−ＭＲＡＭでは、各メモリセルに接続されたビットライン（ＢＬ）と、リファレンスのセンスライン（ＳＬ）とが、平行かつ近接して配置されたフォールデッド構造（Folded Array Architecture）を用いることにより、これらのライン間で同相ノイズをキャンセルし、優れた読み出し特性を得ることができる（例えば、非特許文献１参照）。
【非特許文献１】T Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture" Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００３】
発明者らは、スピントルク磁化反転を利用した磁気記憶装置（Spin Torque Transfer-MRAM:STT-MRAM）素子（以下、「ＳＴＴ−ＭＲＡＭ」という。）に、かかるフォールデッド構造を適用した。図１は、フォールデッド構造を適用したＳＴＴ−ＭＲＡＭの回路図であり、図２は図１のＳＴＴ−ＭＲＡＭに含まれるメモリセルのレイアウトである。図２において、（ａ）は平面図、（ｂ）はＡ−Ａ線の断面図である。また、図３は、図２に含まれるメモリセル（全体を１で表示）の概略図であり、図４はその回路図である。
【０００４】
図３に示すように、メモリセル１は、磁性層（フリー層）１１と磁性層（ピン層）１２の間に絶縁薄膜１３が挟まれたＴＭＲ素子（磁気抵抗素子）１０を含む。ＴＭＲ素子１０の磁性層１１側にはビットライン２０が電気的に接続され、ＴＭＲ素子１０の磁性層１２側には、トランジスタ（図示せず）を介してセンスライン（ＳＬ）３０が電気的に接続されている。また、トランジスタのゲートには、ワードライン（ＷＬ）５０が電気的に接続されている。
【０００５】
ＳＴＴ−ＭＲＡＭでは、ＴＭＲ素子にデータを書き込む場合、書き込むデータに応じてＴＭＲ素子に流す電流の向きを変える（図３でＡ方向又はＢ方向）。また、データを書き込みには、一定値以上のスイッチング電流（Ｉｓｗ）を流す。
【０００６】
特に、フォールデッド構造を有するＳＴＴ−ＭＲＡＭでは、ビットライン３０とセンスライン５０とを平行かつ近接して配置することにより、同相ノイズをキャンセルしている。
【０００７】
ここで、図４の回路図で、トランジスタ４０がｎチャネルトランジスタの場合、センスライン３０からビットライン２０方向（Ｂ方向）に電流を流すと、ＴＭＲ素子１０に電流Ｉｃｅｌｌが流れることによりトランジスタ４０のＶｇｓが低下し、トランジスタ４０のチャネルがオフ状態に近くなり、このため十分なスイッチング電流Ｉｓｗが確保できないという問題があった。これに対して、トランジスタのゲート幅（図２ではＹ軸方向の距離）を大きくして電流を増やすことも考えられるが、メモリセルの面積が大きくなり、高集積化、小型化が困難になるという問題があった。
【０００８】
また、図２において、隣接したビットライン（ＢＬ）の電圧レベルがそれぞれＨとＬの場合、ソースライン（ＳＬ）の電圧レベルはＨまたはＬのいずれかであるため、これらの隣接したビットライン（ＢＬ）に接続されたＴＭＲ素子に対して同時に書き込みができないという問題もあった。
【０００９】
そこで、本発明は、フォールデッド構造を適用した磁気記憶装置において、メモリセルの面積を大きくすることなく、良好な書き換えを可能とした磁気記憶装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
即ち、本発明は、複数のメモリセルがマトリックス状に配置された磁気記憶装置であって、メモリセルが、
ソース領域と、チャネル領域を挟んでソース領域の両側に設けられた第１および第２ドレイン領域とを含む略矩形の活性領域と、
チャネル領域上に、チャネル領域に沿ってそれぞれ設けられた２つのワードラインと、
活性領域上に、ワードラインと垂直方向に設けられた第１ビットラインと、
ソース領域に設けられたソースコンタクトと第１および第２ドレイン領域に設けられた第１および第２ドレインコンタクトであって、第１ビットラインを挟んで互いに反対側に設けられたソースコンタクトと第１および第２ドレインコンタクトと、
ソースコンタクトに接続され、第１ビットラインと平行に設けられたソースラインと、
第１および第２ドレインコンタクトを挟んで第１ビットラインと反対側に、第１ビットラインと平行に設けられた第２ビットラインと、
第１ビットラインと第１ドレインコンタクトの間に設けられた第１ＴＭＲ素子と、
第２ビットラインと第２ドレインコンタクトの間に設けられた第２ＴＭＲ素子とを含むことを特徴とする磁気記憶装置である。
【発明の効果】
【００１１】
本発明にかかる磁気記憶装置では、フォールデッド構造を採用するとともに、メモリセルの面積を増加させることなく、セルトランジスタのゲート幅（Ｙ軸方向のゲート幅）を大きくすることができ、十分なスイッチング電流の確保が可能となる。
【発明を実施するための最良の形態】
【００１２】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００１３】
実施の形態１．
図５は、全体が１００で表される、本発明の実施の形態１にかかる磁気記憶装置のレイアウトであり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線の断面図である。
【００１４】
図５（ａ）に示すように、磁気記憶装置（ＳＴＴ−ＭＲＡＭ）１００は複数のメモリセル（memory cell）がマトリックス状に配置された構造であり、ここでは、縦３×横４のメモリセルが示されている。
メモリセルは、略矩形形状の活性領域（図５（ａ）では、ドットで着色した領域として表示）を含む。活性領域は、例えばシリコン基板の上に形成される。活性領域には、ソース領域（Ｓ）と、チャネル領域（Ｃ）を挟んでソース領域（Ｓ）の両側に設けられた２つのドレイン領域（Ｄ）が設けられている。チャネル領域（Ｃ）の上には、チャネル領域（Ｃ）に沿ってワードライン（ＷＬ）が設けられている（Ｙ軸方向）。なお、活性領域とワードライン（ＷＬ）により、セルトランジスタが形成される。
【００１５】
ソース領域（Ｓ）の上にはソースコンタクト（ＳＣ）が形成され、一方、ドレイン領域（Ｄ）の上にはドレインコンタクト（ＤＣ）が形成されている。ソースコンタクト（ＳＣ）やドレインコンタクト（ＤＣ）は、例えば絶縁層中に形成されたバイアホールからなる。
【００１６】
活性領域の上方には、ワードライン（ＷＬ）と垂直方向（Ｘ軸方向）に設けられた第１ビットライン（ＢＬ）と第２ビットライン（ＢＬ＿Ｂ）が設けられている。
【００１７】
図５（ａ）からわかるように、メモリセルを上方（Ｚ軸方向）から見た場合、ソースコンタクト（ＳＣ）とドレインコンタクト（ＤＣ）とは、ビットライン（ここでは第２ビットライン）を挟んで互いに反対側に位置するようになっている。
【００１８】
ソースコンタクト（ＳＣ）には、第１、第２ビットラインと平行に設けられたソースライン（ＳＬ）が接続されている。
また、ドレインコンタクト（ＤＣ）の上には、ストラップ配線（ＳＴ）を介してＴＭＲ素子が接続され、更に、ＴＭＲ素子の上にはビットライン（ＢＬ、ＢＬ＿Ｂ）が接続されている。
【００１９】
磁気記憶装置では、ＴＭＲ素子の磁化容易軸の向きを、Ｘ−Ｙ平面内で任意に決められるため、Ｙ軸方向のメモリセルのサイズを小さくするために、磁化容易軸の方向をＢＬに平行な方向（Ｘ軸方向）にするのが好ましい。例えば、ＴＭＲ素子の水平断面が楕円形の場合、寸法の大きい長軸方向をＸ軸方向とする。
【００２０】
なお、図５（ａ）に示すように、ＴＭＲ素子とビットライン（ＢＬ、ＢＬ＿Ｂ）との接続部において、ビットラインのライン幅を広くしても構わない（接続領域）。これにより、ＴＭＲ素子とビットラインとの接続マージンが大きくなる。隣接する２つのビットライン（ＢＬ、ＢＬ＿Ｂ）の接続領域は、Ｘ軸方向に交互に設けられている。
【００２１】
メモリセルの動作原理は、上述のメモリセル１（図３、４参照）と同様であり、ＴＭＲ素子に電流を流すことにより、ＴＭＲ素子の情報の読み出し、書き換えが行われる。
特に、磁気記憶装置１００では、ビットライン３０とセンスライン５０とが平行かつ近接して配置されたフォールデッド構造となっているため、ビットライン３０、センスライン５０で発生する同相ノイズをキャンセルし、優れた読み出し特性を得ることができる。
【００２２】
次に、本実施の形態１にかかる磁気記憶装置１００の単位メモリセル（unit memory cell：ＴＭＲ素子１個あたりのメモリセル）の面積について、従来の磁気記憶装置１と比較しながら説明する。
【００２３】
図２に示す磁気記憶装置１では、Ｙ軸方向（縦方向）の単位メモリセルの最小サイズＷＹは、多層配線の１層目（１Ｍ）のメタル配線層（Ｍｅｔａｌ）の最小線幅Ｌ、およびその間隔Ｓより、以下の数式（１）で表される。ここで、１層目のメタル配線層としては、図２（ａ）に示すように、ドレインコンタクト（ＤＬ）、ソースコンタクト（ＳＣ）およびソースライン（ＳＬ）が該当し、これらは、通常、最小線幅Ｌで形成される。
【００２４】
[数１]
ＷＹ＝０．５Ｌ＋Ｓ＋Ｌ＋０．５Ｓ＝１．５Ｌ＋１．５Ｓ ......（１）
【００２５】
同様に、単位メモリセルのＸ軸方向（横方向）の最小サイズＷＸは、以下の数式（２）のようになる。
【００２６】
[数２]
ＷＸ＝２Ｓ＋Ｌ ......（２）
【００２７】
一方、図５に示す本実施の形態１にかかる磁気記憶装置１００では、Ｙ軸方向（縦方向）の単位メモリセルの最小サイズＷＹ（ビットラインが接続マージンを有しない場合）は、多層配線の１層目（１Ｍ）のメタル配線層（Ｍｅｔａｌ）の最小線幅Ｌ、およびその間隔Ｓより、以下の数式（３）で表される。ここで、１層目のメタル配線層としては、図５（ａ）に示すように、ドレインコンタクト（ＤＣ）、ソースコンタクト（ＳＣ）およびソースライン（ＳＬ）が該当し、これらは、通常、最小線幅Ｌで形成される。
【００２８】
[数３]
ＷＹ＝２Ｌ＋２Ｓ ......（３）
【００２９】
同様に、単位メモリセルのＸ軸方向（横方向）の最小サイズＷＸは、以下の数式（４）のようになる。
【００３０】
[数４]
ＷＸ＝（２Ｓ＋２Ｌ＋Ｓ）／２＝１．５Ｓ＋Ｌ ......（４）
【００３１】
このように、本実施の形態１にかかる磁気記憶装置１００の単位メモリセルは、磁気記憶装置１の単位メモリセルに比較して、Ｙ軸方向のサイズＷＹが大きくなっているが、逆に、Ｘ軸方向のサイズＷＸは小さくなっている。
このため、Ｙ軸方向のサイズＷＹを超えない範囲で、単位メモリセルの面積を増加させることなく、セルトランジスタのゲート幅（Ｙ軸方向の距離）を大きくすることができる。即ち、単位メモリセルの面積を増加させることなく、十分なスイッチング電流Ｉｓｗが確保でき、ＴＭＲ素子への良好な書き込みが可能となる。
【００３２】
また、磁気記憶装置１００では、ビットライン（ＢＬ）とソースライン（ＳＬ）とを平行に設けることにより、隣接したビットライン（ＢＬ）に接続されたＴＭＲ素子に対して同時に書き込みが可能となる。
【００３３】
実施の形態２．
図６は、全体が２００で表される、本発明の実施の形態２にかかる磁気記憶装置のレイアウトであり、（ａ）は平面図、（ｂ）は（ａ）のＣ−Ｃ線の断面図である。
【００３４】
本実施の形態２にかかる磁気記憶装置２００では、ＴＭＲ素子の下方に、ワードライン（ＷＬ）に沿った方向（Ｘ軸方向）にデジットライン（ＤＬ）が設けられ、デジットライン（ＤＬ）の上方に各ＴＭＲ素子が設けられている。図６（ｂ）に示すように、デジットライン（ＤＬ）を設けるためにドレインコンタクト（ＤＣ）を２層構造にする等の変形は行われているが、他の構造は磁気記憶装置１００とほぼ同じである。
また、デジットライン（ＤＬ）を流れる電流により発生する磁場をＴＭＲ素子の磁化容易軸に直交する方向に加えるために、ＴＭＲ素子の磁化容易軸はデジットライン（ＤＬ）に平行な方向に配置される。
【００３５】
磁気記憶装置２００では、デジットライン（ＤＬ）を電流が流れることにより発生する磁場により、ＴＭＲ素子のスピンに回転方向の力を加えることができる。このため、ＴＭＲ素子のスピン反転時（書き込み時）にデジットライン（ＤＬ）にも電流を流すことにより、デジットライン（ＤＬ）を設けない構造に比較して小さなスイッチング電流ＩｓｗでＴＭＲ素子への書き込みが可能となる。
【００３６】
以上のように、本実施の形態２にかかる磁気記憶装置２００では、デジットライン（ＤＬ）の追加や、ＴＭＲ素子の磁化容易軸をデジットライン（ＤＬ）に平行に配置することにより、メモリセルの大きさが若干大きくなるが、スイッチング電流Ｉｓｗが小さくなるという効果が得られる。
【００３７】
なお、ＴＭＲ素子の磁化容易軸をデジットライン（ＤＬ）に平行に配置することにより、メモリセルのＹ軸方向の長さが大きくなる。しかしながら、一方で、これに伴ってセルトランジスタのゲート幅を更に大きくすることができるようになる。
【００３８】
実施の形態３．
図７は、本実施の形態３にかかる磁気記憶装置（ＳＴＴ−ＭＲＡＭ）の回路図である。
図７の磁気記憶装置では、ＴＭＲ素子に接続されたセルトランジスタが、ｎチャネルトランジスタに代えてｐチャネルトランジスタから形成されている。
【００３９】
また、ＴＭＲ素子の書き込み時にメモリセル（ＴＭＲ素子）にスイッチング電流を流すために、ビットライン（ＢＬ）またはソースライン（ＳＬ）に印加する電圧が、センスアンプ等の周辺回路の電源電圧Ｖｄｄより高い電圧Ｖｄｄ２に印加（ブースト）できるようになっている。電圧Ｖｄｄ２の供給は、磁気記憶装置の外部から供給される高電圧の電源電圧を降圧して行う。このため、高電圧電源とビットライン（ＢＬ）等との間に少なくとも１つの高耐圧トランジスタが設けられている。図７の回路では、ビットライン（ＢＬ）、ソースライン（ＳＬ）のドライバに高耐圧トランジスタが用いられている。
【００４０】
例えば、図７の回路において、ＴＭＲ素子（Ｒｘ０）に”１”のデータを書き込む場合、ワードライン（ＷＬ２ｎ＋１）をイネーブル（ＧＮＤ）にした状態で、ビットライン（ＢＬ）をＶｄｄ２電位、ソースライン（ＳＬ）をＧＮＤ電位とすることで、ビットライン（ＢＬ）からソースライン（ＳＬ）の方向に電流を流すことができる。
【００４１】
図８は、図７に示す磁気記憶装置に含まれるｐチャネルセルトランジスタのＩｄｓ特性である。図８中、（１）はｎチャネルトランジスタを用いた場合（図５）、（２）はｐチャネルトランジスタを用いた場合（図７）の特性をそれぞれ示す。
【００４２】
ここでは、ＴＭＲ素子の抵抗値を３ｋΩとする。ゲート電圧Ｖｄｓとして、電源電圧Ｖｄｄ（通常は１．２Ｖ）より０．３Ｖ高い（ブーストされた）Ｖｄｄ２（１．５Ｖ）を用いると、セルトランジスタに流れる電流ＩｄｓはＩ２（約１３０ｍＡ）となる。
【００４３】
ゲート幅が同じｎチャネルトランジスタとｐチャネルトランジスタでは、ｎチャネルトランジスタの方が約２倍の電流駆動能力を有するが、一方で、ＴＭＲ素子を流れる電流のためにトランジスタのソース電位（Ｖｓ）が高くなる。この結果、ゲート電圧（Ｖｇｓ）が低下し、トランジスタを流れる電流量が低下する（例えば、図６のＩ１）。
【００４４】
このように、セルトランジスタとしてｐチャネルトランジスタを用い、外部電源電圧を用いてゲート電圧を昇圧（ブースト）することにより、トランジスタに大きなスイッチング電流Ｉｓｗを流すことが可能となる。
【００４５】
ただし、外部電源電圧Ｖｄｄ２を高くしすぎると、非選択のトランジスタ（ＷＬがディスエーブル、Ｖｄｄ）がオン状態となり、リーク電流が発生してしまう。
【００４６】
従って、Ｖｄｄ、Ｖｄｄ２等は、以下の数式（５）の関係を有することが好ましい。
【００４７】
[数５]
Ｖｄｄ＜Ｖｄｄ２＜Ｖｄｄ＋Ｖｔｈ ......（５）
ここで、Ｖｔｈはｐチャネルトランジスタのしきい値電圧である。
【００４８】
なお、本実施の形態３にかかる構造は、上述の実施の形態１、２の磁気記憶装置に適用できるほか、例えば従来構造にかかる磁気記憶装置のような、他の構造の磁気記憶装置にも適用することができる。
【図面の簡単な説明】
【００４９】
【図１】従来の磁気記憶装置の回路図である。
【図２】従来の磁気記憶装置のレイアウトである。
【図３】従来の磁気記憶装置に含まれるメモリセルの概略図である。
【図４】図３に示すメモリセルの回路図である。
【図５】本発明の実施の形態１にかかる磁気記憶装置のレイアウトである。
【図６】本発明の実施の形態２にかかる磁気記憶装置のレイアウトである。
【図７】本発明の実施の形態３にかかる磁気記憶装置の回路図である。
【図８】本発明の実施の形態３にかかる磁気記憶装置に含まれるセルトランジスタのＩｄｓ特性である。
【符号の説明】
【００５０】
１  磁気記憶装置、１０  ＴＭＲ素子、１１、１２  磁性層、１３  絶縁薄膜、２０  ビットライン、３０  センスライン、４０  トランジスタ、５０  ワードライン、１００  磁気記憶装置。
【図１】
2008135433.tif 000003
【図２】
2008135433.tif 000004
【図３】
2008135433.tif 000005
【図４】
2008135433.tif 000006
【図５】
2008135433.tif 000007
【図６】
2008135433.tif 000008
【図７】
2008135433.tif 000009
【図８】
2008135433.tif 000010