(57)【要約】【課題】半導体基板の一方の主面に形成された回路素子間の電気抵抗を小さくするために半導体基板の他方の主面に導電層を形成した半導体素子を、超音波振動を印加してフリップチップ実装する場合に、超音波振動を印加するボンディングツールによって導電層が削られることを防止し、削られた削り屑がボンディングツールに付着することが原因となって発生する半導体素子の実装状態のばらつきを防止する。【解決手段】半導体素子の製造方法において、一方の主面に回路素子が形成された半導体ウエハの他方の主面に導電層を形成する工程と、導電層の上の少なくとも一部を覆う領域にこの導電層より難削性を有する保護層を形成する工程と、半導体ウエハを半導体素子毎に切断する工程と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
一方の主面に回路素子が形成された半導体ウエハの他方の主面に導電層を形成する工程と、
前記導電層の上の少なくとも一部を覆う領域にこの導電層より難削性を有する保護層を形成する工程と、
前記半導体ウエハを半導体素子毎に切断する工程と、
を備えることを特徴とする半導体素子の製造方法。
【請求項２】
前記保護層は、前記半導体素子を超音波振動を印加するボンディングツールが当接する領域に形成されていることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記導電層は、金、銀、銅、アルミニウムからなる群から選択される一又は二以上の材料により形成され、
前記保護層は、ニッケル、チタン、タングステン、コバール、白金からなる群から選択される一又は二以上の材料により形成され、又は、フェノール樹脂、エポキシ樹脂、アクリル樹脂、イミド樹脂、アミド樹脂からなる群から選択される一又はその変性樹脂により形成され、又は、二酸化珪素を主成分とするガラスにより形成され、又は、窒化アルミニウムを主成分とする焼結セラミックスにより形成されていることを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項４】
一方の主面に回路素子が形成された半導体ウエハの他方の主面に、この半導体ウエハを切断して半導体素子を形成した場合の個々の前記半導体素子の領域ごとに凹部を形成する工程と、
前記凹部内にこの凹部の深さ寸法より小さい厚さ寸法を有する導電層を形成する工程と、
前記半導体ウエハを前記半導体素子毎に切断する工程と、
を備えることを特徴とする半導体素子の製造方法。
【請求項５】
一方の主面に複数の回路素子が形成された半導体基板と、
前記半導体基板の他方の主面に形成された導電層と、
前記導電層に積層して形成され、この導電層より難削性を有する保護層と、
を備えることを特徴とする半導体素子。
【請求項６】
一方の主面に複数の回路素子が形成された半導体基板と、
前記半導体基板の他方の主面に形成された凹部と、
前記凹部内に形成され、この凹部の深さ寸法より小さい厚さ寸法を有する導電層と、
を備えることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法及び半導体素子に関し、特に、超音波振動を印加してフリップチップ実装される半導体素子の製造方法及び半導体素子に関する。
【背景技術】
【０００２】
半導体素子を配線基板やリードフレームにフリップチップ実装する方法としては、ハンダや導電性接着剤を使用する方法が知られている。さらに、下記特許文献１に記載されているように、超音波振動を印加する方法も知られている。
【０００３】
このような半導体素子は、半導体基板に回路素子が形成され、半導体基板を形成しているシリコン内に通電させることにより回路素子間を電気的に接続している。なお、シリコンは金属に比べて電気抵抗率が大きい。
【０００４】
そこで、パワートランジスタに代表される低い電気抵抗が要求される半導体素子においては、半導体基板の一方の主面に回路素子が形成され、一方の主面の裏面側である他方の主面にシリコンより電気抵抗率が小さい金属層を形成し、回路素子間に流れる電流の電気抵抗を低減させている。
【０００５】
図１３は、金属層を形成した半導体素子に超音波振動を印加してフリップチップ実装する場合を示す正面図である。半導体素子１００における半導体基板１０１の一方の主面に２つの回路素子１０２が形成され、半導体基板１０１における他方の主面に金属層１０３が形成されている。さらに、半導体基板１０１における一方の主面には、回路素子１０２を外部に接続する外部接続用の２つのバンプ電極１０４が形成されている。金属層１０３の材料としては、アルミニウムや銅が用いられている。
【０００６】
超音波振動を印加して半導体素子１００を配線基板１０５にフリップチップ実装する場合には、配線基板１０５をワークホルダ（図示せず）上に載置し、バンプ電極１０４を配線基板１０５に当接させ、超音波振動を印加するボンディングツール１０６を金属層１０３に当接させる。ボンディングツール１０６から半導体素子１００への超音波振動の印加時には、ボンディングツール１０６を矢印Ａ方向に振動させながら半導体素子１００に向けて押し付ける。
【特許文献１】特開平８−４５９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１３に示すように、超音波振動を印加することにより半導体素子１００をフリップチップ実装する場合、以下のような問題が発生する。
【０００８】
ボンディングツール１０６における金属層１０３との当接面には、微細な凹凸形状の凹凸部１０７が形成されている。そして、超音波振動の印加時には、ボンディングツール１０６の凹凸部１０７により金属層１０３が削られ、削り屑１０８が発生する。発生した削り屑１０８は、ボンディングツール１０６に付着して凹凸部１０７が埋められる。
【０００９】
ボンディングツール１０６に削り屑１０８が付着すると、削り屑１０８の付着の程度により、ボンディングツール１０６から半導体素子１００への超音波振動の印加の程度が変動する。このため、配線基板１０５への半導体素子１００の実装状態が個々の半導体素子１００毎に区々となり、半導体素子１００を配線基板１０５に実装することにより形成される半導体装置の品質がばらつきを生じる。
【００１０】
本発明はこのような課題を解決するためになされたもので、その目的は、半導体基板に形成された回路素子間の電気抵抗を小さくするために半導体基板の面に導電層を形成した半導体素子を、超音波振動を印加してフリップチップ実装する場合に、超音波振動を印加するボンディングツールによって導電層が削られることを防止し、削られた削り屑がボンディングツールに付着することが原因となって発生する半導体素子の実装状態のばらつきを防止することである。
【課題を解決するための手段】
【００１１】
本発明の実施の形態に係る第１の特徴は、半導体素子の製造方法において、一方の主面に回路素子が形成された半導体ウエハの他方の主面に導電層を形成する工程と、前記導電層の上の少なくとも一部を覆う領域にこの導電層より難削性を有する保護層を形成する工程と、前記半導体ウエハを半導体素子毎に切断する工程と、を備えることである。
【００１２】
本発明の実施の形態に係る第２の特徴は、半導体素子の製造方法において、一方の主面に回路素子が形成された半導体ウエハの他方の主面に、この半導体ウエハを切断して半導体素子を形成した場合の個々の前記半導体素子の領域ごとに凹部を形成する工程と、前記凹部内にこの凹部の深さ寸法より小さい厚さ寸法を有する導電層を形成する工程と、前記半導体ウエハを前記半導体素子毎に切断する工程と、を備えることである。
【００１３】
本発明の実施の形態に係る第３の特徴は、半導体素子において、一方の主面に複数の回路素子が形成された半導体基板と、前記半導体基板の他方の主面に形成された導電層と、前記導電層に積層して形成され、この導電層より削れにくい材料からなる保護層と、を備えることである。
【００１４】
本発明の実施の形態に係る第４の特徴は、半導体素子において、一方の主面に複数の回路素子が形成された半導体基板と、前記半導体基板の他方の主面に形成された凹部と、前記凹部内に形成され、この凹部の深さ寸法より小さい厚さ寸法を有する導電層と、を備えることである。
【発明の効果】
【００１５】
本発明によれば、半導体素子の実装状態のばらつきを防止することを可能とする。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を用いて説明する。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体素子１は、図１に示すように、ＦＥＴ等の２つの回路素子２が形成された半導体基板３を有し、半導体基板３における一方の面に導電層４が形成され、導電層４の上に保護層５が形成されている。半導体基板３における他方の面には、回路素子２を外部に接続する外部接続用の２つのバンプ電極６が形成されている。半導体基板３の材料としては、シリコンが用いられている。
【００１８】
なお、半導体素子１は、一方の主面に複数の回路素子２が形成され、他方の主面に回路素子２間の導電性を高めるための導電層４とこの導電層４を保護する保護層５とが形成された半導体ウエハ１０（図６参照）を、必要なサイズに切断することによりことにより形成されている。導電層４と保護層５とは、一様な膜を形成し、その膜をエッチング処理などすることにより形成される。
【００１９】
導電層４の材料としては、金、銀、銅、アルミニウムの中の１種類の金属、又は、これらの金属の２種類以上の合金が用いられている。
【００２０】
保護層５の材料としては、後述するようにフリップチップ実装するための超音波振動を印加するボンディングツール７と当接した場合に、導電層４より削れにくい難削性を有する材料が用いられている。具体的には、金、銀、銅、アルミニウムよりも硬度の高いニッケル、チタン、タングステン、コバール、白金の中の１種類の金属、又は、これらの金属の２種類以上の合金が用いられている。又は、フェノール樹脂、エポキシ樹脂、アクリル樹脂、イミド樹脂、アミド樹脂の中の１種類の樹脂、又は、その変性樹脂が用いられている。又は、二酸化珪素を主成分とするガラスが用いられている。又は、窒化アルミニウムを主成分とする焼結セラミックスが用いられている。
【００２１】
超音波振動を印加して半導体素子１を配線基板８にフリップチップ実装する場合は、図２に示すように、配線基板８をワークホルダ（図示せず）上に載置し、バンプ電極６を配線基板８に当接させ、超音波振動を印加するボンディングツール７を保護層５に当接させる。超音波振動の印加時には、ボンディングツール７を、配線基板８の実装面と平行な矢印Ａ方向に振動させながら半導体素子１に向けて押し付ける。
【００２２】
半導体素子１の製造工程を、図３ないし図５を参照して説明する。まず、図４（ａ）に示すように、半導体ウエハ１０に複数の回路素子２やバンプ電極６を形成する（Ｓ１）。なお、この半導体ウエハ１０を製造工程の最終段階で切断して複数の半導体素子１を製造した場合、半導体ウエハ１０は各半導体素子１における半導体基板３となる部分である。また、複数の回路素子２とバンプ電極６とは、半導体ウエハ１０を切断して複数の半導体素子１を製造した場合、各半導体素子１の同じ位置に回路素子２とバンプ電極６とが位置するように位置決めして形成されている。
【００２３】
つぎに、回路素子２やバンプ電極６を形成した半導体ウエハ１０を、図４（ｂ）に示すように反転させ、回路素子２やバンプ電極６が形成された面を保護シート１１に貼付ける（Ｓ２）。
【００２４】
半導体ウエハ１０を保護シート１１に貼付けた後、半導体ウエハ１０における保護シート１１に対向する面の裏面側となる一方の面に、図４（ｃ）に示すように、導電層４を形成する（Ｓ３）。導電層４を形成する方法としては、例えば、スパッタリング、無電解メッキの方法を採用することができる。なお、この段階において導電層４は、半導体ウエハ１０の全面に形成されている。導電層４の厚さ寸法は、０．１〜５０μｍとする。
【００２５】
導電層４を形成した後、図４（ｄ）に示すように、導電層４の上にマスク１２を載せ、マスク１２の上から保護レジスト材１３を塗付する（Ｓ４）。塗布した保護レジスト材１３は、マスク１２の穴の部分に入り込む。
【００２６】
保護レジスト材１３を塗布した後、保護レジスト材１３が乾燥して硬化するのを待ち、図４（ｅ）に示すようにマスク１２を取外す（Ｓ５）。マスク１２を取外すことにより、導電層４の上に硬化した保護レジスト材１３が部分的に残る。
【００２７】
硬化した保護レジスト材１３が導電層４の上に部分的に残った半導体ウエハ１０をエッチング液に浸漬し、図４（ｆ）に示すように、導電層４における保護レジスト材１３の下側に位置する必要な部分を残し、導電層４における他の不要部分を除去する（Ｓ６）。
【００２８】
必要な部分の導電層４を残すエッチングが終了した後、図４（ｇ）に示すように、薬液で保護レジスト材１３を除去し、必要な部分の導電層４を露出させる（Ｓ７）。露出した導電層４は、半導体ウエハ１０を製造工程の最終段階で切断して複数の半導体素子１を製造した場合、各半導体素子１の同じ位置に１つの導電層４が位置するように位置決めして形成されている。
【００２９】
必要な部分の導電層４を露出させた後、その導電層４の上に保護層５を形成する（Ｓ９、Ｓ１１）。この保護層５を形成する場合に、保護層５の材料が金属であるか金属以外であるかにより、形成する工程が２つに分かれる（Ｓ８）。
【００３０】
保護層５の材料が金属である場合は（Ｓ８のＹＥＳ）、図４（ｇ）に示した半導体ウエハ１０に対して無電解メッキ処理により保護層５を形成する（Ｓ９）。無電解メッキ処理を施した場合、図４（ｈ）に示すように、導電層４の上にのみ金属材料からなる保護層５が形成される。保護層５の厚さ寸法は、１〜２０μｍとする。
【００３１】
保護層５の材料が金属でない場合は（Ｓ８のＮＯ）、図４（ｇ）に示した半導体ウエハ１０の上に、図４（ｉ）に示すように、導電層４に対向する位置に穴が形成されたマスク１４を半導体ウエハ１０の上に載せ、マスク１４の上から保護層５の材料５ａ、例えば、液状の樹脂や液状のセラミックス等を塗付する（Ｓ１０）。
【００３２】
保護層５の材料５ａを塗布した後、この材料５ａが乾燥して硬化するのを待ち、図４（ｊ）に示すようにマスク１４を取外す（Ｓ５）。導電層４の上には、材料５ａが硬化した保護層５が形成される。
【００３３】
なお、第１の実施の形態では、図５（ｈ）又は図５（ｊ）に示すように、導電層４の上の全域に保護層５を形成した場合を例に挙げて説明したが、保護層５を形成する領域は導電層４の領域の一部であってもよい。保護層５は、フリップチップ実装の際にボンディングツール７が当接する範囲に形成されていればよい。
【００３４】
図６は、図５（ｈ）又は図５（ｊ）に示すように、導電層４と保護層５とが積層して形成された半導体ウエハ１０を示している。図６に示す半導体ウエハ１０を、破線の位置で切断することにより、複数の半導体素子１が形成される（Ｓ１２）。
【００３５】
このような構成において、導電層４と保護層５とが形成された半導体素子１を、超音波振動を印加して配線基板８にフリップチップ実装する場合は、図２に示すように、超音波振動を印加するボンディングツール７が保護層５に当接される。この保護層５は、導電層４より削れにくい難削性を有する材料で形成されているため、フリップチップ実装のために保護層５に当接されているボンディングツール７が振動しても保護層５は削られにくく、図１３に示すような削り屑１０８が発生しにくい。
【００３６】
このため、ボンディングツール７により超音波振動を印加するフリップチップ実装時に、ボンディングツール７と保護層５との当接部分において削り屑が発生するということを防止することができ、発生した削り屑がボンディングツール７に付着してボンディングツール７から半導体素子１への超音波振動の印加の程度が変動するということを防止することができる。これにより、ボンディングツール７から個々の半導体素子１への超音波振動の印加状態を一定状態に維持して半導体素子１の配線基板８への実装状態のばらつきを防止することができ、半導体素子１を配線基板８に実装することにより製造される半導体装置の品質を一定に維持することができ、品質が安定した半導体装置を提供することかできる。
【００３７】
また、半導体ウエハ１０に形成される導電層４は、半導体ウエハ１０の全面に形成されるのではなく、図６に示すように、各半導体素子１の領域毎に分離して形成されている。このため、半導体ウエハ１０と導電層４との線膨張係数が異なっても、この線膨張係数の差による半導体ウエハ１０の反りを抑制することができる。
【００３８】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体素子２０について、図７ないし図１２を参照して説明する。なお、第１の実施の形態において説明した構成要素と同じ構成要素には同じ符号を付け、重複する説明は省略する。
【００３９】
第２の実施の形態に係る半導体素子２０は、図７に示すように、ＦＥＴ等の２つの回路素子２と２つのバンプ電極６とが形成された半導体基板２１を有し、半導体基板２１における一方の面に凹部２２が形成され、この凹部２２内の底部に導電層２３が形成されている。導電層２３の厚さ寸法“ａ”は、凹部２２の深さ寸法“ｂ”より小さい寸法に形成されている。導電層２３の材料としては、第１の実施の形態と同じように、金、銀、銅、アルミニウムの中の１種類の金属、又は、これらの金属の２種類以上の合金が用いられている。半導体基板２１の材料としては、シリコンが用いられている。
【００４０】
超音波振動を印加して半導体素子２０を配線基板８にフリップチップ実装する場合は、図８に示すように、配線基板８をワークホルダ（図示せず）上に載置し、バンプ電極６を配線基板８に当接させ、超音波振動を印加するボンディングツール７を保護層５に当接させる。超音波振動の印加時には、ボンディングツール７を、配線基板８の実装面と平行な矢印Ａ方向に振動させながら半導体素子２０に向けて押し付ける。
【００４１】
半導体素子２０の製造工程を、図９ないし図１１を参照して説明する。まず、図１０（ａ）に示すように、半導体ウエハ１０に回路素子２やバンプ電極６を形成する（Ｓ２１）。なお、この半導体ウエハ１０を製造工程の最終段階で切断して半導体素子２０を製造した場合、半導体ウエハ１０は各半導体素子２０における半導体基板２１となる部分である。また、複数の回路素子２とバンプ電極６とは、半導体ウエハ１０を切断して複数の半導体素子１を製造した場合、各半導体素子１の同じ位置に回路素子２とバンプ電極６とが位置するように位置決めして形成されている。
【００４２】
つぎに、回路素子２やバンプ電極６を形成した半導体ウエハ１０を、図１０（ｂ）に示すように反転させ、回路素子２やバンプ電極６が形成された面を保護シート１１に貼付ける（Ｓ２２）。
【００４３】
半導体ウエハ１０を保護シート１１に貼付けた後、半導体ウエハ１０における保護シート１１に対向する面の裏面側となる一方の面に、図１０（ｃ）に示すように、不活性ガスやエッチング液を用いて複数の凹部２２を形成する（Ｓ２３）。凹部２２は、深さ寸法“ｂ”が数μｍとなるように形成する。なお、これらの凹部２２は、半導体ウエハ１０を製造工程の最終段階で切断して複数の半導体素子２０を製造した場合、各半導体素子２０の同じ位置に１つの凹部２２が位置するように位置決めして形成されている。
【００４４】
凹部２２を形成した後、図１０（ｄ）に示すように、半導体ウエハ１０における凹部２２を形成した側の一方の面の全面に、導電層２３を形成する（Ｓ２４）。導電層２３の形成方法としては、例えば、無電解メッキの方法を採用することができる。導電層２３の厚さ寸法“ａ”は、凹部２２の深さ寸法“ｂ”より小さな寸法に形成する。
【００４５】
導電層２３を形成した後、図１０（ｅ）に示すように、導電層２３の上にマスク２４を載せ、マスク２４の上から保護レジスト材２５を塗付する（Ｓ２５）。マスク２４には、各凹部２２に対向する位置に穴が形成され、塗布した保護レジスト材２５はマスク２４の穴の部分に入り込む。
【００４６】
保護レジスト材２５を塗布した後、保護レジスト材２５が乾燥して硬化するのを待ち、図４（ｆ）に示すようにマスク２４を取外す（Ｓ２６）。マスク２４を取外すことにより、凹部２２内の導電層２３の上に硬化した保護レジスト材２５が残る。
【００４７】
硬化した保護レジスト材２５が凹部２２内の導電層２３の上に残った半導体ウエハ１０をエッチング液に浸漬し、図１０（ｇ）に示すように、導電層２３における保護レジスト材２５の下側に位置する必要な部分を残し、導電層２３における他の不要部分を除去する（Ｓ２７）。
【００４８】
必要な部分の導電層２３を残すエッチングが終了した後、図１０（ｈ）に示すように、薬液で保護レジスト材２５を除去し、必要な部分の導電層２３を露出させる（Ｓ２８）。
【００４９】
図１２は、図１１（ｈ）に示すように、各凹部２２内に導電層２３が形成された半導体ウエハ１０を示している。図１２に示す半導体ウエハ１０を、破線の位置で切断することにより、複数の半導体素子２０が形成される（Ｓ２９）。
【００５０】
このような構成において、凹部２２と凹部２２内に位置する導電層２３とが形成された半導体素子２０を、超音波振動を印加して配線基板８にフリップチップ実装する場合は、図８に示すように、超音波振動を印加するボンディングツール７が半導体基板２１における凹部２２側の表面に当接され、ボンディングツール７は導電層２３には当接しない。半導体基板２１は、金、銀、銅、アルミニウムにより形成される導電層２３より削れにくい難削性を有する材質であり、フリップチップ実装のためにボンディングツール７が振動しても、削り屑が発生しにくい。
【００５１】
このため、ボンディングツール７により超音波振動を印加するフリップチップ実装時に、ボンディングツール７と導電層２３とが当接して削り屑が発生するということを防止することができ、発生した削り屑がボンディングツール７に付着してボンディングツール７から半導体素子２０への超音波振動の印加の程度が変動するということを防止することができる。これにより、ボンディングツール７から個々の半導体素子２０への超音波振動の印加状態を一定状態に維持することができ、半導体素子２０を配線基板８に実装することにより製造される半導体装置の品質を一定に維持することができ、品質が安定した半導体装置を提供することかできる。
【００５２】
また、半導体ウエハ１０に形成される導電層２３は、半導体ウエハ１０の全面に形成されるのではなく、図１２に示すように、各半導体素子２０に形成された凹部２２内に分離して形成されている。このため、半導体ウエハ１０と導電層２３との線膨張係数が異なっても、この線膨張係数の差による半導体ウエハ１０の反りを抑制することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態の半導体素子を示す正面図である。
【図２】超音波振動を印加して半導体素子を配線基板にフリップチップ実装する場合の工程を示す正面図である。
【図３】半導体素子の製造工程を説明するフローチャートである。
【図４】半導体素子の製造工程を説明する工程図である。
【図５】半導体素子の製造工程を説明する工程図である。
【図６】導電層と保護層とが形成された半導体ウエハを示す斜視図である。
【図７】本発明の第２の実施の形態の半導体素子を示す正面図である。
【図８】超音波振動を印加して半導体素子を配線基板にフリップチップ実装する場合の工程を示す正面図である。
【図９】半導体素子の製造工程を説明するフローチャートである。
【図１０】半導体素子の製造工程を説明する工程図である。
【図１１】半導体素子の製造工程を説明する工程図である。
【図１２】凹部と導電層とが形成された半導体ウエハを示す斜視図である。
【図１３】超音波振動を印加して従来例の半導体素子を配線基板にフリップチップ実装した場合に、削り屑が発生する様子を説明する正面図である。
【符号の説明】
【００５４】
１…半導体素子、２…回路素子、３…半導体基板、４…導電層、５…保護層、１０…半導体ウエハ、２０…半導体素子、２１…半導体基板、２２…凹部、２３…導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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