(57)【要約】【課題】ダイ接着工程のボイド形成を抑制する半導体チップ及びこれを備える半導体パッケージを提供する。【解決手段】半導体チップ１００は、半導体チップの上部面に一定の深さに形成され、外郭のスクライブライン１０２まで延びた上部面ボイド防止経路１０６を備える。半導体パッケージはこの半導体チップ１００が垂直に積層された構造である。ダイ接着工程でボイドが発生しても、ボイド内部のガスが外部に抜け出るようにボイド防止経路を設けるため、半導体パッケージ内部における大きいサイズのボイド発生を防止する。これにより、積層型半導体パッケージで積層された半導体チップ間にボイドが発生することを抑制できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップの上部面に一定の深さに形成され、外郭のスクライブラインまで延びたボイド防止経路とを備えることを特徴とするボイド形成を抑制する半導体チップ。
【請求項２】
前記ボイド防止経路の深さは、３〜１０μｍの範囲であることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項３】
前記ボイド防止経路の形態は、前記半導体チップを水平、垂直あるいは斜線方向に横切って形成された形態であることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項４】
前記ボイド防止経路は、前記半導体チップの最上部にあるパッシベーション層に形成されることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項５】
前記ボイド防止経路は、前記半導体チップの上部のパッシベーション層上にあるコーティング層に形成されることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項６】
前記コーティング層は、ポリイミド層及び感光性ポリイミド層のうちのいずれかであることを特徴とする請求項５に記載のボイド形成を抑制する半導体チップ。
【請求項７】
前記半導体チップは、ボンドパッドが前記半導体チップのエッジに形成されることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項８】
前記半導体チップは、ボンドパッドが前記半導体チップの中央に形成されることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項９】
前記半導体チップは、下部面に形成されたボイド防止経路をさらに備えることを特徴とする請求項１に記載のボイド形成を抑制する半導体チップ。
【請求項１０】
半導体チップと、
前記半導体チップの下部面に一定の深さに形成され、外郭のスクライブラインまで延びたボイド防止経路とを備えることを特徴とするボイド形成を抑制する半導体チップ。
【請求項１１】
前記ボイド防止経路の深さは、３〜１０μｍの範囲であることを特徴とする請求項１０に記載のボイド形成を抑制する半導体チップ。
【請求項１２】
前記ボイド防止経路の形態は、前記半導体チップを水平、垂直あるいは斜線方向に横切って形成された形態であることを特徴とする請求項１０に記載のボイド形成を抑制する半導体チップ。
【請求項１３】
印刷回路パターンを含む基板と、
前記基板上に接着手段を介して搭載され、上部面に一定の深さに形成されたボイド防止経路が形成された第１半導体チップと、
前記第１半導体チップ上に接着手段を介して搭載され、上部面に一定の深さに形成されたボイド防止経路が形成された第２半導体チップと、
前記第１及び第２半導体チップのボンドパッドと前記基板の印刷回路パターンとを電気的に連結する連結手段と、
前記基板上の前記第１及び第２半導体チップと前記連結手段とを密封する封止材とを具備することを特徴とするボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１４】
前記第１及び第２半導体チップのボイド防止経路の深さは、３〜１０μｍの範囲であることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１５】
前記第１及び第２半導体チップの大きさが互いに異なっていることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１６】
前記第１及び第２半導体チップの大きさが互いに同じであることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１７】
前記接着手段は、接着テープであることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１８】
前記接着手段は、液状のエポキシであることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項１９】
前記第１及び第２半導体チップは、下面に形成された他のボイド防止経路をさらに備えることを特徴とする請求項１８に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【請求項２０】
前記連結手段は、ワイヤあるいはソルダバンプであることを特徴とする請求項１３に記載のボイド形成を抑制する半導体チップを備えた半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体パッケージに関し、特に、積層型（ｓｔａｃｋ  ｔｙｐｅ）半導体パッケージに用いる半導体チップ及びこれを備えた積層型半導体パッケージに関する。
【背景技術】
【０００２】
メモリとして機能する半導体素子の高集積化を達成するための従来の方法は、ウェーハ製造段階でデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）をより細くし、トランジスタやキャパシタのような内部の構成要素を三次元的により小さくなるよう配列し、狭いウェーハ面積内にさらに多くの集積回路を作って集積度を高める方法が主流であった。これに対し最近では、薄くした半導体チップを垂直に積層する技術を利用し、１つの半導体パッケージ内部にさらに多くの半導体チップを搭載することによって、その集積度を高めている。
【０００３】
上記のように、ウェーハ製造技術ではなく半導体パッケージ製造技術を介してメモリ半導体素子の集積度を高める方式は、ウェーハ製造段階で集積度を高める方式と比較して、コスト、研究開発に注ぎ込まれる時間、及び工程の実現の面で多くの長所を有するため、これに対する研究が活発に展開されている。
【０００４】
図１は、一般的な積層型半導体パッケージを製造する方法を説明するための断面図である。
図１を参照すると、一般に、半導体チップ２０Ａ、２０Ｂを接着テープのような接着手段２２Ａ、２２Ｂを使用して基板１０に搭載する工程は、ダイ接着工程（ｄｉｅ  ａｔｔａｃｈ  ｐｒｏｃｅｓｓ）でなされる。
【０００５】
ダイ接着工程で、半導体チップ２０Ｂを真空でピックアップ（ｐｉｃｋ−ｕｐ）して基板１０上に置く工程は、ダイ接着装置に装着されたコレット（ｃｏｌｌｅｔ）４０によってなされる。このとき、コレット４０が真空を利用して半導体チップ２０Ｂを吸着するために、図１に示すように、半導体チップ２０Ｂの中央部が若干反りつつ搭載される。かかる現象（ｗａｒｐｉｎｇ  ｐｈｅｎｏｍｅｎｏｎ）は、半導体チップ２０Ａ，２０Ｂの厚さが薄くなるほど著しく発生する。
【０００６】
また、コレット４０が半導体チップ２０Ｂをピックアップして基板１０あるいは他の半導体チップ２０Ａ上に載せるとき、正確に水平を維持しなければならないが、ダイ接着装置の欠陥あるいはその他の原因によって、半導体チップ２０Ｂが傾いた状態で搭載されることがある。なお、図１の構成はワイヤ３０及びボンドパッド２４を有する。
【０００７】
図２は、積層型半導体パッケージにおいて半導体チップ間にボイドが発生した状態を示す断面図であり、図３は、積層型半導体パッケージにおいて半導体チップ上にボイドが発生した状態を示す平面図である。
図２及び図３を参照すると、前述のコレット４０使用時に発生する真空による半導体チップ２０Ｂの反り（ｗａｒｐａｇｅ）あるいは半導体チップの傾き（ｃｈｉｐ  ｔｉｌｔ）は、半導体パッケージ組立てが完成された後、半導体パッケージ内部にボイド１２が残留するという欠陥によって現れる。
【０００８】
一方、かかるボイド１２による欠陥は、半導体パッケージを封止材で密封するモールディング工程が完了した後、半導体パッケージ内部でボイド１２が膨らむ外観不良（ｓｗｅｌｌｉｎｇ  ｄｅｆｅｃｔ）や剥離欠陥（ｄｅｌａｍｉｎａｔｉｏｎ  ｄｅｆｅｃｔ）に発展する。また、高温で半導体パッケージを放置するオーブン硬化（ｏｖｅｎ  ｃｕｒｅ）のような工程を進めれば、ボイド１２内部のガスが限界まで膨脹して爆発が起こり、半導体パッケージにクラックを発生させることもある。
【０００９】
かかる問題点は、最近の積層型半導体パッケージにおいて、積層される半導体チップの個数が増加するにつれて半導体チップの厚さをさらに薄くする必要が生じたことに対し、信頼性の高い積層型半導体パッケージを実現するために必ず解決されねばならない問題の一つである。
なお、従来の半導体パッケージで前述のボイドが発生する問題を解決する方法に係る技術は、特許文献１によって、半導体チップと基板との接続の信頼性を改善する方法が公開されている。
【００１０】
【特許文献１】米国特許出願公開第２００５／００４０５１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の技術的課題は、前述の問題点を解決するため、半導体チップの構造を改善し、ダイ接着工程で発生するボイド形成を抑制する半導体チップを提供することである。
さらに本発明の他の技術的課題は、上述した半導体チップを備えた半導体パッケージを提供することである。
【課題を解決するための手段】
【００１２】
上述した技術的課題を達成するために、本発明の一実施形態によるボイド形成を抑制する半導体チップは、半導体チップと、この半導体チップの上部面に一定の深さに形成されて外郭のスクライブラインまで延びたボイド防止経路とを備えることを特徴とする。
本発明の望ましい実施形態によれば、このボイド防止経路の深さは、３〜１０μｍの範囲であることが好ましく、さらにボイド防止経路の形態は、半導体チップを水平、垂直あるいは斜線方向に横切って形成されることがより好ましい。
【００１３】
また、本発明の望ましい実施形態によれば、上述したボイド防止経路は、半導体チップの最上部にあるパッシベーション層に、またはこのパッシベーション層上にあるコーティング層に形成されうる。
望ましくは、前記の半導体チップは、ボンドパッドがエッジまたは中央部に形成され、さらに前記半導体チップは必要に応じて、下部面に形成されたボイド防止経路を備えることもできる。
【００１４】
上述した技術的課題を達成するために、本発明の他の実施形態によるボイド形成を抑制する半導体チップは、半導体チップと、この半導体チップの下部面に一定の深さに形成され、外郭のスクライブラインまで延びたボイド防止経路とを備えることを特徴とする。
【００１５】
上述した他の技術的課題を達成するために、本発明による半導体パッケージは、印刷回路パターンを含む基板と、この基板上に接着手段を介して搭載され、上部面に一定の深さに形成されたボイド防止経路が形成された第１半導体チップと、第１半導体チップ上に接着手段を介して搭載され、上部面に一定の深さでボイド防止経路が形成された第２半導体チップとを備える。さらに本発明は、前述した第１及び第２半導体チップのボンドパッドと、前述した基板の印刷回路パターンとを電気的に連結する連結手段と、この基板上の第１及び第２半導体チップと連結手段とを密封する封止材とを具備することを特徴とする。
【００１６】
本発明の望ましい実施形態によれば、上記の第１及び第２半導体チップのボイド防止経路の深さは、３〜１０μｍの範囲であることが適している。また、この第１及び第２半導体チップの大きさは、互いに同じであってもよく、異なってもよい。
さらに、本発明の望ましい実施形態によれば、前記の接着手段は、接着テープであるか、または液状のエポキシであり、前記の連結手段は、ワイヤあるいはソルダバンプでありうる。
望ましくは、上記の第１及び第２半導体チップは、下面に形成された他のボイド防止経路をさらに備える。
【００１７】
（発明の効果）
本発明によれば、半導体チップの上部面あるいは下部面にそれぞれ設けられたボイド防止経路を介してボイド発生を抑制することによって、積層型半導体パッケージのスウェリング不良（ｓｗｅｌｌｉｎｇ  ｄｅｆｅｃｔ）とクラック不良（ｃｒａｃｋ  ｄｅｆｅｃｔ）とを防止し、信頼性の高い積層型半導体パッケージを作ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付された図面を参照しつつ、本発明の望ましい実施例について詳細に説明する。
(第１実施例)
図４は、本発明の第１実施例によるボイド形成を抑制する半導体チップを示す平面図である。
図４を参照すれば、半導体チップ１００は、内部に印刷回路パターンが形成された基板１１０上に搭載されており、半導体チップ１００のエッジには、スクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）１０２がある。スクライブライン１０２は、ウェーハから個別の半導体チップ１００を分離するときに切断する線を指す。
【００１９】
また、本発明の第１実施例によるボイド形成を抑制する半導体チップ１００においては、半導体チップ１００の上部面に一定の深さで、外郭のスクライブライン１０２まで延びた上部面ボイド防止経路１０６が別途に形成されている。この上部面ボイド防止経路１０６の深さは、３〜１０μｍの範囲であることが適している。さらに半導体チップ１００において、スクライブライン１０２の内側のエッジには、複数個のボンドパッド１０４が形成されている。
【００２０】
本発明の第１実施例による上部面ボイド防止経路１０６は、ダイ接着工程で必然的にボイドが発生しても、ボイド内部のガスが外部に抜け出るように通路を設けるため、半導体パッケージ内部における大きいサイズのボイド発生を防止する。
（第２実施例〜第６実施例）
図５から図９は、本発明による半導体チップの変形例である第２実施例から第６実施例を示す平面図である。
【００２１】
図５から図９を参照すれば、図４に示す第１実施例では上部面ボイド防止経路１０６の形態が十字型であったが、かかる形態は第２実施例から第６実施例によると、半導体チップを水平、垂直あるいは斜線方向に横切って形成されたさまざまな形１０６Ａ、１０６Ｂ、１０６Ｃ、１０６Ｄ、１０６Ｅに変形されうる。また、ボンドパッド１０４の形態も、半導体チップ１００のエッジに形成されたもの以外に、図６及び図７に示すように、半導体チップ１００の中央部に形成された構造１０４Ａに変形されうる。
【００２２】
（第７実施例）
図１０は、本発明の第７実施例によって、半導体チップを基板上に積層したところを示す断面図である。
図１０は、印刷回路パターンの形成された基板１１０上に、３個の半導体チップ１００Ａ、１００Ｂ、１００Ｃが垂直に積層されたまま搭載されているところを示す。
それぞれの半導体チップ１００Ａ、１００Ｂ、１００Ｃは、接着手段、例えば接着テープ１２０Ａ、１２０Ｂ、１２０Ｃを介して基板１１０及び半導体チップ１００Ａ、１００Ｂに積層される。この接着手段は、接着テープの代わりに液状のエポキシに代替されうる。
【００２３】
また、半導体チップ１００Ａ、１００Ｂ、１００Ｃの上には、コーティング層１２２Ａ、１２２Ｂ、１２２Ｃがポリイミドあるいは感光性（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ）ポリイミドを利用して形成さる。このコーティング層１２２Ａ、１２２Ｂ、１２２Ｃは、半導体メモリ素子のセル領域及びヒューズパターンを保護するパターンであって、必要応じて選択的に形成される。
【００２４】
ここで、コーティング層１２２Ａ、１２２Ｂ、１２２Ｃには、本発明によって追加された上部面ボイド防止経路１０６がそれぞれ形成される。なお、半導体チップ１００Ａ、１００Ｂ、１００Ｃがコーティング層１２２Ａ１２２Ｂ１２２Ｃの形成が不要な半導体チップである場合、上部面ボイド防止経路１０６は、外部に露出させる上部面、例えばパッシベーション層を利用して形成してもよい。
【００２５】
従って、薄い半導体チップをダイ接着装備でコレットを用いて吸着するとき、反り（ｗａｒｐａｇｅ）により若干のボイドが発生しても、上部面ボイド防止経路１０６を介してボイド内部のガスを外に排出できる。以上の構成によって、従来のような大きいサイズのボイドが半導体チップ１００Ａ、１００Ｂ、１００Ｃの中央に発生することを防止する。
【００２６】
従って、完成された半導体パッケージで、スウェリング（ｓｗｅｌｌｉｎｇ）、剥離（ｄｅｌａｍｉｎａｔｉｏｎ）、クラック（ｃｒａｃｋ）のような致命的な工程欠陥が発生することを抑制できる。
なお、図１０は半導体チップを３つ積層したものを例として示しているが、この半導体チップの個数は２つ、４つあるいはそれ以上の個数に増加させることもできる。また、図１０には図示しないが、図１２のように下部面ボイド防止経路１０８を半導体チップ１００の下部面に追加で形成することもできる。
【００２７】
（第８実施例）
図１１は、本発明の第８実施例によるボイド形成を抑制する半導体チップを示す底面図である。
図１１を参照すれば、図４では上部面ボイド防止経路１０６を半導体チップ１００の上部面のみを利用して形成したのに対し、第８実施例では、下部面ボイド防止経路１０８を半導体チップ１００の下部面を利用して形成する。図１１は、レーザによって半導体チップ１００の下部面に３〜１０μｍの範囲の谷（ｖａｌｌｅｙ）を形成し、下部面ボイド防止経路１０８を十字型に形成したところを示す。この下部面ボイド防止経路１０８の形状も、図５から図９で示したように、半導体チップ１００を水平、垂直あるいは斜線方向に横切るさまざまな形態に変形することが可能である。
【００２８】
（第９実施例）
図１２は、本発明の第９実施例によって、半導体チップを基板上に積層したところを示す断面図である。
図１２は、印刷回路パターンが形成された基板１１０上に、下部面に下部面ボイド防止経路１０８を有する半導体チップ１００Ａ、１００Ｂ、１００Ｃが垂直方向に積層されて搭載されたところを示す。
【００２９】
半導体チップ１００Ａ、１００Ｂ、１００Ｃの下部には、接着手段１２０Ａ、１２０Ｂ、１２０Ｃ、例えば接着テープや液状のエポキシが形成され、半導体チップ１００Ａ、１００Ｂ、１００Ｃの上部には、コーティング層１２２Ａ、１２２Ｂ、１２２Ｃがポリイミドや感光性ポリイミドを使用して選択的に形成される。従って、ダイ接着工程で発生したボイドは、半導体チップ１００Ａ、１００Ｂ、１００Ｃの下部面に形成された下部面ボイド防止経路１０８を介してガスを外部に排出させることによって消える。
【００３０】
（第１０実施例）
図１３は、本発明の第１０実施例によるボイド形成を抑制する半導体チップを備えた半導体パッケージの断面図である。
図１３を参照すれば、本発明の第１０実施例によるボイド形成を抑制する半導体チップを備えた半導体パッケージ１５０は、印刷回路パターンを含む基板１１０と、基板１１０上に接着手段１２０Ａを介して搭載され、上部面に一定の深さで上部面ボイド防止経路１０６が形成された第１半導体チップ１００Ａとを備える。
【００３１】
また、第１半導体チップ１００Ａ上に接着手段１２０Ｂを介して搭載され、上部面に一定の深さで上部面ボイド防止経路１０６が形成された第２半導体チップ１００Ｂを備える。
本実施例はさらに、第１半導体チップ１００Ａ及び第２半導体チップ１００Ｂの図示しないボンドパッドと基板１１０の印刷回路パターンとを電気的に連結する連結手段１３０と、基板１１０上の第１半導体チップ１００Ａ及び第２半導体チップ１００Ｂと連結手段１３０とを密封する封止材１４０と、基板１１０下部に取り付けられたソルダボール１４２とを備える。
【００３２】
このとき、第１半導体チップ１００Ａ及び第２半導体チップ１００Ｂは、大きさが同じ半導体チップであり、上部面ボイド防止経路１０６は、第１半導体チップ１００Ａ及び第２半導体チップ１００Ｂ上にあるコーティング層１２２Ａ及び１２２Ｂに形成される。図１３によれば、本実施例の連結手段１３０は、ワイヤであるが、このワイヤに代えて、半導体チップ１００Ａ、１００Ｂと基板１１０とを連結できる他の手段、例えばソルダバンプを適用することもできる。また接着手段１２０Ａ、１２０Ｂも、接着テープの代わりに液状のエポキシであってもよい。
【００３３】
上記の半導体パッケージ１５０は、本発明を説明するための一例として提示したが、その形態は、上述した上部面ボイド防止経路１０６を利用する範囲内でさまざまな他の形に変形することが可能である。また必要ならば、半導体チップ１００Ａ、１００Ｂの下部面に、図１１のように下部面ボイド防止経路１０８を追加で形成することもできる。
【００３４】
（第１１実施例）
図１４は、本発明の変形例として、第１１実施例によるボイド形成を抑制する半導体チップを備えた半導体パッケージ１５１を示す断面図である。
図１４を参照すれば、図１３では半導体チップ１００Ａ、１００Ｂの大きさが同じであるものを一例として使用したが、この半導体チップ１００Ａ、１００Ｂは、図１４に示すように、大きさが同じでなくともよい。図１４に示す第１１実施例の上記以外の構成及び効果は、図１３に示す第１０実施例と実質的に同一であるため、説明を省略する。
【００３５】
なお、以上開示した実施例は、本発明を限定するものではなく、本発明が属する技術分野で当業者による本発明の実施が可能な形態を開示し、発明の範囲を明確にする目的で提示するものである。
従って本発明は、上述した実施形態に限定されず、本発明が属する技術的思想内で当業者により多くの変形が可能であることは明白である。
【産業上の利用可能性】
【００３６】
本発明のダイ接着工程のボイド形成を抑制する半導体チップ及びこれを備えた半導体パッケージは、例えば、メモリ関連の技術分野に効果をもたらすものとして適用可能である。
【図面の簡単な説明】
【００３７】
【図１】一般的な積層型半導体パッケージを製造する方法を説明するための断面図である。
【図２】積層型半導体パッケージで、半導体チップ間にボイドが発生したところを示す断面図である。
【図３】積層型半導体パッケージで、半導体チップ上にボイドが発生したところを示す平面図である。
【図４】本発明の第１実施例によるボイド形成を抑制する半導体チップを示す平面図である。
【００３８】
【図５】本発明の第２実施例による半導体チップを示す平面図である。
【図６】本発明の第３実施例による半導体チップを示す平面図である。
【図７】本発明の第４実施例による半導体チップを示す平面図である。
【図８】本発明の第５実施例による半導体チップを示す平面図である。
【図９】本発明の第６実施例による半導体チップを示す平面図である。
【００３９】
【図１０】本発明の第７実施例によって、半導体チップを基板上に積層したところを示す断面図である。
【図１１】本発明の第８実施例によるボイド形成を抑制する半導体チップを示す底面図である。
【図１２】本発明の第９実施例によって、半導体チップを基板上に積層したところを示す断面図である。
【図１３】本発明の第１０実施例によるボイド形成を抑制する半導体チップを備えた半導体パッケージの断面図である。
【図１４】本発明の第１１実施例によるボイド形成を抑制する半導体チップを備えた半導体パッケージを示す断面図である。
【符号の説明】
【００４０】
１０、１１０：基板、１２：ボイド、２０、１００：半導体チップ、２２Ａ、２２Ｂ、１２０Ａ、１２０Ｂ、１２０Ｃ：接着手段（接着テープまたはエポキシ）、２４、１０４：ボンドパッド、３０、１３０：ワイヤ、４０：コレット、１０２：スクライブライン、１０６：上部面ボイド防止経路、１０８：下部面ボイド防止経路、１２２Ａ、１２２Ｂ、１２２Ｃ：コーティング層、１４０：封止材、１４２：ソルダボール、１５０、１５１：半導体パッケージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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