(57)【要約】【課題】トランス２次側の誤動作を防止しつつ、共振型ＤＣ−ＤＣコンバータとしても適用できるＤＣ−ＤＣコンバータを提供する。【解決手段】入力電圧ＶＩＮを主スイッチ１５によって周期的にチョッパ制御し、その結果トランス１４の２次巻線１４Ｂ側を流れる２次電流Ｉ２ａをＦＥＴ１Ｂ，１Ｃによって整流し、整流された２次電流Ｉ２ｂを平滑回路１８によって平滑化して出力直流電圧Ｖｏを出力するＤＣ−ＤＣコンバータであって、２次巻線に出力される２次電圧を分圧した分圧電圧の交流成分Ｖ１ｉ，Ｖ２ｉが入力され交流成分Ｖ１ｉ，Ｖ２ｉに対するしきい値演算を行い演算結果に応じたパルス列Ｖ１ｏ，Ｖ２ｏをＦＥＴ１Ｂ，１Ｃのゲートに対して出力する論理素子１０ａ，１０ｂと、出力直流電圧ＶＯが所定値以下であるときに論理素子１０ａ，１０ｂの出力を停止させる論理素子制御手段２０とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
１次巻線と２次巻線とを有するトランスの当該１次巻線に印加される入力電圧を主スイッチによって周期的にチョッパ制御し、その結果前記トランスの２次巻線側を流れる２次電流を少なくとも１つのＦＥＴによって整流し、当該２次電流を平滑回路によって平滑化して出力直流電圧を出力するＤＣ−ＤＣコンバータであって、
前記２次巻線に出力される２次電圧を分圧した分圧電圧の交流成分のみが入力され該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を前記ＦＥＴのゲートに対して出力する論理素子と、
前記出力直流電圧が所定値以下であるときに前記論理素子の出力を停止させる論理素子制御手段と、
を有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記論理素子制御手段は、前記出力直流電圧が所定値以下であるときに前記論理素子への電源電圧の印加を停止することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記出力直流電圧が所定電圧値より大きいときに、前記主スイッチを遮断すると共に、前記ＦＥＴを遮断状態にするディスエーブル手段をさらに備えたことを特徴とする請求項１または２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記平滑回路に対して並列に接続された第１のＦＥＴと、前記２次巻線に対して直列に接続された第２のＦＥＴとによって前記２次電流を整流するフォワード方式のＤＣ−ＤＣコンバータであって、
前記第２のＦＥＴのドレインソース間に出力される第１の出力電圧を分圧する第１の分圧手段と、
前記第１の出力電圧が入力されて当該第１の出力電圧の直流成分を阻止する第１の交流結合素子と、
前記第１の分圧手段および前記第１の交流結合素子を介して分圧後の前記第１の出力電圧の交流成分が入力され、当該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を前記第１のＦＥＴのゲートに対して出力する第１の論理素子と、
前記第１のＦＥＴのドレインソース間に出力される第２の出力電圧を分圧する第２の分圧手段と、
前記第２の出力電圧が入力されて当該第２の出力電圧の直流成分を阻止する第２の交流結合素子と、
前記第２の分圧手段および前記第２の交流結合素子を介して分圧後の前記第２の出力電圧の交流成分が入力され当該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を前記第２のＦＥＴのゲートに対して出力する第２の論理素子と、
を含むことを特徴とする請求項１〜３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記第１のＦＥＴおよび第２のＦＥＴのうち一方が導通状態にあるときには他方を遮断状態にさせ、一方が遮断状態にあるときには他方を導通状態にさせる排他的手段をさらに備えたことを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記２次巻線に対して直列に接続されたＦＥＴによって前記２次電流を整流するフライバック方式のＤＣ−ＤＣコンバータであって、
前記２次電圧を分圧する分圧手段と、
前記２次電圧が入力されて当該２次電圧の直流成分を阻止して交流成分のみを出力する交流結合素子と、
分圧後の前記２次電圧の交流成分が入力され該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を前記ＦＥＴのゲートに対して出力する論理素子と、
を含むことを特徴とする請求項１〜３に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスを用いるスイッチング方式ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
トランスを用いる絶縁型ＤＣ−ＤＣコンバータでは、入力直流電圧を半導体スイッチでチョッパー制御し、チョッパー制御された交流電圧をトランスで変圧し、変圧されたトランスの２次巻線出力を整流・平滑して所望の直流電圧を得ている。
【０００３】
上記スイッチング方式ＤＣ−ＤＣコンバータの最も簡単な整流手段としてはダイオードが用いられる。しかしながら、ダイオードには順方向電圧降下があり、これによって電力損失が伴う。例えば、ｐｎ接合ダイオードに電流１０Ａを流した場合、順方向電圧降下は１Ｖ以上あり、このため電力損失は１０Ｗ以上となる。順方向電圧降下の小さなショットキィダイオードでも電流１０Ａを流した時の順方向電圧降下は０．６Ｖ以上あり、６Ｗ以上の電力損失を伴う。
【０００４】
このため、出力電流の大きな絶縁型ＤＣ−ＤＣコンバータでは、ダイオードの代わりにＭＯＳＦＥＴを整流手段として用いた回路（同期整流回路）を内蔵することが主流となっている。ＭＯＳＦＥＴのオン抵抗は低いものでは１０ｍΩ程度である。従って、電流１０Ａを流した時のオン抵抗による電力損失は１Ｗにすぎない。このように、ＭＯＳＦＥＴは電力損失に関してはダイオードよりも優れているが、オン・オフを制御する手段を必要とする。
【０００５】
同期整流回路を用いるフォワード方式ＤＣ−ＤＣコンバータの一般的な構成を図８に示す。図８において、８１は同期整流用ＦＥＴ、８２は還流用ＦＥＴ、８３は平滑用インダクタ、８４は平滑用キャパシタ、８５は主スイッチ、８６はトランス、８７は主スイッチ８５の駆動信号源、８８は直流電源である。
【０００６】
主スイッチ８５がオンの期間、トランス８６の１次巻線から２次巻線にエネルギーが送られ、トランス８６の２次巻線電圧は端子８６ａ側が端子８６ｂ側に対し正となる。このため、同期整流用ＦＥＴ８１はオンとなり、２次電流が端子８６ａ→インダクタ８３→キャパシタ８４→ＦＥＴ８１→端子８６ｂの経路で流れ、キャパシタ８４を充電する。一方、主スイッチ８５がオフになるとトランス８６の２次巻線の電圧は端子８６ｂ側が正となるので同期整流用ＦＥＴ８１はオフ、還流用ＦＥＴ８２がオンとなる。これによってインダクタ８３を流れていた電流は、インダクタ８３→キャパシタ８４→ＦＥＴ８２→インダクタ８３の経路で流れ続ける。ＦＥＴ８２はインダクタ８３に流れていた電流をインダクタ８３に還流するので還流用ＦＥＴと呼ばれる（転流用ＦＥＴと呼ばれることもある）。
【０００７】
上述の同期整流の原理は極めて明確であるが、これを具現するには数多くの問題点が存在する。その１つ（問題点１）はトランス２次巻線の出力振幅である。振幅が小さいと同期整流用及び還流用ＦＥＴをオンにできないし、大きすぎるとＦＥＴのゲート酸化膜を破壊してしまう。問題点の２つ目（問題点２）は、トランス２次巻線の出力波形が必ずしもＦＥＴをオン・オフさせるのにふさわしい方形波とはならないことにある。特に電力用ＭＯＳＦＥＴのゲート・ソース間には５００ｐＦから２，０００ｐＦの容量が存在するため、これを高速で充放電するにはトランス２次巻線が低インピーダンスで、立上りと立下りの早いパルス源でなければならない。さらに、３つ目（問題点３）は、主スイッチが動作を停止した時、あるいはＤＣ−ＤＣコンバータが並列接続された時に、出力電圧ＶＯによって同期整流用及び還流用ＦＥＴがオンとなり、同期整流回路の誤動作を引き起こす点にある。
【０００８】
大電流出力のＤＣ−ＤＣコンバータでは同期整流は必須の技術である。このため、上記問題点に関する極めて多くの解決手段が提案されている。特に、上記問題点３の解決手段として、還流用ＦＥＴのゲートにｐｎｐトランジスタを用いた逆流防止手段を設けた構成（特許文献１）、同期整流用ＦＥＴは平滑用インダクタの端子間電圧でオンにし還流用ＦＥＴは主スイッチのソース電流によってオンにする構成（特許文献２）、また、還流用ＦＥＴは同期整流用ＦＥＴの端子間電圧が所定の値以上になった時のみオンにする構成（特許文献３）、さらにトランス２次巻線の電圧が出力電圧よりも高い時のみ同期整流用ＦＥＴをオンにする構成（特許文献４）、また、同期整流用及び還流用ＦＥＴが直流出力電圧によってオンとならないように、それぞれのゲートに直列に電圧降下素子を接続する方法（特許文献５）、等が提案されている。
【特許文献１】特開平９−２２４３７１号公報
【特許文献２】特開平６−３４３２６２号公報
【特許文献３】特開平８−１６８２４２号公報
【特許文献４】特開平９−２０５７６８号公報
【特許文献５】特開２００１−２０４１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献に記載された解決手段にあっては、同期整流用あるいは還流用のいずれか、あるいは両者のＦＥＴをオンにする信号としてトランス２次側出力を直接用いているので、トランス２次出力が基本的に方形波でなければならない。このため、例えば主スイッチを共振スイッチとするような共振型ＤＣ−ＤＣコンバータの場合には、ＦＥＴが正常なタイミングでスイッチングされず、トランス２次側の短絡等の誤動作を生じる場合があった。
【００１０】
本発明は、ＤＣ−ＤＣコンバータの同期整流手段が抱えている上記問題点を解決すべくなされたものであり、トランス２次側の誤動作を防止しつつ、主スイッチとして共振スイッチを適用できるＤＣ−ＤＣコンバータを提供することを課題としている。
【課題を解決するための手段】
【００１１】
本発明に係るＤＣ−ＤＣコンバータは、１次巻線と２次巻線とを有するトランスの当該１次巻線に印加される入力電圧を主スイッチによって周期的にチョッパ制御し、その結果トランスの２次巻線側を流れる２次電流を少なくとも１つのＦＥＴによって整流し、当該２次電流を平滑回路によって平滑化して出力直流電圧を出力するＤＣ−ＤＣコンバータであって、２次巻線に出力される２次電圧を分圧した分圧電圧の交流成分のみが入力され該交流成分に対するしきい値演算を行い演算結果に応じたパルス列をＦＥＴのゲートに対して出力する論理素子と、出力直流電圧が所定値以下であるときに論理素子の出力を停止させる論理素子制御手段と、を有する。
【００１２】
本発明のＤＣ−ＤＣコンバータによれば、ＦＥＴのゲートには、２次巻線に出力される２次電圧を分圧した分圧電圧の交流成分に対してしきい値演算した演算結果に応じたパルス列が入力される。それによって、ＦＥＴのオンおよびオフ時の立ち上がり時間および立下り時間が２次電圧の立ち上がり時間および立ち下がり時間に影響されにくくなるため、主スイッチを例えば共振スイッチ等とする共振型ＤＣ−ＤＣコンバータにおいても、トランス２次側の誤動作を防止することができる。
【００１３】
上記の論理素子には、２次電圧を分圧した分圧電圧の交流成分のみが入力される。この場合、交流結合手段によって分圧電圧の直流成分が阻止されるので、例えば出力端の出力直流電圧が論理素子に入力された場合においても、出力直流電圧によってＦＥＴが導通状態となることが防止され、トランス２次側の短絡を防止することができる。
【００１４】
また、上記論理素子は、出力直流電圧が所定値以下であるときに論理素子制御手段によって出力が停止される。論理素子の電源電圧として出力直流電圧を用いる場合には、出力直流電圧が低いと論理素子の負荷駆動能力が小さくなりゲート・ソース間容量の大きなＦＥＴを確実にオン・オフすることができなくなる。論理素子の出力を停止するとＦＥＴの寄生ダイオードによって整流作用が行われるため、出力直流電圧が低い場合においても、同期整流回路を確実に動作させることができる。
【００１５】
上記作用を好適に奏する前記論理素子制御手段としては、具体的には、出力直流電圧が所定値以下であるときに論理素子への電源電圧の印加を停止する回路が挙げられる。
【００１６】
また、本発明に係るＤＣ−ＤＣコンバータは、出力直流電圧が所定電圧値より大きいときに、主スイッチを遮断すると共に、ＦＥＴを遮断状態にするディスエーブル手段をさらに備えてもよい。
【００１７】
ＤＣ−ＤＣコンバータを他のＤＣ−ＤＣコンバータと並列接続された場合、出力直流電圧が規定電圧値以上になる場合がある。この場合においても、ディスエーブル手段によって出力直流電圧によりＦＥＴがオンされることが防止されるので、トランス２次側の誤動作を防止することができる。
【００１８】
また、上記のＤＣ−ＤＣコンバータは、平滑回路に対して並列に接続された第１のＦＥＴと、２次巻線に対して直列に接続された第２のＦＥＴとによって２次電流を整流するフォワード方式のＤＣ−ＤＣコンバータであって、第２のＦＥＴのドレインソース間に出力される第１の出力電圧を分圧する第１の分圧手段と、第１の出力電圧が入力されて当該第１の出力電圧の直流成分を阻止する第１の交流結合素子と、第１の分圧手段および第１の交流結合素子を介して分圧後の第１の出力電圧の交流成分が入力され、当該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を第１のＦＥＴのゲートに対して出力する第１の論理素子と、第１のＦＥＴのドレインソース間に出力される第２の出力電圧を分圧する第２の分圧手段と、第２の出力電圧が入力されて当該第２の出力電圧の直流成分を阻止する第２の交流結合素子と、第２の分圧手段および第２の交流結合素子を介して分圧後の第２の出力電圧の交流成分が入力され当該交流成分に対するしきい値演算を行い演算結果に応じたパルス列を第２のＦＥＴのゲートに対して出力する第２の論理素子と、を含むものであってもよい。
【００１９】
このようにすれば、フォワード方式のＤＣ−ＤＣコンバータに対しても、トランス２次側の誤動作を防止することができる。
【００２０】
ここで、上記のフォワード方式のＤＣ−ＤＣコンバータは、第１のＦＥＴおよび第２のＦＥＴのうち一方が導通状態にあるときには他方を遮断状態にさせ、一方が遮断状態にあるときには他方を導通状態にさせる排他的手段をさらに備えたことを特徴とするものであってもよい。
【００２１】
フォワード方式のＤＣ−ＤＣコンバータの同期整流回路に用いられる第１および第２のＦＥＴは、同時にオンしないことが求められる。上記のＤＣ−ＤＣコンバータによれば、２つのＦＥＴが同時にオンされることが防止されるので、フォワード方式のＤＣ−ＤＣコンバータにおいても、２つのＦＥＴの整流動作を確実に行うことができる。
【００２２】
また、ＤＣ−ＤＣコンバータは、２次巻線に対して直列に接続されたＦＥＴによって２次電流を整流するフライバック方式のＤＣ−ＤＣコンバータであって、２次電圧を分圧する分圧手段と、２次電圧が入力されて当該２次電圧の直流成分を阻止して交流成分のみを出力する交流結合素子と、分圧後の２次電圧の交流成分が入力され該交流成分に対するしきい値演算を行い演算結果に応じたパルス列をＦＥＴのゲートに対して出力する論理素子と、を含むものであってもよい。
【００２３】
このようにすれば、フライバック方式のＤＣ−ＤＣコンバータに対しても、トランス２次側の誤動作を防止することができる。
【発明の効果】
【００２４】
本発明の同期整流回路によれば、トランス２次側の誤動作を防止しつつ、共振型ＤＣ−ＤＣコンバータとしても適用できるＤＣ−ＤＣコンバータを提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付図面を参照して本発明の実施形態について説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
【００２６】
図１〜図２を参照して、第１実施形態に係るＤＣ−ＤＣコンバータの構成および動作について説明する。
【００２７】
まず、図１を参照して、本発明の第１実施形態に係るフォワード方式ＤＣ−ＤＣコンバータの構成について説明する。図１は、本発明の第１実施形態に係るフォワード方式ＤＣ−ＤＣコンバータ１００の構成を示す図である。
【００２８】
同図に示すように、フォワード方式ＤＣ−ＤＣコンバータ１００は、同期整流回路１１、トランス１４、主スイッチ１５、駆動信号源１６および平滑回路１８を備えて構成されている。
【００２９】
フォワード方式ＤＣ−ＤＣコンバータ１００は、直流の入力電圧ＶＩＮを昇圧又は降圧して出力直流電圧ＶＯを出力するＤＣ−ＤＣコンバータである。すなわち、１次巻線１４Ａと２次巻線１４Ｂとを有するトランス１４の１次巻線１４Ａに入力電圧ＶＩＮが印加される。このとき、入力電圧ＶＩＮは、駆動信号源１６によって駆動される主スイッチ１５によって周期的にチョッパ制御される。その結果、トランス１４の２次巻線１４Ｂ側に２次電流Ｉ２ａが流れる。２次電流Ｉ２ａは、ＦＥＴを用いた同期整流回路１１によって整流され、平滑回路１８によって平滑化される。最終的に、出力直流電圧ＶＯが出力端に出力される。
【００３０】
主スイッチ１５は、例えばＦＥＴなどのスイッチング素子であって、ドレインがトランスの１次側端子１４Ａｂに接続され、ゲートが駆動信号源１６の出力端子に接続され、ソースがコンバータの入力端子５ｂに接続されている。主スイッチ１５および駆動信号源１６は、コンバータの入力端子５ａ，５ｂに入力された直流の入力電圧ＶＩＮを周期的に断続し、トランスの１次側端子１４Ａａ，１４Ａｂに交流電圧を発生させる。
【００３１】
トランス１４は、１次巻線１４Ａと２次巻線１４Ｂとを有して構成される。トランスの１次側端子１４Ａａ，１４Ａｂは、それぞれコンバータの入力端子５ａ，主スイッチ１５のドレインに接続され、トランスの２次側端子７ａ，７ｂは、同期整流回路１１に接続されている。トランス１４は、主スイッチ１５がオンの期間に、１次巻線１４Ａ側から２次巻線１４Ｂ側へエネルギーを伝達し、トランス１４の巻線比に応じた２次電圧をトランスの２次側端子７ａ，７ｂに出力し、２次電流Ｉ２ａを発生させる。
【００３２】
平滑回路１８は、同期整流回路の出力端子７ｃ，７ｄにおいて同期整流回路１１に接続されている。より詳しくは、平滑回路１８は、同期整流回路の出力端子７ｃ，７ｄ間において直列に接続されたインダクタ１２とキャパシタ１３とを有して構成される。平滑回路１８は、同期整流回路の出力端子７ｃに出力される２次電流Ｉ２Ｃを平滑化し、主スイッチ１５のデューティ比に応じた直流出力電圧ＶＯをコンバータの出力端子５ｃ，５ｄに出力する。
【００３３】
次に、図２（ａ）を参照して、同期整流回路１１の構成について説明する。図２（ａ）は、図１のフォワード方式ＤＣ−ＤＣコンバータの回路構成を詳細に示す図である。
【００３４】
同図に示すように、同期整流回路１１は、トランスの２次側端子７ａ，７ｂにおいて２次巻線１４Ｂと接続され、同期整流回路の出力端子７ｃ，７ｄにおいて平滑回路１８と接続される。より詳しくは、２次巻線１４Ｂとコンバータの出力端子５ｄとの間で平滑回路１８に対して並列に接続された第１のＦＥＴ１Ｃと、２次巻線１４Ｂとコンバータの出力端子５ｄとの間で平滑回路１８に直列に接続された第２のＦＥＴ１Ｂと、これらＦＥＴのゲートに接続されてそのゲートを駆動する駆動回路１Ａとを有し、２次電流Ｉ２ａが入力されて整流された２次電流Ｉ２ｃを出力する。ここで、第１のＦＥＴ１Ｃおよび第２のＦＥＴ１Ｂは、それぞれ、図８における還流用ＦＥＴ８２および同期整流用ＦＥＴ８１に相当する役割を担う。
【００３５】
駆動回路１Ａは、第１の分圧手段である抵抗素子８ａ，８ｂ、第１の交流結合素子８ｃ、第１の論理素子１０ａ、第２の分圧手段である抵抗素子９ａ，９ｂ、第２の交流結合素子９ｃ、第２の論理素子１０ｂおよび論理素子制御手段２０を含んで構成される。
【００３６】
抵抗素子８ａは、その一端がトランスの２次側端子７ｂに接続され、その他端がノードＮ１に接続されている。ここで、ノードＮ１は、抵抗素子８ａの他端と、抵抗素子８ｂの一端と、第１の交流結合素子８ｃの一端と、を接続する節点である。抵抗素子８ｂは、その一端がノードＮ１に接続され、その他端が同期整流回路の出力端子７ｄに接続されている。抵抗素子８ａ，８ｂは、主スイッチ１５がオフ（遮断）されたときに、第２のＦＥＴ１Ｂのドレイン・ソース間に出力される２次電圧を分圧し、分圧された２次電圧をノードＮ１に出力する。
【００３７】
第１の交流結合素子８ｃは、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。ここで、ノードＮ２は、第１の交流結合素子８ｃの他端と、第１の論理素子１０ａの入力端子と、負荷抵抗８ｄの一端と、を接続する節点である。第１の交流結合素子８ｃは、分圧された２次電圧が入力され、分圧された２次電圧の直流成分を阻止して分圧された２次電圧の交流成分Ｖ１ｉのみをノードＮ２に出力する。この第１の交流結合素子８ｃとしては、具体的には、ブロッキングコンデンサが用いられる。
【００３８】
第１の論理素子１０ａは、入力端子がノードＮ２に接続され、出力端子が第１のＦＥＴ１Ｃのゲートに接続されている。また、第１の論理素子１０ａの電源供給端子は、後述する論理素子制御手段２０に接続されている。第１の論理素子１０ａは、交流成分Ｖ１ｉが入力され、その入力に対するしきい値演算を行い、演算結果に応じたパルス列Ｖ１ｏを第１のＦＥＴ１Ｃのゲートに対して出力する。この第１の論理素子１０ａとしては、具体的には、ＣＭＯＳを含む非反転バッファが用いられる。
【００３９】
第２の交流結合素子９ｃは、一端がトランスの２次側端子７ａに接続され、他端がノードＮ４に接続されている。ここで、ノードＮ４は、第２の交流結合素子９ｃの他端と、抵抗素子９ａの一端と、を接続する節点である。主スイッチ１５がオン（導通）されたときに、第１のＦＥＴ１Ｃのドレイン・ソース間に出力される２次電圧が入力されて、２次電圧の直流成分を阻止して２次電圧の交流成分のみノードＮ４に出力する。この第２の交流結合素子９ｃとしては、具体的には、ブロッキングコンデンサが用いられる。
【００４０】
抵抗素子９ａは、一端がノードＮ４に接続され、他端がノードＮ３に接続されている。ここで、ノードＮ３は、抵抗素子９ａの他端と、抵抗素子９ｂの一端と、第２の論理素子１０ｂの入力端子と、ダイオード９ｄのカソードと、を接続する節点である。抵抗素子９ｂは、その一端がノードＮ３に接続され、その他端が同期整流回路の出力端子７ｄに接続されている。抵抗素子９ａ，９ｂは、主スイッチ１５がオンされたときに、第１のＦＥＴ１Ｃのドレイン・ソース間に出力される２次電圧を分圧し、分圧された２次電圧の交流成分Ｖ２ｉをノードＮ３に出力する。
【００４１】
第２の論理素子１０ｂは、入力端子がノードＮ３に接続され、出力端子が第２のＦＥＴ１Ｂのゲートに接続されている。また、第２の論理素子１０ｂの電源供給端子は、後述する論理素子制御手段２０に接続されている。第２の論理素子１０ｂは、交流成分Ｖ２ｉが入力され、その入力に対するしきい値演算を行い、演算結果に応じたパルス列Ｖ２ｏを第２のＦＥＴ１Ｂのゲートに対して出力する。この第２の論理素子１０ｂとしては、具体的には、ＣＭＯＳを含む非反転バッファが用いられる。
【００４２】
ダイオード９ｄは、アノードが同期整流回路の出力端子７ｄに接続され、カソードがノードＮ３に接続されている。ダイオード９ｄは、直流クランプに用いられている。
【００４３】
論理素子制御手段２０は、第１の論理素子１０ａおよび第２の論理素子１０ｂのの電源供給端子に接続されている。論理素子制御手段２０は、出力直流電圧ＶＯが入力され、出力直流電圧ＶＯが所定値以下であるときに第１の論理素子１０ａおよび第２の論理素子１０ｂの出力を停止させる。より詳しくは、出力直流電圧ＶＯが所定値以下であるときに第１の論理素子１０ａおよび第２の論理素子１０ｂへの電源電圧の印加を停止する。具体的には、過小電圧ロックアウト（ＵＶＬＯ：Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ−Ｏｕｔ）部が用いられる。
【００４４】
次に、図２（ｂ）を参照して、論理素子制御手段２０の構成および動作について説明する。ここで、図２（ｂ）は論理素子制御手段２０の回路図である。
【００４５】
論理素子制御手段２０は出力電圧ＶＯを分圧するための抵抗６ａと６ｂ、コンパレータ６ｃ、基準電圧電源６ｄ、スイッチトランジスタ６ｅとその負荷抵抗６ｆ、パストランジスタ６ｇ、及び低電圧ダイオード６ｈを含んで構成されている。
【００４６】
抵抗６ａ，６ｂは、コンバータの出力端子５ｃ，５ｄ間においてに直列に接続されている。抵抗６ａと抵抗６ｂとを接続するノードは、コンパレータ６ｃの反転入力端子に接続されている。
【００４７】
基準電圧電源６ｄは、正側端子がコンパレータ６ｃの非反転入力端子に接続され、負側端子がコンバータの出力端子５ｄに接続されている。
【００４８】
コンパレータ６ｃは、反転入力端子が抵抗６ａ，６ｂを接続するノードに接続され、非反転入力端子が基準電圧電源６ｄの正側端子に接続され、出力端子はスイッチトランジスタ６ｅのベースに接続されている。コンパレータ６ｃの電源電圧端子はコンバータの出力端子５ｃ，５ｄに接続されている。
【００４９】
スイッチトランジスタ６ｅは、ベースがコンパレータ６ｃの出力端子に接続され、エミッタがコンバータの出力端子５ｄに接続され、コレクタがノードＮ５に接続されている。ここで、ノードＮ５は、負荷抵抗６ｆの一端と、パストランジスタ６ｇのベースと、低電圧ダイオード６ｈのカソードと、を接続する節点である。
【００５０】
低電圧ダイオード６ｈは、アノードがコンバータの出力端子５ｄに接続され、カソードがノードＮ５に接続されている。
【００５１】
パストランジスタ６ｇは、コレクタがコンバータの出力端子５ｃに接続され、ベースがノードＮ５に接続され、エミッタが論理素子制御手段２０の出力端子に接続されている。
【００５２】
この構成により、出力電圧ＶＯがγ６Ｖｒ以上になるとパストランジスタ６ｇを通してＶＤＤ＝ＶＺ＋ＶＢＥの電圧を出力し、ＶＯ＜γ６Ｖｒではパストランジスタ６ｇをオフにするのでＶＤＤ＝０（Ｖ）となる。ここで、γ６は抵抗６ａと６ｂの分圧比、Ｖｒは基準電圧源６ｄの電圧、ＶＺは定電圧ダイオード６ｈのツェナー電圧、ＶＢＥはパストランジスタ６ｇのベース・エミッタ間電圧である。
【００５３】
次に、図２（ａ）を参照して、ＤＣ−ＤＣコンバータ１００の動作について説明する。
【００５４】
図２（ａ）において、主スイッチ１５がオンの時、第１のＦＥＴ１Ｃのドレイン・ソース間にはピーク振幅がＶＩＮ／ｎの方形波が出力され、平均出力電圧ＶＯは、下記式（１）；
ＶＯ＝ｄＶＩＮ／ｎ・・・・・・・・・・・・・・（１）
となる。ここで、ＶＩＮは入力電圧、ｎはトランスの巻数比、ｄは主スイッチ１５を駆動するパルスのデューティ比である。
【００５５】
抵抗９ａと９ｂの分圧比γ９は、下記式（２）；
ＶＯ＜Ｖｔｈ／γ９＜ＶＩＮ／ｎ・・・・・・・・・・（２）
を満たすように定められている。ここで、Ｖｔｈは論理素子１０ｂのしきい電圧である。従って、主スイッチ１５がオンの時に、分圧された２次電圧の交流成分Ｖ２ｉがγ９ＶＩＮ／ｎ付近のレベルに到達し、交流成分Ｖ２ｉがしきい電圧Ｖｔｈを超えるので、第２のＦＥＴ１Ｂは主スイッチ１５に同期してオンとなり、同期整流を行う。
【００５６】
一方、主スイッチ１５がオフの期間、第２のＦＥＴ１Ｂのドレイン・ソース間にはピーク電圧が２ＶＩＮ以上の正弦半波状のパルスが出力される。そこで、抵抗８ａと８ｂの分圧比γ８は、下記式（３）；
ＶＯ＜Ｖｔｈ／γ８＜２ＶＩＮ・・・・・・・・・・（３）
を満たすように定められている。従って、主スイッチがオフの期間に、分圧された２次電圧の交流成分Ｖ１ｉが２γ８ＶＩＮ以上のレベルに到達し、交流成分Ｖ１ｉがしきい電圧Ｖｔｈを超えるので、第１のＦＥＴ１Ｃはオンとなり、インダクタ１２を流れる電流の還流経路を形成する。
【００５７】
図２（ａ）の上記同期整流作用は、論理素子制御手段２０から第１の論理素子１０ａと第２の論理素子１０ｂとに電源電圧ＶＤＤが供給されている場合、すなわちγ６Ｖｒ≦ＶＯの場合に行われる。出力直流電圧が低電圧状態すなわちＶＯ＜γ６Ｖｒでの整流作用は、同期整流用ＦＥＴ１Ｂと還流用ＦＥＴ１Ｃとのそれぞれの並列ダイオード、具体的には、ドレインをカソードとしソースをアノードとする寄生ダイオードによって行われる。
【００５８】
以上のように、ＤＣ−ＤＣコンバータ１００によれば、第１および第２のＦＥＴ１Ｃ，１Ｂのゲートには、分圧された２次電圧の交流成分Ｖ１ｉ，Ｖ２ｉに対してしきい値演算した演算結果に応じたパルス列Ｖ１ｏ，Ｖ２ｏが入力される。それによって、第１および第２のＦＥＴ１Ｃ，１Ｂのオンおよびオフ時の立ち上がり時間および立下り時間が２次電圧の立ち上がり時間および立ち下がり時間に影響されにくくなるため、主スイッチ１５を共振スイッチとする共振型ＤＣ−ＤＣコンバータにおいても、トランス２次側の誤動作を防止することができる。
【００５９】
第１および第２の論理素子１０ａ，１０ｂには、分圧された２次電圧の交流成分Ｖ１ｉ，Ｖ２ｉのみが入力される。この場合、第１および第２の交流結合手段８ｃ，９ｃによって分圧された２次電圧の直流成分が阻止されるので、例えばコンバータの出力端子５ｃ，５ｄの出力直流電圧ＶＯが第１および第２の論理素子１０ａ，１０ｂに入力された場合においても、第１および第２のＦＥＴ１Ｃ，１Ｂが導通状態となることが防止され、トランス２次側の誤動作を防止することができる。
【００６０】
また、第１および第２の論理素子１０ａ，１０ｂは、直流出力電圧ＶＯが所定値γ６Ｖｒ以下であるときに論理素子制御手段２０によって出力が停止される。第１および第２の論理素子１０ａ，１０ｂの電源電圧として直流出力電圧を用いる場合には、直流出力電圧ＶＯが低いと第１および第２の論理素子１０ａ，１０ｂの負荷駆動能力が小さくなりゲート・ソース間容量の大きな第１および第２のＦＥＴ１Ｃ，１Ｂを確実にオン・オフすることができなくなる。第１および第２の論理素子１０ａ，１０ｂの出力を停止すると、第１および第２のＦＥＴ１Ｂ，１Ｃの寄生ダイオードによって整流作用が行われるため、直流出力電圧ＶＯが低い場合においても、同期整流回路１１を確実に動作させることができる。
（第２実施形態）
【００６１】
図３は、第２実施形態に係るフォワード方式ＤＣ−ＤＣコンバータ２００の回路構成を示す図である。ＤＣ−ＤＣコンバータ２００と第１実施形態に示されたＤＣ−ＤＣコンバータ１００との構成上の相違点は、出力直流電圧が所定電圧値より大きいときに、主スイッチ１５を遮断すると共に、ＦＥＴ１ＢおよびＦＥＴ１Ｃを遮断状態にするディスエーブル手段３１をさらに備えた点である。この相違点以外の構成については、第１実施形態と同様なので詳細な説明を省略する。
【００６２】
ディスエーブル手段３１は、コンパレータ１２ａと、基準電圧源１２ｂと、第１のＡＮＤゲート１１ａと、第２のＡＮＤゲート１１ｂと、主スイッチ駆動停止手段１１ｃとを含んで構成されている。
【００６３】
コンパレータ１２ａは、反転入力端子がコンバータの出力端子５ｃに接続され、非反転入力端子が基準電圧源１２ｂの正側端子に接続され、出力端子がノードＮ６に接続されている。ここで、ノードＮ６は、第１のＡＮＤゲート１１ａの一方の入力端子と、第２のＡＮＤゲート１１ｂの一方の入力端子と、主スイッチ駆動停止手段１１ｃの一方の入力端子と、コンパレータ１２ａの出力端子とを接続する節点である。コンパレータ１２ａは、基準電圧源１２ｂの基準電圧と出力直流電圧ＶＯとが入力され、これら入力に対する比較演算を行い、比較演算結果をノードＮ６に出力する。
【００６４】
第１のＡＮＤゲート１１ａは、一方の入力端子がノードＮ６に接続され、他方の入力端子がノードＮ７に接続され、出力端子が第１のＦＥＴ１Ｃのゲートに接続されている。ここで、ノードＮ７は、第１の交流結合素子８ｃの他端と、第１のＡＮＤゲート１１ａの他方の入力端子と、負荷抵抗８ｄと、を接続する節点である。第１のＡＮＤゲート１１ａは、コンパレータ１２ａが出力する比較演算結果と分圧された２次電圧の交流成分Ｖ３ｉとが入力され、これら入力に対する論理積演算を行い、その演算結果に応じたパルス列Ｖ３ｏを第１のＦＥＴ１Ｃのゲートに対して出力する。
【００６５】
第２のＡＮＤゲート１１ｂは、一方の入力端子がノードＮ６に接続され、他方の入力端子がノードＮ８に接続され、出力端子が第２のＦＥＴ１Ｂのゲートに接続されている。ここで、ノードＮ８は、抵抗素子９ａの他端と、抵抗素子９ｂの一端と、ダイオード９ｄのカソードと、第２のＡＮＤゲート１１ｂの他方の入力端子と、を接続する節点である。第２のＡＮＤゲート１１ｂは、分圧された２次電圧の交流成分Ｖ４ｉとコンパレータ１２ａが出力する比較演算結果とが入力され、これら入力に対する論理積演算を行い、その演算結果に応じたパルス列Ｖ４ｏを第２のＦＥＴ１Ｂのゲートに対して出力する。
【００６６】
主スイッチ駆動停止手段１１ｃは、一方の入力端子が駆動信号源１６の出力端子に接続され、他方の入力端子がノードＮ６に接続され、出力端子が主スイッチ１５のゲートに接続されている。主スイッチ駆動停止手段１１ｃは、駆動信号源１６が出力する駆動信号とコンパレータ１２ａが出力する比較演算結果とが入力され、それら入力に対する論理積演算を行い、その演算結果に応じたパルス列Ｖ５ｏを主スイッチ１５のゲートに対して出力する。
【００６７】
次に、図３を参照して、ディスエーブル手段３１の動作について説明する。
【００６８】
出力電圧ＶＯが基準電圧源１２ｂの電圧よりも高くなるとコンパレータ１２ａの出力はローレベル“Ｌ”となり、これによってＡＮＤゲート１１ａ、１１ｂ、１１ｃは全て閉じる。これによって主スイッチ１５、同期整流用ＦＥＴ１Ｂ、還流用ＦＥＴ１Ｃは全てオフとなる。このディスエーブル機能は過電圧検出や出力電圧制御に有効である。
【００６９】
なお、第２実施形態ではコンパレータ１２ａの反転入力端子に出力電圧が直接入力されているが、抵抗分圧によって分圧された電圧であってもよい。
【００７０】
以上のように、第２実施形態に係るＤＣ−ＤＣコンバータ２００は、ディスエーブル手段３１によって、出力直流電圧ＶＯが基準電圧源１２ｂが有する基準電圧を越える場合においても、出力直流電圧ＶＯによってＦＥＴ１Ｂ，１Ｃがオンされることが防止される。そのため、トランス２次側の誤動作を防止することができる。
（第３実施形態）
【００７１】
図４は第３実施形態に係るＤＣ−ＤＣコンバータ３００の回路構成を示している。ＤＣ−ＤＣコンバータ３００と第一実施形態に示されたＤＣ−ＤＣコンバータ１００との構成上の相違点は、第１のＦＥＴ１Ｃおよび第２のＦＥＴ１Ｂのうち一方が導通状態にあるときには他方を遮断状態にさせ、一方が遮断状態にあるときには他方を導通状態にさせる排他的手段４１をさらに備えた点である。この相違点以外の構成については、第１実施形態と同様なので詳細な説明を省略する。
【００７２】
排他的手段４１は、第１のスイッチング素子１３ｂと、第２のスイッチング素子１３ａとを含んで構成される。
【００７３】
第１のスイッチング素子１３ｂは、エミッタが同期整流回路の出力端子７ｄに接続され、ベースが負荷抵抗１４ｂを介して第１の論理素子１０ａの出力端子および第１のＦＥＴ１Ｃのゲートに接続され、コレクタがノードＮ１０に接続される。ここで、ノードＮ１０は、抵抗素子９ａの他端と、抵抗素子９ｂの一端と、ダイオード９ｄのカソードと、第２の論理素子１０ｂの入力端子と、第１のスイッチング素子１３ｂのコレクタと、を接続する節点である。第１のスイッチング素子１３ｂは、第１の論理素子１０ａが出力するパルス列Ｖ１ｏがベースに入力され、パルス列Ｖ１ｏがハイレベルのときに第２の論理素子１０ｂの入力と第１のＦＥＴ１Ｃのソースとを導通する。第１のスイッチング素子１３ｂとしては、具体的には、第１の論理素子１０ａによってベースを駆動されるトランジスタである。
【００７４】
第２のスイッチング素子１３ａは、ベースが負荷抵抗１４ａを介して第２の論理素子１０ｂの出力端子および第２のＦＥＴ１Ｂのゲートに接続され、エミッタが同期整流回路の出力端子７ｄに接続され、コレクタがノードＮ９に接続される。ここで、ノードＮ９は、第１の交流結合素子８ｃの他端と、第１の論理素子１０ａの入力端子と、第２のスイッチング素子１３ａのコレクタと、負荷抵抗８ｄの一端と、を接続する節点である。第２のスイッチング素子１３ａは、第２の論理素子１０ｂが出力するパルス列Ｖ２ｏがベースに入力され、パルス列Ｖ２ｏがハイレベルのときに第２の論理素子１０ａの入力と第２のＦＥＴ１Ｂのソースとを導通する。具体的には、第２の論理素子１０ｂによってベースを駆動されるトランジスタである。
【００７５】
次に、図４を参照して、排他的手段４１の動作について説明する。
【００７６】
第２の論理素子１０ｂの出力がハイレベルにあって第２のＦＥＴ１Ｂがオンとなっている時は第２のスイッチング素子１３ａもオンとなり、第１の論理素子１０ａの入力はほぼ０となる。このため第１のＦＥＴ１Ｃは強制的にオフとなる。同様に、第１のＦＥＴ１Ｃがオンの時は第２のＦＥＴ１Ｂは強制的にオフとなる。この排他的手段４１はトランスの２次巻線の短絡防止に有効である。
【００７７】
以上のように、フォワード方式のＤＣ−ＤＣコンバータ３００は、排他的手段４１によって２つのＦＥＴ１Ｂ，１Ｃが同時にオンされることが防止されるので、フォワード方式のＤＣ−ＤＣコンバータにおいても、２つのＦＥＴ１Ｂ，１Ｃの整流動作を確実に行うことができる。
（第４実施形態）
【００７８】
次に、図５を参照して、第４実施形態に係るフライバック方式ＤＣ−ＤＣコンバータの構成および動作について説明する。図５は、本発明の第４実施形態に係るフライバック方式ＤＣ−ＤＣコンバータ４００の回路構成を示している。図を簡明にするため、トランス１次側のスナバー回路は省略されている。
【００７９】
同図に示すように、フライバック方式ＤＣ−ＤＣコンバータ４００は、同期整流回路２１、トランス２４、主スイッチ１５、駆動信号源１６および平滑回路２８を備えて構成されている。ＤＣ−ＤＣコンバータ４００と第１実施形態に示されたＤＣ−ＤＣコンバータ１００との構成上の相違点は、トランス２４、平滑回路２８、および同期整流回路２１にある。以下、相違点のみについて説明を行う。
【００８０】
フライバック方式ＤＣ−ＤＣコンバータ４００は、トランスでいったん蓄えられたエネルギーを繰り返し放出する方式のＤＣ−ＤＣコンバータである。すなわち、１次巻線２４Ａと２次巻線２４Ｂとを有するトランス２４の１次巻線２４Ａに入力電圧ＶＩＮが印加されると、入力電圧ＶＩＮは駆動信号源１６が駆動する主スイッチ１５によって周期的にチョッパ制御される。その結果、トランス２４の２次巻線２４Ｂ側に２次電流Ｉ２ａが流れる。２次電流Ｉ２ａは、ＦＥＴを用いた同期整流回路２１によって整流され、平滑回路２８によって平滑化される。最終的に、出力直流電圧ＶＯが出力端に出力される。
【００８１】
トランス２４は、１次巻線２４Ａと２次巻線２４Ｂとを有して構成される。トランスの１次側端子２４Ａａ，２４Ａｂは、それぞれコンバータの入力端子５ａ，主スイッチ１５のドレインに接続され、トランスの２次側端子２７ａ，２７ｂ，２７ｅは、同期整流回路２１に接続されている。なお、１次巻線２４Ａと２次巻線２４Ｂとは、巻き線の極性が逆向きに構成される。トランス２４は、主スイッチ１５がオンの期間にエネルギーを蓄え、主スイッチ１５がオフの期間に蓄えたエネルギーを２次側に放出し、２次電流Ｉ２ａを発生させる。
【００８２】
平滑回路２８は、同期整流回路の出力端子２７ｃ，２７ｄにおいて同期整流回路２１に接続されている。より詳しくは、平滑回路１８は、同期整流回路の出力端子７ｃ，７ｄ間において接続されたキャパシタ２３を有して構成される。平滑回路１８は、同期整流回路の出力端子７ｃに出力される２次電流Ｉ２Ｃを平滑化し、直流の出力電圧ＶＯをコンバータの出力端子５ｃ，５ｄに出力する。
【００８３】
次に、図６を参照して、同期整流回路２１の構成について説明する。図６は、第４実施形態に係るフライバック方式ＤＣ−ＤＣコンバータの回路図である。
【００８４】
同図に示すように、同期整流回路２１は、トランスの２次側端子２７ａ，２７ｂ，２７ｅにおいて２次巻線２４Ｂと接続され、同期整流回路の出力端子２７ｃ，２７ｄにおいて平滑回路２８と接続される。より詳しくは、２次巻線２４Ｂから出力側をみて平滑回路２８に直列に接続されたＦＥＴ２Ｂと、ＦＥＴ２Ｂのゲートに接続されてＦＥＴ２Ｂを駆動する駆動回路２Ａとを有し、２次電流Ｉ２ａが入力されて、整流された２次電流Ｉ２ｂを出力する。
【００８５】
駆動回路２Ａは、分圧手段、交流結合素子２１ｃ、論理素子２２ａ、および論理素子制御手段２０を含んで構成される。
【００８６】
分圧手段は、例えば２次巻線２４Ｂが有する中間タップによって構成され、トランスの２次側端子２７eに接続されている。主スイッチ２５が遮断されたときに２次巻線２４Ｂに出力される２次電圧が入力され、分圧された２次電圧を出力する。
【００８７】
交流結合素子２１ｃは、トランスの２次側端子２７eに接続され、他端がノードＮ１１に接続されている。ここで、ノードＮ１１は、ダイオード２２ｂのカソードと、負荷抵抗２１ｄの一端と、論理素子２２aの入力端子と、を接続する節点である。交流結合素子２１ｃは、分圧された２次電圧が入力され、分圧された２次電圧の直流成分を阻止して交流成分Ｖ６iをノードＮ１１に出力する。この交流結合素子２１ｃは、具体的には、ブロッキングコンデンサである。
【００８８】
論理素子２２ａは、入力端子がノードＮ１１に接続され、出力端子がＦＥＴ２Ｂのゲートに接続され、電源供給端子が論理素子制御手段２０に接続されている。論理素子２２ａは、分圧された２次電圧の交流成分Ｖ６ｉが入力され、入力に対するしきい値演算を行い、演算結果に応じたパルス列Ｖ６ｏをＦＥＴ２Ｂのゲートに対して出力する。この論理素子２２ａとしては、具体的には、ＣＭＯＳを含む非反転バッファが用いられる。
【００８９】
ダイオード２２ｂは、アノードが同期整流回路の出力端子７ｄに接続され、カソードがノードＮ１１に接続されている。ダイオード２２ｂは、直流クランプに用いられている。
【００９０】
論理素子制御手段２０は、論理素子２２ａの電源供給端子に接続されている。論理素子制御手段２０は、第１実施形態と同様に、出力直流電圧ＶＯが所定値以下であるときに論理素子２２ａの出力を停止させる。より詳しくは、出力直流電圧ＶＯが所定値以下であるときに論理素子２２ａへの電源電圧の印加を停止する。具体的には、過小電圧ロックアウト（ＵＶＬＯ：Ｕｎｄｅｒ  Ｖｏｌｔａｇｅ  Ｌｏｃｋ−Ｏｕｔ）部が用いられる。
【００９１】
次に、図６を参照して、第４実施形態に係るフライバック方式ＤＣ−ＤＣコンバータ４００の動作について説明する。
【００９２】
フライバック方式ＤＣ−ＤＣコンバータ４００では、主スイッチ２６がオフの期間に主スイッチの駆動信号２６に同期した、振幅ＶＯの方形波が端子２７ａと２７ｂ間に出力される。中間タップ２７ｃによる分圧比γ２は、下記式（４）；
Ｖｔｈ＜γ２ＶＯ・・・・・・・・・・・・・・・・・（４）
を満たすように設定されている。従って、ＦＥＴ２Ｂはトランス２次側にエネルギーが送られる主スイッチ２６のオフ期間中導通して整流作用を行う。
【００９３】
主スイッチ２６がオン・オフ動作を停止すると端子２７ｂと端子２７ａ間の電圧はＶＯとなるが、この電圧は直流電圧であって交流結合素子２１ｃによって阻止されるためＦＥＴ２Ｂがオンとなることはない。
【００９４】
以上のように、フライバックＤＣ−ＤＣコンバータ４００によれば、ＦＥＴ２Ｂのゲートには、２次巻線に出力される２次電圧を分圧した分圧電圧の交流成分Ｖ６ｉに対してしきい値演算した演算結果に応じたパルス列Ｖ６ｏが入力される。それによって、ＦＥＴ２Ｂのオンおよびオフ時の立ち上がり時間および立下り時間が２次電圧の立ち上がり時間および立ち下がり時間に影響されにくくなるため、主スイッチ１５を共振スイッチとする共振型ＤＣ−ＤＣコンバータとして適用しても、トランス２次側の誤動作を防止することができる。
【００９５】
論理素子２２ａには、分圧電圧の交流成分Ｖ６ｉのみが入力される。この場合、交流結合手段２１ｃによって分圧された２次電圧の直流成分が阻止されるので、例えば出力端の出力直流電圧ＶＯが論理素子２２ａに入力された場合においても、ＦＥＴ２Ｂが導通状態となることが防止され、トランス２次側の誤動作を防止することができる。
【００９６】
また、論理素子２２ａは、第１実施形態の場合と同様に、直流出力電圧ＶＯが所定値γ６Ｖｒ以下であるときに論理素子制御手段２０によって出力が停止される。論理素子２２ａの電源電圧として直流出力電圧ＶＯを用いる場合には、直流出力電圧ＶＯが低いと論理素子２２ａの負荷駆動能力が小さくなりゲート・ソース間容量の大きなＦＥＴ２Ｂを確実にオン・オフすることができなくなる。論理素子２２ａの出力を停止すると、ＦＥＴ２Ｂの寄生ダイオードによって整流作用が行われるため、直流出力電圧ＶＯが低い場合においても、同期整流回路２１を確実に動作させることができる。
（第５実施形態）
【００９７】
図７は、第５実施形態に係るフライバック方式ＤＣ−ＤＣコンバータ５００の回路構成を示す図である。ＤＣ−ＤＣコンバータ５００と第４実施形態に示されたＤＣ−ＤＣコンバータ４００との構成上の相違点は、出力直流電圧が所定電圧値より大きいときに、主スイッチ２５を遮断すると共に、ＦＥＴ２Ｂを遮断状態にするディスエーブル手段３２をさらに備えた点である。この相違点以外の構成については、第４実施形態と同様なので詳細な説明を省略する。
【００９８】
ディスエーブル手段３２は、分圧手段である抵抗素子２４ｃ，２４ｄと、コンパレータ２４ａと、ＡＮＤゲート２３ｃと、主スイッチ駆動停止手段２９と、を含んで構成されている。
【００９９】
抵抗素子２４ｃは、その一端がトランスの２次側端子２７ａに接続され、その他端がノードＮ１２に接続されている。ここで、ノードＮ１２は、抵抗素子２４ｃの他端と、抵抗素子２４ｄの一端と、コンパレータ２４ａの反転入力端子と、を接続する節点である。抵抗素子２４ｄは、その一端がノードＮ１２に接続され、その他端が同期整流回路の出力端子２７ｄに接続されている。抵抗素子２４ｃ，２４ｄは、出力直流電圧ＶＯが入力され、出力直流電圧ＶＯを分圧した電圧をノードＮ１２に出力する。
【０１００】
コンパレータ２４ａは、反転入力端子がノードＮ１２に接続され、非反転入力端子が基準電圧源２４ｂの正側端子に接続され、出力端子がノードＮ１３に接続されている。ここで、ノードＮ１３は、コンパレータ２４ａの出力端子と、ＡＮＤゲート２３ｃの一方の入力端子と、主スイッチ駆動停止手段２９の制御端子と、を接続する節点である。コンパレータ２４ａは、基準電圧源２４ｂの基準電圧と分圧された出力直流電圧とが入力され、これら入力に対する比較演算を行い、比較演算結果をノードＮ１３に出力する。
【０１０１】
ＡＮＤゲート２３ｃは、一方の入力端子がノードＮ１３に接続され、他方の入力端子がノードＮ１４に接続され、出力端子がＦＥＴ２Ｂのゲートに接続されている。ここで、ノードＮ１４は、ダイオード２２ｂのカソードと、ＡＮＤゲート２３ｃの他方の入力端子と、交流結合素子２１ｃの他方の端子と、負荷抵抗２１ｄの一方の端子と、を接続する節点である。ＡＮＤゲート２３ｃは、分圧された２次電圧の交流成分Ｖ７ｉとコンパレータ２４ａが出力する比較演算結果とが入力され、それら入力に対する論理積演算を行い、演算結果に応じたパルス列Ｖ７ｏをＦＥＴ２Ｂのゲートに対して出力する。
【０１０２】
主スイッチ駆動停止手段２９は、主スイッチ１５と駆動信号源１６間に設けられ、制御端子がノードＮ１３に接続されている。主スイッチ駆動停止手段２９は、コンパレータ２４ａの比較演算結果が入力され、その比較演算結果に応じて駆動信号源１６から主スイッチ２５のゲートへの接続を導通または遮断する。
【０１０３】
次に、図７を参照して、ディスエーブル手段３２の動作について説明する。
【０１０４】
抵抗２４ｃと２４ｄの分圧比をγ２４、Ｖｒを基準電圧源２４ｂの電圧とすると、出力電圧ＶＯがＶＯ＞γ２４Ｖｒとなると、コンパレータ２４ａの出力レベルではローとなり、ＡＮＤゲート２３ｃは閉じ、スイッチ２９は開となるため、ＦＥＴ２Ｂと主スイッチ２５は共にオフとなり、ＤＣ−ＤＣコンバータは動作を停止するので、出力電圧ＶＯは低下する。従って、このディスエーブル機能は、同期整流型フライバック方式ＤＣ−ＤＣコンバータの過電圧検出や出力電圧制御に有効である。
【０１０５】
以上のように、第５実施形態に係るＤＣ−ＤＣコンバータ５００は、ディスエーブル手段３２によって、出力直流電圧ＶＯが規定電圧値γ２４Ｖｒ以上になる場合においても、出力直流電圧ＶＯによってＦＥＴ２Ｂがオンされることが防止される。そのため、トランス２次側の誤動作を防止することができる。
【０１０６】
なお、上述した実施形態は本発明に係るＤＣ−ＤＣコンバータの一例を示すものである。本発明に係るＤＣ−ＤＣコンバータは、上記実施形態に限られるものではなく、本発明の要旨を変更しないように上記実施形態を変形したものであってもよい。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１実施形態に係るフォワード方式ＤＣ−ＤＣコンバータの構成を示す図である。
【図２】（ａ）は、図１のフォワード方式ＤＣ−ＤＣコンバータの回路図、（ｂ）は、過小電圧ロックアウト手段の回路図である。
【図３】第２実施形態に係るフォワード方式ＤＣ−ＤＣコンバータの回路図である。
【図４】第３実施形態に係るフォワード方式ＤＣ−ＤＣコンバータの同期整流回路である。
【図５】本発明を説明するためのフライバック方式ＤＣ−ＤＣコンバータの構成を示す図である。
【図６】第４実施形態に係るフライバック方式ＤＣ−ＤＣコンバータの回路図である。
【図７】第５実施形態に係るフライバック方式ＤＣ−ＤＣコンバータの回路図である。
【図８】従来のフォワード方式ＤＣ−ＤＣコンバータである。
【符号の説明】
【０１０８】
１Ａ，２Ａ…ＦＥＴの駆動回路、１Ｂ，２Ｂ，１Ｃ…ＦＥＴ、５ａ，５ｂ…コンバータの入力端子、５ｃ，５ｄ…コンバータの出力端子、７ａ，７ｂ…トランスの２次側端子、７ｃ，７ｄ…同期整流回路の出力端子、８ａ，８ｂ…抵抗素子（第１の分圧手段）、９ａ，９ｂ…抵抗素子（第２の分圧手段）、８ｃ…ブロッキングコンデンサ（第１の交流結合手段）、９ｃ…ブロッキングコンデンサ（第２の交流結合手段）、１１，２１…同期整流回路、１２…インダクタ、１３，２３…キャパシタ、１４，２４…トランス、１４Ａ，２４Ａ…トランスの１次巻線、１４Ｂ，２４Ｂ…トランスの２次巻線、１４Ａａ，１４Ａｂ…トランスの１次側端子、１５…主スイッチ、１６…主スイッチの駆動信号源、１８，２８…平滑回路、２０…論理素子制御手段、３１，３２…ディスエーブル手段、１００，２００，３００，４００，５００…ＤＣ−ＤＣコンバータ、Ｉ２ａ…２次電流，Ｉ２ｃ…平滑された２次電流、ＶＩＮ…入力電圧、ＶＯ…出力直流電圧。
【図１】
2008182794.tif 000003
【図２】
2008182794.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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