(57)【要約】【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。【選択図】図１
2008135458.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された側面が垂直な溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面領域に前記溝を挟んで対峙する位置に前記ソース及びドレインが形成され、前記溝の内面側において前記ソース及びドレインに接する領域から前記溝の内面に沿ってゲート絶縁膜が形成され、該ゲート絶縁膜の内側の溝内部を埋めるようにゲート電極が形成され、該ゲート電極の両側に位置し前記ソース及びドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース及びドレインと前記ゲート電極との間に位置する前記ゲート絶縁膜に厚膜部が形成され、前記ソース及びドレインと離間して前記溝の内面側に形成されているゲート絶縁膜が均等厚の薄膜部とされたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の表面側のソース及びドレインを覆うように表面絶縁膜が形成され、該表面絶縁膜が前記溝の内面側のゲート絶縁膜と前記厚く形成されたゲート絶縁膜の厚膜部に接続形成されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に絶縁膜と窒化膜を形成する工程と、前記窒化膜をマスクとして前記半導体基板に側面が垂直な溝を形成する工程と、前記溝の周縁の半導体基板表層部にイオンを注入して酸化促進部を形成する工程と、酸化法により前記溝の内面側の半導体基板領域を酸化し、前記溝の内面側にゲート酸化膜を形成するとともに、前記酸化促進部に前記溝の内面側のゲート酸化膜よりも厚い厚膜部を形成する工程と、前記ゲート酸化膜の内側の溝内にゲート電極を形成する工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記溝の周縁の半導体基板表層部にイオンを注入する際、溝の深さ方向に対してイオンを傾斜注入し、前記溝の入口部周縁に相当する半導体基板表層部に前記酸化促進部を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記酸化促進部は、前記ソース及びドレインの一部の領域であることを特徴とする請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記溝の周縁の半導体基板表層部に対するイオンの注入により、注入部分をアモルファスシリコンとすることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項９】
前記酸化促進部を形成するために注入するイオンは、前記ソース及びドレインを形成するイオンと同一導電型を有するイオンであることを特徴とする請求項５乃至７のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記溝の周縁の半導体基板表層部にイオンを注入する際の注入量を５×１０15〜５×１０16atoms/cm2の範囲とすることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記イオンを注入する際のイオン注入角度を前記溝の深さ方向に対する傾斜角θと定義し、ソースドレイン領域となるべき領域の深さをａ、窒化膜の膜厚をｂ、溝の幅をｃと定義し、前記傾斜角θをｔａｎ-1｛ｃ／（ａ＋ｂ）｝＜θ＜ｔａｎ-1｛ｃ／ｂ｝の式の範囲とすることを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの寸法も縮小化され、この寸法縮小によりＭＯＳトランジスタのショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法の縮小とともにトランスファーゲートトランジスタのチャネル長も縮小されるが、このためトランスファーゲートトランジスタのパフォーマンスが低下し、ＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。なお、以下の説明ではトランスファーゲートトランジスタをメモリセルトランジスタと記載する。
【０００３】
トランジスタのショートチャネル対策の１つとして、チャネルを３次元構造としたトレンチゲートトランジスタが開発されている。このトレンチゲートトランジスタとは、半導体基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。このトレンチゲートトランジスタ（ＲＣＡＴ＝Recess Channel Access Transistorとも呼ばれている）を用いたＤＲＡＭの一例構造について、図１５、図１６を参照して以下に説明する。図１５はメモリセルの平面構造を示す概念図、図１６は図１５のラインＡ-Ａ'に沿うメモリセルの断面の概念図である。
【０００４】
図１５に示すメモリセル部１０１は、１つの活性領域に２ビットのメモリセルが配置された構造の一例である。
この例のメモリセル部１０１においてその領域の半導体基板に図１５に示す平面視若干斜めに傾斜した細長い活性領域１０２が複数、所定の間隔で横(Ｘ)方向及び縦(Ｙ)方向に整列形成され、各活性領域１０２の中央部にビット線コンタクトを有し、その左右にメモリセルトランジスタと基板コンタクト１０５に接続された図示略のキャパシタが設けられてメモリセル部１０１が大略構成される。この図の構成では横(Ｘ)方向に折れ線状に複数配線されたビット線１０６、縦(Ｙ)方向に複数配線されたワード線(ゲート電極を含む)１０７を共通配線とし、多数のメモリセルが行列状に繰り返し配列されている。また、ソース、ドレインとなる半導体基板表面には選択エピタキシャル層１０３が形成され、ワード線１０７の側壁にはＬＤＤサイドウォール１０８が形成されている。
図１６に示すメモリセル部の断面構造は、トレンチ分離絶縁膜１１０、溝１１１、ゲート酸化膜１１２、ゲート電極１１３、第１の基板コンタクト内導電膜層１１４、低濃度不純物拡散層１１５、高濃度不純物拡散層１１６、ゲート電極上絶縁層マスク１１７、第２の基板コンタクト内導電膜層１１９、ゲート電極側壁酸化膜１２０、ＬＤＤサイドウオール１０８を備えて構成されている。
【０００５】
このようなトレンチゲートトランジスタに関する先行文献として下記特許文献が知られている。
特許文献１（特開平６−１３６２１号公報）には、トレンチゲート型ＭＯＳＦＥＴにおいて、Ｎ-ドリフト層２のゲート電極５近傍部分での電界集中を緩和して、耐圧を向上することを目的として、ゲート電極５とＮ-ドリフト層２との間に介在する第１ゲート絶縁膜６ａを、該ゲート電極５とウェル領域３の、チャネルが形成される部分との間に介在する第２のゲート絶縁膜６ｂより薄くし、上記ゲート電極５に逆バイアスを印加した時、上記Ｎ-ドリフト層２のゲート電極に近接する部分がＰ型に反転するようにした構成が開示されている。
【特許文献１】特開平６−１３６２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１５、図１６に代表的に示す構造のトレンチゲート型のトランジスタは、プレーナー型のトランジスタに比べ、短いゲートピッチでゲート長を長くできる利点を有するものの、ゲート容量が大きくなってしまうという問題を有している。
また、プレーナトランジスタでは、ゲート電極が半導体基板上にのみ位置しておりソース、ドレインを形成する拡散層と対向する面は、半導体基板表面で平面的に重なった領域に限られていたが、トレンチゲート構造のトランジスタでは、基板表面のみならず、トレンチ内上部側壁にも拡散層が接触しており、ゲート電極と拡散層の重なり面積が増大するため、ゲート容量が大きくなってしまう。この重なり領域はゲート電極、即ち、ＤＲＡＭにおいてはワード線に寄生する容量となるため、動作遅延の原因となり、高速動作の障害となる問題を有していた。
【０００７】
従って従来のトレンチゲート型のトランジスタにあっては、ゲート容量を低減できる構造が望まれている。
例えば、ゲート長を縮小することによりメモリセル部の回路を微細化できるトレンチゲートトランジスタを有するＤＲＡＭは、リフレッシュ特性の向上効果を得られる反面、ゲート容量の増大により、情報の書き込み時に必要な電流値が増加し、消費電力が上昇してしまう、という問題を有していた。
【０００８】
本発明は、以上のような事情に鑑みてなされたもので、ワード線を備えたＤＲＡＭに好適であって、トレンチゲートトランジスタを備えた構造において、トランジスタ特性に影響を与えることなく、ワード線の容量の増加を抑制した構成の半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明の半導体装置は、半導体基板に形成された側面が垂直な溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする。
【００１０】
（２）本発明の半導体装置は、前記半導体基板の表面領域に前記溝を挟んで対峙する位置に前記ソース及びドレインが形成され、前記溝の内面側において前記ソース及びドレインに接する領域から前記溝の内面に沿ってゲート絶縁膜が形成され、該ゲート絶縁膜の内側の溝内部を埋めるようにゲート電極が形成され、該ゲート電極の両側に位置し前記ソース及びドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする。
（３）本発明の半導体装置は、前記ソース及びドレインと前記ゲート電極との間に位置する前記ゲート絶縁膜に厚膜部が形成され、前記ソース及びドレインと離間して前記溝の内面側に形成されているゲート絶縁膜が均等厚の薄膜部とされたことを特徴とする。
（４）本発明の半導体装置は、前記半導体基板の表面側のソース及びドレインを覆うように表面絶縁膜が形成され、該表面絶縁膜が前記溝の内面側のゲート絶縁膜と前記厚く形成されたゲート絶縁膜の厚膜部に接続形成されてなることを特徴とする。
【００１１】
（５）本発明の半導体装置の製造方法は、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に絶縁膜と窒化膜を形成する工程と、前記窒化膜をマスクとして前記半導体基板に側面が垂直な溝を形成する工程と、前記溝の周縁の半導体基板表層部にイオンを注入して酸化促進部を形成する工程と、酸化法により前記溝の内面側の半導体基板領域を酸化し、前記溝の内面側にゲート酸化膜を形成するとともに、前記酸化促進部に前記溝の内面側のゲート酸化膜よりも厚い厚膜部を形成する工程と、前記ゲート酸化膜の内側の溝内にゲート電極を形成する工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することを特徴とする。
（６）本発明の半導体装置の製造方法は、前記溝の周縁の半導体基板表層部にイオンを注入する際、溝の深さ方向に対してイオンを傾斜注入し、前記溝の入口部周縁に相当する半導体基板表層部に前記酸化促進部を形成することを特徴とする。
（７）本発明の半導体装置の製造方法は、前記（５）または（６）に記載の酸化促進部は、前記ソース及びドレインの一部の領域であることを特徴とする。
（８）本発明の半導体装置の製造方法は、前記溝の周縁の半導体基板表層部に対するイオンの注入により、注入部分をアモルファスシリコンとすることを特徴とする。
（９）本発明の半導体装置の製造方法において、前記（５）〜（８）の何れかに記載の酸化促進部を形成するために注入するイオンは、前記ソース及びドレインを形成するイオンと同一導電型を有するイオンであることを特徴とする。
（１０）本発明の半導体装置の製造方法は、前記（５）〜（８）のいずれかに記載の溝の周縁の半導体基板表層部にイオンを注入する際の注入量を５×１０15〜５×１０16atoms/cm2の範囲とすることを特徴とする。
（１１）本発明の半導体装置の製造方法は、前記イオンを注入する際のイオン注入角度を前記溝の深さ方向に対する傾斜角θと定義し、ソースドレイン領域となるべき領域の深さをａ、窒化膜の膜厚をｂ、溝の幅をｃと定義し、前記傾斜角θをｔａｎ-1｛ｃ／（ａ＋ｂ）｝＜θ＜ｔａｎ-1｛ｃ／ｂ｝の式の範囲とすることを特徴とする。
【発明の効果】
【００１２】
以上説明したように、本発明構造であるならば、ドレインとソースとの距離を短くして微細化を図ったトレンチゲートトランジスタの構造において、従来構造のトレンチゲートトランジスタの容量、即ち、ＤＲＡＭに適用した場合におけるワード線の寄生容量が必然的に増加していた問題を解消し、信号遅延の問題、信号遅延に伴う動作速度遅延の問題を解消することができる。
しかも本発明によれば、ゲート電極とソース及びドレインとの間の部分にゲート絶縁膜の厚膜部をゲート及びドレインから離れる側の溝の内面側のゲート絶縁膜を薄膜部としているので、トランジスタの特性には特に影響を与えることなく、容量増大を抑制できる効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施形態による半導体装置を図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は本発明に係る半導体装置の第１実施形態の平面構造を示す概念図、図２は図１のＢ−Ｂ’線に沿う断面構造を示す概念図である。
これらの図において、本発明の半導体装置Ｈに適用される半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トレンチ分離絶縁膜（素子分離絶縁膜）２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離する。この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
【００１４】
本実施形態の構造では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて整列形成され、各活性領域Ｋの両端部と中央部に個々に不純物拡散層が配置され、この形態では中央部にドレイン３、その両端部側にソース４ａ、４ｂが形成され、それらの真上に配置される形で基板コンタクト部５ｃ、５ａ、５ｂが規定される。
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではないので図１に示す活性領域Ｋの形状はその他一般的なトレンチゲートトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
【００１５】
次に、図１の横（Ｘ）方向に折れ線状にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に直線状のワード配線７が延出配線され、これらのワード配線７が図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード線７は各活性領域Ｋと交差する部分において、図２に示されるゲート電極８を含むように構成されている。
【００１６】
図２に示す断面構造に示す如く、半導体基板１においてトレンチ分離絶縁膜２に区画された活性領域Ｋにソース４ａ、ドレイン３、ソース４ｂが離間して形成され、ソース４ａとドレイン３との間に半導体基板１を掘り下げて形成した溝１１が形成され、ドレイン３とソース４ｂとの間の位置に半導体基板１を掘り下げて形成した溝１２が形成され、これら溝１１、１２の両側に位置するトレンチ分離絶縁膜２の上にも溝１３が形成されている。
これらの溝１１、１２はワード配線７に沿って連続形成されている。前記溝１１はソース４ａとドレイン３との間に位置するように形成され、前記溝１２はドレイン３とソース４ｂとの間に位置するように形成されている。
この形態のトレンチゲート型のトランジスタ構造においては、ドレイン３、ソース４ａおよび４ｂとの対比位置関係やチャネル形状に応じて溝の内壁部の形状を形成するので、図に示す形状には限るものではない。
【００１７】
前記溝１１、１２の内周面と各溝周縁部の基板上面位置までゲート絶縁膜１７が形成され、溝１１、１２の各ゲート絶縁膜１７の内側には、各ゲート絶縁膜１７に接するようにゲート電極８が各溝から若干上方にまで突出するように形成され、各ゲート電極８上にはワード配線７と絶縁膜ハードマスク１５が積層形成され、半導体基板１から上方に突出されているゲート電極８の上部側とその上に位置するワード配線７の一部とその上に位置する絶縁膜ハードマスク１５の両側に位置するようにＬＤＤサイドウォール１６が形成されている。なお、トレンチ分離絶縁膜２に形成された溝１３の内部にもゲート電極材料８ａが形成され、その上にワード配線７と絶縁膜ハードマスク１５が積層形成されている。
図３は溝部を拡大した断面模式図である。溝１１、１２に形成されているゲート絶縁膜１７は、溝１１、１２の内面側にほぼ均一の厚さに形成された薄膜部１７ａと、前記薄膜部１７ａに連続するように溝１１、１２の開口部内周縁に形成された厚膜部１７ｂと、前記厚膜部１７ｂに連続するように溝１１、１２の開口部外周縁の半導体基板１の表面側にまで形成された被覆部１７ｃとから構成されている。なお、この被覆部１７ｃの厚さは先の薄膜部１７ａの厚さと同等に形成されている。
本実施形態の構造においてゲート絶縁膜１７は例えば半導体基板１のシリコンを熱酸化して形成されたものである。また、厚膜部１７ｂについては、半導体基板１に対して後述するシリコンイオン注入を行い、注入部分をアモルファス化して酸化レートを上げ、更に熱酸化することにより他の部分より厚膜状に形成したものである。
【００１８】
なお、図２において、前記ドレイン３、ソース４ａおよび４ｂの各々の上方側には基板コンタクト用の導体部１８ａ、１８ｂ、１８ｃが積層形成され、これらの導体部により図１に示す基板コンタクト５ａ、５ｂ、５ｃが構成されて、本願構造の半導体装置を後述するＤＲＡＭに適用した場合のＤＲＡＭのキャパシタ構造に接続できるように構成されている。
【００１９】
本実施形態の構造においては、前記溝１１に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているソース４ａ、ドレイン３により１つのトレンチゲートトランジスタが構成され、前記溝１２に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているドレイン３、ソース４ｂにより他の１つのトレンチゲートトランジスタが構成されている。そしてそれらのトレンチゲートトランジスタが図１の横（Ｘ）方向と縦（Ｙ）方向に複数整列形成されることによりＤＲＡＭメモリセル用の選択トランジスタ部が構成される。
前記トレンチゲートトランジスタの構造において、一例として、ゲート絶縁膜１７は熱酸化によりシリコン酸化膜として形成され、ゲート電極８は多結晶シリコン膜から、ワード配線７は金属膜から形成され、サイドウオール２１は窒化シリコンなどの絶縁膜から形成されている。
【００２０】
以上説明した本実施形態のトレンチゲートトランジスタ構造であるならば、ドレイン３とソース４ａもしくは４ｂとの距離を短くして微細化を図ったトレンチゲートトランジスタの構造においても、ゲート絶縁膜１７の一部に厚膜部１７ｂを設けることによりゲート容量を低減できる効果を奏する。また、ドレイン３、ソース４ａおよび４ｂとゲート電極８との間に存在する厚膜部１７ｂはトレンチゲート型のトランジスタの特性に影響を及ぼすことはないので、微細化したトレンチゲート型のトランジスタでありながら、トランジスタ特性に影響を与えることなく低容量化できる特徴を有する。
【００２１】
次に、本発明構造に係るトレンチゲート型のトランジスタの製造方法の一例について、図４〜図１１を参照して工程順に説明する。
図４に示すように、シリコン基板４０にＳＴＩ法によりトレンチ分離絶縁膜（素子分離絶縁膜）４１を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により７５０〜１１００℃程度の温度で熱酸化膜を形成し、更にその上にＣＶＤ（Chemical Vapor Deposition）法でシリコン窒化膜（ＳｉＮ膜）を積層し、これらをパターニングして所望の領域に熱酸化膜の絶縁膜４２とＳｉＮ膜（窒化膜）４３の積層パターンを残す。
【００２２】
次に、図５に示すようにメモリセル内の熱酸化膜４２とＳｉＮ膜４３により覆われていないシリコン基板４０を異方性ドライエッチングすることでトレンチゲートトランジスタのチャネル領域となる溝４６を形成する。また、溝４６、４６の両側においてトレンチ分離絶縁膜４１の上にも溝４７が形成される。
先の溝４６は先に説明した如く、間欠的に配列形成された活性領域内のトランジスタのチャネル領域に対応し、ソースとドレインとの間に位置するように形成する。
また、これらの溝形成後、必要に応じて水素雰囲気中において高温のベークを行うことが好ましい。
【００２３】
この状態における溝４６の断面を図１０に示す。図１０において、基板４０におけるソースドレイン領域となるべき領域の深さをａ、マスク用のＳｉＮ膜４３の膜厚をｂ、トレンチゲートとなる溝４６の幅をｃと定義する。
次に、先の溝４６に対してシリコンをイオン注入法により５×１０15〜５×１０16atoms/cm2の範囲で注入する。この時、シリコン基板４０に対してイオン注入角度θ（溝４６の深さ方向、あるいはシリコン基板４０の厚さ方向に対する入射角度）を以下の式を満足するようにして注入する。ｔan-1(ｃ／（ａ＋b）)＜θ＜tan-1（ｃ／ｂ）
このシリコンをイオン注入する処理により、溝４６の開口内周縁部には図１１に示すアモルファスシリコン部５１が形成される。この種の半導体の製造に用いるシリコン基板４０は単結晶体から切り出してなるウエハを用いて製造されるので、基本的にシリコン基板４０は単結晶体の部分からなるが、シリコンイオンを前述の範囲で注入した領域はアモルファス化された領域となる。
通常、単結晶シリコンをイオン注入法よりアモルファスシリコン化するためには、垂直注入で１×１０15ａｔｏｍｓ／ｃｍ2必要であるが、ここでは斜め注入であることを考慮して上記の注入量を選択している。
【００２４】
酸及びフッ酸溶液での前処理を行った後、７００〜１１００℃で熱酸化し、図６に示すように溝４６、４７の内側にゲート酸化膜（絶縁膜）４８を半導体基板１上に絶縁膜４８を形成する。この熱酸化膜形成工程において、先のシリコンのイオン注入によりアモルファス化された領域は、他の部分のシリコンよりも酸化レートが早いために、酸化膜が厚く成長する。このため、図１２に拡大して示すように、溝４６の内面側に薄膜状のゲート酸化膜４８が形成され、溝４６の開口部内周縁部にゲート酸化膜の厚膜部５２が形成される。また、この厚膜部５２の外側のシリコン基板４０の表面側にも絶縁膜４９が形成される。
また、この時、７５０℃Ｈ2／Ｏ2雰囲気の低温のウエット酸化を用いると、アモルファスシリコンとシリコン結晶の酸化レートの差が大きくなるので、厚膜部５２を形成する上で有利となる。この条件では、トレンチ内ゲート酸化膜を６ｎｍで形成する場合、シリコン注入したアモルファス領域には９ｎｍの厚さの酸化膜を形成することができる。
さらに連続して不純物をドーピングしたシリコン膜からなるゲート導電膜４４を５００から６００℃程度の温度でＣＶＤ法にて堆積する。
次に、ソースドレイン形成用の所望の領域に１×１０12〜５×１０14ｃｍ-2程度のＰなどの不純物をイオン注入し、９００〜１１００℃の温度でアニールを行い、不純物拡散層を活性化する。これによりソース、ドレインとなる不純物拡散層５０を図７に示すように形成することができる。なお、不純物拡散層５０の底面は、前記酸化促進部の底部に位置整合するように条件制御することができる。
次いで、図８に示すようにゲート導電膜４４上に配線膜４５と絶縁膜ハードマスク５０を形成し、その上にレジストパターンを形成し、レジストパターンをマスクとして絶縁膜ハードマスク５０および配線膜４５及びゲート導電膜４４を順次異方性ドライエッチングする。
【００２５】
続いて、図９に示す如くＳｉＮ膜からなるＬＤＤサイドウォール５２をゲート電極側面側に形成する。さらにその後、このＬＤＤサイドウォール５２とトレンチ分離絶縁膜４１に囲まれたシリコン基板表面の絶縁膜４９を部分的に除去してシリコン基板表面を露出させた後、シリコン基板表面の露出部分に相当する不純物拡散層に接続するようにコンタクト用の導体部を形成することにより図２に示す半導体装置Ｈを形成することができる。
【００２６】
ところで先に説明した実施形態の製造方法に対比し、図１３に示す如くシリコン基板４０にＳＴＩ法によりトレンチ分離絶縁膜４１を形成した後、必要な領域にソース、ドレインとなる低濃度不純物拡散層６０を形成した後、図５以下の工程に従って半導体装置Ｈを製造しても良い。
また、図５に示す如く溝４６、４６を形成した後、図１４に示す如く必要な領域にソース、ドレインとなる低濃度不純物拡散層６０を形成した後、図６以下の工程に従って半導体装置Ｈを製造しても良い。
【００２７】
以上、シリコンの斜め注入を用いてソース、ドレイン拡散層が形成される領域のトレンチ側壁部をアモルファスシリコン化することにより酸化膜の厚膜部を形成する方法について説明したが、他の方法として、ソースおよびドレインを形成する不純物と同一導電型の不純物を注入して選択酸化を行なって、酸化膜の厚膜部を形成することもできる。
上述の実施例では、シリコンをイオン種に用いたが、シリコンに代えて、ソース、ドレインを形成するリンを、例えば、５×１０15〜５×１０16atoms/cm2の範囲で注入する。  注入角度の条件は同じとする。注入領域の単位体積当たりのリン濃度が５×１０20〜１×１０21atoms/cm3なるようにする。ゲート酸化は、シリコン注入の場合と同様に、７５０℃、Ｈ2／Ｏ2ウエット酸化を用いる。リンは増速酸化特性を有するので、リンを注入していない領域のシリコンに比べて２〜２．５倍酸化速度を増加させることができる。したがってトレンチ内ゲート酸化膜を６ｎｍで形成する場合、ソース、ドレインに接する、リン注入領域には、１２〜１５ｎｍの厚さを有する酸化膜を形成することができる。
リンは、ソース、ドレインを形成する不純物と同一不純物であり、ソース、ドレインの形成に何ら悪影響を与えることがない。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施形態に係る半導体装置の平面構造を示す概念図である。
【図２】本発明の第１実施形態に係る半導体装置の部分断面構造を示す概念図である。
【図３】前記半導体装置のトランジスタ部分の断面構造を示す概念図である。
【図４】前記半導体装置の製造方法について説明するもので、半導体基板上にトレンチ分離絶縁膜を形成した状態を示す断面概念図。
【図５】前記半導体装置の製造方法について説明するもので、ＳｉＮ膜をマスクとして溝を形成した状態を示す断面概念図。
【図６】前記半導体装置の製造方法について説明するもので、ゲート絶縁膜を形成した状態を示す断面概念図。
【図７】前記半導体装置の製造方法について説明するもので、不純物をドーピングしたシリコン膜からなるゲート導電膜を形成した状態を示す断面概念図。
【図８】前記半導体装置の製造方法について説明するもので、ゲート導電膜と導電膜と絶縁膜ハードマスクとを積層形成した状態を示す断面概念図。
【図９】前記半導体装置の製造方法について説明するもので、ゲート導電膜と導電膜と絶縁膜ハードマスクの側面側にサイドウォールを形成した状態を示す断面概念図。
【図１０】前記半導体装置の製造方法について説明するもので、溝幅とソースドレイン形成領域の深さと窒化膜の厚さを示す断面概念図。
【図１１】前記半導体装置の製造方法について説明するもので、溝のシリコンをイオン注入している際のイオン入射角度を説明するための断面概念図。
【図１２】前記半導体装置の製造方法について説明するもので、イオン注入後に熱酸化して形成したゲート絶縁膜の状態を示す断面概念図。
【図１３】前記半導体装置の製造方法の他の例について説明するもので、半導体基板上にトレンチ分離絶縁膜を形成した後にイオン打ち込みを行った場合の状態を示す断面概念図。
【図１４】前記半導体装置の製造方法について説明するもので、窒化膜をマスクとしてエッチングにより溝を形成した後、ソースドレイン領域を形成した状態を示す断面概念図。
【図１５】従来のトレンチゲート型のトランジスタの平面構造の一例を示す概念図。
【図１６】図１５に示す構造においてＡ−Ａ’線に沿う断面構造の概念図。
【符号の説明】
【００２９】
Ｋ    活性領域、
１    半導体基板、
２  トレンチ分離絶縁膜（素子分離絶縁膜）、
３    ドレイン、
４ａ  ソース、
４ｂ  ソース、
６    ビット配線、
７    ワード配線、
８    ゲート電極、
１１、１２、１３    溝、
１６    サイドウォール、
１７    ゲート絶縁膜、
１８ａ、１８ｂ、１８ｃ  導体部、
４０    半導体基板、
４１    トレンチ分離絶縁膜（素子分離絶縁膜）、
４２    絶縁膜、
４３    ＳｉＮ膜（窒化膜）、
４８    ゲート酸化膜、
５０    不純物拡散層、
【図１】
2008135458.tif 000003
【図２】
2008135458.tif 000004
【図３】
2008135458.tif 000005
【図４】
2008135458.tif 000006
【図５】
2008135458.tif 000007
【図６】
2008135458.tif 000008
【図７】
2008135458.tif 000009
【図８】
2008135458.tif 000010
【図９】
2008135458.tif 000011
【図１０】
2008135458.tif 000012
【図１１】
2008135458.tif 000013
【図１２】
2008135458.tif 000014
【図１３】
2008135458.tif 000015
【図１４】
2008135458.tif 000016
【図１５】
2008135458.tif 000017
【図１６】
2008135458.tif 000018