(57)【要約】【課題】特に、ペロブスカイト構造の高誘電体酸化物による容量素子と窒化物による容量素子と高抵抗金属材料による抵抗素子とを同一化合物半導体基板上に集積化した半導体装置およびその製造方法に関し、素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を提供する。【解決手段】高誘電体酸化物による容量素子である高誘電体容量素子部２０と窒化物による容量素子である窒化物容量素子部４０との下部電極と、高抵抗金属材料による抵抗素子である金属抵抗素子３０の下部電極とを同一材料の積層金属層１０３で同時に形成する。また、金属抵抗素子３０の抵抗体である金属材料層１０７を、金属抵抗素子３０の下部電極である積層金属層１０３と接するように形成することを特徴とする。【選択図】図１
2008118045.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の容量素子と抵抗素子とを備える半導体装置であって、
半導体基板上に形成される第１の絶縁層と、
前記第１の容量素子の一方の電極として、前記第１の絶縁層上に形成された複数の金属層からなる第１の積層金属層と、
前記第１の積層金属層上に形成された高誘電体層と、
前記第１の容量素子の他方の電極として、前記高誘電体層上に形成された複数の金属層からなる第２の積層金属層と、
前記第２の容量素子の一方の電極として、前記第１の絶縁層上に形成された複数の金属層からなる第３の積層金属層と、
前記第１の積層金属層上に形成された第２の絶縁層と、
前記第２の容量素子の他方の電極として、前記第２の絶縁層上に形成された複数の金属層からなる第４の積層金属層と、
前記第１の絶縁層上に形成された複数の金属層からなる第５および第６の積層金属層と、
前記第１の絶縁層上に、前記第５の積層金属層と前記第６の積層金属層との間に形成された第１の金属材料からなる抵抗体とを備え、
前記第１、第３、第５および第６の積層金属層は、同じ材料でかつ同じ層に島状に形成され、前記第５の積層金属層は前記抵抗体の一端に接し、前記第６の積層金属層は前記抵抗体の他端と接している
ことを特徴とする半導体装置。
【請求項２】
前記第１、第３、第５および第６の積層金属層は、最上の金属層がＰｔからなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１、第３、第５および第６の積層金属層は、最下の金属層がＴｉからなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１、第３、第５および第６の積層金属層は、最上の金属層および最下の金属層の間にＡｌからなる中間の金属層を含む
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１、第３、第５および第６の積層金属層は、さらに、前記中間の金属層と最上の金属層との間にＴｉからなる金属層を含む
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、トランジスタ素子を備え、
前記トランジスタ素子は、前記第１の絶縁層を除去された領域における前記半導体基板上に形成された第３の絶縁層と、
前記第３の絶縁層を貫通し、前記トランジスタ素子の電極として形成された複数の金属層からなる第７の積層金属層とを有し、
前記第７の積層金属層は、前記第４の積層金属層と同じ材料で形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第３の絶縁層は、前記第７の積層金属層の貫通する部分に形成された前記第４の絶縁層を有し、
前記第４の絶縁層は、前記第２の絶縁層と同じ材料でかつ同じ層で形成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体素子は、閾値電圧の異なる２つの電界効果トランジスタを含む
ことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記半導体基板はＧａＡｓまたはＩｎＰで構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１の絶縁層はＳｉＯ2で構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記高誘電体層がＳｒＴｉＯ3に代表されるペロブスカイト構造の高誘電体酸化物で構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記第２の絶縁層はＳｉＮで構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記第３の絶縁層材料がＳｉＮ、ＳｉＯ2、またはＳｉＮとＳｉＯ2の積層により構成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項１４】
前記第２の積層金属層は、Ｐｔ、ＷＳｉ、またはＷＳｉＮを含み構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記第１の金属材料からなる抵抗体は、ＷＳｉＮ、ＷＳｉ、またはＷを含み構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記第４の積層金属層は、半導体基板側よりＴｉ、Ａｌ、Ｔｉ、またはＷＳｉ、Ａｌ、Ｔｉ、またはＷＳｉＮ、Ｔｉ、Ａｌ、Ｔｉ、またはＷ、Ｔｉ、Ａｌ、Ｔｉに積層される金属層からなる
ことを特徴とする請求項１に記載の半導体装置。
【請求項１７】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に第１の絶縁層を形成する第１の工程と、
前記第１、第３、第５および第６の積層金属層を形成する第２の工程と、
前記第１の積層金属層上に高誘電体層を形成する第３の工程と、
前記高誘電体層上に第２の積層金属層を形成する第４の工程と、
前記第１の絶縁層上で、かつ前記第５の積層金属層と前記第６の積層金属層との間に、前記第５の積層金属層と前記第６の積層金属層と接するように第１の金属材料からなる抵抗体を形成する第５の工程と、
前記第３の積層金属層上に前記第２の絶縁層を形成する第６の工程と、
前記第２の絶縁層上に前記第４の積層金属層を形成する第７の工程と
を備える
ことを特徴とする半導体装置の製造方法。
【請求項１８】
前記半導体装置は、前記第５の工程と前記第６の工程の間に、さらに、前記第１、第２、第３、第５および第６の積層金属層上に第４の絶縁層を形成する絶縁層形成工程と、
前記第４の絶縁層に前記第１、第２、第３、第５および第６の積層金属層に達する開口それぞれを同時に形成する開口工程と
を含む
ことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記半導体装置は、さらに、トランジスタ素子を備え、
前記トランジスタ素子は、前記第１の絶縁層を除去された領域における前記半導体基板上に形成された第３の絶縁層と、
前記第３の絶縁層を貫通し、前記トランジスタ素子の電極として形成された複数の金属層からなる第７の積層金属層とを有し、
前記第７の積層金属層は、前記第４の積層金属層と同じ材料でかつ同じ層で形成される
ことを特徴とする請求項１に記載の半導体装置であって、
前記半導体装置の製造方法は、前記第５の工程と前記第６の工程の間に、さらに、前記第１の絶縁層の一部を除去する工程と、
前記第１絶縁層が除去された半導体基板上に前記第３の絶縁層と、前記第１、第２、第３、第５および第６の積層金属層上に前記第４の絶縁層とを同時に同材料で形成する絶縁層形成工程と、
前記第３の絶縁層を開口する工程を含む前記開口工程と、
前記第３の絶縁層の開口に前記第４の積層金属層を形成する工程を含む前記第７の工程と
を備えることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第６の工程において、さらに、前記第３の絶縁層の開口の側壁にも前記第２の絶縁層を形成する
ことを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、ペロブスカイト構造の高誘電体酸化物による容量素子と窒化物による容量素子と高抵抗金属材料による抵抗素子とを同一化合物半導体基板上に集積化した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性の半導体基板上に形成される電界効果型トランジスタ（以下、ＧａＡｓＦＥＴと称する。）は、その優れた性能により、通信機器とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。このＧａＡｓＦＥＴ等の能動素子と、抵抗素子及び容量素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓＭＭＩＣと記載。）は特に広く実用化されている。近年では、ＧａＡｓよりなる半絶縁性の半導体基板上にトランジスタ等の能動素子を形成せず、容量素子や抵抗素子等の受動素子のみを集積した集積受動素子（以下、ＧａＡｓＩＰＤと記載。）に対する需要も高まってきている。
【０００３】
ＧａＡｓＭＭＩＣにおいて、直流成分のカットやグランドラインへのバイパスコンデンサ用に大容量の容量素子が必要とされている。しかしながら、大容量の容量素子を形成するには大きな面積が必要となり、チップ面積の５０％近くを容量素子が占めてしまう場合がある。
【０００４】
そこで、チップ面積低減のためにＳｒＴｉＯ3に代表されるペロブスカイト構造の高誘電体酸化物による大容量の容量素子（以下、ＳＴＯ容量と記載。）を搭載したＧａＡｓＭＭＩＣが知られている。これらペロブスカイト構造の高誘電体酸化物は、従来用いられてきたＳｉＯ2（酸化シリコン）やＳｉＮ（窒化シリコン）等に比べて比誘電率が１０倍以上高く、容量素子の面積を１０分の１以下に出来るメリットがある。そのため、ペロブスカイト構造の高誘電体酸化物は大容量の容量素子の材料として望ましい。
【０００５】
また、ＧａＡｓＭＭＩＣでは、直流成分のカットやバイパスコンデンサに用いる大容量の容量素子のほかに、整合回路に用いる高精度で小容量の容量素子が必要とされている。このような容量素子は容量が数ｐＦで容量の精度が５％以内のものである。高誘電体材料を用いた容量素子は高誘電率を有するために、高精度で小容量の容量素子を形成することは困難である。このため、ＧａＡｓＭＭＩＣには高誘電体材料を用いた大容量の容量素子と精度が高く小容量の容量素子とを共存させて形成されることが望ましい。ＧａＡｓＩＰＤにおいても同様のことが言える。
【０００６】
また、ＧａＡｓ等の化合物半導体よりなる半導体装置の抵抗体には、抵抗としての必要な特性である線形性および高周波における安定性を実現するため、ＷＳｉＮのようなＷ系からなる高抵抗金属膜が抵抗素子の抵抗体として使用されている。
【０００７】
前述のＧａＡｓＭＭＩＣならびにＧａＡｓＩＰＤにおいては、近年、さらなる低コスト化が求められている。特にプロセス技術にはＧａＡｓＭＭＩＣやＧａＡｓＩＰＤとしての素子の性能を落とすことなくプロセス工程の簡素化を行い、プロセスコストの低減を実現することが強く要望されている。
【０００８】
なお、このような要望に対応する技術としては、例えば、特許文献１、２に記載のものがある。特許文献１は、高誘電体材料を用いた大容量の容量素子と、ＳｉＯ2またはＳｉＮを用いた小容量の容量素子があり、それぞれの下部電極はＴｉ、Ａｕ、Ｐｔを順に積層した積層金属（以下、Ｔｉ／Ａｕ／Ｐｔと記載）からなる電極としている。そして、下部電極をイオンミリング法により形成することで、上述の２種類の容量の下部電極の共用化を図っている。
【０００９】
また、特許文献２は、ＷＳｉＮを用いた抵抗体に層間絶縁膜ＳｉＯ2とのエッチング選択性を確保するために、抵抗体上部のコンタクト穴を形成する領域にエッチング選択性のあるＡｕを堆積することで、エッチング停止膜として利用している。
【特許文献１】特開平８−３４００８３号公報
【特許文献２】特開平５−８２５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１に記載の半導体装置は、下部電極の上部に貴金属であるＡｕが堆積されている。Ａｕは化学反応機構のドライエッチング（以下、化学反応性ドライエッチングと記載。）による加工が難しい。そのため、Ａｕを堆積した下部電極を加工するのに、例えば、下部電極以外の領域をフォトレジストで保護しＡｒによる物理的な機構のイオンミリング工程を実施した後に、フォトレジストを除去する工程を追加する必要があり、プロセス工数が増加してしまう。また、上記特許文献２に記載の半導体装置では、Ｗ系抵抗素子に直接コンタクトする。そのため、Ｗ系抵抗素子上部に堆積された絶縁膜にコンタクト穴をエッチングにより形成する必要があるが、Ｗ系抵抗素子がエッチングされてしまわないように、必ずＡｕによる保護領域を形成する必要があるため、プロセス工数が増加しプロセスコストが増加してしまう。Ｗ系抵抗素子にＡｕによる保護領域を設けない場合には、Ｗ系抵抗素子がエッチングにより削れてしまい、素子としての特性を損ねてしまう。
【００１１】
そこで、本発明は、上記課題を解決するためになされたもので、素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１および第２の容量素子と抵抗素子とを備える半導体装置であって、半導体基板上に形成される第１の絶縁層と、前記第１の容量素子の一方の電極として、前記第１の絶縁層上に形成された複数の金属層からなる第１の積層金属層と、前記第１の積層金属層上に形成された高誘電体層と、前記第１の容量素子の他方の電極として、前記高誘電体層上に形成された複数の金属層からなる第２の積層金属層と、前記第２の容量素子の一方の電極として、前記第１の絶縁層上に形成された複数の金属層からなる第３の積層金属層と、前記第１の積層金属層上に形成された第２の絶縁層と、前記第２の容量素子の他方の電極として、前記第２の絶縁層上に形成された複数の金属層からなる第４の積層金属層と、前記第１の絶縁層上に形成された複数の金属層からなる第５および第６の積層金属層と、前記第１の絶縁層上に、前記第５の積層金属層と前記第６の積層金属層との間に形成された第１の金属材料からなる抵抗体とを備え、前記第１、第３、第５および第６の積層金属層は、同じ材料でかつ同じ層に島状に形成され、前記第５の積層金属層は前記抵抗体の一端に接し、前記第６の積層金属層は前記抵抗体の他端と接していることを備える。
【００１３】
この構成によれば、誘電率の異なる容量素子ならびに抵抗素子を集積化する際、容量素子の片方の電極である第１の積層金属層と第３の積層金属層と抵抗素子を容量素子の電極とを接続する金属である第５および第６の積層金属層を同一の材料で同時に形成できるので、プロセス工数の抑制ができる。また、抵抗素子が第５、第６の積層金属層と接続されていることにより、抵抗素子とのコンタクトを形成する場合には、抵抗素子が接続されている第５、第６の積層金属層とコンタクトを形成すればよく、素子の特性を損ねないばかりか、抵抗素子に保護膜を形成するなどの余計な工程が付加されない分だけ、プロセス工数が低減される。例えば、抵抗素子上に形成された絶縁膜があり、抵抗素子上部の絶縁膜にエッチングによりコンタクト穴を形成し、抵抗素子とコンタクトを形成する場合には、抵抗素子も一部エッチングされてしまい、抵抗素子の特性を損ねてしまうというようなこともなくなる。
【００１４】
また、前記第１、第３、第５および第６の積層金属層は、最上の金属層がＰｔからなる
ことを備えてもよい。
【００１５】
この構成によれば、第１の積層金属層と第４の積層金属層と抵抗素子を接続する金属である第５および第６の積層金属層を化学反応性のドライエッチングにより選択的に加工することが可能となるので、物理的なエッチングしかできず、物理的なエッチング対象以外を保護するプロセスを増やす必要のあった従来技術と比べてプロセス工数の抑制ができる。また、Ｐｔを厚くすることで、容量素子の電極の低抵抗化も図れる。また、例えば、第１の積層金属層と第４の積層金属層と抵抗素子を接続する金属である第５および第６の積層金属層上に絶縁層を形成し、これらの積層金属層上部の絶縁層の開口を形成する場合には、ドライエッチングに用いる反応ガスを選択することにより、Ｐｔがエッチング停止膜としての役割を果たすこともできるので、エッチング停止膜としてＡｕを付加するのが不要となり、プロセス工数の抑制が可能となる。
【００１６】
また、前記第１、第３、第５および第６の積層金属層は、最下の金属層がＴｉからなっていても良い。
【００１７】
この構成によれば、絶縁層と密着性のよい材料から積層金属層が形成できる。
また、前記第１、第３、第５および第６の積層金属層は、最上の金属層および最下の金属層の間にＡｌからなる中間の金属層を含んでもよい。
【００１８】
この構成によれば、Ａｌを用いることにより積層金属層の低抵抗化が可能になる。また、ＡｌはＣｌ2で容易に化学反応性ドライエッチングが可能であるので、積層金属層のドライエッチングの高速化が可能となる。
【００１９】
また、前記第１、第３、第５および第６の積層金属層は、さらに、前記中間の金属層と最上の金属層との間にＴｉからなる金属層を含んでもよい。
【００２０】
この構成によれば、Ｔｉを用いることにより中間の金属層と最上の金属層との密着性が向上する。
【００２１】
また、前記半導体装置は、さらに、トランジスタ素子を備え、前記トランジスタ素子は、前記第１の絶縁層を除去された領域における前記半導体基板上に形成された第３の絶縁層と、前記第３の絶縁層を貫通し、前記トランジスタ素子の電極として形成された複数の金属層からなる第７の積層金属層とを有し、前記第７の積層金属層は、前記第４の積層金属層と同じ材料で形成されていてもよい。
【００２２】
この構成によれば、半導体素子の電極と第４の積層金属層と同一の材料で同時に形成することができる。それにより、半導体素子と、第１の積層金属層と第３の積層金属層で挟まれる高誘電体からなる第１の容量素子と、第３の積層金属層と第４の積層金属層で挟まれる第２の絶縁体からなる第２の容量素子と、抵抗素子とを低コストで集積化することができる。
【００２３】
また、前記第３の絶縁層は、前記第７の積層金属層の貫通する部分に形成された前記第４の絶縁層を有し、前記第４の絶縁層は、前記第２の絶縁層と同じ材料でかつ同じ層で形成されてもよい。このとき、前記半導体素子は、閾値電圧の異なる２つの電界効果トランジスタを含んでいてもよい。
【００２４】
この構成によれば、前記第３の絶縁層の開口部に電界効果トランジスタのソース電極、ドレイン電極、ゲート電極が形成されている場合、第３の絶縁層の開口部の側壁に第４の絶縁層が形成されることで、ゲート電極と半導体基板との接触面積が縮小されて短ゲート長化が実現される。また、第３の絶縁層の開口部の側壁に第４の絶縁層が形成されることで、ゲート電極とソース電極ならびにドレイン電極との距離が拡大されて電界効果トランジスタの高耐圧化が実現される。
【００２５】
また、本発明に関わる半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法であって、半導体基板上に第１の絶縁層を形成する第１の工程と、前記第１、第３、第５および第６の積層金属層を形成する第２の工程と、前記第１の積層金属層上に高誘電体層を形成する第３の工程と、前記高誘電体層上に第２の積層金属層を形成する第４の工程と、前記第１の絶縁層上で、かつ前記第５の積層金属層と前記第６の積層金属層との間に、前記第５の積層金属層と前記第６の積層金属層と接するように第１の金属材料からなる抵抗体を形成する第５の工程と、前記第３の積層金属層上に前記第２の絶縁層を形成する第６の工程と、前記第２の絶縁層上に前記第４の積層金属層を形成する第７の工程とを備えることを特徴とする。
【００２６】
この構成によれば、第１の容量素子と、第２の容量素子との下部電極である第１および第３の積層金属層を同一材料で同時に形成でき、プロセスコストの抑制が可能になる。また、抵抗素子が第５、第６の積層金属層と接続されて形成されていることにより、抵抗素子とのコンタクトを形成する場合には、抵抗素子が接続されている第５、第６の積層金属層とコンタクトを形成すればよく、素子の特性を損ねないばかりか、抵抗素子に保護膜を形成するなどの余計な工程が付加されない分だけ、プロセス工数が低減される。例えば、抵抗素子上に形成された絶縁膜があり、抵抗素子上部の絶縁膜にエッチングによりコンタクト穴を形成し、抵抗素子とコンタクトを形成する場合には、抵抗素子も一部エッチングされてしまい、抵抗素子の特性を損ねてしまうというようなこともなくなる。
【００２７】
また、前記半導体装置の製造方法は、さらに、前記半導体装置は、前記第５の工程と前記第６の工程の間に、さらに、前記第１、第２、第３、第５および第６の積層金属層上に第４の絶縁層を形成する絶縁層形成工程と、前記第４の絶縁層に前記第１、第２、第３、第５および第６の積層金属層に達する開口それぞれを同時に形成する開口工程とを含んでもよい。
【００２８】
これによれば、第１、第２、第３、第５および第６の積層金属層に達する開口それぞれを同時にエッチングにより形成できるので、プロセスコストを低減することが出来る。
【００２９】
また、前記半導体装置は、さらに、トランジスタ素子を備え、前記トランジスタ素子は、前記第１の絶縁層を除去された領域における前記半導体基板上に形成された第３の絶縁層と、前記第３の絶縁層を貫通し、前記トランジスタ素子の電極として形成された複数の金属層からなる第７の積層金属層とを有し、前記第７の積層金属層は、前記第４の積層金属層と同じ材料でかつ同じ層で形成されることを特徴とする請求項第１に記載の半導体装置であって、前記半導体装置の製造方法は、前記第５の工程と前記第６の工程の間に、さらに、前記第１の絶縁層の一部を除去する工程と、前記第１絶縁層が除去された半導体基板上に前記第３の絶縁層と、前記第１、第２、第３、第５および第６の積層金属層上に前記第４の絶縁層とを同時に同材料で形成する絶縁層形成工程と、前記第３の絶縁層を開口する工程を含む前記開口工程と、前記第３の絶縁層の開口に前記第４の積層金属層を形成する工程を含む前記第７の工程とを備えてもよい。
【００３０】
これによれば、第１の容量素子と第２の容量素子と抵抗素子とに加えて、トランジスタ素子の同一半導体基板上で形成する際、第１の容量素子と第２の容量素子と抵抗素子との形成する途中の工程の一部とトランジスタ素子を形成する途中の工程の一部とを同一プロセスで形成できる。そのため、２種類の容量素子と抵抗素子と電界効果トランジスタの集積化のプロセスコストを低減し実現出来る。
【００３１】
また、前記第６の工程において、さらに、前記第３の絶縁層の開口の側壁にも前記第２の絶縁層を形成してもよい。
【００３２】
これによれば、前記第３の絶縁層の開口部に電界効果トランジスタのソース電極、ドレイン電極、ゲート電極が形成されている場合、第３の絶縁層の開口部の側壁に第４の絶縁層が形成されることで、ゲート電極と半導体基板との接触面積が縮小されて短ゲート長化が実現される。また、第３の絶縁層の開口部の側壁に第４の絶縁層が形成されることで、ゲート電極とソース電極ならびにドレイン電極との距離が拡大されてトランジスタ素子の高耐圧化が実現される。
【発明の効果】
【００３３】
本発明によれば、素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を実現することができる。よって、本発明により、携帯電話端末等のパワーアンプおよびスイッチ等の通信機器として低コスト化されたＧａＡｓＩＰＤやＧａＡｓＭＭＩＣを実現することができ、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００３５】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、高誘電体容量素子と窒化物容量素子と金属抵抗素子とを集積化した、例えばＧａＡｓＩＰＤであり、高誘電体容量素子の下部電極と窒化物容量素子の下部電極と金属抵抗素子の下部電極とをエッチング停止膜を兼ねる材料で同時形成する。これにより、各素子の特性を損ねることなく、プロセス工数を抑制でき、プロセスコストの低減が実現できる。
【００３６】
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
図１に示す半導体装置１００は、ＧａＡｓからなる半絶縁性の半導体基板１０１上に、ＳｉＯ2からなる絶縁層１０２が形成され、絶縁層１０２上には、高誘電体容量素子部２０と、抵抗素子部３０と、窒化物容量素子部４０とが形成されている。
【００３７】
高誘電体素子部２０には、絶縁層１０２上に、下部電極となる積層金属層１０３と、容量層となるＳｒＴｉＯ3からなる高誘電体層１０４と、上部電極となる金属材料層１０５とが順に形成されている。さらに、容量層となるＳｒＴｉＯ3からなる高誘電体層１０４および上部電極となる金属材料層１０５を保護する絶縁層１０６が形成されている。抵抗素子部３０には、ＳｉＯ2からなる絶縁層１０２上の積層金属層１０３の間に、すわなち、積層金属層１０３の形成されていない領域（以下、コンタクト形成領域と記載。）に抵抗体として金属材料層１０７が形成されている。このとき、抵抗体である金属材料層１０７は、積層金属層１０３と接するように形成されている。窒化物容量素子部４０には、絶縁層１０２上に、下部電極となる積層金属層１０３と、容量層となるＳｉＮからなる絶縁層１０９と、上部電極となる積層金属層１１０とが形成されている。半導体装置１００は、さらに、高誘電体容量素子部２０と抵抗素子部３０と積層金属層１０３とを保護する絶縁層１０８と、高誘電体容量層素子部２０と抵抗素子部３０と窒化物容量素子部４０とを保護する絶縁層１１１と、上層配線となる金属材料層１１２とが順に形成されている。
【００３８】
ここで、高誘電体素子部２０と窒化物容量素子部４０とで下部電極となる積層金属層１０３は、半導体装置１００において下層配線となっており、窒化物容量素子部４０で上部電極となる積層金属層１１０は半導体装置１００において中層配線となっている。
【００３９】
また、ここでは半導体基板１０１としてＧａＡｓを用いているが、例えば、ＩｎＰを用いても良い。また、ここでは絶縁層１０８は、ＳｉＮ／ＳｉＯ2の積層により構成されているが、例えば、ＳｉＮのみもしくはＳｉＯ2のみから構成されても良い。また、ここでは金属材料層１０７はＷＳｉＮから構成されているが、例えば、ＷＳｉからもしくはＷから構成されていても良い。
【００４０】
図２は、本発明の第１の実施の形態に係る半導体装置の下層配線の構造を示す模式的な断面図である。
【００４１】
半導体装置１００において下層配線である積層金属層１０３は図２（ａ）〜図２（ｃ）で示すように、２層〜４層から構成される。絶縁層１０２と接触する積層金属層１０３の最下層１０３１は絶縁層１０２と密着性のよい材料からなり、ここではＴｉが使用されている。ＳｒＴｉＯ3からなる高誘電体層１０４と接触する積層金属層１０３の最上金属層１０３４は、酸化し難くＳｒＴｉＯ3の結晶方位を揃えやすい材料からなり、ここではＰｔが使用されている。また、Ｐｔはガスを選択することで化学反応性エッチングが可能になる。積層金属層１０３は、図２（ａ）で示すように、ＴｉとＰｔと（以下、Ｔｉ／Ｐｔと記載。）からなる最下金属層１０３１と最上金属層１０３４の２層のみで構成されても良い。Ｐｔ膜厚を厚くし、化学反応性ドライエッチングにより加工することにより低抵抗な下層配線として積層金属層１０３を形成することが可能である。このとき、ＴｉとＰｔとの化学反応性ドライエッチングにはＣｌ2を反応性ガスとして用いる。また、図２（ｂ）で示すように、Ｔｉからなる最下金属層１０３１とＰｔからなる最上金属層１０３４の間に低抵抗金属からなる低抵抗金属層１０３２を形成しても良い。ここでは、Ｃｌ2で容易に化学反応性ドライエッチングが可能なＡｌが使用されており、Ａｌを利用することによりドライエッチングの高速化と、材料コストの低減とが可能となっている。さらに、図２（ｃ）に示すように、Ａｌからなる低抵抗金属層１０３２とＰｔからなる最上金属層１０３４の間にＴｉからなる金属層１０３３を挿入しＴｉ／Ａｌ／Ｔｉ／Ｐｔ層からなる積層金属層１０３を形成してもよい。それにより、Ａｌからなる低抵抗金属層１０３２とＰｔからなる最上金属層１０３４との密着性を向上させることが可能となる。
【００４２】
次に、以上のような構造を有する半導体装置の製造方法について詳細に説明する。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００４３】
図３は、上記構造を有する半導体装置の製造方法を説明するための断面図である。
【００４４】
（１）まず、図３（ａ）に示すように、ＧａＡｓからなる半絶縁性の半導体基板１０１上にＰ−ＣＶＤ法によりＳｉＯ2からなる絶縁層１０２を、ＤＣスパッタ法によりＴｉ／Ａｌ／Ｔｉ／Ｐｔ層からなる積層金属層１０３を、Ｏ2ガスを用いたＲＦスパッタ法によりＳｒＴｉＯ3からなる高誘電体層１０４を、ＤＣスパッタ法によりＰｔからなる金属材料層１０５を順次堆積させる。
【００４５】
（２）次に、図３（ｂ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ａｒガスを用いた化学反応性ドライエッチングによりＰｔからなる金属材料層１０５とＳｒＴｉＯ3からなる高誘電体層１０４とをエッチングする。これにより、高誘電体容量素子部２０の金属材料層１０５からなる上部電極と高誘電体層１０４からなる容量層が形成される。
【００４６】
（３）次に、図３（ｃ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ａｒガスを用いた化学反応性ドライエッチングによりＴｉ／Ａｌ／Ｔｉ／Ｐｔ層からなる積層金属層１０３をエッチングする。これにより、高誘電体容量素子部２０と窒化物容量素子部４０との積層金属層１０３からなる下部電極と、抵抗素子部３０の積層金属層１０３がない領域からなるコンタクト形成領域と、半導体装置１００の積層金属層１０３からなる下層配線とが形成される。
【００４７】
（４）次に、図３（ｄ）に示すように、Ｐ−ＣＶＤ法によりＳｉＯ2からなる絶縁層１０６を堆積させる。
【００４８】
（５）次に、図３（ｅ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、希ふっ酸を用いたウェットエッチングにより高誘電体容量素子部２０の側壁以外のＳｉＯ2からなる絶縁層１０６を除去することで、高誘電体容量素子部２０と窒化物容量素子部４０との積層金属層１０３からなる下部電極と、抵抗素子部３０の積層金属層１０３がない領域からなるコンタクト形成領域とを露出させる。
【００４９】
（６）次に、図３（ｆ）に示すように、ＤＣスパッタ法によりＷＳｉＮからなる金属材料層１０７を堆積させる。
【００５０】
（７）次に、図３（ｇ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ｏ2ガスを用いた化学反応性ドライエッチングにより、積層金属層１０３がない領域からなるコンタクト領域をつなぐ抵抗体としてＷＳｉＮからなる金属材料層１０７を形成する。これにより、抵抗素子部３０の抵抗体が形成される。
【００５１】
（８）次に、図３（ｈ）に示すように、Ｐ−ＣＶＤ法によりＳｉＮ／ＳｉＯ2からなる絶縁体１０８を積層させる。
【００５２】
（９）次に、図３（ｉ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングにより、高誘電体容量素子部２０の上部電極および下部電極と、抵抗素子部３０の積層金属層１０３と、窒化物容量素子部４０の下部電極とのコンタクト用開口部を露出させる。
【００５３】
ここで、積層金属層１０３は、絶縁層１０８をエッチングする際に、Ｐｔからなる積層金属層１０３の最上層１０３４がエッチング停止層として機能する。
【００５４】
（１０）次に、図３（ｊ）に示すように、Ｐ−ＣＶＤ法により窒化物容量素子部４０の容量層となるＳｉＮからなる絶縁層１０９を堆積させる。
【００５５】
（１１）次に、図４（ｋ）に示すように、フォトリソグラフィーにより所定の領域をパタ−ンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングにより、窒化物容量素子部４０の領域を残してＳｉＮからなる絶縁層１０９を除去する。
【００５６】
（１２）次に、図４（ｌ）に示すように、蒸着法によりＴｉ／Ａｌ／Ｔｉ層からなる積層金属層１１０を蒸着する。
【００５７】
なお、ここでは金属材料層１１０はＴｉ／Ａｌ／Ｔｉから構成しているが、例えば、ＷＳｉＮ／Ｔｉ／Ａｌ／ＴｉからもしくはＷ／Ｔｉ／Ａｌ／Ｔｉから構成しても良い。
【００５８】
（１３）次に、図４（ｍ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／ＢＣｌ3ガスを用いた化学反応性ドライエッチングにより窒化物容量素子部４０の上部電極ならびに半導体装置１００の中層配線となる積層金属層１１０を形成する。
【００５９】
（１４）次に、図４（ｎ）に示すように、Ｐ−ＣＶＤ法によりＳｉＮからなる絶縁層１１１を堆積する。
【００６０】
（１５）次に、図４（ｏ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングに窒化物容量素子部４０の上部電極ならびに半導体装置１００の中層配線となる積層金属層１１０へのコンタクト用開口部を形成する。
【００６１】
（１６）次に、図４（ｐ）に示すように、コンタクト用開口部付近に選択的にＡｕメッキを形成することで半導体装置１００の上層配線となる金属材料層１１２が形成される。
【００６２】
以上のように、本発明の第１の実施の形態の半導体装置及びその製造方法によれば、抵抗素子部３０のＰｔからなる最上層１０３４を有する積層金属層１０３上の絶縁層１０８をＣＦ4系のガスを用いて化学反応性ドライエッチングする。抵抗素子部３０のコンタクト用開口部を形成する際、Ｐｔからなる最上層１０３４を有する積層金属層１０３がエッチング停止層として機能する。そのため、ＷＳｉＮ等のＷ系で形成された抵抗体上にＡｕ系のエッチング停止膜を形成する必要がないため、プロセス工数を抑制することが可能となる。すなわち、プロセスコストの低減が可能となる。
【００６３】
また、高誘電体容量素子部２０と窒化物容量素子部４０との下部電極と、エッチング停止膜を兼ねた金属抵抗素子の下部電極とが積層金属層１０３により同一材料で共用されるので、プロセス工数を抑制することが可能となる。すなわち、プロセスコストの低減が可能となる。
【００６４】
よって、本発明の第１の実施の形態の半導体装置及びその製造方法によれば、高誘電体容量素子と窒化物容量素子とを集積化することができるので、バイパスコンデンサ等に用いられる大容量の容量素子と整合回路等に用いられる高精度で小容量の容量素子とを集積化した半導体装置を実現することが出来る。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、ＧａＡｓＦＥＴと、高誘電体容量素子と窒化物容量素子と金属抵抗素子とを集積化した、例えばＧａＡｓＭＭＩＣであり、高誘電体容量素子の下部電極と窒化物容量素子の下部電極と、金属抵抗素子の下部電極とが、エッチング停止膜を兼ねる同材料で同時形成され、ＧａＡｓＦＥＴのゲート電極およびソース電極、ドレイン電極と窒化物容量素子の上部電極とが同材料で同時形成される。これにより、各素子の特性を損ねることなく、プロセス工数を抑制でき、プロセスコストの低減が実現できる。
【００６６】
以下、本発明の第２の実施の形態に関わる半導体装置の構成について図を用いて説明する。
【００６７】
図５は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。ここでは、図１と同一の要素には同一の符号が付されている。
【００６８】
図６に示す半導体装置１００は、ＧａＡｓからなる半絶縁性の半導体基板１０１上に高誘電体容量素子２０と抵抗素子部３０と窒化物容量素子部４０と電界効果トランジスタ部５０とが形成されている。
【００６９】
高誘電体素子部２０には、ＧａＡｓからなる半絶縁性の半導体基板１０１上に、ＳｉＯ2からなる絶縁層１０２と、下部電極となる積層金属層１０３と、容量層となるＳｒＴｉＯ3からなる高誘電体層１０４と、上部電極となる金属材料層１０５とが順に形成されている。さらに、ＳｒＴｉＯ3からなる高誘電体層１０４の容量層および金属材料層１０５の上部電極を保護する絶縁層１０６が形成されている。
【００７０】
抵抗素子部３０には、ＧａＡｓからなる半絶縁性の半導体基板１０１上に、例えば、ＳｉＯ2からなる絶縁層１０２が形成されており、高誘電素子部２０および窒化物容量素子４０で下部電極となる積層金属層１０３とその間、すなわち、下部電極をつなぐ抵抗体として、積層金属層１０３の上部と側壁に両端が接するように抵抗素子部３０の領域の積層金属層１０３の形成されていない領域（以下、コンタクト形成領域と記載。）に抵抗体となる金属材料１０７が形成されている。窒化物容量素子部４０には、ＧａＡｓからなる半絶縁性の半導体基板１０１上に、例えば、ＳｉＯ2からなる絶縁層１０２と、下部電極となる積層金属層１０３と、容量層となるＳｉＮからなる絶縁層１０９と、上部電極となる積層金属層１１０とが形成されている。電界効果トランジスタ５０は、半導体基板１０１上に、ＳｉＯ2からなる絶縁膜１０８が形成され、形成された絶縁膜１０８の開口部にゲート電極およびソース電極およびドレイン電極となる積層金属層１１０が形成されている。ゲート電極およびソース電極およびドレイン電極の側壁にはサイドウォールとなる絶縁層１０９が形成されている。また、基板１０１は、チャネル層とチャネル層上に形成された電子供給層と電子供給層に形成されたショットキー層を有している。さらに、電界効果トランジスタ５０における基板１０１には、他の素子と電気的に絶縁するための素子分離領域２０８が形成されている。
【００７１】
半導体装置１００は、さらに、高誘電体容量素子部２０と抵抗素子部３０と積層金属層１０３とを保護する絶縁層１０８と、高誘電体容量層素子部２０と抵抗素子部３０と窒化物容量素子部４０と電界効果トランジスタ部５０とを保護する絶縁層１１１と、上層配線となる金属材料層１１２とが形成されている。
【００７２】
ここで、高誘電体素子部２０と窒化物容量素子部４０とで下部電極となる積層金属層１０３は、半導体装置１００において下層配線であり、窒化物容量素子部４０で上部電極となる積層金属層１１０は半導体装置１００において中層配線である。
【００７３】
また、ここでは半導体基板１０１としてＧａＡｓを用いているが、例えば、ＩｎＰを用いても良い。また、ここでは絶縁層１０８は、ＳｉＮ／ＳｉＯ2の積層により構成されているが、例えば、ＳｉＮのみもしくはＳｉＯ2のみから構成されても良い。また、ここでは金属材料層１０７はＷＳｉＮから構成されているが、例えば、ＷＳｉからもしくはＷから構成されていても良い。
【００７４】
図６は、本発明の第２の実施の形態に係る半導体装置の下層配線の構造を示す模式的な断面図である。
【００７５】
半導体装置１００において下層配線である積層金属層１０３は図６（ａ）〜図６（ｃ）で示すように、２層〜４層から構成される。絶縁層１０２と接触する積層金属層１０３の最下金属層１０３１は、絶縁層１０２と密着性のよい材料からなり、ここではＴｉが使用されている。ＳｒＴｉＯ3からなる高誘電体層１０４と接触する積層金属層１０３の最上金属層１０３４は、酸化し難く、ＳｒＴｉＯ3の結晶方位を揃えやすい材料からなり、ここではＰｔが使用されている。また、Ｐｔはガスを選択することで化学反応性エッチングが可能になる。積層金属層１０３は図６（ａ）で示すように、Ｔｉ／Ｐｔからなる最下金属層１０３１と最上金属層１０３４の２層のみで構成されても良い。Ｐｔ膜厚を厚くし、化学反応性ドライエッチングにより加工することで低抵抗な下層配線である積層金属層１０３を形成することが可能である。ＴｉとＰｔとのドライエッチングにはＣｌ2を反応性ガスに用いた化学反応性ドライエッチングを用いる。また、図６（ｂ）で示すように、Ｔｉからなる最下金属層１０３１とＰｔからなる最上金属層１０３４の間に低抵抗金属からなる低抵抗の金属層１０３２を形成しても良い。ここでは、Ｃｌ2で容易に化学反応性ドライエッチングが可能なＡｌが使用されており、Ａｌを利用することによりドライエッチングの高速化と、材料コストの低減とが可能となっている。さらに、図６（ｃ）に示すように、Ａｌからなる低抵抗の金属層１０３２とＰｔからなる最上層１０３４の間にＴｉからなる金属層１０３３を挿入しＴｉ／Ａｌ／Ｔｉ／Ｐｔ層からなる積層金属層１０３を形成してもよい。それにより、Ａｌからなる低抵抗金属層１０３２とＰｔからなる最上層１０３４との密着性を向上させることが可能となる。
【００７６】
次に、以上のような構造を有する半導体装置の製造方法について詳細に説明する。なお、図５と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００７７】
図７および図８は、上記構造を有する半導体装置の製造方法を説明するための断面図である。
【００７８】
（１）まず、図７（ａ）に示すように、ＧａＡｓからなる半絶縁性の半導体基板１０１上にＰ−ＣＶＤ法によりＳｉＯ2からなる絶縁層１０２を、ＤＣスパッタ法によりＴｉ／Ａｌ／Ｔｉ／Ｐｔ層からなる積層金属層１０３を、Ｏ2ガスを用いたＲＦスパッタ法によりＳｒＴｉＯ3からなる高誘電体層１０４を、ＤＣスパッタ法によりＰｔからなる金属材料層１０５を順次堆積させる。なお、ここで、図示していないが、ＧａＡｓからなる半絶縁性の半導体基板１０１はチャネル層とチャネル層上に形成された電子供給層と電子供給層に形成されたショットキー層を有している。
【００７９】
（２）次に、図７（ｂ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ａｒガスを用いた化学反応性ドライエッチングによりＳｒＴｉＯ3からなる高誘電体層１０４とＰｔからなる金属材料層１０５とをエッチングする。これにより、高誘電体容量素子部２０の高誘電体層１０４からなる容量層と金属材料層１０５からなる上部電極とが形成される。
【００８０】
（３）次に、図７（ｃ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ａｒガスを用いた化学反応性ドライエッチングによりＴｉ／Ａｌ／Ｔｉ／Ｐｔの４層からなる積層金属層１０３をエッチングする。これにより、高誘電体容量素子部２０と窒化物容量素子部４０との積層金属層１０３からなる下部電極と、抵抗素子部３０の積層金属層１０３がない領域からなるコンタクト形成領域と、半導体装置１００の積層金属層１０３からなる下層配線とが形成される。
【００８１】
（４）次に、図７（ｄ）に示すように、Ｐ−ＣＶＤ法によりＳｉＯ2からなる絶縁層１０６を堆積させる。
【００８２】
（５）次に、図７（ｅ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、希ふっ酸を用いたウェットエッチングにより高誘電体容量素子部２０の側壁以外のＳｉＯ２からなる絶縁層１０６を除去することで、高誘電体容量素子部２０と窒化物容量素子部４０の積層金属層１０３からなる下部電極と、抵抗素子部３０の積層金属層１０３がない領域からなるコンタクト形成領域とを露出させる。
【００８３】
（６）次に、図７（ｆ）に示すように、ＤＣスパッタ法によりＷＳｉＮからなる金属材料層１０７を堆積させる。
【００８４】
（７）次に、図７（ｇ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／Ｏ2ガスを用いた化学反応性ドライエッチングにより、積層金属層１０３がない領域からなるコンタクト形成領域に抵抗体としてＷＳｉＮからなる金属材料層１０７を形成する。これにより、抵抗素子部３０の抵抗体が形成される。
【００８５】
（８）次に、図７（ｈ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、希ふっ酸を用いたウェットエッチングにより電界効果トランジスタ部５０を形成する領域のＳｉＯ2からなる絶縁層１０２を除去し、半導体基板１０１の上部の電子供給層を露出させる。
【００８６】
（９）次に、図７（ｉ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、半導体基板１０１の上部にある電子供給層を除去する。そして、図９（ｊ）に示すように、電子供給層を除去した半導体基板１０１の領域にイオン注入することにより電界効果トランジスタ部５０と他の素子とを電気的に分離する素子分離領域２０８を形成する。
【００８７】
（１０）次に、図７（ｋ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、半導体基板１０１の一部の領域の電子供給層を除去しショットキー層を露出させる。
【００８８】
（１１）次に、図８（ｌ）に示すように、Ｐ−ＣＶＤ法によりＳｉＮ／ＳｉＯ2からなる絶縁層１０８を堆積させる。
【００８９】
（１２）次に、図８（ｍ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングにより、高誘電体容量素子部２０の上部電極および下部電極と、抵抗素子部３０の積層金属層１０３と、窒化物容量素子部４０の下部電極とのコンタクト用開口部を露出し電界効果トランジスタ部５０のゲートとなる領域の半導体基板１０１のショットキー層と、ソースおよびドレインとなる領域の半導体基板１０１の電子供給層とを露出する。
【００９０】
ここで、積層金属層１０３は、絶縁層１０８をエッチングする際に、Ｐｔからなる積層金属層２０の最上層１０３４がエッチング停止層として機能する。
【００９１】
（１３）次に、図８（ｎ）に示すように、Ｐ−ＣＶＤ法により窒化物容量素子部４０の容量層となるＳｉＮからなる絶縁層１０９を堆積させる。
【００９２】
（１４）次に、図８（ｏ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングにより、窒化物容量素子部４０の領域を残してＳｉＮからなる絶縁層１０９を除去する。このとき、同時に、電界効果トランジスタ部５０のゲート電極およびソース電極およびドレイン電極の側壁にサイドウォールとしてＳｉＮからなる絶縁層１０９を形成している。
【００９３】
（１５）次に、図８（ｐ）に示すように、蒸着法によりＴｉ／Ａｌ／Ｔｉ層からなる積層金属層１１０を蒸着する。
【００９４】
なお、ここでは金属材料層１１０はＴｉ／Ａｌ／Ｔｉから構成しているが、例えば、ＷＳｉＮ／Ｔｉ／Ａｌ／ＴｉからもしくはＷ／Ｔｉ／Ａｌ／Ｔｉから構成しても良い。
【００９５】
（１６）次に、図８（ｑ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、Ｃｌ2／ＢＣｌ3ガスを用いた化学反応性ドライエッチングにより、窒化物容量素子部４０の上部電極と、電界効果トランジスタ部５０のゲート電極およびソース電極およびドレイン電極と、半導体装置１００において中層配線となる積層金属層１１０を形成する。
【００９６】
（１７）次に、図８（ｒ）に示すように、Ｐ−ＣＶＤ法によりＳｉＮからなる絶縁層１１１を堆積する。
【００９７】
（１８）次に、図８（ｓ）に示すように、フォトリソグラフィーにより所定の領域をパターンニングし、ＣＨＦ3／ＳＦ6ガスを用いた化学反応性ドライエッチングにより、窒化物容量素子部４０の上部電極ならびに半導体装置１００において中層配線となる積層金属層１１０へのコンタクト用開口部を形成する。
【００９８】
（１９）次に、図８（ｔ）に示すように、コンタクト用開口部付近に選択的にＡｕメッキを形成することで半導体装置１００の上層配線となる金属材料層１１２が形成される。
【００９９】
以上のように、本発明の第２の実施の形態の半導体装置及びその製造方法によれば、抵抗素子部３０のＰｔからなる最上層１０３４を有する積層金属層１０３上の絶縁層１０８をＣＦ4系のガスによるドライエッチングし、抵抗素子部３０のコンタクト用開口部を形成する際、Ｐｔからなる最上層１０３４を有する積層金属層１０３がエッチング停止層として機能する。そのため、ＷＳｉＮ等のＷ系で形成された抵抗体上にＡｕ系のエッチング停止膜を形成する必要がないため、プロセス工数を抑制することが可能となる。すなわち、プロセスコストの低減が可能となる。
【０１００】
また、高誘電体容量素子部２０と窒化物容量素子部３０との下部電極とエッチング停止膜を兼ねた金属抵抗素子の下部電極とが積層金属層１０３により同一材料で共用化することができるので、プロセス工数を抑制することが可能となる。すなわち、プロセスコストの低減が可能となる。
【０１０１】
また、電界効果トランジスタ部５０のゲート電極およびソース電極およびドレイン電極と、窒化物容量素子部４０の上部電極とがＴｉ／Ａｌ／Ｔｉからなる積層金属層１１０により同一材料で共用化され同時形成できるので、プロセス工数の抑制することが可能になる。すなわち、プロセスコストの低減が可能となる。
【０１０２】
さらに、電界効果トランジスタ部５０のゲート電極およびソース電極およびドレイン電極にはサイドウォールとなる絶縁膜１０９が形成されている。これにより、電界効果トランジスタの短ゲート長化ならびに高耐圧化が可能になり、高性能化が実現される。このとき、電界効果トランジスタ部において形成されるサイドウォールとなる絶縁膜１０９は窒化物容量素子部４０で形成される容量層となる絶縁膜１０９と同一材料でかつ同時形成されるので、プロセスコストを増加させることなく実現される。
【０１０３】
なお、集積される電界効果トランジスタとして、上述ではＭＥＳＦＥＴ型について説明しているが、ＭＯＳＦＥＴ型でもよいのは言うまでもない。また、例えば、エンハンスメント型とディプレッション型とからなる閾値電圧の異なる電界効果トランジスタを集積しても良い。
【０１０４】
以上により、本発明の第２の実施の形態の半導体装置及びその製造方法によれば、電界効果トランジスタと高誘電体容量素子と窒化物容量素子とが集積化されているため、バイパスコンデンサ等に用いられる大容量の容量素子と整合回路等に用いられる高精度で小容量の容量素子とを含んだＧａＡｓＭＭＩＣを実現することが出来る。
【産業上の利用可能性】
【０１０５】
本発明は、半導体装置およびその製造方法に適用でき、特に、半絶縁性のＧａＡｓよりなる半導体基板上に形成される大容量の容量素子と小容量の容量素子と抵抗素子とを集積化させたＧａＡｓＩＰＤや、半絶縁性のＧａＡｓよりなる半導体基板上に形成される電界効果トランジスタと大容量の容量素子と小容量の容量素子と抵抗素子とを集積化させたＧａＡｓＭＭＩＣに適用できる。また、本発明はＧａＡｓＩＰＤやＧａＡｓＭＭＩＣを用いる通信機器に適用でき、特に、携帯電話端末等のパワーアンプおよびスイッチ等に適用することが出来る。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の下層配線の構造を示す模式的な断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】本発明の第２の実施の形態に関わる半導体装置の構成を示す断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置の下層配線の構造を示す模式的な断面図である。
【図７】本発明の第２の実施の形態に関わる半導体装置の製造過程における構成を示す図である。
【図８】本発明の第２の実施の形態に関わる半導体装置の製造過程における構成を示す図である。
【符号の説明】
【０１０７】
２０    高誘電体容量素子部
３０    抵抗素子部
４０    窒化物容量素子部
５０    電界効果トランジスタ部
１００    半導体装置
１０１    半導体基板
１０２    絶縁層
１０３    積層金属層
１０３１    最下金属層
１０３２    金属層
１０３３    金属層
１０３４    最上金属層
１０４    高誘電体層
１０５    金属材料層
１０６    絶縁層
１０７    金属材料層
１０８    絶縁層
１０９    絶縁層
１１０    積層金属層
１１１    絶縁層
１１２    金属材料層
２０８    素子分離領域
【図１】
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【図２】
2008118045.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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