(57)【要約】【課題】余分なＩＯを利用してテストモードに移行することができるデュアルインラインメモリモジュールＤＩＭＭを提供すること。【解決手段】複数のメモリがアレイされたメモリアレイと、前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段とを備えることを特徴とする。【選択図】図３
2008009991.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリがアレイされたメモリアレイと、
前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、
前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段と
を備えることを特徴とするテスト用デュアルインラインメモリモジュール。
【請求項２】
前記複数のメモリのそれぞれが、２Ｎ（Ｎは自然数）のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない２Ｎ−１個のデータ入出力パッドを用いることを特徴とする請求項１に記載のテスト用デュアルインラインメモリモジュール。
【請求項３】
前記Ｎが、４であることを特徴とする請求項２に記載のテスト用デュアルインラインメモリモジュール。
【請求項４】
前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項１に記載のテスト用デュアルインラインメモリモジュール。
【請求項５】
前記テスト信号入出力手段が、
前記テストモード制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記テストコマンドを前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、
前記データ入出力パッドと前記テスト信号入出力パスとの間で入出力される前記テストコマンド及び前記テストデータを受信してバッファリングするバッファリング部と
を備えることを特徴とする請求項４に記載のテスト用デュアルインラインメモリモジュール。
【請求項６】
前記テスト信号入出力パスが、
前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、
前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部と
を備えることを特徴とする請求項５に記載のテスト用デュアルインラインメモリモジュール。
【請求項７】
前記テストコマンドが、
テストストローブ信号と、
テストモードへの移行を制御するテストモードマスク信号と、
テストモード動作を選択する複数のテスト動作信号と
を備えることを特徴とする請求項４〜６のいずれか１項に記載のテスト用デュアルインラインメモリモジュール。
【請求項８】
前記テストコマンドデコード部が、
前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、
前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部と
を備えることを特徴とする請求項７に記載のテスト用デュアルインラインメモリモジュール。
【請求項９】
前記バッファリング部が、
前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、
前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファと
を備えることを特徴とする請求項６に記載のテスト用デュアルインラインメモリモジュール。
【請求項１０】
前記ノーマルデータ入出力手段が、
前記メモリ制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記ノーマルデータを、前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを、前記データ入出力パッドに伝達するノーマルデータ入出力パスと、
前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部と
を備えることを特徴とする請求項１に記載のテスト用デュアルインラインメモリモジュール。
【請求項１１】
メモリのノーマルモード動作を制御するメモリ制御機と、
メモリのテストモード動作を制御するテストモード制御機と、
前記メモリ制御機と複数の第１のピンとが接続され、前記テストモード制御機と複数の第２のピンとが接続されて、ノーマル動作又はテスト動作を選択して行い、前記複数の第１のピンと前記複数の第２のピンとが互いに重複しないデュアルインラインメモリモジュールと
を備えることを特徴とするパッケージされたメモリテストシステム。
【請求項１２】
前記デュアルインラインメモリモジュールが、
複数のメモリがアレイされるメモリアレイと、
前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、前記テストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、
前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、前記メモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段と
を備えることを特徴とする請求項１１に記載のパッケージされたメモリテストシステム。
【請求項１３】
前記複数のメモリのそれぞれが、２Ｎ（Ｎは自然数）のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない２Ｎ−１個のデータ入出力パッドを用いることを特徴とする請求項１２に記載のパッケージされたメモリテストシステム。
【請求項１４】
前記Ｎが、４であることを特徴とする請求項１３に記載のパッケージされたメモリテストシステム。
【請求項１５】
前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項１２に記載のパッケージされたメモリテストシステム。
【請求項１６】
前記テスト信号入出力手段が、
前記テストモード制御機と接続されたデータ入出力パッドと、
該データ入出力パッドを介して入力される前記テストコマンドを、前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、
前記データ入出力パッドと前記テスト信号入出力パスとの間において入出力される前記テストコマンド及び前記テストデータを受信し、バッファリングするバッファリング部と
を備えることを特徴とする請求項１５に記載のパッケージされたメモリテストシステム。
【請求項１７】
前記テスト信号入出力パスが、
前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、
前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部と
を備えることを特徴とする請求項１６に記載のパッケージされたメモリテストシステム。
【請求項１８】
前記テストコマンドが、
テストストローブ信号と、
テストモードへの移行を制御するテストモードマスク信号と、
テストモード動作を選択する複数のテスト動作信号と
を備えることを特徴とする請求項１５〜１７のいずれか１項に記載のパッケージされたメモリテストシステム。
【請求項１９】
前記テストコマンドデコード部が、
前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、
前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部と
を備えることを特徴とする請求項１８に記載のパッケージされたメモリテストシステム。
【請求項２０】
前記バッファリング部が、
前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、
前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファと
を備えることを特徴とする請求項１７に記載のパッケージされたメモリテストシステム。
【請求項２１】
前記ノーマルデータ入出力手段が、
前記メモリ制御機と接続されるデータ入出力パッドと、
該データ入出力パッドを介して入力される前記ノーマルデータを前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを前記データ入出力パッドに伝達するノーマルデータ入出力パスと、
前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部と
を備えることを特徴とする請求項１２に記載のパッケージされたメモリテストシステム。
【請求項２２】
２Ｎ（Ｎは自然数）のデータ入出力パッドを含む複数のメモリを備えるテスト用デュアルインラインメモリモジュールにおいて、
テストモード動作を行うために、前記複数のメモリで２Ｎ−１の前記データ入出力パッドを用いて外部のテストモード制御機とテスト信号の入出力動作を行うステップと、
ノーマルモード動作を行うために、前記複数のメモリで２Ｎ−１の前記データ入出力パッド（テスト信号の入出力動作を行うステップで用いられた２Ｎ−１の前記データ入出力パッドと共有しない）を用いて外部のメモリ制御機とノーマルデータの入出力動作を行うステップと
を含むことを特徴とするテスト用デュアルインラインメモリモジュールの動作方法。
【請求項２３】
前記Ｎが、４であることを特徴とする請求項２２に記載のテスト用デュアルインラインメモリモジュールの動作方法。
【請求項２４】
前記テスト信号が、
前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、
前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータと
を備えることを特徴とする請求項２２に記載のテスト用デュアルインラインメモリモジュールの動作方法。
【請求項２５】
前記テスト信号の入出力動作を行うステップが、
前記テストモード制御機から受信した前記テストコマンドをデコードすることによってテストモード選択信号を生成して、前記複数のメモリに備えられたメモリ制御機に伝達するステップと、
前記複数のメモリに備えられたメモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換して前記テストモード制御機に伝達するステップと
を含むことを特徴とする請求項２４に記載のテスト用デュアルインラインメモリモジュールの動作方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計に関し、特に、デュアルインラインメモリモジュール（Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ：以下、「ＤＩＭＭ」とする）に関し、より詳しくは、余分なＩＯを利用してテストモード動作を行うことができるＤＩＭＭに関する。
【背景技術】
【０００２】
一般的な半導体メモリ装置の製造過程において、最終的な結果物としての半導体メモリ装置は、なるべく製造過程の後半部で構成されるほど有利である。
【０００３】
これは、製造過程の後半部で生産製品の細部種類が決定されるほど、共通の製造工程を介して製造される様々な種類の生産製品に対し、共通的な工程が多くなり得るためである。
【０００４】
また、このような工程の共有概念は、特に、半導体メモリ装置の製造工程において重要な役割を果たすことになるが、小品種・多量生産に基づく半導体メモリ装置の生産においては、上記の製造過程の効率性は、製造業者の競争力を向上させる大きな要因となり得るためである。
【０００５】
半導体メモリ装置の重要な規格のうちの１つとして、ビット構造（ｂｉｔ  ｏｒｇａｎｉｚａｔｉｏｎ）がある。ビット構造は、Ｘ１、Ｘ４、Ｘ８などで表示されるが、これは、１つのアドレスによって選択されるメモリセルの個数を意味する。
【０００６】
すなわち、１回のアドレッシングによって同時に読み出し／書き込みを行うメモリセルの個数を表すものであって、同じ容量を有する半導体メモリ装置であっても、相違した構成を取ることができる。
【０００７】
例えば、Ｘ４の場合には、１つのアドレスが入力されると、４個のメモリセルがアクセスされて４個のビットデータが出力されるが、Ｘ１６の場合には、１つのアドレスが入力されると、１６個のメモリセルがアクセスされて１６個のビットデータが出力される。
【０００８】
したがって、同じ１６Ｍ  ＤＲＡＭであっても、１６Ｍ×１、４Ｍ×４、２Ｍ×８のように、それぞれ異なる構成を取ることができる。これらの各々は、１ビットのセルが１６個集まったもの、４ビットのセルが４Ｍ個集まったもの、及び８ビットのセルが２Ｍ個集まったものを意味する。
【０００９】
一方、１回のアドレッシングによって同時に読み出し／書き込みを行うビット数という観点で、半導体メモリ装置の一種の動作モードとしても表現することができるため、ビット構造の表現と動作モードの表現とを混用し得る。
【００１０】
すなわち、半導体メモリ装置のＸ１、Ｘ４、Ｘ８動作モードは、パッケージングを介して密封された状態の半導体メモリ装置が、何個のデータピンを有するかを決定するのに使用され得る。
【００１１】
例えば、Ｘ１動作モードのときには、１個のデータ入出力ピン又はデータイン、データアウトが分離された２個のデータピンを有する。
【００１２】
同様に、Ｘ４動作モードの場合には、４個のデータ入出力ピン又はデータイン、データアウトが分離された８個のデータピンを有する。
【００１３】
また、Ｘ８動作モードの場合には、８個のデータ入出力ピン又はデータイン、データアウトが分離された１６個のデータピンを有する。
【００１４】
このような、半導体メモリ装置の動作モードは、実際、その半導体メモリ素子が利用される分野によって変わることができる。
【００１５】
例えば、高性能が要求されるグラフィック用には、Ｘ１６の動作モード、更には、Ｘ３２の構成の高いデータ帯域幅で動作する半導体メモリ素子が存在し、一般に利用されているＰＣシステム及びサーバシステム市場には、Ｘ８及びＸ４の動作モードで使用するものが一般化されている。
【００１６】
ところが、このように用途によって互いに異なる動作モードを有し、互いに異なる個数のデータピンを有する半導体メモリ素子をそれぞれ生産することになると、それぞれの半導体メモリ素子を生産する過程で設計自体が異なるようにしなければならないため、前述したように、製造過程の後半部で生産製品の細部種類が決定されることを望む工程の共有概念と相反するという問題が発生する。
【００１７】
したがって、一般的な半導体メモリ素子、特に、ＤＲＡＭの場合には、生産過程のうちのウェーハ状態では、上記のビット構造の構成を別途にすることなく、パッケージングを行う過程でＸ４、Ｘ８などに区分して組み立てられる。
【００１８】
また、大容量化と高性能化を期するために、ほとんどの半導体メモリ装置を必要とするシステム形に製品化される。
【００１９】
例えば、ＰＣなどには、いくつかの半導体メモリ装置が、１つのＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）上に集積したモジュールの形で製品化され、スロットを介してシステムに実装される。
【００２０】
このように、システム形に製品化されたモジュールの形の中で、現在最も一般的に利用されているモジュールの形は、ＤＩＭＭである。
【００２１】
ＤＩＭＭは、様々な形態と大きさを有しているが、一般的に、１６８ピン、１８４ピン、２４０ピンなどの構成を有したＤＩＭＭが存在する。
【００２２】
現在、最も一般的なＤＩＭＭは、１８４ピンから構成されており、完壁なＸ６４データバスを有していて、６４ビットデータの帯域幅でデータを伝送することができ、主に、ペンティアム（登録商標）以上のデスクトップシステム又はサーバシステムにおいてメインメモリとして用いられている。
【００２３】
上述したように、１つのＤＩＭＭは、モジュールレベルにおいてＸ６４の構成が可能である。このとき、１つのモジュールにはＸ４ ＤＲＡＭ１６個又はＸ８ ＤＲＡＭ８個が実装される。１つのモジュールが、モジュールレベルにおいてＸ７２の構成となる場合もあるが、この場合は、ＤＩＭＭに８個のビットを加え、データバスの調整、及び部分的なビットエラーをチェックするのに用いる。
【００２４】
図１は、従来の技術に係るメモリ制御機とＤＩＭＭの構成を示したチャンネルブロック図である。
【００２５】
同図に示すように、従来の技術に係る複数のＤＩＭＭ１００、１７０が１個のメモリ制御機と同時に接続されていることがわかる。
【００２６】
また、第１のＤＩＭＭ１００及び第２のＤＩＭＭ１７０は、それぞれ９個のＤＲＡＭ単品を備えており、それぞれのＤＲＡＭ単品は、８個のデータピンＤＱ０〜７とクロックピンＣＬＫ１、ＣＬＫ２から構成されることがわかる。
【００２７】
また、ＤＩＭＭ１００、１７０に８個のビットＤＱ６４〜７１を加えてデータバスの調整、及び部分的なビットエラーをチェックするのに用いていることがわかる。
【特許文献１】特開平５−１７４５９９
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら、前述した従来のＤＩＭＭ１００、１７０は、実装に用いられる形であって、テストモード又はビスト（ｂｉｓｔ）に移行してＤＲＡＭ内の構成を変更することはできなかった。
【００２９】
すなわち、ＤＲＡＭ単品の場合は、一定のコマンド及びアドレスの結合を介してＤＲＡＭ内部のロジックを変更させるか、又はタイミングコントロールを介して不良に対するテストを行うことができたが、ＤＩＭＭ１００、１７０の場合には、コマンド及びアドレスをそれぞれの内部ＤＲＡＭ単品に加えることができないという理由のため、テストモードに移行することが不可能であるという問題がある。
【００３０】
このように、ＤＩＭＭ１００、１７０状態でテストすることができなくなると、ＤＩＭＭ１００、１７０に備えられたそれぞれのＤＲＡＭ単品をテストするときに発生していなかったエラーがＤＩＭＭ１００、１７０上で発生した場合、そのエラーの原因を探す方法がない。
【００３１】
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、余分なＩＯを利用してテストモード動作を行うことができるＤＩＭＭを提供することにある。
【課題を解決するための手段】
【００３２】
そこで、上記の目的を達成するための本発明によるテスト用デュアルインラインメモリモジュールは、複数のメモリがアレイされたメモリアレイと、前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段とを備えることを特徴とする。
【００３３】
また、上記の目的を達成するための本発明によるパッケージされたメモリテストシステムは、メモリのノーマルモード動作を制御するメモリ制御機と、メモリのテストモード動作を制御するテストモード制御機と、前記メモリ制御機と複数の第１のピンがと接続され、前記テストモード制御機と複数の第２のピンとが接続されて、ノーマル動作又はテスト動作を選択して行い、前記複数の第１のピンと前記複数の第２のピンとが互いに重複しないデュアルインラインメモリモジュールとを備えることを特徴とする。
【００３４】
なお、上記の目的を達成するための本発明によるテスト用デュアルインラインメモリモジュールの動作方法は、２Ｎ（Ｎは自然数）のＤＱパッドを含む複数のメモリを備えるテスト用ＤＩＭＭにおいて、テストモード動作を行うために、前記複数のメモリで２Ｎ−１の前記ＤＱパッドを用いて外部のテストモード制御機とテスト信号の入出力動作を行うステップと、ノーマルモード動作を行うために、前記複数のメモリで２Ｎ−１の前記ＤＱパッド（テスト信号の入出力動作を行うステップで用いられた２ｎ−１の前記ＤＱパッドと共有しない）を用いて外部のメモリ制御機とノーマルデータの入出力動作を行うステップとを含むことを特徴とする。
【００３５】
すなわち、第一の発明としては、複数のメモリがアレイされたメモリアレイと、前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段とを備えることを特徴とするテスト用デュアルインラインメモリモジュールを提供する。
【００３６】
第二の発明としては、前記複数のメモリのそれぞれが、２Ｎ（Ｎは自然数）のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない２Ｎ−１個のデータ入出力パッドを用いることを特徴とする第一の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００３７】
第三の発明としては、前記Ｎが、４であることを特徴とする第二の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００３８】
第四の発明としては、前記テスト信号が、前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータとを備えることを特徴とする題意の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００３９】
第五の発明としては、前記テスト信号入出力手段が、前記テストモード制御機と接続されるデータ入出力パッドと、該データ入出力パッドを介して入力される前記テストコマンドを前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、前記データ入出力パッドと前記テスト信号入出力パスとの間で入出力される前記テストコマンド及び前記テストデータを受信してバッファリングするバッファリング部とを備えることを特徴とする第四の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４０】
第六の発明としては、前記テスト信号入出力パスが、前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部とを備えることを特徴とする第五の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４１】
第七の発明としては、前記テストコマンドが、テストストローブ信号と、テストモードへの移行を制御するテストモードマスク信号と、テストモード動作を選択する複数のテスト動作信号とを備えることを特徴とする第四の発明から第六の発明のいずれか１に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４２】
第八の発明としては、前記テストコマンドデコード部が、前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部とを備えることを特徴とする第七の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４３】
第九の発明としては、前記バッファリング部が、前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファとを備えることを特徴とする第六の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４４】
第十の発明としては、前記ノーマルデータ入出力手段が、前記メモリ制御機と接続されるデータ入出力パッドと、該データ入出力パッドを介して入力される前記ノーマルデータを、前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを、前記データ入出力パッドに伝達するノーマルデータ入出力パスと、前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部とを備えることを特徴とする第一の発明に記載のテスト用デュアルインラインメモリモジュールを提供する。
【００４５】
第十一の発明としては、メモリのノーマルモード動作を制御するメモリ制御機と、メモリのテストモード動作を制御するテストモード制御機と、前記メモリ制御機と複数の第１のピンとが接続され、前記テストモード制御機と複数の第２のピンとが接続されて、ノーマル動作又はテスト動作を選択して行い、前記複数の第１のピンと前記複数の第２のピンとが互いに重複しないデュアルインラインメモリモジュールとを備えることを特徴とするパッケージされたメモリテストシステムを提供する。
【００４６】
第十二の発明としては、前記デュアルインラインメモリモジュールが、複数のメモリがアレイされるメモリアレイと、前記複数のメモリのそれぞれに備えられて、テストモード動作を行うために、前記テストモード制御機とテスト信号の入出力動作を行うテスト信号入出力手段と、前記複数のメモリのそれぞれに備えられて、ノーマルモード動作を行うために、前記メモリ制御機とノーマルデータの入出力動作を行うノーマルデータ入出力手段とを備えることを特徴とする第十一の発明に記載のパッケージされたメモリテストシステムを提供する。
【００４７】
第十三の発明としては、前記複数のメモリのそれぞれが、２Ｎ（Ｎは自然数）のデータ入出力パッドを備え、前記テスト信号入出力手段及び前記ノーマルデータ信号入出力手段が、それぞれ互いに重複しない２Ｎ−１個のデータ入出力パッドを用いることを特徴とする第十二の発明に記載のパッケージされたメモリテストシステム。
【００４８】
第十四の発明としては、前記Ｎが、４であることを特徴とする第十三の発明に記載のパッケージされたメモリテストシステムを提供する。
【００４９】
第十五の発明としては、前記テスト信号が、前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータとを備えることを特徴とする第十二の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５０】
第十六の発明としては、前記テスト信号入出力手段が、前記テストモード制御機と接続されたデータ入出力パッドと、該データ入出力パッドを介して入力される前記テストコマンドを、前記メモリ制御機に伝達したり、又は前記メモリセルアレイから出力される前記テストデータを前記データ入出力パッドに伝達するテスト信号入出力パスと、前記データ入出力パッドと前記テスト信号入出力パスとの間において入出力される前記テストコマンド及び前記テストデータを受信し、バッファリングするバッファリング部とを備えることを特徴とする第十五の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５１】
第十七の発明としては、前記テスト信号入出力パスが、前記データ入出力パッドを介して入力された前記テストコマンドをデコードしてテストモード選択信号を生成するテストコマンドデコード部と、前記メモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換するテストデータ変換部とを備えることを特徴とする第十六の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５２】
第十八の発明としては、前記テストコマンドが、テストストローブ信号と、テストモードへの移行を制御するテストモードマスク信号と、テストモード動作を選択する複数のテスト動作信号とを備えることを特徴とする第十五の発明から第十七の発明のいずれか１に記載のパッケージされたメモリテストシステムを提供する。
【００５３】
第十九の発明としては、前記テストコマンドデコード部が、前記テストストローブ信号及び前記テストモードマスク信号に応答してテスト動作クロックを生成するテスト動作クロック生成部と、前記テスト動作クロックに応答して、前記複数のテスト動作信号を前記テストモード選択信号として出力するテストモード選択信号出力部とを備えることを特徴とする第十八の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５４】
第二十の発明としては、前記バッファリング部が、前記データ入出力パッドから前記テストコマンドを受信し、バッファリングして前記テストモードデコーダに伝達する入力バッファと、前記テストデータ変換部から出力される前記テストデータをバッファリングして、前記データ入出力パッドに伝達する出力バッファとを備えることを特徴とする第十七の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５５】
第二十一の発明としては、前記ノーマルデータ入出力手段が、前記メモリ制御機と接続されるデータ入出力パッドと、該データ入出力パッドを介して入力される前記ノーマルデータを前記複数のメモリに備えられたメモリセルアレイに伝達したり、又は前記メモリセルアレイから出力される前記ノーマルデータを前記データ入出力パッドに伝達するノーマルデータ入出力パスと、前記データ入出力パッドと前記ノーマルデータ入出力パスとの間において入出力される前記ノーマルデータを受信し、バッファリングして出力するバッファリング部とを備えることを特徴とする第十二の発明に記載のパッケージされたメモリテストシステムを提供する。
【００５６】
第二十二の発明としては、２Ｎ（Ｎは自然数）のデータ入出力パッドを含む複数のメモリを備えるテスト用デュアルインラインメモリモジュールにおいて、テストモード動作を行うために、前記複数のメモリで２Ｎ−１の前記データ入出力パッドを用いて外部のテストモード制御機とテスト信号の入出力動作を行うステップと、ノーマルモード動作を行うために、前記複数のメモリで２Ｎ−１の前記データ入出力パッド（テスト信号の入出力動作を行うステップで用いられた２Ｎ−１の前記データ入出力パッドと共有しない）を用いて外部のメモリ制御機とノーマルデータの入出力動作を行うステップとを含むことを特徴とするテスト用デュアルインラインメモリモジュールの動作方法を提供する。
【００５７】
第二十三の発明としては、前記Ｎが、４であることを特徴とする第二十二の発明に記載のテスト用デュアルインラインメモリモジュールの動作方法を提供する。
【００５８】
第二十四の発明としては、前記テスト信号が、前記テストモード制御機から生成されて、前記複数のメモリに備えられたメモリ制御機に入力されるテストコマンドと、前記複数のメモリに備えられたメモリセルアレイから前記テストモード制御機に出力されるテストデータとを備えることを特徴とする第二十二の発明に記載のテスト用デュアルインラインメモリモジュールの動作方法を提供する。
【００５９】
第二十五の発明としては、前記テスト信号の入出力動作を行うステップが、前記テストモード制御機から受信した前記テストコマンドをデコードすることによってテストモード選択信号を生成して、前記複数のメモリに備えられたメモリ制御機に伝達するステップと、前記複数のメモリに備えられたメモリセルアレイから出力されたシリアル方式の前記テストデータをパラレル方式に変換して前記テストモード制御機に伝達するステップとを含むことを特徴とする第二十四の発明に記載のテスト用デュアルインラインメモリモジュールの動作方法。 
【発明を実施するための最良の形態】
【００６０】
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
【００６１】
図２は、本発明の実施形態に係るメモリ制御機、テストモード制御機、及びＤＩＭＭの構成を示したチャンネルブロック図である。
【００６２】
同図に示すように、本発明の実施形態に係るＤＩＭＭ２００と、従来の技術に係るＤＩＭＭ２７０とが、１つのメモリ制御機２６０に同時に接続されていることがわかる。
【００６３】
このとき、従来の技術に係るＤＩＭＭ２７０がメモリ制御機２６０のみに接続されているのに対し、本発明の実施形態に係るＤＩＭＭ２００は、メモリ制御機２６０及びテストモード制御機２５０に同時に接続されていることがわかる。
【００６４】
すなわち、本発明の実施形態に係るＤＩＭＭ２００は、メモリ制御機２６０とノーマル動作を行い、テストモード制御機２５０とテストモード動作を行うことができる。
【００６５】
したがって、本発明の実施形態に係るＤＩＭＭ２００に備えられた複数のＤＲＡＭは、メモリ制御機２６０及びテストモード制御機２５０に同時に接続されており、従来の技術に係るＤＩＭＭ２７０に備えられた複数のＤＲＡＭは、メモリ制御機２６０のみに接続されている。
【００６６】
図３は、図２に示された本発明の実施形態に係るＤＩＭＭを詳しく示したブロック図である。
【００６７】
同図に示すように、本発明の実施形態に係るＤＩＭＭ２００は、複数のメモリ２２０がアレイされたメモリアレイと、複数のメモリ２２０のそれぞれに備えられて、テストモード動作を行うために、外部のテストモード制御機２５０とテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）の入出力動作を行うテスト信号入出力部２４０と、複数のメモリ２２０のそれぞれに備えられて、ノーマルモード動作を行うために、外部のメモリ制御機２６０とノーマルデータＮＯＲＭＡＬＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）の入出力動作を行うノーマルデータ入出力部２３０とを備える。
【００６８】
ここで、ＤＩＭＭは、入出力ピン２０２、２０４を介してテストモード制御機２５０及びメモリ制御機２６０と接続される。また、ＤＩＭＭに備えられた複数のメモリ２２０は、入出力ピン２０２、２０４と接続されるＤＱパッド２３６、２４６を備える。
【００６９】
したがって、テスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）及びノーマルデータＮＯＲＭＡＬＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）は、ＤＩＭＭに備えられた入出力ピン２０２、２０４、及び複数のメモリ２２０に備えられたデータ入出力パッド（以下、ＤＱパッドとする。）２３６、２４６を介して実際的の入出力動作を行う。
【００７０】
そして、複数のメモリ２２０に含まれるＤＱパッド２３６、２４６は、それぞれ２Ｎ（Ｎは自然数）のＤＱパッドを備え、テスト信号入出力部２４０及びノーマルデータ信号入出力部２３０は、それぞれ互いに重複しない２Ｎ−１個のＤＱパッドを用いる。
【００７１】
すなわち、Ｎが４ならば、複数のメモリ２２０のそれぞれは、１６個のＤＱパッドを備え、そのうち、第１のＤＱパッド２４６に備えられた８個のＤＱパッドをテスト信号入出力部２４０で用い、第２のＤＱパッド２３６に備えられた残りの８個のＤＱパッドをノーマルデータ信号入出力部２３０で用いる。
【００７２】
したがって、複数のメモリ２２０は、それぞれ１６Ｘで動作できるＤＱパッド２３６、２４６を備えるが、ノーマルモードにおいて８Ｘで動作し、テストモードにおいて８Ｘで動作することがわかる。
【００７３】
図４は、動作モードがＸ４、Ｘ８、及びＸ１６のＤＤＲ３ ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３  ＳＤＲＡＭ）の一般的なパッケージボールアウト構成を示した図である。
【００７４】
同図に示すように、動作モードがそれぞれＸ４、Ｘ８、及びＸ１６の場合の一般的なＤＤＲ３ ＳＤＲＡＭのパッケージボールアウト構成がわかる。
【００７５】
まず、Ｘ１６パッケージボールアウト構成４００を説明すると、データ入出力ボールアウトが、ＬＯＷＥＲボールアウト４１０及びＵＰＰＥＲボールアウト４２０に分けられていることがわかる。
【００７６】
このとき、ＬＯＷＥＲボールアウト４１０とＵＰＰＥＲボールアウト４２０は、それぞれ８個のＤＱパッドＤＱＬ０〜ＤＱＬ７、ＤＱＵ０〜ＤＱＵ７を備えることにより、Ｘ１６パッケージボールアウト構成４００において、合計１６個のＤＱパッドが備えられることがわかる。
【００７７】
そして、Ｘ４パッケージボールアウト構成４４０は、４個のＤＱパッドＤＱ０〜ＤＱ３を備えることがわかる。
【００７８】
また、Ｘ８パッケージボールアウト構成４７０は、８個のＤＱパッドＤＱ０〜ＤＱ７を備えることがわかる。
【００７９】
ところが、Ｘ４パッケージボールアウト構成４４０によるＤＱパッドＤＱ０〜ＤＱ３の配置、Ｘ８パッケージボールアウト構成４７０によるＤＱパッドＤＱ０〜ＤＱ７の配置、及びＸ１６パッケージボールアウト構成４００のうちのＬＯＷＥＲボールアウト４１０によるＤＱパッドＤＱＬ０〜ＤＱＬ７の配置は、互いに同じであることがわかる。
【００８０】
したがって、動作モードがＸ１６のＤＤＲ３ ＳＤＲＡＭでＬＯＷＥＲボールアウト４１０によるＤＱパッドＤＱＬ０〜ＤＱＬ７だけを用いて、動作モードがＸ８又はＸ４のＤＤＲ３ ＳＤＲＡＭによって動作することが可能である。
【表１】
2008009991.tif 000003
【００８１】
表１に示すように、ウェーハのステップでＸ１６に該当するＤＱパッドを備えたチップを用いてパッケージした後、オプションとして用いられる余分なパッドＸ４ ＰＡＤ、Ｘ８ ＰＡＤ、Ｘ１６ ＰＡＤ（パッケージのステップで予め設定される）に何らかの電源を加えるかどうかによって、同じチップがＸ４／Ｘ８／Ｘ１６に選択されて用いられるということがわかる。
【００８２】
すなわち、Ｘ１６でパッケージされても、チップの内部でフューズオプション、又は余分なパッドＸ４ ＰＡＤ、Ｘ８ ＰＡＤ、Ｘ１６ ＰＡＤを用いて動作モードを変えることができる。
【００８３】
そして、表１の内容のうち、「ＴＭ Ｘ４製品」と「ＴＭ Ｘ８製品」は、本発明でのみ有用なモードであって、後で詳しく説明する。
図４のパッケージボールアウト構成及び図３に示された本発明の実施形態に係るＤＩＭＭ２００の構成を参照し、本発明の実施形態に係るＤＩＭＭ２００の動作を説明すると、次のとおりである。
【００８４】
まず、ＤＩＭＭ２００の構成要素のうち、複数のＤＲＡＭ２２０のそれぞれは、Ｘ１６でパッケージされている。
【００８５】
このとき、Ｘ１６でパッケージされたＤＲＡＭのＵＰＰＥＲ ＤＱパッドＵＤＭ、ＵＤＱＳ、ＵＤＱＳＢ、ＵＤＱ０〜ＵＤＱ７は、テストモード制御機２５０と接続されて、テスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）を入出力するのに用いる。
【００８６】
また、Ｘ１６でパッケージされたＤＲＡＭのＬＯＷＥＲ ＤＱパッドＬＤＭ、ＬＤＱＳ、ＬＤＱＳＢ、ＬＤＱ０〜ＬＤＱ７は、メモリ制御機２６０と接続されてノーマルデータＮＯＲＭＡＬＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）を入出力するのに用いる。
【００８７】
すなわち、ＤＩＭＭ２００の構成要素のうち、複数のＤＲＡＭ２２０のそれぞれはＸ１６でパッケージされるが、実際、ノーマルモード及びテストモードではＸ８で動作する。
前述した表１の内容のうち、「ＴＭ Ｘ４製品」は、本発明において、Ｘ１６でパッケージされるが、動作モードは、Ｘ４の製品を示したものである。
【００８８】
すなわち、複数のＤＲＡＭ２２０は、テストモード制御機２５０と、ＵＰＰＥＲ ＤＱパッドＵＤＭ、ＵＤＱＳ、ＵＤＱＳＢ、ＵＤＱ０〜ＵＤＱ７のうち、一部のＤＱパッドＵＤＭ、ＵＤＱＳ、ＵＤＱＳＢ、ＵＤＱ０〜ＵＤＱ３のみを用いてテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）を入出力するのに利用し、メモリ制御機２６０と、ＬＯＷＥＲ ＤＱパッドＬＤＭ、ＬＤＱＳ、ＬＤＱＳＢ、ＬＤＱ０〜ＬＤＱ７のうち、一部のＤＱパッドＬＤＭ、ＬＤＱＳ、ＬＤＱＳＢ、ＬＤＱ０〜ＬＤＱ３のみを用いてノーマルデータＮＯＲＭＡＬＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）を入出力するのに利用する。
【００８９】
同様に、「ＴＭ Ｘ８製品」は、Ｘ１６でパッケージされるが、動作モードは、Ｘ８の製品を示したものである。
【００９０】
すなわち、複数のＤＲＡＭ２２０は、テストモード制御機２５０及びＵＰＰＥＲ ＤＱパッドＵＤＭ、ＵＤＱＳ、ＵＤＱＳＢ、ＵＤＱ０〜ＵＤＱ７を全て用いてテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）を入出力するのに利用し、メモリ制御機２６０及びＬＯＷＥＲ ＤＱパッドＬＤＭ、ＬＤＱＳ、ＬＤＱＳＢ、ＬＤＱ０〜ＬＤＱ７を全て用いてノーマルデータＮＯＲＭＡＬＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）を入出力するのに利用する。
【００９１】
図５は、図３に示された本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうち、テスト信号入出力部を詳しく示したブロック図である。
【００９２】
同図に示すように、本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうち、テスト信号入出力部２４０において、テスト信号ＴＥＳＴ＿ＳＩＧＮＡＬが、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）及びテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）に分けられることがわかる。
【００９３】
このとき、テスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）をテストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）及びテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）に分ける基準を説明すると、次のとおりである。
【００９４】
まず、テストモード制御機２５０から生成されて、複数のＤＲＡＭ２２０に備えられたメモリ制御機２２８に入力される場合のテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）をテストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）という。
【００９５】
その理由は、テストモード制御機２５０から生成されたテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）に応答して複数のＤＲＡＭ２２０がテストモード動作を行うためである。
【００９６】
そして、複数のＤＲＡＭ２００に備えられたメモリセルアレイ２２４から出力されてテストモード制御機２５０に出力される場合のテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）をテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）という。
【００９７】
その理由は、テストモード動作時、複数のＤＲＡＭ２２０に備えられたメモリセルアレイ２２４に格納され、テストモード制御機２５０に出力されるデータは、テストモード動作により発生したデータであるためである。
【００９８】
具体的に、テスト信号入出力部２４０は、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）及びテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）からなるテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）をテストモード制御機２５０と入出力するために、第１のＤＱパッド２４６を備える。ここで、第１のＤＱパッド２４６は、ＵＰＰＥＲ ＤＱパッドＵＤＭ、ＵＤＱＳ、ＵＤＱＳＢ、ＵＤＱ０〜ＵＤＱ７を備える。
【００９９】
第１のＤＱパッド２４６は、ＤＩＭＭに備えられた入出力ピン２０４と接続することによってテストモード制御機２５０と接続される。
【０１００】
また、テスト信号入出力部２４０は、第１のＤＱパッド２４６を介して入力されたテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）のうち、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）を複数のＤＲＡＭ２２０に備えられたメモリ制御機２２８に伝達したり、又は複数のＤＲＡＭ２２０に備えられたメモリセルアレイ２２４から出力されたテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）を第１のＤＱパッド２４６に伝達するテスト信号入出力パス２４２を備える。
【０１０１】
また、テスト信号入出力部２４０は、第１のＤＱパッド２４６とテスト信号入出力パス２４２との間で入出力されるテスト信号ＴＥＳＴ＿ＳＩＧＮＡＬ（Ｎ−ＢＩＴ）をバッファリングするバッファリング部２４４を備える。
【０１０２】
そして、テスト信号入出力部２４０の構成要素のうち、テスト信号入出力パス２４２は、第１のＤＱパッド２４６を介して入力されたテストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）をデコードして、テストモード選択信号ＴＥＳＴ＿ＭＤ＿ＳＥＬ（Ｎ−ＢＩＴ）を生成するテストコマンドデコード部２４２２、及び複数のＤＲＡＭ２２０に備えられたメモリセルアレイ２２４から出力されたシリアル方式のテストデータＴＥＳＴＳ＿ＤＡＴＡ（Ｎ−ＢＩＴ）をパラレル方式のテストデータＴＥＳＴＰ＿ＤＡＴＡ（Ｎ−ＢＩＴ）に変換して出力するテストデータ変換部２４２４を備える。
【０１０３】
図６は、図５に示された本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうち、テストコマンドデコード部を詳しく示した回路図である。
【０１０４】
同図に示すように、本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうちのテストコマンドデコード部２４２２は、受信したテストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）を、用途によって第１のＤＱパッド２４６のＵＤＱＳパッドを介して入力されるテストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥ、ＵＤＭパッドを介して入力されるテストモードマスク信号ＵＰＤ＿ＭＡＳＫ、及びＵＤＱ０〜ＵＤＱ７を介して入力される複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７に分けられることがわかる。
【０１０５】
まず、テストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥは、複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７が入力されるとき、入力単位の基準となる信号であって、トグリングが１回発生するとき、複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７が１回入力される。
【０１０６】
そして、テストモードマスク信号ＵＰＤ＿ＭＡＳＫは、テストモード動作区間に影響を及ぼす信号であって、アクティブになったとき、予定された論理レベルを有する複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７が入力されると、テストモードに移行し、非アクティブになると、テストモードから抜け出す。
【０１０７】
そして、複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７は、予定された論理レベルの変化を介してテストモードにおけるテスト動作を制御する信号である。
【０１０８】
具体的に、テストコマンドデコード部２４２２の構成を説明すると、テストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥ及びテストモードマスク信号ＵＰＤ＿ＭＡＳＫに応答してテスト動作クロックＴＣＬＫを生成するテスト動作クロック生成部２４２２Ａ、及びテスト動作クロックＴＣＬＫに応答して複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７をテストモード選択信号ＴＥＳＴ＿ＭＤ＿ＳＥＬ（Ｎ−ＢＩＴ）として出力するテストモード選択信号出力部２４２２Ｂを備える。
【０１０９】
ここで、テスト動作クロック生成部２４２２Ａは、第１のインバータＩＮＶ１を介して受信したテストモードマスク信号ＵＰＤ＿ＭＡＳＫの反転信号及びテストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥを受信してテスト動作クロックＴＣＬＫを出力する複数のＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、・・・、ＮＡＮＤ８を備える。
【０１１０】
また、テストモード選択信号出力部２４２２Ｂは、クロック入力ＣＬＫとしてテスト動作クロックＴＣＬＫを受信し、データ入力Ｄで複数のテスト動作信号 ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７を受信してデータ出力Ｑでテストモード選択信号ＴＥＳＴ＿ＭＤ＿ＳＥＬ（Ｎ−ＢＩＴ）を出力する複数のＤフリップフロップＤ−ＦＦ１、Ｄ−ＦＦ２、Ｄ−ＦＦ３、・・・、Ｄ−ＦＦ８を備える。
【０１１１】
図７は、本発明の実施形態に係るＤＩＭＭにおいて、テストモードに移行する過程、及びテスト動作を行った後にデータが出力される過程を示したタイミング図である。
【０１１２】
同図に示すように、本発明の実施形態に係るＤＩＭＭにおいて、テストモードに移行する過程、テスト動作を選択する過程、及びテスト動作の終了後にテストデータが出力される過程を知ることができる。
【０１１３】
まず、（Ａ）を参照してテストモードに移行する過程を説明すると、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）のうち、テストマスク信号ＵＰＤ＿ＭＡＳＫがロジック「ハイ」にアクティブになった状態で、テストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥがトグリングすることに対応し、テスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７がテストモードへの移行に該当する論理レベルを有するとき、テストモードに移行することになる。
【０１１４】
そして、テスト動作を選択する過程は、テストモードに移行する過程と同様に、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）のうち、テストマスク信号ＵＰＤ＿ＭＡＳＫがロジック「ハイ」にアクティブになった状態で、テストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥがトグリングすることに対応し、テスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７が予定されたテスト動作に該当する論理レベルを有するとき、予定されたテスト動作を選択することになる。
【０１１５】
このとき、テスト動作の選択は、テストモードに移行した後に発生しなければならないため、テストモードに移行していない状態で、テスト動作を選択するためにテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７が入力されると、正常なテスト動作を行えない。
【０１１６】
そして、テスト動作の終了後に複数のＤＲＡＭ２２０に備えられたメモリセルアレイ２２４から出力されるテストデータＴＥＳＴＳ＿ＤＡＴＡがテスト信号入出力部２４０を通過する過程は、テストモードに移行する過程やテスト動作を選択する過程と類似しているが、次のような違いがある。
【０１１７】
まず、テストデータＴＥＳＴＳ＿ＤＡＴＡもテストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）と同様に、第１のＤＱパッド２４６のうち、ＵＤＭパッドを介して出力されるテストマスク信号ＵＰＤ＿ＭＡＳＫ、及びＵＤＱＳパッドを介して出力されるテストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥを利用する。
【０１１８】
しかし、テストコマンドＴＥＳＴ＿ＣＭＤ（Ｎ−ＢＩＴ）では、第１のＤＱパッド２４６のうちのＵＤＱ０〜ＵＤＱ７を介して複数のテスト動作信号ＵＰＤ０、ＵＰＤ１、ＵＰＤ２、・・・、ＵＰＤ７を受信したが、テストデータＴＥＳＴＳ＿ＤＡＴＡでは、複数のテストデータＵＰＴＤ０〜ＵＰＴＤ７を出力する。
【０１１９】
したがって、テストデータＴＥＳＴＳ＿ＤＡＴＡがテスト信号入出力部２４０を介して出力される場合、テストデータＴＥＳＴＳ＿ＤＡＴＡのうち、テストマスク信号ＵＰＤ＿ＭＡＳＫがロジック「ロー」に非アクティブになった状態で、テストストローブ信号ＵＰＤ＿ＳＴＲＯＢＥがトグリングすることに対応し、複数のテストデータＵＰＴＤ０〜ＵＰＴＤ７の論理レベルを介して決定されるデータ信号Ｄ１〜Ｄ７が出力される。
【０１２０】
そして、（Ｂ）を参照すると、複数のテスト動作を連続的に選択する過程を理解することができる。
【０１２１】
具体的に、（Ａ）では、テストモードに移行する過程、テスト動作を選択する過程、及びテスト動作の終了後にテストデータが出力される過程が、連続的に１回発生してテスト動作を行ったが、（Ｂ）では、テストモードに移行する過程と、テスト動作を選択する過程とを連続的に２回行なうことにより、２つのテスト動作を連続的に選択しており、テストデータが出力される過程が２回繰り返されることにより、連続的に選択された２つのテスト動作に対する結果を出力する。
【０１２２】
また、（Ｂ）では、テスト動作が連続的に２回行われた場合について説明したが、２回より多くのテスト動作が連続的に行われた場合も（Ｂ）と類似した方法で行うことができる。
上述のとおり、本発明の実施形態を採用すれば、実際に、動作モードより更に多くの入出力パッドを備えるメモリを用いてＤＩＭＭを構成することにより、ＤＩＭＭに備えられたそれぞれのメモリが余分な入出力パッドを用いてＤＩＭＭの外部のメモリ制御機及びテストモード制御機に同時に接続することができる。
【０１２３】
すなわち、ＤＩＭＭ上でもノーマルモード及びテストモードに選択的に移行することができるという効果がある。
【０１２４】
これにより、ＤＩＭＭを利用する環境がエレック（ｅｌｅｃ）環境（外部装備を利用してテストする）ではなく、実装環境（実際に製品が用いられる環境。すなわち、外部装備を利用しない）の場合もテストモード及びノーマルモードに選択的に移行することができるため、テスト分析時間を効果的に低減できる。
【０１２５】
前述した本発明は、パッケージレベルにおいて余分な入出力パッドを用いてメモリ制御機及びテストモード制御機に同時に接続可能なメモリを利用してＤＩＭＭを構成することによって、ＤＩＭＭ上でもテストモードに移行することができるという効果がある。
【０１２６】
すなわち、エレック環境（外部装備を利用してテストする）ではなく、実装環境（実際、製品が用いられる環境。すなわち、外部装備を利用しない）でテストモードに移行できることから、テスト分析時間を効果的に低減できるという効果を奏する。
【０１２７】
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【０１２８】
例えば、前述した実施形態において例示した論理ゲート及びトランジスタは、入力される信号の極性によって、その位置及び種類が異なるように実現されるべきである。
【図面の簡単な説明】
【０１２９】
【図１】従来の技術に係るメモリ制御機とＤＩＭＭの構成を示したチャンネルブロック図
【図２】本発明の実施形態に係るメモリ制御機及びテストモード制御機と、ＤＩＭＭの構成を示したチャンネルブロック図
【図３】図２に示された本発明の実施形態に係るＤＩＭＭを示したブロック図
【図４】動作モードがＸ４、Ｘ８、及びＸ１６のＤＤＲ３ ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ３  ＳＤＲＡＭ）の一般的なパッケージボールアウト構成を示した図
【図５】図３に示された本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうち、テスト信号入出力部を詳しく示したブロック図
【図６】図５に示された本発明の実施形態に係るＤＩＭＭに属するＤＲＡＭの構成要素のうち、テストコマンドデコード部を詳しく示した回路図
【図７】本発明の実施形態に係るＤＩＭＭからテストモードに移行する過程及びテスト動作を行った後にデータが出力される過程を示したタイミング図
【符号の説明】
【０１３０】
１００、１７０、２７０      従来の技術に係るデュアルインラインメモリモジュール
１６０、２６０              メモリ制御機
２００                      本発明の実施形態に係るデュアルインラインメモリモジュール
２０２、２０４              データ入出力ピン
２２４                      メモリセルアレイ
２２８                      メモリ制御機
２３０                      ノーマルデータ入出力部
２３２                      ノーマルデータ入出力パス
２３４、２４４              バッファリング部
２３６、２４６              ＤＱパッド
２４０                      テスト信号入出力部
２４２                      テスト信号入出力パス
２５０                      テストモード制御機
４００                      １６Ｘパッケージボールアウト
４４０                      ４Ｘパッケージボールアウト
４７０                      ８Ｘパッケージボールアウト
２４２２                    テストコマンドデコード部
２４２４                    テストデータ変換部
【図１】
2008009991.tif 000004
【図２】
2008009991.tif 000005
【図３】
2008009991.tif 000006
【図４】
2008009991.tif 000007
【図５】
2008009991.tif 000008
【図６】
2008009991.tif 000009
【図７】
2008009991.tif 000010