(57)【要約】【課題】王冠型の蓄積電極を有するキャパシタにおいて、ウエットエッチングを用いて王冠型蓄積電極を形成する際に、蓄積電極自身が倒壊することなく製造できる半導体装置の製造方法を提供する。【解決手段】蓄積電極が内面に形成された深孔を予めアモルファスカーボンで埋めこんだ状態で蓄積電極周囲の酸化シリコン膜をウエットエッチングにより除去する。埋め込んだアモルファスカーボンは酸素プラズマエッチングにより除去する。これにより、乾燥時の水分表面張力の影響を軽減して曲げ等に対する耐性が向上する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
王冠型構造のキャパシタを有する半導体装置の製造方法であって、（１）第一の層間絶縁膜に導体プラグを形成する工程と、（２）前記導体プラグおよび第一の層間絶縁膜上に、第二の層間絶縁膜を形成する工程と、（３）前記第二の層間絶縁膜の所定の領域に深孔を形成し、前記導体プラグの表面を露出させる工程と、（４）全面に第一の導電膜を形成する工程と、（５）前記第一の導電膜をエッチバックし、前記深孔内面に蓄積電極を形成する工程と、（６）前記蓄積電極が形成された深孔内を埋めるようにアモルファスカーボンを形成する工程と、（７）表面に形成された前記アモルファスカーボンを除去し、前記第二の層間絶縁膜の表面を露出させる工程と、（８）前記第二の層間絶縁膜の少なくとも一部を除去する工程と、（９）前記アモルファスカーボンを除去する工程と、（１０）誘電体を形成する工程と、（１１）上部電極を形成する工程と、を少なくとも含んで成ることを特徴とする王冠型構造のキャパシタを有する半導体装置の製造方法。
【請求項２】
王冠型構造のキャパシタを有する半導体装置の製造方法であって、（１）第一の層間絶縁膜に導体プラグを形成する工程と、（２）前記導体プラグおよび第一の層間絶縁膜上に、第二の層間絶縁膜を形成する工程と、（３）前記第二の層間絶縁膜の所定の領域に深孔を形成し、前記導体プラグの表面を露出させる工程と、（４）全面に第一の導電膜を形成する工程と、（５）前記第一の導電膜上に前記深孔が埋まるようにアモルファスカーボンを形成する工程と、（６）表面に形成された前記アモルファスカーボンを除去して、前記第二の層間絶縁膜上の前記第一の導電膜表面を露出させる工程と、（７）前記表面が露出した第一の導電膜を除去して前記第二の層間絶縁膜の表面を露出させる工程と、（８）前記第二の層間絶縁膜の少なくとも一部を除去する工程と、（９）前記アモルファスカーボンを除去する工程と、（１０）誘電体を形成する工程と、（１１）上部電極を形成する工程と、を少なくとも含んで成ることを特徴とする王冠型構造のキャパシタを有する半導体装置の製造方法。
【請求項３】
前記第二の層間絶縁膜が窒化シリコン膜と酸化シリコン膜の２層構造からなることを特徴とする、請求項１および請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第二の層間絶縁膜が第一の窒化シリコン膜と、前記第一の窒化シリコン膜上に形成した第一の酸化シリコン膜と、前記第一の酸化シリコン膜上に形成した第二の窒化シリコン膜と、前記第二の窒化シリコン膜上に形成した第二の酸化シリコン膜の４層構造からなることを特徴とする、請求項１および請求項２に記載の半導体装置の製造方法。
【請求項５】
アモルファスカーボン膜を除去する工程は、酸素、水素、アンモニアから選択されるガスプラズマを用いて行なうことを特徴とする請求項１および請求項２に記載の半導体装置の製造方法。
【請求項６】
請求項１および請求項２に記載の製造方法で形成した第一の導電膜を蓄積電極とし、第二の導電膜を対向電極として用いたキャパシタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）型の記憶素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭにおいては、そのメモリセルは１つのトランジスタと１つのキャパシタで構成されており、キャパシタに保持する電荷の有無を利用して、記憶素子として動作させることが出来る。近年、半導体装置の微細化によりキャパシタも微細化を余儀なくされているが、キャパシタの微細化は、キャパシタの電荷蓄積容量（Ｃｓ）の減少につながり、ＤＲＡＭとしての動作の信頼性を著しく低下させる事になる。
【０００３】
そのため、ＤＲＡＭが微細化されても、キャパシタの電荷蓄積容量を確保できる工夫が種々考案されている。そのひとつに、キャパシタ絶縁膜に比誘電率の高い新たな材料を用いる方法がある。しかし、従来と異なる新しい材料を半導体製造工程に適用することによる汚染等の新たな問題の発生が懸念される。一方、汚染の問題を回避してキャパシタの電荷蓄積容量を確保する他の手段として、蓄積電極の表面積を増加させる方法がある。
【０００４】
特開２０００−１９６０３８号公報には、金属蓄積電極よりなる王冠型構造キャパシタの形成方法が記載されている。その概要について以下に述べる。
最初に、厚い絶縁膜に深孔を形成する。深孔内を含む全面に蓄積電極材料を形成する。その後、深孔内の空間が埋まるように犠牲材料を形成する。深孔以外の表面領域に形成された蓄積電極材料および犠牲材料を除去し、深孔内にのみ蓄積電極材料および犠牲材料が充填された状態とする。その後、ウェットエッチング処理を施し、蓄積電極の周囲に位置する厚い絶縁膜を除去する。この時、蓄積電極材料と犠牲材料はエッチングされずに残る。その後、深孔内の犠牲材料を蓄積電極材料に対して選択的に除去し、王冠型構造の蓄積電極を形成している。この公知例では、犠牲材料として導電性材料を用いている。
【特許文献１】特開２０００−１９６０３８  号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術においては以下のような問題がある。
【０００６】
すなわち、王冠型構造の蓄積電極を形成するにあたり、蓄積電極の内外に位置する厚い絶縁膜および導電性材料をウェットエッチングで除去している。具体的には厚い絶縁膜をフッ酸溶液で、導電性材料は、材料にもよるが、加熱硫酸やフッ酸溶液でエッチングしている。ウェットエッチングする前は、蓄積電極が周囲の厚い絶縁膜および内側の導電性材料で支えられているため、倒壊の懸念は皆無であるが、ウェットエッチングすることによりそれらの支えが消滅してしまう。その結果、蓄積電極の機械的強度が著しく低下し、溶液中から引き上げられる時の溶液の表面張力により蓄積電極は倒壊し、キャパシタを構成できなくなる。
【０００７】
本発明の目的は、王冠型構造の蓄積電極を形成する際の蓄積電極の倒壊の問題を回避して信頼性の高いキャパシタの製造方法を提供することと、そのキャパシタを有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の半導体装置の製造方法は、王冠型構造のキャパシタを有する半導体装置の製造方法であって、
半導体基板上に、第一の層間絶縁膜を形成する工程と、前記第一の層間絶縁膜をパターニングし、開口を形成する工程と、前記開口の内壁および底面を用いてシリンダー形状の第一の導電膜を形成する工程と、前記第一の導電膜および前記第一の層間絶縁膜上にアモルファスカーボン膜を形成する工程と、前記第一の層間絶縁膜上のアモルファスカーボン膜を除去し、前記開口の内部のみを充填するように前記アモルファスカーボン膜を残す工程と、前記第一の層間絶縁膜の少なくとも一部を除去する工程と、前記開口内に充填されたアモルファスカーボン膜を除去する工程と、前記第一の導電膜上に、誘電体膜と第二の導電膜を形成する工程を有することを特徴とする。
【０００９】
第一の層間絶縁膜が窒化シリコン膜と酸化シリコン膜の２層構造からなることを特徴とする。
【００１０】
第一の層間絶縁膜が第一の窒化シリコン膜と、前記第一の窒化シリコン膜上に形成した第一の酸化シリコン膜と、前記第一の酸化シリコン膜上に形成した第二の窒化シリコン膜と、前記第二の窒化シリコン膜上に形成した第二の酸化シリコン膜の４層構造からなることを特徴とする。
【００１１】
第一の導電膜が多結晶シリコンからなることを特徴とする。
【００１２】
アモルファスカーボン膜を除去する工程に、プラズマエッチングを用いることを特徴とする。
【００１３】
請求項１に記載の製造方法で形成した第一の導電膜をキャパシタの蓄積電極とし、第二の導電膜をキャパシタの対向電極として用いたメモリセルを有することを特徴とする。
【００１４】
半導体基板上に、導電体からなるコンタクトプラグを形成する工程と、前記コンタクトプラグの表面を覆うように、第一の層間絶縁膜を形成する工程と、前記第一の層間絶縁膜に開口を形成し、前記コンタクトプラグの少なくとも一部を露出する工程と、前記開口内にシリンダー形状の第一の導電膜を、前記コンタクトプラグと接触するように形成する工程と、前記第一の導電膜および前記第一の層間絶縁膜上に、プラズマアッシング法で除去可能で、かつ前記第一の層間絶縁膜の倒壊を防止するための強度を有する埋込み膜を形成する工程と、前記第一の層間絶縁膜上の前記埋込み膜を除去し、前記開口の内部のみを充填するように前記埋込み膜を残す工程と、前記第一の層間絶縁膜の少なくとも一部を除去する工程と、前記開口内に充填された前記埋込み膜を、プラズマエッチングで除去する工程と、前記第一の導電膜上に、誘電体膜と第二の導電膜を形成する工程を有することを特徴とする。
【００１５】
第１の層間絶縁膜が、窒化シリコン膜を含み、２層以上の多層膜からなることを特徴とする。
【００１６】
埋込み膜がアモルファスカーボンからなることを特徴とする。
【００１７】
請求項７に記載の製造方法で形成した第一の導電膜をキャパシタの蓄積電極とし、第二の導電膜をキャパシタの対向電極として用いたメモリセルを有することを特徴とする。
を含んでなることを特徴としている。
【００１８】
半導体基板上に、第一の層間絶縁膜を形成し、前記第一の層間絶縁膜を形成した後、前記第一の層間絶縁膜をパターンニングし、開口を形成した後、内壁および底面を用いてシリンダー形状の第一の導電膜を形成した後、導電膜および前記第一の層間絶縁膜上にアモルファスカーボン膜を除去し、前記第一の層間絶縁膜の少なくとも一部を除去する工程と、前記開講内に充填されたアモルファスカーボン膜を除去する工程と、前記第一の導電膜上に、誘電体膜と第二の導電膜を形成する工程を含んで構成される。
内部のみを充慎するように前記第一の層間絶縁膜上のアモルファスカーボン膜を除去する。
【発明の効果】
【００１９】
本発明の半導体装置の製造方法は、蓄積電極周囲の厚い絶縁膜をウェットエッチングし、乾燥する際、蓄積電極構造内部が空洞ではなく、アモルファスカーボンで埋設されていることになる。したがって水分乾燥による表面張力が蓄積電極構造間に働いたとしても、埋設されたアモルファスカーボンが支えとなって蓄積電極が倒壊することを防止する。また、埋設されたアモルファスカーボンは、溶液を用いない酸素プラズマエッチングにより除去できるので、表面張力が働くことによる蓄積電極倒壊の問題を回避することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の王冠型キャパシタの製造方法は、（１）第一の層間絶縁膜に導体プラグを形成した後、前記導体プラグおよび第一の層間絶縁膜上に、第二の層間絶縁膜を形成する工程、（２）前記第二の層間絶縁膜の所定の領域に深孔を形成し深孔内の空間を、前記導体プラグの表面を露出させる工程、（３）深孔内面に蓄積電極を形成した後、アモルファスカーボンで充愼する工程、（４）前記第二の層間絶縁膜の少なくとも一部を除去した後、前記アモルファスカーボンを除去する工程、（５）誘電体を形成した後、上部電極を形成する工程を含んで構成される。
【実施例１】
【００２１】
以下、添付した図面に基づき、本発明の第一の実施例について、図１から図１０の一連の工程断面図を用いて説明する。
最初に、図１に示したように、半導体基板１表面の所定の領域に形成した素子分離溝２にシリコン酸化膜を埋め込み素子分離領域４を形成した。その後、半導体基板１表面にゲート酸化膜５を熱酸化法により形成し、さらに多結晶シリコン膜１１、窒化シリコン膜１２をＣＶＤ（Chemical Vapor Deposition）法により積層形成した。次いで、フォトリソグラフィ法とドライエッチング法により窒化シリコン膜１２および多結晶シリコン膜１１を加工し、ワード配線となるゲート電極１３を形成した。その後、窒化シリコン膜を全面に堆積し、エッチバックして窒化シリコン膜からなるサイドウォール１４を形成した。この後、イオン注入法を用いて半導体基板１の所定の領域にＭＯＳトランジスタのソース、ドレインを形成した（図には示していない）。
必要に応じてサイドウォール１４の形成前に、イオン注入法を用いて半導体基板１の所定の領域にＭＯＳトランジスタのＬＤＤ領域を形成しても良い。
なお、ゲート電極１３の導体層としては、多結晶シリコン膜１１を単層で用いる代わりに、多結晶シリコン膜に金属シリサイドや金属を積層したものを用いても良い。また、多結晶シリコン膜には、成膜段階で不純物としてリンが含まれるように形成しており、以下の説明に記載する多結晶シリコン膜も同じである。
【００２２】
次に、図２に示したように、まず、全面にシリコン酸化膜からなる層間絶縁膜２０をＣＶＤ法により堆積し、ＣＭＰ（Chemical Mechanical Polising）法により表面を平坦化した後、フォトリソグラフィ法とドライエッチング法を用いて、層間絶縁膜２０にコンタクトホール２１を形成した。次いで、コンタクトホール２１が埋まるように多結晶シリコン膜をＣＶＤ法により堆積し、層間絶縁膜２０上に形成された多結晶シリコン膜をＣＭＰ法により除去して多結晶シリコン膜からなるコンタクトプラグ２２および２３を形成した。
【００２３】
次に、図３に示したように、全面に酸化シリコン膜３０をＣＶＤ法により堆積した後、フォトリソグラフィ法とドライエッチング法により、コンタクトプラグ２３上にコンタクトホール３１を形成した。次いで、チタンシリサイド、窒化チタン、タングステンの積層膜からなるビット配線コンタクト３２を形成した。さらに、全面に窒化タングステンおよびタングステンの積層膜をスパッタ法により堆積し、フォトリソグラフィ法とドライエッチング法により、ビット配線３２ａを形成した。
【００２４】
次に、図４に示したように、全面に酸化シリコン膜からなる第一の層間絶縁膜４０をＣＶＤ法により堆積し、フォトリソグラフィ法とドライエッチング法により、コンタクトプラグ２２上に酸化シリコン膜３０および第一の層間絶縁膜４０を貫通するコンタクトホール４１を形成し、多結晶シリコン膜からなる導体プラグ４２を形成した。
【００２５】
次に、図５に示したように、全面に厚さ５０ｎｍの窒化シリコン膜５０および厚さ２５００ｎｍの酸化シリコン膜５１の積層膜からなる第二の層間絶縁膜をＣＶＤ法により堆積した。次いで、フォトリソグラフィ法とドライエッチング法により、導体プラグ４２の表面が露出するように第二の層間絶縁膜に深孔５２を形成した。窒化シリコン膜５０は、ジクロロシラン（SiH2Cl2）とアンモニア（NH3）を反応ガスとする熱ＣＶＤ法により堆積した。また、酸化シリコン膜５１は、テトラエトキシシラン（Si(OC2H5)4）と酸素を反応ガスとするプラズマＣＶＤ法により堆積した。深孔５２は、フッ素を含有するプラズマを用いたドライエッチング法により形成した。なお、図には示していないが、酸化シリコン膜５１の膜厚が厚いので、フォトリソグラフィ法で形成するフォトレジストのエッチングマスク耐性が不足することがある。この場合は多結晶シリコン膜などのハードマスクを用いることができる。
【００２６】
次に、図６に示したように、全面に厚さ４０ｎｍの多結晶シリコン膜をＣＶＤ法により堆積した後、ＣＭＰ法により深孔５２以外の表面に形成されている多結晶シリコン膜を除去し、深孔５２の内面にのみ多結晶シリコン膜を残存させキャパシタの蓄積電極５３を形成した。この段階で、蓄積電極５３は導体プラグ４２と接続されている。なお、多結晶シリコン膜は、堆積段階では非晶質となっているシリコン膜に熱処理を施すことにより多結晶化させて形成することができる。ここでは、モノシラン（SiH4）とホスフィン（PH3）を原料ガスとし、温度５２０℃の熱ＣＶＤ法によりシリコン膜を堆積した。この温度条件で堆積するシリコン膜は、リンを含んだ非晶質のシリコン膜となる。非晶質状態のシリコン膜には導電性がないため、７００℃程度の温度で熱処理し、多結晶化する。このようにして形成した多結晶シリコン膜は、表面の凹凸が極めて少ないという特長がある。
【００２７】
次に、図７に示したように、全面にアモルファスカーボンを堆積した後、エッチバックして深孔内にのみアモルファスカーボン５４を残存させた。アモルファスカーボンの堆積には、ブタン（C4H10）を原料ガスとし、温度５５０℃のプラズマＣＶＤ法を用いた。原料ガスにはブタン以外の水素化炭素ガスを用いることもできる。また、エッチバックには、酸素プラズマエッチングを用いた。フッ素や塩素などのハロゲンガスを含んでいないので、酸化シリコン膜５１や蓄積電極５３を全くエッチングすることなく、アモルファスカーボンだけを除去することができる。エッチバックに用いたプラズマエッチングの条件は、エッチングガスに酸素を用い、圧力１５ｍＴｏｒｒ、高周波パワー３００Ｗ、温度２０℃とした。酸素ガスの他、水素と窒素の混合ガスやアンモニアなどを用いることもできる。なお、ここで示したアモルファスカーボンのエッチング条件は一例であり、使用するガスの種類、圧力、パワー、温度等の条件は、適宜変更可能である。
【００２８】
次に、図８に示したように、第二の層間絶縁膜を構成する酸化シリコン膜５１をウエットエッチングによりエッチバックした。ここで、ウエットエッチングには、フッ酸を含有する溶液を用いた。フッ酸含有溶液による酸化シリコン膜５１のエッチング速度は、エッチング時間でエッチング深さを制御することができる。ここでは、図中に示したエッチング深さｈ１が、蓄積電極５３で構成される深孔の深さｈ２よりも浅くなるようにエッチングし、酸化シリコン膜５１の残存膜厚が５００ｎｍとなるようにした。
【００２９】
次に、図９に示したように、深孔内を充填していたアモルファスカーボンを除去して多結晶シリコン膜からなる王冠型構造の蓄積電極５３を形成した。ここで、アモルファスカーボンの除去には、前述の酸素プラズマエッチングを用いた。条件は、エッチングガスに酸素を用い、圧力１５ｍＴｏｒｒ、高周波パワー３００Ｗ、温度２０℃とした。酸素ガスの他、水素と窒素の混合ガスやアンモニアなどを用いることもできる。また、圧力、パワー、温度等、他の条件についても、適宜変更可能である。
【００３０】
次に、図１０に示したように、酸化タンタル膜からなる誘電体５５、窒化チタン５６およびタングステン５７からなる上部電極を形成してキャパシタを構成した。ここで、誘電体５５となる酸化タンタル膜は、ペンタエトキシタンタル（Ta(OC2H5)5）と酸素を原料ガスとし、温度５３０℃、圧力０．５Torrを条件とする熱ＣＶＤ法により形成した。膜厚は８ｎｍとした。酸化タンタル膜を形成した後、リーク電流低減および誘電率向上のために酸化窒素（N2O）ガス雰囲気で、７５０℃、２分間の熱処理を施した。また、上部電極となる窒化チタン５６は、四塩化チタン（TiCl4）とアンモニア（NH3）を原料ガスとし、温度５５０℃の熱ＣＶＤ法により形成した。膜厚は４０ｎｍとした。さらに、タングステン５７はスパッタ法により形成し、膜厚は１５０ｎｍとした。上部電極の膜厚は種々変更することができる。
【００３１】
上記キャパシタ形成後、層間絶縁膜の形成、スルーホールの形成、配線層の形成などの周知の工程を経て半導体装置を形成することができる。
本実施例によれば、蓄積電極５３周囲の厚い第一の層間絶縁膜をウェットエッチングして乾燥する際、蓄積電極で構成される深孔内部がアモルファスカーボン５４で埋設されている。したがって水分乾燥による表面張力が蓄積電極構造間に働いても、埋設されたアモルファスカーボン５４が支えとなって蓄積電極５３が倒壊することを防止できる。また、埋設されたアモルファスカーボン５４は、溶液を用いない酸素プラズマエッチングにより除去できるので、ウェットエッチングを用いた場合に問題となる、表面張力の働きで蓄積電極５３の倒壊が発生することを回避できる。
【００３２】
なお、本実施例では、深孔５２の内面に蓄積電極５３を形成した後、アモルファスカーボン５４を形成し、酸素プラズマエッチングにより第二の層間絶縁膜上のアモルファスカーボンを除去し、深孔内にのみ残存させた。この方法に代えて、図１３に示したように、蓄積電極５３とアモルファスカーボン５４を全面に積層形成した状態とし、表面のアモルファスカーボン５４を酸素プラズマエッチングで除去し、さらに蓄積電極５３をドライエッチングにより除去することもできる。
この方法によれば、通常ドライエッチングの後にエッチングデポ残渣を除去するために行なう洗浄回数を減らすことができ、工程削減に寄与できる利点がある。
【実施例２】
【００３３】
以下、本発明の第２の実施例について、図１１および図１２の工程断面図を用いて説明する。なお、図１１および図１２に示した以外の工程断面図については、前述の実施例１と同じであり、省略する。
【００３４】
まず、図１１に示したように、第二の層間絶縁膜に深孔５２を形成した。
ここで、実施例１と異なる点は、実施例１では第二の層間絶縁膜を２層膜で形成していたが、本実施例では、さらに多層化して４層膜としたことにある。すなわち、本実施例では第二の層間絶縁膜を、厚さ５０ｎｍの窒化シリコン膜５０、厚さ５００ｎｍの酸化シリコン膜５８、厚さ５０ｎｍの窒化シリコン膜５９、厚さ２０００ｎｍの酸化シリコン膜６０からなる４層膜で構成した。各々の膜の形成方法は、実施例１に記載の方法と同じである。
【００３５】
次に、図１２に示したように、実施例１に記載の各工程を用いて王冠型の蓄積電極５３を形成した。
本実施例では、第二の層間絶縁膜を、フッ酸含有溶液によるエッチング速度が大きい酸化シリコン膜とエッチング速度が小さい窒化シリコン膜からなる４層膜で構成している。したがって、ウエットエッチングを窒化シリコン膜５９で停止させ、厚さ２０００ｎｍの酸化シリコン膜のみ除去することができる。
【００３６】
本第２の実施例によれば、窒化シリコン膜５０および５９、酸化シリコン膜５８を残存させているので、第１の実施例によるアモルファスカーボンの効用に加えて、ウエットエッチング時のエッチング深さのばらつきを低減しつつ、蓄積電極５３の倒壊防止強度を向上できる効果がある。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施例を説明するための工程断面図。
【図２】本発明の第１の実施例を説明するための図１に続く工程断面図。
【図３】本発明の第１の実施例を説明するための図２に続く工程断面図。
【図４】本発明の第１の実施例を説明するための図３に続く工程断面図。
【図５】本発明の第１の実施例を説明するための図４に続く工程断面図。
【図６】本発明の第１の実施例を説明するための図５に続く工程断面図。
【図７】本発明の第１の実施例を説明するための図６に続く工程断面図。
【図８】本発明の第１の実施例を説明するための図７に続く工程断面図。
【図９】本発明の第１の実施例を説明するための図８に続く工程断面図。
【図１０】本発明の第１の実施例を説明するための図９に続く工程断面図。
【図１１】本発明の第２の実施例を説明するための工程断面図。
【図１２】本発明の第２の実施例を説明するための図１１に続く工程断面図。
【図１３】本発明の第１の実施例を補足説明するための工程断面図。
【符号の説明】
【００３８】
１    半導体基板
２    素子分離溝
４    素子分離領域
５    ゲート酸化膜
１１    多結晶シリコン膜
１２、５０、５９    窒化シリコン膜
１３    ゲート電極（ワード配線）
１４    サイドウォール
２０    層間膜
２１、３１、４１    コンタクトホール
２２、２３    コンタクトプラグ
３０、５１、５８、６０    酸化シリコン膜
３２    ビット配線コンタクト
３２ａ    ビット配線
４０    第一の層間絶縁膜
４２    導体プラグ
５２    深孔
５３    蓄積電極
５４    アモルファスカーボン
５５    誘電体
５６    窒化チタン
５７    タングステン
５９    シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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