(57)【要約】【課題】メモリを搭載し、メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合でも、テスト結果出力端子を１つで済ますことができる半導体装置の提供。【解決手段】互いに異なる仕様を持つ複数のメモリ４１〜４４の各々に対応して複数のテスト回路５１〜５４を設ける。複数のテスト回路５１〜５４のテスト結果信号２１〜２４の中から一のテスト結果を選択する論理回路を設ける。これにより、１つの外部出力端子のみで各メモリのテスト結果を外部へ出力することができる。【選択図】図１
2008135117.tif 000002
【特許請求の範囲】
【請求項１】
メモリを搭載し、前記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
前記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
前記複数個の自己テスト回路と接続され、前記複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する選択回路と、を備える半導体装置。
【請求項２】
前記複数個のメモリは、少なくとも２種類以上の相異なる仕様のメモリであることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記複数個の自己テスト回路はそれぞれ、対応するメモリのテスト指示を受けた場合に該メモリのテストを行い、
前記選択回路は、前記テスト指示を受けたメモリのテスト結果を順次出力することを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記複数個の自己テスト回路はそれぞれ、
対応するメモリのテストが終了するとテスト終了信号を出力するテスト終了信号出力部を含み、
前記選択回路は、
全てのメモリについて前記テスト終了信号を検知したとき、前記全メモリのテスト結果を順次出力することを特徴とする、請求項１に記載の半導体装置。
【請求項５】
メモリを搭載し、前記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
前記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
前記複数個の自己テスト回路と接続され、前記複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する論理積回路と、を備える半導体装置。
【請求項６】
前記複数個のメモリは、少なくとも２種類以上の相異なる仕様のメモリであることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記複数個の自己テスト回路はそれぞれ、
対応するメモリのテスト指示を受けた場合に該メモリのテストを行い、
前記論理積回路は、前記テスト指示を受けた複数個のメモリについて得られた複数のテスト結果の論理積を算出することを特徴とする、請求項５に記載の半導体装置。
【請求項８】
メモリを搭載し、前記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
前記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
前記複数個の自己テスト回路と接続され、前記複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する選択回路と、
前記複数個の自己テスト回路と接続され、前記複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する論理積回路と、を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１チップ型半導体装置に関し、より詳しくは、１チップ型半導体装置を構成する１チップに搭載された複数のメモリの自己テスト技術に関する。
【背景技術】
【０００２】
半導体装置、特にＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）のテスト容易化技術の１つとして、ＢＩＳＴ（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ：組み込み自己テスト）技術が知られている。ＢＩＳＴには、例えば、ロジック回路をテストするためのロジックＢＩＳＴ、メモリブロックをテストするためのメモリＢＩＳＴ等がある。一般に、半導体装置に組み込まれたＢＩＳＴ回路は、テストパターン毎のテスト結果期待値を予め保持している。ＢＩＳＴ回路は、生成したテストパターンをテスト対象回路ブロックに順次与え、その都度当該テスト対象回路ブロックから返されて来た出力を、対応するテスト結果期待値と比較する機能を有する。
【０００３】
ＢＩＳＴの従来技術の一例として、以下のものがある（特許文献１参照）。このＢＩＳＴ回路は、複数のメモリブロックを備えた半導体装置に組み込まれている。このＢＩＳＴ回路は、テスト制御回路と、メモリ入力セレクタと、メモリ出力セレクタと、パターン比較器とを備えている。メモリ入力セレクタは、通常動作時のメモリ入力とテスト時のメモリ入力とを切り替える。このメモリ入力セレクタの切り替え動作により、各メモリブロックへのテスト信号入力が可能となっている。また、メモリ出力セレクタの選択動作により、各メモリブロックについての期待値比較を単一のパターン比較器で順次に実行することができる。
【特許文献１】特開２００１−１８４９００号公報（特に、図３及び図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のＢＩＳＴ回路は、１チップ上に搭載される複数のメモリブロックが全て同じ仕様である場合に適用されるものである。従って、１チップ上に搭載される複数のメモリブロックが２種類以上の相異なる仕様のメモリブロックである場合、特許文献１に記載のＢＩＳＴ回路を用いることができない。
【０００５】
近年の半導体装置は、１チップ上に多数の相異なる仕様のメモリが搭載されて構成されることが多い。互いに異なる仕様を持つ複数のメモリブロックが１チップ上に搭載されてなる半導体装置には、仕様の異なるメモリブロックに対応して仕様の異なる複数のＢＩＳＴ回路が組み込まれる。このため、メモリ用ＢＩＳＴ回路の制御信号及びテスト結果信号も仕様の異なるメモリ数だけ増加する。
【０００６】
仕様のバリエーションとしては、例えば、記憶容量のバリエーションに加え、１ポートＳＲＡＭ、２ポートＳＲＡＭ、ＥＤＯタイプＤＲＡＭ、ＳＲＡＭインターフェースＤＲＡＭなど、機能上のバリエーションが存在する。相異なる仕様のメモリに対応するため、メモリ用ＢＩＳＴの種類も増える。メモリ用ＢＩＳＴの種類が増えると、それに応じてテスト結果の外部出力端子数が増加するという課題があった。
【０００７】
テスト結果の外部出力端子数が複数存在すると、これら複数のテスト結果外部出力端子に個別にモニタ装置の入力端子を接続する必要があった。このため、１チップに搭載されるメモリの多様化が進むにつれて、テスト結果のモニタリングに要する手間と時間が増大するという問題もあった。
【０００８】
本発明はこのような実情に鑑みてなされたもので、メモリを搭載し、該メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合でも、テスト結果外部出力端子を１つで済ますことができる半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、
メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
上記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
上記複数個の自己テスト回路と接続され、上記複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する選択回路とを備える。
【００１０】
本発明によれば、選択回路が、複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する。よって、メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合であっても、テスト結果外部出力端子を１つで済ますことができる。
【００１１】
本発明においては、
上記複数個のメモリは、少なくとも２種類以上の相異なる仕様のメモリであることが好ましい。
【００１２】
本発明においては、
上記複数個の自己テスト回路はそれぞれ、対応するメモリのテスト指示を受けた場合に該メモリのテストを行い、
上記選択回路は、上記テスト指示を受けたメモリのテスト結果を順次出力することが好ましい。
【００１３】
この構成によれば、選択回路が、テスト指示を受けたメモリのテスト結果を順次出力する。よって、テスト指示を受けたメモリについてのテスト結果を自動的に順次取得することができる。
【００１４】
本発明においては、
上記自己テスト回路は、
対応するメモリのテストが終了するとテスト終了信号を出力するテスト終了信号出力部を含み、
上記選択回路は、
全てのメモリについて上記テスト終了信号を検知したとき、上記全メモリのテスト結果を順次出力することが好ましい。
【００１５】
この構成によれば、選択回路が全てのメモリについてテスト終了信号を検知したとき、全メモリのテスト結果を順次出力する。よって、全メモリについてのテスト結果を自動的に順次取得することができる。
【００１６】
また、本発明に係る半導体装置は、
メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
上記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
上記複数個の自己テスト回路と接続され、上記複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する論理積回路とを備える。
【００１７】
本発明によれば、論理積回路が、複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する。よって、メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合でも、テスト結果出力端子を１つで済ませることができる。また、複数個のメモリについてのマクロのテスト結果を取得することができる。
【００１８】
本発明においては、
上記複数個のメモリは、少なくとも２種類以上の相異なる仕様のメモリであることが好ましい。
【００１９】
本発明においては、
上記複数個の自己テスト回路はそれぞれ、
対応するメモリのテスト指示を受けた場合に該メモリのテストを行い、
上記論理積回路は、上記テスト指示を受けた複数個のメモリについて得られた複数のテスト結果の論理積を算出することが好ましい。
【００２０】
この構成によれば、論理積回路が、テスト指示を受けた複数個のメモリについて得られた複数のテスト結果の論理積を算出する。よって、テスト指示を受けた複数のメモリについてのテスト結果の論理積をマクロのテスト結果として取得することができる。
【００２１】
また、本発明に係る半導体装置は、
メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置であって、
複数個のメモリと、
上記複数個のメモリのテストをそれぞれ行う複数個の自己テスト回路と、
上記複数個の自己テスト回路と接続され、上記複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する選択回路と、
上記複数個の自己テスト回路と接続され、上記複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する論理積回路とを備える。
【００２２】
本発明によれば、選択回路が、複数個の自己テスト回路で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する。また、論理積回路が、複数個の自己テスト回路で得られた複数のテスト結果の論理積を算出し、その論理積を出力する。よって、メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合でも、テスト結果外部出力端子を１つで済ませることができる。また、各メモリについての個別のテスト結果と、複数のメモリについてのマクロのテスト結果の双方を取得することができる。
【発明の効果】
【００２３】
本発明によれば、メモリを搭載し、上記メモリの自己テストを実行可能な１チップ型半導体装置において、該装置が、相異なる仕様を持つ複数のメモリを搭載する場合であっても、テスト結果外部出力端子を１つで済ませることができる。
【００２４】
従って、１チップ型半導体装置を小型化することができる。また、相異なる仕様を持つ複数のメモリをテストする際、各メモリのテスト結果を１つの出力端子を通じてモニタリングすることができる。よって、テスト結果のモニタリングを容易に行うことができ、モニタリングに要する時間と手間を削減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２６】
（第１の実施形態）
図１は、第１の実施形態に係る１チップ型半導体装置１００（以下、半導体装置１００と称する）の構成を示すブロック図である。
【００２７】
まず、半導体装置１００の概略的構成について説明する。
【００２８】
半導体装置１００は、ＣＰＵ、メモリ等の各素子を１チップに搭載してなる１チップ型半導体装置である。
【００２９】
図１に示されるように、半導体装置１００は、複数のメモリ４１，４２，４３，４４を搭載し、これらメモリ４１，４２，４３，４４の自己テストを実行可能な半導体装置である。
【００３０】
この半導体装置１００は、複数個のメモリ４１，４２，４３，４４と、複数個の自己テスト回路５１，５２，５３，５４と、選択回路６１−１と、論理積回路６１−２とを備えている。選択回路６１−１と論理積回路６１−２は、論理回路６１の構成要素である。なお、第１の実施形態では、半導体装置１００に搭載される素子であって、本実施形態とは直接関係のないＣＰＵ等の図示及び説明を省略する。
【００３１】
複数個のメモリ４１，４２，４３，４４の種類は特に限定されない。複数個のメモリ４１，４２，４３，４４は、互いに異なる仕様であってもよいし、或いは、互いに同一の仕様であってもよい。なお、以下の説明では、複数個のメモリ４１，４２，４３，４４が互いに異なる仕様であるとして説明を行う。
【００３２】
第１の実施形態では、第１のメモリ４１は、１ポートＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）とされている。第２のメモリ４２は、２ポートＳＲＡＭとされている。第３のメモリ４３は、１クロックで１つのメモリ動作が完結するＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、すなわち１クロック仕様ＤＲＡＭとされている。第４のメモリ４４は、３クロックで１つのメモリ動作が完結するＤＲＡＭ、すなわち３クロック仕様ＤＲＡＭとされている。
【００３３】
複数個の自己テスト回路５１，５２，５３，５４は、それぞれ複数個のメモリ４１，４２，４３，４４のテストを行うものである。図１では、自己テスト回路５１，５２を、それぞれＳＲＡＭ−ＢＩＳＴ５１，ＳＲＡＭ−ＢＩＳＴ５２と表記している。また、図１では、自己テスト回路５３，５４を、それぞれ１ＣＬＫ  ＤＲＡＭ−ＢＩＳＴ５３，３ＣＬＫ  ＤＲＡＭ−ＢＩＳＴ５４と表記している。
【００３４】
複数個の自己テスト回路５１，５２，５３，５４はそれぞれ、対応するメモリ４１，４２，４３，４４のテストが終了するとテスト終了信号を出力するテスト終了信号出力部（図示せず）を含んでいる。自己テスト回路５１，５２，５３，５４はそれぞれ、対応するメモリ４１，４２，４３，４４のテスト指示を受けた場合に該メモリのテストを行うことができる。テスト指示は、例えば、複数のイネーブル信号入力端子１１，１２，１３，１４から入力されたイネーブル信号に基づき行うことができる。
【００３５】
選択回路６１−１は、複数個の自己テスト回路５１，５２，５３，５４と接続されている。選択回路６１−１は、複数個の自己テスト回路５１，５２，５３，５４で得られた複数のテスト結果の中から一のメモリについてのテスト結果を選択し、そのテスト結果を出力する。そのテスト結果は、テスト結果出力端子２５から半導体装置１００の外部へ出力される。
【００３６】
なお、ここで言う「一のメモリについてのテスト結果を選択」は、各メモリのテスト結果を時系列的に個別に出力することを想定したものである。つまり、テスト結果の外部出力が行われる各瞬間に、一つのメモリについてのテスト結果が出力されればよい。どのメモリについてのテスト結果を選択するかは、テスト結果のモニタリングの際に外部から任意に与えられるテスト結果選択信号により、経時的に変更することができる。
【００３７】
なお、どのメモリとどのメモリのテスト結果を出力するかを指示するために、予め全メモリの中から複数のメモリをテスト結果選択信号の入力で選択し、選択した複数のメモリについてのテスト結果を順次出力するように構成することも可能である。
【００３８】
なお、後述するテスト結果の論理積を外部へ出力する場合には、どのメモリとどのメモリのテスト結果論理積を出力するかを指示するために、２以上のメモリについてのテスト結果を選択できるように構成することも可能である。
【００３９】
論理積回路６１−２は、複数個の自己テスト回路５１，５２，５３，５４と接続されている。論理積回路６１−２は、複数個の自己テスト回路５１，５２，５３，５４で得られた複数のテスト結果の論理積を算出し、その論理積を出力する。そのテスト結果は、テスト結果出力端子２５を介して半導体装置１００の外部へ出力される。選択回路６１−１の出力と論理積回路６１−２の出力は、共通の１つの出力端子２５を介して外部へ出力される。
【００４０】
半導体装置１００は、複数のプログラム入力端子１，２，３，４を備えている。プログラム入力端子１，２，３，４は、複数個の自己テスト回路５１，５２，５３，５４のうち対応する自己テスト回路へ供給すべきプログラムコードを外部から並列に入力する端子である。
【００４１】
半導体装置１００は、複数のイネーブル信号入力端子１１，１２，１３，１４を備えている。複数のイネーブル信号入力端子１１，１２，１３，１４は、複数の自己テスト回路５１，５２，５３，５４のうち対応する自己テスト回路を動作させるイネーブル信号を外部から入力する。
【００４２】
複数個の自己テスト回路５１，５２，５３，５４から、複数個のメモリ４１，４２，４３，４４のテスト結果信号２１，２２，２３，２４がそれぞれ論理回路６１に入力される。
【００４３】
複数個の自己テスト回路５１，５２，５３，５４から、複数個のメモリ４１，４２，４３，４４のテスト終了信号３１，３２，３３，３４がそれぞれ論理回路６１に入力される。
【００４４】
半導体装置１００は、上記の如く、テスト結果出力端子２５を備えている。テスト結果出力端子２５は、複数のイネーブル信号入力端子１１，１２，１３，１４から入力されたイネーブル信号と、複数個の自己テスト回路５１，５２，５３，５４から入力されたテスト結果信号２１，２２，２３，２４及びテスト終了信号３１，３２，３３，３４とに基づき生成されたモニタ用テスト結果信号を出力する端子である。
【００４５】
論理回路６１は、複数のイネーブル信号入力端子１１，１２，１３，１４から複数のイネーブル信号、複数個の自己テスト回路５１，５２，５３，５４から複数のテスト結果信号２１，２２，２３，２４及び複数のテスト終了信号３１，３２，３３，３４、個別選択／ＡＮＤ結果切り替え端子６２から個別選択／ＡＮＤ結果切り替え信号、テスト結果選択端子６３，６４からテスト結果選択信号をそれぞれ入力する。論理回路６１は、テスト結果出力端子２５からモニタ用テスト結果信号、テスト終了信号出力端子３５からモニタ用テスト終了信号をそれぞれ出力する。
【００４６】
図２は、図１に示される論理回路６１の詳細な構成を示すブロック図である。図２では、便宜上、論理回路の参照符号を６１０としている。
【００４７】
論理回路６１０は、複数のセレクタ６３−１・・・６３−１，６３−２・・・６３−２と、複数のＡＮＤゲート６４−１，６４−２と、複数のＯＲゲート６５−１・・・６５−１，６５−２・・・６５−２と、複数のインバータ（ＮＯＴゲート）６６・・・６６と、論理演算回路６７とを含んでいる。複数のセレクタ６３−２・・・６３−２は、図１における選択回路６１−１に対応している。ＡＮＤゲート６４−２は、図１における論理積回路６１−２に対応している。
【００４８】
論理演算回路６７は、複数のイネーブル信号入力端子１１，１２，１３，１４から入力されたイネーブル信号と、テスト結果選択端子６３，６４から入力されたテスト結果選択信号とに基づいてセレクタ６３−１・・・６３−１，６３−２・・・６３−２の動作を制御する。
【００４９】
論理回路６１０には、複数の入力端子及び出力端子が設けられている。これら入力端子及び出力端子のうち、個別選択／ＡＮＤ結果切り替え端子６２、テスト結果選択端子６３，６４、テスト結果出力端子２５、及びテスト終了信号出力端子３５は、図１に示されるように、半導体装置１００の外部入力端子或いは外部出力端子である。
【００５０】
個別選択／ＡＮＤ結果切り替え端子６２は、複数の自己テスト回路５１，５２，５３，５４から得たテスト結果の中から一のテスト結果を選択し、選択したテスト結果を出力するか、或いは、複数の自己テスト回路５１，５２，５３，５４から得たテスト結果の論理積を算出し、その論理積を出力するかを切り替える切り替え信号を外部から入力する端子である。
【００５１】
テスト結果選択端子６３，６４は、複数の自己テスト回路５１，５２，５３，５４から得たテスト結果の中からどのテスト結果を選択し、出力するかを選択するテスト結果選択信号を入力する端子である。
【００５２】
以下、論理回路６１０の動作について説明する。
【００５３】
第１の動作例として、メモリ４１に対してのみテストを行う場合を例に挙げて説明する。
【００５４】
まず、メモリ４１に対応するイネーブル信号入力端子１１からのイネーブル信号と、メモリ４３に対応するイネーブル信号入力端子１３からのイネーブル信号とをｌｏｇｉｃ−Ｈレベルにする。これにより、自己テスト回路５１，５３を起動させる。メモリ４１とメモリ４３は仕様が相異する。よって、自己テスト回路５１と自己テスト回路５３はテスト時間が相異する。このため、テスト時間が長いメモリに合わせてテスト結果をモニタリングする。
【００５５】
メモリ４１のテスト結果のみをモニタリングする場合、個別選択／ＡＮＤ結果切り替え端子６２からの個別選択／ＡＮＤ結果切り替え信号をｌｏｇｉｃ−Ｌレベルに設定する。また、メモリ４１のテスト結果を選択する選択信号をテスト結果選択端子６３，６４に入力する。テスト結果選択端子６３，６４にそれぞれデジタル信号を入力することにより、４通りの選択をすることができる。よって、メモリ４１のテスト結果を選択する選択信号をテスト結果選択端子６３，６４に入力することができる。
【００５６】
メモリ４１のテスト結果を選択する選択信号をテスト結果選択端子６３，６４に入力すると、複数のＡＮＤゲート６４−１，６４−２、複数のＯＲゲート６５−１・・・６５−１，６５−２・・・６５−２，複数のインバータ６６・・・６６と、論理演算回路６７と、複数のセレクタ６３−１・・・６３−１，６３−２・・・６３−２とを組み合わせてなる回路により、モニタ用テスト結果信号及びモニタ用テスト終了信号が生成される。モニタ用テスト結果信号は、テスト結果出力端子２５から外部へ出力される。メモリ４１のテスト結果を選択する選択信号をテスト結果選択端子６３，６４に入力している場合、モニタ用テスト結果信号は、メモリ４１のテスト結果信号である。
【００５７】
モニタ用テスト終了信号は、テスト終了信号出力端子３５から外部へ出力される。メモリ４１のテスト結果を選択する選択信号をテスト結果選択端子６３，６４に入力している場合、モニタ用テスト終了信号は、メモリ４１のテスト終了信号である。
【００５８】
これらモニタ用テスト結果信号及びモニタ用テスト終了信号は、図示しないモニタリング装置に入力され、メモリ４１の良否判定に用いられる。
【００５９】
次に、第２の動作例として、メモリ４１とメモリ４３に対してのみテストを行う場合を例に挙げて説明する。ここでは、メモリ４１のテスト結果とメモリ４３のテスト結果の論理積をモニタする場合を例に挙げる。
【００６０】
この場合、まず、個別選択／ＡＮＤ結果切り替え端子６２からの個別選択／ＡＮＤ結果切り替え信号をｌｏｇｉｃ−Ｈレベルに設定する。
【００６１】
これにより、複数のメモリ４１，４２，４３，４４のテスト結果信号（デジタル値）２１，２２，２３，２４の論理積が、モニタ用テスト結果信号としてテスト結果出力端子２５から外部へ出力される。ここで、イネーブル信号入力端子１２，１４から入力されるイネーブル信号はｌｏｇｉｃ−Ｌレベルとなっている。この場合、メモリ４２，４４についてのテスト結果信号７２，７４（図２参照）が強制的に“Ｈ”レベルとなるように、インバータ（ＮＯＴゲート）６６・・・６６及びＯＲゲート６５−２・・・６５−２により論理が組まれている。このため、メモリ４１のテスト結果信号２１とメモリ４３のテスト結果信号２３の論理積信号が、モニタ用テスト結果信号としてテスト結果出力端子２５から出力されることになる。なお、テスト結果信号７２，７４は、ＯＲゲート６５−２・・・６５−２から出力される信号７１，７２，７３，７４のうち、メモリ４２，４４に対応する信号である。
【００６２】
上述したように、個別選択／ＡＮＤ結果切り替え端子６２からの個別選択／ＡＮＤ結果切り替え信号とテスト結果選択端子６３，６４からのテスト結果選択信号とに基づき、以下の切り替え動作が可能となる。すなわち、複数のメモリ４１，４２，４３，４４のテスト結果から一のテスト結果を選択しその選択したテスト結果を１つの出力端子２５から個別に出力するか、若しくは、モニタリングしたい複数個のメモリのテスト結果の論理積（ＡＮＤ論理）信号を出力するかを切り替えることができる。
【００６３】
なお、上記した例では、一部のメモリについてのみテスト結果をモニタリングするようにしているが、本実施形態はこの例に限られない。例えば、全メモリについてのテスト結果を順次モニタリングするようにしてもよい。また、全メモリについてのテスト結果の論理積を算出し、その論理積を出力するようにしてもよい。また、全メモリについてのテスト結果の論理積を出力し、その後で各メモリについてのテスト結果を個別出力するようにしてもよい。
【００６４】
（第２の実施形態）
本発明の第２の実施形態について、図面を参照しながら説明する。第２の実施形態が第１の実施形態と異なる点は、図１に示される論理回路６１の具体的構成である。
【００６５】
図３は、図１における論理回路６１の他の構成例を示す図である。図３に示される論理回路の参照符号を便宜上、６１１とする。なお、第１の実施形態と同一の構成については、同一の参照符号を付して適宜その説明を省略する。
【００６６】
この論理回路６１１は、複数のＤ−フリップフロップ６７−１・・・６７−１，６７−２・・・６７−２と、複数のインバータ６９・・・６９と、複数のセレクタ６３・・・６３と、複数のＡＮＤゲート８１−１，８１−２とを備えている。ＡＮＤゲート８１−２は、図１における論理積回路６１−２に相当する。
【００６７】
ＡＮＤゲート８１−１は、メモリ４１，４２，４３，４４のテスト結果終了信号３１，３２，３３，３４を入力し、テスト結果終了信号３１，３２，３３，３４の論理積信号６８をＤ−フリップフロップ６７−２・・・６７−２へ出力する。
【００６８】
セレクタ６３は、メモリ４１，４２，４３，４４のテスト結果信号２１，２２，２３，２４と、Ｄ−フリップフロップ６７−２・・・６７−２からの信号とを入力する。セレクタ６３は、Ｄ−フリップフロップ６７−２・・・６７−２からの信号に応じて、モニタ用テスト結果信号として、各メモリ４１，４２，４３，４４のテスト結果信号を順次出力し、更に各メモリ４１，４２，４３，４４の論理積信号を出力する。
【００６９】
以上のように構成された論理回路６１１の動作について説明する。
【００７０】
ここでは、全メモリ４１，４２，４３，４４のテスト結果についてモニタリングする場合を例に挙げて説明する。
【００７１】
各メモリ４１，４２，４３，４４は仕様が相異するため、テストに要する時間も相異する。このため、テスト時間が長いメモリに合わせてテスト結果をモニタリングする。
【００７２】
論理回路６１１では、全メモリ４１，４２，４３，４４についてテストが終了したことにより、論理積信号６８がｌｏｇｉｃ−Ｈレベルになる。論理積信号６８がｌｏｇｉｃ−Ｈレベルになることで、Ｄ−フリップフロップ６７−１・・・６７−１，６７−２・・・６７−２のリセットが解除される。
【００７３】
図４は、図３に示される論理回路６１１の動作を示すタイミングチャートである。
【００７４】
論理積信号６８がｌｏｇｉｃ−Ｈレベルに変化した後のクロック期間を、１クロック毎にそれぞれＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５とする。
【００７５】
図４におけるＢＩＳＴ＿ＤＯＮＥ信号は、論理積信号６８を意味している。図４から、期間Ｔ１の直前にそのレベルがｌｏｇｉｃ−Ｈレベルに変化したことが分かる。
【００７６】
図４中の符号Ａ，Ｂ，Ｃ，Ｄは、図３中の信号Ａ，Ｂ，Ｃ，Ｄに対応している。すなわち、図４における期間Ｔ１では信号Ａ，Ｂ，Ｃ，Ｄがいずれも“０”つまり“Ｌ”レベルなので、テスト結果出力端子２５からはメモリ４１のテスト結果信号２１が出力される。期間Ｔ２では信号Ａ，Ｄがいずれも“０”、信号Ｂ，Ｃがいずれも“１”なので、テスト結果出力端子２５からはメモリ４２のテスト結果信号２２が出力される。期間Ｔ３では信号Ｂ，Ｃ，Ｄがいずれも“０”、信号Ａが“１”なので、テスト結果出力端子２５からはメモリ４３のテスト結果信号２３が出力される。期間Ｔ４では信号Ｄが“０”、信号Ａ，Ｂ，Ｃがいずれも“１”なので、テスト結果出力端子２５からはメモリ４４のテスト結果信号２４が出力される。期間Ｔ５以降では信号Ｄが“１”なので、テスト結果出力端子２５からは全メモリ４１，４２，４３，４４のテスト結果信号の論理積が出力される。
【００７７】
従って、期間Ｔ１においては、メモリ４１のテスト結果信号２１をモニタリングすることが可能である。期間Ｔ２においては、メモリ４２のテスト結果信号２２をモニタリングすることが可能である。期間Ｔ３においては、メモリ４３のテスト結果信号２３をモニタリングすることが可能である。期間Ｔ４においては、メモリ４４のテスト結果信号２４をモニタリングすることが可能である。期間Ｔ５以降は、全メモリ４１，４２，４３，４４のテスト結果信号の論理積をモニタリングすることが可能である。全メモリ４１，４２，４３，４４のテスト結果信号の論理積をモニタリングすることにより、全メモリ４１，４２，４３，４４のうち少なくともいずれか一つのメモリに欠陥があることを検出することができる。すなわち、マクロのテスト結果をモニタリングすることができる。
【００７８】
これにより、全メモリ４１，４２，４３，４４のテスト終了後に、クロック信号に同期してシーケンシャルに各メモリ４１，４２，４３，４４の個別のテスト結果及び全メモリのマクロテスト結果をモニタリングすることが可能となる。よって、１つの外部出力端子２５を通じて、半導体装置１００のＰＡＳＳ／ＦＡＩＬのみならず、どのメモリが不良なのかを判別することもできる。従って、メモリテスト結果の解析容易性も向上する。
【産業上の利用可能性】
【００７９】
本発明に係る半導体装置は、メモリ用ＢＩＳＴ回路を搭載した１チップ型半導体装置の出力端子数の削減、並びに、メモリテスト結果のモニタリングの容易化及び解析容易性の向上等に有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る１チップ型半導体装置の構成例を示すブロック図
【図２】図１における論理回路の第１構成例を示す回路図（第１の実施形態）
【図３】図１における論理回路の第２構成例を示す回路図（第２の実施形態）
【図４】図３に示される論理回路から出力されたテスト結果信号のモニタリングの一例を示すタイミングチャート
【符号の説明】
【００８１】
１〜４      プログラム入力端子
１１〜１４  イネーブル信号入力端子
２１〜２４  テスト結果信号
２５        テスト結果出力端子
３１〜３４  テスト終了信号
３５        テスト終了信号出力端子
４１        メモリ（１ポートＳＲＡＭ）
４２        メモリ（２ポートＳＲＡＭ）
４３        メモリ（１クロック仕様ＤＲＡＭ）
４４        メモリ（３クロック仕様ＤＲＡＭ）
５１〜５４  テスト回路（ＢＩＳＴ）
６１        論理回路
６１−１    選択回路
６１−２    論理積回路
【図１】
2008135117.tif 000003
【図２】
2008135117.tif 000004
【図３】
2008135117.tif 000005
【図４】
2008135117.tif 000006