(57)【要約】【課題】異なる結晶面方位を有する半導体層が積層された半導体基板を用いて、基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生を抑制することを可能にする半導体基板の製造方法を提供する。【解決手段】表面が第１の結晶面方位を有する第１の半導体ウェーハを準備する工程と、表面が第１の結晶面方位と異なる第２の結晶面方位を有する第２の半導体ウェーハを準備する工程と、第１と第２の半導体ウェーハの少なくともいずれか一方に、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、第１と第２の半導体ウェーハとを接合する工程と、第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする半導体基板の製造方法。【選択図】図１
2008135732.tif 000002
【特許請求の範囲】
【請求項１】
表面が第１の結晶面方位を有する第１の半導体ウェーハを準備する工程と、
表面が前記第１の結晶面方位と異なる第２の結晶面方位を有する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハの少なくともいずれか一方に、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記第１の半導体ウェーハと前記第２の半導体ウェーハがシリコンウェーハであって、前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方が（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上１１度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方が（１００）面に対して０度以上０．１度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
前記傾斜角（オフ角）の傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲であることを特徴とする請求項３記載の半導体基板の製造方法。
【請求項５】
前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方と異なる他方の結晶面方位が（１１０）面に対して０度以上０．１度以下の傾斜角（オフ角）を有する範囲にあることを特徴とする請求項３または請求項４記載の半導体基板の製造方法。
【請求項６】
前記熱処理する工程において、１１００℃以上１２００℃以下の温度、３０分以上２時間以下の時間、水素ガス雰囲気中で熱処理することを特徴とする請求項１ないし請求項５いずれか一項に記載の半導体基板の製造方法。
【請求項７】
表面が第１の結晶面方位を有する第１の半導体ウェーハを準備する工程と、
表面が前記第１の結晶面方位と異なる第２の結晶面方位を有する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハおよび前記第２の半導体ウェーハに、８００℃以上１４００℃以下の温度、１分間以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする半導体基板の製造方法。
【請求項８】
前記熱処理後の前記第１の半導体ウェーハおよび前記第２の半導体ウェーハの、表面から５μｍまでの領域の酸素濃度が５．０Ｅ１７ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
前記熱処理前の前記第１の半導体ウェーハおよび前記第２の半導体ウェーハの、酸素濃度が７．０Ｅ１７ａｔｏｍｓ／ｃｍ３以上であることを特徴とする請求項７記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に異なる結晶面方位を有する半導体層が積層された半導体基板の製造方法に関する。
【背景技術】
【０００２】
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
【０００３】
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位で、正孔は（１１０）結晶面方位で高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、この場合には、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
【０００４】
他方、（１１０）結晶面方位での正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
【０００５】
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
【０００６】
そこで、２枚のウェーハの接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。  
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ  Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
【特許文献１】ＵＳ  ７，０６０，５８５  Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
もっとも、ＡＴＲ法においては、上記のようにアモルファス化した上層のシリコンを再結晶化する際に、上層と下層の界面、すなわち、異なる結晶面方位を有する２枚のウェーハの接合界面のラフネスが大きいと、アニールで再結晶化したシリコン単結晶に結晶欠陥が生じやすいことを発明者らは見出した。
【０００８】
また、半導体デバイス作成のためのシリコンウェーハには、不純物のイントリシックゲッタリングのため、あるいはシリコンウェーハの機械的強度を保つために、内部に一定の酸素が含まれることが必要とされる。
もっとも、２枚のシリコンウェーハを貼り合わせる際には、貼り合わせ後の接合熱処理により、基板内部に固溶していた酸素が、結晶ひずみ緩和のために元素が析出するコットレル効果により、接合界面に凝集し、接合界面の酸素濃度が高くなることを、発明者らは見出した。接合界面の酸素濃度が高くなると、接合界面での酸素析出物の密度が上昇し、アニールで再結晶化したシリコン単結晶に結晶欠陥が生じやすい。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、異なる結晶面方位を有する半導体層が積層された半導体基板を用いて、イオン注入によるアモルファス化と、アニールでの再結晶化により基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生を抑制することを可能にする半導体基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様の半導体基板の製造方法は、
表面が第１の結晶面方位を有する第１の半導体ウェーハを準備する工程と、
表面が前記第１の結晶面方位と異なる第２の結晶面方位を有する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハの少なくともいずれか一方に、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする。
【００１１】
ここで、前記第１の半導体ウェーハと前記第２の半導体ウェーハがシリコンウェーハであって、前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方が（１００）面に対して０度以上５度以下の傾斜角（オフ角）を有する範囲にあり、他方の結晶面方位が（１１０）面に対して０度以上１１度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【００１２】
また、前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方が（１００）面に対して０度以上０．１度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【００１３】
また、前記傾斜角（オフ角）の傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲であることが望ましい。
【００１４】
また、前記第１の結晶面方位と前記第２の結晶面方位とのいずれか一方と異なる他方の結晶面方位が（１１０）面に対して０度以上０．１度以下の傾斜角（オフ角）を有する範囲にあることが望ましい。
【００１５】
さらに、前記熱処理する工程において、１１００℃以上１２００℃以下の温度、３０分以上２時間以下の時間、水素ガス雰囲気中で熱処理することが望ましい。
【００１６】
本発明の別の一態様の半導体基板の製造方法は、
表面が第１の結晶面方位を有する第１の半導体ウェーハを準備する工程と、
表面が前記第１の結晶面方位と異なる第２の結晶面方位を有する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハおよび前記第２の半導体ウェーハに、８００℃以上１４００℃以下の温度、１分間以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体層を形成する工程を有することを特徴とする。
【００１７】
ここで、前記熱処理後の前記第１の半導体ウェーハおよび前記第２の半導体ウェーハの、表面から５μｍまでの領域の酸素濃度が５Ｅ１７ａｔｏｍｓ／ｃｍ３以下であることが望ましい。
【００１８】
ここで、前記熱処理前の前記第１の半導体ウェーハおよび前記第２の半導体ウェーハの、酸素濃度が７．０Ｅ１７ａｔｏｍｓ／ｃｍ３以上であることが望ましい。
【発明の効果】
【００１９】
本発明によれば、異なる結晶面方位を有する半導体層が積層された半導体基板を用いて、イオン注入によるアモルファス化と、アニールでの再結晶化により基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生を抑制することを可能にする半導体基板の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体基板の製造方法についての実施の形態につき、添付図面に基づき説明する。
なお実施の形態においては、半導体ウェーハとしてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
【００２１】
〔第１の実施の形態〕
本発明の第１の実施の形態の半導体基板の製造方法は、表面が概ね（１００）の結晶面方位を有する第１のシリコンウェーハを準備する工程と、表面が概ね（１１０）の結晶面方位を有する第２の半導体ウェーハを準備する工程と、第１の半導体ウェーハと第２の半導体ウェーハの双方に、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程と、第１のシリコンウェーハと第２のシリコンウェーハとを接合する工程と、第２のシリコンウェーハを所定の厚さに加工してデバイス形成用のシリコン層を形成する工程を有するシリコン基板の製造方法であることを特徴とする。
【００２２】
以下、本実施の形態の半導体基板の製造方法について、より具体的に記載する。
まず、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、所定の角度でスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が（１００）面に対して所定の傾斜角（オフ角）を有する第１の半導体ウェーハを準備する。
【００２３】
次に、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１１０）のシリコン単結晶インゴットを、所定の角度でスライスしてシリコンウェーハを作成する。続いて、このシリコンウェーハを、例えば、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨する。そうすることによって、表面が（１１０）面に対して所定の傾斜角（オフ角）を有する第２の半導体ウェーハを準備する。
【００２４】
次に、第１および第２のシリコンウェーハ双方に、バッチ式縦型熱処理炉あるいは枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置等の熱処理装置を用いて、熱処理を行う。この熱処理は、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で行う。
【００２５】
その後、いわゆるスマートカット法（水素イオン剥離法）を用いて、異なる結晶面方位を有するシリコン層が積層されたシリコン基板を製造する。
具体的には、まず、熱処理を行った第２のシリコンウェーハの上面から、水素イオンをイオン注入により、例えば、１Ｅ１６ｉｏｎｓ／ｃｍ２〜１Ｅ１７ｉｏｎｓ／ｃｍ２注入する。このイオン注入は、イオンの平均進入深さにおいて、ウェーハ表面に平行な微小気泡層（封入層）を形成させるためものである。なお、上記範囲よりも、イオン注入量が少ないと、後に行うウェーハの剥離が困難になる。また、上記範囲よりもイオン注入量が多いとウェーハに結晶欠陥を誘発しやすくなるため好ましくない。
また、この際、加速電圧および注入角度で決まるイオンの平均進入深さによって、第１のシリコンウェーハに転写される第２のシリコンウェーハのシリコン層の厚さ、すなわち、形成されるデバイス形成用のシリコン単結晶層の厚さが概ね決定される。
【００２６】
次に、第１および第２のシリコンウェーハを、重ね合わせ、直接接合する。
より具体的には、第１のシリコンウェーハと、第２のシリコンウェーハを所定の洗浄液で洗浄処理した上で、重ね合わせた状態で、４５０℃以下の温度で熱処理を行う。この熱処理により、接合界面でシリコンの共有結合が生じ、第１のシリコンウェーハと第２のシリコンウェーハの接合界面の接合が強くなる。
【００２７】
そして、続いて、５００℃以上の熱処理を行う。この熱処理により、微小気泡層（封入層）におけるシリコン原子の再配列と水素気泡の凝集により、この微小気泡層（封入層）を境界として、第１のシリコンウェーハと接合していた第２のシリコンウェーハが、デバイス形成用のシリコン単結晶層となる部分を第１のシリコンウェーハ側に残して分離される。
【００２８】
その後、第１のシリコンウェーハと接合して残存した第２のシリコンウェーハの一部を、表面平坦化のために、研磨布で研磨して、例えば、５０ｎｍ〜２００ｎｍ程度の厚さのデバイス形成用の上層のシリコン単結晶層を形成する。
【００２９】
このようにして、概ね（１００）の結晶面方位を有するシリコン層の上に、概ね（１１０）の結晶面方位を有するデバイス形成用のシリコン層が、直接接合により積層されたシリコン基板が製造される。
【００３０】
以上の本実施の形態の製造方法によれば、この製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生を抑制することを可能にするという作用・効果が得られる。
このような、作用・効果が得られる理由については後述する。
【００３１】
なお、ここでは、いわゆるスマートカット法（水素イオン剥離法）を用いて、異なる結晶面方位を有するシリコン層が積層されたシリコン基板を製造する場合について記載した。デバイス形成用のシリコン層の薄膜化および膜厚制御の簡単からはスマートカット法によることが望ましいが、必ずしも、スマートカット法でなくとも、例えば、研磨によって、デバイス形成用のシリコン単結晶層の形成を行なっても構わない。
【００３２】
具体的には、第１および第２のシリコンウェーハ双方に、バッチ式縦型熱処理炉あるいは枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置等の熱処理装置を用いて、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理を行った後に、熱処理を行った第１および第２のシリコンウェーハを、重ね合わせ、直接接合する。
【００３３】
次に、第１のシリコンウェーハと、第２のシリコンウェーハを所定の洗浄液で洗浄処理した上で、重ね合わせた状態で、例えば、アルゴン（Ａｒ）又は乾燥酸素（ｄｒｙＯ２）雰囲気又は窒素（Ｎ２）雰囲気中で、１１００℃程度の温度で、２時間程度の熱処理を行う。この熱処理により、接合界面でシリコンの共有結合が生じ、第１のシリコンウェーハと第２のシリコンウェーハの接合が強くなる。
【００３４】
その後、第２のシリコンウェーハを砥石で研削し、その後研磨布で研磨して、例えば、５０ｎｍ〜２００ｎｍ程度の厚さの薄膜に加工することによって、デバイス形成用の上層のシリコン単結晶層を形成する。
以上、研磨による方法でもデバイス形成用のシリコン単結晶層の形成は可能である。したがって、この方法によっても、概ね（１００）の結晶面方位を有するシリコン層の上に、概ね（１１０）の結晶面方位を有するデバイス形成用のシリコン層が、直接接合により積層されたシリコン基板の製造が可能である。
【００３５】
続いて、上記シリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化により基板表面に異なる結晶面方位を有する領域を作成し、そのシリコン基板上にＬＳＩを形成する方法を簡単に説明する。
【００３６】
まず、上記シリコン基板のｎＭＯＳＦＥＴを形成する領域以外を、リソグラフィーによりレジスト等でマスクし、例えば、Ｓｉ（シリコン）やＧｅ（ゲルマニウム）をイオン注入することによって、ｎＭＯＳＦＥＴを形成する領域のシリコン層をアモルファス化する。このアモルファス化は、概ね（１１０）の結晶面方位を有する上層のシリコン層と、概ね（１００）の結晶面方位を有する下層のシリコン層との接合界面をこえる深さまで行う。
次に、例えば、不活性雰囲気中、４５０℃〜６５０℃程度のアニールを行いアモルファス化した上層のシリコン層を再結晶化する。この際、下層の結晶方位情報をもとに再結晶化するため、再結晶化した後の表面は概ね（１００）の結晶面方位を有することになる。
このようにして、表面のｎＭＯＳＦＥＴが形成される領域が概ね（１００）の結晶面方位を有し、ｐＭＯＳＦＥＴが形成される領域が概ね（１１０）の結晶面方位を有するシリコン基板が形成される。
【００３７】
もっとも、ＡＴＲ法における再結晶化の際に、上層シリコンと下層シリコンの接合界面のラフネスが大きいと、再結晶化したシリコン層に結晶欠陥が生じやすくなることを発明者らは見出した。
そして、本実施の形態の製造方法により、シリコン基板を作成することにより、結晶欠陥の発生を抑制することが可能になったのは、上述の通りである。
これは、本実施の形態の製造方法の、第１および第２のシリコンウェーハに熱処理をする工程において、シリコン表面の原子の再構成が生じ表面ラフネスが低減し、結果的に２枚のシリコンウェーハの接合界面のラフネスが低減することによる。
【００３８】
本実施の形態において、熱処理を１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理によりシリコンウェーハ表面の十分なラフネス低減が実現されないからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
【００３９】
そして、熱処理の雰囲気を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中とするのは、これら以外の雰囲気では、シリコンウェーハ表面の原子の再構成が行われないため、シリコンウェーハ表面ひいては接合界面の十分なラフネス低減が実現されないためである。特に、酸化性ガスが混入すると、シリコンウェーハ表面が酸化されることにより、シリコン表面の原子の再構成による表面ラフネス低減が極めて困難になる。
【００４０】
なお、本実施の形態において、第１の結晶面方位の（１００）面に対する傾斜角（オフ角）は、０度以上５度以下の範囲にあることが望ましい。第２の結晶面方位の（１１０）面に対する傾斜角（オフ角）は、０度以上１１度以下の範囲にあることが望ましい。これは、この範囲を超えると、（１００）面におけるｎＭＯＳＦＥＴの移動度優位性、および（１１０）面におけるｐＭＯＳＦＥＴの移動度の優位性が小さくなってくるからである。また、この範囲を超えると、接合前の平坦化熱処理を付加した場合に、ウェーハ表面の平坦性が劣化し、十分な結晶欠陥抑制効果を発揮できなくなるおそれがあるからである。特に、平坦性の観点からは、｛１１０｝面に対する傾斜角を０度以上０．１２度以下または５度以上１１度以下とすることがより望ましい。
【００４１】
また、本実施の形態においては、第１のシリコンウェーハの表面が概ね（１００）の結晶面方位を有し、第２のシリコンウェーハの表面が概ね（１１０）の結晶面方位を有する場合について記載したが、本発明においては、第１のシリコンウェーハの表面が概ね（１１０）の結晶面方位を有し、第２のシリコンウェーハの表面が概ね（１００）の結晶面方位を有する場合であっても、同様の作用・効果を得ることが可能である。
【００４２】
さらに、本実施の形態においては、第１および第２のシリコンウェーハ双方に熱処理を加えている。双方に熱処理を加える場合に比べ、作用・効果はやや劣るが、本発明は、いずれか一方のシリコンウェーハにのみ熱処理を加えることを排除するものではない。
【００４３】
〔第２の実施の形態〕
本発明の第２の実施の形態の半導体基板の製造方法は、第１のシリコンウェーハの表面が（１００）面に対して０度以上０．１度以下の傾斜角（オフ角）を有する範囲にあること以外は、第１の実施の形態と同様であるので記述を省略する。
【００４４】
本実施の形態の製造方法においては、第１のシリコンウェーハを準備する工程において、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、（１００）面に対し、０度以上０．１度以下の傾斜角（オフ角）でスライスする。この後は、第１の実施の形態と同様に、ミラーポリッシングと熱処理を行う。
【００４５】
以上の本実施の形態の製造方法によれば、この製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、第１の実施の形態の製造方法に比べ、更に結晶欠陥の発生を抑制することを可能にするという作用・効果が得られる。
このような、作用・効果が得られる理由について以下記載する。
【００４６】
図１に、本実施の形態の第１のシリコンウェーハを熱処理した後の表面のＡＦＭ像を示す。ＡＦＭとして、ＮａｎｏＳｃｏｐｅ  ＩＩＩａを用い、測定は接触モードを用いている。図１のように、シリコン表面に、平坦面（テラス）と段差（ステップ）で形成される段差（ステップ）構造が鮮明にみてとれる。
【００４７】
図２は、シリコンウェーハ表面に見られる段差構造を模式的に示した説明図である。図２に示すように、図１のＡＦＭ像に見られるテラスは（１００）面である。そして、ステップには、フィジカル・レビュー・レターズ（Ｐｈｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ、１６９１頁、第５９巻（１９８７年））におけるＣｈａｄｉの分類による２種類のステップ、すなわち、直線状のステップＳａと波状のステップＳｂがある。そして、ステップＳａ上のテラスは、図２に示すように２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、垂直になっていることで特徴付けられる。また、ステップＳｂ上のテラスは、２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、平行になっていることで特徴付けられる。
ここで、隣接する二つのステップＳａの間隔Ｗ’（図１）は、理想的には（１００）面に対する傾斜角（以下、オフ角ともいう）θ（図２）で支配されており、次の（式１）で表すことが出来る。
Ｗ’＝２×（格子定数／４）／ｔａｎθ  ・・・（式１）
例えば、（１００）面の場合は、格子定数／４＝０．１３６ｎｍとなる。
【００４８】
本実施の形態の熱処理を行った第１のシリコンウェーハの特徴は、次の評価の結果によって特徴付けられる。すなわち、このシリコンウェーハの任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）によって測定する。測定は、ステップに概ね垂直な方向の、概ね０．３μｍ間隔の１０本の測線によって測定される。ここでステップに垂直な方向とは、３μｍ×３μｍの領域内に現れる、任意の３μｍ以上の長さを有するテラスの連続する端面（ステップの連続する端面）と、３μｍ×３μｍの領域の境界との２つの交点を結ぶ線分に対して垂直であることをいう。
この場合に、図１のＷで表示されるテラスの幅（以下、テラス幅ともいう）の測定値の９０％以上が５０ｎｍ以上である。また、図１のＨで表されるステップの高さ（以下、ステップ高さ）の測定値の９０％以上が１原子層分、すなわち、（１００）面の場合は０．１３６ｎｍである。
なお、ここで概ね垂直方向とは、段差に垂直な方向に対し、±２０度の範囲をいい、概ね０．３μｍ間隔とは、０．２５μｍ以上０．３５μｍ以下の範囲をいう。
【００４９】
図３に、本実施の形態のシリコンウェーハ表面のＡＦＭ像の測定結果から導出したシリコンウェーハの断面プロファイルを示す。断面プロファイルの導出にあたっては、シリコンウェーハの（１００）面に対するオフ角を用いて測定値を補正している。図３の断面プロファイルの縦軸は高さであり、横軸は３μｍ×３μｍの測定領域の１本の測線に沿った長さ、すなわち３μｍ（３０００ｎｍ）を示している。テラス幅を求める際には、ある測定点の測定値と、次の測定点の測定値との差が１原子層分未満である場合に、その２点は同一のテラス上にあると判断している。この時、１原子層分未満とは、（１００）面に対する理論値である０．１３６ｎｍに測定誤差を考慮して、０．１０ｎｍ未満の測定値の差と定義している。また、測定点と、次の測定点の測定値の差が０．１０ｎｍ以上０．１８ｎｍ未満の場合、１原子層分のステップがあると判断している。
図３に示すように、この測線に沿ったテラス幅は、すべて５０ｎｍ以上であり、ステップ高さは、すべて１原子層分となっている。
【００５０】
図４に熱処理を行わずミラーポリッシングのみの従来技術のシリコンウェーハ表面と、本実施の形態のシリコンウェーハ表面のＡＦＭ像および段差測定結果を示す。図４（ａ）が、従来技術の表面、図４（ｂ）が本実施の形態のシリコンウェーハの熱処理後の表面を示す図である。
図４から明らかなように、従来技術のミラーポリッシングのみの場合は、まったく（１００）の結晶面からなるテラスは存在していない。そして、段差測定結果からも分かるように、本発明の実施の形態のＲｍｓ（二乗平均粗さ）＝０．０４９ｎｍに比べ、従来技術のシリコンウェーハはＲｍｓ＝０．１６７ｎｍとなっており、表面のラフネスが極めて大きくなっている。
【００５１】
このように、本実施の形態の製造方法によれば、接合前のシリコンウェーハの表面が、結晶面をテラスとし、かつ、１原子分のみのステップからなるステップ構造を有するため、表面のラフネスを極めて小さくすることが可能となる。したがって、結果的に２枚のシリコンウェーハの接合界面のラフネスが第１の実施の形態の場合に比べ、一層低減する。よって、本実施の形態の製造方法によれば、第１の実施の形態に比べ、製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、上層のシリコン層中の結晶欠陥の発生を一層抑制することが可能になる。
【００５２】
本実施の形態において、スライスする場合の傾斜角（オフ角）を０度以上０．１度以下とするのは、この範囲を超えると、テラス幅が５０ｎｍより狭くなる領域が増大し、接合界面のラフネス低減効果が低下するからである。
すなわち、上述のように、隣接する二つのステップＳａの間隔Ｗ’（図２）は、傾斜角（オフ角）θで支配されており、次の（式１）で表すことが出来る。
Ｗ’＝２×（格子定数／４）／ｔａｎθ  ・・・（式１）
これをθ＝０．１度のときについて見ると、Ｗ’＝１５６ｎｍとなる。Ｗ’は２テラス幅に相当するので、Ｓｂが、２つのＳａの中間に来るとすると、１テラス分のテラス幅は７８ｎｍである。もっとも、Ｓｂは図２に示すように、波状となるため、５０ｎｍ以上のテラス幅を、広い領域で確実に保つためには、マージンを見て傾斜角は０．１度以下とすることが必要となる。
【００５３】
また、本実施の形態において、第１のシリコンウェーハ表面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲となるようにすることが望ましい。言い換えれば、（１００）面上での〔１１０〕方向と、同一の（１００）面上に傾斜方向を投影した方向の間の角度が±２１度の範囲となるようにすることが望ましい。これは、上述のように、方位角が上記範囲を超えると、図２における波状のステップであるＳｂの波長が短く、振幅が大きくなり、Ｓｂステップ上の、Ｓａに平行な方向のテラス幅が５０ｎｍ未満になる領域が増加する。したがって、段差部が増大し、製造されたシリコン基板に対して、イオン注入によるアモルファス化と、アニールでの再結晶化（ＡＴＲ法）により基板表面に異なる結晶面方位を有する領域を作成する場合に、結晶欠陥の発生する確率が高まるからである。
【００５４】
熱処理雰囲気としては、特に還元性の水素ガス、さらに望ましくは１００％の水素ガス雰囲気中で行われることが好適である。これは、熱処理前にシリコンウェーハは通常自然酸化膜に覆われているが、水素ガス雰囲気による熱処理がこの自然酸化膜を除去する上で、特に有効となるからである。
【００５５】
以下、この点について、図５を用いて、不活性ガスであるアルゴンを用いる場合と比較して説明する。図５（ａ）は、Ｓｉ−Ｏのボンドについての障壁エネルギーを説明する図である。図５（ｂ）は、Ｓｉ−Ｓｉのボンドについての障壁エネルギーを説明する図である。図５（ａ）に示すように、熱分解の過程におけるＳｉ−Ｏボンドの障壁エネルギーは、１２８．９ｋｃａｌ／ｍｏｌである。これに対し、図５（ｂ）に示すように、Ｓｉ−Ｓｉボンドの障壁エネルギーは、７２．１ｋｃａｌ／ｍｏｌである。このため、不活性ガスであるアルゴン雰囲気で、熱処理を行うと、Ｓｉ−ＯのバックボンドのＳｉ−Ｓｉや、ウェーハ内部のＳｉ−ＳｉボンドがＳｉ−Ｏボンドよりも先に切断される。このため、表面のＳｉ−Ｏボンドの存在のために、円滑なシリコン原子の表面再構成が進行しにくい。
これに対し、水素が存在すると、Ｓｉ−Ｏボンドが水素の還元作用により容易に切断される。すなわち、Ｓｉ２Ｏ＋１／２Ｈ２→ＳｉＯ＋ＳｉＨの反応の障壁エネルギーは図５（ａ）に示すように５９．３ｋｃａｌ／ｍｏｌである。そして、ＳｉＯ＋３／２Ｈ２→ＳｉＨ＋Ｈ２Ｏの反応の障壁エネルギーは５７．６ｋｃａｌ／ｍｏｌである。これらのエネルギーは、上述の熱分解の過程におけるＳｉ−Ｏボンドの障壁エネルギーに比べて極めて小さい。したがって、自然酸化膜のＳｉ−Ｏボンドが容易に切断され、酸化膜が分解するため、円滑なシリコン原子の表面再構成が進行しやすくなる。
【００５６】
図６に、従来の熱処理を行わないシリコンウェーハと、本実施の形態の、水素ガス雰囲気での熱処理、およびアルゴンガス雰囲気での熱処理後のシリコンウェーハの表面再構成について説明する模式断面図を示す。図６（ａ）が熱処理なし、図６（ｂ）が水素ガス雰囲気での熱処理、図６（ｃ）がアルゴンガス雰囲気での熱処理の場合を示す。シリコン断面中の斜線は、原子面（結晶格子面）を示している。
図６（ａ）の熱処理を行っていないシリコンウェーハは、凹凸が大きく、シリコン表面に原子面（結晶格子面）は現れていない。これに対し、水素ガス雰囲気での処理の場合には、表面のシリコン原子が一層一層再構成されることにより、表面にステップと原子面（結晶格子面）に沿ったテラスが現れる。そして、図６（ｃ）に示すアルゴンガス雰囲気での熱処理の場合には、最初に、Ｓｉ−ＯのバックボンドのＳｉ−Ｓｉボンドが切断され、その後、シリコン原子の再構成が進行するため、結果的に現出するテラス幅が水素熱処理の場合に狭くなり、ステップ高さも高くなる。
【００５７】
そして、水素ガス雰囲気中で熱処理する場合、１１００℃以上１２００℃以下の温度、３０分以上２時間以下の時間で処理することが望ましい。この範囲以外では、安定して原子レベルのステップ構造が形成されない恐れがあるからである。
【００５８】
本実施の形態においては、第１のシリコンウェーハの表面が概ね（１００）の結晶面方位を有し、第２のシリコンウェーハの表面が概ね（１１０）の結晶面方位を有する場合について記載したが、本発明においては、第１のシリコンウェーハの表面が概ね（１１０）の結晶面方位を有し、第２のシリコンウェーハの表面が概ね（１００）の結晶面方位を有する場合であっても、同様の作用・効果を得ることが可能である。
【００５９】
なお、ここでは（１００）面を例に説明したが、本発明は、（１００）面に限らず、例えば図７のＡＦＭ像に示すように（１１０）面など、他の結晶面方位を有するシリコンウェーハに熱処理を加えたシリコンウェーハであっても、ステップ構造が形成されるため、同様の作用・効果を得ることが可能である。
【００６０】
〔第３の実施の形態〕
本発明の第３の実施の形態の半導体基板の製造方法は、第１の半導体ウェーハおよび第２の半導体ウェーハの両方に、接合前に８００℃以上１４００℃以下の温度、１分間以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する以外は、第１の実施の形態と同様であるので記述を省略する。なお、ここでは第１の実施の形態同様、第１および第２の半導体ウェーハが、ともにシリコンウェーハである場合を例に説明する。
【００６１】
なお、接合前の熱処理後は、シリコンウェーハ表面に形成された自然酸化膜や不純物を例えば、洗浄処理により除去し、シリコンウェーハ表面に実質的に異物の介在しない条件下で直接密着させることが望ましい。また、自然酸化膜を除去後、シリコンウェーハを大気中に放置するのであれば、自然酸化膜の再成長を抑制する観点からは、放置時間が２４時間以内に２枚のシリコンウェーハを貼り合わせ接合熱処理を施すことが望ましい。
【００６２】
本実施の形態のように、接合前に２枚のシリコンウェーハの両方について、熱処理することにより、表面のシリコン酸化膜が除去されるだけでなく、接合前のシリコンウェーハ表層の酸素濃度が、シリコンウェーハ内部の酸素濃度に比較して低くなる。このため、２枚のウェーハを接合して接合熱処理を施した場合の酸素析出物の密度が低減する。したがって、例えば、ＡＴＲ法を用いた、再結晶化の際の結晶欠陥発生を抑制することが可能となるという作用、効果が得られる。
【００６３】
以下、具体的な実験例を参照しつつ説明する。
まず、比較例として、図８に示すような酸素濃度プロファイル、すなわち、均一な深さ方向の酸素濃度プロファイルを有するシリコンウェーハを２枚準備する。なお、酸素濃度プロファイルはＳＩＭＳにより分析したものである。
【００６４】
そして、この２枚のシリコンウェーハに鏡面研磨を施す。次に、２枚のシリコンウェーハを５％のＨＦ水溶液中で処理して、自然酸化膜を除去するとともに、ウェーハ表面を水素で終端させる。
【００６５】
その後、接合前の熱処理を施すことなく、２枚のシリコンウェーハを貼り合わせ、９００℃、５時間の接合熱処理を行う。接合熱処理後の接合界面のＳＩＭＳ分析結果を図９に示す。
図９から明らかなように、接合前の熱処理を施さない場合、貼り合わせ界面における酸素濃度が非常に高くなる。
【００６６】
そして、この酸素濃度の高い、貼り合わせ界面の断面ＴＥＭ写真を図１０に示す。貼り合わせ界面に多数の酸素析出物が存在していることがわかる。
【００６７】
次に、２枚のシリコンウェーハの貼り合わせ前に、それぞれのシリコンウェーハに対して、１１５０℃、２時間、アルゴンガス雰囲気中での熱処理を行い、その後、自然酸化膜除去の洗浄処理を加える以外は、先の比較例と同様の処理を行う。
【００６８】
ここで、貼り合わせ前の熱処理後のシリコンウェーハの酸素濃度プロファイルを図１１に示す。熱処理の効果により、基板内部の酸素濃度に比べ、シリコンウェーハ表層部の酸素濃度が低下していることがわかる。
なお、ここでシリコンウェーハ表層部とは、シリコンウェーハ表面から５μｍまでの深さの領域を言うものとする。そして、最表面の酸素濃度を表層最低酸素濃度、５μｍ深さの酸素濃度を表層最高酸素濃度と称するものとする。また、基板内部とは２０μｍより深い領域を言うものとする。
【００６９】
接合熱処理後の接合界面のＳＩＭＳ分析結果を図１２に示す。図１２から明らかなように、図９に示した比較例の場合と異なり、貼り合わせ界面における酸素濃度が極めて低いことがわかる。
【００７０】
そして、この酸素濃度の低い、貼り合わせ界面の断面ＴＥＭ写真を図１３に示す。比較例の図１０の場合と異なり貼り合わせ界面に酸素析出物が存在していないことがわかる。
【００７１】
この実験例からも明らかなように、本実施の形態によれば、貼り合わせ界面の酸素濃度が低減され、接合熱処理後の酸素析出物の発生を抑制することが可能となる。
【００７２】
次に、貼り合わせ前の熱処理条件を変えることにより作成される、異なる酸素濃度プロファイルを有する２枚のシリコンウェーハを貼り合わせる場合について説明する。この２枚のシリコンウェーハを、、上記比較例および実験例と同様の条件で、貼り合わせおよび接合後熱処理を行う。基板内部酸素濃度は、すべて８．０Ｅ１７ａｔｏｍｓ／ｃｍ３とする。
【００７３】
図１４は、断面ＴＥＭにより観察される酸素析出物の有無を示す図である。また、図１４には、貼り合わせ前の熱処理後の表層最低酸素濃度および表層最高酸素濃度も示している。
図１４から、明らかなように、表層最高酸素濃度が５．０Ｅ１７ａｔｏｍｓ／ｃｍ３以下の場合には、酸素析出物が観察されない。いいかえれば、接合前の熱処理後の２枚のシリコンウェーハの、表面から５μｍまでの領域の酸素濃度が５．０Ｅ１７ａｔｏｍｓ／ｃｍ３以下である場合には、酸素析出物が観察されない。
なお、図１４中、Ｎｏ．１１の条件が、上記比較例の条件に対応する。
【００７４】
したがって、接合前の熱処理後の第１の半導体ウェーハおよび第２の半導体ウェーハの、表面から５μｍまでの領域の酸素濃度が５．０Ｅ１７ａｔｏｍｓ／ｃｍ３以下であれば、ＡＴＲ法を用いたシリコンの固層成長の際の結晶欠陥発生をより効果的に抑制できる。
【００７５】
なお、本実施の形態による酸素析出物の抑制は、基板内部の酸素濃度が高いシリコンウェーハ、例えば、酸素濃度が、７．０Ｅ１７ａｔｏｍｓ／ｃｍ３以上のシリコンウェーハを貼り合わせる場合には特に有効である。
【００７６】
また、本実施の形態においては、シリコンウェーハ表層の酸素濃度の下限値は特に限定されるものではないが、シリコンウェーハ製造上のプロセス条件の制約等を考慮すると、が１．０Ｅ１６ａｔｏｍｓ／ｃｍ３が現実的な下限値と考えられる。
【００７７】
また、本実施の形態においては、貼り合わせる２枚のシリコンウェーハについて、同一の酸素濃度を有するシリコンウェーハに、同一の接合前の熱処理を加えて、同一の酸素濃度プロファイルを形成する場合を例に説明した。しかしながら、貼り合わせる２枚のシリコンウェーハは、貼り合わせ直前の、表層の酸素濃度が、基板内部の酸素濃度よりも低くなるように形成されるのであれば、必ずしも同一の工程を通って準備される必要はない。
【００７８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
【００７９】
例えば、上記実施の形態においては、第１の半導体ウェーハ、第２の半導体ウェーハともに半導体材料について、シリコン（Ｓｉ）を材料とする場合について説明した。しかし、その他、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびにＩＩＩ／Ｖ族またはＩＩ／ＶＩ族の複合半導体を含めた任意の半導体材料を選択することが可能である。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法は、本発明の範囲に包含される。
【図面の簡単な説明】
【００８０】
【図１】第２の実施の形態の第１のシリコンウェーハを熱処理した後の表面のＡＦＭ像を示す図。
【図２】第２の実施の形態のシリコンウェーハ表面に見られる段差構造を模式的に示した説明図。
【図３】第２の実施の形態のシリコンウェーハ表面のＡＦＭ像の測定結果から導出したシリコンウェーハの断面プロファイルを示す図。
【図４】熱処理を行わずミラーポリッシングのみの従来技術のシリコンウェーハ表面と本実施の形態のシリコンウェーハ表面のＡＦＭ像および段差測定結果を示す図。
【図５】ステップ構造の雰囲気依存性を説明する図。
【図６】従来の熱処理を行わないシリコンウェーハと、本実施の形態の、水素ガス雰囲気での熱処理、およびアルゴンガス雰囲気での熱処理後のシリコンウェーハの表面再構成について説明する模式断面図。
【図７】（１１０）面のステップ構造のＡＦＭ像を示す図。
【図８】第３の実施の形態の比較例のシリコンウェーハの酸素濃度プロファイルを示す図。
【図９】第３の実施の形態の比較例の接合熱処理後の接合界面のＳＩＭＳ分析結果を示す図。
【図１０】第３の実施の形態の比較例の貼り合わせ界面の断面ＴＥＭ写真。
【図１１】第３の実施の形態の実験例のシリコンウェーハの貼り合わせ前の熱処理後のシリコンウェーハの酸素濃度プロファイルを示す図。
【図１２】第３の実施の形態の実験例の接合熱処理後の接合界面のＳＩＭＳ分析結果を示す図。
【図１３】第３の実施の形態の実験例の貼り合わせ界面の断面ＴＥＭ写真。
【図１４】第３の実施の形態の異なる酸素濃度プロファイルを有するシリコンウェーハを貼り合わせた場合の酸素析出物の有無を示す図。
【図２】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１４】
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【図１】
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【図３】
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【図４】
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【図７】
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【図１０】
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【図１３】
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