(57)【要約】【課題】ジッタをデジタル的に発生させることにより、ジッタに関する調整が可能でありジッタ非注入時の信号劣化が生じることを防止したジッタ発生装置を提供する。【解決手段】本実施の形態におけるジッタ発生装置では、第２カウンタ５が出力する−１〜１の範囲内のランダムな整数値のカウンタ値を第１カウンタ２が出力するカウンタ値に加算して、波形メモリ３にアドレスとして入力し振幅データから波形を得ることにより、ジッタをデジタル的に発生させ、波形２０に対して波形２１，２２の波形の間をランダムにゆらいだ、ジッタが注入された波形を得ることが可能となる。【選択図】図２
2008118338.tif 000002
【特許請求の範囲】
【請求項１】
波形を形成するためのカウンタ値を出力するカウンタ出力手段と、
ランダムにカウンタ値を出力するランダム出力手段と、
前記カウンタ出力手段から出力されたカウンタ値と、前記ランダム出力手段から出力されたカウンタ値を加算する加算手段と、
前記加算手段が加算した加算値に対応した波形の信号を出力する波形出力手段とを備えたことを特徴とするジッタ発生装置。
【請求項２】
基準となるクロックである基準クロックを発生する基準クロック発生手段と、
前記基準クロックから発生した基準クロックに従って、波形を形成するためのカウンタ値を出力するカウンタ出力手段と、
前記基準クロックから発生した基準クロックに従って、ランダムにカウンタ値を出力するランダム出力手段と、
前記カウンタ出力手段から出力されたカウンタ値と、前記ランダム出力手段から出力されたカウンタ値を加算する加算手段と、
前記加算手段が加算した加算値に対応した波形の信号を出力する波形出力手段とを備えたことを特徴とするジッタ発生装置。
【請求項３】
請求項１または２に記載のジッタ発生装置において、
前記ランダム出力手段は、
所定範囲内の整数値をランダムにカウンタ値として出力することを特徴とするジッタ発生装置。
【請求項４】
請求項１から３のいずれかに記載のジッタ発生装置において、
前記波形出力手段から出力された波形の周波数を逓倍する周波数逓倍手段をさらに備えたことを特徴とするジッタ発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスやＩＣデバイス等の半導体デバイスを試験する信号にジッタを発生させるジッタ発生装置に係り、特に、半導体デバイスへ出力する信号にジッタを注入する回路構成に関するものである。
【背景技術】
【０００２】
従来より、メモリデバイスやＩＣデバイス等の半導体デバイスに対して、意図的にジッタが注入された信号を出力し、ジッタが発生した場合に対応して動作する機能を備えたＬＳＩ機器を試験する際に使用されるジッタ発生装置がある。このようなジッタ発生装置には、以下の特許文献１に記載されているように、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いたジッタ発生装置が知られている。このジッタ発生装置は、位相検出器、ループフィルタ、電圧制御発振器、分周器でＰＬＬを構成している。ＰＬＬでは、伝達関数Ｋｐを有する位相検出器の端子に基準信号が入力され、その出力信号が加算器に入力される加算器は位相検出器の出力信号と変調信号発生部の出力信号を加算して伝達関数Ｆ（ｓ）を有するループフィルタに出力される。
【０００３】
ループフィルタの出力信号は伝達関数Ｋｖ／ｓを有する電圧制御発振器に入力され、電圧制御発振器の出力信号は変調キャリア信号として出力されると共に分周比Ｎの分周器に入力される。分周器の出力信号は位相検出器の端子に入力される。このＰＬＬでは、途中の経路に変調信号発生部の出力信号が加算され、ＰＬＬの出力信号が変調信号発生部が出力する変調信号によって変調されてジッタを有する信号が得られている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１９８１２０号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のようなジッタ発生装置では、ＰＬＬ回路のループの途中で変調信号発生部が発生するアナログ的な変調信号を加算して、信号を変調させジッタを発生させているため以下のような問題がある。
【０００５】
第１に、ＰＬＬ回路は本来ループ帯域内のノイズ等の雑音を抑圧する性質を持っている。このためＰＬＬ回路の途中に変調信号を加算してジッタを発生させるには、その本来的な抑圧に打ち勝つ程度に強い変調信号を発生させなければならない。またＰＬＬ回路では、そのループ帯域内でループする信号自体と変調信号自体とは相互に調整できないトレードオフの関係となっており、任意にジッタの変調に関する調整を設定できないという問題がある。
【０００６】
また第２に、上述のようなＰＬＬ回路では、変調信号発生部のような雑音源が常に接続された状態となっており、ジッタの非注入時に変調信号発生部の機能をＯＦＦにしても、加算器自体に生じる回路雑音が付加されて、ジッタ非注入時の信号の特性が劣化するという問題を有している。
【０００７】
そこで本発明は、ジッタに関する調整が可能であり、ジッタ非注入時の信号劣化が生じることを防止したジッタ発生装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
以上のような課題を達成するために、本発明に係る他のジッタ発生装置は、波形を形成するためのカウンタ値を出力するカウンタ出力手段と、ランダムにカウンタ値を出力するランダム出力手段と、前記カウンタ出力手段から出力されたカウンタ値と、前記ランダム出力手段から出力されたカウンタ値を加算する加算手段と、前記加算手段が加算した加算値に対応した波形の信号を出力する波形出力手段とを備える。
【０００９】
カウンタ手段から出力されるカウンタ値は、本来ジッタが注入されていない基本波形を正確に形成するためのものであるが、このカウンタ値に変動が生じると、それだけ基本波形の位相に遅れや進みが生じることになる。このため、基本波形に対応するカウンタ値に対し、ランダムに出力される値を加算した加算値に対応した波形を形成することにより、ジッタをデジタル的に注入した波形の信号を得ることができる。
【００１０】
本発明に係る他のジッタ発生装置は、基準となるクロックである基準クロックを発生する基準クロック発生手段と、前記基準クロックから発生した基準クロックに従って、波形を形成するためのカウンタ値を出力するカウンタ出力手段と、前記基準クロックから発生した基準クロックに従って、ランダムにカウンタ値を出力するランダム出力手段と、前記カウンタ出力手段から出力されたカウンタ値と、前記ランダム出力手段から出力されたカウンタ値を加算する加算手段と、前記加算手段が加算した加算値に対応した波形の信号を出力する波形出力手段とを備える。
【００１１】
このような構成により、加算手段がカウンタ出力手段から出力されたカウンタ値と、ランダム出力手段から出力されたカウンタ値を加算してデジタル的にジッタが注入された状態のカウンタ値を生成し、波形出力手段からこのカウンタ値に基づいてジッタが注入された波形の信号を得ることができ、この波形を例えば半導体デバイス等の被試験対象に出力することができる。また、ランダム出力手段が出力するカウンタ値を任意に設定することにより、ジッタに関する調整を行うことが可能となる。
【００１２】
更に、ジッタの注入を行わない場合には、ランダム出力手段が出力するカウンタ値を「０」とすることで、ジッタが注入されていない正常なカウンタ値に基づいて、回路雑音により信号劣化が生じることなく波形の信号を得ることができる。
【００１３】
また、上述のジッタ発生装置において、ランダム出力手段が、出力するカウンタ値を所定範囲内の整数値からランダムに出力することにより、ジッタが注入された一例として所定範囲内をランダムにゆらいだ波形の信号を得ることができる。
【００１４】
また本発明のジッタ発生装置は、波形出力手段から出力された波形の周波数を逓倍する周波数逓倍手段をさらに備えていてもよい。
【００１５】
上記のように、本発明のジッタ発生装置では基準クロックを用いたデジタル的な手法で波形を形成しているため、その出力周波数は本来的にクロック周期によって制約を受ける。そこで、周波数逓倍手段により出力波形の周波数を例えばアナログ的に逓倍することにより、クロック周期の制約から離れた高周波数帯域での出力波形を得ることができる。
【発明の効果】
【００１６】
本発明に係るジッタ発生装置によれば、ジッタをデジタル的に発生させることにより、ジッタに関する調整が可能でありジッタ非注入時の信号劣化が生じることを防止できるという効果が得られる。
【発明を実施するための最良の形態】
【００１７】
〔第１の実施の形態〕
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施形態におけるジッタ発生装置の構成を示す説明図である。ジッタ発生装置は、ダイレクト・デジタル・シンセサイザ（ＤＤＳ）方式で波形を発生させる回路にジッタをデジタル的に発生させるための回路構成を加えており、波形信号を発生させるための基準となるクロックを発生する基準信号源１と、基準信号源１が発生させた基準クロックの入力に従って波形を形成するためのカウンタ値を順次出力する第１カウンタ２と、第１カウンタ２と第２カウンタ５が出力したカウンタ値を加算する加算器６と、加算器６が加算した加算値をアドレスとしてこのアドレスに対応した波形の振幅データを出力する波形メモリ３と、この波形メモリ３が出力した振幅データのデジタル信号をアナログ信号に変換するＤ／Ａ変換器４と、基準信号源１が発生させた基準クロックの入力に従ってランダムにカウンタ値を出力する第２カウンタ５とを備えている。
【００１８】
基準信号源１は、時刻０の時点から時刻が１進む毎に基準クロックを発生させ、第１カウンタ２に出力する機能を有する。第１カウンタ２は、基準信号源１が発生させた基準クロックが入力される度にカウンタ値を１ずつ計数して、出力する。時刻０の時点ではカウンタ値は０となっている。
【００１９】
波形メモリ３には、正弦波等の任意の波形の１周期分を整数分の１に分割して得られる振幅データが各アドレス毎に格納されており、加算器６が出力した加算値がアドレスとして入力され、このアドレスに対応した振幅データを出力する機能を有する。振幅データの具体例としては正弦波等の任意の波形の１周期分を２の累乗分の１に分割したものが用いられる。一般的なＤＤＳ方式では、波形データとして正弦波が波形メモリ３に記憶されているが、ここでは図示とともに説明を簡単にするため、便宜的に三角波で代用するものとする。したがって以下の説明中にある「三角波」は「正弦波」の代用波形であり、実際には正弦波としての波形データが波形メモリ３に記憶されている。例えば、最大振幅が８である三角波を代用波形とすると、その１周期分を３２分割して、時刻が０〜８の範囲では時刻（ｔ）と同値の振幅データ（ｌ）として（ｔ，ｌ）を（０，０），（１，１），（２，２）・・・としたデータが格納されている。時刻が８〜２４の範囲では整数１６から時刻（ｔ）を減算した振幅データ（ｌ）として（ｔ，ｌ）を（８，８），（９，７），（１０，６）・・・としたデータが格納されている。時刻が２４〜３２の範囲では時刻（ｔ）から整数３２を減算した振幅データ（ｌ）として（ｔ，ｌ）を（２４，−８），（２５，−７），（２６，−６）・・・としたデータが格納されている。
【００２０】
Ｄ／Ａ変換器４は、波形メモリ３が出力した振幅データのデジタル信号を変換して実際の振幅を有する波形のアナログ信号を出力する機能を有する。
【００２１】
第２カウンタ５は、基準信号源１が発生させた基準クロックが入力される度にランダムな整数値をカウンタ値として出力する機能を有する。例えば、０を中心として−１〜＋１の所定範囲内の整数値をランダムにカウンタ値として出力するように設定されている。
【００２２】
加算器６は、第１カウンタ２と第２カウンタ５が出力したカウンタ値を加算し、加算した加算値を波形メモリ３にアドレスとして出力する機能を有する。
【００２３】
続いて、第１の実施の形態におけるジッタ発生装置の動作について図２を用いて詳細に説明する。まず、第２カウンタ５が出力するカウンタ値を常に０に設定して動作させると、加算器６が出力する加算値は、第１カウンタ２が出力するカウンタ値と同値となり、時刻が進む毎に１ずつ計数されたカウンタ値となる。波形メモリ３からは、時刻が進む毎に１ずつ計数された加算値がアドレスとして入力され、アドレスに対応した振幅データが順次出力されて、Ｄ／Ａ変換器４がアナログ信号に変換すると、図２の波形２０で示す正常な三角波（正弦波に代用するもの）の信号が得られる。したがって実際のジッタ発生装置では、そのジッタ非注入時には、このようにして正常な正弦波が得られる。
【００２４】
次に、第２カウンタ５が出力するカウンタ値を常に−１に設定して動作させると、加算器６が出力する加算値は、第１カウンタ２が出力するカウンタ値から−１減算した数値となる。波形メモリ３からは、第１カウンタ２のカウンタ値から−１減算した加算値がアドレスとして入力され、アドレスに対応した振幅データが出力されて、Ｄ／Ａ変換器４がアナログ信号に変換すると、図２の波形２１で示す位相が常に１遅れた波形の信号が得られる。
【００２５】
次に、第２カウンタ５が出力するカウンタ値を常に１に設定して動作させると、加算器６が出力する加算値は、第１カウンタ２が出力するカウンタ値から１加算した数値となる。波形メモリ３からは、第１カウンタ２のカウンタ値から１加算した加算値がアドレスとして入力され、アドレスに対応した振幅データが出力されて、Ｄ／Ａ変換器４がアナログ信号に変換すると、図２の波形２２で示す位相が常に１進んだ波形の信号が得られる。
【００２６】
次に、第２カウンタ５が出力するカウンタ値を０を中心として−１〜＋１の範囲内のランダムな整数値に設定して動作させると、加算器６が出力する加算値は、第１カウンタ２が出力するカウンタ値に第２カウンタ５が出力したランダムな整数値を加算した数値となる。波形メモリ３からは、第１カウンタ２のカウンタ値にランダムな整数値を加算した加算値がアドレスとして入力され、アドレスに対応した振幅データが出力されて、Ｄ／Ａ変換器４がアナログ信号に変換すると、ジッタが発生して波形２０の波形に対して波形２１，２２の波形の間をランダムにゆらいだ波形、即ち、ジッタが注入された波形が得られる。
【００２７】
Ｄ／Ａ変換器４から得られたジッタが注入された波形の信号は、例えばメモリデバイスやＩＣデバイス等の半導体デバイスに対して出力され、ジッタが発生した場合に対応して動作する機能を備えたＬＳＩ機器等のデバイスを試験する際に使用される。
【００２８】
なお、第２カウンタ５が出力するランダムなカウンタ値は、試験する際の条件等に応じて任意に設定することにより、位相のズレの度合いやランダムな波形のゆらぎ方などのジッタに関する調整を行うことも可能である。
【００２９】
以上のように、第１の実施の形態におけるジッタ発生装置では、第２カウンタ５が出力する−１〜＋１の範囲内のランダムな整数値のカウンタ値を第１カウンタ２が出力するカウンタ値に加算して、波形メモリ３にアドレスとして入力し振幅データから波形を得ることにより、ジッタをデジタル的に発生させ、波形２０に対して波形２１，２２の波形の間をランダムにゆらいだ、ジッタが注入された波形（実際には正弦波）を得ることが可能となる。
【００３０】
また、ジッタの注入を行わない場合には、第２カウンタ５が出力するカウンタ値を常に「０」とすることで、第１カウンタ２が出力したカウンタ値のデジタル信号に基づいて順次振幅データを得ることができ、実際には回路雑音により信号劣化が生じることなく正常な正弦波を得ることができる。
【００３１】
なお、第１の実施形態では注入するジッタの範囲を−１〜＋１としているが、これ以外の範囲内でジッタを注入することもできる。また、第１の実施形態では１周期の３２分の１の分解能で波形を形成しているが、これ以外の分解能を設定してもよい。
【００３２】
〔第２の実施の形態〕
以下、本発明の第２の実施形態について図面を用いて詳細に説明する。
図３は第２の実施形態におけるジッタ発生装置の構成を示す説明図である。ジッタ発生装置は、波形信号を発生させるための基準となるクロックを発生する基準信号源１と、ダイレクト・デジタル・シンセサイザ（ＤＤＳ）方式で波形を発生させる回路にジッタをデジタル的に発生させるための回路構成を加えたジッタ注入部３０と、ジッタ注入部３０により得られたジッタが注入された波形の信号の周波数をＮ逓倍する周波数逓倍部４０とを備えている。
【００３３】
基準信号源１とジッタ注入部３０の構成については、第１の実施の形態におけるジッタ発生装置の構成と同様であるため、重複した説明を省略する。
【００３４】
周波数逓倍部４０は、ＰＬＬ回路を用いた構成を備えており、位相周波数比較器４１の一方の入力端子にジッタ注入部３０から出力された信号が入力され、もう一方の入力端子に帰還回路４４により帰還された信号が入力される。位相周波数比較器４１からはジッタ注入部３０からの信号と、帰還回路４４からの信号の位相差に応じた信号が出力され、ループフィルタ４２により直流化されて電圧制御発振器４３では、ジッタ注入部３０および帰還回路４４からの信号の周波数が等しくなるように信号が発振される。
【００３５】
帰還回路４４として信号をＮ分周する分周器（１／Ｎ分周器）を用いることにより、電圧制御発振器４３で発振された信号はＮ分周され、電圧制御発振器４３で周波数が等しくなるように制御がされるので、結果としてジッタ注入部３０から出力されたジッタが注入された信号の周波数をＮ逓倍するようになっている。
【００３６】
この場合、ジッタ注入部３０から出力される波形の周波数は、本来的に基準信号源１のクロック周期に基づく制約を受けているが、後段の周波数逓倍部４０によって周波数がアナログ的にＮ逓倍されることになる。このため、周波数逓倍部４０から出力される信号は元の基準信号源１のクロック周期に基づく制約から離れ、高周波数帯域での波形を得ることができる。
【００３７】
以上のように、第２の実施の形態におけるジッタ発生装置では、第１の実施の形態と同様にしてジッタ注入部３０により得られたジッタが注入された波形の信号を周波数逓倍部４０によって周波数をＮ逓倍して高めることが可能である。これにより、ＤＤＳ方式を用いたジッタ注入部３０だけでは、出力信号の周波数を比較的高くすることに制約があるという問題を解消することができる。
【００３８】
なお、本実施の形態によって得られたジッタ入り信号は、例えば半導体メモリやＩＣ、ＬＳＩのデバイスを試験する試験装置に広く応用することができ、これら被試験対象物のノイズ耐性を評価する用途に好適である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態におけるジッタ発生装置の構成を示す説明図である。
【図２】第１の実施形態におけるジッタ発生装置の動作を示す説明図である。
【図３】第２の実施形態におけるジッタ発生装置の構成を示す説明図である。
【符号の説明】
【００４０】
１    基準信号源
２    第１カウンタ
３    波形メモリ
４    Ｄ／Ａ変換器
５    第２カウンタ
６    加算器
３０    ジッタ注入部
４０    周波数逓倍部
【図１】
2008118338.tif 000003
【図２】
2008118338.tif 000004
【図３】
2008118338.tif 000005