(57)【要約】【課題】バイポーラトランジスタの製造歩留まりを向上する。【解決手段】半導体基板Ｓｕｂの主面上に、バイポーラトランジスタのコレクタを構成するコレクタ層ＣＬ、ベースを構成するベース層ＢＬおよびキャップＳｉ層ＢＣＬ、およびエミッタを構成するエミッタ層ＥＬが設けられている。このうち、ベース層ＢＬとしてＳｉＧｅ層を選択性エピタキシャル成長によって形成した後、キャップＳｉ層ＢＣＬとしてＳｉ層を非選択性エピタキシャル成長によって形成する。【選択図】図２０
2008182090.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むバイポーラトランジスタを備えた半導体装置の製造方法：
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に前記バイポーラトランジスタのコレクタ層を形成する工程、
（ｃ）前記コレクタ層に素子分離領域を形成する工程、
（ｄ）前記コレクタ層上および前記素子分離領域上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に前記バイポーラトランジスタの外部ベース層を形成する工程、
（ｆ）前記外部ベース層の一部を除去し、前記第１絶縁膜を露出する工程、
（ｇ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜の一部を除去し、前記第１絶縁膜上に前記第２絶縁膜からなる側壁スペーサを形成する工程、
（ｉ）前記第１絶縁膜の一部を除去する工程、
（ｊ）前記コレクタ層上にシリコンゲルマニウム層を選択性エピタキシャル成長する工程、
（ｋ）前記シリコンゲルマニウム層上にキャップシリコン層を非選択性エピタキシャル成長する工程、
（ｌ）前記キャップシリコン層上に前記バイポーラトランジスタのエミッタ層を形成する工程。
【請求項２】
以下の工程を含むバイポーラトランジスタを備えた半導体装置の製造方法：
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１導電型の第１半導体層を形成する工程、
（ｃ）前記第１半導体層に素子分離領域を形成する工程、
（ｄ）前記第１半導体層上および前記素子分離領域上に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に第２導電型の第２半導体層を形成する工程、
（ｆ）前記第２半導体層の一部を除去し、前記第１絶縁膜を露出する工程、
（ｇ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜の一部を除去し、前記第１絶縁膜上に前記第２絶縁膜からなる側壁スペーサを形成する工程、
（ｉ）前記第１絶縁膜の一部を除去する工程、
（ｊ）前記第１半導体層上にシリコンゲルマニウム層を選択性エピタキシャル成長する工程、
（ｋ）前記シリコンゲルマニウム層上にキャップシリコン層を非選択性エピタキシャル成長する工程、
（ｌ）前記キャップシリコン層上に前記第１導電型の第３半導体層を形成する工程。
【請求項３】
以下の工程を含むバイポーラトランジスタを備えた半導体装置の製造方法：
（ａ）半導体基板上に前記バイポーラトランジスタのコレクタを構成する第１シリコン層を形成する工程、
（ｂ）前記第１シリコン層上にベースを構成する半導体層を、塩素原子を含むガスを用いてエピタキシャル成長する工程、
（ｃ）前記半導体層上に前記バイポーラトランジスタのベースを構成する第２シリコン層を、塩素原子を含まないガスを用いてエピタキシャル成長する工程、
（ｄ）前記第２シリコン層上にエミッタを構成する第３シリコン層を形成する工程。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記工程（ａ）と前記工程（ｂ）との間に、更に、
（ｅ）前記第１シリコン層上に絶縁膜を形成する工程、
（ｆ）前記絶縁膜上に外部ベースを構成する第４シリコン層を形成する工程、
（ｇ）前記第４シリコン層の一部を除去し、前記絶縁膜が露出するように第１開口部を形成する工程、
（ｈ）前記第１開口部から前記絶縁膜の一部を除去し、前記第１シリコン層が露出するように前記第１開口部より大きい第２開口部を形成する工程、
を含み、
前記工程（ｂ）では、前記第４シリコン層と接触するように前記半導体層を前記第２開口部に形成する。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記工程（ｂ）では、シリコンゲルマニウム層からなる前記半導体層を形成する。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記工程（ｂ）では、シリコン層からなる前記半導体層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、バイポーラトランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、無線ＬＡＮ（Local Area Network）用ＰＡ（Power Amplifier）、ＬＮＡ（Low noise Amplifier）、コードレス電話などの通信分野に適用されるバイポーラトランジスタには高周波特性（高速性能）が要求されている。
【０００３】
バイポーラトランジスタのベース（ベース領域、ベース層）となる半導体層の形成には、選択性エピタキシャル成長（ＳＥＧ；Selective Epitaxial Growth）あるいは非選択性エピタキシャル成長（ＮＳＥＧ；Non-Selective Epitaxial Growth、あるいはBlanket）を用いる技術がある。
【０００４】
非選択性エピタキシャル成長は、均一な膜厚のベース層を形成することができるものである。このためベース層のバラツキが下地面内で少なくなり、トランジスタ特性を安定化させ、特性バラツキの少ないバイポーラトランジスタを得ることができるのである。
【０００５】
一方、選択性エピタキシャル成長は、ベース層を選択的に形成することによってベース層とエミッタ層との接合面積を小さくすることができるものである。このため接合容量（キャパシタンス）も小さくなり、選択性エピタキシャル成長は、非選択性エピタキシャル成長より高周波特性が向上したバイポーラトランジスタを得ることができるのである。
【０００６】
このようにベース層を形成するにあたり選択性エピタキシャル成長あるいは非選択性エピタキシャル成長のどちらか一方を選択して、例えば、高周波特性あるいは特性バラツキの低いバイポーラトランジスタを得ることが主流である。
【０００７】
なお、本発明者らは、発明した結果に基づき、ベース（ベース領域、ベース層）の形成方法として選択性エピタキシャル成長後に非選択性エピタキシャル成長を用いる観点で先行技術調査を行った。その結果、特許文献１（特開平１１−２１４４０１号公報）は、全体としてエミッタ抵抗の低減を主題とするものであり、ベース層形成に選択性エピタキシャル成長を用い、その後エミッタ層形成に非選択性エピタキシャル成長を用いる記載がされている。しかしながら、ベース層形成にあたり選択性エピタキシャル成長を用いた後に非選択性エピタキシャル成長を用いる記載はない。また、特許文献２（ＷＯ  ０３／０８８３６２）、および特許文献３（特開２００４−２６６０２９号公報）には、ベース層形成に選択性エピタキシャル成長を用いる記載がされているが、ベース層形成にあたり選択性エピタキシャル成長を用いた後に非選択性エピタキシャル成長を用いる記載はない。
【特許文献１】特開平１１−２１４４０１号公報（例えば、段落［００２９］）
【特許文献２】ＷＯ  ０３／０８８３６２（例えば、第１２頁）
【特許文献３】特開２００４−２６６０２９号公報（例えば、段落［００３８］）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らは、バイポーラトランジスタの高速性能を向上するために、例えば、ｎｐｎ型のヘテロ接合バイポーラトランジスタ（以下、ＨＢＴ；Hetero-junction Bipolar Transistor）を検討している。本発明者らが検討しているＨＢＴは、シリコンゲルマニウム（ＳｉＧｅ）層とシリコン（Ｓｉ）層のような異種の半導体層の接合を、それぞれベースとエミッタの接合に用いている。ベースを構成するＳｉＧｅ層とエミッタを構成するＳｉ層のように異なった半導体材料を用いたＨＢＴは、エミッタ／ベース界面の障壁により、ホールのエミッタ領域への漏れを抑えられるので電流増幅率ｈＦＥ（あるいはβ）を低下させずにコレクタ電流を増加することができる。なお、電流増幅率ｈＦＥは、エミッタ接地増幅回路での直流電流増幅率である。
【０００９】
本発明者らが検討しているｎｐｎ型のＨＢＴの構成は、概略すると半導体基板上に、コレクタ（コレクタ領域）を構成するＳｉ層からなるコレクタ層、ベース（ベース領域）を構成するＳｉＧｅ層からなるベース層、ベースを構成するＳｉ層からなるキャップシリコン（キャップＳｉ）層、およびエミッタ（エミッタ領域）を構成するＳｉ層からなるエミッタ層を順に設けているものである。
【００１０】
ここで、キャップＳｉ層を用いる理由について説明する。バイポーラトランジスタにおいて、ベース層およびキャップＳｉ層からなるベースは、薄膜化されることで電子の走行時間が短くなりトランジスタの応答速度の増大、すなわち高周波特性が向上する。このようにベース層（キャップＳｉ層を含む）の厚さは高周波特性を向上する上で重要であり、キャップＳｉ層はそのための調整代となっている。また、キャップＳｉ層を用いない場合、ＳｉＧｅ層が露出したままの状態では、後工程でＧｅ（ゲルマニウム）、或いはＳｉＧｅ：Ｃ（シリコンゲルマ：カーボン）に含まれるＣ（カーボン）が汚染源となることが考えられる。このため本発明者らはキャップＳｉ層を用いている。
【００１１】
ベースを構成するベース層およびキャップＳｉ層に対して、本発明者らは、高周波特性が優れたＨＢＴを得るために、選択性エピタキシャル成長を用いている。ここで、キャップＳｉ層は、例えばＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、ＳｉＨ２Ｃｌ２ガスを所定の流量で供給してなる選択性エピタキシャル成長技術を用いている。なお、ＳｉＨ２Ｃｌ２ガスの代わりに、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８も適用できるが、ＨＣｌなどの塩素（Ｃｌ）原子を含むガスが必要となる。
【００１２】
しかしながら、トランジスタ特性のウエハ面内均一性を左右するパラメータとしての、キャップＳｉ層の膜厚の均一性が低下する場合が生じた。この場合、例えば、ウエハから取得できる所望の範囲のトランジスタ特性（例えば電流増幅率ｈＦＥ）を有するバイポーラトランジスタの取得数が減少してしまう。
【００１３】
本発明の目的は、バイポーラトランジスタの製造歩留まりを向上させることのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体装置の製造方法は、バイポーラトランジスタのベースをＳｉＧｅ層およびキャップＳｉ層から構成し、ＳｉＧｅ層を選択性エピタキシャル成長で形成し、その上のキャップＳｉ層を非選択性エピタキシャル成長で形成するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明の半導体装置の製造技術によれば、バイポーラトランジスタの製造歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本願において、シリコンゲルマニウム（ＳｉＧｅ）層とは、シリコンゲルマニウムを主成分とするものをいい、例えばＳｉＧｅの一部の原子を炭素（Ｃ）で置換したＳｉＧｅ：Ｃを含むものである。また、本願において、シリコン（Ｓｉ）層とは、シリコンを主成分とするものをいう。
【００２０】
本実施の形態の半導体装置は、例えば、無線ＬＡＮ用ＰＡ、ＬＮＡ、コードレス電話などの通信分野に適用される半導体装置である。ここでは、ｎｐｎ型のヘテロ接合バイポーラトランジスタ（ＨＢＴ）を有する半導体装置の製造方法を例示するが、ｐｎｐ型のＨＢＴを有する半導体装置の製造方法に適用することもできる。
【００２１】
図１〜図２０は本実施の形態による半導体装置の製造工程中における要部断面図、図２１は図２０の半導体装置の要部平面図である。すなわち、図１〜図２０は製造工程中における図２１のＡ−Ａ’線の断面を示す。
【００２２】
まず、図１に示すように、例えばｐ−型の単結晶シリコン基板からなる半導体基板（平面略円形状の半導体ウエハ）Ｓｕｂを準備した後、その主面（素子形成面）を酸化（いわゆる表面酸化）することによって酸化シリコン膜ＯＦ１を形成し、例えばＣＶＤ法によって酸化シリコン膜ＯＦ１上に窒化シリコン膜ＮＦ１を形成する。なお、半導体基板としては、ＳＯＩ（Silicon On Insulator）基板を用いても良い。例えば、ＨＢＴとＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを同一のＳＯＩ基板に形成したシステムＬＳＩの場合、ＨＢＴが形成される素子領域（ＨＢＴ形成領域）をＳＯＩ基板の絶縁層に達する深さの絶縁分離溝で区画することによって、ＨＢＴが基板から電気的に分離することができる。
【００２３】
続いて、図２に示すように、フォトリソグラフィ技術およびエッチング技術を用いてＨＢＴ形成領域の窒化シリコン膜ＮＦ１を除去した後、ｎ型の不純物（例えば、アンチモン（Ｓｂ））をＨＢＴ形成領域にイオン注入することによって、ｎ型のイオン打ち込み層ＩＬ１を形成し、熱拡散する。
【００２４】
続いて、残存している窒化シリコン膜ＮＦ１を除去した後、図３に示すように、フォトリソグラフィ技術を用いてｐ型の不純物（例えば、フッ化ボロン（ＢＦ２））を所定の領域にイオン注入することによって、ｐ型のイオン打ち込み層ＩＬ２を形成し、熱拡散する。このｐ型のイオン打ち込み層ＩＬ２は、基板コンタクトとなる。
【００２５】
続いて、酸化シリコン膜ＯＦ１を除去した後、図４に示すように、半導体基板上にｎ型の半導体層（Ｓｉ層）からなるコレクタ層ＣＬを形成する。具体的には、ｐ−型の単結晶シリコン基板を下地とし、ｎ型の不純物（例えば、リン（Ｐ））をドープしてｎ型の半導体層（Ｓｉ層）をエピタキシャル成長する。このｎ型の半導体層（Ｓｉ層）からなるコレクタ層ＣＬが、ＨＢＴのコレクタを構成するものである。
【００２６】
続いて、図５に示すように、半導体基板の主面を酸化（いわゆる表面酸化）することによってコレクタ層ＣＬ上に酸化シリコン膜ＯＦ２を形成した後、フォトリソグラフィ技術を用いてｐ型の不純物（例えば、フッ化ボロン（ＢＦ２））を所定の領域にイオン注入することによって、ｐ型のイオン打ち込み層ＩＬ３を形成し、熱拡散する。このｐ型のイオン打ち込み層ＩＬ３は、基板コンタクトとなり、ｐ型のイオン打ち込み層ＩＬ２と接触される。次いで、例えばＣＶＤ法によって酸化シリコン膜ＯＦ２上に窒化シリコン膜ＮＦ２を形成する。
【００２７】
続いて、図６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、素子分離形成領域の窒化シリコン膜ＮＦ２を除去し、ｎ型の半導体層からなるコレクタ層ＣＬ上に素子分離領域ＤＳを形成する。素子分離領域ＤＳは、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン膜からなる。この素子分離領域ＤＳによって活性領域の平面的な範囲が規定されている。なお、素子分離領域ＤＳは、コレクタ層ＣＬに掘られた溝内に、例えば酸化シリコン膜を埋め込むことで形成されたＳＧＩ（Shallow Groove Isolation）でもよい。
【００２８】
続いて、窒化シリコン膜ＮＦ２を除去し、半導体基板の主面を酸化した後、図７に示すように、フォトリソグラフィ技術を用いてｎ型の不純物（例えば、リン（Ｐ））を所定の領域にイオン注入することによって、ｎ型のイオン打ち込み層ＩＬ４を形成する。このｎ型のイオン打ち込み層ＩＬ４は、コレクタコンタクトとなる。次いで、フォトリソグラフィ技術を用いてｐ型の不純物（例えば、フッ化ボロン（ＢＦ２））をイオン打ち込み層ＩＬ３の領域にイオン注入することによって、ｐ型のイオン打ち込み層ＩＬ５を形成する。その後、アニールすることによって、イオン打ち込み層ＩＬ４、ＩＬ５を拡散、活性化する。
【００２９】
続いて、図８に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、ＨＢＴ形成領域のコレクタ層ＣＬ上の酸化シリコン膜ＯＦ２を除去した後、ＴＥＯＳ（Ｓｉ（ＯＣ2Ｈ5）4；Tetra-Ethyl-Ortho-Silicate）ガスを用いたＣＶＤ法によって酸化シリコン膜からなる絶縁膜ＩＦ１を活性領域のコレクタ層ＣＬ上および素子分離領域ＤＳ上に形成する。
【００３０】
次いで、絶縁膜ＩＦ１上にｐ型の半導体層（Ｓｉ層）からなる外部ベース層ＯＢＬを形成した後、ＣＶＤ法によって外部ベース層ＯＢＬ上に窒化シリコン膜ＮＦ３を形成し、更に、ＴＥＯＳガスを用いたＣＶＤ法によって窒化シリコン膜ＮＦ３上に酸化シリコン膜ＯＦ３を形成する。このｐ型の多結晶Ｓｉ層からなる外部ベース層ＯＢＬは、引き出されて、外部と電気的に接続されるための外部ベース（引き出し配線）を構成するものである。
【００３１】
例えば、外部ベース層ＯＢＬは、まず、絶縁膜ＩＦ１上にイントリンシック多結晶からなるＳｉ層をＣＶＤ法によって形成し、その表面を酸化（酸化シリコン膜形成）した後、ｐ型の不純物（例えば、ボロン（Ｂ））をイオン注入することによって、イントリンシック多結晶Ｓｉ層の上部にｐ型のイオン打ち込み層を形成し、上記酸化によって形成された酸化シリコン膜を除去する。その後の酸化シリコン膜ＯＦ３を形成した後、アニールすることによって、ｐ型のイオン打ち込み層がイントリンシック多結晶Ｓｉ層全体に拡散し、ｐ型の多結晶Ｓｉ層からなる外部ベース層ＯＢＬが形成される。
【００３２】
後述するが本実施の形態におけるＨＢＴの実効的なベース部分が選択性エピタキシャル成長したＳｉＧｅ層からなるベース層ＢＬで形成され、このベース層ＢＬが多結晶Ｓｉ層からなる外部ベース層ＯＢＬで接続される。すなわち、ベース層ＢＬと別工程で形成される外部ベース層ＯＢＬから構成される多結晶Ｓｉ層のキャリア濃度、膜厚の最適化により、外部ベース層ＯＢＬの寄生容量、寄生抵抗を低減することができる。
【００３３】
続いて、図９に示すように、フォトリソグラフィ技術およびエッチング技術を用いて活性形成領域の一部の酸化シリコン膜ＯＦ３、窒化シリコン膜ＮＦ３および外部ベース層ＯＢＬを順に除去し、絶縁膜ＩＦ１が露出するように開口部ＯＰ１を形成する。次いで、露出した絶縁膜ＩＦ１を含む開口部ＯＰ１の内壁上および残存した酸化シリコン膜ＯＦ３上に窒化シリコン膜からなる絶縁膜ＩＦ２をＣＶＤ法によって形成する。
【００３４】
続いて、絶縁膜ＩＦ２をエッチバックすることによって、図１０に示すように、前記窒化シリコン膜の一部を除去し、絶縁膜ＩＦ１上であって開口部ＯＰ１の内壁に窒化シリコン膜からなる側壁スペーサＳＳを形成する。
【００３５】
続いて、図１１に示すように、例えばフッ酸（ＨＦ）によるウエットエッチング処理を施して、開口部ＯＰ１から酸化シリコン膜からなる絶縁膜ＩＦ１の一部を除去し、半導体層（Ｓｉ層）からなるコレクタ層ＣＬが露出するように開口部ＯＰ１より大きな平面寸法の開口部ＯＰ２を形成する。すなわち、開口部ＯＰ２は開口部ＯＰ１に連通され、開口部ＯＰ２内からはコレクタ層ＣＬの表面の一部が露出されている。
【００３６】
このエッチング処理では、絶縁膜ＩＦ１のエッチングが外部ベース層ＯＢＬの下側一部にも及ぶように、すなわち、アンダーカットになるように、オーバエッチング処理を施すものである。このため、外部ベース層ＯＢＬの端部は開口部ＯＰ２の外周端から開口部ＯＰ２の中心に向かって庇のように突き出して延在しており、その突き出し部において半導体基板に対向する面で外部ベース層ＯＢＬを構成する多結晶Ｓｉ層が露出されている。
【００３７】
また、酸化シリコン膜ＯＦ３は、前記ウエットエッチング処理により全て除去される。ただし、本実施の形態では、この段階において外部ベース層ＯＢＬの上面に窒化シリコン膜ＮＦ３が形成されている上、開口部ＯＰ１内における外部ベース層ＯＢＬおよび窒化シリコン膜ＮＦ３の側面に、その全体を被覆するように窒化シリコン膜からなる側壁スペーサＳＳが形成されている。ここでは、側壁スペーサＳＳは、その上部が窒化シリコン膜ＮＮＦ３の上面よりも突出された状態で開口部ＯＰ１内の窒化シリコン膜ＮＦ３の側面に重なるように形成されている。このように外部ベース層ＯＢＬの上面および開口部ＯＰ１内側面が窒化シリコン膜ＮＦ３および側壁スペーサＳＳによりしっかりと覆われているので、前記ウエットエッチング処理を充分に行うことができる。このため、半導体層（Ｓｉ層）からなるコレクタ層ＣＬのシリコン（Ｓｉ）の表面をより良好に露出させることができる。
【００３８】
続いて、図１２に示すように、Ｓｉ層からなるコレクタ層ＣＬ上にＳｉＧｅ層（半導体層）からなるベース層ＢＬを選択性エピタキシャル成長する。このベース層ＢＬは、ＨＢＴのベースを構成するものである。このとき、多結晶Ｓｉ層からなる外部ベース層ＯＢＬと接触するようにＳｉＧｅ層からなるベース層ＢＬが開口部ＯＰ２に形成される。ベース層ＢＬを構成するＳｉＧｅ層は、例えば、２０〜３０ｎｍ程度の膜厚で、半導体基板側から順にｉ（イントリンシック）−ＳｉＧｅ層、ｐ＋−ＳｉＧｅ：Ｃ層、ｐ−−ＳｉＧｅ：Ｃ層、ｐ−−ＳｉＧｅ層から構成される。
【００３９】
選択性エピタキシャル成長を行うには、塩素（Ｃｌ）原子を含むガスを用いるため、チャンバ内に塩素原子が存在する雰囲気が必要である。また、塩素原子はチャンバ内でエッチャントの役割を果たす。このため、コレクタ層ＣＬの単結晶面でエピタキシャル成長が進み、マスク膜（例えば、窒化シリコン膜ＮＦ３、側壁スペーサＳＳ）上では、堆積されない。すなわち、選択性を保持するために、エッチャントである塩素原子を含むガスをエピタキシャル成長中に流す必要がある。塩素原子を含むガスを用いたエピタキシャル成長では、塩素がＳｉ単結晶面に吸着しやすくなり、Ｓｉ界面で塩素終端となる。この塩素が解離したＳｉｔｅにＳｉ原子およびＧｅ原子が吸着し、エピタキシャル成長が進行する。
【００４０】
このように選択性エピタキシャル成長では、単結晶（Ｓｉ層からなるコレクタ層ＣＬ）上には単結晶エピタキシャル成長膜の半導体層（ＳｉＧｅ層からなるベース層ＢＬ）が形成し、マスク膜（窒化シリコン膜ＮＦ３）上には、堆積物が形成されない。
【００４１】
具体的に、ベース層ＢＬの製造工程について以下に説明する。図２２には、ベース層ＢＬを構成するＳｉＧｅ層の濃度プロファイルの一例が示されている。
【００４２】
ベース層ＢＬは、ウエハ状態の半導体基板をエピタキシャル成長装置のチャンバ（室）内に収容した後、水素ガスなどのような還元性ガス雰囲気中においてランプアニール法等により短時間アニールを施した後、ＳｉＧｅ層を例えばＬＰ（Low Pressure）−ＣＶＤ法により半導体基板のコレクタ層ＣＬ上に選択性エピタキシャル成長させてなるものである。なお、ＬＰ−ＣＶＤ法の他には、ＲＰ（Reduced Pressure）−ＣＶＤ法、ＵＨＶ（Ultra High Vacuum）−ＣＶＤ法、あるいはＭＯＣＶＤ（Metal Organic CVD）法を用いても良い。
【００４３】
まず、ｉ−ＳｉＧｅ層が、ジクロロシラン（ＤＳＣ、ＳｉＨ２Ｃｌ２）ガス、ＧｅＨ４ガス、およびＨＣｌガスをそれぞれ所定の流量で供給されてなる。例えば、ＨＣｌガス流量を調整し、半導体基板（コレクタ層ＣＬ）上では、ＳｉＧｅ層を堆積し、マスク膜（例えば、窒化シリコン膜ＮＦ３、側壁スペーサＳＳ）では、エッチングが優位になるようにする。このｉ−ＳｉＧｅ層のＧｅ濃度は、例えば１５〜３０原子％の範囲内の高Ｇｅ濃度とする。なお、Ｓｉ系のプリカーサーとして、ＳｉＨ２Ｃｌ２ガスの代わりに、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８も適用できるが、ＧｅＣｌ４あるいはＨＣｌなどの塩素（Ｃｌ）原子を含むガスが必要となる。また、Ｇｅ系のプリカーサーとして、ＧｅＨ４ガスの代わりに、ＧｅＣｌ４、Ｇｅ２Ｈ６なども適用できる。さらに、ＳｉとＧｅ同時のプリカーサーとして、ゲルミルシラン（（Ｈ３Ｇｅ）ｘＳｉＨ４−ｘ）も適用できるが、塩素原子を含む他のプリカーサーあるいはＨＣｌが必要となる。
【００４４】
次いで、ｐ＋−ＳｉＧｅ：Ｃ層が、ｐ型の不純物となるボロン（Ｂ）の供給源であるＢ２Ｈ６ガスおよび炭素（Ｃ）の供給源のモノメチルシラン（ＣＨ３ＳｉＨ３）ガスと共に、ジクロロシランガス、ＧｅＨ４ガス、およびＨＣｌガスをそれぞれ所定の流量で供給されてなる。このｐ＋−ＳｉＧｅ：Ｃ層のＧｅ濃度は、例えば１５〜３０原子％の範囲内の高Ｇｅ濃度とする。また、炭素（Ｃ）の濃度は、例えば１×１０１９ｃｍ−３〜５×１０１９ｃｍ−３の範囲内とする。また、ボロン（Ｂ）の濃度は、例えば３×１０１９ｃｍ−３〜８×１０１９ｃｍ−３の範囲内とする。
【００４５】
次いで、ｐ−−ＳｉＧｅ：Ｃ層が、ｐ型の不純物となるボロン（Ｂ）の供給源であるＢ２Ｈ６ガスおよび炭素（Ｃ）の供給源のＣＨ３ＳｉＨ４ガスと共に、ジクロロシランガス、ＧｅＨ４ガス、およびＨＣｌガスをそれぞれ所定の流量で供給されてなる。このｐ−−ＳｉＧｅ：Ｃ層のＧｅ濃度は、例えば１５〜３０原子％の範囲内の高Ｇｅ濃度とする。また、炭素（Ｃ）の濃度は、例えば１×１０１９ｃｍ−３〜５×１０１９ｃｍ−３の範囲内とする。また、ボロン（Ｂ）の濃度は、例えば１×１０１８ｃｍ−３〜８×１０１８ｃｍ−３の範囲内とする。
【００４６】
次いで、ｐ−−ＳｉＧｅ層が、ｐ型の不純物となるボロン（Ｂ）の供給源であるＢ２Ｈ６ガスと共に、ジクロロシランガス、ＧｅＨ４ガス、およびＨＣｌガスをそれぞれ所定の流量で供給されてなる。このｐ−−ＳｉＧｅ層のＧｅ濃度は、例えば５〜１０原子％の範囲内の低Ｇｅ濃度とする。また、ボロン（Ｂ）の濃度は、例えば１×１０１８ｃｍ−３〜８×１０１８ｃｍ−３の範囲内とする。
【００４７】
ベース層ＢＬの不純物がその上下に位置するエミッタ層ＥＬやコレクタ層ＣＬに拡散した場合、実効ベース長が増加し、トランジスタ特性が劣化してしまう。しかしながら、ベース層ＢＬを構成するＳｉＧｅの一部の原子を炭素（Ｃ）で置換することによって、ベース層ＢＬの不純物がその上下に位置するエミッタ層ＥＬやコレクタ層ＣＬに拡散するのを抑制することができる。これにより、ベース層ＢＬの薄膜化が図れ、高周波特性を向上することができる。
【００４８】
図２２に示したように、ベース層ＢＬを構成するＳｉＧｅ層は、半導体基板側から順にｉ−ＳｉＧｅ層（高Ｇｅ濃度）、ｐ＋−ＳｉＧｅ：Ｃ層（高Ｇｅ濃度）、ｐ−−ＳｉＧｅ：Ｃ層（高Ｇｅ濃度）、ｐ−−ＳｉＧｅ層（低Ｇｅ濃度）から構成される。なお、ＳｉＧｅ層は、図２２に示した構成に限らず、例えば図２３〜図２５に示すような構成であっても良い。
【００４９】
一方、この選択性エピタキシャル成長時において、多結晶Ｓｉ層からなる外部ベース層ＯＢＬの突き出し部で露出している面には、多結晶ＳｉＧｅ層が形成される。多結晶Ｓｉ層からの半導体層の成長は、通常単結晶Ｓｉ層からの半導体層の成長開始より遅いため、多結晶ＳｉＧｅ層は、半導体基板側から成長した層より薄くなる。このように、多結晶Ｓｉ層からなる外部ベース層ＯＢＬの突き出し部の裏面から下方向に成長する多結晶ＳｉＧｅ層を、ｐ−−ＳｉＧｅ：Ｃ層と接触させることで自己整合（Self-align）的にベース層ＢＬと外部ベース層ＯＢＬとの接続を図ることができる。
【００５０】
ここで、非選択性エピタキシャル成長を用いてベース層ＢＬを形成した場合について説明する。この場合、図８で説明した絶縁膜ＩＦ１を形成した後、絶縁膜ＩＦ１に開口部を形成し、その開口部内および絶縁膜ＩＦ１上に、選択性エピタキシャル成長によってＳｉＧｅ層からなるベース層ＢＬおよび外部ベース層ＯＢＬを同時に形成することとなる。すなわち、非選択性エピタキシャル成長では、絶縁膜ＩＦ１上のＳｉＧｅ層からなる外部ベース層ＯＢＬはベース層ＢＬまでの引き出し配線として用いられるが、高周波特性に優れたＨＢＴを得るために、ベース層ＢＬの膜厚を薄くした場合、外部ベース層ＯＢＬの膜厚が薄くなり、外部ベース抵抗を低くすることができないという問題がある。この点、本実施の形態では、多結晶Ｓｉ層からなる外部ベース層ＯＢＬをＳｉＧｅ層からなるベース層ＢＬとは別工程で形成し、膜厚を確保するとともに、前述の通り、自己整合的にベース層ＢＬと外部ベース層ＯＢＬとの接続を図ることができるので、外部ベースの低抵抗化を図ることができる。
【００５１】
続いて、図１３に示すように、ＳｉＧｅ層からなるベース層ＢＬ上にＳｉ層（半導体層）からなるキャップＳｉ層ＢＣＬを非選択性エピタキシャル成長する。このキャップＳｉ層ＢＣＬは、ベース層ＢＬと同様にＨＢＴのベースを構成するものである。本実施の形態ではキャップＳｉ層ＢＣＬを構成するＳｉ層は、例えば５〜３０ｎｍ程度の膜厚で、ｐ型のＳｉ層から構成される。図２２には、キャップＳｉ層ＢＣＬを構成するＳｉ層の濃度プロファイルの一例が示されている。
【００５２】
また、このキャップＳｉ層ＢＣＬを形成の際、マスク膜となる窒化シリコン膜ＮＦ３上には、多結晶シリコン膜ＰＳ１が形成される。このように非選択性エピタキシャル成長では、単結晶（ＳｉＧｅ層からなるベース層ＢＬ）上には単結晶エピタキシャル成長膜の半導体層（キャップＳｉ層ＢＣＬ）が形成し、マスク膜（窒化シリコン膜ＮＦ３）上には、単結晶エピタキシャル成長膜と同じ成分の多結晶の半導体層（多結晶シリコン膜ＰＳ１）が形成される。
【００５３】
具体的には、キャップＳｉ層ＢＣＬを例えばＬＰ−ＣＶＤ法によって、ｐ型の不純物となるボロン（Ｂ）の供給源であるＢ２Ｈ６ガスと共に、塩素原子を含まないガス、例えばＳｉＨ４ガスを所定の流量で供給し、ベース層ＢＬ上に非選択性エピタキシャル成長させる。キャップＳｉ層ＢＣＬ中のボロン（Ｂ）の濃度は、例えば１×１０１８ｃｍ−３〜８×１０１８ｃｍ−３程度とする。なお、ＬＰ−ＣＶＤ法の他には、ＲＰ−ＣＶＤ法、ＵＨＶ−ＣＶＤ法、あるいはＭＯＣＶＤ法を用いても良い。また、ＳｉＨ４ガスの他には、Ｓｉ２Ｈ６ガス、あるいはＳｉ３Ｈ８ガスを用いても良い。
【００５４】
このように、塩素原子を含まないガスを用いてキャップＳｉ層ＢＣＬを形成することで、Ｓｉ界面が水素終端となり、エピタキシャル成長の活性化エネルギーを下げることができる。活性化エネルギーが下がるため、温度分布に対するエピタキシャル成長レート（成長速度）の感度が下がる。すなわち、ＣＶＤ装置などが持つウエハ面内の温度分布のエピタキシャル成長レートへの依存性が低下する。そのため、ウエハ面内でのキャップＳｉ層の膜厚分布の均一性が選択性エピタキシャル成長時と比較して向上する。その結果、ｉｎ−ｓｉｔｅのＳｉＧｅ：Ｃ中のｐ型不純物（例えばボロン）とエミッタ層ＥＬから拡散するｎ型不純物の接合位置がウエハ面内で、より均一になる。また、ウエハ面内でのトランジスタ特性（例えば電流増幅率ｈＦＥ）のバラツキは、本発明者らが検討したキャップＳｉ層を選択性エピタキシャル成長で形成した場合と比較して低減することができる。
【００５５】
また、ベース層ＢＬ上にキャップＳｉ層ＢＣＬを用いることで、キャップＳｉ層ＢＣＬがＨＢＴのベース長の調整代となり、高周波特性を向上するのに役立つ。図２６には、マスク開口率に対するウエハ面内のキャップＳｉ層ＢＣＬの膜厚バラツキが示されている。ベース長の調整代としては、ウエハ面内の膜厚バラツキが少ない方が良い。図２６からわかるように、選択性エピタキシャル成長（ＳＥＧ）より非選択性エピタキシャル成長（ＮＳＥＧ）の方が小さい。本実施の形態では、キャップＳｉ層ＢＣＬを非選択性エピタキシャル成長で行っているので、選択性エピタキシャル成長より、膜厚のバラツキを低減することができる。また、キャップＳｉ層ＢＣＬの膜厚バラツキが低減することで、トランジスタ特性（例えば電流増幅率ｈＦＥ）のバラツキも低減することができる。
【００５６】
また、キャップＳｉ層を用いない場合、ＳｉＧｅ層が露出したままの状態では、後工程でゲルマニウム（Ｇｅ）、或いはＳｉＧｅ：Ｃ中のカーボンが汚染源となることが考えられるが、本実施の形態では、キャップＳｉ層ＢＣＬをＳｉＧｅ層からなるベース層ＢＬ上に配置しているので、これを防止することができる。
【００５７】
続いて、図１４に示すように、ＴＥＯＳガスを用いたＣＶＤ法によって酸化シリコン膜ＯＦ４を半導体基板の主面上に形成し、ＣＶＤ法によって多結晶シリコン膜ＰＳ２を酸化シリコン膜ＯＦ４上に形成する。
【００５８】
続いて、図１５に示すように、多結晶シリコン膜ＰＳ２および酸化シリコン膜ＯＦ４をエッチバックし、例えば側壁スペーサＳＳ周辺で生じている段差部を埋め込むようにする（図１５参照）。また、このエッチバックによりキャップＳｉ層ＢＣＬの一部を露出する。次いで、ＣＶＤ法によってｎ型不純物（例えば、リン（Ｐ））をドープしたｎ＋型の多結晶シリコン層（半導体層）からなるエミッタ層ＥＬをキャップＳｉ層ＢＣＬ上に形成する。このようにエミッタ層ＥＬは、キャップＳｉ層ＢＣＬ上に自己整合的に形成され、寄生容量および寄生抵抗を少なくすることができる。このため、高周波特性の向上が容易である。
【００５９】
続いて、図１６に示すように、レジストパターンＦＲ１をエッチングマスクとしたドライエッチング技術により、エミッタ層ＥＬの一部を除去する。なお、このエミッタ層ＥＬの底面は、キャップＳｉ層ＢＣＬと接触している。
【００６０】
続いて、レジストパターンＦＲ１をアッシングにより除去した後、図１７に示すように、レジストパターンＦＲ２をエッチングマスクとしたドライエッチング技術により窒化シリコン膜ＮＦ３および外部ベース層ＯＢＬの一部を除去する。本実施の形態では、外部ベース層ＯＢＬの上面上および開口部ＯＰ１側の側面上にそれぞれ窒化シリコン膜ＮＦ３および窒化シリコン膜からなる側壁スペーサＳＳにより覆われているので、外部ベース層ＯＢＬとエミッタ層ＥＬとの間の絶縁耐圧を十分に確保することができ、それら電極間の短絡不良を防止することが可能となっている。
【００６１】
続いて、レジストパターンＦＲ２をアッシングにより除去した後、図１８に示すように、レジストパターンＦＲ３をエッチングマスクとしたドライエッチング技術により、後工程でコンタクトが形成される領域の窒化シリコン膜ＮＦ３、酸化シリコン膜ＯＦ２、および絶縁膜ＩＦ１を除去する。これにより、外部ベース層ＯＢＬ、イオン打ち込み層ＩＬ４、およびイオン打ち込み層ＩＬ５の上面が露出する。
【００６２】
続いて、レジストパターンＦＲ３をアッシングにより除去した後、図１９に示すように、シリサイド技術によって、後工程でコンタクトが形成される領域の外部ベース層ＯＢＬ、エミッタ層ＥＬ、イオン打ち込み層ＩＬ４、およびイオン打ち込み層ＩＬ５の上面にニッケルシリサイド（ＮｉＳｉ）膜ＮＳＦを形成する。
【００６３】
具体的には、まず、スパッタ法によって半導体基板の主面上にニッケル（Ｎｉ）膜を形成する。次いで、半導体基板をアニールすることによって、外部ベース層ＯＢＬを構成する多結晶Ｓｉ層、エミッタ層ＥＬを構成する多結晶Ｓｉ層、イオン打ち込み層ＩＬ４を構成するＳｉ層、およびイオン打ち込み層ＩＬ５を構成するＳｉ層と、前記Ｎｉ膜を反応（シリサイド化）させる。次いで、未反応の前記Ｎｉ膜を除去することによって、後工程でコンタクトが形成される領域の外部ベース層ＯＢＬ、エミッタ層ＥＬ、イオン打ち込み層ＩＬ４、およびイオン打ち込み層ＩＬ５の上面にＮｉＳｉ膜ＮＳＦが形成される。なお、ここで使用されるＮｉの代わりにＣｏ（コバルト）を用いることもできる。
【００６４】
続いて、図２０に示すように、ＣＶＤ法によって半導体基板の主面上に酸化シリコン膜からなる層間膜ＬＩＦを形成した後、これをＣＭＰ（Chemical Mechanical Polishing）法によって平坦化する。次いで、フォトリソグラフィ技術およびエッチング技術を用いて層間膜ＬＩＦに、外部ベース層ＯＢＬ、エミッタ層ＥＬ、イオン打ち込み層ＩＬ４、およびイオン打ち込み層ＩＬ５が露出するようにコンタクトホールＣＮＴを形成する。次いで、半導体基板の主面上に、例えばタングステン（Ｗ）をＣＶＤ法によって堆積した後、これをＣＭＰ法またはエッチバック法によって削ることにより、コンタクトホールＣＮＴ内にタングステンからなるプラグＣＰを形成する。
【００６５】
次いで、半導体基板の主面上に、例えばチタンタングステン（ＴｉＷ）等のようなバリア性導体膜、アルミニウム（Ａｌ）−シリコン（Ｓｉ）−銅（Ｃｕ）合金等のようなアルミニウム系の相対的に厚い主導体膜およびチタンタングステン等のようなバリア性導体膜をスパッタリング法等によって下層から順に堆積する。その後、積層導体膜をリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、外部ベース層ＯＢＬと電気的に接続されたベース電極ＢＥ、エミッタ層ＥＬと電気的に接続されたエミッタ電極ＥＥ、イオン打ち込み層ＩＬ４と電気的に接続されたコレクタ電極ＣＥ、およびイオン打ち込み層ＩＬ５と電気的に接続された基板電極ＳＥを形成する。
【００６６】
以上の工程により、ＨＢＴを備えた半導体装置が完成する（図２０、図２１参照）。なお、ＨＢＴの外周には、図２１に示すように、絶縁膜が埋め込まれた断面形状がＵ字状の溝ＵＤが形成される。この溝ＵＤは、寄生容量を低減するものである。
【００６７】
ここで、選択性エピタキシャル成長（ＳＥＧ）、および非選択性エピタキシャル成長（ＮＳＥＧ）を用いたそれぞれの場合におけるキャップＳｉ層の膜厚バラツキとトランジスタ特性バラツキの関係について以下に説明する。
【００６８】
キャップＳｉ層を非選択性エピタキシャル成長で形成するに関しては、前述した本実施の形態で説明したとおりであり、塩素原子を含まないガスを用いる。一方、キャップＳｉ層を選択性エピタキシャル成長で形成するに関しては、本発明者らが検討した通りであり、例えばＬＰ−ＣＶＤ法によって、塩素原子を含むガス、例えばジクロロシラン（ＳｉＨ２Ｃｌ２）ガスを所定の流量で供給する。
【００６９】
図２７より、選択性エピタキシャル成長（ＳＥＧ）を用いた場合、および非選択性エピタキシャル成長（ＮＳＥＧ）を用いた場合の活性化エネルギー（Ｅａ）は一定エピタキシャル成長条件下において、それぞれ、３．６ｅＶ程度、および２．３ｅＶ程度となる。すなわち、選択性エピタキシャル成長の活性化エネルギー≫非選択性エピタキシャル成長の活性化エネルギーの関係となる。活性化エネルギーが高いということは、エピタキシャル成長レートの温度依存性が大きいことになる。すなわち、ウエハ面内（サセプタ内）で温度バラツキ（温度ムラ）が大きい場合、膜厚均一性が劣化しやすい。
【００７０】
このような違いは、図２８に示すように、シリコン（Ｓｉ）表面での終端が、選択性エピタキシャル成長（ＳＥＧ）では塩素（Ｃｌ）終端であり、非選択性エピタキシャル成長（ＮＳＥＧ）では水素（Ｈ）終端であることが影響するものと考えられる。Ｓｉ−Ｃｌの結合エネルギーよりＳｉ−Ｈの結合エネルギーが高いので、選択性エピタキシャル成長の活性化エネルギーが非選択性エピタキシャル成長の活性化エネルギーより高いものと考えられる。選択性エピタキシャル成長では、選択性確保のために塩素原子を含むガスを用いることが必要であり、下地の単結晶面にはＳｉ−Ｃｌ結合の生成が生じ、一方、非選択性エピタキシャル成長では塩素原子を含まないガスを用いることができるので、Ｓｉ−Ｈ結合が生じるものと考えられる。
【００７１】
Ｓｉ（シリコン）のエピタキシャル成長レート（ＧＲ）を温度（Ｔ）の変数とした場合、ＧＲ＝Ａ×ｅｘｐ（−Ｅａ／ｋＴ）となる。なお、Ａは定数、Ｅａは活性化エネルギー、ｋはボルツマン常数である。
【００７２】
ここで、エピタキシャル成長装置の温度分布で仮にウエハの中心と周辺でΔＴ＝２℃、キャップＳｉ層をウエハ中心温度（基板温度）７００℃で形成する場合、選択性エピタキシャル成長では、エピタキシャル成長レート比、ＧＲ（７０２℃）／ＧＲ（７００℃）≒１．０９２となり、非選択性エピタキシャル成長では、ＧＲ（７０２℃）／ＧＲ（７００℃）≒１．０５８となる。このため、活性化エネルギーの違いにより、選択性エピタキシャル成長で９％程度、非選択性エピタキシャル成長で６％程度のウエハ中心と周辺の膜厚差が生じる。例えば、キャップＳｉ層を外周で３００Å（３０ｎｍ）に仕上げた場合、ウエハの中心部では選択性エピタキシャル成長で約２７Å、非選択性エピタキシャル成長で約１８Å薄くなる計算になる。
【００７３】
このように、キャップＳｉ層を選択性エピタキシャル成長で形成する場合、選択性保持のためにエッチャントである塩素（Ｃｌ）原子を含むガスを用いる必要があるため、均一性向上に限界があると考えられる。本実施の形態では、キャップＳｉ層を非選択性エピタキシャル成長で形成しているので、選択性エピタキシャル成長で形成する場合より膜厚のバラツキを低減することができる。
【００７４】
図２９に、キャップＳｉ層の膜厚に対する電流増幅率ｈＦＥの関係の例を示す。図２９に示すように、キャップＳｉ層の膜厚が薄いほど、電流増幅率ｈＦＥが高いことがわかる。前述したように、キャップＳｉ層を外周で３０ｎｍ（３００Å）に仕上げた場合、選択性エピタキシャル成長では中心部が約２７Å薄くなるので、図２９から電流増幅率ｈＦＥは３００〜４３０の範囲となるのに対し、非選択性エピタキシャル成長では中心部が約１８Å薄くなるので、電流増幅率ｈＦＥは３００〜３８０の範囲となり、非選択性エピタキシャル成長の方が、約４０％増幅率のレンジが小さいことが判る。
【００７５】
図３０に、ウエハ面内における電流増幅率ｈＦＥバラツキを示す。図３０に示すように、選択性エピタキシャル成長（ＳＥＧ）の場合、１σ％（σを平均値で割った値）が９％であり、ウエハの中心部を１００とすると外周部が１０６〜１２４の範囲となる。一方、非選択性エピタキシャル成長（ＮＳＥＧ）の場合、１σ％が４％であり、ウエハの中心部を１００とすると外周部が１０４〜１１０の範囲となる。これからも、選択性エピタキシャル成長に対し、非選択性エピタキシャル成長の方が、電流増幅率ｈＦＥバラツキを低減することができることが判る。
【００７６】
また、図２９からも判るように、高電流増幅率ｈＦＥの為には、キャップＳｉ層の膜厚を薄くする必要があり、より一層のキャップＳｉ層の膜厚均一性が要求される。これに対し、本実施の形態で示すように、キャップＳｉ層を非選択性エピタキシャル成長で形成することで実現することができる。
【００７７】
本実施の形態によれば、ベースを構成するＳｉＧｅ層を選択性エピタキシャル成長することによって、優れた高周波特性を得ることができ、さらに、そのＳｉＧｅ層上のキャップＳｉ層を非選択性エピタキシャル成長することによって、ウエハ面内のキャップＳｉ層の膜厚のバラツキを低減することができる。これにより、ウエハ面内のトランジスタ特性（例えば電流増幅率ｈＦＥ）のバラツキを低減することができる。したがって、バイポーラトランジスタを備えた半導体装置の製造歩留まりを向上させることができる。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
例えば、前記実施の形態では、ベース層にＳｉＧｅ層を用いたバイポーラトランジスタ（ＨＢＴ）に適用した場合について説明したが、ベース層にＳｉ層を用いたバイポーラトランジスタに対しても適用することができる。すなわち、ベース層のＳｉ層を選択性エピタキシャル成長で形成し、キャップＳｉ層を非選択性エピタキシャル成長で形成した場合も同様にバイポーラトランジスタの製造歩留まりを向上することができる。
【産業上の利用可能性】
【００８０】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態における半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の実施の形態における半導体装置の要部平面図である。
【図２２】本実施の形態におけるＨＢＴのベース領域のプロファイルの一例である。
【図２３】本実施の形態におけるＨＢＴのベース領域のプロファイルの他の一例である。
【図２４】本実施の形態におけるＨＢＴのベース領域のプロファイルの他の一例である。
【図２５】本実施の形態におけるＨＢＴのベース領域のプロファイルの他の一例である。
【図２６】マスク開口率に対するウエハ面内のキャップＳｉ層の膜厚バラツキを説明するための図である。
【図２７】選択性エピタキシャル成長（ＳＥＧ）および非選択性エピタキシャル成長（ＮＳＥＧ）をそれぞれ用いた場合における、成長速度の温度依存性を示す図である。
【図２８】塩素終端および水素終端を説明するための図である。
【図２９】キャップＳｉ層の膜厚に対する電流増幅率ｈＦＥの関係を示す図である。
【図３０】ウエハ面内における電流増幅率ｈＦＥバラツキを示す図である。
【符号の説明】
【００８２】
ＢＣＬ  キャップＳｉ層
ＢＬ    ベース層
ＣＬ    コレクタ層
ＣＮＴ  コンタクトホール
ＣＰ    プラグ
ＤＳ    素子分離領域
ＥＬ    エミッタ層
ＦＲ１、ＦＲ２、ＦＲ３  レジストパターン
ＩＦ１、ＩＦ２  絶縁膜
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４、ＩＬ５  イオン打ち込み層
ＬＩＦ  層間膜
ＮＦ１、ＮＦ２、ＮＦ３、ＮＦ４  窒化シリコン膜
ＮＳＦ  ＮｉＳｉ膜
ＯＢＬ  外部ベース層
ＯＦ１、ＯＦ２、ＯＦ３、ＯＦ４、ＯＦ５  酸化シリコン膜
ＯＰ１、ＯＰ２  開口部
ＰＳ１、ＰＳ２  多結晶シリコン膜
ＳＥ    基板電極
ＳＳ    側壁スペーサ
Ｓｕｂ  半導体基板
【図１】
2008182090.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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