(57)【要約】【課題】  半導体装置の製造方法に関し、多数工程に渡る裏面汚染をその都度回避する。【解決手段】  エッチング工程においてエッチングマスクとして用いる下層レジスト４／無機膜５／上層レジスト６からなるトリレベルレジスト３を構成する無機膜５を形成する際に、基板１の裏面にも無機膜５を同時に形成したのち、エッチング工程後或いはさらに後の製造工程の終了後に、基板１の裏面に形成した無機膜５をウェットエッチングする。【選択図】          図１
2008182003.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、被エッチング膜のエッチング工程においてエッチングマスクとして用いる下層レジスト／無機膜／上層レジストからなるトリレベルレジストを構成する無機膜を形成する際に、前記基板の裏面にも前記無機膜を同時に形成したのち、前記エッチング工程より後に、前記基板の裏面に形成した無機膜の少なくとも一部をウェットエッチングする工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記無機膜を、テトラエチルオルトシリケートを原料としたプラズマ化学気相堆積法により成膜することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記後の製造工程が、成膜工程、Ｃｕ酸化物を除去するためのウェット処理工程、或いは、Ｃｕメッキ後の化学機械研磨工程のいずれかであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記無機膜をウェットエッチングする工程において、前記エッチング液が前記基板の表面に回りこまない状態でウェットエッチングを行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記基板を裏面が上向きになるようにエッチング装置に載置し、前記基板の表面側から上向きにガスを吹きつけた状態で、上方から前記エッチング液を滴下して前記ウェットエッチングを行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に、多層配線形成工程等で発生する金属汚染等を製造工程数を特段に増加することなく随時除去するための構成に特徴のある半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の集積度の向上に伴って、より微細なパターン形成技術が求められており、そのために光学露光装置の光源としてもより短波長のＡｒＦレーザが用いられるようになっており、その際には、高い感度を維持するためにＡｒレーザ専用のレジストの使用が必要になる。
【０００３】
このＡｒレーザ専用のレジストは厚膜パターンの形成が困難であるため、下層レジスト／無機膜／上層レジストからなるトリレベルレジストの使用が検討されている（例えば、特許文献１参照）。
【０００４】
この場合、まず、Ａｒレーザにより上層レジストを露光・現像して所定のパターンを形成し、次いで、上層レジストパターンをマスクとしてＳｉＯ2 等の無機膜をエッチングしてパターンを形成し、上層レジストを除去したのち、無機膜パターンを利用して下層レジストをエッチングして下層レジストパターンを形成し、最後に、この下層レジストパターンを用いて被エッチング対象物をエッチングするものである。
【０００５】
ここで、図７及び図８を参照して、従来の埋込配線層の形成工程を説明する。
図７参照  
まず、シリコンウェーハ５１上に設けた層間絶縁膜５２上に、例えば、ポリアリール系樹脂を用いて厚さが、例えば、２００ｎｍの下層レジスト５３を形成したのち、ベーク処理を行い、次いで、プラズマＣＶＤ法を用いて厚さが、例えば、１００ｎｍの無機膜５４を成膜する。
【０００６】
次いで、ＡｒＦレーザ用のフォトレジストを塗布して、厚さが、例えば、３００ｎｍの上層レジスト５５とすることによってトリレベルレジストを形成し、次いで、ＡｒＦレーザを用いて所定の配線パターンとなるように露光したのち、現像することによって上層レジスト５５に開口部５６を形成する。
【０００７】
次いで、この開口部５６を設けた上層レジスト５５をマスクとして無機膜５４をエッチングして開口部５７を形成したのち、上層レジスト５５を除去し、次いで、開口部５７を形成した無機膜５４をマスクとして下層レジスト５３に開口部５８を形成する。
【０００８】
図８参照  
次いで、無機膜５４及び開口部５８を設けた下層レジスト５３をマスクとして層間絶縁膜５２をエッチングして埋込配線用トレンチ５９を形成する。
次いで、無機膜５４及び下層レジスト５３を除去したのち、ＴａＮからなるバリアメタル層６０を介してＣｕ膜６１を堆積させのち、ＣＭＰ（化学機械研磨）法を用いて不要部分を研磨除去することによって微細埋込配線６２を形成する。
このような工程を埋込ビアの形成工程共に必要回数繰り返すことによって多層配線構造が形成される。
【０００９】
このような多層配線工程において、ウェーハの裏面や周縁部に金属汚染が発生するが、このような金属汚染が充分に除去されないまま各種の成膜装置や検査装置にウェーハが搬入されると、成膜装置や検査装置が汚染されることになる。                          
【００１０】
そしてこのような成膜装置や検査装置は各種の半導体装置の製造工程において共用されているため、その後に搬送されてくるウェーハが二次的に金属に汚染されてしまい、特に、絶縁膜の成膜工程において金属汚染が発生すると絶縁破壊を発生させることになる。
【００１１】
したがって、このような多層配線工程の終了後には、ウェーハ裏面等を洗浄する必要が生ずるが、洗浄方法としては、成膜工程やエッチング工程や露光装置によるパターニングプロセス前に水を用いてブラシスクラブする方法が一般的である（例えば、特許文献２参照）。
【００１２】
しかし、ブラシスクラブの場合、ブラシを用いることでブラシからのコンタミによるゴミの再付着や洗浄能力不足によるゴミが残ったままになる場合があり、このゴミが元でさまざまな処理装置を汚し、その装置を使った処理をすることで欠陥を増やすことがある。
【００１３】
そこで、このような問題に対して、ウェーハ裏面についているＳｉＯ2 膜やＳｉＮ膜、或いは、意図的に成膜した半導体膜を、裏面側のみウェットエッチングすることでゴミをリフトオフし洗浄する方法が提案されている（例えば、特許文献３参照）。
【特許文献１】特開２００４−１５３１２５号公報
【特許文献２】特開２００６−３３２３８６号公報
【特許文献３】特開２００４−０４７９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、ウェーハ裏面に設けた被膜をウェットエッチングすることにより汚染物を除去する方法の場合、裏面の被膜がなくなってしまったら、それ以後の工程における汚染物の除去には効果がなくなるとうい問題があるので、その様子を図９を参照して説明する。
【００１５】
図９参照  
図９は、従来の裏面洗浄方法の説明図であり、初期段階においては、シリコンウェーハ５１の裏面に付着した汚染物６４は、シリコンウェーハ５１の裏面に設けたＳｉＯ2 膜６３を例えば、ＨＦ／Ｈ2 Ｏ混合液を用いたウェットエッチングによる除去することにより、汚染物６４をＳｉＯ2 膜６３とともに除去することができる。
【００１６】
しかし、ＳｉＯ2 膜６３が消失した後の工程でシリコンウェーハ５１の裏面に汚染物６５が付着した場合には、シリコンウェーハ５１を再びＨＦ／Ｈ2 Ｏ混合液を用いてウェットエッチングしても、ＳｉＯ2 膜６３が消失しているので、汚染物６５を殆ど除去できないことになる。
【００１７】
したがって、本発明は、多数工程に渡る裏面汚染をその都度回避することを目的とする。
【課題を解決するための手段】
【００１８】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記の課題を解決するために、本発明は、半導体装置の製造方法において、基板１上に、被エッチング膜のエッチング工程においてエッチングマスクとして用いる下層レジスト４／無機膜５／上層レジスト６からなるトリレベルレジスト３を構成する無機膜５を形成する際に、基板１の裏面にも無機膜５を同時に形成したのち、エッチング工程より後に、基板１の裏面に形成した無機膜５の少なくとも一部をウェットエッチングする工程を有することを特徴とする。
【００１９】
このように、裏面に形成された無機膜５を除去することによって、裏面に付着した金属粒子等の汚染物７をリフトオフにより除去することができる。
また、無機膜５はトリレベルレジスト３を構成する無機膜５を形成する際に、基板１の裏面にも同時に形成しているので成膜工程が増加することはない。
【００２０】
この場合の無機膜５は、低温成膜が可能で均一な膜厚が得られやすい無機膜５、特に、ＳｉＯ2 膜であれば良く、なかでも、３７０℃以下での成膜が可能なテトラエチルオルトシリケート（ＴＥＯＳ）を原料としてプラズマ化学気相堆積法により成膜すれば良い。
【００２１】
この場合のウェットエッチング工程におけるエッチング液としては、ＨＦ／Ｈ2 Ｏ混合液或いはＨＦ／ＨＮＯ3 ／Ｈ2 Ｏ混合液が典型的なものである。
【００２２】
また、上述の後の製造工程としては、被エッチング膜２等の成膜工程、ビアホールら露出したＣｕ埋込配線の表面に形成されたＣｕ酸化物を除去するためのウェット処理工程、或いは、Ｃｕ埋込配線を形成するためのＣｕメッキ後の化学機械研磨工程のいずれかが典型的な工程である。
【００２３】
また、無機膜５をウェットエッチングする工程が、同一の無機膜５を、複数階の後の製造工程に渡って、無機膜５の一部のみを除去する工程とすることが望ましく、それによって、トリレベルレジスト３を使用しない成膜工程等の工程後にも汚染物７の除去が可能になる。
【００２４】
また、無機膜５をウェットエッチングする工程において、エッチング液が基板１の表面に回りこまない状態でウェットエッチングを行うことが望ましく、それによって、表面側に形成された被膜が不所望にエッチングされることはない。
【００２５】
この場合、基板１を裏面が上向きになるようにエッチング装置に載置し、基板１の表面側から上向きにガスを吹きつけた状態で、上方からエッチング液を滴下してウェットエッチングを行うようにすれば良く、ガスは基板１の周縁から上方に吹き抜けるのでエッチング液が表面に回り込むことはない。
【発明の効果】
【００２６】
本発明によれば、ウェーハの裏面から発生する金属汚染物等のパーティクルを減らすことができ、それによって、歩留りの向上および安定化が可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明は、エッチング工程においてエッチングマスクとして用いる下層レジスト／無機膜／上層レジストからなるトリレベルレジストを構成する無機膜、特に、プラズマ−ＣＶＤ法によって成膜したＴＥＯＳ−ＳｉＯ2 膜等の低温成膜可能な無機膜を形成する際に、基板の裏面にも同時に形成したのち、エッチング工程後、或いは、被エッチング膜等の成膜工程、ビアホールら露出したＣｕ埋込配線の表面に形成されたＣｕ酸化物を除去するためのウェット処理工程、さらには、Ｃｕ埋込配線を形成するためのＣｕメッキ後の化学機械研磨工程等の後の製造工程において、ウェットエッチングによって、無機膜を除去、特に、複数階の後工程に渡って無機膜の一部のみを除去するものである。
【００２８】
この場合、トリレベル法でエッチングをして、エッチングデポとＣｕ酸化物を除去するウェット後処理を行った後に裏面パーティクルの洗浄力比較を行ったところ、洗浄する前のパーティクル数は粒径が０．５μｍ以上のものが５０００個であったものが、従来のブラシスクラブによる水洗では１０００個であったのに対して、本発明においてＨ2 Ｏ：ＨＦ＝１００：１の混合液で裏面に設けたＳｉＯ2 膜を除去した後のパーティクル数は５００個程度となり、パーティクル数は半分以下になり、また、製品歩留りでも改善がみられた。
【実施例１】
【００２９】
ここで、図４乃至図６を参照して、本発明の実施例１の半導体ウェーハの裏面洗浄方法を説明するが、その前に、図２及び図３を参照して成膜装置及びエッチング装置を説明する。
図２参照  
図２は、トリレベルレジストの中間層を成膜する成膜装置の概念的構成図であり、例えば、周縁部の突起支持部材１５を設けたセラミック製のウェーハ保持台１４を成膜室１１内に配置して、シリコンウェーハ３１を支持する。
【００３０】
この成膜室１１の周囲にはプラズマ生起用のコイル１６が設けられており、ガス導入口１２から導入されたＴＥＯＳガスをプラズマ化してシリコンウェーハ３１の表裏両面にＳｉＯ2 膜３５，３７を成膜し、反応生成物等はキャリアガスとともに排気管１３から排出される。
【００３１】
次に、図３を参照して、裏面洗浄に際して用いるエッチング装置を説明する。
図３は、裏面洗浄に際して用いるエッチング装置の概念的構成図であり、ステージ２１の周辺部にウェーハ載置部材２２を設けるとともに、ステージ２１にガス噴出機構２３を設ける。
【００３２】
このステージ２１にシリコンウェーハ３１をＳｉＯ2 膜３７を設けた裏面側が上向きになるように回転自在に載置した状態で、ガス噴出機構２３からＮ2 ガス２４を吹き出す。
吹き出したＮ2 ガス２４は半径方向に外側に向かって流れてシリコンウェーハ３１の周縁部から上方に向かって吹き上げたのち排気口（図示は省略）から排気される。
【００３３】
一方、エッチング装置の上方に設けたエッチング液滴下部材２５からＨＦ／Ｈ2 Ｏ混合液等のエッチング２６を滴下した状態でシリコンウェーハ３１を回転させて裏面側に設けたＳｉＯ2 膜３７をエッチングする。
【００３４】
この時、エッチング反応生成物を含むエッチング液２６はシリコンウェーハ３１の周縁部から流れ落ちて排出口（図示を省略）から排出されるが、周縁部から上方に吹き上げるＮ2 ガス２４の作用によって、エッチング液２６がシリコンウェーハ３１の表面側に回り込むことはない。
【００３５】
次に、図４乃至図６を参照して、本発明の実施例１の半導体ウェーハの裏面洗浄工程を説明する。
図４参照  
まず、ＭＯＳＦＥＴ等のデバイスを作り込んだシリコンウェーハ３１の表面に埋込配線を形成するための層間絶縁膜３２を堆積させたのち、例えば、ポリアリール系樹脂を用いて厚さが、例えば、４００ｎｍの下層レジスト３４を形成したのち、ベーク処理を行う。
【００３６】
次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）を原料ガスとしたプラズマＣＶＤ法により、例えば、３５０℃において厚さが、例えば、１００ｎｍのＳｉＯ2 膜３５，３７をシリコンウェーハ３１の表裏両面に成膜する。
【００３７】
この場合のトリレベルレジストを構成する中間層膜はＣｕ埋込配線工程では成膜温度が高いと配線の信頼性を悪くするため、なるべく低温で成膜させる必要があり、ＴＥＯＳを用いて３５０℃程度の成膜した場合には、Ｃｕ配線の信頼性に問題は与えない。
【００３８】
次いで、表面側にＡｒＦレーザ用のフォトレジストを塗布して、厚さが、例えば、３００ｎｍの上層レジスト３６とすることによってトリレベルレジスト３３となる。
【００３９】
次いで、ＡｒＦレーザを用いて所定の配線パターンとなるように露光したのち、現像することによって上層レジスト３６に配線用パターン３８を形成し、次いで、この配線用パターン３８を設けた上層レジスト３６をマスクとしてＳｉＯ2 膜３５を、例えば、Ｃ4 Ｆ8 ／Ａｒ／Ｏ2 を原料ガスとした反応性イオンエッチングによってエッチングして配線用パターン３９が形成される。
【００４０】
この時、エッチング装置のチャック機構等を通じてシリコンウェーハ３１の裏面に、チャック機構等を汚染していた金属粒子等の汚染物４０が付着する。
【００４１】
次いで、上層レジスト３６を除去したのち、配線用パターン３９を形成したＳｉＯ2 膜３５をマスクとして、例えば、Ｏ3 やＮＨ3 を用いた反応性イオンエッチングによって下層レジスト３４に配線用パターン４１を形成する。
【００４２】
図５参照  
次いで、ＳｉＯ2 膜３５及び配線用パターン４１を設けた下層レジスト３３をマスクとして、例えば、Ｃ4 Ｆ6 ／Ａｒ／Ｏ2 或いはＣＦ4 ／ＣＨＦ3 ／Ａｒを用いた反応性イオンエッチングによって、層間絶縁膜３２をエッチングして埋込配線用トレンチ４２を形成し同時に、ＳｉＯ2 膜３５を除去したのち、アッシングによって下層レジスト３３除去する。
この工程までに、各種のエッチング装置におけるチャック機構等を介して付着する汚染物４０が増加する。
【００４３】
次いで、表面側にエッチング液が回り込まない状態で、シリコンウェーハ３１のトリレベルレジスト３３の形成工程で裏面に同時に形成したＳｉＯ2 膜３７をＨＦ／Ｈ2 Ｏ混合液或いはＨＦ／ＨＮＯ3 ／Ｈ2 Ｏ混合液を用いてその膜厚の一部、例えば、２０ｎｍを除去する。
例えば、エッチング装置としてはＳＥＺ２０３（ＳＥＺ社製商品型番）を使用する。
この時、ＳｉＯ2 膜３７の表面に付着した汚染物４０はＳｉＯ2 膜３７と同時にリフトオフにより除去される。
【００４４】
図６参照  
次いで、全面にＴａＮからなるバリアメタル層４３及びＣｕシード層４４を順次成膜したのち、電解メッキ法によってＣｕ膜４５を堆積させのち、ＣＭＰ法を用いて不要部分を研磨除去することによって埋込配線用トレンチ４２に埋め込まれた微細埋込配線４６を形成する。
この時、バリアメタル成膜時やＣｕメッキ時に新たな汚染物４７がシリコンウェーハ３１の裏面に付着することになる。
【００４５】
次いで、再び、表面側にエッチング液が回り込まない状態で、シリコンウェーハ３１のトリレベルレジスト３３の形成工程で裏面に同時に形成したＳｉＯ2 膜３７をＨＦ／Ｈ2 Ｏ混合液或いはＨＦ／ＨＮＯ3 ／Ｈ2 Ｏ混合液を用いてその膜厚の一部、例えば、２０ｎｍを除去する。
この時も、ＳｉＯ2 膜３７の表面に付着した汚染物４０，４７はＳｉＯ2 膜３７と同時にリフトオフにより除去される。
このような工程を埋込ビアの形成工程と共に必要回数繰り返すことによって多層配線構造が形成される。
【００４６】
このように、本発明の実施例１においては、各種の工程の終了のたびに、逐次、裏面に成膜したＴＥＯＳ−ＳｉＯ2 膜の一部を除去して裏面に付着した汚染物を除去しているので、金属汚染による絶縁破壊等を効果的に回避することができる。
【００４７】
この場合、裏面に設けるＳｉＯ2 膜は、トリレベルレジストの成膜工程において同時に成膜しているので、特別の製造工程を設ける必要はなく、したがって、それによって、スループットが低下することはない。
【００４８】
以上、本発明の実施例１を説明してきたが、本発明は実施例１に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、実施例１において示したトリレベルレジストの構成は単なる一例であり、上層レジスト、無機膜、及び、下層レジストの素材は適宜変更されるものである。
【００４９】
例えば、上記の実施例１においては、無機膜として、ＴＥＯＳ−ＳｉＯ2 膜を設けているが、ＴＥＯＳ−ＳｉＯ2 膜に限られるものではなく、Ｃｕ配線に影響を与えない低温成膜可能な膜であれば良く、例えば、４００℃で成膜可能なＳｉＨ4 ／Ｎ2 Ｏ／Ｎ2 を用いたプラズマ−ＳｉＯ2 膜を用いても良いものである。
さらには、膜厚均一性は若干劣るものの、無機膜としてＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜を用いても良いものである。
【００５０】
また、上記の実施例１の説明においては、裏面に対するＳｉＯ2 膜の成膜工程は一回だけであるが、フォトリソグラフィー工程の度にトリレベルレジストを形成し、その際の中間無機膜の成膜工程においてＳｉＯ2 膜等の無機膜をウェーハの表裏両面に形成しても良いものである。
なお、この工程の直前の裏面洗浄工程において、裏面に成膜したＳｉＯ2 膜は全て除去する。
【００５１】
また、上記の実施例１においては、裏面に設けたＳｉＯ2 膜を少しずつ多数工程の度に除去しているが、全ての工程の度に洗浄を行う必要はなく、特に汚染が発生し易い工程、例えば、バリアメタルの成膜工程やメッキ工程、或いは、金属膜のエッチング工程等の後に行うようにしても良いものである。
【００５２】
また、上記の実施例１においては、裏面に設けたＳｉＯ2 膜を少しずつ多数工程の度に除去しているが、最初の特に汚染が発生し易い工程、例えば、バリアメタルの成膜工程やメッキ工程、或いは、金属膜のエッチング工程等の後、ＳｉＯ2 膜を全て除去するようにしても良いものである。
但し、この場合には、次のトリレベル工程まではウェーハの裏面は無防備となる。
【００５３】
また、上記の実施例１においては、処理される基板をシリコンウェーハとして説明しているが、ＳＯＳ型半導体装置に用いられるサファイア基板等の他の絶縁性基板等にも適用されるものである。
【産業上の利用可能性】
【００５４】
本発明の活用例としては、多層配線構造をダマシン法によって形成する場合の裏面洗浄工程が典型的なものであるが、ダマシン法による工程に限られるものではなく、通常のエッチングによって配線パターンを形成する工程における裏面洗浄工程にも適用されるものであり、さらには、金属の成膜やエッチングを伴わない他の製造工程後の裏面洗浄工程にも適用されるものである。
【図面の簡単な説明】
【００５５】
【図１】本発明の原理的構成の説明図である。
【図２】トリレベルレジストの中間層を成膜する成膜装置の概念的構成図である。
【図３】裏面洗浄に際して用いるエッチング装置の概念的構成図である。
【図４】本発明の実施例１の半導体ウェーハの途中までの裏面洗浄工程の説明図である。
【図５】本発明の実施例１の半導体ウェーハの図４以降の途中までの裏面洗浄工程の説明図である。
【図６】本発明の実施例１の半導体ウェーハの図５以降の裏面洗浄工程の説明図である。
【図７】従来の埋込配線層の途中までの形成工程の説明図である。
【図８】従来の埋込配線層の図７以降の形成工程の説明図である。
【図９】従来の裏面洗浄方法の説明図である。
【符号の説明】
【００５６】
１  基板
２  被エッチング膜
３  トリレベルレジスト
４  下層レジスト
５  無機膜
６  上層レジスト
７  汚染物
１１  成膜室
１２  ガス導入口
１３  排気管
１４  ウェーハ保持台
１５  突起支持部材
１６  コイル
２１  ステージ
２２  ウェーハ載置部材
２３  ガス噴出機構
２４  Ｎ2 ガス
２５  エッチング液滴下部材
２６  エッチング液
３１  シリコンウェーハ
３２  層間絶縁膜
３３  トリレベルレジスト
３４  下層レジスト
３５  ＳｉＯ2 膜
３６  上層レジスト
３７  ＳｉＯ2 膜
３８，３９  配線用パターン
４０  汚染物
４１  配線用パターン
４２  埋込配線用トレンチ
４３  バリアメタル層
４４  Ｃｕシード層
４５  Ｃｕ膜
４６  微細埋込配線
４７  汚染物
５１  シリコンウェーハ
５２  層間絶縁膜
５３  下層レジスト
５４  無機膜
５５  上層レジスト
５６〜５８  開口部
５９  埋込配線用トレンチ
６０  バリアメタル層
６１  Ｃｕ膜
６２  微細埋込配線
６３  ＳｉＯ2 膜
６４，６５  汚染物
【図１】
2008182003.tif 000003
【図２】
2008182003.tif 000004
【図３】
2008182003.tif 000005
【図４】
2008182003.tif 000006
【図５】
2008182003.tif 000007
【図６】
2008182003.tif 000008
【図７】
2008182003.tif 000009
【図８】
2008182003.tif 000010
【図９】
2008182003.tif 000011