【手続補正書】
【提出日】平成21年2月26日(2009.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素をリセットするためのリセットトランジスタと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子とを含んでおり、
少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいは第３以降の半導体回路層の中に形成されていることを特徴とするアドレス指定型イメージセンサ。
【請求項２】
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１に記載のアドレス指定型イメージセンサ。
【請求項３】
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１に記載のアドレス指定型イメージセンサ。
【請求項４】
前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されており、
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子が前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１に記載のアドレス指定型イメージセンサ。
【請求項５】
複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１に記載のアドレス指定型イメージセンサ。
【請求項６】
前記増幅トランジスタの各々が、単一の出力端を有している請求項１に記載のアドレス指定型イメージセンサ。
【請求項７】
前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項６に記載のアドレス指定型イメージセンサ。
【請求項８】
前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項６に記載のアドレス指定型イメージセンサ。
【請求項９】
前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項８に記載のアドレス指定型イメージセンサ。
【請求項１０】
前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項１〜９のいずれか１項に記載のアドレス指定型イメージセンサ。
【請求項１１】
マトリックス状に配置された複数の画素を有すると共に、アドレス指定によって前記画素の各々を選択する、三次元積層構造を持つアドレス指定型イメージセンサであって、
複数の前記画素を所定数毎に共通ノードに並列接続して構成された複数の画素ブロックと、
複数の前記画素ブロックの各々の前記共通ノードに接続された、当該画素ブロック内の複数の前記画素から送出される信号を増幅する増幅トランジスタとを備え、
前記画素ブロックの各々において、前記画素の各々は、照射された光に応じて信号電荷を生成する光電変換素子と、その光電変換素子と当該画素ブロックの前記共通ノードとの間の経路に設けられた第１ゲート素子と、当該光電変換素子と前記第１ゲート素子との接続点に接続された、当該画素をリセットするためのリセットトランジスタとを含んでおり、
少なくとも前記光電変換素子は、前記三次元積層構造を構成する第１半導体回路層の中に形成され、前記第１ゲート素子と前記リセットトランジスタと前記増幅トランジスタは、前記三次元積層構造を構成する第２あるいはそれ以降の半導体回路層の中に形成されていることを特徴とするアドレス指定型イメージセンサ。
【請求項１２】
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子が前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタと複数の前記リセットトランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１３】
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子及び複数の前記リセットトランジスタが前記第１半導体回路層の中に形成され、複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１４】
前記増幅トランジスタが、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されており、
複数の前記光電変換素子に加えて、複数の前記第１ゲート素子、複数の前記リセットトランジスタ及び複数の前記増幅トランジスタが前記第１半導体回路層の中に形成され、複数の前記第２ゲート素子が前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１５】
複数の前記光電変換素子のみが前記第１半導体回路層の中に形成され、複数の前記第１ゲート素子と複数の前記リセットトランジスタと複数の前記増幅トランジスタが前記第２あるいは第３以降の半導体回路層の中に形成されている請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１６】
前記増幅トランジスタの各々が、単一の出力端を有している請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１７】
前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの出力端に接続された記憶用容量素子と、当該容量素子に記憶された信号の出力を制御する出力トランジスタとを、さらに備えている請求項１６に記載のアドレス指定型イメージセンサ。
【請求項１８】
前記増幅トランジスタの各々が、当該増幅トランジスタに対応する前記画素ブロック中の前記画素の総数に等しい数の出力端を有していると共に、それら出力端の各々に第２ゲート素子が接続されている請求項１１に記載のアドレス指定型イメージセンサ。
【請求項１９】
前記第２あるいは第３以降の半導体回路層の中に、前記増幅トランジスタの複数の前記出力端にそれぞれ接続された複数の記憶用容量素子と、これら容量素子に記憶された信号の出力を制御する複数の出力トランジスタとを、さらに備えている請求項１８に記載のアドレス指定型イメージセンサ。
【請求項２０】
前記画素のすべてに一括して信号電荷を生成・蓄積させる前に、前記リセットトランジスタのすべてを用いて前記画素のすべてについて一括してリセットが行われ、前記画素ブロックの各々において、前記画素に蓄積された信号電荷に対応する信号が、対応する前記共通ノードを介して時系列的に読み出されてから対応する前記増幅トランジスタに送られる請求項１１〜１９のいずれか１項に記載のアドレス指定型イメージセンサ。