(57)【要約】【課題】高速特性を高く維持したまま、ゲート耐圧を向上させることができ、望ましくは低雑音特性をも向上させることができる化合物半導体装置及びその製造方法を提供する。【解決手段】スペーサ層４は、厚さが３ｎｍの真性ＩｎＡｌＡｓ層である。供給層５は、厚さが４ｎｍのｎ型ＩｎＡｌＡｓ層である。バリア層７は、例えば厚さが５ｎｍの真性ＩｎＡｌＡｓ層である。このように構成されたＨＥＭＴでは、チャネル層３とプレーナドープ層６との間に、スペーサ層４及び供給層５が存在し、これらの総厚さは７ｎｍ程度である。このため、プレーナドープ層６中の不純物（Ｓｉ）がチャネル層３まで拡散することはなく、良好な低雑音特性を得ることができる。また、バリア層７として真性の半導体層を用いているため、バリア層７を薄くしても十分なゲート耐圧を得ることができ、バリア層７を薄くすることにより、相互コンダクタンスｇｍの低下を相殺することができる。【選択図】図１
2008135664.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層と、
不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層と、
前記供給層の前記チャネル層から離間する側の表面に形成されたプレーナドープ層と、
真性化合物半導体から構成され、前記供給層との間で前記プレーナドープ層を挟み込むバリア層と、
前記チャネル層との間で前記供給層、プレーナドープ層及びバリア層を挟むゲート電極と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記プレーナドープ層は、それが含有する不純物が前記チャネル層まで拡散しない位置に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記プレーナドープ層と前記チャネル層との間隔は、５ｎｍ以上であることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
真性化合物半導体から構成され、前記チャネル層と前記供給層との間に形成されたスペーサ層を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記供給層との間で前記チャネル層を挟む位置に形成され、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する第２の供給層と、
前記第２の供給層の前記チャネル層から離間する側の表面に形成された第２のプレーナドープ層と、
を有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
チャネル層を形成する工程と、
不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層を形成する工程と、
前記供給層の表面にプレーナドープ層を形成する工程と、
前記プレーナドープ層上に、真性化合物半導体から構成されるバリア層を形成する工程と、
前記バリア層の上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項７】
前記プレーナドープ層を、それが含有する不純物が前記チャネル層まで拡散しない位置に形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記プレーナドープ層と前記チャネル層との間隔を、５ｎｍ以上とすることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記チャネル層を形成する工程の前に、
第２のプレーナドープ層を形成する工程と、
前記第２のプレーナドープ層上に、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する第２の供給層を形成する工程と、
を有し、
前記チャネル層を前記第２の供給層の上方に形成することを特徴とする請求項６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記バリア層を形成する工程の後に、
前記バリア層上にエッチングストッパ層を形成する工程と、
前記エッチングストッパ層上にキャップ層を形成する工程と、
前記キャップ層をパターニングする工程と、
を有し、
前記ゲート電極を前記エッチングストッパ層上に形成することを特徴とする請求項６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）等に使用される化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、高電子移動度トランジスタ（ＨＥＭＴ：High electron mobility transistor）が、高速特性の観点から、光通信システムの信号処理回路等の高速デジタル回路に使用され始めている。また、低雑音特性の観点から、マイクロ波又はミリ波帯で使用される低雑音増幅器へのＨＥＭＴの使用も期待されている。ＨＥＭＴの材料としては、ＩｎＰ及びＧａＡｓが主に使用され、ＨＥＭＴはヘテロ接合型電界効果トランジスタとなっている。
【０００３】
以前のＨＥＭＴでは、電子の供給層に均一にｎ型不純物がドーピングされていたが、近年では、高速特性を向上させるために、供給層にＳｉ等のプレーナドープ（面ドープ）を行う技術が多用されている。このような技術は、例えば特許文献１に開示されている。図９は、従来の化合物半導体装置の構造を示す断面図である。
【０００４】
従来の化合物半導体装置では、ＩｎＰ基板１０１上に選択的に真性ＩｎＡｌＡｓ層１０２が形成され、その上に、真性ＩｎＧａＡｓ層１０３、真性ＩｎＡｌＡｓ層１０４、Ｓｉプレーナドープ層１０６及び真性ＩｎＡｌＡｓ層１０７が順次積層されている。そして、真性ＩｎＡｌＡｓ層１０７上の２箇所にｎ型ＩｎＧａＡｓ層１０８が形成され、ｎ型ＩｎＧａＡｓ層１０８上に、夫々ソース電極１０９Ｓ及びドレイン電極１０９Ｄが形成されている。また、真性ＩｎＡｌＡｓ層１０７上のソース電極１０９Ｓ及びドレイン電極１０９Ｄの間に位置する部分には、ゲート電極１１０が形成されている。
【０００５】
この構造では、それ以前ではｎ型ＩｎＡｌＡｓ層が供給層として設けられていた部分にＳｉプレーナドープ層１０６が設けられている。このような構造によれば、それまでのものと比較すると、相互コンダクタンスｇｍを向上させ、キャリアの濃度Ｎｓを十分高く保つことができるので、高速特性を向上することができる。しかしながら、この構造によって得られる高速特性も十分とはいえない。
【０００６】
また、一般的に、Ｓｉプレーナドープ層１０６における不純物の濃度を高くするほど、相互コンダクタンスｇｍを向上させることができるが、この濃度が高くなると、チャネルまで拡散する不純物の量が多くなり、電子の散乱源となる。この結果、ＨＥＭＴの特徴の１つである低雑音特性が低下してしまう。
【０００７】
しかしながら、従来の技術では、高速特性を重視することとして、低雑音特性を犠牲にしている。例えば、図９に示す従来の化合物半導体装置では、チャネル層として機能する真性ＩｎＧａＡｓ層１０３とＳｉプレーナドープ層１０６との間隔は２ｎｍ〜３ｎｍ程度であり、不純物が十分にチャネル層まで拡散してくる。
【０００８】
一方、特許文献２には、供給層としてｎ型不純物がドーピングされたものを用いつつ、プレーナドープ層をも用いた化合物半導体装置が開示されている。図１０は、従来の他の化合物半導体装置の構造を示す断面図である。
【０００９】
この化合物半導体装置では、ＩｎＰ基板１１１上に選択的に真性ＩｎＡｌＡｓ層１１２が形成され、その上に、真性ＩｎＧａＡｓ層１１３、真性ＩｎＡｌＡｓ層１１４、ｎ型ＩｎＡｌＡｓ層１１５、Ｓｉプレーナドープ層１１６及びｎ型ＩｎＡｌＡｓ層１１７が順次積層されている。そして、ｎ型ＩｎＡｌＡｓ層１１７上の２箇所にｎ型ＩｎＧａＡｓ層１１８が形成され、ｎ型ＩｎＧａＡｓ層１１８上に、夫々ソース電極１１９Ｓ及びドレイン電極１１９Ｄが形成されている。また、ｎ型ＩｎＡｌＡｓ層１１７上のソース電極１１９Ｓ及びドレイン電極１１９Ｄの間に位置する部分には、ゲート電極１２０が形成されている。
【００１０】
しかしながら、この構造でも、低雑音特性が犠牲になっている。更に、ゲート耐圧を十分なものとするためにはｎ型ＩｎＡｌＡｓ層１１７を厚くする必要があり、ゲート耐圧及び高速特性を両立させることが困難である。
【００１１】
このような不具合は、特許文献３に開示された技術でも、同様に解決されていない。つまり、特許文献３には、真性ＩｎＡｌＡｓ層の上にＳｉプレーナドープ層を形成し、その上にｎ型ＩｎＡｌＡｓ層を形成する技術が開示されているが、各特性を満たすことは困難である。
【００１２】
【特許文献１】特開平９−１３９４９４号公報
【特許文献２】特開平１１−２１４６７６号公報
【特許文献３】特開平８−５５９７９号公報（特許第２６６１５５５号公報）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、高速特性を高く維持したまま、ゲート耐圧を向上させることができ、望ましくは低雑音特性をも向上させることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１５】
本発明に係る化合物半導体装置には、チャネル層と、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層と、が設けられている。前記供給層の前記チャネル層から離間する側の表面にプレーナドープ層が形成されている。また、真性化合物半導体から構成され、前記供給層との間で前記プレーナドープ層を挟み込むバリア層、及び、前記チャネル層との間で前記供給層、プレーナドープ層及びバリア層を挟むゲート電極も設けられている。
【００１６】
本発明に化合物半導体装置の製造方法では、チャネル層を形成し、その後、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層を形成する。次に、前記供給層の表面にプレーナドープ層を形成する。次いで、前記プレーナドープ層上に、真性化合物半導体から構成されるバリア層を形成する。そして、前記バリア層の上方にゲート電極を形成する。
【発明の効果】
【００１７】
本発明によれば、プレーナドープ層のチャネル層側に不純物を含有する供給層が位置し、ゲート電極側に真性化合物半導体から構成されたバリア層が位置するため、チャネル層に十分なキャリアを供給して高速特性を高く維持しながら、高いゲート耐圧を確保することができる。また、プレーナドープ層を、そこからチャネル層まで不純物が拡散しない程度の位置に設けることも可能であり、この場合には、良好な低雑音特性を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００１９】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係るＨＥＭＴの構造を示す断面図である。
【００２０】
第１の実施形態では、半導体基板１上に選択的にバッファ層２が形成されている。半導体基板１は、例えばＩｎＰ基板である。また、バッファ層２は、例えば厚さが３００ｎｍの真性ＩｎＡｌＡｓ層である。バッファ層２上に、チャネル層３、スペーサ層４、電子の供給層５、プレーナドープ層６及びバリア層７が形成されている。チャネル層３は、例えば厚さが２５ｎｍの真性ＩｎＧａＡｓ層である。スペーサ層４は、例えば厚さが３ｎｍの真性ＩｎＡｌＡｓ層である。供給層５は、例えば厚さが４ｎｍのｎ型ＩｎＡｌＡｓ層である。このｎ型ＩｎＡｌＡｓ層における不純物濃度（Ｓｉ濃度）は、例えば５×１０18原子／ｃｍ-3である。プレーナドープ層６は、例えば供給層５の表面に対してＳｉを５×１０12ｃｍ-2の濃度でドーピングすることにより形成されている。バリア層７は、例えば厚さが５ｎｍの真性ＩｎＡｌＡｓ層である。
【００２１】
更に、バリア層７上の２箇所にキャップ層８が形成され、キャップ層８上に、夫々ソース電極９Ｓ及びドレイン電極９Ｄが形成されている。また、バリア層７上のソース電極９Ｓ及びドレイン電極９Ｄの間に位置する部分には、ゲート電極１０が形成されている。キャップ層８は、例えば厚さが５０ｎｍのｎ型ＩｎＧａＡｓ層である。このｎ型ＩｎＧａＡｓ層における不純物濃度（Ｓｉ濃度）は、例えば１×１０19原子／ｃｍ-3である。ソース電極９Ｓ及びドレイン電極９Ｄは、いずれも、例えば、厚さが１０ｎｍのＴｉ膜、厚さが３０ｎｍのＰｔ膜及び厚さが３００ｎｍのＡｕ膜が下から順に積層されて構成されている。また、ゲート電極１０は、例えば、厚さが１０ｎｍのＴｉ膜、厚さが３０ｎｍのＰｔ膜及び厚さが５００ｎｍのＡｕ膜が下から順に積層されて構成されている。
【００２２】
このように構成されたＨＥＭＴでは、チャネル層３とプレーナドープ層６との間に、スペーサ層４及び供給層５が存在し、これらの総厚さは７ｎｍ程度である。このため、プレーナドープ層６中の不純物（Ｓｉ）がチャネル層３まで拡散することはなく、良好な低雑音特性を得ることができる。また、単にチャネル層３とプレーナドープ層６との間隔を広くしただけでは、相互コンダクタンスｇｍが低下してしまうが、本実施形態では、バリア層７として真性の半導体層を用いているため、バリア層７を薄くしても十分なゲート耐圧を得ることができ、バリア層７を薄くすることにより、相互コンダクタンスｇｍの低下を相殺することができる。
【００２３】
なお、プレーナドープ層６中の不純物がチャネル層３まで拡散しないようにするためには、これらの間隔を５ｎｍ以上とすることが好ましい。
【００２４】
次に、第１の実施形態に係るＨＥＭＴの製造方法について説明する。図２Ａ乃至図２Ｇは、第１の実施形態に係るＨＥＭＴの製造方法を工程順に示す断面図である。
【００２５】
先ず、図２Ａに示すように、ＩｎＰからなる半導体基板１上に、真性ＩｎＡｌＡｓからなるバッファ層２、真性ＩｎＧａＡｓからなるチャネル層３、真性ＩｎＡｌＡｓからなるスペーサ層４、及びｎ型ＩｎＡｌＡｓからなる供給層５を、順次、例えばＭＯＣＶＤ法により形成する。次に、供給層５の表面に対してＳｉの面ドープを行うことにより、プレーナドープ層６を形成する。次いで、プレーナドープ層６上に、真性ＩｎＡｌＡｓからなるバリア層７及びｎ型ＩｎＧａＡｓからなるキャップ層８を、順次、例えばＭＯＣＶＤ法により形成する。
【００２６】
その後、バッファ層２、チャネル層３、スペーサ層４、電子の供給層５、プレーナドープ層６、バリア層７及びキャップ層８からなる積層体の残存させる部分を覆うレジストパターンをフォトリソグラフィ法により形成する。続いて、このレジストパターンをマスクとして積層体のウェットエッチングを行うことにより、図２Ｂに示すように、積層体をメサ構造とする。なお、このウェットエッチングでは、例えばリン酸及び過酸化水素水の混合液を用いる。また、ウェットエッチングをチャネル層３までで停止して、バッファ層２を全体的に残してもよい。
【００２７】
次に、図２Ｃに示すように、例えばリフトオフ法により、キャップ層７上にソース電極９Ｓ及びドレイン電極９Ｄを形成する。本実施形態では、例えばＴｉ膜、Ｐｔ膜及びＡｕ膜を、順次蒸着法により形成する。
【００２８】
次いで、キャップ層８の残存させる部分を覆うレジストパターンをフォトリソグラフィ法により形成する。その後、このレジストパターンをマスクとしてキャップ層８のウェットエッチングを行うことにより、図２Ｄに示すように、キャップ層８にリセス領域を形成する。即ち、ソース電極９Ｓ下の部分とドレイン電極９Ｄ下の部分とを互いに分離する。なお、このウェットエッチングでは、例えばクエン酸、過酸化水素水及び水の混合液を用いる。この混合液を使用した場合、ｎ型ＩｎＧａＡｓからなるキャップ層８と真性ＩｎＡｌＡｓからなるバリア層７との選択比が高くなり、容易にバリア層７の表面でエッチングを停止することができる。
【００２９】
続いて、図２Ｅに示すように、ゲート電極１０を形成する予定の領域に開口部が位置するレジストパターン５１を形成する。レジストパターン５１としては、例えば３層構造のものを用いる。また、レジストパターン５１の形成では、例えば電子ビーム露光により開口部を形成する。なお、ソース電極９Ｓ及びドレイン電極９Ｄを形成する際には、２層構造のレジストパターンを形成している。
【００３０】
次に、図２Ｆに示すように、例えば蒸着法により、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を、順次形成することにより、金属層５２を形成する。なお、ソース電極９Ｓ及びドレイン電極９Ｄを形成する際にも、同様の方法により金属層を形成している。
【００３１】
次いで、レジストパターン５１及びその上の金属層５２を除去する。この結果、図２Ｇに示すように、開口部内に位置していた金属層５２のみが残存し、これがゲート電極１０となる。つまり、リフトオフ法によりゲート電極１０を形成する。なお、ソース電極９Ｓ及びドレイン電極９Ｄを形成する際にも、同様の方法によりレジストパターン等を除去している。
【００３２】
このような方法によれば、図１に示す構造のＨＥＭＴを得ることができる。
【００３３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係るＨＥＭＴの構造を示す断面図である。
【００３４】
第２の実施形態では、第１の実施形態と同様に、半導体基板１上に選択的にバッファ層２が形成されている。そして、バッファ層２上に、プレーナドープ層２６、電子の供給層２５及びスペーサ層２４が形成されている。プレーナドープ層２６は、例えばバッファ層２の表面に対してＳｉを５×１０12ｃｍ-2の濃度でドーピングすることにより形成されている。供給層２５は、例えば厚さが４ｎｍのｎ型ＩｎＡｌＡｓ層である。スペーサ層２４は、例えば厚さが３ｎｍの真性ＩｎＡｌＡｓ層である。
【００３５】
また、スペーサ層２４上に、第１の実施形態と同様に、チャネル層３、スペーサ層４、電子の供給層５、プレーナドープ層６及びバリア層７が形成されている。更に、第１の実施形態と同様に、バリア層７上の２箇所にキャップ層８が形成され、キャップ層８上に、夫々ソース電極９Ｓ及びドレイン電極９Ｄが形成されている。また、バリア層７上のソース電極９Ｓ及びドレイン電極９Ｄの間に位置する部分に、ゲート電極１０が形成されている。
【００３６】
このように構成された第２の実施形態では、チャネル層３を挟んで、スペーサ層４及び２４、供給層５及び２５、並びにプレーナドープ層６及び２６が対称に配置されている。即ち、第２の実施形態はダブルドープ構造となっている。このため、第１の実施形態と比較して、より高い相互コンダクタンスｇｍが得られる。また、チャネルドープ層２６がチャネル層３から７ｎｍ程度離れているため、低雑音特性も良好なままである。
【００３７】
次に、第２の実施形態に係るＨＥＭＴの製造方法について説明する。図４Ａ乃至図４Ｇは、第２の実施形態に係るＨＥＭＴの製造方法を工程順に示す断面図である。
【００３８】
先ず、図４Ａに示すように、ＩｎＰからなる半導体基板１上に、真性ＩｎＡｌＡｓからなるバッファ層２を、例えばＭＯＣＶＤ法により形成する。次に、バッファ層２の表面に対してＳｉの面ドープを行うことにより、プレーナドープ層２６を形成する。次いで、プレーナドープ層２６上に、ｎ型ＩｎＡｌＡｓからなる供給層２５、真性ＩｎＡｌＡｓからなるスペーサ層２４、真性ＩｎＧａＡｓからなるチャネル層３、真性ＩｎＡｌＡｓからなるスペーサ層４、及びｎ型ＩｎＡｌＡｓからなる供給層５を、順次、例えばＭＯＣＶＤ法により形成する。次に、供給層５の表面に対してＳｉの面ドープを行うことにより、プレーナドープ層６を形成する。次いで、プレーナドープ層６上に、真性ＩｎＡｌＡｓからなるバリア層７及びｎ型ＩｎＧａＡｓからなるキャップ層８を、順次、例えばＭＯＣＶＤ法により形成する。
【００３９】
その後、バッファ層２、プレーナドープ層２６、電子の供給層２５、スペーサ層２４、チャネル層３、スペーサ層４、電子の供給層５、プレーナドープ層６、バリア層７及びキャップ層８からなる積層体の残存させる部分を覆うレジストパターンをフォトリソグラフィ法により形成する。続いて、このレジストパターンをマスクとして積層体のウェットエッチングを行うことにより、図４Ｂに示すように、積層体をメサ構造とする。なお、ウェットエッチングをプレーナドープ層２６までで停止して、バッファ層２を全体的に残してもよい。
【００４０】
次に、図４Ｃに示すように、例えばリフトオフ法により、キャップ層７上にソース電極９Ｓ及びドレイン電極９Ｄを形成する。本実施形態でも、例えばＴｉ膜、Ｐｔ膜及びＡｕ膜を、順次蒸着法により形成する。
【００４１】
次いで、キャップ層８の残存させる部分を覆うレジストパターンをフォトリソグラフィ法により形成する。その後、このレジストパターンをマスクとしてキャップ層８のウェットエッチングを行うことにより、図４Ｄに示すように、キャップ層８にリセス領域を形成する。即ち、ソース電極９Ｓ下の部分とドレイン電極９Ｄ下の部分とを互いに分離する。
【００４２】
続いて、図４Ｅに示すように、ゲート電極１０を形成する予定の領域に開口部が位置するレジストパターン５１を形成する。レジストパターン５１の形成では、例えば電子ビーム露光により開口部を形成する。
【００４３】
次に、図４Ｆに示すように、例えば蒸着法により、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を、順次形成することにより、金属層５２を形成する。
【００４４】
次いで、レジストパターン５１及びその上の金属層５２を除去する。この結果、図４Ｇに示すように、開口部内に位置していた金属層５２のみが残存し、これがゲート電極１０となる。つまり、リフトオフ法によりゲート電極１０を形成する。
【００４５】
このような方法によれば、図３に示す構造のＨＥＭＴを得ることができる。
【００４６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係るＨＥＭＴの構造を示す断面図である。
【００４７】
第３の実施形態では、バリア層７上にストッパ層３１が形成され、その上の２箇所にキャップ層８が形成されている。ストッパ層３１は、例えば厚さが５ｎｍの真性ＩｎＰ層である。他の構成は、第１の実施形態と同様である。
【００４８】
このような第３の実施形態では、詳細は後述するが、その製造過程において、キャップ層８のウェットエッチングをより適切に停止させることができる。この結果、より高い再現性が得られる。これは、キャップ層８と真性ＩｎＰからなるストッパ層３１との選択比が、キャップ層８と真性ＩｎＡｌＡｓからなるバリア層７との選択比よりも１桁程度高いからである。
【００４９】
次に、第３の実施形態に係るＨＥＭＴの製造方法について説明する。図６Ａ乃至図６Ｃは、第３の実施形態に係るＨＥＭＴの製造方法を工程順に示す断面図である。
【００５０】
先ず、図６Ａに示すように、第１の実施形態と同様に、半導体基板１上に、バッファ層２、チャネル層３、スペーサ層４、供給層５、プレーナドープ層６及びバリア層７を、順次、例えばＭＯＣＶＤ法により形成する。次に、バリア層７上に、真性ＩｎＰからなるストッパ層３１及びｎ型ＩｎＧａＡｓからなるキャップ層８を、順次、例えばＭＯＣＶＤ法により形成する。
【００５１】
次いで、図６Ｂに示すように、第１の実施形態と同様にして、ソース電極９Ｓ及びドレイン電極９Ｄを形成し、キャップ層８のウェットエッチングを行うことにより、キャップ層８にリセス領域を形成する。即ち、ソース電極９Ｓ下の部分とドレイン電極９Ｄ下の部分とを互いに分離する。なお、本実施形態でも、このウェットエッチングでは、例えばクエン酸、過酸化水素水及び水の混合液を用いる。上述のように、本実施形態では、第１の実施形態よりも高い選択性でキャップ層８のウェットエッチングを行うことができる。
【００５２】
その後、図６Ｃに示すように、第１の実施形態と同様にして、リフトオフ法によりゲート電極１０を形成する。
【００５３】
このような方法によれば、図５に示す構造のＨＥＭＴを得ることができる。
【００５４】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図７は、本発明の第４の実施形態に係るＨＥＭＴの構造を示す断面図である。
【００５５】
第４の実施形態では、第３の実施形態と同様に、バリア層７上にストッパ層３１が形成され、その上の２箇所にキャップ層８が形成されている。ストッパ層３１は、例えば厚さが５ｎｍの真性ＩｎＰ層である。他の構成は、第２の実施形態と同様である。
【００５６】
このような第４の実施形態でも、その製造過程において、キャップ層８のウェットエッチングをより適切に停止させることができる。この結果、より高い再現性が得られる。これは、キャップ層８と真性ＩｎＰからなるストッパ層３１との選択比が、キャップ層８と真性ＩｎＡｌＡｓからなるバリア層７との選択比よりも１桁程度高いからである。
【００５７】
次に、第４の実施形態に係るＨＥＭＴの製造方法について説明する。図８Ａ乃至図８Ｃは、第４の実施形態に係るＨＥＭＴの製造方法を工程順に示す断面図である。
【００５８】
先ず、図８Ａに示すように、第２の実施形態と同様に、半導体基板１上に、バッファ層２、プレーナドープ層２６、供給層２５、スペーサ層２４、チャネル層３、スペーサ層４、供給層５、プレーナドープ層６及びバリア層７を、順次、例えばＭＯＣＶＤ法により形成する。次に、バリア層７上に、真性ＩｎＰからなるストッパ層３１及びｎ型ＩｎＧａＡｓからなるキャップ層８を、順次、例えばＭＯＣＶＤ法により形成する。
【００５９】
次いで、図８Ｂに示すように、第２の実施形態と同様にして、ソース電極９Ｓ及びドレイン電極９Ｄを形成し、キャップ層８のウェットエッチングを行うことにより、キャップ層８にリセス領域を形成する。即ち、ソース電極９Ｓ下の部分とドレイン電極９Ｄ下の部分とを互いに分離する。なお、本実施形態でも、このウェットエッチングでは、例えばクエン酸、過酸化水素水及び水の混合液を用いる。上述のように、本実施形態では、第２の実施形態よりも高い選択性でキャップ層８のウェットエッチングを行うことができる。
【００６０】
その後、図８Ｃに示すように、第２の実施形態と同様にして、リフトオフ法によりゲート電極１０を形成する。
【００６１】
このような方法によれば、図７に示す構造のＨＥＭＴを得ることができる。
【００６２】
なお、これらの実施形態では、ＩｎＰ系の材料が用いられているが、ＧａＡｓ系の材料が用いられてもよい。この場合、例えば、半導体基板１として、ＧａＡｓ基板が用いられ、バッファ層２として、厚さが８００ｎｍ程度の真性ＡｌＧａＡｓ層が形成され、チャネル層３として、厚さが１０ｎｍ程度の真性ＩｎＧａＡｓ層が形成され、スペーサ層４及び２４として、厚さが３ｎｍ程度の真性ＡｌＧａＡｓ層が形成される。更に、例えば、供給層５及び２５として、厚さが４０ｎｍ程度で不純物濃度（Ｓｉ濃度）が２×１０18原子／ｃｍ-3のｎ型ＡｌＧａＡｓ層が形成され、バリア層７として、厚さが４ｎｍ程度の真性ＡｌＧａＡｓ層が形成され、キャップ層８として、厚さが５０ｎｍ程度の不純物濃度（Ｓｉ濃度）が２×１０18原子／ｃｍ-3のｎ型ＧａＡｓ層が形成される。また、ストッパ層３１としては、例えばＩｎＧａＰ層を用いることができる。
【００６３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６４】
（付記１）
チャネル層と、
不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層と、
前記供給層の前記チャネル層から離間する側の表面に形成されたプレーナドープ層と、
真性化合物半導体から構成され、前記供給層との間で前記プレーナドープ層を挟み込むバリア層と、
前記チャネル層との間で前記供給層、プレーナドープ層及びバリア層を挟むゲート電極と、
を有することを特徴とする化合物半導体装置。
【００６５】
（付記２）
前記プレーナドープ層は、それが含有する不純物が前記チャネル層まで拡散しない位置に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６６】
（付記３）
前記プレーナドープ層と前記チャネル層との間隔は、５ｎｍ以上であることを特徴とする付記１又は２に記載の化合物半導体装置。
【００６７】
（付記４）
真性化合物半導体から構成され、前記チャネル層と前記供給層との間に形成されたスペーサ層を有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６８】
（付記５）
前記プレーナドープ層に不純物としてＳｉがドーピングされていることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６９】
（付記６）
前記供給層として、ＩｎＡｌＡｓ層が形成されていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記７）
前記供給層との間で前記チャネル層を挟む位置に形成され、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する第２の供給層と、
前記第２の供給層の前記チャネル層から離間する側の表面に形成された第２のプレーナドープ層と、
を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記８）
前記第２のプレーナドープ層は、それが含有する不純物が前記チャネル層まで拡散しない位置に形成されていることを特徴とする付記７に記載の化合物半導体装置。
【００７２】
（付記９）
前記第２のプレーナドープ層と前記チャネル層との間隔は、５ｎｍ以上であることを特徴とする付記７又は８に記載の化合物半導体装置。
【００７３】
（付記１０）
真性化合物半導体から構成され、前記チャネル層と前記第２の供給層との間に形成された第２のスペーサ層を有することを特徴とする付記７乃至９のいずれか１項に記載の化合物半導体装置。
【００７４】
（付記１１）
前記第２のプレーナドープ層に不純物としてＳｉがドーピングされていることを特徴とする付記７乃至１０のいずれか１項に記載の化合物半導体装置。
【００７５】
（付記１２）
前記第２の供給層として、ＩｎＡｌＡｓ層が形成されていることを特徴とする付記７乃至１１のいずれか１項に記載の化合物半導体装置。
【００７６】
（付記１３）
チャネル層を形成する工程と、
不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する供給層を形成する工程と、
前記供給層の表面にプレーナドープ層を形成する工程と、
前記プレーナドープ層上に、真性化合物半導体から構成されるバリア層を形成する工程と、
前記バリア層の上方にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００７７】
（付記１４）
前記プレーナドープ層を、それが含有する不純物が前記チャネル層まで拡散しない位置に形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００７８】
（付記１５）
前記プレーナドープ層と前記チャネル層との間隔を、５ｎｍ以上とすることを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【００７９】
（付記１６）
前記チャネル層を形成する工程と前記供給層を形成する工程との間に、真性化合物半導体から構成されるスペーサ層を前記チャネル層上に形成する工程を有することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記１７）
前記プレーナドープ層として、不純物としてＳｉがドーピングされている層を形成することを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００８１】
（付記１８）
前記チャネル層を形成する工程の前に、
第２のプレーナドープ層を形成する工程と、
前記第２のプレーナドープ層上に、不純物を含有する化合物半導体から構成され、前記チャネル層に電荷を供給する第２の供給層を形成する工程と、
を有し、
前記チャネル層を前記第２の供給層の上方に形成することを特徴とする付記１３乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【００８２】
（付記１９）
前記バリア層を形成する工程の後に、
前記バリア層上にエッチングストッパ層を形成する工程と、
前記エッチングストッパ層上にキャップ層を形成する工程と、
前記キャップ層をパターニングする工程と、
を有し、
前記ゲート電極を前記エッチングストッパ層上に形成することを特徴とする付記１３乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係るＨＥＭＴの構造を示す断面図である。
【図２Ａ】本発明の第１の実施形態に係るＨＥＭＴの製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図２Ｅ】図２Ｄに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図２Ｆ】図２Ｅに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図２Ｇ】図２Ｆに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図３】本発明の第２の実施形態に係るＨＥＭＴの構造を示す断面図である。
【図４Ａ】本発明の第２の実施形態に係るＨＥＭＴの製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図４Ｄ】図４Ｃに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図４Ｅ】図４Ｄに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図４Ｆ】図４Ｅに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図４Ｇ】図４Ｆに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図５】本発明の第３の実施形態に係るＨＥＭＴの構造を示す断面図である。
【図６Ａ】本発明の第３の実施形態に係るＨＥＭＴの製造方法を示す断面図である。
【図６Ｂ】図６Ａに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図６Ｃ】図６Ｂに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図７】本発明の第４の実施形態に係るＨＥＭＴの構造を示す断面図である。
【図８Ａ】本発明の第４の実施形態に係るＨＥＭＴの製造方法を示す断面図である。
【図８Ｂ】図８Ａに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図８Ｃ】図８Ｂに引き続き、ＨＥＭＴの製造方法を示す断面図である。
【図９】従来のＨＥＭＴの構造を示す断面図である。
【図１０】従来の他のＨＥＭＴの構造を示す断面図である。
【符号の説明】
【００８４】
１：半導体基板
２：バッファ層
３：チャネル層
４：スペーサ層
５：供給層
６：プレーナドープ層
７：バリア層
８：キャップ層
９Ｓ：ソース電極
９Ｄ：ドレイン電極
１０：ゲート電極
２４：スペーサ層
２５：供給層
２６：プレーナドープ層
３１：ストッパ層
５１：レジストパターン
５２：金属層
【図１】
2008135664.tif 000003
【図２Ａ】
2008135664.tif 000004
【図２Ｂ】
2008135664.tif 000005
【図２Ｃ】
2008135664.tif 000006
【図２Ｄ】
2008135664.tif 000007
【図２Ｅ】
2008135664.tif 000008
【図２Ｆ】
2008135664.tif 000009
【図２Ｇ】
2008135664.tif 000010
【図３】
2008135664.tif 000011
【図４Ａ】
2008135664.tif 000012
【図４Ｂ】
2008135664.tif 000013
【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2008135664.tif 000021
【図６Ｃ】
2008135664.tif 000022
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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