(57)【要約】【課題】第１および第２のトランジスタ形成領域の各々にゲートを有するトランジスタを備えた半導体装置の製造方法であって、半導体基板の表面がエッチングされて不均一な凹部が生じることを防ぐことができる半導体装置の製造方法を提供する。【解決手段】半導体基板ＳＢ上に絶縁膜ＩＬが堆積される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが形成される。シリコン膜ＳＧおよびハードマスク膜ＨＭが堆積される。ゲートの平面パターンを有するハードマスク膜ＨＭとシリコン膜ＳＧとの積層膜パターンＭＰが形成される。第１のトランジスタ形成領域Ｒ１が被覆されるように第１のレジスト膜ＰＲｉが形成される。第２のトランジスタ形成領域Ｒ２において金属膜ＭＧが積層膜パターンＭＰのハードマスク膜ＨＭをマスクとしてパターニングされる。【選択図】図１１
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【特許請求の範囲】
【請求項１】
第１および第２のトランジスタ形成領域の各々に、ゲートを有するトランジスタを備えた半導体装置の製造方法であって、
半導体基板上に絶縁膜を堆積する工程と、
前記第１のトランジスタ形成領域において前記絶縁膜を露出し、かつ前記第２のトランジスタ形成領域において前記絶縁膜を覆う金属膜を形成する工程と、
前記金属膜上および露出した前記絶縁膜上を覆うように、シリコン膜を堆積する工程と、
前記シリコン膜上にハードマスク膜を堆積する工程と、
前記第１のトランジスタ形成領域において少なくとも前記絶縁膜が露出し、かつ前記第２のトランジスタ形成領域において少なくとも前記金属膜が露出するまで、前記ハードマスク膜および前記シリコン膜を選択的に除去することで、前記第１および第２のトランジスタ形成領域の各々に、前記ゲートの平面パターンを有する前記ハードマスク膜と前記シリコン膜との積層膜パターンを形成する工程と、
前記第１のトランジスタ形成領域を被覆するとともに前記第２のトランジスタ形成領域を被覆しないように、第１のレジスト膜を形成する工程と、
前記第１のレジスト膜を形成した状態で、前記第２のトランジスタ形成領域において露出した前記金属膜を前記積層膜パターンの前記ハードマスク膜をマスクとして選択的に除去することにより、前記金属膜を前記ゲートの平面パターンとなるようにパターニングする工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１のトランジスタ形成領域に形成される前記トランジスタはｎチャネル絶縁ゲート型電界効果トランジスタであり、かつ前記第２のトランジスタ形成領域に形成される前記トランジスタはｐチャネル絶縁ゲート型電界効果トランジスタであることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜がシリコン酸化膜よりも高い誘電率を有する高誘電率絶縁膜であることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１のレジスト膜を形成する工程の後であって前記絶縁膜を露出させる工程の前に不活性ガスを用いたドライエッチングを行なうことにより、前記第２のトランジスタ形成領域において、前記金属膜の前記露出された面に形成された表面酸化膜を除去するとともに、前記平面パターンを有する前記ハードマスク膜および前記シリコン膜の側壁に側壁保護膜を形成する工程をさらに備えた、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記金属膜を形成する工程が、
前記第１および第２のトランジスタ形成領域において前記絶縁膜上に金属膜を堆積する工程と、
前記第２のトランジスタ形成領域を選択的に第２のレジスト膜で被覆する工程と、
前記第２のトランジスタ形成領域が前記第２のレジスト膜で被覆された状態で、前記第１のトランジスタ形成領域の前記金属膜をエッチングにより除去する工程と、
前記第２のレジスト膜を、酸素を含まない第１の雰囲気中で除去する工程とを有することを特徴とする、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１の雰囲気が、還元性の雰囲気であることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記金属膜を露出させる工程が、前記平面パターンを有する第３のレジスト膜をマスクとして用いて前記ハードマスク膜および前記シリコン膜をエッチングする工程であって、前記第１のレジスト膜を形成する工程の前に、酸素を含まない第２の雰囲気中で前記第３のレジスト膜を除去する工程をさらに備えた、請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の雰囲気が、還元性の雰囲気であることを特徴とする、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にメタルゲートを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、ゲート絶縁膜上面にシリコン系材料からなるゲートが形成された構成を有するＣＭＯＳ(Complementary Metal Oxide Semiconductor)トランジスタが広く用いられている。この構成においては半導体であるシリコン系材料がゲート絶縁膜に接しているため、半導体の空乏化により実効的なゲート絶縁膜の厚みの増大が生じる。この実効的な厚みの増大は、デバイスの微細化に伴うゲート絶縁膜の薄膜化の障害となる。
【０００３】
この障害を解消する方法として、ゲート絶縁膜上面にメタルゲートが形成された構成を用いる方法がある。メタルゲートが形成された構成を有するＣＭＯＳトランジスタに関しては、たとえば米国特許出願公開第２００４／００２３４７８号明細書に開示されている。この明細書によれば、第１ゲート(first gate)（たとえばｐチャネルＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート）は、半導体基板上に形成されているゲート絶縁膜(gate dielectric)の上面に、第１金属層(first metal)と、第２金属層(second metal)と、シリコン系材料層(silicon containing layer)とがこの順に積層された構成を有している。また、第２ゲート(second gate)（たとえばｎチャネルＭＯＳトランジスタのゲート）は、ゲート絶縁膜上面に、第２金属層と、シリコン系材料層とがこの順に積層された構成を有している。
【０００４】
また、上記明細書には、上記第１および第２ゲートのパターンがエッチングにより形成される方法も開示されている。この方法によれば、まず第１および第２ゲートの第２金属層のパターニングが行なわれる。これにより、第１ゲート周辺においては第１金属層が露出し、第２ゲート周辺においてはゲート絶縁膜が露出する。この時点で第２ゲートの形成が完了する。次に、露出した第１金属層がエッチングによりパターニングされて、第１ゲートの形成が完了する。
【特許文献１】米国特許出願公開第２００４／００２３４７８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の第１金属層のエッチングの際には、第２ゲート周辺のゲート絶縁膜が露出している。このため、第１金属層のエッチングと同時に、第２ゲート周辺のゲート絶縁膜がエッチングされ、さらにはその下の半導体基板がエッチングされる。この結果、第２ゲート周辺において、半導体基板の表面がエッチングされて不均一な凹部が生じるという問題があった。特に、半導体装置が微細化の進んだ４５あるいは３２ｎｍノード以降のメタルゲートを有するＳｏＣ(System On Chip)である場合、この問題は深刻となる。
【０００６】
本発明は、上記の課題を解決するためになされたものであり、半導体基板の表面がエッチングされて不均一な凹部が生じることを防ぐことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、第１および第２のトランジスタ形成領域の各々にゲートを有するトランジスタを備えた半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【０００８】
まず、半導体基板上に絶縁膜が堆積される。第１のトランジスタ形成領域において絶縁膜を露出し、かつ第２のトランジスタ形成領域において絶縁膜を覆う金属膜が形成される。金属膜上および露出した絶縁膜上を覆うように、シリコン膜が堆積される。シリコン膜上にハードマスク膜が堆積される。第１のトランジスタ形成領域において少なくとも絶縁膜が露出し、かつ第２のトランジスタ形成領域において少なくとも金属膜が露出するまで、ハードマスク膜およびシリコン膜が選択的に除去されることで、第１および第２のトランジスタ形成領域の各々に、ゲートの平面パターンを有するハードマスク膜とシリコン膜との積層膜パターンが形成される。第１のトランジスタ形成領域が被覆されるとともに第２のトランジスタ形成領域が被覆されないように、第１のレジスト膜が形成される。第１のレジスト膜が形成された状態で、第２のトランジスタ形成領域において露出した金属膜が積層膜パターンのハードマスク膜をマスクとして選択的に除去されることにより、金属膜がゲートの平面パターンとなるようにパターニングされる。
【発明の効果】
【０００９】
本発明の一実施の形態によれば、第１のトランジスタ形成領域の絶縁膜が第１のレジスト膜により被覆された状態で、第２のトランジスタ形成領域において露出した金属膜がエッチングされる。このため、このエッチングの際に、第１のトランジスタ形成領域は第１のレジスト膜により保護されている。よって、このエッチングにより第１のトランジスタ形成領域において半導体基板に異常な凹部が生じることを防ぐことができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、半導体装置としてＣＭＯＳトランジスタを例に挙げ、図に基づいて説明する。
【００１１】
最初に、本発明の一実施の形態の半導体装置の構成について、図に基づいて説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す部分断面図である。図１を参照して、半導体装置は、第１のトランジスタ形成領域Ｒ１にｎチャネルＭＯＳトランジスタ（ｎチャネル絶縁ゲート型電界効果トランジスタ）Ｔｎを備えている。また、第２のトランジスタ形成領域Ｒ２にｐチャネルＭＯＳトランジスタ（ｐチャネル絶縁ゲート型電界効果トランジスタ）Ｔｐを備えている。ｎチャネルＭＯＳトランジスタＴｎと、ｐチャネルＭＯＳトランジスタＴｐとは、半導体基板ＳＢを共有しており、互いに素子分離絶縁膜４１により電気的に分離されている。
【００１２】
ｎチャネルＭＯＳトランジスタＴｎは、主に、一対のｎ型のソース／ドレイン領域５０と、絶縁膜ＩＬと、第１のゲートｎＧとを有している。一対のｎ型のソース／ドレイン領域５０は、互いに間隔を空けて、ｐ型のウェル領域５９の上側に形成されている。第１のゲートｎＧは、一対のｎ型のソース／ドレイン領域５０の間の上に、絶縁膜ＩＬを介して配置されている。
【００１３】
ｐチャネルＭＯＳトランジスタＴｐは、主に、一対のｐ型のソース／ドレイン領域６０と、絶縁膜ＩＬと、第２のゲートｐＧとを有している。一対のｐ型のソース／ドレイン領域６０は、互いに間隔を空けて、ｎ型のウェル領域６９の上側に形成されている。第２のゲートｐＧは、一対のｐ型のソース／ドレイン領域６０の間の上に、絶縁膜ＩＬを介して配置されている。
【００１４】
第１のゲートｎＧは、絶縁膜ＩＬの上面に形成されたシリコン膜ＳＧと、このシリコン膜ＳＧの上面に形成されたシリサイド膜ＤＧとを有している。第２のゲートｐＧは、絶縁膜ＩＬの上面に形成された金属膜ＭＧ（メタルゲート）と、この金属膜ＭＧの上面に形成されたシリコン膜ＳＧと、このシリコン膜ＳＧの上面に形成されたシリサイド膜ＤＧとを有している。金属膜ＭＧとしては、たとえばＴｉＮ膜を用いることができる。金属膜ＭＧの厚みは、たとえば、１０ｎｍである。なお、ＴｉＮ膜の代わりに、ルテニウム膜やタングステン膜を用いることもできる。
【００１５】
絶縁膜ＩＬは、酸化シリコンよりも高い誘電率を有する膜（高誘電率絶縁膜）である。このような高有電率絶縁膜としては、ハフニウム（Ｈｆ）を含む膜がある。好ましくは、ハフニウム（Ｈｆ）と、シリコン（Ｓｉ）と、酸素（Ｏ）と、窒素（Ｎ）とを含む膜(ＨｆＳｉＯＮ膜）を用いることができる。絶縁膜ＩＬの厚みは、たとえば、ＳｉＯ2換算膜厚(Effective Oxide Thickness)として１．５ｎｍである。なお、ＳｉＯ2換算膜厚とは、ゲート容量値が同一となる仮想的なシリコン酸化膜の膜厚を指す。
【００１６】
なお、第１および第２のゲートの側壁には、共に絶縁体であるオフセットスペーサ４２およびサイドウォール４３が形成されている。また、このオフセットスペーサ４２およびサイドウォール４３の下においては、ソース／ドレイン領域５０，６０は、その主要部５１，６１よりも厚みの薄いエクステンション領域５２，６２となっている。また、ソース／ドレイン領域５０，６０の主要部５１，６１の上面には、シリサイド膜ＳＤが形成されている。
【００１７】
次に、本発明の一実施の形態の半導体装置の製造方法について説明する。
図２〜図２０は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略的な部分断面図である。なお、図２〜図２０の断面位置は、図１の断面位置と同一である。
【００１８】
図２を参照して、半導体基板ＳＢ上に、第１のトランジスタ形成領域Ｒ１と、第２のトランジスタ形成領域Ｒ２との境界に位置する素子分離絶縁膜４１が形成される。また、第１のトランジスタ形成領域Ｒ１において、半導体基板ＳＢ上にｐ型のウェル領域５９が形成される。また、第２のトランジスタ形成領域Ｒ２において、半導体基板ＳＢ上にｎ型のウェル領域６９が形成される。
【００１９】
次に、ウェル領域５９，６９を覆うように、絶縁膜ＩＬが堆積される。絶縁膜ＩＬは高誘電率膜であり、たとえばＨｆを含む膜である。好ましくは、絶縁膜ＩＬはＨｆＳｉＯＮ膜である。絶縁膜ＩＬの厚みは、たとえば、ＳｉＯ2換算膜厚として１．５ｎｍである。堆積法としては、たとえば、ＣＶＤ法を用いることができる。
【００２０】
次に、絶縁膜ＩＬを覆うように金属膜ＭＧが堆積される。金属膜ＭＧとしては、たとえば、ＴｉＮ膜を用いることができる。金属膜ＭＧの厚みは、たとえば、１０ｎｍである。堆積法としては、たとえば、ＣＶＤ法を用いることができる。
【００２１】
次に、第１のトランジスタ形成領域Ｒ１において金属膜ＭＧが露出し、かつ第２のトランジスタ形成領域Ｒ２において金属膜ＭＧを覆うフォトレジスト（第２のレジスト膜）ＰＲｍが、フォトリソグラフィにより形成される。
【００２２】
図３を参照して、フォトレジストＰＲｍをマスクとしてエッチングが行なわれる。すなわち、第２のトランジスタ形成領域Ｒ２がフォトレジストＰＲｍで被覆された状態で、第１のトランジスタ形成領域Ｒ１の金属膜ＭＧがエッチングにより除去される。エッチング法としては、たとえば、ウェットエッチング法を用いることができる。
【００２３】
エッチング終了後に、フォトレジストＰＲｍが除去される。除去方法としては、アッシング法を用いることができる。この除去は酸素を含まない雰囲気（第１の雰囲気）中で行なわれる。第１の雰囲気としては、不活性ガスの雰囲気または還元性の雰囲気を用いることができる。なお、不活性ガスとは、アルゴン、ヘリウムなどの希ガスや、窒素ガスのような反応性をもたないガスである。また、還元性の雰囲気とは、たとえば、上述した不活性ガスに水素やアンモニアが混合されたガスの雰囲気である。
【００２４】
図４を参照して、上記のフォトレジストＰＲｍの除去の結果、第１のトランジスタ形成領域Ｒ１において絶縁膜ＩＬを露出し、かつ第２のトランジスタ形成領域Ｒ２において絶縁膜ＩＬを覆う金属膜ＭＧが形成される。
【００２５】
図５を参照して、金属膜ＭＧ上および露出した絶縁膜ＩＬ上が覆われるように、シリコン膜ＳＧが堆積される。
【００２６】
主に図６を参照して、シリコン膜ＳＧ上にハードマスク膜ＨＭが堆積される。ハードマスク膜ＨＭとは、フォトリソグラフィにおける現像工程において溶解しない材質からなる膜である。好ましくは、ハードマスク膜ＨＭの材質は、金属膜ＭＧの材質との間で高いエッチング選択比をとることができる材質である。具体的には、たとえば、酸化シリコンなどの酸化膜や、窒化膜を用いることができる。
【００２７】
次に、シリコン膜ＳＧの上に、有機物からなる反射防止膜ＢＣが形成される。次に、反射防止膜ＢＣの上にフォトレジストＰＲｇ（第３のレジスト膜）が、第１および第２のゲートｎＧ，ｐＧ（図１）の平面パターンとなるようにフォトリソグラフィにより選択的に形成される。フォトレジストＰＲｇの形成の際、反射防止膜ＢＣは、フォトレジストＰＲｇの下に形成された反射防止膜（ＢＡＲＣ(Bottom Anti-Reflection Coating)）として機能する。
【００２８】
図７を参照して、フォトレジストＰＲｇをマスクとして、第１のトランジスタ形成領域Ｒ１において少なくとも絶縁膜ＩＬが露出し、かつ第２のトランジスタ形成領域Ｒ２において少なくとも金属膜ＭＧが露出するまで、エッチングが行なわれる。すなわち、反射防止膜ＢＣ、ハードマスク膜ＨＭおよびシリコン膜ＳＧが選択的に除去される。エッチング法としては、たとえばドライエッチングを用いることができる。
【００２９】
主に図８を参照して、上記エッチングにより、第１および第２のトランジスタ形成領域Ｒ１，Ｒ２のそれぞれに、第１および第２のゲートｎＧ，ｐＧ（図１）の各々の平面パターンを有するハードマスクＨＭとシリコン膜ＳＧとの積層膜パターンＭＰが形成される。
【００３０】
次に、フォトレジストＰＲｇおよび反射防止膜ＢＣが除去される。この除去は酸素を含まない雰囲気（第２の雰囲気）中で行なわれる。第２の雰囲気としては、不活性ガスの雰囲気または還元性の雰囲気を用いることができる。フォトレジストＰＲｇの除去方法としては、まずアッシングが行なわれ、続いて洗浄が行なわれる。
【００３１】
図９を参照して、上記除去によりハードマスク膜ＨＭ上面が露出される。ここまでの工程により、金属膜ＭＧの露出された面が若干酸化されて、薄い表面酸化膜ＯＸｓが形成される。表面酸化膜ＯＸｓの厚みはフォトレジストＰＲｇの除去方法に依存する。なお、この除去が還元性の雰囲気中で行なわれた場合は、不活性雰囲気中で行なわれた場合よりも表面酸化膜ＯＸｓの厚さが薄くなる。
【００３２】
図１０を参照して、第１のトランジスタ形成領域Ｒ１が被覆されるとともに、第２のトランジスタ形成領域Ｒ２が被覆されないように、フォトリソグラフィによりフォトレジスト（第１のレジスト膜）ＰＲｉが形成される。具体的には、フォトレジストの塗布工程と、露光工程と、現像工程とが行なわれる。なお、ハードマスク膜ＨＭはフォトリソグラフィの現像工程において溶解しない材質であるため、フォトレジストＰＲｉの形成工程の影響を受けない。
【００３３】
次に、不活性ガスを用いたドライエッチングにより、金属膜ＭＧの露出された面に形成された薄い表面酸化膜ＯＸｓが除去される。
【００３４】
主に図１１を参照して、上記の不活性ガスを用いたドライエッチングの際に、第２のトランジスタ形成領域Ｒ２において、ハードマスク膜ＨＭおよびシリコン膜ＳＧの側壁部分に側壁保護膜ＷＤが形成される。この側壁保護膜ＷＤは、表面酸化膜ＯＸｓ（図１０）やフォトレジストＰＲｉがエッチングされた後にハードマスク膜ＨＭおよびシリコン膜ＳＧの側壁部分に再付着したものである。
【００３５】
図１２を参照して、フォトレジストＰＲｉが形成された状態で、第２のトランジスタ形成領域Ｒ２において露出した金属膜ＭＧが、積層膜パターンＭＰのハードマスク膜ＨＭをマスクとしたエッチングにより選択的に除去される。これにより、金属膜ＭＧが第２のゲートｐＧの平面パターンとなるようにパターニングされる。
【００３６】
エッチング法としてはドライエッチングを用いることができる。エッチングガスとしては、たとえば、塩素ガスおよび臭化水素ガスの混合ガスを用いることができる。
【００３７】
次に、フォトレジストＰＲｉが除去される。フォトレジストＰＲｉの除去方法としては、アッシング法を用いることができる。
【００３８】
図１３を参照して、上記のフォトレジストＰＲｉの除去により、第１のトランジスタ形成領域Ｒ１において絶縁膜ＩＬが露出される。
【００３９】
図１４を参照して、シリコン膜ＳＧの平面パターンの外側の絶縁膜ＩＬがエッチングにより除去され、ウェル領域５９，６９が露出される。
【００４０】
図１５を参照して、絶縁体であるオフセットスペーサ４２が堆積される。堆積方法としては、カバレッジのよい方法が用いられる。これにより、ハードマスク膜ＨＭおよびウェル領域５９，６９の上面のみでなく、金属膜ＭＧと、シリコン膜ＳＧと、ハードマスク膜ＨＭとの側壁にもオフセットスペーサ４２が堆積される。
【００４１】
図１６を参照して、異方性エッチングにより、金属膜ＭＧと、シリコン膜ＳＧと、ハードマスク膜ＨＭとの側壁のオフセットスペーサ４２が残存するようにハードマスク膜ＨＭおよびウェル領域５９，６９の上面のオフセットスペーサ４２が除去される。異方性エッチングとしては、たとえばドライエッチングを用いることができる。
【００４２】
図１７を参照して、第１のトランジスタ形成領域Ｒ１において、ｐ型のウェル領域５９の上側の一部をｎ型半導体化するためのイオン注入が行なわれる。これにより、ｎ型のエクステンション領域５２が形成される。また、第２のトランジスタ形成領域Ｒ２において、ｎ型のウェル領域６９の上側の一部をｐ型半導体化するためのイオン注入が行なわれる。これにより、ｐ型のエクステンション領域６２が形成される。
【００４３】
なお、上記のｎ型半導体化するためのイオン注入は、第２のトランジスタ形成領域Ｒ２側をレジストで覆うなどして、第１のトランジスタ形成領域Ｒ１において選択的に行なわれる。また、上記のｐ型半導体化するためのイオン注入は、第１のトランジスタ形成領域Ｒ１側をレジストで覆うなどして、第２のトランジスタ形成領域Ｒ２において選択的に行なわれる。
【００４４】
また、必要に応じて、ウェル領域５９，６９に対してハロー(Halo)注入（ポケット注入）が行なわれる。
【００４５】
図１８を参照して、絶縁体であるサイドウォール４３が堆積される。堆積方法としては、カバレッジのよい方法が用いられる。これにより、ハードマスク膜ＨＭおよびエクステンション領域５２，６２の上面のみでなく、オフセットスペーサ４２の側壁にもサイドウォール４３が堆積される。
【００４６】
次に、オフセットスペーサ４２の側壁のサイドウォール４３が残存するように、異方性エッチングにより、ハードマスク膜ＨＭおよびウェル領域５９，６９の上面のサイドウォール４３が除去され、さらに、ハードマスク膜ＨＭが除去される。異方性エッチングとしては、たとえばドライエッチングを用いることができる。
【００４７】
図１９を参照して、上記の異方性エッチングにより、エクステンション領域５２，６２の一部が露出される。
【００４８】
なお、サイドウォール４３は積層構造を有してもよい。この積層構造の形成のためには、図１８および図１９に示すサイドウォール４３の堆積とエッチングとの工程が繰り返されればよい。
【００４９】
図２０を参照して、第１のトランジスタ形成領域Ｒ１において、ｐ型のウェル領域５９の上側の一部をｎ型半導体化するためのイオン注入が行なわれる。このイオン注入は、上記のエクステンション領域５２のためのイオン注入よりも深く行なわれる。これにより、ｎ型のエクステンション領域５２が露出していた領域に、ソース／ドレイン領域５０の主要部５１が形成される。
【００５０】
また、第２のトランジスタ形成領域Ｒ２において、ｎ型のウェル領域６９の上側の一部をｐ型半導体化するためのイオン注入が行なわれる。このイオン注入は、上記のエクステンション領域６２のためのイオン注入よりも深く行なわれる。これにより、ｐ型のエクステンション領域６２が露出していた領域に、ソース／ドレイン領域６０の主要部６１が形成される。
【００５１】
なお、上記のｎ型半導体化するためのイオン注入は、第２のトランジスタ形成領域Ｒ２側をレジストで覆うなどして、第１のトランジスタ形成領域Ｒ１において選択的に行なわれる。また、上記のｐ型半導体化するためのイオン注入は、第１のトランジスタ形成領域Ｒ１側をレジストで覆うなどして、第２のトランジスタ形成領域Ｒ２において選択的に行なわれる。
【００５２】
次に、シリコンのシリサイド化工程が行なわれる。まず、チタンやニッケルなどのシリサイド化に用いられる金属が、半導体基板ＳＢ上に堆積される。次に、熱処理が行なわれることにより、シリコン膜ＳＧおよびソース／ドレイン領域５０，６０のシリコンと上記金属とが反応する。この結果、シリコン膜ＳＧおよびソース／ドレイン領域５０，６０の上記金属と接していた面に、シリサイド膜ＤＧ，ＳＤ（図１）が形成される。続いて、未反応の上記金属がエッチングにより除去される。
【００５３】
なお、上記シリサイド化工程の前に、半導体基板ＳＢ上のシリサイド化されることが好ましくない領域に酸化物などのシリサイド防止膜が選択的に形成されてもよい。その場合、まず、シリサイド防止膜が堆積される。次に、第１のトランジスタ形成領域Ｒ１および第２のトランジスタ形成領域Ｒ２などの、シリサイド化が必要な領域のシリサイド防止膜が選択的にエッチング除去される。
【００５４】
以上の工程により、図１に示す半導体装置が得られる。
なお、上記の実施の形態においては、ハードマスク膜ＨＭはサイドウォール４３のエッチング工程において消失するが、ハードマスク膜ＨＭが消失する時期はこれに限定されるものではない。ハードマスク膜ＨＭは、金属膜ＭＧのエッチングの際に存在しており、かつ、シリサイド化工程の前に消失していればよい。
【００５５】
また、上記説明でシリコン膜というときは、その一部または全部がシリサイド化されていてもよい。
【００５６】
次に、半導体装置の製造方法の比較例について説明する。なお、上述した図５に示す工程までは本実施の形態の製造方法と共通であるため、それ以後の工程について説明する。
【００５７】
図２１を参照して、シリコン膜ＳＧの上に、フォトレジストＰＲｇが、第１および第２ゲートｎＧ，ｐＧ（図１）の平面パターンとなるようにフォトリソグラフィにより選択的に形成される。次に、このフォトレジストＰＲｇをマスクとして、まずシリコン膜ＳＧのエッチングが行なわれる。これにより、第１のトランジスタ形成領域Ｒ１においては絶縁膜ＩＬが露出され、第２のトランジスタ形成領域Ｒ２においては金属膜ＭＧが露出される。
【００５８】
さらにエッチングが継続され、第２のトランジスタ形成領域Ｒ２において金属膜ＭＧのエッチングが行なわれる。このとき、第１のトランジスタ形成領域Ｒ１においては絶縁膜ＩＬがエッチングされ、さらには半導体基板ＳＢのウェル領域５９の一部がエッチングされる。なお、エッチング終了後にフォトレジストＰＲｇはアッシングにより除去される。
【００５９】
図２２を参照して、上記エッチングによりシリコン膜ＳＧおよび金属膜ＭＧのパターニングが完了する。また、半導体基板ＳＢのウェル領域５９の一部がエッチングされ、不均一な凹部ＡＥが生じる。
【００６０】
本実施の形態の半導体装置の製造方法によれば、図１１および図１２に示すように、第１のトランジスタ形成領域Ｒ１がフォトレジストＰＲｉにより被覆された状態で、第２のトランジスタ形成領域Ｒ２において露出した金属膜ＭＧがエッチングされる。このため、このエッチングの際に、第１のトランジスタ形成領域Ｒ１はフォトレジストＰＲｉにより保護されている。よって、このエッチングにより第１のトランジスタ形成領域Ｒ１において半導体基板ＳＢに不均一な凹部が生じることを防ぐことができる。なお、この不均一な凹部は、ソース／ドレイン領域５０，６０形成の際のイオン注入深さにばらつきの原因となり、半導体装置の特性にばらつきが生じる。
【００６１】
また、ハードマスク膜ＨＭは、フォトリソグラフィにおける現像工程において溶解しない材質からなる膜である。よって、上述したフォトレジストＰＲｉ（図１０）を形成するためのフォトリソグラフィ時に、ハードマスク膜ＨＭは溶解せずに形状が保たれる。これにより、ハードマスク膜ＨＭをマスクとして、シリコン膜ＳＧをエッチングすることができる。
【００６２】
また、ハードマスクＨＭとシリコン膜ＳＧとの積層膜パターンＭＰが形成される。そして、この積層膜パターンＭＰのハードマスクＨＭをマスクとして、金属膜ＭＧがパターニングされる。よって、金属膜ＭＧをシリコン膜ＳＧの平面パターンと整合するようにパターニングすることができる。
【００６３】
また、このハードマスク膜ＨＭは、好ましくは、金属膜ＭＧの材質との間で高いエッチング選択比をとることができる材質とされる。これにより、金属膜ＭＧのエッチングにおけるハードマスク膜ＨＭの消耗が抑制される。よって、堆積されるハードマスク膜ＨＭの膜厚を薄くすることができる。
【００６４】
なお、本実施の形態で用いられたようなハードマスク膜ＨＭを用いることなしに、パターニングされたシリコン膜ＳＧをマスクとして金属膜ＭＧをパターニングする方法は、微細化の進んだ半導体装置の製造方法としては不適である。なぜならば、この方法では、マスクとして消耗する分だけ厚いシリコン膜ＳＧの加工、すなわちより高アスペクトの加工が必要となるが、高アスペクトの微細加工は一般に困難であるからである。
【００６５】
また、第１のトランジスタ形成領域Ｒ１に形成されるトランジスタはｎチャネルＭＯＳトランジスタＴｎであり、かつ、第２のトランジスタ形成領域Ｒ２に形成されるトランジスタはｐチャネルＭＯＳトランジスタＴｐである。よって、ｎチャネルＭＯＳトランジスタＴｎは金属膜ＭＧを有しておらず、ｐチャネルＭＯＳトランジスタＴｐは金属膜ＭＧを有している。これにより、ゲートの空乏化の問題がｎチャネルＭＯＳトランジスタＴｎよりも深刻であるｐチャネルＭＯＳトランジスタＴｐにおいて、その解消を行なうことができる。
【００６６】
なお、ｐチャネルＭＯＳトランジスタＴｐのみならずｎチャネルＭＯＳトランジスタＴｎも金属膜からなるゲート（メタルゲート）を備えた構造（デュアルメタルゲートの構造）は、製造方法を複雑かつ困難とし、コストを増大させるという問題がある。
【００６７】
また、絶縁膜ＩＬがシリコン酸化膜よりも高い誘電率を有する膜（高誘電率絶縁膜）である。絶縁膜ＩＬの誘電率が高いことにより、絶縁膜ＩＬのＳｉＯ2換算膜厚を薄くすることができる。
【００６８】
また、図３および図４に示すように、酸素を含まない雰囲気である第１の雰囲気中でフォトレジストＰＲｍの除去が行なわれる。これにより、絶縁膜ＩＬが酸化されることを防ぐことができる。特に絶縁膜ＩＬが高誘電率絶縁膜である場合、酸化によるＳｉＯ2換算膜厚の増大が大きいため、酸化を防ぐことによりＳｉＯ2換算膜厚の増大を大きく防ぐことができる。酸化によるＳｉＯ2換算膜厚の増大が発生しやすい膜としては、たとえばＨｆＳｉＯＮ膜などのＨｆを含む高誘電率絶縁体膜がある。
【００６９】
さらに、上記第１の雰囲気として還元性の雰囲気を用いることにより、より酸化を防ぎ、ＳｉＯ2換算膜厚の増大を大きく防ぐことができる。
【００７０】
なお、フォトレジストＰＲｍの除去が酸素を含む雰囲気中で行なわれた場合、図２３に示すように、第１のトランジスタ形成領域Ｒ１において絶縁膜ＩＬが酸化されて、ＳｉＯ2換算膜厚の厚い変質膜ＩＬｄに変化してしまう。また、金属膜ＭＧの表面に厚い表面酸化膜ＯＸｔが形成される。この表面酸化膜ＯＸｔはエッチングされにくいため、その後に行なわれる金属膜ＭＧのエッチング工程の障害となる。
【００７１】
また、図１０および図１１に示すように、不活性ガスを用いたドライエッチングが行なわれることにより、第２のトランジスタ形成領域Ｒ２において、第２のゲートｐＧ（図１）の平面パターンを有するシリコン膜ＳＧおよびハードマスク膜ＨＭに側壁保護膜ＷＤが形成される。この側壁保護膜ＷＤが、金属膜ＭＧのエッチング中に、ハードマスク膜ＨＭおよびシリコン膜ＳＧのサイドエッチを防止する。この結果、図１２に示すように、第２のトランジスタ形成領域Ｒ２において、半導体基板ＳＢの基板面に対してほぼ垂直な側壁を有する金属膜ＭＧおよびシリコン膜ＳＧを得ることができる。
【００７２】
また、図１０に示すように、上記不活性ガスを用いたエッチングの際に、第１のトランジスタ形成領域Ｒ１にはフォトレジストＰＲｉが形成されている。よって、フォトレジストＰＲｉがエッチングされた際の再付着物が側壁保護膜ＷＤ（図１１）の一部をなすことができる。
【００７３】
なお、上記の不活性ガスを用いたドライエッチングを行なわない場合、側壁保護膜ＷＤが形成されない。すなわち、シリコン膜ＳＧおよびハードマスク膜ＨＭの側壁が金属膜ＭＧのエッチング中に保護されない。よって、シリコン膜ＳＧおよびハードマスク膜ＨＭがサイドエッチを受ける。この結果、図２４に示すように、シリコン膜ＳＧや金属膜ＭＧがテーパー状に加工されてしまう。
【００７４】
また、図８および図９に示すように、酸素を含まない雰囲気である第２の雰囲気中でフォトレジストＰＲｇの除去が行なわれる。これにより、金属膜ＭＧの表面が厚く酸化されることを防ぐことができる。さらに、第２の雰囲気として還元性の雰囲気が用いられた場合は、より酸化を防ぐことができる。
【００７５】
なお、上記のフォトレジストＰＲｇの除去が酸素を含む雰囲気で行なわれると、図２５に示すように、金属膜ＭＧ上面に厚い表面酸化膜ＯＸｔが形成される。この表面酸化膜ＯＸｔはエッチングされにくいため、その後に行なわれる金属膜ＭＧのエッチング工程の障害となる。
【００７６】
また、図８および図９に示すように、シリコン膜ＳＧのエッチングが完了した時点で、フォトレジストＰＲｇのアッシングと、それに続く洗浄とが行なわれる。これにより、エッチング時に半導体基板ＳＢの表面側に付着したポリマーを除去できる。よって、このポリマーが後工程において異物の発生源となることを防ぐことができる。
【００７７】
また、上記ポリマーは、エッチング時に用いられた反応性の高いガスを含んでいることがある。後工程において露光工程が行なわれる際にこのガスが放出されると、露光装置の光学系にダメージを与えることがある。上記のようにポリマーが除去されることにより、このダメージの発生を防ぐことができる。
【００７８】
また、図７および図８に示すように、シリコン膜ＳＧのエッチング中はハードマスク膜ＨＭの表面はフォトレジストＰＲｇにより被覆されている。これにより、ハードマスク膜ＨＭの消耗を抑制することができる。
【００７９】
なお、図７に示すハードマスク膜ＨＭのパターニングが完了した時点でフォトレジストＰＲｇを除去し、ハードマスク膜ＨＭをマスクとして用いてシリコン膜ＳＧのパターニングを行なうこともできる。ただし、フォトレジストＰＲｇをマスクとして用いてシリコン膜ＳＧのパターニングを行なう場合に比して、ハードマスク膜ＨＭをより厚く形成する必要が生じる。
【００８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８１】
本発明は、メタルゲートを有する半導体装置の製造方法に特に有利に適用できる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す部分断面図である。
【図２】本発明の一実施の形態における半導体装置の製造方法の第１工程を示す概略的な部分断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第２工程を示す概略的な部分断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第３工程を示す概略的な部分断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第４工程を示す概略的な部分断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第５工程を示す概略的な部分断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第６工程を示す概略的な部分断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第７工程を示す概略的な部分断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第８工程を示す概略的な部分断面図である。
【図１０】本発明の一実施の形態における半導体装置の製造方法の第９工程を示す概略的な部分断面図である。
【図１１】本発明の一実施の形態における半導体装置の製造方法の第１０工程を示す概略的な部分断面図である。
【図１２】本発明の一実施の形態における半導体装置の製造方法の第１１工程を示す概略的な部分断面図である。
【図１３】本発明の一実施の形態における半導体装置の製造方法の第１２工程を示す概略的な部分断面図である。
【図１４】本発明の一実施の形態における半導体装置の製造方法の第１３工程を示す概略的な部分断面図である。
【図１５】本発明の一実施の形態における半導体装置の製造方法の第１４工程を示す概略的な部分断面図である。
【図１６】本発明の一実施の形態における半導体装置の製造方法の第１５工程を示す概略的な部分断面図である。
【図１７】本発明の一実施の形態における半導体装置の製造方法の第１６工程を示す概略的な部分断面図である。
【図１８】本発明の一実施の形態における半導体装置の製造方法の第１７工程を示す概略的な部分断面図である。
【図１９】本発明の一実施の形態における半導体装置の製造方法の第１８工程を示す概略的な部分断面図である。
【図２０】本発明の一実施の形態における半導体装置の製造方法の第１９工程を示す概略的な部分断面図である。
【図２１】比較例における半導体装置の製造方法の工程を示す概略的な部分断面図である。
【図２２】比較例における半導体装置の製造方法の工程を示す概略的な部分断面図である。
【図２３】比較例における半導体装置の製造方法の工程を示す概略的な部分断面図である。
【図２４】比較例における半導体装置の製造方法の工程を示す概略的な部分断面図である。
【図２５】比較例における半導体装置の製造方法の工程を示す概略的な部分断面図である。
【符号の説明】
【００８３】
ＨＭ  ハードマスク膜、ＩＬ  絶縁膜、ＭＧ  金属膜、ＯＸｓ，ＯＸｔ  表面酸化膜、Ｒ１  第１のトランジスタ形成領域、Ｒ２  第２のトランジスタ形成領域、ＰＲｇ，ＰＲｉ，ＰＲｍ  フォトレジスト、ＳＢ  半導体基板、ＳＧ  シリコン膜、ＷＤ  側壁保護膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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