(57)【要約】【課題】電極パッドの個数の増加に伴う半導体チップのサイズの増加を抑制しつつ、静電気放電の能力低下を招かない半導体集積回路装置を提供する。【解決手段】外部接続用の複数個の電極パッド１ａ、１ｂは、千鳥状に配置されている。スクライブ領域３に近い側の電極パッド１ａと入出力セル２とは、それ等のスクライブ領域３側の端部の位置はほぼ同位置に設定されて配置されている。静電気放電に対する保護回路６、７が配置され、これ等はスクライブ領域３に近い側から順に、電源側保護回路７、接地側保護回路６が位置する。電極パッド１ａと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔、及び電極パッド１ｂと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔とは、短く且つ各入出力セル２相互間でほぼ等距離となり、静電気放電に対する耐性が強くなる。【選択図】図３
2008166495.tif 000002
【特許請求の範囲】
【請求項１】
データ入力機能のみ、データ出力機能のみ又はデータ入出力機能を持つと共に静電気放電に対して内部回路を保護する保護回路を備えた入出力セルが、半導体チップの周辺に並行に複数個並んで配置された半導体集積回路装置において、
前記複数個の入出力セルは、各々、自己の保護回路と接続され且つ自己の入出力セルの上方に位置する電極パッドを有し、
前記複数個の入出力セルの電極パッドは、その複数個の電極パッド全体として千鳥状に配置され、
前記複数個の入出力セルの電極パッドのうち、前記半導体チップの辺に近い位置の電極パッドは、その半導体チップの辺に近い端部の位置が自己の入出力セルの端部の位置と同位置に設定され、
前記複数個の入出力セルが各々備える保護回路は、
自己の電極パッドと電源配線との間に配置された電源側保護回路と、自己の電極パッドと接地配線との間に配置された接地側保護回路とを備え、
前記電源側保護回路は半導体チップの辺側に位置すると共に、前記接地側保護回路は前記半導体チップの内方側に位置する
ことを特徴とする半導体集積回路装置。
【請求項２】
前記請求項１記載の半導体集積回路装置において、
前記電源配線は前記半導体チップの辺側に位置すると共に、前記接地配線は前記半導体チップの内方側に位置する
ことを特徴とする半導体集積回路装置。
【請求項３】
前記請求項２記載の半導体集積回路装置において、
前記電源配線は前記電源側保護回路の上方に位置すると共に、前記接地配線は前記接地側保護回路の上方に位置する
ことを特徴とする半導体集積回路装置。
【請求項４】
前記請求項１記載の半導体集積回路装置において、
自己の入出力セルの前記接地側保護回路の中心位置とこの接地側保護回路に接続される電極パッドの中心位置との間の距離は、
隣接する２個の入出力セル間で同一距離である
ことを特徴とする半導体集積回路装置。
【請求項５】
前記請求項１記載の半導体集積回路装置において、
前記電源側保護回路及び接地側保護回路は、各々、ＭＯＳ型トランジスタで構成される
ことを特徴とする半導体集積回路装置。
【請求項６】
前記請求項１記載の半導体集積回路装置において、
前記電源側保護回路及び接地側保護回路は、各々、バイポーラ型トランジスタで構成される
ことを特徴とする半導体集積回路装置。
【請求項７】
前記請求項１記載の半導体集積回路装置において、
前記電源側保護回路及び接地側保護回路は、各々、ダイオードで構成される
ことを特徴とする半導体集積回路装置。
【請求項８】
前記請求項１〜７の何れか１項に記載の半導体集積回路装置において、
前記複数個の入出力セルの上方には、半導体チップの辺から内方側に向かう方向に２列の電極パッド列が千鳥状に配置され、
更に、前記半導体チップの内方側に向かって１列以上の電極バッドが配置され、
前記３列以上の電極パッドが全体として千鳥状に配置されている
ことを特徴とする半導体集積回路装置。
【請求項９】
前記請求項１記載の半導体集積回路装置において、
前記保護回路を備えた入出力セルは、トリプルウェル領域に配置され、
前記半導体チップの辺側のディープウェルの電位固定用ガードリング用拡散層は、前記電源側保護回路のガードリング用拡散層と共用されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
前記請求項９記載の半導体集積回路装置において、
前記接地側保護回路のガードリング用拡散層と、自己の入出力セル内に配置された所定回路のガードリング用拡散層とは、互いに隣接する部分同士が共用されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
前記請求項９記載の半導体集積回路装置において、
自己の入出力セル内に配置され且つ隣り合う２つの所定回路のガードリング用拡散層同士は、互いに隣接する部分同士が共用されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
前記請求項１１記載の半導体集積回路装置において、
前記隣り合う２つの所定回路のガードリング用拡散層において、前記互いに隣接する部分同士は削除されている
ことを特徴とする半導体集積回路装置。
【請求項１３】
データ入力機能のみ、データ出力機能のみ又はデータ入出力機能を持つと共に静電気放電に対して内部回路を保護する保護回路を備えた入出力セルが、半導体チップの周辺に並行に複数個並んで配置された半導体集積回路装置において、
前記複数個の入出力セルは、各々、自己の入出力セルと接続される電極パッドを有し、前記複数個の入出力セルの電極パッドは、その複数個の電極パッド全体として千鳥状に配置され、
前記複数個の電極パッドのうち何れかの特定電極パッドは、その一部分が自己の入出力セルの上方に位置し且つその残りの部分が自己の入出力セルよりも半導体チップ内方側に位置し、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、配線、又は前記入出力セルとは異なる回路素子が配置されている
ことを特徴とする半導体集積回路装置。
【請求項１４】
前記請求項１３記載の半導体集積回路装置において、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、電源配線又は接地配線が配置されている
ことを特徴とする半導体集積回路装置。
【請求項１５】
前記請求項１４記載の半導体集積回路装置において、
前記複数個の入出力セルの電極パッドのうち、前記半導体チップの辺に最も近い位置の電極パッドは、その半導体チップの辺に近い端部の位置が自己の入出力セルの端部の位置と同位置に設定されている
ことを特徴とする半導体集積回路装置。
【請求項１６】
前記請求項１４記載の半導体集積回路装置において、
前記複数個の入出力セルの電極パッドは、半導体チップの辺から内方側に向かう方向に２列以上配置され、
前記特定電極パッドは、半導体チップの辺側から第２列目以上の電極パッドである
ことを特徴とする半導体集積回路装置。
【請求項１７】
前記請求項１４〜１６の何れか１項に記載の半導体集積回路装置において、
前記複数個の入出力セルの有する保護回路は、各々、電源側保護回路と接地側保護回路とを備え、
前記複数個の入出力セルの下方の領域には、前記電源側保護回路と接続される電源配線と、前記接地側保護回路に接続される接地配線とが配置され、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、前記電源配線と接続される第１の電源配線、前記接地配線に接続される第１の接地配線、又は前記第１の電源配線若しくは第１の接地配線とは異なる第２の電源配線若しくは第２の接地配線が配置されている
ことを特徴とする半導体集積回路装置。
【請求項１８】
前記請求項１７記載の半導体集積回路装置において、
前記第１の電源配線若しくは第１の接地配線又は前記第２の電源配線若しくは第２の接地配線のうち、何れか２種の配線は、交互に配線され、
前記２種の配線において、１種の配線が複数本平行に配線されると共に、この複数本の平行配線とは別の配線層でその平行の配線とは垂直に交わる他の１種の複数本の垂直配線が配置され、前記複数本の平行配線と前記複数本の垂直配線とは同一電位間がビアで接続されたメッシュ状電源構造である
ことを特徴とする半導体集積回路装置。
【請求項１９】
前記請求項１３記載の半導体集積回路装置において、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、
前記半導体チップ内で必要な機能を構成するロジック回路素子又はメモリー回路素子である
ことを特徴とする半導体集積回路装置。
【請求項２０】
前記請求項１３記載の半導体集積回路装置において、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、
前記第１の電源配線及び第１の接地配線並びに前記第２の電源配線及び第２の接地配線のうち、２種の配線間に配置されて静電気放電から内部回路を守る保護回路である
ことを特徴とする半導体集積回路装置。
【請求項２１】
前記請求項１３記載の半導体集積回路装置において、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、
半導体チップ内で使用される信号配線と半導体基板との間に配置された電荷チャージ防止用のダイオードである
ことを特徴とする半導体集積回路装置。
【請求項２２】
前記請求項１３記載の半導体集積回路装置において、
前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、
前記第１の電源配線及び第１の接地配線並びに前記第２の電源配線及び第２の接地配線のうち、２種の配線間に配置される電源間容量である
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から侵入する静電気から半導体チップを保護する保護回路を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
図１８は、半導体チップの製造の際のウェハー６５を示すと共に、このウェハー６５中に作り込まれた複数個の半導体チップ６６を示している。半導体チップ６６の外周部は、ウェハー６５上の複数個の半導体チップ６６を切り離すための領域、いわゆるスクライブ領域３であり、このスクライブ領域３は、半導体チップ６６単体となると、ダイシングにより削られてしまう領域である。半導体チップ６６の４辺には、スクライブ領域３に沿って、外部との信号授受を行うための、信号入力用の入力セル、信号出力用の出力セル又は信号入出力用の入出力セル２が複数配置されている（以後、入力セル、出力セル又は入出力セルを総合して「入出力セル」と称する）。前記複数個の入出力セル２は、各々、電極パッド（図１８では図示せず）を持っており、この電極パッドを介して外部回路と信号の授受を行う。
【０００３】
近年、機能拡張のための信号数増加によって必要な電極パッド数が増えてきている。このため、半導体チップ６６の大きさを電極パッド数が律速してしまうことがしばしば発生している。
【０００４】
そこで、半導体チップ６６の大きさを縮小するように、例えば、特許文献１では、図１９に示すように、各入出力セル２のセル幅Ｗを細く作成して、その各入出力セル２の外部接続用の電極パッド１を、スクライブ領域３と入出力セル２との間において、上下に千鳥状に配置する構成が提案されている。尚、図１９において、３０は電極パッド１と入出力セル２とを接続する配線である。
【０００５】
従来では、更に、半導体チップ６６の大きさの縮小のため、例えば、特許文献２では、図２０に示すように、入出力セル２の上方に外部接続用の電極パッド１を配置して、入出力セル２とスクライブ領域３との間の領域を少面積とする提案もなされている。
【特許文献１】特開２０００−１６４６２０号公報（第４頁、第１図）
【特許文献２】特開２００４−２９６９９８号公報（第１４頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、半導体チップには、半導体チップ外部から侵入する静電気から半導体チップを保護する保護回路が各入出力セル２に備えられる。この保護回路を備えた半導体チップでは、図２１に示すように、半導体チップの外部から侵入する静電気は、外部接続用の電極パッド１から自己の入出力セル２内の接地側保護回路６を介して接地配線５へ抜けたり、電極パッド１から自己の入出力セル２内の電源側保護回路７を介して電源配線４へ抜ける。接地配線５の電位は、半導体チップ６６の基板電位と同一とする場合が多い。
【０００７】
このような保護回路６、７を備えた入出力セル２では、基本的には、電極パッド１と自己の入出力セル２内の接地側保護回路６との距離を短くして、その間の抵抗値を下げた方が、静電気に対する耐性は強くなることを本発明者等は知悉した。そこで、特許文献２で提案されている構成を検討すると、この構成では、各入出力セル２では、電極パッド１と自己の入出力セル２内の接地側保護回路６との距離が短く、またその距離は入出力セル２間で長短差が少ないので、静電気に対する耐性は強くなっている。
【０００８】
しかしながら、図２０及び図２１に示す従来の半導体集積回路装置では、スクライブ領域３に近い側の外部接続用の電極パッド１は、その一部分が入出力セル２の上方に位置するものの、スクライブ領域３に近い側の部分では、その下方に無駄な空き領域Ｃが発生してしまい、その結果、半導体チップ６６の縮小化がその分、効果的でないことが判った。つまり、半導体チップ６６の入出力セル２以外の回路、例えば内部ロジック回路は、半導体チップの内方側（チップ中央側、換言すれば、入出力セル２を挟んでスクライブ領域３と反対側）に存在するために、スクライブ領域３と入出力セル２との間に存在する空き領域Ｃは、使用し難く、無駄な領域となっていた。
【０００９】
本発明は、従来の半導体集積回路装置が持っていた前記の課題を解決して、大きさの小さい半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明では、外部接続用の電極パッド１と入出力セル２との相対配置位置を適宜変更することとする。
【００１１】
即ち、請求項１記載の発明の半導体集積回路装置は、データ入力機能のみ、データ出力機能のみ又はデータ入出力機能を持つと共に静電気放電に対して内部回路を保護する保護回路を備えた入出力セルが、半導体チップの周辺に並行に複数個並んで配置された半導体集積回路装置において、前記複数個の入出力セルは、各々、自己の保護回路と接続され且つ自己の入出力セルの上方に位置する電極パッドを有し、前記複数個の入出力セルの電極パッドは、その複数個の電極パッド全体として千鳥状に配置され、前記複数個の入出力セルの電極パッドのうち、前記半導体チップの辺に近い位置の電極パッドは、その半導体チップの辺に近い端部の位置が自己の入出力セルの端部の位置と同位置に設定され、前記複数個の入出力セルが各々備える保護回路は、自己の電極パッドと電源配線との間に配置された電源側保護回路と、自己の電極パッドと接地配線との間に配置された接地側保護回路とを備え、前記電源側保護回路は半導体チップの辺側に位置すると共に、前記接地側保護回路は前記半導体チップの内方側に位置することを特徴とする。
【００１２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路装置において、前記電源配線は前記半導体チップの辺側に位置すると共に、前記接地配線は前記半導体チップの内方側に位置することを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項２記載の半導体集積回路装置において、前記電源配線は前記電源側保護回路の上方に位置すると共に、前記接地配線は前記接地側保護回路の上方に位置することを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項１記載の半導体集積回路装置において、自己の入出力セルの前記接地側保護回路の中心位置とこの接地側保護回路に接続される電極パッドの中心位置との間の距離は、隣接する２個の入出力セル間で同一距離であることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項１記載の半導体集積回路装置において、前記電源側保護回路及び接地側保護回路は、各々、ＭＯＳ型トランジスタで構成されることを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項１記載の半導体集積回路装置において、前記電源側保護回路及び接地側保護回路は、各々、バイポーラ型トランジスタで構成されることを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項１記載の半導体集積回路装置において、前記電源側保護回路及び接地側保護回路は、各々、ダイオードで構成されることを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体集積回路装置において、前記複数個の入出力セルの上方には、半導体チップの辺から内方側に向かう方向に２列の電極パッド列が千鳥状に配置され、更に、前記半導体チップの内方側に向かって１列以上の電極バッドが配置され、前記３列以上の電極パッドが全体として千鳥状に配置されていることを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１記載の半導体集積回路装置において、前記保護回路を備えた入出力セルは、トリプルウェル領域に配置され、前記半導体チップの辺側のディープウェルの電位固定用ガードリング用拡散層は、前記電源側保護回路のガードリング用拡散層と共用されていることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項９記載の半導体集積回路装置において、前記接地側保護回路のガードリング用拡散層と、自己の入出力セル内に配置された所定回路のガードリング用拡散層とは、互いに隣接する部分同士が共用されていることを特徴とする。
【００２１】
請求項１１記載の発明は、前記請求項９記載の半導体集積回路装置において、自己の入出力セル内に配置され且つ隣り合う２つの所定回路のガードリング用拡散層同士は、互いに隣接する部分同士が共用されていることを特徴とする。
【００２２】
請求項１２記載の発明は、前記請求項１１記載の半導体集積回路装置において、前記隣り合う２つの所定回路のガードリング用拡散層において、前記互いに隣接する部分同士は削除されていることを特徴とする。
【００２３】
請求項１３記載の発明の半導体集積回路装置は、データ入力機能のみ、データ出力機能のみ又はデータ入出力機能を持つと共に静電気放電に対して内部回路を保護する保護回路を備えた入出力セルが、半導体チップの周辺に並行に複数個並んで配置された半導体集積回路装置において、前記複数個の入出力セルは、各々、自己の入出力セルと接続される電極パッドを有し、前記複数個の入出力セルの電極パッドは、その複数個の電極パッド全体として千鳥状に配置され、前記複数個の電極パッドのうち何れかの特定電極パッドは、その一部分が自己の入出力セルの上方に位置し且つその残りの部分が自己の入出力セルよりも半導体チップ内方側に位置し、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、配線、又は前記入出力セルとは異なる回路素子が配置されていることを特徴とする。
【００２４】
請求項１４記載の発明は、前記請求項１３記載の半導体集積回路装置において、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、電源配線又は接地配線が配置されていることを特徴とする。
【００２５】
請求項１５記載の発明は、前記請求項１４記載の半導体集積回路装置において、前記複数個の入出力セルの電極パッドのうち、前記半導体チップの辺に最も近い位置の電極パッドは、その半導体チップの辺に近い端部の位置が自己の入出力セルの端部の位置と同位置に設定されていることを特徴とする。
【００２６】
請求項１６記載の発明は、前記請求項１４記載の半導体集積回路装置において、前記複数個の入出力セルの電極パッドは、半導体チップの辺から内方側に向かう方向に２列以上配置され、前記特定電極パッドは、半導体チップの辺側から第２列目以上の電極パッドであることを特徴とする。
【００２７】
請求項１７記載の発明は、前記請求項１４〜１６の何れか１項に記載の半導体集積回路装置において、前記複数個の入出力セルの有する保護回路は、各々、電源側保護回路と接地側保護回路とを備え、前記複数個の入出力セルの下方の領域には、前記電源側保護回路と接続される電源配線と、前記接地側保護回路に接続される接地配線とが配置され、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域には、前記電源配線と接続される第１の電源配線、前記接地配線に接続される第１の接地配線、又は前記第１の電源配線若しくは第１の接地配線とは異なる第２の電源配線若しくは第２の接地配線が配置されていることを特徴とする。
【００２８】
請求項１８記載の発明は、前記請求項１７記載の半導体集積回路装置において、前記第１の電源配線若しくは第１の接地配線又は前記第２の電源配線若しくは第２の接地配線のうち、何れか２種の配線は、交互に配線され、前記２種の配線において、１種の配線が複数本平行に配線されると共に、この複数本の平行配線とは別の配線層でその平行の配線とは垂直に交わる他の１種の複数本の垂直配線が配置され、前記複数本の平行配線と前記複数本の垂直配線とは同一電位間がビアで接続されたメッシュ状電源構造であることを特徴とする。
【００２９】
請求項１９記載の発明は、前記請求項１３記載の半導体集積回路装置において、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、前記半導体チップ内で必要な機能を構成するロジック回路素子又はメモリー回路素子であることを特徴とする。
【００３０】
請求項２０記載の発明は、前記請求項１３記載の半導体集積回路装置において、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、前記第１の電源配線及び第１の接地配線並びに前記第２の電源配線及び第２の接地配線のうち、２種の配線間に配置されて静電気放電から内部回路を守る保護回路であることを特徴とする。
【００３１】
請求項２１記載の発明は、前記請求項１３記載の半導体集積回路装置において、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、半導体チップ内で使用される信号配線と半導体基板との間に配置された電荷チャージ防止用のダイオードであることを特徴とする。
【００３２】
請求項２２記載の発明は、前記請求項１３記載の半導体集積回路装置において、前記特定電極パッドの下方の領域のうち、前記入出力セルの半導体チップ内方に位置する部分の領域に配置される前記入出力セルとは異なる回路素子は、前記第１の電源配線及び第１の接地配線並びに前記第２の電源配線及び第２の接地配線のうち、２種の配線間に配置される電源間容量であることを特徴とする。
【００３３】
以上により、請求項１〜８記載の発明では、複数個並んで配置された入出力セルの上方に複数の電極パッドが千鳥状に複数列配置される構成において、半導体チップの辺側（即ち、スクライブ領域側）に近い電極パッドでは、その半導体チップの辺側端部の位置が、入出力セルの半導体チップの辺側端部と同位置に設定されているので、入出力セルとスクライブ領域との間の無駄な領域をなくすことができ、半導体チップのサイズを縮小することができる。
【００３４】
しかも、千鳥状に配置された複数個の電極パッドは、その全部が入出力セルの上方において半導体チップの内方側に位置することになるが、接地側保護回路が電源側保護回路よりも半導体チップの内方側に配置されるので、全体として千鳥状に配置された各電極パッドの中心位置と、それ等の電極パッドに接続される接地側保護回路の中心位置との距離を短く且つ各入出力セル間で相互にほぼ等しい距離にできる。従って、静電気放電能力を強化することができる。
【００３５】
また、請求項９〜１２記載の発明では、入出力セルがトリプルウェル領域に配置される場合に、電源側保護回路のウェル電位固定用の拡散領域（いわゆる、ガードリング用拡散領域）がディープウェルの電位を抑えることを兼ねるので、ディープウェル用のガードリング用拡散領域を不要にでき、その領域分の半導体チップのサイズの縮小が可能である。
【００３６】
更に、請求項１３〜２２記載の発明では、千鳥状に複数列配置された電極パッドのうち、一部領域が自己の入出力セルの上方に位置する特定電極パッドでは、その残りの部分が自己の入出力セルよりも半導体チップ内方側に位置していて、この残りの部分の下方の領域には、配線、又は前記入出力セルとは異なる回路素子が配置される。この配線や入出力セルとは異なる回路素子は、従来では入出力セル及び電極パッドよりも半導体チップの内方側のチップ内部領域に配置されていたので、本発明では、その分、半導体チップのサイズ縮小が可能である。
【発明の効果】
【００３７】
以上説明したように、請求項１〜８記載の発明によれば、複数個並んで配置された入出力セル２の上方に複数の電極パッドが千鳥状に複数列配置される構成において、入出力セルとスクライブ領域との間の無駄な領域をなくすことができるので、半導体チップのサイズを縮小することができる。
【００３８】
しかも、全体として千鳥状に配置された各電極パッドの中心位置と、それ等の電極パッドに接続される接地側保護回路の中心位置との距離を短く且つ各入出力セル間で相互にほぼ等しい距離にできるので、静電気放電能力を強化することができる。
【００３９】
また、請求項９〜１２記載の発明によれば、入出力セルがトリプルウェル領域に配置される場合に、ディープウェル用のガードリング用拡散領域を不要にできるので、その領域分の半導体チップのサイズの縮小が可能である。
【００４０】
更に、請求項１３〜２２記載の発明によれば、千鳥状に複数列配置された電極パッドのうち、特定電極パッドの下方の領域のうち、自己の入出力セルが位置しない領域に、配線、又は前記入出力セルとは異なる回路素子を配置したので、半導体チップのサイズ縮小が可能である。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体集積回路装置を示す配置図である。
【００４３】
同図は、外部接続用の電極パッド１と、この電極パッドに接続される入出力セル２との配置位置の関係を示している。同図において、電極パッド１ａ、１ｂは、スクライブ領域３から見ると、千鳥状に配置されており、半導体チップの辺側であるスクライブ領域３側から半導体チップの内方側に向かって２列配置されている。スクライブ領域３に近い側の電極パッド１ａでは、そのスクライブ領域３側の端部の位置が、入出力セル２のスクライブ領域３側の端部の位置とほぼ同位置となるように設定されている。
【００４４】
このように、千鳥配置された複数個の電極パッド１ａ、１ｂのうち、スクライブ領域３に近い側の電極パッド１ａにおいて、そのスクライブ領域３側の端部の位置が、入出力セル２のスクライブ領域３側の端部の位置とほぼ同位置に設定されているので、図２０及び図２１に示す従来例と比較して判るように、入出力セル２とスクライブ領域３との間に存在する空き空間Ｃをごく狭い領域に制限できるので、半導体チップの小型化が可能である。
【００４５】
図２では、図１の構成に加えて、各入出力セル２毎に、自己の電極パッド１ａ、１ｂに接続される接地側保護回路６及び電源側保護回路７が配置された構成が示されている。同図では、入出力セル２のスクライブ３側端部に接地側保護回路６が配置され、この接地側保護回路６の上方に、この接地側保護回路６に接続される接地配線５が図中横方向に延びて配置されている。また、前記接地側保護回路６の図中上方、すなわち、半導体チップ内方側には電源側保護回路７が配置され、この電源側保護回路７の上方に、この電源側保護回路７に接続される電源配線４が図中横方向に延びて配置されている。
【００４６】
図３は、前記図２の構成に対して、電源配線４及び接地配線５の配置位置をスクライブ領域３から見て逆としたものである。これに合わせて、入出力セル２に搭載される電極パッド１ａ、１ｂと電源配線４との間の電源側保護回路７、及び、前記電極パッド１ａ、１ｂと接地配線５の間の接地側保護回路６の配置位置も逆としている。即ち、図３では、入出力セル２のスクライブ３側端部に電源側保護回路７が配置され、この電源側保護回路７の上方に、この電源側保護回路７に接続される電源配線４が図中横方向に延びて配置されている。また、前記電源側保護回路７の図中上方の半導体チップ内方側には接地側保護回路６が配置され、この接地側保護回路６の上方に、この接地側保護回路６に接続される接地配線５が図中横方向に延びて配置されている。
【００４７】
以上のような保護回路６、７を備えた入出力セル２では、電源配線４を基準に、電極パッド１ａ又は１ｂから侵入印加された静電気は、前記電極パッド１ａ又は１ｂと接続される電源側保護回路７を介して電源配線４に抜ける。同様に、接地配線５を基準に、電極パッド１ａ又は１ｂから侵入印加された静電気は、前記電極パッド１ａ又は１ｂと接続される接地側保護回路６を介して接地配線５に抜けることになる。
【００４８】
前記図３に示した構成では、スクライブ領域３に近い電極パッド１ａのスクライブ領域３側の端部が入出力セル２の端部とほぼ同位置にある関係上、スクライブ領域３から遠い電極パッド１ｂは、その一部分が入出力セル２の上方に位置し、その残りの部分が入出力セル２よりも半導体チップ内方側に位置することになるが、接地側保護回路６が電源側保護回路７よりも半導体チップ内方側に位置しているので、各電極パッド１ａ、１ｂの中心位置と接地側保護回路６、６の中心位置との距離は、各入出力セル２間で短く且つほぼ同一距離にできて、それ等の電極パッド１ａ、１ｂと接地側保護回路６、６とを接続する接続配線の抵抗値を有効に低減することができる。従って、入出力セル２とスクライブ領域３との間の空き空間を少ない領域に制限しながら、接地側保護回路６の保護機能を強く発揮できて、静電気に対する耐性を強くすることが可能である。
【００４９】
図４は前記入出力セル２の内部構成を示す電気回路図である。図４（ａ）に示した入出力セル２は、出力制御回路２１及び入力回路２２並びにＨレベル出力トランジスタ２３及びＬレベル出力トランジスタ２４を有する入出力回路２５と、Ｐチャネル型ＭＯＳトランジスタで構成された電源側保護回路７と、Ｎチャネル型ＭＯＳトランジスタで構成された接地側保護回路６とを備えている。電極パッド１にＨレベル出力信号を出す場合には、出力制御回路２１は、Ｈレベル出力トランジスタ２３及びＬレベル出力トランジスタ２４のゲート部を共にＬレベルにし、一方、電極パッド１にＬレベル出力信号を出す場合には、前記ゲート部を共にＨレベルとする。電極パッド１の信号を半導体チップ内部に伝達する場合には、入力回路２２を介して伝達される。前記電源側保護回路７及び接地側保護回路６は、何れも、電極パッド１に接続される。尚、入出力回路２５の内部回路構成は一例を示したものであり、特に回路構成を限定するものではない。また、電源側保護回路７のＭＯＳ型トランジスタのゲート端子を電源ＶＤＤに直接接続し、接地側保護回路６のＭＯＳ型トランジスタのゲート端子を接地ＶＳＳに直接接続しているが、この間には、各々、抵抗素子やトランジスタなどを介して接続しても良く、特にこの箇所の接続方法を限定するものではない。
【００５０】
図４（ｂ）は、入出力セル２がデータ入力機能のみを有する場合の内部構成を示し、同図（ａ）に示したデータ入出力機能を有する場合に比して出力制御回路２１及び２個の出力トランジスタ２３、２４が削除されている。同図（ｃ）は入出力セル２がデータ出力機能のみを有する場合の内部構成を示し、同図（ａ）に示した入力回路２２が削除されている。
【００５１】
図４（ｄ）及び（ｅ）は、接地側保護回路６及び電源側保護回路７の構成の変形例を示し、同図（ｃ）ではバイポーラ型トランジスタで構成した場合を、同図（ｄ）ではダイオードで構成した場合を示している。尚、図４（ａ）、（ｃ）、（ｄ）及び（ｅ）に示した入出力セル２では、入出力回路２５内のＨレベル出力トランジスタ２３及びＬレベル出力トランジスタ２４も、各々、電源側保護回路や接地側保護回路としても機能する。
【００５２】
（第２の実施形態）
図５は、本発明の第２の実施形態の半導体集積回路装置を示す配置図である。
【００５３】
同図では、各入出力セル２の電極パッド１を千鳥状に配置することは前記第１の実施形態と同様であるが、本実施形態では、前記各入出力セル２の上方において、半導体チップの辺側（即ち、スクライブ領域３側）から半導体チップ内方側に向かう方向に２列の電極パッド列が配置されるのに加えて、前記半導体チップの内方側に向かって更に１列の電極バッド１ｃを配置して、３列の電極パッド１ａ〜１ｃを全体として千鳥状に配置したものである。その他、スクライブ領域３に近い電極パッド１ａの端部と入出力セル２の端部との位置関係や、電源側保護回路７と接地側保護回路６との位置関係については、図１や図３と同様である。
【００５４】
尚、本実施形態では、３列の電極パッド列としたが、４列以上の電極パッド列の千鳥状に配置しても良いのは、勿論である。
【００５５】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。
【００５６】
本実施形態は、入出力セルの長さ（半導体チップの辺側から中央部に向かう方向の距離）を短縮して、電極パッド下方の空き領域を広く確保しようとするものである。
【００５７】
図６〜図９は、図２に示した入出力セル２の内部レイアウト構成を示す。図６は平面図を、図７は図６のＸ−Ｘ’線断面図を、図８は図６のＹ−Ｙ’線断面図を、図９は図６のＺ−Ｚ’線断面図を示す。これ等の図から判るように、入出力セル２には、半導体チップの辺側から順に、Ｎ型拡散層領域４０を有する接地側保護回路６、Ｐ型拡散層領域４１を有する電源側保護回路７が配置される。更に、前記電源側保護回路７の図６上方（半導体チップの内方側）には、順に、信号入出力用のＩ／Ｏバッファ回路７０、レベルシフト回路（高耐圧側）７１ａ、レベルシフト回路（低耐圧側）７１ｂが配置される。前記Ｉ／Ｏバッファ回路７０は、半導体チップの辺側に位置するＰ型拡散層領域４３と、半導体チップの中央部側に位置するＮ型拡散層領域４２とを有する。また、前記レベルシフト回路（高耐圧側）７１ａも、半導体チップの辺側に位置するＰ型拡散層領域４３と、半導体チップの中央部側に位置するＮ型拡散層領域４２とを有し、前記レベルシフト回路（低耐圧側）７１ｂも、半導体チップの辺側に位置するＮ型拡散層領域４４と、半導体チップの中央部側に位置するＰ型拡散層領域４５とを有する。前記レベルシフト回路７１ａ、７１ｂは、図１０に示す回路図から判るように、高電圧ＶＰＰで動作する高耐圧トランジスタＴｒ１、Ｔｒ２などを含む高耐圧側のレベルシフト回路７１ａと、低電圧で動作する低耐圧トランジスタＴｒ３、Ｔｒ４などを含む低耐圧側のレベルシフト回路７１ｂである。
【００５８】
前記入出力セル２において、前記接地側保護回路６、電源側保護回路７、Ｉ／Ｏバッファ回路７０及びレベルシフト回路（高耐圧側）７１ａは高電圧ＶＰＰで動作し、レベルシフト回路（低耐圧側）７１ｂは低電圧ＶＤＤで動作する。半導体チップ内方に配置された内部回路は低電圧ＶＤＤで動作し、その内部回路からの信号は前記レベルシフト回路（低耐圧側）７１ｂ及びレベルシフト回路（高耐圧側）７１ａによって高電圧ＶＰＰの信号にレベルシフトされた後、Ｉ／Ｏバッファ回路７０を介して電極パッド１ａ又は１ｂから出力される。前記高電圧ＶＰＰで動作する回路６、７、７０及び７１ａは、それ等の回路で発生した高電圧ノイズが半導体チップ中央側に位置する内部回路へ伝播することを防止するために、入出力セル２はトリプルウェル構造とされており、図８及び図９から判るように、前記高電圧ＶＰＰで動作する回路６、７、７０及び７１ａとＰ型半導体基板３０とを電気的に分離するＮ型ディープウエル３１が配置されて、トリプルウェル領域４８が形成されている。
【００５９】
前記入出力セル２に備える各回路６、７、７０、７１ａ及び７１ｂでは、それ等の拡散領域４０〜４３の周囲を囲むように、その拡散領域の導電型とは反対導電型のウェル電位固定用の拡散領域、つまりガードリング用拡散領域３５又は３６が配置されている。また、Ｎ型ディープウエル３１の半導体チップ辺側端部及び半導体チップ内方側端部にも、各々、Ｐ型ガードリング用拡散領域４６が配置されている。
【００６０】
一方、図１１及び図１２は、前記図３に示した入出力セル２の内部レイアウト構成を示す。これ等の図において、入出力セル２では、半導体チップの辺側に電源側保護回路７が位置し、その半導体チップ内方側に接地側保護回路６が位置している。従って、半導体チップの辺側には、電源側保護回路７のＮ型拡散領域４１、及びこのＮ型拡散領域４１に配置されたＰ型ガードリング用拡散領域３６が位置するので、Ｎ型ディープウエル３１の半導体チップ辺側端部には、専用のＰ型ガードリング用拡散領域４６を配置する必要がなく、このＰ型ガードリング用拡散領域４６を電源側保護回路（所定回路）７のＰ型ガードリング用拡散領域３６で共用することができる。その結果、前記Ｎ型ディープウエル３１の専用のＰ型ガードリング用拡散領域４６を配置する領域の分、入出力セル２の長さを短縮することが可能である。
【００６１】
図１３〜図１５は、本実施形態の変形例を示す。
【００６２】
図１３は、前記図１１の入出力セル２のレイアウト構成において、Ｉ／Ｏバッファ回路７０のＮ型拡散領域４２側とＰ型拡散領域４３側との位置を入れ換えたものである。このレイアウト構成では、接地側保護回路６のＰ型ガードリング用拡散領域３５と、Ｉ／Ｏバッファ回路７０のＰ型ガードリング用拡散領域３５とが隣接すると共に、Ｉ／Ｏバッファ回路７０のＮ型ガードリング用拡散領域３６と、レベルシフト回路（高耐圧側）７１ａのＮ型ガードリング用拡散領域３６とが隣接することになる。図１４は、更に、前記図１３の入出力セル２のレイアウト構成において、前記隣り合う接地側保護回路６とＩ／Ｏバッファ回路７０（２つの所定回路）の２つのＰ型ガードリング用拡散領域３５、３５同士の互いに対向して隣接する部分同士が共用化されると共に、隣り合うＩ／Ｏバッファ回路７０とレベルシフト回路（高耐圧側）７１ａ（２つの所定回路）の２つのＮ型ガードリング用拡散領域３６、３６同士の互いに対向して隣接する部分同士を共用化したものである。この構成により、共用した２箇所の隣接領域分だけ、入出力セル２の長さを短縮できる。
【００６３】
図１５は、更に、前記図１４のレイアウト構成において、Ｉ／Ｏバッファ回路７０のＰ型拡散領域４３と、レベルシフト回路（高耐圧側）７１ａのＰ型拡散領域４３とは、共に、回路を生成する領域であるので、その両Ｐ型拡散領域４３、４３の間に位置している対向隣接領域のＮ型ガードリング用拡散領域３６ａを削除したものである。この構成により、更に、入出力セル２の長さを短縮することができる。
【００６４】
（第４の実施形態）
図１６は、本発明の第４の実施形態の半導体集積回路装置を示す配置図である。
【００６５】
同図は、電極パッド１とそれに接続される入出力セル２との配置位置を示している。同図において、電極パッド１ａ、１ｂは、スクライブ領域３から見ると、千鳥状に配置されており、スクライブ領域３に近い電極パッド１ａのスクライブ領域３側の端部は、入出力セル２のスクライブ領域３側の端部と同位置に設定されている。このため、スクライブ領域３から遠い電極パッド（特定電極パッド）１ｂでは、その一部分（電極パッド１ａ側の端部）は入出力セル２の上方に位置するが、その残りの部分は入出力セル２よりも半導体チップ内方側に位置している。その結果、その電極パッド１ｂの半導体チップ内方側の端部の下方は、入出力セル２と重ならない空き領域５０が生じている。本実施形態では、この空き領域５０を有効利用する。
【００６６】
図１７は、前記空き領域５０に、電源配線又は、入出力セル２とは異なる回路素子を配置した例を示している。以下説明する。
【００６７】
前記空き領域５０に電源配線を配置する場合、電極パッド１ａ、１ｂが使用している配線層よりも下層の配線層を用いた電源配線を配置する。この電源配線は、直線的な配線でも良いが、メッシュ状電源配線でも良い。このメッシュ状電源配線について説明すると、電極パッド１ａ、１ｂが第ｎ層目配線で構成されている場合に、（ｎ−１）層目の配線で電源配線５１及び接地配線５２を交互にスクライブ領域３と平行に複数本配線すると共に、（ｎ−２）層目の配線において電源配線５３及び接地配線５４を交互にスクライブ領域３と垂直に複数本配線し、その上で、同一ノード間では（ｎ−１）層目と（ｎ−２）層目とをビア５５で接続し、これにより、いわゆるメッシュ状電源構造６０を構成する。
【００６８】
尚、前記メッシュ状電源構造６０は、入出力セル２で使用する電源配線４及び接地配線５（図３参照）に接続される電源配線及び接地配線を各々第１の電源配線及び第１の接地配線とすると、これ等の第１の電源配線及び第１の接地配線と、それ以外の第２の電源配線及び第２の接地配線とのうち、何れか２種の配線間で選択的に組み合わされた電源配線と接地配線を使用して構成することができる。
【００６９】
また、図１７に示すように、前記空き領域５０に入出力セル２とは異なる回路素子を配置する場合には、半導体チップ内で必要な機能を構成する回路や素子を配置する。このような回路、素子としては、例えば、ロジック回路素子やメモリー回路素子などである。また、前記第２の電源配線及び第２の接地配線と、それ以外の第３の電源配線及び第３の接地配線とのうち、何れか２種の配線間で選択的に組み合わされた電源配線と電源配線、電源配線と接地配線、接地配線と接地配線との間の静電気放電から保護する保護回路を配置しても良い。更には、入出力セル２とは異なる回路素子として、図１７に示したように、信号配線５６の電荷チャージアップ防止用として、信号配線５６と半導体基板５７との間の挿入するダイオード５８としたり、前記複数の電源配線及び前記複数の接地配線との間に配置する電源間容量素子５９としても良い。
【００７０】
尚、本実施形態では、電極パッドを２列配置した場合を説明したが、３列以上配置した場合に、第３列目以降の電極パッドの半導体チップ内方側端部が、入出力セル２よりも半導体チップ内方側に位置することになる場合には、この第３列目以降の電極パッドの下方の領域のうち、前記入出力セル２が位置しない空き領域に対して本実施形態を適用すれば良い。
【産業上の利用可能性】
【００７１】
以上説明したように、本発明では、半導体チップの機能拡張による電極パッド数の増加や微細化に伴う電極パッドの律速によるチップサイズ縮小が困難な場合であっても、半導体チップのサイズを効果的に縮小できるので、半導体チップを構成する各種半導体集積回路装置として有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態の半導体集積回路装置において、各入出力セルと外部接続用の電極パッドとスクライブ領域との位置関係を示す平面図である。
【図２】図１の半導体集積回路装置に更に電源配線、接地配線並びに電源側保護回路及び接地側保護回路を配置した平面図である。
【図３】図２の半導体集積回路装置の変形例を示す平面図である。
【図４】図２及び図３の半導体集積回路装置に備える入出力回路及び電源側保護回路及び接地側保護回路の電気回路を示し、同図（ａ）は入出力回路が入出力機能を有する場合を示す図、同図（ｂ）は入出力回路が入力機能のみを有する場合を示す図、同図（ｃ）は入出力回路が出力機能のみを有する場合を示す図、同図（ｄ）は電源側保護回路及び接地側保護回路の他の内部構成例を示す図、同図（ｅ）は電源側保護回路及び接地側保護回路の更に他の内部構成例を示す図である。
【図５】本発明の第２の実施形態の半導体集積回路装置において、各入出力セルと外部接続用の電極パッドとスクライブ領域との位置関係を示す平面図である。
【図６】本発明の第３の実施形態の半導体集積回路装置において、図２に示した入出力セルの内部レイアウト構成を示す図である。
【図７】図６のＸ−Ｘ’線断面を示す図である。
【図８】図６のＹ−Ｙ’線断面を示す図である。
【図９】図６のＺ−Ｚ’線断面を示す図である。
【図１０】入出力回路に備えるレベルシフト回路の電気回路の構成例を示す図である。
【図１１】図３に示した入出力セルの内部レイアウト構成を示す図である。
【図１２】図１１のＺ−Ｚ’線断面を示す図である。
【図１３】図１１の入出力セルのレイアウト構成の変形例を示す図である。
【図１４】図１３の入出力セルを改良したレイアウト構成を示す図である。
【図１５】図１４の入出力セルを更に改良したレイアウト構成を示す図である。
【図１６】本発明の第４の実施形態の半導体集積回路装置において、各入出力セルと外部接続用の電極パッドとスクライブ領域との位置関係を示す平面図である。
【図１７】同半導体集積回路装置において、内方側に位置する電極パッドの下方に生じた空き領域に、メッシュ電源構造や、入出力セルとは異なる回路素子の配置例を示す平面図である。
【図１８】半導体チップの製造の際の半導体ウェハーとその内部に位置する多数の半導体チップを示す平面図である。
【図１９】従来の各入出力セルと外部接続用の電極パッドとスクライブ領域との位置関係を示す図である。
【図２０】従来の改良された各入出力セルと電極パッドとスクライブ領域との位置関係を示す平面図である。
【図２１】図２０の平面図に電源配線、接地配線並びに電源側保護回路及び接地側保護回路を配置した平面図である。
【符号の説明】
【００７３】
１ａ                  電極パッド
１ｂ                  電極パッド（特定電極パッド）
２、２５              入出力セル
３                    スクライブ領域
４                    電源配線
５                    接地配線
６                    接地側保護回路（所定回路）
７                    電源側保護回路（所定回路）
２１                  出力制御回路
２２                  入力回路
３０                  Ｐ型半導体基板
３１、３２            Ｎ型ディープウェル
３５、３６、４６      ガードリング用拡散層（ウェル電位固定用の拡散領域）
４８                  トリプルウェル領域
５０                  空き領域
５１、５３            電源配線
５２、５４            接地配線
５３                  電源配線
５４                  接地配線
５６                  信号線
５７                  半導体基板
５８                  電荷チャージアップ防止用ダイオード
５９                  電源間容量
６０                  メッシュ状電源構造
６５                  半導体ウェハー
６６                  半導体チップ
７０                  Ｉ／Ｏバッファ回路（所定回路）
７１ａ                レベルシフト回路（高耐圧用）
７１ｂ                レベルシフト回路（低耐圧用）
【図１】
2008166495.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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