(57)【要約】【課題】書き込み共通端子を外部に出して書き込み回路をチップの外部に設けた場合であっても、サージによるトリミング素子の破壊を防止できるサイリスタＰＲＯＭ回路を提供することを目的とする。【解決手段】書き込み共通端子ＰＥにサージ保護用のサイリスタ５、サージ保護用ダイオード９、サージ印加時においてスイッチング素子のサイリスタ２をＯＦＦさせるＮチャンネルＭＯＳトランジスタ８から成るサージ保護回路２３を設け、電源電圧オープン時に書き込み共通端子ＰＥより印加したサージ電流をサージ保護用のサイリスタ５へ流す。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子としての第１のサイリスタと書き込みデータに応じてトリミングされるトリミング素子との直列回路に、書き込み共通端子から通電して前記トリミング素子をトリミングするサイリスタＰＲＯＭ回路において、
前記書き込み共通端子からのサージを検出して前記第１のサイリスタのターンオン状態への移行を禁止する保護回路を設けた
サイリスタＰＲＯＭ回路。
【請求項２】
前記保護回路は、
書き込み共通端子に発生したサージが印加される第２のサイリスタと、
前記第２のサイリスタをＯＮ／ＯＦＦする第１のトランジスタと、
前記第２のサイリスタに接続され前記サージの発生時に前記第２のサイリスタのカソード端子電圧をクランプさせる第１のダイオードと、
前記第２のサイリスタに接続され前記第１のサイリスタをサージ印加発生時にＯＦＦする第２のトランジスタと、
書き込み共通端子と前記第２のサイリスタとの接続点と前記トリミング素子との間に介装された第２のダイオードと
を有している請求項１記載のサイリスタＰＲＯＭ回路。
【請求項３】
前記第１のサイリスタのＮ型ベースとアノード端子間に接続した抵抗体の抵抗値が、前記第２のサイリスタのＮ型ベースとアノード端子間に接続した抵抗体の抵抗値より小さいまたは等しい
請求項１記載のサイリスタＰＲＯＭ回路。
【請求項４】
前記第１のサイリスタのＰ型ベースとカソード端子間に接続した抵抗体の抵抗値が、前記第２のサイリスタのＰ型ベース、カソード端子間に接続した抵抗体の抵抗値より小さいまたは等しい
請求項１記載のサイリスタＰＲＯＭ回路。
【請求項５】
前記第１のサイリスタのＰ型アノード拡散層とＮ型カソード拡散層が、Ｎ型ベース端子とＰ型ベース端子の外側に配置され、前記第２のサイリスタのＰ型アノード拡散層とＮ型カソード拡散がＮ型ベース端子とＰ型ベース端子の間に配置された
請求項１記載のサイリスタＰＲＯＭ回路。
【請求項６】
前記第１のトランジスタがＮチャンネルＭＯＳトランジスタである
請求項２記載のサイリスタＰＲＯＭ回路。
【請求項７】
第１のダイオードは、基準電位と前記第２のサイリスタのカソード端子に１ヶ以上のダイオードを直列に接続して構成した
請求項２記載のサイリスタＰＲＯＭ回路。
【請求項８】
前記第１のダイオードと並列に抵抗体を接続した
請求項７記載のサイリスタＰＲＯＭ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子にサイリスタを用いたＰＲＯＭ回路に関するものである。
【背景技術】
【０００２】
ポリシリコンなどからなるヒューズを有するＰＲＯＭ（Programmable Read Only Memory）回路は、前記ヒューズを選択的に断線させてデータを書き込むことができる。前記ヒューズへ書き込み電流を印加するスイッチング素子としてサイリスタを使用したサイリスタＰＲＯＭ回路が知られている（例えば、特許文献１参照）。
【０００３】
図７は従来のサイリスタＰＲＯＭ回路の１ビット分Ｍ１だけを示す。
１は各ビットのデータを記録するヒューズ、２はヒューズ１へ書き込み電流を印加するスイッチング素子であるサイリスタ、３，４はサイリスタ２をＯＮ／ＯＦＦするためのＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタである。ここでは端子２０を基準電位ＧＮＤに接続し、端子２１に電源電圧Ｖｃｃが印加されている。
【０００４】
各ビットのヒューズ１へ書き込みを行う動作について説明する。
まず、全ビットのＢＩＴ端子２２に“Ｈ”レベルの電圧を印加し、全ビットのサイリスタ２をＯＦＦにする（ＮチャンネルＭＯＳトランジスタ３をＯＮ状態、ＰチャンネルＭＯＳトランジスタ４をＯＦＦ状態）。同時に、書き込み共通端子ＰＥへ内部回路により生成した電圧Ｖｐｐを印加する。
【０００５】
次に、書き込みを行うビットのＢＩＴ端子２２の電圧を“Ｌ”レベルにし、サイリスタ２をＯＮする。その結果、電圧Ｖｐｐの共通端子ＰＥより、サイリスタ２を通してヒューズ１へ電流が流れ込み、ヒューズ１が断線状態と成って書き込みが完了する。このような方法で、書き込みを行うビットのサイリスタ２を順番にＯＮさせて、各ビットの書き込みを順次に行う。
【特許文献１】特開２０００−２９３９９６号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トリミング素子としてツェナーザップを使用した場合には、ツェナーザップは１５０〜２００ｍＡの定電流印加による書き込みが必要となる。書き込み共通端子ＰＥをＰＲＯＭ回路のチップの外部に出さない仕様の場合には、この１５０〜２００ｍＡの電流を供給できる定電流印加回路を書き込み回路として前記チップの内部に搭載しなければならない。
【０００７】
また、トリミング素子がポリシリコンヒューズの場合には、立ち上がり時定数０．１５〜２μｓｅｃの電圧パルスを生成する書き込み回路を前記チップの内部に搭載しなければならない。特に、１５０〜２００ｍＡの電流パルス印加が必要なツェナーザップおよび特定の立ち上がり特性の電圧パルスによる書き込みが必要となるポリシリコンヒューズの場合、書き込み回路の面積が大きくなり、チップ面積が大きくなると言う問題点がある。
【０００８】
また、書き込み共通端子ＰＥを組立実装ピンとして外部に出して、書き込み回路をチップの外部に設けることによって、チップ面積の削減を期待できるが、書き込み回路をチップの外部に設けて接続した場合には、サージによりトリミング素子が破壊してしまうと言う問題点を有しているのが現状である。
【０００９】
本発明は上記従来の問題点を解決するもので、書き込み共通端子ＰＥを組立実装ピンとして外部に出して書き込み回路をチップの外部に設けた場合であっても、サージによるトリミング素子の破壊を防止できるサイリスタＰＲＯＭ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１記載のサイリスタＰＲＯＭ回路は、スイッチング素子としての第１のサイリスタと書き込みデータに応じてトリミングされるトリミング素子との直列回路に、書き込み共通端子から通電して前記トリミング素子をトリミングするサイリスタＰＲＯＭ回路において、前記書き込み共通端子からのサージを検出して前記第１のサイリスタのターンオン状態への移行を禁止する保護回路を設けたことを特徴とする。
【００１１】
本発明の請求項２記載のサイリスタＰＲＯＭ回路は、請求項１において、前記保護回路は、書き込み共通端子に発生したサージが印加される第２のサイリスタと、前記第２のサイリスタをＯＮ／ＯＦＦする第１のトランジスタと、前記第２のサイリスタに接続され前記サージの発生時に前記第２のサイリスタのカソード端子電圧をクランプさせる第１のダイオードと、前記第２のサイリスタに接続され前記第１のサイリスタをサージ印加発生時にＯＦＦする第２のトランジスタと、書き込み共通端子と前記第２のサイリスタとの接続点と前記トリミング素子との間に介装された第２のダイオードとを有していることを特徴とする。
【００１２】
本発明の請求項３記載のサイリスタＰＲＯＭ回路は、請求項１において、前記第１のサイリスタのＮ型ベース、アノード端子間に接続した抵抗体の抵抗値が、前記第２のサイリスタのＮ型ベース、アノード端子間に接続した抵抗体の抵抗値より小さいまたは等しいことを特徴とする。
【００１３】
本発明の請求項４記載のサイリスタＰＲＯＭ回路は、請求項１において、前記第１のサイリスタのＰ型ベース、カソード端子間に接続した抵抗体の抵抗値が、前記第２のサイリスタのＰ型ベース、カソード端子間に接続した抵抗体の抵抗値より小さいまたは等しいことを特徴とする。
【００１４】
本発明の請求項５記載のサイリスタＰＲＯＭ回路は、前記第１のサイリスタのＰ型アノード拡散層とＮ型カソード拡散層が、Ｎ型ベース端子とＰ型ベース端子の外側に配置、前記第２のサイリスタのＰ型アノード拡散層とＮ型カソード拡散がＮ型ベース端子とＰ型ベース端子の間に配置されたことを特徴とする。
【００１５】
本発明の請求項６記載のサイリスタＰＲＯＭ回路は、請求項２において、前記第１のトランジスタがＮチャンネルＭＯＳトランジスタであることを特徴とする。
本発明の請求項７記載のサイリスタＰＲＯＭ回路は、請求項２において、第１のダイオードは、基準電位と前記第２のサイリスタのカソード端子に１ヶ以上のダイオードを直列に接続して構成したことを特徴とする。
【００１６】
本発明の請求項８記載のサイリスタＰＲＯＭ回路は、請求項７において、前記第１のダイオードと並列に抵抗体を接続したことを特徴とする。
【発明の効果】
【００１７】
通常、サイリスタのＤＣ耐圧は２０ボルト未満であるが、パルス電流印加によるＡＣ耐圧（ＴＬＰ耐圧）は、接合間の寄生容量によりアノード端子の印加された電流が瞬間的にＰ型ベース端子からＮ型ベース端子へ流れ、瞬間的に電圧が増加してＯＮするため、ＤＣ耐圧よりも低くなる。
【００１８】
この構成によると、電源電圧が印加されないオープン状態のサージモードでは、サージ保護用サイリスタとしての前記第２のサイリスタがオープン状態、スッチング素子のサイリスタとしての第１のサイリスタがＯＦＦ状態となり、“第２のサイリスタのサージ印加時の耐圧（５〜８Ｖ）＜  第１のサイリスタのサージ印加時の耐圧（約１５〜２０Ｖ）＋サージ保護用ダイオードとしての第１のダイオード（１Ｄ＝０．７Ｖ）”で、書き込み共通端子ＰＥより印加したサージは、スイッチング素子側の第１のサイリスタへは流れず、全てが第２のサイリスタ側へ流れる。
【００１９】
また、トリミング素子へ書き込みを行う書き込みモードでは、電源電圧Ｖｃｃが印加されるため、第２のサイリスタはＯＦＦ状態で、書き込み共通端子ＰＥより印加した書き込み電流は、全てトリミング素子側へ流れる。
【００２０】
すなわち、書き込み共通端子ＰＥにサージ保護用の保護回路を設けることで、外部からの書き込みが可能になり、書き込み回路をチップ内部に搭載する必要がなく、チップ面積を小さくできる。
【００２１】
また、スイッチング素子をバイポーラトランジスタで構成するＰＲＯＭ回路と比較しても、サイリスタはバイポーラトランジスタよりも電流能力が高いため、スイッチング素子の面積を小さくすることができ、チップ面積を小さくすることができる。
【００２２】
特に、ＰＲＯＭ回路の占有面積が大きい製品では、チップ面積の縮小効果が大きい。実際、温度補償型水晶発振器（ＴＣＸＯ）向けアナログＬＳＩにおいて３０〜４０ビットのバイポーラトランジスタで構成するポリシリコンヒューズによるＰＲＯＭ回路を使用しており、チップ全体の約７％を占めている。スイッチング素子を電流能力が同等（２００ｍＡ）のサイリスタに変更すると、スイッチング素子のセル面積がバイポーラトランジスタの約３７．９％になり、製品チップ全体の面積はバイポーラトランジスタで構成するＰＲＯＭの約９５％で、約５％縮小される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて説明する。なお、従来例と同一の構成については同一の符号を付けて説明する。
図１と図６は本発明のサイリスタＰＲＯＭ回路を示す。
【００２４】
このサイリスタＰＲＯＭ回路は、第１のサイリスタとしてのサイリスタ２と、書き込みデータに応じてトリミングされるトリミング素子としてのヒューズ１との直列回路に、書き込み共通端子ＰＥから通電してヒューズ１をトリミングするサイリスタＰＲＯＭ回路であって、サイリスタ２のアノードＡにヒューズ１の一端が接続されている。カソードＫは基準電位ＧＮＤに接続されている。ゲートＧは、ＰチャンネルＭＯＳトランジスタ４のドレインとＮチャンネルＭＯＳトランジスタ３のドレインとの接続点に接続されている。ＰチャンネルＭＯＳトランジスタ４のソースは電源電圧Ｖｃｃ＝５Ｖに接続されている。ＮチャンネルＭＯＳトランジスタ３のソースは基準電位ＧＮＤに接続されている。ＰチャンネルＭＯＳトランジスタ４のゲートとＮチャンネルＭＯＳトランジスタ３のゲートはＢＩＴ端子２２に接続されている。
【００２５】
ここでサイリスタ２は、等価的にはＰＮＰトランジスタ２ＰとＮＰＮトランジスタ２Ｎとを組み合わせた複合回路によって構成されており、ＰＮＰトランジスタ２Ｐのエミッタがサイリスタ２のアノードＡ、ＮＰＮトランジスタ２Ｎのエミッタがサイリスタ２のカソードＫ、ＮＰＮトランジスタ２Ｎのベースがサイリスタ２のゲートＧであって、ＰＮＰトランジスタ２Ｐのベースとエミッタとの間に抵抗体１２が接続され、ＰＮＰトランジスタ２Ｎのベースとエミッタとの間に抵抗体１１が接続されている。
【００２６】
サイリスタ５は、等価的にはＰＮＰトランジスタ５ＰとＮＰＮトランジスタ５Ｎとを組み合わせた複合回路によって構成されており、ＰＮＰトランジスタ５Ｐのエミッタがサイリスタ５のアノードＡ、ＮＰＮトランジスタ５Ｎのエミッタがサイリスタ５のカソードＫ、ＮＰＮトランジスタ５Ｎのベースがサイリスタ５のゲートＧであって、ＰＮＰトランジスタ５Ｐのベースとエミッタとの間に抵抗体１３が接続され、ＰＮＰトランジスタ５Ｎのベースとエミッタとの間に抵抗体１４が接続されている。
【００２７】
ここでは、書き込み共通端子ＰＥは第２のダイオードとしてのダイオード６のアノードに接続され、ダイオード６のカソードがヒューズ１の他端に接続されている。図１において仮想線で囲んだ部分が保護回路２３である。
【００２８】
保護回路２３は、前記ダイオード６の他に次の要素で構成されている。
書き込み共通端子ＰＥとダイオード６のアノードとの接続点は、第２のサイリスタとしてのサイリスタ５のアノードに接続されている。サイリスタ５のカソードは、第１のダイオードとしての一つ以上のダイオード９と抵抗体１０の並列回路を介して基準電位ＧＮＤに接続されている。
【００２９】
サイリスタ５のゲートはＰチャンネルＭＯＳトランジスタ７のドレインに接続されている。ＮチャンネルＭＯＳトランジスタ７のソースは基準電位ＧＮＤに接続されている。ＮチャンネルＭＯＳトランジスタ７のゲートは、電源電圧Ｖｃｃに接続されると共に抵抗体２４を介して基準電位ＧＮＤに接続されている。
【００３０】
更に、サイリスタ５のゲートはＮチャンネルＭＯＳトランジスタ８のゲートに接続されている。ＮチャンネルＭＯＳトランジスタ８のドレインはサイリスタ２のゲートに接続されている。ＮチャンネルＭＯＳトランジスタ８のソースは基準電位ＧＮＤに接続されている。
【００３１】
抵抗体１０は、サージ印加前の電流が流れていない状態において、サージ保護用のサイリスタ５のカソード端子電圧をＧＮＤにするために設けられている。Ｎ型ベース端子、Ｐ型ベース端子オープン状態におけるサイリスタ２，サイリスタ５のサージ印加時の耐圧特性の安定化のため、アノード電極−ベース電極間、カソード電極−ベース電極間に、抵抗体１１，１２，１３，１４が接続されており、
サイリスタ２のサージ印加時耐圧  ＞  サイリスタ５のサージ印加時耐圧
になるよう
抵抗体１１の抵抗値  ≦  抵抗体１４の抵抗値、
抵抗体１２の抵抗値  ≦  抵抗体１３の抵抗値
に設定されている。抵抗体１１の抵抗値は約１ｋΩ、抵抗体１４の抵抗値は約２ｋΩ、抵抗体１２の抵抗値は１０〜１００Ω、抵抗体１３の抵抗値は約２ｋΩである。抵抗体１１と抵抗体１４、抵抗体１２と抵抗体１３は等しい設定でも実施できる。
【００３２】
ヒューズ１、サイリスタ２、ＮチャンネルＭＯＳトランジスタ３、ＰチャンネルＭＯＳトランジスタ４などは図７と同じである。また、ヒューズ１はポリシリコンヒューズである。
【００３３】
このように接続したため、サイリスタ５はサージを印加するサージ保護用として作用し、ダイオード６はヒューズ１の側へのサージ印加を防止するサージ保護用として作用する。ＮチャンネルＭＯＳトランジスタ７はサージ保護用のサイリスタ５をＯＮ／ＯＦＦするトランジスタとし作用し、ＮチャンネルＭＯＳトランジスタ８はサージ発生時にサイリスタ２をＯＦＦするように作用する。ダイオード９を２個のダイオードで構成した場合には、サイリスタ５のカソード端子電圧をサージ発生時に二つのダイオードの電圧（＝１．４Ｖ）電圧にクランプする。
【００３４】
更に、図２（ａ）（ｂ）に第１のスイッチング素子のサイリスタ２、図３（ａ）（ｂ）に第２のサージ保護用のサイリスタ５の構造図を示す。２００はＰ型のＳｉ基板、２０１はＰ＋拡散層のアノード、２０２はＮ＋拡散層のカソード、２０３はＰ型ベース拡散層、２０４はＮ型ベース拡散層、２０５はＰ型ベース拡散層２０３の電極取り出し用Ｐ＋拡散層、２０６はＮ型ベース拡散層の電極取り出し用Ｎ＋拡散層、２０７はＰ型ベース拡散層２０３をＰ型Ｓｉ基板２００に対して分離するための埋め込みＮ＋拡散層、２０８はアノード電極、２０９はカソード電極、２１０はＰ型ベース電極、２１１はＮ型ベース電極である。スイッチング素子のサイリスタ２のＰ型アノード拡散層２０１とＮ型カソード拡散層２０２は、Ｎ型ベースのＮ＋拡散層２０６とＰ型ベースＰ＋拡散層２０５の外側に配置されている。また、サージ保護用のサイリスタ５のＰ型アノード拡散層２０１とＮ型カソード拡散層２０２は、Ｎ型ベースＮ＋拡散層２０６とＰ型ベースＰ＋拡散層２０５の間に配置されている。実際、第１のスイッチング素子のサイリスタ２のＰ型アノード拡散層２０１とＮ型カソード拡散層２０２の距離は９．１μｍ、第２のサージ保護用のサイリスタ５のＰ型アノード拡散層２０１とＮ型カソード２０６の距離は４．３μｍである。
【００３５】
電源電圧がオープン状態のサージモードおよびヒューズの書き込み行う書き込みモードについて、サイリスタＰＲＯＭ回路の動作について説明する。
サージモード時における各部のレベルは、図１に示した通りで、電源電圧Ｖｃｃ端子およびＢＩＴ端子はオープン状態であり、ＮチャンネルＭＯＳトランジスタ７がＯＦＦである。通常、バイポーラトランジスタにおけるコレクタ−エミッター間のサージ印加時の耐圧は、ベース電極とエミッター電極間の抵抗値に依存性があり、抵抗値が小さくなるとサージ印加時の耐圧が高くなることから、スイッチング素子のサイリスタ２のアノード電極２０８とＮ型ベース電極２１１間に接続している抵抗体１２の抵抗値を１０〜１００Ω、サージ保護用のサイリスタ５のアノード電極２０８とＮ型ベース電極２１１間に接続している抵抗体１３の抵抗値を２ｋΩ、スイッチング素子のサイリスタ２のカソード電極２０９とＰ型ベース電極２１０間に接続している抵抗体１１の抵抗値を１ｋΩ、サージ保護用のサイリスタ５のカソード電極２０９とＰ型ベース電極２１０間に接続している抵抗体１４の抵抗値を２ｋΩに設定する。
【００３６】
これによると、スイッチング素子のサイリスタ２のアノード電極２０８とＮ型ベース電極２１１間の抵抗体１２の抵抗値（１０〜１００Ω）とカソード電極２０９とＰ型ベース電極２１０間の抵抗体１１の抵抗値（１ｋΩ）が、抵抗体１２，１１に対応するサージ保護用のサイリスタ５での抵抗体１３，１４の抵抗値（２ｋΩ）（２ｋΩ）より小さいため、スイッチング素子のサイリスタ２のサージ印加時の耐圧は、サージ保護用のサイリスタ５より高くなる。
【００３７】
図４にＰ型ベース、カソード間の抵抗体１１，１４の抵抗値が２ｋΩにおけるスイッチング素子のサイリスタ２及びサージ保護用のサイリスタ５のＡＣ耐圧（ＴＬＰ耐圧）のＮ型ベース−アノード間の抵抗体１２，１３の抵抗値依存性の結果を示す。
【００３８】
図４の測定結果より、Ｎ型ベース−アノード間の抵抗体１２，１３の抵抗値が小さくなると、サイリスタのＡＣ耐圧（ＴＬＰ耐圧）は増加している。
更に、アノード拡散層２０１、カソード拡散層２０２間の距離が長い（９．１μｍ）のスイッチング素子サイリスタ２のＮ型ベース拡散層２０４及びＰ型ベース拡散層２０３の実効ベース長は、アノード拡散層２０１、カソード拡散層２０２間の距離が短い（４．３μｍ）サージ保護用のサイリスタ５より長いため、電流増幅率ｈＦＥは低く、ＯＮするのに必要な電流が大きくなり、サージ印加時の耐圧は高くなる。図５にＰ型ベース、カソード間の抵抗体１１、１４の抵抗値が２ｋΩにおけるサイリスタのＡＣ耐圧（ＴＬＰ耐圧）のアノード拡散層２０１、カソード拡散層２０２間の距離依存性結果を示す。図５の測定結果より、アノード拡散層２０１、カソード拡散層２０２間の距離が長くなると、サイリスタのＡＣ耐圧（ＴＬＰ耐圧）は増加している。
【００３９】
実際、図１に構成においてサージ保護用のサイリスタ５のサージ印加時の耐圧は、５〜８Ｖ程度、スイッチング素子のサイリスタ２のサージ印加時の耐圧は約１５〜２０Ｖ程度となる。“サージ保護用のサイリスタ５の耐圧（５〜８Ｖ）＜サイリスタ２の耐圧（１５〜２０Ｖ）＋サージ保護用ダイオード６の一つのダイオードの電圧（０．７Ｖ）”であるため、書き込み共通端子ＰＥの耐圧は、サージ保護用のサイリスタ５の耐圧（５〜８Ｖ）となり、書き込み共通端子ＰＥから印加したサージは、サージ保護用のサイリスタ５へ印加する。サージ保護用のサイリスタ５に流れ込んだサージは、抵抗体１０およびダイオード９を通り、ＧＮＤへ流れ込む。サージ保護用のサイリスタ５のカソード端子電圧は、２ケ直列に接続されたダイオード９にクランプされ二つのダイオードの電圧（＝１．４Ｖ）、サージ保護用のサイリスタ５のＰ型ベース端子の電圧は三つのダイオードの電圧（＝２．１Ｖ）となる。その結果、スイッチング素子のサイリスタ２をＯＮ／ＯＦＦするＮチャンネルＭＯＳトランジスタ８がＯＮし、サイリスタ２のＰ型ベース端子の電圧はＧＮＤとなり、サイリスタ２はＯＦＦする。すなわち、サージがサージ保護用のサイリスタ５へ印加すると、ＮチャンネルＭＯＳトランジスタ８がサイリスタ２をＯＦＦ状態にし、ヒューズ１側へのサージの印加を防止する。サージモードにおいて、書き込み共通端子ＰＥから印加したサージは、全てサージ保護用のサイリスタ５へ流れ、ヒューズ１へ流れ込まない。
【００４０】
書き込みモードにおける各部のレベルは、図６に示した通りで、電源電圧Ｖｃｃ＝５Ｖで、ＮチャンネルＭＯＳトランジスタ７がＯＮ、サージ保護用のサイリスタ５のＰ型ベース端子がＧＮＤとなり、サージ保護用のサイリスタ５およびＮチャンネルＭＯＳトランジスタ８がＯＦＦする。書き込み行うビットのＢＩＴ端子に“Ｌ”レベル（その他のＢＩＴ端子は“Ｈ”レベル）の電圧を印加し、書き込みを行うビットのスイッチング素子のサイリスタ２をＯＮさせる（ＮチャンネルＭＯＳトランジスタ３がＯＦＦ、ＰチャンネルＭＯＳトランジスタ４がＯＮして、サイリスタ２のＰ型ベース端子の電圧＝“Ｈ”レベル）。
【００４１】
次に、書き込み共通端子ＰＥより書き込み電圧パルスを印加する。
その結果、サージ保護用のサイリスタ５はＯＦＦしているため、書き込み電流は、サージ保護用のサイリスタ５へは流れず、サージ保護用ダイオード６を通って、ヒューズ１へ流れ込む。書き込みモードにおいて、書き込み共通端子ＰＥから印加した書き込み電流は、全てヒューズ１へ流れ込み、正常な書き込みが行われる。
【００４２】
このように、電源電圧オープン時のサージモードにおいて、書き込み共通端子ＰＥより印加したサージは、全てサージ保護回路側へ流れ込み、ヒューズ１をサージから保護する。また、各ビットのヒューズ１の書き込みを行う書き込みモードにおいて、書き込み共通端子ＰＥから印加した書き込み電流は、全てヒューズ１へ流れ込み、正常な書き込みが行われる。
【００４３】
その結果、書き込み共通端子ＰＥを組立実装ピンとして外部に出すことが可能となり、書き込み回路をチップ内部に搭載する必要がなく、製品のチップ面積を小さくすることができる。
【産業上の利用可能性】
【００４４】
本発明は、トリミング技術による回路特性の調整が必須で、更にチップサイズの縮小化が要求される携帯電話機向けのアナログＬＳＩ等の半導体製品分野において極めて有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態のサージモード時におけるサイリスタＰＲＯＭ回路の回路図
【図２】本発明の実施の形態のスイッチング素子用サイリスタ２の平面図と断面図
【図３】同実施形態のサイリスタ５の平面図と断面図
【図４】同実施形態のスイッチング素子用サイリスタ２とサージ保護用サイリスタ５のＴＬＰ耐圧、Ｎ型ベース−アノード間の抵抗値依存性の結果説明図
【図５】本発明の実施形態のスイッチング素子用サイリスタ２，サージ保護用サイリスタ５のＴＬＰ耐圧、アノード拡散層−カソード拡散層間の距離依存性の結果説明図
【図６】同実施形態の書き込みモード時におけるサイリスタＰＲＯＭ回路の回路図
【図７】従来の書き込みモード時におけるサイリスタＰＲＯＭ回路の回路図
【符号の説明】
【００４６】
１  ヒューズ（トリミング素子）
２  スイッチング素子用のサイリスタ（第１のサイリスタ）
３  ＮチャンネルＭＯＳトランジスタ
４  ＰチャンネルＭＯＳトランジスタ
５  サージ保護用のサイリスタ（第２のサイリスタ）
６  ダイオード（第２のダイオード）
７  ＮチャンネルＭＯＳトランジスタ（第１のトランジスタ）
８  ＮチャンネルＭＯＳトランジスタ（第２のトランジスタ）
９  ダイオード（第１のダイオード）
１０，１１，１２，１３，１４    抵抗体
２２    ＢＩＴ端子
２３    保護回路
ＰＥ    書き込み共通端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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