(57)【要約】【課題】スイッチのオン抵抗の影響を低減できるＤ／Ａ変換器及び撮像システムを提供する。【解決手段】本発明の第１側面に係るＤ／Ａ変換器は、１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続され、前記複数の単位回路のそれぞれは、一端が入力端子に接続されたＲ抵抗部と、一端が前記Ｒ抵抗部の他端に接続され、他端が出力端子に接続された補正用素子と、第１端子及び第２端子を有し、前記第１端子が前記出力端子に接続された第１スイッチ部と、第３端子及び第４端子を有し、前記第３端子が前記出力端子に接続された第２スイッチ部と、前記第２端子と第１電源線との間に接続された第１の２Ｒ抵抗部と、前記第４端子と第２電源線との間に接続された第２の２Ｒ抵抗部とを含み、前記第１スイッチ部及び第２スイッチ部は、それぞれ、前記補正用素子の抵抗値の２倍のオン抵抗値を有することを特徴とする。【選択図】図１
2008228102.tif 000002
【特許請求の範囲】
【請求項１】
１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続され、
前記複数の単位回路のそれぞれは、
一端が入力端子に接続されたＲ抵抗部と、
一端が前記Ｒ抵抗部の他端に接続され、他端が出力端子に接続された補正用素子と、
前記出力端子に接続されたスイッチ部と、
前記スイッチ部と第１電源線との間に接続された第１の２Ｒ抵抗部と、
前記スイッチ部と第２電源線との間に接続された第２の２Ｒ抵抗部と、
を含み、
前記スイッチ部は、前記補正用素子の抵抗値の２倍のオン抵抗値を有する
ことを特徴とするＤ／Ａ変換器。
【請求項２】
前記スイッチ部は、
第１端子及び第２端子を有し、前記第１端子が前記出力端子に接続された第１スイッチ部と、
第３端子及び第４端子を有し、前記第３端子が前記出力端子に接続された第２スイッチ部と、
を含み、
前記第１の２Ｒ抵抗部は、前記第２端子と前記第１電源線との間に接続され、
前記第２の２Ｒ抵抗部は、前記第４端子と前記第２電源線との間に接続され、
前記第１スイッチ部及び第２スイッチ部は、それぞれ、前記補正用素子の抵抗値の２倍のオン抵抗値を有する
ことを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記補正用素子、前記第１スイッチ部及び前記第２スイッチ部は、それぞれ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが並列に接続されたトランスファーゲートを含み、
前記補正用素子のトランスファーゲートは、常にオンされ、
前記第１スイッチ部及び前記第２スイッチ部のトランスファーゲートは、入力されるデジタル信号の論理値に応じて、互いに異なるオンオフ状態となる
ことを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項４】
前記第１スイッチ部は、
前記デジタル信号が入力されるゲートと、前記第１端子に接続されるソースと、前記第２端子に接続されるドレインとを有するＮＭＯＳトランジスタと、
前記デジタル信号が論理的に反転した信号が入力されるゲートと、前記第１端子に接続されるドレインと、前記第２端子に接続されるソースとを有するＰＭＯＳトランジスタと、
を含み、
前記第２スイッチ部は、
前記デジタル信号が論理的に反転した信号が入力されるゲートと、前記第３端子に接続されるソースと、前記第４端子に接続されるドレインとを有するＮＭＯＳトランジスタと、
前記デジタル信号が入力されるゲートと、前記第３端子に接続されるドレインと、前記第４端子に接続されるソースとを有するＰＭＯＳトランジスタと、
を含む
ことを特徴とする請求項３に記載のＤ／Ａ変換器。
【請求項５】
１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続された、Ｒ−２Ｒ型はしご型Ｄ／Ａ変換器であって、
前記複数の単位回路のそれぞれは、
入力端子及び出力端子に接続されたＲ抵抗ユニットと、
前記出力端子に接続された２Ｒ抵抗ユニットと、
を備え、
前記Ｒ抵抗ユニットは、
一端が前記入力端子に接続された第１の抵抗部と、
一端が前記第１の抵抗部の他端に接続され、他端が前記出力端子に接続された補正用素子と、
を含み、
前記２Ｒ抵抗ユニットは、
一端が第１電源線に接続された第２の抵抗部と、
一端が第２電源線に接続された第３の抵抗部と、
前記第２の抵抗部の他端及び前記第３の抵抗部の他端のいずれかと、前記出力端子とを選択的に接続するスイッチ部と、
を含む
ことを特徴とするＤ／Ａ変換器。
【請求項６】
被写体の光学像を光電変換してアナログ信号を生成する光電変換部と、
前記光電変換部から供給されたアナログ信号に基づく信号を、デジタル信号に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で変換されたデジタル信号に対して、信号処理を行う信号処理部と、
前記信号処理部で信号処理されたデジタル信号を、アナログ信号に変換する請求項１から５のいずれか１項に記載のＤ／Ａ変換器と、
前記光電変換部から供給されるアナログ信号と、前記Ｄ／Ａ変換器から供給されるアナログ信号とを加算して、加算されたアナログ信号を前記Ａ／Ｄ変換器へ供給する加算器と、
を備えたことを特徴とする撮像システム。
【請求項７】
前記信号処理部は、前記Ａ／Ｄ変換器で変換されたデジタル信号に対して、ＯＢクランプ処理を行う
ことを特徴とする請求項６に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器及び撮像システムに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するＤ／Ａ変換器の一つとして、Ｒ−２Ｒ型Ｄ／Ａ変換器がある。Ｒ−２Ｒ型Ｄ／Ａ変換器は、抵抗網、２つのリファレンス電圧入力端子、及び複数のスイッチを備える。抵抗網は、同一形状により等しい抵抗値を持つ多数の抵抗体を含む。２つのリファレンス電圧入力端子は、それぞれ、２つの異なるリファレンス電圧が入力される。複数のスイッチのそれぞれは、抵抗網に含まれるいずれかの抵抗体の一端と、２つのリファレンス電圧入力端子の一方とを接続する。Ｒ−２Ｒ型Ｄ／Ａ変換器は、回路構成が簡単であり、半導体基板上に比較的狭い面積で実現でき、かつ比較的良好な特性を示す。
【０００３】
近年デジタル信号が多ビット化することにより、Ｒ−２Ｒ型Ｄ／Ａ変換器もいっそうの性能向上が求められている。Ｒ−２Ｒ型Ｄ／Ａ変換器では、抵抗体の抵抗値の相対精度と、スイッチのオン抵抗とが、その特性を左右する。
【０００４】
製造ばらつきによる抵抗体の抵抗値の相対精度低下に対しては、抵抗体のレイアウト面積を大きくすることでばらつきを小さくすることや、レーザートリミングにより抵抗値を調整することなどの対応策がある。
【０００５】
また、スイッチのオン抵抗による特性の低下に対しては、特許文献１に示されるように、抵抗体とスイッチのオン抵抗とを等価的に直列接続された２つ抵抗体とみなすことでオン抵抗の影響を低減する対応策がある。つまりスイッチのオン抵抗をｒとするとき、（Ｒ＋ｒ）と（２Ｒ＋２ｒ）とで等価的にＲ−２Ｒ型回路を構成できれば、オン抵抗の影響を低減できる。
【特許文献１】特開平２−２０２２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に示された技術では、Ｒ抵抗部のスイッチに対する入力電圧と、２Ｒ抵抗部のスイッチに対する入力電圧とが異なるので、等価的にＲ−２Ｒ型回路を構成できなくなり、オン抵抗の影響を低減できないおそれがある。
【０００７】
例えば、特許文献１の図１に示された回路構成において、Ｒ抵抗部のスイッチＳＷＣ１の図面左側の端子電圧をＶｓｗｃ１とし、スイッチＳＷＣ１のオン抵抗をｒｓｗｃ１とする。２Ｒ抵抗部のスイッチＳＷ２の図面上側の端子電圧をＶｓｗ２とし、スイッチＳＷ２のオン抵抗をｒｓｗ２とする。ここで、
Ｖｓｗｃ１＝Ｖｓｗ２・・・数式１
のとき、
ｒｓｗｃ１×２＝ｒｓｗ２・・・数式２
となるようにスイッチＳＷＣ１，ＳＷ２が設計されている。
【０００８】
２Ｒ抵抗部のスイッチＳＷＣ１が図面右側に切り替わっているとき、特許文献１の図６と同様に、Ｒ抵抗部（Ｒ抵抗体）と、２Ｒ抵抗部（２Ｒ抵抗体）とに略等しい電流ｉａが流れるので、
Ｖｓｗｃ１＝ＶＩＮ−Ｒ×ｉａ・・・数式３
Ｖｓｗ２＝ＶＩＮ−２Ｒ×ｉａ・・・数式４
となる。数式３及び数式４により、
Ｖｓｗｃ１≠Ｖｓｗ２・・・数式５
である。このとき、特許文献１の図３及び数式１，２により、
ｒｓｗｃ１×２≠ｒｓｗ２・・・数式６
となる。これにより、特許文献１に示されたＤ／Ａ変換器では、（Ｒ＋ｒ）と（２Ｒ＋２ｒ）とで等価的にＲ−２Ｒ型回路を構成できない。このため、オン抵抗の影響を低減できないおそれがある。
【０００９】
本発明の目的は、スイッチのオン抵抗の影響を低減できるＤ／Ａ変換器及び撮像システムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１側面に係るＤ／Ａ変換器は、１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続され、前記複数の単位回路のそれぞれは、一端が入力端子に接続されたＲ抵抗部と、一端が前記Ｒ抵抗部の他端に接続され、他端が出力端子に接続された補正用素子と、前記出力端子に接続されたスイッチ部と、前記スイッチ部と第１電源線との間に接続された第１の２Ｒ抵抗部と、前記スイッチ部と第２電源線との間に接続された第２の２Ｒ抵抗部とを含み、前記スイッチ部は、前記補正用素子の抵抗値の２倍のオン抵抗値を有することを特徴とする。
【００１１】
本発明の第２側面に係るＤ／Ａ変換器は、１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続された、Ｒ−２Ｒ型はしご型Ｄ／Ａ変換器であって、前記複数の単位回路のそれぞれは、入力端子及び出力端子に接続されたＲ抵抗ユニットと、前記出力端子に接続された２Ｒ抵抗ユニットとを備え、前記Ｒ抵抗ユニットは、一端が前記入力端子に接続された第１の抵抗部と、一端が前記第１の抵抗の他端に接続され、他端が前記出力端子に接続された補正要素子とを含み、前記２Ｒ抵抗ユニットは、一端が第１電源線に接続された第２の抵抗部と、一端が第２電源線に接続された第３の抵抗部と、前記第２の抵抗部の他端及び前記第３の抵抗部の他端のいずれかと、前記出力端子とを選択的に接続するスイッチ部とを含むことを特徴とする。
【００１２】
本発明の第３側面に係る撮像システムは、被写体の光学像を光電変換してアナログ信号を生成する光電変換部と、前記光電変換部から供給されたアナログ信号に基づく信号を、デジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器で変換されたデジタル信号に対して、信号処理を行う信号処理部と、前記信号処理部で信号処理されたデジタル信号を、アナログ信号に変換する本発明の第１側面又は第２側面に係るＤ／Ａ変換器と、前記光電変換部から供給されるアナログ信号と、前記Ｄ／Ａ変換器から供給されるアナログ信号とを加算して、加算されたアナログ信号を前記Ａ／Ｄ変換器へ供給する加算器とを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スイッチのオン抵抗の影響を低減できる。
【発明を実施するための最良の形態】
【００１４】
本発明の第１実施形態に係るＤ／Ａ変換器１の構成を、図１を用いて説明する。図１は、本発明の第１実施形態に係るＤ／Ａ変換器の回路構成図である。
【００１５】
Ｄ／Ａ変換器１は、図１に示すように、Ｒ−２Ｒ型Ｄ／Ａ変換器である。Ｄ／Ａ変換器１は、初段部３０、複数のＲ部（Ｒ抵抗ユニット）１０、複数の２Ｒ部（２Ｒ抵抗ユニット）２０、終段部４０、第２入力端子５０、第１入力端子６０、及び出力端子７０を備える。
【００１６】
Ｄ／Ａ変換器１では、第１入力端子６０及び第２入力端子５０と出力端子７０との間において、Ｒ部１０と、そのＲ部１０に隣接する２Ｒ部２０とが、Ｒ−２Ｒを構成する単位回路として繰り返し配列されている。すなわち、１つの単位回路の出力端子に次段の単位回路の入力端子が接続されるように複数の単位回路が接続されている。それらの配列の両端には、初段部３０と終段部４０とがそれぞれ配列されている。
【００１７】
第１入力端子６０には、第１参照電圧ＶＲＥＦ１が入力される。第１参照電圧ＶＲＥＦ１は、デジタル信号Ｄ１〜Ｄｎの論理値「Ｌ」に対応した電圧が選択される。第１入力端子６０は、第１電源線Ｌ１を介して第１参照電圧ＶＲＥＦ１を各２Ｒ部２０へ供給している。
【００１８】
第２入力端子５０には、第２参照電圧ＶＲＥＦ２が入力される。第２参照電圧ＶＲＥＦ２は、デジタル信号Ｄ１〜Ｄｎの論理値「Ｈ」に対応した電圧が選択される。第２入力端子５０は、第２電源線Ｌ２を介して第２参照電圧ＶＲＥＦ２を各２Ｒ部２０へ供給している。
【００１９】
出力端子７０からは、出力電圧ＤＡＣ＿ＯＵＴが外部に出力される。
【００２０】
初段部３０は、その一端が第１入力端子６０に接続され、第１入力端子６０から第１参照電圧ＶＲＥＦ１が供給される。初段部３０は、抵抗体２Ｒ及び補正用スイッチ（補正用素子）ＳＷＣ１を含む。補正用スイッチＳＷＣ１は、常時オンされている（オン抵抗値をＲとする）。
【００２１】
各Ｒ部１０は、入力端子ＴＰｋ−１及び出力端子ＴＰｋに接続されている。各Ｒ部１０は、第１入力端子６０と出力端子７０との間において、初段部３０に直列に接続されている。各Ｒ部１０は、抵抗体（Ｒ抵抗体）Ｒ及び補正用スイッチＳＷＣｋ（ｋ＝２，・・・，ｎ）を含む。補正用スイッチＳＷＣｋは、一端が抵抗体Ｒに接続され、他端が接続端子（単位回路の出力端子）ＴＰ２に接続されている。補正用スイッチＳＷＣｋは、常時閉状態（オン状態）である（オン抵抗値をｒとする）。各Ｒ部１０は、右側に隣接する接続端子ＴＰｋの電圧が加算された際に、その抵抗体Ｒに電圧降下を発生させて、加算された電圧を取り出すことができる。
【００２２】
なお、最終段４０に隣接するＲ部１０は、その一端が出力端子７０に接続され出力電圧ＤＡＣ＿ＯＵＴを出力端子７０に供給するようになっている。
【００２３】
各２Ｒ部２０は、出力端子ＴＰｋに接続されている。各２Ｒ部２０は、第２入力端子５０又は第１入力端子６０と出力端子７０との間において、初段部３０に並列に接続されている。各２Ｒ部２０は、第２入力端子５０に接続された抵抗体（第２の２Ｒ抵抗部、第３の抵抗部）２２、及び第１入力端子６０に接続された抵抗体（第１の２Ｒ抵抗部、第２の抵抗体）２１を含む。各２Ｒ部２０は、スイッチ部８０を含む。スイッチ部８０は、切換スイッチ（第２スイッチ部）ＳＷｋ（ｋ＝１，２，・・・，ｎ−１）、及び切換スイッチ（第１スイッチ部）ＳＷｋｂ（ｋ＝１，２，・・・，ｎ−１）を含む。切換スイッチＳＷｋは、第３端子８３及び第４端子８４を有し、第３端子８３が出力端子ＴＰｋに接続されている。切換スイッチＳＷｋｂは、第１端子８１及び第２端子８２を有し、第１端子８１が出力端子ＴＰｋに接続されている。
【００２４】
切換スイッチＳＷｋと切換スイッチＳＷｋｂとは、少なくとも一方にデジタル信号Ｄｋ（ｋ＝１，２，・・・，ｎ−１）が入力され、デジタル信号の論理値に応じて、一方がオンし、他方がオフする（それぞれのオン抵抗を２ｒとする）。すなわち、切換スイッチＳＷｋと切換スイッチＳＷｋｂとは、入力されるデジタル信号の論理値に応じて、互いに異なるオンオフ状態になる。スイッチ部８０は、抵抗体２１及び抵抗体２２のいずれかと、出力端子ＴＰｋとを選択的に接続する。
【００２５】
なお、図１では、切換スイッチＳＷｋにデジタル信号Ｄｋが入力される例が示されている。
【００２６】
ここで、切換スイッチＳＷｋ及び切換スイッチＳＷｋｂのオン抵抗２ｒは、補正用スイッチＳＷＣｋのオン抵抗ｒの２倍になるように、そのスイッチを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート幅（及びゲート長）が調整されている。これにより、２Ｒ部２０の抵抗（２Ｒ＋２ｒ）がその２Ｒ部２０に隣接するＲ部１０の抵抗の２倍になっているので、等価的なＲ−２Ｒ構成が得られる。
【００２７】
終段部４０は、その一端が出力端子７０に接続され出力電圧ＤＡＣ＿ＯＵＴを出力端子７０に供給するようになっている。終段部４０は、また、第２入力端子５０又は第１入力端子６０と出力端子７０との間において、初段部３０に並列に接続されている。終段部４０は、第２入力端子５０に接続された（２Ｒ第２抵抗体）４２、第１入力端子６０に接続された（２Ｒ第１抵抗体）４１、切換スイッチＳＷｎ、切換スイッチＳＷｎｂを含む。切換スイッチＳＷｎと切換スイッチＳＷｎｂとは、少なくとも一方にデジタル信号Ｄｎが入力され、デジタル信号の論理値に応じて、一方がオンし、他方がオフする（それぞれのオン抵抗を２ｒとする）。
【００２８】
なお、図１では、切換スイッチＳＷｎにデジタル信号Ｄｎが入力される例が示されている。
【００２９】
次に、Ｄ／Ａ変換器１の動作を、図１を用いて説明する。
【００３０】
例えば、第２参照電圧ＶＲＥＦ２が第１参照電圧ＶＲＥＦ１よりも高い値であるとする。このとき、デジタル信号Ｄｋ（又はＤｎ）の論理値が「Ｈ」であれば切換スイッチＳＷｋ（又は切換スイッチＳＷｎ）がオンする。デジタル信号Ｄｋ（又はＤｎ）の論理値が「Ｌ」であれば切換スイッチＳＷｋ（又は切換スイッチＳＷｎ）がオフする。
【００３１】
一方、デジタル信号Ｄｋ（又はＤｎ）の論理値が「Ｈ」であれば切換スイッチＳＷｋｂ（又は切換スイッチＳＷｎ）がオフする。デジタル信号Ｄｋ（又はＤｎ）の論理値が「Ｌ」であれば切換スイッチＳＷｋｂ（又は切換スイッチＳＷｎ）がオンする。
【００３２】
これにより、各２Ｒ部２０の図面上側の接続端子ＴＰｋ（又は接続端子ＴＰｎ）の電圧がデジタル信号Ｄｋ（又はＤｎ）の論理値に応じて加算される。接続端子ＴＰｋに対して第１入力端子６０側に隣接するＲ部１０の抵抗Ｒは、その電圧降下が発生することにより、接続端子ＴＰｋ（又は接続端子ＴＰｎ）の電圧を出力することができる。出力電圧ＤＡＣ＿ＯＵＴもデジタル信号Ｄｋ（又はＤｎ）の論理値に応じて加算されたアナログ値になる。このようにして、デジタル信号Ｄ１〜Ｄｎが示すコード値（図３参照）がアナログ値（加算された電圧値）に変換される。
【００３３】
次に、比較例に係るＤ／Ａ変換器を、図７を用いて説明する。図７は、比較例に係るＤ／Ａ変換器の回路構成図である。
【００３４】
Ｄ／Ａ変換器５００は、その基本的な構成はＤ／Ａ変換器１と同様であるが、初段部５３０、複数の２Ｒ部５２０、及び終段部５４０を備える点でＤ／Ａ変換器１と異なる。すなわち、次の点で、Ｄ／Ａ変換器１と異なる。
【００３５】
初段部５３０は、抵抗体２Ｒ及び補正用スイッチＳＷＣ５０１を含む。補正用スイッチＳＷＣ５０１は、抵抗体２Ｒと第１入力端子６０との接続を開閉するように配置されている。
【００３６】
各２Ｒ部５２０は、抵抗体２Ｒ、第２入力端子５０に接続された切換スイッチＳＷ５０ｋ（ｋ＝１，２，・・・，ｎ−１）、第１入力端子６０に接続された切換スイッチＳＷ５０ｋｂ（ｋ＝１，２，・・・，ｎ−１）を含む。切換スイッチＳＷ５０ｋ、切換スイッチＳＷ５０ｋｂは、それぞれ、抵抗体２Ｒと第２入力端子５０、第１入力端子６０との接続を開閉するように配置されている。すなわち、切換スイッチＳＷ５０ｋ、切換スイッチＳＷ５０ｋｂは、抵抗体２Ｒを介して接続端子ＴＰｋ（ｋ＝１，２，・・・，ｎ−１）に接続されている。
【００３７】
終段部５４０は、抵抗体２Ｒ、第２入力端子５０に接続された切換スイッチＳＷ５０ｎ、第１入力端子６０に接続された切換スイッチＳＷ５０ｎｂを含む。切換スイッチＳＷ５０ｎ、切換スイッチＳＷ５０ｎｂは、それぞれ、抵抗体２Ｒと第２入力端子５０、第１入力端子６０との接続を開閉するように配置されている。すなわち、切換スイッチＳＷ５０ｎ、切換スイッチＳＷ５０ｎｂは、抵抗体２Ｒを介して接続端子ＴＰｎに接続されている。
【００３８】
次に、本発明の第１実施形態に係るＤ／Ａ変換器１と、比較例に係るＤ／Ａ変換器５００とにおけるオン抵抗の影響を比較して説明する。
【００３９】
図１に示すＤ／Ａ変換器１では、補正用スイッチＳＷＣｋと切換スイッチＳＷｋとの間に抵抗体２Ｒが介在していない。一方、図７に示すＤ／Ａ変換器５００では、補正用スイッチＳＷＣ５０ｋと切換スイッチＳＷ５０ｋとの間に抵抗体２Ｒが介在している。このような構成の違いにより、オン抵抗の影響が以下のように異なる。
【００４０】
例えば、比較例に係るＤ／Ａ変換器５００は、上記の数式１〜数式６により説明される特性と同様の特性を示す。これにより、Ｄ／Ａ変換器５００では、（Ｒ＋ｒ）と（２Ｒ＋２ｒ）とで等価的にＲ−２Ｒ型回路を構成できないので、オン抵抗の影響を低減できないおそれがある。
【００４１】
それに対して、例えば、図１に示されたＤ／Ａ変換器１の回路構成において、Ｒ部１０の補正用スイッチＳＷＣ２の図面右側の端子電圧をＶｓｗｃ２とし、補正用スイッチＳＷＣ２のオン抵抗をｒｓｗｃ２とする。２Ｒ部の切換スイッチＳＷ２の図面上側の端子電圧をＶｓｗ２とし、切換スイッチＳＷ２のオン抵抗をｒｓｗ２とする。ここで、
Ｖｓｗｃ２＝Ｖｓｗ２・・・数式７
のとき、
ｒｓｗｃ１×２＝ｒｓｗ１・・・数式８
となるように補正用スイッチＳＷＣ２及び切換スイッチＳＷ２が設計されている。
【００４２】
２Ｒ部２０のスイッチが図面右側に切り替わっているとき、補正用スイッチＳＷＣ２の図面右側の端子と切換スイッチＳＷ２の図面上側の端子とが接続端子ＴＰ２に接続されているので、
Ｖｓｗｃ２≒Ｖｓｗ２・・・数式７
である。このとき、図２及び数式７，８により、
ｒｓｗｃｋ１×２≒ｒｓｗｋ１・・・数式８
となる。これにより、Ｄ／Ａ変換器１では、（Ｒ＋ｒ）と（２Ｒ＋２ｒ）とでＲ−２Ｒ型回路を構成できる。
【００４３】
以上のように、第１実施形態に係るＤ／Ａ変換器１では、（Ｒ＋ｒ）と（２Ｒ＋２ｒ）とで等価的なＲ−２Ｒ型回路を構成できるので、オン抵抗の影響を低減できる。その結果、高精度なＲ−２Ｒ抵抗網が得られＲ−２Ｒ型Ｄ／Ａ変換器の微分直線性を向上させることができる。
【００４４】
なお、図２は、補正用スイッチ又は切換スイッチのオン抵抗の入力電圧依存性をシミュレーションした結果を示す図である。図２に示すように、補正用スイッチ又は切換スイッチのオン抵抗は入力電圧に依存する。
【００４５】
次に、本発明の第１実施形態に係るＤ／Ａ変換器１と、比較例に係るＤ／Ａ変換器５００とにおけるＤ／Ａ変換の微分直線性を、図３を用いて比較して説明する。図３は、微分直線性のシミュレーション結果を示す図である。
【００４６】
図３に示すように、第１実施形態に係るＤ／Ａ変換器１及び比較例に係るＤ／Ａ変換器５００は、ともにＭＳＢ（コード値「１５」付近）においてその微分直線性が大きく変動しており、微分直線性の誤差が最大になる。ＭＳＢにおいて、第１実施形態に係るＤ／Ａ変換器１における微分直線性の誤差量は、比較例に係るＤ／Ａ変換器５００とにおける微分直線性の誤差量の１／４程度に改善している。
【００４７】
次に、第１実施形態に係るＤ／Ａ変換器１の具体的な回路構成例を、図４を用いて説明する。
【００４８】
図４に示す例では、補正用スイッチＳＷＣ１〜ＳＷＣｎを、電源ＶＤＤがゲートに供給されるＮＭＯＳトランジスタと、接地電圧ＶＳＳがゲートに供給されるＰＭＯＳトランジスタとを並列に接続して構成している。これにより、補正用スイッチは、常時オンするトランスファーゲートとなっている。
【００４９】
また、切換スイッチＳＷ１〜ＳＷｎを、デジタル信号Ｄ１〜Ｄｎを論理的に反転させた電位がゲートに供給されるＮＭＯＳトランジスタと、デジタル信号Ｄ１〜Ｄｎの電位がゲートに供給されるＰＭＯＳトランジスタとを並列に接続して構成している。ここで、ＮＭＯＳトランジスタは、デジタル信号が論理的に反転した信号が入力されるゲートと、第３端子８３に接続されるソースと、第４端子８４に接続されるドレインとを有する。ＰＭＯＳトランジスタは、デジタル信号が入力されるゲートと、第３端子８３に接続されるドレインと、８４第４端子に接続されるソースとを有する。
【００５０】
切換スイッチＳＷ１ｂ〜ＳＷｎｂを、デジタル信号Ｄ１〜Ｄｎの電位がゲートに供給されるＮＭＯＳトランジスタと、デジタル信号Ｄ１〜Ｄｎを論理的に反転させた電位がゲートに供給されるＰＭＯＳトランジスタとを並列に接続して構成している。ここで、ＮＭＯＳトランジスタは、デジタル信号が入力されるゲートと、第１端子８１に接続されるソースと、第２端子８２に接続されるドレインとを有する。ＰＭＯＳトランジスタは、デジタル信号が論理的に反転した信号が入力されるゲートと、第１端子８１に接続されるドレインと、第２端子８２に接続されるソースとを有する。
【００５１】
これにより、切換スイッチＳＷｋと切換スイッチＳＷｋｂとは、両方にデジタル信号Ｄ１〜Ｄｎが入力され、デジタル信号の論理値に応じて、一方がオンし、他方がオフする。すなわち、切換スイッチＳＷ１〜ＳＷｎ、ＳＷ１ｂ〜ＳＷｎｂは、それぞれ、デジタル信号の論理値に応じて、オンオフ状態が反対になるトランスファーゲートになっている。
【００５２】
なお、補正用スイッチＳＷＣ１〜ＳＷＣｎ、切換スイッチＳＷ１〜ＳＷｎ及び切換スイッチＳＷ１ｂ〜ＳＷｎｂは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれかを用いて構成されていてもよい。
【００５３】
次に、本発明の第１実施形態に係るＤ／Ａ変換器１を撮像システム９０に適用した例を、図５を用いて説明する。図５は、撮像システム９０の構成図である。
【００５４】
撮像システム９０は、被写体の画像を撮像して画像処理するシステムであり、例えば、デジタル一眼レフカメラにおける撮像系などである。
【００５５】
撮像システム９０は、ＣＭＯＳセンサ（光電変換部）９１、ＡＦＥ（Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）９９、及びプロセッサ９７を備える。
【００５６】
ＣＭＯＳセンサ９１は、被写体の光学像を光電変換して、被写体の画像信号（アナログ信号）を生成及び出力する。
【００５７】
ＡＦＥ９９は、ＣＭＯＳセンサが出力する画像信号（アナログ信号）をデジタル信号に変換して、被写体の画像データ（デジタル信号）を生成及び出力する。
【００５８】
プロセッサ９７は、被写体の画像データ（デジタル信号）を画像処理する。
【００５９】
次に、ＡＦＥ９９の詳細構成及び詳細動作を説明する。
【００６０】
ＡＦＥ９９は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）９２、ＰＧＡ（Ｐｒｅ  Ｇａｉｎ  Ａｍｐ）９３、Ａ／Ｄ変換器（ＡＤＣ：Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｏｒ）９４を含む。ＡＦＥ９９は、ＥＣＬ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  Ｌｏｇｉｃ）９５、ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ（信号処理部）９６、Ｄ／Ａ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｏｒ）１、及び加算器９８を含む。
【００６１】
ＣＤＳ９２は、ＣＭＯＳセンサ９１から出力されたアナログ信号を相関二重サンプリングする。ＣＤＳ９２は、相関二重サンプリング後のアナログ信号を加算器９８へ出力する。
【００６２】
ＰＧＡ９３は、加算器９８から入力されたアナログ信号に対してゲインを印加してＡＤＣ９４へ出力する。
【００６３】
ＡＤＣ９４は、ゲインが印加されたアナログ信号をデジタル信号に変換してＥＣＬ９５へ出力する。
【００６４】
ＥＣＬ９５は、デジタル信号からエラーを取り除いてプロセッサ９７及びＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６へ出力する。
【００６５】
ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６は、ＯＢクランプ処理を行う。すなわち、ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６は、ＥＣＬ９５から受け取ったデジタル信号に基づいて、ＣＭＯＳセンサ９１のＯＢ（Ｏｐｔｉｃａｌ  Ｂｌａｃｋ）レベルを特定する。ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６は、ＯＢレベルを参照して、デジタル信号が示す画像の輝度等のパラメータを所定のレベルに合わせこむ。例えば、ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６は、デジタル信号が示す画像の輝度等のパラメータと、合わせこむべきターゲットレベルとの差分を求め、差分をデジタル信号でＤＡＣ１へ出力する。
【００６６】
ＤＡＣ１は、その差分を示すデジタル信号をアナログ信号に変換し、加算器９８へ出力する。
【００６７】
加算器９８は、ＣＤＳ９２から入力されたアナログ信号に、差分を示すデジタル信号を加算する。
【００６８】
以上のように、加算器９８、ＰＧＡ９３、ＡＤＣ９４、ＥＣＬ９５、ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃ９６、及びＤＡＣ１は、フィードバックループを構成する。これにより、ＥＣＬ９５の出力が所定のターゲットレベルに合わせこまれ、安定した黒レベル（黒諧調）を有する画像を示すデジタル信号をプロセッサ９７へ供給することができる。
【００６９】
ここで、ＤＡＣ１では、本発明のＲ−２Ｒ構造を用いて微分直線性の改善されたＤ／Ａ変換が行われるので、ＯＢ  Ｃｌａｍｐ  Ｌｏｇｉｃの差分情報を正確にフィードバックさせることができる。正確にＯＢレベルを所定のレベルに合わせられれば、ＡＤＣ９４のダイナミックレンジを有効に活用することができる。その結果、ＣＭＯＳセンサ９１の出力を精度よくデジタル信号に変換し、プロセッサに渡すことができる。
【００７０】
次に、本発明の第２実施形態に係るＤ／Ａ変換器１００を、図６を用いて説明する。図６は、第２実施形態に係るＤ／Ａ変換器１００の回路構成図である。第１実施形態と異なる部分を中心に説明し、同様の部分に関しては説明を省略する。
【００７１】
Ｄ／Ａ変換器１００は、図５に示すように、初段部１３０、複数のＲ部１１０、複数の２Ｒ部１２０、終段部１４０、及び出力端子群１７０を備える点で、第１実施形態と異なる。
【００７２】
出力端子群１７０は、第１出力端子１７１及び第２出力端子１７２を含む。初段部１３０、各Ｒ部１１０、各２Ｒ部１２０、及び終段部１４０も、出力端子群１７０が２端子化したことに応じて、２段構成になっている。
【００７３】
これにより、第１出力端子１７１からは、第２参照電圧ＶＲＥＦ２をＤ／Ａ変換器１００の入力電圧とした出力電圧ＤＡＣ＿ＯＵＴ１が外部に出力される。第２出力端子１７２からは、第１参照電圧ＶＲＥＦ１をＤ／Ａ変換器１００の入力電圧とした出力電圧ＤＡＣ＿ＯＵＴ２が外部に出力される。よって、第１出力端子１７１及び第１出力端子１７１からの出力を差動回路へ供給することができ、デジタル信号Ｄ１〜Ｄｎが示すコード値を差動信号のアナログ値に変換することができる。これにより、各抵抗体やスイッチのオン抵抗を低抵抗化することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施例を示す図である。
【図２】スイッチのオン抵抗の入力電圧依存シミュレーション結果を示す図である。
【図３】第１の実施例と従来例の微分線形性シミュレーション結果を示す図である。
【図４】第１の実施例の具体的な回路を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第３の実施例を示す図である。
【図７】比較例を示す図である。
【符号の説明】
【００７５】
１、１００  Ｄ／Ａ変換器
１０  Ｒ部（Ｒ抵抗部）
２０  ２Ｒ部（２Ｒ抵抗部）
ＳＷ１等  切換スイッチ
ＳＷＣ１等  補正用スイッチ
ＴＰ１等  接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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