【手続補正書】
【提出日】平成25年4月18日(2013.4.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
物体の運動を検出する回路であって、
前記物体に関連する磁界に比例するＤＩＦＦ信号を発生ための少なくとも１つの磁界検知素子と、
前記ＤＩＦＦ信号を受け取るように結合され、前記ＤＩＦＦ信号のピークに向かって移動するように前記ＤＩＦＦ信号を追跡するための追跡信号を発生するように構成される、少なくとも１つの運動検出器と
を備え、前記少なくとも１つの運動検出器は、
較正期間内のＰＤＡＣ更新時間間隔の間は前記ＤＩＦＦ信号を追跡し、前記較正期間内の前記ＰＤＡＣ更新時間間隔以外のときには前記ＤＩＦＦ信号を保持するためのＰＤＡＣ出力信号を発生するように構成される正のデジタル−アナログ変換器（ＰＤＡＣ）と、前記較正期間は回路の少なくともひとつの面が較正され、そして前記ＰＤＡＣ更新時間間隔は前記ＰＤＡＣが更新される間の前記較正期間内の時間間隔であり、
前記較正期間内のＮＤＡＣ更新時間間隔の間は前記ＤＩＦＦ信号を追跡し、前記較正期間内の前記ＮＤＡＣ更新時間間隔以外のときには前記ＤＩＦＦ信号を保持するためのＮＤＡＣ出力信号を発生するように構成される負のデジタル−アナログ変換器（ＮＤＡＣ）と、前記ＮＤＡＣ更新時間間隔は前記ＮＤＡＣが更新される間の前記較正期間内の時間間隔であり、
前記ＰＤＡＣおよび前記ＮＤＡＣに結合された更新ロジック回路であって、前記ＰＤＡＣ更新時間間隔の終了からの第１の期間が第１の所定の時間閾値より大きいか否かを決定することにより、および前記ＮＤＡＣ更新時間間隔の終了からの第２の期間が第２の所定の時間閾値より大きいか否かを決定することにより、前記較正期間の終了を確定するように構成される、更新ロジック回路と、を備える、
回路。
【請求項２】
前記第１および第２の所定の時間閾値は同じ所定の時間閾値であり、前記更新ロジック回路は、
前記第１の期間および前記第２の期間の両方が前記所定の時間閾値より大きいことに応答して状態を変化するように構成されるタイマ回路出力信号を発生するように構成されたタイマ回路を備える、請求項１に記載の回路。
【請求項３】
前記タイマ回路は、
クロック信号を受け取るように結合され、カウント出力信号を発生するように構成されたカウンタと、
前記カウント出力信号を受け取るように結合され、ＤＡＣ出力信号を発生するように構成されたＤＡＣと、
前記ＤＡＣ出力信号を受け取るように結合され、所定の閾値信号を受け取るように結合され、前記ＤＡＣ出力信号が前記所定の閾値信号より小さいことを示す第１の状態と、前記ＤＡＣ出力信号が前記所定の閾値信号より大きいことを示す第２の異なる状態とを有する前記タイマ回路出力信号を発生するように構成される比較器と
を備える、請求項２に記載の回路。
【請求項４】
前記タイマ回路は、
クロック信号を受け取るように結合され、所定のプリセットカウント信号を受け取るように結合され、前記クロック信号のパルスカウントが前記所定のプリセットカウント信号より小さいことを示す第１の状態と、前記クロック信号の前記パルスカウントが前記所定のプリセットカウント信号に等しいことを示す第２の異なる状態とを有する、前記タイマ回路出力信号を発生するように構成されたカウンタを備える、請求項２に記載の回路。
【請求項５】
前記更新ロジック回路は、
前記タイマ回路出力信号を受け取るように結合され、前記ＤＩＦＦ信号は前記ＰＤＡＣ出力信号より高いことを示す第１の比較信号を受け取るように結合され、前記ＤＩＦＦ信号は前記ＮＤＡＣ出力信号より低いことを示す第２の比較信号を受け取るように結合され、前記タイマ回路出力信号、前記第１の比較信号、および前記第２の比較信号の状態に応答して前記ＰＤＡＣ出力信号に前記ＤＩＦＦ信号の正方向偏位を追跡させ、前記ＮＤＡＣ出力信号に前記ＤＩＦＦ信号の負方向偏位を追跡させるように構成され、前記タイマ回路出力信号、前記第１の比較信号、または前記第２の比較信号の他の異なる状態に応答して前記ＰＤＡＣ出力信号に正ピーク信号を保持させ、前記ＮＤＡＣ出力信号に負ピーク信号を保持させるように構成された、更新コントローラをさらに備える、請求項２に記載の回路。
【請求項６】
前記少なくとも１つの磁界検知素子はＲＤＩＦＦ信号およびＬＤＩＦＦ信号を発生するための少なくとも２つの磁界検知素子を備え、前記少なくとも１つの運動検出器は第１および第２の運動検出器を備え、前記第１の運動検出器は前記ＲＤＩＦＦ信号を受け取るように結合され、前記第２の運動検出器は前記ＬＤＩＦＦ信号を受け取るように結合される、請求項１に記載の回路。
【請求項７】
前記第１の運動検出器および前記第２の運動検出器はそれぞれ前記ＲＤＩＦＦ信号および前記ＬＤＩＦＦ信号を追跡するための追跡信号を発生するように構成され、前記第１の運動検出器は、
第１の較正期間内の第１のＰＤＡＣ更新時間間隔の間は前記ＲＤＩＦＦ信号を追跡し、前記第１の較正期間内の前記第１のＰＤＡＣ更新時間間隔以外のときには前記ＲＤＩＦＦ信号を保持するための第１のＰＤＡＣ出力信号を発生するように構成された第１のＰＤＡＣと、
第１の較正期間内の第１のＮＤＡＣ更新時間間隔の間は前記ＲＤＩＦＦ信号を追跡し、前記第１の較正期間内の前記第１のＮＤＡＣ更新時間間隔以外のときには前記ＲＤＩＦＦ信号を保持するための第１のＮＤＡＣ出力信号を発生するように構成された第１のＮＤＡＣと、
前記第１のＰＤＡＣおよび前記第１のＮＤＡＣに結合された第１の更新ロジック回路であって、前記第１のＰＤＡＣ更新時間間隔の終了からの第１の期間が第１の所定の時間閾値より大きいか否かを決定することにより、および前記第１のＮＤＡＣ更新時間間隔の終了からの第２の期間が第２の所定の時間閾値より大きいか否かを決定することにより、前記第１の較正期間の終了を確定するように構成される、第１の更新ロジック回路とを備え、前記第２の運動検出器は、
第２の較正期間内の第２のＰＤＡＣ更新時間間隔の間は前記ＬＤＩＦＦ信号を追跡し、前記第２の較正期間内の前記第２のＰＤＡＣ更新時間間隔以外のときには前記ＬＤＩＦＦ信号を保持するための第２のＰＤＡＣ出力信号を発生するように構成される第２のＰＤＡＣと、
前記第２の較正期間内の第２のＮＤＡＣ更新時間間隔の間は前記ＬＤＩＦＦ信号を追跡し、前記第２の較正期間内の前記第２のＮＤＡＣ更新時間間隔以外のときには前記ＬＤＩＦＦ信号を保持するための第２のＮＤＡＣ出力信号を発生するように構成される第２のＮＤＡＣと、
前記第２のＰＤＡＣおよび前記第２のＮＤＡＣに結合された第２の更新ロジック回路であって、前記第２のＰＤＡＣ更新時間間隔の終了からの第３の期間が第３の所定の時間閾値より大きいか否かを決定することにより、および前記第２のＮＤＡＣ更新時間間隔の終了からの第４の期間が第４の所定の時間閾値より大きいか否かを決定することにより、前記第２の較正期間の終了を確定するように構成される、第２の更新ロジック回路とを備える、請求項６に記載の回路。
【請求項８】
前記第１および第２の所定の時間閾値は同じ第１の較正時間閾値であり、前記第３および第４の所定の時間閾値は同じ第２の較正時間閾値であり、前記第１の更新ロジック回路は、
前記第１の期間および前記第２の期間の両方が前記第１の較正時間閾値より大きいことに応答して状態を変化するように構成された第１のタイマ回路出力信号を発生するように構成される第１のタイマ回路を備え、前記第２の更新ロジック回路は、
前記第３の期間および前記第４の期間の両方が前記第２の較正時間閾値より大きいことに応答して状態を変化するように構成された第２のタイマ回路出力信号を発生するように構成された第２のタイマ回路を備える、請求項７に記載の回路。
【請求項９】
各前記第１および第２のタイマ回路は、
各クロック信号を受け取るように結合され、各カウント出力信号を発生するように構成された各カウンタと、
前記各カウント出力信号を受け取るように結合され、各ＤＡＣ出力信号を発生するように構成された各ＤＡＣと、
前記各ＤＡＣ出力信号を受け取るように結合され、各所定の閾値信号を受け取るように結合され、各第１または第２のタイマ回路出力信号を発生するように構成された各比較器とを備え、各タイマ回路出力信号は、前記各ＤＡＣ出力信号が前記各所定の閾値信号より小さいことを示す第１の状態と、前記各ＤＡＣ出力信号が前記各所定の閾値信号より大きいことを示す第２の異なる状態とを有する、請求項８に記載の回路。
【請求項１０】
前記第１および第２のタイマ回路がそれぞれ、
各クロック信号を受け取るように結合され、各所定のプリセットカウント信号を受け取るように結合され、各第１または第２のタイマ回路出力信号を発生するように構成されたそれぞれのカウンタを備え、各タイマ回路出力信号は前記各クロック信号のパルスカウントが前記各所定のプリセットカウント信号より小さいことを示す第１の状態と、前記各クロック信号の前記パルスカウントが前記各所定のプリセットカウント信号に等しいことを示す第２の異なる状態とを有する、請求項８に記載の回路。
【請求項１１】
前記第１の更新ロジック回路は、
第１の更新コントローラであって、前記第１のタイマ回路出力信号を受け取るように結合され、前記ＲＤＩＦＦ信号が前記第１のＰＤＡＣ出力信号より高いことを示す第１の比較信号を受け取るように結合され、前記ＲＤＩＦＦ信号が前記第１のＮＤＡＣ出力信号より低いことを示す第２の比較信号を受け取るように結合され、前記前記第１のタイマ出力信号、前記第１の比較信号、および前記第２の比較信号の状態に応答して、前記第１のＰＤＡＣ出力信号に前記ＲＤＩＦＦ信号の正方向偏位を追跡させ、前記第１のＮＤＡＣ出力信号に前記ＲＤＩＦＦ信号の負方向偏位を追跡させるように構成され、前記第１のタイマ出力信号、前記第１の比較信号、または前記第２の比較信号の他の異なる状態に応答して、前記第１のＰＤＡＣ出力信号に第１の正ピーク信号を保持させ、前記第１のＮＤＡＣ出力信号に第１の負ピーク信号を保持させるように構成された、第１の更新コントローラをさらに備え、第２の更新ロジック回路は、
第２の更新コントローラであって、前記第２のタイマ回路出力信号を受け取るように結合され、前記ＬＤＩＦＦ信号が前記第２のＰＤＡＣ出力信号より高いことを示す第３の比較信号を受け取るように結合され、前記ＬＤＩＦＦ信号が前記第２のＮＤＡＣ出力信号より低いことを示す第４の比較信号を受け取るように結合され、前記第２のタイマ回路出力信号、前記第３の比較信号、および前記第４の比較信号の状態に応答して、前記第２のＰＤＡＣ出力信号に前記ＬＤＩＦＦ信号の正方向偏位を追跡させ、前記第２のＮＤＡＣ出力信号に前記ＬＤＩＦＦ信号の負方向偏位を追跡させるように構成され、前記前記第２のタイマ回路出力信号、前記第３の比較信号、または前記第４の比較信号の他の異なる状態に応答して、前記第２のＰＤＡＣ出力信号に第２の正ピーク信号を保持させ、前記第２のＮＤＡＣ出力信号に第２の正ピーク信号を保持させるように構成された、第２の更新コントローラをさらに備える、請求項８に記載の回路。
【請求項１２】
磁界センサにおいて使用される、物体の運動を検出する方法であって、
少なくとも１つの磁界検知素子によってＤＩＦＦ信号を発生するステップであって、前記ＤＩＦＦ信号は前記物体に関連する磁界に比例する、ステップと、
前記ＤＩＦＦ信号を追跡するための追跡信号を発生するステップであって、
較正期間内のＰＤＡＣ更新時間間隔の間は前記ＤＩＦＦ信号を追跡し、前記較正期間内の前記ＰＤＡＣ更新時間間隔以外のときには前記ＤＩＦＦ信号を保持するための正のデジタル−アナログ変換器（ＰＤＡＣ）出力信号を発生するステップと、前記較正期間は回路の少なくともひとつの面が較正され、そして前記ＰＤＡＣ更新時間間隔は前記ＰＤＡＣが更新される間の前記較正期間内の時間間隔であり、
前記較正期間内のＮＤＡＣ更新時間間隔の間は前記ＤＩＦＦ信号を追跡し、前記較正期間内の前記ＮＤＡＣ更新時間間隔以外のときには前記ＤＩＦＦ信号を保持するための負のデジタル−アナログ変換器（ＮＤＡＣ）出力信号を発生するステップと、前記ＮＤＡＣ更新時間間隔は前記ＮＤＡＣが更新される間の前記較正期間内の時間間隔であり、
前記較正期間の終了を確定するステップとを含む、追跡信号を発生するステップとを含み、前記確定するステップは、
前記ＰＤＡＣ更新時間間隔の終了からの第１の期間が第１の所定の時間閾値より大きいか否かを決定するステップと、
前記ＮＤＡＣ更新時間間隔の終了からの第２の期間が第２の所定の時間閾値より大きいか否かを決定するステップと
を含む方法。
【請求項１３】
前記第１および第２の所定の時間閾値は同じ所定の時間閾値であり、前記確定するステップは、
前記第１の期間および前記第２の期間の両方が前記所定の時間閾値より大きいことに応答して状態を変化するように構成されたタイマ回路出力信号を発生するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記タイマ回路出力信号を発生する前記ステップは、
カウント出力信号を発生するステップと、
前記カウント出力信号に応答してＤＡＣ出力信号を発生するステップと、
前記ＤＡＣ出力信号に応答して、前記ＤＡＣ出力信号が所定の閾値信号より小さいことを示す第１の状態と、前記ＤＡＣ出力信号が前記所定の閾値信号より大きいことを示す第２の異なる状態とを有する前記タイマ回路出力信号を発生するステップと
を含む、請求項１３に記載の方法。
【請求項１５】
前記タイマ回路出力信号を発生する前記ステップは、
プリセットカウント信号を予め定めるステップと、
クロック信号を発生するステップと、
前記所定のプリセットカウント信号に応答して、前記クロック信号のパルスカウントが前記所定のプリセットカウント信号より小さいことを示す第１の状態と、前記クロック信号の前記パルスカウントが前記所定のプリセットカウント信号に等しいことを示す第２の異なる状態とを有する前記タイマ回路出力信号を発生するステップと
を含む、請求項１３に記載の方法。
【請求項１６】
前記確定するステップは、
前記ＤＩＦＦ信号が前記ＰＤＡＣ出力信号より高いことを示す第１の比較信号を発生するステップと、
前記ＤＩＦＦ信号が前記ＮＤＡＣ出力信号より低いことを示す第２の比較信号を発生するステップと、
前記タイマ回路出力信号、前記第１の比較信号、前記第２の比較信号の状態に応答して、前記ＰＤＡＣ出力信号に前記ＤＩＦＦ信号の正方向偏位を追跡させ、前記ＮＤＡＣ出力信号に前記ＤＩＦＦ信号の負方向偏位を追跡させるステップと、
前記タイマ回路出力信号、前記第１の比較信号または前記第２の比較信号の他の異なる状態に応答して、前記ＰＤＡＣ出力信号に正ピーク信号を保持させ、前記ＮＤＡＣ出力信号に負ピーク信号を保持させるステップと
をさらに含む、請求項１３に記載の方法。
【請求項１７】
前記少なくとも１つの磁界検知素子は、ＲＤＩＦＦ信号およびＬＤＩＦＦ信号を発生するための少なくとも２つの磁界検知素子を備え、前記追跡信号を発生する前記ステップは、それぞれ第１および第２の追跡信号を発生するステップを含む、請求項１２に記載の方法。
【請求項１８】
前記第１の追跡信号を発生する前記ステップは、
第１の較正期間内の第１のＰＤＡＣ更新時間間隔の間は前記ＲＤＩＦＦ信号を追跡し、前記第１の較正期間内の前記第１のＰＤＡＣ更新時間間隔以外のときには前記ＲＤＩＦＦ信号を保持するための第１のＰＤＡＣ出力信号を発生するステップと、
第１の較正期間内の第１のＮＤＡＣ更新時間間隔の間は前記ＲＤＩＦＦ信号を追跡し、前記第１の較正期間の後に、前記第１の較正期間内の前記第１のＮＤＡＣ更新時間間隔以外のときには前記ＲＤＩＦＦ信号を保持するための第１のＮＤＡＣ出力信号を発生するステップと、
前記第１の較正期間の終了を確定するステップであって、
前記第１のＰＤＡＣ更新時間間隔の終了からの第１の期間が第１の所定の時間閾値より大きいか否かを決定するステップと、
前記第１のＮＤＡＣ更新時間間隔の終了からの第２の期間が第２の所定の時間閾値より大きいか否かを決定するステップとを含む、確定するステップと
を含み、前記第２の追跡信号を発生する前記ステップは、
第２の較正期間内の第２のＰＤＡＣ更新時間間隔の間は前記ＬＤＩＦＦ信号を追跡し、前記第２の較正期間内の前記第２のＰＤＡＣ更新時間間隔以外のときには前記ＬＤＩＦＦ信号を保持するための第２のＰＤＡＣ出力信号を発生するステップと、
前記第２の較正期間内の第２のＮＤＡＣ更新時間間隔の間はＬＤＩＦＦ信号を追跡し、前記第２の較正期間の後に、前記第２の較正期間内の前記第２のＮＤＡＣ更新時間間隔以外のときには前記ＬＤＩＦＦ信号を保持するための第２のＮＤＡＣ出力信号を発生するステップと、
前記第２の較正期間の終了を確定するステップであって、
前記第２のＰＤＡＣ更新時間間隔の終了からの第３の期間が第３の所定の時間閾値より大きいか否かを決定するステップと、
前記第２のＮＤＡＣ更新時間間隔の終了からの第４の期間が第４の所定の時間閾値より大きいか否かを決定するステップとを含む、確定するステップと
を含む、請求項１７に記載の方法。
【請求項１９】
前記第１および第２の所定の時間閾値は同じ第１の較正時間閾値であり、前記第３および第４の所定の時間閾値は同じ第２の較正時間閾値であり、前記第１の較正期間を確定する前記ステップは、
前記第１の期間および前記第２の期間の両方が前記第１の較正時間閾値より大きいことに応答して状態を変化するように構成された第１のタイマ回路出力信号を発生するステップを含み、前記第２の較正期間を確定する前記ステップは、
前記第３の期間および前記第４の期間の両方が前記第２の較正時間閾値より大きいことに応答して状態を変化するように構成された第２のタイマ回路出力信号を発生するステップを含む、請求項１８に記載の方法。
【請求項２０】
前記第１のタイマ回路出力信号を発生する前記ステップ、および前記第２のタイマ回路出力信号を発生する前記ステップはそれぞれ、
各カウント出力信号を発生するステップと、
前記各カウント出力信号に応答して、各ＤＡＣ出力信号を発生するステップと、
前記第１または第２のタイマ回路出力信号をそれぞれ発生するステップであって、各タイマ回路出力信号は、前記各ＤＡＣ出力信号がそれぞれの所定の閾値信号より小さいことを示す第１の状態と、前記各ＤＡＣ出力信号が前記各所定の閾値信号より大きいことを示す第２の異なる状態とを有する、ステップと
を含む、請求項１９に記載の方法。
【請求項２１】
前記第１のタイマ回路出力信号を発生する前記ステップ、および前記第２のタイマ回路出力信号を発生する前記ステップは、
各プリセットカウント信号を予め定めるステップと、
前記各プリセットカウント信号に応答して、各クロック信号のパルスカウントが前記各所定のプリセットカウント信号より小さいことを示す第１の状態と、前記各クロック信号の前記パルスカウントが前記各所定のプリセットカウント信号に等しいことを示す第２の異なる状態とを有する前記各第１または第２のタイマ回路出力信号を発生するステップと
を含む、請求項１９に記載の方法。
【請求項２２】
前記第１の較正期間を確定する前記ステップは、
前記ＲＤＩＦＦ信号が前記第１のＰＤＡＣ出力信号より高いことを示す第１の比較信号を受け取るステップと、
前記ＲＤＩＦＦ信号が前記第１のＮＤＡＣ出力信号より低いことを示す第２の比較信号を受け取るステップと、
前記前記第１のタイマ出力信号、前記第１の比較信号、および前記第２の比較信号の状態に応答して、前記第１のＰＤＡＣ出力信号に前記ＲＤＩＦＦ信号の正方向偏位を追跡させ、前記第１のＮＤＡＣ出力信号に前記ＲＤＩＦＦ信号の負方向偏位を追跡させるステップと、
前記第１のタイマ出力信号、前記第１の比較信号、または前記第２の比較信号の他の異なる状態に応答して、前記第１のＰＤＡＣ出力信号に第１の正ピーク信号を保持させ、前記第１のＮＤＡＣ出力信号に第１の負ピーク信号を保持させるステップと
を含み、前記第２の較正期間を確定する前記ステップは、
前記ＬＤＩＦＦ信号が前記第２のＰＤＡＣ出力信号より高いことを示す第３の比較信号を受け取るステップと、
前記ＬＤＩＦＦ信号が前記第２のＮＤＡＣ出力信号より低いことを示す第４の比較信号を受け取るステップと、
前記第２のタイマ回路出力信号、前記第３の比較信号、および前記第４の比較信号の状態に応答して、前記第２のＰＤＡＣ出力信号に前記ＬＤＩＦＦ信号の正方向偏位を追跡させ、前記第２のＮＤＡＣ出力信号に前記ＬＤＩＦＦ信号の負方向偏位を追跡させるステップと、
前記前記第２のタイマ回路出力信号、前記第３の比較信号、または前記第４の比較信号の他の異なる状態に応答して、前記第２のＰＤＡＣ出力信号に第２の正ピーク信号を保持させ、前記第２のＮＤＡＣ出力信号に第２の負ピーク信号を保持させるステップと
を含む、請求項１９に記載の方法。
【請求項２３】
磁界センサにおいて使用される物体の運動を検出する方法であって、
少なくとも１つの磁界検知素子によって磁界信号を発生するステップであって、前記磁界信号は前記物体に関連する磁界に比例する、ステップと、
較正動作モード時に、前記磁界信号のピークに向かって、少なくとも前記ピークに到達するまで移動する追跡信号を発生するステップと、前記較正動作モードは前記磁界センサの少なくともひとつの面が較正される較正期間中に生成し、
前記追跡信号が前記磁界信号の前記ピークに到達してから所定の時間間隔が経過した後に、前記較正動作モードを終了させるステップと
を含む方法。
【請求項２４】
前記終了させるステップは、
第１のＤＡＣによって、第１のＤＡＣ更新時間間隔の間は前記磁界信号を追跡するように構成された第１のＤＡＣ出力信号を発生するステップと、
第２のＤＡＣによって、第２のＤＡＣ更新時間間隔の間は前記磁界信号を追跡するように構成された第２のＤＡＣ出力信号を発生するステップと、
前記第１のＤＡＣ更新時間間隔の終了からの第１の期間が第１の所定の時間閾値より大きいか否かを決定するステップと、
前記第２のＤＡＣ更新時間間隔の終了からの第２の期間が第２の所定の時間閾値より大きいか否かを決定するステップと、
前記第１のＤＡＣ更新時間間隔の終了から、または前記第２のＤＡＣ更新時間間隔の終了から所定の時間間隔が経過した後に、前記較正動作モードを終了させるステップと
を含む、請求項２３に記載の方法。
【請求項２５】
前記第１のＤＡＣは、前記磁界信号の正ピークを保持するように構成され、前記第２のＤＡＣは、前記磁界信号の負ピークを保持するように構成される、請求項２４に記載の方法。