(57)【要約】【課題】ＳＮＭ不良など閾値低下により顕著化する不良セルの検出感度が高い半導体装置のテスト方法を提供すること。【解決手段】本発明の半導体装置のテスト方法では、ＳＲＡＭにおいて、記憶ノードにドレインが接続され、ソースにＧＮＤ電位が接続されるｎ型ＭＯＳトランジスタのバックゲートにＧＮＤ電位より低い電位を印加しデータを読出す機能テストを行なう。次に、バックゲートにＧＮＤ電位より高い電位を印加しデータを読出す機能テストを行なう。【選択図】図１
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【特許請求の範囲】
【請求項１】
行列状に配置され、各々がデータを保持する記憶ノードを有する複数のメモリセルを含むメモリを備える半導体装置のテスト方法であって、
前記記憶ノードにドレインが接続され、ソースに第１の電位が接続される電界効果トランジスタのバックゲートに前記第１の電位より高い第２の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、
前記バックゲートに前記第１の電位より低い第３の電位を印加し前記データを書き込む及び／又は読出す機能テストを行なう半導体装置のテスト方法。
【請求項２】
行列状に配置され、各々がデータを保持する記憶ノードを有する複数のメモリセルを含むメモリアレイを備える半導体記憶装置のテスト方法であって、
前記記憶ノードにドレインが接続され、ソースに第１の電位が接続されるＮ型の電界効果トランジスタのバックゲートに前記第１の電位より高い第２の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、
不良セルを検出する半導体装置のテスト方法。
【請求項３】
行列状に配置され、各々がデータを保持する記憶ノードを有する複数のメモリセルを含むメモリアレイを備える半導体記憶装置のテスト方法であって、
前記記憶ノードにドレインが接続され、ソースに第１の電位が接続されるＰ型の電界効果トランジスタのバックゲートに前記第１の電位より低い第３の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、
不良セルを検出する半導体装置のテスト方法。
【請求項４】
前記メモリに接続されたバックバイアス制御回路により前記バックゲートに印加する電圧を制御する
ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置のテスト方法。
【請求項５】
前記メモリに接続された外部端子を介して接続されたテスタにより前記バックゲートに印加する電圧を制御する
ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリにおいて、スタンバイ電流不良や、ＳＮＭ（スタティックノイズマージン）不足による不良セルを検出するのに好適な半導体装置のテスト方法に関する。
【背景技術】
【０００２】
通常、例えばＲＡＭ（Random Access Memory）などのメモリセルをテストする際は、図６に示すように、ＢＩＳＴ（built in self-test）を実施し（ステップＳ１０１）、フェイルビットを読み出し（ステップＳ１０２）、フューズ切断して不良セルを冗長セルに置き換える（ステップＳ１０３）。
【０００３】
しかしながら、不良セルと良セルの境であるようなセルが置換されずに残る場合がある。そのような場合はＬＳＩ使用環境、すなわち温度や電圧変動によってはメモリ動作不良が発生しやすくなるという問題点がある。不良モードとしては、例えば、従来から問題となっているリーク性の不良に加えて、メモリセルを構成する電界効果トランジスタの閾値ばらつきに起因する書き込み／読み出し不良、ＳＮＭ不足に起因する動作不安定なども含まれる。これらの不良モードは素子の微細化が進むにつれて深刻化してきており、不良セルを確実に除去するために高温／低温テストの追加が必要になるなど、コストが増加するという問題も生じさせている。
【０００４】
従来、特許文献１には、スタンバイ電流不良などの直流電流不良を検出し、不良セルを救済することを目的とした半導体装置のテスト方法が記載されている。図７は、特許文献１に記載のＳＲＡＭを示す図である。この公報に記載の半導体装置のテスト方法においては、例えばＳＲＡＭにおける微小なリークによるスタンバイ電流不良が生じた場合に、不良セルを特定し救済することを目的とする。
【０００５】
図７に示すように、メモリセルＭ１は、ビット線ＢＬ１と記憶ノード（ストレージノード）Ｎ１０との間に接続されゲートがワード線ＷＬ１に接続されるＮチャネルＭＯＳトランジスタ８０と、ビット線／ＢＬ１と記憶ノードＮ１１との間に接続されゲートがワード線ＷＬ１に接続されるＮチャネルＭＯＳトランジスタ８２とを含む。
【０００６】
メモリセルＭ１は、さらに、ソースがメモリセルアレイの接地電位ＧＮＤＭに結合されドレインが記憶ノードＮ１０に接続されゲートが記憶ノードＮ１１に接続されるＮチャネルＭＯＳトランジスタ７４と、ソースが接地電位ＧＮＤＭに結合されドレインが記憶ノードＮ１１に接続されゲートが記憶ノードＮ１０に接続されるＮチャネルＭＯＳトランジスタ７８とを含む。
【０００７】
メモリセルＭ１は、さらにまた、メモリセルアレイ用の電源電位ＶＣＣＭにソースが結合されドレインが記憶ノードＮ１０に接続され、ゲートが記憶ノードＮ１１に接続されるＰチャネルＭＯＳトランジスタ７２と、電源電位ＶＣＣＭにソースが接続されドレインが記憶ノードＮ１１に接続され、ゲートが記憶ノードＮ１０に接続されるＰチャネルＭＯＳトランジスタ７６とを含む。
【０００８】
ここで、メモリセルＭ１の記憶ノードＮ１１が抵抗Ｒ１によってメモリセルアレイの電源電位ＶＣＣＭと結合されるショートが生じた場合を考える。このメモリセルＭ１は、ＳＲＡＭのメモリセルを構成するＮチャネルＭＯＳトランジスタ７４、７８の基板電位を与える電源電位ＧＮＤＰを、ソース電位を与える接地電位ＧＮＤＭと独立して制御可能とする。記憶ノードＮ１１が"Ｌ"の場合には、矢印で示した経路に貫通電流が流れ、この電流はスタンバイ状態においても流れ続けるため、半導体記憶装置はスタンバイ不良になる。このように、スタンバイ電流不良が生じた場合には、ＧＮＤＰをＧＮＤより低い電圧（バックバイアス）として基板効果によりＮチャネルＭＯＳトランジスタ７４、７８の駆動能力を弱めることにより、ファンクションテストにおいて不良を発見することができる。したがって不良メモリセルを特定することができ、冗長メモリセルと置換することにより歩留りを向上させることができる。
【特許文献１】特開２００２−９３１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら特許文献１に記載の方法のように、バックバイアス印加により閾値を大きく（高く／深く）する方向へのみコントロールするものである。このため、リークが生じているメモリセルを特定しやすくなるという一応の効果は奏しているものの、ＳＮＭ不良のように電界効果トランジスタの閾値が小さく（セル電流が大きく）なるほど顕在化する不良モードは検出できないという問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置のテスト方法は、行列状に配置され、各々がデータを保持する記憶ノードを有する複数のメモリセルを含むメモリを備える半導体装置のテスト方法であって、前記記憶ノードにドレインが接続され、ソースに第１の電位が接続される電界効果トランジスタのバックゲートに前記第１の電位より高い第２の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、前記バックゲートに前記第１の電位より低い第３の電位を印加し前記データを書き込む及び／又は読出す機能テストを行なうものである。
【００１１】
また、本発明にかかる他の半導体装置のテスト方法は、行列状に配置され、各々がデータを保持する記憶ノードを有する複数のメモリセルを含むメモリアレイを備える半導体記憶装置のテスト方法であって、前記記憶ノードにドレインが接続され、ソースに第１の電位が接続されるＮ型の電界効果トランジスタのバックゲートに前記第１の電位より高い第２の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、不良セルを検出するものである。また、電界効果トランジスタがＰ型である場合は、そのバックゲートに前記第１の電位より低い第３の電位を印加し前記データを書き込む及び／又は読出す機能テストを行ない、不良セルを検出するものである。
【００１２】
本発明においては、Ｎ型の電界効果トランジスタであればＰウェルに正電位を印加し、Ｐ型の電界効果トランジスタであればＮウェルに負電位を印加することで、フォワードバイアスとしてメモリセルのテストを行う。このことにより、ＳＮＭが小さい状態でメモリセルのテストを行うことができ、ＳＮＭ不良の検出感度を向上させることができる。さらに、各ウェルに印加するバイアスを独立に制御することにより、通常動作状態では検出しにくい他の不良モードの検出感度を向上させることも可能となる。
【発明の効果】
【００１３】
本発明によれば、閾値低下（セル電流増加）により顕在化する不良モードによる不良セルの検出感度が高い半導体装置のテスト方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態にかかる半導体装置を示す模式図である。半導体装置１０は、メモリ１１と、ＢＩＳＴ１２と、バックバイアス制御回路１４と、テスト用端子１５とを有する。ＢＩＳＴ１２は、不良検出した際の不良アドレスを記憶する不良セル記憶部１３を有する。なお、不良セル記憶部１３はＢＩＳＴ外にあってもよい。
【００１５】
バックバイアス制御回路１４は、メモリを構成するＮチャンネル、Ｐチャンネルの各トランジスタのバックバイアスを制御する。本実施の形態においては、メモリのテスト時に、Ｎチャンネルトランジスタのバックゲートに対し、ＧＮＤより高い電位を与えたり（以下、フォワードバイアスともいう。）、ＧＮＤより低い電位を与えたりする（以下、バックバイアスともいう。）。また、Ｐチャンネルトランジスタのバックゲートに対し、電源電位より高い電位を与えたり（バックバイアス）、電源電位より低い電位を与えたりする（フォワードバイアス）。このバックバイアス制御回路１４は、各ウェルに印加するバイアスを独立に制御する。
【００１６】
または、テスト用端子１５を介してテスタ２１を接続してメモリ１１のバックバイアスを制御するようにしてもよい。このテスタ２１により、バックバイアスのみならず、テストパターン等を入力するようにしてもよい。
【００１７】
次に、バックバイアス及びフォワードバイアスにより不良検出することができる原理について説明する。図２はバックバイアスとした場合の閾値電圧の変化を示す図、図３は、フォワードバイアスとした場合のＳＮＭの変化を示す図である。さらに、図４は、図２、図３に示すフォワードバイアス及びバックバイアス時の特徴をまとめて示す図である。
【００１８】
図２において、Ｉ１はバックバイアス印加前、Ｉ２はバックバイアス印加後のトランジスタの電流値を示す。図２及び図４に示すように、バックバイアス印加により閾値ＶｔｈがＶｔｈ１からＶｔｈ２に示すように大きく（深く）なる。そして、オン電流ＩＯＮがＩ１からＩ２のように小さくなる。さらに、電圧＝０のときのリーク電流Ｉｏｆｆがバックバイアス印加により小さくなることがわかる。
【００１９】
このように、バックバイアスを印加することで閾値電圧を深くし、駆動能力を下げ、リーク電流を小さくすることができる。このことにより、リーク不良を検出することができる。さらに、閾値電圧が高くなるので、メモリセルへの読み書きができない不良が発生しやすくなる。これにより、閾値が高めにばらついている不良セルトランジスタの検出感度を高めることができる。また、これは、擬似的に低温での動作状態を再現していることとなる。よって、バックバイアスを印加して書込み、読み出しテストをすることで、低温においてのテストを行うことと同等の効果を奏することとなり、テストコストを削減することができる。
【００２０】
図３は、インバータ（セル）の安定性を示すいわゆるバタフライカーブの模式図である。ＳＮＭは図３に示すように定義することとする。このＳＮＭの値が大きい方が、メモリセルが安定動作する。すなわち、データ保持のノイズ耐性が高いことを示す。一般に、ＳＲＡＭセルを構成する一対のインバータ（Ｌ、Ｒ）の閾値差が大きいほどＳＮＭが大きくなる。基板バイアスを正負に印加することでこのＳＮＭの値をコントロールすることができる。すなわち、フォワードバイアスを印加すると、バタフライカーブは実線から破線のようになり、ＳＮＭが小さくなる。
【００２１】
フォワードバイアスを印加することで、図４に示すように、閾値電圧をより浅い方へコントロールすることができ、駆動能力を高め、オン電流・リーク電流を大きくすることができる。閾値電圧を浅くすることで、図３に示すように、ＳＮＭ不良の検出感度を高めることができる。また、これは擬似的に高温での動作状態を再現していることとなる。よって、フォワードバイアスを印加して書込み、読み出しテストをすることで、高温においてのテストを行うことと同等の効果を奏することとなり、テストコストを削減することができる。
【００２２】
次に、本実施の形態にかかる半導体装置のテスト方法について説明する。図５は、本実施の形態にかかる半導体装置のテスト方法を示すフローチャートである。図５に示すように、先ず、各ウェルにバックバイアス（逆バイアス）を印加する（ステップＳ１）。すなわち、ｎＭＯＳトランジスタであれば、Ｐウェルに負電位を印加し、ｐＭＯＳであればＮウェルに正電位を印加する。そして、ＲＡＭ  ＢＩＳＴを実施し（ステップＳ２）、フェイルビットを読み出しする（ステップＳ３）。バックバイアスを印加することにより、リーク不良や書込み困難なセルを検出することができる。このとき、不良セル記憶部１３において、フェイルビットが発生したアドレスを記憶する。
【００２３】
次に、各ウェルにフォワードバイアス（順バイアス）を印加する（ステップＳ４）。すなわち、ｎＭＯＳトランジスタであれば、Ｐウェルに正電位を印加し、ｐＭＯＳであればＮウェルに負電位を印加する。そして、ＲＡＭ  ＢＩＳＴを実施し（ステップＳ５）、フェイルビットを読み出す（ステップＳ６）。フォワードバイアスを印加することにより、ＳＮＭが小さい不良セルを検出することができる。そして、ステップＳ３にて記憶したフェイルアドレスと、ステップＳ６にて読み出したフェイルアドレスにかかるメモリセルを、フューズを切断することで置換セルと置換する（ステップＳ７）。この場合、置換セルを選択する動作をさせるためのフューズと、不良セルに電源電流の供給を停止するために切断するフューズの２種類を切断する。
【００２４】
本実施の形態においては、バックバイアスのみならず、フォワードバイアス印加も行なってメモリの不良検出テストを行うため、閾値が低い方にばらついている場合のみならず、高い方にばらついている場合の不良セルも検出することができる。すなわち、擬似的に高温でのテストと、低温でのテストを行っている状態を作り出すことができ、高温テスト、低温テストをする必要がなくなる。よってテスト時間の短縮化、低コスト化を図ることができる。本テストを採用することにより、リーク不良、書込み不良、ＳＮＭ不良などの種々の不良モードによる不良セルを検出することができる。
【００２５】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、図５に示すテストにおいては、バックバイアス印加をしてテストしてから、フォワードバイアス印加のテストを行うものとして説明したが、フォワードバイアス印加のテストをしてからバックバイアス印加のテストを行うようにしてもよいことは勿論である。また、バックバイアス及びフォワードバイアスのいずれも印加してテストすることとしたが、フォワードバイアスのみ印加してテストするようにしてもよい。フォワードバイアスでテストすることで、ＳＮＭ不良を検出することができる。さらに、各ウェルに印加する電圧を独立に制御したり、バックバイアスとフォワードバイアスを組み合わせることにより、通常動作状態では検出されにくい他の不良モードの検出感度を向上させることもできる。
【００２６】
また、本実施の形態においては、バックバイアス、フォワードバイアスでＲＡＭ  ＢＩＳＴを実施するものとして説明したが、テスタにより読み出し、又は書込みのテストを行うようにしてもよい。メモリは、複数種のテストが実施されるが必ずしも全てのテストにおいてバックバイアス及びフォワードバイアスでのテストを実施する必要はない。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態にかかる半導体装置を示す模式図である。
【図２】バックバイアスとした場合の閾値電圧の変化を示す図である。
【図３】フォワードバイアスとした場合のＳＮＭの変化を示す図である。
【図４】図２、図３に示すフォワードバイアス及びバックバイアス時の特徴をまとめて示す図である。
【図５】本発明の実施の形態にかかる半導体装置のテスト方法を示すフローチャートである。
【図６】従来のテスト方法を示すフローチャートである。
【図７】特許文献１に記載のＳＲＡＭを示す図である。
【符号の説明】
【００２８】
１１  メモリ
１３  不良セル記憶部
１４  バックバイアス制御回路
１５  テスト用端子
２１  テスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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