(57)【要約】【課題】ブロック、ページの構造が異なるフラッシュメモリを連続的に評価検査することを可能にしたフラッシュメモリ制御装置およびフラッシュメモリ検査装置を提供することを目的とする。【解決手段】フラッシュメモリにＩＤリードコマンドを出力し前記ＩＤリードコマンドに基いて前記フラッシュメモリからＩＤコードを入力するデータ入出力手段と、前記データ入出力手段で取り出されたＩＤコードに基いてフラッシュメモリの構造を判別するフラッシュ構造判別手段と、前記フラッシュ構造判別手段の出力に基いてフラッシュメモリの構造記憶情報を記憶する構造記憶手段と、前記構造記憶手段の出力に基いて所望のアドレスを生成するアドレス生成手段と、前記データ入出力手段、前記フラッシュ構造記憶手段および前記アドレス生成手段を制御するＣＰＵと、を備えた構成を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
フラッシュメモリにＩＤリードコマンドを出力し前記ＩＤリードコマンドに基いて前記フラッシュメモリからＩＤコードを入力するデータ入出力手段と、
前記データ入出力手段で取り出されたＩＤコードに基いてフラッシュメモリの構造を判別するフラッシュ構造判別手段と、
前記フラッシュ構造判別手段の出力に基いてフラッシュメモリの構造記憶情報を記憶する構造記憶手段と、
前記構造記憶手段の出力に基いて所望のアドレスを生成するアドレス生成手段と、
前記データ入出力手段、前記フラッシュ構造記憶手段および前記アドレス生成手段を制御するＣＰＵと、
を有するフラッシュメモリ制御装置。
【請求項２】
前記ＩＤコードはメーカーコードとデバイスコードを有する請求項１記載のフラッシュメモリ制御装置。
【請求項３】
前記フラッシュメモリの構造記憶情報は、総ブロック数情報、ブロックあたりのページ数情報およびアドレスサイクル情報を有する請求項１記載のフラッシュメモリ制御装置。
【請求項４】
請求項１記載のフラッシュメモリ制御装置を有するフラッシュメモリ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ制御装置およびフラッシュメモリ検査装置に関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリは様々な分野で利用されている。また、急速に大容量化しており応用商品も多くの企業から商品化されている（例えば、特許文献１参照。）。
【０００３】
以下、フラッシュメモリの検査装置を一例に従来のフラッシュメモリ制御装置について説明する。
【０００４】
図１３は従来のフラッシュメモリ制御装置の構造を示すブロック図である。１３０１はＣＰＵ、１３０２は構造記憶手段、１３０３はコマンド設定手段、１３０４は送受信手段、１３０５はデータ入出力手段、１３０６はデータ記憶手段、１３０７はフラッシュメモリである。
【０００５】
図１４は従来のコマンド設定手段１３０３に配置されるコマンドレジスタの内容を示す図である。１４１０はコマンドレジスタ、１４１１はＷＲフラグ、１４１２はコマンド、１４１３はアドレス、１４１４はデータ容量である。
【０００６】
図１５は従来の第１のフラッシュメモリ用の構造記憶レジスタの内容を示す図である。１５２０は第１のフラッシュメモリ用の構造記憶レジスタ、１５２１は総ブロック数、１５２２はブロックあたりのページ数である。
【０００７】
図１６は従来の第１のフラッシュメモリの書き込み時のフラッシュメモリへ供給する信号を示す図である。
【０００８】
図１７は従来の第１のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図である。
【０００９】
図１８は第１のフラッシュメモリのページとブロックの構造を示す図である。
【００１０】
図１９は従来の第２のフラッシュメモリ用の構造記憶レジスタの内容を示す図である。１９２３は第２のフラッシュメモリ用の構造記憶レジスタ、１９２４は総ブロック数、１９２５はブロックあたりのページ数である。
【００１１】
図２０は第２のフラッシュメモリのページとブロックの構造を示す図である。
【００１２】
最初に、基本的な書き込み動作と読み出し動作について図１３乃至２０を用いて説明する。ＣＰＵ１３０１はコマンド設定手段１３０３内のコマンドレジスタ１４１０に対し、書き込みか読み出しかを判別するＷＲフラグ１４１１と、予めコマンド群をプログラムされたフラッシュメモリ１３０７へ送信するコマンド１４１２と、構造記憶手段１３０２内の構造記憶レジスタ１５２０から総ブロック数１５２１、ブロックあたりのページ数１５２２からアドレス範囲を算出しその範囲内でのアドレス１４１３と、予めプログラムされたデータ容量１４１４とを設定する。
【００１３】
データを書き込む場合には、ＣＰＵ１３０１があらかじめ書き込むデータをデータ記憶手段１３０６に設定するためにデータ入出力手段１３０５に出力する。データ入出力手段１３０５は入力したデータをデータ記憶手段１３０６に所定の信号タイミングで記憶させる。送受信手段１３０４はコマンド設定手段１３０３内のコマンドレジスタ１４１０のコマンド１４１２及びアドレス１４１３を図１６に示される所定のタイミングでフラッシュメモリ１３０７へ送信する。また、ＷＲフラグ１４１１で書き込み設定されるとデータ容量１４１４に設定された大きさのデータをデータ記憶手段１３０６から取り出しフラッシュメモリ１３０７に図１６に示すような所定のタイミングで出力する。
【００１４】
次にデータを読み出す場合には、送受信手段１３０４はコマンド設定手段１３０３内のコマンドレジスタ１４１０のコマンド１４１２及びアドレス１４１３を図１７に示される所定のタイミングでフラッシュメモリ１３０７へ送信する。また、ＷＲフラグ１４１１で読み出し設定されるとフラッシュメモリ１３０７のデータを図１７に示される所定のタイミングで入力しデータ記憶手段１３０６に設定されたデータを所定のタイミングで出力し、データ記憶手段１３０６はデータを記憶する。次に、データ入出力手段１３０５はデータ記憶手段１３０６のデータを所定のタイミングで読み出す。更にＣＰＵ１３０１へ出力する。
【００１５】
図１８に示す第１のフラッシュメモリへの書き込み及び読み出しに際しては、第１のフラッシュメモリ用構造記憶レジスタ１５２０の総ブロック数１５２１の値は１０２４、ブロックあたりのページ数１５２２の値は１２８となる。このようなフラッシュメモリを検査終了する場合は前述のとおり構造記憶手段１３０２から総ブロック数１５２１、ブロックあたりのページ数１５２２から算出した最終アドレスと合致したところで終了とする。
【００１６】
ところで、フラッシュメモリの検査をするときのアドレッシング及び検査時の書き込みデータはそのフラッシュメモリのセル構造によって変わる。特にブロック毎に異なる書き込みデータパターンを生成したりフラッシュメモリのブロック、ページ構造によって生成データパターンが異なってくる。更にアドレッシングは先頭アドレスから順次アクセスするインクリメント、先頭アドレスの次に最終アドレスとアクセスして中央アドレスにアクセスしていくコンプリメンタリ等がある。更に、フラッシュメモリの構造によって総ブロック数、ブロックあたりのページ数、アドレスサイクルも変わる。前述のデータ書き込み検査及び読み出し検査を実行後、引き続き、第２のフラッシュメモリを検査する場合、予め設定されてある第１のフラッシュメモリの構造記憶レジスタの内容を第２のフラッシュメモリ用に書き換える必要がある。
【特許文献１】特開平１０−３３６５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら上記の従来の構成では、同じ評価検査機で異なる構造をもつフラッシュメモリを連続的に評価検査するときに設定が必要となり、異なるフラッシュメモリを連続的に評価検査する場合にはフラッシュメモリ毎にブロック、ページの構造情報を設定する必要があり連続的に評価検査することは不可能であるという問題点を有していた。
【００１８】
本発明は上記従来の問題点を解決するもので、ブロック、ページの構造が異なるフラッシュメモリを連続的に評価検査することを可能にしたフラッシュメモリ制御装置およびフラッシュメモリ検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
この目的を達成するために本発明のフラッシュメモリ制御装置は、フラッシュメモリにＩＤリードコマンドを出力し前記ＩＤリードコマンドに基いて前記フラッシュメモリからＩＤコードを入力するデータ入出力手段と、前記データ入出力手段で取り出されたＩＤコードに基いてフラッシュメモリの構造を判別するフラッシュ構造判別手段と、前記フラッシュ構造判別手段の出力に基いてフラッシュメモリの構造記憶情報を記憶する構造記憶手段と、前記構造記憶手段の出力に基いて所望のアドレスを生成するアドレス生成手段と、前記データ入出力手段、前記フラッシュ構造記憶手段および前記アドレス生成手段を制御するＣＰＵと、を備えた構成を有している。
【００２０】
また、ＩＤコードはメーカーコードとデバイスコードを備えた構成を有している。
【００２１】
さらに、フラッシュメモリの構造記憶情報は総ブロック数情報、ブロックあたりのページ数情報およびアドレスサイクル情報を備えた構成を有している。
【００２２】
また、本発明のフラッシュメモリ検査装置は、前記フラッシュメモリ制御装置を備えた構成を有している。
【発明の効果】
【００２３】
以上のように本発明は、構造の異なるフラッシュメモリを連続して評価検査する場合ＩＤコードによって構造を設定し即座に評価検査することができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
図１は本発明の実施の形態１におけるフラッシュメモリの評価検査機のフラッシュメモリ制御装置の構造を示すブロック図である。１０１はＣＰＵ、１０２は構造記憶手段、１０３はコマンド設定手段、１０４は送受信手段、１０５はデータ入出力手段、１０６はデータ記憶手段、１０７はフラッシュメモリである。図１においてフラッシュメモリの書き込み及び読み出しの動作は以下の通りである。
【００２５】
図１８に示される構造をもつ第１のフラッシュメモリを評価検査する場合について説明する。
【００２６】
図２は本発明の実施の形態１における第１のフラッシュメモリ用の構造記憶レジスタ２２０の内容を示す図である。２２１は第１のフラッシュメモリの総ブロック数、２２２は第１のフラッシュメモリのブロックあたりのページ数、２２３は第１のフラッシュメモリのアドレスサイクルである。第１のフラッシュメモリの総ブロック数２２１は１０２４、ブロックあたりのページ数２２２は１２８、アドレスサイクル２２３は５として予め設定される。
【００２７】
図４は本発明の実施の形態１におけるフラッシュ構造判別手段１０９の構造を示す図である。４１０はフラッシュメモリの構造判別部、４２０は第１のフラッシュメモリ用の構造情報、４３０は第２のフラッシュメモリ用の構造情報、４４０は構造情報切替部である。
【００２８】
図５は本発明の実施の形態１におけるフラッシュメモリのＩＤコード５４１の内容を示す図である。５４２はメーカーコード、５４３はデバイスコードである。ＩＤコード５４１はメーカーコード５４２、デバイスコード５４３で構成される。
【００２９】
フラッシュメモリ１０７に書き込み及び読み出し動作をする前にフラッシュメモリの構造を設定する必要がある。ＣＰＵ１０１がコマンド設定手段１０３にＩＤリードコマンドを設定する。送受信手段１０４はフラッシュメモリ１０７にＩＤリードコマンドを発行し、ＩＤリードコマンドを受信したフラッシュメモリ１０７はメーカーコード５４２とデバイスコード５４３で構成されるＩＤコード５４１を返信する。送受信手段１０４は受信したＩＤコード５４１をデータ記憶手段１０６へ出力しデータ入出力手段１０５はデータ記憶手段１０６のＩＤコード５４１を読み出しＣＰＵ１０１へ出力する。次にＣＰＵ１０１は得られたＩＤコード５４１をフラッシュ構造判別手段１０９に出力する。フラッシュ構造判別手段１０９は図４で示されるようにＩＤコードによってフラッシュメモリの構造を切り替える。第１のフラッシュメモリのＩＤコード５４１がＣＰＵ１０１より入力された場合はフラッシュメモリの構造判別部４１０において第１のフラッシュメモリ構造であると判別して構造情報切替部４４０は第１のフラッシュメモリ用の構造情報４２０を選択し構造記憶手段１０２に送る。構造記憶手段１０２では予め記憶された第１のフラッシュメモリ用の構造記憶レジスタ２２０を選択する。
【００３０】
図６は本発明の実施の形態１におけるコマンド設定手段１０３に配置されるコマンドレジスタ６１０の内容を示す図である。６１１はＷＲフラグ、６１２はコマンド、６１３はアドレス、６１４はデータ容量である。
【００３１】
図７は本発明の実施の形態１における第１のフラッシュメモリの書き込み時のフラッシュメモリへ供給する信号を示す図である。
【００３２】
データを書き込む場合の動作は以下の通りである。ＣＰＵ１０１があらかじめ書き込むデータをデータ記憶手段１０６に設定するためにデータ入出力手段１０５に出力する。データ入出力手段１０５は入力したデータをデータ記憶手段１０６に所定の信号タイミングで記憶させる。送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図７に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で書き込み設定されるとデータ容量６１４に設定された大きさのデータをデータ記憶手段１０６から取り出しフラッシュメモリ１０７に図７に示すような所定のタイミングで出力する。
【００３３】
第１のフラッシュメモリをインクリメントアドレッシングで書き込みした場合の動作を説明する。ＣＰＵ１０１は先頭アドレスＸをアドレス生成手段１０８に初期設定し、更にコマンド設定手段１０３に書き込みコマンドを設定する。また、ＣＰＵ１０１があらかじめ書き込むデータをデータ記憶手段１０６に設定するためにデータ入出力手段１０５に出力する。送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図７に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で書き込み設定されるとデータ容量６１４に設定された大きさのデータをデータ記憶手段１０６から取り出しフラッシュメモリ１０７に図７に示すような所定のタイミングで出力する。次にＣＰＵ１０１は前述のとおり選択された第１のフラッシュメモリ用の構造記憶レジスタ２２０の総ブロック数２２１及びブロックあたりのページ数２２２より最終ページアドレスを算出し、アドレス生成手段１０８に設定し書き込み動作を繰り返す。
【００３４】
図９は本発明の実施の形態１におけるインクリメントアドレッシングで書き込みするフローチャートである。ステップＳ９０１において、レジスタＸを先頭ページアドレスとするアドレス設定を行う。ステップＳ９０２において、最終ページアドレスを設定する。最終ページアドレスの算出式は以下のとおりとなる。
最終ページアドレス＝総ブロック数＊ブロックあたりのページ数
ステップＳ９０３において、データを書き込む。ステップＳ９０４において、アドレスが最終ページアドレスを超えたか否かを判断する。Ｎｏの場合には、ステップＳ９０５に進み、Ｙｅｓの場合には終了する。ステップＳ９０５において、レジスタＸをインクリメントするアドレス設定を行う。そして再び、ステップＳ９０３に進む。
【００３５】
次に、第１のフラッシュメモリをコンプリメンタリアドレッシングで書き込みした場合の動作を説明する。ＣＰＵ１０１は先頭アドレスＸをアドレス生成手段１０８に初期設定し、更にコマンド設定手段１０３に書き込みコマンドを設定する。また、ＣＰＵ１０１があらかじめ書き込むデータをデータ記憶手段１０６に設定するためにデータ入出力手段１０５に出力する。送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図７に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で書き込み設定されるとデータ容量６１４に設定された大きさのデータをデータ記憶手段１０６から取り出しフラッシュメモリ１０７に図７に示すような所定のタイミングで出力する。ＣＰＵ１０１は前述のとおり選択された第１のフラッシュメモリ用の構造記憶レジスタ２２０の総ブロック数２２１及びブロックあたりのページ数２２２より最終ページアドレスを算出し、アドレス生成手段１０８に設定し書き込み動作を繰り返す。また、コンプリメンタリアドレッシングは先頭アドレス→最終アドレス→先頭アドレス＋１→最終アドレス−１とアドレスを生成していく。最終ページアドレスの算出式は以下のとおりとなる。
最終ページアドレス＝総ブロック数＊ブロックあたりのページ数／２
このとき算出した最終ページアドレスと同じになった場合は終了とする。
【００３６】
図１０は本発明の実施の形態１におけるコンプリメンタリアドレッシングで書き込みするフローチャートである。ステップＳ１００１において、レジスタＸを先頭ページアドレスとするアドレス設定を行う。ステップＳ１００２において、最終ページアドレスを総ブロック数＊ブロックあたりのページ数に設定する。ステップＳ１００３において、レジスタＹを最終ページアドレスとするアドレス設定を行う。ステップＳ１００４において、最終ページアドレスを総ブロック数＊ブロックあたりのページ数／２に設定する。ステップＳ１００５において、アドレスＸへデータを書き込む。ステップＳ１００６において、アドレスＹへデータを書き込む。ステップＳ１００７において、レジスタＸをインクリメントするアドレス設定を行う。ステップＳ１００８において、レジスタＹをデクリメントするアドレス設定を行う。ステップＳ１００９において、アドレスが最終ページアドレスに一致したか否かを判断する。Ｎｏの場合には、再びステップＳ１００５に進み、Ｙｅｓの場合には、終了する。
【００３７】
図８は本発明の実施の形態１における第１のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図である。データを読み出す場合の動作は、送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図８に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で読み出し設定されるとフラッシュメモリ１０７のデータを図８に示される所定のタイミングで入力しデータ記憶手段１０６に設定されたデータを所定のタイミングで出力し、データ記憶手段１０６はデータを記憶する。次に、データ入出力手段１０５はデータ記憶手段１０６のデータを所定のタイミングで読み出す。更にＣＰＵ１０１へ出力する。読み出し動作についても書き込み動作と同様に最終ページアドレスと同じになるまで繰り返す。
【００３８】
次に図２０に示される構造をもつ第２のフラッシュメモリを評価検査する場合について説明する。
【００３９】
第２のフラッシュメモリに書き込み及び読み出し動作をする前にＣＰＵ１０１がコマンド設定手段１０３にＩＤリードコマンドを設定する。送受信手段１０４はフラッシュメモリ１０７にＩＤリードコマンドを発行し、ＩＤリードコマンドを受信したフラッシュメモリ１０７はメーカーコード５４２とデバイスコード５４３で構成されるＩＤコード５４１を返信する。送受信手段１０４は受信したＩＤコード５４１をデータ記憶手段１０６へ出力しデータ入出力手段１０５はデータ記憶手段１０６のＩＤコード５４１を読み出しＣＰＵ１０１へ出力する。次にＣＰＵ１０１は得られたＩＤコード５４１をフラッシュ構造判別手段１０９に出力する。フラッシュ構造判別手段１０９は図４で示されるようにＩＤコード５４１によってフラッシュメモリの構造を切り替える。フラッシュ構造判別手段１０９は取得したＩＤコード５４１によって第１のフラッシュメモリ用の構造記憶レジスタ２２０を選択していたため第２のフラッシュメモリ用に修正する必要がある。第２のフラッシュメモリのＩＤコード５４１が入力された場合は第２のフラッシュメモリ構造を選択し構造記憶手段１０２に予め記憶された第２のフラッシュメモリ用の構造記憶レジスタ３２４を選択する。
【００４０】
図３は本発明の実施の形態１における第２のフラッシュメモリ用の構造記憶レジスタ３２４の内容を示す図である。３２５は第２のフラッシュメモリの総ブロック数、３２６は第２のフラッシュメモリのブロックあたりのページ数、３２７は第２のフラッシュメモリのアドレスサイクルである。第２のフラッシュメモリの構造は総ブロック数３２５は２０４８、ブロックあたりのページ数３２６は３２、アドレスサイクル３２７は４として予め設定される。
【００４１】
データを書き込む場合の動作は以下の通りである。ＣＰＵ１０１があらかじめ書き込むデータをデータ記憶手段１０６に設定するためにデータ入出力手段１０５に出力する。データ入出力手段１０５は入力したデータをデータ記憶手段１０６に所定の信号タイミングで記憶させる。送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図１１に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で書き込み設定されるとデータ容量６１４に設定された大きさのデータをデータ記憶手段１０６から取り出しフラッシュメモリ１０７に図１１に示すような所定のタイミングで出力する。
【００４２】
図１１は本発明の実施の形態１における第２のフラッシュメモリの書き込み時のフラッシュメモリ１０７へ供給する信号を示す図である。
【００４３】
データを読み出す場合の動作は以下の通りである。送受信手段１０４はコマンド設定手段１０３のコマンドレジスタ６１０のコマンド６１２及びアドレス６１３を図１２に示される所定のタイミングでフラッシュメモリ１０７へ送信する。また、ＷＲフラグ６１１で読み出し設定されるとフラッシュメモリ１０７のデータを図１２に示される所定のタイミングで入力しデータ記憶手段１０６に設定されたデータを所定のタイミングで出力し、データ記憶手段１０６はデータを記憶する。
【００４４】
図１２は本発明の実施の形態１における第２のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図である。
【００４５】
次に、データ入出力手段１０５はデータ記憶手段１０６のデータを所定のタイミングで読み出す。更にＣＰＵ１０１へ出力する。
【００４６】
また、フラッシュメモリ検査装置は、前記フラッシュメモリ制御装置を備えた構成を有している。
【００４７】
以上のように実施の形態１によれば、フラッシュメモリにＩＤリードコマンドを出力し前記ＩＤリードコマンドに基いて前記フラッシュメモリからＩＤコードを入力するデータ入出力手段と、前記データ入出力手段で取り出されたＩＤコードに基いてフラッシュメモリの構造を判別するフラッシュ構造判別手段と、前記フラッシュ構造判別手段の出力に基いてフラッシュメモリの構造記憶情報を記憶する構造記憶手段と、前記構造記憶手段の出力に基いて所望のアドレスを生成するアドレス生成手段と、前記データ入出力手段、前記フラッシュ構造記憶手段および前記アドレス生成手段を制御するＣＰＵと、を備えた構成により、構造の異なるフラッシュメモリを連続して評価検査する場合ＩＤコードによって構造を設定し即座に評価検査することができる。
【産業上の利用可能性】
【００４８】
本発明のフラッシュメモリ制御装置は、構造の異なるフラッシュメモリを連続して評価検査する場合ＩＤコードによって構造を設定し即座に評価検査することができるという優れた効果を有しているため、フラッシュメモリ検査装置等において有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１におけるフラッシュメモリ制御装置の構造を示すブロック図
【図２】本発明の実施の形態１における第１のフラッシュメモリ用の構造記憶レジスタの内容を示す図
【図３】本発明の実施の形態１における第２のフラッシュメモリ用の構造記憶レジスタの内容を示す図
【図４】本発明の実施の形態１におけるフラッシュ構造判別手段の構造を示す図
【図５】本発明の実施の形態１におけるフラッシュメモリのＩＤコードの内容を示す図
【図６】本発明の実施の形態１におけるコマンド設定手段に配置されるコマンドレジスタの内容を示す図
【図７】本発明の実施の形態１における第１のフラッシュメモリの書き込み時のフラッシュメモリへ供給する信号を示す図
【図８】本発明の実施の形態１における第１のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図
【図９】本発明の実施の形態１におけるインクリメントアドレッシングで書き込みするフローチャート
【図１０】本発明の実施の形態１におけるコンプリメンタリアドレッシングで書き込みするフローチャート
【図１１】本発明の実施の形態１における第２のフラッシュメモリの書き込み時のフラッシュメモリへ供給する信号を示す図
【図１２】本発明の実施の形態１における第２のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図
【図１３】従来のフラッシュメモリ制御装置の構造を示すブロック図
【図１４】従来のコマンド設定手段に配置されるコマンドレジスタの内容を示す図
【図１５】従来の第１のフラッシュメモリ用の構造記憶レジスタの内容を示す図
【図１６】従来の第１のフラッシュメモリの書き込み時のフラッシュメモリへ供給する信号を示す図
【図１７】従来の第１のフラッシュメモリの読み出し時のフラッシュメモリへ供給する信号を示す図
【図１８】第１のフラッシュメモリのページとブロックの構造を示す図
【図１９】従来の第２のフラッシュメモリ用の構造記憶レジスタの内容を示す図
【図２０】第２のフラッシュメモリのページとブロックの構造を示す図
【符号の説明】
【００５０】
１０１    ＣＰＵ
１０２    構造記憶手段
１０３    コマンド設定手段
１０４    送受信手段
１０５    データ入出力手段
１０６    データ記憶手段
１０７    フラッシュメモリ
１０８    アドレス生成手段
１０９    フラッシュ構造判別手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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