【手続補正書】
【提出日】平成21年7月13日(2009.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の速度でテストパターンデータが直列に入力される入力端子；および
前記入力端子と一対一に対応し、前記第１の速度と異なる第２の速度で前記テストパターンデータを直列に出力する出力端子；
を含むことを特徴とする半導体装置。
【請求項２】
第１のテストモード時、前記第２の速度は前記第１の速度より早く、第２のテストモード時、前記第２の速度は前記第１の速度より遅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の速度は、前記第１の速度よりｎ（但し、ｎは自然数）倍早く、前記出力端子は前記入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の速度は、前記第２の速度よりｎ（但し、ｎは自然数）倍早く、前記出力端子は前記入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１に記載の半導体装置。
【請求項５】
内部回路を経ずに前記入力端子と前記出力端子とを電気的に連結するフィードスルーパスを含み、前記テストパターンデータは前記フィードスルーパスを通じて伝達されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記フィードスルーパス上に設けられ、前記入力端子からテストパターンデータが入力され、前記テストパターンデータを前記第２の速度で直列に出力端子に提供する速度変換部をさらに含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記速度変換部は、
前記テストパターンデータを第１の速度の第１のクロックに同期して直列に貯蔵する第１のテストパターンデータ貯蔵部と、
前記第１のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータを受信して貯蔵し、前記貯蔵されたテストパターンデータを第２の速度の第２のクロックに同期して直列に提供する第２のテストパターンデータ貯蔵部とを含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のテストパターンデータ貯蔵部は、直列に貯蔵されたテストパターンデータを第１のロード信号に応答して並列に貯蔵することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２のテストパターンデータ貯蔵部は、前記第１のテストパターンデータ貯蔵部で貯蔵されたテストパターンデータを第２のロード信号に応答して並列に貯蔵することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記速度変換部は、
テスト指示信号に応答して、所定のタイミングに合わせて第１及び第２のクロック提供指示信号、第１及び第２のロード信号を提供するテスト制御部と、
前記第１のクロック提供指示信号を受信して第１のクロックを提供する第１のクロック提供部と、
前記第１のクロックに同期して前記入力端子から入力された前記テストパターンデータを直列に貯蔵し、前記直列に貯蔵されたテストパターンデータを第１のロード信号に応答して並列に貯蔵する第１のテストパターンデータ貯蔵部と、
前記第２のクロック提供指示信号を受信して第２のクロックを提供する第２のクロック提供部と、
前記第１のテストパターンデータ貯蔵部から伝達されたテストパターンデータを第２のロード信号に応答して並列に貯蔵し、前記第２のクロックに同期して前記貯蔵されたテストパターンデータを直列に提供する第２のテストパターンデータ貯蔵部と、
を含むことを特徴とする請求項６に記載の半導体装置。
【請求項１１】
回路基板；
前記回路基板上に形成され、低速でテストパターンデータが直列に入力される第１の入力端子と、前記第１の入力端子と一対一に対応し、前記テストパターンデータを高速で直列に出力する第１の出力端子を含む高速変換部；
前記回路基板上に形成され、前記高速変換部が出力するテストパターンデータが入力されて高速動作する被テスト半導体装置が装着されるソケット；および
前記回路基板上に形成され、前記被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、前記第２の入力端子と一対一に対応し、前記テストパターンデータを低速で直列に出力する第２の出力端子を含む低速変換部；
を含むことを特徴とする半導体装置のテスト基板。
【請求項１２】
前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記高速変換部の第１の出力端子は前記高速変換部の第１の入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１１に記載の半導体装置のテスト基板。
【請求項１３】
前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記低速変換部の第２の出力端子は前記低速変換部の第２の入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１１に記載の半導体装置のテスト基板。
【請求項１４】
前記高速変換部は、
前記テストパターンデータを低速の第１のクロックに同期して直列に貯蔵する第１のテストパターンデータ貯蔵部と、
前記第１のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータを受信して貯蔵し、前記貯蔵されたテストパターンデータを高速の第２のクロックに同期して直列に提供する第２のテストパターンデータ貯蔵部とを含む
ことを特徴とする請求項１１に記載の半導体装置のテスト基板。
【請求項１５】
前記低速変換部は、
前記テストパターンデータを高速の第３のクロックに同期して直列に貯蔵する第３のテストパターンデータ貯蔵部と、
前記第３のテストパターンデータ貯蔵部に貯蔵されたテストパターンデータが伝達されて貯蔵し、前記貯蔵されたテストパターンデータを低速の第４のクロックに同期して直列に提供する第４のテストパターンデータ貯蔵部とを含む
ことを特徴とする請求項１１に記載の半導体装置のテスト基板。
【請求項１６】
前記被テスト半導体装置は、第３の入力端子、第３の出力端子及び内部回路を経ずに前記第３の入力端子と前記第３の出力端子を電気的に連結するフィードスルーパスを備えて、前記第３の入力端子に入力されるテストパターンデータを前記フィードスルーパスを通じて前記第３の出力端子に伝達することを特徴とする請求項１１に記載の半導体装置のテスト基板。
【請求項１７】
低速で動作するテスター；
前記テスターが低速で提供したテストパターンデータが直列に入力される第１の入力端子と、前記第１の入力端子と一対一に対応し、前記入力されたテストパターンデータを高速で直列に出力する第１の出力端子を含む第１の被テスト半導体装置；および
前記第１の被テスト半導体装置が高速で出力したテストパターンデータが直列に入力される第２の入力端子と、前記第２の入力端子と一対一に対応し、前記入力されたテストパターンデータを低速で直列に前記テスターに出力する第２の出力端子を含む第２の被テスト半導体装置；
を含むことを特徴とする半導体装置のテストシステム。
【請求項１８】
前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記第１の被テスト半導体装置の第１の出力端子は前記第１の被テスト半導体装置の第１の入力端子に入力されたテストパターンデータをｎ回反復して出力することを特徴とする請求項１７に記載の半導体装置のテストシステム。
【請求項１９】
前記高速は、前記低速よりｎ（但し、ｎは自然数）倍早く、前記第２の被テスト半導体装置の第２の出力端子は前記第２の被テスト半導体装置の第２の入力端子にｎ回反復されて入力されたテストパターンデータを反復せずに出力することを特徴とする請求項１７に記載の半導体装置のテストシステム。
【請求項２０】
第１の被テスト半導体装置は、内部回路を経ずに前記第１の入力端子と前記第１の出力端子を電気的に連結する第１のフィードスルーパスを含み、前記テストパターンデータは前記第１のフィードスルーパスを通じて伝達されることを特徴とする請求項１７に記載の半導体装置のテストシステム。
【請求項２１】
前記第１のフィードスルーパス上に設けられ、前記第１の入力端子からテストパターンデータが入力されて、前記テストパターンデータを前記第２の速度で直列に第１の出力端子に提供する速度変換部をさらに含むことを特徴とする請求項２０に記載の半導体装置のテストシステム。
【請求項２２】
第２の被テスト半導体装置は、内部回路を経ずに前記第２の入力端子と前記第２の出力端子とを電気的に連結する第２のフィードスルーパスを含み、前記テストパターンデータは前記第２のフィードスルーパスを通じて伝達されることを特徴とする請求項１７に記載の半導体装置のテストシステム。
【請求項２３】
前記フィードスルーパス上に設けられ、前記第２の入力端子からテストパターンデータが入力されて、前記テストパターンデータを前記第２の速度で直列に第２の出力端子に提供する速度変換部をさらに含むことを特徴とする請求項２２に記載の半導体装置のテストシステム。