(57)【要約】【課題】鉛フリーのめっき材料を採用しながら、めっき層１６にウィスカが発生するのを抑制でき、かつはんだ付け性も良好なるめっき部材を得る。【解決手段】基材１５の表面に鉛フリーの材料（Ｓｎ−Ｃｕ合金等）からなるめっき層１６を有するめっき部材において、前記めっき層１６は２層以上の層構造（ａ１〜ａ３）とされており、各層を形成するめっき粒子（Ｐ１〜Ｐ３）の平均粒径は各層ごとに異なっており、かつ単位体積２０を最大平均粒径のめっき粒子Ｐ３で充填したと仮定したときの単位体積に対するめっき粒子が占める割合をめっき粒子体積率１００％と定義したときに、前記めっき層１６のめっき粒子体積率を８０〜９０％とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基材の表面に鉛フリーの材料からなるめっき層を有するめっき部材において、前記めっき層は２層以上の層構造とされており、各層を形成するめっき粒子の平均粒径は各層ごとに異なっており、かつ単位体積を最大平均粒径のめっき粒子で充填したと仮定したときの単位体積に対するめっき粒子が占める割合をめっき粒子体積率１００％と定義したときに、前記めっき層のめっき粒子体積率は１００％未満とされていることを特徴とするめっき部材。
【請求項２】
前記鉛フリーの材料はＳｎまたはＳｎ合金であることを特徴とする請求項１に記載のめっき部材。
【請求項３】
前記めっき層の前記めっき粒子体積率は８０〜９０％であることを特徴とする請求項１または２に記載のめっき部材。
【請求項４】
前記めっき層は、前記２層以上の層のうち、基材から最も離れている層が最大平均粒径のめっき粒子で形成された層とされていることを特徴とする請求項１ないし３のいずれかに記載のめっき部材。
【請求項５】
基材の表面に鉛フリーの材料からなるめっき層を電解めっき法により形成してめっき部材を製造する方法において、電解めっきの開始から終了までの間で電流値を変化させて電解めっきを行うことを特徴とするめっき部材の製造方法。
【請求項６】
前記鉛フリーの材料はＳｎまたはＳｎ合金であることを特徴とする請求項５に記載のめっき部材の製造方法。
【請求項７】
電解めっきの開始時を最大電流値とし、経時的に電流値を段階的に小さくしながら電解めっきを行うことを特徴とする請求項５に記載のめっき部材の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はめっき部材およびその製造方法に関し、特に、ＩＣチップをリードフレームに搭載した半導体装置のような電子部品における外部端子のように、表面にめっき層を有するめっき部材およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置のような電子部品において、外部端子の基材には銅、銅合金、４２アロイなどが用いられるが、素地のままでは端子表面が酸化してはんだ付け不良等による導通不良を引き起こす恐れがある。そのために、通常、めっき等により端子表面に保護膜（めっき層）を形成して酸化を防いでいる。
【０００３】
めっき層の材料として錫合金あるいは亜鉛合金を用いる場合、従来から鉛を含む合金が用いられてきた。近年、環境負荷を軽減する観点から鉛フリー化が求められるようになり、前記端子のめっき層材料にも、例えば、Ｓｎ，Ｓｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−Ａｇ合金のように、鉛を含まない材料が使用されるようになっている。しかし、鉛フリーの材料で電子部品の端子表面をめっき処理すると、めっき層から例えば錫（Ｓｎ）の針状単結晶であるウィスカが発生する。
【０００４】
近年、例えばＩＣチップをリードフレームに搭載した半導体装置のような電子部品は一層の小型化が求められており、結果として、その端子間の間隔は数百μｍ程度まで狭くなってきている。前記ウィスカは数百μｍの長さにまで成長することがあり、前記のように端子間の間隔が数百μｍ程度と狭い場合には、発生したウィスカにより端子間ショートが発生する恐れがあるので、ウィスカの発生を抑制するための対策が求められている。
【０００５】
そのための対策としてこれまで多くの提案がなされており、例えば、特許文献１には、電子部品の外部端子を構成するリード基材表面に鉛フリーＳｎめっき層を形成する際に、めっき層を構成する結晶粒径を大きくすることなどでめっき層の単位体積当たりに含まれる結晶粒界の大きさをできるだけ小さくすることで、めっき層におけるウィスカの発生を抑制できることが記載されている。
【０００６】
また、特許文献２には、外部端子の表面にＳｎを主成分とするめっき層を形成するに際して、ＳｎあるいはＳｎと他の金属からなる低融点合金層と、Ｓｎ以外の単一金属からなる応力緩和層とを、少なくとも３層以上交互に積層することにより、めっき層におけるウィスカの発生を抑制できることが記載されている。
【０００７】
【特許文献１】特開２００５−８６１５８号公報
【特許文献２】特開２００４−１２８３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、従来提案されているウィスカ抑制のための手段や方法は、いずれも充分な成果を上げているとは言い難い。また、所望のめっき層を得るまでのプロセスが複雑であったり、ウィスカの発生は抑制できる一方において充分なはんだ濡れ性が得られない場合があるなど、実際の部品に適用するには、なお改善すべき点が残っている。
【０００９】
本発明は、上記の事情を考慮してなされたものであって、基材の表面に対して、鉛フリーの材料からなる所望のめっき層を容易に形成することができ、かつ形成されためっき層は、ウィスカの抑制と良好なはんだ濡れ性の双方を満足することのできる、新規なめっき部材およびその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決すべく、本発明者らは、鉛フリー材料からなるめっき層に生成するウィスカに関して多くの実験と研究を行ってきているが、そこにおいて、ウィスカの発生原因の１つとして、めっき層の内部応力増加があり、それは主要な要因を占めることを知見した。内部応力増加の原因には、材料要因と外的要因があり、材料要因としては、基材成分とめっき成分の材料拡散による化合物生成、めっき表面の腐食層生成などが挙げられ、また、外的要因には、例えばリードフレーム加工時の在留応力、フレームとめっき層との線膨張係数差、使用環境での温度、湿度、振動などが挙げられる。
【００１１】
そこで、めっき層中にボイドやピンホールを形成することにより、上記のような内部応力増加は緩和できるものと考え、そのようなめっき層を基材の表面に形成したところ、鉛フリー材料からなるめっき層であっても、ウィスカの発生が抑制されることを確認した。また、めっき層中に存在するボイドやピンホールの量を適切に制御することにより、ウィスカの抑制と良好なはんだ濡れ性の双方を同時に満足できることも確認した。
【００１２】
本発明は、本発明者らが得た上記の新たな知見と実験からの確認事項とからなされたものであり、本発明によるめっき部材は、基材の表面に鉛フリーの材料からなるめっき層を有するめっき部材において、前記めっき層は２層以上の層構造とされており、各層を形成するめっき粒子の平均粒径は各層ごとに異なっており、かつ単位体積を最大平均粒径のめっき粒子で充填したと仮定したときの単位体積に対するめっき粒子が占める割合をめっき粒子体積率１００％と定義したときに、前記めっき層のめっき粒子体積率は１００％未満とされていることを特徴とする。
【００１３】
上記構成のめっき部材では、めっき層の前記めっき粒子体積率は１００％未満とされており、めっき粒子体積率１００％からの差分に応じたボイドやピンホールがめっき層内部に存在する。そのために、内部応力増加の原因となる何らかの要因が生じたときに、形成されているボイドやピンホールによって内部応力の増加分は吸収され、ウィスカ発生の原因となるような大きな内部応力増加は実質的に生じない。それにより、ウィスカの発生は抑制される。
【００１４】
本発明によるめっき部材の適用箇所は任意であるが、ＩＣチップをリードフレームに搭載した半導体装置のような電子部品における外部端子に適用することは好ましい。その場合、外部端子を構成する基材には、銅合金や４２アロイなどが用いられる。また、鉛フリーの材料としては、ＳｎやＺｎ、あるいはそれらを第１材料とする合金が用いられる。好適には、めっき材料は、純Ｓｎ，またはＳｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−ＡｇのようにＳｎ合金であり、通常、１〜７％のＣｕ，Ｂｉ，Ａｇを含むＳｎ合金である。
【００１５】
本発明によるめっき部材において、前記めっき材料体積率は、好ましくは８０〜９０％である。後の実施例に示すように、めっき材料体積率８０％未満の場合には、ゼロクロスタイム３秒以下という基準を満足しない場合があり、満足なはんだ濡れ性が得られない。また、めっき材料体積率が９０％を超えるものは、ウィスカの発生および成長を十分に抑制することができない。
【００１６】
本発明によるめっき部材において、前記めっき粒子体積率が１００％未満である条件が満たされることを条件に、前記２層以上の層構造を形成する各層におけるめっき粒子の平均粒径の大小関係は任意である。各層におけるめっき粒子の平均粒径の違いにより、それぞれの層での前記めっき粒子体積率が異なってくる。最大平均粒径のめっき粒子で形成された層ではめっき粒子体積率が１００％となる。
【００１７】
層構造として、基材から最も離れている層が最大平均粒径のめっき粒子で形成された層とし、以下基材に近づくに従って、平均粒径が順次小さくされためっき粒子で形成される層としてもよく、その逆であってもよい。また、平均粒径の異なっためっき粒子で形成される複数の層が、平均粒径の大小の順にではなく、ランダムに積層されていてもよい。なかでも、基材から最も離れている層が最大平均粒径のめっき粒子で形成された層（前記したように、めっき粒子体積率１００％の層）とされている構造であることは好ましく、それにより、ウィスカ発生の抑制効果は一層確実となる。また、はんだ濡れ性も向上する。
【００１８】
本発明によるめっき部材は、異なった平均粒径のめっき粒子を含む複数のめっき液に基材を順次浸漬していくような方法によっても製造することができる。製造の容易性から、電解めっき法を採用することは望ましく、その際に、電解めっきの開始から終了までの間で電流値を変化させて電解めっきを行うことにより、本発明によるめっき部材を製造することができる。電解めっき法において、電流値と電着するめっき粒子の粒径に相関があることは知られており、電流が大きいほど、電着するメッキ粒子の粒径は小さくなる。従って、電解メッキ法において、電流値と時間とを適宜設定することによって、２層以上の層構造を有し、各層を形成するめっき粒子の平均粒径は各層ごとに異なっており、かつめっき層全体での前記めっき粒子体積率が１００％未満とされた本発明によるめっき部材を製造することができる。その際に、電流値の変化は段階的な変化であることが望ましいが、連続的に変化させても製造は可能である。段階的に変化させる場合、各段階での通電時間はほぼ等しくされる。
【００１９】
本発明によるめっき部材の製造方法において、それを電解メッキ法で行う場合、電解めっきの開始時を最大電流値とし、経時的に電流値を段階的に小さくしながら電解めっきを行うことは、１つの好ましい態様であり、それにより、前記した、基材から最も離れている層が最大平均粒径のめっき粒子で形成された層であり、以下基材に近づくに従って、平均粒径が順次小さくされためっき粒子で形成された層としためっき部材を製造することができる。
【発明の効果】
【００２０】
本発明によれば、基材の表面に対して、鉛フリーの材料からなる所望のめっき層を容易に形成することができ、かつ形成されためっき層は、ウィスカの抑制と良好なはんだ濡れ性の双方を満足することのできる、新規なめっき部材が得られる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態を、図面を参照しながら説明する。図１は本発明によるめっき部材を電子部品の一例である半導体装置の外部端子に適用した例を示し、図２は本発明によるめっき部材の２つの例を模式的に示している。図３は本発明でいう「粒子体積率」を説明するための図である。
【００２２】
図１において、１０は半導体装置、１１はＩＣチップであり、該ＩＣチップ１１がダイパット１２を備えたリードフレーム１３に搭載されている。リードフレーム１３は例えば銅合金で作られる。半導体装置１０は、全体がエポキシやシリコーンのような封止樹脂１４で覆われており、リードフレーム１３の端部が外部端子１５として、外部に露出している。外部端子１５を基材として、その表面には、鉛フリー材料からなる、本発明によるめっき層１６が形成されている。鉛フリー材料は、純Ｓｎでもよく、Ｓｎ−Ｃｕ，Ｓｎ−Ｂｉ，Ｓｎ−Ａｇ等のＳｎ合金であってもよい。亜鉛または亜鉛系の合金であってもよい。めっき層１６の形成は電解めっき等により行えばよい。また、めっき層１６の厚さは５〜１５μｍ程度である。
【００２３】
図２（ａ），（ｂ）の模式図を示すように、本発明によるめっき層１６は、２層以上の層構造（図示のものでは３層構造）とされており、各層を形成するめっき粒子の平均粒径は各層ごとに異なっている。この例で、基材である外部端子１５から最も離れている層ａ３は平均粒径が最も大きいめっき粒子Ｐ３で形成されており、次の層ａ２は平均粒径が２番目に小さいめっき粒子Ｐ２で形成されており、最下層である外部端子１５に接する層ａ１は平均粒径が最も小さいめっき粒子Ｐ１で形成されている。
【００２４】
さらに、各層ａ３，ａ２，ａ１における単位体積に対するめっき粒子が占める割合、すなわち、めっき粒子体積率は、各層毎に異なっており、層ａ３でのめっき粒子体積率が最も大きく、次の層ａ２は中間のめっき粒子体積率であり、最下層である層ａ１のめっき粒子体積率は最も小さくなっている。従って、図２（ａ）に示すように、めっき層１６の厚さ方向にある単位体積２０を切り出したと仮定し、該単位体積２０を図３（ａ）に示すように、最大平均粒径のめっき粒子Ｐ３で充填したと仮定したときの、前記単位体積２０に対するめっき粒子が占める割合をめっき粒子体積率１００％と定義したときに、前記めっき層１６における単位体積２０でのめっき粒子体積率は１００％未満となり、その結果、層ａ２および層ａ１には、ボイド領域１７が存在する。
【００２５】
このような層構造を持つめっき層１６は、例えば電解めっき法により容易に作り出すことができる。電解めっき法において、めっきをする面に対するめっき粒子の電着密度は電流を流す時間に比例し、電着するめっき粒子の大きさは電流の大きさに反比例する。また、通常、めっき粒子は既に電着しているめっき粒子の上に優先的に電着していく。そのために、最初に最も大きい電流値で、時間ｔの電解めっきを行うことにより前記層ａ１が形成され、電流値を小さくしてほぼ同じ時間ｔの電解めっきを行うことにより前記層ａ２が形成され、さらに電流値を小さくしてほぼ同じ時間ｔの電解めっきを行うことにより前記層ａ３が形成される。
【００２６】
図２（ｂ）は、本発明によるめっき部材の他の態様を模式的に示している。ここでのめっき層１６ａの層構造はやはり３層構造であるが、各層でのめっき粒子の平均粒径の大きさが、図２（ａ）に示したものとは逆になっている。この場合でも、めっき層１６ａにおける単位体積２０でのめっき粒子体積率は１００％未満となり、その結果、めっき層１６ａには、ピンホール領域１８が存在する。
【００２７】
このようなめっき層１６，１６ａでは、前記ボイド領域１７あるいはピンホール領域１８の存在により、前記した内部応力の増加分は吸収され、ウィスカ発生の原因となるような大きな内部応力増加が、めっき層内部に実質的に生じない。それにより、ウィスカの発生は抑制される。また、特に図２（ａ）に示す層構造を備えるめっき層１６では、最上層ａ３はめっき粒子Ｐ３でほぼ埋め尽くされているので、表面酸化は進行せず、高いめっき濡れ性を確保できる。
【００２８】
なお、図２（ａ），（ｂ）に示すめっき層の層構造は単なる例示であり、多くの変形例が存在する。層構造が４層以上であってもよく、めっき粒子体積率の異なる層の配列も大から小、あるいは小から大というように次第に傾斜した配列でなく、ランダムな配列であってもよい。
【実施例】
【００２９】
以下、実施例により本発明を説明する。
【００３０】
［実施例１］
一般的にＩＣのリードフレーム材料として使用されている銅合金のテストピースに電解めっき法によりＳｎ−３ｗｔ％Ｃｕ材料からなる厚さ１２μｍめっき層を形成した。ただし、電流値を、電解めっきの開始から終了までの間で、高、中、低の３段階に制御した。また、電解めっきの開始時である「高」電流値を３段階に変化させ、それに応じてそれ以降の「中」電流値、「低」電流値も変化させた。それにより、図２（ａ）に模式的に示した層構造を持つ、３種のめっき部材Ａ，Ｂ，Ｃを得た。ただし、層ａ３での平均粒径（最大平均粒径）がいずれも８μｍとなるように制御した。
【００３１】
各めっき部材Ａ，Ｂ，Ｃの断面をＦＩＢ装置により観察し演算することにより、めっき層全体における前記めっき粒子体積率、および各層ａ１，ａ２，ａ３での平均粒径を求めた。その結果を表１に示した。
【００３２】
また、「低」電流値のみで電解めっきを行い、平均粒径が８μｍのめっき粒子からなる同じ厚さのめっき層を形成しためっき部材Ｄを作った。めっき部材Ｄでのめっき粒子体積率は１００％となる。
【００３３】
【表１】
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【００３４】
［実施例２］
実施例１で得た４種のめっき部材を、８５℃、８５％ＲＨの環境内に２０００時間放置する高温高湿試験を行い、ウィスカの発生とその成長状態（ウィスカ長：μｍ）を測定した。その結果を図４のグラフに示した。
図４のグラフに示すように、めっき部材Ｄ（めっき粒子体積率：１００％）のものは１５００時間経過後にはウィスカは２００μｍにまで成長したが、本発明によるめっき部材Ａ，Ｂ，Ｃはいずれも２０００時間経過後でのウィスカ長は４０μｍ程度以下であり、めっき粒子体積率が９０％以下であれば充分なウィスカ抑制効果があることがわかる。
【００３５】
［実施例３］
実施例１で得た４種のめっき部材を、室温で１４日放置して、表面の変色を観察した。その結果を図５のグラフに示した。めっき粒子体積率が低くなるほど、短日数で、黒色への変化、すなわち酸化が進行していることがわかる。ちなみに、めっき部材Ｄ（めっき粒子体積率：１００％）のものは１４日経過後もほとんど変色は見られない。
【００３６】
［実施例４］
表面酸化が進むと、はんだ濡れ性が悪くなるので、実施例１で得た４種のめっき部材について、ＪＩＳＣ００５３規格に基づきはんだ濡れ性（ゼロクロスタイム）を調べた。その結果を図６のグラフに示した。ゼロクロスタイムは、電子部品においては３秒以下が好ましいといわれており、図６から、めっき粒子体積率が８０％よりも小さな値となるとはんだ濡れ性が劣化して、実用に不都合が生じる恐れがある。すなわち、めっき粒子体積率が８０％以上であれば、所要のはんだ濡れ性が確保される。
【００３７】
以上のことから、本発明によるめっき部材において、前記しためっき粒子体積率が８０〜９０％であることが好ましいことがわかる。
【図面の簡単な説明】
【００３８】
【図１】本発明によるめっき部材を電子部品の一例である半導体装置の外部端子に適用した例を示す図。
【図２】本発明によるめっき部材の２つの例を模式的に示す図。
【図３】本発明でいう「粒子体積率」を説明するための図。
【図４】実施例におけるウィスカ長と経過時間の関係を示すグラフ。
【図５】実施例における表面変色状態と経過日数の関係を示すグラフ。
【図６】めっき部材のめっき粒子体積率とゼロクロスタイムの関係を示すグラフ。
【符号の説明】
【００３９】
１０…半導体装置、１１…ＩＣチップ、１２…ダイパット、１３…リードフレーム、１４…封止樹脂、１５…外部端子、１６…めっき層、ａ１〜ａ３…めっき層を形成する各層、Ｐ１〜Ｐ３…各層でのめっき粒子、１７…ボイド、１８…ピンホール、２０…単位体積
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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