(57)【要約】【課題】新規なキャパシタ構造を提供する。【解決手段】キャパシタ素子は、第１及び第２極性にそれぞれ接続される第１及び第２電極１２ａ，１２ｂと、第１及び第２電極１２ａ，１２ｂの間に形成された誘電体層１４ａ，１４ｂと、それぞれ第１及び第２電極１２ａ，１２ｂと重畳されるよう誘電体層１４ａ，１４ｂの内部に位置した少なくとも一つの浮遊電極１５とを含んでいる。このキャパシタ素子は、複数の絶縁層が積層されて構成された絶縁基体と、複数の絶縁層のうち少なくとも一部にそれぞれ形成され絶縁基体の層間回路を構成する複数の導電パターン及び導電性ビアと、を有する多層配線基板に内蔵することができ、この場合、第１及び第２電極層１２ａ，１２ｂは層間回路に接続され、少なくとも一つの浮遊電極層１５は層間回路に直接接続されない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２極性にそれぞれ接続される第１及び第２電極と、
前記第１及び第２電極の間に形成された誘電体層と、
それぞれ容量が形成されるよう前記第１及び第２電極と重畳された領域を有し、前記誘電体層の内部に位置した少なくとも一つの浮遊電極とを含むキャパシタ素子。
【請求項２】
前記少なくとも一つの浮遊電極は、前記第１及び第２電極と平行に配置されていることを特徴とする請求項１に記載のキャパシタ素子。
【請求項３】
前記少なくとも一つの浮遊電極として、同一のレベル上で互いに離隔されて配置された複数の浮遊電極を有することを特徴とする請求項１または２に記載のキャパシタ素子。
【請求項４】
前記少なくとも一つの浮遊電極は、前記第１及び第２電極とほぼ同一の間隔を有するよう配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ素子。
【請求項５】
複数の絶縁層が積層されて構成された絶縁基体と、
前記複数の絶縁層のうち少なくとも一部にそれぞれ形成され前記絶縁基体の層間回路を構成する複数の導電パターン及び導電性ビアと、
前記絶縁基体に内蔵された薄膜キャパシタとを含み、
前記薄膜キャパシタは、順に積層された第１電極層、第１誘電体膜、少なくとも一つの浮遊電極層、第２誘電体膜及び第２電極層を含み、
前記第１及び第２電極層は前記層間回路に接続され、前記少なくとも一つの浮遊電極層は前記層間回路に直接接続されず、それぞれ容量が形成されるよう前記第１及び第２電極層と重畳された領域を有することを特徴とするキャパシタ内蔵型多層配線基板。
【請求項６】
前記少なくとも一つの浮遊電極層は、前記第１及び第２電極層と平行に配置されていることを特徴とする請求項５に記載のキャパシタ内蔵型多層配線基板。
【請求項７】
前記少なくとも一つの浮遊電極層として、同一レベル上で互いに離隔されて配置された複数の浮遊電極層を有することを特徴とする請求項５または６に記載のキャパシタ内蔵型多層配線基板。
【請求項８】
前記第１及び第２誘電体膜は、同一の厚さを有することを特徴とする請求項５乃至７のいずれか１項に記載のキャパシタ内蔵型多層配線基板。
【請求項９】
前記絶縁層は、焼結されたセラミック層であり、前記多層配線基板は多層セラミック基板であることを特徴とする請求項５乃至８のいずれか１項に記載のキャパシタ内蔵型多層配線基板。
【請求項１０】
前記絶縁層は、ポリマーが含まれた絶縁層で、前記多層配線基板は印刷回路基板であることを特徴とする請求項５乃至８のいずれか１項に記載のキャパシタ内蔵型多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、新規なキャパシタ構造に関するものであり、特に、多層基板に内蔵するのに好適なキャパシタ構造とこれを内蔵型キャパシタとして採用した多層基板に関する。
【背景技術】
【０００２】
一般的なキャパシタは、電極−絶縁体（誘電体）−電極（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）の構造を有する。この場合、容量（Ｃ）は下記の式のように面積（Ａ）に比例し、誘電体の厚さ（ｄ）に反比例する。下記の式において、ε０は真空の誘電率で、εｒは誘電体材料の比誘電率を示している。
【数１】
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【０００３】
上記式から分かるように、一般的に、高い誘電率を有する誘電体材料を使用し、誘電体の厚さを減少させることにより、高容量を確保することが出来る。即ち、薄い強誘電体膜を採用することが高容量キャパシタの製造に有利である。さらに、この場合に、キャパシタ素子の薄型化が実現可能であるため、製品の小型化にも寄与できる。
【０００４】
最近、脚光を浴びている受動素子の内蔵化技術（Ｅｍｂｅｄｄｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ  Ｔｅｃｈｎｏｌｏｇｙ）において、高容量を保障するキャパシタの薄型化は電子製品の小型化の面で非常に有益である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、誘電体膜を薄くすると、材料によっては、損失及び漏れ電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）のような特性の劣化を伴う場合が多いため、容量を増加させるために誘電体層の厚さを一定の限度を超えて薄くする方案は好ましくない。
【０００６】
これとは異なって、キャパシタを内蔵する様々な多層配線基板において、高い容量を確保するためにキャパシタの面積を広くしたり、追加のキャパシタを内蔵したりする方案が考えられるが、これらにも、層間回路設計が複雑になるという問題がある。
【０００７】
従って、当技術分野では、漏れ電流による損失増加によりキャパシタ特性の低下を引き起こすことなく、多層配線基板の内蔵型キャパシタとして採用される場合にも複雑な層間回路の追加を必要としない新たなキャパシタが求められてきた。
【０００８】
上記の技術的課題を解決するため、本発明の１つの目的は、キャパシタの厚さを大きく増加させることなく、誘電体膜を薄くするのと同等に容量を増加させることが出来る新たなキャパシタ構造を提供することにある。
【０００９】
本発明の他の目的は、上記のキャパシタを採用してキャパシタによる厚さの増加を最小化しつつも高容量を保障することが出来るキャパシタ内蔵型多層基板を提供することにある。
【課題を解決するための手段】
【００１０】
上記の技術的課題を解決すべく、本発明の一実施態様は、第１及び第２極性にそれぞれ接続される第１及び第２電極と、上記第１及び第２電極の間に形成された誘電体層と、容量が形成されるよう上記第１及び第２電極と重畳された領域を有し、上記誘電体層の内部に位置した少なくとも一つの浮遊電極を含むキャパシタ素子を提供する。
【００１１】
好ましくは、上記少なくとも一つの浮遊電極は、上記第１及び第２電極と平行に配置することが出来る。
【００１２】
好ましくは、上記少なくとも一つの浮遊電極として、複数の浮遊電極を設けることができ、複数の浮遊電極は誘電体層の内部の同一のレベルに互いに離隔させて配置することが出来る。
【００１３】
好ましくは、上記少なくとも一つの浮遊電極は、上記第１及び第２電極とほぼ同一の間隔を有するよう配置することが出来る。
【００１４】
本発明の他の態様は、複数の絶縁層が積層されて構成された絶縁基体と、上記複数の絶縁層のうち少なくとも一部にそれぞれ形成され上記絶縁基体の層間回路を構成する複数の導電パターン及び導電性ビアと、上記絶縁基体に内蔵された薄膜キャパシタを含む多層配線基板を提供する。ここで、上記薄膜キャパシタは順に積層された第１電極層、第１誘電体膜、少なくとも一つの浮遊電極層、第２誘電体膜及び第２電極層を含み、上記第１及び第２電極層は上記層間回路に接続され、上記少なくとも一つの浮遊電極層は上記層間回路に直接接続されることなく第１及び第２電極層との間にそれぞれ容量を形成するように上記第１及び第２電極層と重畳された領域を有する。
【００１５】
このような多層配線基板は、ＬＴＣＣ基板のようにセラミック物質からなる絶縁層で構成された多層セラミック基板であることができ、あるいは、ポリマーが含まれた絶縁層からなる印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）であることが出来る。
【発明の効果】
【００１６】
本発明によるキャパシタは、電極間の間隔、即ち誘電体薄膜の厚さを減少させることによってあらわれる急激な損失特性の悪化を最小化し、高いキャパシタンスを確保することが出来る。特に、印刷回路基板のような多層配線基板の内蔵型キャパシタとして採用しても、層間回路を複雑に変更したり追加することなく、キャパシタの製造時に用いられる成膜工程を通して浮遊電極のみを付加的に形成することにより、高容量キャパシタを実現することが出来るという長所が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照して本発明の実施形態を詳しく説明する。
【００１８】
図１は、本発明の一実施形態によるキャパシタの一例を示した概略斜視図である。図１を参照すると、このキャパシタ１０は、第１及び第２電極１２ａ，１２ｂと、その間に形成された誘電体層１４ａ，１４ｂと、上記誘電体層１４ａ，１４ｂの内部に位置した浮遊電極１５とを含む。
【００１９】
この構造は、上記誘電体層が、上記第１及び第２電極１２ａ，１２ｂとそれぞれ重畳されるよう配置された浮遊電極１５により、第１及び第２誘電体層１４ａ，１４ｂに分離された形態として理解することが出来る。
【００２０】
図１に図示されたキャパシタ１０において、上記第１及び第２電極１２ａ，１２ｂは所定の電源の第１及び第２極性にそれぞれ接続されるよう構成されているが、上記浮遊電極１５は電源と直接接続されず、第１及び第２電極１２ａ，１２ｂとも直接接触しないように第１及び第２誘電体層１４ａ，１４ｂの間に配置されている。
【００２１】
上記浮遊電極１５を採用したキャパシタ１０は、第１及び第２誘電体層１４ａ，１４ｂそれぞれの厚さの和に相当する厚さを有する誘電体層を有する通常のＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）キャパシタに比べてはるかに大きな容量値を有することが出来る。電源に接続された第１及び第２電極層１２ａ，１２ｂとその間の第１及び第２誘電体層１４ａ，１４ｂを有するキャパシタにより発生する容量の他に更なる容量要素が生じているものと理解することが出来る。さらに具体的に言えば、上記浮遊電極１５は、電源に直接接続されなくても、浮遊電極１５−第１誘電体層１４ａ−第１電極１２ａと浮遊電極１５−第２誘電体層１４ｂ−第２電極１２ｂがそれぞれ更なる類似容量要素を構成し、共有した浮遊電極１５により上記類似容量要素が互いに直列に接続されたのと同様に機能するためであると解釈することが出来る。また、このような直列に接続された類似容量要素は、本来の容量要素、即ち第１及び第２電極１２ａ，１２ｂとその間に位置した誘電体層１４ａ，１４ｂ全体を有するキャパシタの容量要素に並列に接続された等価回路を構成するものと理解することが出来る。このように、浮遊電極１５は本来の容量に追加の容量を生じさせ、これにより、大幅な容量増加効果を期待することが出来る。
【００２２】
本発明によるキャパシタ１０の構造は、誘電体層の厚さが同一のキャパシタに比べて高容量を確保できるという利点の他にも様々な利点を生じさせる。本発明者の実験結果によると、上記浮遊電極１５により漏れ電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）による損失を軽減できるという事実を確認することが出来る。これについては下記の実施例を参照して詳しく後述する。
【００２３】
このように、高容量確保のための誘電体層１４ａ，１４ｂの薄膜化を試みる際に起こり得る損失問題を解決しつつ、同一厚さの誘電体層で高い容量を確保することができるという点で、本発明のキャパシタ構造は様々なキャパシタ応用分野において有益に採用することが出来る。
【００２４】
図１に示すように、上記浮遊電極１５は誘電体層１４ａ，１４ｂの内部に位置し上記第１及び第２電極１２ａ，１２ｂと平行に配置されることが好ましい。これは所望の容量のキャパシタを設計する上で有利であるだけでなく、キャパシタの製造工程を簡素化することができ、工程の再現性を確保する。
【００２５】
また、上記浮遊電極１５は、誘電体層１４ａ，１４ｂの全体の厚さが同一の条件でより高容量を確保するため、上記第１及び第２電極１２ａ，１２ｂとほぼ同一の間隔を有するよう配置されることが好ましい。即ち、本実施形態では、第１誘電体層１４ａと第２誘電体層１４ｂが互いに同一の厚さを有することが高容量を確保するために好ましい。
【００２６】
先に説明したように、浮遊電極１５−第１誘電体層１４ａ−第１電極１２ａの類似容量要素と浮遊電極１５−第２誘電体層１４ｂ−第２電極１２ｂの類似容量要素は互いに直列に接続され、互いに直列に接続された類似容量要素は本来の容量と並列に接続された等価回路を構成するものと見なすことが出来る。このようなキャパシタの直列接続では、誘電体層の厚さの和が同一の場合、２つの容量要素がほぼ同一であるときに最も高い容量を実現することが出来るためである。かつ、他の観点では、いずれか一方の誘電体層の厚さが臨界厚さ、即ち、歩留まり、短絡（ｓｈｏｒｔａｇｅ）、漏れ電流の特性を考慮した厚さより薄い場合には特性不良の問題が発生する恐れがあるということを考慮すべきである。
【００２７】
このように、本発明は誘電体層の内部に電源に接続されない浮遊電極を設けることで、高い容量と共に誘電体の特性の向上を図ることが出来る。また、本発明は、様々な形態に変更して実施することが出来る。特に、浮遊電極は第１及び第２電極との間に容量要素を構成るように、第１及び第２電極と、誘電体層を介して重畳された領域を有するよう配置しつつも様々な形態に変更して構成することが出来る。
【００２８】
図２（ａ）及び図２（ｂ）は、浮遊電極の様々な形態のうち浮遊電極を互いに分離された複数の電極要素によって実現した形態を例示している。これらの図面では、説明の便宜のため第１及び第２電極と浮遊電極の配置のみを図示し、誘電体層は省略したが、第１及び第２電極と浮遊電極との間の空間に存在している。
【００２９】
先ず、図２（ａ）に示した電極の配置は、第１及び第２電極２２ａ，２２ｂと、その間に位置した３つの浮遊電極パターン２５ａ，２５ｂ，２５ｃを含む。先に説明したように、上記第１及び第２電極２２ａ，２２ｂと第１乃至第３浮遊電極パターン２５ａ，２５ｂ，２５ｃの間には誘電体が充填され、キャパシタ構造を構成している。
【００３０】
図１で説明したキャパシタ１０と同様に、上記第１及び第２電極２２ａ，２２ｂは所定の電源の第１及び第２極性にそれぞれ接続されるよう構成されるが、上記第１乃至第３浮遊電極パターン２５ａ，２５ｂ，２５ｃは電源と直接接続されず、第１及び第２電極２２ａ，２２ｂとも直接接触していない。
【００３１】
本実施形態では、浮遊電極が、一方向に互いに分離され同一面積を有する第１乃至第３浮遊電極パターン２５ａ，２５ｂ，２５ｃで構成されている。このように、分離された第１乃至第３浮遊電極パターン２５ａ，２５ｂ，２５ｃは、第１及び第２電極２２ａ，２２ｂとの間にそれぞれ構成する直列に接続された各対の類似容量要素が、互いに並列に配置された等価回路を構成しているものと見なすことが出来る。
【００３２】
また、上記第１乃至第３浮遊電極パターン２５ａ，２５ｂ，２５ｃは同一のレベル（高さ位置）に形成することが出来る。この場合、それぞれを異なるレベルに構成したときより容量設計を簡素化できるだけでなく、工程を簡素化することが出来る。例えば、本発明を、多層配線基板に内蔵される薄膜キャパシタに適用する場合、下部誘電体層を形成した後に浮遊電極のための電極層を形成し、これをパターニングすることにより、図２（ａ）に示した浮遊電極パターン２５ａ，２５ｂ，２５ｃを容易に形成することが出来る。
【００３３】
一方、先に説明したように、高容量を確保するため、第１及び第２電極２２ａ，２２ｂとの間の誘電体層は同一の厚さであることが好ましい。
【００３４】
図２（ｂ）に示した電極配置も図２（ａ）と類似しているが、第１及び第２電極３２ａ，３２ｂの間に配置された浮遊電極が、縦と横に分離されて配置された４つの浮遊電極パターン３５ａ，３５ｂ，３５ｃ，３５ｄによって構成されているという点で相違する。このように、本実施形態の浮遊電極は、縦方向と横方向に相互に分離され同一の面積を有する第１乃至第４浮遊電極パターン３５ａ，３５ｂ，３５ｃ，３５ｄによって構成されている。
【００３５】
勿論、上述の実施形態と同様に、上記第１及び第２電極３２ａ，３２ｂは所定の電源の第１及び第２極性にそれぞれ接続されるように構成されるが、上記第１乃至第４浮遊電極パターン３５ａ，３５ｂ，３５ｃ，３５ｄは電源と直接接続されず、第１及び第２電極３２ａ，３２ｂとも直接接触していない。
【００３６】
また、上記第１乃至第４浮遊電極パターン３５ａ，３５ｂ，３５ｃ，３５ｄは、工程が簡単で容量設計が容易であるという観点から、同一のレベルに形成することが好ましい。また、浮遊電極の両側にある第１及び第２電極３２ａ，３２ｂとの間の空間に配置される誘電体層（未図示）を同一の厚さに構成することにより、最大限の容量を確保することが出来る。
【００３７】
このように、浮遊電極は様々なパターンで形成することが出来る。上記の例では、同一の面積を有する複数のパターンについてのみ例示したが、これに限定されず少なくとも一部のパターンが異なる面積を有するよう形成することも出来る。
【００３８】
本発明によるキャパシタ構造は、多層配線基板の内蔵型キャパシタに適用することにより、より有効な利点を得ることが出来る。特に、キャパシタの容積を大きく増加させること無く、高容量を確保しつつ、しかも、追加の層間回路構造を必要としないため、多層配線基板の内蔵型キャパシタとして有利に用いることが出来る。
【００３９】
図３は、本発明の他の実施形態であって、キャパシタ内蔵型ＬＴＣＣ基板を示した断面図である。
【００４０】
図３を参照すると、ＬＴＣＣ基板１００は、絶縁層である複数のセラミック層１１１ａ〜１１１ｄからなる絶縁基体１１０を含む。上記第１乃至第４セラミック層１１１ａ−１１１ｄにはそれぞれ導電ライン１１６ａ〜１１６ｄ及び／または導電性ビア１１７ａ〜１１７ｄが形成され所望の層間回路部を形成している。
【００４１】
本実施形態では、本発明を適用した内蔵型キャパシタ１２０が、第２セラミック層１１１ｂ上に順に積層された第１電極層１２２ａ、第１誘電体層１２４ａ、浮遊電極１２５、第２誘電体層１２４ｂ、第２電極層１２２ｂを含んでいる。
【００４２】
ここで、上記第１及び第２電極層１２２ａ，１２２ｂは層間回路と接続されている。上記第１電極層１２２ａは、上記第２セラミック層１１１ｂ上に形成された導電ライン１１６ｂに接続され、上記第２電極層１２２ｂは、上記第３セラミック層１１１ｃを貫通して、第４セラミック層１１１ｄ上に形成された導電ライン１１６ｃと接続された導電性ビア１１７ｂに接続されている。これに対して、上記浮遊電極１２５は層間回路とは直接接続されることなく上記第１及び第２誘電体層１２４ａ，１２４ｂの間に位置している。
【００４３】
このように、本実施形態に採用された内蔵型キャパシタ１２０は、層間回路に接続された第１及び第２電極層１２２ａ，１２２ｂとその間の第１及び第２誘電体層１２４ａ，１２４ｂを有するキャパシタにより構成される容量の他に、浮遊電極１２５により更なる容量要素を実現することが出来る。さらに具体的に言えば、上記浮遊電極１２５は上記内蔵型キャパシタ構造１２０において互いに直列に接続された、浮遊電極１２５−第１誘電体層１２４ａ−第１電極１２２ａの容量要素と浮遊電極１２５−第２誘電体層１２４ｂ−第２電極１２２ｂの容量要素を構成するものと理解することが出来る。
【００４４】
従って、同様の容積を有する通常の構造のキャパシタで期待できない高い容量を確保することができ、上記浮遊電極１２５により漏れ電流による損失を減少させることが出来る。
【００４５】
特に、高容量の確保及びキャパシタ特性の改善という効果にもかかわらず、上記の内蔵型キャパシタ１２０は追加の層間回路の接続構造を必要としないため、多層配線基板の回路を複雑にすることがなく、既存の層間回路設計を大きく変更する必要がないという利点も提供する。
【００４６】
本発明によるキャパシタ構造は、ＬＴＣＣ基板の他にも様々な多層配線基板に容易に適用することが出来る。
【００４７】
図４は本発明の他の実施形態であって、キャパシタ内蔵型印刷回路基板を示した断面図である。
【００４８】
図４を参照すると、上記印刷回路基板２００は、両面に金属パターン２１６ａ，２１６ｂが形成された絶縁性ポリマー製のコア層２１１と、その両面に形成された第１及び第２絶縁層２１３ａ，２１３ｂとを含む。上記コア層２１１及び上記第１及び第２絶縁層２１３ａ，２１３ｂは上記印刷回路基板２００の絶縁基体部を構成している。上記コア層２１１の金属パターン２１６ａ，２１６ｂはコア層２１１の両面に予め設けられた銅箔（未図示）をパターニングすることにより得られる。
【００４９】
上記第１及び第２絶縁層２１３ａ，２１３ｂには、それぞれ導電ライン２１８ａ，２１８ｂ及び／または導電性ビア２１７ａ，２１７ｂが形成され所望の層間回路部を形成している。
【００５０】
本実施形態では、本発明を適用した内蔵型キャパシタ２２０は、上記コア層の上面の銅箔からパターニングによって形成された金属パターンを下部の第１電極層２２２ａとして有することが出来る。上記第１電極層２２２ａは、その上に順に積層された第１誘電体層２２４ａ、浮遊電極パターン２２５ａ，２２５ｂ、第２誘電体層２２４ｂ及び第２電極層２２２ｂと共に内蔵型キャパシタ２２０を構成している。
【００５１】
本実施形態のように、上記内蔵型キャパシタ２２０は、浮遊電極を２つの浮遊電極パターン２２５ａ，２２５ｂによって構成した形態で実現することが出来る。上記第１及び第２浮遊電極パターン２２５ａ，２２５ｂは層間回路とは直接接続されることなく上記第１及び第２誘電体層２２４ａ，２２４ｂの間に位置している。
【００５２】
また、上記第１及び第２電極層２２２ａ，２２２ｂは層間回路と接続されている。即ち、上記第１及び第２電極層２２２ａ，２２２ｂは上記第２絶縁層２１３ｂに形成された異なるビアにそれぞれ接続されるように構成することが出来る。
【００５３】
このように、本実施形態に採用された内蔵型キャパシタ２２０は、層間回路に接続された第１及び第２電極層２２２ａ，２２２ｂとその間の第１及び第２誘電体層２２４ａ，２２４ｂを有するキャパシタにより得られる容量の他に、浮遊電極２２５により更なる容量要素を得ることが出来る。従って、同様の容積を有する通常の構造のキャパシタで期待できない高い容量を確保することが出来る。また、上記浮遊電極２２５により漏れ電流による損失を減少させることが出来る。
【００５４】
このような長所を有する内蔵型キャパシタ２２０は、本実施形態のような印刷回路基板で更なる層間回路の接続構造無しで構成することが出来るため、非常に有益である。
【実施例】
【００５５】
本発明で提案するキャパシタ構造による有用な効果を確認するため、図１に図示された形態と類似な浮遊電極を有するキャパシタと従来のＭＩＭ構造のキャパシタを製造して、キャパシタの特性についての評価を行った。
【００５６】
本実施例では図１に示したような構造を有する薄膜キャパシタを製造した。
【００５７】
先ず、欠陥の無い表面を有するメッキされた銅箔積層板上に２００ｎｍの厚さの誘電薄膜を形成し、５０ｎｍの厚さの浮遊電極を蒸着させた。次に、再度２００ｎｍの誘電薄膜を蒸着させた後に上部電極を形成した。
【００５８】
比較例としては、浮遊電極を形成しないことを除いては、上記の実施例と同一条件でＭＩＭ構造の薄膜キャパシタを製造した。即ち、同一の銅箔積層板上に同一チャンバーにおいて４００ｎｍの誘電薄膜を形成し、上部電極を形成した。
【００５９】
実施例と比較例によって製造されたキャパシタに対する特性を評価した。その結果を図５ａ及び図５ｂのグラフに示す。
【００６０】
図５ａを参照すると、実施例によるキャパシタは比較例によるキャパシタに比べてほぼ２倍に近い容量を有している。また、損失値（Ｄｆ）も大きな差が無いことが分かる。実施例のキャパシタは周波数増加に伴いやや減少する傾向を示し、一般的に同一容量を得るため誘電体薄膜の厚さを減少させた場合（例えば、比較例の構造で誘電体薄膜を２００ｎｍに具現した場合）に比べて損失特性が大きく改善されているものと理解することが出来る。一方、図５ｂに示したように、実施例のキャパシタはキャパシタンスの増加によって比較例のキャパシタよりインピーダンスがやや減少するという結果が得られた。
【００６１】
上述の実施形態及び添付の図面は好ましい実施形態の例示に過ぎず、本発明は添付の請求範囲により限定されるものである。また、本発明は、請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が出来るものであるということは当技術分野の通常の知識を有している者には自明である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態によるキャパシタを示した概略斜視図である。
【図２】本発明の他の実施形態によるキャパシタに採用可能な浮遊電極を示す図である。
【図３】本発明のさらに他の実施形態であるキャパシタ内蔵型ＬＴＣＣ基板を示した断面図である。
【図４】本発明のさらに他の実施形態であるキャパシタ内蔵型印刷回路基板を示した断面図である。
【図５ａ】本発明の一実施例と比較例にしたがって製造された薄膜キャパシタの特性を比較したグラフである。
【図５ｂ】本発明の一実施例と比較例にしたがって製造された薄膜キャパシタの特性を比較した他のグラフである。
【符号の説明】
【００６３】
１０  キャパシタ
１２ａ、１２ｂ  第１及び第２電極
１４ａ、１４ｂ  第１及び第２誘電体層
１５  浮遊電極
２２ａ、３２ａ  第１電極
２２ｂ、３２ｂ  第２電極
２５ａ、２５ｂ、２５ｃ、３５ａ、３５ｂ、３５ｃ、３５ｄ  浮遊電極
【図１】
2008166731.tif 000004
【図２】
2008166731.tif 000005
【図３】
2008166731.tif 000006
【図４】
2008166731.tif 000007
【図５ａ】
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【図５ｂ】
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