(57)【要約】【課題】本発明は、低電気的クロストーク、低ノイズ、及び高光学性能を伴う高性能画像機器に用いられる画像センサー半導体装置を提供することを目的とする。【解決手段】画像センサー半導体装置は、第1ドーパントを有する半導体基板、ドーパントの第1タイプとは異なる第2のタイプのドーパントを有し、半導体基板の上に配置された半導体層、及び、半導体層中に形成された画像センサーを含む。半導体層の膜厚は、好ましくは約1μm〜約20μmの範囲であることを特徴とするものである。【選択図】図７
2008118096.tif 000002
【特許請求の範囲】
【請求項１】
第1タイプのドーパントを有する半導体基板と、
前記第1タイプのドーパントとは異なる第2タイプのドーパントを有し、前記半導体基板上に配置された半導体層と、
前記半導体層の中に形成された画像センサーと
から構成されることを特徴とする画像センサー半導体装置。
【請求項２】
前記半導体層は、膜厚が約1μm〜約20μmの範囲であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項３】
前記画像センサーが、
前記半導体層の中に形成される前記第1タイプのドーパントの第1ドープ領域と、
前記半導体層の中で、前記第1ドープ領域を覆うように形成される前記第2タイプのドーパントの第2ドープ領域と
から構成されることを特徴とする請求項１記載の画像センサー半導体装置。
【請求項４】
前記半導体基板が、使用中に、クロストークを防ぐように、電気的にバイアスされるように操作可能であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項５】
前記半導体層の抵抗が、約1 Ω-cm〜50Ω-cmの範囲であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項６】
前記半導体層のドーピング濃度が、約1014cm−３〜約1016cm−３の範囲であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項７】
前記半導体基板の抵抗が、約0.002 Ω-cm〜50 Ω-cmの範囲であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項８】
前記半導体基板のドーピング濃度が、約1014cm−３〜約10２０cm−３の範囲であることを特徴とする請求項1記載の画像センサー半導体装置。
【請求項９】
第1タイプのドーパントを有し、使用中に、電気的にバイアスされるように操作可能な半導体基板と、
前記第1タイプのドーパントとは異なる第2タイプのドーパントを有し、前記半導体基板上に配置される半導体層と、
前記第1タイプのドーパントを有する第1ドープ領域と、前記第1ドープ領域を覆い、前記第2タイプのドーパントを有する第2ドープ領域を含み、前記半導体層に形成されるフォトダイオードと
から構成されることを特徴とする画像センサー半導体装置。
【請求項１０】
前記第1ドープ領域がN型領域で、前記第2ドープ領域がP型ピン止め層であることを特徴とする請求項９記載の画像センサー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、低電気的クロストーク、低ノイズ、及び高光学性能を伴う高性能画像機器に用いられる画像センサー半導体装置に関するものである。
【背景技術】
【０００２】
半導体技術において、画像センサーは、半導体基板に向かって投射された光の露光量の検出のために用いられる。相補型MOS（CMOS)画像センサー装置は、デジタルスチルカメラ（DSC)応用のように、様々な応用で汎用されている。これらの装置は、画像をデジタルデータ・ストリームに変換する目的でフォトエネルギーを集めるため、フォトダイオード素子やMOSトランジスタを含むアクティブピクセルや画像センサーセルの配列を利用する。しかしながら、画像センサー装置は、電気的クロストークによって損失をこうむる。
【０００３】
例えば、低電気的クロストーク、低ノイズ、及び高光学性能を伴う高性能画像化を要求するDSCのような光学的応用を考える。フォトダイオードや、MOSトランジスタを含む画像センサーが、これらの応用に用いられる。フォトダイオードやMOSトランジスタは、P＋シリコン基板上に配置したP−シリコン半導体層の中に形成され、入射光は、P−シリコン半導体層の中に電子―ホール対を生成する。空乏領域の外部に生成した電子は、隣接したフォトダイオードに拡散し、電気的クロストークをもたらす。電気的クロストークは、空間分解能を低下させ、光感度全体を低下させ、その結果、色分解が乏しくなる。一つの画像センサー素子に対し、対象となった光の電気信号は、また、他の画像センサーに広がり、クロストークを生じさせる。画像センサーの改善、及び/又は、それに対応する基板が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、低電気的クロストーク、低ノイズ、及び高光学性能を伴う高性能画像機器に用いられる画像センサー半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の請求項１記載の画像センサー半導体装置は、第1タイプのドーパントを有する半導体基板と、前記第1タイプのドーパントとは異なる第2タイプのドーパントを有し、前記半導体基板上に配置された半導体層と、前記半導体層の中に形成された画像センサーとから構成されることを特徴とするものである。
【０００６】
本発明の請求項２記載の画像センサー半導体装置は、前記半導体層は、膜厚が約1μm〜約20μmの範囲であることを特徴とするものである。
【０００７】
本発明の請求項３記載の画像センサー半導体装置は、前記画像センサーが、前記半導体層の中に形成される前記第1タイプのドーパントの第1ドープ領域と、前記半導体層の中で、前記第1ドープ領域を覆うように形成される前記第2タイプのドーパントの第2ドープ領域とから構成されることを特徴とするものである。
【０００８】
本発明の請求項４記載の画像センサー半導体装置は、前記半導体基板が、使用中に、クロストークを防ぐように、電気的にバイアスされるように操作可能であることを特徴とするものである。
【０００９】
本発明の請求項５記載の画像センサー半導体装置は、前記半導体層の抵抗が、約1 Ω-cm〜50Ω-cmの範囲であることを特徴とするものである。
【００１０】
本発明の請求項６記載の画像センサー半導体装置は、前記半導体層のドーピング濃度が、約1014cm−３〜約1016cm−３の範囲であることを特徴とするものである。
【００１１】
本発明の請求項７記載の画像センサー半導体装置は、前記半導体基板の抵抗が、約0.002 Ω-cm〜50 Ω-cmの範囲であることを特徴とするものである。
【００１２】
本発明の請求項８記載の画像センサー半導体装置は、前記半導体基板のドーピング濃度が、約1014cm−３〜約10２０cm−３の範囲であることを特徴とするものである。
【００１３】
本発明の請求項９記載の画像センサー半導体装置は、第1タイプのドーパントを有し、使用中に、電気的にバイアスされるように操作可能な半導体基板と、前記第1タイプのドーパントとは異なる第2タイプのドーパントを有し、前記半導体基板上に配置される半導体層と、前記第1タイプのドーパントを有する第1ドープ領域と、前記第1ドープ領域を覆い、前記第2タイプのドーパントを有する第2ドープ領域を含み、前記半導体層に形成されるフォトダイオードとから構成されることを特徴とするものである。
【００１４】
本発明の請求項１０記載の画像センサー半導体装置は、前記第1ドープ領域がN型領域で、前記第2ドープ領域がP型ピン止め層であることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、低電気的クロストーク、低ノイズ、及び高光学性能を伴う高性能画像機器に用いられる画像センサー半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下の開示が、本発明の異なる特徴を実施するために、多くの異なる実施例、あるいは例を提供することを認識されたい。構成要素や配置の特殊な例が、本発明を単純化するために以下に説明される。これらは、もちろん、単なる例であり、制限されるとみなされるものではない。さらに、本発明は、様々な実施例の中で、同じ符号、及び/又は、参照文字が繰り返される。この繰り返しは、単純化と明確化の目的のためのものであり、それ自体が様々な実施例、及び/又は検討される形態間の関係を述べるものではない。さらに、以下の説明の中で、第2の特徴にわたって、又は、第2の特徴の上に第1の特徴が形成されることは、第1、第2の特徴が直接的関連して形成される実施例を含み、また、第1の特徴と第2の特徴が直接関連していないような、付加的な特徴が第1と第2の特徴を介して形成される実施例も含む。
【００１７】
画像センサー装置及び、その製造方法を、図1から図7を参照し、以下に説明する。図１に、説明されているように、本発明は、第1タイプのドーパントの半導体基板110を有する画像センサー半導体装置100を提供する。本実施例において、半導体基板110はシリコンを含む。半導体基板110は、代替として、あるいは付加的に、ゲルマニウムのような他の半導体を含んでもよい。また、半導体基板110は、炭化ケイ素、ガリウムヒ素、ヒ化インジウム、リン化インジウムのような、他の化合物半導体を含んでもよい。第1の実施例においては、第1タイプのドーパントは、N型ドーパントである。N型ドーパントの半導体基板110は、リン又はヒ素がドープされている。ドーパント濃度及び抵抗は、バルク拡散を通してのフォトダイオード接合プロファイル（濃度分布）への影響を減少するように最適化される。基板110は、高濃度にドープされることも、低濃度にドープされることも可能である。第1の実施例において、半導体基板110のドーパント濃度が約1014 cm-3〜1020cm-3である。基板110の抵抗は、約0,002Ω-cm〜約50Ω-cmの範囲である。ドーピングは、様々なステップと技術、例えば、イオン注入や拡散などの処理によって実施される。
【００１８】
図2に示す通り、第2タイプのドーパントを有する半導体層115が、半導体基板110の上に形成さる。ここで、第2タイプのドーパントは、第1タイプのドーパントとは異なる。例えば、半導体基板110が、N型ドープされている時、半導体層115は、P型である。ホウ素又は、BF2がP型ドーパントの導入に利用される。半導体基板110がシリコン基板であるなら、半導体層115もまた、シリコン層である。半導体層115は、画像センサー性能を良くするため、適度の厚さ及びドーパント濃度を持つ。半導体層115は、約1μm〜約20μmの範囲の厚さを有し、好ましくは、半導体層115は約1μm〜約10μmーの厚さを有し、より好ましくは、半導体層115は、約2μm〜約8μmの厚さを有する。薄すぎる半導体層115は、相補型（CMOS）画像センサーや、そこに形成されている他のセンサーの光学性能を低下させる。半導体層115は、約1Ω-cm〜50Ω-cmの範囲の抵抗を有し、第1の実施例においては、好ましくは、約8Ω-cm〜12Ω-cmである。半導体層115は、約1014cm-3〜1016cm-3の範囲のドーパント濃度を有する。半導体層115は、シリコン基板又は、他の半導体材料上に結晶シリコン層のエピタキシャル成長によって形成することができる。第1の実施例において、シリコン層のエピタキシャル成長は、シラン（SiH4）ガスを利用することにより実施することができる。好ましくは、シランガスは約1,000℃の温度を有し、ガス圧は、約40 Torr〜約760Torrの範囲である。エピタキシャル成長は、ドーパントの導入のため、他のガスを適切な圧力で利用することもできる。
【００１９】
あるいは、半導体層115は、半導体基板110とは反対のタイプでドープされた半導体を形成するため、適切なドーズ量とエネルギーで半導体基板110にイオン注入処理を行うことで形成してもよい。
【００２０】
半導体層115は、半導体基板110のドーパントとは逆のタイプのドーパントを有するため、使用中の少数キャリアの拡散が減少する。さらに、半導体基板110は、使用中に、その上で、印加された電圧バイアスを有するような操作が可能なように設計されている。例えば、Vddのような正電圧が、基板に形成されたガードリングを通りN型の半導体基板110に印加することができる。電圧バイアスは、N型の半導体基板110とP型の半導体層110の間に電場を有する空乏領域を生成する。電場は、下方へ動いている電子を基板の方に引きつけ、また電子が隣接している（フォトダイオードのような)画像センサーの中に拡散することを防ぐ。
【００２１】
図３は、画像センサー素子や、様々なトランジスタを作るための様々な領域を規定するために半導体層115に形成された浅溝分離（STI）120の複数個の絶縁構造を示す。一つの例で、画像センサー素子はフォトダイオードを含む。浅溝分離120の構造は、この分野において知られている適切な技術によって形成される。例えば、STI構造は、従来のフォトリソグラフィーによる半導体層115のパターニング、様々な溝を形成するためのプラズマエッチング処理による半導体層115のエッチング、及び化学蒸着（CVD)処理を施すことで酸化ケイ素のような絶縁膜による溝の充填を含む一連の処理によって形成される。CVD処理は、STI構造により平坦な平面を得るため高密度プラズマCVD（HDPCVD)を利用する。さらに、犠牲層125が、その後の処理のために半導体層115上に形成される。犠牲層125は、厚さが約100Åより大きく、半導体層115に熱成長した酸化ケイ素層を含む。
【００２２】
図4は、p型ウェル(pウェル）135が、p型ドーパントの半導体層115に形成されているのを示す。p型ウェル135の形成は、犠牲層125上にパターン処理を行ったフォトレジスト層130の形成と、パターン処理を行ったフォトレジスト層130の開口部内で露出した犠牲層125を介して半導体層へのイオン注入処理とを実施する。イオン注入処理には、ドーピング不純物として、ホウ素が利用され、約100 KeV〜200KeVの範囲の注入エネルギー、1013 cm-2〜3×1013cm-2の範囲の注入ドーズ量で実施される。p型ウェル135は、第1の実施例において、約0.5μm〜1.0μmの深さを持つ。
【００２３】
図5は、様々なトランジスタ145が、ウエット除去又はプラズマアッシイングによりパターン処理を行ったフォトレジスタ層130を取り除いた後、p型ウェル135の上に形成されているのを示す。様々なトランジスタは、伝達ゲートトランジスタ、リセットゲートトランジスタ、ソースファロワー（source follower)、ローセレクトトランジスタを含み、さらにN型MOS(NMOS)のような他のMOSトランジスも含む。NMOSは、異なる電圧のもとで操作可能に設計されたNMOSトランジスタを含む。1例では、あるNMOSトランジスタのグループは、3.3V動作で設計されているが、他のNMOSトランジスタのグループは、1.8V動作のために設計されている。各々のトランジスタは、電源、ドレイン、及びゲートを含み、その中で、ゲートは、さらに、ゲート絶縁膜、及びゲート電極を含む。n型ウェル140は、p型ウェル135の近くの半導体層115に形成される。様々なp型MOS(PMOS)トランジスタが、n型ウェル140に形成される。犠牲層125は、様々なNMOS及びPMOSトランジスタの形成の間に除去することができる。第1の実施例では、トランジスタ145aは、典型的な3.3V動作のNMOSトランジスタ、145bはローセレクトトランジスタ、145cはソースファロワートランジスタ、145dはリセットゲートトランジスタ、145eは伝達ゲートトランジスタ、145fは1.8V動作のNMOSトランジスタ、145gは1.8V動作のPMOSトランジスタ及び、145hは3.3V動作のPMOSトランジスタである。
【００２４】
図6は、n型フォトダイオード150が、p型半導体層115の中に形成されているのを示す。リンやヒ素のようなn型不純物をn型ドープ領域150aを形成するためイオン注入処理を用いて半導体層の中に導入することができる。0.18μm技術プロセスに対する第1の実施例では、注入エネルギーは約50〜500KeVの範囲で、注入ドーズ量は約1012〜約1013cm-2の範囲である。n型フォトダイオード150は、1例において、約0.05μm〜約0.1μmの深さを有する。p型ドープ領域150bもまた、p型ピン止め層としてみなされるが、ホウ素やBF2のようなp型不純物を用いてフォトダイオード150に形成される。ピン止め層は、低リーク電流のようなより良い光学性能を得ることを助ける。ピン止め層に対する注入エネルギーは、約10 KeV〜約100KeVで、注入ドーズ量は、約1013 cm-2〜1014cm-2の範囲である。ピン止め層は、厚さ約0.02μm〜0.05μmの範囲である。あるいは、フォトダイオード150は、p型ウェルのドーパント濃度より少ない濃度を有し、分離されて形成される第2のp型ウェルに形成される。
【００２５】
図7は、多層配線（MLI)構造160やMLI構造を分離している誘電体層165のような他の構造が半導体層115上に形成されるのを示す。1例で、MLI構造160は、例となる金属層1  160a、金属層2  160b、金属層3  160c、及び最上層の金属層160dを含む。MLI構造160は、さらに、半導体層115上の様々な構造と金属層1  160aを接続させるための接続点160eを含む。誘電体層165は、MLI構造において形成され、層間絶縁膜（配線間絶縁材料層）のような多層膜を含む。
【００２６】
多層配線160は、例えば、アルミニウム、アルミニウム/シリコン/銅合金、チタン、窒化チタン、タングステン、ポリシリコン、金属シリサイド、あるいは、それらの組み合わせ等、アルミニウム配線とみなされる伝導材料を含む。アルミニウム配線は、物理蒸着法（又はスパッタリング）、化学蒸着法（CVD)、又は、その組み合わせを含む処理によって形成される。他のアルミニウム配線を形成する製造技術は、フォトグラフィー処理や、垂直方向（ビア及びコンタクト）と、水平方向（導体）に対して導電性物質をパターン化するためのエッチングを含む。アリーリング（熱処理）のような、他の製造処理は、金属シリサイドを形成するために用いられる。あるいは、銅多層配線が使用され、そして銅多層配線は、銅、銅合金、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、ポリシリコン、金属シリサイド又は、それらの組み合わせを含む。銅多層配線は、CVD、スパッタリング、めっき、あるいは、他の適切な処理などの技術により形成される。多層配線160に使用される金属シリサイドは、ニッケルシリサイド、コバルトシリサイド、ケイ化タングステン、タンタルシリサイド、ケイ化チタン、白金シリサイド、エルビウムシリサイド、パラジウムシリサイド、又は、それらの組み合わせを含む。
【００２７】
誘電体層は、その中に配置された多層配線を絶縁するために配置される。誘電体層は、誘電率が、約3.5より低いような低誘電率の物質である。誘電体層は、二酸化ケイ素、窒化シリコン、酸窒化ケイ素、ポリイミド、スピンオンガラス（SOG）、フッ化物をドープしたケイ酸塩ガラス（FSG）、カーボンをドープした酸化ケイ素、ブラックダイアモンド（Applied Materials of Santa Clara, California）、キセロゲル、エーロゲル、アモルファスフッ素化炭素、パリレン、BCB（ビスーベンゾシクロブテン）、SiLK（Dow Chemical, Midland, Michigan）、ポリイミド、及び/又は、他の適切な材料を含むことができる。誘電体層は、塗布法、CVD、スパッタリング、又は他の適切な処理を含む技術によって形成することができる。多層配線と誘電体層は、ダマシンプロセスやリソグラフィー/プラズマ・エッチングプロセスのような統合プロセスにおいて形成することができる。
【００２８】
カラーフィルター170とマイクロレンズ175が半導体基板115上に形成され、それぞれ、光を集光し、そこでフィルターにかけるための操作が可能なように配置され、そしてフォトダイオードに光を方向付ける。開口部180は、さらに、そこにおいて、結合パッドが形成されるよう、上部の金属層を露呈するように形成される。
【００２９】
画像センサー半導体装置100とその製造方法は、他の実施例、代替及び変形を持つことができる。例えば、上記に提供された実施例は、n型半導体基板、p型半導体層、及び様々なウェル、トランジスタ、あるドーピングタイプとそれに応じた形状のフォトダイオードを含む。代替実施例において、p型半導体基板とn型半導体層を用いられる。他のすべてのドーピングタイプは、適切な配置と機能性のために、それに応じて、反転させることができる。さらに、基板は使用中に、空乏領域を生じさせるため、負の電圧に電気的にバイアスされる。
【００３０】
画像センサー150の例は、その代案として電荷結合素子（CCD）センサー、能動センサー、受動センサー、及び/又は、他の半導体基板110中に拡散された、又は他に形成されたデバイスを含むことができる。そのようなセンサー素子は、従来の、及び/又は、将来に開発される画像センサー装置で構成される。画像センサー半導体装置100は合金中に配置された、あるいは他の適切な配置の複数個のセンサー素子を含む。複数個のセンサー素子は、様々なセンサーのタイプを有するように設計することができる。例えば、センサー素子の一つのグループは、CMOS画像センサーで、他のセンサー素子のグループは受動センサーであってもよい。さらに、センサー素子は、カラー画像センサー、及び/又は、単色画像センサーを含んでもよい。
【００３１】
開示された構造及びその製造方法において、画像センサー半導体装置100が使用中に受け取るべき照明光は、可視光線に制限されなくてもよく、赤外線（IR）、紫外線（UV）、そして他の適切な放射線ビームのような他の光学ビームに拡張することができる。したがって、センサー素子と様々なトランジスタは、相当する放射線ビームの効率的な反射、及び/又は、吸収のために適切に設計及び配置される。画像センサー半導体装置100は、多層配線の全体にわたって配置された保護層（パッシベーション膜）を含む。
【００３２】
以上より、本発明は、画像センサー半導体装置を提供する。画像センサー半導体装置は、第1タイプのドーパントを有する半導体基板、第1タイプのドーパントとは異なる第2タイプのドーパントを有し、半導体基板上に配置される半導体層、及び、その半導体層に形成された画像センサーを含む。
【００３３】
画像センサー半導体装置において、半導体層は約1μm〜約20μmの範囲の厚さであり、好ましくは、半導体層の厚さは約1μm〜約10μmである。より好ましくは、半導体層の厚さは、約2μm〜約8μmの範囲である。画像センサーはさらに半導体層に形成された第1タイプのドーパントの第1ドープ領域と、半導体層に形成され、第1ドープ領域を覆う第2タイプのドーパントの第2ドープ領域を含む。画像センサー半導体装置はさらに、半導体層に形成された様々なマイクロエレクトロニックユニットを含み、そのマイクロエレクトロニックユニットは伝達ゲートトランジスタ、リセットゲートトランジスタ、ソースファロワートランジスタ、ローセレクトトランジスタ、N型金属酸化物半導体トランジスタ（NMOS）、p型金属酸化物半導体トランジスタ（PMOS）、及びそれらの組み合わせで構成されるグループの中から選択されるものを含む。様々なマイクロエレクトロニックユニットは、浅溝分離（STI)の構造によって、互いに絶縁される。半導体基板は、使用中にクロストークを妨げるよう、電気的にバイアスされるように操作が可能となる。半導体層は、エピタキシャル成長、イオン注入、及びその組合せで構成されるグループの中から選択される一つの方法を実行することにより形成される。半導体層は、約1Ω・cm〜約50Ω・cmの範囲の電気抵抗を含む。半導体層は、約1014 cm-3〜約1016cm-3の範囲のドーピング濃度を含む。半導体基板は、約0.002Ω・cm〜約50Ω・cmの範囲の抵抗を有する。半導体基板は、約1014 cm-3〜約1020 cm-3の範囲のドーピング濃度を含む。画像センサー半導体装置において、第1タイプのドーパントと第2タイプのドーパントの一つは、Ｎ型（負の）タイプで、別のタイプはＰ型（正の）タイプである。画像センサー半導体装置は、さらに、半導体基板上に画像センサーを覆うように配置され、それと実質的に垂直配向したカラーフィルターを含み、さらに、カラーフィルターを覆うように、半導体層上に配置され、実質的に画像センサーに対し垂直配向したマイクロレンズを含む。
【００３４】
他の実施例において、本発明は、第1タイプのドーパントを有し、使用中に電気的にバイアスされるように操作可能な半導体基板と、第1タイプのドーパントとは異なる第2タイプのドーパントを有し、半導体基板に配置された半導体層と、半導体層に形成され、第1タイプのドーパントを有する第1ドープ領域と、そして第1ドープ領域を覆い、第2タイプのドーパントを有する第2ドープ領域とを含むフォトダイオードとを含む画像センサー半導体装置を提供する。
【００３５】
画像センサー半導体装置において、半導体基板は、第1ドーパントで薄くドープすることができる。半導体基板は代わりに第1タイプのドーパントで濃くドープしてもよい。第1ドープ領域は、n型領域で、第2ドープ領域は、p型ピン止め層であってもよい。半導体層は、約2μm〜約8μmの範囲の厚さを含み、フォトダイオードは、約0.05μm〜約0.1μmの範囲の深さを含む。半導体層は、約2μm〜約8μmの範囲の厚さを含み、第2ドープ領域は、約0.02μm〜約0.05μmの範囲の深さを含む。
【００３６】
本発明は、また画像センサー半導体装置の製造方法を提供する。その製造方法は、第1タイプのドーパントを有するシリコン基板を提供することと、シリコン基板上に、第1タイプのドーパントとは異なる第2タイプのドーパントのシリコン層を形成することと、そこにおいて様々なウェルと、マイクロエレクトロニックユニットを形成することと、そして、シリコン層に画像センサーを形成することとを含む。
【００３７】
その方法は、さらに、半導体層上に多層配線を形成することと、多層配線上に配置され、画像センサーに垂直配向されたカラーフィルターの形成と、カラーフィルターを覆うように配置され、画像センサーとに垂直配向されたマイクロレンズの形成とを含む。半導体層は、第2タイプのドーパントのエピタキシー半導体層の形成を含む。半導体層の形成は、シランガス圧の範囲が約40 Torr〜760Torrで、成長温度が約1,000℃でのエピタキシャル成長を実施することで形成される。半導体層の形成は、代替例として、第2タイプのドーパントを利用するイオン注入処理の実施を含む。シリコン層の形成は、厚さが約1μm〜約20μmの範囲のシリコン層の形成を含む。画像センサーの形成は、シリコン層におけるフォトダイオードの形成を含む。
【００３８】
上記は、当業者が以下の詳細な記述をより理解するために幾つかの実施例の特徴を概説したものである。ここで紹介された実施例と同じ目的及び/又は、同じ長所を得るために遂行する他の処理や構造の設計や修正のためのバイアスとして本発明が利用できることは当業者にとって認識されることである。又、このような均等の構造は、本発明の範囲と思想から離れるものではないこと、そして、様々な変化、置換、代替が、本発明の思想及び範囲から外れることなく、なされ得ることは、当業者によって認識されるものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図２】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図３】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図４】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図５】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図６】本発明の第1の実施例の画像センサー半導体装置の製造工程の一部を示す断面図である。
【図７】本発明の第1の実施例の画像センサー半導体装置の断面図である。
【符号の説明】
【００４０】
100  画像センサー半導体装置
110  半導体基板
115  半導体層
120  浅溝分離
125  犠牲層
130  フォトレジスト層
135  p型ウェル
140  n型ウェル
145a  NMOSトランジスタ
145b  ローセレクトトランジスタ
145c  ソースファロワートランジスタ
145d  リセットゲートトランジスタ
145e  伝達ゲートトランジスタ
145f  1.8V動作のNMOSトランジスタ
145g  3.3V動作のVPMOSトランジスタ
145h  PMOSトランジスタ
150  n型フォトダイオード、画像センサー、センサー素子
150a  n型ドープ領域
150b  p型ドープ領域
160  多層配線
160a  金属層1
160b  金属層2
160c  金属層3
160d  最上層の金属層
160e  接点
165  誘電体層
170  カラーフィルタ
175  マイクロレンズ
180  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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