(57)【要約】【課題】入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路を提供する。【解決手段】可変遅延回路は、入力信号を遅延させるトランスファゲートＴＧ１およびトランスファゲートＴＧ３と、トランスファゲートＴＧ１およびトランスファゲートＴＧ３と入力信号との間に設けられるトランスファゲートＴＧ２およびトランスファゲートＴＧ４と、を備えている。【選択図】図３
2008228096.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を遅延させる第１遅延付与部と、
前記第１遅延付与部と前記入力信号との間に設けられる可変インピーダンス部と、
を備えること
を特徴とする可変遅延回路。
【請求項２】
請求項１の可変遅延回路であって、
前記第１遅延付与部はトランスファゲートで構成されること
を特徴とする可変遅延回路。
【請求項３】
請求項１の可変遅延回路であって、
前記可変インピーダンス部はトランスファゲートで構成されること
を特徴とする可変遅延回路。
【請求項４】
請求項１の可変遅延回路であって、
前記入力信号から前記可変インピーダンス部までの経路のうち前記第１付与部を経由しない経路に設けられる第１バッファ部と、
前記入力信号と前記第１遅延付与部との間に設けられる第２バッファ部と、
を備えること
を特徴とする可変遅延回路。
【請求項５】
請求項１の可変遅延回路であって、
出力信号が、前記入力信号からの経路であって、前記第１遅延付与部を経由しない経路から出力されること
を特徴とする可変遅延回路。
【請求項６】
請求項１の可変遅延回路であって、
出力信号が、前記入力信号からの経路であって、前記第１遅延付与部を経由する経路から出力されること
を特徴とする可変遅延回路。
【請求項７】
請求項１の可変遅延回路であって、
前記入力信号からの経路であり、前記遅延付与部を経由しない経路の信号と、前記入力信号からの経路であり、前記遅延付与部を経由する経路の信号とを切り換える切替部を備えること
を特徴とする可変遅延回路。
【請求項８】
請求項１の可変遅延回路であって、
前記入力信号からの経路であって、前記第１遅延付与部を経由しない経路に設けられる、前記第１遅延付与部よりも遅延時間が小さい第２遅延付与部
を備えること
を特徴とする可変遅延回路。
【請求項９】
入力信号を遅延させる遅延付与部および前記遅延付与部と入力信号との間に設けられる可変インピーダンス部とを有する可変遅延回路が直列に接続され、所定周波数にロックされるＤＬＬ部と、
前記ＤＬＬ部と同じ段数で前記可変遅延回路が直列に接続された可変遅延生成部と、
を備え、
前記ＤＬＬ部がロックした場合の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧を、前記可変遅延生成部における各々の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧とすること
を特徴とする可変遅延装置。
【請求項１０】
論理レベルを反転し、入力信号と出力信号との間に設けられるインバータ部と、前記入力信号または前記インバータ部の出力である反転入力信号を遅延させる遅延付与部と、前記遅延付与部と前記入力信号または前記反転入力信号との間に設けられる可変インピーダンス部とを有し、前記入力信号からの経路のうち前記遅延付与部を経由しない経路を出力とする反転可変遅延回路を、奇数段のリング状に接続し、
前記遅延付与部および／または前記可変インピーダンス部のバイアス電圧を入力とすること
を特徴とするＶＣＯ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は可変遅延回路にかかり、入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路に関する。
【背景技術】
【０００２】
特許文献１では、２つのトランスファゲートを用いて立ち上がりと立下りとの遅延時間を制御する遅延回路が開示されている。図１４は特許文献１に開示されるパルス幅可変回路の回路図を示す。
【０００３】
入力パルス信号ＩＮのレベルが“Ｌ”から“Ｈ”に変化すると、ＮＭＯＳ１２６がオンして電流路Ｉ２が導通状態になり、入力パルス信号ＩＮのレベルが“Ｈ”から“Ｌ”に変化すると、ＮＭＯＳ１２２がオンして電流路Ｉ１が導通状態になる。入力パルス信号ＩＮは電流路Ｉ１またはＩ２を介してバッファ１３１に伝搬される。各電流路Ｉ１，Ｉ２における信号伝搬遅延時間は、制御信号Ｓ１１，Ｓ１２に応じてそれぞれ変化するトランスファゲート１２１，１２５の抵抗値とコンデンサ１２４の容量でそれぞれ設定される。
【０００４】
なお、遅延回路に関連する技術が特許文献２および特許文献３に開示されている。
【特許文献１】特開平１０−２４２８１７号公報
【特許文献２】特開平４−１７２８１１号公報
【特許文献３】特開平６−６１８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、トランスファゲートのみで遅延時間の調整を行なうとトランスファゲートのインピーダンスが最小となるようなバイアスをかけたとしても、トランスファゲートの遅延時間の大きさの限界が発生するため、トランスファゲートの遅延時間よりも小さな遅延時間の制御ができず問題であった。
【０００６】
本発明は前記背景技術に鑑みなされたものであり、入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するための発明にかかる解決手段は、入力信号を遅延させる第１遅延付与部と、前記第１遅延付与部と前記入力信号との間に設けられる可変インピーダンス部と、を備えることを特徴とする可変遅延回路である。
【０００８】
本発明では、第１遅延付与部と入力信号との間に設けられる可変インピーダンス部を備えている。これにより、可変インピーダンス部は、入力信号と、第１遅延付与部との間に介在する可変抵抗として作用し、第１遅延付与部からの出力が入力信号と合成されることとなるため、第１遅延付与部の遅延時間よりも速い遅延時間を発生することができる。
【０００９】
また、他の解決手段は、入力信号を遅延させる遅延付与部および前記遅延付与部と入力信号との間に設けられる可変インピーダンス部とを有する可変遅延回路が直列に接続され、所定周波数にロックされるＤＬＬ部と、前記ＤＬＬ部と同じ段数で前記可変遅延回路が直列に接続された可変遅延生成部と、を備え、前記ＤＬＬ部がロックした場合の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧を、前記可変遅延生成部における各々の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧への入力とすることを特徴とする可変遅延装置である。
【００１０】
本発明では、ＤＬＬ部がロックした場合の可変遅延回路の前記遅延付与部および／または可変インピーダンス部へのバイアス電圧を、可変遅延生成部における各々の可変遅延回路の前記遅延付与部および／または可変インピーダンス部へのバイアス電圧への入力としている。これにより、可変遅延生成部におけるバイアス電圧には、所定周波数でロックしたＤＬＬ部の可変遅延回路における所定周波数の周期を可変遅延部の段数で除した遅延時間を発生するバイアス電圧が入力されることとなる。このため、所定周波数の周期を可変遅延生成部の段数で除した遅延時間の単位で精度よく遅延時間を得ることができる。
【００１１】
また、他の解決手段は、前記入力信号の論理レベルを反転し、反転入力信号を出力するインバータ部と、前記反転入力信号を遅延させる遅延付与部と、前記遅延付与部と前記反転入力信号との間に設けられる可変インピーダンス部とを有する反転可変遅延回路を、奇数段のリング状に接続し、前記遅延付与部および／または前記可変インピーダンス部のバイアス電圧を入力とすることを特徴とするＶＣＯ回路である。
【００１２】
本発明では、第１遅延付与部と反転入力信号との間に設けられる可変インピーダンス部を備え、可変インピーダンス部で反転入力信号の遅延時間と遅延付与部の遅延時間を合成することとなるため、遅延付与部の遅延時間よりも速い遅延時間を可変に発生することができる。これにより、可変インピーダンス部により、遅延付与部よりも小さい遅延時間で小刻みに発振周波数を出力することができるため、精度よく動作するＶＣＯ回路を実現することができる。
【発明の効果】
【００１３】
本発明を適用することにより、入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施にかかる可変遅延回路、可変遅延装置およびＶＣＯ回路について具体化した実施形態を図１〜図１３を参照しつつ詳細に説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態にかかる遅延装置１の構成を示す回路図である。遅延装置１は、所定周波数にロックされるＤＬＬ部を備え、ＤＬＬ部がロックした場合のバイアス電圧をＤＬＬ部と同じ段数で直列に接続される後述の遅延回路１５〜１７のバイアス電圧にしている。
【００１６】
ＤＬＬ部および遅延回路１５〜１７は、出力端子Ｓｇｏｕｔ１および入力端子Ｓｇｉｎ１と、出力端子Ｓｇｏｕｔ２および入力端子Ｓｇｉｎ２とで接続されている。これらは別々のパスで構成されており、小さい遅延時間でＤＬＬ部を発振させる場合には、出力端子Ｓｇｏｕｔ１および入力端子Ｓｇｉｎ１のパスを用い、大きい遅延時間でＤＬＬ部を発振させる場合には、出力端子Ｓｇｏｕｔ２および入力端子Ｓｇｉｎ２のパスを用いる。
【００１７】
遅延装置１では、第２選択回路１９で入力された入力データ信号Ｄａｔａ１が入力された場合、出力選択回路１８のセレクト信号Ｓｅｌ＿１２で選択される遅延入力端子Ｉｎ１１または遅延入力端子Ｉｎ１２と、セレクト信号Ｓｅｌ＿１２および出力セレクト信号Ｐ［１：０］に応じた遅延入力端子Ｉｎ２１，Ｉｎ２２，Ｉｎ３１，Ｉｎ３２のうちいずれかとのＥＯＲを取った出力信号Ｏ＿Ｐｌｓが出力される。
【００１８】
図２は、出力信号Ｏ＿Ｐｌｓの入力として、セレクト信号Ｓｅｌ＿１２がローレベルであり遅延入力端子Ｉｎ１１が選択された場合と、出力セレクト信号Ｐ［１：０］が０１であり遅延入力端子Ｉｎ２１が選択された場合とを示した場合のタイミングチャートである。
【００１９】
入力データ信号Ｄａｔａ１が入力されると、遅延時間ｔ０後に遅延入力端子Ｉｎ１１への信号がローレベルからハイレベルに遷移する。その時、遅延入力端子Ｉｎ１１のハイレベルの信号と遅延入力端子Ｉｎ２１のローレベルとのＥＯＲが取られるため、出力信号Ｏ＿Ｐｌｓがローレベルからハイレベルに遷移する。さらに遅延時間ｔ０後に、遅延入力端子Ｉｎ２１がローレベルからハイレベルに遷移する。すると、遅延入力端子Ｉｎ１１のハイレベルの信号と遅延入力端子Ｉｎ２１のハイレベルの信号とのＥＯＲが取られるため、出力信号Ｏ＿Ｐｌｓはハイレベルからローレベルに遷移する。すなわち、入力データ信号Ｄａｔａ１から遅延時間ｔ０後に、遅延時間ｔ０の幅を持ったパルスが出力されることとなる。なお、ここで遅延時間ｔ０＝リファレンスクロックＲｅｆｃｌｋの周期／３である。
【００２０】
遅延装置１は、ＤＬＬ部の発振周波数の帯域を切り換える第１選択回路１０と、ＤＬＬ部の遅延部を構成する遅延回路１１〜１３と、各遅延回路にバイアス電圧を供給する制御回路１４と、ＤＬＬ部と同じ段数で直列に接続される遅延回路１５〜１７と、遅延回路１５〜１７からの遅延時間を選択する出力選択回路１８と、入力データ信号Ｄａｔａ１の遅延回路１５における入力端子Ｓｇｉｎ１へのパスおよび入力端子Ｓｇｉｎ２へのパスを切り換える第２選択回路１９とを備えている。
【００２１】
第１選択回路１０では、リファレンスクロックＲｅｆｃｌｋが入力端子Ａに、セレクト信号Ｓｅｌ＿１２が選択端子Ｂに入力され、セレクト信号Ｓｅｌ＿１２の信号レベルに応じて、出力端子Ｘ１，Ｘ２にリファレンスクロックＲｅｆｃｌｋまたはローレベルが出力される。具体的には、セレクト信号Ｓｅｌ＿１２がハイレベルの場合には、出力端子Ｘ１にリファレンスクロックＲｅｆｃｌｋが、出力端子Ｘ２にローレベルが出力される。一方、セレクト信号Ｓｅｌ＿１２がローレベルの場合には、出力端子Ｘ１にローレベルが、出力端子Ｘ２にリファレンスクロックＲｅｆｃｌｋが出力される。第１選択回路１０の出力端子Ｘ１には遅延回路１１の入力端子Ｓｇｉｎ１が、出力端子Ｘ２には遅延回路１１の入力端子Ｓｇｉｎ２がそれぞれ接続されている。
【００２２】
次いで、遅延回路１１〜１３，１５〜１７について説明する。図３は、遅延回路１１〜１３，１５〜１７の構成を示す回路図である。遅延回路１１〜１３，１５〜１７は、インバータＩＮＶ１〜ＩＮＶ６と、トランスファゲートＴＧ１〜ＴＧ４と、バッファＢｕｆ１，２とを備えている。
【００２３】
インバータＩＮＶ１では、入力が入力端子Ｓｇｉｎ１に接続され、出力がインバータＩＮＶ２およびインバータＩＮＶ３の入力に接続されている。インバータＩＮＶ２では、出力がトランスファゲートＴＧ２の一端、バッファＢｕｆ１の入力および出力端子Ｓｇｏｕｔ１に接続されている。インバータＩＮＶ３では、出力がトランスファゲートＴＧ１の一端に接続されている。ＴＧ１では、他端がトランスファゲートＴＧ２の他端に接続されている。
【００２４】
インバータＩＮＶ４では、入力が入力端子Ｓｇｉｎ２に接続され、出力がインバータＩＮＶ５およびインバータＩＮＶ６の入力に接続されている。インバータＩＮＶ５では、出力がトランスファゲートＴＧ４の一端に接続されている。インバータＩＮＶ６では、出力がトランスファゲートＴＧ３の一端に接続されている。トランスファゲートＴＧ３では、他端がトランスファゲートＴＧ４の他端、バッファＢｕｆ２の入力および出力端子Ｓｇｏｕｔ２に接続されている。
【００２５】
以上のように接続されているため、トランスファゲートＴＧ２およびトランスファゲートＴＧ４へのバイアス電圧を変化させて、トランスファゲートＴＧ２およびトランスファゲートＴＧ４のインピーダンスを変化させると、後に記載する様な理由で、遅延時間が変化する。
【００２６】
図４は、遅延回路１１〜１３，１５〜１７のトランスファゲートＴＧ２またはトランスファゲートＴＧ４のバイアス電圧に対する遅延時間を示す特性図である。横軸はバイアス電圧Ｖｂｐ２またはバイアス電圧Ｖｂｐ４を示している。また、バイアス電圧Ｖｂｎ２＝１．２Ｖ−バイアス電圧Ｖｂｐ２の関係にされ、バイアス電圧Ｖｂｎ４＝１．２Ｖ−バイアス電圧Ｖｂｐ４の関係にされている。横軸の右に向うほどトランスファゲートＴＧ２またはトランスファゲートＴＧ４のインピーダンスは高インピーダンスとなる。
縦軸はトランスファゲートＴＧ２またはトランスファゲートＴＧ４に接続されている出力端子Ｓｇｏｕｔ１から出力される信号の遅延時間または出力端子Ｓｇｏｕｔ２から出力される信号の遅延時間を示している。
【００２７】
このとき、トランスファゲートＴＧ２のバイアス電圧Ｖｂｐ２が大きくなる方向に変化させて、トランスファゲートＴＧ２のインピーダンスを大きくすると、トランスファゲートＴＧ１から出力される信号の遅延時間の合成量が小さくなっていくため、出力端子Ｓｇｏｕｔ１から出力される信号の遅延時間は小さくなる。
これにより、トランスファゲートＴＧ１から出力される信号の遅延時間よりも小さな遅延時間を発生することができる。
【００２８】
一方、トランスファゲートＴＧ４のバイアス電圧Ｖｂｐ４が大きくなる方向に変化させて、トランスファゲートＴＧ４のインピーダンスを大きくすると、インバータＩＮＶ５から出力される信号と、トランスファゲートＴＧ３の遅延時間との遅延時間の合成量が小さくなるため、出力端子Ｓｇｏｕｔ２から出力される信号の遅延時間は大きくなる。
【００２９】
なお、第１実施形態にかかる遅延回路１１〜１３，１５〜１７では、インバータＩＮＶ１〜ＩＮＶ６でバッファを構成しているため、トランスファゲートＴＧ２およびトランスファゲートＴＧ４のインピーダンスの変化が前段の回路に影響することを防止することができる。
【００３０】
図１に戻り、遅延回路１１〜１３の接続についての説明を続ける。遅延回路１１の出力端子Ｓｇｏｕｔ１および出力端子Ｓｇｏｕｔ２は遅延回路１２の入力端子Ｓｇｉｎ１および入力端子Ｓｇｉｎ２にそれぞれ接続されている。また、遅延回路１２の出力端子Ｓｇｏｕｔ１および出力端子Ｓｇｏｕｔ２は遅延回路１３の入力端子Ｓｇｉｎ１および入力端子Ｓｇｉｎ２にそれぞれ接続されている。遅延回路１３の出力端子Ｓｇｏｕｔ１から出力されるディレイ信号Ｄｌａｙ１およびディレイ信号Ｄｌａｙ２は制御回路１４のディレイ端子Ｄｌａｙ１およびディレイ端子Ｄｌａｙ２に入力されている。
【００３１】
また、遅延回路１１〜１３の各バイアス電圧が供給されるバイアス電圧供給端子Ｖｂｐ１，Ｖｂｎ１，Ｖｂｐ２，Ｖｂｎ２，Ｖｂｐ３，Ｖｂｎ３，Ｖｂｐ４，Ｖｂｎ４は、制御回路１４からの対応する端子に接続されている。
【００３２】
次いで、制御回路１４について説明する。図５は制御回路１４の構成を示す回路図である。制御回路１４は、位相比較器２０，２５と、チャージポンプ２１，２６と、ループフィルタ２２，２７と、ＶＩ変換器２３，２８と、ＩＶ変換器２４，２９と、ボルテージフォロア３０〜３２とを備えている。
【００３３】
位相比較器２０と、チャージポンプ２１と、ループフィルタ２２と、ＶＩ変換器２３と、ＩＶ変換器２４とは、遅延回路１１〜１３における入力端子Ｓｇｉｎ１、出力端子Ｓｇｏｕｔ１側の入出力と共にＤＬＬ部を構成している。
また、位相比較器２５と、チャージポンプ２６と、ループフィルタ２７と、ＶＩ変換器２８と、ＩＶ変換器２９とは、遅延回路１１〜１３における入力端子Ｓｇｉｎ２、出力端子Ｓｇｏｕｔ２側の入出力と共にＤＬＬ部を構成している。
【００３４】
ボルテージフォロア３０では、バイアス電圧入力端子ＴＧ１ｐに入力されるバイアス電圧がバッファリングされて、バイアス電圧端子Ｖｂｐ１にバイアス電圧が出力される。ボルテージフォロア３１では、バイアス電圧入力端子ＴＧ１ｎに入力されるバイアス電圧がバッファリングされて、バイアス電圧端子Ｖｂｎ１にバイアス電圧が出力される。ボルテージフォロア３２では、バイアス電圧入力端子ＴＧ３ｐに入力されるバイアス電圧がバッファリングされて、バイアス電圧端子Ｖｂｐ３にバイアス電圧が出力される。ボルテージフォロア３３では、バイアス入力端子ＴＧ３ｎに入力されるバイアス電圧がバッファリングされてバイアス電圧供給端子Ｖｂｎ３にバイアス電圧が出力される。
【００３５】
図１に戻り、遅延回路１５〜１７周りの回路の接続について説明する。出力選択回路１８は、遅延回路１５〜１７からの各々の出力端子Ｓｏｕｔ１，Ｓｏｕｔ２からの信号を入力とし、セレクト信号Ｓｅｌ＿１２および出力セレクト信号Ｐ［１：０］に応じて、出力信号Ｏ＿Ｐｌｓからのパルス信号を出力とする。セレクト信号Ｓｅｌ＿１２は、遅延回路１５〜１７における出力端子Ｓｏｕｔ１からの信号または出力端子Ｓｏｕｔ２からの信号を選択する信号である。また、出力セレクト信号Ｐ［１：０］は、遅延回路１５〜１７のうちから、どの出力端子Ｓｏｕｔ１，Ｓｏｕｔ２からの信号を選択するかを示す２ビットの信号である。
【００３６】
第２選択回路１９では、第１選択回路１０と同様に、入力データ信号Ｄａｔａ１が入力端子Ａに、セレクト信号Ｓｅｌ＿１２が選択端子Ｂに入力され、セレクト信号Ｓｅｌ＿１２の信号レベルに応じて、出力端子Ｘ１，Ｘ２に入力データ信号Ｄａｔａ１が出力される。具体的には、セレクト信号Ｓｅｌ＿１２がハイレベルの場合には、出力端子Ｘ１に入力データ信号Ｄａｔａ１が、出力端子Ｘ２にローレベルが出力される。一方、セレクト信号Ｓｅｌ＿１２がローレベルの場合には、出力端子Ｘ１にローレベルが、出力端子Ｘ２に入力データ信号Ｄａｔａ１が出力される。第２選択回路１９の出力端子Ｘ１には遅延回路１１の入力端子Ｓｇｉｎ１が、出力端子Ｘ２には遅延回路１５の入力端子Ｓｇｉｎ２がそれぞれ接続されている。
【００３７】
遅延回路１５〜１７は、ＤＬＬ部を構成する遅延回路１１〜１３と同じ段数で直列に接続され、遅延回路への各バイアス電圧供給端子Ｖｂｐ１，Ｖｂｎ１，Ｖｂｐ２，Ｖｂｎ２，Ｖｂｐ３，Ｖｂｎ３，Ｖｂｐ４，Ｖｂｎ４への電圧がＤＬＬ部を構成する遅延回路１１〜１３と同じにされている。これにより、ＤＬＬ部がロックした場合の所定周波数の周期を遅延回路１５〜１７の段数で除した遅延時間の単位で精度よく遅延時間を得ることができる。
【００３８】
入力端子Ｓｇｉｎ１から出力端子Ｓｇｏｕｔ１の遅延時間の最小値は、インバータＩＮＶ１の遅延時間と、インバータＩＮＶ２の遅延時間と、トランスファゲートＴＧ１のインピーダンスが最小値であり、トランスファゲートＴＧ２のインピーダンスが最大値である場合の合成された遅延時間との和である。
また、このときの遅延時間の最大値は、インバータＩＮＶ１の遅延時間と、インバータＩＮＶ２の遅延時間と、トランスファゲートＴＧ１のインピーダンスが最大値であり、トランスファゲートＴＧ２のインピーダンスが最小値である場合の合成された遅延時間との和である。
【００３９】
入力端子Ｓｇｉｎ１から出力端子Ｓｇｏｕｔ１を遅延回路１１〜１３，１５〜１７の経路とすることで、遅延回路１段当りにおいて、上記の遅延時間の最小値から、上記の遅延時間の最大値に、わたる範囲の遅延時間でＤＬＬ部を発振することができる。
【００４０】
入力端子Ｓｇｉｎ２から出力端子Ｓｇｏｕｔ２の遅延時間の最小値は、インバータＩＮＶ４の遅延時間と、インバータＩＮＶ６の遅延時間と、トランスファゲートＴＧ３およびトランスファゲートＴＧ４のインピーダンスが最小値である場合の合成された遅延時間との和である。
また、このときの遅延時間の最大値は、インバータＩＮＶ６の遅延時間と、トランスファゲートＴＧ３およびトランスファゲートＴＧ４のインピーダンスが最大値である場合の合成された遅延時間との和である。
【００４１】
入力端子Ｓｇｉｎ２から出力端子Ｓｇｏｕｔ２を遅延回路１１〜１３，１５〜１７の経路とすることで、遅延回路１段当りにおいて、上記の遅延時間の最小値から、上記の遅延時間最大値に、わたる範囲の遅延時間でＤＬＬ部を発振することができる。
【００４２】
また、セレクト信号Ｓｅｌ＿１２により、出力端子Ｓｇｏｕｔ１および入力端子Ｓｇｉｎ１を通るパスと、出力端子Ｓｇｏｕｔ２および入力端子Ｓｇｉｎ２を通るパスとを切り換えることにより、小さな遅延時間から大きな遅延時間にわたる範囲の遅延時間でＤＬＬ部を発振することができる。
【００４３】
また、出力セレクト信号Ｐ［１：０］により、遅延回路１５〜１７のうちから、出力端子Ｓｏｕｔ１または出力端子Ｓｏｕｔ２からの信号を選択することができる。これにより、ＤＬＬ部の発振周期の１／３、２／３、１のパルス幅を有するパルスをＯ＿Ｐｌｓに正確に取り出すことができる。
【００４４】
なお、第１実施形態では、ＤＬＬ部の段数は３段であるが、それ以外の段数、例えば、２０段や３２段の場合にも本発明を適用することが出来る。
（第１変形例）
図６に遅延回路１１〜１３，１５〜１７の別例１を示す回路図を示す。遅延回路１１〜１３，１５〜１７は、インバータＩＮＶ１１〜１３と、トランスファゲートＴＧ１１〜ＴＧ１３と、バッファＢｕｆ１１〜Ｂｕｆ１３とを備えている。
【００４５】
第１変形例にかかる遅延回路１１〜１３，１５〜１７は、第１実施例の遅延回路に比して、入力端子Ｓｇｉｎ２から出力端子Ｓｇｏｕｔ２にかける経路において遅延素子がトランスファゲートＴＧ１３のみで構成されている点が異なる。入力端子Ｓｇｉｎ２から出力端子Ｓｇｏｕｔ２にかける経路において、遅延時間が大きくとも良い場合には、このような構成にすることで、第１実施例の遅延回路よりも簡易な構成とすることができる。
【００４６】
（第２変形例）
図７に遅延回路１１〜１３，１５〜１７の別例２を示す回路図を示す。遅延回路１１〜１３，１５〜１７は、インバータＩＮＶ２１〜２６と、トランスファゲートＴＧ２１〜２６とバッファＢｕｆ２１，Ｂｕｆ２２とを備えている。
【００４７】
第２変形例にかかる遅延回路１１〜１３，１５〜１７は、第１実施例の遅延回路１１〜１３，１５〜１７に比して、インバータＩＮＶ２２からトランスファゲートＴＧ２２にわたる経路に、トランスファゲートＴＧ２５を設け、インバータＩＮＶ２５からトランスファゲートＴＧ２４にわたる経路に、トランスファゲートＴＧ２６を設けている点が異なっている。
【００４８】
トランスファゲートＴＧ２５のバイアス電圧端子Ｖｂｐ４，Ｖｂｎ４にかかるバイアス電圧は、トランスファゲートＴＧ２１の遅延時間に対して、トランスファゲートＴＧ２５の遅延時間が小さくなるように設定されている。また、トランスファゲートＴＧ２６のバイアス電圧Ｖｂｐ５，Ｖｂｎ５にかかるバイアス電圧は、トランスファゲートＴＧ２３の遅延時間に対して、トランスファゲートＴＧ２６の遅延時間が小さくなるように設定されている。
【００４９】
これにより、入力端子Ｓｇｉｎ１から出力端子Ｓｇｏｕｔ１の遅延時間として、トランスファゲートＴＧ２５の遅延時間と、トランスファゲートＴＧ２１の遅延時間とを合成した範囲の遅延時間を得ることができる。
【００５０】
（第２実施形態）
次いで、第２実施形態にかかる遅延装置１ａについて説明する。図８は第２実施形態にかかる遅延装置１ａの構成を示す回路図である。第２実施形態にかかる遅延装置１ａでは、後述するように遅延回路の端子が簡略化されている。これにより、第１実施形態にかかる遅延装置１において２本あった出力端子Ｓｇｏｕｔ１，Ｓｇｏｕｔ２から入力端子Ｓｇｉｎ１，Ｓｇｉｎ２への接続が、第２実施形態にかかる遅延装置１ａでは、出力端子Ｓｇｏｕｔａから入力端子Ｓｇｉｎａへの接続１本に減じられている。また、第１実施形態にかかる遅延装置１では、８本の接続があったバイアス電圧供給端子Ｖｂｐ１，Ｖｂｎ１，Ｖｂｐ２，Ｖｂｎ２，Ｖｂｐ３，Ｖｂｎ３，Ｖｂｐ４，Ｖｂｎ４も、第２実施形態にかかる遅延装置１ａでは、バイアス電圧供給端子Ｖｂｐ１ａ，Ｖｂｎ１ａ，Ｖｂｐ２ａ，Ｖｂｎ２ａへの接続４本に減じられている。それに代わり、第２実施形態にかかる遅延装置１ａでは、各遅延回路への選択信号を入出力する選択端子Ｓ１，Ｓ２の間の接続が追加されている。
【００５１】
図９は、遅延回路１１ａ〜１３ａ，１５ａ〜１７ａの構成を示す回路図である。遅延回路１１ａ〜１３ａ，１５ａ〜１７ａは、インバータＩＮＶ１ａ〜ＩＮＶ３ａと、トランスファゲートＴＧ１ａ，ＴＧ２ａと、バッファＢｕｆ１ａ，Ｂｕｆ２ａと、スイッチＳＷ１，ＳＷ２とを備えている。なお、スイッチＳＷ１，ＳＷ２はトランスファゲートよりも遅延時間が小さいＭＥＭＳ素子などで構成されている。
【００５２】
トランスファゲートＴＧ１ａ，ＴＧ２ａの構成は、第１実施形態にかかる遅延回路１１〜１３，１５〜１７と同様に、一端が入力端子Ｓｇｉｎａからの入力経路に接続され、他端同士が接続されている。なお、第１実施形態にかかる遅延回路１１〜１３，１５〜１７とは、選択端子Ｓ１，Ｓ２により制御されるスイッチＳＷ１，ＳＷ２を備える点が異なる。選択端子Ｓ１の信号がハイレベルの場合、スイッチＳＷ１が導通し、選択端子Ｓ２の信号がハイレベルの場合スイッチＳＷ２が導通する。選択端子Ｓ１，Ｓ２の選択信号は後述するように排他的に制御され、スイッチＳＷ１，ＳＷ２のうち一方のみが導通するように制御されることとなる。
【００５３】
図１０は制御回路１４ａの構成を示す回路図である。制御回路１４ａは、位相比較器２０ａと、チャージポンプ２１ａと、ループフィルタ２２ａと、ＶＩ変換器２３ａと、ＩＶ変換器２４ａと、ボルテージフォロア３０ａと、ボルテージフォロア３１ａと、バッファＢｕｆ３ａと、インバータＩＮＶ４ａとを備えている。
【００５４】
図８に戻り、遅延回路１１ａ〜１３ａの接続周りについて説明する。リファレンスクロックＲｅｆｃｌｋが遅延回路１１ａの入力端子Ｓｇｉｎａに入力され、遅延回路１１ａの出力端子Ｓｇｏｕｔａが遅延回路１２ａの入力端子Ｓｇｉｎａに接続され、遅延回路１２ａの出力端子Ｓｇｏｕｔａが遅延回路１３ａの入力端子Ｓｇｉｎａに接続され、遅延回路１３ａの出力端子Ｓｇｏｕｔａがディレイ信号Ｄｌａｙ３として、制御回路１４ａのディレイ端子Ｄｌａｙ３に入力されて、フィードバックされている。これにより、遅延回路１１ａ〜１３ａ、位相比較器２０ａ、チャージポンプ２１ａ、ループフィルタ２２ａ、ＶＩ変換器２３ａおよびＩＶ変換器２４ａはＤＬＬ部を構成する。
【００５５】
ボルテージフォロア３０ａでは、バイアス入力電圧端子ＴＧ１ｐａに入力されるバイアス電圧がバッファリングされて、バイアス電圧端子Ｖｂｐ１ａにバイアス電圧が出力される。ボルテージフォロア３１ａでは、バイアス入力電圧端子ＴＧ１ｎａに入力されるバイアス電圧がバッファリングされて、バイアス電圧端子Ｖｂｎ１ａにバイアス電圧が出力される。
【００５６】
バッファＢｕｆ３ａおよびインバータＩＮＶ４ａでは、セレクト信号Ｓｅｌ＿１２ａが入力され、選択端子Ｓ１，Ｓ２に排他的なレベルの信号を出力する。具体的にはセレクト信号Ｓｅｌ＿１２ａがハイレベルの場合には、選択端子Ｓ１にハイレベルの信号が、選択端子Ｓ２にローレベルの信号が出力される。一方、セレクト信号Ｓｅｌ＿１２ａがローレベルの場合には、選択端子Ｓ１にローレベルの信号が、選択端子Ｓ２にハイレベルの信号が出力される。
【００５７】
なお、スイッチＳＷ１が導通にされ、スイッチＳＷ２が非導通にされる場合、遅延回路１５の遅延時間の最小値は、インバータＩＮＶ１ａの遅延時間と、インバータＩＮＶ２ａの遅延時間と、トランスファゲートＴＧ１ａのインピーダンスが最小値であり、トランスファゲートＴＧ２ａのインピーダンスが最大値である場合の合成された遅延時間との和である。また、このときの遅延回路１５の遅延時間の最大値は、インバータＩＮＶ１ａの遅延時間と、インバータＩＮＶ２ａの遅延時間と、トランスファゲートＴＧ１ａのインピーダンスが最大値であり、トランスファゲートＴＧ２ａのインピーダンスが最小値である場合の合成された遅延時間との和である。
【００５８】
従って、第２実施形態にかかる遅延装置１ａでは、スイッチＳＷ１が導通にされ、スイッチＳＷ２が非導通にされることにより、遅延回路１段当りにおいて、上記の遅延時間の最小値から、上記の遅延時間の最大値に、わたる範囲の遅延時間でＤＬＬ部の発振を行なうことができる。
【００５９】
一方、スイッチＳＷ１が非導通にされ、スイッチＳＷ２が導通にされる場合、遅延回路１５の遅延時間の最小値は、インバータＩＮＶ１ａの遅延時間と、
インバータＩＮＶ３ａの遅延時間と、トランスファゲートＴＧ１ａおよびトランスファゲートＴＧ２ａのインピーダンスが最小値である場合の合成された遅延時間との和である。また、このときの遅延回路１５の遅延時間の最大値は、インバータＩＮＶ１ａの遅延時間と、インバータＩＮＶ３ａの遅延時間と、トランスファゲートＴＧ１ａおよびトランスファゲートＴＧ２ａのインピーダンスが最大値である場合の合成された遅延時間との和である。
なお、以上では遅延回路１５について説明したが、遅延回路１６、１７についても同様である。
【００６０】
従って、第２実施形態にかかる遅延装置１ａでは、スイッチＳＷ１が非導通にされ、スイッチＳＷ２が導通にされることにより、遅延回路１段当りにおいて、上記の遅延時間の最小値から、上記の遅延時間の最大値に、わたる範囲の遅延時間でＤＬＬ部の発振を行なうことができる。
【００６１】
また、第１実施形態にかかる遅延装置１に比して、第２実施形態にかかる遅延装置１ａでは、遅延回路間の接続が簡略にされ、各遅延回路１１ａ〜１３ａ，１５ａ〜１７ａの構成を簡略にすることができる。
【００６２】
なお、第２実施形態では、ＤＬＬ部の段数は３段であるが、それ以外の段数、例えば、２０段や３２段の場合にも本発明を適用することができる。
【００６３】
（第３実施形態）
次いで第３実施形態にかかるＶＣＯ回路２について説明する。図１１は第３実施形態にかかるＶＣＯ回路２の構成を示す回路図である。ＶＣＯ回路２は、反転遅延回路１１ｂ〜１３ｂを備えている。
【００６４】
反転遅延回路１１ｂの出力端子Ｓｇｏｕｔｂは、反転遅延回路１２ｂの入力端子Ｓｇｉｎｂに接続され、反転遅延回路１２ｂの出力端子Ｓｇｏｕｔｂは、反転遅延回路１３ｂの入力端子Ｓｇｉｎｂに接続され、反転遅延回路１３ｂの出力端子Ｓｇｏｕｔｂは、反転遅延回路１１ｂの入力端子Ｓｇｉｎｂに接続されている。
【００６５】
また、バイアス電圧端子Ｖｂｐ１ｂ，Ｖｂｎ１ｂ，Ｖｂｐ２ｂ，Ｖｂｎ２ｂのバイアス電圧が反転遅延回路１１ｂ〜１３ｂに共通に入力されている。
【００６６】
図１２は反転遅延回路１１ｂ〜１３ｂの構成を示す回路図である。反転遅延回路１１ｂ〜１３ｂはインバータＩＮＶ１ｂ，ＩＮＶ２ｂと、トランスファゲートＴＧ１ｂ，ＴＧ２ｂとを備えている。出力端子Ｓｇｏｕｔｂからは入力端子Ｓｇｉｎｂの信号レベルが反転された信号が出力される。
【００６７】
なお、反転遅延回路１１ｂの遅延時間の最小値は、インバータＩＮＶ１ｂの遅延時間と、トランスファゲートＴＧ１ｂのインピーダンスが最小値であり、トランスファゲートＴＧ２ｂのインピーダンスが最大値である場合の合成された遅延時間との和である。
【００６８】
一方、反転遅延回路１１ｂの遅延時間の最大値は、インバータＩＮＶ１ｂの遅延時間と、トランスファゲートＴＧ１ｂのインピーダンスが最大値であり、トランスファゲートＴＧ２ｂのインピーダンスが最小値である場合の合成された遅延時間との和である。
【００６９】
トランスファゲートＴＧ１ｂおよびトランスファゲートＴＧ２ｂのバイアス電圧端子Ｖｂｐ１ｂ，Ｖｂｎ１ｂ，Ｖｂｐ２ｂ，Ｖｂｎ２ｂのバイアス電圧を変化することにより、入力端子Ｓｇｉｎｂから出力端子Ｓｇｏｕｔｂにわたる経路の遅延時間を、上記の遅延時間の最小値から上記の遅延時間の最大値にわたる範囲で調整することができる。
【００７０】
以上の構成から、第３実施形態にかかるＶＣＯ回路２は、反転遅延回路１１ｂ〜１３ｂは発振回路として動作し、バイアス電圧端子Ｖｂｐ１ｂ，Ｖｂｎ１ｂ，Ｖｂｐ２ｂ，Ｖｂｎ２ｂを変化することにより、発振周波数が変化するＶＣＯ回路として動作することとなる。
【００７１】
第３実施形態にかかるＶＣＯ回路２は、トランスファゲートＴＧ２ｂのインピーダンスを最小値から最大値に変化させることに応じて、トランスファゲートＴＧ１ｂのインピーダンスとの遅延時間の合成値を小刻みに発振周波数を制御することができるため、精度よく動作するＶＣＯ回路となし得る。
【００７２】
なお、第３実施形態では、ＶＣＯ回路における発振器の段数は３段であるが、奇数段であればそれ以外の段数、例えば、５段や７段の場合にも本発明を適用することができる。
【００７３】
（第３変形例）
図１３は反転遅延回路１１ｂ〜１３ｂの別例を示す回路図である。図１３の回路では、図１２の回路に比して、トランスファゲートＴＧ１ｃの入力側端子と出力端子Ｓｇｏｕｔｂとを接続することにより、１つのインバータＩＮＶ１ｃでトランスファゲートＴＧ１ｃとトランスファゲートＴＧ２ｃを駆動している。これにより、図１２の回路に比して、インバータの数を減じることのできる反転遅延回路１１ｂ〜１３ｂとなし得る。
【００７４】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１〜第３実施形態では、入力信号を遅延させる素子としてトランスファゲートを用いた回路を例示したが、例えば、トランスファゲートに代わりインバータを組み合わせた遅延素子を用いた回路にも本発明は適用することができる。
また、第１〜第３実施形態では、入力信号と遅延された信号を合成する素子としてトランスファゲートを用いた回路を例示したが、その間のインピーダンスを変化することができればよく、例えば、抵抗素子を直列または並列に接続し、抵抗素子の中間タップから信号を取り出してインピーダンスを変化することができる回路にも本発明は適用することができる。さらに、Ｓｇｏｕｔｘ（ｘは、１，２，１ａ，２ａ，ｂ）に出力する方向にインピーダンスを変化できればよいため、一方向にインピーダンスを変化させる素子、例えば、ダイオードなどを組み合わせて用いる場合にも本発明は適用できる。
また、第３実施形態の反転遅延回路(図１３)において、インバータＩＮＶ１ｃの入力が入力端子Ｓｇｉｎｂに接続される回路を例示したが、インバータＩＮＶ１ｃの位置を、その出力が出力端子Ｓｇｏｕｔｂに接続される位置に移動した回路にも本発明は適用できる。
【００７５】
遅延回路１１〜１３，１５〜１７は可変遅延回路の一例、遅延回路１１〜１３、位相比較器２０、チャージポンプ２１、ループフィルタ２２，ＶＩ変換器２３およびＩＶ変換器２４はＤＬＬ部の一例、遅延回路１１〜１３、位相比較器２５，チャージポンプ２６，ループフィルタ２７，ＶＩ変換器２８およびＩＶ変換器２９はＤＬＬ部の一例、遅延回路１５〜１７は可変遅延生成部の一例である。トランスファゲートＴＧ１およびトランスファゲートＴＧ３は第１遅延付与部または遅延付与部の一例、トランスファゲートＴＧ２およびトランスファゲートＴＧ４は可変インピーダンス部の一例、インバータＩＮＶ１およびインバータＩＮＶ２ならびにインバータＩＮＶ４およびインバータＩＮＶ５は第１バッファ部の一例、インバータＩＮＶ１およびインバータＩＮＶ３ならびにインバータＩＮＶ４およびインバータＩＮＶ６は第２バッファ部の一例である。
【００７６】
トランスファゲートＴＧ１１は第１遅延付与部または遅延付与部の一例、トランスファゲートＴＧ１２は可変インピーダンス部の一例、インバータＩＮＶ１１およびインバータＩＮＶ１２は第１バッファ部の一例、インバータＩＮＶ１１およびインバータＩＮＶ１３は第２バッファ部の一例である。
【００７７】
トランスファゲートＴＧ２１およびトランスファゲートＴＧ２３は第１遅延付与部または遅延付与部の一例、トランスファゲートＴＧ２５およびトランスファゲートＴＧ２６は第２可変付与部の一例、トランスファゲートＴＧ２２およびトランスファゲートＴＧ２４は可変インピーダンス部の一例、インバータＩＮＶ２１およびインバータＩＮＶ２２ならびにインバータＩＮＶ２４およびインバータＩＮＶ２５は第１バッファ部の一例、インバータＩＮＶ２１およびインバータＩＮＶ２３ならびにインバータＩＮＶ２４およびインバータＩＮＶ２６は第２バッファ部の一例である。
【００７８】
遅延回路１１ａ〜１３ａ，１５ａ〜１７ａは可変遅延回路の一例、遅延回路１１ａ〜１３ａ、位相比較器２０ａ、チャージポンプ２１ａ、ループフィルタ２２ａ、ＶＩ変換器２３ａおよびＩＶ変換器２４ａはＤＬＬ部の一例、遅延回路１５ａ〜１７ａは可変遅延生成部の一例である。トランスファゲートＴＧ１ａは第１遅延付与部または遅延付与部の一例、トランスファゲートＴＧ２ａは可変インピーダンス部の一例、インバータＩＮＶ１ａおよびインバータＩＮＶ２ａは第１バッファ部の一例、インバータＩＮＶ１ａおよびインバータＩＮＶ３ａは第２バッファ部の一例、スイッチＳＷ１およびスイッチＳＷ２は切替部の一例である。
【００７９】
反転遅延回路１１ｂ〜１３ｂは、反転可変遅延回路の一例、トランスファゲートＴＧ１ｂは遅延付与部の一例、トランスファゲートＴＧ２ｂは可変インピーダンス部の一例、トランスファゲートＴＧ１ｃは遅延付与部の一例、トランスファゲートＴＧ２ｃは可変インピーダンス部の一例である。
【００８０】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  入力信号を遅延させる第１遅延付与部と、前記第１遅延付与部と前記入力信号との間に設けられる可変インピーダンス部と、を備えることを特徴とする可変遅延回路。
（付記２）  付記１の可変遅延回路であって、前記第１遅延付与部はトランスファゲートで構成されることを特徴とする可変遅延回路。
（付記３）  付記１の可変遅延回路であって、前記可変インピーダンス部はトランスファゲートで構成されることを特徴とする可変遅延回路。
（付記４）  付記１の可変遅延回路であって、前記入力信号から前記可変インピーダンス部までの経路のうち前記第１付与部を経由しない経路に設けられる第１バッファ部と、前記入力信号と前記第１遅延付与部との間に設けられる第２バッファ部と、を備えることを特徴とする可変遅延回路。
（付記５）  付記１の可変遅延回路であって、出力信号が、前記入力信号からの経路であって、前記第１遅延付与部を経由しない経路から出力されることを特徴とする可変遅延回路。
（付記６）  付記１の可変遅延回路であって、出力信号が、前記入力信号からの経路であって、前記第１遅延付与部を経由する経路から出力されることを特徴とする可変遅延回路。
（付記７）付記１の可変遅延回路であって、出力信号が、前記入力信号からの経路であって、前記第１遅延付与部を経由する経路から出力されることを特徴とする可変遅延回路。
（付記８）  付記１の可変遅延回路であって、前記入力信号からの経路であって、前記第１遅延付与部を経由しない経路に設けられる、前記第１遅延付与部よりも遅延時間が小さい第２遅延付与部を備えることを特徴とする可変遅延回路。
（付記９）  入力信号を遅延させる遅延付与部および前記遅延付与部と入力信号との間に設けられる可変インピーダンス部とを有する可変遅延回路が直列に接続され、所定周波数にロックされるＤＬＬ部と、前記ＤＬＬ部と同じ段数で前記可変遅延回路が直列に接続された可変遅延生成部と、を備え、前記ＤＬＬ部がロックした場合の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧を、前記可変遅延生成部における各々の前記可変遅延回路の前記遅延付与部および／または前記可変インピーダンス部へのバイアス電圧とすることを特徴とする可変遅延装置。
（付記１０）  付記９の可変遅延装置であって、ＤＬＬ部において、前記入力信号からの経路であり、前記遅延付与部を経由しない経路をＤＬＬ部の経路とすることを特徴とする可変遅延装置。
（付記１１）  付記９の可変遅延装置であって、ＤＬＬ部において、前記入力信号からの経路であり、前記遅延付与部を経由する経路をＤＬＬ部の経路とすることを特徴とする可変遅延装置。
（付記１２）  付記９の可変遅延装置であって、前記可変遅延回路は、前記入力信号からの経路であり、前記遅延付与部を経由しない経路の信号と、前記入力信号からの経路であり、前記遅延付与部を経由する経路の信号とを切り換える切替部を備えることを特徴とする可変遅延装置。
（付記１３）  論理レベルを反転し、入力信号と出力信号との間に設けられるインバータ部と、前記入力信号または前記インバータ部の出力である反転入力信号を遅延させる遅延付与部と、前記遅延付与部と前記入力信号または前記反転入力信号との間に設けられる可変インピーダンス部とを有し、前記入力信号からの経路のうち前記遅延付与部を経由しない経路を出力とする反転可変遅延回路を、奇数段のリング状に接続し、前記遅延付与部および／または前記可変インピーダンス部のバイアス電圧を入力とすることを特徴とするＶＣＯ回路。
【図面の簡単な説明】
【００８１】
【図１】第１実施形態にかかる遅延装置の構成を示す回路図である。
【図２】Ｄａｔａ１と出力選択回路の各信号との関係を示すタイミングチャートである。
【図３】遅延回路の構成を示す回路図である。
【図４】遅延回路のＴＧ２またはＴＧ４のバイアス電圧に対する遅延時間を示す特性図である。
【図５】制御回路の構成を示す回路図である。
【図６】遅延回路の別例１を示す回路図である。
【図７】遅延回路の別例２を示す回路図である。
【図８】第２実施形態にかかる遅延装置の構成を示す回路図である。
【図９】遅延回路の構成を示す回路図である。
【図１０】制御回路の構成を示す回路図である。
【図１１】第３実施形態にかかるＶＣＯ回路の構成を示す回路図である。
【図１２】反転遅延回路の構成を示す回路図である。
【図１３】反転遅延回路の別例を示す回路図である。
【図１４】従来技術のパルス幅可変回路の構成を示す回路図である。
【符号の説明】
【００８２】
１、１ａ  遅延装置
２  ＶＣＯ回路
１１〜１３，１５〜１７，１１ａ〜１３ａ，１５ａ〜１７ａ  遅延回路
１１ｂ〜１３ｂ  反転遅延回路
２０，２５，２０ａ  位相比較器
２１，２６，２１ａ  チャージポンプ
２２，２７，２２ａ  ループフィルタ
２３，２８，２３ａ  ＶＩ変換器
２４，２９，２４ａ  ＩＶ変換器
ＩＮＶ１〜ＩＮＶ６，ＩＮＶ１１〜１３，ＩＮＶ１ａ〜ＩＮＶ３ａ，ＩＮＶ１ｂ，ＩＮＶ２ｂ，ＩＮＶ１ｃ，ＩＮＶ２１〜２６  インバータ
ＳＷ１，ＳＷ２  スイッチ
ＴＧ１〜ＴＧ４，ＴＧ１１〜ＴＧ１３，ＴＧ１ａ〜ＴＧ１ｃ，ＴＧ２ａ，ＴＧ２ｂ，ＴＧ２１〜２６，ＴＧ３，ＴＧ４  トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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