(57)【要約】【課題】  表示装置の絶縁性基板に接続された柔軟性基板上に搭載される半導体チップの加熱を抑制し、かつ、半導体チップに供給される電圧のばらつきを抑制することで、高品質の表示装置を提供する。【解決手段】  表示装置の絶縁性基板に接続され、その上に半導体チップが搭載された柔軟性基板上に、放熱パタンを設け、半導体チップの放熱用バンプと放熱パタンとを接続することで、半導体チップから発生する熱を放熱パタンで逃がし、かつ、放熱パタンと放熱用バンプとを介して半導体チップに所定の電圧を供給することで、半導体チップにおける入力電圧のばらつきをも抑制する。【選択図】        図１
2008166460.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板に接続された柔軟性基板と、
前記柔軟性基板上に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは第１の長辺と第２の長辺とを有し、前記半導体チップには前記第１の長辺に沿って第１のバンプと前記第２の長辺に沿って第２のバンプが設けられており、
前記第１のバンプと前記第２のバンプとは前記柔軟性基板上に設けられた複数の配線に接続されており、
前記柔軟性基板上の、第１のバンプと前記第２のバンプとの間には、前記複数の配線と同層の金属層よりなるパタンが設けられていることを特徴とする表示装置。
【請求項２】
前記パタンは、前記複数の配線のそれぞれよりも幅が広いことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記パタンは、前記柔軟性基板上の、前記半導体チップが搭載された箇所から前記半導体チップが搭載されていない箇所にまで延在して形成されており、
前記半導体チップが搭載されていない箇所において、前記パタンは、前記柔軟性基板と保護膜との間に形成されていることを特徴とする請求項１または２に表示装置。
【請求項４】
前記半導体チップは前記第１の長辺と直交する第１の短辺と第２の短辺とを有し、
前記パタンは、前記第１の短辺と前記柔軟性基板との間を介して、前記半導体チップが搭載された箇所から前記半導体チップが搭載されていない箇所にまで延在して形成されていることを特徴とする請求項１乃至３のいずれかに記載の表示装置。
【請求項５】
前記半導体チップには、前記第１のバンプと前記第２のバンプとの間に第３のバンプが形成されており、
前記パタンと前記第３のバンプとは接続されていることを特徴とする請求項１乃至４のいずれかに記載の表示装置。
【請求項６】
前記第３のバンプは、前記第１の長辺に平行に複数個設けられていることを特徴とする請求項５に記載の表示装置。
【請求項７】
前記第３のバンプの面積は、前記第１のバンプの面積及び前記第２のバンプの面積よりも大きいことを特徴とする請求項５または６に記載の表示装置。
【請求項８】
前記柔軟性基板は、前記パタンが設けられている領域の一部に開口を有していることを特徴とする請求項１乃至７のいずれかに記載の表示装置。
【請求項９】
前記柔軟性基板の開口では、前記パタンの一部に開口を有していることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記柔軟性基板の開口は、前記半導体チップが搭載されている箇所に設けられていることを特徴とする請求項７または９に記載の表示装置。
【請求項１１】
前記柔軟性基板の開口は、前記半導体チップが搭載されていない箇所に設けられていることを特徴とする請求項８乃至１０のいずれかに記載の表示装置。
【請求項１２】
前記パタンは第１のパタンと第２のパタンとを有し、前記第１のパタンと前記第２のパタンとの間で容量を形成していることを特徴とする請求項１乃至１１のいずれかに記載の表示装置。
【請求項１３】
前記第１のパタンは、前記柔軟性基板と前記半導体チップとの間に設けられており、
前記第２のパタンは、前記第１のパタンと前記半導体チップとの間に設けられており、
前記第１のパタンと前記第２のパタンとの間には絶縁層が設けられていることを特徴とする請求項１２に記載の表示装置。
【請求項１４】
前記柔軟性基板の、前記半導体チップが搭載された面とは反対側の面には裏面パタンが設けられており、
前記パタンは、前記第３のバンプのうちの一部に接続されており、
前記裏面パタンは、前記第３のバンプの、前記一部とはことなる一部に接続されていることを特徴とする請求項５乃至７のいずれかに記載された表示装置。
【請求項１５】
絶縁性基板と、
前記絶縁性基板に接続された柔軟性基板と、
前記柔軟性基板上に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは第１の長辺と第２の長辺とを有し、前記半導体チップには前記第１の長辺に沿って第１のバンプと前記第２の長辺に沿って第２のバンプが設けられており、
前記第１のバンプと前記第２のバンプとの間には、複数の第３のバンプと複数の第４のバンプとが設けられており、
前記柔軟性基板上には、前記複数の第３のバンプに共通接続される第１のパタンと、前記第４のバンプに共通接続される第２のパタンとが設けられていることを特徴とする表示装置。
【請求項１６】
前記第１のパタンと前記第２のパタンとは、前記半導体チップと前記柔軟性基板との間で容量を形成していることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１のパタンは、前記半導体チップと前記柔軟性基板との間に設けられ、
前記第２のパタンは、前記第１のパタンと前記半導体チップとの間に設けられていることを特徴とする請求項１５または１６に記載の表示装置。
【請求項１８】
前記第１のパタンと前記第２のパタンとは、前記柔軟性基板上の前記半導体チップが搭載されていない箇所において容量を形成していることを特徴とする請求項１５に記載の表示装置。
【請求項１９】
前記第１のパタンと前記第２のパタンとは櫛歯形状をしており、それぞれのパタンの櫛歯を交互に配置することで前記容量を形成していることを特徴とする請求項１８に記載の表示装置。
【請求項２０】
前記第１のパタンには、前記半導体チップに供給される第１の電圧が印加され、
前記第２のパタンには、前記半導体チップに供給される第２の電圧が印加されていることを特徴とする請求項１５乃至１９のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、携帯機器やパソコン、テレビなどに用いられる液晶表示装置をはじめ、有機ＥＬ（ＯＬＥＤ）表示装置、プラズマディスプレイ、電界効果型の表示装置（ＦＥＤ）に適用して有効な技術に関する。
【背景技術】
【０００２】
表示装置では、ガラスなどの絶縁性の一対の基板を対向させ、その一対の基板間に表示を行うための画素を形成する構成が広く用いられている。例えば、テレビ等で用いられる透過型の液晶表示装置では、一対の透明基板間に液晶封止し、一方の基板上、或いは双方の基板上に形成された電極間に発生させる電界を利用して液晶を駆動することにより、光の透過率を制御して表示を行う。
【０００３】
このような表示装置では、上述の電極に対して電位（或いは電流）を供給するための配線が基板上に設けられている。その配線は、基板端部において駆動回路に電気的に接続される。駆動回路を基板に接続する形態としては、駆動回路となる半導体チップを基板上に直接貼り付ける形態、駆動回路となる半導体チップが搭載された柔軟性基板を基板に接続する形態、或いは、駆動回路の機能を外部回路に組込み、外部回路と基板とを単なるフレキシブル基板で接続する形態等が知られている。
【０００４】
従来、駆動回路となる半導体チップが搭載された柔軟性基板としては、柔軟性基板に開口が設けられ、開口部に配置された半導体チップと柔軟性基板上に設けられた配線とをフライングワイヤ等で接続するＴＣＰ（テープキャリアパッケージ）が主に使用されていた。しかし、ここ数年、柔軟性基板上の半導体チップに対応する箇所に開口を設けず、柔軟性基板上に半導体チップを搭載し、柔軟性基板上に形成された配線と半導体チップとを異方性導電膜等で接続するＣＯＦ（チップオンフィルム）が広く用いられるようになってきた。
【０００５】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【０００６】
【特許文献１】特開２００４−６１８９２号公報
【特許文献２】特開２００４−２４０２３５号公報
【特許文献３】特開２００２−２７８５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のＣＯＦでは、フライングワイヤを用いないため、配線間隔と半導体チップのバンプ間隔とを、従来のＴＣＰに対して、狭くすることが可能となる。そのため、ＴＣＰに対し、配線密度を高めることができ、表示装置に使用する半導体チップの個数を低減することが可能となり、表示装置のコストを抑制することが可能となる。
【０００８】
しかしながら、ＣＯＦはＴＣＰに対して半導体チップの集積度を高められる分、ＣＯＦでは半導体チップの発熱量が増加することとなる。更に、ＴＣＰでは設けられていた半導体チップ配置箇所の柔軟性基板の開口が無いため、半導体チップが発する熱をいかに発散させるかという問題が顕在化してきた。更に、半導体チップの集積度が高まるに伴い、半導体チップの電源バンプから出力回路までの距離に応じて、出力電圧が不安定になる傾向があった。
【０００９】
更に、半導体チップのバンプと柔軟性基板の端子とを接続した後、信頼性を向上させるためにチップと基板との間に樹脂を封入するが、樹脂内に気泡が残るなど、樹脂封止に不完全部分が残り、信頼性を損ねる可能性がある、といった問題があった。これら問題は、表示装置の表示性能を著しく毀損する可能性がある。
【００１０】
また、ＣＯＦを使用したとしても、従来のＴＣＰと同様に、半導体チップ外に容量素子を設ける必要は依然として残っており、表示装置全体のコストを下げる際の足かせとなっていた。
【００１１】
本発明は、前記問題点を解決するためになされたものであり、本発明の目的は、表示装置が有するＣＯＦにおいて、半導体チップの発熱を効率的に発散させ、半導体チップでの電圧が不安定となる現象を抑制し、チップと柔軟性基板との固定をより高い信頼性をもって行うことが可能となる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１４】
前述の目的を達成するために、本発明の表示装置では、絶縁性基板と、前記絶縁性基板に接続された柔軟性基板と、前記柔軟性基板上に搭載された半導体チップとを有し、前記半導体チップは第１の長辺と第２の長辺とを有し、前記半導体チップには前記第１の長辺に沿って第１のバンプと前記第２の長辺に沿って第２のバンプが設けられており、前記第１のバンプと前記第２のバンプとは前記柔軟性基板上に設けられた複数の配線に接続されており、前記柔軟性基板上の、第１のバンプと前記第２のバンプとの間には、記複数の配線と同層の金属層よりなるパタンが設けられていることを特徴とする。
【００１５】
ここで、前記パタンは、前記複数の配線のそれぞれよりも幅が広いことを特徴とする。また、パタンは、前記柔軟性基板上の、前記半導体チップが搭載された箇所から前記半導体チップが搭載されていない箇所にまで延在して形成されており、前記半導体チップが搭載されていない箇所において、前記パタンは、前記柔軟性基板と保護膜との間に形成されていることを特徴とする。
【００１６】
更に、前記半導体チップは前記第１の長辺と直交する第１の短辺と第２の短辺とを有し、前記パタンは、前記第１の短辺と前記柔軟性基板との間を介して、前記半導体チップが搭載された箇所から前記半導体チップが搭載されていない箇所にまで延在して形成されていることを特徴とする。
【００１７】
また、前記半導体チップには、前記第１のバンプと前記第２のバンプとの間に第３のバンプが形成されており、前記パタンと前記第３のバンプとは接続されていることを特徴とする。ここで、前記第３のバンプは、前記第１の長辺に沿って複数個設けられていてもよい。また、前記第３のバンプの面積は、前記第１のバンプの面積及び前記第２のバンプの面積よりも大きくすることも可能である。
【００１８】
また、前記柔軟性基板は、前記パタンが設けられている領域の一部に開口を有していることを特徴とする。更には、前記柔軟性基板の開口では、前記パタンの一部に開口を有していてもよい。なお、前記柔軟性基板の開口は、前記半導体チップが搭載されている箇所に設けられていてもよく、前記柔軟性基板の開口は、前記半導体チップが搭載されていない箇所に設けられていてもよい。
【００１９】
また、前記パタンは第１のパタンと第２のパタンとを有し、前記第１のパタンと前記第２のパタンとの間で容量を形成していることを特徴とする。ここで、前記第１のパタンは、前記柔軟性基板と前記半導体チップとの間に設けられており、前記第２のパタンは、前記第１のパタンと前記半導体チップとの間に設けられており、前記第１のパタンと前記第２のパタンとの間には絶縁層が設けられていてもよい。
【００２０】
他方、前記柔軟性基板の、前記半導体チップが搭載された面とは反対側の面には裏面パタンが設けられており、前記パタンは、前記第３のバンプのうちの一部に接続されており、前記裏面パタンは、前記第３のバンプの、前記一部とはことなる一部に接続されていてもよい。
【００２１】
上記以外には、絶縁性基板と、前記絶縁性基板に接続された柔軟性基板と、前記柔軟性基板上に搭載された半導体チップとを有する表示装置であって、前記半導体チップは第１の長辺と第２の長辺とを有し、前記半導体チップには前記第１の長辺に沿って第１のバンプと前記第２の長辺に沿って第２のバンプが設けられており、前記第１のバンプと前記第２のバンプとの間には、複数の第３のバンプと複数の第４のバンプとが設けられており、前記柔軟性基板上には、前記複数の第３のバンプに共通接続される第１のパタンと、前記第４のバンプに共通接続される第２のパタンとが設けられている構成であってもよい。
【００２２】
ここで、前記第１のパタンと前記第２のパタンとは、前記半導体チップと前記柔軟性基板との間で容量を形成していることを特徴とする。なお、前記第１のパタンは、前記半導体チップと前記柔軟性基板との間に設けられ、前記第２のパタンは、前記第１のパタンと前記半導体チップとの間に設けられていてもよく、前記第１のパタンと前記第２のパタンとは、前記柔軟性基板上の前記半導体チップが搭載されていない箇所において容量を形成していてもよい。
【００２３】
また、前記第１のパタンと前記第２のパタンとは櫛歯形状をしており、それぞれのパタンの櫛歯を交互に配置することで前記容量を形成してもよい。
ここで、前記第１のパタンには、前記半導体チップに供給される第１の電圧が印加され、前記第２のパタンには、前記半導体チップに供給される第２の電圧が印加されるような構成であってもよい。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００２５】
本発明の表示装置によれば、表示装置が有するＣＯＦにおいて、半導体チップの発熱を効率的に発散させ、半導体チップでの電圧が不安定となる現象を抑制し、チップと柔軟性基板との固定をより高い信頼性をもって行うことが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００２７】
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２８】
［実施例］
本発明は、液晶表示装置をはじめ、有機ＥＬ（ＯＬＥＤ）表示装置、プラズマディスプレイ装置、電界効果型の表示装置（ＦＥＤ）等の表示装置に適用して有効な技術である。
【００２９】
以下では、液晶表示装置の構成について述べる。液晶表示装置は、液晶表示パネル、駆動回路、バックライト、及びケース等から構成される。液晶表示パネルは、ＴＦＴ（薄膜トランジスタ）が形成されたＴＦＴ基板と、ＴＦＴ基板と対向して設けられる対向基板と、ＴＦＴ基板と対向基板との間に封止された液晶組成物とから構成される。駆動回路は、ＴＦＴ基板上に設けられたゲート線に走査信号を供給するゲートドライバ、ＴＦＴ基板上に設けられたドレイン線に映像信号を供給するドレインドライバ、及び、双方のドライバに対して映像データやタイミング信号を供給するＴＦＴ制御回路（Ｔ―ＣＯＮとも称する）等からなる。
【００３０】
図２は、液晶表示装置を構成するもののうち、ＴＦＴ基板(SUB1)、ゲートドライバ(GD)、ドレインドライバ(DD)、及び、ＴＦＴ制御回路等が設けられるプリント基板(PCB)について示している。実際の液晶表示装置では、上述したような他の構成要素が必要となるが、本願発明と直接関係しないものの図示は省略している。ＴＦＴ基板は、ガラスやプラスチックからなる絶縁性基板と、その一方面上に形成されたゲート線及びドレイン線等からなる絶縁性基板上配線と、ＴＦＴ等とからなる。尚、絶縁性基板の他方面側に形成された偏光板や位相差板等からなる光学部材をも含めてＴＦＴ基板と称する場合もあるが、本明細書ではそれらの説明は省略する。絶縁性基板上に形成された複数のゲート線（または、走査線）(GL)は並列に設けられ、ゲート線と直交する方向に複数のドレイン線（または映像線）(DL)が並列に設けられる。ゲート線とドレイン線とは液晶表示装置の解像度に応じてその本数が決定されるが、図２ではその一部のみを示している。２本のゲート線（GL）と２本のドレイン線（DL）とに囲まれた箇所に画素領域が(PX)が形成される。画素領域部は、ＴＦＴ基板上でマトリックス状に配置される。各画素領域には、ゲート線にゲート電極が接続され（一体形成される場合も含む）、ドレイン線にドレイン電極が接続されたＴＦＴが設けられる。更に、ＴＦＴのソース電極は画素電極に接続される。画素電極は、図示しない対向基板に設けられた対向電極との間で電界を生じさせることで、双方の電極間に存在する液晶組成物中の液晶分子を駆動することで光の透過率を制御し、表示を行う。更に、絶縁性基板上には図示しない保持容量線が形成されており、画素電極と保持容量線との間で保持容量を形成している。
【００３１】
尚、本明細書では、ＴＦＴ基板上にはＴＦＴが形成されているが、特に制限されるものではなく、ダイオードのような２端子素子であってもよい。また、画素電極は、対向基板に設けられた対向電極との間で電界を生じる構成となっているが、いわゆる横電界方式（ＩＰＳ方式）のように、ＴＦＴ基板側に設けられた対向電極と画素電極との間でＴＦＴ基板と平行な電界を生じさせ、前記平行な電界で液晶分子を駆動するような構成であってもよい。また、画素電極は、保持容量線との間で保持容量を形成する構成に限定されるものではなく、画素電極と隣接するゲート線との間で保持容量を形成するような構成であってもよい。更に、ＴＦＴ基板上には、ダミーのドレイン線やゲート線、或いは静電破壊を防止するための配線等を設けてもよい。また、本明細書では、薄膜トランジスタの電極のうち、画素電極に接続される側をソース電極としているが、ソース電極とドレイン電極との関係は、バイアスの関係で逆転することもある。画素電極に接続される電極をドレイン電極と称し、上述のドレイン線をソース線、上述のドレインドライバをソースドライバと称することも可能である。
【００３２】
ゲート線に接続されたゲートドライバ(GD)と、ドレイン線に接続されたドレインドライバ(DD)とは、ＴＦＴ基板の周辺に配置されている。また、ドレインドライバは、ＴＦＴ制御回路が設けられたプリント基板(PCB)にも接続されている。ゲートドライバとドレインドライバとは、樹脂により構成されるベースフィルムのような柔軟性基板と、柔軟性基板上に形成される配線層と、柔軟性基板上に搭載され、配線層に接続される半導体チップとから構成される。その構成については追って詳細に説明する。プリント基板には、液晶表示装置の外部から、電源電圧や表示データ、制御信号等が入力される。プリント基板上には、ゲートドライバやドレインドライバに対してタイミング信号等を供給するＴＦＴ制御回路の他に、特に制限されないが、階調電圧を生成する電源回路等が搭載されている。
【００３３】
尚、図２では、プリント基板はドレインドライバにのみ接続されている。ゲートドライバに対するタイミング信号や電源電圧やクロック等は、プリント基板からドレインドライバ内の配線層とＴＦＴ基板上に形成された配線とを介して供給される。更に、ゲートドライバ間のタイムング信号や電源電圧やクロック等の伝送も、ＴＦＴ基板上に形成された配線を介して行う構成となっている。しかし、その構成に限定されるものではなく、ゲートドライバに関してもドレインドライバと同様にプリント基板に接続される構成であってもよい。更に、ゲートドライバにのみプリント基板が接続され、ドレインドライバに対して供給される映像データやタイミング信号等を、ゲートドライバの配線とＴＦＴ基板上に設けられた配線とを介して供給する方式であってもよい。また、プリント基板上に設けるとした電源回路やＴＦＴ制御回路の機能の一部を、ドレインドライバ内、ゲートドライバ内、或いはＴＦＴ基板上に設けることも可能である。尚、ドレインドライバ、ゲートドライバとの呼称は、柔軟性基板上に搭載された半導体チップに対してのみ使用されることもあるが、本明細書では、半導体チップと、それが搭載された柔軟性基板とを含めて、ドレインドライバ、ゲートドライバと称する。
【００３４】
尚、上記では、液晶表示装置について詳述しているが、有機ＥＬ（ＯＬＥＤ）表示装置に対しても上述のＴＦＴ基板とドレインドライバとゲートドライバとの構成は成り立つため本発明を適用することが可能である。また、プラズマディスプレイ装置、電界効果型の表示装置（ＦＥＤ）等の表示装置では、ＴＦＴ基板を使用はしないが、絶縁性基板上に画素領域を形成し、絶縁性基板の周囲に、上述のようなドレインドライバやゲートドライバに相当する駆動回路が設けられた構成であれば本発明を適用することが可能である。
【００３５】
図１は、図２のドレインドライバ(DD)の詳細を示した図である。図における上辺がＴＦＴ基板に接続され、下辺がプリント基板に接続される。ドレインドライバは、樹脂よりなる柔軟性基板（F-SUB）上に半導体チップ（IC）が搭載されている。また、柔軟性基板上には、半導体チップの入力バンプ(BMP1)とプリント基板の端子とを電気的に接続するための第１の配線（W1）と、半導体チップの出力バンプ(BMP2)とＴＦＴ基板上に形成された端子とを電気的に接続するための第２の配線（W2）とが設けられている。尚、第１の配線の端部には、半導体チップのバンプやプリント基板の端子に接続される端子部分が形成されている、特に述べない限り、本明細書ではそれら端子部分も第１の配線の一部であると考え、第１の配線に含ませることとする。同様に、第２の配線にも、半導体チップのバンプやＴＦＴ基板の端子に接続される端子部分を含ませることとする。
【００３６】
図１では、半導体チップの対向する長辺の各辺に沿って入力バンプと出力バンプとが形成されており、入力バンプと出力バンプとの間には放熱パタン(PTN)が設けられている。放熱パタンは半導体チップが発する熱を発散させるものであり、その一部は柔軟性基板と半導体チップとの間に設けられている。更に、放熱パタンは、柔軟性基板上に設けられた第１の配線や第２の配線と同じ材料で形成されている。柔軟性基板上の全面に設けられた銅などからなる金属層をエッチングして第１の配線と第２の配線とを形成する際、放熱パタンも併せて形成される。つまり、放熱パタンは、第１の配線、第２の配線、及び、後述する第３の配線(W3)と重畳している箇所がない。言い換えれば、柔軟性基板上に半導体チップが搭載される前の状態において、放熱パタンと、第1の配線、第２の配線、及び、第３の配線とは電気的に絶縁されている。更に、放熱パタンの幅は、第1の配線、第２の配線、及び、第３の配線の幅よりも広く形成されている。また、放熱パタンは、柔軟性基板の半導体チップが搭載された箇所から、半導体チップが搭載されていない箇所に渡って形成されている。つまり、半導体チップと柔軟性基板との間に設けられた放熱パタンは、半導体チップの対向する２つの短辺部分を跨いで、半導体チップよりも外側にわたって延在している。このように、半導体チップの２つの短辺部分を跨いで放熱パタンを延在させることで放熱効率を高めることが可能であるが、どちらか一方の短辺部分を跨ぐのみ、或いは短辺を跨がずに半導体チップと柔軟性基板との間にのみ形成したとしても、放熱効果を得ることが可能である。
【００３７】
更に、柔軟性基板上には、半導体チップに接続しない配線として第３の配線(W3)が設けられている。第３の配線は、プリント基板とＴＦＴ基板とを直接接続する配線であり、対向電極や保持容量線、或いは、静電破壊を防止するための配線等に対して所定の電位を供給したり、ゲートドライバに対してタイミング信号や電源電圧やクロック等を供給したりする配線である。この第３の配線は、柔軟性基板上の、半導体チップから離れた箇所に形成されている。放熱パタンは、半導体チップの短辺部分から第３の配線近傍にまで延在している。図１では、ドレインドライバの左右それぞれに１本の第３の配線が設けられているが、１本に限定されるものではなく複数本設けることも可能である。また、第３の配線は、第１の配線や第２の配線に比べて太い配線となっているが特に制限されるものではない。
【００３８】
また、図１では、半導体チップの対向する長辺のそれぞれに沿って設けられた入力バンプと出力バンプとの間に放熱パタンに接続するための第３のバンプ(BMP3)が複数個設けられている。複数個の第３のバンプは、半導体チップの長辺に平行に複数列配列されている。本実施形態では、この放熱のための第３のバンプの１つあたりの面積を、入力バンプや出力バンプの１つあたりの面積に比べて大きくしている。これにより、半導体チップからの熱を効率的に放熱パタンへ伝導することが可能となる。一方、放熱のための第３のバンプの１つあたりの面積を入力バンプや出力バンプの１つあたりの面積と同じにすることも可能である。これにより、大きさのバンプを形成する必要が無くなり、半導体チップ製造が容易になる。また、図１では第３のバンプを半導体チップの対向する長辺に沿って２列設けているがそれに限定されるものではない。例えば、図１に示す第３のバンプよりも大きいバンプを１列のみ形成するものであってもより。また、複数列であっても、例えば、出力バンプに近い側の第３のバンプの１つあたりの面積と、入力バンプに近い側の第３のバンプの１つあたりの面積とを異ならせた構造であってもよい。つまり、出力バンプに近くなるほど半導体チップの内部電圧は高くなり、出力アンプ等の回路により発熱量が多くなる傾向があるため、より効率良く半導体チップの熱を逃がすために、出力バンプに近い側の第３のバンプの１つあたりの面積を入力バンプに近い側の第３のバンプの１つあたりの面積よりも大きくする構造であってもよい。勿論、出力バンプ側と入力バンプ側とで第３のバンプの面積を異ならせるのでなく、出力バンプ側と入力バンプ側とで、第３のバンプの形成密度を異ならせる構成であってもよい。更に、長手方向の中心部分の第３のバンプの１つあたりの面積と長手方向の端部側（半導体チップの対向する短辺側）の第３のバンプの１つあたりの面積とを異ならせる構成であってもよい。つまり、長手方向における中心部分の熱が逃げにくいといった状況を考慮し、長手方向の中心部分の第３のバンプの１つあたりの面積を、長手方向の端部側の第３のバンプの１つあたりの面積よりも大きくする構成であってもよい。勿論、この場合においても、面積を異ならせるのでは無く、第３のバンプの配置密度を異ならせることも可能である。尚、本発明の放熱パタンは、半導体チップの主面を覆う構成となっているため、シールド効果を得ることもできる。また、半導体チップ上の配線層を介して所定の入力バンプと第３のバンプとを電気的に接続し、放熱パタンに所定の電位を供給するような構成であってもよい。
【００３９】
図３は、図１のドレインドライバの断面図である。柔軟性基板（F-SUB）上には、半導体チップ（IC）の入力バンプ(BMP1)と接続される第１の配線と、半導体チップの出力バンプ(BMP2)と接続される第２の配線とが設けられている。また、第１の配線と第２の配線との間には、放熱パタンが設けられている。第１の配線と第２の配線と放熱パタンとは、柔軟性基板上に設けられた銅箔等からなる金属層(W1-1、W2-1、PTN-1)と、金属層上に設けられたメッキ層(W1-2、W2-2、PTN-2)とで形成される。柔軟性基板上の全面に金属層とメッキ層と形成し、それらをエッチングすることでパターニングする方法が一般的であるが、特に制限されるものではなく、印刷のような方法で形成することも可能である。第１の配線と第２の配線と放熱パタンとは、半導体チップの入力バンプ(BMP1)と出力バンプ(BMP2)と第３のバンプ(BMP3)とにそれぞれ接続される。更に、各バンプと配線及び放熱パタンとの接続箇所を外気から遮断するため、半導体チップと柔軟性基板との間には、保護膜として、樹脂よりなるアンダーフィル(UF)を充填する。従来技術で述べたＴＣＰ（テープキャリアパッケージ）では、柔軟性基板の半導体チップが搭載される箇所に開口が形成されているが、本発明のＣＯＦでは、柔軟性基板の半導体チップが搭載される箇所に開口が形成されていない。そのため、アンダーフィルは半導体チップが形成されている側から注入することとなる。
【００４０】
尚、図３では、半導体チップの柔軟性基板側の面と、柔軟性基板とが平行になるように記載している。しかし、半導体チップを柔軟性基板上に搭載する際のボンディングツールの表面の平坦度によっては、双方が平行とならない場合が生じる。そのため、入力バンプと出力バンプとの高さと、第３のバンプの高さとを異ならせる構成としてもよい。また、バンプ自体の高さを異ならせる構成ではなく、バンプの下に形成されている半導体チップ上の絶縁膜や配線層の厚みを異ならせたり、除去したりすることでバンプの先端の高さを異ならせる構成であってもよい。
【００４１】
図４は、他のドレインドライバを示した図である。図においても上辺がＴＦＴ基板に接続され、下辺がプリント基板に接続される。図４のドレインドライバは図１のドレインドライバと類似しているので、図１の説明と重複する点についての記載は省略する。図４のドレインドライバに搭載されている半導体チップの出力バンプは、半導体チップの１つの長辺と２つの対向する短辺に沿って設けられている。１つの半導体チップからより多くの出力を得ることで、１つの液晶表示装置で使用するドレインドライバの数を低減することが可能となり、全体の部材コストを低減させることが可能となる。半導体チップの３辺に設けられた出力バンプは、その出力バンプに対応して設けられた第２の配線を介して、ＴＦＴ基板の端子に電気的に接続される。出力バンプが半導体チップの３辺に設けられているため、半導体チップの入力バンプは残りの１辺に沿って設けられることとなる。更に、半導体チップと柔軟性基板との間に設けられた放熱パタン(PTN)は、入力バンプが設けられた辺の一部から、半導体チップの搭載されていない箇所へと引き出されることとなる。しかし、図１のドレインドライバにおいても図４のドレインドライバにおいても、半導体チップと柔軟性基板との間に設けられた放熱パタンは、出力バンプと入力バンプとの間を介して半導体チップが搭載されていない箇所に引き出され、引き出された放熱パタンは第１の配線と第２の配線と第３の配線とに囲まれた領域内に設けられる。
【００４２】
尚、図４では、図１の構成と同様に、放熱パタンが半導体チップの第３のバンプと電気的に接続される。更に、図４の放熱パタンは、入力バンプと同列に設けられた第４のバンプ(BMP4)にも電気的に接続される。図４では、第４のバンプの形状は入力バンプと同じ形状であり、バンプ間のピッチも入力バンプと同じように記載されているが、入力バンプの面積と第４のバンプの面積とを異ならせた構成であっても、入力バンプ間のピッチと第４のバンプ間のピッチとを異ならせた構成であってもよい。また、半導体チップ上の配線層を介して所定の入力バンプと第４のバンプとを電気的に接続し、放熱パタンに所定の電位を供給するような構成であってもよい。勿論、第４のバンプを形成しない構成、つまり、放熱パタンが半導体チップと柔軟性基板との間から半導体チップの搭載されていない箇所へと引き出される箇所にはバンプが形成されていない構成であってもよい。
【００４３】
図５は、他のドレインドライバを示した図である。図においても上辺がＴＦＴ基板に接続され、下辺がプリント基板に接続される。図４と同様に図１の説明と重複する点についての記載は省略する。図５のドレインドライバに搭載されている半導体チップの出力バンプは、半導体チップの２つの対向する長辺と２つの対向する短辺に沿って設けられている。但し、プリント基板に近い側の長辺（図中の下側）については、その両端側には出力バンプが設けられ、その中央側（両端側の出力バンプに挟まれた箇所）には入力バンプが設けられている。このような構成により、図４のドレインドライバよりも半導体チップの大きさを小さくすること、或いは、半導体チップの大きさが同じであれば出力バンプの数を増やすことが出来、液晶表示装置全体の部材コストを更に低減させることが可能となる。半導体チップの４辺に設けられた出力バンプは、その出力バンプに対応して設けられた第２の配線を介して、ＴＦＴ基板の端子に電気的に接続される。半導体チップと柔軟性基板との間に設けられた放熱パタン(PTN)は、プリント基板に近い側の長辺（図中の下側）の両端側に設けられた出力バンプとそれらの間に設けられた入力バンプとの間から、半導体チップの搭載されていない箇所へと引き出される。図５のドレインドライバにおいても、半導体チップと柔軟性基板との間に設けられた放熱パタンは、出力バンプと入力バンプとの間を介して半導体チップが搭載されていない箇所に引き出され、引き出された放熱パタンは第１の配線と第２の配線と第３の配線とに囲まれた領域内に設けられる。また、図５の放熱パタンは、入力バンプと同列に設けられた第４のバンプ(BMP4)にも電気的に接続される。図５では、第４のバンプの形状やバンプ間ピッチが入力バンプと同じであるが、バンプ形状やバンプ間のピッチを入力バンプのそれと異ならせた構成であってもよい。また、図４と同様に、半導体チップ上の配線層を介して所定の入力バンプと第４のバンプとを電気的に接続し、放熱パタンに所定の電位を供給するような構成であってもよい。勿論、第４のバンプを出力バンプと同じ形状にしたり、出力バンプのピッチと同じにしてもよいし、第４のバンプを形成しない構成であってもよい。
【００４４】
図６は、本願発明の他の実施形態のドレインドライバを示した図である。図６においても上辺がＴＦＴ基板に接続され、下辺がプリント基板に接続される。本実施形態は、図１に変更を加えたのものであるため、図１の説明と重複する点についての記載は省略する。図６のドレインドライバでは、放熱パタン(PTN)が形成されている箇所の柔軟性基板（F-SUB）に開口（HL1）が設けられていることを特徴とする。本実施形態では、円形の開口を柔軟性基板の左右に３つずつ設けているが、開口の形状や数は特に限定されない。
【００４５】
図７は、図６で示した実施形態のドレインドライバの断面図である。柔軟性基板上に設けられた放熱パタンは、銅箔等からなる金属層(PTN-1)と、ソルダーレジスト（SR）と金属層との間に設けられたメッキ層(PTN-2)とで形成される。更に、放熱パタンの形成された柔軟性基板には、図６で示した開口（HL1）が設けられている。本実施形態では、開口が設けられた箇所の金属層(PTN-1)の表面にもメッキ層(PTN-2)が形成される。これにより、金属層が直接外部に晒されることを防止できる。放熱パタンの一部が柔軟性基板に覆われていないため、より放熱の効果が高くなる。
【００４６】
図８は、図６と図７の実施形態の変形例である。図８のドレインドライバでは、柔軟性基板にのみ開口（HL2）を設けるのではなく、ソルダーレジスト（SR）にも開口（HL2）を設けている。これにより、半田付け性が向上するためプリント基板などへの接続が容易になる。本実施形態では、更に、放熱パタンにも開口（HL2）が設けている。これにより、より放熱の効果が高くなる。
【００４７】
図９は、図８で示した実施形態のドレインドライバの断面図である。本実施形態では、先に記述したように、柔軟性基板にのみ開口（HL2）を設けるのではなく、ソルダーレジスト（SR）にも開口（HL2）を設けている。更に、両表面にメッキ層(PTN-2)が形成された金属層(PTN-1)よりなる放熱パタンにも開口（HL2）が設けられている。これにより、より放熱の効果が高くなる。尚、本実施形態では、柔軟性基板の開口やソルダーレジストの開口（HL2）よりも、放熱パタンの開口を小さくしているが、特に制限される訳ではなく、放熱パタンに開口を設けない構成であってもよい。
【００４８】
図１０は、図６と図７の実施形態の変形例である。図１０のドレインドライバでは、柔軟性基板の半導体チップの形成されている箇所にも開口（HL3）を設けている。これにより、熱源である半導体チップの下側に開口があることにより、より高い放熱の効果を得ることが出来る。
【００４９】
図１１は、図１０で示した実施形態のドレインドライバの断面図である。本実施形態では、先に記述したように、柔軟性基板の半導体チップの形成されている箇所にも開口（HL3）を設けている。開口箇所では、金属層(PTN-1)の表面にメッキ層(PTN-2)が形成される。本実施形態では、半導体チップの放熱用のバンプ（BMP3）と開口とが重畳している構成となっているが、放熱用のバンプが形成されているところには開口を設けないような構成としてもよい。
【００５０】
図１２は、図６と図７の実施形態の変形例である。図１２のドレインドライバでは、柔軟性基板の半導体チップの形成されている箇所に矩形形状の開口（HL4）を設けている。図１０の実施形態に比べ、開口の面積が大きいため、より放熱の効果が期待できる。本実施形態においても、半導体チップの放熱用のバンプ（BMP3）と開口とが重畳している構成となっているが、放熱用のバンプが形成されているところには開口を設けないような構成としてもよい。
【００５１】
図１３の実施形態では、金属よりなる第１の放熱パタン（PT1）と第２の放熱パタン（PT2）とを柔軟性基板上に設けている。柔軟性基板上に形成された第１の放熱パタンはプリント基板の端子とを電気的に接続するための第４の配線（W4）と一体に形成されており、第２の放熱パタンはプリント基板の端子とを電気的に接続するための第５の配線（W5）と一体に形成されている。本実施形態では、柔軟性基板上において、第１の放熱パタンと第２の放熱パタンとは電気的に接続しない構造となっている。プリント基板からは、第４の配線を介して第１の放熱パタンに対して第１の電圧を供給し、第５の配線を介して第２の放熱パタンに対して第２の電圧を供給している。特に制限されないが、例えば、第１の電圧として電源電圧、第２の電圧としてＧＮＤ（接地）電圧であってもよい。更に、第１の放熱パタンは図中右側に張り出しており、第２の放熱パタンは図中左側に張り出している。このような構成とすることで、先に述べた実施形態と同様に、半導体チップの熱を、２つの放熱パタンで効率良く逃がしてやることが出来る。更に、２つの放熱パタンのそれぞれをくし型形状とし、それらくし歯を交互に配置する構成としているため、２つの放熱パタン間で容量を形成することが可能となる。つまり、上記に従えば、電源とＧＮＤとの間に容量を形成することが可能となる。更に、半導体チップ内部の電位降下を抑制するために半導体チップに電源を供給する電源用バンプ、或いはＧＮＤを供給するＧＮＤ用バンプを半導体チップ上に分散して複数個設けることがある。このような構成の場合、電源用バンプ或いはＧＮＤ用バンプを本実施形態の２つの放熱パタンに接続してやることで、プリント基板からの電圧を低インピーダンスで半導体チップに供給することが可能となる。従来、複数の電源用バンプ或いはＧＮＤ用バンプを設けた場合、プリント基板からそれらバンプに対して電圧を供給する柔軟性基板上の配線を分散して設けたり、柔軟性基板上を複雑に配線を引き回してやる必要があるが、本実施形態ではその必要が無くなり、柔軟性基板の配線をシンプルにすることが出来、かつ、柔軟性基板の端子数を削減することも可能となる。更にはプリント基板の電圧供給パタンの引き回しも容易となる。尚、上記では、電源用バンプ、或いはＧＮＤ用バンプとしているが、それらに限定されるものではなく、それぞれを、第１の電圧を供給する第１のバンプ、或いは第２の電圧を供給する第２のバンプ、と読み替えることも可能である。以下の実施形態においても同様である。
【００５２】
図１４は、図１３の実施形態の変形例である。本実施形態でも金属よりなる第１の放熱パタン（PT1）と第２の放熱パタン（PT2）とを設けている。但し、図１３の実施形態との差異は、第１の放熱パタンを柔軟性基板の半導体チップ側に設け、第２の放熱パタンを柔軟性基板の半導体チップとは反対側に設けている点である。構成の詳細は後述の図１５で説明する。先の実施形態と同様に、第１の放熱パタンはプリント基板の端子とを電気的に接続するための第４の配線（W4）と一体に形成されている。但し、第２の放熱パタンは、柔軟性基板に設けられた開口を通じて、プリント基板の端子とを電気的に接続するための第５の配線（W5）と電気的に接続している。この箇所については図示していない  柔軟性基板上において、第１の放熱パタンと第２の放熱パタンとは電気的に接続しない構造となっており、特に制限されないが、第１の電圧として電源電圧、第２の電圧としてＧＮＤ（接地）電圧が供給されている。半導体チップには、複数の電源用バンプ（BMP3-1）及びＧＮＤを供給するＧＮＤ用バンプ（BMP3-2）が設けられており、電源用バンプは第１の放熱パタンに接続されている。また、ＧＮＤ用バンプは、柔軟性基板に設けられた開口を介して第２の放熱パタンに接続されている。この構成では、第２の放熱パタンを柔軟性基板の裏面に設ける必要があるが、第１の放熱パタンと第２の放熱パタンとを介して半導体チップの熱を柔軟性基板の両面に設けられた放熱パタンより逃がすことが可能であり放熱効果が高い。更に、先の実施形態に比べて半導体チップ下の放熱パタンの幅を広くすることが可能であるため、半導体チップに対してより低インピーダンスで電圧を供給することが可能とり、より大きな容量成分を形成することが可能となる。この構成により、周辺部品としてバイパスコンデンサが不要となり、部材費を低減することが可能となる。
【００５３】
図１５は、図１４の実施形態のＡ−Ａ‘における断面図である。柔軟性基板を挟んで第１の放熱パタンと第２の放熱パタンとが設けられている。半導体チップに設けられた電源用バンプは第１の放熱パタンに接続されており、ＧＮＤ用バンプは、柔軟性基板に設けられた開口を介して、第２の放熱パタンに接続されている。本実施形態では、柔軟性基板の裏面に設けられた第２の放熱パタンにＧＮＤ用バンプを接続するため、電源用バンプの高さに比べてＧＮＤ用バンプの高さを高くしている。しかし、この構成に限定されるものではなく、柔軟性基板に設けられた開口を予め別の金属で充填しておくような構成であってもよい。また、電源用バンプとＧＮＤ用バンプとは交互に設ける必要は無く、半導体チップの対向する長辺の一辺側に電源用バンプを配列し、他辺側にＧＮＤ用バンプを配列するような構成であってもよい。
【００５４】
図１６の実施形態では、半導体チップに複数の電源用バンプ（BMP3-1）及びＧＮＤを供給するＧＮＤ用バンプ（BMP3-2）が設けられており、それらを共通に接続する第５の配線（W5）と第６の配線（W6）とが設けられている。つまり、先に述べたように、半導体チップでは、電源或いはＧＮＤを安定して供給するために複数の電源用バンプ或いはＧＮＤ用バンプを設けることがある。本実施形態では、それらバンプを第５の配線或いは第６の配線で共通に接続することで低インピーダンスを実現することが可能となる。ここで、複数の電源用バンプ（BMP3-1）及びＧＮＤを供給するＧＮＤ用バンプ（BMP3-2）は、出力バンプ（BMP2）及び入力バンプ（BMP1）よりも大きく形成されている。これにより、半導体チップの熱を効率良く放出することが可能となる。
【００５５】
図１７は図１６の実施形態の変形例である。本実施形態では、第５の配線（W5）と第６の配線（W6）とが、入力バンプ（BMP1）にも接続されている。それら配線に接続される入力バンプは、電源或いはＧＮＤを入力するバンプである。更に、第５の配線、第６の配線、及び、入力バンプに接続される第１の配線とは、半導体チップの１つの長辺側に設けられているため、出力バンプを半導体チップの３辺から出力することが可能となる。
【００５６】
図１８の実施形態では、複数の電源用バンプ（BMP3-1）及びＧＮＤを供給するＧＮＤ用バンプ（BMP3-2）に対し、複数の第５の配線及び複数の第６の配線を用いて電源及びＧＮＤを供給している。この構成により、更なる低インピーダンス化が可能となる。本実施形態では、電源用バンプ或いはＧＮＤ用バンプの３つに１本の割合で第５の配線或いは第６の配線を接続する構成となっているが、それに制限されるものではない。しかし、複数個のバンプに対して１本の配線で電圧を供給する構成とすることで、ＧＮＤ用バンプの間隙に第５の配線を設けることが可能となり、配線を交差させることなく、１平面上に形成することが可能となる。勿論、配線の交差を無くする、ということに主眼をおけば、ＧＮＤ用バンプに関してのみ、複数のバンプに対して１本の配線で電圧を供給する構成とし、電源用バンプに関しては、全バンプを共通に接続するような構成としてもよい。本実施形態では、第５の配線と第６の配線とを半導体チップの長辺側から引き出しているが、図１６のように、短辺側から２つの配線或いは第５の配線だけを引き出す構成であってもよい。
【００５７】
図１９は、図１６の実施形態の変形例である。本実施形態では、第５の配線と第６の配線とを櫛歯状に形成し、それらを柔軟性基板上で平面的にかみ合わせる構成としている。これにより、柔軟性基板上で電源とＧＮＤとの間に容量を形成することが可能となり、先に述べたように部品点数を削減することが可能となる。更に、このような構成とすることで放熱効果を高めることも可能となる。尚、容量を形成している櫛歯の組み合わせは、柔軟性基板上の半導体チップと第３の配線との間で、他の配線が形成されていない箇所に設けられている。しかし、それに限定されるものではなく、半導体チップと重畳するような構成、或いは半導体チップ下に設ける構成であってもよい。
【００５８】
図２０の実施形態は、図１８の実施形態に容量を付加した構成である。半導体チップと柔軟性基板との間に設けられる複数個の電源用バンプに共通接続される１本の第５の配線、及び、複数個のＧＮＤ用バンプに共通接続される１本の第６の配線のそれぞれに櫛歯を設け、それらをかみ合わせることで容量を形成している。勿論、先に述べたように、電源用バンプに関しては、全バンプを共通接続するような構成であってもよい。
【００５９】
図２１では、柔軟性基板上に容量を形成することに主眼を置いた実施形態を示す。本実施形態では、半導体チップを介さない第３の配線（W3）の一部と、半導体チップの入力バンプ（BMP1）に接続される第１の配線（W1）の一部とを櫛歯状に形成し、それらをかみ合わせることで容量を形成している。先に述べたように、容量を形成する箇所は特に制限されない。更に、本実施形態では、第３の配線と第１の配線との間で容量を形成しているが、２本の第１の配線の一部を櫛歯状に形成し、２本の第１の配線間で容量を形成する構成であってもよい。
【００６０】
図２２では、柔軟性基板上に配置した配線で形成する容量の他の形態を示している。図２１の実施形態では、第１の配線と第３の配線とを櫛歯形状とし、それらを入れ子に配置することで容量を形成しているが、図２２の（Ａ）では、櫛歯のそれぞれの歯を更に櫛歯とし、それらを交互に配置するものである。（Ｂ）では、櫛歯のそれぞれの歯に設けらた歯を斜めに形成している。また、（Ｃ）では、一方の配線を渦巻き状にし、他方の配線をその渦巻きの間で渦巻き状に設けている。尚、（Ｃ）では、渦巻きが２つ設けられているが、一つであってもよいし、３つ以上であってもよい。これらの構成により、更に容量を増すことか可能となる。
【００６１】
図２３の実施形態では、上述した容量を半導体チップと柔軟性基板との間にも設けている。これにより、更なる高容量を実現することが可能となる。本実施形態では、半導体チップに放熱用バンプが設けられていないが、半導体チップの熱を容量を形成する金属配線を介して柔軟性基板上の広い範囲で逃がすことが可能となり、放熱の効果も期待できる。勿論、先に示したような放熱用バンプを半導体チップに設け、それらと容量を形成する配線とを接続してやる構成であってもよい。また、半導体チップと柔軟性基板との間に容量を形成せず、半導体チップの両側に設けられる容量を、半導体チップと柔軟性基板との間に設ける配線で単に電気的に接続するだけの構成であってもよい。
【００６２】
図２４の実施形態では、第３の配線と第６の配線とのそれぞれに接続される金属層を設け、それら金属間に絶縁物を設けた状態で、柔軟性基板と半導体チップとの間に配置している。この構成により、先に示した容量よりも更に大容量を実現することが可能となる。
【００６３】
図２５は、図２４で示した実施形態の断面図である。第１の金属層（BPTN1）は、柔軟性基板上に設けられる配線と同一の層で形成されており、第２の金属層（BPTN2）は、絶縁物（INS）を介して、第１の金属層と半導体チップとの間に設けられている。ここでの絶縁物とは、ソルダーレジスト或いはアンダーフィルと同一の材料であっても良いし、ソルダーレジストやアンダーフィル以外で比誘電率の高い物質を一面、或いは一部に設けた構成であってもよい。
【００６４】
図２６は、図２４の実施形態に対応する別の実施形態の断面図である。配線と同一の第１の金属層との間で容量を形成する第２の金属層（BPTN2）は、柔軟性基板の裏面に設けられている。裏面に設けられた第２の金属層の表面はソルダーレジストによって覆われている。この構成により、２つの金属層は、柔軟性基板を誘電体として利用することとなり、図２５の実施形態のように柔軟性基板の表面に別の金属層を設ける必要が無くなる。
【００６５】
図２７は、図２４の実施形態に対応する別の実施形態の断面図である。この実施形態では、容量を形成する２つの金属層（BPTN2、BPTN3）とも、柔軟性基板の裏面に設けている。２つの金属間に設ける絶縁層は、ソルダーレジスト或いはアンダーフィルと同一の材料であっても良いし、ソルダーレジストやアンダーフィル以外で比誘電率の高い物質を一面、或いは一部に設けた構成であってもよい。また、２つの金属層よりなる容量は、ソルダーレジストによって覆われている。本構成により、半導体チップには、先に示した実施形態のような、放熱用バンプを設けることが可能となり、柔軟性基板と半導体チップとの間には放熱パタンを設けることが可能となる。また、本実施形態では、２つの金属層よりなる容量を半導体チップが搭載されている箇所にのみ設ける必要は無く、半導体チップの表面積よりも広い金属層を用いて容量を形成することが可能となる。更には、柔軟性基板と実質的に同じ大きさの金属層よりなる容量を形成することも可能である。勿論、先に示した実施形態においても、半導体チップよりも広い面積の金属層で容量を形成することは可能である。
【００６６】
以上示した実施形態では、ドレインドライバについて示してきたが、ゲートドライバに適用することも可能であり、また、ドレインドライバ、ゲートドライバに限定されるものではなく、表示装置のガラス等の基板に接続され、半導体チップが搭載された柔軟性基板全般に適用することが可能である。また、本実施形態では、一方をガラス基板、他方をプリント基板に接続される構成を示しているが、プリント基板に接続されることなく、半導体チップへの入力信号がガラス基板上から供給されるような構成であってもよい。この場合、柔軟性基板の両側に設けられる第３の配線を相互に接続し、かつ、それら配線と半導体チップの端子とが電気的に接続されるような構成であってもよい。本願発明は本明細書及び図面に示した構成に限定されるものではなく、本願の思想を逸脱しない範囲で構成を適宜変更可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例のドレインドライバを示す平面図である。
【図２】本発明の実施例の表示装置の概略構成を示すブロック図である。
【図３】図１に示すドレインドライバの断面図である。
【図４】本発明の別の実施形態のドレインドライバを示す平面図である。
【図５】本発明の別の実施形態のドレインドライバを示す平面図である。
【図６】図５に示すドレインドライバの断面図である。
【図７】本発明の別の実施形態のドレインドライバを示す平面図である。
【図８】図７に示すドレインドライバの断面図である。
【図９】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１０】図９に示すドレインドライバの断面図である。
【図１１】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１２】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１３】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１４】図１３に示すドレインドライバの断面図である。
【図１５】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１６】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１７】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１８】本発明の別の実施形態のドレインドライバを示す平面図である。
【図１９】本発明の別の実施形態のドレインドライバを示す平面図である。
【図２０】本発明の別の実施形態のドレインドライバを示す平面図である。
【図２１】本発明の別の実施形態のドレインドライバを示す平面図である。
【図２２】図２１に示す容量の他の実施形態の容量を示す図である。
【図２３】本発明の別の実施形態のドレインドライバを示す平面図である。
【図２４】本発明の別の実施形態のドレインドライバを示す平面図である。
【図２５】図２４に示すドレインドライバの断面図である。
【図２６】図２４に示すドレインドライバの別の構成を示す断面図である。
【図２７】図２４に示すドレインドライバの別の構成を示す断面図である。
【符号の説明】
【００６８】
ＳＵＢ１：ＴＦＴ基板
ＧＤ：ゲートドライバ
ＤＤ：ドレインドライバ
ＰＣＢ：プリント基板
ＧＬ：ゲート線
ＤＬ：ドレイン線
ＰＸ：画素領域
Ｆ−ＳＵＢ：柔軟性基板
ＢＭＰ１：入力バンプ、ＢＭＰ２：出力バンプ
ＢＭＰ３，ＢＭＰ４：バンプ
ＢＭＰ３−１：電源用バンプ、ＢＭＰ３−２：ＧＮＤ用バンプ
ＩＣ：半導体チップ
Ｗ１：第１の配線、Ｗ２：第２の配線、Ｗ３：第３の配線、Ｗ４：第４の配線、Ｗ５：第５の配線、Ｗ６：第６の配線
ＰＴＮ：放熱パタン
ＰＴ１：第１の放熱パタン、ＰＴ２：第２の放熱パタン
Ｗ１−１，Ｗ２−１，ＰＴＮ−１：金属層
Ｗ１−２，Ｗ２−２，ＰＴＮ−２：メッキ層
ＳＲ：ソルダーレジスト
ＨＬ１，ＨＬ２：開口
ＩＮＳ：絶縁物
ＢＰＴＮ１，ＢＰＴＮ２，ＢＰＴＮ３：金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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