(57)【要約】【課題】従来技術に比較して少ない信号端子数で双方向シリアルデータ通信を行う。【解決手段】シリアルインターフェース装置において、データ送信端子と第２の制御信号端子とを共用化してなる第１の信号端子１０４と、データ受信端子と第１の制御信号端子とを共用化してなる第２の信号端子１０５と、４個のバッファアンプ１０７，１０８，１１０，１１１とを含む。ＣＰＵ１０１は、第１の制御信号を相手装置に送信した後、相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、シリアルデータ信号を相手装置に第１の信号端子を介して送信し、送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を第１の信号端子を送信し、これに応答して、相手装置から第２の制御信号を受信してデータ通信終了と判断することにより、２個の信号端子を用いて半二重データ通信を実行する。【選択図】図１
2008009608.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータ信号及び制御信号の生成及び通信制御を行うコントローラと、
上記コントローラからの送信すべきパラレルデータ信号をシリアルデータ信号に変換するパラレル／シリアル変換器と、
上記変換されたシリアルデータ信号を相手装置に送信するためのデータ送信端子と
上記相手装置からシリアルデータ信号を受信するためのデータ受信端子と、
上記受信されたシリアルデータ信号をパラレルデータ信号に変換して上記コントローラに出力するシリアル／パラレル変換器と、
上記コントローラからの上記相手装置に送信要求確認のための第１の制御信号を送信するための第１の制御信号端子と、
上記相手装置から受信可能確認を示す第２の制御信号を受信して上記コントローラに出力するための第２の制御信号端子とを備えたシリアルインターフェース装置において、
上記データ送信端子と上記第２の制御信号端子とを共用化してなる第１の信号端子と、
上記データ受信端子と上記第１の制御信号端子とを共用化してなる第２の信号端子と、
上記変換されたシリアルデータ信号を緩衝増幅して上記第１の信号端子に出力する第１のバッファアンプと、
上記第２の信号端子を介して受信されたシリアルデータ信号を緩衝増幅して上記シリアル／パラレル変換器に出力する第２のバッファアンプと、
上記第１の制御信号を緩衝増幅して上記第２の信号端子に出力する第３のバッファアンプと、
上記第１の信号端子を介して受信された第２の制御信号を緩衝増幅して上記コントローラに出力する第４のバッファアンプとを備え、
上記コントローラは、上記第１の制御信号を上記相手装置に送信した後、上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信し、上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答して、上記相手装置から第２の制御信号を受信してデータ通信終了と判断することにより、上記２個の信号端子を用いて半二重データ通信を実行することを特徴とするシリアルインターフェース装置。
【請求項２】
上記第１の信号端子と上記第４のバッファアンプとの間に設けられ、上記第１の信号端子を介して受信された第２の制御信号のレベルを所定のレベルになるように調整する第１のレベル調整回路と、
上記第２の信号端子と上記第２のバッファアンプとの間に設けられ、上記第２の信号端子を介して受信されたシリアルデータ信号のレベルを所定のレベルになるように調整する第２のレベル調整回路とをさらに備えたことを特徴とする請求項１記載のシリアルインターフェース装置。
【請求項３】
上記コントローラからの送信すべきパラレルデータ信号をシリアルデータ信号にパラレル／シリアル変換する別のパラレル／シリアル変換器と、
受信されたシリアルデータ信号をパラレルデータ信号にシリアル／パラレル変換して上記コントローラに出力する別のシリアル／パラレル変換器と、
第１の動作モードのとき、上記コントローラからの第１の制御信号を選択して上記第３のバッファアンプに出力する一方、第２の動作モードのとき、上記別のパラレル／シリアル変換器からのシリアルデータ信号を選択して上記第３のバッファアンプに出力する第１のセレクタと、
上記第１の動作モードのとき、上記第２のバッファアンプを介して受信された第２の制御信号を選択して上記コントローラに出力する一方、上記第２の動作モードのとき、上記第２のバッファアンプを介して受信されたシリアルデータ信号を選択して上記別のシリアル／パラレル変換器に出力する第２のセレクタとをさらに備え、
上記コントローラは、上記第１の動作モードにおいて、上記第１の制御信号を上記相手装置に送信した後、上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記第１の動作モードから上記第２の動作モードに設定され、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信し、上記相手装置からのシリアルデータ信号を上記第２の信号端子を介して受信し、上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答して、上記相手装置から第２の制御信号を受信してデータ通信終了と判断することにより、上記２個の信号端子を用いて全二重データ通信を実行することを特徴とする請求項１又は２記載のシリアルインターフェース装置。
【請求項４】
それぞれ請求項１乃至３のうちのいずれか１つに記載のシリアルインターフェース装置でありかつ対向して設けられて接続された第１と第２のシリアルインターフェース装置を備えたことを特徴とする双方向シリアルインターフェースシステム。
【請求項５】
変換されたシリアルデータ信号をシリアルインターフェース装置である相手装置に送信するためのデータ送信端子と、上記相手装置から受信可能確認を示す第２の制御信号を受信してコントローラに出力するための第２の制御信号端子とを共用化してなる第１の信号端子と、
上記相手装置からシリアルデータ信号を受信するためのデータ受信端子と、上記コントローラからの上記相手装置に送信要求確認のための第１の制御信号を送信するための第１の制御信号端子とを共用化してなる第２の信号端子とを備えたシリアルインターフェース装置のためのシリアル通信方法において、
上記第１の制御信号を上記相手装置に送信するステップと、
上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信するステップと、
上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答した上記相手装置から第２の制御信号を受信してデータ通信終了と判断するステップとを含み、
上記２個の信号端子を用いて半二重データ通信を実行することを特徴とするシリアル通信方法。
【請求項６】
上記第１の制御信号を上記相手装置に送信するステップと、
上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信するステップと、
上記相手装置からのシリアルデータ信号を上記第２の信号端子を介して受信するステップと、
上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答した上記相手装置から第２の制御信号を受信してデータ通信終了と判断するステップとを含み、
上記２個の信号端子を用いて全二重データ通信を実行することを特徴とする請求項５記載のシリアル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばユニバーサル・アシンクロナス・レシーバ・トランスミッタ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ−Ｔｒａｎｓｍｉｔｔｅｒ）（以下、ＵＡＲＴという。）などの非同期シリアル通信方式を用いる、双方向で非同期シリアルデータ転送を行うシリアルインターフェース装置、及びそれを用いた双方向シリアルインターフェースシステム、並びに上記シリアルインターフェース装置のためのシリアル通信方法に関する。
【背景技術】
【０００２】
近年の携帯情報機器は、様々なアプリケーション機能に対応して、複数の外部機器と接続することによって、ユーザーの利便性を追求している。現在は、一般的にＵＡＲＴを用いたシリアルデータ通信が主流である。
【０００３】
まず、特許文献１及び２において開示された、従来技術に係るＵＡＲＴインターフェースを用いた、マスタ装置３００とスレーブ装置４００とから構成される双方向シリアルインターフェースシステムについて、図１６乃至図１８を参照して以下に説明する。図１６は、当該双方向シリアルインターフェースシステムの構成を示すブロック図であり、また、図１７は図１６の双方向シリアルインターフェースシステムにおいて用いる各信号の信号フォーマットを示すタイミングチャートである。さらに、図１８は図１７の双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図である。ここで、マスタ装置３００は例えば携帯情報端末装置であり、スレーブ装置４００は例えば携帯情報端末装置に接続されるＰＤＡ（Personal Digital Assistants）などの外部装置である。
【０００４】
図１６において、マスタ装置３００は、データ転送を実行するＣＰＵ３０１と、データ転送のための信号に対するインターフェース処理を実行するＵＡＲＴインターフェース３０２と、信号端子３０３−３０６とを備えて構成され、信号端子３０３−３０６は以下の４個の信号端子にてなる。
（ａ）スレーブ装置４００に対して送信データ信号（以下、ＴＸＤ信号という。）を送信するための信号端子（以下、ＴＸＤ端子という。）３０３。
（ｂ）スレーブ装置４００から受信データ信号（以下、ＲＸＤ信号という。）を受信するための信号端子（以下、ＲＸＤ端子という。）３０４。
（ｃ）スレーブ装置４００に対して送信要求確認のためのリターン・ツー・センド（Return To Send）信号（以下、ＲＴＳ信号という。）を送信するための信号端子（以下、ＲＴＳ端子という。）３０５。
（ｄ）スレーブ装置４００から受信可能確認を示すクリア・ツー・センド（Clear To Send）信号（以下、ＣＴＳ信号という。）を受信するための信号端子（以下、ＣＴＳ端子という。）３０６。
【０００５】
ここで、ＵＡＲＴインターフェース３０２は、ＣＰＵ３０１からの送信すべきパラレルデータ信号をシリアルデータ信号にパラレル／シリアル変換するパラレル／シリアル変換器（以下、Ｐ／Ｓ変換器という。）と、受信されたシリアルデータ信号をパラレルデータ信号にシリアル／パラレル変換してＣＰＵ３０１に出力するシリアル／パラレル変換器（以下、Ｓ／Ｐ変換器という。）とを内蔵する。
【０００６】
一方、スレーブ装置４００は、データ転送を実行するＣＰＵ４０１と、データ転送のための信号に対するインターフェース処理を実行するＵＡＲＴインターフェース４０２と、信号端子４０３−４０６とを備えて構成され、信号端子４０３−４０６は以下の４個の信号端子にてなる。
（ａ）マスタ装置３００に対してＴＸＤ信号を送信するための信号端子（以下、ＴＸＤ端子という。）４０３。
（ｂ）マスタ装置３００からＲＸＤ信号を受信するための信号端子（以下、ＲＸＤ端子という。）４０４。
（ｃ）マスタ装置３００に対してＲＴＳ信号を送信するための信号端子（以下、ＲＴＳ端子という。）４０５。
（ｄ）マスタ装置３００からＣＴＳ信号を受信するための信号端子（以下、ＣＴＳ端子という。）４０６。
【０００７】
ここで、ＵＡＲＴインターフェース４０２は、ＣＰＵ４０１からの送信すべきパラレルデータ信号をシリアルデータ信号にパラレル／シリアル変換するＰ／Ｓ変換器と、受信されたシリアルデータ信号をパラレルデータ信号にシリアル／パラレル変換してＣＰＵ４０１に出力するＳ／Ｐ変換器とを内蔵する。
【０００８】
次いで、図１６の双方向シリアルインターフェースシステムのデータ通信動作について、図１７の信号タイミングチャート及び図１８のシーケンス図を用いて以下に説明する。図１７及び図１８において、各信号は、いずれも初期状態でＨレベルに固定されている。マスタ装置３００が送信するＲＴＳ信号をＨレベルからＬレベルに変化させてＲＴＳ信号の立下りエッジ信号を送信することにより、マスタ装置３００はスレーブ装置４００に対して「送信要求確認」を示すＬレベルのＲＴＳ信号（ＲＴＳ信号の立下りエッジ信号）を送信することによりスレーブ装置４００の送信許可を待機する。スレーブ装置４００はこれをＣＴＳ信号の立下りエッジ信号として受信し、これに応答して、スレーブ装置４００が送信するＲＴＳ信号をＨレベルからＬレベルに変化させてＲＴＳ信号の立下りエッジ信号を送信することにより、スレーブ装置４００はマスタ装置３００に対して「データ受信可能」であることを示すＬレベルのＲＴＳ信号を送信し、受信起動状態となる。次いで、マスタ装置３００は、スレーブ装置４００の受信起動完了後、スレーブ装置４００から送信されるＣＴＳ信号の立下りエッジ信号を検出し、データ送信を開始する。すなわち、マスタ装置３００はスレーブ装置４００に対して送信データを含むＴＸＤ信号を送信することによりデータ送信を実行する。これに応答して、スレーブ装置４００は、マスタ装置３００からのＴＸＤ信号をＲＸＤ信号として受信し、受信完了後、受信完了確認を示すＲＴＳ信号の立上りエッジ信号をマスタ装置３００に対して送信し、マスタ装置３００はこれをＣＴＳ信号の立上りエッジ信号として受信する。すなわち、マスタ装置３００は、スレーブ装置４００からのＲＴＳ信号の立上りエッジ信号を検出した後、送信完了と判断したときは、ＲＴＳ信号の立上りエッジ信号をスレーブ装置４００に対して送信することにより、スレーブ装置４００はこれをＣＴＳ信号立上りエッジ信号として受信する。すなわち、スレーブ装置４００は、マスタ装置３００からのＣＴＳ信号立上りエッジ信号を検出したとき、データ通信完了となる。
【０００９】
図１７において図示されるように、ＴＸＤ信号で送信される送信データは、１ビットのスタートビット５０１と、２ビットのストップビット５０２との間に、８ビットのデータビット５０３及び１ビットのパリティビット５０４を挟み込むように形成されてなる１データフレームを構成しており、そのビット幅は可変可能である。なお、データビット５０３を除いた３データ分のパターンや立上りエッジ信号又は立下りエッジ信号を確認し検出することにより、送受信のタイミング検出や、送信エラー検出、受信エラー検出などを行う。
【００１０】
上記のようなデータ転送方式を、全２重通信方式と呼ぶ。これに対して、ＴＸＤ信号とＲＸＤ信号を１端子でデータ転送（送受信の時分割切替によるデータ転送）を行う転送方式を半２重通信方式と呼ぶ。ＵＡＲＴでは、データサイズや、転送スピードなどの利点を考慮して、全２重化通信方式が一般的に採用されている。
【００１１】
【特許文献１】特開２００３−５８７４号公報
【特許文献２】特開平１１―１２７２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年の携帯情報機器は、接続の対象となる外部機器が多種多様になり、インターフェース回路にも多様性が求められている。従来技術に係る例えばＵＡＲＴインターフェースを用いた双方向シリアルインターフェースシステムでは、多様性に対応するため、携帯情報端末のアプリケーション機能を増加させ、外部機器との接続を追加している。しかしながら、当該従来技術に係る双方向シリアルインターフェースシステムのデータ通信装置では、追加のたびに、ＬＳＩ側に４端子ずつポートを持たざるを得ないため、ＬＳＩのチップ面積が大きくなり、ハード面でのコストアップ及び部品点数の削減、小型化の障害になっていた。
【００１３】
本発明の目的は以上の問題点を解決するために、従来技術に比較して少ない信号端子数で双方向シリアルデータ通信を行うことができるシリアルインターフェース装置及びこれを用いた双方向シリアルインターフェースシステム、並びに上記シリアルインターフェース装置のためのシリアル通信方法を提供することにある。
【課題を解決するための手段】
【００１４】
第１の発明に係るシリアルインターフェース装置は、
パラレルデータ信号及び制御信号の生成及び通信制御を行うコントローラと、
上記コントローラからの送信すべきパラレルデータ信号をシリアルデータ信号に変換するパラレル／シリアル変換器と、
上記変換されたシリアルデータ信号を相手装置に送信するためのデータ送信端子と
上記相手装置からシリアルデータ信号を受信するためのデータ受信端子と、
上記受信されたシリアルデータ信号をパラレルデータ信号に変換して上記コントローラに出力するシリアル／パラレル変換器と、
上記コントローラからの上記相手装置に送信要求確認のための第１の制御信号を送信するための第１の制御信号端子と、
上記相手装置から受信可能確認を示す第２の制御信号を受信して上記コントローラに出力するための第２の制御信号端子とを備えたシリアルインターフェース装置において、
上記データ送信端子と上記第２の制御信号端子とを共用化してなる第１の信号端子と、
上記データ受信端子と上記第１の制御信号端子とを共用化してなる第２の信号端子と、
上記変換されたシリアルデータ信号を緩衝増幅して上記第１の信号端子に出力する第１のバッファアンプと、
上記第２の信号端子を介して受信されたシリアルデータ信号を緩衝増幅して上記シリアル／パラレル変換器に出力する第２のバッファアンプと、
上記第１の制御信号を緩衝増幅して上記第２の信号端子に出力する第３のバッファアンプと、
上記第１の信号端子を介して受信された第２の制御信号を緩衝増幅して上記コントローラに出力する第４のバッファアンプとを備え、
上記コントローラは、上記第１の制御信号を上記相手装置に送信した後、上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信し、上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答して、上記相手装置から第２の制御信号を受信してデータ通信終了と判断することにより、上記２個の信号端子を用いて半二重データ通信を実行することを特徴とする。
【００１５】
また、上記シリアルインターフェース装置において、
上記第１の信号端子と上記第４のバッファアンプとの間に設けられ、上記第１の信号端子を介して受信された第２の制御信号のレベルを所定のレベルになるように調整する第１のレベル調整回路と、
上記第２の信号端子と上記第２のバッファアンプとの間に設けられ、上記第２の信号端子を介して受信されたシリアルデータ信号のレベルを所定のレベルになるように調整する第２のレベル調整回路とをさらに備えたことを特徴とする。
【００１６】
さらに、上記シリアルインターフェース装置において、
上記コントローラからの送信すべきパラレルデータ信号をシリアルデータ信号にパラレル／シリアル変換する別のパラレル／シリアル変換器と、
受信されたシリアルデータ信号をパラレルデータ信号にシリアル／パラレル変換して上記コントローラに出力する別のシリアル／パラレル変換器と、
第１の動作モードのとき、上記コントローラからの第１の制御信号を選択して上記第３のバッファアンプに出力する一方、第２の動作モードのとき、上記別のパラレル／シリアル変換器からのシリアルデータ信号を選択して上記第３のバッファアンプに出力する第１のセレクタと、
上記第１の動作モードのとき、上記第２のバッファアンプを介して受信された第２の制御信号を選択して上記コントローラに出力する一方、上記第２の動作モードのとき、上記第２のバッファアンプを介して受信されたシリアルデータ信号を選択して上記別のシリアル／パラレル変換器に出力する第２のセレクタとをさらに備え、
上記コントローラは、上記第１の動作モードにおいて、上記第１の制御信号を上記相手装置に送信した後、上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記第１の動作モードから上記第２の動作モードに設定され、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信し、上記相手装置からのシリアルデータ信号を上記第２の信号端子を介して受信し、上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答して、上記相手装置から第２の制御信号を受信してデータ通信終了と判断することにより、上記２個の信号端子を用いて全二重データ通信を実行することを特徴とする。
【００１７】
第２の発明に係る双方向シリアルインターフェースシステムは、それぞれ上記シリアルインターフェース装置でありかつ対向して設けられて接続された第１と第２のシリアルインターフェース装置を備えたことを特徴とする。
【００１８】
第３の発明に係るシリアルインターフェース装置のためのシリアル通信方法は、
変換されたシリアルデータ信号をシリアルインターフェース装置である相手装置に送信するためのデータ送信端子と、上記相手装置から受信可能確認を示す第２の制御信号を受信してコントローラに出力するための第２の制御信号端子とを共用化してなる第１の信号端子と、
上記相手装置からシリアルデータ信号を受信するためのデータ受信端子と、上記コントローラからの上記相手装置に送信要求確認のための第１の制御信号を送信するための第１の制御信号端子とを共用化してなる第２の信号端子とを備えたシリアルインターフェース装置のためのシリアル通信方法において、
上記第１の制御信号を上記相手装置に送信するステップと、
上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信するステップと、
上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答した上記相手装置から第２の制御信号を受信してデータ通信終了と判断するステップとを含み、
上記２個の信号端子を用いて半二重データ通信を実行することを特徴とする。
【００１９】
上記シリアル通信方法において、
上記第１の制御信号を上記相手装置に送信するステップと、
上記相手装置から互いに異なる２種類の第２の制御信号をともに受信したとき、上記シリアルデータ信号を上記相手装置に上記第１の信号端子を介して送信するステップと、
上記相手装置からのシリアルデータ信号を上記第２の信号端子を介して受信するステップと、
上記送信すべきシリアルデータ信号の終了時に終了通知を示すシリアルデータ信号を上記第１の信号端子を送信し、これに応答した上記相手装置から第２の制御信号を受信してデータ通信終了と判断するステップとを含み、
上記２個の信号端子を用いて全二重データ通信を実行することを特徴とする。
【発明の効果】
【００２０】
従って、本発明に係るシリアルインターフェース装置とそれを用いた双方向シリアルインターフェースシステム並びにシリアルインターフェース装置のためのシリアル通信方法によれば、上記の構成を有することにより、従来技術に比較して少ない２個の信号端子を用いて従来技術に係るＵＡＲＴインターフェースと同等の半二重又は全二重の双方向非同期シリアルデータ通信を実現することができ、これにより、各装置のハードウェアのコストを大幅に軽減できる。また、上記第１と第２のレベル調整回路を備えることにより、相手装置と電源電圧が異なる場合であっても、出力電圧を調整してデータ通信を行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２２】
第１の実施形態．
図１は本発明の第１の実施形態に係る、マスタ装置１００とスレーブ装置２００とから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。図１に示すように、第１の実施形態に係る双方向シリアルインターフェースシステムは、例えば携帯情報端末装置又はパーソナルコンピュータであるマスタ装置１００と、例えばＰＤＡ又は通信端末装置などの外部装置であるスレーブ装置２００とから構成され、マスタ装置１００はそれぞれ共用化された２個の信号端子１０４，１０５のみを有し、スレーブ装置２００はそれぞれ共用化された２個の信号端子２０４，２０５のみを有することを特徴としている。
【００２３】
すなわち、マスタ装置１００は、
（ａ）ＴＸＤ信号端子とＣＴＳ信号端子とを共用化してなる信号端子（以下、ＴＸＤ／ＣＴＳ端子という。）１０４と、
（ｂ）ＲＸＤ信号端子とＲＴＳ信号端子とを共用化してなる信号端子（以下、ＲＸＤ／ＲＴＳ端子という。）１０５とを有する。また、スレーブ装置２００は、
（ａ）ＴＸＤ信号端子とＣＴＳ信号端子とを共用化してなるＴＸＤ／ＣＴＳ端子２０４と、
（ｂ）ＲＸＤ信号端子とＲＴＳ信号端子とを共用化してなるＲＸＤ／ＲＴＳ端子２０５とを有する。
ここで、マスタ装置１００のＴＸＤ／ＣＴＳ端子１０４はスレーブ装置２００のＲＸＤ／ＲＴＳ端子２０５に接続され、マスタ装置２００のＲＸＤ／ＲＴＳ端子１０５はスレーブ装置２００のＴＸＤ／ＣＴＳ端子２０４に接続される。すなわち、マスタ装置１００とスレーブ装置２００とは互いに対向するようにクロス結線により接続されている。なお、マスタ装置１００とスレーブ装置２００との間で伝送されるデータ及び各信号は、例えば従来技術と同様に、図１７の信号フォーマットを有する。
【００２４】
図１において、マスタ装置１００は、データ通信を実行するコントローラであるＣＰＵ１０１と、ＣＰＵ１０１に接続されかつ送受信されるディジタルデータを特に通信エラー時の再送信のために格納するデータバッファメモリ１１５と、ＣＰＵ１０１に接続されスレーブ装置２００とのデータ通信のインターフェース処理を実行するＵＡＲＴインターフェース１０２と、ＣＰＵ１０１によりＵＡＲＴインターフェース１０２の各部を制御するための制御信号Ｃ１０７，Ｃ１０８，Ｃ１１０，Ｃ１１１，Ｃ１１２を伝送する制御線１０３と、２個の共用化された信号端子１０４，１０５とを備えて構成される。一方、スレーブ装置２００は、マスタ装置１００と同様の構成を有し、すなわち、データ通信を実行するコントローラであるＣＰＵ２０１と、ＣＰＵ２０１に接続され送受信されるディジタルデータを格納するデータバッファメモリ２１５と、ＣＰＵ２０１に接続されマスタ装置１００とのデータ通信のインターフェース処理を実行するＵＡＲＴインターフェース２０２と、ＣＰＵ２０１によりＵＡＲＴインターフェース２０２の各部を制御するための制御信号Ｃ２０７，Ｃ２０８，Ｃ２１０，Ｃ２１１，Ｃ２１２を伝送する制御線２０３と、２個の共用化された信号端子２０４，２０５とを備えて構成される。
【００２５】
図１において、マスタ装置１００のＵＡＲＴインターフェース１０２は、Ｐ／Ｓ変換器１０６と、制御信号Ｃ１０７により動作のオン／オフが切り換えられるバッファアンプ１０７と、制御信号Ｃ１０８により動作のオン／オフが切り換えられるバッファアンプ１０８と、Ｓ／Ｐ変換器１０９と、制御信号Ｃ１１０により動作のオン／オフが切り換えられるバッファアンプ１１０と、制御信号Ｃ１１１により動作のオン／オフが切り換えられるバッファアンプ１１１と、自装置の折り返しテスト用スイッチ１１２とを備えて構成される。ここで、スイッチ１１２はデータ通信時には接点ａ側に切り換えられる一方、自装置の折り返しテスト時には接点ｂ側に切り換えられる。なお、バッファアンプ１０７，１０８，１１０，１１１は入力されるデータ信号を緩衝増幅して出力するものであり、後述する他のバッファアンプも同様に動作する。
【００２６】
ＵＡＲＴインターフェース１０２において、ＣＰＵ１０１から送信されるパラレル送信データはＰ／Ｓ変換器１０６によりシリアル送信データにパラレル／シリアル変換された後、バッファアンプ１０７及びスイッチ１１２の接点ａ側を介してＴＸＤ信号としてＴＸＤ／ＣＴＳ端子１０４に出力される。一方、ＴＸＤ／ＣＴＳ端子１０４を介して入力されるＣＴＳ信号はスイッチ１１２の接点ａ側及びバッファアンプ１０８を介してＣＰＵ１０８に出力される。また、ＲＸＤ／ＲＴＳ端子１０５を介して入力されるシリアル受信データを含むＲＸＤ信号はバッファアンプ１１０を介してＳ／Ｐ変換器１０９に入力され、Ｓ／Ｐ変換器１０９によりシリアル受信データにシリアル／パラレル変換された後、ＣＰＵ１０１に出力される。一方、ＣＰＵ１０１から送信されるＲＴＳ信号はバッファアンプ１１１を介してＲＸＤ／ＲＴＳ端子１０５に出力される。
【００２７】
図１において、スレーブ装置２００のＵＡＲＴインターフェース２０２は、Ｐ／Ｓ変換器２０６と、制御信号Ｃ２０７により動作のオン／オフが切り換えられるバッファアンプ２０７と、制御信号Ｃ２０８により動作のオン／オフが切り換えられるバッファアンプ２０８と、Ｓ／Ｐ変換器２０９と、制御信号Ｃ２１０により動作のオン／オフが切り換えられるバッファアンプ２１０と、制御信号Ｃ２１１により動作のオン／オフが切り換えられるバッファアンプ２１１と、自装置の折り返しテスト用スイッチ２１２とを備えて構成される。ここで、スイッチ２１２はデータ通信時には接点ａ側に切り換えられる一方、自装置の折り返しテスト時には接点ｂ側に切り換えられる。
【００２８】
ＵＡＲＴインターフェース２０２において、ＣＰＵ２０１から送信されるパラレル送信データはＰ／Ｓ変換器２０６によりシリアル送信データにパラレル／シリアル変換された後、バッファアンプ２０７及びスイッチ２１２の接点ａ側を介してＴＸＤ信号としてＴＸＤ／ＣＴＳ端子２０４に出力される。一方、ＴＸＤ／ＣＴＳ端子２０４を介して入力されるＣＴＳ信号はスイッチ２１２の接点ａ側及びバッファアンプ２０８を介してＣＰＵ２０８に出力される。また、ＲＸＤ／ＲＴＳ端子２０５を介して入力されるシリアル受信データを含むＲＸＤ信号はバッファアンプ２１０を介してＳ／Ｐ変換器２０９に入力され、Ｓ／Ｐ変換器２０９によりシリアル受信データにシリアル／パラレル変換された後、ＣＰＵ２０１に出力される。一方、ＣＰＵ２０１から送信されるＲＴＳ信号はバッファアンプ２１１を介してＲＸＤ／ＲＴＳ端子２０５に出力される。
【００２９】
以上のように構成された双方向シリアルインターフェースシステムのデータ通信処理について、図２乃至図４を参照して以下に説明する。図２乃至図４は図１のマスタ装置１００により実行されるデータ送信処理と、図１のスレーブ装置２００により実行されるデータ受信処理とを示すフローチャートである。
【００３０】
まず、図１のマスタ装置１００により実行されるデータ送信処理について、図２乃至図４を参照して以下に説明する。
【００３１】
図２のステップＳ１において以下の初期設定処理を実行する。すなわち、スイッチ１１２を接点ａ側に切り換え、バッファアンプ１０７をオフし、バッファアンプ１０８をオンし、バッファアンプ１１０をオフし、バッファアンプ１１１をオンする。また、ＲＴＳ信号をＨレベルとし、ＣＴＳ信号の立下りエッジ信号を受信したことを示す受信フラグＦ１を０にリセットし、受信フラグＦ２を０にリセットする。次いで、ステップＳ２において、送信イベントが発生したか否かが判断され、ＹＥＳとなるまでステップＳ２の処理を実行し、ＹＥＳとなったときに、ステップＳ３においてＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子１０５を介してスレーブ装置２００に送信し、ステップＳ４においてスレーブ装置２００からのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ５に進む一方、ＮＯのときはステップＳ３に戻る。ステップＳ５では、受信フラグＦ１を１にセットした後、図３のステップＳ６に進む。
【００３２】
図３のステップＳ６において、スレーブ装置２００からのＣＴＳ信号の立上りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ３に戻る。ステップＳ７においてＣＴＳ信号の立上りエッジ信号を受信したことを示す受信フラグＦ２を１にセットし、ステップＳ８において受信フラグ（Ｆ１）と受信フラグ（Ｆ２）の論理積が１であるか否かが判断され、ＹＥＳのときはステップＳ９に進む一方、ＮＯのときはステップＳ３に戻る。ステップＳ９では、バッファアンプ１１１をオフし、バッファアンプ１０８をオフし、バッファアンプ１０７をオンする。そして、ステップＳ１０においてＴＸＤ／ＣＴＳ端子１０４はＨレベルのＣＴＳ信号からＨレベルのＴＸＤ信号に切り換えられ、ステップＳ１１においてデータ送信モードとなる。さらに、ステップＳ１２において、所定の非同期形式を有する送信データを含むＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００に送信する。なお、前回のデータ通信で受信エラー情報を受信しているときは、データバッファメモリ１１５に一時的に格納した送信データを送信する。そして、図４のステップＳ１３に進む。
【００３３】
図４のステップＳ１３において、データ送信の終了か否かが判断され、ＹＥＳのときはステップＳ１４に進む一方、ＮＯのときはステップＳ１２に戻る。ステップＳ１４において、パリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００に送信する。ここで、当該送信済みの送信データをデータバッファメモリ１１５に一時的に格納する。次いで、ステップＳ１５において送信終了処理モードになり、バッファアンプ１０７をオフし、バッファアンプ１０８をオンし、ＴＸＤ／ＣＴＳ端子１０４においてＣＴＳ信号を監視する。そして、ステップＳ１６においてスレーブ装置２００からのＣＴＳ信号の立上りエッジ信号を受信したか否かが判断され、ＹＥＳのときはステップＳ１７に進む一方、ＮＯのときはステップＳ１６に戻る。ステップＳ１７では、データ送信完了と判断して当該データ送信処理を終了する。また、ステップＳ１６には、例えばタイムアウト機能を有することで、任意の時間内にＣＴＳ信号の立上りエッジ信号を検出しない場合には、データ送信完了と判断して当該データ送信処理を終了する。
【００３４】
次いで、図１のスレーブ装置２００により実行されるデータ受信処理について、図２乃至図４を参照して以下に説明する。
【００３５】
図２のステップＳ１０１において初期設定処理を以下のように実行する。すなわち、スイッチ２１２を接点ａ側に切り換え、バッファアンプ２０７をオフし、バッファアンプ２０８をオンし、バッファアンプ２１０をオフし、バッファアンプ２１１をオンし、ＣＴＳ信号をＨレベルにセットする。次いで、ステップＳ１０２において、ＴＸＤ／ＣＴＳ端子２０４を介して受信されるＣＴＳ信号を監視し、ステップＳ１０３においてマスタ装置１００からのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子２０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１０４に進む一方、ＮＯのときはステップＳ１０２に戻る。ステップＳ１０４においてＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信し、ステップＳ１０５において例えば１ビットに対応する時間だけ待機し（すなわち、１ビットの遅延時間を設定し）た後、図３のステップＳ１０６に進む。
【００３６】
図３のステップＳ１０６においてＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信し、ステップＳ１０７において、バッファアンプ２１１をオフし、バッファアンプ２０８をオフし、バッファアンプ２１０をオンする。これにより、ステップＳ１０８においてデータ受信モードとなる。さらに、ステップＳ１０９において、マスタ装置１００からの送信データを含むＲＸＤ信号をＲＸＤ／ＲＴＳ端子２０５を介して受信した後、図４のステップＳ１１０に進む。
【００３７】
図４のステップＳ１１０では、マスタ装置１００からのパリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＲＸＤ信号をＲＸＤ／ＲＴＳ端子２０５を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１１１に進む一方、ＮＯのときはステップＳ１１３に進む。ここで、ステップＳ１１０においてＮＯであるときは、受信したパリティビット５０４の論理が正常でない、又はストップビット５０２を検出しない場合であり、これは、例えばパリティビット５０４＝“０”であって固定設定時に“１”を受信した場合や、逆にパリティビット５０４＝“１”であって固定設定時に“０”を受信した場合などのパリティエラーを検出した場合、あるいは、“１１”に設定されているストップビット５０２が”００”のままで検出されないフレーミングエラーを検出した場合である。このような状態では、スレーブ装置２００は受信エラー状態に遷移する。この場合、マスタ装置１００が送信したデータは、正常に送信されていないか、スレーブ装置２００が正常に受信していないため、無効となり、データの抜けが発生する。これを防止するため、ステップＳ１１３の再送信処理を実行する。
【００３８】
図４のステップＳ１１１では、受信完了と判断して受信終了処理モードになり、バッファアンプ２１０をオフし、バッファアンプ２１１をオンし、さらに、ＲＴＳ信号をＨレベルからＬレベルさらにＨレベルに変化させることにより、ＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信する。そして、ステップＳ１１２において、バッファアンプ２１１をオフし、バッファアンプ２０８をオンした後、当該データ受信処理を終了する。一方、ステップＳ１１３では、通信エラーと判断し、例えば以下の通信エラー処理を実行して当該データ受信処理を終了する。すなわち、当該スレーブ装置２００が送信側装置となりマスタ装置１００が受信側装置となり、受信エラー情報を含む送信データをマスタ装置１００に送信することにより、次回のマスタ装置１００からのデータ送信時に送信データが再送信されることになる。なお、詳細フローを省略する。
【００３９】
図５は第１の実施形態に係る双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図であり、このシーケンス図は後述する第２の実施形態においても同様である。
【００４０】
図５において、マスタ装置１００はＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子１０５を介してスレーブ装置２００に送信し、スレーブ装置２００はこれをＴＸＤ／ＣＴＳ端子２０４を介してＣＴＳ信号の立下りエッジ信号として受信する。これに応答して、スレーブ装置２００はＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信し、マスタ装置１００はこれをＴＸＤ／ＣＴＳ端子１０４を介してＣＴＳ信号の立下りエッジ信号として受信する。さらに、スレーブ装置２００はＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信し、マスタ装置１００はこれをＴＸＤ／ＣＴＳ端子１０４を介してＣＴＳ信号の立上りエッジ信号として受信する。マスタ装置１００において、スレーブ装置２００からＣＴＳ信号の立下りエッジ信号と、それに続くＣＴＳ信号の立上りエッジ信号を受信したときは、スレーブ装置２００の受信起動処理が完了したと判断して、送信データを含むＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００に送信し、スレーブ装置２００はこれをＲＸＤ／ＲＴＳ端子２０５を介してＲＸＤ信号として受信してＲＸＤ信号に含まれる受信データを受信する。さらに、マスタ装置１００はデータ送信の終了時に上記終了通知ＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００に送信し、スレーブ装置２００はこれをＲＸＤ／ＲＴＳ端子２０５を介して終了通知ＲＸＤ信号として受信する。これに応答して、スレーブ装置２００は終了通知ＲＸＤ信号を正常に受信したときは（図４のステップＳ１１０でＹＥＳ）、ＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００に送信し、マスタ装置１００はこれをＣＴＳ信号の立上りエッジ信号として受信し、スレーブ装置２００の正常受信終了を検出して上記のデータ通信を終了する。
【００４１】
以上の図２乃至図５のデータ送受信処理では、マスタ装置１００からスレーブ装置２００に対してデータを送信する場合について説明しているが、マスタ装置１００とスレーブ装置２００とは同様の構成を有しているので、これら２つの装置１００，２００の送信と受信を入れ替えることにより、スレーブ装置２００からマスタ装置１００に対してデータを送信することができる。
【００４２】
以上説明したように、本実施形態に係る双方向シリアルインターフェースシステムによれば、従来技術に比較して少ない２個の信号端子を用いて従来技術に係るＵＡＲＴインターフェースと同等の半二重双方向非同期シリアルデータ通信を実現することができ、これにより、装置１００，２００のハードウェアのコストを大幅に軽減できる。
【００４３】
第２の実施形態．
図６は本発明の第２の実施形態に係る、マスタ装置１００Ａとスレーブ装置２００Ａとから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。図６の第２の実施形態に係る双方向シリアルインターフェースシステムは、図１の第１の実施形態に係る双方向シリアルインターフェースシステムに比較して以下の点が異なる。
（ａ）マスタ装置１００ＡはＣＰＵ１０１に代えてＣＰＵ１０１Ａを備え、スレーブ装置２００ＡはＣＰＵ２０１に代えてＣＰＵ２０１Ａを備える。
（ｂ）マスタ装置１００ＡはＵＡＲＴインターフェース１０２に代えてＵＡＲＴインターフェース１０２Ａを備え、スレーブ装置２００ＡはＵＡＲＴインターフェース２０２に代えてＵＡＲＴインターフェース２０２Ａを備える。
（ｂ１）ＵＡＲＴインターフェース１０２Ａは、マスタ装置１００Ａとスレーブ装置２００Ａとの電源電圧が異なる場合であっても動作可能にするために、出力電圧を所定の電圧に調整して出力するためのレベル調整回路１３０，１４０をさらに備える。ここで、レベル調整回路１３０は、制御信号Ｃ１３１によりオン／オフが制御されるスイッチ１３１と、プルアップ抵抗１３２とを備えて構成され、レベル調整回路１４０は、制御信号Ｃ１４１によりオン／オフが制御されるスイッチ１４１と、プルアップ抵抗１４２とを備えて構成される。
（ｂ２）ＵＡＲＴインターフェース１０２Ａは、それぞれ制御信号Ｃ１２１，Ｃ１２２によりオン／オフが制御されるスイッチ１２１，１２２をさらに備え、自装置折り返しテスト用スイッチ１１２に代えて、制御信号Ｃ１１２Ａによりオン／オフが制御される自装置折り返しテスト用スイッチ１１２Ａを備える。
（ｂ３）ＵＡＲＴインターフェース２０２Ａは、マスタ装置１００Ａとスレーブ装置２００Ａとの電源電圧が異なる場合であっても動作可能にするために、出力電圧を所定の電圧に調整して出力するためのレベル調整回路２３０，２４０をさらに備える。ここで、レベル調整回路２３０は、制御信号Ｃ２３１によりオン／オフが制御されるスイッチ２３１と、プルアップ抵抗２３２とを備えて構成され、レベル調整回路２４０は、制御信号Ｃ２４１によりオン／オフが制御されるスイッチ２４１と、プルアップ抵抗２４２とを備えて構成される。
（ｂ４）ＵＡＲＴインターフェース２０２Ａは、それぞれ制御信号Ｃ１２１，Ｃ２２２によりオン／オフが制御されるスイッチ２２１，２２２をさらに備え、自装置折り返しテスト用スイッチ２１２に代えて、制御信号Ｃ２１２Ａによりオン／オフが制御される自装置折り返しテスト用スイッチ２１２Ａを備える。なお、スイッチ１３１，１４１，１２１，１２２，２３１，２４１，２２１，２２２は、逆流防止型のスイッチ構成をとることが望ましい。
【００４４】
まず、マスタ装置１００Ａの回路構成の相違点の詳細について以下に説明する。バッファ１０７の出力端子はスイッチ１２１を介してＴＸＤ／ＣＴＳ端子１０４に接続されるとともに、スイッチ１１２Ａを介してＲＸＤ／ＲＴＳ端子１０５に接続される。また、ＴＸＤ／ＣＴＳ端子１０４はレベル調整回路１３０のスイッチ１３１を介してバッファアンプ１０８の入力端子に接続され、当該バッファアンプ１０８の入力端子はプルアップアップ抵抗１３２を介して電源電圧Ｖｄｄに接続され、当該入力端子が電源電圧Ｖｄｄにプルアップアップされることにより、スイッチ１３１がオンされてスイッチ１３１の端子電位が電源電圧Ｖｄｄ未満であっても電源電圧Ｖｄｄになるようにレベル調整される。さらに、バッファアンプ１１１の出力端子はスイッチ１２２を介してＲＸＤ／ＲＴＳ端子１０５に接続され、ＲＸＤ／ＲＴＳ端子１０５はレベル調整回路１４０のスイッチ１４１を介してバッファアンプ１１０の入力端子に接続され、当該バッファアンプ１１０の入力端子はプルアップアップ抵抗１４２を介して電源電圧Ｖｄｄに接続され、当該入力端子が電源電圧Ｖｄｄにプルアップアップされることにより、スイッチ１４１がオンされてスイッチ１４１の端子電位が電源電圧Ｖｄｄ未満であっても電源電圧Ｖｄｄになるようにレベル調整される。ＣＰＵ１０１ＡからＵＡＲＴインターフェース１０２Ａへの制御線１０３Ａは、制御信号Ｃ１０７，Ｃ１０８，Ｃ１１０，Ｃ１１１に加えて、スイッチ１２１への制御信号Ｃ１２１と、スイッチ１２２への制御信号Ｃ１２２と、スイッチ１３１への制御信号Ｃ１３１と、スイッチ１４１への制御信号Ｃ１４１と、スイッチ１１２Ａへの制御信号Ｃ１１２Ａとを含む。
【００４５】
次いで、スレーブ装置２００Ａの回路構成の相違点の詳細について以下に説明する。バッファ２０７の出力端子はスイッチ２２１を介してＴＸＤ／ＣＴＳ端子２０４に接続されるとともに、スイッチ２１２Ａを介してＲＸＤ／ＲＴＳ端子２０５に接続される。また、ＴＸＤ／ＣＴＳ端子２０４はレベル調整回路２３０のスイッチ２３１を介してバッファアンプ２０８の入力端子に接続され、当該バッファアンプ２０８の入力端子はプルアップアップ抵抗２３２を介して電源電圧Ｖｄｄに接続され、当該入力端子が電源電圧Ｖｄｄにプルアップアップされることにより、スイッチ２３１がオンされてスイッチ２３１の端子電位が電源電圧Ｖｄｄ未満であっても電源電圧Ｖｄｄになるようにレベル調整される。さらに、バッファアンプ２１１の出力端子はスイッチ２２２を介してＲＸＤ／ＲＴＳ端子２０５に接続され、ＲＸＤ／ＲＴＳ端子２０５はレベル調整回路２４０のスイッチ２４１を介してバッファアンプ２１０の入力端子に接続され、当該バッファアンプ２１０の入力端子はプルアップアップ抵抗２４２を介して電源電圧Ｖｄｄに接続され、当該入力端子が電源電圧Ｖｄｄにプルアップアップされることにより、スイッチ２４１がオンされてスイッチ２４１の端子電位が電源電圧Ｖｄｄ未満であっても電源電圧Ｖｄｄになるようにレベル調整される。ＣＰＵ２０１ＡからＵＡＲＴインターフェース２０２Ａへの制御線２０３Ａは、制御信号Ｃ２０７，Ｃ２０８，Ｃ２１０，Ｃ２１１に加えて、スイッチ２２１への制御信号Ｃ２２１と、スイッチ２２２への制御信号Ｃ２２２と、スイッチ２３１への制御信号Ｃ２３１と、スイッチ２４１への制御信号Ｃ２４１と、スイッチ２１２Ａへの制御信号Ｃ２１２Ａとを含む。
【００４６】
以上のように構成された双方向シリアルインターフェースシステムのデータ通信処理について、図７乃至図９を参照して以下に説明する。図７乃至図９は、図６のマスタ装置１００Ａにより実行されるデータ送信処理と、図６のスレーブ装置２００Ａにより実行されるデータ受信処理とを示すフローチャートである。
【００４７】
まず、図６のマスタ装置１００Ａにより実行されるデータ送信処理について、図７乃至図９を参照して以下に説明する。
【００４８】
図７のステップＳ１Ａにおいて以下の初期設定処理を実行する。すなわち、スイッチ１１２Ａをオフし、バッファアンプ１０７及びスイッチ１２１をオフし、バッファアンプ１０８及びスイッチ１３１をオンし、バッファアンプ１１０及びスイッチ１４１をオフし、バッファアンプ１１１及びスイッチ１２２をオフし、受信フラグＦ１を０にリセットし、受信フラグＦ２を０にリセットする。次いで、ステップＳ２において送信イベントが発生したか否かが判断され、ＹＥＳとなるまでステップＳ２の処理を繰り返し、ＹＥＳとなったときに、ステップＳ２Ａにおいてバッファアンプ１１１及びスイッチ１２２をオンし、ＲＴＳ信号をＨレベルに変化させる。そして、ステップＳ３Ａにおいて、ＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子１０５を介してスレーブ装置２００Ａに送信し、ステップＳ４においてスレーブ装置２００ＡからのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ５に進む一方、ＮＯのときはステップＳ３Ａに戻る。ステップＳ５では、受信フラグＦ１を１にセットした後、図８のステップＳ６に進む。
【００４９】
図８のステップＳ６において、スレーブ装置２００ＡからのＣＴＳ信号の立上りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ３Ａに戻る。次いで、ステップＳ７において受信フラグＦ２を１にセットし、ステップＳ８において受信フラグＦ１と受信フラグＦ２の論理積が１であるか否かが判断され、ＹＥＳのときはステップＳ９Ａに進む一方、ＮＯのときはステップＳ３Ａに戻る。ステップＳ９Ａでは、バッファアンプ１１１及びスイッチ１２２をオフし、バッファアンプ１０８及びスイッチ１３１をオフし、バッファアンプ１０７及びスイッチ１２１をオンした後、ステップＳ１０ＡにおいてＴＸＤ／ＣＴＳ端子１０４はＨレベルのＣＴＳ信号からＨレベルのＴＸＤ信号に切り換えられる。そして、ステップＳ１１においてデータ送信モードとなり、ステップＳ１２Ａに進む。ステップＳ１２Ａにおいて、所定の非同期形式を有する送信データを含むＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００Ａに送信する。なお、前回のデータ通信で受信エラー情報を受信しているときは、データバッファメモリ１１５に一時的に格納した送信データを送信する。その後、図９のステップＳ１３に進む。
【００５０】
図９のステップＳ１３では、データ送信の終了か否かが判断され、ＹＥＳのときはステップＳ１４Ａに進む一方、ＮＯのときはステップＳ１２Ａに戻る。ステップＳ１４Ａでは、パリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００Ａに送信する。ここで、当該送信済みの送信データをデータバッファメモリ１１５に一時的に格納する。次いで、ステップＳ１５Ａにおいて送信終了処理モードになり、バッファアンプ１０７及びスイッチ１２１をオフし、バッファアンプ１０８及びスイッチ１３１をオンし、ＴＸＤ／ＣＴＳ端子１０４においてＣＴＳ信号を監視する。そして、ステップＳ１６においてスレーブ装置２００ＡからのＣＴＳ信号の立上りエッジ信号を受信したか否かが判断され、ＹＥＳのときはステップＳ１７に進む一方、ＮＯのときはステップＳ１６に戻りステップＳ１６の処理を繰り返す。ステップＳ１７では、データ送信完了と判断し、当該データ送信処理を終了する。また、ステップＳ１６には、例えばタイムアウト機能を有することで、任意の時間内にＣＴＳ信号の立上りエッジ信号を検出しない場合には、データ送信完了と判断して当該データ送信処理を終了する。
【００５１】
次いで、図６のスレーブ装置２００Ａにより実行されるデータ受信処理について、図７乃至図９を参照して以下に説明する。
【００５２】
図７のステップＳ１０１Ａにおいて初期設定処理を以下のように実行する。スイッチ２１２Ａをオフし、バッファアンプ２０７及びスイッチ２２１をオフし、バッファアンプ２０８及びスイッチ２３１をオンし、バッファアンプ２１０及びスイッチ２４１をオフし、バッファアンプ２１１及びスイッチ２２２をオフする。次いで、ステップＳ１０２では、ＴＸＤ／ＣＴＳ端子２０４を介して受信されるＣＴＳ信号を監視し、ステップＳ１０３においてマスタ装置１００ＡからのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子２０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１０３Ａに進む一方、ＮＯのときはステップＳ１０２に戻る。ステップＳ１０３Ａにおいて、バッファアンプ２１１及びスイッチ２２２をオンし、ＣＴＳ信号をＨレベルに変更した後、ステップＳ１０４ＡにおいてＲＴＳ信号の立下りエッジ信号をＲＴＳ／ＲＸＤ端子２０５を介してマスタ装置１００Ａに送信し、ステップＳ１０５において例えば１ビットに対応する時間だけ待機する。すなわち、例えば１ビットの遅延時間を設定した後、ステップＳ１０７Ａにおいて、バッファアンプ２１１及びスイッチ２２２をオフし、バッファアンプ２０８及びスイッチ２３１をオフし、バッファアンプ２１０及びスイッチ２４１をオンし、図８のステップＳ１０６Ａに進む。
【００５３】
図８のステップＳ１０６Ａにおいて、ＲＸＤ／ＲＴＳ端子２０５では、ＬレベルのＲＴＳ信号からＨレベルのＲＸＤ信号に変化するので、ＲＴＳ信号の立上りエッジ信号をマスタ装置１００Ａに送信し、ステップＳ１０８においてデータ受信モードとなる。次いで、ステップＳ１０９においてマスタ装置１００Ａからの送信データを含むＲＸＤ信号をＲＸＤ／ＲＴＳ端子２０５を介して受信し、図９のステップＳ１１０に進む。
【００５４】
図９のステップステップＳ１１０においてマスタ装置１００Ａからのパリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＲＸＤ信号をＲＸＤ／ＲＴＳ端子２０５を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１１１Ａに進む一方、ＮＯのときはステップＳ１１３Ａに進む。ステップＳ１１１Ａにおいて、受信完了と判断して受信終了処理モードになり、バッファアンプ２１０及びスイッチ２４１をオフし、バッファアンプ２１１及びスイッチ２２２をオンし、ＲＴＳ信号をＬレベルからＨレベルに変化させることにより、ＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ａに送信する。そして、ステップＳ１１２Ａにおいてバッファアンプ２１１及びスイッチ２２２をオフし、バッファアンプ２０８及びスイッチ２３１をオンし、当該データ受信処理を終了する。一方、ステップＳ１１３Ａでは、通信エラーと判断し、例えば以下の通信エラー処理を実行した後、当該データ受信処理を終了する。すなわち、当該スレーブ装置２００Ａが送信側装置となりマスタ装置１００Ａが受信側装置となり、受信エラー情報を含む送信データをマスタ装置１００Ａに送信することにより、次回のマスタ装置１００Ａからのデータ送信時に送信データが再送信されることになる。なお、詳細フローを省略する。
【００５５】
図５は第２の実施形態に係る双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図であり、上述した通りである。
【００５６】
以上の図７乃至図９のデータ送受信処理では、マスタ装置１００Ａからスレーブ装置２００Ａに対してデータを送信する場合について説明しているが、マスタ装置１００Ａとスレーブ装置２００Ａとは同様の構成を有しているので、これら２つの装置１００Ａ，２００Ａの送信と受信を入れ替えることにより、スレーブ装置２００Ａからマスタ装置１００Ａに対してデータを送信することができる。
【００５７】
以上説明したように、本実施形態に係る双方向シリアルインターフェースシステムによれば、従来技術に比較して少ない２個の信号端子を用いて従来技術に係るＵＡＲＴインターフェースと同等の半二重双方向非同期シリアルデータ通信を実現することができ、これにより、装置１００Ａ，２００Ａのハードウェアのコストを大幅に軽減できる。
【００５８】
第３の実施形態．
図１０は本発明の第３の実施形態に係る、マスタ装置１００Ｂとスレーブ装置２００Ｂとから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。図１０の第３の実施形態に係る双方向シリアルインターフェースシステムは、図６の第２の実施形態に係る双方向シリアルインターフェースシステムに比較して以下の点が異なる。
（ａ）マスタ装置１００ＢはＣＰＵ１０１Ａに代えてＣＰＵ１０１Ｂを備え、スレーブ装置２００ＢはＣＰＵ２０１Ａに代えてＣＰＵ２０１Ｂを備える。
（ｂ）マスタ装置１００ＢはＵＡＲＴインターフェース１０２Ａに代えてＵＡＲＴインターフェース１０２Ｂを備え、スレーブ装置２００ＢはＵＡＲＴインターフェース２０２Ａ代えてＵＡＲＴインターフェース２０２Ｂを備える。
（ｂ１）ＵＡＲＴインターフェース１０２Ａにおいて、ＣＰＵ１０１Ａとバッファアンプ１０８の出力端子との間に、セレクタ１５１と、Ｓ／Ｐ変換器１５２を挿入し、ＣＰＵ１０１Ａとバッファアンプ１１１の入力端子との間に、制御信号Ｃ１５１により切り換え制御されるセレクタ１６１と、Ｓ／Ｐ変換器１６２を挿入した。すなわち、バッファアンプ１０８の出力端子から出力される信号はセレクタ１５１の接点ａ側を介してＣＰＵ１０１Ｂに出力されるとともに、セレクタ１５１の接点ｂ側及びＳ／Ｐ変換器１５２を介してＣＰＵ１０１Ｂに出力される。
（ｂ２）ＵＡＲＴインターフェース２０２Ａにおいて、ＣＰＵ２０１Ａとバッファアンプ２０８の出力端子との間に、セレクタ２５１と、Ｓ／Ｐ変換器２５２を挿入し、ＣＰＵ２０１Ａとバッファアンプ２１１の入力端子との間に、制御信号Ｃ２５１により切り換え制御されるセレクタ２６１と、Ｓ／Ｐ変換器２６２を挿入した。すなわち、バッファアンプ２０８の出力端子から出力される信号はセレクタ２５１の接点ａ側を介してＣＰＵ２０１Ｂに出力されるとともに、セレクタ２５１の接点ｂ側及びＳ／Ｐ変換器２５２を介してＣＰＵ２０１Ｂに出力される。
（ｂ３）ＣＰＵ１０１ＢからＵＡＲＴインターフェース１０２Ｂへの制御線１０３Ｂは、制御信号Ｃ１０７，Ｃ１０８，Ｃ１１０，Ｃ１１１，Ｃ１２１，Ｃ１２２，Ｃ１３１，Ｃ１４１，Ｃ１１２Ａに加えて、制御信号Ｃ１５１，Ｃ１６１を含む。
（ｂ４）ＣＰＵ２０１ＢからＵＡＲＴインターフェース２０２Ｂへの制御線２０３Ｂは、制御信号Ｃ２０７，Ｃ２０８，Ｃ２１０，Ｃ２１１，Ｃ２２１，Ｃ２２２，Ｃ２３１，Ｃ２４１，Ｃ２１２Ａに加えて、制御信号Ｃ２５１，Ｃ２６１を含む。
【００５９】
以上のように構成されたマスタ装置１００Ｂにおいて、信号端子１０４はＴＸＤ／ＣＴＳ端子とＴＸＤ／ＲＸＤ端子とを選択的に切り換えて用いられ、信号端子１０５はＲＸＤ／ＲＴＳ端子とＲＸＤ／ＴＸＤ端子とを選択的に切り換えて用いられる。また、スレーブ装置２００Ｂにおいて、信号端子２０４はＴＸＤ／ＣＴＳ端子とＴＸＤ／ＲＸＤ端子とを選択的に切り換えて用いられ、信号端子２０５はＲＸＤ／ＲＴＳ端子とＲＸＤ／ＴＸＤ端子とを選択的に切り換えて用いられる。本実施形態では、以上のように双方向シリアルインターフェースシステムを構成したことにより、以下の説明するように、２系統同時データ送受信モード処理を可能にしたことを特徴としている。
【００６０】
以上のように構成された双方向シリアルインターフェースシステムのデータ通信処理について、図１１乃至図１４を参照して以下に説明する。図１１乃至図１４は図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理と、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理とを示すフローチャートである。
【００６１】
まず、図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理について、図１１乃至図１４を参照して以下に説明する。
【００６２】
図７のステップＳ１Ａにおいて以下の初期設定処理を実行する。すなわち、スイッチ１１２Ａをオフし、
セレクタ１５１を接点ａ側に切り換え、セレクタ１６１を接点ａ側に切り換え、バッファアンプ１０７及びスイッチ１２１をオフし、バッファアンプ１０８及びスイッチ１３１をオンし、バッファアンプ１１０及びスイッチ１４１をオフし、バッファアンプ１１１及びスイッチ１２２をオフし、受信フラグＦ１を０にリセットし、受信フラグＦ２を０にリセットする。次いで、ステップＳ２において送信イベントが発生したか否かが判断され、ＹＥＳとなるまでステップＳ２の処理を繰り返し、ＹＥＳとなったときステップＳ２Ａに進む。ステップＳ２Ａでは、バッファアンプ１１１及びスイッチ１２２をオンし、ＲＴＳ信号をＨレベルに変化させた後、ステップＳ３ＢにおいてＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子１０５を介してスレーブ装置２００Ｂに送信する。そして、ステップＳ４においてスレーブ装置からのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ５に進む一方、ＮＯのときはステップＳ３Ｂに戻る。ステップＳ５では、受信フラグＦ１を１にセットした後、図１２のステップＳ６に進む。
【００６３】
図１２のステップＳ６では、スレーブ装置２００ＢからのＣＴＳ信号の立上りエッジ信号をＴＸＤ／ＣＴＳ端子１０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ３Ｂに戻る。ステップＳ７では、受信フラグＦ２を１にセットし、ステップＳ８では、受信フラグＦ１と受信フラグＦ２との論理積が１であるか否かが判断され、ＹＥＳのときはステップＳ９Ｂに進む一方、ＮＯのときはステップＳ３Ｂに戻る。ステップＳ９Ｂにおいて、セレクタ１５１を接点ｂ側に切り換え、セレクタ１６１を接点ｂ側に切り換え、ステップＳ１０ＢにおいてＲＸＤ／ＲＴＳ端子からＲＸＤ／ＴＸＤ端子に切り換えられる。これにより、ステップＳ１１Ｂにおいて全二重データ送受信モードとなる。そして、ステップＳ１２Ｂにおいて所定の非同期形式を有する送信データを含むＴＸＤ信号をＲＸＤ／ＴＸＤ端子１０５を介してスレーブ装置２００Ｂに送信する。なお、前回のデータ通信で受信エラー情報を受信しているときは、データバッファメモリ１１５に一時的に格納した送信データを送信する。そして、図１３のステップＳ２１に進む。図１３のステップＳ２１では、スレーブ装置２００Ｂからの送信データを含むＲＸＤ信号をＴＸＤ／ＲＸＤ端子１０４を介して受信し、図１４のステップＳ１３に進む。ここで、ステップＳ１２ＢとステップＳ２１の処理は同時に実行してもよく、これにより、全二重データ送受信モードの処理を実行できる。
【００６４】
図１４のステップＳ１３においてデータ送信の終了か否かが判断され、ＹＥＳのときはステップＳ１４Ｂに進む一方、ＮＯのときはステップＳ１２Ｂに進む。ステップＳ１４Ｂにおいてパリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＴＸＤ信号をＲＸＤ／ＴＸＤ端子１０５を介してスレーブ装置２００Ｂに送信する。ここで、当該送信済みの送信データをデータバッファメモリ１１５に一時的に格納する。次いで、ステップＳ１５Ｂにおいて送信終了処理モードになり、セレクタ１５１を接点ａ側に切り換え、セレクタ１６１を接点ａ側に切り換え、ＴＸＤ／ＣＴＳ端子１０４においてＣＴＳ信号を監視する。ステップＳ１６において、スレーブ装置２００ＢからのＣＴＳ信号の立上りエッジ信号を受信したか否かが判断され、ＹＥＳのときはステップＳ１７に進む一方、ＮＯのときはステップＳ１６に戻り、ステップＳ１６の処理を繰り返す。ステップＳ１７では、データ送信完了と判断し、当該データ送受信処理を終了する。また、ステップＳ１６には、例えばタイムアウト機能を有することで、任意の時間内にＣＴＳ信号の立上りエッジ信号を検出しない場合には、データ送信完了と判断して当該データ送信処理を終了する。
【００６５】
次いで、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理について、図１１至図１４を参照して以下に説明する。
【００６６】
図１１のステップＳ１０１Ｂにおいて初期設定処理を以下のように実行する。すなわち、スイッチ２１２Ａをオフし、セレクタ２５１を接点ａ側に切り換え、セレクタ２６１を接点ａ側に切り換え、バッファアンプ２０７及びスイッチ２２１をオフし、バッファアンプ２０８及びスイッチ２３１をオンし、バッファアンプ２１０及びスイッチ２４１をオフし、バッファアンプ２１１及びスイッチ２２２をオフする。次いで、ステップＳ１０２において、ＴＸＤ／ＣＴＳ端子２０４を介して受信されるＣＴＳ信号を監視し、ステップＳ１０３においてマスタ装置１００ＢからのＣＴＳ信号の立下りエッジ信号をＴＸＤ／ＣＴＳ端子２０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１０３Ａに進む一方、ＮＯのときはステップＳ１０２に戻る。ステップＳ１０３Ａにおいてバッファアンプ２１１及びスイッチ２２２をオンし、ＣＴＳ信号をＨレベルに変化させた後、ステップＳ１０４ＢにおいてＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ｂに送信し、ステップＳ１０５において例えば１ビットに対応する時間だけ待機する。すなわち、１ビットの遅延時間を設定し、ステップＳ１０７Ａにおいてバッファアンプ２１１及びスイッチ２２２をオフし、バッファアンプ２０８及びスイッチ２３１をオフし、バッファアンプ２１０及びスイッチ２４１をオンし、図１２のステップＳ１０６Ｂに進む。
【００６７】
図１２のステップＳ１０６ＢにおいてＲＸＤ／ＲＴＳ端子２０５では、ＬレベルのＲＴＳ信号からＨレベルのＲＸＤ信号に変化するので、ＲＴＳ信号の立上りエッジ信号をマスタ装置１００Ｂに送信する。次いで、ステップＳ１２１においてセレクタ２５１を接点ｂ側に切り換え、セレクタ２６１を接点ｂ側に切り換え、ステップＳ１０８Ｂにおいて全二重データ送受信モードとなる。そして、ステップＳ１０９Ｂにおいてマスタ装置１００Ｂからの送信データを含むＲＸＤ信号をＴＸＤ／ＲＸＤ端子２０４を介して受信した後、図１３のステップＳ１２２に進む。図１３のステップＳ１２２では、所定の非同期形式を有する送信データを含むＴＸＤ信号をＲＸＤ／ＴＸＤ端子２０５を介してマスタ装置１００Ｂに送信する。なお、前回のデータ通信で受信エラー情報を受信しているときは、データバッファメモリ２１５に一時的に格納した送信データを送信した後、図１４のステップＳ１１０Ｂに進む。ここで、ステップＳ１０９ＢとステップＳ１２２の処理は同時に実行してもよく、これにより、全二重データ送受信モードの処理を実行できる。
【００６８】
図１４のステップＳ１１０Ｂにおいて、マスタ装置１００Ｂからのパリティビット（１）及びストップビット（１１）を含む送信データを含む終了通知ＲＸＤ信号をＴＸＤ／ＲＸＤ端子２０４を介して受信したか否かが判断され、ＹＥＳのときはステップＳ１１１Ｂに進む一方、ＮＯのときはステップＳ１１３Ｂに進む。ステップＳ１１１Ｂでは、受信完了と判断して受信終了処理モードになり、セレクタ２５１を接点ａ側に切り換え、セレクタ２６１を接点ａ側に切り換え、ＲＴＳ信号をＬレベルからＨレベルに変化させることにより、ＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ｂに送信する。そして、ステップＳ１１２Ａにおいて、バッファアンプ２１１及びスイッチ２２２をオフし、バッファアンプ２０８及びスイッチ２３１をオンし、当該データ送受信処理を終了する。一方、ステップＳ１１３Ｂでは、通信エラーと判断し、例えば以下の通信エラー処理を実行し、当該データ送受信処理を終了する。すなわち、当該スレーブ装置２００Ｂが送信側装置となりマスタ装置１００Ｂが受信側装置となり、受信エラー情報を含む送信データをマスタ装置１００Ｂに送信することにより、次回のマスタ装置１００Ｂからのデータ送信時に送信データが再送信されることになる。なお、詳細フローを省略する。
【００６９】
図１５は第３の実施形態に係る双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図である。
【００７０】
図１５において、マスタ装置１００ＢはＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子１０５を介してスレーブ装置２００Ｂに送信し、スレーブ装置２００ＢはこれをＴＸＤ／ＣＴＳ端子２０４を介してＣＴＳ信号の立下りエッジ信号として受信する。これに応答して、スレーブ装置２００ＢはＲＴＳ信号の立下りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ｂに送信し、マスタ装置１００ＢはこれをＴＸＤ／ＣＴＳ端子１０４を介してＣＴＳ信号の立下りエッジ信号として受信する。さらに、スレーブ装置２００ＢはＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ｂに送信し、マスタ装置１００ＢはこれをＴＸＤ／ＣＴＳ端子１０４を介してＣＴＳ信号の立上りエッジ信号として受信する。マスタ装置１００Ｂにおいて、スレーブ装置２００ＢからＣＴＳ信号の立下りエッジ信号と、それに続くＣＴＳ信号の立上りエッジ信号を受信したときは、スレーブ装置２００Ｂの受信起動処理が完了したと判断して、送信データを含むＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００Ｂに送信し、スレーブ装置２００ＢはこれをＲＸＤ／ＲＴＳ端子２０５を介してＲＸＤ信号として受信してＲＸＤ信号に含まれる受信データを受信する。この場合において、以下のスレーブ装置２００Ｂからマスタ装置１００Ｂのデータ送信も可能である。すなわち、スレーブ装置２００Ｂは、送信データを含むＴＸＤ信号をＴＸＤ／ＣＴＳ端子２０４を介してマスタ装置１００Ｂに送信し、マスタ装置１００ＢはこれをＲＸＤ／ＲＴＳ端子１０５を介してＲＸＤ信号として受信してＲＸＤ信号に含まれる受信データを受信する。従って、マスタ装置１００Ｂ及びスレーブ装置２００Ｂは全二重送受信モードの処理を実行できる。さらに、マスタ装置１００Ｂはデータ送信の終了時に上記終了通知ＴＸＤ信号をＴＸＤ／ＣＴＳ端子１０４を介してスレーブ装置２００Ｂに送信し、スレーブ装置２００ＢはこれをＲＸＤ／ＲＴＳ端子２０５を介して終了通知ＲＸＤ信号として受信する。これに応答して、スレーブ装置２００Ｂは終了通知ＲＸＤ信号を正常に受信したときは（図１４のステップＳ１１０ＢでＹＥＳ）、ＲＴＳ信号の立上りエッジ信号をＲＸＤ／ＲＴＳ端子２０５を介してマスタ装置１００Ｂに送信し、マスタ装置１００ＢはこれをＣＴＳ信号の立上りエッジ信号として受信し、スレーブ装置２００Ｂの正常受信終了を検出して上記のデータ通信を終了する。
【００７１】
以上の図１１乃至図１５のデータ送受信処理では、マスタ装置１００Ｂから起動してスレーブ装置２００Ｂとの間で全二重でデータを送信する場合について説明しているが、マスタ装置１００Ｂとスレーブ装置２００Ｂとは同様の構成を有しているので、これら２つの装置１００Ｂ，２００Ｂの各送受信処理を入れ替えることにより、スレーブ装置２００Ｂから起動してマスタ装置１００Ｂとの間で全二重でデータを送信することができる。
【００７２】
以上説明したように、本実施形態に係る双方向シリアルインターフェースシステムによれば、従来技術に比較して少ない２個の信号端子を用いて全二重双方向非同期シリアルデータ通信を実現することができ、これにより、装置１００Ｂ，２００Ｂのハードウェアのコストを大幅に軽減できる。
【産業上の利用可能性】
【００７３】
以上詳述したように、本発明に係るシリアルインターフェース装置とそれを用いた双方向シリアルインターフェースシステム並びにシリアルインターフェース装置のためのシリアル通信方法によれば、上記の構成を有することにより、従来技術に比較して少ない２個の信号端子を用いて従来技術に係るＵＡＲＴインターフェースと同等の半二重又は全二重の双方向非同期シリアルデータ通信を実現することができ、これにより、各装置のハードウェアのコストを大幅に軽減できる。また、上記第１と第２のレベル調整回路を備えることにより、相手装置と電源電圧が異なる場合であっても、出力電圧を調整してデータ通信を行うことができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施形態に係る、マスタ装置１００とスレーブ装置２００とから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。
【図２】図１のマスタ装置１００により実行されるデータ送信処理の第１の部分と、図１のスレーブ装置２００により実行されるデータ受信処理の第１の部分とを示すフローチャートである。
【図３】図１のマスタ装置１００により実行されるデータ送信処理の第２の部分と、図１のスレーブ装置２００により実行されるデータ受信処理の第２の部分とを示すフローチャートである。
【図４】図１のマスタ装置１００により実行されるデータ送信処理の第３の部分と、図１のスレーブ装置２００により実行されるデータ受信処理の第３の部分とを示すフローチャートである。
【図５】第１及び第２の実施形態に係る双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図である。
【図６】本発明の第２の実施形態に係る、マスタ装置１００Ａとスレーブ装置２００Ａとから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。
【図７】図６のマスタ装置１００Ａにより実行されるデータ送信処理の第１の部分と、図６のスレーブ装置２００Ａにより実行されるデータ受信処理の第１の部分とを示すフローチャートである。
【図８】図６のマスタ装置１００Ａにより実行されるデータ送信処理の第２の部分と、図６のスレーブ装置２００Ａにより実行されるデータ受信処理の第２の部分とを示すフローチャートである。
【図９】図６のマスタ装置１００Ａにより実行されるデータ送信処理の第３の部分と、図６のスレーブ装置２００Ａにより実行されるデータ受信処理の第３の部分とを示すフローチャートである。
【図１０】本発明の第３の実施形態に係る、マスタ装置１００Ｂとスレーブ装置２００Ｂとから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。
【図１１】図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理の第１の部分と、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理の第１の部分とを示すフローチャートである。
【図１２】図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理の第２の部分と、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理の第２の部分とを示すフローチャートである。
【図１３】図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理の第３の部分と、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理の第３の部分とを示すフローチャートである。
【図１４】図１０のマスタ装置１００Ｂにより実行されるデータ送受信処理の第４の部分と、図１０のスレーブ装置２００Ｂにより実行されるデータ送受信処理の第４の部分とを示すフローチャートである。
【図１５】第３の実施形態に係る双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図である。
【図１６】従来技術に係る、マスタ装置３００とスレーブ装置４００とから構成される双方向シリアルインターフェースシステムの構成を示すブロック図である。
【図１７】図１６の双方向シリアルインターフェースシステムにおいて用いる各信号の信号フォーマットを示すタイミングチャートである。
【図１８】図１７の双方向シリアルインターフェースシステムにおいて実行される信号の送受信手順を示すシーケンス図である。
【符号の説明】
【００７５】
１００，１００Ａ，１００Ｂ…マスタ装置、
１０１，１０１Ａ…ＣＰＵ、
１０２，１０２Ａ，１０２Ｂ…ＵＡＲＴインターフェース、
１０３，１０３Ａ，１０３Ｂ…制御線、
１０４，１０５…信号端子、
１０６，１６２…Ｐ／Ｓ変換器、
１０７，１０８，１１０，１１１…バッファアンプ、
１０９，１５２…Ｓ／Ｐ変換器、
１１２，１１２Ａ，１２１，１２２，１３１，１４１…スイッチ、
１１５…データバッファメモリ、
１３０，１４０…レベル調整回路、
１３２，１４２…プルアップ抵抗、
１５１，１６１…セレクタ、
Ｃ１０７，Ｃ１０８，Ｃ１１０，Ｃ１１１，Ｃ１１２，Ｃ１１２Ａ，Ｃ１３１，Ｃ１４１，Ｃ１５１，Ｃ１６１…制御信号、
２００，２００Ａ，２００Ｂ…スレーブ装置、
２０１，２０１Ａ…ＣＰＵ、
２０２，２０２Ａ，２０２Ｂ…ＵＡＲＴインターフェース、
２０３，２０３Ａ，２０３Ｂ…制御線、
２０４，２０５…信号端子、
２０６，２６２…Ｐ／Ｓ変換器、
２０７，２０８，２１０，２１１…バッファアンプ、
２０９，２５２…Ｓ／Ｐ変換器、
２１２，２１２Ａ，２２１，２２２，２３１，２４１…スイッチ、
２１５…データバッファメモリ、
２３０，２４０…レベル変換回路、
２３１，２４１…プルアップ抵抗、
２５１，２６１…セレクタ、
Ｃ２０７，Ｃ２０８，Ｃ２１０，Ｃ２１１，Ｃ２１２，Ｃ２１２Ａ，Ｃ２２１，Ｃ２２２，Ｃ２３１，Ｃ２４１，Ｃ２５１，Ｃ２６１…制御信号。
【図１】
2008009608.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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