(57)【要約】【課題】フラッシュメモリのプログラム動作中や消去動作中において、停電や動作エラーが発生しても、システム復帰時に停電やエラー発生直前の動作状態を容易に検出することができる電子機器を提供する。【解決手段】本発明は、フラッシュメモリを内蔵する電子機器において、フラッシュメモリとそれを制御する制御部とを接続するバスの情報を、所定のタイミングで記録する補助不揮発性メモリを有する。この補助不揮発性メモリは、好ましくは、フラッシュメモリよりも高速書き込みが可能なメモリであり、例えば、ＦｅＲＡＭ（Ferroelectric ＲＡＭ）が実際的な例である。ＦｅＲＡＭは、強誘電体の分極作用を利用したメモリであり、通常は、ＤＲＡＭと同様に動作し、電源がオフになっても記録されたデータは保持される。しかも、その書き込みに要する時間は、従来のフラッシュメモリで使用されるフローティングゲート型のＭＯＳトランジスタからなる不揮発性メモリよりも高速である。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリからなるフラッシュメモリと、バスを介して前記フラッシュメモリに接続され、前記バスを介して制御コマンドを供給し前記フラッシュメモリを制御する制御部とを有する電子機器において、前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリを有し、前記制御部は、所定のタイミングで、前記補助不揮発性メモリに前記バスの情報を記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項２】
請求項１において、前記制御部は、前記フラッシュメモリへのプログラム動作または消去動作を指示する時に、前記バスの情報を前記補助不揮発性メモリに記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項３】
請求項２において、前記制御部は、複数サイクルにわたり所定の制御コマンドの組み合わせを前記フラッシュメモリに供給することにより、前記プログラム動作または消去動作の指示を行い、前記制御部は、前記複数サイクル毎に前記制御コマンドを、前記補助不揮発性メモリに記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項４】
請求項２において、前記制御部は、前記プログラム動作または消去動作の指示に応答して前記フラッシュメモリが返信する動作中を知らせるフラグ信号に応答して、前記バスに供給された制御コマンドを、前記補助不揮発性メモリに記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項５】
請求項１において、前記制御部は、前記プログラム動作または消去動作中にエラーが発生した時に前記フラッシュメモリが返信する動作エラーを知らせるフラグ信号に応答して、前記バスの情報を前記補助不揮発性メモリに記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項６】
請求項１において、前記制御部は、前記補助不揮発性メモリに、前記フラッシュメモリへの書き込みデータまたは前記電子機器の属性情報を記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項７】
不揮発性メモリからなるフラッシュメモリと、バスを介して前記フラッシュメモリに接続され、前記バスを介して制御コマンドを供給し前記フラッシュメモリを制御する制御部とを有する電子機器において、前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリを有し、前記制御部は、前記フラッシュメモリにプログラム動作または消去動作の指示を行い、前記指示に応答して前記フラッシュメモリが返信する動作中及び動作終了を知らせるフラグ信号の履歴を、前記補助不揮発性メモリに記憶することを特徴とするフラッシュメモリを有する電子機器。
【請求項８】
不揮発性メモリからなるフラッシュメモリと、バスを介して前記フラッシュメモリに接続され、前記バスを介して制御コマンドを供給し前記フラッシュメモリを制御する制御部とを有する電子機器において、前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリを有し、前記制御部は、前記フラッシュメモリがプログラム不良または消去不良を発生した時のアドレスを前記補助不揮発性メモリに記憶し、前記記憶したアドレスへのプログラム動作または消去動作を禁止することを特徴とするフラッシュメモリを有する電子機器。
【請求項９】
請求項１乃至８のいずれかにおいて、前記補助不揮発性メモリは、強誘電体の分極作用を利用した強誘電体メモリ（ＦｅＲＡＭ）であることを特徴とするフラッシュメモリを有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリカードや携帯電子機器等の不揮発性メモリからなるフラッシュメモリとそれを制御する制御部とを有する電子機器において、停電によるシステムダウンやシステムエラーの発生時におけるシステムの回復及びその処理を適切かつ容易に行うことができるフラッシュメモリを有する電子機器に関する。
【背景技術】
【０００２】
フラッシュメモリを内蔵したメモリカードや、フラッシュメモリを内蔵した電子手帳等の携帯電子機器は、内蔵されたフラッシュメモリにデータを記録し、記録したデータを適宜読み出す。フラッシュメモリは、通常、フローティングゲート型のＭＯＳトランジスタからなる不揮発性メモリで構成され、データの記録を行うプログラム、データの消去を行うイレーズ、及びデータの読み出しを行うリード動作を有する。一般に、プログラムモード、イレーズモードの動作は、リードモードに比較して、長時間を要するが、フラッシュメモリは、電源が遮断されている間も記録されたデータが保持される不揮発性であることから、メモリカードや携帯電子機器等の電源の使用が制限される状況で使用される電子機器に最適なメモリである。
【０００３】
図１３は、従来のメモリカード等の比較的小規模な電子機器の構成図である。この電子機器１００は、フラッシュメモリからなるメインメモリ２とそれを制御する制御回路１とを有し、それらがバス４で接続される。かかる電子機器１００は、パーソナルコンピュータ等に装着され、メインメモリ２にユーザのデータ等が記録される。パーソナルコンピュータからの要求に応じて、制御回路１は、バス４を介してメインメモリに数サイクルのコマンドを供給し、それに応答してメインメモリ２は、イレーズやプログラム動作等を行う。
【０００４】
図１４は、従来の携帯電子機器等の比較的大規模な電子機器の構成図である。この電子機器１００は、制御回路１とフラッシュメモリからなるメインメモリ２に加えて、ＤＲＡＭやＳＲＡＭ等の比較的高速にデータの書き込みを行うことができるテンポラリメモリ３を有する。テンポラリメモリ３は、バス５とテンポラリメモリ制御線６とを介して制御回路１に接続される。そして、揮発性メモリからなるテンポラリメモリ３には、電池８が接続され、電源遮断時のデータの保持を可能にする。
【０００５】
テンポラリメモリ３は、制御回路１がメインメモリ２に書き込みを行う時の書き込みデータが一時的に書き込まれ、テンポラリメモリ３に一時的に記録された書き込みデータが、比較的書き込みに時間を要するメインメモリ２に、時間をかけて書き込まれる。また、電子機器１００のベンダー情報等の属性情報も、テンポラリメモリ３に記録される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来のフラッシュメモリを内蔵する電子機器は、フラッシュメモリへのプログラムやイレーズ中に停電やエラーが発生した場合、復帰後に停電やエラー発生時の状況を知る手段がない。従って、カードメモリの場合においては、パーソナルコンピュータ側のカードドライバやファイルシステムに、その停電やエラーが発生した時の状況を検出して対処できるようにする機能をもたせることが必要であり、システム側の負担が大きくなる傾向にある。
【０００７】
更に、カードメモリ等は携帯性に富んでいるが、カードメモリ内にエラー発生要因が含まれている場合、それを検出することができず、カードメモリの流用性を損なうという問題がある。
【０００８】
また、図１４で示したテンポラリ・メモリ３を有する場合も、同様に停電やエラー発生によりメインメモリ２へのプログラムやイレーズが中断された場合には、復帰後にその状況を検出することが困難であり、復帰に時間を要するという問題がある。
【０００９】
そこで、本発明の目的は、停電やエラー発生によりプログラム動作やイレーズ動作が中断された場合でも、復帰時にその中断時の情報を容易に検出することができ、停電やエラー発生に対して短時間で且つ容易に復帰することができるフラッシュメモリ内蔵の電子機器を提供することにある。
【００１０】
更に、本発明の目的は、フラッシュメモリの動作に不具合が発生した場合に、その情報を保持し、不具合発生後の復帰時に、短時間でかつ容易に復帰することができるフラッシュメモリ内蔵の電子機器を提供することにある。
【００１１】
更に、本発明の目的は、使用時においてフラッシュメモリに不良ビットが発生した場合でも継続して使用することができるフラッシュメモリ内蔵の電子機器を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成する為に、本発明は、フラッシュメモリを内蔵する電子機器において、フラッシュメモリとそれを制御する制御部とを接続するバスの情報を、所定のタイミングで記録する補助不揮発性メモリを有する。この補助不揮発性メモリは、好ましくは、フラッシュメモリよりも高速書き込みが可能なメモリであり、例えば、ＦｅＲＡＭ（Ferroelectric ＲＡＭ）が実際的な例である。ＦｅＲＡＭは、強誘電体の分極作用を利用したメモリであり、通常は、ＤＲＡＭと同様に動作し、電源がオフになっても記録されたデータは保持される。しかも、その書き込みに要する時間は、従来のフラッシュメモリで使用されるフローティングゲート型のＭＯＳトランジスタからなる不揮発性メモリよりも高速である。
【００１３】
上記の目的を達成するために、本発明は、不揮発性メモリからなるフラッシュメモリと、バスを介して前記フラッシュメモリに接続され、前記バスを介して制御コマンドを供給し前記フラッシュメモリを制御する制御部とを有する電子機器において、前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリを有し、前記制御部は、所定のタイミングで、前記補助不揮発性メモリに前記バスの情報を記憶することを特徴とする。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１５】
図１は、本発明の第１の実施の形態例の電子機器の構成図である。図１に示される通り、電子機器１００は、フラッシュメモリからなるメインメモリ２とそれを制御する制御回路（ＣＰＵ）１とを有し、それらはアドレス信号線とデータ信号線等を有するバス４で接続される。更に、電子機器１００は、ＦｅＲＡＭからなる補助不揮発性メモリ１０を有し、バス４から分岐したバス１２が接続される。また、補助不揮発性メモリ１０は、制御回路１からのＦｅＲＡＭ用のコントロール信号１４により制御される。
【００１６】
補助不揮発性メモリ１０は、強誘電体の分極作用を利用したメモリであり、例えばＭＯＳ型のセルトランジスタのゲート酸化膜に強誘電体を利用し、そのゲート酸化膜に電圧を印加することで分極状態を作り、この分極状態が電源を遮断しても維持されることで不揮発性メモリの機能を持つ。分極状態に応じてセルトランジスタがオン、オフすることにより読み出しが行われる。また、分極状態にするための書き込みに要する時間は、フローティングゲート型のＭＯＳトランジスタを利用するフラッシュメモリに比べて短い。
【００１７】
図２は、図１の電子機器の動作タイミングチャート図である。図２は、ＦｅＲＡＭのステータスとして、チップ単位で消去を行うチップ・イレーズＳ１、セクタ単位で消去を行うセクタ・イレーズＳ２、読み出しを行うリードＳ３、そして、プログラムを行うプログラムＳ４が例示される。それぞれのステータスにおいて、制御回路であるＣＰＵ１は、バス４のアドレスバスやデータバスに、制御コマンドや対象アドレス等を供給する。それに応じて、フラッシュメモリからなるメインメモリ２は、それぞれのステータスで動作期間になる。
【００１８】
例えば、フラッシュメモリ２の動作期間の前半に、制御コマンドがバス４に供給され、それによりフラッシュメモリ２はそのステータスの動作を認識する。したがって、制御回路１は、ＦｅＲＡＭのコントロール信号１４を補助不揮発性メモリ１０に供給し、補助不揮発性メモリ１０は、そのコントロール信号１４に応答して、バス４の情報を記録する。このバス情報の記録は、ステータス毎に行われ、補助不揮発性メモリ１０には、最新のステータスでの或いは最新の複数ステータスでのバス情報のみが記録される。したがって、補助不揮発性メモリ１０はそれほど大きな記憶容量は必要ない。
【００１９】
図２の例では、ステータスＳ１，Ｓ２，Ｓ３においては、正常に動作が終了しているが、サイクルＳ４のプログラム動作時において何らかのエラーまたは停電が発生する。その場合、その後の電子機器の電源立ち上げ時において、制御回路１は、補助不揮発性メモリ１０に記録された、エラー発生の直前のバス情報を読み出す。そして、制御回路１は、エラー発生時のバス情報から、エラー発生時のステータスを知ることができる。このステータスには、チップ・イレーズ、セクタ・イレーズ、リード、プログラムのいずれかの情報が含まれる。また、セクタ・イレーズやプログラムの場合には、消去対象またはプログラム対象のアドレスも含まれる。従って、制御回路１は、どのアドレスへの消去またはプログラム中にエラーが発生したかを電源立ち上げ時に知ることができるので、電源立ち上げ後直ぐにエラー発生時の消去動作またはプログラム動作を開始することができる。従来の電子機器では、エラー発生時には、電源立ち上げ後にメインメモリのデータの内容をチェックし、プログラムされていないセルのアドレスを検出する必要があった。
【００２０】
更に、エラーの発生が、停電等ではなく、セル不良によるプログラム不良の場合は、その不良セルのアドレス番地を、マスクアドレスとして補助不揮発性メモリ１０に記録する。かかるマスクアドレスを利用することで、その後の不良セルへのプログラムを禁止することができる。この点については、後で詳述する。
【００２１】
補助不揮発性メモリ１０には、最新のバス情報のみが記録される。今仮に、１サイクル毎に補助不揮発性メモリ１０にバス情報を更新するとする。メインメモリが４Ｍビットで入出力端子Ｉ／Ｏが１６本とすると、アドレスバスが１８ビット、入出力端子用のデータバスが１６ビット、及びメインメモリへのコントロールピン数ビットで、合計４０ビットの容量を補助不揮発性メモリ１０が有していれば良い。
【００２２】
電子機器１００は、例えばメモリカードの場合は、異なるパーソナルコンピュータに接続される。その場合、メモリカード内の補助不揮発性メモリ１０には、前回のエラー発生時のバス情報が保持されているので、異なるパーソナルコンピュータでも、その情報を読み出して、エラー発生時の状況を認識することができ、システムの信頼性を上げることができる。
【００２３】
図３は、第１の実施の形態例の電子機器の詳細図である。この例では、フラッシュメモリからなるメインメモリ２が、４Ｍビットの容量を有し、バス４が、１８本のアドレスバスＡＤＤと、１６本のデータバスＤ−Ｉ／Ｏと、数本のコントロールバスＣＴＬとを有する。コントロールバスＣＴＬは、例えば、チップイネーブル／ＣＥ、アウトプットイネーブル／ＯＥ、ライトイネーブル／ＷＥ等を有する。これらのバスは、更に分岐して補助不揮発性メモリ１０にも接続される。
【００２４】
図４は、図３の電子機器の動作タイミングチャート図である。図４には、複数の動作ステータスのうち、チップイレーズの例が示される。チップイレーズは、重要な記憶データを消去することになるので、エラーにより記憶データが消去されないように、制御回路１が６サイクルの制御コマンドを供給することにより、フラッシュメモリ２にそれを認識させる。即ち、第１のサイクルから第６のサイクルまで、アドレスバスＡＤＤとデータバスＤ−Ｉ／Ｏとに図示の如き制御コマンドが供給される。制御回路１は、ＦｅＲＡＭコントロール信号１４により、各サイクルでの制御コマンドを補助不揮発性メモリ１０に記録させる。即ち、６サイクル分の制御コマンドが補助不揮発性メモリ１０に記録される。その後、チップ全体の消去動作が実行される。
【００２５】
上記の制御コマンドを供給するサイクルは、例えば１００ｎsec 程度を要するのに対して、その後の消去動作には、例えば数sec を要する。従って、６サイクルのコマンドシーケンスをバス４に供給している時間は、約６００ｎsec 程度であるのに対して、その後の消去動作は、それより遙かに長い数秒を要するのである。従って、図２において説明した通り、各ステータスの動作期間の前半においてバス４に供給される制御コマンドを記録し、エラー発生後の電源立ち上がり時において、エラー発生直前の６サイクル分の制御コマンドを分析することで、制御回路１は、エラー発生直前の動作状態を容易に検出することができる。
【００２６】
図５は、制御コマンドの例を示す図である。リード動作では、３サイクルの制御コマンドと４サイクル目の読み出しアドレスＲＡに応答して、フラッシュメモリ２は、データバスＤ−Ｉ／Ｏに読み出しデータＲＤを出力する。プログラム動作では、３サイクルの制御コマンドと４サイクル目のプログラムアドレスＰＡとプログラムデータＰＤに応答して、フラッシュメモリ２は、プログラム動作を行う。プログラム動作は、対象アドレスを一旦消去し、その後プログラムし、プログラムベリファイ等が必要であり、コマンドシーケンスに比較して長時間を要する。更に、チップ・イレーズとセクタ・イレーズ動作では、６サイクルの制御コマンドが供給され、それに応答して、フラッシュメモリ２は消去動作を行う。両イレーズは、６サイクル目の制御コマンドで区別される。セクタ・イレーズの場合は、６サイクル目にセクタアドレスＳＡが供給される。
【００２７】
図５の制御コマンドの例で明らかな通り、各ステータスの前半においてバス４に出力される制御コマンドを補助不揮発性メモリ１０に記録することで、その後のプログラム動作中や消去動作中にエラーが発生した場合、エラー発生直前の動作内容、動作対象アドレスＰＡ，ＳＡを読み出すことができる。また、消去動作の場合、７サイクル目以降に消去対象アドレスがバス４に供給されるので、かかる消去対象アドレスを補助不揮発性メモリ１０に記録することにより、エラー発生直前の消去対象アドレスを知ることができる。
【００２８】
図６は、第２の実施の形態例の電子機器の構成図である。この例では、バス４に含まれフラッシュメモリ２から制御回路１に供給されるフラグ信号である、レディービジー信号ＲＹ／ＢＹとタイミングリミット超過信号ＤＱ５とが、補助不揮発性メモリ１０にも接続される。そして、これらのフラグ信号のタイミングで、バス４内のアドレスバスＡＤＤ、データバスＤ−Ｉ／Ｏ及びコントロールバスＣＴＬを含むバス線１３のデータが、バス情報として補助不揮発性メモリ１０に記録される。
【００２９】
図７は、図６の動作タイミングチャート図である。図７には、ステータスＳ１１〜Ｓ１４として、イレーズ、プログラム、プログラム、プログラムの例が示される。上記したフラグ信号は、消去動作とプログラム動作の場合にフラッシュメモリ２から出力される。例えば、レディービジー信号ＲＹ／ＢＹは、フラッシュメモリにおいて消去またはプログラム動作が実行中の時にＬレベルになり、それらの動作が終了するとＨレベルになる。プログラム動作においては、レディービジー信号ＲＹ／ＢＹは図５に示したコマンドシーケンスの４サイクル目でＬレベルになる。同様に、消去動作においては、図５に示したコマンドの６サイクル目でＬレベルになる。そして、動作が終了するとＨレベルになる。図７に示される通りである。従って、このレディービジー信号ＲＹ／ＢＹに応答して、制御回路１が、ＦｅＲＡＭコントロール信号１４により、補助不揮発性メモリ１０にバス１３の情報を記録させる。これにより、実際に消去或いはプログラム動作が開始してから以降のバス情報が、補助不揮発性メモリ１０に記録される。その結果、エラー発生時において、エラー発生直前の動作履歴を補助不揮発性メモリ１０から読み出すことができる。
【００３０】
もう一つのフラグ信号であるタイミングリミット超過信号ＤＱ５は、プログラムまたは消去時間が規定限界を超えた場合に、フラッシュメモリ２が出力する。従って、タイミングリミット超過信号ＤＱ５がＬレベルの間は、規定限界を超えていないことを意味するので、各ステータスの動作期間中において、信号ＤＱ５がＬレベルを維持している限り、それぞれの消去またはプログラム動作が正常に行われていることを意味する。また、図７のステータスＳ１４に示される通り、動作中に信号ＤＱ５がＨレベルになると、プログラムエラーが発生したことを意味する。従って、信号ＤＱ５のＬレベルからＨレベルへの変化に応答して、制御回路１が、ＦｅＲＡＭコントロール１４により、補助不揮発性メモリ１０にバス情報を記録させる。その結果、プログラムエラーが発生したアドレス情報等を、補助不揮発性メモリ１０に記録することができる。
【００３１】
この記録されたエラー発生時のアドレスを利用することにより、そのアドレスからの再プログラム実行、或いはその後のエラー発生アドレスへのプログラム禁止などに利用することができる。
【００３２】
図７に示された、レディービジー信号ＲＹ／ＢＹに応答してバス情報を記録することと、タイミングリミット超過信号ＤＱ５に応答してバス情報を記録することの両方を行うことで、より詳細なエラー情報を補助不揮発性メモリ１０に記録することができる。
【００３３】
図８は、第３の実施の形態例の電子機器の構成図である。この例では、制御回路１とメインメモリ２とを接続するバス４のうち、上記したレディービジー信号ＲＹ／ＢＹの履歴が、ＦｅＲＡＭコントロール信号１４に応答して補助不揮発性メモリ１０に記録される。
【００３４】
図９は、図８の動作タイミングチャート図である。上記した通り、レディービジー信号ＲＹ／ＢＹは、消去動作あるいはプログラム動作において、動作中にＬレベル、動作完了するとＨレベルになる。従って、このレディービジー信号ＲＹ／ＢＹの状態を補助不揮発性メモリ１０に記録することにより、エラーが発生してシステムがダウンした場合、エラー発生は、消去あるいはプログラム動作中に発生したか否かを知ることができる。かかる情報を記録することで、システム復帰時において、再度消去あるいはプログラム動作を実行すべきか否かの判断に利用することができる。
【００３５】
図９に示される通り、レディービジー信号ＲＹ／ＢＹがＨレベルからＬレベルに切り替わる時、及びＬレベルからＨレベルに切り替わる時に、制御回路１は、コントロール信号１４により、補助不揮発性メモリ１０にレディービジー信号ＲＹ／ＢＹの状態を記録させる。従って、エラー発生後のシステム復帰時において、補助不揮発性メモリ１０に記録されている最後のレディービジー信号ＲＹ／ＢＹをチェックすることで、動作中にエラー発生したか（ＲＹ／ＢＹ＝Ｌ）、動作終了後にエラー発生したか（ＲＹ／ＢＹ＝Ｈ）を検出することができる。即ち、正常終了したか不正常終了したかを検出することができる。しかも、補助不揮発性メモリ１０は、レディービジー信号ＲＹ／ＢＹの１ビットのみを記録するだけであるので、記憶容量を小さくすることができる。
【００３６】
図１０は、第４の実施の形態例の電子機器の構成図である。この例は、補助不揮発性メモリ１０内に、バス記憶領域１０１とマスクアドレス領域１０２とを有する。そして、バス記憶領域１０１には、バス４から分岐したバス１２の情報が上記してきた所定のタイミングで記録される。一方、マスクアドレス領域１０２には、プログラム不良あるいは消去不良が発生した時のアドレスが記録される。そして、バス記憶領域１０１内のバス情報は、システムが復帰した時の自動解析により読み出されて、システム復帰後の動作に利用される。一方、マスクアドレス領域１０２に記録されたアドレスは、システム復帰後に制御回路１により読み出され、その後のアクセスが禁止される。
【００３７】
図１１は、第５の実施の形態例の電子機器の構成図である。この例は、補助不揮発性メモリ１０内に、バス記憶領域１０１とテンポラリ領域１０４とを有する。バス記憶領域１０１には、図１０と同様に所定のタイミングでバス情報が記録される。また、テンポラリ領域１０４は、従来例で説明したテンポラリメモリ３と同様に、一次的に書き込みデータを記録したり、メモリカードの属性データを記録したりするのに利用される。電池を必要としないで書き込み及び読み出し動作が高速なＦｅＲＡＭを利用することにより、従来のテンポラリメモリ３と同等の機能をもたせることができる。
【００３８】
図１２は、更に、第６の実施の形態例の電子機器の構成図である。この例では、フラッシュメモリ領域３０からなるメインメモリ２のチップ内に、ＦｅＲＡＭからなる補助不揮発性メモリ領域３２が設けられる。従って、フラッシュメモリ領域３０に供給されるバスの情報が、接続線３４を介して補助不揮発性メモリ３２に供給され、所定のタイミングで記録される。
【００３９】
以上説明した通り、本発明によれば、プログラム動作や消去動作に長時間を要するフラッシュメモリにおいて、動作中にエラーが発生しても、その直前のバス情報が補助不揮発性メモリに記録されるので、システム復帰後にその補助不揮発性メモリに記録されたバス情報を解析することにより、エラー発生時の動作状況を容易に知ることができ、復帰後の作業を容易にする。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施の形態例の電子機器の構成図である。
【図２】図１の電子機器の動作タイミングチャート図である。
【図３】第１の実施の形態例の電子機器の詳細図である。
【図４】図３の電子機器の動作タイミングチャート図である。
【図５】制御コマンドの例を示す図である。
【図６】第２の実施の形態例の電子機器の構成図である。
【図７】図６の動作タイミングチャート図である。
【図８】第３の実施の形態例の電子機器の構成図である。
【図９】図８の動作タイミングチャート図である。
【図１０】第４の実施の形態例の電子機器の構成図である。
【図１１】第５の実施の形態例の電子機器の構成図である。
【図１２】第６の実施の形態例の電子機器の構成図である。
【図１３】従来例の電子機器の構成図である。
【図１４】従来例の電子機器の構成図である。
【符号の説明】
【００４１】
１ 制御回路
２ フラッシュメモリ、メインメモリ
４ バス
１０ 補助不揮発性メモリ、ＦｅＲＡＭ
１４ ＦｅＲＡＭのコントロール信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成20年6月25日(2008.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリからなるフラッシュメモリにバスを介して接続され、前記バスを介して制御コマンドを供給して前記フラッシュメモリを制御する制御回路において、
前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリに前記バスを介して接続され、
前記フラッシュメモリへのリード動作、プログラム動作または消去動作を指示する時に、前記補助不揮発性メモリに前記バスの情報を記憶させること
を特徴とする制御回路。
【請求項２】
前記制御回路は、アドレスバスまたはデータバスを介して、前記フラッシュメモリおよび前記補助不揮発性メモリに接続されることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記制御回路は、前記補助不揮発性メモリに記憶された前記バスの情報を所定のタイミングで読み出すことを特徴とする請求項１又は請求項２に記載の制御回路。
【請求項４】
前記所定のタイミングは、前記制御回路を搭載する電子機器の電源立ち上げ時であることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記補助不揮発性メモリへの前記バスの情報の記憶は、前記制御回路が前記補助不揮発性メモリに供給する制御信号に同期して行われることを特徴とする請求項１、請求項２、請求項３又は請求項４に記載の制御回路。
【請求項６】
前記フラッシュメモリメモリは、前記制御コマンドに対応するステータス期間を有し、前記補助不揮発性メモリへの前記バスの情報の記憶は、前記ステータス期間の中間よりも前の期間で行われることを特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の制御回路。
【請求項７】
前記制御回路は、前記制御コマンド又はアドレスを複数のサイクルに分割して前記フラッシュメモリメモリに供給することを特徴とする請求項１、請求項２、請求項３、請求項４、請求項５又は請求項６に記載の制御回路。
【請求項８】
不揮発性メモリにリード動作、プログラム動作または消去動作の何れか一つを示す制御コマンドをバスを介して供給し、
前記制御コマンドを供給するときに、前記フラッシュメモリより書き込み動作が速い補助不揮発性メモリに前記バスの情報を記憶させ、
電源投入時に前記補助不揮発性メモリから前記バスの情報を読み出すことを特徴とするフラッシュメモリの制御方法。
【請求項９】
前記制御コマンドを処理するサイクル時間の前半に前記補助不揮発性メモリへの前記バスの情報の記憶が行われことを特徴とする請求項８に記載のフラッシュメモリの制御方法。
【請求項１０】
前記制御コマンド又はアドレスを複数のサイクルに分割して前記フラッシュメモリメモリに供給することを特徴とする請求項８又は請求項９に記載のフラッシュメモリの制御方法。