(57)【要約】【課題】能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供する。【解決手段】半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されてなり、複数個の能動素子３１〜３３，４１〜４３または受動素子５１，５２が、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されてなり、二個以上の素子が、当該素子に通電するための一組の電極ｄｒ１，ｄｒ２が半導体基板２０の両側の表面Ｓ１，Ｓ２に分散して配置されてなる、両面電極素子４１〜４３，５１，５２である半導体装置１００とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板を用いた能動素子または受動素子が、一つの半導体基板に複数個形成されてなる半導体装置であって、
前記半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、
前記複数個の能動素子または受動素子が、それぞれ異なる前記フィールド領域に分散して配置されてなり、
前記複数個の能動素子または受動素子のうち、二個以上の素子が、
当該素子に通電するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子であることを特徴とする半導体装置。
【請求項２】
前記半導体装置が、ハーフブリッジ回路が構成されてなる半導体装置であり、
該半導体装置に、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる２個の同一構造を有する縦型トランジスタ素子が含まれてなり、
別の両面電極素子を介して直列接続された２個の前記縦型トランジスタ素子で、前記ハーフブリッジ回路が構成されてなり、
前記直列接続された２個の縦型トランジスタ素子の接続点から、前記ハーフブリッジ回路の出力が取り出されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置が、３相インバータのパワーモジュールが構成されてなる半導体装置であり、
前記半導体装置に、前記ハーフブリッジ回路が３組構成されてなり、
前記３組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記３相インバータの各相の出力が取り出されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体装置が、Ｈブリッジ回路が構成されてなる半導体装置であり、
前記半導体装置に、前記ハーフブリッジ回路が２組構成されてなり、
前記２組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記Ｈブリッジ回路の出力が取り出されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記半導体装置が、２個一組でハーフブリッジ回路を構成するための半導体装置であり、
２個の該半導体装置に、それぞれ、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる同一構造を有する縦型トランジスタ素子が含まれてなり、
２個の該半導体装置が、１本のリードを挟んで積層され、
２個の該半導体装置における前記縦型トランジスタ素子同士が、前記リードを介して直列接続されて、前記ハーフブリッジ回路が構成され、
前記リードから、前記ハーフブリッジ回路の出力が取り出されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体装置が、２個一組で３相インバータのパワーモジュールを構成するための半導体装置であり、
該半導体装置に、それぞれ、前記両面電極素子として３個の前記縦型トランジスタ素子が含まれてなり、
２個の該半導体装置で、前記ハーフブリッジ回路が３組構成されてなり、
３本の前記リードから、前記３相インバータの各相の出力が取り出されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置が、２個一組でＨブリッジ回路を構成するための半導体装置であり、
該半導体装置に、それぞれ、前記両面電極素子として２個の前記縦型トランジスタ素子が含まれてなり、
２個の該半導体装置で、前記ハーフブリッジ回路が２組構成されてなり、
２本の前記リードから、前記Ｈブリッジ回路の出力が取り出されることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記縦型トランジスタ素子と並列に、別の両面電極素子からなるダイオード素子が接続されてなることを特徴とする請求項２乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記両面電極素子が、電力用途のパワー素子であり、
前記半導体装置における能動素子または受動素子のうち、少なくとも一個の素子が、
当該素子に通電するための一組の電極が前記半導体基板の片側の表面にまとめて配置されてなる、片面電極素子であり、
前記片面電極素子が、前記両面電極素子の制御に用いられることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記両面電極素子の一組の電極が、前記半導体基板の両側で、それぞれ配線接続されてなることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記両面電極素子の前記半導体基板における一方の側の電極が、回路基板に設けられた配線によって接続されてなることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記両面電極素子が、電力用途のパワー素子であり、
前記両面電極素子の前記半導体基板における一方の側の電極が、回路基板に設けられたヒートシンクに接続されてなることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体基板が、
バルク単結晶シリコン基板上にシリコンエピタキシャル層を形成した、エピタキシャル基板であることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記絶縁分離トレンチが、
トレンチ内に絶縁体が埋め込まれてなる絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる絶縁分離トレンチおよびトレンチ内に空洞が形成されてなる絶縁分離トレンチのいずれかであることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体基板の少なくとも一方の面側に、前記半導体基板と異なる導電型または異なる濃度の不純物拡散層が形成されてなることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記不純物拡散層が、
前記複数のフィールド領域のうち、一部のフィールド領域に形成されてなることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
一つの半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、
前記半導体基板を用いた能動素子または受動素子が、当該半導体基板に複数個形成され、それぞれ異なる前記フィールド領域に分散して配置されてなり、
前記複数個の能動素子または受動素子のうち、二個以上の素子が、
当該素子を駆動するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子である半導体装置の製造方法であって、
所定厚さの素子形成用半導体基板を準備する基板準備工程と、
前記複数のフィールド領域となる各領域を取り囲むようにして、前記素子形成用半導体基板の第１面側表面から所定深さに、未貫通絶縁分離トレンチを形成する未貫通絶縁分離トレンチ形成工程と、
前記素子形成用半導体基板の第２面側から、前記未貫通絶縁分離トレンチの先端が露出するまで研磨して、素子形成用半導体基板を前記半導体基板とすると共に未貫通絶縁分離トレンチを前記絶縁分離トレンチとする基板研磨工程と、
前記素子形成用半導体基板の第１面側において、前記複数個の能動素子または受動素子を形成するための第１面側素子形成工程と、
前記基板研磨工程後、前記半導体基板の前記第２面側において、前記複数個の能動素子または受動素子を形成するための第２面側素子形成工程とを有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１面側素子形成工程を、
前記未貫通絶縁分離トレンチ形成工程と前記基板研磨工程の間で実施することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記素子形成用半導体基板が、
バルク単結晶シリコン基板上にシリコンエピタキシャル層を形成した、エピタキシャル基板であり、
前記素子形成用半導体基板の第１面側表面が、前記シリコンエピタキシャル層であることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
【請求項２１】
前記未貫通絶縁分離トレンチが、
トレンチ内に絶縁体が埋め込まれてなる未貫通絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる未貫通絶縁分離トレンチおよびトレンチ内が空洞である未貫通絶縁分離トレンチのいずれかであることを特徴とする請求項１８乃至２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記半導体基板の少なくとも一方の面側に、当該半導体基板と異なる導電型または異なる濃度の不純物拡散層が形成されてなり、
前記基板研磨工程後において、前記不純物拡散層を形成するためのイオン注入工程を実施することを特徴とする請求項１８乃至２１のいずれか一項に記載の半導体装置の製造方法。
【請求項２３】
前記不純物拡散層が、
前記複数のフィールド領域のうち、一部のフィールド領域に形成されてなることを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタとバイポーラトランジスタが一つの半導体基板に形成されてなる半導体装置およびその製造方法が、例えば、特開２００１−６０６３４号公報（特許文献１）に開示されている。図１５は、特許文献１に開示された従来の半導体装置で、半導体装置９０の断面を模式的に示した図である。
【０００３】
図１５に示す半導体装置９０は、能動素子と受動素子が一つの半導体基板１に形成された複合ＩＣである。半導体装置９０は、自動車用コントローラを構成する部材で、フューエルインジェクタ（電磁弁）等の負荷を駆動するためのものである。半導体装置９０には、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０等が集積化されている。
【０００４】
図１５の半導体装置９０では、半導体基板として、ＳＯＩ（Silicon On Insulator）基板１が使用されている。ＳＯＩ基板１は、基板貼り合わせによって製造され、ｐ型シリコン基板２の上にシリコン酸化膜３を介して薄膜のシリコン層４を配置した構成となっている。シリコン層４にはトレンチ７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに、同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により多数の島が区画形成され、各島に、アップドレインＭＯＳＦＥＴ８、ＮＰＮトランジスタ９、ＣＭＯＳ１０を構成するｎＭＯＳ，ｐＭＯＳがそれぞれ形成されている。半導体装置９０における、アップドレイン（ＵｐＤｒａｉｎ）ＭＯＳＦＥＴ８、ＮＰＮトランジスタ９およびＣＭＯＳ１０は、いずれも、これら素子を駆動するための一組の電極が半導体基板１のシリコン層４側表面にまとめて配置されてなる、片面電極素子である。
【０００５】
図１５に示す半導体装置９０のように、基板貼り合わせを用いた埋め込みシリコン酸化膜３を有するＳＯＩ基板１は、そこに形成される半導体素子の高速化や高集積化等、種々の用途に用いられている。
【０００６】
一方、基板貼り合わせによるＳＯＩ基板１を用いた半導体装置９０は、ダイマウントしてパッケージに実装するまでの加工数が多くなる等が要因となって、製造コストが増大する。この貼り合わせ基板を用いた半導体装置の製造コストの増大を抑制する方法が、特開２００１−１４４１７３号公報（特許文献２）に開示されている。特許文献２に開示された方法によれば、基板貼り合わせによるＳＯＩ基板を用いることなく素子分離構造を採用する半導体装置を製造することができ、製造工程を簡略化して、製造コストの増大を抑制することができる。
【特許文献１】特開２００１−６０６３４号公報
【特許文献２】特開２００１−１４４１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
埋め込み酸化膜を有するＳＯＩ基板は、図１５に示す半導体装置９０のように、片面電極素子の形成に適しており、それらを埋め込み酸化膜に達する絶縁分離トレンチで絶縁分離することで高速化や高集積化が可能となる。一方、埋め込み酸化膜を有するＳＯＩ基板は、埋め込み酸化膜によって基板断面方向の電流が遮られる。このため、埋め込み酸化膜を有するＳＯＩ基板は、縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のように、大電流の電力用途で用いられ、これら素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されてなる両面電極素子の形成には適していない。従って、これら縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子の多くは、１チップで形成され、他の素子との集積化が困難で、製造コストが増大する。
【０００８】
そこで本発明は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、半導体基板を用いた能動素子または受動素子が、一つの半導体基板に複数個形成されてなる半導体装置であって、前記半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、前記複数個の能動素子または受動素子が、それぞれ異なる前記フィールド領域に分散して配置されてなり、前記複数個の能動素子または受動素子のうち、二個以上の素子が、当該素子に通電するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子であることを特徴としている。
【００１０】
上記半導体装置では、複数個の能動素子または受動素子からなる集積構造を実現するにあたって、上記半導体装置に用いられる半導体基板は、埋め込み酸化膜を有するＳＯＩ基板ではなく、一般的で安価なバルク単結晶シリコン基板であってよい。また、上記半導体基板は、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて複数のフィールド領域に分割されており、これらの異なるフィールド領域に分散して、複数個の能動素子または受動素子がそれぞれ配置されている。これにより、上記半導体装置においては、複数個の能動素子または受動素子が、半導体基板を貫通する絶縁分離トレンチによって互いに絶縁分離され、集積化されることとなる。また、上記半導体基板は、埋め込み酸化膜のないバルク単結晶シリコン基板でよいため、上記半導体装置を構成する能動素子または受動素子が二個以上形成される上記両面電極素子である場合であっても、集積化が可能である。さらに、上記半導体装置は、後述する製造方法によって、安価に製造することが可能である。
【００１１】
以上のようにして、上記半導体装置は、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置であって、二個以上形成される上記両面電極素子についても絶縁分離と集積化が可能であり、安価な半導体装置とすることができる。
【００１２】
上記半導体装置は、例えば請求項２に記載のように、ハーフブリッジ回路が構成されてなる半導体装置とすることが可能で、該半導体装置に、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる２個の同一構造を有する縦型トランジスタ素子が含まれてなり、別の両面電極素子を介して直列接続された２個の前記縦型トランジスタ素子で、前記ハーフブリッジ回路が構成されてなり、前記直列接続された２個の縦型トランジスタ素子の接続点から、前記ハーフブリッジ回路の出力が取り出される構成とすることで実現することができる。
【００１３】
従って、例えば請求項３に記載のように、前記半導体装置を、３相インバータのパワーモジュールが構成されてなる半導体装置とする場合には、前記半導体装置に、前記ハーフブリッジ回路が３組構成されてなり、前記３組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記３相インバータの各相の出力が取り出される構成とすればよい。
【００１４】
あるいは、請求項４に記載のように、前記半導体装置を、Ｈブリッジ回路が構成されてなる半導体装置とする場合には、前記半導体装置に、前記ハーフブリッジ回路が２組構成されてなり、前記２組のハーフブリッジ回路におけるそれぞれの前記直列接続された２個の縦型トランジスタ素子の接続点から、前記Ｈブリッジ回路の出力が取り出される構成とすればよい。
【００１５】
また、上記半導体装置は、例えば請求項５に記載のように、２個一組でハーフブリッジ回路を構成するための半導体装置とすることが可能で、２個の該半導体装置に、それぞれ、前記両面電極素子として縦型ＭＯＳトランジスタ素子またはＩＧＢＴ素子からなる同一構造を有する縦型トランジスタ素子が含まれてなり、２個の該半導体装置が、１本のリードを挟んで積層され、２個の該半導体装置における前記縦型トランジスタ素子同士が、前記リードを介して直列接続されて、前記ハーフブリッジ回路が構成され、前記リードから、前記ハーフブリッジ回路の出力が取り出される構成とすることで実現することができる。
【００１６】
従って、例えば請求項６に記載のように、前記半導体装置を、２個一組で３相インバータのパワーモジュールを構成するための半導体装置とする場合には、該半導体装置に、それぞれ、前記両面電極素子として３個の前記縦型トランジスタ素子が含まれてなり、２個の該半導体装置で、前記ハーフブリッジ回路が３組構成されてなり、３本の前記リードから、前記３相インバータの各相の出力が取り出される構成とすればよい。
【００１７】
あるいは、請求項７に記載のように、前記半導体装置を、２個一組でＨブリッジ回路を構成するための半導体装置とする場合には、該半導体装置に、それぞれ、前記両面電極素子として２個の前記縦型トランジスタ素子が含まれてなり、２個の該半導体装置で、前記ハーフブリッジ回路が２組構成されてなり、２本の前記リードから、前記Ｈブリッジ回路の出力が取り出される構成とすればよい。
【００１８】
尚、上記半導体装置においては、請求項８に記載のように、前記縦型トランジスタ素子と並列に、別の両面電極素子からなるダイオード素子が接続されてなる構成とすることができる。これによれば、上記ダイオード素子を、フリーホイールダイオード（ＦＷＤ）として利用することが可能である。
【００１９】
上記半導体装置は、例えば請求項９に記載のように、前記両面電極素子が、電力用途のパワー素子であり、前記半導体装置における能動素子または受動素子のうち、少なくとも一個の素子が、当該素子に通電するための一組の電極が前記半導体基板の片側の表面にまとめて配置されてなる、片面電極素子であり、前記片面電極素子が、前記両面電極素子の制御に用いられる構成とすることが可能である。これによれば、上記半導体装置を、電力用途のパワー素子と該パワー素子を制御するための片面電極素子が一つの半導体基板に形成された複合ＩＣとすることができる。
【００２０】
上記半導体装置は、例えば請求項１０に記載のように、前記両面電極素子の一組の電極が、前記半導体基板の両側で、それぞれ配線接続されてなる構成としてもよいし、請求項１１に記載のように、前記両面電極素子の前記半導体基板における一方の側の電極が、回路基板に設けられた配線によって接続されてなる構成としてもよい。また、請求項１２に記載のように、前記両面電極素子が、電力用途のパワー素子である場合には、前記両面電極素子の前記半導体基板における一方の側の電極が、回路基板に設けられたヒートシンクに接続されてなる構成とすることもできる。
【００２１】
上記半導体装置は、半導体基板を貫通する絶縁分離トレンチにより絶縁分離された縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような両面電極素子が二個以上形成されるため、電力用途の半導体装置として好適である。後述するように、上記半導体装置は、バルク単結晶シリコン基板を用いることができるため、縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような両面電極素子を形成する場合、大電流化やＥＳＤ等のサージに対する耐量増加が容易である。また、埋め込み酸化膜がないため、ＳＯＩ基板を用いた半導体装置に較べて放熱性を高めることができる。
【００２２】
上記半導体装置の電力用途として、例えば上述した３相インバータのパワーモジュールが構成されてなる半導体装置とした場合、上記半導体装置における両面電極素子は、当該素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されているため、これらの電極をリードフレームやヒートシンクに直接接続することで、低損失で高い放熱性を有する３相インバータのパワーモジュールとすることができる。
【００２３】
従って、上記半導体装置は、請求項１３に記載のように、高耐圧かつ大電流駆動が必要な車載用の半導体装置として好適である。
【００２４】
上記半導体装置における半導体基板は、例えば請求項１４に記載のように、バルク単結晶シリコン基板上にシリコンエピタキシャル層を形成した、エピタキシャル基板であってもよい。
【００２５】
上記半導体装置における半導体基板は、取り扱う上で必要な所定の強度を確保するため、所定の基板厚さが必要である。また、例えば縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子のような電力用の両面電極素子を形成する場合、高耐圧とするためには、不純物濃度が低いキャリアのドリフト層が必要である。一方、低ＯＮ抵抗の素子とするためには、不純物濃度が高いドリフト層が必要である。
【００２６】
上記エピタキシャル基板によれば、バルク単結晶シリコン基板を強度確保のための支持基板とし、厚さと不純物濃度を適宜設定したシリコンエピタキシャル層をキャリアのドリフト層として、高耐圧あるいは低ＯＮ抵抗の両面電極素子を形成することが可能となる。
【００２７】
請求項１５に記載のように、上記半導体装置における絶縁分離トレンチは、例えば、トレンチ内に絶縁体が埋め込まれてなる絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる絶縁分離トレンチおよびトレンチ内に空洞が形成されてなる絶縁分離トレンチのいずれかであってよい。
【００２８】
請求項１６に記載のように、上記半導体装置においては、前記半導体基板の少なくとも一方の面側に、前記半導体基板と異なる導電型または異なる濃度の不純物拡散層が形成されてなる構成とすることができる。これにより、不純物拡散層の導電型と濃度および厚さを適宜設定することにより、種々の特性を有する両面電極素子を形成することが可能となる。
【００２９】
また、請求項１７に記載のように、前記不純物拡散層が、前記複数のフィールド領域のうち、一部のフィールド領域に形成されてなる構成とすることも可能である。これにより、所定の導電型と濃度および厚さを有する不純物拡散層を適宜所定のフィールド領域に形成することにより、一つの半導体基板に種々の能動素子または受動素子を形成することが可能となる。
【００３０】
請求項１８〜２３に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００３１】
請求項１８に記載の発明は、一つの半導体基板が、当該半導体基板を貫通する絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割されてなり、前記半導体基板を用いた能動素子または受動素子が、当該半導体基板に複数個形成され、それぞれ異なる前記フィールド領域に分散して配置されてなり、前記複数個の能動素子または受動素子のうち、二個以上の素子が、当該素子を駆動するための一組の電極が前記半導体基板の両側の表面に分散して配置されてなる、両面電極素子である半導体装置の製造方法であって、所定厚さの素子形成用半導体基板を準備する基板準備工程と、前記複数のフィールド領域となる各領域を取り囲むようにして、前記素子形成用半導体基板の第１面側表面から所定深さに、未貫通絶縁分離トレンチを形成する未貫通絶縁分離トレンチ形成工程と、前記素子形成用半導体基板の第２面側から、前記未貫通絶縁分離トレンチの先端が露出するまで研磨して、素子形成用半導体基板を前記半導体基板とすると共に未貫通絶縁分離トレンチを前記絶縁分離トレンチとする基板研磨工程と、前記素子形成用半導体基板の第１面側において、前記複数個の能動素子または受動素子を形成するための第１面側素子形成工程と、前記基板研磨工程後、前記半導体基板の前記第２面側において、前記複数個の能動素子または受動素子を形成するための第２面側素子形成工程とを有することを特徴としている。
【００３２】
これにより、上記請求項１に記載の半導体装置を製造することができる。
【００３３】
上記半導体装置の製造方法は、複数個の能動素子または受動素子を一つの半導体基板に形成するにあたって、特殊な工程を必要とせず、一般的なバルク単結晶シリコン基板への加工工程のみで構成されている。上記半導体装置の製造方法は、複数個の能動素子または受動素子を絶縁分離するにあたって、基板貼り合わせ工程が必要な埋め込み酸化膜を有するＳＯＩ基板を用いることなく、安価なバルク単結晶シリコン基板を用いて当該基板を貫通する絶縁分離トレンチを形成するだけでよいため、製造工程が簡略化されている。
【００３４】
また、上記複数個の能動素子または受動素子のうちには、二個以上の両面電極素子が含まれるが、上記半導体装置の製造方法では、素子形成用半導体基板の第１面側において実施する第１面側素子形成工程と、基板研磨工程後の半導体基板の第２面側において実施する第２面側素子形成工程とに分けて、複数個の能動素子または受動素子を形成するようにしている。これによって、両面電極素子を含んだ半導体装置であっても、製造が可能となる。
【００３５】
以上のようにして、上記半導体装置の製造方法は、二個以上の両面電極素子を含む能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置の製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置の製造方法とすることができる。
【００３６】
上記半導体装置の製造方法においては、請求項１９に記載のように、前記第１面側素子形成工程を、前記未貫通絶縁分離トレンチ形成工程と前記基板研磨工程の間で実施することが好ましい。
【００３７】
上記半導体装置の製造方法における第１面側素子形成工程は、未貫通絶縁分離トレンチ形成工程の前、あるいは基板研磨工程後に実施することも可能である。しかしながら、第１面側素子形成工程を未貫通絶縁分離トレンチ形成工程後に実施することで、未貫通絶縁分離トレンチ形成工程の実施に伴う素子形成への悪影響を防止することができ、第１面側素子形成工程を基板研磨工程前に実施することで、基板厚さが薄くなる前の取り扱いが容易状態で第１面側素子形成工程を実施することが可能である。
【００３８】
請求項２０に記載のように、上記半導体装置の製造方法において、前記素子形成用半導体基板を、バルク単結晶シリコン基板上にシリコンエピタキシャル層を形成した、エピタキシャル基板とする場合には、前記素子形成用半導体基板の第１面側表面を、前記シリコンエピタキシャル層とする。
【００３９】
これにより、上記請求項１４に記載の半導体装置を製造することができる。
【００４０】
請求項２１に記載のように、上記半導体装置の製造方法における前記未貫通絶縁分離トレンチは、例えば、トレンチ内に絶縁体が埋め込まれてなる未貫通絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる未貫通絶縁分離トレンチおよびトレンチ内が空洞である未貫通絶縁分離トレンチのいずれかであってよい。
【００４１】
上記半導体装置の製造方法において、請求項２２に記載のように、前記半導体基板の少なくとも一方の面側に、当該半導体基板と異なる導電型または異なる濃度の不純物拡散層が形成されてなる場合、また請求項１７に記載のように、前記不純物拡散層が、前記複数のフィールド領域のうち、一部のフィールド領域に形成されてなる場合には、前記基板研磨工程後において、前記不純物拡散層を形成するためのイオン注入工程を実施する。
【００４２】
これにより、上記請求項１６と１７に記載の半導体装置を製造することができる。
【００４３】
尚、以上の製造方法により製造される半導体装置の効果については、上記したとおりであり、その説明は省略する。
【発明を実施するための最良の形態】
【００４４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００４５】
図１は、本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。
【００４６】
図１の半導体装置１００は、能動素子３１〜３３，４１〜４３および受動素子５１，５２が、一つの半導体基板２０に複数個形成されてなる半導体装置である。半導体装置１００では、能動素子の代表例として、バイポーラトランジスタ素子３１、相補型ＭＯＳ（ＣＭＯＳ、Complementary Metal OxideSemiconductor）トランジスタ素子３２、横型ＭＯＳトランジスタ素子３３、縦型ＭＯＳトランジスタ素子４１、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子４２およびダイオード素子４３が例示されている。また、半導体装置１００では、受動素子の代表例として、抵抗素子として利用するＮ導電型（ｎ−）の低不純物濃度素子５１および配線素子として利用するＮ導電型（ｎ＋）の高不純物濃度素子５２が例示されている。
【００４７】
半導体装置１００に用いられている半導体基板２０は、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる。図１に示す能動素子３１〜３３，４１〜４３および受動素子５１，５２は、いずれも、薄膜素子ではなく、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる半導体基板２０を用いた素子である。
【００４８】
図１の半導体装置１００では、半導体基板２０が、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて、複数のフィールド領域Ｆ１〜Ｆ８に分割されている。絶縁分離トレンチＴは、例えば、トレンチ内に酸化シリコン等の絶縁体が埋め込まれてなる絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して多結晶シリコン等の導電体が埋め込まれてなる絶縁分離トレンチ、およびトレンチ内に空洞が形成され両表面が酸化シリコン等で蓋されてなる絶縁分離トレンチのいずれであってもよい。
【００４９】
半導体装置１００における複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２は、それぞれ異なるフィールド領域Ｆ１〜Ｆ８に分散して配置されている。また、上記複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２のうち、縦型ＭＯＳトランジスタ素子４１、ＩＧＢＴ素子４２およびダイオード素子４３で例示されている能動素子４１〜４３と抵抗素子としての低不純物濃度素子５１および配線素子としての高不純物濃度素子５２で例示されて受動素子５１，５２は、当該素子４１〜４３，５１，５２に通電するための図１においてハッチングを施した一組の電極ｄｒ１，ｄｒ２が半導体基板２０の第１面Ｓ１側と第２面Ｓ２側の両側の表面に分散して配置されてなる、両面電極素子である。このように、半導体装置１００は、二個以上の両面電極素子４１〜４３，５１，５２を有している。従って、半導体基板２０の第２面Ｓ２側には、少なくとも該両面電極素子４１〜４３，５１，５２以上の数の電極が形成されている。また、バイポーラトランジスタ素子３１、ＣＭＯＳトランジスタ素子３２、横型ＭＯＳトランジスタ素子３３で例示されている能動素子３１〜３３は、当該素子３１〜３３に通電するための図１においてハッチングを施した一組の電極ｄｓ１が半導体基板２０における第１面Ｓ１側の一方の表面にまとめて配置されてなる、片面電極素子である。
【００５０】
半導体装置１００においては、半導体基板２０の少なくとも一方の第２面Ｓ２側に、Ｎ導電型（ｎ−）の半導体基板２０と異なるＰ導電型（ｐ）の不純物拡散層２１や同じＮ導電型で異なる濃度（ｎ＋）の不純物拡散層２２が形成されている。これらの不純物拡散層２１，２２は、複数のフィールド領域Ｆ１〜Ｆ８のうち、それぞれ、一部のフィールド領域Ｆ５およびフィールド領域Ｆ１〜Ｆ４，Ｆ８に形成されている。半導体装置１００では、所定の導電型と濃度および厚さを有する不純物拡散層２１，２２を適宜所定のフィールド領域Ｆ１〜Ｆ４，Ｆ５，Ｆ８に形成することにより、一つの半導体基板２０に種々の特性を有する両面電極素子当該素子４１〜４３，５１，５２や種々の能動素子３１〜３３，４１〜４３および受動素子５１，５２を形成することが可能となる。
【００５１】
図１の半導体装置１００には、縦型ＭＯＳトランジスタ素４１やＩＧＢＴ素子４２のような両面電極素子が形成されるため、電力用途の半導体装置として好適である。半導体装置１００は、バルク単結晶シリコン基板２０が用いられているため、縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような両面電極素子を形成する場合、大電流化やＥＳＤ等のサージに対する耐量増加が容易である。また、埋め込み酸化膜がないため、ＳＯＩ基板を用いた半導体装置に較べて放熱性を高めることができる。
【００５２】
また、上記絶縁分離構造によれば、図１に示す半導体装置１００のように、縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような両面電極素子当該素子とバイポーラトランジスタ素子３１や横型ＭＯＳトランジスタ素子３３のような片面電極素子を組み合わせた、複合ＩＣとすることができる。
【００５３】
図１の半導体装置１００では、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２からなる集積構造を実現するにあたって、半導体装置１００に用いられる半導体基板２０は、図１５に示した半導体装置９０のような埋め込み酸化膜３を有するＳＯＩ基板１ではなく、一般的で安価なバルク単結晶シリコン基板であってよい。また、図１に示す半導体基板２０は、当該半導体基板２０を貫通する絶縁分離トレンチＴに取り囲まれて複数のフィールド領域Ｆ１〜Ｆ８に分割されており、これらの異なるフィールド領域Ｆ１〜Ｆ８に分散して、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２がそれぞれ配置されている。これにより、半導体装置１００においては、複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２が、半導体基板２０を貫通する絶縁分離トレンチＴによって互いに絶縁分離され、集積化されることとなる。また、半導体基板２０は、埋め込み酸化膜のないバルク単結晶シリコン基板でよいため、半導体装置１００を構成する能動素子４１〜４３および受動素子５１，５２が前述したような両面電極素子である場合であっても、集積化が可能である。さらに、半導体装置１００は、後述する製造方法によって、安価に製造することが可能である。
【００５４】
図２は、別の半導体装置の例で、半導体装置１０１の模式的な断面を示す図である。尚、図２の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００５５】
図１の半導体装置１００は、Ｎ導電型（ｎ−）のバルク単結晶シリコン基板からなる半導体基板２０に形成されていた。これに対して、図２の半導体装置１０１は、Ｎ導電型（ｎ＋）のバルク単結晶シリコン基板６１上にＮ導電型（ｎ−）のシリコンエピタキシャル層６２を形成した、エピタキシャル基板からなる半導体基板６０に形成されている。
【００５６】
図１と図２の半導体装置１００，１０１における半導体基板２０，６０は、取り扱う上で必要な所定の強度を確保するため、所定の基板厚さが必要である。また、例えば縦型ＭＯＳトランジスタ素子４１やＩＧＢＴ素子４２のような電力用の両面電極素子を形成する場合、高耐圧とするためには、不純物濃度が低い（ｎ−）キャリアのドリフト層が必要である。一方、低ＯＮ抵抗の素子とするためには、不純物濃度が高い（ｎ＋）ドリフト層が必要である。図２の半導体装置１０１におけるエピタキシャル基板６０によれば、Ｎ導電型（ｎ＋）のバルク単結晶シリコン基板６１を強度確保のための支持基板とし、厚さと不純物濃度を適宜設定したＮ導電型（ｎ−）のシリコンエピタキシャル層６２をキャリアのドリフト層として、高耐圧あるいは低ＯＮ抵抗の両面電極素子を形成することが可能となる。
【００５７】
尚、図２の半導体装置１０１においても、図１の半導体装置１００と同様の複数個の能動素子３１〜３３，４１〜４３および受動素子５１，５２が、それぞれ異なるフィールド領域に分散して配置されている。また、図２の半導体装置１０１も、二個以上の両面電極素子４１〜４３，５１，５２を有しており、半導体基板６０の第２面Ｓ２側には、少なくとも該両面電極素子４１〜４３，５１，５２以上の数の電極が形成されている。
【００５８】
以上のようにして、図１と図２に示す半導体装置１００，１０１は、いずれも、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置であって、二個以上ある両面電極素子についても絶縁分離と集積化が可能であり、安価な半導体装置となっている。
【００５９】
次に、図１，図２に示した半導体装置１００，１０１の製造方法について説明する。
【００６０】
図３（ａ）〜（ｅ）は、図１の半導体装置１００を簡略化した半導体装置１０２の製造方法を示す工程別の断面図である。図３（ｅ）に示す半導体装置１０２には、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２が形成されている。尚、図３（ｅ）の半導体装置１０２において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００６１】
半導体装置１０２を製造するにあたって、最初に、図３（ａ）に示す基板準備工程において、所定厚さ（例えば４００μｍ）の素子形成用半導体基板２０ａを準備する。
【００６２】
次に、図３（ｂ）に示す未貫通絶縁分離トレンチ形成工程において、フィールド領域Ｆ４，Ｆ５となる各領域を取り囲むようにして、素子形成用半導体基板の第１面Ｓ１側表面から所定深さ（例えば１５０μｍ）に、未貫通絶縁分離トレンチＴａを形成する。未貫通絶縁分離トレンチＴａは、トレンチ内に絶縁体が埋め込まれてなる未貫通絶縁分離トレンチ、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる未貫通絶縁分離トレンチおよびトレンチ内が空洞である未貫通絶縁分離トレンチのいずれかであってよい。尚、トレンチ内が空洞である未貫通絶縁分離トレンチＴａを形成する場合には、次の図３（ｃ）に示す第１面側素子形成工程において、未貫通絶縁分離トレンチＴａの第１面Ｓ１側表面にある開口部を絶縁体で蓋する。
【００６３】
次に、図３（ｃ）に示す第１面側素子形成工程において、素子形成用半導体基板２０ａの第１面Ｓ１側で、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２の第１面Ｓ１側の各部を形成するために必要な各工程を実施する。
【００６４】
次に、図３（ｄ）に示す基板研磨工程において、素子形成用半導体基板２０ａの第２面Ｓ２側から、未貫通絶縁分離トレンチＴａの先端が露出する（例えば１２０μｍの基板厚さになる）まで研磨する。尚、機械的な研磨の後で、ダメージ層を除去するため、研磨面をウェットエッチングするのが望ましい。これにより、素子形成用半導体基板２０ａを所定厚さの半導体基板２０とすると共に、未貫通絶縁分離トレンチＴａが半導体基板２０を貫通する絶縁分離トレンチＴとなる。
【００６５】
最後に、基板研磨工程後の図３（ｅ）に示す第２面側素子形成工程において、半導体基板２０の第２面Ｓ２側で、不純物拡散層２１，２２を形成するためのイオン注入工程を実施すると共に、両面電極素子である縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２の第２面Ｓ２側の各部を形成するために必要な各工程を実施する。
【００６６】
以上で、半導体装置１０２が完成する。
【００６７】
尚、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法においては、図３（ｃ）に示した第１面側素子形成工程を、図３（ｂ）の未貫通絶縁分離トレンチ形成工程と図３（ｄ）の基板研磨工程の間で実施している。上記半導体装置１０２の製造方法における第１面側素子形成工程は、例えば図３（ｂ）の未貫通絶縁分離トレンチ形成工程の前、あるいは図３（ｄ）の基板研磨工程後に実施することも可能である。しかしながら、第１面側素子形成工程を図３（ｂ）の未貫通絶縁分離トレンチ形成工程後に実施することで、図３（ｂ）の未貫通絶縁分離トレンチ形成工程の実施に伴う素子形成への悪影響を防止することができ、第１面側素子形成工程を図３（ｄ）の基板研磨工程前に実施することで、基板厚さが薄くなる前の取り扱いが容易状態で第１面側素子形成工程を実施することが可能となる。
【００６８】
図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を一つの半導体基板２０に形成するにあたって、特殊な工程を必要とせず、一般的なバルク単結晶シリコン基板への加工工程のみで構成されている。また、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を絶縁分離するにあたって、図１５の半導体装置９０において説明した基板貼り合わせ工程が必要な埋め込み酸化膜を有するＳＯＩ基板を用いることなく、安価なバルク単結晶シリコン基板を用いて当該基板を貫通する絶縁分離トレンチを形成するだけでよいため、製造工程が簡略化されている。
【００６９】
また、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２は両面電極素子であるが、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法では、素子形成用半導体基板２０ａの第１面Ｓ１側において実施する図３（ｃ）の第１面側素子形成工程と、基板研磨工程後の半導体基板２０の第２面Ｓ２側において実施する図３（ｅ）の第２面側素子形成工程とに分けて、縦型ＭＯＳトランジスタ素子４１とＩＧＢＴ素子４２を形成するようにしている。これによって、両面電極素子を含んだ半導体装置１０２であっても、製造が可能となる。
【００７０】
以上のようにして、図３（ａ）〜（ｅ）に示す半導体装置１０２の製造方法は、二個以上の両面電極素子を含む能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置の製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置の製造方法となっている。
【００７１】
尚、図３（ａ）〜（ｅ）に示した半導体装置１０２の製造方法では、素子形成用半導体基板２０ａとしてバルク単結晶シリコン基板が用いられ、半導体装置１０２は、図１に示した半導体装置１００と同様に、バルク単結晶シリコン基板に形成されてなる半導体装置である。一方、図２に示した半導体装置１０１と同様のエピタキシャル基板に形成されてなる半導体装置についても、図３（ａ）〜（ｅ）に示した製造方法で、同じように製造することができる。この場合には、図３（ａ）に示す基板準備工程において、素子形成用半導体基板としてバルク単結晶シリコン基板上にシリコンエピタキシャル層を形成したエピタキシャル基板を準備し、図３（ｂ）〜（ｅ）に示した各工程において、素子形成用半導体基板の第１面Ｓ１側表面をシリコンエピタキシャル層となるようにして、各工程を実施すればよい。
【００７２】
次に、図１〜図３に示した半導体装置１００〜１０２と同様の半導体装置について、接続配線や回路基板への実装等の適用形態を説明する。
【００７３】
図４は、半導体装置１０３の模式的な断面図で、半導体装置１０３に形成されている各両面電極素子の接続配線の一例を示す図である。尚、図４の半導体装置１０３において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００７４】
図４の半導体装置１０３における両面電極素子４１〜４４，５１，５２は、前述したように、当該素子４１〜４３，５１，５２を駆動するための図４においてハッチングを施した一組の電極ｄｒ１，ｄｒ２が半導体基板２０の第１面Ｓ１側と第２面Ｓ２側の両側の表面に分散して配置されてなる素子である。このため、二個以上の両面電極素子４１〜４４，５１，５２を有する半導体装置１０３では、半導体基板の第１面Ｓ１側と第２面Ｓ２側の両面において、それぞれ、層間絶縁膜Ｚ１，Ｚ２を介して配線Ｌ１，Ｌ２が形成されている。また、配線素子である高不純物濃度素子５２は、半導体基板２０の第１面Ｓ１側と第２面Ｓ２側を接続する配線として用いられている。
【００７５】
図５（ａ），（ｂ）は、それぞれ、回路基板Ｐへの半導体装置１０４の実装状態を示した模式的な断面図である。尚、図５の半導体装置１０４において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【００７６】
図５（ａ）では、半導体装置１０４に形成された両面電極素子４１の第２面Ｓ２側の電極ｄｒ２同士が、回路基板Ｐに設けられた配線ＰＬによって接続されている。このように、本発明の半導体装置に形成される両面電極素子の第２面側の電極は、回路基板側の配線を用いて、当該半導体装置を回路基板へ実装する際に接続するようにしてもよい。
【００７７】
図５（ｂ）では、半導体装置１０４に形成された両面電極素子４１の第２面Ｓ２側の電極ｄｒ２が、回路基板Ｐに設けられたヒートシンクＰｈに接続されている。このように、本発明の半導体装置に形成される両面電極素子の第２面側の電極は、回路基板側のヒートシンクに接続して、放熱に利用することができる。
【００７８】
次に、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置について、より具体的な応用形態を説明する。
【００７９】
図６は、ハーフブリッジ回路が構成されてなる半導体装置１１０を示す図で、図６（ａ）は、半導体装置１１０の等価回路図であり、図６（ｂ）は、半導体装置１１０の模式的な断面図である。尚、以下の図６〜図１１に示す半導体装置１１０〜１１５において、図１〜図５に示した半導体装置１００〜１０４と同様の部分については、同じ符号を付した。
【００８０】
図６に示す半導体装置１１０においては、半導体基板２０に、両面電極素子として２個の同一構造を有する縦型ＭＯＳトランジスタ素子４１ａ，４１ｂが形成されている。この２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂは、図６（ｂ）に示すように、半導体基板２０を貫通する埋め込み金属Ｍｋが形成された配線素子として機能する両面電極素子５２ａを介して直列接続されている。この直列接続された２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂで図６（ａ）に示すハーフブリッジ回路が構成されており、このハーフブリッジ回路の出力が、直列接続された２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂの接続点から取り出される。尚、ハーフブリッジ回路が構成されてなる半導体装置１１０の出力取り差し端子Ｌは、図６（ｂ）では縦型ＭＯＳトランジスタ素子４１ａのソース側である第１面Ｓ１側に配置されているが、縦型ＭＯＳトランジスタ素子４１ｂのドレイン側である第２面Ｓ２側に配置することも可能である。
【００８１】
図７は、ハーフブリッジ回路が構成されてなる別の半導体装置１１１を示す図で、図７（ａ）は、半導体装置１１１の等価回路図であり、図７（ｂ）は、半導体装置１１１の模式的な断面図である。
【００８２】
図７に示す半導体装置１１１においては、半導体基板２０に、両面電極素子として２個の同一構造を有するＩＧＢＴ素子４２ａ，４２ｂが形成されている。また、半導体装置１１１では、各ＩＧＢＴ素子４２ａ，４２ｂに対して、別の両面電極素子であるダイオード素子４３ａ，４３ｂが並列接続されている。この各ＩＧＢＴ素子４２ａ，４２ｂに対して並列接続されているダイオード素子４３ａ，４３ｂは、例えば後述する３相インバータのパワーモジュールにおいて、所謂フリーホイールダイオード（ＦＷＤ）として利用することが可能である。尚、図６に示した半導体装置１１０においても、同様にダイオード素子４３ａ，４３ｂを接続することが可能である。
【００８３】
図７の半導体装置１１１における２個のＩＧＢＴ素子４２ａ，４２ｂは、図６の半導体装置１１０と同様に、図７（ｂ）に示すように、配線素子として機能する両面電極素子５２ａを介して直列接続されている。この直列接続された２個のＩＧＢＴ素子４２ａ，４２ｂで図７（ａ）に示すハーフブリッジ回路が構成されており、このハーフブリッジ回路の出力が直列接続された２個のＩＧＢＴ素子４２ａ，４２ｂの接続点から取り出される。尚、図７の半導体装置１１１においても、ハーフブリッジ回路の出力取り差し端子Ｌは、ＩＧＢＴ素子４２ａのエミッタ側である第１面Ｓ１側とＩＧＢＴ素子４２ｂのコレクタ側である第２面Ｓ２側のどちらに配置することも可能である。
【００８４】
図８は、Ｈブリッジ回路が構成されてなる半導体装置１１２を示す図で、図８（ａ）は、半導体装置１１２の等価回路図であり、図８（ｂ）は、半導体装置１１２の模式的な断面図である。
【００８５】
図８に示す半導体装置１１２は、図６に示した半導体装置１１０のハーフブリッジ回路が２組構成されてなる半導体装置に相当する。半導体装置１１２においては、半導体基板２０に両面電極素子として４個の同一構造を有する縦型ＭＯＳトランジスタ素子４１ａ〜４１ｄが形成されており、各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄとが、それぞれ、図８（ｂ）に示すように、配線素子として機能する両面電極素子５２ａ，５２ｂを介して直列接続されている。この直列接続された各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄとがさらに並列接続されて、図８（ａ）に示すＨブリッジ回路が構成されており、このＨブリッジ回路の出力が直列接続された各組の２個の縦型ＭＯＳトランジスタ素子４１ａ，４１ｂと４１ｃ，４１ｄの各接続点から取り出される。尚、半導体装置１１２においても、Ｈブリッジ回路の出力取り差し端子Ｌ１，Ｌ２が、図８（ｂ）ではそれぞれ縦型ＭＯＳトランジスタ素子４１ａ，４１ｃのソース側である第１面Ｓ１側に配置されているが、縦型ＭＯＳトランジスタ素子４１ｂ，４１ｄのドレイン側である第２面Ｓ２側に配置することも可能である。
【００８６】
図９は、Ｈブリッジ回路が構成されてなる別の半導体装置１１３を示す図で、図９（ａ）は、半導体装置１１３の等価回路図であり、図９（ｂ）は、半導体装置１１３の模式的な断面図である。
【００８７】
図９に示す半導体装置１１３は、図７に示した半導体装置１１１のハーフブリッジ回路が２組構成されてなる半導体装置に相当する。半導体装置１１３においては、半導体基板２０に両面電極素子として４個の同一構造を有するＩＧＢＴ素子４２ａ〜４２ｄが形成されている。また、各ＩＧＢＴ素子４２ａ〜４２ｄに対して、別の両面電極素子であるダイオード素子４３ａ〜４３ｄが並列接続されている。尚、半導体装置１１３においても、Ｈブリッジ回路の出力取り差し端子Ｌ１，Ｌ２が、図９（ｂ）ではそれぞれＩＧＢＴ素子４２ａ，４２ｃのエミッタ側である第１面Ｓ１側に配置されているが、ＩＧＢＴ素子４２ｂ，４２ｄのコレクタ側である第２面Ｓ２側に配置することも可能である。
【００８８】
同様にして、３相インバータのパワーモジュールが構成されてなる半導体装置とすることも可能である。この場合には、図６や図７に示した半導体装置１１０，１１１のハーフブリッジ回路が３組構成されてなる半導体装置とすればよい。この３組のハーフブリッジ回路におけるそれぞれの直列接続された２個の縦型ＭＯＳトランジスタ素子やＩＧＢＴ素子の接続点から、３相インバータの各相の出力が取り出される構成とする。この３相インバータのパワーモジュールが構成されてなる半導体装置については、後で詳述する。
【００８９】
図８（ａ）や図９（ａ）に示したＨブリッジ回路は、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置を利用して、別構成の半導体装置とすることも可能である。
【００９０】
図１０は、Ｈブリッジ回路が構成されてなる別の半導体装置１１４を示す図で、図１０（ａ）は、半導体装置１１４の等価回路図であり、図１０（ｂ）は、半導体装置１１４の模式的な断面図である。
【００９１】
図１０（ａ）に示すように、半導体装置１１４の等価回路図は、図８（ａ）に示した半導体装置１１２の等価回路図と基本的に同じものとなっている。一方、図８に示した半導体装置１１２では一枚の半導体基板２０にＨブリッジ回路が形成されていたのに対し、図１０に示す半導体装置１１４は、２個一組でＨブリッジ回路を構成するため、それぞれ、半導体基板２２，２３に形成された半導体装置１１４Ｈ，１１４Ｌで構成されている。
【００９２】
半導体装置１１４Ｈ，１１４Ｌにおいては、それぞれ、半導体基板２２，２３に両面電極素子として２個ずつの同一構造を有する縦型ＭＯＳトランジスタ素子４１Ｈａ，４１Ｈｂと４１Ｌａ，４１Ｌｂが形成されている。２個の半導体装置１１４Ｈ，１１４Ｌは、図１０（ｂ）に示すように、２本のリードＭ１，Ｍ２を挟んで積層されている。そして、半導体装置１１４Ｈ，１１４Ｌの縦型ＭＯＳトランジスタ素子４１Ｈａ，４１Ｌａ同士および縦型ＭＯＳトランジスタ素子４１Ｈｂ，４１Ｌｂ同士が、それぞれ、リードＭ１，Ｍ２を介して直列接続されて、Ｈブリッジ回路が構成されている。このリードＭ１，Ｍ２から、Ｈブリッジ回路の出力が取り出される。
【００９３】
図１１は、Ｈブリッジ回路が構成されてなる別の半導体装置１１５を示す図で、図１１（ａ）は、半導体装置１１５の等価回路図であり、図１１（ｂ）は、半導体装置１１５の模式的な断面図である。
【００９４】
図１１（ａ）に示すように、半導体装置１１５の等価回路図は、図９（ａ）に示した半導体装置１１３の等価回路図と基本的に同じものとなっている。一方、図９に示した半導体装置１１３では一枚の半導体基板２０にＨブリッジ回路が形成されていたのに対し、図１１に示す半導体装置１１５は、２個一組でＨブリッジ回路を構成するため、それぞれ、半導体基板２２，２３に形成された半導体装置１１５Ｈ，１１５Ｌで構成されている。
【００９５】
半導体装置１１５Ｈ，１１５Ｌにおいては、それぞれ、半導体基板２２，２３に両面電極素子として２個ずつの同一構造を有するＩＧＢＴ素子４２Ｈａ，４２Ｈｂと４２Ｌａ，４２Ｌｂが形成されている。また、各ＩＧＢＴ素子４２Ｈａ，４２Ｈｂ，４２Ｌａ，４２Ｌｂに対して、別の両面電極素子であるダイオード素子４３Ｈａ，４３Ｈｂ，４３Ｌａ，４３Ｌｂが並列接続されている。２個の半導体装置１１５Ｈ，１１５Ｌは、図１１（ｂ）に示すように、２本のリードＭ１，Ｍ２を挟んで積層されている。そして、半導体装置１１５Ｈ，１１５ＬのＩＧＢＴ素子４２Ｈａ，４２Ｌａ同士およびＩＧＢＴ素子４２Ｈｂ，４２Ｌｂ同士が、それぞれ、リードＭ１，Ｍ２を介して直列接続されて、Ｈブリッジ回路が構成されている。このリードＭ１，Ｍ２から、Ｈブリッジ回路の出力が取り出される。
【００９６】
尚、図１０や図１１に示した半導体装置１１４，１１５と同様にして、ハーフブリッジ回路が形成されてなる半導体装置や３相インバータのパワーモジュールを構成するための半導体装置を、２個一組の半導体装置で構成できることはいうまでもない。
【００９７】
また、図６〜図１１では半導体装置１１０〜１１５の要部のみ図示したが、図１〜図５に示した半導体装置１００〜１０４のように、半導体基板２０，２２，２３の別位置に、別の両面電極素子や片面電極素子が形成されていてもよい。図６〜図１１に示す半導体装置１１０〜１１５のように、両面電極素子が電力用途のパワー素子である場合には、半導体基板の別位置に例えば片面電極素子を形成すれば、該片面電極素子を両面電極素子の制御に用いることができる。これによれば、該半導体装置を、電力用途のパワー素子と該パワー素子を制御するための片面電極素子が一つの半導体基板に形成された複合ＩＣとすることができる。
【００９８】
次に、図１〜図５に示した半導体装置１００〜１０４と同様の半導体装置について、電力用途の３相インバータのパワーモジュールへの適用形態を説明する。
【００９９】
図１２は、３相インバータのパワーモジュール（ＩＰＭ）の回路図である。
【０１００】
図１２に示すように、点線で囲った３相インバータのパワーモジュール（ＩＰＭ）は、３相交流の各相ｕ，ｖ，ｗに対応して、３組の直列接続された電力用トランジスタ（ＨＴｕ，ＬＴｕ），（ＨＴｖ，ＬＴｖ），（ＨＴｗ，ＬＴｗ）で構成される。３相交流の各相ｕ，ｖ，ｗの出力は、それぞれ、高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのソースと低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのドレインの接続点から取り出される。また、各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗは、ドライバ回路からのゲートへの入力信号によって駆動される。
【０１０１】
図１３は、図１２の３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の一例で、半導体装置１０５の模式的な断面図である。尚、図１３の半導体装置１０５において、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【０１０２】
図１３の半導体装置１０５は、一つの半導体基板２０に、図１２の各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗが両面電極素子として形成されてなる半導体装置である。半導体装置１０５では、高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗと低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗは、それぞれ、第１面Ｓ１側の配線Ｌ１，高不純物濃度素子５２および第２面Ｓ２側の配線Ｌ２によって、直列接続されている。また、図１２に示すドライバ回路は、片面電極素子等を用いて、同じ半導体基板２０の別位置に形成することができる。
【０１０３】
図１４は、図１２の３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の別の例で、半導体装置１０６の模式的な断面図である。尚、図１４の半導体装置１０６においても、図１の半導体装置１００と同様の部分については、同じ符号を付した。
【０１０４】
図１４の半導体装置１０６は、２つの半導体装置１０６Ｈ，１０６Ｌで構成され、樹脂Ｍによってモールドされてなる半導体装置である。半導体装置１０６Ｈでは、半導体基板２２に、図１２に示す高電位側の３個の電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗが、両面電極素子として形成されている。半導体装置１０６Ｌでは、半導体基板２３に、図１２に示す低電位側の３個の電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗが、両面電極素子として形成されている。半導体装置１０６Ｈの各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのソース電極ｄｒ１Ｈと半導体装置１０６Ｌの各電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのドレイン電極ｄｒ２Ｌは、それぞれ、３相交流の各相ｕ，ｖ，ｗの出力を取り出すリードピンＭｕ，Ｍｖ，Ｍｗに直接接続されている。半導体装置１０６Ｈの各電力用トランジスタＨＴｕ，ＨＴｖ，ＨＴｗのドレイン電極ｄｒ２Ｈは、電源に接続されるリードピンＭｄおよびヒートシンクＭｄｈに共通接続されている。半導体装置１０６Ｌの各電力用トランジスタＬＴｕ，ＬＴｖ，ＬＴｗのソース電極ｄｒ１Ｌは、グランドに接続されるリードピンＭｇおよびヒートシンクＭｇｈに共通接続されている。このように、各半導体装置１０６Ｈ，１０６Ｌは、電極ｄｒ１Ｈ，ｄｒ２Ｈ，ｄｒ１Ｌ，ｄｒ２ＬがリードピンＭｕ，Ｍｖ，Ｍｗ，Ｍｄ，Ｍｇに直接接続されると共に、ヒートシンクＭｄｈ，Ｍｇｈにも接続されている。このため、図１２に示す半導体装置１０６は、低損失で高い放熱性を有する３相インバータのパワーモジュール（ＩＰＭ）とすることができる。
【０１０５】
図１２に示す半導体装置１０６のように、上記した半導体装置１００〜１０６および１１０〜１１５における両面電極素子は、当該素子を駆動するための一組の電極が半導体基板の両側の表面に分散して配置されているため、これらの電極をリードフレームやヒートシンクに直接接続することで、低損失で高い放熱性を有する半導体装置とすることができる。従って、高耐圧かつ大電流駆動が必要な車載用の半導体装置として、特に好適である。
【０１０６】
以上示したように、本発明の半導体装置およびその製造方法は、いずれも、能動素子または受動素子が一つの半導体基板に複数個形成されてなる半導体装置およびその製造方法であって、両面電極素子についても絶縁分離と集積化が可能であり、安価に製造することのできる半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【０１０７】
【図１】本発明の半導体装置の一例で、半導体装置１００の模式的な断面を示す図である。
【図２】別の半導体装置の例で、半導体装置１０１の模式的な断面を示す図である。
【図３】（ａ）〜（ｅ）は、半導体装置１０２の製造方法を示す工程別の断面図である。
【図４】半導体装置１０３の模式的な断面図で、半導体装置１０３に形成されている各両面電極素子の接続配線の一例を示す図である。
【図５】（ａ），（ｂ）は、それぞれ、回路基板Ｐへの半導体装置１０４の実装状態を示した模式的な断面図である。
【図６】ハーフブリッジ回路が構成されてなる半導体装置１１０を示す図で、（ａ）は、半導体装置１１０の等価回路図であり、（ｂ）は、半導体装置１１０の模式的な断面図である。
【図７】ハーフブリッジ回路が構成されてなる別の半導体装置１１１を示す図で、（ａ）は、半導体装置１１１の等価回路図であり、（ｂ）は、半導体装置１１１の模式的な断面図である。
【図８】Ｈブリッジ回路が構成されてなる半導体装置１１２を示す図で、（ａ）は、半導体装置１１２の等価回路図であり、（ｂ）は、半導体装置１１２の模式的な断面図である。
【図９】Ｈブリッジ回路が構成されてなる別の半導体装置１１３を示す図で、（ａ）は、半導体装置１１３の等価回路図であり、（ｂ）は、半導体装置１１３の模式的な断面図である。
【図１０】Ｈブリッジ回路が構成されてなる別の半導体装置１１４を示す図で、（ａ）は、半導体装置１１４の等価回路図であり、（ｂ）は、半導体装置１１４の模式的な断面図である。
【図１１】Ｈブリッジ回路が構成されてなる別の半導体装置１１５を示す図で、（ａ）は、半導体装置１１５の等価回路図であり、（ｂ）は、半導体装置１１５の模式的な断面図である。
【図１２】３相インバータのパワーモジュール（ＩＰＭ）の回路図である。
【図１３】３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の一例で、半導体装置１０５の模式的な断面図である。
【図１４】３相インバータのパワーモジュール（ＩＰＭ）が構成されてなる半導体装置の別の例で、半導体装置１０６の模式的な断面図である。
【図１５】従来の半導体装置９０の断面を模式的に示した図である。
【符号の説明】
【０１０８】
９０，１００〜１０６，１１０〜１１３，１０６Ｈ，１０６Ｌ，１１４Ｈ，１１４Ｌ，１１５Ｈ，１１５Ｌ  半導体装置
２０〜２３，６０  半導体基板
２０ａ  素子形成用半導体基板
Ｓ１  第１面
Ｓ２  第２面
Ｔ  絶縁分離トレンチ
Ｔａ  未貫通絶縁分離トレンチ
Ｆ１〜Ｆ８  フィールド領域
３１〜３３  能動素子（片面電極素子）
４１〜４３，４１ａ〜４１ｄ，４１Ｈａ，４１Ｈｂ，４１Ｌａ，４１Ｌｂ，４２ａ〜４２ｄ，４２Ｈａ，４２Ｈｂ，４２Ｌａ，４２Ｌｂ，４３ａ〜４３ｄ，４３Ｈａ，４３Ｈｂ，４３Ｌａ，４３Ｌｂ，ＨＴｕ，ＨＴｖ，ＨＴｗ，ＬＴｕ，ＬＴｖ，ＬＴｗ  能動素子（両面電極素子）
５１，５２，５２ａ，５２ｂ  受動素子（両面電極素子）
ｄｓ１  電極（片面電極素子）
ｄｒ１，ｄｒ１Ｈ，ｄｒ１Ｌ  電極（両面電極素子の第１面側）
ｄｒ２，ｄｒ２Ｈ，ｄｒ２Ｌ  電極（両面電極素子の第２面側）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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