(57)【要約】【課題】通過特性における特性の劣化を防止する。【解決手段】入出力側のそれぞれに設けられ連動して動作する単極双投スイッチ１０ａ、１０ｂによって低域通過フィルタ１３と高域通過フィルタ１２とを選択的に切り換える。単極双投スイッチ１０ａ、１０ｂは、単極側接続点と低域通過フィルタとを接続するＦＥＴＱ１ｃ、Ｑ１ｄと、ＦＥＴＱ１ｃ、Ｑ１ｄにそれぞれ並列に接続されるインダクタンス回路（Ｌ１ｃ、Ｒ２ｃとＬ１ｄ、Ｒ２ｄ）を含む。それぞれのインダクタンス回路は、インダクタＬ１ｃと抵抗Ｒ２ｃとの直列接続回路、およびインダクタＬ１ｄと抵抗Ｒ２ｄとの直列接続回路からなる。【選択図】図１
2008118233.tif 000002
【特許請求の範囲】
【請求項１】
入出力側のそれぞれに設けられ連動して動作する第１および第２の単極双投スイッチによって低域通過フィルタと高域通過フィルタとを選択的に切り換える移相器であって、
前記第１および第２の単極双投スイッチは、
単極側接続点と前記低域通過フィルタとを接続する第１のスイッチ素子と、
前記第１のスイッチ素子に並列に接続される第１のインダクタンス回路と、
前記単極側接続点と前記高域通過フィルタとを接続し、前記第１のスイッチ素子とは排他的にオンオフ動作する第２のスイッチ素子と、
前記第２のスイッチ素子に並列に接続される第２のインダクタンス回路と、
を含み、
前記第１のインダクタンス回路は、インダクタと抵抗との直列接続回路からなることを特徴とする移相器。
【請求項２】
前記第１のインダクタンス回路において、前記インダクタのインダクタンスをＬ、前記抵抗の抵抗値をＲとし、前記第１のスイッチ素子のオフ時のキャパシタ分をＣとした場合に、Ｒは、０より大きく、（Ｌ／Ｃ）１／２より小さいことを特徴とする請求項１記載の移相器。
【請求項３】
前記抵抗は、前記インダクタの寄生抵抗であることを特徴とする請求項１または２記載の移相器。
【請求項４】
前記インダクタと前記抵抗とは、金より大きな電気抵抗率を有する材料によって構成されることを特徴とする請求項１または２記載の移相器。
【請求項５】
前記インダクタは、金の電気抵抗率以下となる材料によって構成されることを特徴とする請求項１または２記載の移相器。
【請求項６】
前記スイッチ素子は、電界効果トランジスタからなることを特徴とする請求項１記載の移相器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相器に関し、特にマイクロ波帯で用いるフィルタ切り換え型の移相器に関する。
【背景技術】
【０００２】
フィルタ切り換え型移相器は、通常、信号位相を進めるハイパスフィルタ（高域通過フィルタ、ＨＰＦ）部および信号位相を遅らせるローパスフィルタ（低域通過フィルタ、ＬＰＦ）部と、それらフィルタを切り換える単極双投スイッチ（ＳＰＤＴスイッチ）部とから構成されている。移相器の移相量は、この２種類のフィルタを切り換えた際に生じる位相差によって作り出される。
【０００３】
このようなフィルタ切り換え型の移相器の構成について説明する。図９は、特許文献１に記載されたフィルタ切り換え型の移相器の構成を示す回路図である。高域通過フィルタ１１２は、信号ラインに直列に接続される２個のキャパシタＣ１１１、Ｃ１１２と２個のキャパシタＣ１１１、Ｃ１１２の接続点から接地点に接続されるインダクタＬ１１１とにより構成される。また、低域通過フィルタ１１３は、信号ラインに直列に接続される２個のインダクタＬ１１２、Ｌ１１３と２個のインダクタＬ１１２、Ｌ１１３の接続点から接地点に接続されるキャパシタＣ１１３とで構成される。高域フィルタ１１２と低域フィルタ１１３とは、単極双投スイッチ１１０を介して入力端子ＩＮに接続され、単極双投スイッチ１１１を介して出力端子ＯＵＴに接続される。
【０００４】
次に、以上のような構成の移相器の動作について説明する。入力端子ＩＮから出力端子ＯＵＴへの信号が高域通過フィルタ１１２を通過する場合、ＦＥＴ（電界効果トランジスタ）Ｑ１０１、Ｑ１０３のゲートに対しＦＥＴがオンする不図示のバイアスを印加すると、ソース・ドレイン間の抵抗が小さくなり、ほぼ短絡状態になるため、高域通過フィルタ１１２を信号が通過することになる。
【０００５】
また、低域通過フィルタ１１３側へ信号が通過しないよう、ＦＥＴＱ１０５、Ｑ１０７のゲートにはＦＥＴがオフとなる不図示のバイアスを印加することで、ＦＥＴＱ１０５、Ｑ１０７のソース・ドレイン間の抵抗が増大する。
【０００６】
一方、低域通過フィルタ１１３側がオンになる場合は、単極双投スイッチ１１０、１１１の各ＦＥＴのゲートに上記と逆のバイアスを印加することで、低域通過フィルタ１１３側に信号が流れることになる。
【０００７】
このように単極双投スイッチ１１０、１１１は、信号が高域通過フィルタ１１２あるいは低域通過フィルタ１１３を通過するように切り換えられる。低域通過フィルタ１１３を信号が通過する時には直列に接続されたインダクタＬ１１２、Ｌ１１３により入力信号が遅れ、高域通過フィルタ１１２を信号が通過する時には直列に接続されたキャパシタＣ１１１、Ｃ１１２により入力信号が進むため、単極双投スイッチ１１０、１１１によりフィルタを切り換えることによって信号の位相差が作り出される。なお、所望の移相量を得るためには各フィルタ内の素子値を変更し、最適値にする必要がある。
【０００８】
ところで、ＧＨｚ帯のような高周波になると単極双投スイッチのＦＥＴのオフ容量によって、オフとなっているＦＥＴを介して信号が漏れ出るようになる。そこでＦＥＴにインダクタを並列接続するようにしている。すなわち、ＦＥＴＱ１０１、Ｑ１０３、Ｑ１０５、Ｑ１０７のそれぞれに対し、インダクタＬ１２１、Ｌ１２３、Ｌ１２２、Ｌ１２４が並列接続される。このようなＦＥＴとインダクタの並列接続によって、オフとなったＦＥＴのオフ容量とインダクタのインダクタンスとで所望の帯域で並列共振回路が形成される。この並列共振回路によって、オフとなったスイッチを高インピーダンス状態にして遮断特性をより向上させることで、オン側の通過特性が良好となる。
【０００９】
【特許文献１】特開２００６−１９８２３号公報  （図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、従来の移相器を実現してみると、条件によっては周波数に対する移相量の自乗誤差が劣化することを見出した。すなわち、ＨＰＦの通過特性が良好とはならない場合があることが判明した。そこで、ＬＰＦ側でオフとなったスイッチのインピーダンス特性について以下のような解析を試みた。
【００１１】
ＦＥＴは、オンしているときには抵抗で、オフしているときには容量で近似することができる。ＨＰＦ側のＦＥＴがオンして、ＬＰＦ側のＦＥＴがオフする場合の移相器の等価回路は、図１０に示すような回路となる。オン時のＦＥＴを等価的に表した抵抗Ｒ１、それと並列に接続されたインダクタ（インダクタンスＬ１）からなる２組のオン時のスイッチ間に、２個の直列接続されたキャパシタ（キャパシタンスＣ２）とその接続点にインダクタ（インダクタンスＬ２）を配置するＨＰＦ１１２が存在する。また、オフ時のＦＥＴを等価的に表したキャパシタ（キャパシタンスＣ１）、それと並列に接続されたインダクタ（インダクタンスＬ１）からなる２組のオフ時のスイッチ間に、２個の直列接続されたインダクタ（インダクタンスＬ３）とその接続点にキャパシタ（キャパシタンスＣ３）を配置するＬＰＦ１１３が存在する。
【００１２】
次に、ＬＰＦ側を入力側あるいは出力側から見たインピーダンスＺを計算する。移相器はフィルタに対して対称に構成されるから、Ｃ３をＣ３／２の容量のキャパシタが２個並列にシャント接続されたものと等価である見なすことができる。また、対称軸の片側のみ考慮すればよく、反対側は無視できることでインピーダンス計算を簡素化することができ、図１０に示す等価回路に対して、インピーダンスＺは、図１１のような等価回路で表される。
【００１３】
ここで、インピーダンスＺは、以下のように表される。
2008118233.tif 000003
したがって、
2008118233.tif 000004
となる。
【００１４】
また、Ｌ１とＣ１とが並列接続された並列共振回路において、共振周波数ω０は、
2008118233.tif 000005
と表され、
2008118233.tif 000006
となる。
【００１５】
次に、Ｃ１を｜Ｚ｜の式に代入し、数値計算によって、｜Ｚ｜を求めた。｜Ｚ｜の周波数特性を図１２に示す。ここでは、ｆ０＝１０ＧＨｚ（＝ω０／２π）、Ｌ１＝１ｎＨ、Ｌ３＝０．０３ｎＨ、Ｃ３＝０．２ｐＦとした。図１２に示すように、｜Ｚ｜は、８．４６ＧＨｚで０Ω（ショート）となることが判明した。
【００１６】
本来、オフ側すなわちＬＰＦ側は、高いインピーダンスであるべきだが、周波数によっては、このようにショートになってしまっている。このため、オン側すなわちＨＰＦ側の通過特性が劣化し、移相量も不要共振に起因する微小な起伏（凸凹、こぶ）を有してしまう。これが周波数に対する移相量の自乗誤差を劣化させる原因となっている。
【課題を解決するための手段】
【００１７】
上記のような共振回路のショートによる通過特性の劣化を鑑み、本発明者は、インダクタと直列に抵抗を付加することで、共振時の共振回路のＱを下げてインピーダンスの低下を防ぐことができると考えた。すなわち、インダクタに適切な値のレジスタンス分を与えることで良好な通過特性が得られるものと考え、本発明を創案するに至った。
【００１８】
本発明の一つのアスペクトに係る移相器は、入出力側のそれぞれに設けられ連動して動作する第１および第２の単極双投スイッチによって低域通過フィルタと高域通過フィルタとを選択的に切り換える移相器であって、第１および第２の単極双投スイッチは、単極側接続点と低域通過フィルタとを接続する第１のスイッチ素子と、第１のスイッチ素子に並列に接続される第１のインダクタンス回路と、単極側接続点と高域通過フィルタとを接続し、第１のスイッチ素子とは排他的にオンオフ動作する第２のスイッチ素子と、第２のスイッチ素子に並列に接続される第２のインダクタンス回路と、を含み、第１のインダクタンス回路は、インダクタと抵抗との直列接続回路からなる。
【発明の効果】
【００１９】
本発明によれば、低域通過フィルタに接続されるスイッチ素子およびインダクタンス回路において、インダクタに抵抗を付加することで、インダクタンス回路とスイッチ素子のオフ時の容量とによって形成される共振回路がショートとならないようにすることができる。したがって、通過特性における位相特性および振幅特性の劣化を防止することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態に係る移相器は、入出力側のそれぞれに設けられ連動して動作する第１および第２の単極双投スイッチ（図１の１０ａ、１０ｂ）によって低域通過フィルタ（図１の１３）と高域通過フィルタ（図１の１２）とを選択的に切り換える移相器である。第１および第２の単極双投スイッチは、単極側接続点と低域通過フィルタとを接続する第１のスイッチ素子（図１のＱ１ｃ、Ｑ１ｄ）と、第１のスイッチ素子に並列に接続される第１のインダクタンス回路（図１のＬ１ｃ、Ｒ２ｃおよびＬ１ｄ、Ｒ２ｄ）と、単極側接続点と高域通過フィルタとを接続し、第１のスイッチ素子とは排他的にオンオフ動作する第２のスイッチ素子（図１のＱ１ａ、Ｑ１ｂ）と、第２のスイッチ素子に並列に接続される第２のインダクタンス回路（図１のＬ１ａ、Ｒ２ａおよびＬ１ｂ、Ｒ２ｂ）と、を含む。第１のインダクタンス回路は、インダクタと抵抗との直列接続回路からなる。
【００２１】
第１のインダクタンス回路において、インダクタのインダクタンスをＬ、抵抗の抵抗値をＲとし、第１のスイッチ素子のオフ時のキャパシタ分をＣとした場合に、Ｒは、０より大きく、（Ｌ／Ｃ）１／２より小さいことが好ましい。
【００２２】
抵抗は、インダクタの寄生抵抗であってもよい。また、インダクタと抵抗とは、金より大きな電気抵抗率を有する材料によって構成されてもよい。さらに、インダクタは、金の電気抵抗率以下となる材料によって構成されてもよい。なお、スイッチ素子は、電界効果トランジスタからなることが好ましい。
【００２３】
以上のように構成される移相器において、スイッチ素子およびインダクタンス回路が並列接続され、スイッチ素子のオフ時の場合に、インダクタンス回路とスイッチ素子のオフ時の容量とによって共振回路が形成される。この場合、低域通過フィルタに接続されるスイッチ素子に並列接続されるインダクタンス回路において、インダクタに対し抵抗を直列に付加するように構成することで共振回路におけるショートを防ぐことができ、スイッチ素子におけるオフ時の遮断性能が向上する。したがって、オン側となる高域通過フィルタの通過特性において、オフとなった低域通過フィルタ側のインピーダンスの影響を減少させ、周波数に対して挿入損失および移相量における変動量を小さくすることができる。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る移相器の構成を示す回路図である。図１において、移相器は、インダクタＬ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ、Ｌ２、Ｌ３ａ、Ｌ３ｂ、キャパシタＣ２ａ、Ｃ２ｂ、Ｃ３、ＦＥＴＱ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄ、抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄ、入力端子ＩＮ、出力端子ＯＵＴを備える。図１に示す移相器において、インダクタＬ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄにそれぞれ抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄが直列に接続されて、さらにＦＥＴに並列接続される点が図９の構成とは異なり、他の構成は図９と同一である。したがって、スイッチ素子に並列接続されるインダクタについて詳しく説明し、他の説明は従来と同様であるので説明を省略する。ここで抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄは、インダクタに直列に接続される抵抗素子あるいはインダクタの寄生抵抗分を表す。なお、抵抗素子を挿入する場合には、インダクタの寄生抵抗分も含めて抵抗素子として表すものとする。
【００２５】
図２は、図１においてＦＥＴＱ１ａ、Ｑ１ｂがオンで、ＦＥＴＱ１ｃ、Ｑ１ｄがオフとなった時の等価回路である。すなわち、高域通過フィルタ１２が通過特性を有する場合の等価回路を示す。ＦＥＴのオン時を抵抗Ｒ１、ＦＥＴのオフ時をキャパシタＣ１で表し、スイッチ部のインダクタの寄生抵抗をＲ２とする。ここで、図２における素子に付随する符号は、素子値を表すものとする。
【００２６】
ここで、ＬＰＦ側を入力側あるいは出力側から見たインピーダンスＺは、図３（Ａ）の等価回路で表され、以下の式のようなる。ただし、Ｒ２は、小さいものとして近似する。
2008118233.tif 000007
したがって、
2008118233.tif 000008
となる。
【００２７】
また、並列共振回路のアドミッタンスＹは、図３（Ｂ）の等価回路で表され、以下のように表される。
2008118233.tif 000009
【００２８】
このアドミッタンスＹにおいて、Ｙの虚部が０のときが共振時であるので、共振周波数ω０は、次のように表される。
2008118233.tif 000010
ここで、ω０（ｆ０）を一定にする条件は、
2008118233.tif 000011
である。
【００２９】
次に、図２に示す等価回路に対して、実使用を想定した素子値を与え、シミュレーションによる特性の解析について説明する。ここで、Ｒ１＝４Ω、Ｒ２は、２Ω、１０Ω、または２０Ωとし、Ｃ２＝０．７ｐＦ、Ｃ３＝０．２ｐＦ、Ｌ１＝１ｎＨ、Ｌ２＝０．６ｎＨ、Ｌ３＝０．１５ｎＨとする。また、周波数帯域を８ＧＨｚから１２ＧＨｚとし、共振周波数ｆ０を１０ＧＨｚとする。さらに、Ｃ１の式、
2008118233.tif 000012
は、先に説明したように、Ｒ２が変わってもｆ０が一定となるように補正したものである。
【００３０】
スイッチ部のインダクタの寄生抵抗Ｒ２が、２Ω、１０Ω、および２０Ωの場合の通過特性であるＳパラメータＳ２１をシミュレーションで求めた。図４は、ＨＰＦ側がオンのときのＳ２１の大きさの周波数特性を表す図である。図５は、ＨＰＦ側がオンのときのＳ２１の位相角の周波数特性を表す図である。図６は、ＬＰＦ側がオンのときのＳ２１の大きさの周波数特性を表す図である。図７は、ＬＰＦ側がオンのときのＳ２１の位相角の周波数特性を表す図である。図８は、ＨＰＦ側がオン時の位相からＬＰＦ側がオン時の位相を引き算した位相差の周波数特性を表す図である。
【００３１】
図４を参照するならば、Ｒ２＝２Ωでは、８．４ＧＨｚ付近でＳ２１の大きさが大きくロスしていることがわかる。また、図５に示す位相特性も８．４ＧＨｚ付近で共振に起因する起伏（凸凹、こぶ）が生じ、図８に示す位相差の特性も８．４ＧＨｚ付近で起伏（凸凹、こぶ）が生じる。これに対し、インダクタの寄生抵抗Ｒ２を、１０Ω、２０Ωと大きくすることで起伏を減少させることができる。また、８ＧＨｚから１２ＧＨｚの帯域における移相量の自乗平均誤差を求めると、Ｒ２＝２Ωでは７．１５度であるのに対し、１０Ωでは１．３０度、２０Ωでは１．２７度と改善されている。
【００３２】
この共振に起因する特性の起伏は、ＨＰＦ側がオンしているときに、ＬＰＦ側のＦＥＴのオフ容量Ｃ１、スイッチ部のインダクタＬ１、ＬＰＦのキャパシタＣ３の３素子で構成される共振回路において、本来高いインピーダンスであるべきところが、低インピーダンス化されることが原因となって生じる。このため、インダクタＬ１の寄生抵抗であるＲ２を大きくすることで、８．４ＧＨｚでも高いインピーダンスを保つことが可能となる。その結果、共振に起因する特性の起伏が抑えられる。
【００３３】
一方、図６、７に示すように、ＬＰＦ側がオンのときのＳ２１は、特性の起伏がほとんど無く、ＨＰＦ側がオフすることによる共振回路の低インピーダンス化は、生じていない。
【００３４】
次にインダクタに用いる導電材料について説明する。十ＧＨｚ帯の移相器用の半導体装置では、インダクタとしては、抵抗を大きくしたいという理由で金より抵抗率が大きいチタンナイトライド、タングステンシリサイド、白金、チタンのような導電材料を使用することが好ましい。
【００３５】
上記のようにインダクタンス回路における抵抗分の条件を満たすには、共振が存在する条件である、
2008118233.tif 000013
の関係から、
2008118233.tif 000014
となる。したがって、不等式、
2008118233.tif 000015
から、インダクタにおける導電材料の抵抗率の上限として、
2008118233.tif 000016
を満たす必要がある。
【００３６】
今、実使用を想定し、例えば、Ｌ１＝１ｎＨ、Ｃ１＝８０ｆＦ、Ｓ＝１０ｕｍ（配線幅）×１ｕｍ（配線厚さ）、ｌ＝４００ｕｍとすると、ρ＝２．８×１０−４Ωｃｍ、を抵抗率の上限として定める必要がある。したがって、スイッチ部のインダクタを構成する導電材料としては、この抵抗率より小さい抵抗率を有する、チタンナイトライド（ρ＝１．６×１０−４Ωｃｍ）、タングステンシリサイド（ρ＝１．９×１０−４Ωｃｍ）、白金（ρ＝１．４×１０−５Ωｃｍ）や、チタン（ρ＝７．０×１０−５Ωｃｍ）のような導電材料が好ましいといえる。
【００３７】
なお、金の抵抗率は、ρ＝３．０×１０−６Ωｃｍであり、上記におけるＲ２は、１．２Ωとなる。すなわち、金によってインダクタを構成した場合、インダクタの抵抗分は、通過特性の劣化を低減するには不十分である。したがって、スイッチ部のインダクタが、高抵抗の材料ではなく金などの低抵抗の材料である場合には、インダクタに抵抗素子を直列接続することでインダクタンス回路の抵抗分を大きくして共振時におけるインピーダンスの低下を防ぐことが可能である。
【００３８】
以上の説明において、主として入力端子側のスイッチについて説明したが、移相器は、左右対称に構成されるので、出力端子側のスイッチに対しても同様のことが言える。
【００３９】
なお、ＨＰＦ側に接続されるスイッチに並列接続されるインダクタンス回路については、共振によるショートが生じない。このため、図６、７に示すように特性の劣化はない。したがって、インダクタンス回路の抵抗分の下限を特に規定する必要がないが、設計上からスイッチ部はＨＰＦ側とＬＰＦ側とを同じように構成するのが一般的である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例に係る移相器の構成を表す回路図である。
【図２】本発明の実施例に係る移相器の等価回路である。
【図３】本発明の実施例に係る移相器のＬＰＦ側を入力側あるいは出力側から見たインピーダンスの等価回路および共振回路の等価回路である。
【図４】ＨＰＦ側がオンのときのＳ２１の大きさの周波数特性を表す図である。
【図５】ＨＰＦ側がオンのときのＳ２１の位相角の周波数特性を表す図である。
【図６】ＬＰＦ側がオンのときのＳ２１の大きさの周波数特性を表す図である。
【図７】ＬＰＦ側がオンのときのＳ２１の位相角の周波数特性を表す図である。
【図８】ＨＰＦ側がオン時の位相からＬＰＦ側がオン時の位相を引き算した位相差の周波数特性を表す図である。
【図９】従来の移相器の構成を表す回路図である。
【図１０】従来の移相器の等価回路である。
【図１１】ＬＰＦ側を入力側あるいは出力側から見たインピーダンスの等価回路である。
【図１２】インピーダンス｜Ｚ｜の周波数特性を示す図である。
【符号の説明】
【００４１】
１０ａ、１０ｂ  単極双投スイッチ
１２  高域通過フィルタ
１３  低域通過フィルタ
Ｃ２ａ、Ｃ２ｂ、Ｃ３  キャパシタ
ＩＮ  入力端子
Ｌ１ａ、Ｌ１ｂ、Ｌ１ｃ、Ｌ１ｄ、Ｌ２、Ｌ３ａ、Ｌ３ｂ  インダクタ
Ｑ１ａ、Ｑ１ｂ、Ｑ１ｃ、Ｑ１ｄ  ＦＥＴ
Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄ  抵抗
ＯＵＴ  出力端子
【図１】
2008118233.tif 000017
【図２】
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【図３】
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【図４】
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【図５】
2008118233.tif 000021
【図６】
2008118233.tif 000022
【図７】
2008118233.tif 000023
【図８】
2008118233.tif 000024
【図９】
2008118233.tif 000025
【図１０】
2008118233.tif 000026
【図１１】
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【図１２】
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