(57)【要約】【課題】逆方向リーク電流を小さくして耐圧を向上しつつオン電圧を低減させ得る整流素子を提供する。【解決手段】整流素子は、半導体層（２）に接して形成されたアノード電極（５）およびカソード電極（６）と、半導体層上に絶縁膜（８）を介して形成されたゲート電極（７）とを含み、アノード電極とゲート電極とが互いに電気的に接続されていることを特徴としている。【選択図】図１
2008166640.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に接して形成されたアノード電極およびカソード電極と、前記半導体層上に絶縁膜を介して形成されたゲート電極とを含み、前記アノード電極と前記ゲート電極とが互いに電気的に接続されていることを特徴とする整流素子。
【請求項２】
前記アノード電極は前記半導体層とオーム性接触していることを特徴とする請求項１に記載の整流素子。
【請求項３】
前記アノード電極と前記ゲート電極とは同じ材料で形成されていることを特徴とする請求項１または２に記載の整流素子。
【請求項４】
前記半導体層は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＳｉＣ、およびＺｎＯのいずれかの層を含むことを特徴とする請求項１から３のいずれかに記載の整流素子。
【請求項５】
前記半導体層は、チャネル層として作用し得る第１の半導体層と、この第１半導体層に比べて広い禁制帯幅を有していて前記第１半導体層に対して障壁層として作用する層を含んでなる第２の半導体層とを含むことを特徴とする請求項１から４のいずれかに記載の整流素子。
【請求項６】
前記第１半導体層はＩｎxＧａ1-xＮ（０≦ｘ≦１）からなり、前記第２半導体層はＡｌyＧａ1-yＮ（０≦ｙ≦１）からなることを特徴とする請求項５に記載の整流素子。
【請求項７】
前記第１半導体層はＡｌxＧａ1-xＮ（０≦ｘ≦１）からなり、前記第２半導体層はＡｌyＧａ1-yＮ（０＜ｘ＜ｙ≦１）からなることを特徴とする請求項５に記載の整流素子。
【請求項８】
前記ゲート電極は、前記第２半導体層上に前記絶縁膜を介して形成されていることを特徴とする請求項５から７のいずれかに記載の整流素子。
【請求項９】
前記半導体層は前記ゲート電極下の領域においてフッ素を含んでいることを特徴とする請求項１から８のいずれかに記載の整流素子。
【請求項１０】
請求項１から９のいずれかの整流素子を含むことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は整流素子とそれを含む電力変換装置に関し、特に、オン電圧が低くかつ耐圧の高い大電力用途に好適な整流素子とそれを含む電力変換装置に関する。
【背景技術】
【０００２】
窒化物半導体材料を用いた半導体素子は、その材料が本質的に持つ特性から、高耐圧で大電流動作が可能な電力用素子として有望視されている。なかでも、低いオン電圧を実現できる整流素子として、ショットキー接合を利用した整流素子が注目されている。
【０００３】
図１２は、窒化物半導体を利用した従来の整流素子の一例の主要部分を説明するための模式的断面図である。なお、本願の図面において、長さ、幅、厚さなどは図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表してはいない。また、図面における同一の参照符号は、同一部分または相当部分を表している。
【０００４】
この図１２の整流素子は、基板１０１、バッファ層１１１、第１の半導体層１２１、この第１半導体層に比べて広い禁制帯幅を有する第２の半導体層１２２、コンタクト層１０４、第１のアノード電極１０７、第２のアノード電極１０５、およびカソード電極１０６を含んでいる。
【０００５】
第１半導体層１２１と第２半導体層１２２とのヘテロ接合界面の第１半導体層１２１側には２次元電子ガスが存在し、チャネル層（図示せず）が形成されている。第１アノード電極１０７と第２アノード電極１０５とは電気的に接続されており、共同して複合アノード電極を形成している。第１アノード電極１０７および第２アノード電極１０５は、第２半導体層１２２とショットキー接合を形成している。ここで、第１アノード電極１０７におけるショットキー障壁の高さは、第２アノード電極１０５に比べて高く設定されている。他方、カソード電極１０６は、コンタクト層１０４を介して第１半導体層１２１内に形成されたチャネル層とオーム性接触している。
【０００６】
このような整流素子において、複合アノード電極１０７、１０５に順方向電圧を印加すれば、ショットキー障壁の低い第２アノード電極１０５が先に機能して電流が流れ、さらに順方向電圧を増加していけば、ショットキー障壁の高い第１アノード電極１０７が機能して電流が更に流れる。このように、ショットキー障壁の高い第１アノード電極１０７に加えてショットキー障壁の低い第２アノード電極１０５を設けることによって、その第２アノード電極を含まない場合に比べて、整流素子の順方向動作時の立ち上がり電圧が低くなり、すなわちその整流素子のオン電圧を低くすることができる。
【０００７】
他方、図１２の整流素子に逆方向電圧を印加すれば、アノード電極１０７、１０５直下の半導体層において空乏層が広がる。このとき、ショットキー障壁の高い第１アノード電極１０７直下で先に空乏層が広がり、電流経路がピンチオフされて電流が遮断される。このように、ショットキー障壁の低い第２アノード電極に加えてショットキー障壁の高い第１アノード電極１０７を設けることによって、その第１アノード電極１０７を含まない場合に比べて、整流素子の逆方向リーク電流を小さくすることができる。
【０００８】
以上のように、複合アノード電極１０７、１０５を設けることによってオン電圧が低くかつ逆方向リーク電流の小さい窒化物半導体整流素子に関する技術が、例えば特許文献１の特開２００５−３１７８４３号公報に開示されている。
【特許文献１】特開２００５−３１７８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のような従来技術では、整流素子の逆方向リーク電流を小さくすることができるものの、ショットキー接合を利用しているので、そのリーク電流の低減には限界がある。そこで、さらにリーク電流を低減させて耐圧を向上させることのできる整流素子の実現が望まれている。
【００１０】
したがって、上述のような従来技術に鑑みて、本発明は、逆方向リーク電流を小さくして耐圧を向上させ得る整流素子を提供することを目的としている。
【００１１】
本発明は、逆方向リーク電流を小さくし耐圧を向上しつつ、オン電圧を低減させ得る整流素子を提供することをも目的としている。
【００１２】
本発明は、そのように改善された整流素子を用いることによって、低損失で高効率動作が可能な電力変換装置を提供することをも目的としている。
【課題を解決するための手段】
【００１３】
本発明による整流素子は、半導体層に接して形成されたアノード電極およびカソード電極と、半導体層上に絶縁膜を介して形成されたゲート電極とを含み、アノード電極とゲート電極とが互いに電気的に接続されていることを特徴としている。
【００１４】
なお、アノード電極は半導体層とオーム性接触していることが好ましい。また、アノード電極とゲート電極とは同じ材料で形成することもできる。
【００１５】
半導体層は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＳｉＣ、およびＺｎＯのいずれかの層を含むことができる。また、半導体層は、チャネル層として作用し得る第１の半導体層と、この第１半導体層に比べて広い禁制帯幅を有していて第１半導体層に対して障壁層として作用する層を含んでなる第２の半導体層とを含むことができる。その場合、第１半導体層はＩｎxＧａ1-xＮ（０≦ｘ≦１）で形成し、第２半導体層はＡｌyＧａ1-yＮ（０≦ｙ≦１）で形成することができる。また、第１半導体層はＡｌxＧａ1-xＮ（０≦ｘ≦１）で形成し、第２半導体層はＡｌyＧａ1-yＮ（０＜ｘ＜ｙ≦１）で形成してもよい。さらに、ゲート電極は、第２半導体層上に絶縁膜を介して形成され得る。半導体層はゲート電極下の領域においてフッ素を含んで形成されてもよい。
【００１６】
以上のような整流素子を利用することによって、低損失で高効率動作が可能な電力変換装置を得ることができる。
【発明の効果】
【００１７】
以上のような本発明によれば、絶縁膜を介してゲート電極でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子を得ることができる。また、アノード電極とチャネル層とをオーミック接触させることによって、高い耐圧とともに低いオン電圧を有する整流素子を得ることもできる。
【００１８】
さらに、本発明による整流素子を利用することによって、その整流素子が順方向動作する際に生じる内部電圧降下を低減させることができ、低損失で高効率動作が可能な電力変換装置を提供することもできる。
【発明を実施するための最良の形態】
【００１９】
（実施形態１）
図１は、本発明の実施形態１による整流素子の積層構成を模式的な断面図で示している。この整流素子は、基板１、半導体層２、不純物導入層３、コンタクト層４、アノード電極５、カソード電極６、ゲート電極７、および絶縁膜８を含んでいる。
【００２０】
本実施形態１において、基板１はＳｉＣ、半導体層２はｐ−ＧａＮ、不純物導入層３はイオン注入等によってＳｉ等のｎ型ドーパントが導入されたｎ−ＧａＮ層、コンタクト層４はイオン注入等によって高濃度にｎ型ドーピングされたｎ+−ＧａＮ層、アノード電極５およびカソード電極６はＴｉ／Ａｌ、ゲート電極７はＡｌ、そして絶縁膜８はＴｉＯ2で形成されている。
【００２１】
ゲート電極７はアノード電極５と絶縁膜８の上に形成されており、すなわちゲート電極７とアノード電極５は電気的に接続されている。ここで、図１ではゲート電極７がアノード電極５に覆い被さるように形成される構造によって電気的に接続されているが、逆にアノード電極５がゲート電極７に覆い被さるように形成される構造や、ゲート電極とアノード電極が直接には接触せずに他の配線電極等を介して電気的に接続される構造などによって接続されてもよく、またゲート電極とアノード電極とが同じ材料で形成されて共通化された構造にしてもよい。このようなゲート電極とアノード電極との関係は、以下に述べられる他の種々の実施形態およびそれらの変形例においても同様である。
【００２２】
アノード電極５およびカソード電極６は、コンタクト層４を介して半導体層２とオーム性接触している。ゲート電極７直下の一部の領域からドレイン電極６下のコンタクト層４までの間においては、半導体層２中にｎ型ドーピングされた不純物導入層３が形成され、これはチャネル層として作用する。
【００２３】
このような図１の整流素子において、アノード電極５に順方向バイアス電圧を印加すれば、アノード電極５と電気的に接続されているゲート電極７下の絶縁膜８下に存在するｐ−ＧａＮ層２内に電子が発生して反転層が形成され、それがチャネル層として作用することによってアノード電極５からカソード電極６へ電流が流れる。
【００２４】
他方、アノード電極５に逆方向バイアス電圧を印加すれば、ゲート電極７近くのｐ−ＧａＮ層２と不純物導入層３からなるゲート・ドレイン間のチャネル層が空乏化されて電流が遮断される。このように、本発明による図１の整流素子では、絶縁膜８を介してゲート電極７でチャネル層を制御することによって整流動作を実現する。
【００２５】
逆方向バイアス電圧を印加した場合、従来技術による図１２の整流素子では、第１アノード電極１０７のドレイン電極側端部近くにおいて半導体層１２２内の電界強度が最も高くなり、第１アノード電極１０７と半導体層１２２とのショットキー接合を介して逆方向リーク電流が流れる。他方、本実施形態１においては、逆方向バイアス電圧を印加すれば、ゲート電極７のドレイン電極側端部近くにおいて半導体層２内の電界強度が最も高くなるが、図１に示すようにゲート電極７と半導体層２との間に絶縁膜８が存在するので、ショットキー接合を利用する従来技術と比較して、逆方向リーク電流を大幅に低減させることができ、その結果として整流素子の耐圧を向上させることができる。
【００２６】
以上のように、本実施形態１においては、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子を得ることができる。
【００２７】
図２は、図１の整流素子の一変形例を模式的な断面図で示している。この変形例では、半導体層２ａがｎ−ＧａＮで形成されている。また、不純物導入層３ａは、半導体層２ａ上に再成長等によって形成されたｐ−ＧａＮ層である。
【００２８】
図２の変形例では、アノード電極５がゲート電極７上に覆い被さるように形成されて電気的に接続されている。また、ゲート・ドレイン間のチャネル層の一部はｎ−ＧａＮ層である半導体層２ａにより構成されており、不純物導入層３ａはゲート電極７下の領域内にｐ−ＧａＮ層を形成するために設けている。
【００２９】
この図２の整流素子において、アノード電極５に順方向バイアス電圧を印加すれば、アノード電極５と電気的に接続されているゲート電極７下の絶縁膜８下に存在する不純物導入層３ａであるｐ−ＧａＮ層内に電子が発生して反転層が形成され、これがチャネル層として作用することによってアノード電極５からカソード電極６へ電流が流れる。
【００３０】
他方、アノード電極５に逆方向バイアス電圧を印加すれば、ゲート電極７近くのｐ−ＧａＮ層３ａおよびｎ−ＧａＮ層２ａの一部が空乏化することによって電流が遮断される。
【００３１】
このように、図２の変形例においても、図１の場合と同様に、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子を得ることができる。
【００３２】
図３は、図１の整流素子のもう一つの変形例を模式的な断面図で示している。この変形例では、基板１ａがｎ−ＳｉＣで、半導体層２ａがｎ−ＧａＮであり、そして、不純物導入層３ａは半導体層２ａ上に再成長等によって形成されたｐ−ＧａＮ層である。図３の変形例では、ゲート電極７がアノード電極５と共通化され、同じＴｉ／Ａｌにて形成されている。これによって、整流素子を作成するプロセスを簡略化することができる。このとき、共通化された電極のうちで、コンタクト層４に接触している部分がアノード電極５として作用し、また絶縁膜８に接している部分がゲート電極７として作用する。なお、カソード電極６は、導電性のｎ−ＳｉＣ基板１ａの裏面に形成されている。
【００３３】
このような図３の整流素子の動作は図２の変形例と同様であるが、図３の整流素子ではカソード電極６がｎ−ＳｉＣ基板１ａの裏面に形成されているので、順方向バイアス電圧印加時における電流は、コンタクト層４から絶縁膜８下のｐ−ＧａＮ層３ａ内に形成されるチャネル層を介してｎ−ＧａＮ層２ａまで横方向に流れた後に、ＳｉＣ基板１ａへ向かって縦方向に流れる。
【００３４】
以上のように、図３の変形例においても、図１の場合と同様に、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことにより、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子を得ることができる。
【００３５】
なお、上述の実施形態１およびその変形例では半導体層の材料としてＧａＮを用いた例が説明されたが、Ｓｉ、ＧａＡｓ、ＳｉＣなどの他の半導体材料を用いた整流素子においても本発明の効果を同様に得ることができる。ただし、オン電圧が低くかつ耐圧の高い大電力用途に好適な整流素子を実現するには、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＳｉＣ、ＺｎＯなどの禁制帯幅の広い半導体材料を用いることが望ましい。
【００３６】
また、上述の実施形態１およびその変形例ではアノード電極５と半導体層とはコンタクト層４を介してオーム性接触を形成しているが、アノード電極５はショットキー接合を形成していてもかまわない。このことは、以下の種々の実施形態およびその変形例においても同様である。しかしながら、整流素子を順方向動作させる時の内部電圧降下が小さいことが望ましいので、アノード電極５と半導体層はオーム性接触を形成していることが望ましい。
【００３７】
（実施形態２）
図４は、本発明の実施形態２による整流素子の積層構造を示す模式的断面図である。この図４の整流素子は、図１に比べて、バッファ層１１、第１の半導体層２１、およびその第１半導体層に比べて広い禁制帯幅を有する第２の半導体層２２を含んでいることが特徴的である。
【００３８】
図４の整流素子において、基板１ｂはサファイア、バッファ層１１はＡｌＮ、第１半導体層２１はアンドープＧａＮ、第２半導体層２２はアンドープＡｌＧａＮ、不純物導入層３はイオン注入等によってＳｉ等のｎ型のドーパントが導入されたｎ−ＡｌＧａＮ／ｎ−ＧａＮ層、コンタクト層４はイオン注入等によって高濃度にｎ型ドーピングされたｎ+−ＡｌＧａＮ／ｎ+−ＧａＮ層、アノード電極５およびカソード電極６はＴｉ／Ａｌ、ゲート電極７はＮｉ／Ａｕ、そして絶縁膜８はＳｉＮ／ＳｉＯ2の重ね膜である。
【００３９】
バッファ層１１および半導体層２１、２２は、面方位が（１−１０２）面であるサファイア基板１ｂ上に形成されている。このことによって、ＧａＮ層２１とＡｌＧａＮ層２２のヘテロ接合界面において分極電界が生じず、ゲート電圧０Ｖにおいてゲート電極７下のヘテロ接合界面に２次元電子ガスがほとんど存在しない状態を可能にしている。ゲート電極７はアノード電極５および絶縁膜８の上に形成されており、ゲート電極７とアノード電極５は電気的に接続されている。アノード電極５およびカソード電極６はコンタクト層４を介して第１半導体層２１内に形成されたチャネル層とオーム性接触している。ゲート電極７直下の一部の領域からドレイン電極６下のコンタクト層４までの間において、ＧａＮ層２１とＡｌＧａＮ層２２とのヘテロ接合界面近傍にｎ型ドーピングされた不純物導入層３が形成され、これはチャネル層として作用する。
【００４０】
図４の整流素子において、アノード電極５に順方向バイアス電圧を印加すれば、アノード電極５と電気的に接続されているゲート電極７下において絶縁膜８下のヘテロ接合界面に２次元電子ガスが発生してチャネル層が形成され、アノード電極５からカソード電極６へ電流が流れる。このとき、アノード電極５はコンタクト層４を介してチャネル層とオーム性接触していることから、ショットキー接合を利用する従来技術と比較して、整流素子のオン電圧をより小さくすることが可能となる。また、第１半導体層よりも禁制帯幅の広い第２半導体層を用いてヘテロ接合界面の第１半導体層側にチャネル層が形成されることから、絶縁膜８から離れた場所にチャネル層が形成され、図１の整流素子と比較して、絶縁膜８と半導体層との界面における界面準位の影響を受けにくく、順方向バイアス印加時における電流がより流れやすくなる。
【００４１】
なお、図４の本実施形態２では第１半導体層２１としてＧａＮを用いて第２半導体層２２としてＡｌＧａＮを用いているが、第１半導体層２１としてＩｎxＧａ1-xＮ（０≦ｘ≦１）を用いてもよく、また第１半導体層２１としてＡｌxＧａ1-xＮを用いて第２半導体層２２としてＡｌyＧａ1-yＮ（０＜ｘ＜ｙ≦１）を用いるなどの他の構成を採用することも可能である。
【００４２】
他方、アノード電極５に逆方向バイアス電圧を印加すれば、ゲート電極７近くのヘテロ接合界面に形成されたチャネル層および不純物導入層３であるゲート・ドレイン間のチャネル層が空乏化されて電流が遮断される。このように本発明による図４の整流素子では、絶縁膜８を介してゲート電極７でチャネル層を制御することによって整流動作を実現する。
【００４３】
逆方向バイアス電圧を印加した場合、ゲート電極７のドレイン電極側端部近くにおいて半導体層２２内の電界強度が最も高くなるが、図４の整流素子ではゲート電極７と半導体層２２との間に絶縁膜８が存在するので、ショットキー接合を利用する従来技術と比較して、逆方向リーク電流を大幅に低減することができ、その結果として整流素子の耐圧を向上させることができる。
【００４４】
以上のように、本実施形態２によれば、絶縁膜８を介してゲート電極７によってチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、整流素子の耐圧を高めることができる。また、アノード電極５とチャネル層とがオーミック接触していることによって、オン電圧の低い整流素子が得られる。
【００４５】
図５は、本実施形態２における図４の整流素子の一変形例を示す模式的な断面図である。この変形例では、第１の半導体層２１ａはｐ−ＧａＮであり、バッファ層１１および半導体層２１ａ、２２は面方位が（０００１）面であるサファイア基板１ｃ上に形成されている。また、絶縁膜８は、半導体層２２の一部を除去することにより半導体層２１ａおよび半導体層２２に接して形成されており、その上にゲート電極７が形成されている。
【００４６】
この図５の整流素子において、アノード電極５に順方向バイアス電圧を印加すれば、アノード電極５と電気的に接続されているゲート電極７下の絶縁膜８下に存在するｐ−ＧａＮ層２１ａ内に電子が発生して反転層が形成され、それによってチャネル層が形成されてアノード電極５からカソード電極６へ電流が流れる。
【００４７】
他方、アノード電極５に逆方向バイアス電圧を印加すれば、ゲート電極７近くのｐ−ＧａＮ層２１ａおよび不純物導入層３であるゲート・ドレイン間のチャネル層が空乏化されて電流が遮断される。
【００４８】
このように、図５の本変形例においても、図４の場合と同様に、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子を得ることができる。
【００４９】
（実施形態３）
図６は、本発明の実施形態３による整流素子の積層構造を示す模式的な断面図である。
この整流素子において、基板１ｄはＳｉ、バッファ層１１はＡｌＮ、第１の半導体層２１はアンドープＧａＮ、第２の半導体層２２はアンドープＡｌＧａＮ／ｎ−ＡｌＧａＮ／アンドープＡｌＧａＮの多層膜、不純物導入層３ｂはフッ素が導入された領域、コンタクト層４はイオン注入等によって高濃度にｎ型ドーピングされたｎ+−ＡｌＧａＮ／ｎ+−ＧａＮ層、アノード電極５およびカソード電極６はＴｉ／Ａｌ、ゲート電極７はＮｉ／Ａｕ、そして絶縁膜８はＳｉＮ／ＳｉＯ2の重ね膜で形成されている。
【００５０】
図６の整流素子においては、第１半導体層２１と第２半導体層２２のヘテロ接合界面には分極電界の影響によって２次元電子ガスが発生し、それによるチャネル層（図示せず）が形成されている。このとき、第２半導体層２２として第１半導体層２１に比べて禁制帯幅の広い半導体層を用い、ヘテロ接合界面の第１半導体層２１側にチャネル層が形成されることから、絶縁膜８から離れた場所にチャネル層が形成される。したがって、本実施形態３の整流素子では、実施形態１に比較して、絶縁膜８と半導体層との界面に形成される界面準位の影響を受けにくく、順方向バイアス印加時における電流がより流れやすくなる。
【００５１】
なお、本実施形態３では第１半導体層２１としてＧａＮを用いて第２半導体層２２としてＡｌＧａＮを用いているが、第１半導体層２１としてＩｎＧａＮを用いてもよく、また第１半導体層２１としてＡｌxＧａ1-xＮを用いて第２半導体層２２としてＡｌyＧａ1-yＮ（０＜ｘ＜ｙ≦１）を用いてもよい。
【００５２】
ゲート電極７はアノード電極５および絶縁膜８の上に形成されており、ゲート電極７とアノード電極５は電気的に接続されている。アノード電極５は、第２半導体層２２とショットキー接合を形成している。カソード電極６はコンタクト層４を介して第１半導体層２１内に形成されたチャネル層とオーム性接触している。ゲート電極７下の領域内において、第１半導体層２１内および第２半導体層２２内の一部にはフッ素導入領域３ｂが形成されている。フッ素は電気陰性度が大きくて負の電荷として作用するので、フッ素導入領域３ｂでは、チャネル層内の２次元電子ガスの濃度がフッ素の導入されていない領域に比べて低下している。ここでは、アノード電極５の電圧が０Ｖ以下においてフッ素導入領域３ｂにおけるチャネル層が空乏化する程度の濃度で、フッ素が導入されている。
【００５３】
このような図６の整流素子において、アノード電極５の電圧が０Ｖである場合には、フッ素導入領域３ｂによってゲート電極８直下のチャネル層が空乏化され、電流経路がピンチオフされて電流が遮断される。アノード電極５に順方向バイアス電圧を印加すれば、そのアノード電極５と電気的に接続されているゲート電極７の下方領域において、絶縁膜８下のフッ素導入領域内のヘテロ接合界面に２次元電子ガスが発生してチャネル層が形成されて、アノード電極５からカソード電極６へ電流が流れる。
【００５４】
他方、アノード電極５に逆方向バイアス電圧を印加すれば、絶縁膜８下のフッ素導入領域３ｂ内およびゲート・ドレイン間のチャネル層が空乏化されて電流が遮断される。このように実施形態３による図６の整流素子においても、絶縁膜８を介してゲート電極７でチャネル層を制御することによって整流動作を実現することができる。
【００５５】
逆方向バイアス電圧を印加した場合、ゲート電極７のドレイン電極側端部近くにおいて半導体層２２内の電界強度が最も高くなるが、図６の整流素子では、ゲート電極７と半導体層との間に絶縁膜８が存在するので、ショットキー接合を利用する従来技術と比較して、逆方向リーク電流を大幅に低減することができ、その結果として耐圧を向上させることができる。
【００５６】
以上のように、本実施形態３においても、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧の高い整流素子が得られる。
【００５７】
図７は、図６に示された実施形態３による整流素子の一変形例の積層構造を模式的な断面図で示している。この図７の変形例による整流素子は、図６の場合に比べて、アノード電極５がゲート電極７上に覆い被さるように形成されていることのみにおいて異なっている。
【００５８】
図８から図１０は、図６に示された実施形態３による整流素子の更に他の変形例を模式的な断面図で示している。これらのいずれの変形例においても、アノード電極５は第１の半導体層２１内に形成されたチャネル層とオーム性接触している。
【００５９】
図８の変形例においては、アノード電極５およびカソード電極６は、第２の半導体層２２非常に薄い部分を介したトンネル電流機構によって、第１の半導体層２１内に形成されたチャネル層とオーム性接触している。
【００６０】
図９の変形例においては、アノード電極５およびカソード電極６は、コンタクト層４を介して第１の半導体層２１内に形成されたチャネル層とオーム性接触している。
【００６１】
図１０の変形例においては、第２の半導体層２２および第１の半導体層２１の一部を除去した領域にアノード電極５およびカソード電極６を形成し、第１半導体層２１の側方からチャネル層とオーム性接触している。
【００６２】
以上の変形例の他にオーミック接触の形成方法として、第２の半導体層および第１の半導体層の一部を除去した部分に高濃度にドーピングされたＧａＮやＩｎＧａＮなどを再成長等によってコンタクト層を形成し、その上に電極を形成することでオーム性接触を形成する方法や、第２の半導体層および第１の半導体層は除去せず第２の半導体層上に電極を形成して熱処理による合金化によってオーム性接触を形成する方法などが可能である。
【００６３】
図７から図１０における整流素子の動作は、基本的に図６の整流素子と同様であり、絶縁膜８を介してゲート電極７でチャネル層の制御を行うことによって、逆方向バイアス印加時に流れる逆方向リーク電流を低減させることができ、耐圧を改善させることができる。さらに、図８から図１０の変形例では、絶縁膜８による逆方向リーク電流の低減および耐圧の向上とともに、アノード電極５とチャネル層とがオーミック接触していることによってオン電圧の低い整流素子を得ることができる。
【００６４】
（実施形態４）
図１１は、本発明の実施形態４による電力変換装置である力率改善回路の主要部を示す回路図である。この電力変換装置は、交流電源３１、整流素子であるダイオード３２〜３６、インダクタ３７、電界効果トランジスタ３８、キャパシタ３９、および負荷抵抗４０を含んでおり、整流素子３２〜３６には本発明による図８の整流素子を用いている。
【００６５】
電力変換装置である力率改善回路に用いられるダイオードに本発明による整流素子を用いれば、ダイオードが順方向動作する際の内部電圧降下を低減させることができるので、回路内部での損失が低減されて電力変換装置の効率が改善される。すなわち、本実施形態４では、低損失で高効率動作が可能な電力変換装置を得ることができる。
【００６６】
以上においては本発明が種々の実施形態およびそれらの変形例に基づいて具体的に説明されたが、本発明はそれらの実施形態や変形例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【００６７】
例えば、上述の実施形態や変形例ではバッファ層１１としてＧａＮを用いたが、ＡｌＮ、ＡｌＧａＮ、ＡｌＮ／ＧａＮなどの他のバッファ層を用いることもできる。
【００６８】
また、上述の実施形態や変形例では第１半導体層として１層のアンドープＧａＮ層またはｐ−ＧａＮ層を用いたが、第１半導体層はｎ−ＧａＮ層であってもよく、またＡｌＧａＮ、ＩｎＧａＮ、またはＧａＮ／ＡｌＧａＮ、ＩｎＧａＮ／ＧａＮなどの１層または多層のアンドープまたはドーピングされた半導体層を用いることもできる。
【００６９】
さらに、上述の実施形態や変形例では第２半導体層として１層のアンドープＡｌＧａＮ層またはアンドープＡｌＧａＮ／ｎ−ＡｌＧａＮ／アンドープＡｌＧａＮ多層膜を用いたが、ドーピングされたＡｌＧａＮ層、Ａｌ組成やドーピング濃度の異なる複数のＡｌＧａＮ層を含む多層ＡｌＧａＮ層、ＧａＮ／ＡｌＧａＮもしくはＩｎＧａＮ／ＡｌＧａＮなどの半導体層を含む多層半導体層のように１層または多層のアンドープまたはドーピングされた層からなる半導体層を用いてもよい。
【００７０】
さらに、上述の実施形態や変形例ではアノード電極５およびカソード電極６としてＴｉ／Ａｌを用いて説明したが、アノード電極とカソード電極は同じ電極材料によって構成される必要はなく、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮx、ＷＳｉxなどの電極材料を用いることもできる。
【００７１】
さらに、上述の実施形態や変形例ではゲート電極７としてＡｌおよびＮｉ／Ａｕを用いて説明したが、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ａｕ、Ｎｉ／Ａｕ、Ｗ、ＷＮx、ＷＳｉxなどの電極材料を用いることもできる。
【００７２】
さらに、上述の実施形態や変形例ではカソード電極６と半導体層とはオーム性接触を形成しているが、カソード電極はショットキー接合を形成する構成であってもかまわない。しかしながら、整流素子を順方向動作させた時の内部電圧降下の小さいことが望ましいので、カソード電極と半導体層はオーム性接を形成することが望ましい。
【００７３】
さらに、上述の実施形態や変形例では絶縁膜８としてＴｉＯ2およびＳｉＮ／ＳｉＯ2重ね膜を説明したが、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、ＴａＯx、ＭｇＯ、Ｇａ2Ｏ3、ＳｉＮ／ＳｉＯ2／ＳｉＮ重ね膜等の絶縁膜を用いることもできる。
【００７４】
さらに、上述の実施形態では本発明の整流素子を力率改善回路に適用した例を示したが、インバータやコンバータ等のように他の電力変換装置に適用することもできる。
【産業上の利用可能性】
【００７５】
以上のような本発明によれば、高い耐圧とともに低いオン電圧を有する整流素子を提供することができ、また、そのような整流素子を利用することによって低損失で高効率動作が可能な電力変換装置を提供することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態１による整流素子を示す模式的断面図である。
【図２】図１の整流素子の一変形例を示す模式的断面図である。
【図３】図１の整流素子の他の変形例を示す模式的断面図である。
【図４】本発明の実施形態２による整流素子を示す模式的断面図である。
【図５】図４の整流素子の一変形例を示す模式的断面図である。
【図６】本発明の実施形態３による整流素子を示す模式的断面図である。
【図７】図６の整流素子の一変形例を示す模式的断面図である。
【図８】図６の整流素子の他の変形例を示す模式的断面図である。
【図９】図６の整流素子のさらに他の変形例を示す模式的断面図である。
【図１０】図６の整流素子のさらに他の変形例を示す模式的断面図である。
【図１１】本発明の実施形態４による電力変換装置の主要部を示す回路図である。
【図１２】従来技術による整流素子を示す模式的断面図である。
【符号の説明】
【００７７】
１、１ａ、１ｂ、１ｃ、１ｄ、１０１  基板、２、２ａ  半導体層、３、３ａ、３ｂ  不純物導入層、４、１０４  コンタクト層、５、１０５、１０７  アノード電極、６、１０６  カソード電極、７  ゲート電極、８  絶縁膜、１１、１１１  バッファ層、２１、２１ａ、１２１  第１の半導体層、２２、１２２  第２の半導体層、３１  交流電源、３２〜３６  整流素子、３７  インダクタ、３８  電界効果トランジスタ、３９  キャパシタ、４０  負荷抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図１１】
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【図１２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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