(57)【要約】【課題】半導体メモリ装置の初期動作時、ＺＱキャリブレーション動作を追加的に制御させること。【解決手段】メモリ装置の初期化時にプリキャリブレーション信号を生成する第１信号生成部と、ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション信号を生成する第２信号生成部と、前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号に応答して、ＺＱキャリブレーション動作を制御する制御部とを備える半導体メモリ装置のＺＱキャリブレーション動作制御回路を提供する。【選択図】図７
2008228276.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置の初期化時にプリキャリブレーション信号を生成する第１信号生成部と、
ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション信号を生成する第２信号生成部と、
前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号に応答して、ＺＱキャリブレーション動作を制御する制御部と
を備えることを特徴とする半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項２】
前記ＺＱキャリブレーション信号が、    
ＺＱキャリブレーションの動作時間に応じて生成されることを特徴とする請求項１に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項３】
前記プリキャリブレーション信号が、
メモリ装置の初期化時、論理レベルが変化する初期化信号に応答して生成されることを特徴とする請求項１に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項４】
前記初期化信号が、
パワーアップ信号、リセット信号、又はこれら２つの信号を論理結合した信号に応答して生成されることを特徴とする請求項３に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項５】
前記ＺＱキャリブレーション命令が、
チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及び書き込みイネーブル信号に応答して生成されることを特徴とする請求項１に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項６】
前記制御部が、
前記プリキャリブレーション信号がイネーブルされると、前記ＺＱキャリブレーション信号に該当する動作時間のうちの１つに該当する時間の間、ＺＱキャリブレーションされるように制御することを特徴とする請求項２に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項７】
前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号が、
パルス状の信号であることを特徴とする請求項３に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項８】
前記第１信号生成部が、
リセット信号を反転する第１インバータと、
該第１インバータの出力を遅延させる第１遅延部と、
前記リセット信号及び前記第１遅延部の出力を入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転する第２インバータと、
該第２インバータの出力を遅延させて前記プリキャリブレーション信号として出力する第２遅延部と
を備えることを特徴とする請求項７に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項９】
前記第１信号生成部が、
パワーアップ信号を遅延させる第１遅延部と、
前記パワーアップ信号を反転する第１インバータと、
前記第１遅延部及び前記第１インバータの出力を入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転する第２インバータと、
該第２インバータの出力を遅延させて前記プリキャリブレーション信号として出力する第２遅延部と
を備えることを特徴とする請求項７に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項１０】
前記第１信号生成部が、
パワーアップ信号及びリセット信号を入力とするＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転するインバータと、
該インバータの出力を遅延させて前記プリキャリブレーション信号として出力する遅延部と
を備えることを特徴とする請求項７に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項１１】
前記制御部が、
前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号のうちの１つを入力とするＮＯＲゲートと、
該ＮＯＲゲートの出力を反転するインバータと、
前記残りのＺＱキャリブレーション信号を伝達する伝達部と
を備えることを特徴とする請求項６に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項１２】
前記制御部が、
プルアップコード及びプルダウンコードを生成するＺＱキャリブレーション回路のイネーブルを制御することを特徴とする請求項１に記載の半導体メモリ装置のＺＱキャリブレーション動作制御回路。
【請求項１３】
ＺＱキャリブレーション動作を行うＺＱキャリブレーション装置と、
ＺＱキャリブレーション命令により、前記ＺＱキャリブレーション装置をイネーブルさせるＺＱキャリブレーション制御部と、
メモリ装置の初期化信号に応答して、前記ＺＱキャリブレーション装置をイネーブルさせるプリキャリブレーション制御部と
を備えることを特徴とする半導体メモリ装置のＺＱキャリブレーション回路。
【請求項１４】
前記ＺＱキャリブレーション装置が、
前記ＺＱキャリブレーション命令による最初のＺＱキャリブレーション動作前に、メモリ装置の初期化信号に応答して、予めＺＱキャリブレーション動作を行うことを特徴とする請求項１３に記載の半導体メモリ装置のＺＱキャリブレーション回路。
【請求項１５】
前記ＺＱキャリブレーション命令が、
チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及び書き込みイネーブル信号に応答して生成されることを特徴とする請求項１４に記載の半導体メモリ装置のＺＱキャリブレーション回路。
【請求項１６】
前記メモリ装置の初期化信号が、
リセット信号、パワーアップ信号、又はこれら２つの信号を論理結合した信号であることを特徴とする請求項１４に記載の半導体メモリ装置のＺＱキャリブレーション回路。
【請求項１７】
メモリ装置の初期化信号に応答して、プリＺＱキャリブレーション動作を行う第１ステップと、
ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション動作を行う第２ステップと
を含むことを特徴とする半導体メモリ装置のＺＱキャリブレーション方法。
【請求項１８】
前記第１ステップが、
リセット信号、パワーアップ信号、又はこれら２つの信号を論理結合した信号に応答して行われることを特徴とする請求項１７に記載の半導体メモリ装置のＺＱキャリブレーション方法。
【請求項１９】
前記ＺＱキャリブレーション命令が、
外部から入力されることを特徴とする請求項１７に記載の半導体メモリ装置のＺＱキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置のような各種半導体集積回路に用いられるＺＱキャリブレーション回路に関し、詳細には、ＺＱキャリブレーション回路のＺＱキャリブレーション動作制御回路に関する。
【背景技術】
【０００２】
ＣＰＵ、メモリ、及びゲートアレイのような集積回路チップで実現される種々の半導体装置は、パソコン、サーバ、及びワークステーションのような種々の電気製品内に一体化する。このような電気製品の動作速度の高速化に伴い、前記半導体装置間でインタフェースされる信号のスイング幅は次第に減少している。その理由は、信号の伝達にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が減少するほど、外部ノイズの影響は増加し、インタフェース端においてインピーダンス不整合による信号の反射も深刻化する。前記インピーダンス不整合は、外部ノイズや、電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。インピーダンス不整合が発生すると、データの高速伝送が困難になり、半導体装置のデータ出力端から出力される出力信号が歪むことがある。そのため、受信側の半導体装置は、前記出力された歪み信号を入力端で受信する場合、セットアップ／ホールドフェイル（ｆａｉｌ）又は入力レベルの判断ミスなどの問題が頻繁に起こり得る。
【０００３】
一方、半導体装置は、外部から伝送される各種信号を入力パッドを介して受信する受信回路と、内部信号を出力パッドを介して外部に提供する出力回路とを備えている。特に、動作速度の高速化が必要なメモリ装置は、上述した問題を解決し、信号の伝達を行う半導体装置との相互インピーダンスを調整するため、インピーダンス整合回路を集積回路チップ内のパッド近辺に採用している。通常、送信側では出力回路によるソース終端（ｓｏｕｒｃｅ  ｔｅｒｍｉｎａｔｉｏｎ）が行われ、受信側では前記入力パッドに接続された受信回路に対して並列に接続された終端回路により並列終端が行われる。
【０００４】
ＺＱキャリブレーションとは、プロセス、電圧、及び温度（以下、「ＰＶＴ」とする）条件の変化に応じて変化するプルアップキャリブレーションコード及びプルダウンキャリブレーションコードを生成する過程を指す。ＺＱキャリブレーションの結果として生成されるこれらのコードを用いて、受信回路及び出力回路の抵抗値が調整される。ＺＱキャリブレーション動作は、以下に説明するＺＱキャリブレーション回路で行われる。
【０００５】
図１は、従来のメモリ装置のＺＱキャリブレーション回路の構成図である。
【０００６】
同図に示すように、従来のＺＱキャリブレーション回路は、第１プルアップ抵抗部１１０と、第２プルアップ抵抗部１２０と、プルダウン抵抗部１３０と、基準電圧発生器１０２と、比較器１０３、１０４と、Ｐコードカウンタ１０５と、Ｎコードカウンタ１０６とを備えることにより、ＺＱキャリブレーション動作を行う。
【０００７】
その動作をみると、比較器１０３は、ＺＱノードのチップの外部にあるＺＱパッドに接続された基準抵抗１０１（一般的に２４０Ω）と第１プルアップ抵抗部１１０とを接続して生成されるＺＱノードの電圧と、チップ内部の基準電圧発生器１０２で生成される基準電圧ＶＲＥＦ（一般的に電源電圧ＶＤＤＱの２分の１に設定）とを比較し、アップ信号ＵＰ及びダウン信号ＤＯＷＮを生成する。
【０００８】
Ｐコードカウンタ１０５は、前記アップ信号ＵＰ及びダウン信号ＤＯＷＮを受信してプルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>を生成するが、生成されたプルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>により、第１プルアップ抵抗部１１０の並列接続されたＭＯＳトランジスタをオン・オフして抵抗値を調整する。調整された第１プルアップ抵抗部１１０の抵抗値は、再びＺＱノードの電圧に影響を与え、前述のような動作が繰り返される。すなわち、第１プルアップ抵抗部１１０の全体抵抗値が基準抵抗１０１の抵抗値と等しくなるように第１プルアップ抵抗部１１０がキャリブレーションされる（プルアップキャリブレーション）。
【０００９】
前述のプルアップキャリブレーション過程中に生成されるプルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>は、第２プルアップ抵抗部１２０に入力され、第２プルアップ抵抗部１２０の全体抵抗値を決定する。その後、プルダウンキャリブレーション動作が始まるが、プルアップキャリブレーションの場合と同様に、比較器１０４及びＮコードカウンタ１０６を用いて、ＺＱ'ノードの電圧が基準電圧ＶＲＥＦと等しくなるように、すなわち、プルダウン抵抗部１３０の全体抵抗値が第２プルアップ抵抗部１２０の全体抵抗値と等しくなるようにキャリブレーションされる（プルダウンキャリブレーション）。
【００１０】
前述のＺＱキャリブレーションの結果として生成されるプルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>及びプルダウンキャリブレーションコードＮＣＯＤＥ<０：Ｎ>は、ＤＱパッド側にある入力端及び出力端側のプルアップ終端抵抗部及びプルダウン終端抵抗部（ＺＱキャリブレーション回路のプルアップ抵抗部及びプルダウン抵抗部と同様に構成される）に入力され、終端抵抗値を決定する。半導体メモリ装置の入力バッファの場合、一般的にプルアップ抵抗部のみを用い、このとき、プルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>が入力され、終端抵抗値を決定する。この場合、ＺＱキャリブレーション回路においてプルアップキャリブレーションのみが行われる。
【００１１】
ＺＱキャリブレーション回路は、前述のＺＱキャリブレーション動作のため、ＺＱキャリブレーション動作制御回路１０７と、タイムカウンタ１０８とを更に備える。ＺＱキャリブレーション動作制御回路１０７では、ＺＱキャリブレーション動作を決定する信号ＺＱＩＮＩＴ、ＺＱＯＰＥＲ、ＺＱＣＳ（各動作毎にキャリブレーション時間に差がある）を出力し、タイムカウンタ１０８は、各ＺＱキャリブレーション信号による所定時間の間、比較器１０３、１０４をイネーブルさせてＺＱキャリブレーション動作を行うようにする。
【００１２】
図２Ａは、ＺＱキャリブレーションのタイプに応じた信号の論理レベル表であり、図２Ｂは、ＺＱキャリブレーションのタイプに応じたタイミングパラメータ表である。
【００１３】
ＺＱキャリブレーション命令ＺＱＣは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ 、カラムアドレスストローブ信号／ＣＡＳ、及び書き込みイネーブル信号／ＷＥの結合によって生成され、論理レベル表の残りのアドレスは、本発明のＺＱキャリブレーション動作とは直接な関連がないことから、詳細な説明は省略する。ただし、ＺＱキャリブレーションには、長いキャリブレーション及び短いキャリブレーションがあるが、これは、同図に示すように、信号Ａ１０の論理レベルに応じて決定される。
【００１４】
図２Ｂには、各ＺＱキャリブレーション動作の動作時間が示されている。詳細には、長いキャリブレーションは、パワーアップ後に初めて実行される初期キャリブレーションと、メモリ装置の動作中にコントローラからの入力によって発生する動作キャリブレーションとの２つに分けられる。同図に示すように、初期キャリブレーションの動作時間ｔＺＱＩＮＩＴ及び動作キャリブレーションの動作時間ｔＺＱＯＰＥＲは、それぞれ５１２サイクル及び２５６サイクルである。また、短いキャリブレーションの動作時間ｔＺＱＣＳは、６４サイクルである。
【００１５】
図３は、図１のＺＱキャリブレーション回路を制御する従来のＺＱキャリブレーション動作制御回路１０７の詳細構成図であり、図４は、図３のＺＱキャリブレーション動作制御回路の動作を示すタイミング図である。
【００１６】
その動作を説明すると、ＺＱキャリブレーション命令ＺＱＣは、上述のように、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、及び書き込みイネーブル信号／ＷＥの結合によってイネーブルされる。ＺＱキャリブレーション命令ＺＱＣがイネーブルされた状態で、信号Ａ１０が論理ローレベルで入力されると、ＮＡＮＤゲートＮＤ２から出力される信号ＺＱＣＳはハイレベルになり、ＮＡＮＤゲートＮＤ１から出力される信号ＺＱＣＬはローレベルになる。したがって、このとき、短いキャリブレーション動作を行う。
【００１７】
ＺＱキャリブレーション命令ＺＱＣがイネーブルされた状態で、信号Ａ１０が論理ハイレベルで入力されると、ＮＡＮＤゲートＮＤ１から出力される信号ＺＱＣＬはハイレベルになり、ＮＡＮＤゲートＮＤ２から出力される信号ＺＱＣＳはローレベルになる。したがって、このとき、長いキャリブレーション動作を行う。
【００１８】
長いキャリブレーション動作であることを示す信号ＺＱＣＬが論理ハイレベルを有すると、初期キャリブレーション動作又は動作キャリブレーション動作を行う。詳細には、メモリ装置がパワーアップされた後、最初の長いキャリブレーション動作を行う場合は、信号ＩＮＩＴ＿ＳＴＡＴＥがハイレベルを維持するため、信号ＺＱＩＮＩＴがハイレベルになる。その後は、フィードバックされる信号ＺＱＩＮＩＴｂ＿ｄにより、信号ＩＮＩＴ＿ＳＴＡＴＥがローレベルを有し、結果として、信号ＺＱＯＰＥＲがハイレベルになる。
【００１９】
つまり、ＺＱキャリブレーション命令ＺＱＣがイネーブルされ、信号Ａ１０がローレベルの場合は、短いキャリブレーション動作を行い、信号Ａ１０がハイレベルの場合は、長いキャリブレーション動作を行う。そして、長いキャリブレーションの場合、最初の長いキャリブレーションは初期キャリブレーション動作を、その後のキャリブレーションは動作キャリブレーション動作を行う。
【００２０】
参考として、図中の「ＲＥＳＥＴｂ」はメモリ装置のリセット信号を、「ＲＥＳＥＴ  ＢＰ＿Ｌ２Ｈ」はリセット信号を一定時間遅延させる信号を表す。
【００２１】
長いキャリブレーション時における各ノードの論理状態は、図４に全て示されているため、これ以上の詳細な説明は省略する。
【００２２】
図５は、初期キャリブレーション動作により、図１のＺＱノード及びＺＱ'ノードの電圧レベルが目標電圧に近づいていく過程を示すタイミング図である。
【００２３】
上述のように、初期キャリブレーション動作は、５１２サイクルの間に行われるが、図示のように、ＰＶＴの変化が大きい場合は、初期キャリブレーション動作だけでは目標値に達することができないため、プルアップキャリブレーションコードＰＣＯＤＥ<０：Ｎ>及びプルダウンキャリブレーションコードＮＣＯＤＥ<０：Ｎ>の生成に至らず、入力バッファ又は出力ドライバのオンダイ終端抵抗が目標値を有さない場合が生じる。このような場合、インピーダンス不整合が発生し、メモリ装置のフェイルを誘発する問題がある。
【特許文献１】特開２００３−３６６７４号
【発明の開示】
【発明が解決しようとする課題】
【００２４】
そこで、本発明は、上記のような従来技術の問題に鑑みてなされたものであって、その目的は、半導体メモリ装置の初期動作時、ＺＱキャリブレーション動作を追加的に制御させることにある。
【課題を解決するための手段】
【００２５】
上記のような目的を達成するため、本発明に係る半導体メモリ装置のＺＱキャリブレーション動作制御回路は、メモリ装置の初期化時にプリキャリブレーション信号を生成する第１信号生成部と、ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション信号を生成する第２信号生成部と、前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号に応答して、ＺＱキャリブレーション動作を制御する制御部とを備える。
【００２６】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記ＺＱキャリブレーション信号が、ＺＱキャリブレーションの動作時間に応じて生成されることを特徴とする。
【００２７】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記プリキャリブレーション信号が、メモリ装置の初期化時、論理レベルが変化する初期化信号に応答して生成されることを特徴とする。
【００２８】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記初期化信号が、パワーアップ信号、リセット信号、又はこれら２つの信号を論理結合した信号に応答して生成されることを特徴とする。
【００２９】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記ＺＱキャリブレーション命令が、チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及び書き込みイネーブル信号に応答して生成されることを特徴とする。
【００３０】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記制御部が、前記プリキャリブレーション信号がイネーブルされると、前記ＺＱキャリブレーション信号に該当する動作時間のうちの１つに該当する時間の間、ＺＱキャリブレーションされるように制御することを特徴とする。
【００３１】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号が、パルス状の信号であることを特徴とする。
【００３２】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記第１信号生成部が、リセット信号を反転する第１インバータと、該第１インバータの出力を遅延させる第１遅延部と、前記リセット信号及び前記第１遅延部の出力を入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転する第２インバータと、該第２インバータの出力を遅延させて前記プリキャリブレーション信号として出力する第２遅延部とを備えることを特徴とする。
【００３３】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記第１信号生成部が、パワーアップ信号を遅延させる第１遅延部と、前記パワーアップ信号を反転する第１インバータと、前記第１遅延部及び前記第１インバータの出力を入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転する第２インバータと、該第２インバータの出力を遅延させて前記プリキャリブレーション信号として出力する第２遅延部とを備えることを特徴とする。
【００３４】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記第１信号生成部が、パワーアップ信号及びリセット信号を入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転するインバータと、該インバータの出力を遅延させて前記プリキャリブレーション信号として出力する遅延部とを備えることを特徴とする。
【００３５】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記制御部が、前記プリキャリブレーション信号及び前記ＺＱキャリブレーション信号のうちの１つを入力とするＮＯＲゲートと、該ＮＯＲゲートの出力を反転するインバータと、前記残りのＺＱキャリブレーション信号を伝達する伝達部とを備えることを特徴とする。
【００３６】
さらに、半導体メモリ装置のＺＱキャリブレーション動作制御回路は、前記制御部が、プルアップコード及びプルダウンコードを生成するＺＱキャリブレーション回路のイネーブルを制御することを特徴とする。
【００３７】
また、本発明に係る半導体メモリ装置のＺＱキャリブレーション回路は、ＺＱキャリブレーション動作を行うＺＱキャリブレーション装置と、ＺＱキャリブレーション命令により、前記ＺＱキャリブレーション装置をイネーブルさせるＺＱキャリブレーション制御部と、メモリ装置の初期化信号に応答して、前記ＺＱキャリブレーション装置をイネーブルさせるプリキャリブレーション制御部とを備える。
【００３８】
さらに、半導体メモリ装置のＺＱキャリブレーション回路は、前記ＺＱキャリブレーション装置が、前記ＺＱキャリブレーション命令による最初のＺＱキャリブレーション動作前に、メモリ装置の初期化信号に応答して、予めＺＱキャリブレーション動作を行うことを特徴とする。
【００３９】
さらに、半導体メモリ装置のＺＱキャリブレーション回路は、前記ＺＱキャリブレーション命令が、チップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号、及び書き込みイネーブル信号に応答して生成されることを特徴とする。
【００４０】
さらに、半導体メモリ装置のＺＱキャリブレーション回路は、前記メモリ装置の初期化信号が、リセット信号、パワーアップ信号、又はこれら２つの信号を論理結合した信号であることを特徴とする。
【００４１】
また、本発明に係る半導体メモリ装置のＺＱキャリブレーション方法は、メモリ装置の初期化信号に応答して、プリＺＱキャリブレーション動作を行う第１ステップと、ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション動作を行う第２ステップとを含む。
【００４２】
さらに、半導体メモリ装置のＺＱキャリブレーション方法は、前記第１ステップが、リセット信号、パワーアップ信号、又はこれら２つの信号を論理結合した信号に応答して行われることを特徴とする。
【００４３】
さらに、半導体メモリ装置のＺＱキャリブレーション方法は、前記ＺＱキャリブレーション命令が、外部から入力されることを特徴とする。
【発明を実施するための最良の形態】
【００４４】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００４５】
図６は、ＤＤＲ３半導体メモリ装置の初期動作を示すタイミング図である。
【００４６】
同図に示すように、メモリ装置がパワーアップされた後、リセット信号ＲＥＳＥＴｂが論理ハイレベルになってからクロックイネーブル信号ＣＫＥがイネーブルされるまで５００μｓの初期化時間が与えられる。従来のＺＱキャリブレーションにおける問題は、ＰＶＴの変化幅が大きい場合、初期ＺＱキャリブレーションだけではＺＱキャリブレーション動作を完全に行えないため、すなわち、ＺＱキャリブレーション回路内のプルアップ抵抗部及びプルダウン抵抗部が外部抵抗と等しい抵抗値を有することができないため、インピーダンス不整合が生じることにあった。したがって、本発明は、この５００μｓの初期化時間に自動にＺＱキャリブレーション動作をもう１回行うことにより、より大きなＰＶＴの変化幅にも対応し、インピーダンス不整合を完全に解決するためのものであって、これを「プリ（ｐｒｅ）ＺＱキャリブレーション」と定義する。
【００４７】
図７は、本発明に係る半導体メモリ装置のＺＱキャリブレーション動作制御回路の構成図である。
【００４８】
ＺＱキャリブレーション動作制御回路は、ＺＱキャリブレーション信号生成部１００と、プリキャリブレーション信号生成部２００と、制御部３００とを備えて構成される。
【００４９】
ＺＱキャリブレーション信号生成部１００は、ＺＱキャリブレーション命令ＺＱＣに応答して、メモリ装置がＺＱキャリブレーション動作を行うようにするＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲを出力する。ＺＱキャリブレーション信号生成部１００は、ＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲを制御部３００に出力する点を除き、従来のＺＱキャリブレーション動作制御回路と同様の動作を行うため、図３と同様に構成され得る。ＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲは、従来技術と同様の役割を果たすが、ＺＱキャリブレーションの動作時間だけが異なる信号である。
【００５０】
プリキャリブレーション信号生成部２００は、メモリ装置の初期化時にプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する。すなわち、プリキャリブレーション信号ＰＲＥ＿ＺＱは、メモリ装置の初期化時にイネーブルされる信号であるが、これは、メモリ装置の初期化信号を用いて生成され得る。初期化信号とは、メモリ装置の初期化動作時に論理レベルが変化する信号を意味し、このような信号には、リセット信号ＲＥＳＥＴｂ及びパワーアップ信号ＰＯＷＥＲ＿ＵＰｂがある。
【００５１】
制御部３００は、プリキャリブレーション信号ＰＲＥ＿ＺＱ及びＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲに応答して、ＺＱキャリブレーション動作を制御する。詳細には、制御部３００は、プリキャリブレーション信号ＰＲＥ＿ＺＱ又はＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲのうちの１つがイネーブルされると、メモリ装置がＺＱキャリブレーション動作を行うように制御する。
【００５２】
例えば、ＺＱキャリブレーション信号ＺＱＣＳがイネーブルされると、新たなＺＱキャリブレーション信号ＺＱＣＳ＿ＮＥＷを、ＺＱＩＮＩＴがイネーブルされると、ＺＱＩＮＩＴ＿ＮＥＷを、ＺＱＯＰＥＲがイネーブルされると、ＺＱＯＰＥＲ＿ＮＥＷをイネーブルさせ、メモリ装置が各信号に応じたＺＱキャリブレーション動作を行うようにする。また、プリキャリブレーション信号ＰＲＥ＿ＺＱがイネーブルされても、メモリ装置がＺＱキャリブレーション動作を行うようにするが、どのようなＺＱキャリブレーション動作を行うのかは、すなわち、どれほどの時間の間にＺＱキャリブレーション動作を行うのかは、設計によって異なる。これに関する詳細な説明は、図１１を参照して後述する。
【００５３】
図８Ａ、図９Ａ、及び図１０Ａは、それぞれ、図７のプリキャリブレーション信号生成部２００の実施形態を示す図である。
【００５４】
プリキャリブレーション信号生成部２００は、メモリ装置の初期化時にパルス状のプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する。プリキャリブレーション信号ＰＲＥ＿ＺＱをパルス状にするのは、本来のＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲがパルス状であるため、正しい動作を保障するため、プリキャリブレーション信号ＰＲＥ＿ＺＱをこれらの信号と同じ形状の信号にするためである。
【００５５】
上述のように、プリキャリブレーション信号生成部２００は、メモリ装置の初期化信号を用いてプリキャリブレーション信号を生成するが、図８Ａは、リセット信号ＲＥＳＥＴｂを用いてプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する実施形態を示している。
【００５６】
同図に示すように、初期化信号としてリセット信号ＲＥＳＥＴｂを用いる場合、プリキャリブレーション信号生成部は、リセット信号ＲＥＳＥＴｂを反転する第１インバータ８０１と、該第１インバータ８０１の出力を遅延させる第１遅延部８０２と、前記リセット信号ＲＥＳＥＴｂ及び前記第１遅延部８０２の出力を入力とするＮＡＮＤゲート８０３と、該ＮＡＮＤゲート８０３の出力を反転する第２インバータ８０４と、該第２インバータ８０４の出力を遅延させて前記プリキャリブレーション信号ＰＲＥ＿ＺＱとして出力する第２遅延部８０５とを備えて構成され得る。
【００５７】
プリキャリブレーション信号生成部の動作は、図８Ｂのタイミング図に示されている。リセット信号ＲＥＳＥＴｂは、メモリ装置の初期化時のローレベルから一定時間経った後、ハイレベルに遷移するが、その時点を用いてパルス波のプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する方法を利用している。参考として、第１遅延部８０２の遅延値は、プリキャリブレーション信号ＰＲＥ＿ＺＱのパルス幅を決定するが、その幅は、約０．５ｔＣＫ〜１ｔＣＫ（１ｔＣＫは、１クロックの周期）の範囲に設定され得、これは、従来の信号ＺＱＩＮＩＴのパルス幅と同程度の値を有する。
【００５８】
また、第２遅延部８０５は、メモリ装置の初期化動作時、プリキャリブレーション信号ＰＲＥ＿ＺＱに応答して、ＺＱキャリブレーション動作が行われるタイミングを決定する。これは、メモリ装置のパワーアップ後における安定した動作を保障するため、１０ｎｓ程度に設定され得る。
【００５９】
第１遅延部８０２及び第２遅延部８０５は、単に信号のタイミングを決定するためのものであり、その遅延値は、本発明を適用したメモリ装置の動作速度、工程条件などによって変更可能である。
【００６０】
図９Ａは、パワーアップ信号ＰＯＷＥＲ＿ＵＰｂを用いてプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する実施形態を示している。
【００６１】
同図に示すように、初期化信号としてパワーアップ信号ＰＯＷＥＲ＿ＵＰｂを用いる場合、プリキャリブレーション信号生成部は、パワーアップ信号ＰＯＷＥＲ＿ＵＰｂを遅延させる第１遅延部９０１と、パワーアップ信号ＰＯＷＥＲ＿ＵＰｂを反転する第１インバータ９０２と、第１遅延部９０１及び第１インバータ９０２の出力を入力とするＮＡＮＤゲート９０３と、ＮＡＮＤゲート９０３の出力を反転する第２インバータ９０４と、第２インバータ９０４の出力を遅延させてプリキャリブレーション信号ＰＲＥ＿ＺＱとして出力する第２遅延部９０５とを備えて構成され得る。
【００６２】
プリキャリブレーション信号生成部２００の動作は、図９Ｂのタイミング図に示されている。パワーアップ信号ＰＯＷＥＲ＿ＵＰｂは、メモリ装置の初期化時にハイレベルになった後、ローレベルに遷移するが、その時点を用いてパルス波のプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する方法を利用している。
【００６３】
第１遅延部９０１の遅延値は、図８Ａと同様に、約０．５ｔＣＫ〜１ｔＣＫの範囲に設定され得、第２遅延部９０５の遅延値は、１０ｎｓ程度に設定され得る。参考として、メモリ装置の初期動作時にリセット信号ＲＥＳＥＴｂがローレベルからハイレベルに遷移する時点と、パワーアップ信号ＰＯＷＥＲ＿ＵＰｂがハイレベルからローレベルに遷移する時点とで大差はないことから、図９Ａの第２遅延部９０５は、図８Ａの第２遅延部８０５と同値を有することができる。
【００６４】
図１０Ａは、リセット信号ＲＥＳＥＴｂ及びパワーアップ信号ＰＯＷＥＲ＿ＵＰｂを用いてプリキャリブレーション信号ＰＲＥ＿ＺＱを生成する実施形態を示している。
【００６５】
同図に示すように、初期化信号としてリセット信号ＲＥＳＥＴｂ及びパワーアップ信号ＰＯＷＥＲ＿ＵＰｂを用いる場合、プリキャリブレーション信号生成部は、パワーアップ信号ＰＯＷＥＲ＿ＵＰｂ及びリセット信号ＲＥＳＥＴｂを入力とするＮＡＮＤゲート１００１と、ＮＡＮＤゲート１００１の出力を反転するインバータ１００２と、インバータ１００２の出力を遅延させてプリキャリブレーション信号ＰＲＥ＿ＺＱとして出力する遅延部１００３とを備えて構成され得る。
【００６６】
プリキャリブレーション信号生成部の動作は、図１０Ｂのタイミング図に示されている。同図に示すように、リセット信号ＲＥＳＥＴｂ及びパワーアップ信号ＰＯＷＥＲ＿ＵＰｂは、その論理レベルの変化するタイミングが若干異なることから、２つの信号を結合すると、パルス波を生成することが可能である。遅延部１００３の遅延値は、図８Ａ、図９Ａと同様に、１０ｎｓに設定され得る。
【００６７】
図１１は、図７の制御部３００の構成図である。
【００６８】
同図に示すように、制御部３００は、プリキャリブレーション信号ＰＲＥ＿ＺＱ及びＺＱキャリブレーション信号ＺＱＩＮＩＴを入力とするＮＯＲゲート１１０１と、ＮＯＲゲート１１０１の出力を反転するインバータ１１０２とを備えて構成され得る。
【００６９】
制御部３００は、ＺＱキャリブレーション信号生成部２００から出力されるＺＱキャリブレーション信号ＺＱＣＳ、ＺＱＩＮＩＴ、ＺＱＯＰＥＲがイネーブルされると、それぞれの信号に対応する新たなＺＱキャリブレーション信号ＺＱＣＳ＿ＮＥＷ、ＺＱＩＮＩＴ＿ＮＥＷ、ＺＱＯＰＥＲ＿ＮＥＷをイネーブルさせる。そして、プリキャリブレーション信号生成部２００から出力されるプリキャリブレーション信号ＰＲＥ＿ＺＱがイネーブルされてもＺＱキャリブレーション動作を行うようにするが、同図には、初期ＺＱキャリブレーション動作を行うように新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷをイネーブルさせる場合を示している。
【００７０】
つまり、この場合、従来のＺＱキャリブレーション動作をそのまま行いながら、メモリ装置の初期化時にプリキャリブレーション信号ＰＲＥ＿ＺＱがイネーブルされると、初期ＺＱキャリブレーション動作を更に行う。したがって、メモリ装置の駆動時に初期ＺＱキャリブレーション動作を１回行った後、従来のＺＱキャリブレーション動作を更に行うことになるため、ＰＶＴの変化が非常に大きくてもメモリ装置の安定した動作を確保することができる。
【００７１】
同図には、プリキャリブレーション信号ＰＲＥ＿ＺＱに応答して、新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷがイネーブルされる場合を示しているが、プリキャリブレーション信号ＰＲＥ＿ＺＱに応答して、新たなＺＱキャリブレーション信号ＺＱＣＳ＿ＮＥＷ又はＺＱＯＰＥＲ＿ＮＥＷがイネーブルされるように構成可能である。ただし、この場合、メモリ装置の初期化時にプリキャリブレーション信号ＰＲＥ＿ＺＱのイネーブルによるＺＱキャリブレーションの動作時間が異なるだけである。
【００７２】
本発明のＺＱキャリブレーション動作制御回路は、図１のタイムカウンタを更に備えることができ、制御部の出力信号である新たなＺＱキャリブレーション信号ＺＱＣＳ＿ＮＥＷ、ＺＱＩＮＩＴ＿ＮＥＷ、ＺＱＯＰＥＲ＿ＮＥＷは、前記タイムカウンタに入力され、ＺＱキャリブレーション回路のイネーブルを制御することができる。
【００７３】
図１２は、本発明に係る半導体メモリ装置のＺＱキャリブレーション動作制御回路から出力される新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷのイネーブルを示すタイミング図である。
【００７４】
同図に示すように、メモリ装置の初期化時にリセット信号ＲＥＳＥＴｂ又はパワーアップ信号ＰＯＷＥＲ＿ＵＰｂのレベルが変化すると、一定の遅延時間を経た後、プリキャリブレーション信号ＰＲＥ＿ＺＱがイネーブルされる。プリキャリブレーション信号ＰＲＥ＿ＺＱは、新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷをイネーブルさせ、メモリ装置の初期化時にＺＱキャリブレーション動作を行うようにする。また、従来と同様に、外部からコマンドが入力されると、ＺＱキャリブレーション信号ＺＱＩＮＩＴがイネーブルされ、新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷがイネーブルされることにより、メモリ装置がＺＱキャリブレーション動作を行う。
【００７５】
つまり、従来では、図１２において、２回目にイネーブルされる信号ＺＱＩＮＩＴ＿ＮＥＷによるＺＱキャリブレーション動作が行われていたが、本発明では、その前にプリキャリブレーション信号ＰＲＥ＿ＺＱに応答して、新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷをイネーブルさせてＺＱキャリブレーション動作をもう１回行うことになる。したがって、メモリ装置が、より大きなＰＶＴの変化にも安定して動作する。
【００７６】
図１３は、本発明を適用した場合、図１のＺＱノード及びＺＱ'ノードの電圧レベルが目標電圧に近づいていく過程を示すタイミング図である。
【００７７】
同図に示すように、本発明を適用したメモリ装置は、初期化時に予めもう１回ＺＱキャリブレーション動作（プリＺＱキャリブレーション）を行うため、ＺＱノード及びＺＱ'ノードの電圧レベルが目標電圧に容易に到達することが可能となる。
【００７８】
本発明に係る半導体メモリ装置のＺＱキャリブレーション方法は、メモリ装置の初期化信号に応答して、プリＺＱキャリブレーション動作を行う第１ステップと、ＺＱキャリブレーション命令に応答して、ＺＱキャリブレーション動作を行う第２ステップとを含む。
【００７９】
上述のように、前記第１ステップは、リセット信号、又はパワーアップ信号、又はリセット信号及びパワーアップ信号に応答して行うことができ、前記第２ステップは、外部から入力されるコマンドによって行うことができる。
【００８０】
本発明によると、本発明のＺＱキャリブレーション動作制御回路を適用した半導体メモリ装置は、ＺＱキャリブレーション命令によるＺＱキャリブレーション動作のほか、メモリ装置の初期化時にＺＱキャリブレーション動作を追加的に行う。
【００８１】
したがって、ＺＱキャリブレーション動作において十分な時間を確保することができ、メモリ装置が、従来に比べて大きなＰＶＴの変化にも安定した動作を行うことができるというメリットがある。
【００８２】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００８３】
【図１】従来のメモリ装置のＺＱキャリブレーション回路の構成図である。
【図２Ａ】ＺＱキャリブレーションのタイプに応じた信号の論理レベル表である。
【図２Ｂ】ＺＱキャリブレーションのタイプに応じたタイミングパラメータ表である。
【図３】図１のＺＱキャリブレーション回路を制御する従来のＺＱキャリブレーション動作制御回路の詳細構成図である。
【図４】図３のＺＱキャリブレーション動作制御回路の動作を示すタイミング図である。
【図５】初期キャリブレーション動作により、図１のＺＱノード及びＺＱ'ノードの電圧レベルが目標電圧に近づいていく過程を示すタイミング図である。
【図６】ＤＤＲ３半導体メモリ装置の初期動作を示すタイミング図である。
【図７】本発明に係る半導体メモリ装置のＺＱキャリブレーション動作制御回路の構成図である。
【図８Ａ】図７のプリキャリブレーション信号生成部の実施形態を示す図である。
【図８Ｂ】図８Ａのプリキャリブレーション信号生成部の動作を示すタイミング図である。
【図９Ａ】図７のプリキャリブレーション信号生成部の他の実施形態を示す図である。
【図９Ｂ】図９Ａのプリキャリブレーション信号生成部の動作を示すタイミング図である。
【図１０Ａ】図７のプリキャリブレーション信号生成部の他の実施形態を示す図である。
【図１０Ｂ】図１０Ａのプリキャリブレーション信号生成部の動作を示すタイミング図である。
【図１１】図７の制御部の構成図である。
【図１２】本発明に係る半導体メモリ装置のＺＱキャリブレーション動作制御回路から出力される新たなＺＱキャリブレーション信号ＺＱＩＮＩＴ＿ＮＥＷのイネーブルを示すタイミング図である。
【図１３】本発明を適用した場合、図１のＺＱノード及びＺＱ'ノードの電圧レベルが目標電圧に近づいていく過程を示すタイミング図である。
【符号の説明】
【００８４】
１００      ＺＱキャリブレーション信号生成部
２００      プリキャリブレーション信号生成部
３００      制御部
【図１】
2008228276.tif 000003
【図２Ａ】
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【図２Ｂ】
2008228276.tif 000005
【図３】
2008228276.tif 000006
【図４】
2008228276.tif 000007
【図５】
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【図６】
2008228276.tif 000009
【図７】
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【図８Ａ】
2008228276.tif 000011
【図８Ｂ】
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【図９Ａ】
2008228276.tif 000013
【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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