(57)【要約】【課題】  ２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、貼り合せる２枚のウェーハの厚さを最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供する。【解決手段】  ２枚のウェーハが直接接合した半導体基板の製造方法であって、少なくとも一方の厚さが１μｍ以上１００μｍ以下である第１の半導体ウェーハ１０２および第２の半導体ウェーハ１０４を準備する工程と、この第１の半導体ウェーハ１０２と第２の半導体ウェーハ１０４とを貼り合せる工程と、第１の半導体ウェーハ１０２と第２の半導体ウェーハ１０４との接合界面の酸化膜１０８を除去する熱処理工程を有することを特徴とする半導体基板の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
２枚のウェーハが直接接合した半導体基板の製造方法であって、
少なくとも一方の厚さが１μｍ以上１００μｍ以下である第１の半導体ウェーハおよび第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを貼り合せる工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとの接合界面の酸化膜を除去する熱処理工程を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記準備する工程において少なくとも一方の厚さが１μｍ以上１０μｍ以下である前記第１の半導体ウェーハおよび前記第２の半導体ウェーハを準備することを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記第１の半導体ウェーハ表面と、前記第２の半導体ウェーハ表面とが異なる結晶面方位を有することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項４】
前記第１の半導体ウェーハおよび前記第２の半導体ウェーハのいずれか一方の厚さが、５００μｍ以上であることを特徴とする請求項１ないし請求項３記載の半導体基板の製造方法。
【請求項５】
前記貼り合せる工程の後、前記熱処理工程の前に、前記第１の半導体ウェーハと前記第２の半導体ウェーハとのうち、いずれか一方の半導体ウェーハを所望の厚さに薄膜化する工程を有することを特徴とする請求項１ないし請求項４記載の半導体基板の製造方法。
【請求項６】
前記第１の半導体ウェーハと前記第２の半導体ウェーハとの接合界面の酸化膜の膜厚が、前記熱処理工程前に、１０ｎｍ以下であることを特徴とする請求項１ないし請求項５記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関し、特に２枚の半導体ウェーハが直接接合した半導体基板の製造方法に関する。
【背景技術】
【０００２】
現在の半導体製品の製造においては、一般に、表面が単一の結晶面方位を有するシリコンウェーハなどの半導体ウェーハが使用される。特に、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成されるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）においては、結晶面方位が（１００）のシリコンウェーハを使用することが主流となっている。
【０００３】
シリコンウェーハにおいては、ＭＯＳＦＥＴのキャリアのうち、電子は（１００）結晶面方位の＜１１０＞方向で、正孔は（１１０）結晶面方位の＜１１０＞方向で高い移動度を有することが知られている。すなわち、（１００）結晶面方位での正孔移動度は、電子移動度にくらべて１／２〜１／４になる。このアンバランスを補うため、通常、正孔をキャリアとするｐＭＯＳＦＥＴのチャネル幅は、電子をキャリアとするｎＭＯＳＦＥＴに対し幅広くなるように設計されている。この設計により、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの駆動電流のバランスが保たれ、均一な回路動作が保障されている。もっとも、この場合には、幅広のｐＭＯＳＦＥＴによりＬＳＩのチップ面積が増大するという別の問題がある。
【０００４】
他方、（１１０）結晶面方位での＜１１０＞方向の正孔移動度は、（１００）結晶面方位での正孔移動度に比べて約２倍になる。したがって、（１１０）面上に形成されたｐＭＯＳＦＥＴは、（１００）面上に形成されたｐＭＯＳＦＥＴに比べて高い駆動電流を示す。しかし、残念ながら、（１１０）結晶面方位での電子移動度は、（１００）結晶面方位に比べて大幅に劣化するためｎＭＯＳＦＥＴの駆動能力は劣化する。
【０００５】
このように、表面が（１１０）結晶面方位を有するシリコンウェーハは、正孔移動度に優れるためｐＭＯＳＦＥＴにとって最適であるが、電子移動度に劣るためｎＭＯＳＦＥＴには適していない。逆に、表面が（１００）結晶面方位を有するシリコンウェーハは、電子移動度に優れるためｎＭＯＳＦＥＴにとって最適であるが、正孔移動度に劣るためｐＭＯＳＦＥＴには適していない。
【０００６】
そこで、２枚のウェーハの接合（貼り合わせ）によって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成し、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴをそれぞれ最適な結晶面方位の上に作成する様々な技術が提案されている。すなわち、例えば、シリコンウェーハ表面に（１００）面と（１１０）面の領域を作成し、（１００）面上にｎＭＯＳＦＥＴを、（１１０）面上にｐＭＯＳＦＥＴを形成することにより、高性能かつ高集積化されたＬＳＩの実現を可能とする技術が提案されている。  
その技術の一つとして、異なる結晶面方位を表面に有するシリコンウェーハ同士を直接接合したのち、シリコン等のイオン注入によって、上層のシリコン単結晶層を下層との接合界面までアモルファス化し、アニールで下層の結晶方位情報をもとに再結晶化することによって、シリコンウェーハ表面に相異なる結晶面方位を有する領域を作成する方法（ＡＴＲ法：Ａｍｏｒｐｈｉｚａｔｉｏｎ／Ｔｅｍｐｌａｔｅｄ  Ｒｅｃｒｙｓｔａｌｉｚａｔｉｏｎ法）が、例えば、特許文献１に開示されている。
【０００７】
そして、２枚のウェーハを直接接合した半導体基板は、上記ＬＳＩのみならず、半導体パワーデバイス、半導体圧力変換器、あるいはＭＥＭＳ（メムス、Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）等さまざまな素子への適用が行われている。
【０００８】
このような、２枚のウェーハを直接接合した半導体基板の製造方法（例えば、特許文献２）においては、ウェーハの接合を強化する接合熱処理の際に、界面に存在するＯＨ基および吸着不純物が界面からＨ２０ガスあるいはＨ２ガス等として抜け出る際に凝集してボイドが発生するという問題があった。特に、貼り合わせ界面の酸化膜が薄い場合には、貼り合わせ直後(接合熱処理前)の接合強度が弱くなり、接合強度の不足によるボイドが多発しやすいという問題が顕著であった。さらに、接合熱処理で生成する界面のガス種は、貼り合わせ界面に存在する酸化膜の厚さが十分に厚い場合には、ガスが酸化膜中に吸収および拡散することで比較的容易に消滅させることができるが、界面に存在する酸化膜が１０ｎｍ程度以下ときわめて薄い場合にはボイドが多発するという問題があった。
このような、接合界面のボイドは、半導体基板を用いた素子形成の際に、界面高抵抗、ジャンクションリークの増大、機械的強度の低下等を生じさせ、さまざまな初期不良、信頼性不良の原因となる。したがって、２枚のウェーハが直接接合した半導体基板を形成する場合のように、２枚のウェーハを貼り合わせた状態で、界面の酸化膜厚さが薄くてもボイドの発生を抑制する効果的な製造方法が切望されている。
【０００９】
上記、ボイドの発生を低減させるために、貼り合せる２枚のウェーハの一方の膜厚を２５０μｍ以下とする技術が特許文献３に開示されている。
【特許文献１】ＵＳ  ７，０６０，５８５  Ｂ１
【特許文献２】特開昭６０−５１７００号公報
【特許文献３】特開２００４−１３４７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
もっとも、例えば、特許文献３の方法においても、界面ボイドの発生を完全に制御することは困難であった。さらには、前述のとおり２枚のウェーハを貼り合わせた状態での接合界面の酸化膜厚さが１０ｎｍ程度以下である場合には、その効果は不十分であった。
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、貼り合せる２枚のウェーハの厚さを最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様の半導体基板の製造方法は、
２枚のウェーハが直接接合した半導体基板の製造方法であって、
少なくとも一方の厚さが１μｍ以上１００μｍ以下である第１の半導体ウェーハおよび第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを貼り合せる工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとの接合界面の酸化膜を除去する熱処理工程を有することを有することを特徴とする。
【００１３】
ここで、前記準備する工程において少なくとも一方の厚さが１μｍ以上１０μｍ以下である前記第１の半導体ウェーハおよび前記第２の半導体ウェーハを準備することが望ましい。
【００１４】
ここで、前記第１の半導体ウェーハ表面と、前記第２の半導体ウェーハ表面とが異なる結晶面方位を有することが望ましい。
【００１５】
また、前記第１の半導体ウェーハおよび前記第２の半導体ウェーハのいずれか一方の厚さが、５００μｍ以上であることが望ましい。
【００１６】
そして、前記貼り合せる工程の後、前記熱処理工程の前に、前記第１の半導体ウェーハと前記第２の半導体ウェーハとのうち、いずれか一方の半導体ウェーハを所望の厚さに薄膜化する工程を有することが望ましい。
【００１７】
さらに、前記第１の半導体ウェーハと前記第２の半導体ウェーハとの接合界面の酸化膜の膜厚が、前記熱処理工程前に、１０ｎｍ以下であることが望ましい。
【発明の効果】
【００１８】
本発明によれば、２枚の半導体ウェーハが直接接合した半導体基板の製造方法であって、貼り合せる２枚のウェーハの厚さを最適化することにより、接合界面でのボイドの発生を効果的に抑制する半導体基板の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る半導体基板の製造方法についての実施の形態につき、添付図面に基づき説明する。
なお、実施の形態においては、半導体基板としてシリコンウェーハを用いる場合を例にして説明するが、本発明は必ずしもシリコンウェーハを用いた半導体基板の製造方法に限定されるわけではない。
また、実施の形態においては、ＬＳＩを表面に製造するための、異なる結晶面方位を有するシリコンウェーハを重ね合わせたシリコン基板、いわゆるＨＯＴ（Ｈｙｂｒｉｄ  Ｏｒｉｅｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）基板を例に説明するが、本発明の適用は必ずしもＨＯＴ基板に限られるものではない。
そして、本明細書中においては、（１００）面、（１１０）面と結晶学的に等価な面を代表する表記として、それぞれ、｛１００｝面、｛１１０｝面という表記を用いる。そして、〔１００〕方向、〔１１０〕方向と結晶学的に等価な方向を代表する表記として、それぞれ＜１００＞方向、＜１１０＞方向という表記を用いる。
【００２０】
本実施の形態の半導体基板の製造方法は、２枚のウェーハが直接接合したシリコン基板の製造方法であって、厚さが５００μｍ以上の第１のシリコンウェーハおよび厚さが１μｍ以上１００μｍ以下である第２のシリコンウェーハを準備する工程と、第１のシリコンウェーハと第２のシリコンウェーハとを貼り合せる工程と、第１の半導体ウェーハと第２の半導体ウェーハとの接合界面の酸化膜を除去する熱処理工程を有することを特徴とする。
そして、本実施の形態においては、第１のシリコンウェーハの表面は、概ね｛１００｝の結晶面方位を有し、第２のシリコンウェーハの表面は概ね｛１１０｝の結晶面方位を有している。したがって、この２枚のシリコンウェーハが貼り合わせられることによって形成されるシリコン基板は、異なる結晶面方位を有するウェーハ同士が直接接合した、いわゆるＨＯＴ（Ｈｙｂｒｉｄ  ｃｒｙｓｔａｌ  Ｏｒｅｉｎｔａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）基板である。
【００２１】
ここで、直接接合するとは、２枚のウェーハの接合界面に厚いシリコン酸化膜がない状態、すなわち、明瞭に連続したシリコン酸化膜層が界面に形成されていない状態をいう。より厳密には、２枚のウェーハの少なくとも一部の領域で、界面を挟んで上側のシリコン原子と、下側のシリコン原子が酸素を介さずに結合している状態をいう。
【００２２】
以下、本実施の形態の半導体基板の製造方法について、図１の製造工程フロー図を参照しつつ、より具体的に記載する。
【００２３】
まず、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた抵抗率０．１Ω・ｃｍ以下、結晶方位｛１００｝のシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面が概ね｛１００｝面の結晶面方位を有し、厚さが５００μｍ以上となるようにスライスする。ここで、概ね｛１００｝面の結晶方位を有するとは、具体的には｛１００｝面に対して０度以上５度以下の傾斜角（オフ角）を有することをいう。
このスライスによって、表面が｛１００｝面に対して所定の傾斜角（オフ角）を有するベースウェーハ（第１のシリコンウェーハ）１０２を準備する。
【００２４】
なお、薄い第２のシリコンウェーハと貼り合わせた後のハンドリングの容易性の観点から、厚さを５００μｍ以上することが望ましいが、本発明は必ずしも５００μｍより薄い場合を排除するものではない。
【００２５】
次に、やはり、図１（ａ）に示す工程で、例えば、チョクラルスキー法（ＣＺ法）により引上げた抵抗率０．１Ω・ｃｍ以下、結晶方位｛１１０｝のシリコン単結晶インゴットを、切り出されるシリコンウェーハの表面が概ね｛１１０｝面の結晶面方位を有するようにスライスする。ここで、概ね｛１１０｝面の結晶方位を有するとは、具体的には｛１１０｝面に対して０度以上５度以下の傾斜角（オフ角）を有することをいう。
さらに、このシリコンウェーハをラップ加工、研削加工、エッチング等によって厚さを１μｍ以上１００μｍ以下とする。
以上のようにして、表面が｛１１０｝面に対して所定の傾斜角（オフ角）を有するボンドウェーハ（第２のシリコンウェーハ）１０４を準備する。
【００２６】
なお、このように、ボンドウェーハの厚さを１μｍ以上１００μｍ以下とするのは、この範囲を下回ると、シリコンウェーハの機械的強度が十分保てず、シリコンウェーハのハンドリングが極めて困難となるからである。また、この範囲をこえると、十分な界面ボイドの発生を抑制する効果が得られなくなるからである。
【００２７】
次に、図１（ｂ）に示す工程で、これらのシリコンウェーハを、例えば、ＲＣＡ洗浄等の前処理を行った後に、鏡面研磨する。
【００２８】
なお、｛１００｝面および｛１１０｝面に対する傾斜角を０度以上５度以下とするのは、この範囲を超えると、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴそれぞれについて、キャリアの移動度の増大効果を十分に享受できなくなる可能性があるためである。また、この範囲を超えると、後述する接合前の表面平坦化熱処理を付加した場合に、ウェーハ表面の平坦面が結晶面となる段差構造の形成が困難となるため、ウェーハ表面の平坦性向上効果が期待できなくなるためである。
【００２９】
次に、図１（ｃ）に示す工程で、ＲＣＡ洗浄等の洗浄処理を行い、ウェーハ表面の付着物等を除去すると共に、１〜２ｎｍ程度の厚さのシリコン酸化膜（ケミカルオキサイド）をそれぞれの表面に成長させる。このシリコン酸化膜が界面に無い場合には、後述する室温、大気圧中での接合が困難になるからである。
【００３０】
次に、図１（ｄ）に示す工程で、ベースウェーハ１０２の鏡面研磨された表面と、ボンドウェーハ１０４の鏡面研磨された表面とを重ね合わせて貼り合わせる。この貼り合わせは、例えば、室温、清浄な雰囲気中の大気圧中で行われる。貼り合わせの前は、ウェーハ表面に薄い酸化膜が存在することにより、ウェーハ表面が親水性となり、ベースウェーハ１０２とボンドウェーハ１０４の表面はＯＨ基によって覆われている。そして、この状態で重ね合わせることにより、ＯＨ基に基づく水素結合により２枚のウェーハが接合されることになる。
【００３１】
この貼り合せる工程において、界面シリコン酸化膜１０８の厚さが、１０ｎｍ以下となるようにするのが望ましい。この界面酸化膜１０８の調整は、接合前の洗浄処理による自然酸化膜の形成および形成された自然酸化膜の希弗酸（ＨＦ）による除去等により調整される。なお、ここで界面シリコン酸化膜１０８の厚さを１０ｎｍ以下とするのは、これ以上厚くなると後の熱処理工程により、界面シリコン酸化膜を除去することが極めて困難となるためである。
【００３２】
次に、図１（ｅ）に示す工程で、図１（ｄ）の貼り合わせる工程により形成されたシリコン基板に対して、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中、例えば、アルゴンガス雰囲気中で接合熱処理が行われる。この熱処理により、主に水素結合により接合されていた２枚のウェーハ界面で、熱エネルギーにより、対向した原子同士の反応が進む。そして、シリコン（Ｓｉ）同士、あるいは、シリコン（Ｓｉ）と酸素（Ｏ）間で共有結合により結びつき、より強固な接合が形成される。
この熱処理は、十分に強固な接合を実現するために、例えば、縦型熱処理炉により１０００℃〜１３５０℃の温度範囲で、３０分〜５時間程度の条件で行われる。
【００３３】
次に、図１（ｆ）に示す工程で、半導体デバイス製造工程で素子が表面に形成されるシリコン上層１１２となるボンドウェーハ１０４が、研削装置および研磨装置により研削、研磨することにより、例えば、２００ｎｍ〜１μｍ程度に薄膜化され、シリコン上層１１２が形成される。
この工程において、シリコン上層１１２の表面を平坦化する処理を付加してもかまわない。この平坦化処理は、例えば、研磨装置による鏡面研磨、あるいは、ウェットエッチング等により行うことが考えられる。
なお、このボンドウェーハ１０４の薄膜化は、半導体デバイス製造工程において、ＡＴＲ法等により、異なる結晶面方位をウェーハ表面に現出させる場合には不可欠である。
【００３４】
次に、図１（ｇ）の工程で、シリコン基板１１４に対し、例えば、９００℃以上１３５０℃以下の温度、３０分以上５時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で界面酸化膜除去熱処理が行われる。この界面酸化膜除去熱処理は、シリコン基板１１４の界面シリコン酸化膜１０８を、ウェーハ表面への酸素拡散によって除去を行うための熱処理である。この熱処理は、例えば、ヒーター加熱による縦型熱処理炉を用いて行う。
【００３５】
ここで、界面酸化膜除去熱処理の雰囲気を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中とするのは、酸化性ガスが混入すると、界面シリコン酸化膜からウェーハ表面への酸素拡散が生じないため、界面シリコン酸化膜１０８が除去されないためである。
また、熱処理を９００℃以上１３５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理による界面シリコン酸化膜１０８の除去の実現が困難となるからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
【００３６】
このようにして、図１（ｈ）に示す、表面が概ね｛１１０｝の結晶面方位を有するシリコン上層１１２と、表面が概ね｛１００｝の結晶面方位を有するベースウェーハ１０２が、シリコン酸化膜のない界面１１６で接合されたシリコン基板１１４が形成される。
【００３７】
以上の本実施の形態の半導体基板の製造方法によれば、接合界面でのボイドの発生が効果的に抑制されるという作用・効果が得られる。
この点について、以下説明する。
【００３８】
２枚の半導体ウェーハを貼り合せる際に、半導体ウェーハの内部応力が大きいと、半導体ウェーハ同士の接合力を弱めることになる。このため、接合熱処理等で脱離したガスが凝集しやすく、界面ボイドが発生しやすいと考えられる。
そこで、表面に凹凸のある半導体ウェーハ同士が、全面ですべて貼り合わされた状態での半導体ウェーハ応力を低減することが、界面ボイドの発生を抑制する上で効果的と考えられる。
【００３９】
図２の（式１）は、表面に凹凸（うねり）のある半導体ウェーハ（基板Ａおよび基板Ｂ）同士が、全面ですべて貼り合わさった状態での半導体ウェーハ最大応力（σｍａｘ）を表す式である（W.P.Maszara et al., J. Appl. Phys. 69(1), p.257-260 (1991)  参照）。（式１）から明らかなように、半導体ウェーハ表面の凹凸（うねり、あるいは、表面粗さ）が一定の場合には、貼り合せる半導体ウェーハの厚さｄに最大応力が比例する。したがって、貼り合せる半導体ウェーハの厚さを薄くすることによって、最大応力は低減し、これによって発生する界面ボイドも抑制される。
【００４０】
本実施の形態においては、貼り合わせ前の第２のシリコンウェーハの厚さを１μｍ以上１００μｍ以下としたが、界面ボイドの発生を一層抑制する観点からは、１μｍ以上１０μｍ以下とすることが望ましい。式（１）より、半導体ウェーハの厚さのを１／１０にすることによって、最大応力も１／１０となり、界面ボイドが一層抑制されるからである。
【００４１】
また、本実施の形態によれば、第２のシリコンウェーハの厚さが、接合熱処理の前に、１００μｍ以下と薄くなっている。したがって、図１（ｅ）の接合熱処理の段階において、界面シリコン酸化膜１０８から酸素が外方拡散することにより、界面シリコン酸化膜１０８が薄膜化し、後に界面シリコン酸化膜１０８の除去が容易になるという作用・効果も得られる。そして、酸素のみならず、界面に存在するその他の不純物、例えば、Ｆ、Ｃ、Ｎ、Ｎａ等が外方拡散により減少することが期待できる。
【００４２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
【００４３】
例えば、実施の形態においては、表面が概ね｛１１０｝の結晶面方位を有するシリコンウェーハと、表面が概ね｛１００｝の結晶面方位を有するシリコンウェーハを貼り合せるシリコン基板の製造方法について記述したが、本発明は、これら以外の異なる結晶面方位を有するシリコンウェーハ同士を貼り合わせるシリコン基板の製造方法を適用することが可能である。そして、異なる結晶面方位を有する２枚のシリコンウェーハは、界面で結晶格子の不整合が必然的に生ずるため、ウェーハ同士の接合力が弱くなる。したがって、本発明のシリコン基板の製造方法は、異なる結晶面方位を有するシリコンウェーハ同士を貼り合わせる場合の界面ボイドを抑制する上で、特に有効である。しかし、本発明の適用は、同一の結晶面方位を有する２枚のシリコンウェーハの貼り合わせにおいても有効である。
【００４４】
また、例えば、実施の形態においては、半導体ウェーハの材料がＳｉ（シリコン）である場合について記述したが、本発明をその他の半導体材料とする半導体ウェーハ、例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＩｎＰ等を材料とする半導体ウェーハについても適用することが可能である。
【００４５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板の製造方法は、本発明の範囲に包含される。
【実施例】
【００４６】
以下、本発明の実施例について説明するが、これらによって本発明が限定されるものではない。
【００４７】
まず、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１００）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１００）に対するオフ角が０．２度、厚さが７７５μｍとなるようにスライスしベースウェーハを準備した。
【００４８】
次に、チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１１０）のシリコン単結晶インゴットを製造した。そして、このシリコン単結晶インゴットを、シリコンウェーハ表面の（１１０）に対するオフ角が０．２度となるようにスライスしボンドウェーハを準備した。
【００４９】
これらのインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ω・ｃｍとした。
【００５０】
次に、スライスによって得られたベースウェーハおよびボンドウェーハを、ＲＣＡ洗浄を行った後に、ラップ加工、研削加工、エッチングおよび鏡面研磨を行い、表面を平坦化した。また、ボンドウェーハについては、ラップ加工、研削加工、エッチングおよび鏡面研磨によって、０．２μｍから９００μｍと、厚さの異なるウェーハを準備した。なお、ボンドウェーハを数十μｍ以下に薄く加工する場合には、ウェーハの破損防止のために、樹脂性の裏面保持シートをウェーハに接着させてハンドリングを行った。
その後に、ベースウェーハおよびボンドウェーハを希ＨＦ処理した後、ＲＣＡ洗浄を行い、２ｎｍ程度のシリコン酸化膜（ケミカルオキサイド）をウェーハ表面に形成した。このときのベースウェーハおよびボンドウェーハの表面粗さ（ＲＭＳ）は、ＡＦＭで測定すると０．３ｎｍ以上１．０ｎｍ未満の範囲であった。（評価エリアサイズは１０μｍｘ１０μｍ）。そして、このベースウェーハおよびボンドウェーハを重ね合わせ、クラス１の清浄な雰囲気にて、手動にて貼り合わせた。
【００５１】
貼り合わせの後に、シリコン基板に対し、縦型熱処理炉により、１０００℃、１時間の接合熱処理を行った。
【００５２】
以上のシリコンウェーハについて、公知の赤外透過法および目視によりボイド検査を行い基板中のボイド面積を算出した。ボイド検査の結果は図３に示す。
【００５３】
さらに、貼り合わせるベースウェーハとボンドウェーハの組み合わせとして、両方のウェーハのＲＭＳが０．３ｎｍ以上０．５ｎｍ未満、０．５ｎｍ以上０．８μｍ未満、０．８ｎｍ以上１．０ｎｍ未満の組み合わせのものを準備した。そして、それぞれのＲＭＳの組み合わせに対し、ボンドウェーハの厚さが１．２μｍ、４８μｍ、５２０μｍの３つの膜厚のものを用意した。
【００５４】
以上のシリコンウェーハについても、貼り合わせの後に、１０００℃、１時間の接合熱処理を行った後、公知の赤外透過法および目視によりボイド検査を行い基板中のボイド面積を算出した。ボイド検査の結果は図４に示す。
【００５５】
図３の縦軸は、ボンドウェーハの厚さが７７５μｍの場合を１とした場合の相対値で示した。図３から明らかなように、ボンドウェーハの厚さが１００μｍ以下の領域でボイド面積が有効に減少し始め、特に厚さが１０μｍ以下の領域で、ボイド面積が激減した。
【００５６】
図４の縦軸は、ボンドウェーハの厚さが５２０μｍの場合を１とした場合の相対値で示した。ボンドウェーハの厚さが薄いほど、ボイド面積が低減でき、表面粗さ（表面の凹凸）が大きくともボイド面積が低減できる傾向が見られた。
【００５７】
本実施例によって、本発明によれば、２枚の半導体ウェーハが直接接合した半導体基板の製造方法において、貼り合せる２枚のウェーハの厚さを最適化することにより、接合界面でのボイドの発生を効果的に抑制することが可能であることが示された。
【図面の簡単な説明】
【００５８】
【図１】実施の形態の半導体基板の製造方法のフロー図。
【図２】表面に凹凸（うねり）のある半導体ウェーハ同士、全面がすべて貼り合わさった状態での半導体ウェーハ最大応力（σｍａｘ）を表す式を示す図。
【図３】実施例のボイド検査結果を示す図。
【図４】実施例のボイド検査結果を示す図。
【符号の説明】
【００５９】
１０２      ベースウェーハ（第１のシリコンウェーハ）
１０４      ボンドウェーハ（第２のシリコンウェーハ）
１０８      界面シリコン酸化膜
１１２      シリコン基板上側層
１１４      シリコン基板
１１６      シリコン酸化膜のない界面
【図１】
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【図２】
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【図３】
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【図４】
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