(57)【要約】【課題】センスアンプ回路の特性を劣化させることがなく、かつ、出力電圧レンジを大きく取ることができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、それぞれビット線ＢＬｘ０，ＢＬｘ１に接続された複数の磁気抵抗素子Ｒｘ０，Ｒｘ１と、それぞれビット線ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１に接続された複数のリファレンス抵抗Ｒｍｉｎ，Ｒｍａｘと、センスアンプ回路１０とを備える。磁気抵抗素子Ｒｘ０，Ｒｘ１は、２値のデータを蓄積する。リファレンス抵抗Ｒｍｉｎ，Ｒｍａｘは、基準抵抗値Ｒｒｅｆを発生するために用いられる。センスアンプ回路１０は、磁気抵抗素子Ｒｘ０，Ｒｘ１からデータを読み出すときに、上記各ビット線上を流れる電流ＩＡ〜ＩＤをそれぞれ分流させ、各分流された電流を、各分流された電流が流れるビット線とは異なる対応するビット線を流れる電流と合流させるＮ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂを備える。【選択図】図１
2008135119.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に接続されかつ少なくとも２値のデータを蓄積するための複数の抵抗体メモリ素子と、ビット線に接続されかつ基準抵抗値を発生するための複数の基準抵抗体メモリ素子と、前記抵抗体メモリ素子から前記データを読み出すためのセンスアンプ回路とを備えた半導体記憶装置において、
前記センスアンプ回路は、前記抵抗体メモリ素子からデータを読み出すときに、前記各ビット線上を流れる電流を分流させ、前記各分流された電流を、前記各分流された電流が流れるビット線とは異なる対応するビット線を流れる電流と合流させる電流経路変更手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記電流経路変更手段は、前記抵抗体メモリ素子からデータを読み出すときに、前記ビット線に接続された前記抵抗体メモリ素子及び前記基準抵抗体メモリ素子に所定のバイアス電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記基準抵抗体メモリ素子は、互いに抵抗値が異なる第１及び第２の基準抵抗体メモリ素子を含み、
前記電流経路変更手段は、前記第１の基準抵抗体メモリ素子に流れる電流と、前記第２の基準抵抗体メモリ素子に流れる電流とをそれぞれ分流させ、前記各分流された第１の基準抵抗体メモリ素子に流れる電流と、前記各分流された対応する第２の基準抵抗体メモリ素子に流れる電流とをそれぞれ合流させることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１及び第２の基準抵抗体メモリ素子の各抵抗値はそれぞれ、前記抵抗体メモリ素子の最小抵抗値及び最大抵抗値であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記センスアンプ回路は、前記合流された各電流にそれぞれ対応する各電圧のうち、前記基準抵抗体メモリ素子の抵抗値に対応する電圧と、前記抵抗体メモリ素子の抵抗値に対応する電圧との差を増幅して出力するラッチ型の増幅回路をさらに備えたことを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗体メモリ素子に対してデータを記憶保持するための半導体記憶装置に関する。
【背景技術】
【０００２】
磁気抵抗素子の抵抗値によってデータを記憶保持するＭＲＡＭ（Magneto-resistive Random Access Memory）における従来例のセンスアンプ回路が特許文献１に開示されている。ＭＲＡＭ等を含む一般的なメモリ装置においては、メモリセルから読み出された電圧は非常に小さいので、それを増幅するためのセンスアンプ回路を必要とする。センスアンプ回路においては、読み出し対象である磁気抵抗素子の抵抗値と比較するための基準抵抗値を得るために、磁気抵抗素子の最大抵抗値Ｒｍａｘを有する抵抗体素子と、磁気抵抗素子の最小抵抗値Ｒｍｉｎを有する抵抗体素子とを用いる。
【０００３】
図１０は、従来例のセンスアンプ回路の構成を示す回路図である。図１０において、従来例のセンスアンプ回路は、負荷回路８０と、差動アンプ８１，８２と、センスアンプ用トランジスタ８３と、バススワップスイッチ８４とを備えて構成される。センスアンプ用トランジスタ８３を構成する各トランジスタのゲートにはセンスアンプ電圧ＶＳＡが印加され、従来例のセンスアンプ回路は、そのセンスアンプ電圧ＶＳＡによって決定されるほぼ一定のバイアス電圧を、トランジスタ３６〜３９及びビット線を介してリファレンス抵抗Ｒｍａｘ，Ｒｍｉｎ及び読み出し対象である磁気抵抗素子Ｒｘ０，Ｒｘ１に印加する。差動アンプ８１，８２は、読み出し対象である磁気抵抗素子Ｒｘ０，Ｒｘ１の抵抗値に応じて差動アンプ８１，８２の各反転入力端子（−）に印加される電圧と、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎの抵抗値により発生され、差動アンプ８１，８２の各非反転入力端子（＋）に印加されるリファレンス電圧とを比較することによって、読み出し対象である磁気抵抗素子Ｒｘ０，Ｒｘ１に書き込まれたデータが「０」であるか「１」であるかを判別する。
【０００４】
読み出し対象である磁気抵抗素子に書き込まれたデータを正確に判別するためには、各データ値に対応する最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧が要求されるが、ＴＭＲ等の磁気抵抗素子では上記中間値を得ることが難しい。従来例のセンスアンプ回路は、リファレンス抵抗Ｒｍｉｎとリファレンス抵抗Ｒｍａｘの両方を用い、かつ、図１０における配線ＧＬを設けることにより、差動アンプ８１，８２の各非反転入力端子（＋）同士を短絡し、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧を得る。
【０００５】
【特許文献１】特開２００４−１６４７６６号公報（第６図）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来例のセンスアンプ回路においては、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧を発生するために、上記配線ＧＬを必要とするので、半導体記憶装置におけるレイアウトが非対称となり、各差動アンプの入力オフセット等のアンバランスが生じる。そのため、寄生容量や寄生抵抗等により電気特性の安定性が損なわれ、その結果、全体のセンスアンプ回路の特性を劣化させる、という問題があった。
【０００７】
また、リファレンス電圧を２つの磁気抵抗素子Ｒｘ０及びＲｘ１で共用するため、差動アンプ８１，８２の代わりに、高感度のラッチ型のアンプを直接接続して用いることが困難で、出力電圧レンジを大きく取ることができない、という問題があった。
【０００８】
本発明の目的は以上の問題点を解決し、センスアンプ回路の特性の劣化を低減し、かつ、出力電圧レンジを大きく取ることができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、ビット線に接続されかつ少なくとも２値のデータを蓄積するための複数の抵抗体メモリ素子と、ビット線に接続されかつ基準抵抗値を発生するための複数の基準抵抗体メモリ素子と、前記抵抗体メモリ素子から前記データを読み出すためのセンスアンプ回路とを備えた半導体記憶装置において、前記センスアンプ回路は、前記抵抗体メモリ素子からデータを読み出すときに、前記各ビット線上を流れる電流を分流させ、前記各分流された電流を、前記各分流された電流が流れるビット線とは異なる対応するビット線を流れる電流と合流させる電流経路変更手段を備えたことを特徴とする。
【００１０】
上記半導体記憶装置において、前記電流経路変更手段は、前記抵抗体メモリ素子からデータを読み出すときに、前記ビット線に接続された前記抵抗体メモリ素子及び前記基準抵抗体メモリ素子に所定のバイアス電圧を印加することを特徴とする。
【００１１】
また、上記半導体記憶装置において、前記基準抵抗体メモリ素子は、互いに抵抗値が異なる第１及び第２の基準抵抗体メモリ素子を含み、前記電流経路変更手段は、前記第１の基準抵抗体メモリ素子に流れる電流と、前記第２の基準抵抗体メモリ素子に流れる電流とをそれぞれ分流させ、前記各分流された第１の基準抵抗体メモリ素子に流れる電流と、前記各分流された対応する第２の基準抵抗体メモリ素子に流れる電流とをそれぞれ合流させることを特徴とする。ここで、前記第１及び第２の基準抵抗体メモリ素子の各抵抗値はそれぞれ、前記抵抗体メモリ素子の最小抵抗値及び最大抵抗値であることを特徴とする。
【００１２】
さらに、上記半導体記憶装置において、前記センスアンプ回路は、前記合流された各電流にそれぞれ対応する各電圧のうち、前記基準抵抗体メモリ素子の抵抗値に対応する電圧と、前記抵抗体メモリ素子の抵抗値に対応する電圧との差を増幅して出力するラッチ型の増幅回路をさらに備えたことを特徴とする。
【発明の効果】
【００１３】
従って、本発明に係る半導体記憶装置によれば、レイアウトの対称性を保ったままリファレンス電圧を発生することができるので、電気特性を安定させることができ、全体のセンスアンプ回路の特性の劣化を低減できる。
【００１４】
また、リファレンス電圧を複数の磁気抵抗素子で共用する必要がないので、センスアンプ回路にラッチ型のアンプを用いることができ、従来に比べて出力電圧レンジを大きく取ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示す回路図である。図１において、本実施の形態に係る半導体記憶装置は、ＳＴＴ（Spin Torque Transfer）書き込み方式により２ビットデータを書き込まれるＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magneto-resistive Random Access Memory）等の半導体記憶装置である。
【００１７】
図１に示した半導体記憶装置は、複数対のメモリセルＭＣ０，ＭＣ１と、複数対のダミーメモリセルＤＭＣ０，ＤＭＣ１と、センスアンプ回路１０と、Ｎ型電解効果トランジスタ（以下、Ｎ型トランジスタという。）３６〜３９とを備える。説明を簡易にするために、図１においては、１対のメモリセルＭＣ０，ＭＣ１及び１対のＤＭＣ０，ＤＭＣ１のみが図示される。各メモリセルＭＣ０，ＭＣ１はそれぞれ、データを蓄積するためのＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子Ｒｘ０，Ｒｘ１と、各磁気抵抗素子Ｒｘ０，Ｒｘ１への電流の経路を開閉するためのアクセストランジスタＡＴｒＲｘ０，ＡＴｒＲｘ１とを含む。各ダミーメモリセルＤＭＣ０，ＤＭＣ１はそれぞれ、固定の抵抗値Ｒｍｉｎ及びＲｍａｘを有する磁気抵抗素子Ｒｍｉｎ，Ｒｍａｘ（以下、リファレンス抵抗Ｒｍｉｎ，Ｒｍａｘという。）と、各リファレンス抵抗Ｒｍｉｎ，Ｒｍａｘへの電流の経路を開閉するためのアクセストランジスタＡＴｒＲｍｉｎ，ＡＴｒＲｍａｘとを含む。
【００１８】
図１の半導体記憶装置において、２ビットのデータを記憶保持できるように、１対のメモリセルＭＣ０及びＭＣ１に対しては同じタイミングで書き込み又は読み出しが行われ、各メモリセルＭＣ０，ＭＣ１は、２ビットのデータのうちそれぞれ１ビット目及び２ビット目のデータを記憶保持する。半導体記憶装置は、各メモリセルＭＣ０及びＭＣ１のアクセストランジスタＡＴｒＲｘ０，ＡＴｒＲｘ１を制御するためにワード線ＷＬにハイレベル電圧を印加し、それとほぼ同時に、各メモリセルＭＣ０，ＭＣ１への電流を制御するための行選択線ＣＳＬにハイレベル電圧を印加することにより、メモリセルＭＣ０，ＭＣ１を書き込み又は読み出しの対象として選択する。メモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｘ０，Ｒｘ１は、例えばデータ「０」又はデータ「１」に対応する最小抵抗値Ｒｍｉｎ又は最大抵抗値Ｒｍａｘを保持する。また、ダミーメモリセルＤＭＣ０，ＤＭＣ１は、各メモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｘ０，Ｒｘ１に蓄積された各データに対応する読み出し電圧と比較するためのリファレンス電圧を生成するために用いられる。ダミーメモリセルＤＭＣ０，ＤＭＣ１のリファレンス抵抗Ｒｍｉｎ，Ｒｍａｘの抵抗値はそれぞれ、磁気抵抗素子Ｒｘ０，Ｒｘ１が蓄積する各データに対応する最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘに対応している。最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘとの関係は、次式（１）によって表される。
【００１９】
［数１］
Ｒｍａｘ＞Ｒｍｉｎ  （１）
【００２０】
Ｎ型トランジスタ３６〜３９は、データの読み出し時、半導体記憶装置の図示しないビット線制御回路により、行選択線ＣＳＬにハイレベル電圧が印加されることによってオン状態及びオフ状態を制御される。Ｎ型トランジスタ３６〜３９がオン状態であるとき、各メモリセルＭＣ０，ＭＣ１及び各ダミーメモリセルＤＭＣ０，ＤＭＣ１はそれぞれ、読み出し線ＬＩＯＦ０及びビット線ＢＬｘ０、読み出し線ＬＩＯＦ１及びビット線ＢＬｘ１、読み出し線ＬＩＯＢ０及びビット線ＢＬ＿Ｂｘ０、読み出し線ＬＩＯＢ１及びビット線ＢＬ＿Ｂｘ１を介して、センスアンプ回路１０と接続される。
【００２１】
センスアンプ回路１０は、Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂと、差動アンプ２１〜２６と、負荷回路２０と、所定の基準電圧Ｖｒｅｆにより制御されるＮ型トランジスタ２７とを備えて構成される。負荷回路２０は、Ｐ型電解効果トランジスタ（以下、Ｐ型トランジスタという。）ＲＬ１〜ＲＬ５を備えて構成される。Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂは、磁気抵抗素子Ｒｘ０，Ｒｘ１及びリファレンス抵抗Ｒｍｉｎ，Ｒｍａｘを流れる電流を分流させ、各分流された電流を、他の分流された電流と合流させることにより、電流経路を変更する（詳細は後述する）。Ｎ型トランジスタ２８ａ，２８ｂの各ドレイン端子はＮ型トランジスタ３６を介してダミーメモリセルＤＭＣ０に接続され、Ｎ型トランジスタ２９ａ，２９ｂの各ドレイン端子はＮ型トランジスタ３７を介してメモリセルＭＣ０に接続され、Ｎ型トランジスタ３０ａ，３０ｂの各ドレイン端子はＮ型トランジスタ３８を介してダミーメモリセルＤＭＣ１に接続され、Ｎ型トランジスタ３１ａ，３１ｂの各ドレイン端子はＮ型トランジスタ３９を介してメモリセルＭＣ１に接続される。Ｎ型トランジスタ２８ｂ，２９ａのソース端子は負荷回路２０のＰ型トランジスタＲＬ１に接続され、Ｎ型トランジスタ２９ｂ，３０ａのソース端子は負荷回路２０のＰ型トランジスタＲＬ２に接続され、Ｎ型トランジスタ３０ｂ，３１ａのソース端子は負荷回路２０のＰ型トランジスタＲＬ４に接続され、Ｎ型トランジスタ３１ｂ，２８ａのソース端子は負荷回路２０のＰ型トランジスタＲＬ５に接続される。また、各Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂのゲート端子はセンスアンプ電圧線ＶＳＡに接続される。各Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂは、センスアンプ電圧線ＶＳＡに印加される電圧ＶＳＡによりオン状態及びオフ状態を制御されるとともに、オン状態のときは、読み出し線ＬＩＯＢ０，ＬＩＯＦ０，ＬＩＯＢ１，ＬＩＯＦ１及びビット線ＢＬ＿Ｂｘ０，ＢＬｘ０，ＢＬ＿Ｂｘ１，ＢＬｘ１に一定のバイアス電圧を印加する。
【００２２】
負荷回路２０のＰ型トランジスタＲＬ１〜ＲＬ５の各ソース端子は、電源電位Ｖｄｄに接続される。Ｐ型トランジスタＲＬ１のゲート端子及びドレイン端子は、Ｎ型トランジスタ２８ｂ，２９ａの各ソース端子の接続点及び差動アンプ２１の非反転入力（＋）端子に接続され、Ｐ型トランジスタＲＬ２のゲート端子及びドレイン端子は、Ｎ型トランジスタ２９ｂ，３０ａの各ソース端子の接続点及び差動アンプ２２の非反転入力（＋）端子に接続され、Ｐ型トランジスタＲＬ３のゲート端子及びドレイン端子は、差動アンプ２１，２２，２４，２５の反転入力端子（−）に接続されるとともに、Ｎ型トランジスタ２７を介して接地電位に接続され、Ｐ型トランジスタＲＬ４のゲート端子及びドレイン端子は、Ｎ型トランジスタ３０ｂ，３１ａの各ソース端子の接続点及び差動アンプ２４の非反転入力（＋）端子に接続され、Ｐ型トランジスタＲＬ５のゲート端子及びドレイン端子は、Ｎ型トランジスタ３１ｂ，２８ａの各ソース端子の接続点及び差動アンプ２５の非反転入力（＋）端子に接続される。
【００２３】
差動アンプ２１，２２，２４，２５の反転入力端子（−）は、Ｎ型トランジスタ２７のソース端子に接続される。差動アンプ２３の非反転入力端子（＋）及び反転入力端子（−）はそれぞれ差動アンプ２１及び２２の各出力端子に接続され、その出力端子からは、メモリセルＭＣ０から読み出したデータに対応する出力電圧Ｖｏｕｔ０が出力される。差動アンプ２３の非反転入力端子（＋）及び反転入力端子（−）はそれぞれ差動アンプ２４及び２５の各出力端子に接続され、その出力端子からは、メモリセルＭＣ１から読み出したデータに対応する出力電圧Ｖｏｕｔ１が出力される。
【００２４】
上記のように構成された半導体記憶装置において、以下、メモリセルＭＣ０，ＭＣ１の各磁気抵抗素子Ｒｘ０，Ｒｘ１に蓄積されたデータを、センスアンプ回路１０を介して読み出す場合について説明する。
【００２５】
まず、行選択線ＣＳＬがハイレベル電圧（イネーブル）に制御されることにより、Ｎ型トランジスタ３６〜３９がオン状態となり、図示しないプリチャージ回路により、読み出し線ＬＩＯＦ０，ＬＩＯＦ１，ＬＩＯＢ０，ＬＩＯＢ１及びビット線ＢＬｘ０，ＢＬｘ１，ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１がロウレベル電圧にプリチャージされ、読み出しサイクルが開始する。センスアンプ回路１０が、それぞれ所望のメモリセルＭＣ０，ＭＣ１及びダミーメモリセルＤＭＣ０，ＤＭＣ１と接続される。次に、センスアンプ電圧線ＶＳＡをハイレベル電圧（イネーブル）に制御することにより、Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂがオン状態となる。さらに、ワード線ＷＬ及びダミーワード線ＤＷＬをハイレベル電圧（イネーブル）に制御することにより、各アクセストランジスタＡＴｒＲｍｉｎ，ＡＴｒＲｘ０，ＡＴｒＲｍａｘ，ＡＴｒＲｘ１がオン状態となる。このとき、各磁気抵抗素子Ｒｘ０，Ｒｘ１及びリファレンス抵抗Ｒｍｉｎ，Ｒｍａｘに印加される電圧は、Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂにより、センスアンプ線ＶＳＡに印加される電圧によって決まる所定のバイアス電圧Ｖｂｉａｓにクランプされるため、各抵抗素子Ｒｍｉｎ，Ｒｘ０，Ｒｍａｘ，Ｒｘ１を流れる電流ＩＡ，ＩＢ，ＩＣ，ＩＤは、それぞれ次式（２）〜（５）で表される。
【００２６】
［数２］
ＩＡ＝Ｖｂｉａｓ／Ｒｍｉｎ  （２）
【００２７】
［数３］
ＩＢ＝Ｖｂｉａｓ／Ｒｘ０  （３）
【００２８】
［数４］
ＩＣ＝Ｖｂｉａｓ／Ｒｍａｘ  （４）
【００２９】
［数５］
ＩＤ＝Ｖｂｉａｓ／Ｒｘ１  （５）
【００３０】
上記電流ＩＡは、Ｎ型トランジスタ２８ａ，２８ｂにより２分割され、Ｎ型トランジスタ２８ａ，２８ｂのソース端子−ドレイン端子間には、それぞれＩＡ／２の電流が流れる。同様に、上記電流ＩＢは、Ｎ型トランジスタ２９ａ，２９ｂにより２分割され、Ｎ型トランジスタ２９ａ，２９ｂのソース端子−ドレイン端子間には、それぞれＩＢ／２の電流が流れる。上記電流ＩＣは、Ｎ型トランジスタ３０ａ，３０ｂにより２分割され、Ｎ型トランジスタ３０ａ，３０ｂのソース端子−ドレイン端子間には、それぞれＩＣ／２の電流が流れる。上記電流ＩＤは、Ｎ型トランジスタ３１ａ，３１ｂにより２分割され、Ｎ型トランジスタ３１ａ，３１ｂのソース端子−ドレイン端子間には、それぞれＩＤ／２の電流が流れる。
【００３１】
従って、磁気抵抗素子Ｒｘ０の抵抗値が最小抵抗値Ｒｍｉｎであるとき、負荷回路２０のＰ型トランジスタＲＬ１，ＲＬ２のソース−ドレイン間に流れる電流Ｉ１，Ｉ２は、それぞれ次式（６）及び（７）で表すことができ、電流Ｉ２は、次式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となり、差動アンプ２２には、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧が入力される。差動アンプ２１，２２は、電流Ｉ１及びＩ２と、Ｎ型トランジスタ２７のゲート端子に入力される基準電圧Ｖｒｅｆにより決定される定電流Ｉｃｏｎｓｔとの各電流差による電圧差をそれぞれ差動アンプ２３の各入力端子に出力し、差動アンプ２３は、両電圧差の差を増幅することによって、１ビット目のデータに対応する出力電圧Ｖｏｕｔ０を出力する。
【００３２】
［数６］
Ｉ１＝ＩＡ／２＋ＩＢ／２＝Ｖｂｉａｓ／Ｒｍｉｎ  （６）
【００３３】
［数７］
Ｉ２＝ＩＢ／２＋ＩＣ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （７）
【００３４】
［数８］
Ｒｒｅｆ＝２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ）  （８）
【００３５】
一方、磁気抵抗素子Ｒｘ０の抵抗値が最大抵抗値Ｒｍａｘであるとき、負荷回路２０のＰ型トランジスタＲＬ１，ＲＬ２のソース−ドレイン間に流れる電流Ｉ１，Ｉ２は、それぞれ次式（９）及び（１０）で表すことができ、電流Ｉ１は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となり、差動アンプ２１には、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧が入力される。磁気抵抗素子Ｒｘ０の抵抗値が最小抵抗値Ｒｍｉｎであるときと同様に、差動アンプ２１〜２３は、１ビット目のデータに対応する出力電圧Ｖｏｕｔ０を出力する。
【００３６】
［数９］
Ｉ１＝ＩＡ／２＋ＩＢ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （９）
【００３７】
［数１０］
Ｉ２＝ＩＢ／２＋ＩＣ／２＝Ｖｂｉａｓ／Ｒｍａｘ  （１０）
【００３８】
また、磁気抵抗素子Ｒｘ１の抵抗値が最小抵抗値Ｒｍｉｎであるとき、負荷回路２０のＰ型トランジスタＲＬ４，ＲＬ５のソース−ドレイン間に流れる電流Ｉ３，Ｉ４は、それぞれ次式（１１）及び（１２）で表すことができ、電流Ｉ３は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となり、差動アンプ２４には、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧が入力される。差動アンプ２４，２５は、電流Ｉ３及びＩ４と、負荷回路２０のＰ型トランジスタＲＬ３により発生される定電流Ｉｃｏｎｓｔとの各電流差による電圧差を差動アンプ２６に入力し、差動アンプ２６は、両電圧差の差を増幅することによって、２ビット目のデータに対応する出力電圧Ｖｏｕｔ１を出力する。
【００３９】
［数１１］
Ｉ３＝ＩＣ／２＋ＩＤ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （１１）
【００４０】
［数１２］
Ｉ４＝ＩＤ／２＋ＩＡ／２＝Ｖｂｉａｓ／Ｒｍｉｎ  （１２）
【００４１】
一方、磁気抵抗素子Ｒｘ１の抵抗値が最大抵抗値Ｒｍａｘであるとき、負荷回路２０のＰ型トランジスタＲＬ４，ＲＬ５のソース−ドレイン間に流れる電流Ｉ３，Ｉ４は、それぞれ次式（１３）及び（１４）で表すことができ、電流Ｉ４は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となり、差動アンプ２５には、最小抵抗値Ｒｍｉｎと最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧が入力される。磁気抵抗素子Ｒｘ１の抵抗値が最小抵抗値Ｒｍｉｎであるときと同様に、差動アンプ２４〜２６は、２ビット目のデータに対応する出力電圧Ｖｏｕｔ１を出力する。
【００４２】
［数１３］
Ｉ３＝ＩＣ／２＋ＩＤ／２＝Ｖｂｉａｓ／Ｒｍａｘ  （１３）
【００４３】
［数１４］
Ｉ４＝ＩＤ／２＋ＩＡ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （１４）
【００４４】
従って、以上説明したように、本実施の形態に係る半導体記憶装置によれば、レイアウトの対称性を保ったまま、最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値に対応するリファレンス電圧を発生することができるので、差動アンプ２１〜２６の入力ノードにアンバランスが生じない。そのため、寄生容量又は寄生抵抗による電気特性の差が生じにくいので、全体のセンスアンプ回路の特性の劣化を低減できる。
【００４５】
実施の形態２．
図２は、実施の形態２に係る半導体記憶装置の構成を示す回路図である。図２において、図１に示した実施の形態１に係る半導体記憶素のセンスアンプ回路１０に代えてセンスアンプ回路１０Ａを備えた点において、実施の形態１に係る半導体記憶装置とは異なる。センスアンプ回路１０Ａは、図１のセンスアンプ回路１０の負荷回路２０、差動アンプ２１〜２６及びＮ型トランジスタ２７に代えて、Ｐ型トランジスタ４０〜５１及びインバータ５２を備えた点において、実施の形態１に係る半導体記憶装置のセンスアンプ回路１０とは異なる。それ以外の点においては、実施の形態１に係る半導体装置と同様であり、同一符号を付した構成要素についての詳細な説明は省略する。
【００４６】
図２に示した半導体記憶装置において、Ｎ型トランジスタ２８ｂ及び２９ａの各ソース端子の接続点はＰ型トランジスタ４６のドレイン端子に接続され、Ｎ型トランジスタ２９ｂ及び３０ａの各ソース端子の接続点はＰ型トランジスタ４７のドレイン端子に接続され、Ｎ型トランジスタ３０ｂ及び３１ａの各ソース端子の接続点はＰ型トランジスタ４８のドレイン端子に接続され、Ｎ型トランジスタ３１ｂ及び２８ａの各ソース端子の接続点はＰ型トランジスタ４９のドレイン端子に接続される。Ｐ型トランジスタ４６，４７の各ソース端子はＰ型トランジスタ４４のドレイン端子に接続され、それらの各ゲート端子はそれぞれＰ型トランジスタ４７及び４６のドレイン端子に接続される。Ｐ型トランジスタ４８，４９の各ソース端子はＰ型トランジスタ４５のドレイン端子に接続され、それらの各ゲート端子は、それぞれＰ型トランジスタ４９及び４８のドレイン端子に接続される。Ｐ型トランジスタ４４，４５の各ソース端子は電源電位Ｖｄｄに接続され、それらの各ゲート端子はインバータ５２を介してセンスアンプイネーブル線ＳＡＥに接続される。
【００４７】
Ｐ型トランジスタ５０はＰ型トランジスタ４６，４７の各ドレイン端子間に接続され、Ｐ型トランジスタ５１はＰ型トランジスタ４８，４９の各ドレイン端子間に接続される。Ｐ型トランジスタ５０，５１の各ゲート端子はセンスアンプイネーブル線ＳＡＥに接続される。また、Ｐ型トランジスタ４０〜４３の各ソース端子は電源電位Ｖｄｄに接続され、それらの各ドレイン端子はそれぞれＰ型トランジスタ４６〜４９のドレイン端子に接続され、それらの各ゲート端子は基準電圧線Ｖｒｅｆに接続される。Ｐ型トランジスタ４０〜４３は、基準電圧線Ｖｒｅｆに印加される電圧に応じた所定の基準電圧をＰ型トランジスタ４６〜４９のドレイン端子に印加する。インバータ５２の入力端はセンスアンプイネーブル線ＳＡＥに接続され、その出力端はＰ型トランジスタ４４及び４５の各ゲート端子に接続される。
【００４８】
上記のように構成された半導体記憶装置において、メモリセルＭＣ０，ＭＣ１の各磁気抵抗素子Ｒｘ０，Ｒｘ１に蓄積されたデータを、センスアンプ回路１０を介して読み出す場合について説明する。なお、行選択線ＣＳＬ、ワード線ＷＬ、ダミーワード線ＤＷＬがハイレベル電圧（イネーブル）に制御され、それぞれ上記式（２）〜（５）で表される電流ＩＡ，ＩＢ，ＩＣ，ＩＤが各磁気抵抗素子Ｒｍｉｎ，Ｒｘ０，Ｒｍａｘ，Ｒｘ１に流れるまでは、図１に示した実施の形態１に係るセンスアンプ回路１０と同様であるので、詳細な説明は省略する。
【００４９】
初期状態において、センスアンプイネーブル線ＳＡＥがロウレベル電圧（ディスエーブル）に制御されているので、トランジスタ４４，４５はオフ状態である。ワード線ＷＬ及びダミーワード線ＤＷＬがハイレベル電圧（イネーブル）となった後、センスアンプイネーブル線ＳＡＥがハイレベル電圧（イネーブル）に制御され、トランジスタ４４，４５がオン状態となる。これとほぼ同時にイコライズ用のＰ型トランジスタ５０，５１がオフ状態となる。トランジスタ４４，４５がオン状態となることにより各読み出し線ＬＩＯＦ０，ＬＩＯＦ１，ＬＩＯＢ０，ＬＩＯＢ１及び各ビット線ＢＬｘ０，ＢＬｘ１，ＢＬ＿Ｂｘ０，ＢＬ＿Ｂｘ１の電位は上昇するが、Ｎ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂにより、センスアンプ線ＶＳＡに印加される電圧よって決まる定電圧Ｖｂｉａｓにクランプされる。従って、このとき、Ｎ型トランジスタ２８ａ，２８ｂの各ソース端子−ドレイン端子間には、それぞれＩＡ／２の電流が流れる。同様に、Ｎ型トランジスタ２９ａ，２９ｂの各ソース端子−ドレイン端子間には、ＩＢ／２の電流が流れ、Ｎ型トランジスタ３０ａ，３０ｂの各ソース端子−ドレイン端子間には、ＩＣ／２の電流が流れ、Ｎ型トランジスタ３１ａ，３１ｂの各ソース端子−ドレイン端子間には、ＩＤ／２の電流が流れる。
【００５０】
メモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｘ０，Ｒｘ１の各抵抗値が最小抵抗値Ｒｍｉｎ又は最大抵抗値Ｒｍａｘであるときの各電流Ｉ１〜Ｉ４については、実施の形態１と同様であるので、説明を省略する。
【００５１】
従って、Ｐ型トランジスタ４６のドレイン端子には、基準電圧Ｖｒｅｆ及び磁気抵抗素子Ｒｘ０の抵抗値に対応する電圧Ｖｏｕｔ０が印加され、Ｐ型トランジスタ４８のドレイン端子には、基準電圧Ｖｒｅｆ及び読み出し対象であるメモリセルＭＣ１の磁気抵抗素子Ｒｘ１の抵抗値に対応する電圧Ｖｏｕｔ１が印加され、Ｐ型トランジスタ４７，４９のドレイン端子には、基準電圧Ｖｒｅｆ及びリファレンス抵抗Ｒｍｉｎ及びＲｍａｘの抵抗値に対応する電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１が印加される。電圧Ｖｏｕｔ０及び電圧Ｖｏｕｔ＿Ｂ０の電圧差がＰ型トランジスタ４６，４７により構成されるラッチ型のアンプにより増幅され、電圧Ｖｏｕｔ１及び電圧Ｖｏｕｔ＿Ｂ１の電圧差がＰ型トランジスタ４８，４９により構成されるラッチ型のアンプにより増幅される。
【００５２】
図３は、図２の半導体記憶装置の各部の信号を示す動作波形図である。図３において、ＶＷＬは所望のメモリセルが接続されるワード線に印加される電圧を示し、ＶＳＡＥはセンスアンプイネーブル線ＳＡＥに印加される電圧を示し、ＶＢＬは所望のメモリセルが接続されるビット線に印加される電圧を示し、ＶｏｕｔはＰ型トランジスタ４４，４６，４７，５０又はＰ型トランジスタ４５，４８，４９，５１によって構成されるラッチ型のアンプの出力電圧Ｖｏｕｔ０又はＶｏｕｔ１を示し、Ｖｏｕｔ＿Ｂは上記ラッチ型のアンプの出力電圧Ｖｏｕｔ＿Ｂ０又はＶｏｕｔ＿Ｂ１を示す。
【００５３】
ワード線電圧ＶＷＬがハイレベル電圧（イネーブル）に制御された後、センスアンプイネーブル線電圧ＶＳＡＥがハイレベル電圧（イネーブル）に制御されると、ビット線電圧ＶＢＬも上昇し、所定のバイアス電圧Ｖｂｉａｓでクランプされる。例えば、磁気抵抗素子Ｒｘ０が最小抵抗値Ｒｍｉｎであるとき、電流Ｉ１は電流Ｉ２よりも大きくなるため、Ｐ型トランジスタ４６のドレイン端子電圧Ｖｏｕｔ０は、Ｐ型トランジスタ４７のドレイン端子電圧Ｖｏｕｔ＿Ｂ０よりも高くなる。
【００５４】
従って、以上説明したように、本実施の形態に係る半導体記憶装置によれば、リファレンス電圧を各メモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｘ０，Ｒｘ１で共用しないので、ラッチ型のアンプを直接接続して用いることができ、図１に示した実施の形態１のように差動アンプを用いた場合よりも出力電圧レンジを大きく取ることができる。
【００５５】
実施の形態３．
図４は、実施の形態３に係る半導体記憶装置の構成を示す回路図である。図４において、図２に示した実施の形態２の半導体記憶素のセンスアンプ回路１０Ａに代えてセンスアンプ回路１０Ｂを備えた点において、実施の形態２に係る半導体記憶装置とは異なる。センスアンプ回路１０Ｂは、図２のセンスアンプ回路１０ＡのＮ型トランジスタ２８ａ〜３１ａ，２８ｂ〜３１ｂと、Ｎ型トランジスタ３６〜３９との間に、スイッチング回路６０を備えた点、及び、基準電圧線Ｖｒｅｆにより制御されるＰ型トランジスタ４０〜４３を除いた点において、実施の形態２に係る半導体記憶装置のセンスアンプ回路１０Ａとは異なる。それ以外の点においては、実施の形態２に係る半導体装置と同様であり、同一符号を付した構成要素についての詳細な説明は省略する。
【００５６】
スイッチング回路６０は、Ｎ型トランジスタ６１ａ〜６４ａ，６１ｂ〜６４ｂ，６１ｃ〜６４ｃを備えて構成される。Ｎ型トランジスタ６１ａ，６１ｂ，６１ａは、それぞれＮ型トランジスタ３０ｂ，２８ａ，２８ｂと、Ｎ型トランジスタ３６との間に接続される。Ｎ型トランジスタ６２ａ，６２ｂ，６２ｃは、それぞれＮ型トランジスタ３１ｂ，２９ａ，２９ｂと、Ｎ型トランジスタ３７との間に接続される。Ｎ型トランジスタ６３ａ，６３ｂ，６３ｃは、それぞれＮ型トランジスタ２８ｂ，３０ａ，３０ｂと、Ｎ型トランジスタ３８との間に接続される。Ｎ型トランジスタ６４ａ，６４ｂ，６４ｃは、それぞれＮ型トランジスタ２９ｂ，３１ａ，３１ｂと、Ｎ型トランジスタ３９との間に接続される。
【００５７】
また、Ｎ型トランジスタ６１ａ，６２ｃ，６３ａ，６４ｃは、Ａ０線に印加される電圧によりオン状態及びオフ状態を制御され、Ｎ型トランジスタ６１ｃ，６２ａ，６３ｃ，６４ａは、Ａ０＿Ｂ線に印加される電圧によりオン状態及びオフ状態を制御される。Ｎ型トランジスタ６１ｂ，６２ｂ，６３ｂ，６４ｂは、電源電位Ｖｄｄにより常にオン状態に制御される。なお、Ａ０線及びＡ０＿Ｂ線には、互いにレベルが反転された電圧が印加されるため、スイッチング回路６０において、Ｎ型トランジスタ６１ａ，６２ｃ，６３ａ，６４ｃと、Ｎ型トランジスタ６１ｃ，６２ａ，６３ｃ，６４ａとは互いに相補的にオン状態及びオフ状態を制御される。
【００５８】
上記構成を備えたセンスアンプ回路１０Ｂにおいて、Ａ０線にハイレベル電圧が印加され、Ａ０＿Ｂ線にロウレベル電圧が印加されているとき、Ｎ型トランジスタ６１ａ及び６１ｂがオン状態となり、Ｎ型トランジスタ６１ｃがオフ状態に制御されるため、Ｎ型トランジスタ３６のソース端子−ドレイン端子を流れる電流ＩＡは、Ｎ型トランジスタ６１ａ及び６１ｂが存在する経路に分流される。同様の理由から、Ｎ型トランジスタ３７のソース端子−ドレイン端子を流れる電流ＩＢは、Ｎ型トランジスタ６２ｂ及び６２ｃが存在する経路に分流され、Ｎ型トランジスタ３８のソース端子−ドレイン端子を流れる電流ＩＣは、Ｎ型トランジスタ６３ａ及び６３ｂが存在する経路に分流され、Ｎ型トランジスタ３９のソース端子−ドレイン端子を流れる電流ＩＤは、Ｎ型トランジスタ６４ｂ及び６４ｃが存在する経路に分流される。従って、Ｐ型トランジスタ４６〜４９のソース端子−ドレイン端子間を流れる電流Ｉ１〜Ｉ４は、次式（１５）〜（１８）で表すことができ、電流Ｉ１及びＩ３は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となる。
【００５９】
［数１５］
Ｉ１＝ＩＡ／２＋ＩＣ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （１５）
【００６０】
［数１６］
Ｉ２＝ＩＢ／２＋ＩＢ／２＝ＩＢ  （１６）
【００６１】
［数１７］
Ｉ３＝ＩＡ／２＋ＩＣ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （１７）
【００６２】
［数１８］
Ｉ４＝ＩＤ／２＋ＩＤ／２＝ＩＤ  （１８）
【００６３】
ここで、半導体記憶装置において、メモリセルアレイがフォールデッドビット線構成である場合について考える。例えば、半導体記憶装置のメモリセルアレイが図８に示すように構成されるとき、ビット線ＢＬｘ０と偶数番目のワード線ＷＬｅに接続されたメモリセルＭＣ０に対しては、リファレンスビット線ＢＬ＿Ｂｘ０と奇数番目のダミーワード線ＤＷＬｏに接続されたダミーメモリセルＤＭＣ０がリファレンス電圧を生成するために用いられるが、ビット線ＢＬ＿Ｂｘ０と奇数番目のワード線ＷＬｏに接続されたメモリセルＭＣ２に対しては、リファレンスビット線ＢＬｘ０と偶数番目のダミーワード線ＤＷＬｅに接続されたダミーメモリセルＤＭＣ２がリファレンス電圧を生成するために用いられる。従って、読み出し対象であるメモリセルが奇数番目のワード線ＷＬｏに接続しているか、偶数番目のワード線ＷＬｅに接続しているかかによって、ビット線とリファレンスビット線の接続関係が逆になる。図４に示した半導体記憶装置においては、Ａ０線とＡ０＿Ｂ線に印加する電圧レベルを逆に制御することによって、上記のような場合に対応する。
【００６４】
図５は、読み出し対象のメモリセルとして、図８におけるメモリセルＭＣ２及びＭＣ３が選択された場合の半導体記憶装置の構成を示す回路図である。この場合、Ａ０線にロウレベル電圧を印加し、Ａ０＿Ｂ線にハイレベル電圧を印加することにより、Ｎ型トランジスタ６１ｂ及び６１ｃがオン状態に制御され、Ｎ型トランジスタ６１ａがオフ状態に制御される。そのため、Ｎ型トランジスタ３６のソース端子−ドレイン端子を流れる電流ＩＡは、Ｎ型トランジスタ６１ｂ及び６１ｃが存在する経路に分流される。同様の理由から、Ｎ型トランジスタ３７のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ６２ａ及び６２ｂが存在する経路に分流され、Ｎ型トランジスタ３８のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ６３ｂ及び６３ｃが存在する経路に分流され、Ｎ型トランジスタ３９のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ６４ａ及び６４ｂが存在する経路に分流される。従って、Ｐ型トランジスタ４６〜４９のソース端子−ドレイン端子間を流れる電流Ｉ１〜Ｉ４は、次式（１９）〜（２２）で表すことができ、電流Ｉ２及びＩ４は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となる。
【００６５】
［数１９］
Ｉ１＝ＩＡ／２＋ＩＡ／２＝ＩＡ  （１９）
【００６６】
［数２０］
Ｉ２＝ＩＢ／２＋ＩＤ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２０）
【００６７】
［数２１］
Ｉ３＝ＩＣ／２＋ＩＣ／２＝ＩＣ  （２１）
【００６８】
［数２２］
Ｉ４＝ＩＢ／２＋ＩＤ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２２）
【００６９】
以上の構成によれば、図２に示した実施の形態２に係る半導体記憶装置のように、リファレンス電圧を基準電圧線Ｖｒｅｆによって制御する必要が無いため、リファレンス電圧の精度を保つために定期的に調整しなければならない電圧の数を低減でき、実施の形態２に係る半導体記憶装置に比べて読み出し精度を高くすることができる。
【００７０】
なお、本実施の形態において、図９に示すように、センスアンプ回路１０Ｂは、Ｐ型トランジスタ４４と各Ｐ型トランジスタ４６，４７の間、及び、Ｐ型トランジスタ４５と各Ｐ型トランジスタ４８，４９の間に、それぞれ所定の負荷を与えるＰ型トランジスタを含む負荷回路２０Ａを備えていてもよい。
【００７１】
実施の形態４．
図６は、実施の形態４に係る半導体記憶装置の構成を示す回路図である。図６において、図４に示した実施の形態３に係る半導体記憶素のセンスアンプ回路１０Ｂに代えてセンスアンプ回路１０Ｃを備えた点において、実施の形態３に係る半導体記憶装置とは異なる。センスアンプ回路１０Ｃは、図４のセンスアンプ回路１０Ｂのスイッチング回路６０に代えてスイッチング回路７０を備えた点において、実施の形態３に係る半導体記憶装置のセンスアンプ回路１０Ｂとは異なる。それ以外の点においては、実施の形態３に係る半導体装置と同様であり、同一符号を付した構成要素についての詳細な説明は省略する。
【００７２】
スイッチング回路７０は、Ｎ型トランジスタ７０ａ〜７３ａ，７０ｂ〜７３ｂ，７０ｃ〜７３ｃ，７０ｄ〜７３ｄを備えて構成される。Ｎ型トランジスタ７０ａ，７０ｂ，７０ｃ，７０ｄは、それぞれＮ型トランジスタ２９ａ，２９ｂ，２８ａ，３０ａと、Ｎ型トランジスタ３６との間に接続される。Ｎ型トランジスタ７１ａ，７１ｂ，７１ｃ，７１ｄは、それぞれＮ型トランジスタ２８ａ，３０ａ，２９ａ，２９ｂと、Ｎ型トランジスタ３７との間に接続される。Ｎ型トランジスタ７２ａ，７２ｂ，７２ｃ，７２ｄは、それぞれＮ型トランジスタ３１ａ，３１ｂ，２８ｂ，３０ｂと、Ｎ型トランジスタ３８との間に接続される。Ｎ型トランジスタ７３ａ，７３ｂ，７３ｃ，７３ｄは、それぞれＮ型トランジスタ２８ｂ，３０ｂ，３１ａ，３１ｂと、Ｎ型トランジスタ３９との間に接続される。
【００７３】
また、Ｎ型トランジスタ７０ｃ〜７３ｃ，７０ｄ〜７３ｄはＡ０線に印加される電圧によりオン状態及びオフ状態を制御され、Ｎ型トランジスタ７０ａ〜７３ａ，７０ｂ〜７３ｂはＡ０＿Ｂ線に印加される電圧によりオン状態及びオフ状態を制御される。Ａ０線及びＡ０＿Ｂ線には、互いにレベルが反転された電圧が印加されるため、スイッチング回路７０において、Ｎ型トランジスタ７０ａ〜７３ａ，７０ｂ〜７３ｂと、Ｎ型トランジスタ７０ｃ〜７３ｃ，７０ｄ〜７３ｄとは互いに相補的にオン状態及びオフ状態を制御される。
【００７４】
上記構成を備えたセンスアンプ回路１０Ｃにおいて、Ａ０線にハイレベル電圧が印加され、Ａ０＿Ｂ線にロウレベル電圧が印加されているとき、Ｎ型トランジスタ７０ｃ及び７０ｄがオン状態となり、Ｎ型トランジスタ７０ａ及び７０ｂがオフ状態に制御されるため、Ｎ型トランジスタ３６のソース端子−ドレイン端子間を流れる電流ＩＡは、Ｎ型トランジスタ７０ｃ及び７０ｄが存在する経路に分流される。同様の理由から、Ｎ型トランジスタ３７のソース端子−ドレイン端子間を流れる電流ＩＢは、Ｎ型トランジスタ７１ｃ及び７１ｄが存在する経路に分流され、Ｎ型トランジスタ３８のソース端子−ドレイン端子間を流れる電流ＩＣは、Ｎ型トランジスタ７２ｃ及び７２ｄが存在する経路に分流され、Ｎ型トランジスタ３９のソース端子−ドレイン端子間を流れる電流ＩＤは、Ｎ型トランジスタ７３ｃ及び７３ｄが存在する経路に分流される。従って、Ｐ型トランジスタ４６〜４９の各ソース端子−ドレイン端子間を流れる電流Ｉ１〜Ｉ４は、以下の式（２３）〜（２６）で表すことができ、電流Ｉ１及びＩ３は、上記式（８）で表される最小抵抗値Ｒｍｉｎ及び最大抵抗値Ｒｍａｘの中間値である抵抗値Ｒｒｅｆを有する抵抗を接続した場合と同じ値となる。
【００７５】
［数２３］
Ｉ１＝ＩＡ／２＋ＩＣ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２３）
【００７６】
［数２４］
Ｉ２＝ＩＢ／２＋ＩＢ／２＝ＩＢ  （２４）
【００７７】
［数２５］
Ｉ３＝ＩＡ／２＋ＩＣ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２５）
【００７８】
［数２６］
Ｉ４＝ＩＤ／２＋ＩＤ／２＝ＩＤ  （２６）
【００７９】
図７は、読み出し対象のメモリセルとして、図８におけるメモリセルＭＣ２及びＭＣ３が選択された場合の半導体記憶装置の構成を示す回路図である。Ａ０線にロウレベル電圧が印加され、Ａ０＿Ｂ線にハイレベル電圧が印加されているとき、Ｎ型トランジスタ７０ｃ及び７０ｄがオフ状態に制御され、Ｎ型トランジスタ７０ａ及び７０ｂがオン状態に制御されるため、Ｎ型トランジスタ３６のソース端子−ドレイン端子を流れる電流ＩＡは、Ｎ型トランジスタ７０ａ及び７０ｂが存在する経路に分流される。同様の理由から、Ｎ型トランジスタ３７のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ７１ａ及び７１ｂが存在する経路に分流され、Ｎ型トランジスタ３８のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ７２ａ及び７２ｂが存在する経路に分流され、Ｎ型トランジスタ３９のソース端子−ドレイン端子を流れる電流は、Ｎ型トランジスタ７３ａ及び７３ｂが存在する経路に分流される。従って、Ｐ型トランジスタ４６〜４９のソース端子−ドレイン端子間を流れる電流Ｉ１〜Ｉ４は、以下の式（２７）〜（３０）で表すことが出来る。
【００８０】
［数２７］
Ｉ１＝ＩＢ／２＋ＩＤ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２７）
【００８１】
［数２８］
Ｉ２＝ＩＡ／２＋ＩＡ／２＝ＩＡ  （２８）
【００８２】
［数２９］
Ｉ３＝ＩＢ／２＋ＩＤ／２
＝Ｖｂｉａｓ／（２・Ｒｍｉｎ・Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ））  （２９）
【００８３】
［数３０］
Ｉ４＝ＩＣ／２＋ＩＣ／２＝ＩＣ  （３０）
【００８４】
以上の構成によれば、図２に示した実施の形態２に係る半導体記憶装置のように、リファレンス電圧を基準電圧線Ｖｒｅｆによって制御する必要が無いため、リファレンス電圧の精度を保つために定期的に調整しなければならない電圧の数を低減でき、図２に示した実施の形態２に係る半導体記憶装置に比べて読み出し精度を高くすることができるとともに、図４に示した実施の形態３に係る半導体装置に比べてレイアウトの対称性が増すため、全体のセンスアンプ回路の特性の劣化をさらに低減できる。
【００８５】
また、上記実施の形態１〜４において、磁気抵抗素子によりデータを記録保持したが、本発明はこの構成に限らず、磁気抵抗素子に代えてＰＣＭ（Phase Change Memory:相変化メモリ）等の他の抵抗体メモリ素子を用いても良い。
【産業上の利用可能性】
【００８６】
本発明に係る半導体記憶装置によれば、レイアウトの対称性を保ったままリファレンス電圧を発生することができるので、電気特性を安定させることができ、全体のセンスアンプ回路の特性の劣化を低減できる。
【００８７】
また、リファレンス電圧を複数の磁気抵抗素子で共用する必要がないので、センスアンプ回路にラッチ型のアンプを用いることができ、従来に比べて出力電圧レンジを大きく取ることができる。
【００８８】
本発明に係るセンスアンプ回路は、例えば、ＭＲＡＭ全般、特にＳＴＴ−ＭＲＡＭに利用することができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の実施の形態２に係る半導体記憶装置の構成を示す回路図である。
【図３】図２の半導体記憶装置の各部の信号を示す動作波形図である。
【図４】本発明の実施の形態３に係る半導体記憶装置のメモリセルＭＣ０及びＭＣ１選択時の構成を示す回路図である。
【図５】本発明の実施の形態３に係る半導体記憶装置のメモリセルＭＣ２及びＭＣ３選択時の構成を示す回路図である。
【図６】本発明の実施の形態４に係る半導体記憶装置のメモリセルＭＣ０及びＭＣ１選択時の構成を示す回路図である。
【図７】本発明の実施の形態４に係る半導体記憶装置のメモリセルＭＣ２及びＭＣ３選択時の構成を示す回路図である。
【図８】本発明の実施の形態３及び４に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。
【図９】本発明の実施の形態３の変形例に係る半導体記憶装置のメモリセルＭＣ０及びＭＣ１選択時の構成を示す回路図である。
【図１０】従来例に係る半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００９０】
１０，１０Ａ，１０Ｂ，１０Ｃ…センスアンプ回路、
２０，２０Ａ…負荷回路、
６０，７０…スイッチ回路、
ＤＭＣ０，ＤＭＣ１，ＤＭＣ２，ＤＭＣ３…ダミーメモリセル、
ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３…メモリセル。
【図１】
2008135119.tif 000003
【図２】
2008135119.tif 000004
【図３】
2008135119.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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