【手続補正書】
【提出日】平成21年8月28日(2009.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備する半導体装置の製造方法。
【請求項２】
前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のシリコン層のゲート長は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長は、５０ｎｍ以上であり、
前記第１のシリコン層のゲート幅は、前記第２のシリコン層のゲート幅と等しいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のシリコン層の上面の面積は、前記第２のシリコン層の上面の面積よりも広いことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２のシリコン層の形成後、前記金属膜の堆積前に、
前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層を層間絶縁膜で被覆し、
前記第１および前記第２のシリコン層の上面を露出させるように前記層間絶縁膜を研磨することを具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２のシリコン層の形成後、前記金属膜の堆積前に、
前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層上に金属層を堆積し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層をシリサイド化することによって、前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層の周辺に不純物を偏析させることを具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングして第３の表面領域を形成し、
前記第３の表面領域上に第１のゲート絶縁膜、および、前記第２の表面領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備する半導体装置の製造方法。
【請求項８】
前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１のシリコン層のゲート長は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長は、５０ｎｍ以上であり、
前記第１のシリコン層のゲート幅は、前記第２のシリコン層のゲート幅と等しいことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のシリコン層の上面の面積は、前記第２のシリコン層の上面の面積よりも広いことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記第２のシリコン層の形成後、前記金属膜の堆積前に、
前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層を層間絶縁膜で被覆し、
前記第１および前記第２のシリコン層の上面を露出させるように前記層間絶縁膜を研磨することを具備することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記第２のシリコン層の形成後、前記金属膜の堆積前に、
前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層上に金属層を堆積し、
前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層をシリサイド化することによって、前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層の周辺に不純物を偏析させることを具備することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のシリコン層と、
前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のシリコン層であって、ゲート長またはゲート幅が前記第１のシリコン層よりも大きく、なおかつ、厚みが前記第１のシリコン層よりも薄い第２のシリコン層とを備えた半導体装置。
【請求項１４】
前記半導体基板の表面を基準として、前記第２のシリコン層の底面は、前記第１のシリコン層の底面よりも高い位置にあることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記半導体基板の表面を基準として、前記第２のシリコン層の上面は、前記第１のシリコン層の上面と等しい高さにあることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２のシリコン層の底面から上面までの厚みは、前記第1のシリコン層の底面から上面までの厚みの半分以下であることを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１３に記載の半導体装置。
【請求項１８】
ソースまたはドレイン層として作用する金属層をさらに備えたことを特徴とする請求項１４に記載の半導体装置。
【請求項１９】
前記金属層の周囲に設けられ、前記半導体基板または前記半導体基板に形成されたウェル層よりも不純物濃度の高い高濃度層をさらに備えたことを特徴とする請求項１８に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明に係る実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の表面領域および第２の表面領域を有する半導体基板を準備し、
前記第１の表面領域をエッチングして第３の表面領域を形成し、
前記第３の表面領域上に第１のゲート絶縁膜、および、前記第２の表面領域上に第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記半導体基板上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のシリコン層と、前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のシリコン層であって、ゲート長またはゲート幅が前記第１のシリコン層よりも大きく、なおかつ、厚みが前記第１のシリコン層よりも薄い第２のシリコン層とを備えている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】