(57)【要約】【課題】  電源電圧変動のＡ／Ｄ変換動作に与える影響を抑制したＡ／Ｄ変換器を提供する。【解決手段】  １または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、被変換アナログ電圧の夫々を参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ変換器であって、被変換アナログ電圧の夫々と参照電圧との電圧比較に使用する演算器１２を被変換アナログ電圧毎に備え、演算器１２の夫々に電源電圧を個別に供給する第１電源供給線ＶＳＮを演算器１２に設け、第１電源供給線１２の夫々を、第２電源供給線ＶＤＤとの間にゲート端子が安定化電圧源１７と接続するＮチャンネル型ＭＯＳトランジスタＭＳＮを夫々設け、システム電源電圧を供給する第２電源供給線ＶＤＤの電圧変動の影響を受けない別系統の電源供給線として構成する。【選択図】        図７
2008182536.tif 000002
【特許請求の範囲】
【請求項１】
１または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記１または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、前記１または複数の被変換アナログ電圧の夫々を前記参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ変換器であって、
前記１または複数の被変換アナログ電圧の夫々と前記参照電圧との電圧比較に使用する演算器を前記被変換アナログ電圧毎に備え、
前記演算器の夫々に電源電圧を個別に供給する第１電源供給線を前記演算器に設け、
前記第１電源供給線の夫々が、前記演算器以外の回路に電源電圧を供給する第２電源供給線の電圧変動の影響を受けない別系統の電源供給線として構成されていることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第１電源供給線と前記第２電源供給線にソース端子とドレイン端子が夫々接続したＮチャンネル型ＭＯＳＦＥＴと、前記第２電源供給線の電圧変動の影響を受けない安定化した電圧を前記Ｎチャンネル型ＭＯＳＦＥＴのゲート端子に出力する第１安定化電圧源を備えることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記演算器に接地電圧を供給する第１接地電圧線が、前記演算器以外の回路に接地電圧を供給する第２接地電圧線の電圧変動の影響を受けない別系統の接地電圧線として構成されていることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記第１接地電圧と前記第２接地電圧にソース端子とドレイン端子が夫々接続したＰチャンネル型ＭＯＳＦＥＴと、前記第２接地電圧線の電圧変動の影響を受けない安定化した電圧を前記Ｐチャンネル型ＭＯＳＦＥＴのゲート端子に出力する第２安定化電圧源を備えることを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項５】
複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、
前記複数の演算器の前記第１電源供給線に夫々個別に接続する複数の前記Ｎチャンネル型ＭＯＳＦＥＴのゲート端子を相互に接続し、
前記第１安定化電圧源の出力電圧が、前記複数のＮチャンネル型ＭＯＳＦＥＴの各ゲート端子に共通に出力されることを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項６】
複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、
前記複数の演算器の前記第１接地電圧線に夫々個別に接続する複数の前記Ｐチャンネル型ＭＯＳＦＥＴのゲート端子を相互に接続し、
前記第２安定化電圧源の出力電圧が、前記複数のＰチャンネル型ＭＯＳＦＥＴの各ゲート端子に共通に出力されることを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項７】
前記ランプ電圧を発生するランプ電圧発生部と、
前記参照電圧に応じたディジタル値を計数して出力するカウンタと、
前記被変換アナログ電圧をサンプリングホールドし、前記演算器を用いて前記参照電圧と前記被変換アナログ電圧を比較し、前記参照電圧が前記被変換アナログ電圧に等しくなった時点で出力変化する電圧比較回路と、
前記カウンタから出力される前記ディジタル値を前記電圧比較回路の出力変化時にラッチして出力するラッチ回路と、を備えていることを特徴とする請求項１〜６の何れか１項に記載のＡ／Ｄ変換器。
【請求項８】
前記演算器がインバータ回路を用いて構成され、
前記インバータ回路の入力判定電圧に前記被変換アナログ電圧と前記参照電圧の差電圧を加えた合成電圧を前記インバータ回路の入力電圧として発生させる電圧合成回路を備えていることを特徴とする請求項１〜７の何れか１項に記載のＡ／Ｄ変換器。
【請求項９】
前記演算器が、前記被変換アナログ電圧と前記ランプ電圧を夫々入力電圧とする差動入力型の演算増幅器で構成されていることを特徴とする請求項１〜７の何れか１項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた１または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、１または複数の被変換アナログ電圧の夫々を参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ（アナログ／ディジタル）変換器に関し、特に、コラム型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
近年、固体撮像素子に用いられるＡ／Ｄ変換器には、高速、低消費電力であることが益々要求されている。当該要求を満たすためにコラム型Ａ／Ｄ変換器（例えば、下記特許文献１参照）が用いられることが多い。
【０００３】
図１に、従来のコラム型Ａ／Ｄ変換器のブロック図を示す。コラム型Ａ／Ｄ変換器１１は、回路要素として、インバータ回路１２と、インバータ回路１２の入力ノードＣＰＩ及び出力ノードＣＰＯを短絡するスイッチＲＳ、被変換アナログ電圧をサンプリングするためのキャパシタＣＳ、電圧値が一定期間単調変化するランプ電圧ＶＲＡＭＰを入力ノードＣＰＩに伝送するためのキャパシタＣＲとスイッチＳ３、被変換アナログ電圧をサンプリングするためのスイッチＳＳ、被変換アナログ電圧に応じたカウンタ出力をラッチするためのラッチ回路１３を備える。更に、図１では、コラム型Ａ／Ｄ変換器１１に対し、ランプ電圧ＶＲＡＭＰを発生するランプ電圧源１４、ランプ電圧の電圧値変化に応じたディジタル値（ｎビットの２値信号）を計数して出力するカウンタ１５、固体撮像素子の画素部１６が、合わせて図示されている。
【０００４】
コラム型Ａ／Ｄ変換器１１のＡ／Ｄ変換動作について、図２の動作タイミング図を参照して説明する。
【０００５】
タイミングｔ１で、画素部１６のスイッチＲＸをオンにすることで、ノードＦＤが電圧ＶＤＤにリセットされ、ノードＶＩＮがＭＯＳトランジスタＭＡを介して高電位に充電される。また、同時にスイッチＲＳがオンして、インバータ回路１２の入力ノードＣＰＩと出力ノードＣＰＯが短絡して、入力ノードＣＰＩがインバータ回路１２の入力判定電圧（オートゼロレベル）に自動的にリセットされる。同時にスイッチＳＳがオンするが、他のスイッチＳ３、ＴＸはオフ状態である。
【０００６】
タイミングｔ２で、スイッチＲＸをオフにすることで、ノードＶＩＮには、リセット電圧が現れる。タイミングｔ３で、スイッチＲＳをオフにすることで、キャパシタＣＳには、リセット電圧がサンプリングされる。
【０００７】
引き続き、タイミングｔ４で、スイッチＴｘをオンにすると、画素部１６の光電変換素子（フォトダイオード）ＰＤで光電変換がなされて蓄積された電荷がノードＦＤに転送され、ノードＶＩＮは、光電変換された電荷量に応じた電圧レベル（光電変換レベル）に遷移する。ノードＶＩＮの電圧レベルが安定するタイミングｔ５で、スイッチＴｘをオフにし、スイッチＳ３をオンにすると、キャパシタＣＲには、その時点でのノードＶＩＮの電圧レベル（光電変換レベル）とランプ電圧ＶＲＡＭＰの初期電圧との差電圧が保持される。
【０００８】
引き続き、タイミングｔ６で、スイッチＳＳをオフにすることで、入力ノードＣＰＩには、ノードＶＩＮのリセット電圧（タイミングｔ３）と光電変換レベル（タイミングｔ６）の差分値ＶＳＩＧが、被変換アナログ電圧として保持される。
【０００９】
タイミングｔ７で、ランプ電圧ＶＲＡＭＰの電圧値を徐々に増加し始めると、入力ノードＣＰＩの電圧も、ランプ電圧ＶＲＡＭＰの電圧増加分に比例して増加する。また、タイミングｔ７で、カウンタ１５のカウントアップも同時に開始させる。
【００１０】
タイミングｔ８で、入力ノードＣＰＩの電圧レベルが、インバータ回路１２の入力判定電圧を超えると、インバータ回路１２は出力ノードＣＰＯの出力レベルを反転させる。ラッチ回路１３は、出力ノードＣＰＯの出力変化に応答してカウンタ出力の値を保持する。
【００１１】
ここで、差分値ＶＳＩＧは、光電変換素子ＰＤへの入射光量に応じた電圧であり、ラッチされたカウンタ出力の値は、差分値ＶＳＩＧのＡ／Ｄ変換値（ディジタル値）である。以上の要領で、ラッチ回路１３で保持されたＡ／Ｄ変換値を出力することで、コラム型Ａ／Ｄ変換器１１は、被変換アナログ電圧ＶＳＩＧのＡ／Ｄ変換動作を完了する。
【００１２】
【特許文献１】特開２０００−２８６７０６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図３に、コラム型Ａ／Ｄ変換器１１において、被変換アナログ電圧ＶＳＩＧとランプ電圧ＶＲＡＭＰの電圧増加値との間の電圧比較を行うインバータ回路１２の入出力特性を示す。インバータ回路１２では、上記電圧比較は、被変換アナログ電圧ＶＳＩＧとランプ電圧ＶＲＡＭＰの電圧増加値の差電圧を入力電圧として、入力判定電圧のオートゼロレベルと比較することで実行される。
【００１４】
オートゼロレベルは、インバータ回路１２の入出力間を短絡した状態で得られる電圧レベルであり、インバータの入出力特性曲線Ａと、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが同電圧（Ｖｉｎ＝Ｖｏｕｔ）となる直線Ｂの交差する点における電圧となる。
【００１５】
インバータ回路１２を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの各閾値電圧をＶｔｈｐ、Ｖｔｈｎ、トランスコンダクタンスをβｐ、βｎとすると、インバータ回路１２の両ＭＯＳＦＥＴを貫通して流れる電流量が等しいことから、以下の数１が成り立つ。尚、数１中、ＶＤＤはＰチャンネル型ＭＯＳＦＥＴのソース端子に供給される電源電圧で、Ｖｘはオートゼロレベルであり、数２の関係が成り立つ。
【００１６】
［数１］
βｎ／２×（Ｖｘ−Ｖｔｈｎ）２＝βｐ／２×（ＶＤＤ−Ｖｘ−Ｖｔｈｐ）２
【００１７】
［数２］
Ｖｘ＝Ｖｉｎ＝Ｖｏｕｔ
【００１８】
数１の方程式をＶｘについて解くと、オートゼロレベルＶｘが、以下の数３に示すように得られる。
【００１９】
［数３］
Ｖｘ＝｛（βｎ／βｐ）１／２×Ｖｔｈｎ＋ＶＤＤ−Ｖｔｈｐ｝
／（１＋（βｎ／βｐ）１／２）
【００２０】
数３より、オートゼロレベルＶｘの電圧変動は、電源電圧ＶＤＤの電圧変動に比例することが分かる。
【００２１】
図４に、電源電圧ＶＤＤが変動した場合のインバータ回路の入出力特性を示す。図４に模式的に示すように、電源電圧ＶＤＤが電圧Δだけ変動すると、オートゼロレベルＶｘが、Ｖｘ1からＶｘ２に変動することが分かる。
【００２２】
電源電圧変動による、ラッチ出力（ラッチ回路１３で保持出力されるカウンタ出力値）への影響を、図５に示すタイミング図を参照して説明する。
【００２３】
電源電圧ＶＤＤがＡ／Ｄ変換処理中に電圧Δだけ変動すると、オートゼロレベルが、Ｖｘ1からＶｘ２のように変動するため、インバータ回路の出力ノードＣＰＯの立下りタイミングは、ｔ８からｔ９のように変動する。即ち、カウンタ出力をラッチするタイミングが遅れることによってラッチ出力値が変わってしまう。斯かる電源電圧変動による影響は、直接Ａ／Ｄ変換出力の変動となってしまう。従って、固体撮像素子から得られるディジタル画像は、電源電圧変動に応じたノイズが重畳した画像となる。
【００２４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、電源電圧変動のＡ／Ｄ変換動作に与える影響を抑制したＡ／Ｄ変換器を提供する点にある。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係るＡ／Ｄ変換器は、１または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた前記１または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と比較して、前記１または複数の被変換アナログ電圧の夫々を前記参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ変換器であって、前記１または複数の被変換アナログ電圧の夫々と前記参照電圧との電圧比較に使用する演算器を前記被変換アナログ電圧毎に備え、前記演算器の夫々に電源電圧を個別に供給する第１電源供給線を前記演算器に設け、前記第１電源供給線の夫々が、前記演算器以外の回路に電源電圧を供給する第２電源供給線の電圧変動の影響を受けない別系統の電源供給線として構成されていることを第１の特徴とする。
【００２６】
上記第１の特徴のＡ／Ｄ変換器によれば、演算器に電源電圧供給する第１電源供給線が演算器以外の回路に電源電圧を供給する第２電源供給線の電圧変動の影響を受けない別系統の電源供給線として構成されているので、第１電源供給線の電源電圧レベルが、第２電源供給線の電圧変動の影響を受けずに安定化する。従って、演算器の電圧比較によるＡ／Ｄ変換が第２電源供給線の電圧変動の影響を受けず、安定した低ノイズのＡ／Ｄ変換動作が可能なＡ／Ｄ変換器を提供できる。
【００２７】
本発明に係るＡ／Ｄ変換器は、上記第１の特徴に加えて、更に、前記第１電源供給線と前記第２電源供給線にソース端子とドレイン端子が夫々接続したＮチャンネル型ＭＯＳＦＥＴと、前記第２電源供給線の電圧変動の影響を受けない安定化した電圧を前記Ｎチャンネル型ＭＯＳＦＥＴのゲート端子に出力する第１安定化電圧源を備えることを第２の特徴とする。
【００２８】
上記第２の特徴のＡ／Ｄ変換器によれば、第２電源供給線からＮチャンネル型ＭＯＳＦＥＴを介して安定化した電圧を第１電源供給線に供給できるため、第１電源供給線に安定化した電源電圧を別個に供給する必要がなく、回路構成の簡素化が図れる。
【００２９】
本発明に係るＡ／Ｄ変換器は、上記第１または第２の特徴に加えて、更に、前記演算器に接地電圧を供給する第１接地電圧線が、前記演算器以外の回路に接地電圧を供給する第２接地電圧線の電圧変動の影響を受けない別系統の接地電圧線として構成されていることを第３の特徴とする。
【００３０】
上記第３の特徴のＡ／Ｄ変換器によれば、演算器に接地電圧を供給する第１接地電圧線が演算器以外の回路に接地電圧を供給する第２接地電圧線の電圧変動の影響を受けない別系統の接地電圧線として構成されているので、第１接地電圧線の接地電圧レベルが、第２接地電圧線の電圧変動の影響を受けずに安定化する。従って、演算器の電圧比較によるＡ／Ｄ変換が第２接地電圧線の電圧変動の影響を受けず、更に安定した低ノイズのＡ／Ｄ変換動作が可能なＡ／Ｄ変換器を提供できる。
【００３１】
本発明に係るＡ／Ｄ変換器は、上記第３の特徴に加えて、更に、前記第１接地電圧と前記第２接地電圧にソース端子とドレイン端子が夫々接続したＰチャンネル型ＭＯＳＦＥＴと、前記第２接地電圧線の電圧変動の影響を受けない安定化した電圧を前記Ｐチャンネル型ＭＯＳＦＥＴのゲート端子に出力する第２安定化電圧源を備えることを第４の特徴とする。
【００３２】
上記第４の特徴のＡ／Ｄ変換器によれば、第２接地電圧線からＰチャンネル型ＭＯＳＦＥＴを介して安定化した電圧を第１接地電圧線に供給できるため、第１接地電圧線に安定化した接地電圧を別個に供給する必要がなく、回路構成の簡素化が図れる。
【００３３】
本発明に係るＡ／Ｄ変換器は、上記第２の特徴に加えて、更に、複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、前記複数の演算器の前記第１電源供給線に夫々個別に接続する複数の前記Ｎチャンネル型ＭＯＳＦＥＴのゲート端子を相互に接続し、前記第１安定化電圧源の出力電圧が、前記複数のＮチャンネル型ＭＯＳＦＥＴの各ゲート端子に共通に出力されることを第５の特徴とする。
【００３４】
上記第５の特徴のＡ／Ｄ変換器によれば、複数の被変換アナログ電圧を並列にＡ／Ｄ変換する場合において、第２電源供給線の電圧変動の演算器の電圧比較によるＡ／Ｄ変換に与える影響を簡単な回路構成により効率的に抑制でき、安定した低ノイズのＡ／Ｄ変換動作が可能なＡ／Ｄ変換器を提供できる。
【００３５】
本発明に係るＡ／Ｄ変換器は、上記第４の特徴に加えて、更に、複数の前記被変換アナログ電圧を前記ディジタル値に各別に変換可能に、前記演算器を複数備えてなり、前記複数の演算器の前記第１接地電圧線に夫々個別に接続する複数の前記Ｐチャンネル型ＭＯＳＦＥＴのゲート端子を相互に接続し、前記第２安定化電圧源の出力電圧が、前記複数のＰチャンネル型ＭＯＳＦＥＴの各ゲート端子に共通に出力されることを第６の特徴とする。
【００３６】
上記第６の特徴のＡ／Ｄ変換器によれば、複数の被変換アナログ電圧を並列にＡ／Ｄ変換する場合において、第２接地電圧線の電圧変動の演算器の電圧比較によるＡ／Ｄ変換に与える影響を簡単な回路構成により効率的に抑制でき、安定した低ノイズのＡ／Ｄ変換動作が可能なＡ／Ｄ変換器を提供できる。
【００３７】
本発明に係るＡ／Ｄ変換器は、上記第１乃至第６の何れかの特徴に加えて、更に、前記ランプ電圧を発生するランプ電圧発生部と、前記参照電圧に応じたディジタル値を計数して出力するカウンタと、前記被変換アナログ電圧をサンプリングホールドし、前記演算器を用いて前記参照電圧と前記被変換アナログ電圧を比較し、前記参照電圧が前記被変換アナログ電圧に等しくなった時点で出力変化する電圧比較回路と、前記カウンタから出力される前記ディジタル値を前記電圧比較回路の出力変化時にラッチして出力するラッチ回路と、を備えていることを第７の特徴とする。
【００３８】
本発明に係るＡ／Ｄ変換器は、上記第１乃至第７の何れかの特徴に加えて、前記演算器がインバータ回路を用いて構成され、前記インバータ回路の入力判定電圧に前記被変換アナログ電圧と前記参照電圧の差電圧を加えた合成電圧を前記インバータ回路の入力電圧として発生させる電圧合成回路を備えていることを第８の特徴とする。
【００３９】
本発明に係るＡ／Ｄ変換器は、上記第１乃至第７の何れかの特徴に加えて、前記演算器が、前記被変換アナログ電圧と前記ランプ電圧を夫々入力電圧とする差動入力型の演算増幅器で構成されていることを第９の特徴とする。
【００４０】
上記第７乃至第９の特徴のＡ／Ｄ変換器によれば、上記第１乃至第６の何れかの特徴の作用効果を奏するＡ／Ｄ変換器を簡単な回路構成で具体的に実現することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明に係るＡ／Ｄ変換器（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。尚、本発明装置を説明するための各図では、説明の理解を簡単にするために、図１に示す従来のＡ／Ｄ変換器と同じ回路要素、ノード、信号には、同じ符号を付して説明する。
【００４２】
〈第１実施形態〉
図６に、本発明装置の第１実施形態における回路構成を示す。第１実施形態に係る本発明装置１は、インバータ回路１２、インバータ回路１２の入力ノードＣＰＩ及び出力ノードＣＰＯを短絡するスイッチＲＳ、本発明装置１の入力ノードＶＩＮから入力される被変換アナログ電圧をサンプリングするためのスイッチＳＳとキャパシタＣＳ、電圧値が一定期間単調変化するランプ電圧ＶＲＡＭＰの電圧変化に比例する参照電圧を入力ノードＣＰＩに伝送するためのスイッチＳ３とキャパシタＣＲ、被変換アナログ電圧に応じたカウンタ出力をラッチするためのラッチ回路１３、ランプ電圧ＶＲＡＭＰを発生するランプ電圧源１４、及び、ランプ電圧ＶＲＡＭＰの電圧変化値に比例する参照電圧に応じたディジタル値（ｎビットの２値信号）を計数して出力するカウンタ１５、を備えて構成される。尚、入力ノードＶＩＮには、図１の従来のコラム型Ａ／Ｄ変換器のブロック図で例示した固体撮像素子の画素部１６から出力される光電変換素子ＰＤへの入射光量に応じた電圧ＶＳＩＧ等のアナログ電圧が入力されるが、被変換アナログ電圧は、光電変換素子ＰＤの光電変換出力に限定されるものではない。
【００４３】
上記の本発明装置１を構成する回路要素は、図１に示す従来のＡ／Ｄ変換器を構成する回路要素と同じである。図６に示すように、本発明装置１では、上記回路要素に加えて、
更に、インバータ回路１２に専用の電源電圧ＶＩＮＶを供給する第１電源供給線ＶＳＮと、インバータ回路１２を除くシステム全体にシステム電源電圧ＶＤＤを供給するシステム電源供給線ＶＤＤ（第２電源供給線に相当）が独立して設けられ、システム電源電圧ＶＤＤの電圧変動の影響が第１電源供給線ＶＳＮに現れないように構成されている。本発明装置１では、外部からシステム電源電圧ＶＤＤとは独立した別個の電源電圧を第１電源供給線ＶＳＮに供給するのを回避するために、ソース端子とドレイン端子が夫々第１電源供給線ＶＳＮとシステム電源供給線ＶＤＤに接続するＮチャンネル型ＭＯＳＦＥＴ（トランジスタＭＳＮ）と、トランジスタＭＳＮのゲート端子に、システム電源電圧ＶＤＤの電圧変動の影響を受けない安定化した電圧ＶＢＮを供給する第１安定化電圧源１７を設けている。トランジスタＭＳＮはソースフォロワ動作を行うので、第１電源供給線ＶＳＮに供給される電圧ＶＩＮＶは、以下の数４で与えられる。数４において、Ｖｔｈｓｎ、βｓｎは、トランジスタＭＳＮの閾値電圧と、数５で与えられる導電係数βであり、ＩＢはオートゼロ時（入力ノードＣＰＩと出力ノードＣＰＯの短絡時）にインバータ回路１２を貫通して流れる貫通電流である。但し、数５において、Ｗ、Ｌはトランジスタのチャンネル幅とチャンネル長、εＯＸとｔＯＸはゲート絶縁膜の誘電率と膜厚、μはチャンネル中のキャリア移動度である。
【００４４】
［数４］
ＶＩＮＶ＝ＶＢＮ−Ｖｔｈｓｎ−（２×ＩＢ／βｓｎ）１／２
【００４５】
［数５］
β＝Ｗ×εＯＸ×μ／（２×Ｌ×ｔＯＸ）
【００４６】
数４より明らかなように、システム電源電圧ＶＤＤの電圧変動の影響を受けない電源電圧ＶＩＮＶが、インバータ回路１２に供給される。この結果、システム電源電圧ＶＤＤの電圧変動によるＡ／Ｄ変換結果への影響は非常に小さくなる。
【００４７】
図６に示す回路構成において、インバータ回路１２、スイッチＲＳ、スイッチＳＳとキャパシタＣＳ、スイッチＳ３とキャパシタＣＲ、及び、トランジスタＭＳＮによって、被変換アナログ電圧をサンプリングホールドし、ランプ電圧ＶＲＡＭＰの電圧変化値と比例する参照電圧と被変換アナログ電圧を比較し、参照電圧と被変換アナログ電圧が等しくなった時点で出力変化する電圧比較回路が構成される。第１実施形態では、インバータ回路１２は、参照電圧と被変換アナログ電圧との電圧比較に使用する演算器として機能する。また、電圧比較回路を構成する各スイッチＲＳ、ＳＳ、Ｓ３と各キャパシタＣＳ、ＣＲは、インバータ回路１２の入力判定電圧Ｖｘ（数３参照）に被変換アナログ電圧と参照電圧の差電圧を加えた合成電圧をインバータ回路１２の入力電圧として入力ノードＣＰＩに発生させる電圧合成回路として機能する。
【００４８】
本発明装置１のＡ／Ｄ変換動作は、図１に示す従来のＡ／Ｄ変換器と同じであるが、本発明装置１の電圧比較回路の動作を確認するために、再度、図２の動作タイミング図を参照して説明する。
【００４９】
タイミングｔ１〜ｔ３の期間内に、ノードＶＩＮには、リセット電圧が現れるとともに、スイッチＲＳがオンして、インバータ回路１２の入力ノードＣＰＩと出力ノードＣＰＯが短絡して、入力ノードＣＰＩがインバータ回路１２の入力判定電圧（オートゼロレベル）に自動的にリセットされる。スイッチＳＳは、同期間内にオンする。
【００５０】
タイミングｔ３で、スイッチＲＳをオフにすることで、キャパシタＣＳに、ノードＶＩＮのリセット電圧がサンプリングされる。
【００５１】
引き続き、タイミングｔ４で、被変換アナログ電圧ＶＳＩＧがリセット電圧からの差電圧として出現するように、ノードＶＩＮの電圧が遷移を開始する。ノードＶＩＮの電圧レベルが安定するタイミングｔ５で、スイッチＳ３をオンにすると、キャパシタＣＲには、その時点でのノードＶＩＮの電圧レベルとランプ電圧ＶＲＡＭＰの初期電圧との差電圧が保持される。
【００５２】
引き続き、タイミングｔ６で、スイッチＳＳをオフにすることで、入力ノードＣＰＩには、ノードＶＩＮのリセット電圧（タイミングｔ３）とタイミングｔ６時点での電圧の差電圧ＶＳＩＧが、被変換アナログ電圧として保持される。
【００５３】
タイミングｔ７で、ランプ電圧ＶＲＡＭＰの電圧値を徐々に増加し始めると、入力ノードＣＰＩの電圧も、ランプ電圧ＶＲＡＭＰの電圧増加分に比例して増加する（入力ノードＣＰＩの電圧増加分が参照電圧に相当する）。また、タイミングｔ７で、カウンタ１５のカウントアップも同時に開始させる。従って、入力ノードＣＰＩには、インバータ回路１２の入力判定電圧Ｖｘ（数３参照）に被変換アナログ電圧ＶＳＩＧとランプ電圧ＶＲＡＭＰの電圧変化値に比例する参照電圧の差電圧を加えた合成電圧が出現する。
【００５４】
タイミングｔ８で、入力ノードＣＰＩの電圧レベルが、インバータ回路１２の入力判定電圧を超えると、つまり、被変換アナログ電圧ＶＳＩＧと上記参照電圧が等しくなると、インバータ回路１２は出力ノードＣＰＯの出力レベルを反転させる。ラッチ回路１３は、出力ノードＣＰＯの出力変化に応答して、その時点での参照電圧に対応するカウンタ出力の値を保持する。ラッチ回路１３が、タイミングｔ８で保持したＡ／Ｄ変換値を出力することで、本発明装置１は、被変換アナログ電圧ＶＳＩＧのＡ／Ｄ変換動作を完了する。
【００５５】
〈第２実施形態〉
図６に示す第１実施形態における本発明装置１の回路構成では、被変換アナログ電圧の入力ノードＶＩＮが１つの場合について説明したが、第２実施形態では、複数（ｍ個）の被変換アナログ電圧を並列に同時にＡ／Ｄ変換可能な本発明装置について説明する。
【００５６】
図７は、本発明装置の第２実施形態における回路構成を示す。第２実施形態に係る本発明装置２は、被変換アナログ電圧毎のＡ／Ｄ変換動作を行うＡ／Ｄ変換ユニット１８の複数（ｍ個）と、ランプ電圧源１４、カウンタ１５、及び、安定化電圧源１７を備えて構成される。
【００５７】
Ａ／Ｄ変換ユニット１８の夫々、インバータ回路１２、トランジスタＭＳＮ、スイッチＲＳ、スイッチＳＳとキャパシタＣＳ、及び、スイッチＳ３とキャパシタＣＲからなる電圧比較回路と、ラッチ回路１３とで構成される。ランプ電圧源１４、カウンタ１５、及び、安定化電圧源１７は、複数（ｍ個）のＡ／Ｄ変換ユニット１８に対して共通に使用される。
【００５８】
ランプ電圧源１４から出力されるランプ電圧ＶＲＡＭＰは、各Ａ／Ｄ変換ユニット１８のスイッチＳ３の夫々の一方端に供給される。また、カウンタ１５のカウンタ出力は、各Ａ／Ｄ変換ユニット１８のラッチ回路１３の各トリガ信号入力に供給される。更に、安定化電圧源１７から出力される電圧ＶＢＮは、各Ａ／Ｄ変換ユニット１８のトランジスタＭＳＮｉ（ｉ＝１〜ｍ）のゲート端子に供給される。個々のＡ／Ｄ変換ユニット１８、ランプ電圧源１４、及び、カウンタ１５は、第１実施形態と同じであるので、重複する説明は割愛する。
【００５９】
第１実施形態では、安定化電圧源１７はシステム電源電圧ＶＤＤの電圧変動の影響を受けない安定化した電圧ＶＢＮを供給する回路であれば、特定の回路に限定されないため、具体的な回路構成についての説明を省略したが、第２実施形態では、安定化電圧源１７の一回路構成例について説明する。
【００６０】
シリコン集積回路では、電源電圧、動作温度、トランジスタの閾値電圧の変動に依存しない安定化電圧を生成するために、所謂バンドギャップ電圧を取り出して利用することが可能である。
【００６１】
第２実施形態の安定化電圧源１７は、バンドギャップリファレンス回路２１、演算増幅器２２、Ｐチャンネル型ＭＯＳＦＥＴ（トランジスタＭＢ）、キャパシタＣＣ、抵抗素子Ｒ１、Ｒ２を備えて構成される。バンドギャップリファレンス回路２１で生成された電圧ＶＢＧＲは、トランジスタＭＢのソース端子に供給されるシステム電源電圧ＶＤＤの電圧変動の影響を受けない。この電圧ＶＢＧＲを、演算増幅器２２、トランジスタＭＢ、キャパシタＣＣ、抵抗素子Ｒ１、Ｒ２（抵抗値はＲ１、Ｒ２）を用いて電圧変換することで、以下の数６に示すように、任意の電圧値の電圧ＶＢＮを得ることができる。
【００６２】
［数６］
ＶＢＮ＝ＶＢＧＲ×（Ｒ１＋Ｒ２）／Ｒ１
【００６３】
数６より、システム電源電圧ＶＤＤの電圧変動の影響を受けない任意の電圧ＶＢＮを生成可能なことが分かる。
【００６４】
安定化電圧源１７の出力端子ＶＢＮを、各コラムＣ１〜Ｃｍに用意したＡ／Ｄ変換ユニット１８のトランジスタＭＳＮｉ（ｉ＝１〜ｍ）のゲート端子に結線することで、電圧ＶＢＮを各ゲート端子に供給する。
【００６５】
第１実施形態で説明したように、トランジスタＭＳＮ１〜ＭＳＮｍは、夫々がソースフォロワ動作を行うため、各Ａ／Ｄ変換ユニット１８のインバータ回路１２には、数４で示される電圧ＶＩＮＶはが供給される。従って、各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８は、Ａ／Ｄ変換動作の際にシステム電源電圧ＶＤＤの電圧変動の影響を受けずにＡ／Ｄ変換動作を行うことが可能となる。
【００６６】
〈第３実施形態〉
図７に示した第２実施形態の安定化電圧源１７は、回路構成上、後段の増幅回路が２ステージアンプとなっている。通常、２以上のステージ数を有する増幅回路は、負荷容量が増すと不安定になり易い。安定な動作のためには、位相補償キャパシタＣＣの適切な選択が必要となる。
【００６７】
図８は、より安定的な回路動作のために、安定化電圧ＶＢＮ１を発生する安定化電圧生成回路２４と１ステージ構成の増幅回路２５で構成された第３実施形態の安定化電圧源２３である。増幅回路２５は、演算増幅器２６、Ｎチャンネル型ＭＯＳＦＥＴ（トランジスタＭＣ）、入出力端子間を短絡したインバータ回路２７を備えて構成される。インバータ回路２７は、個々のＡ／Ｄ変換ユニット１８中のインバータ回路１２の複製で、同じ電気的特性を備える。トランジスタＭＣは、個々のＡ／Ｄ変換ユニット１８中のトランジスタＭＳＮの複製で、同じゲート長、同じゲート幅、及び、同じトランジスタ特性を備える。
【００６８】
図８に示す回路構成により、ノード２８に安定化電圧ＶＢＮ１が得られる。入出力端子間を短絡したインバータ２７に、電源電圧として安定化電圧ＶＢＮ１を供給することによって、オートゼロ時の参照電流ＩＢが決定する。参照電流ＩＢは、トランジスタＭＣを流れるため、個々のＡ／Ｄ変換ユニット１８中のトランジスタＭＳＮに対しても、同じ参照電流ＩＢが流れる。従って、ノード２８と各Ａ／Ｄ変換ユニット１８中の第１電源供給線ＶＳＮは同じ電圧となり、第１電源供給線ＶＳＮは安定化電圧ＶＢＮ１となる。この結果、Ａ／Ｄ変換ユニット１８は、Ａ／Ｄ変換動作の際にシステム電源電圧ＶＤＤの電圧変動の影響を受けずにＡ／Ｄ変換動作を行うことが可能となる。
【００６９】
〈第４実施形態〉
上記第１乃至第３実施形態の本発明装置は、参照電圧と被変換アナログ電圧との電圧比較に使用する演算器としてインバータ回路１２を用いる回路構成であったが、第４実施形態の本発明装置は、当該演算器として差動増幅器を用いる。
【００７０】
図９に示すように、第４実施形態に係る本発明装置４は、演算増幅器で構成される差動増幅器２９、差動増幅器２９の反転入力ノードＣＰＩ及び出力ノードＣＰＯを短絡するスイッチＲＳ、本発明装置４の入力ノードＶＩＮから入力される被変換アナログ電圧をサンプリングするためのスイッチＳＳとキャパシタＣＳ、被変換アナログ電圧に応じたカウンタ出力をラッチするためのラッチ回路１３、ランプ電圧ＶＲＡＭＰを発生するランプ電圧源１４、及び、ランプ電圧ＶＲＡＭＰの電圧変化値である参照電圧に応じたディジタル値（ｎビットの２値信号）を計数して出力するカウンタ１５、を備えて構成される。第４実施形態では、参照電圧は差動増幅器２９の非反転入力ノードに直接供給できるため、第１乃至第３実施形態で参照電圧を入力ノードＣＰＩに伝送するために必要であったスイッチＳ３とキャパシタＣＲを省略することができる。本回路構成によれば、回路面積の削減が可能となる。
【００７１】
また、差動増幅器２９はインバータ回路１２に比べると電源電圧変動除去比（ＰＳＲＲ）が大きいため、インバータ回路１２の代わりに差動増幅器２９を電圧比較用の演算器に用いれば、システム電源電圧ＶＤＤの電圧変動のＡ／Ｄ変換結果への影響は小さい。
【００７２】
しかし、差動増幅器２９のＰＳＲＲを大きくするためには、大面積・大電力・複雑なアンプ構成を必要とするトレードオフがある。単純な回路構成で、回路面積が小さく、省電力、且つ、ＰＳＲＲを大きな差動増幅器を実現するために、図９に示すように、差動増幅器２９に専用の電源電圧ＶＡＭＰを供給する第１電源供給線ＶＳＮと、システム電源供給線ＶＤＤが独立して設けられ、システム電源電圧ＶＤＤの電圧変動の影響が第１電源供給線ＶＳＮに現れないように構成されている。本発明装置４では、第１実施形態と同様に、ソース端子とドレイン端子が夫々第１電源供給線ＶＳＮとシステム電源供給線ＶＤＤに接続するＮチャンネル型ＭＯＳＦＥＴ（トランジスタＭＳＮ）と、トランジスタＭＳＮのゲート端子に、システム電源電圧ＶＤＤの電圧変動の影響を受けない安定化した電圧ＶＢＮを供給する第１安定化電圧源１７を設けている。トランジスタＭＳＮはソースフォロワ動作を行うので、第１電源供給線ＶＳＮには、下記の数７で与えられる電圧ＶＡＭＰが得られる。数７において、Ｖｔｈｓｎ、βｓｎは、トランジスタＭＳＮの閾値電圧と、数５で与えられる導電係数βであり、ＩＢはオートゼロ時（入力ノードＣＰＩと出力ノードＣＰＯの短絡時）に差動増幅器２９を貫通して流れる貫通電流である。
【００７３】
［数７］
ＶＡＭＰ＝ＶＢＮ−Ｖｔｈｓｎ−（２×ＩＢ／βｓｎ）１／２
【００７４】
数７より明らかなように、システム電源電圧ＶＤＤの電圧変動の影響を受けない電源電圧ＶＡＭＰが、差動増幅器２９に供給される。この結果、システム電源電圧ＶＤＤの電圧変動によるＡ／Ｄ変換結果への影響は非常に小さくなる。従って、本発明装置４では、回路面積及び動作電力の削減を図りながら、電源電圧変動の影響を受けずにＡ／Ｄ変換を行うことが可能になる。
【００７５】
〈第５実施形態〉
上記第１乃至第４実施形態では、システム電源電圧ＶＤＤの電圧変動が及ぼすＡ／Ｄ変換結果への影響を抑制した本発明装置について説明した。しかし、接地電圧の電圧変動がＡ／Ｄ変換結果の変動を引き起こすことがある。第５実施形態では、システム接地電圧の電圧変動が及ぼすＡ／Ｄ変換結果への影響も抑制した本発明装置について説明する。
【００７６】
先ず、図１０のモデル図を参照して、接地電圧供給線の配線抵抗Ｒｐによる接地電圧の電圧上昇メカニズムを説明する。
【００７７】
シリコン集積回路では、インピーダンスがゼロの接地電圧を得ることは難しい。コラム型Ａ／Ｄ変換器をｍ個並列に動作させる場合、コラムＣ１、コラムＣ２、・・・コラムＣｍの各インバータ回路１２に供給される接地電圧は異なるケースが多い。
【００７８】
図１０は、コラムＣ１、コラムＣ２、・・・コラムＣｍに対する接地電圧供給線を継続接続させた場合を示している。コラムＣ１〜Ｃｍの夫々から流れ出た動作電流が接地電圧供給線の配線抵抗Ｒｐを流れるため、接地電圧の電圧上昇が生じる。
【００７９】
その結果、システム共通のシステム接地電圧をＶＳＳとするとき、各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８（図７参照）に供給される接地電圧は、夫々、ＶＳＳ＋Δ１、ＶＳＳ＋Δ２、・・・ＶＳＳ＋Δｎとなる。ここで、Δ１〜Δｎは配線抵抗Ｒｐを流れる電流による電圧降下量である。
【００８０】
図１１に、接地電圧ＶＳＳが変動した場合のインバータ回路の入出力特性を示す。図１１に模式的に示すように、接地電圧ＶＳＳが電圧Δだけ変動すると、オートゼロレベルＶｘが、Ｖｘ1からＶｘ３に変動することが分かる。
【００８１】
各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８に供給される接地電圧は、配線抵抗Ｒｐとそこに流れる電流量によって夫々異なる。各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８が任意のタイミングで動作するとき、動作電流の変動が各Ａ／Ｄ変換ユニット１８の接地電圧の変動を招く。接地電圧の変動は、オートゼロレベルＶｘの変動を招くため、Ａ／Ｄ変換結果の変動を引き起こすこととなる。
【００８２】
図１２に、接地電圧の電圧変動が及ぼすＡ／Ｄ変換結果への影響も抑制した本発明装置５の要部回路構成を示す。各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８のインバータ回路１２に専用の接地電圧ＶＳｉ（ｉ＝１〜ｍ）を供給する第１接地電圧線ＶＳＰｉ（ｉ＝１〜ｍ）と、インバータ回路１２を除くシステム全体にシステム接地電圧ＶＳＳを供給するシステム接地電圧線ＶＳＳ（第２接地電圧線に相当）が独立して設けられ、システム接地電圧ＶＳＳの電圧変動の影響が第１接地電圧線ＶＳＰｉ（ｉ＝１〜ｍ）に現れないように構成されている。尚、各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８の回路構成、及び、図示していないその周辺のランプ電圧源１４とカウンタ１５（何れも図７参照）は、第１乃至第３実施形態と同じであるので、重複する説明は割愛する。
【００８３】
本発明装置５では、外部からシステム接地電圧ＶＳＳとは独立した別個の接地電圧を第１接地電圧線ＶＳＰｉ（ｉ＝１〜ｍ）に供給する煩雑さを回避するために、ソース端子とドレイン端子が夫々第１接地電圧線ＶＳＰｉ（ｉ＝１〜ｍ）とシステム接地電圧線ＶＳＳに接続するＰチャンネル型ＭＯＳＦＥＴ（トランジスタＭＳＰｉ、ｉ＝１〜ｍ）を設け、各トランジスタＭＳＰｉのゲート端子に、外部に近い最端部で分岐したシステム接地電圧線ＶＳＳを接続している。各トランジスタＭＳＰｉは、相互に同じゲート長、ゲート幅、トランジスタ特性の等価なトランジスタで構成されている。
【００８４】
図１２に示すように、各トランジスタＭＳＰｉのソース端子は、第１接地電圧線ＶＳＰｉ（ｉ＝１〜ｍ）に接続しており、ソースフォロワ電圧ＶＳｉ（ｉ＝１〜ｍ）が得られる。具体的には、第１接地電圧線ＶＳＰｉに供給される接地電圧ＶＳｉ（ｉ＝１〜ｍ）は、以下の数８で与えられる。数８において、Ｖｔｈｓｐ、βｓｐは、トランジスタＭＳＰの閾値電圧と、数５で与えられる導電係数βであり、ＩＢｉ（ｉ＝１〜ｍ）はオートゼロ時（入力ノードＣＰＩと出力ノードＣＰＯの短絡時）に各インバータ回路１２を貫通して流れる貫通電流である。
【００８５】
［数８］
ＶＳｉ＝ＶＳＳ＋Ｖｔｈｓｐ＋（２×ＩＢｉ／βｓｐ）１／２
【００８６】
数８より明らかなように、各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８の接地電圧ＶＳｉ（ｉ＝１〜ｍ）は、夫々のインバータ回路１２の貫通電流ＩＢｉ（ｉ＝１〜ｍ）にのみ依存して決まり、任意のタイミングで変動するシステム接地電圧の変動ＶＳＳ＋Δ１〜ＶＳＳ＋Δｎからは分離されることになる。従って、図１２に示す回路構成によれば、システム接地電圧の変動によるＡ／Ｄ変換結果への影響を抑制することができる。
【００８７】
〈第６実施形態〉
第６実施形態に係る本発明装置６は、第５実施形態に係る本発明装置５の変形例である。第５実施形態との相違点は、図１３に示すように、各コラムＣ１〜ＣｍのＡ／Ｄ変換ユニット１８の各トランジスタＭＳＰｉのゲート端子に、第２安定化電圧源３０の出力端子ＶＢＰが共通に結線されている点である。尚、第２安定化電圧源３０は、第２実施形態或いは第３実施形態における第１安定化電圧源１７と同様の回路構成（但し、電源電圧と接地電圧の関係、ＭＯＳＦＥＴの導電型を夫々反転させた対称な回路構成となる）が利用できる。
【００８８】
この結果、第２安定化電圧源３０から出力されるシステム接地電圧ＶＳＳの変動の影響を受けない安定化した電圧ＶＢＰを各ゲート端子に供給することができ、本発明装置６では、第５実施形態と同様に、システム接地電圧の変動によるＡ／Ｄ変換結果への影響が抑制される。
【００８９】
〈第７実施形態〉
第７実施形態に係る本発明装置７は、図１４に示すように、第１実施形態の本発明装置１と第６実施形態に係る本発明装置６の特徴を兼ね備え、システム電源電圧ＶＤＤの電圧変動が及ぼすＡ／Ｄ変換結果への影響と、システム接地電圧の電圧変動が及ぼすＡ／Ｄ変換結果への影響の両方を抑制可能な回路構成となっている。
【００９０】
具体的には、図１４に示すように、インバータ回路１２に専用の電源電圧ＶＩＮＶを供給する第１電源供給線ＶＳＮと、インバータ回路１２を除くシステム全体にシステム電源電圧ＶＤＤを供給するシステム電源供給線ＶＤＤ（第２電源供給線に相当）を独立して設け、ソース端子とドレイン端子が夫々第１電源供給線ＶＳＮとシステム電源供給線ＶＤＤに接続するＮチャンネル型ＭＯＳＦＥＴ（トランジスタＭＳＮ）と、トランジスタＭＳＮのゲート端子に、システム電源電圧ＶＤＤの電圧変動の影響を受けない安定化した電圧ＶＢＮを供給する第１安定化電圧源１７を設けている。更に、インバータ回路１２に専用の接地電圧ＶＳＰを供給する第１接地電圧線ＶＳＰと、インバータ回路１２を除くシステム全体にシステム接地電圧ＶＳＳを供給するシステム接地電圧線ＶＳＳ（第２接地電圧線に相当）を独立して設け、ソース端子とドレイン端子が夫々第１電源供給線ＶＳＰとシステム接地電圧線ＶＳＳに接続するＰチャンネル型ＭＯＳＦＥＴ（トランジスタＭＳＰ）と、トランジスタＭＳＰのゲート端子に、システム接地電圧ＶＳＳの変動の影響を受けない安定化した電圧ＶＢＰを供給する第２安定化電圧源３０を設けている。尚、図１４に示す各回路要素は、第１実施形態乃至第６実施形態で説明したものと同じであり、重複する説明は割愛する。
【００９１】
以上、図１４に示す回路構成により、インバータ回路１２のオートゼロレベルＶｘは、システム電源電圧ＶＤＤ及びシステム接地電圧ＶＳＳ夫々の変動から切り離され、安定したＡ／Ｄ変換結果を得ることができる。
【００９２】
〈別実施形態〉
以上、第１乃至第７実施形態により本発明装置を詳細に説明したが、本発明装置の回路構成は、上記各実施形態の回路構成に限定されるものではない。１または複数の被変換アナログ電圧をサンプリングホールドし、サンプリングホールドされた１または複数の被変換アナログ電圧を、電圧値が一定期間単調変化するランプ電圧の電圧変化値または前記電圧変化値と比例する電圧で与えられる参照電圧と、インバータ回路や差動増幅器等の演算器を用いて比較して、１または複数の被変換アナログ電圧の夫々を参照電圧に対応するディジタル値に各別に変換して出力するＡ／Ｄ変換器、つまり、電圧比較用に用いる演算器のオートゼロレベルが、電源電圧または接地電圧の変動により変化する回路構成のＡ／Ｄ変換器に対して、特許請求の範囲に記載の本発明装置の特徴構成が有効に機能する。
【産業上の利用可能性】
【００９３】
本発明は、Ａ／Ｄ変換器に利用可能であり、特に、コラム型Ａ／Ｄ変換器に有用である。
【図面の簡単な説明】
【００９４】
【図１】従来のコラム型Ａ／Ｄ変換器の一回路構成を示す回路ブロック図
【図２】図１に示すＡ／Ｄ変換器の回路動作を模式的に示すタイミング図
【図３】インバータ回路のトランジスタ回路図と入出力特性を示す図
【図４】インバータ回路の入出力特性と電源電圧変動の影響を示す図
【図５】図１に示すＡ／Ｄ変換器における電源電圧変動のラッチ出力への影響を示す図
【図６】本発明に係るＡ／Ｄ変換器の第１実施形態における回路構成例を示す回路ブロック図
【図７】本発明に係るＡ／Ｄ変換器の第２実施形態における回路構成例を示す回路ブロック図
【図８】本発明に係るＡ／Ｄ変換器の第３実施形態における回路構成例を示す回路ブロック図
【図９】本発明に係るＡ／Ｄ変換器の第４実施形態における回路構成例を示す回路ブロック図
【図１０】従来のコラム型Ａ／Ｄ変換器の接地電圧供給線の配線抵抗による電圧上昇をモデル化した図
【図１１】本発明に係るＡ／Ｄ変換器の第４実施形態における回路構成例を示す回路ブロック図
【図１２】インバータ回路の入出力特性と接地電圧変動の影響を示す図
【図１３】本発明に係るＡ／Ｄ変換器の第６実施形態における回路構成例を示す回路ブロック図
【図１４】本発明に係るＡ／Ｄ変換器の第７実施形態における回路構成例を示す回路ブロック図
【符号の説明】
【００９５】
１〜７：      本発明に係るＡ／Ｄ変換器
１１：        従来のコラム型Ａ／Ｄ変換器
１２：        インバータ回路
１３：        ラッチ回路
１４：        ランプ電圧源
１５：        カウンタ
１６：        固体撮像素子の画素部
１７、２３：  第１安定化電圧源
１８：        Ａ／Ｄ変換ユニット
２１：        バンドギャップリファレンス回路
２２：        演算増幅器
２４：        安定化電圧生成回路
２５：        増幅回路
２６：        演算増幅器
２７：        インバータ回路
２８：        ノード
２９：        差動増幅器
３０：        第２安定化電圧源
ＣＣ：        キャパシタ
ＣＰＩ：      インバータ回路の入力ノード
ＣＰＯ：      インバータ回路の出力ノード
ＣＳ,ＣＲ：  キャパシタ
Ｃ１〜Ｃｍ：  コラム
Ｉｘ：        電流源
ＭＡ：        Ｎチャンネル型ＭＯＳＦＥＴ
ＭＢ：        Ｐチャンネル型ＭＯＳＦＥＴ
ＭＣ：        Ｎチャンネル型ＭＯＳＦＥＴ
ＭＳＮ：      Ｎチャンネル型ＭＯＳＦＥＴ
ＭＳＰ：      Ｐチャンネル型ＭＯＳＦＥＴ
ＰＤ：        フォトダイオード
Ｒ１、Ｒ２：  抵抗素子
Ｒｐ：        接地電圧供給線の配線抵抗
ＲＳ：        リセットレベルのサンプリングスイッチ
ＲＸ：        リセットスイッチ
Ｓ３：        ランプ電圧転送用スイッチ
ＳＳ：        被変換アナログ電圧のサンプリングスイッチ
ＴＸ：        スイッチ
ＶＤＤ：      システム電源供給線（第２電源供給線）
ＶＩＮ：      被変換アナログ電圧の入力ノード
ＶＳＮ：      第１電源供給線
ＶＳＰ：      第１接地電圧線
ＶＳＳ：      システム接地電圧線（第２接地電圧線）
ＶＡＭＰ：      電源電圧
ＶＢＧＲ：      バンドギャップリファレンス回路の出力電圧
ＶＢＮ：        安定化電圧
ＶＢＮ１：      安定化電圧
ＶＢＰ：        安定化電圧
ＶＤＤ：        システム電源電圧
ＶＩＮＶ：      電源電圧
ＶＲＡＭＰ：    ランプ電圧
ＶＳＩＧ：      被変換アナログ電圧
ＶＳＰ, ＶＳｉ：  接地電圧
ＶＳＳ：        システム接地電圧
Ｖｘ：        オートゼロレベル（入力判定電圧）
【図１】
2008182536.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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