(57)【特許請求の範囲】
【請求項１】
複数の入力ポートのそれぞれに対応して１つずつ設けられ、入力ポート単位で取得した時分割多重データを蓄積する複数の入力側メモリと、
複数の出力ポートのそれぞれに対応して１つずつ設けられ、出力ポート単位で出力される時分割多重データを蓄積する複数の出力側メモリと、
前記複数の入力側メモリと前記複数の出力側メモリとの間に配置され、前記複数の入力側メモリのそれぞれから周期ごとに読み出された時分割多重データを入力とし、外部から受信した接続制御信号に応じて、周期ごとに読み出された前記時分割多重データが、前記複数の出力ポートのそれぞれから遅延差を生じさせずに出力されるように前記複数の出力側メモリのいずれかを選択するルーティングを実行し、前記時分割多重データを出力するスイッチマトリックスと
を備え、
前記複数の出力側メモリのそれぞれは、２面構成となっており、
前記スイッチマトリックスは、読み出された前記時分割多重データによっていずれかの出力側メモリを選択する
デジタルスイッチ。
【請求項２】
前記複数の出力側メモリのそれぞれは、ユニキャスト用の出力側メモリとブロードキャスト用の出力側メモリとの２面構成となっており、
前記スイッチマトリックスは、読み出された前記時分割多重データがユニキャスト用のデータである場合には、前記ユニキャスト用の出力側メモリを選択し、読み出された前記時分割多重データがブロードキャスト用のデータである場合には、前記ブロードキャスト用の出力側メモリを選択する
請求項１に記載のデジタルスイッチ。
【請求項３】
請求項１または２に記載のデジタルスイッチと、
前記複数の入力側メモリに蓄積された時分割多重データの中から適切なデータを周期ごとに読み出す第１アドレス制御、前記ルーティングを実行するために前記スイッチマトリックスに対して前記接続制御信号を出力する接続制御、および前記接続制御が行われることで前記複数の出力側メモリに蓄積された時分割多重データを出力番号の順に読み出し、前記複数の出力ポートを介して出力させる第２アドレス制御を実行する際に、前記複数の出力ポートのそれぞれで遅延差を生じさせずに時分割多重データを出力できる入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する制御部と
を備える無線通信装置。
【請求項４】
前記制御部は、前記複数の入力側メモリのそれぞれから周期ごとに個別に読み出された時分割多重データが、同一の周期で同一の出力側メモリに重複して出力されず、前記複数の出力側メモリのそれぞれに個別に出力されるように規定された前記入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する
請求項３に記載の無線通信装置。
【請求項５】
受信アンテナを介して取得した信号を複数のサブチャネルデータに分波し、前記デジタルスイッチの前記複数の入力ポートに対して時分割多重データとして出力する分波回路と、
前記複数の出力ポートから出力された時分割多重データを複数のサブチャネルデータとして受信し、合波を行った後に送信アンテナを介して出力させる合波回路と
をさらに備える請求項３または４に記載の無線通信装置。
【請求項６】
前記複数の入力側メモリに蓄積された時分割多重データのそれぞれは、前記出力側メモリと前記出力番号に関する情報を含んで構成されており、
前記制御部は、
前記複数の入力側メモリに蓄積された時分割多重データから、（入力側メモリ、出力側メモリ）を要素とするマトリックス情報を生成し、
前記マトリックス情報を参照し、入力側メモリの中に蓄積されているデータの中で、出力側メモリの宛先の数が最も少ない入力側メモリを、読み出し元メモリとして選択する手順１と、
前記手順１で前記読み出し元メモリが１つに決まらない場合には、前記手順１で選択された複数の入力側メモリの中で、出力側メモリの宛先が同一のデータ数が最も多い入力側メモリを、読み出し元メモリとして選択する手順２と、
前記手順２で前記読み出し元メモリが１つに決まらない場合には、前記手順２で選択された複数の入力側メモリの中から１つの読み出し元メモリを任意に選択する手順３と、
前記手順１〜前記手順３のいずれかによって前記読み出し元メモリとして選択された入力側メモリに蓄積されているデータの中で、宛先が最も多いデータ数を有する出力側メモリを読み出し対象メモリとして選択する手順４と、
前記複数の入力側メモリのそれぞれから１つの周期で個別に読み出された時分割多重データが、前記複数の出力側メモリのそれぞれに個別に出力されるように、前記手順１〜前記手順４を繰り返すことで、前記読み出し元メモリおよび前記読み出し対象メモリの１周期分の選択を行い、１周期分で選択された（呼び出し元メモリ、呼び出し対象先メモリ）に対応する前記マトリックス情報の各要素（入力側メモリ、出力側メモリ）を１減算することで前記マトリックス情報を更新する手順５と、
更新後のマトリックス情報に基づいて前記手順１〜前記手順５を繰り返し、前記複数の入力側メモリに蓄積された全ての周期のデータについて、前記呼び出し元メモリおよび前記呼び出し対象先メモリの選択を完了させる手順６と
により規定される前記入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する
請求項４または５に記載の無線通信装置。
【請求項７】
前記制御部は、
前記手順１〜前記手順６により規定される前記入出力ルールを、自身で決定する代わりに、通信トラヒックを管理する管制局から受信し、
前記管制局から受信した前記入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する
請求項６に記載の無線通信装置。
【請求項８】
通信トラヒックを管理し、請求項３に記載された無線通信装置に対して前記入出力ルールを提供する入出力ルール生成器を有する管制局であって、
前記入出力ルール生成器は、
前記無線通信装置内の複数の入力側メモリに蓄積され、出力側メモリと出力番号に関する情報を含んで構成された時分割多重データから、（入力側メモリ、出力側メモリ）を要素とするマトリックス情報を生成し、
前記マトリックス情報を参照し、入力側メモリの中に蓄積されているデータの中で、出力側メモリの宛先の数が最も少ない入力側メモリを、読み出し元メモリとして選択する手順１と、
前記手順１で前記読み出し元メモリが１つに決まらない場合には、前記手順１で選択された複数の入力側メモリの中で、出力側メモリの宛先が同一のデータ数が最も多い入力側メモリを、読み出し元メモリとして選択する手順２と、
前記手順２で前記読み出し元メモリが１つに決まらない場合には、前記手順２で選択された複数の入力側メモリの中から１つの読み出し元メモリを任意に選択する手順３と、
前記手順１〜前記手順３のいずれかによって前記読み出し元メモリとして選択された入力側メモリに蓄積されているデータの中で、宛先が最も多いデータ数を有する出力側メモリを読み出し対象メモリとして選択する手順４と、
前記複数の入力側メモリのそれぞれから１つの周期で個別に読み出された時分割多重データが、前記複数の出力側メモリのそれぞれに個別に出力されるように、前記手順１〜前記手順４を繰り返すことで、前記読み出し元メモリおよび前記読み出し対象メモリの１周期分の選択を行い、１周期分で選択された（呼び出し元メモリ、呼び出し対象先メモリ）に対応する前記マトリックス情報の各要素（入力側メモリ、出力側メモリ）を１減算することで前記マトリックス情報を更新する手順５と、
更新後のマトリックス情報に基づいて前記手順１〜前記手順５を繰り返し、前記複数の入力側メモリに蓄積された全ての周期のデータについて、前記呼び出し元メモリおよび前記呼び出し対象先メモリの選択を完了させる手順６と
により規定される前記入出力ルールを生成し、前記無線通信装置に対して前記入出力ルールを提供する
管制局。
【請求項９】
複数の入力ポートのそれぞれに対応して１つずつ設けられ、入力ポート単位で取得した時分割多重データを蓄積する複数の入力側メモリと、
複数の出力ポートのそれぞれに対応して１つずつ設けられ、出力ポート単位で出力される時分割多重データを蓄積する複数の出力側メモリと、
前記複数の入力側メモリと前記複数の出力側メモリとの間に配置され、前記複数の入力側メモリのそれぞれから周期ごとに読み出された時分割多重データを入力とし、外部から受信した接続制御信号に応じて、周期ごとに読み出された前記時分割多重データが、前記複数の出力ポートのそれぞれから遅延差を生じさせずに出力されるように前記複数の出力側メモリのいずれかを選択するルーティングを実行し、前記時分割多重データを出力するスイッチマトリックスと、
前記複数の入力側メモリに蓄積された時分割多重データの中から適切なデータを周期ごとに読み出す第１アドレス制御、前記ルーティングを実行するために前記スイッチマトリックスに対して前記接続制御信号を出力する接続制御、および前記接続制御が行われることで前記複数の出力側メモリに蓄積された時分割多重データを出力番号の順に読み出し、前記複数の出力ポートを介して出力させる第２アドレス制御を実行する制御部と
を備え、
前記複数の出力側メモリのそれぞれは、ユニキャスト用の出力側メモリとブロードキャスト用の出力側メモリとの２面構成となっており、
前記スイッチマトリックスは、読み出された前記時分割多重データがユニキャスト用のデータである場合には、前記ユニキャスト用の出力側メモリを選択し、読み出された前記時分割多重データがブロードキャスト用のデータである場合には、前記ブロードキャスト用の出力側メモリを選択する無線通信装置において、前記制御部において実行される通信制御方法であって、
前記複数の出力ポートのそれぞれで遅延差を生じさせずに時分割多重データを出力できる入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する制御ステップ
を有する無線通信制御方法。
【請求項１０】
前記制御ステップは、前記複数の入力側メモリのそれぞれから周期ごとに個別に読み出された時分割多重データが、同一の周期で同一の出力側メモリに重複して出力されず、前記複数の出力側メモリのそれぞれに個別に出力されるように規定された前記入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する
請求項９に記載の無線通信制御方法。
【請求項１１】
前記複数の入力側メモリに蓄積された時分割多重データのそれぞれは、前記出力側メモリと前記出力番号に関する情報を含んで構成されており、
前記制御ステップは、
前記複数の入力側メモリに蓄積された時分割多重データから、（入力側メモリ、出力側メモリ）を要素とするマトリックス情報を生成する第１ステップと、
前記マトリックス情報を参照し、入力側メモリの中に蓄積されているデータの中で、出力側メモリの宛先の数が最も少ない入力側メモリを、読み出し元メモリとして選択する第２ステップと、
前記第２ステップで前記読み出し元メモリが１つに決まらない場合には、前記第２ステップで選択された複数の入力側メモリの中で、出力側メモリの宛先が同一のデータ数が最も多い入力側メモリを、読み出し元メモリとして選択する第３ステップと、
前記第３ステップで前記読み出し元メモリが１つに決まらない場合には、前記第３ステップで選択された複数の入力側メモリの中から１つの読み出し元メモリを任意に選択する第４ステップと、
前記第２ステップ〜前記第４ステップのいずれかによって前記読み出し元メモリとして選択された入力側メモリに蓄積されているデータの中で、宛先が最も多いデータ数を有する出力側メモリを読み出し対象メモリとして選択する第５ステップと、
前記複数の入力側メモリのそれぞれから１つの周期で個別に読み出された時分割多重データが、前記複数の出力側メモリのそれぞれに個別に出力されるように、前記第２ステップ〜前記第５ステップを繰り返すことで、前記読み出し元メモリおよび前記読み出し対象メモリの１周期分の選択を行い、１周期分で選択された（呼び出し元メモリ、呼び出し対象先メモリ）に対応する前記マトリックス情報の各要素（入力側メモリ、出力側メモリ）を１減算することで前記マトリックス情報を更新する第６ステップと、
更新後のマトリックス情報に基づいて前記第２ステップ〜前記第６ステップを繰り返し、前記複数の入力側メモリに蓄積された全ての周期のデータについて、前記呼び出し元メモリおよび前記呼び出し対象先メモリの選択を完了させる第７ステップと
により規定される前記入出力ルールに従って、前記第１アドレス制御、前記接続制御、および前記第２アドレス制御を実行する
請求項１０に記載の無線通信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信データの経路を切り替えるためのデジタルスイッチ、無線通信装置、管制局、および無線通信制御方法に関する。
【背景技術】
【０００２】
衛星通信システムでは、ブロードバンド通信へのニーズの増加に伴い、数十ビーム級のマルチビーム衛星通信システムが求められている。さらに、このようなシステムで、各ビームエリアに割り振る信号帯域幅を可変にして、周波数配置のフレキシビリティを高める場合には、デジタルチャネライザを用いた中継器が有効である。【０００３】
デジタルチャネライザは、複数のデジタル分波、複数のデジタル合波、デジタルスイッチマトリックスを備えて構成される。【０００４】
ここで、デジタルスイッチマトリックスは、例えば、複数の切替えモジュール（ＡＳＩＣ）を格子状に配置して実現する方法が提案されている（例えば、特許文献１参照）。特許文献１における各切替えモジュールは、それぞれ２入力２出力のデータバスインタフェースを有し、これらを格子状に複数相互接続することで、デジタルスイッチマトリックスを実現している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４６６７３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術には、以下のような課題がある。
特許文献１で示される格子状（別名、バニアン型）のデジタルスイッチマトリックスを、数十ビーム級のマルチビーム衛星通信システムに適用する場合を考える。この場合、ビーム数（あるいはポート数）の増加に伴い、切替えモジュール数、あるいは各モジュール間のデータバス速度が増加する。このため、回路規模、モジュール間の配線数、消費電力のそれぞれの増加が課題となる。【０００７】
また、格子状のデジタルスイッチマトリックス特有の課題として、あるルーティングは、３個の切替えモジュールを通り、別のルーティングは、４個の切替えモジュールを通る等、ルーティングの際に、経由する切替えモジュール数によって時間遅延差が生じる問題が挙げられる。【０００８】
よって、このルーティングの際に発生する遅延差が許容されない通信システムでは、別途、遅延差を吸収するためのバッファ（メモリ）を、各切替えモジュール等に設ける必要がある。このため、さらに、回路規模や消費電力の増加が発生することになる。【０００９】
また、所望のルーティングを実現するためには、全ての切替えモジュールに異なる設定を与える必要がある。このため、ビーム数増加に伴って切替えモジュールの個数が増えると、各設定値を算出するまでの計算時間が膨大となり、システムの運用に影響を与え得る。【００１０】
本発明は、前記のような課題を解決するためになされたものであり、数十ビーム級のマルチビーム衛星通信システムであっても、各ルーティングに遅延差が発生することなく、少ない回路規模、低消費電力でデジタルスイッチマトリックスを実現するとともに、所望のルーティングを実現するための設定値の算出も、システムの運用に影響を与えない短時間で実現することができるデジタルスイッチ、無線通信装置、管制局、および無線通信制御方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係るデジタルスイッチは、複数の入力ポートのそれぞれに対応して１つずつ設けられ、入力ポート単位で取得した時分割多重データを蓄積する複数の入力側メモリと、複数の出力ポートのそれぞれに対応して１つずつ設けられ、出力ポート単位で出力される時分割多重データを蓄積する複数の出力側メモリと、複数の入力側メモリと複数の出力側メモリとの間に配置され、複数の入力側メモリのそれぞれから周期ごとに読み出された時分割多重データを入力とし、外部から受信した接続制御信号に応じて、周期ごとに読み出された時分割多重データが、複数の出力ポートのそれぞれから遅延差を生じさせずに出力されるように複数の出力側メモリのいずれかを選択するルーティングを実行し、時分割多重データを出力するスイッチマトリックスとを備えるものである。【００１２】
また、本発明に係る無線通信装置は、本発明のデジタルスイッチと、複数の入力側メモリに蓄積された時分割多重データの中から適切なデータを周期ごとに読み出す第１アドレス制御、ルーティングを実行するためにスイッチマトリックスに対して接続制御信号を出力する接続制御、および接続制御が行われることで複数の出力側メモリに蓄積された時分割多重データを出力番号の順に読み出し、複数の出力ポートを介して出力させる第２アドレス制御を実行する際に、複数の出力ポートのそれぞれで遅延差を生じさせずに時分割多重データを出力できる入出力ルールに従って、第１アドレス制御、接続制御、および第２アドレス制御を実行する制御部とを備えるものである。【００１３】
また、本発明に係る管制局は、通信トラヒックを管理し、本発明の無線通信装置に対して入出力ルールを提供する入出力ルール生成器を有する管制局であって、入出力ルール生成器は、無線通信装置内の複数の入力側メモリに蓄積され、出力側メモリと出力番号に関する情報を含んで構成された時分割多重データから、（入力側メモリ、出力側メモリ）を要素とするマトリックス情報を生成し、マトリックス情報を参照し、入力側メモリの中に蓄積されているデータの中で、出力側メモリの宛先の数が最も少ない入力側メモリを、読み出し元メモリとして選択する手順１と、手順１で読み出し元メモリが１つに決まらない場合には、手順１で選択された複数の入力側メモリの中で、出力側メモリの宛先が同一のデータ数が最も多い入力側メモリを、読み出し元メモリとして選択する手順２と、手順２で読み出し元メモリが１つに決まらない場合には、手順２で選択された複数の入力側メモリの中から１つの読み出し元メモリを任意に選択する手順３と、手順１〜手順３のいずれかによって読み出し元メモリとして選択された入力側メモリに蓄積されているデータの中で、宛先が最も多いデータ数を有する出力側メモリを読み出し対象メモリとして選択する手順４と、複数の入力側メモリのそれぞれから１つの周期で個別に読み出された時分割多重データが、複数の出力側メモリのそれぞれに個別に出力されるように、手順１〜手順４を繰り返すことで、読み出し元メモリおよび読み出し対象メモリの１周期分の選択を行い、１周期分で選択された（呼び出し元メモリ、呼び出し対象先メモリ）に対応するマトリックス情報の各要素（入力側メモリ、出力側メモリ）を１減算することでマトリックス情報を更新する手順５と、更新後のマトリックス情報に基づいて手順１〜手順５を繰り返し、複数の入力側メモリに蓄積された全ての周期のデータについて、呼び出し元メモリおよび呼び出し対象先メモリの選択を完了させる手順６とにより規定される入出力ルールを生成し、無線通信装置に対して入出力ルールを提供するものである。【００１４】
さらに、本発明に係る無線通信制御方法は、複数の入力ポートのそれぞれに対応して１つずつ設けられ、入力ポート単位で取得した時分割多重データを蓄積する複数の入力側メモリと、複数の出力ポートのそれぞれに対応して１つずつ設けられ、出力ポート単位で出力される時分割多重データを蓄積する複数の出力側メモリと、複数の入力側メモリと複数の出力側メモリとの間に配置され、複数の入力側メモリのそれぞれから周期ごとに読み出された時分割多重データを入力とし、外部から受信した接続制御信号に応じて、周期ごとに読み出された時分割多重データが、複数の出力ポートのそれぞれから遅延差を生じさせずに出力されるように複数の出力側メモリのいずれかを選択するルーティングを実行し、時分割多重データを出力するスイッチマトリックスと、複数の入力側メモリに蓄積された時分割多重データの中から適切なデータを周期ごとに読み出す第１アドレス制御、ルーティングを実行するためにスイッチマトリックスに対して接続制御信号を出力する接続制御、および接続制御が行われることで複数の出力側メモリに蓄積された時分割多重データを出力番号の順に読み出し、複数の出力ポートを介して出力させる第２アドレス制御を実行する制御部とを備えた無線通信装置において、制御部において実行される通信制御方法であって、複数の出力ポートのそれぞれで遅延差を生じさせずに時分割多重データを出力できる入出力ルールに従って、第１アドレス制御、接続制御、および第２アドレス制御を実行する制御ステップを有するものである。
【発明の効果】
【００１５】
本発明によれば、複数の入力側メモリのそれぞれから周期ごとに読み出された時分割多重データを入力とし、外部から受信した接続制御信号に応じて、周期ごとに読み出された時分割多重データが、複数の出力ポートのそれぞれから遅延差を生じさせずに出力されるように複数の出力側メモリのいずれかを選択するルーティングを実行するスイッチ部を備えて構成されている。この結果、数十ビーム級のマルチビーム衛星通信システムであっても、各ルーティングに遅延差が発生することなく、少ない回路規模、低消費電力でデジタルスイッチマトリックスを実現するとともに、所望のルーティングを実現するための設定値の算出も、システムの運用に影響を与えない短時間で実現することができるデジタルスイッチ、無線通信装置、管制局、および無線通信制御方法を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１におけるマルチビーム衛星通信システムの構成例を示す図である。
【図２】本発明の実施の形態１におけるチャネライザ中継器の構成図である。
【図３】本発明の実施の形態１におけるスイッチ部の構成図である。
【図４】本発明の実施の形態１に係る各入力側メモリにおけるアドレス領域に蓄積されたサブチャネルデータのイメージを示す図である。
【図５】本発明の実施の形態１における各入力側メモリ内のそれぞれのデータに対応した、各出力側メモリの宛先の内訳を表したマトリックス情報を示す図である。
【図６】本発明の実施の形態１において、２回目の選択を行う際に用いられるマトリックス情報を示す図である。
【図７】本発明の実施の形態１において、３回目の選択を行う際に用いられるマトリックス情報を示す図である。
【図８】本発明の実施の形態１において、４回目の選択を行う際に用いられるマトリックス情報を示す図である。
【図９】本発明の実施の形態１において、１周期目の選択が完了した後、２周期目の選択を行うために更新されたマトリックス情報を示す図である。
【図１０】本発明の実施の形態１におけるサブチャネルデータの読み出し順の導出手順を表すフローチャートである。
【図１１Ａ】本発明の実施の形態１に係るチャネライザ制御部によりアドレス制御が実行されることで、１周期目において、各入力側メモリに蓄積されているサブチャネルデータが、各出力側メモリに蓄積された状態を示す説明図である。
【図１１Ｂ】本発明の実施の形態１に係るチャネライザ制御部によりアドレス制御が実行されることで、２周期目において、各入力側メモリに蓄積されているサブチャネルデータが、各出力側メモリに蓄積された状態を示す説明図である。
【図１１Ｃ】本発明の実施の形態１に係るチャネライザ制御部によりアドレス制御が実行されることで、８周期目において、各入力側メモリに蓄積されているサブチャネルデータが、各出力側メモリに蓄積された状態を示す説明図である。
【図１２】本発明の実施の形態１または２における管制局、および実施の形態２におけるチャネライザ制御部を実現するためのハードウェア構成を示した図である。
【図１３Ａ】本発明の実施の形態３におけるデータ読み出し順の第１の例を示した図である。
【図１３Ｂ】本発明の実施の形態３におけるデータ読み出し順の第２の例を示した図である。
【図１４】本発明の実施の形態３において、出力側メモリを２面持つ構成を示した説明図である。
【図１５】本発明の実施の形態３におけるサブチャネルデータの読み出し順の導出手順を表すフローチャートである。
【図１６Ａ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｂ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｃ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｄ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｅ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｆ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｇ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｈ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｉ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【図１６Ｊ】本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施の形態にかかるデジタルスイッチ、無線通信装置、管制局、および無線通信制御方法を図面に基づいて詳細に説明する。なお、この実施の形態により、この発明が限定されるものではない。
【００１８】
実施の形態１．
図１は、本発明の実施の形態１におけるマルチビーム衛星通信システムの構成例を示す図である。本実施の形態１におけるマルチビーム衛星通信システムは、地上網１０００と、ゲートウェイ（ＧＷ）局１１００と、管制局１２００と、チャネライザ中継器２０００と、アンテナ１１０１、１２０１、２００１〜２００３と、ビームエリア３０００と、を含んで構成される。
【００１９】
さらに、アンテナ２００１は、送信アンテナ２００１ａと受信アンテナ２００１ｂに区別される。同様に、アンテナ２００２は、送信アンテナ２００２ａと受信アンテナ２００２ｂに区別される。
【００２０】
図１では、地上網１０００と接続されるゲートウェイ（ＧＷ）局１１００から、サービスエリアに相当する複数のビームエリア３０００（＃Ａ〜＃Ｈ）に存在する各ユーザ端末に向けて、各信号を、チャネライザ中継器２０００で中継して送信する。もしくは、各ユーザ端末からゲートウェイ局１１００、または他ビームエリアに存在するユーザ端末に向けて、各信号を、チャネライザ中継器２０００で中継して送信する。
【００２１】
なお、ＧＷ局１１００とチャネライザ中継器２０００との間のリンクをフィーダリンクと呼称し、各ユーザ端末とチャネライザ中継器２０００との間のリンクをユーザリンクと呼称する。
【００２２】
ＧＷ局１１００が信号を送信する場合には、チャネライザ中継器２０００は、まず、ＧＷ局１１００からの複数のアップリンク信号をフィーダリンク用受信アンテナ２００１ｂで受信する。次に、チャネライザ中継器２０００は、複数のアップリンク信号を受信した後、複数のビームエリア宛てに分波、周波数変換する。そして、チャネライザ中継器２０００は、分波、周波数変換後の信号を、ユーザリンク用送信アンテナ２００２ａから各ビームエリア３０００に向けて送信する。
【００２３】
一方、ユーザ端末が信号を送信する場合には、チャネライザ中継器２０００は、まず、複数のユーザ端末のアップリンク信号の通信キャリアをユーザリンク用受信アンテナ２００２ｂで受信する。次に、チャネライザ中継器２０００は、通信キャリアを受信後、ＧＷ局１１００、および複数のビームエリア宛てに分波、周波数変換する。
【００２４】
そして、チャネライザ中継器２０００は、分波、周波数変換後、ＧＷ局１１００宛ての信号に関しては、フィーダリンク用送信アンテナ２００１ａからＧＷ局１１００に向けて送信し、各ビームエリア３０００宛ての信号に関しては、ユーザリンク用送信アンテナ２００２ａから各ビームエリア３０００に向けて送信する。
【００２５】
また、管制局１２００は、チャネライザ中継器２０００の各指令やモニタ（テレメトリ）、および各ビームエリア３０００に存在する複数のユーザ端末の周波数割当てなどの、ネットワーク指令や制御を行う。
【００２６】
また、管制局１２００は、各キャリアの周波数利用状況、通信トラヒックを常時把握、管理している。そして、管制局１２００は、地上網１０００やビームエリア３０００から新たな通信要求が生じた場合の周波数割当て、およびチャネライザ中継器２０００への指令を行う。
【００２７】
また、管制局１２００は、無線回線、あるいは地上網を介して、各ユーザ端末からの通信要求を受信することで、各ユーザ端末に対してキャリア信号の送信許可、およびその際の周波数割当てを行い、通信リンクを確立する。
【００２８】
さらに、管制局１２００は、コマンド／テレメトリ回線を用いて、適宜、チャネライザ中継器２０００を制御する。この制御により、チャネライザ中継器２０００は、アンテナ２００３を介して受信した管制局１２００からのコマンド信号に従って、内部の信号処理を決定する。
【００２９】
次に、チャネライザ中継器２０００の構成要素について説明する。図２は、本発明の実施の形態１におけるチャネライザ中継器２０００の構成図である。図２では、４入力４出力（４×４）構成を例に挙げ、主要な構成要素のみを示している。なお、本発明に適用可能なチャネライザ中継器２０００の構成は、これに限定されるものではない。また、図１と同じ構成要素には、同じ符号を付している。
【００３０】
図２に示したチャネライザ中継器２０００は、フィーダリンク用送信アンテナ２００１ａ、フィーダリンク用受信アンテナ２００１ｂ、３つのユーザリンク用送信アンテナ２００２ａ、３つのユーザリンク用受信アンテナ２００２ｂ、およびテレメトリ／コマンドリンク用アンテナ２００３、分波部２１０１〜２１０４、スイッチ部２２００、合波部２３０１〜２３０４、およびチャネライザ制御部２４００、を含んで構成される。
【００３１】
なお、以下の説明では、フィーダリンク用送信アンテナ、フィーダリンク用受信アンテナ、ユーザリンク用送信アンテナ、ユーザリンク用受信アンテナ、およびテレメトリ／コマンドリンク用アンテナを、単にアンテナと称し、符号により区別するものとする。
【００３２】
アンテナ２００１ｂおよび各アンテナ２００２ｂで受信された信号は、対応する分波部２１０１〜２１０４で複数のサブチャネルデータに分波される。分波後の各信号は、スイッチ部２２００を介して適切な送信先へルーティングされた後、合波部２３０１〜２３０４へ転送される。合波部２３０１〜２３０４は、入力されたサブチャネルデータを合波して、信号の形に組み合わせ、アンテナ２００１ａおよび各アンテナ２００２ａを介して無線送信する。
【００３３】
また、チャネライザ制御部２４００は、アンテナ２００３を介して受信した管制局１２００からのコマンド信号に従って、内部の信号処理を決定し、分波部２１０１〜２１０４、スイッチ部２２００、および合波部２３０１〜２３０４を制御している。
【００３４】
続いて、スイッチ部２２００の構成要素について説明する。図３は、本発明の実施の形態１におけるスイッチ部２２００の構成図である。図２に示すスイッチ部２２００は、入力ポート２２０１〜２２０４、出力ポート２２０５〜２２０８、スイッチマトリックス２２０９、入力側メモリ２２１１〜２２１４、および出力側メモリ２２１５〜２２１８、を含んで構成される。
【００３５】
分波部２１０１〜２１０４のそれぞれで分波されたサブチャネルデータが、各入力ポート２２０１〜２２０４から入力され、入力側メモリ２２１１〜２２１４に蓄積される。このとき、スイッチ部２２００に入出力されるサブチャネルデータは、ポート単位で時分割多重されている。
【００３６】
各入力側メモリ２２１１〜２２１４内に蓄積されたサブチャネルデータ（以降、データと称する）は、チャネライザ制御部２４００からのアドレス制御により読み出される。そして、読み出されたデータは、チャネライザ制御部２４００からの接続制御により、スイッチマトリックス２２０９で正しい出力側メモリへルーティングされた後、出力側メモリ２２１５〜２２１８に蓄積される。
【００３７】
その後、チャネライザ制御部２４００は、出力側メモリ２２１５〜２２１８内に蓄積されたデータを、アドレス制御によりサブチャネル番号順に読み出し、出力ポート２２０５〜２２０８を介して合波部２３０１〜２３０４へ出力する。
【００３８】
図３に示すとおり、本実施の形態１におけるスイッチ部２２００では、必要なメモリ数は、各入出力ポートにつき１つずつでよく、常にポート数の２倍となる。これに対し、技術文献１に記載のスイッチマトリックスでは、ルーティング時の遅延差を吸収するために、各切替えモジュールにメモリを配置する必要があったため、常にポート数の３倍は必要になる。
【００３９】
したがって、本発明に係るスイッチ部を採用することによって、必要なメモリ数を従来の２／３に抑制できる。この結果、本実施の形態１に係るスイッチ部２２００に相当するデジタルスイッチによれば、従来技術と比較して、回路規模および消費電力の低減効果を得ることができる。
【００４０】
各入力側メモリ２２１１〜２２１４に蓄積されるデータは、例えば、クロック周期に従って順々に周期的に読み出される。そして、周期ごとに読み出された各入力側メモリ２２１１〜２２１４内のデータは、スイッチマトリックス２２０９で一斉に各出力側メモリ２２１５〜２２１８へルーティングされる。
【００４１】
このとき、出力側メモリ２２１５〜２２１８では、１つの出力側メモリに対して複数のデータを同時に書き込むことはできない。このため、チャネライザ制御部２４００は、各周期で出力側メモリの宛先が重複しないように、入力側メモリ内のデータの読み出し順を制御し、データの衝突を回避する必要がある。
【００４２】
なお、読み出し順の導出は、管制局１２００が周波数割当て情報に則って行う。一方、チャネライザ制御部２４００は、管制局１２００から送信された演算結果に基づいて、各入力側メモリ２２１１〜２２１４のアドレス制御を行い、データを読み出す。
【００４３】
このとき、管制局１２００よりコマンドが発生してから、データを読み出すまでに要する最大時間を、実用上耐え得る程度に抑えなくては、システムが破綻する。以下、管制局１２００で行われる、上記制約を満足するデータ読み出し順の導出手順について、詳細に説明する。
【００４４】
図４は、本発明の実施の形態１に係る各入力側メモリ２２１１〜２２１４におけるアドレス領域に蓄積されたサブチャネルデータのイメージを示す図である。図４中の各マス４００〜４３１は、入力側メモリ２２１１〜２２１４の各アドレス領域に格納されるデータを表している。そして、入力ポート２２０１〜２２０４から入力された各サブチャネルデータは、入力側メモリ２２１１〜２２１４内のアドレス領域に左から順に蓄積されていく。
【００４５】
また、各マス内の数字（ＸＸＸＸ＿ＹＹＹ）は、各サブチャネルデータの宛先となる出力側メモリの番号（ＸＸＸＸ）と、送信（ダウンリンクの）周波数上のサブチャネル番号（ＹＹＹ）を示す。ここでは、説明を簡単にするため、８分波の場合を例示し、サブチャネル番号を示すＹＹＹの値は、０００〜００７を取るものとする。
【００４６】
例えば、データ４００である「２２１７−００６」は、アップリンク（フィーダリンク）の１サブチャネル目に割り当てられたＧＷ局１１００から送信され、スイッチマトリックス２２０９を経て、出力側メモリ２２１７（すなわち、ＸＸＸＸ＝２２１７）に蓄積された後、ダウンリンクの７サブチャネル目（すなわち、ＹＹＹ＝００６）として、出力ポート２２０７から出力されることを意味している。
【００４７】
管制局１２００は、自ら周波数割当てを行うため、図４に示す各データのアドレス情報（すなわち、各アップリンクと各ダウンリンクのサブチャネル割当ての関係）を全て把握している。そこで、管制局１２００は、図４の情報を基に、図５に示すマトリックスを作成する。
【００４８】
図５は、本発明の実施の形態１における各入力側メモリ２２１１〜２２１４内のそれぞれのデータに対応した、各出力側メモリ２２１５〜２２１８の宛先の内訳を表したマトリックス情報を示す図である。例えば、入力側メモリ２２１１内には、出力側メモリ２２１６宛てのデータ４つと、出力側メモリ２２１７宛てのデータ４つが蓄積されていることを示している。
【００４９】
管制局１２００は、図５のマトリックス情報に基づき、以下の手順で各入力側メモリ２２１１〜２２１４からデータを読み出す順番を導出する。具体的には、管制局１２００は、以下の手順に従い、４つの入力側メモリ２２１１〜２２１４の中から、１つ目のデータ読み出し元の入力側メモリを選択する。
【００５０】
（手順１）
まず始めに、管制局１２００は、入力側メモリ２２１１〜２２１４の中で最も宛先の数が少ない入力側メモリを選択する。これは、マトリックス情報において、０の数が最も多い入力側メモリを意味する。
【００５１】
（手順２）
手順１で１つの入力側メモリに決まらなかった場合には、管制局１２００は、同一宛先のデータ数が最も多い（すなわち、同じ宛先が最も集中している）入力側メモリを選択する。これは、マトリックス情報内の値が最大となる入力側メモリを意味する。
【００５２】
（手順３）
手順１および手順２を経ても１つの入力側メモリに決まらず、複数の入力側メモリが選択候補として残った場合には、管制局１２００は、手順１、２を経て残った複数の入力側メモリの中から任意の入力側メモリを選択する。この任意選択は、例えば、手順１、２を経て残った複数の入力側メモリの中で、符号が最も若い入力側メモリを選択することで行われる。
【００５３】
以上の手順１〜手順３の手順を図５に示した具体例に適用すると、次のようになる。図５において、入力側メモリ２２１１は、宛先が２つと最も宛先の数が少ないメモリである。このため、手順１に従い、入力側メモリ２２１１が最初のデータ読み出し元に選択される。
【００５４】
すなわち、図５の場合には、手順１を実施することで、選択すべき入力側メモリを１つに特定でき、手順２、手順３を実施する必要はない。
【００５５】
管制局１２００は、データ読み出し元の入力側メモリを選択した後、次の手順４を実施する。
（手順４）
管制局１２００は、手順１〜３によって選択した入力側メモリ内に存在するデータの中で、同一宛先が最も多いデータを読み出し対象に選択する。すなわち、管制局１２００は、マトリックス内の値が最大となる出力側メモリの宛先のデータを読み出し対象として選択する。
【００５６】
このとき、同一宛先が最も多いデータが複数存在する場合には、管制局１２００は、任意のデータを選択するものとする。この任意選択は、例えば、複数存在する宛先データの中から、宛先となる出力側メモリの符号が最も若いデータを優先することで行われる。
【００５７】
以上の手順４の手順を図５に示した具体例に適用すると、手順１により選択された入力側メモリ２２１１には、出力側メモリ２２１６宛てのデータと、出力側メモリ２２１７宛てのデータが、ともに４つずつ存在する。従って、同一宛先が最も多いデータが１つに決まらない。このため、管制局１２００は、２つの出力側メモリ２２１６、２２１７の中で、符号が若い出力側メモリ２２１６宛てのデータを、読み出し対象に選択する。
【００５８】
以上、手順１〜手順４により、管制局１２００は、入力側メモリ２２１１内の出力側メモリ２２１６宛てのデータを読み出し対象として決定する。ここでは、送信（ダウンリンクの）サブチャネル番号（＿ＹＹＹの部分）の数字が若いデータを優先して、読み出し対象のデータを選択することとする。従って、管制局１２００は、入力側メモリ２２１１内の出力側メモリ２２１６宛ての４つのデータの中から、データ４０５（２２１６＿０００）を読み出し対象のデータとして選択する。
【００５９】
続いて、管制局１２００は、次にデータを読み出す元の入力側メモリと、読み出すデータの選択を行う。このとき、管制局１２００は、図５のマトリックスの情報から、既にデータの読み出し元に選択した入力側メモリ（２２１１）の行と、読み出したデータの宛先である出力側メモリ（２２１６）の列を除外したマトリックス情報を参照する。
【００６０】
すなわち、管制局１２００は、１回目の選択結果に該当する入力側メモリの行と出力側メモリの列を除外した後のマトリックス情報に基づいて、２回目の選択を行うこととなる。図６は、本発明の実施の形態１において、２回目の選択を行う際に用いられるマトリックス情報を示す図である。図６のマトリックス情報は、図５のマトリックス情報から、入力側メモリ２２１１の行と、出力側メモリ２２１６の列を除外したマトリックス情報に相当している。
【００６１】
上述した手順１〜手順４を、図６に示した具体例に適用し、２回目の選択を行うと、次のようになる。管制局１２００は、図６のマトリックス情報に基づいて、次のデータ読み出し元の入力側メモリとして、手順２に従って、入力側メモリ２２１３を選択する。すなわち、図６の場合には、手順１を実施することでは、選択すべき入力側メモリを１つに特定できず、手順２を実施することで、選択すべき入力側メモリを１つに特定することができる。
【００６２】
さらに、管制局１２００は、手順４に従って、入力側メモリ２２１３内の出力側メモリ２２１５宛ての４つのデータの中から、データ４１７（２２１５＿００１）の読み出しを決定する。
【００６３】
同様に、管制局１２００は、２回目の選択結果に該当する入力側メモリの行と出力側メモリの列を除外した後のマトリックス情報に基づいて、３回目の選択を行うこととなる。図７は、本発明の実施の形態１において、３回目の選択を行う際に用いられるマトリックス情報を示す図である。図７のマトリックス情報は、図６のマトリックス情報から、入力側メモリ２２１３の行と、出力側メモリ２２１５の列を除外したマトリックス情報に相当している。
【００６４】
上述した手順１〜手順４を、図７に示した具体例に適用し、３回目の選択を行うと、次のようになる。管制局１２００は、図７のマトリックス情報に基づいて、次のデータ読み出し元の入力側メモリとして、手順３に従って、入力側メモリ２２１２を選択する。すなわち、図７の場合には、手順１、２を実施することでは、選択すべき入力側メモリを１つに特定できず、手順３を実施することで、選択すべき入力側メモリを１つに特定することができる。
【００６５】
さらに、管制局１２００は、手順４に従って、入力側メモリ２２１２内の出力側メモリ２２１８宛ての３つのデータの中から、データ４１０（２２１８＿００３）の読み出しを決定する。
【００６６】
最後に、管制局１２００は、３回目の選択結果に該当する入力側メモリの行と出力側メモリの列を除外した後のマトリックス情報に基づいて、４回目の選択を行うこととなる。図８は、本発明の実施の形態１において、４回目の選択を行う際に用いられるマトリックス情報を示す図である。図８のマトリックス情報は、図７のマトリックス情報から、入力側メモリ２２１２の行と、出力側メモリ２２１８の列を除外したマトリックス情報に相当している。
【００６７】
上述した手順１〜手順４を、図８に示した具体例に適用すると、次のようになる。管制局１２００は、図８のマトリックス情報に基づいて、次のデータ読み出し元の入力側メモリとして、手順１に従って、１つだけ残った入力側メモリ２２１４を選択する。なお、この４回目の選択においては、マトリックス情報に含まれる入力側メモリがすでに１つに特定されている。従って、４回目の入力側メモリの選択に当たっては、手順１〜手順３を踏むことなしに、１つに特定することができるともいえる。
【００６８】
さらに、管制局１２００は、手順４に従って、入力側メモリ２２１４内の出力側メモリ２２１７宛ての２つのデータの中から、データ４２６（２２１７＿００１）の読み出しを決定する。
【００６９】
以上の手順により、管制局１２００は、各入力側メモリ２２１１〜２２１４から読み出す１サブチャネル目（１周期目）の４つのデータの選択を完了する。その後、管制局１２００は、２周期目の選択を行うために、以下の手順５を実施する。
【００７０】
（手順５）
管制局１２００は、図５のマトリックス情報から、１サブチャネル目に選択した４つのデータに対応するそれぞれの宛先の出力側メモリの数を１だけ減算し、マトリックス情報を更新する。
【００７１】
図９は、本発明の実施の形態１において、１周期目の選択が完了した後、２周期目の選択を行うために更新されたマトリックス情報を示す図である。すなわち、管制局１２００は、先の図５に示したマトリックス情報から、入力側メモリ２２１１内の出力側メモリ２２１６宛てのデータ数を１減らし、入力側メモリ２２１２内の出力側メモリ２２１８宛てのデータ数を１減らし、入力側メモリ２２１３内の出力側メモリ２２１５宛てのデータ数を１減らし、入力側メモリ２２１４内の出力側メモリ２２１７宛てのデータ数を１減らすことで、図９に示したマトリックス情報を生成する。
【００７２】
そして、管制局１２００は、図９のマトリックス情報に基づいて、手順１〜手順４を繰り返すことで、２周期目の選択を完了させる。さらに、管制局１２００は、手順５を実行することで、３周期目の選択を行うためのマトリックス情報の更新を行う。
【００７３】
管制局１２００は、このような手順１〜手順４および手順５による一連動作を、（サブチャネル数−１）回繰り返すことで、全サブチャネル分の読み出し順の導出を完了させる。
【００７４】
以上では、図５〜図９に示したマトリックス情報に基づいて、サブチャネルデータの読み出し順の導出手順を具体的に説明した。次に、より一般化したサブチャネルデータの読み出し順の導出手順について、上述した手順１〜手順５を用いたフローチャートに基づいて、詳細に説明する。
【００７５】
図１０は、本発明の実施の形態１におけるサブチャネルデータの読み出し順の導出手順を表すフローチャートである。まず、ステップＳ１０１において、管制局１２００は、最後のサブチャネルのデータ読み出し順まで導出を完了したか否かを判定する。最後のサブチャネルの読み出し順まで導出していた場合には、管制局１２００は、データ読み出し順導出の演算処理を完了させる（ステップＳ１０１でＹｅｓと判定された場合に相当）。
【００７６】
一方、最後のサブチャネルの読み出し順の導出が完了していない場合には、ステップＳ１０２の処理に移行する（ステップＳ１０１でＮｏと判定された場合に相当）。
【００７７】
次に、ステップＳ１０２において、管制局１２００は、当該サブチャネルにおいて、最後の入力側メモリから読み出すデータの選択が完了したか否かを判定する。最後の入力側メモリから読み出すデータを選択している場合には、１つの周期のデータ選択が完了しているため、ステップＳ１０７の処理に移行する（ステップＳ１０２でＹｅｓと判定された場合に相当）。
【００７８】
一方、最後の入力側メモリから読み出すデータの選択が完了していない場合には、まだ１つの周期の全てのデータ選択が完了していないため、ステップＳ１０３の処理に移行する（ステップＳ１０２でＮｏと判定された場合に相当）。
【００７９】
ステップＳ１０７に進んだ場合には、管制局１２００は、上述した手順５に従い、マトリックス情報の更新を行い、その後、ステップＳ１０８に移行する。そして、ステップＳ１０８において、管制局１２００は、次のサブチャネルへ移行して、ステップＳ１０１に戻ることで、次の周期のデータ読み出し順導出を繰り返すこととなる。
【００８０】
一方、ステップＳ１０３に進んだ場合には、管制局１２００は、上述した手順１に従い、読み出すデータの選択が完了していない入力側メモリの中から、宛先数が最も少ないものを読み出し元メモリとして、１つ選択することができるか否かを判定する。
【００８１】
読み出し元メモリが１つに決められた場合には、ステップＳ１０６に移行する（ステップＳ１０３でＹｅｓと判定された場合に相当）。一方、読み出し元メモリが１つに決まらない場合には、ステップＳ１０４に移行する（ステップＳ１０３でＮｏと判定された場合に相当）。
【００８２】
ステップＳ１０４に進んだ場合には、管制局１２００は、上述した手順２に従い、ステップＳ１０３にて選択された複数の入力側メモリの中から、同一宛先のデータ数が最も多いものを読み出し元メモリとして、１つ選択することができるか否かを判定する。
【００８３】
読み出し元メモリが１つに決められる場合には、ステップＳ１０６に移行する（ステップＳ１０４でＹｅｓと判定された場合に相当）。一方、１つに決まらない場合には、ステップＳ１０５に移行する（ステップＳ１０４でＮｏと判定された場合に相当）。
【００８４】
ステップＳ１０５に進んだ場合には、管制局１２００は、上述した手順３に従い、ステップＳ１０４にて選択された複数の入力側メモリの中から、任意の１つを読み出し元メモリとして選択し、ステップＳ１０６に移行する。本実施の形態１においては、説明を簡単にするために、符号が最も若いメモリを選択することで、このステップＳ１０５における任意選択を実行することとする。
【００８５】
次に、ステップＳ１０３〜Ｓ１０５のいずれかからステップＳ１０６に進んだ場合には、管制局１２００は、上述した手順４に従い、ステップＳ１０３〜Ｓ１０５のいずれかのステップにて１つに選択された入力側メモリに蓄積されるデータの中から、同一宛先が最も多いデータを読み出す対象として選択する。
【００８６】
なお、管制局１２００は、ステップＳ１０６における選択を実行する際に、選択候補が複数ある場合には、任意の１つを選択するものとする。本実施の形態１においては、説明を簡単にするために、宛先となる出力側メモリの符号が最も若いデータを選択することで、このステップＳ１０６における任意選択を実行することとする。
【００８７】
このようなステップＳ１０３〜ステップＳ１０６の一連処理により、１周期分の処理が完了したこととなる。その後、管制局１２００は、ステップＳ１０２以降の処理を繰り返すこととなる。
【００８８】
以上のように、本実施の形態１に係るデータ読み出し順の導出手順によれば、蓄積するデータの宛先の数が少ない入力側メモリから順番に、読み出すデータを決定することを特徴としている。このように、宛先の数が多いメモリの読み出しを後に回すことで、既に読み出されているデータと、宛先が重複しないようにデータを読み出すことができる。
【００８９】
換言すると、先の図５に示したマトリックス情報を例にすると、手順１によって、蓄積するデータの宛先の数が４つの出力側メモリのうちの２つしかない入力側メモリ２２１１が優先的に選択される。このような導出手順を採用することで、出力側メモリの選択肢が少ない入力側メモリの選択が後回しにされ、各周期において宛先が重複する選択しかできないことによりデータの衝突が発生する状態を回避することが可能となる。
【００９０】
したがって、いずれの周期においても、宛先の重複がない読み出し順パターンを、全数探索的に、すなわち、力任せ探索として導出するよりも、迅速かつ確実に１回の試行で完了させることのできる読み出し順の導出方法を確立できる。この結果、データの読み出しまでに要する遅延を、安定的に低減させることが可能となる。
【００９１】
管制局１２００は、全サブチャネル分のデータ読み出し順を導出できた後は、導出結果をコマンド信号に乗せて、テレメトリ／コマンドリンクを介して、チャネライザ中継器２０００内のチャネライザ制御部２４００へ送信する。一方、チャネライザ制御部２４００は、アンテナ２００３を介して管制局１２００から送信されたコマンド信号を受信することで、コマンド信号に含まれる読み出し順の導出結果を取得できる。
【００９２】
そして、チャネライザ制御部２４００は、取得した読み出し順の導出結果に従って、各入力側メモリ２２１１〜２２１４に蓄積されているサブチャネルデータを、周期ごとにアドレス制御で順々に読み出していく。読み出された各サブチャネルデータは、チャネライザ制御部２４００によって接続制御されたスイッチマトリックス２２０９によって、各々適切な出力側ポートにルーティングされ、各出力側メモリ２２１５〜２２１８に、左から順に蓄積される。
【００９３】
図１１Ａ〜図１１Ｃは、本発明の実施の形態１に係るチャネライザ制御部２４００によりアドレス制御が実行されることで、各入力側メモリ２２１１〜２２１４に蓄積されているサブチャネルデータが、各出力側メモリ２２１５〜２２１８に、周期ごとに左から順に蓄積された状態を示す説明図である。
【００９４】
より具体的には、図１１Ａ〜図１１Ｃは、チャネライザ制御部２４００が、図４に示した入力側メモリ２２１１〜２２１４に蓄積されているサブチャネルデータを、手順１〜５に従って、８回の周期によりルーティング制御することで、各出力側メモリ２２１５〜２２１８に蓄積した状態を示している。図１１Ａは、１周期目が終了した状態、図１１Ｂは、２周期目が終了した状態、図１１Ｃは、８周期目が終了した状態をそれぞれ示している。
【００９５】
このように、各出力側メモリ２２１５〜２２１８へ蓄積されたサブチャネルデータは、さらに、チャネライザ制御部２４００からのアドレス制御により読み出され、サブチャネル番号順に、各出力側メモリ２２１５〜２２１８から一斉に出力される。したがって、本発明におけるデータ読み出し順の導出手順を適用することで、スイッチ部２２００からのデータ読み出しのタイミングは、全出力ポートで一致する。このため、ルーティング時の遅延差の発生を防ぐことが可能となる。
【００９６】
以上のように、実施の形態１によるデータ読み出し順の導出を実行できる回路構成およびルーティング制御方法を備えている。この結果、数十ビーム級の衛星通信システムであっても、少ない回路規模で低消費電力なデジタルスイッチマトリックスを実現することができる。
【００９７】
すなわち、実施の形態１によれば、ルーティングごとの遅延差の発生を防止し、システム運用に影響を与えない短時間なスイッチ処理を実現することが可能となる入出力データの選択手順の導出方法、およびその選択手順を実現するための適切なデジタルスイッチの構成を提供することができる。
【００９８】
実施の形態２．
先の実施の形態１では、管制局１２００側で、データ読み出し順を導出するための演算処理を実行し、チャネライザ制御部２４００は、管制局１２００による導出結果に基づいて、スイッチ処理を行う場合について説明した。これに対して、本実施の形態２では、データ読み出し順を導出するための演算処理を、チャネライザ中継器２０００内で行うことを特徴とする。
【００９９】
本実施の形態２において、管制局１２００は、スイッチ切替えを指示するコマンド信号のみ、もしくは、スイッチ切替えを指示するコマンドと、サブチャネル割当て情報を合わせたコマンド信号のみを、チャネライザ中継器２０００内のチャネライザ制御部２４００に送信する。
【０１００】
これに対して、チャネライザ制御部２４００は、当該コマンド信号の受信をトリガに、データ読み出し順の導出を開始する。なお、データ読み出し順の導出方法は、先の実施の形態１に示した方法と同じである。
【０１０１】
本実施の形態２によれば、管制局１２００は、スイッチ切替えを指示するコマンドのみ、もしくはスイッチ切替えを指示するコマンドとサブチャネル割当て情報を合わせたコマンド信号のみを送信すればよい。このため、先の実施の形態１と比較して、テレメトリ／コマンドリンクの無線リソースを有効に活用できる利点がある。
【０１０２】
なお、本発明の効果を実現するためには、実施の形態１および実施の形態２のどちらか一方を選択して実現してもよいが、モード切替えなどにより両方を動的に使い分けて実現してもよい。
【０１０３】
ここで、実施の形態１で説明した管制局１２００、および実施の形態２で説明したチャネライザ制御部２４００のハードウェア構成について補足説明する。図１２は、本発明の実施の形態１または２における管制局１２００、および実施の形態２におけるチャネライザ制御部２４００を実現するためのハードウェア構成を示した図である。
【０１０４】
例えば、図１２に示した処理回路、具体的には、プロセッサ１１、メモリ１２、通信装置１３およびネットワークインタフェース１４を備えた処理回路により、実施の形態１における管制局１２００あるいは実施の形態２におけるチャネライザ制御部２４００を実現することができる。
【０１０５】
具体的には、プロセッサ１１が、管制局１２００またはチャネライザ制御部２４００として動作するためのプログラムを、メモリ１２から読み出して実行することにより、管制局１２００またはチャネライザ制御部２４００が実現される。
【０１０６】
図１２に示した処理回路によって管制局１２００を実現する場合において、通信装置１３は、管制局１２００がチャネライザ中継器２０００と通信する際、およびビーム３０００に存在する複数のユーザ端末と通信する際に、使用される。また、ネットワークインタフェース１４は、管制局１２００が地上網１０００を介してＧＷ局１１００と通信する際に使用される。
【０１０７】
一方、図１２に示した処理回路によってチャネライザ制御部２４００を実現する場合に、通信装置１３は、チャネライザ制御部２４００が管制局１２００と通信する際に使用される。
【０１０８】
また、ネットワークインタフェース１４は、チャネライザ制御部２４００がチャネライザ中継器２０００内の回線を介して分波部２１０１〜２１０４、スイッチ部２２００、および合波部２３０１〜２３０４と通信する際に使用される。
【０１０９】
プロセッサ１１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、ＤＳＰともいう）、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などである。
【０１１０】
メモリ１２は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの、不揮発性または揮発性の半導体メモリ、および磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）などである。
【０１１１】
以上の実施の形態１、２に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能である。また、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。また、本発明の実施の形態１、２は、衛星通信システム、および衛星通信システムを構成する機器のみに限定されるものではなく、その他の無線通信装置、およびその無線通信装置でのデジタルスイッチとして適用可能である。
【０１１２】
その一例として、地上セルラの基地局の交換機等が挙げられる、このような交換機は、複数のセル（通信エリア）をカバーする基地局が中継して、同一セル内、もしくは異なるセル間の端末同士を接続するようなスイッチングを行う。したがって、スイッチングされるデータは、本実施の形態１、２で説明したようなサブチャネルである必要はなく、時分割多重されたデータであれば、どのようなものであってもよい。
【０１１３】
また、本発明のスイッチング処理は、本実施の形態１、２で説明したようなサブチャネルデータ以外にも適用可能である。例えば、複数のデータ系列で構成されるパケット単位で、スイッチング処理を行ってもよい。
【０１１４】
実施の形態３．
先の実施の形態１では、入力データを入力側メモリにバッファリングし、スイッチマトリックスを介して出力ポート側のメモリに格納していく過程において、同一転送タイミングでの宛先（出力側メモリ）が重複しないデータ読み出し順を決定する手法について説明した。
【０１１５】
先の実施の形態１で説明したこのようなデータ読み出し順アルゴリズムは、送信元である入力ポートと、宛先である出力ポートとが、１対１通信（すなわち、ユニキャスト）の場合に有効な手法である。例えば、１対多通信（すなわち、ブロードキャスト）のデータが含まれている場合には、先の実施の形態１で説明したデータ読み出し順アルゴリズムでは、必ずしも宛先の重複を回避できなくなる。そこで、本実施の形態３では、ブロードキャストのデータが含まれている場合にも対応可能なデータ読み出し順アルゴリズムについて説明する。なお、本実施の形態３における図面の説明では、メモリ１〜メモリ４が入力側メモリに相当し、メモリ５〜メモリ８が出力側メモリに相当する。
【０１１６】
図１３Ａは、本発明の実施の形態３におけるデータ読み出し順の第１の例を示した図である。図１３Ａでは、入力メモリ２にブロードキャストデータＢＣが含まれており、その他の入力メモリ１、３、４には、ブロードキャストにより送信の必要がなくなった（空き状態になった）サブチャネルが均等に割り振られる場合を示している。
【０１１７】
このような場合には、ブロードキャストされるサブチャネルを最優先で読み出し、そのタイミングで他のポートは、空いたサブチャネル（すなわち、データの読み出しをしない）を選択することで、宛先の重複を回避することが可能である。
【０１１８】
次に、図１３Ｂは、本発明の実施の形態３におけるデータ読み出し順の第２の例を示した図である。図１３Ｂでは、入力メモリ２にブロードキャストデータＢＣが含まれており、かつ、空き状態になった３つのサブチャネルも、入力メモリ２に割り振られる場合を示している。すなわち、図１３Ｂは、空き状態になったサブチャネルが偏って割り振られる場合に相当する。
【０１１９】
このような場合には、ブロードキャストデータＢＣの読み出しが選択されたときに、メモリ２以外の他の入力ポートからは、空いたサブチャネルを選択できず、必ずデータの読み出しが発生するため、宛先の重複を回避することが不可能となる。従って、このような図１３Ｂのケースに対しては、先の実施の形態１で説明したデータ読み出し順アルゴリズムをそのまま適用することができない。
【０１２０】
そこで、本実施の形態３では、図１３Ｂに示したような宛先が重複する課題を解決するために、出力ポート側メモリを２面持つ構成を採用している。図１４は、本発明の実施の形態３において、出力側メモリを２面持つ構成を示した説明図である。
【０１２１】
図１４に示すように、本実施の形態３では、ユニキャスト用とブロードキャスト用でそれぞれ個別の出力側メモリを持つ構成としている。このような構成とすることで、ユニキャストのデータとブロードキャストのデータとを、別々のメモリにバッファリングすることができる。この結果、ブロードキャスト時に他の入力ポートと宛先ポートが重複した場合にも、メモリ自体は別々になるため、バッファリングが可能になる。
【０１２２】
次に、出力側メモリを２面持つ場合に適用できる、本実施の形態３におけるサブチャネルデータの読み出し順の導出手順について説明する。図１５は、本発明の実施の形態３におけるサブチャネルデータの読み出し順の導出手順を表すフローチャートである。この図１５に示した手順と先の実施の形態１で説明した図１０のフローチャートとの差分は、［手順１］〜［手順５］に加えて、ステップＳ１０９における［手順０］が新たに追加になっており、この［手順０］にてブロードキャストデータＢＣを有するメモリを読み出し元メモリとして選択する点である。すなわち、ブロードキャストデータＢＣを有するメモリを優先的に読み出し元メモリとして選択し、ブロードキャストデータＢＣを有するメモリを読み出し元メモリに選択した後、もしくはブロードキャストデータＢＣを有するメモリが存在しない場合は、実施の形態１で示した手順に従い、読み出し元メモリを決定する。
【０１２３】
また、本実施の形態３に係る管制局１２００は、ステップＳ１０６の［手順４］における選択を実行する際に、選択候補が複数ある場合、すなわち、同一宛先が最多となるデータが複数存在する場合には、任意の１つのデータを選択するものとする。具体的には、本実施の形態３においては、次に示す第１の選択方法、第２の選択方法を順に採用することで、複数候補の中から１つのデータを選択するものとする。
【０１２４】
まず、第１の選択方法として、これまでに選択された回数が最も少ない出力側メモリ宛のデータを優先して、１つのデータを選択するものとする。この第１の選択方法によっても１つのデータに決まらない場合には、次に、第２の選択方法として、宛先となる出力側メモリの符号が最も若いデータを選択するものとする。このような２段階の選択処理により、このステップＳ１０６の［手順４］における任意選択を実行する。
【０１２５】
すなわち、先の実施の形態１では、ステップＳ１０６において、第２の選択方法のみを実行することで、任意選択を実行していた。これに対して、本実施の形態３では、ステップＳ１０６において、第２の選択方法の前に、第１の選択方法を実行することで、任意選択を実行する。この結果、ブロードキャストデータＢＣが含まれている場合にも対応可能なデータ読み出し順アルゴリズムを実現できる。
【０１２６】
次に、具体例を用いて、ブロードキャストデータＢＣが含まれている場合にも対応可能なデータ読み出し順アルゴリズムの一連処理について説明する。図１６Ａ〜図１６Ｊは、本発明の実施の形態３におけるデータ読み出し順アルゴリズムの一連処理を順に示した説明図である。
【０１２７】
ここで、図１６Ａ〜図１６Ｈは、１番目のサブチャネルから８番目のサブチャネルまでのそれぞれのデータ読み出し結果を示している。また、図１６Ｉは、図１６Ｈの状態から、受信データをサブチャネル順に並び替えた状態を示している。さらに、図１６Ｊは、図１６Ｉの出力側メモリの状態に対して、抜けているサブチャネルにブロードキャストデータＢＣを挿入しながら出力する状態を示している。
【０１２８】
図１６Ａでは、図１５に示したフローチャートに基づく処理を実行することで、以下のような導出手順で、データ読み出しが行われることとなる。
１周期目：ステップＳ１０９の［手順０］が適用され、メモリ２からメモリ５〜８宛のブロードキャストデータＢＣが読み出される。
２周期目：ステップＳ１０３の［手順１］によりメモリ１が読み出し元メモリに選択され、メモリ１からメモリ５宛のデータが読み出される。
３周期目：ステップＳ１０４の［手順２］によりメモリ３が読み出し元メモリに選択され、メモリ３からメモリ６宛のデータが読み出される。
４周期目：最後に残ったメモリ４が読み出し元メモリに選択され、メモリ４からメモリ７宛のデータが読み出される。
【０１２９】
図１６Ｂでは、図１５に示したフローチャートに基づく処理が実行されることで、以下のような導出手順で、データ読み出しが行われることとなる。なお、以降は、ブロードキャストデータＢＣを有するメモリが存在しないため、Ｓ１０９の［手順０］による読み出し元メモリの選択は行われない。
１周期目：ステップＳ１０３の［手順１］によりメモリ１が読み出し元メモリに選択され、メモリ１からメモリ８宛のデータが読み出される。
２周期目：ステップＳ１０３の［手順１］によりメモリ２が読み出し元メモリに選択され、メモリ２からメモリ７宛のデータが読み出される。
３周期目：ステップＳ１０４の［手順２］によりメモリ３が読み出し元メモリに選択され、メモリ３からメモリ６宛のデータが読み出される。
４周期目：最後に残ったメモリ４が読み出し元メモリに選択され、メモリ４からメモリ５宛のデータが読み出される。
【０１３０】
続く図１６Ｃでは、図１５に示したフローチャートに基づく処理を実行することで、以下のような導出手順で、データ読み出しが行われることとなる。
１周期目：ステップＳ１０３の［手順１］によりメモリ１が読み出し元メモリに選択される。このとき、メモリ１から読み出すデータには、Ｓ１０６の［手順４］における選択候補が複数ある場合の第１の選択方法によりメモリ８宛のデータが選択される。なお、実施の形態１に則ると、符号が最も若いメモリ１宛のデータが選択されていた。
２周期目：ステップＳ１０３の［手順１］によりメモリ２が読み出し元メモリに選択される。このとき、メモリ２に格納されているデータは、メモリ６及びメモリ７宛のデータであり、メモリ６及びメモリ７は、いずれもこれまで２回宛先に選択されている、従って、Ｓ１０６の［手順４］における選択候補が複数ある場合の第２の選択方法によりメモリ６宛のデータが選択される。
３周期目：ステップＳ１０５の［手順３］によりメモリ３が読み出し元メモリに選択され、メモリ３からメモリ７宛のデータが読み出される。
４周期目：最後に残ったメモリ４が読み出し元メモリに選択され、メモリ４からメモリ５宛のデータが読み出される。
【０１３１】
以降、図１６Ｄ〜図１６Ｈにおいても同様の手順で読み出し元メモリ（入力側メモリ）と読み出し対象（出力側メモリ）が選択される。
【０１３２】
そして、最終的に、図１６Ｉ、図１６Ｊに示したように、各出力側メモリ５〜８へ蓄積されたサブチャネルデータ及びブロードキャストデータＢＣは、さらに、チャネライザ制御部２４００からのアドレス制御により読み出され、サブチャネル番号順に、各出力側メモリ５〜８から一斉に出力される。
【０１３３】
以上のように、実施の形態３によれば、出力側メモリを２面構成とし、図１５に示したフローチャートによる手順を採用することで、ブロードキャストデータが含まれている場合にも対応可能なデータ読み出し順アルゴリズムを実現できる。なお、本実施の形態３で示した図１５のフローチャートが実施の形態１で示した図１０のフローチャートを包含していることから、本実施の形態３で示したデータ読み出し順導出アルゴリズムを実施の形態１にも適用できることは明らかである。
【符号の説明】
【０１３４】
１１  プロセッサ、１２  メモリ、１３  通信装置、１４  ネットワークインタフェース、１０００  地上網、１１００  ゲートウェイ局、１１０１  アンテナ、１２００  管制局、２０００  チャネライザ中継器、２００１  アンテナ、２００１ａ  送信アンテナ（フィーダリンク用送信アンテナ）、２００１ｂ  受信アンテナ（フィーダリンク用受信アンテナ）、２００２  アンテナ、２００２ａ  送信アンテナ（ユーザリンク用送信アンテナ）、２００２ｂ  受信アンテナ（ユーザリンク用受信アンテナ）、２００３  アンテナ、２１０１〜２１０４  分波部、２２００  スイッチ部、２２０１〜２２０４  入力ポート、２２０５〜２２０８  出力ポート、２２０９  スイッチマトリックス、２２１１〜２２１４  入力側メモリ、２２１５〜２２１８  出力側メモリ、２３０１〜２３０４  合波部、２４００  チャネライザ制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１６Ｇ】
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【図１６Ｈ】
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【図１６Ｉ】
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【図１６Ｊ】
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