【手続補正書】
【提出日】平成20年12月9日(2008.12.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定の機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続された第１のトランジスタと第２のトランジスタで構成され、前記第１のトランジスタはゲート酸化膜厚の厚さがそれぞれ異なる第１のゲートおよび第２のゲートを有するダブルゲート型トランジスタであって、
前記第１のゲートの電位と前記第２のゲートの電位のそれぞれが独立に制御され、
前記第２のゲートが遮断状態の時、前記第１のゲートに印加される電位に従って、第１の電流が前記第１のトランジスタを通して流れ、
前記第１のゲートが遮断状態の時、前記第２のゲートに印加される電位に従って、第２の電流が前記第１のトランジスタを通して流れることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１のゲートのゲート酸化膜厚は、前記第２のゲートのゲート酸化膜厚よりも薄いことを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
前記第１のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第２のトランジスタは、ｐチャネル型のダブルゲート型トランジスタであって、
前記第１のトランジスタのソースがロウの電位の電源線に接続され、
前記第２のトランジスタのソースがハイの電位の電源線に接続され、
前記第1および第２のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記第１のトランジスタの第２ゲートと前記第２のトランジスタの第１および第２のゲートのそれぞれが相互に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１において、
前記第1のトランジスタは、nチャネル型のダブルゲート型トランジスタであり、前記第２のトランジスタは、ｐチャネル型のシングル型トランジスタであって、
前記第1のトランジスタのソースがロウの電位の電源線に接続され、
前記第２のトランジスタのソースがハイの電位の電源線に接続され、
前記第１および第２のトランジスタのそれぞれのドレインが前記電源スイッチの制御端子に接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記電源スイッチは、第１および第２のゲートを有するnチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第１のゲートは前記第１および第２のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記nチャネル型のダブルゲート型トランジスタの第１および第２のゲートが互いに接続されるとともに、前記第１のゲートが前記第１および第２のトランジスタのドレインに接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
前記電源スイッチは、nチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタのゲートは前記第１および第２のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの接地電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
前記電源スイッチは、ｐチャネル型のダブルゲート型トランジスタで構成され、該ダブルゲート型トランジスタの第１のゲートは、前記第１および第２のトランジスタのドレインに接続され、該ダブルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１において、
前記電源スイッチは、ｐチャネル型のシングルゲート型トランジスタで構成され、該シングルゲート型トランジスタのゲートは前記第１および第２のトランジスタのドレインに接続され、該シングルゲート型トランジスタのドレインは前記所定の機能を有する回路ブロックの電源電位線に接続されていることを特徴とする半導体集積回路装置。
【請求項１１】
論理機能を有する回路ブロックの電源を遮断するための電源スイッチと、前記電源スイッチを制御する駆動回路とを備え、
前記駆動回路は、互いのドレインが電気的に接続されると共に前記電源スイッチの制御端子に接続された第１のトランジスタと第２のトランジスタで構成され、
前記第１のトランジスタは、第１のゲート酸化膜厚を有する第１のゲートと、前記第１のゲート酸化膜厚より厚いゲート酸化膜厚を有する第２のゲートとを具備するダブルゲート型トランジスタであって、
前記第１のゲートの電位と前記第２のゲートの電位のそれぞれが独立に制御され、
前記第２のゲートが遮断状態の時、前記第１のゲートに印加される電位に従って、第１の電流が前記第１のトランジスタを通して流れ、
前記第１のゲートが遮断状態の時、前記第２のゲートに印加される電位に従って、第２の電流が前記第１のトランジスタを通して流れることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第１のトランジスタは、nチャネル型のダブルゲート型トランジスタであって、
前記第１のゲートをロウの電位に、前記第２のゲートをハイの電位にすることにより、前記第１のトランジスタのドレインの電位がロウの電位に設定され、前記電源スイッチが遮断されることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、
前記第１のトランジスタは、ｎチャネル型のダブルゲート型トランジスタであり、
前記第２のトランジスタは、第３のゲート酸化膜厚を有する第３のゲートと、前記第３のゲート酸化膜厚より厚いゲート酸化膜厚を有する第４のゲートを具備するｐチャネル型のダブルゲート型トランジスタであって、
前記第３のゲートをハイの電位にし、前記第４のゲートをロウの電位にすることにより、前記第２のトランジスタのドレインの電位がハイの電位に設定され、前記電源スイッチがオンすることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記第１のトランジスタの第２のゲートと、前記第２のトランジスタの第１および第２のゲートが互いに接続されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１１において、
前記第１のトランジスタは、ｎチャネル型のダブルゲート型トランジスタであり、
前記第２のトランジスタは、第３のゲート酸化膜厚を有する第３のゲートと、前記第３のゲート酸化膜厚より厚いゲート酸化膜厚を有する第４のゲートを具備するｐチャネル型のダブルゲート型トランジスタであって、
前記第１のトランジスタの第１ゲートには、前記所定の機能を有する回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第１のトランジスタの第２のゲートには、前記所定の機能を有する回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力され、
前記第２のトランジスタの第３のゲートには前記所定の機能を有する回路ブロックが動作しない状態になった場合に、所定の時間ロウとなり、前記所定の時間以外の時間にはハイとなる信号が入力され、
前記第２のトランジスタの第４ゲートには、前記回路ブロックが動作している状態ではハイとなり、動作していない状態ではロウとなる信号が入力されることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１１において、
前記電源スイッチは、nチャネル型のダブルゲート型トランジスタで構成され、
前記電源スイッチが遮断された状態から導通した状態に変化する際に、
該トランジスタの第２のゲートがオンし、所定の時間が経過した後に、該トランジスタの第１のゲートがオンすることにより、前記電源スイッチから接地電位線に流れる電流ノイズを小さくすることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１において、
前記所定の機能を有する回路ブロックがメモリ回路ブロックであって、
前記第１および第２のトランジスタのドレインは、前記メモリ回路のワード線に接続されていることを特徴とする半導体集積回路装置。
【請求項１８】
請求項１において、
前記所定の機能を有する回路ブロックがメモリ回路ブロックであって、
前記電源スイッチは、ゲート酸化膜厚の厚さがそれぞれ異なる第１のゲートおよび第２のゲートを有するｎチャネル型のダブルゲート型トランジスタで構成され、
前記第１のゲートがロウの電位に、前記第２のゲートがハイの電位に設定された場合に、該トランジスタのドレインに接続された前記メモリ回路ブロックの接地電位線の電位が、所定の電位以下に制御されることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１において、
電源スイッチを介して接地電位線に接続された第１の回路ブロックと、電源スイッチを介することなく接地電位線に接続された第２の回路ブロックと、を備え、
前記電源スイッチが前記駆動回路により制御されることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記第１の回路ブロックが第１ラッチ回路からなり、前記第２の回路ブロックが第２ラッチ回路からなるフリップフロップ回路であって、
前記第１ラッチ回路は、前記ダブルゲート型トランジスタを備え、前記第１ラッチ回路の電源線には電源が接続され、
前記第２ラッチ回路は、前記第１ラッチ回路よりも動作速度の遅い回路で構成され、
前記第２ラッチ回路が動作しない状態では、前記第２ラッチ回路の電源は、前記電源スイッチにより遮断される電源線に接続され、
前記第２ラッチ回路に供給される電源が遮断される前に、前記第２ラッチ回路に記憶されているデータを前記第１ラッチ回路に記憶させることを特徴とする半導体集積回路装置。