【手続補正書】
【提出日】平成21年5月28日(2009.5.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子が第１の配線基板に形成され、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子が第２の配線基板に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１および第２の外部接続端子がお互いに独立したリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１の外部接続端子がリードフレームで構成され、前記第２の外部接続端子が配線基板に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする半導体装置。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１の外部接続端子が配線基板に形成され、前記第２の外部接続端子がリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする半導体装置。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１および第２の外部接続端子が同一のフレキシブル配線基板に形成されること、および該フレキシブル配線基板を折り曲げて、該半導体装置の下面に前記第１の外部接続端子を配置し、該半導体装置の上面に前記第２の外部接続端子を配置し、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする半導体装置。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
上記目的を達成するため、請求項１に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子が第１の配線基板に形成され、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子が第２の配線基板に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項２に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、前記半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１および第２の外部接続端子がお互いに独立したリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１および第２の外部接続端子がお互いに独立したリードフレームで構成できるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項３に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、前記半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１の外部接続端子がリードフレームで構成され、前記第２の外部接続端子が配線基板に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１の外部接続端子がリードフレームで構成できるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項４に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１の外部接続端子が配線基板に形成され、前記第２の外部接続端子がリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第２の外部接続端子がリードフレームで構成できるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項５に記載の半導体装置は、半導体チップと、該半導体チップから周辺に取り出された複数の外部接続端子とが、パッケージング部材により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板などと電気的に接続するための第１の外部接続端子と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子とを備え、前記第１および第２の外部接続端子が同一のフレキシブル配線基板に形成されること、および該フレキシブル配線基板を折り曲げて、該半導体装置の下面に前記第１の外部接続端子を配置し、該半導体装置の上面に前記第２の外部接続端子を配置し、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子を形成したことを特徴とする。このような構成にすることによって、前記第２の外部接続端子を用いて第２の半導体装置と接続することにより、該半導体装置のパッケージ封止後あるいはマザー基板などのプリント基板に実装後であっても、マルチチップ構成を容易に実現することが可能になる。さらに汎用の半導体装置を用いて回路の実装面積を最小化することができ、半導体装置間の配線距離を最短にすることができるため、電気信号の品質性能確保や低消費電力を実現すること、および不要輻射の低減を実現することが可能となる。また第２の半導体装置に汎用の半導体装置を用いることができると共に、第１および第２の外部接続端子が同一のフレキシブル配線基板に形成されるため、大幅な開発期間の短縮、開発投資のコストダウンを実現させることが可能となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の上面図および断面図である。図１に示す半導体装置は、半導体チップ101と、半導体チップ101から周辺に取り出された複数の外部接続端子とが、パッケージング部材102により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板105などと電気的に接続するための第１の外部接続端子108と、該半導体装置と第２の半導体装置104とを電気的に接続するための第２の外部接続端子111とを備え、第１の外部接続端子108がリードフレームで構成され、第２の外部接続端子111が配線基板に形成され、第２の半導体装置104を該半導体装置の上面に積層構造で接続するように第２の外部接続端子111を形成した構造を有している。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体装置の断面図である。図２に示す半導体装置は、半導体チップ201と、半導体チップ201から周辺に取り出された複数の外部接続端子とが、パッケージング部材202により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板206などと電気的に接続するための第１の外部接続端子204が第１の配線基板203に形成され、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子205が第２の配線基板208に形成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子205を形成した構造を有している。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
（実施の形態３）
図３は、本発明の実施の形態３に係る半導体装置の断面図である。図３に示す半導体装置は、半導体チップ301と、半導体チップ301から周辺に取り出された複数の外部接続端子とが、パッケージング部材302により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板303などと電気的に接続するための第１の外部接続端子304と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子305とを備え、前記第１および第２の外部接続端子がお互いに独立したリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子305を形成した構造を有している。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
（実施の形態４）
図４は、本発明の実施の形態４に係る半導体装置の断面図である。図４に示す半導体装置は、半導体チップ401と、半導体チップ401から周辺に取り出された複数の外部接続端子とが、パッケージング部材402により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板406などと電気的に接続するための第１の外部接続端子404と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子405とを備え、第１の外部接続端子404が配線基板403に形成され、第２の外部接続端子405がリードフレームで構成され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子405を形成した構造を有している。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
（実施の形態５）
図５は、本発明の実施の形態５に係る半導体装置の断面図である。図５に示す半導体装置は、半導体チップ501と、半導体チップ501から周辺に取り出された複数の外部接続端子とが、パッケージング部材502により封止されたプログラマブルロジック半導体装置または演算処理用半導体装置であって、該半導体装置を実装するプリント基板506などと電気的に接続するための第１の外部接続端子504と、該半導体装置と第２の半導体装置とを電気的に接続するための第２の外部接続端子505とを備え、前記第１および第２の外部接続端子が同一のフレキシブル配線基板503に形成されること、および該フレキシブル配線基板503を折り曲げて、該半導体装置の下面に第１の外部接続端子504を配置し、該半導体装置の上面に第２の外部接続端子505を配置し、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子505を形成した構造を有している。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
（実施の形態６）
図６は、本発明の実施の形態６に係る半導体装置の断面図である。図６に示す半導体装置は、図１の半導体装置において、該半導体装置を構成する配線基板603上に、１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように外部接続端子用パッド605を形成した構造を有している。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
（実施の形態７）
図７は、本発明の実施の形態７に係る半導体装置の断面図である。図７に示す半導体装置は、図２の半導体装置において、該半導体装置を構成する第１の配線基板702または第２の配線基板709のいずれか一方または両方に凹部を設け、その凹部内に半導体チップ701が収まる構造を有し、第１または第２の配線基板の凹部内には１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子705を形成した構造を有している。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
（実施の形態８）
図８は、本発明の実施の形態８に係る半導体装置の断面図である。図８に示す半導体装置は、図２または図７の半導体装置において、第１の外部接続端子804を有する第１の配線基板803と第２の外部接続端子805を有する第２の配線基板808とが、フレキシブル配線基板809で接続され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子805を形成した構造を有している。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
（実施の形態９）
図９は、本発明の実施の形態９に係る半導体装置の断面図である。図９に示す半導体装置は、図５の半導体装置において、該半導体装置を構成するフレキシブル配線基板903にエンボス状に凹部を設け、その凹部内に半導体チップ901が収まる構造を有し、フレキシブル配線基板903の凹部内には１個または複数の半導体チップが装着され、第２の半導体装置を該半導体装置の上面に積層構造で接続するように第２の外部接続端子905を形成した構造を有している。