【手続補正書】
【提出日】平成21年8月6日(2009.8.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記電源装置が、
前記不揮発性半導体メモリ装置の前記半導体基板を常に接地電位にする接地回路と、
前記書き込み時に前記第１拡散領域又は第２拡散領域と前記ゲート電極に印加するための正又は負の書き込み電圧を発生する書き込み電圧発生回路と、
前記消去時に前記ゲート電極に印加するために前記書き込み電圧より絶対値が大きく同極性の消去電圧を発生する消去電圧発生回路と
を有することを特徴とする請求項６記載の半導体メモリ・システム。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
第１導電型の半導体基板の表面付近に該半導体基板より不純物濃度が高い第１導電型の高濃度領域を１つ又は間隔をあけて２つ形成する工程と、
前記半導体基板の後工程でソース領域とドレイン領域とを互いに離間して形成する領域の間の領域の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と前記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程と、
前記積層膜の上部にゲート電極を形成する工程と、
前記半導体基板の表面付近に前記高濃度領域を挟んで互いに離間して対向する第２導電型の拡散領域によるソース領域とドレイン領域とを、前記高濃度領域が１つの場合はいずれか一方のみが該高濃度領域に接するように、前記高濃度領域が２つの場合は前記ソース領域が一方の高濃度領域にのみ、前記ドレイン領域が他方の高濃度領域にのみ接するように形成する工程と
を有することを特徴とする不揮発性半導体メモリ装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
この発明による不揮発性半導体メモリ装置の製造方法は、次の各工程を有することを特徴とする。
第１導電型の半導体基板の表面付近に第２導電型の拡散領域によるソース領域とドレイン領域を互いに離間して形成する工程、
上記半導体基板の上記ソース領域とドレイン領域との間の領域の一部に上記ソース領域とドレイン領域とのいずれか一方にのみ接するように、上記半導体基板より不純物濃度が高い第１導電型の高濃度領域を少なくとも１つ形成する工程、
上記ソース領域とドレイン領域との間の領域の上記半導体基板の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と上記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程、
上記積層膜の上部にゲート電極を形成する工程、
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
この発明による不揮発性半導体メモリ装置の製造方法はまた、次の各工程を有するようにしてもよい。
第１導電型の半導体基板の表面付近に該半導体基板より不純物濃度が高い第１導電型の高濃度領域を１つ又は間隔をあけて２つ形成する工程、
上記半導体基板の後工程でソース領域とドレイン領域とを互いに離間して形成する領域の間の領域の上部に複数の絶縁膜を積層して積層膜を形成し、その積層膜と上記高濃度領域とが平面的に重なる部分の該積層膜を構成する最上層の絶縁膜の膜厚を他の部分に比べて薄くする工程、
上記積層膜の上部にゲート電極を形成する工程、
上記半導体基板の表面付近に上記高濃度領域を挟んで互いに離間して対向する第２導電型の拡散領域によるソース領域とドレイン領域とを、上記高濃度領域が１つの場合はいずれか一方のみが該高濃度領域に接するように、上記高濃度領域が２つの場合は上記ソース領域が一方の高濃度領域にのみ、上記ドレイン領域が他方の高濃度領域にのみ接するように形成する工程、
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
この不揮発性半導体メモリ装置４においては、第４拡散領域１８での閾値電圧ＶＴａと第３拡散領域である高濃度領域１６ｂでの閾値電圧ＶＴｂと高濃度領域１６ａでの閾値電圧ＶＴｃの３つの異なる閾値電圧が存在する。
消去後の閾値電圧ＶＴは、積層膜１４に蓄積された負電荷が正電荷の注入によって中和され、高濃度領域１６ａでの閾値電圧ＶＴｃと高濃度領域１６ｂでの閾値電圧ＶＴｂとが十分低い値になるため、ＶＴ＝ＶＴａとなり、この不揮発性半導体メモリ装置４が製造された時点で決まった値になる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
〔半導体メモリ・システムの実施例：図６〜図１０〕
次に、この発明による半導体メモリ・システムの実施例について説明する。
この発明による前述した各実施例の不揮発性半導体メモリ装置は、いずれも半導体基板１１を常に０Ｖ（接地電位）に保ち、ゲート電極１５及びソース領域１２又はドレイン領域１３に同極性の書き込み電圧を印加して情報を書き込み、ゲート電極１５に書き込み電圧と同極性の消去電圧を印加することによってその情報を消去することができる。
そのための半導体メモリ・システムの実施例について以下に説明する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
不揮発性半導体メモリ装置２の積層膜１４のソース領域１２に近い端部側に情報を書き込む場合は、切替スイッチＳ３の可動接点を固定接点Ｓ３Ｗに、切替スイッチＳ１の可動接点を固定接点Ｓ１Ｗに、切替スイッチＳ２の可動接点を固定接点Ｓ２０にそれぞれ切り替える。これにより、Ｇ端子に書き込みゲート電圧ＶＧｗが、Ｓ端子に書き込みソース電圧（書き込みドレイン電圧ＶＤｗと同じ）がそれぞれ印加され、Ｄ端子とＢ端子は０Ｖになる。
書き込みも消去も行わない定常状態では、図１０に示す状態から、切替スイッチＳ１の可動接点を固定接点Ｓ１０に切り替える。これにより４つの端子は全て０Ｖになる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
なお、これらの実施例における各切替スイッチＳ１〜Ｓ３を省略して、不揮発性半導体メモリ装置のＳ端子、Ｄ端子、及びＧ端子をそれぞれ高抵抗を介して接地しておき、書き込み時にだけ、書き込み電圧発生回路３２が書き込みゲート電圧ＶＧｗを発生してＧ端子に印加するとともに、書き込みドレイン電圧ＶＤｗ又は書き込みソース電圧を発生してＤ端子又はＳ端子に印加し、消去時にだけ、消去電圧発生回路３３が消去ゲート電圧ＶＧｅを発生してＧ端子に印加するようにしてもよい。書き込み電圧発生回路３２及び消去電圧発生回路３３が電圧を発生しないときは、その各電圧出力端子はハイインピーダンス（又はオープン）になるようにする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１０８
【補正方法】変更
【補正の内容】
【０１０８】
次に、図２０に示すように、トップ酸化膜１４３上にフォトレジスト４８を知られているフォトリソグラフィ技術を用いて形成する。そして、そのフォトレジスト４８をマスクとして、積層膜１４を構成するトップ酸化膜１４３とメモリ窒化膜１４２とトンネル酸化膜１４１とをドライエッチングして除去する。
この工程によって積層膜１４を整形し、半導体基板１１の後工程でソース領域１２とドレイン領域１３とを互いに離間して形成する領域の間の領域の上部にのみ積層膜１４を形成することになる。その後、フォトレジスト４８をウェットエッチングにより除去する。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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