(57)【要約】【課題】アレイ基板及びその製造方法、並びにそれを備えた液晶表示装置を提供する。【解決手段】本発明のアレイ基板は、ＩＰＰ方式を利用して製造できる。第１モールドを利用してゲートライン、ゲート電極及び共通ラインが形成され、基板上にゲート絶縁膜と第１平坦膜が形成され、第２モールドを利用して半導体層が形成され、第２平坦膜上に第２平坦膜が形成され、第３モールドを利用してデータライン及びソース／ドレイン電極が形成され、第４モールドを利用して形成されたコンタクトホールを有する保護膜が形成され、第５モールドを利用して画素電極が形成される。【選択図】図２ｂ
2008009430.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１方向に配置されたゲートラインと、
前記ゲートラインから伸びたゲート電極と、
前記ゲートラインを含む前記基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の第１領域上に配置された第１平坦膜と、
前記ゲート絶縁膜の第２領域及び前記第１平坦膜上に配置された半導体層と、
前記第１平坦膜上に配置された第２平坦膜と、
データラインと、
前記データラインから伸び、前記半導体層及び前記第２平坦膜上に配置されたソース電極と、
前記ソース電極から離間し、前記半導体層及び前記第２平坦膜上に配置されたドレイン電極と、
前記第２平坦膜、前記ソース電極、前記ドレイン電極及び前記半導体層上に配置された保護膜と、
前記第１コンタクトホールを介して前記ドレイン電極と電気的に接続し、前記保護膜上に配置された画素電極と、を含むことを特徴とするアレイ基板。
【請求項２】
前記第１平坦膜は、前記ゲートラインに対応する前記ゲート絶縁膜の前記第１領域の上部面と同じ高さを有することを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記第２平坦膜は、前記半導体層の上部面と同じ高さを有することを特徴とする請求項１に記載のアレイ基板。
【請求項４】
前記データラインは、前記第１方向に交差する第２方向に前記第２平坦膜上に配置されることを特徴とする請求項１に記載のアレイ基板。
【請求項５】
前記半導体層は、前記第１平坦膜の上部面に重なることを特徴とする請求項１に記載のアレイ基板。
【請求項６】
前記第１平坦膜は、前記ゲート絶縁膜と異なる物質を含むことを特徴とする請求項１に記載のアレイ基板。
【請求項７】
前記第１平坦膜は、前記ゲート絶縁膜と同じ物質を含むことを特徴とする請求項１に記載のアレイ基板。
【請求項８】
前記第２平坦膜は、前記ゲート絶縁膜と異なる物質を含むことを特徴とする請求項１に記載のアレイ基板。
【請求項９】
前記第２平坦膜は、前記ゲート絶縁膜と同じ物質を含むことを特徴とする請求項１に記載のアレイ基板。
【請求項１０】
前記画素電極は、前記画素電極から伸びた複数の画素電極棒を含むことを特徴とする請求項１に記載のアレイ基板。
【請求項１１】
前記ゲートラインに平行に配置された共通ラインと、
第２コンタクトホールを介して前記共通ラインと電気的に接続し、前記保護膜上に配置された共通電極をさらに含むことを特徴とする請求項１に記載のアレイ基板。
【請求項１２】
前記共通電極は、前記共通電極から伸びた複数の共通電極棒を含むことを特徴とする請求項１１に記載のアレイ基板。
【請求項１３】
前記第１平坦膜は、有機絶縁物質及び無機絶縁物質のうちの何れか一つで形成されることを特徴とする請求項１に記載のアレイ基板。
【請求項１４】
前記第２平坦膜は、有機絶縁物質及び無機絶縁物質のうちの何れか一つで形成されることを特徴とする請求項１に記載のアレイ基板。
【請求項１５】
カラーフィルタ基板と、
基板上に第１方向に配置されたゲートラインと、前記ゲートラインから伸びたゲート電極と、前記ゲートラインを含む前記基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の第１領域上に配置された第１平坦膜と、前記ゲート絶縁膜の第２領域及び前記第１平坦膜上に配置された半導体層と、前記第１平坦膜上に配置された第２平坦膜と、データラインと、前記データラインから伸び、前記半導体層及び前記第２平坦膜上に配置されたソース電極と、前記ソース電極から離隔し、前記半導体層及び前記第２平坦膜上に配置されたドレイン電極と、前記第２平坦膜、前記ソース電極、前記ドレイン電極及び前記半導体層上に配置された保護膜と、前記第１コンタクトホールを介して前記ドレイン電極と電気的に接続し、前記保護膜上に配置された画素電極と、を含むアレイ基板と、
前記カラーフィルタ基板と前記アレイ基板との間に介在される液晶層と、を含むことを特徴とする液晶表示装置。
【請求項１６】
第１モールドを利用して、基板上にゲートライン、ゲート電極及び共通ラインを形成するステップと、
前記ゲートライン、前記ゲート電極及び前記共通ラインを含む前記基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜の第１領域上に第１平坦膜を形成するステップと、
第２モールドを利用して、前記ゲート絶縁膜の第２領域上に半導体層を形成するステップと、
前記第１平坦膜上に第２平坦膜を形成するステップと、
第３モールドを利用して、第２平坦膜上にデータライン、前記半導体層上にソース電極及びドレイン電極を形成するステップと、
第４モールドを利用して、第１及び第２コンタクトホールを有する保護膜を形成するステップと、
第５モールドを利用して、前記保護膜上に前記第１コンタクトホールを介して前記ドレイン電極に電気的に接続した画素電極を形成するステップと、を含むことを特徴とするアレイ基板の製造方法。
【請求項１７】
前記第１平坦膜を形成するステップは、
前記ゲート絶縁膜上に第１物質を蒸着するステップと、
前記ゲート絶縁膜の前記第２領域が露出するように、前記第１物質を平坦化するステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１８】
前記第２平坦膜を形成するステップは、
前記第１平坦膜及び前記半導体層上に第２物質を蒸着するステップと、
前記半導体層が露出するように、前記第２物質を平坦化するステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項１９】
前記ゲートライン、前記ゲート電極、及び前記共通ラインを形成するステップは、ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ工程を利用することを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２０】
前記半導体層を形成するステップは、ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ工程を利用することを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２１】
前記データライン、前記ソース電極、及び前記ドレイン電極を形成するステップは、ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ工程を利用することを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２２】
前記第５モールドを利用して、前記保護膜上に前記第２コンタクトホールを介して前記共通ラインと電気的に接続した共通電極を形成するステップをさらに含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２３】
前記共通電極は、前記共通電極から伸びた複数の共通電極棒を含むことを特徴とする請求項２２に記載のアレイ基板の製造方法。
【請求項２４】
前記保護膜上に前記画素電極及び前記共通電極を形成するステップは、ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ工程を利用することを特徴とする請求項２２に記載のアレイ基板の製造方法。
【請求項２５】
前記共通電極を形成するステップは、
前記保護膜上に透明な導電物質を形成するステップと、
前記第５モールドを利用して、前記透明な導電物質上に第４エッチングレジストパターンを形成するステップと、
前記第４エッチングレジストパターンを利用して、前記透明な導電物質をパターニングするステップと、を含むことを特徴とする請求項２２に記載のアレイ基板の製造方法。
【請求項２６】
前記画素電極は、前記画素電極から伸びた複数の画素電極棒を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２７】
前記第１及び第２コンタクトホールを有する前記保護膜を形成するステップは、ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ工程を利用することを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２８】
前記第１平坦膜は、有機絶縁物質及び無機絶縁物質のうちの何れか一つで形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項２９】
前記第１平坦膜は、前記ゲート絶縁膜と同じ物質から形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３０】
前記第１平坦膜は、前記ゲート絶縁膜と異なる物質から形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３１】
前記第２平坦膜は、前記第１平坦膜と同じ物質から形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３２】
前記第２平坦膜は、前記第１平坦膜と異なる物質から形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３３】
前記ゲートライン、前記ゲート電極、及び前記共通ラインを形成するステップは、
前記基板上に第１金属膜を形成するステップと、
第１モールドを利用して、前記第１金属膜上に第１エッチングレジストパターンを形成するステップと、
前記第１エッチングレジストパターンを利用して、第１金属膜をパターニングするステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３４】
前記第１モールドのパターンの厚さは、前記第１エッチングレジストパターンの厚さより大きいことを特徴とする請求項３３に記載のアレイ基板の製造方法。
【請求項３５】
前記第１エッチングレジストパターンは、前記第１モールドより大きい表面エネルギーを有するレジスト物質から形成されることを特徴とする請求項３３に記載のアレイ基板の製造方法。
【請求項３６】
前記レジスト物質は、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、及び１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つを含むことを特徴とする請求項３５に記載のアレイ基板の製造方法。
【請求項３７】
前記半導体層を形成するステップは、
前記ゲート絶縁膜及び前記第１平坦膜上に半導体物質を形成するステップと、
前記第２モールドを利用して、前記半導体物質上に第２エッチングレジストパターンを形成するステップと、
前記第２エッチングレジストパターンを利用して、前記半導体物質をパターニングするステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項３８】
前記第２モールドのパターンの厚さは、前記第２エッチングレジストパターンの厚さより大きいことを特徴とする請求項３７に記載のアレイ基板の製造方法。
【請求項３９】
前記第２エッチングレジストパターンは、前記第２モールドより大きい表面エネルギーを有するレジスト物質から形成されることを特徴とする請求項３７に記載のアレイ基板の製造方法。
【請求項４０】
前記レジスト物質は、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、及び１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つを含むことを特徴とする請求項３９に記載のアレイ基板の製造方法。
【請求項４１】
前記データライン、前記ソース電極及び前記ドレイン電極を形成するステップは、
前記半導体層及び前記第２平坦膜上に第２金属膜を形成するステップと、
前記第３モールドを利用して、前記第２金属膜上に第３エッチングレジストパターンを形成するステップと、
前記第３エッチングレジストパターンを利用して、第２金属膜をパターニングするステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項４２】
前記第３モールドのパターンの厚さは、前記第３エッチングレジストパターンの厚さより大きいことを特徴とする請求項４１に記載のアレイ基板の製造方法。
【請求項４３】
前記第３エッチングレジストパターンは、前記第３モールドより大きい表面エネルギーを有するレジスト物質から形成されることを特徴とする請求項４１に記載のアレイ基板の製造方法。
【請求項４４】
前記レジスト物質は、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、及び１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つを含むことを特徴とする請求項４３に記載のアレイ基板の製造方法。
【請求項４５】
前記第１及び第２コンタクトホールを有する前記保護膜を形成するステップは、
前記第２平坦膜上に絶縁物質を形成するステップと、
前記第４モールドを利用して、前記ドレイン電極が露出した前記第１コンタクトホールと所定のホールを形成するステップと、
前記ホールを介して前記第１及び第２平坦膜をパターニングして、前記共通ラインが露出した前記第２コンタクトホールを形成するステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項４６】
前記画素電極を形成するステップは、
前記保護膜上に透明な導電物質を形成するステップと、
前記第５モールドを利用して、前記透明な導電物質上に第４エッチングレジストパターンを形成するステップと、
前記第４エッチングレジストパターンを利用して、前記透明な導電物質をパターニングするステップと、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
【請求項４７】
前記第５モールドのパターンの厚さは、前記第４エッチングレジストパターンの厚さより大きいことを特徴とする請求項４６に記載のアレイ基板の製造方法。
【請求項４８】
前記第４エッチングレジストパターンは、前記第５モールドより大きい表面エネルギーを有するレジスト物質から形成されることを特徴とする請求項４６に記載のアレイ基板の製造方法。
【請求項４９】
前記レジスト物質は、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、及び１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つを含むことを特徴とする請求項４８に記載のアレイ基板の製造方法。
【請求項５０】
前記第１平坦膜は、前記ゲートライン、前記ゲート電極及び前記共通ラインに対応しない前記ゲート絶縁膜の前記第１領域上に形成されることを特徴とする請求項１６に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、さらに詳細には、簡単かつ低廉であり、高解像度のパターンを有するアレイ基板及びその製造方法、並びにそれを備えた液晶表示装置に関する。
【背景技術】
【０００２】
最近、半導体素子及び表示装置を製造するためのパターニング技術に対する関心が高まっている。このようなパターニング技術は、半導体素子及び表示装置の小型化、高集積化及び量産性に大きな影響を及ぼす。すなわち、パターニング技術が複雑になるほど、量産性が低下し、かつ、不良率が高まることになる。
【０００３】
従来のパターニング技術は、光に反応するフォトレジストレジン（ｐｈｏｔｏｒｅｓｉｓｔ  ｒｅｓｉｎ）を利用したフォトリソグラフィ（ｐｈｏｔｏ  ｌｉｔｈｏｇｒａｐｈｙ）方式が主に用いられた。
【０００４】
図１ａ〜図１Ｅは、従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【０００５】
図１ａに示すように、基板１０上に金属物質を蒸着して金属膜（ｍｅｔａｌ  ｆｉｌｍ）２０ａを形成する。
次に、前記金属膜２０ａ上にフォトレジストレジンを形成して、感光性膜（ｐｈｏｔｏｒｅｓｅｓｔ  ｆｉｌｍ）９０を形成する。
【０００６】
図１ｂに示すように、前記感光性膜９０上に前記マスクＭを位置させた後、光を照射する。
【０００７】
図１ｃに示すように、前記マスクＭを通過した光に照射された前記感光性膜９０から硬化領域９０ａが形成される。
前記基板１０を現像して、硬化領域９０ａを除いた感光性膜９０を除去する。したがって、硬化領域９０ａを有する感光性パターンが形成される。
【０００８】
図１ｄに示すように、前記感光性パターンをマスクとしてエッチング工程を行う。
【０００９】
図１ｅに示すように、エッチング工程後に前記感光性パターンをストリップすることによって、前記基板１０上に金属パターン２０を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のフォトリソグラフィ方式は、１つの金属パターンを形成するために、蒸着工程、露光工程、現像工程、エッチング工程及びストリップ工程などのような５つの工程が必要なため、工程が複雑になるという問題がある。
【００１１】
また、従来のフォトリソグラフィ方式は、光を照射するための光ソースを有する露光装置が必要である。しかしながら、このような露光装置は、かなり高価なので、このような露光装置を利用してパターンを形成する場合、工程費用が増加するという問題がある。
【００１２】
その上、従来のフォトリソグラフィ方式は、光を利用して感光パターンを形成する。しかし、露光装置の限界によって光が回折して、このような回折光により感光パターンが精密に形成されなくなる。これにより、このような感光パターンにより形成された金属パターンも精密にパターンされなくなるため、高解像度のパターンを得ることができないという問題がある。また、このように精密でないパターンにより歩留まりがかなり低下するという問題がある。
【００１３】
そこで、本発明は、上述の問題点に鑑みてなされたもので、その目的は、非露光工程を利用してパターニングをすることにより、簡素かつ低廉に微細パターンを形成することができるアレイ基板及びその製造方法、並びにそれを備えた液晶表示装置を提供することにある。
【００１４】
また、本発明の他の目的は、非露光工程を利用してパターニングをすることにより、高解像度のパターンを得ることができ、歩留まりが向上することができるアレイ基板及びその製造方法、並びにそれを備えた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成すべく、本発明の第１の実施形態によれば、アレイ基板は、基板上に第１方向に配置されたゲートラインと、前記ゲートラインから伸びたゲート電極と、前記ゲートラインを含む前記基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の第１領域上に配置された第１平坦膜と、前記ゲート絶縁膜の第２領域及び前記第１平坦膜上に配置された半導体層と、前記第１平坦膜上に配置された第２平坦膜と、データラインと、前記データラインから伸び、前記半導体層及び前記第２平坦膜上に配置されたソース電極と、前記ソース電極から離間し、前記半導体層及び前記第２平坦膜上に配置されたドレイン電極と、前記第２平坦膜、前記ソース電極、前記ドレイン電極及び前記半導体層上に配置された保護膜と、前記第１コンタクトホールを介して前記ドレイン電極と電気的に接続し、前記保護膜上に配置された画素電極と、を含む。
【００１６】
また、本発明の第２の実施形態によれば、液晶表示装置は、カラーフィルタ基板と、基板上に第１方向に配置されたゲートラインと、前記ゲートラインから伸びたゲート電極と、前記ゲートラインを含む前記基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜の第１領域上に配置された第１平坦膜と、前記ゲート絶縁膜の第２領域及び前記第１平坦膜上に配置された半導体層と、前記第１平坦膜上に配置された第２平坦膜と、データラインと、前記データラインから伸び、前記半導体層及び前記第２平坦膜上に配置されたソース電極と、前記ソース電極から離間し、前記半導体層及び前記第２平坦膜上に配置されたドレイン電極と、前記第２平坦膜、前記ソース電極、前記ドレイン電極及び前記半導体層上に配置された保護膜と、前記第１コンタクトホールを介して前記ドレイン電極と電気的に接続し、前記保護膜上に配置された画素電極と、を含むアレイ基板と、前記カラーフィルタ基板と前記アレイ基板との間に介在される液晶層と、を含む。
【００１７】
また、本発明の第３の実施形態によれば、アレイ基板の製造方法は、第１モールドを利用して、基板上にゲートライン、ゲート電極及び共通ラインを形成するステップと、前記ゲートライン、前記ゲート電極及び前記共通ラインを含む前記基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜の第１領域上に第１平坦膜を形成するステップと、第２モールドを利用して、前記ゲート絶縁膜の第２領域上に半導体層を形成するステップと、前記第１平坦膜上に第２平坦膜を形成するステップと、第３モールドを利用して、第２平坦膜上にデータライン、前記半導体層上にソース電極及びドレイン電極を形成するステップと、第４モールドを利用して、第１及び第２コンタクトホールを有する保護膜を形成するステップと、第５モールドを利用して、前記保護膜上に前記第１コンタクトホールを介して前記ドレイン電極に電気的に接続した画素電極を形成するステップと、を含む。
【発明の効果】
【００１８】
本発明は、ＩＰＰ方式を利用してより精密なパターンを有するアレイ基板と液晶表示装置を製造することができる。
本発明は、フォトリソグラフィ方式を使用しないことで、工程費用を顕著に減らすことができ、かつ工数が減って工程が単純になりえる。
本発明は、モールドを利用してそのまま基板にパターンを転写させることによって、高解像度のパターンを得ることができ、かつ、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付した図面を参照して、本発明の実施形態に係るアレイ基板及び表示装置を説明する。
【００２０】
本発明の液晶表示装置用アレイ基板は、ＩＰＰ（ｉｎ−ｐｌａｎｅ  ｐｒｉｎｔｉｎｇ）方式を利用して製造され得る。ＩＰＰ方式は、光を利用する既存のフォトリソグラフィ方式とは異なり、光を利用しない非露光工程によりパターンを形成する。
【００２１】
例えば、基板上に金属膜を形成し、その上にエッチングレジスト膜（ｅｔｃｈｉｎｇ  ｒｅｓｉｓｔ  ｆｉｌｍ）を形成した後、予め凹凸にパターンされたモールドを前記エッチングレジスト膜に接触させて、エッチングレジスト膜とモールドとの間の表面エネルギーの差により発生した反発力とモールドの凹部パターンにエッチングレジスト膜が引き込まれる毛細管現象（ｃａｐｉｌｌａｒｙ  ｆｏｒｃｅ）を利用して、前記モールドの凹凸パターンが前記エッチングレジスト膜に転写される。すなわち、モールドの凹部パターンに対応したエッチングレジストパターンが形成され得る。
【００２２】
このように、ＩＰＰ方式を利用することによって、工程が単純になり、費用が低減され得る。また、モールドの凹凸パターンがそのまま基板に転写されるので、高解像度を有するパターンが形成され、歩留まりが顕著に向上することができる。
【００２３】
以下では、このようなＩＰＰ方式を利用して製造されたアレイ基板を説明する。以下では、ＩＰＰ方式を利用したアレイ基板として、ＩＰＳモード（ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ  ｍｏｄｅ）アレイ基板を例に上げて説明しているが、これに限定されず、ＴＮモード（ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ）を含む多様なモードのアレイ基板に適用され得る。また、本発明は、アレイ基板に限定されず、ＩＰＰ方式を利用してカラーフィルタ基板を製造することもできる。
【００２４】
図２ａは、本発明に係るアレイ基板を示す平面図であり、図２ｂは、図２ａにおけるＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線断面図である。
【００２５】
図２ａ及び図２ｂに示すように、基板１１０上に第１方向に沿ってゲートライン１１２が配置され、前記ゲートライン１１２から伸びたゲート電極１１４が配置される。前記ゲートライン１１２と平行に共通ライン１１５が配置される。前記共通ライン１１５は、前記ゲートライン１１２と同一の平面上に配置され得る。
【００２６】
前記ゲートライン１１２、前記ゲート電極１１４及び前記共通ライン１１５は、ＩＰＰ方式を利用して同時に形成され得る。
【００２７】
前記ゲートライン１１２を含む基板１１０上にゲート絶縁膜１１６が形成される。前記ゲート絶縁膜１１６は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００２８】
ＩＰＰ方式を利用してパターンを形成するためには、基板１１０上に形成されたパターン形成物質が平面上に配置されなければならない。これはＩＰＰ方式に用いられたモールドが平行な面を有するのに起因する。
【００２９】
前記ゲート絶縁膜１１６は、前記ゲートライン１１２、前記ゲート電極１１４及び前記共通ライン１１５により段差が形成され、このような段差により非均一な平面が発生する。
【００３０】
したがって、前記ゲートライン１１２、前記ゲート電極１１４、及び前記共通ライン１１５に対応するゲート絶縁膜１１６を除いた前記ゲート絶縁膜１１６上に、第１平坦膜１２０が配置される。前記第１平坦膜１２０の上部表面は、前記ゲートライン１１２、前記ゲート電極１１４、及び前記共通ライン１１５に対応したゲート絶縁膜１１６の上部表面と一致するように配置される。したがって、前記ゲートライン１１２、前記ゲート電極１１４、及び前記共通ライン１１５に対応するゲート絶縁膜１１６と前記第１平坦膜１２０により均一な平面が維持される。
【００３１】
前記第１平坦膜１２０は、前記ゲート絶縁膜１１６と同じ絶縁物質からなるか、又は異なる絶縁物質からなることができる。
【００３２】
前記第１平坦膜１２０を含む基板１１０上に前記ゲート電極１１４に対応した前記ゲート絶縁膜１１６上にアクティブ層とオーム接触層を含む半導体層１１８が配置される。
【００３３】
前記半導体層１１８は、前記ゲート絶縁膜１１６上にのみ形成されるので、半導体層１１８が形成された領域と半導体層１１８が形成されない領域との間に前記半導体層１１８により段差が発生する。
【００３４】
したがって、前記半導体層１１８を除いた第１平坦膜１２０上に、第２平坦膜１２２が配置される。前記第２平坦膜１２２の上部表面は、前記半導体層１１８の上部表面と一致するように配置される。したがって、前記半導体層１１８と前記第２平坦膜１２２により均一な平面が維持される。
【００３５】
前記第２平坦膜１２２は、前記ゲート絶縁膜１１６と同じ絶縁物質からなるか、又は異なる絶縁物質からなることができる。前記第２平坦膜１２２は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００３６】
前記第２平坦膜１２２を含む基板１１０上にデータライン１２４が配置され、前記データライン１２４から延設されたソース電極１２６ａが配置され、前記ソース電極１２６ａと離間するドレイン電極１２６ｂが配置される。前記データライン１２４は、前記ゲートライン１１２と交差する第２方向に沿って配置され得る。前記ゲートライン１１２と前記データライン１２４との交差により、画素領域が画定され得る。
【００３７】
前記データライン１２４、前記ソース電極１２６ａ、及び前記ドレイン電極１２６ｂは、ＩＰＰ方式を利用して同時に形成され得る。
【００３８】
したがって、前記ゲート電極１１４、前記半導体層１１８、前記ソース電極１２６ａ、及び前記ドレイン電極１２６ｂで構成された薄膜トランジスタ１２８が形成され得る。
【００３９】
前記データライン１２４を含む基板１１０上に保護膜１３０が配置される。前記保護膜１３０は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００４０】
前記保護膜１３０は、前記データライン１２４、前記ソース電極１２６ａ及び前記ドレイン電極１２６ｂに比べて、通常極めて厚く形成されるので、前記データライン１２４、前記ソース電極１２６ａ、及び前記ドレイン電極１２６ｂにより前記保護膜１３０に段差が発生しない。したがって、前記データライン１２４、前記ソース電極１２６ａ及び前記ドレイン電極１２６ｂの周辺にいかなる平坦膜も形成する必要がない。
【００４１】
前記保護膜１３０には、ＩＰＰ方式を利用して、前記ドレイン電極１２６ｂが露出した第１コンタクトホール１３２ａと、前記共通ライン１１５が露出した第２コンタクトホール１３２ｂとが形成される。
【００４２】
前記第１コンタクトホール１３２ａを介して前記ドレイン電極１２６ａと電気的に接続した画素電極１３４が配置され、前記画素電極１３４から延長して形成された複数の画素電極棒（ｂａｒ）１３４ａ、１３４ｂ、１３４ｃが配置される。また、前記第２コンタクトホール１３２ｂを介して前記共通ライン１１５と電気的に接続した共通電極１３６が配置され、前記共通電極１３６から延設された複数の共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄが配置される。前記画素電極棒１３４ａ、１３４ｂ、１３４ｃと前記共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄとは、互いに交互に形成され得る。
【００４３】
前記画素電極１３４、前記画素電極棒１３４ａ、１３４ｂ、１３４ｃ、前記共通電極１３６及び前記共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄは、ＩＰＰ方式を利用して同時に形成され得る。
【００４４】
以上の説明では、共通電極１３６と共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄが画素電極１３４と画素電極棒１３４ａ、１３４ｂ、１３４ｃと同時に同一の平面上に形成される。
【００４５】
しかし、本発明のＩＰＳモードアレイ基板は、共通電極１３６と共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄが画素電極１３４と画素電極棒１３４ａ、１３４ｂ、１３４ｃと異なる層に形成されることもできる。
【００４６】
例えば、共通ライン１１５を形成する時、前記共通ラインに一体に形成された共通電極と前記共通電極から延長して形成された共通電極棒が同時に形成され得る。このような場合、前記保護膜１３０上には、画素電極１３４と画素電極棒１３４ａ、１３４ｂ、１３４ｃのみが配置される。
【００４７】
したがって、本発明は、フォトリソグラフィ方式ではないＩＰＰ方式を利用してアレイ基板を製造することによって、工程が単純になり、露光装置を使用しないことにより工程費用が顕著に低減され、モールドを利用して直接基板にパターンを転写することで、高解像度のパターンを得ることができ、歩留まりを向上させることができる。
【００４８】
図３ａ乃至図１９ａは、本発明に係るアレイ基板の製造工程を説明するために示す断面図であり、図３ｂ乃至図１９ｂは、図３ａ乃至図１９ａの平面図である。
【００４９】
本発明は、非露光工程によりパターンを形成できるＩＰＰ方式を利用してアレイ基板を製造する。前記ＩＰＰ方式は、凹凸のパターンを有するモールドの接触により、反発力と毛細管現象を利用してモールドの凹部パターンへパネル物質を移動させて、所望のパターンを形成する方式である。
【００５０】
図３ａ及び図３ｂに示すように、アレイ基板を製造するために、まず基板１１０の全面に第１金属膜１１１を蒸着する。
【００５１】
前記第１金属膜１１１は、導電性を有する金属物質からなることができる。前記第１金属膜１１１は、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）または化学気相蒸着法（ＣＶＤ）を利用して蒸着され得る。
【００５２】
前記第１金属膜１１１にエッチングレジスト物質を塗布して、第１ＥＲ層１９０ａを形成する。
前記第１ＥＲ層１９０ａは、パターン形成のためのマスク物質であって、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つの物質からなることができる。これらの物質の表面エネルギーは、約３３〜４０ｍＪ／ｃｍ２である。
【００５３】
図４ａ及び図４ｂに示すように、第１ＥＲ（ｅｔｃｈｉｎｇ  ｒｅｓｉｓｔ）層１９０ａ上に凹凸パターンを有する第１モールド３００ａが位置する。
【００５４】
前記第１モールド３００ａは、表面エネルギーが約２０ｍＪ／ｃｍ２を有するＰＤＭＳ（ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）からなることができる。したがって、前記第１モールド３００ａと前記第１ＥＲ層１９０ａとの間には、約１３〜２０ｍＪ／ｃｍ２の表面エネルギー差が発生する。したがって、前記第１モールド３００ａが前記第１ＥＲ層１９０ａに接触する場合、前記第１ＥＲ層１９０ａは、前記第１モールド３００ａに対して反発する反発力が発生するようになる。また、前記第１モールド３００ａが前記第１ＥＲ層１９０ａに接触する場合、前記第１モールド３００ａの凸部パターンに対応した第１ＥＲ層１９０ａが前記第１モールド３００ａの凹部パターンへ移動する毛細管現象が発生する。このような毛細管現象は、前記第１モールド３００ａの凹部パターンの幅や厚さまたは前記第１ＥＲ層１９０ａの厚さにより影響を多く受けるようになるので、予めテストなどにより前記第１モールド３００ａの幅や厚さまたは前記第１ＥＲ層１９０ａの厚さが最適化される必要がある。
【００５５】
前記第１モールド３００ａの材料は、他のポリマーをモールディングするときに接着されないように、界面自由エネルギーが低く、かつ成形加工が容易な材料を使用することが好ましく、耐久性の強い弾性体であることが好ましい。このような第１モールド３００ａの材料には、上述のＰＤＭＳが好ましい。
【００５６】
前記第１モールド３００ａは、マスターモールドから製造され得る。例えば、マスターモールドに所定のパターンを有するレジストパターンを形成し、その上にモールド物質、例えばＰＤＭＳを形成し、このようなＰＤＭＳを硬化させた後、硬化されたＰＤＭＳをマスターモールドから分離して、前記第１モールド３００ａが製造され得る。
【００５７】
前記第１モールド３００ａを前記第１ＥＲ層１９０ａに接触させる場合、前記第１モールド３００ａと前記第１ＥＲ層１９０ａとの間の反発力と毛細管現象により、前記第１モールド３００ａの凸部パターンに対応した第１ＥＲ層１９０ａが前記第１モールド３００ａの凹部パターンへ移動する。したがって、前記第１モールド３００ａの凸部パターンに対応した第１ＥＲ層１９０ａの全てが前記第１モールド３００ａの凹部パターンへ移動して、前記第１モールド３００ａの凸部パターンの底面が前記第１金属膜１１１に接触される。一方、前記第１モールド３００ａの凹部パターンには、第１モールド３００ａの凹部パターンに対応した第１ＥＲ層１９０ａと前記第１モールド３００ａの凸部パターンから移動した第１ＥＲ層１９０ａとが加えられて、図５ａ及び図５ｂに示すように、第１ＥＲパターン１９０ｂが形成される。
【００５８】
前記第１モールド３００ａのパターンの厚さは、前記第１ＥＲ層１９０ａの厚さより少なくとも厚く形成され得る。これにより、第１モールド３００ａの凹部パターンに第１モールド３００ａの凹部パターンに対応した第１ＥＲ層１９０ａと前記第１モールド３００ａの凸部パターンから移動した第１ＥＲ層１９０ａとが加えられて、第１ＥＲパターン１９０ｂが形成され得る。
【００５９】
以後、前記第１ＥＲパターン１９０ｂは、液体から固体に作るために硬化させる。硬化工程は、熱硬化又は光硬化を利用できる。
前記硬化過程を経た後、前記第１モールド３００ａを基板１１０から脱着させる。
したがって、前記基板１１０上に第１ＥＲパターン１９０ｂが形成される。
【００６０】
図６ａ及び図６ｂに示すように、前記第１ＥＲパターン１９０ｂをエッチングマスクとして前記第１金属膜１１１をパターニングして、ゲートライン１１２、前記ゲートライン１１２から伸びたゲート電極１１４及び前記ゲートライン１１２と平行した共通ライン１１５を形成する。パターニング後、前記第１ＥＲパターン１９０ｂはストリップされる。
【００６１】
前記ゲートライン１１２を含む基板１１０上にゲート絶縁膜１１６を形成する。前記ゲート絶縁膜１１６は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００６２】
前記ゲート絶縁膜１１６は、一定の厚さに形成され得る。このとき、前記ゲートライン１１２、ゲート電極１１４及び共通ライン１１５により前記ゲート絶縁膜１１６に第１段差１３８が発生する。
【００６３】
このように第１段差が発生する場合、ＩＰＰ方式を利用できない。すなわち、ＩＰＰ方式は、平面上においてのみ可能である。したがって、このような第１段差１３８を補償して、ゲート絶縁膜１１６が平面を有するようにしなければならない。
【００６４】
図７ａ及び図７ｂに示すように、ゲート絶縁膜１１６の全面上に前記第１段差１３８を補償するために平坦膜２１０を形成する。
【００６５】
前記平坦膜２１０は、前記ゲート絶縁膜１１６と同じ絶縁物質からなるか、又は異なる絶縁物質からなることができる。
【００６６】
前記平坦膜２１０は、誘電率の低い絶縁物質からなることが好ましい。平坦膜２１０を低い誘電物質から形成することによって、寄生容量を減らすことができるという効果がある。
【００６７】
ゲート絶縁膜１１６の全面に平坦膜２１０が形成されることによって、前記各ライン１１２、１１４、１１５に対応したゲート絶縁膜１１６上にも平坦膜２１０が形成されて、前記ゲート絶縁膜１１６が露出しなくなる。
【００６８】
したがって、アッシング（ａｓｈｉｎｇ）工程を行って前記ゲート絶縁膜１１６が露出するように前記各ライン１１２、１１４、１１５に対応したゲート絶縁膜１１６上の平坦膜２１２を除去することによって、前記ゲート絶縁膜１１６と同一の高さを有する第１平坦膜１２０が形成される。
【００６９】
したがって、前記ゲート絶縁膜１１６と第１平坦膜１２０が同一の高さを有することによって、前記ゲート絶縁膜１１６による第１段差１３８は除去され得る。結局、前記各ライン１１２、１１４、１１５に対応したゲート絶縁膜１１６と前記第１平坦膜１２０により同一の高さを有する平面が維持される。
【００７０】
図８ａ及び図８ｂに示すように、前記第１平坦膜１２０を含む基板１１０上に半導体物質１２４ａを形成し、その上にエッチングレジスト物質を塗布して、第２ＥＲ層１９０ｃを形成する。前記第２ＥＲ層１９０ｃは、前記第１ＥＲ層１９０ａと同一の物質から形成できる。前記半導体物質１２４ａは、非晶質シリコンまたはポリシリコンであるアクティブ物質と非晶質シリコンまたはポリシリコンに不純物が含まれたオーム接触物質を含むことができる。
【００７１】
前記第２ＥＲ層１９０ｃは、パターン形成のためのマスク物質であって、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つの物質からなることができる。
【００７２】
図９ａ及び図９ｂに示すように、前記第２ＥＲ層１９０ｃ上に凹凸パターンを有する第２モールド３００ｃｈが位置する。前記第２モールド３００ｃｈは、マスターモールドから製造され、上述の第１モールド３００ａの製造方法により容易に理解され得る。
【００７３】
前記第２モールド３００ｃｈが前記第２ＥＲ層１９０ｃに接触される場合、上述した反発力と毛細管現象により、前記第２モールド３００ｃｈの凸部パターンに対応した第２ＥＲ層１９０ｃが前記第２モールド３００ｃｈの凹部パターンへ移動されて、第２ＥＲパターン１９０ｃｈが形成される。
【００７４】
以後、図１０ａ及び図１０ｂに示すように、熱硬化又は光硬化により前記第２ＥＲパターン１９０ｃｈを硬化させた後、前記第２モールド３００ｃｈを前記基板１１０から脱着させる。
【００７５】
前記第２モールド３００ｃｈのパターンの厚さは、前記第２ＥＲ層１９０ｃの厚さより少なくとも厚く形成され得る。これにより、第２モールド３００ｃｈの凹部パターンに第２モールド３００ｃｈの凹部パターンに対応した第２ＥＲ層１９０ｃと前記第２モールド３００ｃｈの凸部パターンから移動した第２ＥＲ層１９０ｃとが加えられて、第２ＥＲパターン１９０ｃｈが形成され得る。
【００７６】
図１１ａ及び図１１ｂに示すように、前記第２ＥＲパターン１９０ｃｈをエッチングマスクとしてエッチング工程を行って、前記半導体物質１４２ａをパターニングして半導体層１１８を形成する。前記半導体層１１８は、前記ゲート電極１１４に対応したゲート絶縁層１１６上に形成され得る。パターニング後、前記第２ＥＲパターン１９０ｃｈは、ストリップされる。
【００７７】
前記半導体層１１８により第２段差１４８が発生する。
したがって、前記第２段差１４８を補償するために、前記半導体層１１８を含む前記第１平坦膜１２０上に平坦膜２２０を形成する。
【００７８】
前記第２平坦膜２２０は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００７９】
前記平坦膜２２０は、誘電率の低い絶縁物質からなることが好ましい。平坦膜２２０を低い誘電物質から形成することによって、寄生容量を減らすことができるという効果がある。
【００８０】
半導体層１１８上に平坦膜２２０が形成されることによって、前記半導体層１１８が露出しなくなる。通常、半導体層１１８上には、後述するソース電極とドレイン電極とが接触して形成されるべきであるが、平坦膜２２０によりソース電極とドレイン電極とが前記半導体層１１８上に接触形成されることができなくなる。
【００８１】
アッシング（ａｓｈｉｎｇ）工程を行って前記半導体層１１８が露出するように前記半導体層１１８上の平坦膜２２２を除去することによって、前記半導体層１１８と同一の高さを有する第２平坦膜１２２が形成される。
【００８２】
したがって、前記半導体層１１８と第２平坦膜１２２が同一の高さを有することによって、前記半導体層１１８による第２段差１４８は除去され得る。結局、前記半導体層１１８と前記第２平坦膜１２２により同じ高さを有する平面が維持される。
【００８３】
前記第２平坦膜１２２は、前記第１平坦膜１２０と同一の物質から形成されたり異なる物質から形成され得る。
【００８４】
図１２ａ及び図１２ｂに示すように、第２平坦膜１２２を含む基板１１０上に第２金属膜１５０Ｍを形成し、その上にエッチングレジスト物質を塗布して第３ＥＲ層１９０ｄを形成する。
【００８５】
前記第２金属膜１５０Ｍは、導電性を有する金属物質からなることができる。前記第２金属膜１５０Ｍは、スパッタリングまたは化学気相蒸着法（ＣＶＤ）を利用して蒸着できる。
【００８６】
前記第３ＥＲ層１９０ｄは、パターン形成のためのマスク物質であって、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つの物質からなることができる。
【００８７】
次に、前記第３ＥＲ層１９０ｄ上に凹凸パターンを有する第３モールド３００ｂを接触させる。
前記第３モールド３００ｂはマスターモールドから製造され、上述の第１モールド３００ａの製造方法により容易に理解され得る。
【００８８】
前記第３モールド３００ｂが前記第３ＥＲ層１９０ｄに接触される場合、上述の反発力と毛細管現象により、前記第３モールド３００ｂの凸部パターンに対応した第３ＥＲ層１９０ｄが前記第３モールド３００ｂの凹部パターンへ移動されて、第３ＥＲパターン１９０ｅが形成される。
【００８９】
以後、図１３ａ及び図１３ｂに示すように、熱硬化又は光硬化により前記第３ＥＲパターン１９０ｅを硬化させた後、前記第３モールド３００ｂを前記基板１１０から脱着させる。
【００９０】
前記第３モールド３００ｂのパターンの厚さは、前記第３ＥＲ層１９０ｄの厚さより少なくとも厚く形成され得る。これにより、第３モールド３００ｂの凹部パターンに第３モールド３００ｂの凹部パターンに対応した第３ＥＲ層１９０ｄと前記第３モールド３００ｂの凸部パターンから移動した第３ＥＲ層１９０ｄとが加えられて、第３ＥＲパターン１９０ｅが形成され得る。
【００９１】
次に、前記第３ＥＲパターン１９０ｅをエッチングマスクとして前記第２金属膜１５０Ｍをパターニングして、図１４ａ及び図１４ｂに示すように、ゲートライン１１２と交差するデータライン１２４、前記データライン１２４から伸びたソース電極１２６ａ及び前記ソース電極１２６ａから離間したドレイン電極１２６ｂが形成される。パターニング後、前記第３ＥＲパターン１９０ｅはストリップされる。
【００９２】
これにより、ゲート電極１１４、半導体層１１８、ソース電極１２６ａ、及びドレイン電極１２６ｂで構成された薄膜トランジスタが形成され得る。
【００９３】
図１５ａ及び図１５ｂに示すように、データライン１２４を含む基板１１０上に保護膜１３０を形成する。前記保護膜１３０は、シリコンナイトライド（ＳｉＮ）のような無機絶縁物質又はＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）のような有機絶縁物質からなることができる。
【００９４】
通常保護膜１３０は極めて厚く形成されるので、保護膜１３０の上部表面が平面を維持する。したがって、データライン１２４、ソース電極１２６ａ及びドレイン電極１２６ｂにより保護膜１３０に段差が発生しなくなるので、段差を補償するための別途の平坦膜を形成する必要はなくなる。
【００９５】
前記保護膜１３０上に凹凸パターンを有する第４モールド３００ｃを接触させる場合、前記第４モールド３００ｃの凹部パターンに対応した保護膜１３０が前記第４モールド３００ｃの凹部パターンへ移動されて、前記第４モールド３００ｃの凸部パターンが前記ドレイン電極１２６ｂ又は前記共通ライン１１５の上部表面に接触される。言い換えれば、前記第４モールド３００ｃの凸部パターンに対応した保護膜は全て除去されて、図１６ａ及び図１６ｂに示すように、前記ドレイン電極１２６ｂが露出した第１コンタクトホール１３２ａと前記共通ライン１１５が露出した第２コンタクトホール１３２ｂが形成される。
【００９６】
前記保護膜１３０は、有機または無機物質からなっているから、別途のＥＲパターンを形成せずに、第４モールド３００ｃを利用して、前記保護膜１３０上に第１及び第２コンタクトホール１３２ａ、１３２ｂを形成することができる。
【００９７】
ここで、注意すべき点は、前記第１及び第２コンタクトホール１３２ａ、１３２ｂは露出対象が互いに異なる層に存在するので、前記第２コンタクトホール１３２ｂは、前記第１コンタクトホール１３２ａと同時に形成されないという点である。
【００９８】
したがって、前記第４モールド３００ｃを利用して、前記保護膜１３０に前記ドレイン電極１２６ｂが露出した第１コンタクトホール１３２ａは形成されるが、前記共通ライン１１５が露出した第２コンタクトホール１３２ｂは形成されない。前記第２コンタクトホール１３２ｂの代りに前記保護膜１３０上に所定のホールが形成され得る。次に、ドライエッチング工程を行って、前記ホールを介して前記共通ライン１１５が露出するように、前記第１及び第２平坦膜１２０、１２２がパターニングされる。これにより、前記第２コンタクトホール１３２ｂが形成され得る。
【００９９】
以後、熱硬化又は光硬化により前記保護膜１３０を硬化させた後、前記第４モールド３００ｃを前記保護膜１３０から脱着させる。
【０１００】
図１７ａ及び図１７ｂに示すように、前記保護膜１３０上に透明な導電膜１７０Ｍを形成する。前記透明な導電膜１７０Ｍは、ＩＴＯ又はＩＺＯであり得る。
【０１０１】
前記透明な導電膜１７０Ｍ上にエッチングレジスト物質を塗布して、第４ＥＲ層１９０ｆを形成する。
前記第４ＥＲ層１９０ｆは、パターン形成のためのマスク物質であって、ｐｏｌｙｅｔｈｙｌｅｎｅ  ｇｌｙｃｏｌ、ｈｅｘａｎｄｉｏｌ  ｄｉａｃｙｌａｔｅ、１，４−ｂｕｔａｎｅｄｉｏｌ  ｄｉｇｌｙｃｉｄｙｌ  ｅｔｈｅｒのうちの何れか一つの物質からなることができる。
【０１０２】
前記第４ＥＲ層１９０ｆ上に凹凸パターンを有する第５モールド３００ｄを接触させる場合、上述した反発力と毛細管現象により前記第５モールド３００ｄの凸部パターンに対応した第４ＥＲ層１９０ｆが前記第５モールド３００ｄの凹部パターンへ移動して、第４ＥＲパターン１９０ｇが形成される。
【０１０３】
以後、図１８ａ及び図１８ｂに示すように、熱硬化又は光硬化により前記第４ＥＲパターン１９０ｇを硬化させた後、前記第５モールド３００ｄを前記基板１１０から脱着させる。
【０１０４】
前記第５モールド３００ｄのパターンの厚さは、前記第４ＥＲ層１９０ｆの厚さより少なくとも厚く形成され得る。これにより、第５モールド３００ｄの凹部パターンに第５モールド３００ｄの凹部パターンに対応した第４ＥＲ層１９０ｆと前記第５モールド３００ｄの凸部パターンから移動した第４ＥＲ層１９０ｆとが加えられて、第４ＥＲパターン１９０ｇが形成され得る。
【０１０５】
次に、前記第４ＥＲパターン１９０ｇをエッチングマスクとして前記透明な導電膜１７０Ｍをパターニングして、図１９ａ及び図１９ｂに示すように、第１コンタクトホール１３２ａを介して前記ドレイン電極１２６ｂに電気的に接続した画素電極１３４、前記画素電極１３４から伸びた複数の画素電極棒１３４ａ、１３４ｂ、１３４ｃ、前記第２コンタクトホール１３２ｂを介して前記共通ライン１１５に電気的に接続した共通電極１３６及び前記共通電極１３６から伸びた複数の共通電極棒１３６ａ、１３６ｂ、１３６ｃ、１３６ｄが形成される。パターニング後、前記第４ＥＲパターン１９０ｇはストリップされる。前記画素電極バー１３４ａ、１３４ｂ、１３４ｃと前記共通電極バー１３６ａ、１３６ｂ、１３６ｃ、１３６ｄとは互いに交互に形成され得る。
【０１０６】
本発明は、モールドを利用して精密にＥＲパターンを形成し、このようなＥＲパターンを利用して所望のパターンを精密に形成できる。したがって、従来、フォトリソグラフィ方式によりパターンを形成する場合、光の回折によりフォトレジストパターンにエラーが発生して、精密なパターンを形成できないという問題がある。しかし、本発明は、モールドを利用してそのまま転写してＥＲパターンを形成することによって、より精密にＥＲパターンを形成でき、高解像度のパターンを形成できる。
【０１０７】
また、本発明は、高価の露光装置を利用するフォトリソグラフィ方式の代りにマスターモールドから容易に陽刻／陰刻パターンを有するモールドを形成して、このようなモールドでＥＲパターンを形成することによって、工程費用が顕著に減少され得る。
【０１０８】
その上、本発明は、フォトリソグラフィ方式による場合、露光工程と現像工程によりフォトレジストパターンを形成する代わりに、モールドを利用して単一工程によりＥＲパターンを形成することによって、工数を減らして工程が単純になり得る。
【０１０９】
図２０は、本発明に係る液晶表示装置の断面図である。
【０１１０】
本発明の液晶表示装置は、アレイ基板１００、前記アレイ基板１００に対向配置されたカラーフィルタ基板４００及び前記アレイ基板１００と前記カラーフィルタ基板４００との間に介在される液晶層４５０を含む。
【０１１１】
前記アレイ基板１００は、図３ａ〜図１９ｂにより製造され得るので、詳細な説明は省略する。
【０１１２】
前記カラーフィルタ基板４００は、基板４１０上に画素領域ごとにカラーフィルタ層４２０が形成され、各カラーフィルタ層４２０の間に光を吸収して透過させないブラックマトリックス層４３０が形成され得る。
【０１１３】
前記アレイ基板１００とカラーフィルタ基板４００は、シールパターンを利用して合着され、前記アレイ基板１００とカラーフィルタ基板４００との間に液晶層４５０が注入されることによって、液晶表示装置が製造できる。これは液晶注入方式に限定される。万一、液晶積荷方式の場合、前記アレイ基板１００と前記カラーフィルタ基板４００のうちの何れか一つの基板上に液晶層を積荷させた後、シールパターンを利用して前記アレイ基板１００とカラーフィルタ基板４００とを合着させることができる。
【図面の簡単な説明】
【０１１４】
【図１ａ】従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【図１ｂ】従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【図１ｃ】従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【図１ｄ】従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【図１ｅ】従来のフォトリソグラフィ方式を利用して金属パターンを形成する方法を説明するための工程断面図である。
【図２ａ】本発明に係るアレイ基板を示す平面図である。
【図２ｂ】図２ａにおけるＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線断面図である。
【図３ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図３ｂ】図３ａの平面図である。
【図４ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図４ｂ】図４ａの平面図である。
【図５ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図５ｂ】図５ａの平面図である。
【図６ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図６ｂ】図６ａの平面図である。
【図７ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図７ｂ】図７ａの平面図である。
【図８ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図８ｂ】図８ａの平面図である。
【図９ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図９ｂ】図９ａの平面図である。
【図１０ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１０ｂ】図１０ａの平面図である。
【図１１ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１１ｂ】図１１ａの平面図である。
【図１２ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１２ｂ】図１２ａの平面図である。
【図１３ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１３ｂ】図１３ａの平面図である。
【図１４ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１４ｂ】図１４ａの平面図である。
【図１５ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１５ｂ】図１５ａの平面図である。
【図１６ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１６ｂ】図１６ａの平面図である。
【図１７ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１７ｂ】図１７ａの平面図である。
【図１８ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１８ｂ】図１８ａの平面図である。
【図１９ａ】本発明に係るアレイ基板の製造工程を説明するために示す断面図である。
【図１９ｂ】図１９ａの平面図である。
【図２０】本発明に係る液晶表示装置の断面図である。
【符号の説明】
【０１１５】
１１０      基板
１１２      ゲートライン
１１４      ゲート電極
１１５      共通ライン
１１６      ゲート絶縁膜
１２０      第１平坦膜
１１８      半導体層
１２２      第２平坦膜
１２４      データライン
１２６ａ      ソース電極
１２６ｂ      ドレイン電極
１２８      薄膜トランジスタ
１３０      保護膜
１３２ａ      第１コンタクトホール
１３２ｂ      第２コンタクトホール
１３４      画素電極
１３４ａ、１３４ｂ、１３４ｃ      画素電極棒
１３６      共通電極
１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ      共通電極棒
【図１ａ】
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【図１ｂ】
2008009430.tif 000004
【図１ｃ】
2008009430.tif 000005
【図１ｄ】
2008009430.tif 000006
【図１ｅ】
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【図２ａ】
2008009430.tif 000008
【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
2008009430.tif 000020
【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１６ａ】
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【図１６ｂ】
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【図１７ａ】
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【図１７ｂ】
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【図１８ａ】
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【図１８ｂ】
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【図１９ａ】
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【図１９ｂ】
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【図２０】
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