(57)【要約】【課題】バイポーラトランジスタを用いたＥＳＤ保護回路の面積効率を向上する。【解決手段】集積回路は、回路用バイポーラトランジスタ１２４を含む内部回路１２１と、内部回路１２１をサージから保護するための保護用バイポーラトランジスタ１２０とを備え、保護用バイポーラトランジスタ１２０におけるエミッタとベースとは短絡されている。【選択図】図１
2008182140.tif 000002
【特許請求の範囲】
【請求項１】
回路用バイポーラトランジスタを含む内部回路と、
前記内部回路をサージから保護するための保護用バイポーラトランジスタとを備え、
前記保護用バイポーラトランジスタにおけるエミッタとベースとは短絡されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記保護用バイポーラトランジスタにおけるコレクタは電源パッドに電気的に接続され、
前記エミッタ及び前記ベースはＧＮＤパッドに電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記保護用バイポーラトランジスタにおけるコレクタ・エミッタ間の耐圧は、前記回路用バイポーラトランジスタにおけるコレクタ・エミッタ間の耐圧よりも低く設定されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか一項に記載の半導体装置において、
前記回路用バイポーラトランジスタは、
基板上に設けられ且つ不純物の導入されたシリコンからなる第１のエミッタ電極と、
前記基板における前記第１のエミッタ電極の下方に設けられ且つ前記第１のエミッタ電極から不純物が供給された第１のエミッタ層とを備え、
前記保護用バイポーラトランジスタは、
前記基板上に設けられ且つ不純物の導入されたシリコンからなる第２のエミッタ電極と、
前記基板における前記第２のエミッタ電極の下方に設けられ且つ前記第２のエミッタ電極から不純物が供給された第２のエミッタ層とを備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２のエミッタ層における不純物量は、前記第１のエミッタ層における不純物量よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記第２のエミッタ電極が前記基板に占める面積は、前記第１のエミッタ電極が前記基板に占める面積よりも大きいことを特徴とする半導体装置。
【請求項７】
請求項４〜６のうちのいずれか一項に記載の半導体装置において、
前記第２のエミッタ電極と前記基板との界面の面積は、前記第１のエミッタ電極と前記基板との界面の面積よりも大きいことを特徴とする半導体装置。
【請求項８】
請求項４〜７のうちのいずれか一項に記載の半導体装置において、
前記保護用バイポーラトランジスタは、前記回路用バイポーラトランジスタのレイアウトを前記基板上において一定の角度回転させたレイアウトを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤサージから集積回路を保護する目的で設けられるＥＳＤ保護トランジスタの構造に関し、特に、バイポーラ素子を用いて優れた面積効率を有するＥＳＤ保護素子を提供するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴い、集積回路をＥＳＤ（Electro Static Discharge）から保護することが困難となっている。
【０００３】
ＥＳＤから回路を保護するための一つの方法としては、ＥＳＤ保護トランジスタを用いることが挙げられる。その中でも電源間保護トランジスタは、通常の動作状態では電源電圧が印加されることから、電源電圧以上の耐圧を保持しつつ、内部回路が破壊電圧に到達する前にトランジスタ動作を起こすことでサージから内部回路を保護する必要がある。
【０００４】
特に、高周波用途に用いられることが多いバイポーラトランジスタは、コレクタ・エミッタ間の耐圧（以降、「コレクタ・エミッタ間耐圧」と称する）が電源電圧の２倍以上と高いものが多い。このため、入力されたサージ電流に対して保護用バイポーラトランジスタが動作を開始する前に内部回路にサージが届いてしまい、集積回路が破壊されることがしばしば問題となる。そこで、バイポーラトランジスタを用いた保護素子では、コレクタ・エミッタ間耐圧を下げるためにベース端子とエミッタ端子との間に高抵抗素子を接続すると共に、エミッタ端子を接地する技術が提案されている。
【０００５】
以下、特許文献１に示されている保護トランジスタについて図面を参照しながら説明する。
【０００６】
まず、図１０（ａ）は、従来のバイポーラ型ＥＳＤ保護トランジスタの平面図であり、図１０（ｂ）は図１０（ａ）におけるXb-Xb'線による断面図である。
【０００７】
図１０（ａ）及び（ｂ）に示すように、従来例のバイポーラ型ＥＳＤ保護トランジスタはｐ型の半導体基板１１を用いて形成されている。半導体基板１１には、保護用バイポーラトランジスタのコレクタ層１２が設けられている。コレクタ層１２はｎ型拡散層である。
【０００８】
半導体基板１１上のコレクタ層１２上方には、ｐ型不純物がドープされたポリシリコンからなるベース電極１３が形成されている。ベース電極１３は内側に開口を有する平面形状である。このようなベース電極１３から不純物が供給されることにより、半導体基板１１のベース電極１３下方に外部ベース層２０が形成されている。また、ベース電極１３の内側において、イオン注入法により半導体基板１１の表面からｐ型不純物が導入され、コレクタ層１２上に真性ベース層２１が形成されている。尚、外部ベース層２０からｐ型不純物が横方向に拡散することにより、外部ベース層２０と真性ベース層２１とは接している。
【０００９】
真性ベース層２１上にはｎ型不純物の導入されたエミッタ層２２が形成され、その上に、ｎ型不純物がドープされたポリシリコンからなるエミッタ電極１４が形成されている。エミッタ層２２のｎ型不純物は、エミッタ電極１４から供給されたものである。また、ベース電極１３とエミッタ電極１４とは、酸化膜１５により分離されている。
【００１０】
更に、半導体基板１１のコレクタ層１２とは別の領域に、ｐ型不純物が拡散された抵抗体１６及び抵抗体１６を半導体基板１１の他の部分から電気的に分離するためのｎ型拡散層１７が形成されている。
【００１１】
また、ベース電極１３及びエミッタ電極１４は、それぞれ金属配線１８及びコンタクト１９を介して抵抗体１６に対して電気的に接続されている。この結果、ベース電極１３とエミッタ電極１４とを電気的に接続する経路には抵抗体１６が介在していることになる。
【００１２】
図１１は、図１０（ａ）及び（ｂ）に示す従来のバイポーラ型ＥＳＤ保護トランジスタにおいて、ベース電極１３とエミッタ電極１４との間に接続されている抵抗体１６の抵抗値と、保護用バイポーラトランジスタのコレクタ・エミッタ間耐圧との関係を示したものである。図１１から、抵抗体１６の抵抗値を高くすることにより保護用バイポーラトランジスタのコレクタ・エミッタ間耐圧を低くすることが可能であると分かる。
【００１３】
以上のように、従来のバイポーラ型ＥＳＤ保護トランジスタは、抵抗体１６の存在によりその一次降伏電圧が低い値に設定されており、そのためにサージがかかった場合には内部回路よりも先に動作する。この結果、内部回路が破壊される前にサージを放電し、回路をＥＳＤによる破壊から保護する。このように、ＥＳＤ保護の機能を実現するためには抵抗体を用いることが要求される。
【００１４】
但し、抵抗体１６の抵抗値を増加することによるコレクタ・エミッタ間耐圧の低下には限度があり、抵抗体１６の抵抗値がある程度以上になると、それ以上はコレクタ・エミッタ間耐圧の変化は起こらなくなる。これらのことから、実用されているバイポーラ型ＥＳＤ保護トランジスタにおいて、抵抗体１６の抵抗値は１０ｋΩ程度であることが多い。
【特許文献１】特表２００３−５００８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記に説明したように、従来のバイポーラ型ＥＳＤ保護トランジスタにおいて、サージに対する保護機能を高めるためには抵抗体を用いることが必要であり、その抵抗値を高めなければならない。抵抗体１６の抵抗値を増やすためには、抵抗体１６の面積を増加することが求められる。しかし、抵抗体の存在及びその面積増加は、ＥＳＤ保護回路としての面積増加に繋がり、一般に望まれる半導体装置の面積縮小を実現するために解決するべき課題となっている。
【００１６】
以上の課題に鑑み、本発明は、面積効率の優れたＥＳＤ保護用バイポーラトランジスタを備える半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本願発明者は、ＥＳＤ保護回路を備える従来の半導体装置の構成について再検討を行なった。
【００１８】
一般に、半導体装置に複数のバイポーラトランジスタを設ける場合、寸法が異なるバイポーラトランジスタに対してもエミッタ電極のポリシリコン形状については同一にする。また、半導体基板上において、複数のバイポーラトランジスタはレイアウトの向きを揃えて形成する。これは、次の理由による。
【００１９】
バイポーラトランジスタの電気特性は、半導体基板中に形成された不純物分布によってほぼその特性が決まってしまう。更に、エミッタ電極にポリシリコンを用いたバイポーラトランジスタの場合、エミッタ層を形成する不純物はポリシリコンを経由して供給されるから、電気特性はエミッタ電極のポリシリコンの形状によって大きく影響されることになる。
【００２０】
そこで、通常バイポーラトランジスタを設計する場合、デバイスの基本的な電気特性が同じになるように、寸法が異なるバイポーラトランジスタに対してもエミッタ電極のポリシリコン形状については同一にする。
【００２１】
また、不純物の導入のためにはイオン注入法が一般に用いられている。イオン注入の際には、チャネリング現象を回避するために半導体基板の表面に対してその法線方向から少し傾けた角度をもって不純物イオンを照射することが行なわれる。このため、半導体基板表面に形成される各バイポーラトランジスタのレイアウト向きを揃えることにより、傾いた角度からイオンの照射が行なわれてもトランジスタ間の性能等に差違が生じないように工夫されている。
【００２２】
これに対し、本願発明者は、このような従来の構造こそが装置面積増大の原因であると考えた。そして、保護用バイポーラトランジスタとして、敢えて他のトランジスタとは異なる構成（エミッタ電極を構成するポリシリコンの形状、基板上におけるレイアウト等）を用いることを着想した。このようにすると、他のトランジスタに比べて保護用バイポーラトランジスタが低いコレクタ・エミッタ間耐圧を有するようにすることができ、抵抗体を省略することができる。この結果、面積縮小された保護回路を実現することができるという着想である。尚、抵抗体を省略することによりバイポーラトランジスタのベース電極は浮遊した状態となるため、ノイズ等による誤作動の防止を考慮して、ベース電極はエミッタ電極に短絡する。
【００２３】
具体的には、本発明の半導体装置は、回路用バイポーラトランジスタを含む内部回路と、内部回路をサージから保護するための保護用バイポーラトランジスタとを備え、保護用バイポーラトランジスタにおけるエミッタとベースとは短絡されている。
【００２４】
本発明の集積回路において、保護用バイポーラトランジスタにおけるエミッタとベースとは電気的に短絡されており、従来の半導体装置においてエミッタとベースとの間に設けられていた抵抗体は除かれている。このことから、サージから保護され且つ面積効率に優れた集積回路となっている。
【００２５】
ここで、保護用バイポーラトランジスタにおけるコレクタは電源パッドに直接電気的に接続され、エミッタ及びベースはＧＮＤパッドに直接電気的に接続されていることが好ましい。
【００２６】
このようにすると、保護用バイポーラトランジスタがその機能を確実に果たす。
【００２７】
また、保護用バイポーラトランジスタにおけるコレクタ・エミッタ間の耐圧は、回路用バイポーラトランジスタにおけるコレクタ・エミッタ間の耐圧よりも低く設定されていることが好ましい。
【００２８】
このようにすることにより、サージがかかった際には、内部回路に備えられている回路用バイポーラトランジスタよりも先に保護用バイポーラトランジスタが動作してサージを放電し、内部回路を保護することができる。
【００２９】
また、本発明の半導体装置において、回路用バイポーラトランジスタは、基板上に設けられ且つ不純物の導入されたシリコンからなる第１のエミッタ電極と、基板における第１のエミッタ電極の下方に設けられ且つ第１のエミッタ電極から不純物が供給された第１のエミッタ層とを備え、保護用バイポーラトランジスタは、基板上に設けられ且つ不純物の導入されたシリコンからなる第２のエミッタ電極と、基板における前記第２のエミッタ電極の下方に設けられ且つ前記第２のエミッタ電極から不純物が供給された第２のエミッタ層とを備えることが好ましい。
【００３０】
このような回路用バイポーラトランジスタ及び保護用バイポーラトランジスタを用いることにより、本発明の半導体装置を具体的に実現することができる。
【００３１】
尚、第２のエミッタ層における不純物量は、第１のエミッタ層における不純物量よりも大きいことが好ましい。
【００３２】
ＥＳＤから内部回路を保護するための保護回路にバイポーラトランジスタが用いられる場合、一般にはコレクタ・エミッタ間においてサージ電流を放電する。この目的をもって保護用バイポーラトランジスタの耐圧を下げるためには、コレクタ・エミッタ間の耐圧を下げればよい。
【００３３】
また、エミッタ層における不純物量が多くなると、ベース層の実効ベース幅が狭くなり、結果としてバイポーラトランジスタのコレクタ・エミッタ間耐圧が下がる。
【００３４】
以上から、エミッタ層における不純物量を調整することにより保護用バイポーラトランジスタの機能が実現する。
【００３５】
また、第２のエミッタ電極が基板に占める面積は、第１のエミッタ電極が基板に占める面積よりも大きいことが好ましい。
【００３６】
第１のエミッタ電極及び第２のエミッタ電極はポリシリコンにより形成され、その後、イオン注入法によって不純物が導入される。よって、第２のエミッタ電極の面積を第１のエミッタ電極の面積よりも大きくすることにより、第２のエミッタ電極に含まれる不純物の量を第１のエミッタ電極に含まれる不純物の量よりも多くすることができる。更に、第１のエミッタ層及び第２のエミッタ層に対し、それぞれ順に第１のエミッタ電極及び第２のエミッタ電極から不純物が導入されるから、第１及び第２のエミッタ電極に含まれる不純物量の違いから、第２のエミッタ層は第１のエミッタ層よりも多くの不純物を有し、より深く拡散される。
【００３７】
以上から、第２のエミッタ電極が備えられた保護用バイポーラトランジスタのコレクタ・エミッタ間耐圧を、第１のエミッタ電極が備えられた回路用バイポーラトランジスタのコレクタ・エミッタ間耐圧よりも低くすることができる。これにより、保護用バイポーラトランジスタは確実に内部回路をサージから保護することができる。
【００３８】
また、第２のエミッタ電極と基板との界面の面積は、第１のエミッタ電極と基板との界面の面積よりも大きいことが好ましい。
【００３９】
今日の微細化された半導体装置において、基板上に設けられた絶縁膜等に形成された開口部であり且つエミッタ電極と基板とが接触する部分であるエミッタ開口部も微細化されている。例えば、エミッタ開口部の幅は、ここにエミッタ電極として形成されるポリシリコン層の厚さの２倍程度となっている。このためエミッタ電極の中央部における厚さは、同様のポリシリコン層が平らな下地の上に形成された場合に比べて厚くなっている。
【００４０】
そこで、第２のエミッタ電極と基板との界面の面積を、第１のエミッタ電極と基板との界面の面積よりも大きくすると、第２のエミッタ電極を構成するポリシリコン層の厚さを、第１のエミッタ電極を構成するポリシリコン層の厚さよりも薄くすることができる。
【００４１】
先に述べた通り、第１及び第２のエミッタ電極は、ポリシリコン層が形成された後に不純物がイオン注入されることにより形成される。ポリシリコン層の厚さが薄いほど、イオン注入の際に基板に近い位置にまで不純物が到達し、結果として、エミッタ電極の下のエミッタ層に含まれる不純物量が多くなり、バイポーラトランジスタのコレクタ・エミッタ間耐圧が低下することになる。
【００４２】
以上から、保護用バイポーラトランジスタのコレクタ・エミッタ間耐圧を回路用バイポーラトランジスタのコレクタ・エミッタ間耐圧よりも低くすることができ、内部回路をサージから保護することができる。
【００４３】
また、保護用バイポーラトランジスタは、回路用バイポーラトランジスタのレイアウトを基板上において一定の角度回転させたレイアウトを有することが好ましい。
【００４４】
第１及び第２のエミッタ電極は、エミッタ開口部にポリシリコン層が形成された構造を有するため、エミッタ開口部上のポリシリコン層の厚さは中央において周囲よりも薄くなっている。このようなポリシリコン層に対する不純物の導入は、チャネリングを防止するために基板表面の法線方向に対して傾きをもってイオン注入することによって行なわれる。この際、エミッタ開口部の長辺方向にイオン注入の方向を合わせることにより、エミッタ電極を構成するポリシリコン層が薄くなっている中央部分にイオンを照射し、ポリシリコン層のより深い部分に不純物を到達させることができる。
【００４５】
よって、保護用バイポーラトランジスタが回路用バイポーラトランジスタを基板上において回転させたレイアウトを有していると、イオン注入の際に、保護用バイポーラトランジスタにおける不純物の到達位置を回路用バイポーラトランジスタに比べて深くすることができる。
【００４６】
この結果、保護用バイポーラトランジスタにおける第２のエミッタ層は回路用バイポーラトランジスタの第１のエミッタ層に比べて深くなる。このことから、保護用バイポーラトランジスタのコレクタ・エミッタ間耐圧を回路用バイポーラトランジスタのコレクタ・エミッタ間耐圧よりも低くすることができ、内部回路をサージから保護することができる。
【発明の効果】
【００４７】
本発明に係る半導体装置によれば、素子面積の増大を避けながら抵抗体の不要なＥＳＤ保護回路を実現し、面積効率に優れた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００４８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置が備える集積回路について、図面を参照して説明する。
【００４９】
図１は、本実施形態において実現される集積回路の例を示す図である。図１に示すように、該集積回路には、ボンディングパッドとして電源パッド１１３、入出力パッド１１４及びＧＮＤ（接地）パッド１１５が備えられている。電源パッド１１３には電源ライン１１６が電気的に接続され、ＧＮＤパッド１１５にはＧＮＤライン１１７が電気的に接続されている。
【００５０】
また、電源パッド１１３と入出力パッド１１４との間には電源側保護ダイオード１１８が設けられていると共に、入出力パッド１１４とＧＮＤパッド１１５との間にはＧＮＤ側保護ダイオード１１９が設けられている。
【００５１】
更に、電源ライン１１６とＧＮＤライン１１７との間には、電源間保護素子となる保護用バイポーラトランジスタ（以降、「保護用トランジスタ」と称する）１２０が備えられている。そのコレクタは、電源ライン１１６を介して電源パッド１１３に電気的に接続されると共に、エミッタ及びベースはＧＮＤライン１１７を介してＧＮＤパッド１１５に電気的に接続されている。つまり、コレクタと電源パッド１１３との間には抵抗体等の他の素子を介することはなく、また、エミッタ及びベースとＧＮＤパッド１１５との間にも抵抗体等の他の素子を介することはない。これらの電源側保護ダイオード１１８、ＧＮＤ側保護ダイオード１１９及び保護用トランジスタ１２０を含む回路として、保護回路１２２が構成されている。
【００５２】
また、抵抗素子１２３及び回路用バイポーラトランジスタ（以降、「回路用トランジスタ」と称する）１２４を含む回路として、集積回路の内部回路１２１が構成されている。内部回路１２１は、電源パッド１１３、入出力パッド１１４及びＧＮＤパッド１１５に対し、保護回路１２２を介して電気的に接続されている。尚、内部回路１２１における抵抗素子１２３及び回路用トランジスタ１２４には、それぞれ代表して一つずつについて符号を付している。
【００５３】
ここで、保護回路１２２の保護用トランジスタ１２０は、内部回路１２１のいずれの回路用トランジスタ１２４に比べても低いコレクタ・エミッタ間耐圧を有するように設定されている。このため、サージが発生した場合、回路用トランジスタ１２４よりも先に保護用トランジスタ１２０が動作し、このことによって内部回路１２１はサージから保護されている。
【００５４】
従来の集積回路の場合、内部回路に用いられるバイポーラトランジスタとＥＳＤ保護のために用いられるバイポーラトランジスタとは、それぞれ単体の素子としてのコレクタ・エミッタ間耐圧が同等であった。このため、ＥＳＤ保護用のトランジスタについて、コレクタとエミッタとの間に抵抗体を設けてコレクタ・エミッタ間耐圧を低下させる必要があった。
【００５５】
これに対し、本実施形態の場合、保護用トランジスタ１２０は回路用トランジスタ１２４に比べて単体の素子として低いコレクタ・エミッタ間耐圧を有する。よって、保護用トランジスタ１２０のコレクターとエミッタとの間に抵抗体を設ける必要は無い。これにより、集積回路の面積を縮小することができる。
【００５６】
尚、抵抗体の省略により保護用バイポーラトランジスタ１２０のベースが浮遊した状態になることは、ベースとエミッタとが短絡されていることによって防がれている。これにより、ノイズ等による誤作動を防止している。
【００５７】
（第２の実施形態）
次に、本発明の第２の実施形態について、図面を参照して説明する。本実施形態は、第１の実施形態において説明した集積回路を備える半導体装置について、バイポーラトランジスタの構造の例を示す。
【００５８】
図２（ａ）及び（ｂ）は、順に図１の保護用トランジスタ１２０及び回路用トランジスタ１２４の本実施形態における具体的構造の例を示す図であり、図３はこれらの平面構成を示す図である。但し、図３には、それぞれ一部構成要素の配置についてのみ示している。また、図３におけるIIa-IIa'線による断面が図２（ａ）であり、IIb-IIb'線による断面が図２（ｂ）である。ここでは、保護用トランジスタ１２０及び回路用トランジスタ１２４としてｎｐｎ型バイポーラトランジスタを用いて説明する。
【００５９】
まず、図２（ａ）に示すように、保護用トランジスタ１２０はｐ型の半導体基板１０１に設けられている。半導体基板１０１にはｎ型拡散層からなるｎ型のコレクタ層１０２が設けられている。コレクタ層１０２の上方に位置するように、半導体基板１０１上にｐ型不純物がドープされたポリシリコンからなるベース電極１０３が設けられている。図３に示すように、ベース電極１０３には、半導体基板１０１における真性ベース層形成形成領域上に開口１０３ａが形成されている。この開口１０３ａは、ベース電極１０３に取り囲まれている。
【００６０】
また、ベース電極１０３の上面及び開口１０３ａ側の側面を覆い且つ開口１０３ａの内側において半導体基板１０１の上面を露出させるように保護絶縁膜となる酸化膜１０５が形成されている。言い換えれば、開口１０３ａの内側で且つ半導体基板１０１におけるエミッタ層形成領域上に、酸化膜１０５に囲まれたエミッタ開口部が形成されている。さらに、エミッタ開口部を含む酸化膜１０５上には、開口１０３ａの上方を覆うようにｎ型不純物のドープされたポリシリコンからなるエミッタ電極１０４ａが設けられている。このエミッタ電極１０４ａは、酸化膜１０５に囲まれたエミッタ開口部内に露出している半導体基板１０１に接して形成されており、ベース電極１０３とは酸化膜１０５によって絶縁分離されている。
【００６１】
言い換えると、エミッタ電極１０４ａは、開口１０３ａを有するベース電極１０３上に酸化膜１０５を介してポリシリコン膜が形成された構造である。また、図３に示す通り、保護用トランジスタ１２０の開口１０３ａは幅Ｗで且つ長さＨの細長い形状である。また、エミッタ電極１０４ａは、開口１０３ａの上方を全て覆うように、幅Ｗよりも大きい幅Ｗａで且つ長さＨよりも大きい長さＨａで形成されている。ここで、ベース電極１０３とエミッタ電極１０４ａとのオーバーラップする幅は、エミッタ電極１０４ａの長さ方向に比べてエミッタ電極１０４ａの幅方向の方が大きくなっている。このため、エミッタ電極１０４ａは開口１０３ａの上方において半導体基板１０１の側に窪んだ形状を有しており、このような窪み１０６は、開口１０３ａの長さ方向に延びている。
【００６２】
また、ベース電極１０３及びエミッタ電極１０４ａに対してコンタクト１０９を介してそれぞれ電気的に接続された金属配線１０８が設けられている。
【００６３】
半導体基板１０１におけるコレクタ層１０２上には、半導体基板１０１における開口１０３ａの内側の領域に表面からｐ型不純物がイオン注入法により導入されてｐ型の真性ベース層１１１が形成されている。また、ベース電極１０３からｐ型不純物が拡散されることにより、半導体基板１０１におけるベース電極１０３の下方にｐ型の外部ベース層１１０が形成されている。外部ベース層１１０は、横方向に不純物が広がることによって真性ベース層１１１と接している。
【００６４】
また、エミッタ電極１０４ａから半導体基板１０１にｎ型不純物が供給されることにより、真性ベース層１１１とエミッタ電極１０４ａとの間に位置するｎ型のエミッタ層１１２ａが形成されている。
【００６５】
尚、図１の回路図に示す通り、エミッタ電極１０４ａとベース電極１０３とは電気的に接続（短絡）され、更にＧＮＤパッド１１５に直接電気的に接続されている。また、コレクタ層１０２は、電源パッド１１３に直接電気的に接続されている。
【００６６】
次に、図２（ｂ）に示すように、回路用トランジスタ１２４は図２（ａ）の保護用トランジスタ１２０とほぼ同じ構成を有している。よって、同じである点については図２（ｂ）において図２（ａ）と同様の符号を用いることにより詳しい説明を省略し、異なる点を詳しく述べる。
【００６７】
回路用トランジスタ１２４が保護用トランジスタ１２０と異なる点の一つは、保護用トランジスタ１２０のエミッタ電極１０４ａの幅Ｗａに比べ、回路用トランジスタ１２４のエミッタ電極１０４ｂの幅Ｗｂが小さいことである。ここで、図３に示すように、回路用トランジスタ１２４の開口１０３ａは、保護用トランジスタ１２０の開口１０３ａと同じ大きさ（幅Ｗ及び長さＨ）である。そして、回路用トランジスタ１２４のエミッタ電極１０４ｂの長さＨｂは、保護用トランジスタ１２０のエミッタ電極１０４ａの長さＨａと同じである。従って、一つのエミッタ電極１０４ａが半導体基板１０１を占める面積は、一つのエミッタ電極１０４ｂが半導体基板１０１を占める面積よりも大きいことになる。尚、本実施形態の場合、一例としてエミッタ電極１０４ａの幅Ｗａはエミッタ電極１０４ｂの幅Ｗｂの２倍に設定している。
【００６８】
エミッタ電極１０４ａ及びエミッタ電極１０４ｂは、いずれもポリシリコンにより形成した後にイオン注入によりｎ型不純物が導入されている。ｎ型不純物を導入する際、より面積の大きい保護用トランジスタ１２０のエミッタ電極１０４ａは、回路用トランジスタ１２４のエミッタ電極１０４ｂに比べて多くのｎ型不純物が注入される。
【００６９】
この結果、エミッタ電極１０４ａからｎ型不純物が供給される保護用トランジスタ１２０のエミッタ層１１２ａについても、エミッタ電極１０４ｂからｎ型不純物が供給される回路用トランジスタ１２４のエミッタ層１１２ｂよりも多くの不純物を含み、より深く拡散されることになる。
【００７０】
エミッタ層が深くなると実効ベース幅が狭くなり、その結果としてコレクタ・エミッタ間耐圧が低下する。よって、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧は、回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に比べて低くなる。これにより、集積回路にサージがかかった場合には、回路用トランジスタ１２４よりも先に保護用トランジスタ１２０が動作してサージを放電し、内部回路１２１（図１参照）を保護することができる。
【００７１】
図４は、図２（ａ）の保護用トランジスタ１２０について、エミッタ電極１０４ａを構成するポリシリコンの面積と、コレクタ・エミッタ間耐圧との関係を数値計算により求めた結果を示す。つまり、横軸にはエミッタ電極１０４ｂの面積に対するエミッタ電極１０４ａの面積を百分率にて示し、縦軸には回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に対する保護用トランジスタ１２０のコレクタ・エミッタ間耐圧を百分率にて示している。図４に示されるように、保護用トランジスタ１２０におけるエミッタ電極１０４ａの面積を回路用トランジスタ１２４におけるエミッタ電極１０４ｂの面積よりも大きくすることにより、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧を回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に比べて１０％程度は低下させることが可能であると分かる。
【００７２】
以上のように、エミッタ電極の面積を設定することにより、保護用トランジスタ１２０のベース・エミッタ間に抵抗体を設けること無しに内部回路１２１をサージから保護することができ、半導体装置の面積縮小が達成できる。
【００７３】
尚、本実施形態においてエミッタ電極１０４ａの幅Ｗａをエミッタ電極１０４ｂの幅Ｗｂの２倍としているが、これに限るものではない。エミッタ電極１０４ａの幅Ｗａについての最適値は、製造プロセス上の様々な条件によって異なるため、これに応じて設定すればよい。
【００７４】
（第３の実施形態）
次に、本発明の第３の実施形態について、図面を参照して説明する。本実施形態も、第１の実施形態において説明した集積回路を備える半導体装置について、バイポーラトランジスタの構造の例を示す。
【００７５】
本実施形態の半導体装置は、図１に示す保護用トランジスタ１２０及び回路用トランジスタ１２４を備えている。図５（ａ）及び（ｂ）は、順に、保護用トランジスタ１２０及び回路用トランジスタ１２４の本実施形態における具体的構造の例を示す図である。ここで、回路用トランジスタ１２４については、図２（ｂ）に示す第２の実施形態の回路用トランジスタ１２４と同様の構成を有する。
【００７６】
図５（ａ）の保護用トランジスタ１２０は、図５（ｂ）の回路用トランジスタ１２４と比較すると、酸化膜１０５及びその上に形成されたエミッタ電極１０４ｃの形状が異なっている。つまり、保護用トランジスタ１２０におけるエミッタ開口部（エミッタ電極１０４ｃと半導体基板１０１との接触部分）の幅Ｘａが、回路用トランジスタ１２４におけるエミッタ開口部（エミッタ電極１０４ｄと半導体基板１０１との接触部分）の幅Ｘｂに比べて大きくなっている。本実施形態における具体例としては、１．５倍となっている。それぞれのエミッタ開口部は、ベース電極１０３とそれを覆う酸化膜１０５によって開口１０３ａの内側に構成されている。ここでは、保護用トランジスタ１２０のベース電極１０３における開口１０３ａ側の側面上に形成されている酸化膜１０５の厚さを、回路用トランジスタ１２４のベース電極１０３における開口１０３ａ側の側面上に形成されている酸化膜１０５の厚さに比べて薄く形成することにより、エミッタ開口部の幅Ｘａが、エミッタ開口部の幅Ｘｂに比べて大きくなっている。
【００７７】
保護用トランジスタ１２０において、エミッタ開口部の幅Ｘａが広くなると、エミッタ電極１０４ｃの中央部におけるポリシリコンの厚みが薄くなる。よって、保護用トランジスタ１２０のエミッタ電極１０４ｃの中央部における厚さは、回路用トランジスタ１２４のエミッタ電極１０４ｄの中央部における厚さに比べて薄くなっている。
【００７８】
ここで、エミッタ電極の下方に位置するエミッタ層は、それぞれエミッタ電極に対してイオン注入法により導入された不純物が拡散して形成されている。このため、エミッタ電極が薄いほど、その下方に形成されるエミッタ層に含まれる不純物の量（総数）が多くなる。つまり、本実施形態において、保護用トランジスタ１２０のエミッタ層１１２ｃが含む不純物は、回路用トランジスタ１２４のエミッタ層１１２ｄが含む不純物よりも多い。不純物の量が多くなると、第２の実施形態において説明した通りコレクタ・エミッタ間耐圧が低下するから、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧は回路用トランジスタ１２４のコレクタ・エミッタ間耐圧よりも低い。
【００７９】
このことから、集積回路にサージがかかった場合には、回路用トランジスタ１２４よりも先に保護用トランジスタ１２０が動作してサージを放電し、内部回路１２１（図１参照）を保護することができる。
【００８０】
図６は、図５（ａ）の保護用トランジスタ１２０について、エミッタ開口部の幅Ｘａと、コレクタ・エミッタ間耐圧との関係を数値計算により求めた結果を示す。つまり、横軸には回路用トランジスタ１２４におけるエミッタ開口部の幅Ｘｂに対する保護用トランジスタ１２０におけるエミッタ開口部の幅Ｘａを百分率にて示し、縦軸には回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に対する保護用トランジスタ１２０のコレクタ・エミッタ間耐圧を百分率にして示している。図６に示されるように、保護用トランジスタ１２０におけるエミッタ開口部の幅Ｘａを回路用トランジスタ１２４におけるエミッタ開口部の幅Ｘｂよりも大きくすることにより、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧を回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に比べて５０％程度は低下させることが可能である。
【００８１】
以上のように、エミッタ開口部の幅を設定することにより、保護用トランジスタ１２０のベース・エミッタ間に抵抗体を設けること無しに内部回路１２１をサージから保護することができ、半導体装置の面積縮小が達成できる。
【００８２】
尚、本実施形態において保護用トランジスタ１２０のエミッタ開口部の幅Ｘａを回路用トランジスタ１２４におけるエミッタ開口部の幅Ｘｂの１．５倍としているが、これに限るものではない。エミッタ開口部の幅Ｘａについての最適値は、製造プロセス上の様々な条件によって異なるため、これに応じて設定すればよい。また、本実施形態では酸化膜１０５の厚さを変えることにより幅Ｘａと幅Ｘｂとが異なるように構成している。しかし、これに代えて、保護用トランジスタ１２０の開口１０３ａの幅を回路用トランジスタ１２４の開口１０３ａの幅よりも大きく形成することにより幅Ｘａと幅Ｘｂとが異なるようにしても良い。
【００８３】
（第４の実施形態）
次に、本発明の第４の実施形態について、図面を参照しながら説明する。本実施形態も、第１の実施形態において説明した集積回路を備える半導体装置について、バイポーラトランジスタの構造の例を示す。
【００８４】
本実施形態の半導体装置は、図１に示す保護用トランジスタ１２０及び回路用トランジスタ１２４を備えている。図７（ａ）及び（ｂ）は、順に図１の保護用トランジスタ１２０及び回路用トランジスタ１２４の本実施形態における具体的構造の例を示す断面図であり、図８はこれらの平面構成を示す図である。但し、図８には、それぞれ一部構成要素の配置についてのみ示している。また、図８におけるVIIa-VIIa'線における断面が図７（ａ）に、VIIb-VIIb'線における断面が図７（ｂ）に示されている。
【００８５】
図７（ａ）及び（ｂ）に示すように、本実施形態における保護用トランジスタ１２０及び回路用トランジスタ１２４の断面構成は同等である。また、半導体基板１０１に形成されたコレクタ層１０２、外部ベース層１１０、真性ベース層１１１、エミッタ層１１２ｅ及び１１２ｆ、ベース電極１０３、エミッタ電極１０４ｅ及び１０４ｆ、酸化膜１０５等からなる構成は、図２（ａ）に示す第２の実施形態における保護用トランジスタ１２０等と同様である。図２（ａ）には示している金属配線１０８及びコンタクト１０９について、ここでは図示を省略している。
【００８６】
しかし、図８に示すように、本実施形態における保護用トランジスタ１２０は、回路用トランジスタ１２４に対し、半導体基板１０１上において９０度のレイアウト角Ｙをもって回転したレイアウトを有している。
【００８７】
本実施形態の半導体装置を製造する工程において、エミッタ電極１０４ｅ及び１０４ｆに対する不純物導入のためにはイオン注入が行なわれる。この際、チャネリング現象を避けて浅い注入を行なうために、半導体基板１０１の表面に対してその法線方向から少し傾けた角度をもって不純物イオンを注入する。この際の注入方向が、図７（ａ）及び（ｂ）と、図８とにおいて注入方向Ｄとして示されている。
【００８８】
図８に示すように、イオン注入は半導体基板１０１の全面に対して同じ注入方向Ｄをもって行なわれる。しかし、保護用トランジスタ１２０と回路用トランジスタ１２４とは９０度の角度をもってレイアウトされているため、半導体基板１０１に対して垂直に見た場合において、それぞれのトランジスタの異なる向きから注入が行なわれる。具体的には、図８に示す通り、保護用トランジスタ１２０に対してその長辺方向に注入が行なわれ、回路用トランジスタ１２４に対してその短辺方向に注入が行なわれる。
【００８９】
このような違いから、保護用トランジスタ１２０のエミッタ電極１０４ｅと回路用トランジスタ１２４のエミッタ電極１０４ｆとでは、注入される不純物の深さが異なるようになる。このことは、半導体基板１０１の表面に垂直な断面である図７（ａ）及び（ｂ）において次のように示されている。
【００９０】
保護用トランジスタ１２０及び回路用トランジスタ１２４のエミッタ電極１０４ｅ及び１０４ｆは、いずれも、その長辺方向に延びる窪み１０６を有する形状である。よって、保護用トランジスタ１２０の長辺方向と注入方向Ｄとが一致していることから、図７（ａ）の断面においては半導体基板１０１に対して垂直に注入が行なわれ、エミッタ電極１０４ｅのより半導体基板１０１に近い部分に不純物が注入される。これに対し、回路用トランジスタ１２４の長辺方向と注入方向Ｄとは９０度の角度を成しており、エミッタ電極１０４ｆのより半導体基板１０１に近い部分には、不純物が注入されにくい。これはエミッタ電極１０４ｆ自体が障害物となるためである。
【００９１】
この違いから、それぞれのエミッタ電極１０４ｅ及び１０４ｆの下方に位置するエミッタ層１１２ｅ及び１１２ｆに導入される不純物量についても異なるようになる。つまり、保護用トランジスタ１２０のエミッタ層１１２ｅにおける不純物量は、回路用トランジスタ１２４のエミッタ層１１２ｆにおける不純物量に比べて多くなる。
【００９２】
不純物の量が多くなると、第２の実施形態において説明した通りコレクタ・エミッタ間耐圧が低下するから、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧は回路用トランジスタ１２４のコレクタ・エミッタ間耐圧よりも低いことになる。このことから、集積回路にサージがかかった場合には、回路用トランジスタ１２４よりも先に保護用トランジスタ１２０が動作してサージを放電し、内部回路１２１（図１参照）を保護することができる。
【００９３】
尚、従来は回路用トランジスタ及び保護用トランジスタの両方について同じ向きにレイアウトされ、それぞれのエミッタ電極の窪みに直交する向き（図８の回路用トランジスタ１２４に対するイオン注入と同様の向き）からイオン注入を行なっていた。このため、回路用トランジスタ及び保護用トランジスタは同等のコレクタ・エミッタ間耐圧を有していた。
【００９４】
図９は、保護用トランジスタ１２０及び回路用トランジスタ１２４のレイアウトの違いをレイアウト角Ｙにより表すとき、レイアウト角Ｙと保護用トランジスタ１２０のコレクタ・エミッタ間耐圧の関係を数値計算により求めた結果を示す。レイアウト角Ｙは、回路用トランジスタ１２４の向きを基準にして保護用トランジスタ１２０の向きを示している。図９に示されるように、レイアウト角Ｙを設定することにより、保護用トランジスタ１２０のコレクタ・エミッタ間耐圧を回路用トランジスタ１２４のコレクタ・エミッタ間耐圧に比べて２０％程度低下させることが可能である。
【００９５】
尚、本実施形態においてレイアウト角Ｙを９０度としているが、これに限るものではない。レイアウト角Ｙの最適値は製造プロセス上の様々な条件によって異なるため、これに応じて設定すればよい。
【００９６】
また、第１〜第４の実施形態において、電流能力の高いｎｐｎ型トランジスタを用いるものとして説明しているが、これに代えて、ｐｎｐ型トランジスタを用いることも可能である。この場合、以上の説明におけるｎ型及びｐ型を逆に読み替えれば良い。
【産業上の利用可能性】
【００９７】
本発明の半導体装置は、抵抗体を設ける必要を排することにより面積縮小を実現し且つ内部回路をサージから保護することができ、ＥＤＳ保護素子を備えた半導体装置として有用である。
【図面の簡単な説明】
【００９８】
【図１】図１は、本発明の第１の実施形態に係る半導体装置が備える集積回路の回路図である。
【図２】図２（ａ）及び（ｂ）は、それぞれ、本発明の第２の実施形態に係る半導体装置が備える保護用トランジスタ１２０及び回路用トランジスタ１２４の断面構成を示す図である。
【図３】図３は、本発明の第２の実施形態に係る半導体装置が備える保護用トランジスタ１２０及び回路用トランジスタ１２４の平面構成を示す図である。
【図４】図４は、本発明の第２の実施形態における保護用トランジスタ１２０のエミッタ電極１０４ｂの面積とコレクタ・エミッタ間耐圧との関係を示す図である。
【図５】図５（ａ）及び（ｂ）は、それぞれ、本発明の第３の実施形態に係る半導体装置が備える保護用トランジスタ１２０及び回路用トランジスタ１２４の断面構成を示す図である。
【図６】図６は、本発明の第３の実施形態における保護用トランジスタ１２０のエミッタ開口部の幅とコレクタ・エミッタ間耐圧との関係を示す図である。
【図７】図７（ａ）及び（ｂ）は、それぞれ、本発明の第４の実施形態に係る半導体装置が備える保護用トランジスタ１２０及び回路用トランジスタ１２４の断面構成を示す図である。
【図８】図８は、本発明の第４の実施形態に係る半導体装置が備える保護用トランジスタ１２０及び回路用トランジスタ１２４の平面構成を示す図である。
【図９】図９は、本発明の第４の実施形態におけるレイアウト角Ｙと保護用トランジスタ１２０のコレクタ・エミッタ間耐圧との関係を示す図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ従来の半導体装置について断面構成及び平面構成を示す図である。
【図１１】図１１は、従来の半導体装置における抵抗体１６の抵抗値と保護トランジスタのコレクタ・エミッタ間耐圧との関係を示す図である。
【符号の説明】
【００９９】
１０１                半導体基板
１０２                コレクタ層
１０３                ベース電極
１０３ａ              開口
１０４ａ〜１０４ｆ    エミッタ電極
１０５                酸化膜
１０６                窪み
１０８                金属配線
１０９                コンタクト
１１０                外部ベース層
１１１                真性ベース層
１１２ａ〜１１２ｆ    エミッタ層
１１３                電源パッド
１１４                入出力パッド
１１５                ＧＮＤパッド
１１６                電源ライン
１１７                ＧＮＤライン
１１８                電源側保護ダイオード
１１９                ＧＮＤ側保護ダイオード
１２０                保護用バイポーラトランジスタ（保護用トランジスタ）
１２１                内部回路
１２２                保護回路
１２３                抵抗素子
１２４                回路用バイポーラトランジスタ（回路用トランジスタ）
【図１】
2008182140.tif 000003
【図２】
2008182140.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008182140.tif 000011
【図１０】
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【図１１】
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