(57)【要約】【課題】  同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式ＤＣ−ＤＣコンバータを提供すること【解決手段】  同期整流方式ＤＣ−ＤＣコンバータ１の制御回路は、同期整流トランジスタＮ０に流れる同期整流トランジスタ電流ＩＬ０ｎを検出する同期整流トランジスタＮ０を備え、同期整流トランジスタＮ０は、同期整流トランジスタ電流ＩＬ０ｎが減少するのに応じて、抵抗値が増大することを特徴とする。【選択図】  図１
2008228462.tif 000002
【特許請求の範囲】
【請求項１】
同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、
前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大する
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【請求項２】
請求項１に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記電流検出部はＭＯＳトランジスタである
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【請求項３】
請求項２に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記ＭＯＳトランジスタは、同期整流トランジスタと兼用する
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【請求項４】
請求項３に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流トランジスタ電流が減少するのに応じて、前記ＭＯＳトランジスタのゲートに、前記ＭＯＳトランジスタの抵抗が減少する電圧を印加するアンプ部を
備えることを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【請求項５】
請求項４に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
メイントランジスタが導通から非導通に遷移する場合に、前記ＭＯＳトランジスタが導通するように前記アンプ部の出力を急峻に変化させる強制ドライブ部を
備えることを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式ＤＣ−ＤＣコンバータの制御回路に関するものである。
【背景技術】
【０００２】
従来技術の降圧型同期整流方式ＤＣ−ＤＣコンバータ１００の回路図を図９に示す。降圧型同期整流方式ＤＣ−ＤＣコンバータ１００では、制御端子ＣＮＴ０に入力される信号がハイレベルになるとドライバ１０４の出力がハイレベルになり、メイントランジスタＰ１００が非導通となる。それに伴いコイル電圧ＶＬ１００の電位が接地電位よりも低くなる。そして、コンパレータ１０１の出力がハイレベルとなり、アンドゲート１０２の出力およびドライバ１０３の出力もハイレベルとなる。これにより、同期整流トランジスタＮ１００が導通する。
【０００３】
降圧型同期整流方式ＤＣ−ＤＣコンバータ１００では、同期整流トランジスタＮ１００のオン抵抗Ｒｏｎとそこに流れる同期整流トランジスタ電流ＩＬ１００ｎによって生じる電圧をコンパレータ１０１で検出し、０Ｖ近傍である比較電圧Ｖｏｆｆｓｅｔに達した場合、すなわち、同期整流トランジスタ電流ＩＬ１００ｎが０Ａ近傍になった場合、同期整流トランジスタを非導通にする。これにより、同期整流トランジスタ電流ＩＬ１００ｎの逆流を防ぐことを目的としている。
【０００４】
なお、同期整流トランジスタのゲート電圧を制御する技術としては、特許文献１に開示がある。
【特許文献１】特開２００４−１７３４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、同期整流トランジスタ電流ＩＬ１００ｎの傾きに対するコンパレータ１０１の応答速度のバラツキ、コンパレータ１０１が反応してから同期整流トランジスタＮ１００が非導通させるまでの遅延時間のバラツキ、同期整流トランジスタＮ１００のオン抵抗Ｒｏｎのバラツキ及びコンパレータ１０１のオフセットのバラツキにより、同期整流トランジスタ電流ＩＬ１００ｎにバラツキが生じることとなる。これにより、コンパレータ１０１を比較電圧Ｖｏｆｆｓｅｔで動作させた場合、同期整流トランジスタ電流ＩＬ１００ｎが０Ａに達する前に同期整流トランジスタが非導通になったり、同期整流トランジスタ電流ＩＬ１００ｎが逆流したりすることとなったりして問題である。
【０００６】
本発明は前記背景技術に鑑みなされたものであり、同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式ＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
その解決手段は、同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大することを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路である。
【０００８】
抵抗値が変化しない場合に比して、同期整流トランジスタ電流が減少するのに応じて抵抗値が増大し、検出抵抗部の両端に生じる電圧が高電圧になるため、検出電流が減少して０Ａ付近になった場合にも、同期整流トランジスタ電流がより検出しやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタに流れる電流の傾きが変化することやコンパレータのオフセットがバラつくことにより、同期整流トランジスタ電流にバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流が０Ａになることをより確実に検知することができる。
【発明の効果】
【０００９】
本発明によれば、同期整流トランジスタ電流にバラツキが生じたとしても、同期整流トランジスタに流れる電流の逆流を防止する同期整流方式ＤＣ−ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の同期整流方式ＤＣ−ＤＣコンバータの制御回路について具体化した実施形態を図１〜図８に基づき図面を参照しつつ詳細に説明する。
【００１１】
図１は本発明の動作を示す基本原理図である。本発明の降圧型同期整流方式ＤＣ−ＤＣコンバータは、メイントランジスタＰ０と、同期整流トランジスタＮ０と、電流検出部２と、抵抗制御部３と、ドライバ４と、コイルＬ０と、コンデンサＣ０とを備えている。
【００１２】
制御端子ＣＮＴ０の信号のレベルがローレベルからハイレベルに遷移すると、メイントランジスタＰ０が非導通になると共に、抵抗制御部３により同期整流トランジスタＮ０が導通にされる。また、電流検出部２は、メイントランジスタＰ０の非導通により、同期整流トランジスタ電流ＩＬ０ｎが０Ａになることを検知している。その際、同期整流トランジスタＮ０は、抵抗制御部３により、同期整流トランジスタＮ０に流れる同期整流トランジスタ電流ＩＬ０ｎが小さくなるのに応じて、抵抗値が増大する可変抵抗として作用する。
【００１３】
図２は、従来技術の降圧型同期整流ＤＣ−ＤＣコンバータおよび本発明および従来技術の降圧型同期整流ＤＣ−ＤＣコンバータのＩＬ０ｎ−ＶＬ０特性およびＩＬ１００ｎ−ＶＬ１００特性を示すグラフである。本発明では、同期整流トランジスタ電流ＩＬ０ｎが０Ａ（ΔＶＬ０＝ΔＶＬ１００の範囲）に近づくのに応じて、特性の傾きが急峻になる、すなわち抵抗値が大きくなる。一方、従来技術の特性は、傾きが一定の直線状となっている。
【００１４】
抵抗値が変化しない従来技術の場合に比して、同期整流トランジスタ電流ＩＬ０ｎが減少するのに応じて抵抗値が増大し、同期整流トランジスタＮ０の両端に生じる電圧が高電圧になるため、検出電流が減少して０Ａ付近になった場合にも、同期整流トランジスタ電流ＩＬ０ｎがより検出しやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタＮ０に流れる電流の傾きが変化することやコンパレータのオフセットがバラつくことにより、同期整流トランジスタ電流ＩＬ０ｎにバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流ＩＬ０ｎが０Ａになることをより確実に検知することができる。
【００１５】
（第１実施形態）
図３は第１実施形態にかかる降圧型同期整流方式ＤＣ−ＤＣコンバータ１の構成を示す回路ブロック図である。降圧型同期整流方式ＤＣ−ＤＣコンバータ１は、メイントランジスタＰ０と、同期整流トランジスタＮ０と、ドライバ４と、アンプ部５と、強制ドライブ部６と、コイルＬ０と、コンデンサＣ０とを備えている。また、アンプ部５は、差動アンプ５ａと、スイッチ５ｂとを備えている。
【００１６】
図１における電流検出部２は差動アンプ５ａに相当し、抵抗制御部３はアンプ部５と強制ドライブ部６とに相当する。制御端子ＣＮＴ０の信号がローレベルからハイレベルに遷移すると、ドライバ４を介してメイントランジスタＰ０のゲート電圧ＶＰ０Ｇにハイレベルが印加され、メイントランジスタＰ０が非導通となる。それと共に、強制ドライブ部６は、スイッチ５ｂを非導通にし、同期整流トランジスタＮ０のゲート電圧ＶＮ０Ｇにハイレベルを印加して、同期整流トランジスタＮ０を強制的に導通にする。その後、同期整流トランジスタＮ０を強制的に導通するのを解除し、スイッチ５ｂを導通にすることで、アンプ部５からの緩やかな傾きの出力電圧によりゲート電圧ＶＮ０Ｇを制御する。これにより、同期整流トランジスタＮ０のオン抵抗値が徐々に上がることとなる。
【００１７】
図４に降圧型同期整流方式ＤＣ−ＤＣコンバータ１の一例を示す回路図を示す。アンプ部５は、定電流源Ｉ１と、ＰＭＯＳトランジスタＰ１〜Ｐ４と、ＮＭＯＳトランジスタＮ１〜Ｎ５とを備えている。
【００１８】
このうち定電流源Ｉ１と、ＰＭＯＳトランジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１，Ｎ２とは、ＰＭＯＳトランジスタＰ１のゲートにコイル電圧ＶＬ０が接続され、ＰＭＯＳトランジスタＰ２のゲートに接地電位が接続されている。また、ＰＭＯＳトランジスタＰ３，Ｐ４と、ＮＭＯＳトランジスタＮ３，Ｎ４とで公知の差動アンプを構成する。差動アンプは従来技術のコンパレータ１０１に比して、入力に対する出力の傾きが緩やかである。なお、ＮＭＯＳトランジスタＮ５はゲート電圧がハイレベルの場合、導通され、該差動アンプの出力をハイインピーダンスにするスイッチ５ｂ（図３）として作用する。
【００１９】
強制ドライブ部６は、定電流源Ｉ２，Ｉ３と、ＰＭＯＳトランジスタＰ５，Ｐ６と、ＮＭＯＳトランジスタＮ６，Ｎ７と、インバータＩＮＶ１〜ＩＮＶ４と、バッファＢＵＦ２と、ＳＲフリップフロップＦＦ１と、アンドゲートＡＮＤ１とを備えている。
【００２０】
定電流源Ｉ２の出力は、ＮＭＯＳトランジスタＮ６のドレインと、インバータＩＮＶ２の入力に接続されている。定電流源Ｉ３の出力はＰＭＯＳトランジスタＰ５のドレインと、インバータＩＮＶ３の入力に接続されている。また、ＳＲフリップフロップＦＦ１では、セット端子がインバータＩＮＶ３の出力に接続され、反転リセット端子がバッファＢＵＦ２の出力に接続されている。アンドゲートＡＮＤ１では、入力がインバータＩＮＶ２の出力、バッファＢＵＦ２の出力およびＳＲフリップフロップＦＦ１の反転出力に接続されている。インバータＩＮＶ４では、入力がアンドゲートＡＮＤ１の出力、出力がＰＭＯＳトランジスタＰ６のゲートに接続されている。ＮＭＯＳトランジスタＮ７では、ドレインがゲート電圧ＶＮ０Ｇに接続され、ゲートがバッファＢＵＦ１、バッファＢＵＦ２およびインバータＩＮＶ１を介して、制御端子ＣＮＴ０に接続されている。
【００２１】
なお、他の部分については、制御端子ＣＮＴ０に接続されたバッファＢＵＦ１以外は図３に示した降圧型同期整流方式ＤＣ−ＤＣコンバータ１と同様なので説明を省略する。
【００２２】
制御端子ＣＮＴ０に入力される信号がローレベルからハイレベルに遷移すると、バッファＢＵＦ１およびドライバ４を介してゲート電圧ＶＰ０Ｇがハイレベルとなり、メイントランジスタＰ０が非導通となる。
【００２３】
すると、コイル電圧ＶＬ０が０Ｖ以下となり、ＰＭＯＳトランジスタＰ１のドレインがハイレベルに遷移する。さらに、ＮＭＯＳトランジスタＮ６が導通され、ＮＭＯＳトランジスタＮ６に電流が流れ、インバータＩＮＶ２の入力がローレベルに遷移する。これにより、バッファＢＵＦ１およびバッファＢＵＦ２を介して制御端子ＣＮＴ０のハイレベル信号が入力され、ＳＲフリップフロップＦＦ１の反転出力信号のハイレベル信号が入力されたアンドゲートＡＮＤ１の出力がハイレベルに遷移する。そうすると、ＮＭＯＳトランジスタＮ５が導通し、ＮＭＯＳトランジスタＮ４のゲートがローレベルになるため、ＮＭＯＳトランジスタＮ４のドレインはハイインピーダンスとなる。一方、インバータＩＮＶ４により、ＰＭＯＳトランジスタＰ６のゲートにローレベルが印加され、ＰＭＯＳトランジスタＰ６は導通する。これにより、同期整流トランジスタＮ０のゲート電圧ＶＮ０Ｇは強制的にハイレベルに遷移（強制ドライブ）され、同期整流トランジスタＮ０が導通する。
【００２４】
ゲート電圧ＶＮ０ＧがＰＭＯＳトランジスタＰ５のゲートの閾値電圧Ｖｔｈｐを上回ると、ＰＭＯＳトランジスタＰ５が非導通となり、そのドレイン電圧はローレベルに遷移する。すると、インバータＩＮＶ３を介して、ＳＲフリップフロップＦＦ１がセットされ、ＳＲフリップフロップＦＦ１の反転出力がローレベルとなり、さらに、アンドゲートＡＮＤ１がローレベルとなり、インバータＩＮＶ４を介して、ＰＭＯＳトランジスタＰ６が非導通となる。すなわち、ＰＭＯＳトランジスタＰ６によるゲート電圧ＶＮ０Ｇの強制ドライブが解除される。これと共にＮＭＯＳトランジスタＮ５のゲート電圧がローレベルとなり、ＮＭＯＳトランジスタＮ５は非導通となるため、ＮＭＯＳトランジスタＮ４のゲート電圧にはＰＭＯＳトランジスタＰ２のドレイン電圧すなわち差動増幅器の出力が入力され、差動アンプの出力がゲート電圧ＶＮ０Ｇに出力される。
【００２５】
ＰＭＯＳトランジスタＰ６による強制ドライブが解除され、ゲート電圧ＶＮ０Ｇに差動アンプの出力が印加された後は、同期整流トランジスタＮ０の電流に応じて、ゲート電圧ＶＮ０Ｇが制御される。同期整流トランジスタ電流ＩＬ０ｎが０Ａになると、ゲート電圧ＶＮ０Ｇがローレベルとなり、同期整流トランジスタＮ０が非導通にされる。
【００２６】
なお、制御端子ＣＮＴ０の電圧がハイレベルにならず、ローレベルを維持する連続モードで用いられる場合には、バッファＢＵＦ１、バッファＢＵＦ２およびインバータＩＮＶ１を介して、ＮＭＯＳトランジスタＮ７のゲートにハイレベルが入力され、ＮＭＯＳトランジスタＮ７が導通する。これにより、同期整流トランジスタＮ０が非導通にされる。
【００２７】
次いで、メイントランジスタＰ０、同期整流トランジスタＮ０およびコイル電流ＩＬ０の動作について説明する。図５はメイントランジスタＰ０、同期整流トランジスタＮ０およびコイル電流ＩＬ０の動作を示すタイミングチャートである。
【００２８】
（１）において、メイントランジスタＰ０のゲート電圧ＶＰ０Ｇがローレベルからハイレベルに遷移するに伴い、メイントランジスタＰ０が非導通になると共に、図４のＰＭＯＳトランジスタＰ６による強制ドライブが行なわれ、同期整流トランジスタＮ０のゲート電圧ＶＮ０Ｇがローレベルからハイレベルに急峻に変移され、同期整流トランジスタＮ０は導通される。
【００２９】
（２）において、メイントランジスタＰ０が非導通にされ、同期整流トランジスタＮ０が導通にされるため、コイル電流ＩＬ０は正の傾きから負の傾きに変化する。
【００３０】
（３）において、図４のＰＭＯＳトランジスタＰ５のゲートが閾値電圧Ｖｔｈｐを上回ることで、ＳＲフリップフロップＦＦ１の反転出力がローレベルになり、アンドゲートＡＮＤ１の出力がハイレベルからローレベルに遷移し、強制ドライブから差動アンプ出力にゲート電圧ＶＮ０Ｇの制御が切り換えられる。これにより、差動アンプの出力の緩やかな傾きで、ゲート電圧ＶＮ０Ｇの電圧が徐々に下がることとなる。このように、ゲート電圧ＶＮ０Ｇが徐々に下がることにより、同期整流トランジスタＮ０の抵抗値は上昇し、０Ａ近傍で同期整流トランジスタ電流ＩＬ０ｎが検知されやすくなる。
【００３１】
（４）において、コイル電流ＩＬ０が０Ａに達すると差動アンプの出力はローレベルとなり、同期整流トランジスタＮ０は非導通となる。
【００３２】
以上詳細に説明したとおり、第１実施形態にかかる降圧型同期整流方式ＤＣ−ＤＣコンバータ１によれば、従来技術のように同期整流トランジスタの抵抗値が一定の場合に比して、同期整流トランジスタ電流ＩＬ０ｎが減少して０Ａ付近になった場合にも、同期整流トランジスタＮ０の抵抗値が上昇するため、同期整流トランジスタ電流ＩＬ０ｎがより検出されやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタＮ０に流れる電流の傾きが変化することや差動増幅器のオフセットがバラつくことにより、同期整流トランジスタ電流ＩＬ０ｎにバラツキが生じたとしても、そのバラツキの影響を受けにくくなり、同期整流トランジスタ電流ＩＬ０ｎが０Ａになることをより確実に検知することができる。
【００３３】
（第２実施形態）
図６は第２実施形態にかかる昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０の構成を示す回路ブロック図である。昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０は、メイントランジスタＮ１０と、同期整流トランジスタＰ１０と、ドライバ１４と、アンプ部１５と、強制ドライブ部１６と、コイルＬ１０と、コンデンサＣ１０とを備えている。また、アンプ部１５は、差動アンプ１５ａと、スイッチ１５ｂとを備えている。
【００３４】
制御端子ＣＮＴ１０の信号がハイレベルからローレベルに遷移すると、ドライバ１４を介してメイントランジスタＮ１０のゲート電圧ＶＮ１０Ｇにローレベルが印加され、メイントランジスタＮ１０が非導通となる。それと共に、強制ドライブ部１６は、スイッチ１５ｂを非導通にし、同期整流トランジスタＰ１０のゲート電圧ＶＰ１０Ｇにローレベルを印加して、同期整流トランジスタＰ１０を強制的に導通にする。その後、同期整流トランジスタＰ１０を強制的に導通するのを解除し、スイッチ１５ｂを導通にすることで、アンプ部１５からの緩やかな傾きの出力電圧によりゲート電圧ＶＰ１０Ｇを制御する。これにより、同期整流トランジスタＰ１０のオン抵抗値が徐々に上がることとなる。
【００３５】
図７に昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０の一例を示す回路図を示す。アンプ部１５は、定電流源Ｉ１１と、ＰＭＯＳトランジスタＰ１１〜Ｐ１５と、ＮＭＯＳトランジスタＮ１１〜Ｎ１４とを備えている。
【００３６】
このうち定電流源Ｉ１１と、ＰＭＯＳトランジスタＰ１１，Ｐ１２と、ＮＭＯＳトランジスタＮ１１，Ｎ１２とは、ＮＭＯＳトランジスタＮ１１のゲートにコイル電圧ＶＬ１０が接続され、ＮＭＯＳトランジスタＮ１２のゲートに出力端子ＶＯ１０が接続されている。また、ＰＭＯＳトランジスタＰ１３，Ｐ１４と、ＮＭＯＳトランジスタＮ１３，Ｎ１４とで公知の差動アンプを構成する。差動アンプは従来技術のコンパレータ１０１に比して、入力に対する出力の傾きが緩やかである。なお、ＰＭＯＳトランジスタＰ１５はゲート電圧がローレベルの場合、導通され、該差動アンプの出力をハイインピーダンスにするスイッチ１５ｂ（図６）として作用する。
【００３７】
強制ドライブ部１６は、定電流源Ｉ１２，Ｉ１３と、ＰＭＯＳトランジスタＰ１６，Ｐ１７と、ＮＭＯＳトランジスタＮ１５，Ｎ１６と、インバータＩＮＶ１１，ＩＮＶ１２と、バッファＢＵＦ１２，ＢＵＦ１３と、ＳＲフリップフロップＦＦ１１と、ナンドゲートＮＡＮＤ１１とを備えている。
【００３８】
定電流源Ｉ１２の出力は、ＰＭＯＳトランジスタＰ１６のドレインと、バッファＢＵＦ１２の入力に接続されている。定電流源Ｉ１３の出力はＮＭＯＳトランジスタＮ１５のドレインと、バッファＢＵＦ１３の入力に接続されている。また、ＳＲフリップフロップＦＦ１１では、セット端子がバッファＢＵＦ１３の出力に接続され、反転リセット端子がインバータＩＮＶ１１の出力に接続されている。ナンドゲートＮＡＮＤ１１では、入力がバッファＢＵＦ１２の出力、インバータＩＮＶ１１の出力およびＳＲフリップフロップＦＦ１１の反転出力に接続されている。インバータＩＮＶ１２では、入力がナンドゲートＮＡＮＤ１１の出力、出力がＮＭＯＳトランジスタＮ１６のゲートに接続されている。ＰＭＯＳトランジスタＰ１７では、ドレインがゲート電圧ＶＰ１０Ｇに接続され、ゲートがバッファＢＵＦ１１およびインバータＩＮＶ１１を介して、制御端子ＣＮＴ１０に接続されている。
【００３９】
なお、他の部分については、制御端子ＣＮＴ１０に接続されたバッファＢＵＦ１１以外は図６に示した昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０と同様なので説明を省略する。
【００４０】
制御端子ＣＮＴ１０に入力される信号がハイレベルからローレベルに遷移すると、バッファＢＵＦ１１およびドライバ１４を介してゲート電圧ＶＮ１０Ｇがローレベルとなり、メイントランジスタＮ１０が非導通となる。
【００４１】
すると、コイル電圧ＶＬ１０が出力端子ＶＯ１０の電圧以上となり、ＮＭＯＳトランジスタＮ１１のドレインがローレベルに遷移する。さらに、ＰＭＯＳトランジスタＰ１６が導通され、ＰＭＯＳトランジスタＰ１６に電流が流れ、バッファＢＵＦ１２の入力がハイレベルに遷移する。これにより、第１の入力にバッファＢＵＦ１１およびインバータＩＮＶ１１を介して制御端子ＣＮＴ１０からのハイレベル信号が入力され、第２の入力にＳＲフリップフロップＦＦ１１の反転出力信号のハイレベル信号が入力されたナンドゲートＮＡＮＤ１１の出力がローレベルに遷移する。そうすると、ＰＭＯＳトランジスタＰ１５が導通し、ＰＭＯＳトランジスタＰ１４のゲートがハイレベルになるため、ＰＭＯＳトランジスタＰ１４のドレインはハイインピーダンスとなる。一方、インバータＩＮＶ１２により、ＮＭＯＳトランジスタＮ１６のゲートにハイレベルが印加され、ＮＭＯＳトランジスタＮ１６は導通する。これにより、同期整流トランジスタＰ１０のゲート電圧ＶＮ１０Ｇは強制的にローレベルに遷移（強制ドライブ）され、同期整流トランジスタＰ１０が導通する。
【００４２】
ゲート電圧ＶＰ１０ＧがＮＭＯＳトランジスタＮ１５のゲートの閾値電圧Ｖｔｈｎを下回ると、ＮＭＯＳトランジスタＮ１５が非導通となり、そのドレイン電圧はハイレベルに遷移する。すると、バッファＢＵＦ１３を介して、ＳＲフリップフロップＦＦ１１がセットされ、ＳＲフリップフロップＦＦ１１の反転出力がローレベルとなり、さらに、ナンドゲートＮＡＮＤ１１がハイレベルとなり、インバータＩＮＶ１２を介してＮＭＯＳトランジスタＮ１６が非導通となる。すなわち、ＮＭＯＳトランジスタＮ１６によるゲート電圧ＶＰ１０Ｇの強制ドライブが解除される。これと共にＰＭＯＳトランジスタＰ１５のゲート電圧がハイレベルとなり、ＰＭＯＳトランジスタＰ１５は非導通となるため、ＰＭＯＳトランジスタＰ１４のゲート電圧にはＮＭＯＳトランジスタＮ１２のドレイン電圧すなわち差動増幅器の出力が入力され、差動アンプの出力がゲート電圧ＶＰ１０Ｇに出力される。
【００４３】
ＮＭＯＳトランジスタＮ１６による強制ドライブが解除され、ゲート電圧ＶＰ１０Ｇに差動アンプの出力が印加された後は、同期整流トランジスタＰ１０の電流に応じて、ゲート電圧ＶＰ１０Ｇが制御される。同期整流トランジスタ電流ＩＬ１０ｐが０Ａになると、ゲート電圧ＶＰ１０Ｇがハイレベルとなり、同期整流トランジスタＰ１０が非導通にされる。
【００４４】
なお、制御端子ＣＮＴ１０の電圧がローレベルにならず、ハイレベルを維持する連続モードで用いられる場合には、バッファＢＵＦ１１およびインバータＩＮＶ１１を介して、ＰＭＯＳトランジスタＰ１７のゲートにローレベルが入力され、ＰＭＯＳトランジスタＰ１７が導通する。これにより、同期整流トランジスタＰ１０が非導通にされる。
【００４５】
次いで、メイントランジスタＮ１０、同期整流トランジスタＰ１０およびコイル電流ＩＬ１０の動作について説明する。図８はメイントランジスタＮ１０、同期整流トランジスタＰ１０およびコイル電流ＩＬ１０の動作を示すタイミングチャートである。
【００４６】
（１１）において、メイントランジスタＮ１０のゲート電圧ＶＮ１０Ｇがハイレベルからローレベルに遷移するのに伴い、メイントランジスタＮ１０が非導通になると共に、図７のＰＭＯＳトランジスタＰ１６による強制ドライブが行なわれ、同期整流トランジスタＰ１０のゲート電圧ＶＰ１０Ｇがハイレベルからローレベルに急峻に変移され、同期整流トランジスタＰ１０は導通される。
【００４７】
（１２）において、メイントランジスタＮ１０が非導通にされ、同期整流トランジスタＰ１０が導通にされるため、コイル電流ＩＬ１０は正の傾きから負の傾きに変化する。
【００４８】
（１３）において、図７のＮＭＯＳトランジスタＮ１５が閾値電圧Ｖｔｈｎを下回ることで、ＳＲフリップフロップＦＦ１１の反転出力がローレベルになり、ナンドゲートＮＡＮＤ１１の出力がローレベルからハイレベルに遷移し、強制ドライブから差動アンプ出力にゲート電圧ＶＰ１０Ｇの制御が切り換えられる。これにより、差動アンプの出力の緩やかな傾きで、ゲート電圧ＶＰ１０Ｇの電圧が徐々に上がることとなる。このように、ゲート電圧ＶＰ１０Ｇが徐々に上がることにより、同期整流トランジスタＰ１０の抵抗値は上昇し、０Ａ近傍で同期整流トランジスタ電流ＩＬ１０ｐが検知されやすくなる。
【００４９】
（１４）において、コイル電流ＩＬ１０が０Ａに達すると差動アンプの出力はハイレベルとなり、同期整流トランジスタＰ１０は非導通となる。
【００５０】
以上詳細に説明したとおり、第２実施形態にかかる昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０によれば、従来技術のように同期整流トランジスタの抵抗値が一定の場合に比して、同期整流トランジスタ電流ＩＬ１０ｐが減少して０Ａ付近になった場合にも、同期整流トランジスタＰ１０の抵抗値が上昇するため、同期整流トランジスタ電流ＩＬ１０ｐがより検出されやすくなる。これにより、出力電圧やコイルの値により同期整流トランジスタＰ１０に流れる電流の傾きが変化することや差動増幅器のオフセットがバラつくことにより、同期整流トランジスタ電流ＩＬ１０ｐにバラツキが生じたとしても、そのバラツキの影響をうけにくくなり、同期整流トランジスタ電流ＩＬ１０ｐが０Ａになることをより確実に検知することができる。
【００５１】
なお、本発明は前記第１実施形態および第２実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、同期整流トランジスタ電流ＩＬ０ｎを検出する素子として、同期整流トランジスタＮ０を用いる降圧型同期整流方式ＤＣ−ＤＣコンバータ１について説明したが、本発明はこれに限定されるものではなく、同期整流トランジスタＮ０に直列に電流検出を行うＮＭＯＳトランジスタを接続して、そのＮＭＯＳトランジスタを可変抵抗として構成する場合にも同様に適用することができることは言うまでもない。
また、第２実施形態においては、同期整流トランジスタ電流ＩＬ１０ｐを検出する素子として、同期整流トランジスタＰ１０を用いる昇圧型同期整流方式ＤＣ−ＤＣコンバータ１０について説明したが、本発明はこれに限定されるものではなく、同期整流トランジスタＰ１０に直列に電流検出を行うＰＭＯＳトランジスタを接続して、そのＰＭＯＳトランジスタを可変抵抗として構成する場合にも同様に適用することができることは言うまでもない。
さらに、第１実施形態のアンプ部５および強制ドライブ部６をＮＭＯＳトランジスタ側に接続し、第２実施形態のアンプ部１５および強制ドライブ部１６をＰＭＯＳトランジスタ側に接続した昇降圧型同期整流方式ＤＣ−ＤＣコンバータを構成する場合にも同様に適用することができることは言うまでもない。
【００５２】
なお、同期整流トランジスタＮ０および同期整流トランジスタＰ１０は、検出抵抗部の一例、同期整流トランジスタＮ０および同期整流トランジスタＰ１０はＭＯＳトランジスタの一例である。
【００５３】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  同期整流トランジスタに流れる同期整流トランジスタ電流を検出する検出抵抗部を備え、
前記検出抵抗部は、前記同期整流トランジスタ電流が減少するのに応じて、抵抗値が増大する
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記２）  付記１に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記電流検出部はＭＯＳトランジスタである
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記３）  付記２に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記ＭＯＳトランジスタは、同期整流トランジスタと兼用する
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記４）  付記３に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流トランジスタ電流が減少するのに応じて、前記ＭＯＳトランジスタのゲートに、前記ＭＯＳトランジスタの抵抗が減少する電圧を印加するアンプ部を
備えることを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記５）  付記４に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
メイントランジスタが導通から非導通に遷移する場合に、前記ＭＯＳトランジスタが導通するように前記アンプ部の出力を急峻に変化させる強制ドライブ部を
備えることを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記６）  付記１に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流方式ＤＣ−ＤＣコンバータは昇圧型である
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記７）  付記１に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流方式ＤＣ−ＤＣコンバータは降圧型である
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
（付記８）  付記１に記載の同期整流方式ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流方式ＤＣ−ＤＣコンバータは昇降圧型である
ことを特徴とする同期整流方式ＤＣ−ＤＣコンバータの制御回路。
【図面の簡単な説明】
【００５４】
【図１】本発明の動作を示す基本原理図である。
【図２】ＩＬ０ｎ−ＶＬ０特性およびＩＬ１００ｎ−ＶＬ１００特性を示すグラフである。
【図３】第１実施形態にかかる降圧型同期整流方式ＤＣ−ＤＣコンバータの構成を示す回路ブロック図である。
【図４】降圧型同期整流方式ＤＣ−ＤＣコンバータの一例を示す回路図である。
【図５】メイントランジスタ、同期整流トランジスタおよびコイル電流の動作を示すタイミングチャートである。
【図６】第２実施形態にかかる昇圧型同期整流方式ＤＣ−ＤＣコンバータの構成を示す回路ブロック図である。
【図７】昇圧型同期整流方式ＤＣ−ＤＣコンバータの一例を示す回路図である。
【図８】メイントランジスタ、同期整流トランジスタおよびコイル電流の動作を示すタイミングチャートである。
【図９】従来技術の降圧型同期整流方式ＤＣ−ＤＣコンバータの構成を示す回路図である。
【符号の説明】
【００５５】
１  降圧型同期整流方式ＤＣ−ＤＣコンバータ
２  電流検出部
３  抵抗制御部
４  ドライバ
５  アンプ部
６  強制ドライブ部
１０  昇圧型同期整流方式ＤＣ−ＤＣコンバータ
１４  ドライバ
１５  アンプ部
１６  強制ドライブ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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