(57)【要約】【課題】ソース・ドレイン領域とチャネル領域との境界付近における欠陥発生を抑制して、トランジスタ特性を向上させること。【解決手段】シリコン基板１に形成された電界効果型トランジスタを有する半導体装置において、電界効果型トランジスタのチャネル部分を含む領域におけるシリコン基板１、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面とし、かつ、実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝９が形成されており、溝９にシリコンとは異なる半導体材料１０が埋め込まれている。半導体材料１０は、シリコンよりもキャリアの移動度の高い半導体材料であり、エピタキシャル成長させたシリコンゲルマニウムまたはゲルマニウムを用いることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
最上層がシリコンからなる基板上に形成された電界効果型トランジスタを有する半導体装置において、
前記電界効果型トランジスタのチャネル部分を含む領域における前記基板に、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面とし、かつ、実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝が形成されており、
前記溝にシリコンとは異なる半導体材料が埋め込まれていることを特徴とする半導体装置。
【請求項２】
前記半導体材料は、シリコンよりもキャリアの移動度の高い半導体材料であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体材料は、シリコンゲルマニウムまたはゲルマニウムであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記シリコンゲルマニウムまたはゲルマニウムは、歪が緩和していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記シリコンゲルマニウムまたはゲルマニウムは、ｎ型トランジスタでは歪が緩和しており、ｐ型トランジスタでは歪がかかっていることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記半導体材料は、シリコンゲルマニウム層とゲルマニウム層の積層構造となっていることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記積層構造では、前記シリコンゲルマニウム層の上に前記ゲルマニウム層が積層していることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記シリコンゲルマニウム層は、シリコンとゲルマニウムの組成比が層内で変化していることを特徴とする請求項６又は７記載の半導体装置。
【請求項９】
最上層がシリコンからなる基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、
（ａ）前記基板に素子分離領域を形成し、前記基板上にダミーゲート絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の両側にゲートサイドウォールを形成し、前記素子分離領域と前記ゲートサイドウォールの間の領域の前記基板上にソース・ドレイン領域を形成し、少なくとも前記素子分離領域及び前記ソース・ドレイン領域上に層間絶縁膜を形成する工程と、
（ｂ）前記基板が表れるまで前記ダミーゲート電極と前記ダミーゲート絶縁膜をエッチング除去する工程と、
（ｃ）露出したチャネル領域の前記基板を異方性エッチングによって除去して、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面として、なおかつ実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝を形成する工程と、
（ｄ）前記溝をシリコンとは異なる半導体材料によって埋め戻す工程と、
（ｅ）前記半導体材料上にゲート絶縁膜を介してゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、シリコンゲルマニウムまたはゲルマニウムを選択エピタキシャル成長させることによって行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、シリコンゲルマニウムおよびゲルマニウムを連続的にエピタキシャル成長させることによって行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記溝をシリコンとは異なる半導体材料によって埋め戻す工程の途中あるいは、工程後に熱処理を行うことを特徴とする請求項９乃至１１のいずれか一に記載の半導体装置の製造方法。
【請求項１３】
前記溝を形成する工程において、ｐ型トランジスタとｎ型トランジスタとで溝の深さを変えることを特徴とする請求項９乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１４】
前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、ｐ型トランジスタとｎ型トランジスタとで別々に行うことを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル部分にシリコンゲルマニウムまたはゲルマニウムを用いた電界効果型トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、シリコン基板を用いた電界効果型トランジスタ（以下、「ＦＥＴ」という）において、チャネル部分にシリコンゲルマニウム（ＳｉＧｅ）またはゲルマニウム（Ｇｅ）を用いることによって電子あるいは正孔の移動度を増加させ、トランジスタの特性を向上させる技術が注目を集めている。電子あるいは正孔の移動度が増加すると、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、シリコンゲルマニウムまたはゲルマニウムはシリコンよりもバンドギャップが小さいので、より低い電圧でＦＥＴを動作させることができ、半導体装置の低消費電力化を実現することができる。
【０００３】
ＦＥＴのチャネル部分をシリコンゲルマニウムまたはゲルマニウムとする半導体装置の製造方法としては、シリコン基板上にシリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長させた基板やチョクラルスキー法等によって作製したシリコンゲルマニウム基板またはゲルマニウム基板を用いて、通常のシリコン基板にＦＥＴを作製する場合と同様の工程と手順によって、ＦＥＴを作製する方法が考えられる。しかしながら、（ａ）この方法では、例えば、シリコンゲルマニウムおよびゲルマニウム中ではｎ型不純物の活性化率が低いためにｎ型ＦＥＴにおいてソース・ドレイン領域の抵抗を十分低くすることができず、駆動電流を増大させることができない、（ｂ）ゲルマニウムの酸化物は不安定であるために、酸化を用いる工程をそのままシリコンゲルマニウムおよびゲルマニウムに適用することができない、（ｃ）シリコンゲルマニウム基板およびゲルマニウム基板は非常に高価であり、またシリコンゲルマニウム基板およびゲルマニウム基板を処理するためにプロセス装置の改良も必要となってコストが増大する、といった問題点があった。
【０００４】
上記問題点を解決する方法として、シリコン基板上に作製したダミーゲートを持つＦＥＴを利用して、チャネル部分のみにシリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長させる方法が有望であると考えられている。この方法では、チャネル部分のみがシリコンゲルマニウムまたはゲルマニウムであるので、シリコンゲルマニウム基板やゲルマニウム基板を用意する必要がなく、通常のシリコン基板を用いたＦＥＴのプロセスをそのまま用いることができる。ここで、ダミーゲートを用いてＦＥＴを製造する技術については、特許文献１および特許文献２に、その製造方法、およびシリコンゲルマニウムまたはゲルマニウムをチャネルとするＦＥＴが開示されている。
【０００５】
シリコン基板上に作製したダミーゲートを有するＦＥＴを利用して、チャネル部分のみにシリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長させる方法について、図８および図９を用いて説明する。
【０００６】
まず、図８（ａ）に示すようなダミーゲートを有するＦＥＴを作製する。すなわち、シリコン基板１０１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１０２を形成し、チャネル上にダミーゲート絶縁膜１０７を介してダミーゲート電極１０８を形成し、チャネルの両外側にソース・ドレインのエクステンション領域１０４を形成し、エクステンション領域１０４上のダミーゲート電極１０８の両側にゲートサイドウォール１０５を形成し、ゲートサイドウォール１０５と素子分離領域１０２の間の領域にシリコン基板１０１上にソース・ドレイン領域１０３を形成し、素子分離領域１０２、ソース・ドレイン領域１０３、ゲートサイドウォール１０５、及びダミーゲート電極１０８上に層間絶縁膜１０６を形成する。この構造は、一般によく知られているシリコンのＦＥＴの製造プロセスによって作製することができる。
【０００７】
次に、図８（ｂ）に示すように、ダミーゲート電極１０８の表面を露出させる。これは、層間絶縁膜１０６に化学的機械研磨処理または全面エッチバック処理を施した後にフッ酸（ＨＦ）処理を行う等の方法によってできる。
【０００８】
次に、図８（ｃ）に示すように、ゲートサイドウォール１０５および層間絶縁膜１０６を実質的に残して、シリコン基板１０１が表れるまでダミーゲート電極（図８（ａ）の１０８）およびダミーゲート絶縁膜（図８（ａ）の１０７）を除去する。通常は、ダミーゲート電極は多結晶シリコン、ダミーゲート絶縁膜はシリコン酸化膜（ＳｉＯ２）であるので、例えば、フッ酸と硝酸（ＨＮＯ３）を含むエッチング液により多結晶シリコンを除去し、フッ酸によりシリコン酸化膜を除去することができる。これにより、ＦＥＴのチャネル領域のシリコン基板１０１が表面に露出する。
【０００９】
次に、図９（ａ）に示すように、露出したチャネル領域のシリコン基板１０１をエッチングして溝１０９を形成する。これは、ダミーゲート電極（図８（ａ）の１０８）を除去した場合と同様のエッチング液を用いるか、あるいはドライエッチングによって行う。なお、特許文献２では、この時、ショートチャネル効果を抑制してトランジスタ特性を向上させるために、溝にテーパを形成することが提案されている。
【００１０】
次に、図９（ｂ）に示すように、チャネル領域に形成した溝（図９（ａ）の１０９）に、シリコンゲルマニウムまたはゲルマニウムを選択エピタキシャル成長させて、エクステンション領域１０４の上面付近までシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層１１０によって埋め戻す。
【００１１】
次に、図９（ｃ）に示すように、再度、エピタキシャル層１１０上にゲート絶縁膜１１１とゲート電極１１２を形成する。その後、層間絶縁膜形成と配線形成を行って、チャネル部分のみがシリコンゲルマニウムまたはゲルマニウムとなっているＦＥＴが完成する。
【００１２】
【特許文献１】特開２０００−７７６５８号公報
【特許文献２】特開２００２−１００７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述のように、従来、シリコン基板上に作製したダミーゲートを持つＦＥＴを利用して、チャネル部分のみにシリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長させる方法が提案されてきた。しかしながら、チャネル部分に形成した溝にシリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長で形成する場合、シリコンとの界面において主として転位からなる欠陥が発生してしまい、ＦＥＴの特性が劣化する、といった問題点があった。特に、溝の側面において欠陥が発生すると、ソース・ドレイン領域とチャネル領域との境界部分に欠陥が存在することになり、この欠陥におけるキャリアの再結合によって、チャネルを流れる電流が大幅に減少してしまう。
【００１４】
また、溝にテーパ構造を形成した場合、側面のテーパ部分は表面のラフネスが大きな状態になり、シリコンゲルマニウムまたはゲルマニウムをエピタキシャル成長する際に、島状成長が起こったり、転位が発生しやすくなったりして、移動度の劣化やリーク電流の増大等のＦＥＴの特性劣化が起こりやすい、という問題点があった。また、側面のテーパ部分にたまたま結晶成長の速い面があると、溝の底面からの結晶成長と側面からの結晶成長とが同時に起こり、両者の成長面がちょうどＦＥＴのチャネル直下でぶつかることによって、この領域に多くの欠陥が発生して、やはりＦＥＴの特性劣化が起こりやすい。
【００１５】
以上のように、従来の方法では、ダミーゲートを持つＦＥＴにおいてチャネル部分のみをシリコンゲルマニウムまたはゲルマニウムにしても、エピタキシャル層と溝との界面、特に側面のソース・ドレイン領域とチャネル領域との境界付近における欠陥発生によって、十分なトランジスタ特性が得られなかった。
【００１６】
本発明は以上のような状況に鑑みてなされたものであり、チャネル部分のみをシリコンゲルマニウムまたはゲルマニウムにしたＦＥＴにおいて、ソース・ドレイン領域とチャネル領域との境界付近における欠陥発生を抑制して、特性を向上させた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の視点においては、最上層がシリコンからなる基板上に形成された電界効果型トランジスタを有する半導体装置において、前記電界効果型トランジスタのチャネル部分を含む領域における前記基板に、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面とし、かつ、実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝が形成されており、前記溝にシリコンとは異なる半導体材料が埋め込まれていることを特徴とする。
【００１８】
本発明の前記半導体装置において、前記半導体材料は、シリコンよりもキャリアの移動度の高い半導体材料であることが好ましい。
【００１９】
本発明の前記半導体装置において、前記半導体材料は、シリコンゲルマニウムまたはゲルマニウムであることが好ましい。
【００２０】
本発明の半導体装置において、前記シリコンゲルマニウムまたはゲルマニウムは、歪が緩和していることが好ましい。
【００２１】
本発明の前記半導体装置において、前記シリコンゲルマニウムまたはゲルマニウムは、ｎ型トランジスタでは歪が緩和しており、ｐ型トランジスタでは歪がかかっていることが好ましい。
【００２２】
本発明の半導体装置において、前記半導体材料は、シリコンゲルマニウム層とゲルマニウム層の積層構造となっていることが好ましく、また、この積層構造では、シリコンゲルマニウム層の上にゲルマニウム層が積層していることが好ましく、さらに、前記シリコンゲルマニウム層は、シリコンとゲルマニウムの組成比を層内で変化していることが好ましい。
【００２３】
本発明の第２の視点においては、最上層がシリコンからなる基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、前記基板に素子分離領域を形成し、前記基板上にダミーゲート絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の両側にゲートサイドウォールを形成し、前記素子分離領域と前記ゲートサイドウォールの間の領域の前記基板上にソース・ドレイン領域を形成し、少なくとも前記素子分離領域及び前記ソース・ドレイン領域上に層間絶縁膜を形成する工程と、（ｂ）前記基板が表れるまで前記ダミーゲート電極と前記ダミーゲート絶縁膜をエッチング除去する工程と、（ｃ）露出したチャネル領域の前記基板を異方性エッチングによって除去して、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面として、なおかつ実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝を形成する工程と、（ｄ）前記溝をシリコンとは異なる半導体材料によって埋め戻す工程と、（ｅ）前記半導体材料上にゲート絶縁膜を介してゲート電極を形成する工程と、を含むことを特徴とする。
【００２４】
本発明の前記半導体装置の製造方法において、前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、シリコンゲルマニウムまたはゲルマニウムを選択エピタキシャル成長させることによって行うことが好ましい。
【００２５】
本発明の前記半導体装置の製造方法において、前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、シリコンゲルマニウムおよびゲルマニウムを連続的にエピタキシャル成長させることによって行うことが好ましい。
【００２６】
本発明の前記半導体装置の製造方法において、前記溝をシリコンとは異なる材料によって埋め戻す工程の途中あるいは、工程後に熱処理を行うことが好ましい。
【００２７】
本発明の前記半導体装置の製造方法において、前記溝を形成する工程において、ｐ型トランジスタとｎ型トランジスタとで溝の深さを変えることが好ましい。
【００２８】
本発明の半導体装置の製造方法において、前記溝をシリコンとは異なる材料によって埋め戻す工程は、ｐ型トランジスタとｎ型トランジスタとで別々に行うことを特徴とする。
【００２９】
本発明の半導体装置の製造方法において、前記溝をシリコンとは異なる半導体材料によって埋め戻す工程は、ｐ型トランジスタとｎ型トランジスタとで別々に行うことが好ましい。
【００３０】
なお、ソース・ドレイン領域とチャネル領域の境界とは、ソース・ドレイン領域とチャネル領域の境界、およびソース・ドレインのエクステンション領域とチャネル領域の境界、の両方をさすものとする。また、実質的に（１００）面または（１００）面と結晶学的に等価な面、および実質的に（１１１）面または（１１１）面と結晶学的に等価な面は、側面での結晶成長速度が底面よりも遅く、側面における欠陥発生が十分抑えられる範囲であれば、（１００）面あるいは（１１１）面からずれていてもよい。
【発明の効果】
【００３１】
本発明（請求項１、９）によれば、シリコン基板上に形成したダミーゲートを持つＦＥＴを利用して、実質的に（１００）面または（１００）面と結晶学的に等価な面を底面とし、かつ、実質的に（１１１）面または（１１１）面と結晶学的に等価な面を側面とする溝を形成し、溝にシリコンとは異なる半導体材料を埋め込むことによってチャネルを形成するため、（１００）面と（１１１）面の結晶成長速度の違いを利用して溝の側面、すなわちチャネルとソース・ドレインとの境界での欠陥発生を抑制し、高速で、なおかつ欠陥による電流駆動能力の減少やリーク電流の増大を抑えたＦＥＴを実現することができる。つまり、溝を埋め込む際に、異なる材料間の格子定数の違いによる界面での欠陥は、主として溝の底面である（１００）面で発生する。一方、チャネル領域とソース・ドレイン領域の境界は、溝の側面である（１１１）面になり、欠陥が発生しにくい。これは、主として（１００）面上と（１１１）面上での結晶成長速度の差に起因する。これによって、チャネル領域とソース・ドレイン領域の境界付近での欠陥発生が抑制された構造となり、欠陥による電流駆動能力の減少やリーク電流の増大を抑えることができ、トランジスタの特性を向上させることができる。
【００３２】
本発明（請求項２、３、１０、１１）によれば、ＦＥＴのチャネル部分がシリコンよりもキャリアの移動度の高い半導体材料（シリコンゲルマニウムやゲルマニウム）であるので、ＦＥＴの電流受動能力が増大し、またバンドギャップがシリコンよりも小さいために、高速化や欠陥発生の抑制だけでなく、トランジスタの低消費電力化を実現できる。さらには、シリコンゲルマニウムやゲルマニウムはシリコン上への選択エピタキシャル成長が容易であり、欠陥発生の制御が行いやすい。
【００３３】
本発明（請求項４）によれば、歪が緩和していることによって、シリコンゲルマニウムまたはゲルマニウムの移動度はバルクの場合と同じとなり、ｎ型、ｐ型の両方のＦＥＴで、シリコンよりも移動度を高くすることができる。
【００３４】
本発明（請求項５）によれば、シリコンゲルマニウムまたはゲルマニウムをチャネルとするＦＥＴにおいて、ｎ型のＦＥＴでは歪をかけると移動度が落ちてしまうが、ｐ型のＦＥＴでは特にゲルマニウムの組成比が大きい場合に歪をかけることによって移動度が大きく増大し、歪がない場合に比べて、なおいっそうの高速化を実現できる。
【００３５】
本発明（請求項６−８）によれば、チャネル部分を含む領域を、シリコンゲルマニウム層とゲルマニウム層の積層構造とすることによって、どちらか一方を歪緩和層として、チャネル部分にかかる歪の大きさをコントロールするとともに、上層の欠陥を低減することができる。特に、シリコンゲルマニウムを下に配置して歪緩和層とすることによって、上層のゲルマニウム層中の欠陥、すなわちチャネル部分の欠陥を低減することができ、欠陥による移動度低下やリーク電流を減らして、ＦＥＴの特性を向上させることができる。また、シリコンゲルマニウム層のシリコンとゲルマニウムの組成比を層内で変化させることによって、より一層欠陥が入りにくくすることができる。
【００３６】
本発明（請求項１２）によれば、エピタキシャル成長した膜が臨界膜厚に達していなくても、界面に欠陥を発生させることができ、溝が浅くて臨界膜厚以上の厚さにエピタキシャル成長を行えない場合でも、歪を緩和させることができる。
【００３７】
本発明（請求項１３、１４）によれば、このようなｐ型とｎ型とで異なる深さの溝を形成した後に、ｐ型とｎ型それぞれ別々に溝を埋め戻す工程を行うことによって（例えば、ｐ型ではシリコンゲルマニウムの臨界膜厚よりも溝を浅くして、ｎ型ではシリコンゲルマニウムの臨界膜厚よりも溝を深くすることによって）、ｐ型ＦＥＴではチャネルに歪がかかっており、ｎ型ＦＥＴではチャネルに歪がかかっていない状態にすることができる。シリコンゲルマニウムまたはゲルマニウムをチャネルとするＦＥＴでは、ｎ型のＦＥＴでは、歪をかけると移動度が落ちてしまうが、ｐ型のＦＥＴにおいては、特にゲルマニウムの組成比が大きい場合に、歪をかけることによって移動度が大きく増大し、歪がない場合に比べて、なおいっそうの高速化を実現できる。したがって、本発明の半導体装置の製造方法を用いれば、ｎ型ＦＥＴの性能を落とさずに、ｐ型ＦＥＴの移動度を大きく向上させた電界効果トランジスタを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３８】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図１は電界効果トランジスタのチャネル長方向に沿った断面を示したものである。
【００３９】
まず、図１（ａ）に示すようなダミーゲートを有するＦＥＴを作製する。すなわち、最上層がシリコンからなるシリコン基板１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、チャネル上にダミーゲート絶縁膜７を介してダミーゲート電極８を形成し、チャネルの両外側にソース・ドレインのエクステンション領域４を形成し、エクステンション領域４上のダミーゲート電極８の両側にゲートサイドウォール５を形成し、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３を形成し、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６を形成する。この構造は、一般によく知られているＳｉのＦＥＴの製造プロセスによって作製することができる。図１（ａ）では、ダミーゲート電極８の表面を露出させている。これは、ダミーゲート電極８の上面よりも上に配された層間絶縁膜６に化学的機械研磨処理または全面エッチバック処理を施した後にフッ酸（ＨＦ）処理を行う等の方法によってできる。
【００４０】
次に、図１（ｂ）に示すように、ゲートサイドウォール５および層間絶縁膜６を実質的に残して、ダミーゲート電極（図１（ａ）の８）およびダミーゲート絶縁膜（図１（ａ）の７）を除去する。通常は、ダミーゲート電極は多結晶シリコン、ゲート絶縁膜はシリコン酸化膜であるので、例えば、フッ酸と硝酸（ＨＮＯ３）を含むエッチング液により多結晶シリコンを除去し、フッ酸によりシリコン酸化膜を除去することができる。これにより、ＦＥＴのチャネル領域にシリコン基板１が表面に露出した状態となる。
【００４１】
次に、図１（ｃ）に示すように、露出したチャネル領域のシリコン基板１をエッチングして溝９を形成する。この時、異方性エッチングを用いることによって、溝９の底面が実質的に（１００）面または（１００）面と結晶学的に等価な面であり、かつ、溝９の側面が実質的に（１１１）面または（１１１）面と結晶学的に等価な面であるようにエッチングを行う。これは、例えば、エッチング液として、水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いることによって実現できる。エッチング液は、ＴＭＡＨ以外でも、ＫＯＨ、ＮａＯＨ等の強アルカリ溶液を用いてもよい。
【００４２】
次に、図１（ｄ）に示すように、チャネル領域に形成した溝（図１（ｃ）の９）に、シリコンゲルマニウムまたはゲルマニウム（シリコンとは異なる半導体材料）を選択エピタキシャル成長させて、溝をシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層１０によって埋め戻す。シリコンゲルマニウムまたはゲルマニウムの選択エピタキシャル成長は、例えば、ＳｉＣｌ２Ｈ２とＧｅＨ４を原料ガスとした化学気相成長法によって行うことができる。
【００４３】
なお、溝を埋め戻す工程は、シリコンゲルマニウムまたはゲルマニウムの選択エピタキシャル成長であることが望ましいが、シリコンゲルマニウムを選択エピタキシャル成長した後に、連続的にゲルマニウムを選択エピタキシャル成長させてもよい。このようにすると、シリコンゲルマニウム層をバッファー層とすることができ、シリコン上に直接ゲルマニウムを成長するよりも、表面荒れの少ないゲルマニウム層を形成でき、チャネル部分での欠陥の発生を抑えることができる。また、バッファー層となるシリコンゲルマニウム層中のシリコンとゲルマニウムの組成比を層内で変化させたり、最初にシリコン１００％のバッファー層を成長させてもよい。
【００４４】
また、チャネル領域に埋め戻される材料は、シリコンよりも電子あるいは正孔の移動度が高い材料であれば、シリコンゲルマニウムやゲルマニウム以外の半導体材料でもよい。これによって、エピタキシャル層１０はシリコンよりも電子あるいは正孔の移動度が高いチャネルとなり、ＦＥＴの電流受動能力が増大する。また、バンドギャップがシリコンよりも小さいためにＦＥＴの低電力化が可能である。さらに、シリコン基板１上への選択エピタキシャル成長が容易であり、欠陥発生の制御が行いやすい。
【００４５】
ここで、溝を埋め込む際の結晶成長は、溝の底面が実質的に（１００）面または（１００）面と結晶学的に等価な面であり、溝の側面が実質的に（１１１）面または（１１１）面と結晶学的に等価な面であることから、底面の方が側面よりも成長速度が速くなる。また、結晶面方位による表面での拡散のしやすさの違いから、結晶成長の際に溝の側面である（１１１）面上に付着した原子は拡散によって（１００）面である溝の底面に移動しやすい。このため、溝の側面での結晶成長は溝の底面での結晶成長に比べて、より遅く進行することになり、溝の側面での結晶成長があまり進まないうちに溝の底面からの結晶成長が進むために、溝の底面から結晶成長したエピタキシャル層１０が溝の側面よりも先に臨界膜厚に達する。すると、溝の底面においてシリコン基板１とエピタキシャル層１０との間に、格子定数の違いによる歪を緩和するためのミスフィット転位が発生する。ミスフィット転位が発生した後は、エピタキシャル層１０は歪が緩和しているので、溝の側面上では格子定数の違いによる欠陥の発生は非常に起こりにくくなる。また、溝の底面から結晶成長したエピタキシャル層１０が臨界膜厚に達していない時は、溝の側面上でも臨界膜厚になっていないので、この段階で溝が埋め戻された状態になっていれば、チャネルに歪のかかったＦＥＴとすることができる。溝を埋め戻した際に、溝の側面のうちのシリコン基板１表面に近い部分がＦＥＴのチャネルとソース・ドレインの境界となるので、チャネルとソース・ドレインの境界付近の欠陥を少なくすることができる。
【００４６】
次に、図１（ｅ）に示すように、再度、エピタキシャル層１０上にゲート絶縁膜１１とゲート電極１２を形成する。ここで、ゲート絶縁膜１１の材料としては、シリコンおよびゲルマニウムの酸化膜以外に、シリコンまたはゲルマニウムの窒化膜、ＺｒやＨｆの酸化膜やシリケート膜等を用いることができる。また、ゲート電極１２としては、多結晶シリコンの他に、ニッケルシリサイド、窒化チタン、モリブデン等を用いることができる。
【００４７】
その後、層間絶縁膜形成、配線形成を行って、チャネル部分のみがシリコンゲルマニウムまたはゲルマニウムとなっているＦＥＴが完成する。
【００４８】
次に、本発明の実施形態１に係る半導体装置におけるエピタキシャル成長時の欠陥発生のメカニズムについて図面を用いて説明する。図２は、本発明の実施形態１に係る半導体装置におけるエピタキシャル成長時の欠陥発生のメカニズムを説明するための模式図である。図３は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。なお、図２ではシリコン基板とエピタキシャル層以外の構成について省略している。
【００４９】
図２（ａ）は、シリコン基板１の部分平面図であり、溝９の側面は（１００）面であり、溝９の側面は（１１１）面、（−１−１１）面、（−１１１）面、（１−１１）面である。図２（ｂ）は、図２（ａ）のＸ−Ｘ´間のシリコン基板１の部分断面図であり、溝９の底面が（１００）面であり、溝９の側面が（１１１）面および（−１−１１）面である。
【００５０】
図２（ｃ）は、溝９にシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層１０ａを、溝９の深さよりも小さな所定の膜厚だけエピタキシャル成長させた状態である。シリコンゲルマニウムまたはゲルマニウムのエピタキシャル成長では、（１００）面上の成長速度は（１１１）面上の速度の５倍以上であり、また、図２（ａ）のような溝構造にエピタキシャル成長を行う場合には、側面の（１１１）面上に付着した原子が底面の（１００）面上に向かって拡散していくので、実際には（１００）面上の成長速度は（１１１）面上に比べて、より大きくなると考えられる。したがって、（１１１）面上でほとんど結晶成長が進まないうちに、（１００）面上のシリコンゲルマニウムまたはゲルマニウムが臨界膜厚に達して、（１００）面の界面付近にのみ主として転位からなる欠陥１０ｂが発生する。
【００５１】
一旦、転位が発生すると、歪が緩和するので、さらにエピタキシャル成長を続けると、図２（ｄ）に示すように、歪が緩和したシリコンゲルマニウムまたはゲルマニウムのエピタキシャル層１０ｃが形成され、最終的には、底面の（１００）面付近にのみ欠陥１０ｂが発生して、側面の（１１１）面にはほとんど欠陥が発生していない構造が得られる。なお、実施形態１においては、溝９の側面での結晶成長速度が底面よりも遅く、側面における欠陥発生が十分抑えられる範囲であれば、底面および側面の面方位は、（１００）面あるいは（１１１）面からずれていてもよい。
【００５２】
したがって、実施形態１においては、図１に示した製造方法によってチャネル部分のみがシリコンゲルマニウムまたはゲルマニウムとなっているＦＥＴを形成すると、図３に示すように、シリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層１０で埋め込まれたチャネル部分を含む溝９の底面付近にのみ欠陥１０ｂが発生して、チャネルとソース・ドレインの境界となる溝９の側面付近にはほとんど欠陥が発生していないＦＥＴが得られる。なお、図３では、シリコン基板１にＳＴＩによる素子分離領域２が形成されており、図１に示した製造方法によって形成されたチャネル部分を含む領域の溝９にシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層１０が埋め込まれており、溝９の底面付近に欠陥１０ｂが発生しており、エピタキシャル層１０上にゲート絶縁膜１１を介してゲート電極１２が形成されており、エピタキシャル層１０の両外側にソース・ドレインのエクステンション領域４が形成されており、エクステンション領域４上のゲート電極１２の両側にゲートサイドウォール５が形成されており、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３が形成されており、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６が形成されている。
【００５３】
なお、溝９の底面付近に欠陥１０ｂを発生させるために、シリコンゲルマニウムまたはゲルマニウムをある膜厚だけ成長させてから、成長温度よりも高い温度で熱処理を加えてもよい。この場合には、まだ溝９の側面にほとんどエピタキシャル膜が成長していない状態で熱処理を加えることによって、より確実に底面にだけ欠陥１０ｂを発生させることができる。また、臨界膜厚以上にエピタキシャル成長させる必要がないので、形成する溝９を浅くすることができ、エッチングにかかる時間を短縮してコストを削減することができる。
【００５４】
以上のように、実施形態１によれば、チャネル部分が歪の緩和したシリコンゲルマニウムまたはゲルマニウムとなっているので、ｎ型ＦＥＴ、ｐ型ＦＥＴともに、シリコンよりも移動度を大きくすることができる。また、ソース・ドレイン領域とチャネル領域との境界付近の欠陥の発生を抑制することができるので、欠陥による電流駆動能力の減少やリーク電流の増大を抑えたＦＥＴを実現することができる。さらに、シリコンよりもバンドギャップが小さいシリコンゲルマニウムやゲルマニウムを用いることによって、低電力化も実現できる。以上のように、実施形態１においては、高速かつ低消費電力のＦＥＴを備えた半導体装置を製造することができる。
【００５５】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【００５６】
実施形態２に係る半導体装置においては、シリコン基板１にＳＴＩによる素子分離領域２が形成されており、チャネル部分を含む領域に（１００）面を底面として、（１１１）面を側面とする溝１９が形成されており、溝１９にシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層２０が埋め込まれており、エピタキシャル層２０上にゲート絶縁膜１１を介してゲート電極１２が形成されており、エピタキシャル層２０の両外側にソース・ドレインのエクステンション領域４が形成されており、エクステンション領域４上のゲート電極１２の両側にゲートサイドウォール５が形成されており、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３が形成されており、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６が形成されている。エピタキシャル層２０は、臨界膜厚よりも薄く、溝１９の底面には欠陥は発生していない。
【００５７】
実施形態２に係る半導体装置の構造は、実施形態１と同様の方法によって形成することができる。この時、異方性エッチングを用いることによって、溝１９の底面が実質的に（１００）面または（１００）面と結晶学的に等価な面であり、かつ、溝１９の側面が実質的に（１１１）面または（１１１）面と結晶学的に等価な面であるようにエッチングを行うことは、実施形態１と同様である。ただし、実施形態２では、エピタキシャル層２０を臨界膜厚よりも薄くするために、（１００）面を底面として（１１１）面を側面とする溝の深さをエピタキシャル成長させるシリコンゲルマニウムまたはゲルマニウムの臨界膜厚よりも薄くしておく。具体的には、溝１９を形成するエッチングの時間を短くする。例えば、シリコンゲルマニウムにおいて、シリコンとゲルマニウムが丁度５０％ずつである場合、エピタキシャル成長の温度が５５０℃であるとすると、臨界膜厚は約１０ｎｍとなる。したがって、溝１９の深さは１０ｎｍよりも小さいことが望ましい。また、同じくエピタキシャル成長温度が５５０℃である場合、ゲルマニウム１００％では臨界膜厚は１〜２ｎｍであり、溝の深さは１ｎｍ以下である。しかし、溝１９の深さを正確に制御するためには、溝の深さはできるだけ深い方が望ましい。臨界膜厚は成長温度が低いほど大きくなるので、エピタキシャル層２０の成長はできるだけ低温で行うことが望ましい。
【００５８】
このようにして、臨界膜厚よりも薄いシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層２０を成長させると、溝１９の側面だけでなく底面の近傍にも欠陥が発生せず、エピタキシャル層２０は歪がかかった状態となる。したがって、実施形態２では、チャネルのシリコンゲルマニウムまたはゲルマニウムに歪がかかったＦＥＴを形成することができ、ｐ型のＦＥＴにおいて電子あるいは正孔の移動度を大幅に向上させることができる。
【００５９】
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図５は、本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。
【００６０】
実施形態３に係る半導体装置において、シリコン基板１にＳＴＩによる素子分離領域２が形成されており、チャネル部分を含む領域に（１００）面を底面として、（１１１）面を側面とする溝２９が形成されており、溝２９に下から順にシリコンゲルマニウム層３０ａとゲルマニウム層３０ｃの積層体よりなるエピタキシャル層が埋め込まれており、ゲルマニウム層３０ｃ上にゲート絶縁膜１１を介してゲート電極１２が形成されており、シリコンゲルマニウム層３０ａの両外側にソース・ドレインのエクステンション領域４が形成されており、エクステンション領域４上のゲート電極１２の両側にゲートサイドウォール５が形成されており、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３が形成されており、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６が形成されている。ここでは、ゲルマニウム層３０ｃがＦＥＴのチャネルとなる。シリコンゲルマニウム層３０ａとシリコン基板１の界面に欠陥３０ｂが発生しており、シリコンゲルマニウム層３０ａとゲルマニウム層３０ｃの界面に欠陥３０ｄが発生しており、ゲルマニウム層３０ｃは歪が緩和している。
【００６１】
実施形態３に係る半導体装置の構造は、実施形態１と同様の方法によって形成することができる。溝２９の形成工程に関し、異方性エッチングを用いることによって、溝２９の底面が実質的に（１００）面または（１００）面と結晶学的に等価な面であり、かつ、溝２９の側面が実質的に（１１１）面または（１１１）面と結晶学的に等価な面であるようにエッチングを行うことは、実施形態１、２と同様である。
【００６２】
次に、（１００）面を底面として（１１１）面を側面とする溝２９を、エピタキシャル層によって埋め込む際に、シリコンゲルマニウム層３０ａを形成し、このシリコンゲルマニウム層３０ａとシリコン基板１との界面のうち、溝２９の底面に当たる部分に欠陥３０ｂを発生させてシリコンゲルマニウム層３０ａ中の歪を緩和する。この歪の緩和は、実施形態１で説明したように、シリコンゲルマニウム層３０ａを臨界膜厚以上に成長させるだけでなく、臨界膜厚以下のシリコンゲルマニウム層３０ａに成長温度よりも高温の熱処理を加えることによっても起こすことができる。シリコンゲルマニウム層３０ａは、実施形態１で説明したように、溝２９の側面に当たる部分では欠陥の発生が抑制される。
【００６３】
次に、歪を緩和したシリコンゲルマニウム層３０ａ上にゲルマニウム層３０ｃをエピタキシャル成長させる。この時、ゲルマニウム層３０ｃを臨界膜厚以上の厚さに成長させるか、あるいは途中で成長温度よりも高温の熱処理を加えることによって、ゲルマニウム層３０ｃ中の歪を緩和させる。その後、ゲルマニウム層３０ｃをさらに厚く成長させる。
【００６４】
その後、実施形態１と同様にゲート絶縁膜１１とゲート電極１２を形成して、図５に示すような構造を有するＦＥＴが形成される。
【００６５】
実施形態３によれば、溝２９を埋め込んでいるエピタキシャル層がシリコンゲルマニウム層３０ａとゲルマニウム層３０ｃの２層構造になっているので、シリコン基板１上に直接ゲルマニウムを成長させるよりも、ゲルマニウムの結晶性がよくなる。特に、シリコン基板１上にゲルマニウムを直接成長させる場合には、欠陥が発生しやすく、表面の凹凸が激しくなりやすいが、シリコンゲルマニウム層３０ａの上に、ゲルマニウム層３０ｃを成長させることによって欠陥を低減し、表面を平坦化させることができる。したがって、実施形態３においては、ゲルマニウム層３０ｃをチャネルとするＦＥＴにおいて、チャネル部分のゲルマニウム層３０ｃの結晶性と平坦性が向上し、欠陥や表面ラフネスによるキャリアの散乱が減少することによって、ＦＥＴの移動度がより高くなり、電流駆動能力が向上する。
【００６６】
なお、実施形態３ではシリコンゲルマニウム層３０ａとシリコン基板１の界面に欠陥３０ｂを発生させているが、シリコンゲルマニウム層３０ａとゲルマニウム層３０ｃの界面には欠陥を発生させないようにすることや、シリコンゲルマニウム層３０ａとシリコン基板１の界面にも欠陥を発生させないようにすることも可能である。欠陥を発生させないようにする場合には、チャネルのゲルマニウム層３０ｃには歪がかかっていることになり、ｐ型のＦＥＴの移動度を大きく向上させることが可能である。実施形態２で示したシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層（図４の２０）だけを臨界膜厚以下に成長させる場合と比べて、実施形態３は、チャネルにかかる歪の大きさは小さくなるが、シリコンゲルマニウム層３０ａがバッファー層となって、ゲルマニウム層３０ｃとの界面に欠陥が発生しにくくなり、ゲルマニウム層３０ｃの臨界膜厚を厚くすることができる。
【００６７】
さらに、実施形態３では、シリコンゲルマニウム層３０ａにおけるシリコンとゲルマニウムの比を層内で徐々に変化させることも可能である。例えば、化学気相成長法によるエピタキシャル成長の際にＳｉＣｌ２Ｈ２とＧｅＨ４の流量比を徐々に変化させて、シリコン基板１に近いほうから徐々にゲルマニウムの比が大きくなるようにすることができる。このようにして最終的にゲルマニウム１００％となるまでシリコンゲルマニウム層３０ａを成長させてからゲルマニウム層３０ｃを成長させると、結晶性の非常に良いゲルマニウム層３０ｃを得ることができ、チャネル部分のゲルマニウム層３０ｃの結晶性と平坦性が向上し、欠陥や表面ラフネスによるキャリアの散乱が減少することによって、ＦＥＴの移動度がより高くなり、電流駆動能力が向上する。
【００６８】
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図６は、本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図６ではＦＥＴのチャネル長方向に沿った断面をｎ型ＦＥＴとｐ型ＦＥＴについて分けて示している。
【００６９】
まず、実施形態１と同様に、図１（ａ）に示すようなダミーゲートを有するＦＥＴを作製する。すなわち、最上層がシリコンからなるシリコン基板１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成し、チャネル上にダミーゲート絶縁膜７を介してダミーゲート電極８を形成し、チャネルの両外側にソース・ドレインのエクステンション領域４を形成し、エクステンション領域４上のダミーゲート電極８の両側にゲートサイドウォール５を形成し、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３を形成し、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６を形成する。
【００７０】
次に、図６（ａ）に示すように、ダミーゲート絶縁膜（図１（ａ）の７）とダミーゲート電極（図１（ａ）の８）を除去し、チャネル領域にシリコン基板１が露出した状態にする。この構造は、実施形態１で説明したのと同様の方法によって形成することができる。
【００７１】
次に、図６（ｂ）に示すように、露出したチャネル領域のシリコン基板１をエッチングして溝３９ａ、３９ｂを形成する。この時、異方性エッチングを用いることによって、溝３９ａ、３９ｂの底面が実質的に（１００）面または（１００）面と結晶学的に等価な面であり、なおかつ溝３９ａ、３９ｂの側面が実質的に（１１１）面または（１１１）面と結晶学的に等価な面であるようにエッチングを行うことは、他の実施形態と同様である。なお、図６（ｂ）では、ｎ型ＦＥＴ領域（ｎ−ＦＥＴ）とｐ型ＦＥＴ領域（ｐ−ＦＥＴ）とで溝３９ａ、３９ｂの深さを変えている。これは、例えば、ＴＭＡＨ等のエッチング液でエッチングを行う際に、まずｐ型ＦＥＴの領域をシリコン酸化膜等のエッチングされない材料でマスクしておいてｎ型ＦＥＴ領域だけに対してエッチングを行ない、次に、ｎ型ＦＥＴ領域をシリコン酸化膜等のエッチングされない材料でマスクしておいてｐ型ＦＥＴ領域だけに対してエッチングを行うことによって、溝３９ａ、３９ｂの深さを変えることができる。
【００７２】
次に、図６（ｃ）に示すように、チャネル領域に形成した溝３９ａ、３９ｂに、シリコンゲルマニウムまたはゲルマニウムを選択エピタキシャル成長させて、溝３９ａ、３９ｂをシリコンゲルマニウムまたはゲルマニウムよりなるエピタキシャル層４０ａ、４０ｂによって埋め戻す。シリコンゲルマニウムまたはゲルマニウムの選択エピタキシャル成長は、実施形態１と同様に、例えば、ＳｉＣｌ２Ｈ２とＧｅＨ４を原料ガスとした化学気相成長法によって行うことができる。この時、ｎ型ＦＥＴ領域とｐ型ＦＥＴ領域とで溝３９ａ、３９ｂの深さを変えているので、それぞれに対するエピタキシャル層４０ａ、４０ｂの厚さが異なる。そこで、エピタキシャル成長の際も、まずｐ型ＦＥＴの領域をシリコン酸化膜等のシリコンゲルマニウムやゲルマニウムが表面に成長しない材料でマスクしておいてｎ型ＦＥＴ領域だけに対してエピタキシャル成長を行い、次に、ｎ型ＦＥＴ領域をシリコン酸化膜等のシリコンゲルマニウムやゲルマニウムが表面に成長しない材料でマスクしておいてｐ型ＦＥＴ領域だけに対してエピタキシャル成長を行うことによって、異なる深さの溝３９ａ、３９ｂを埋め込むことができる。この時、ｎ型ＦＥＴ領域ではシリコンゲルマニウムまたはゲルマニウムが臨界膜厚以上であり、ｐ型ＦＥＴではシリコンゲルマニウムまたはゲルマニウムが臨界膜厚以下であるように、あらかじめ溝３９ａ、３９ｂの深さを調整しておく。これによって、ｎ型ＦＥＴ領域ではチャネルのシリコンゲルマニウムまたはゲルマニウムは歪が緩和しており、ｐ型ＦＥＴ領域ではチャネルのシリコンゲルマニウムまたはゲルマニウムは歪がかかった状態にすることができる。また、ｎ型ＦＥＴ領域では、エピタキシャル層４０ａが臨界膜厚以上なので、溝３９ａの底面にのみ欠陥４０ｃが発生する。一方、ｐ型ＦＥＴ領域では、エピタキシャル層４０ｂが臨界膜厚以下なので、溝３９ｂの底面に欠陥が発生しない。
【００７３】
次に、図６（ｄ）に示すように、エピタキシャル層４０ａ、４０ｂ上にゲート絶縁膜１１とゲート電極１２を形成する。ゲート絶縁膜１１およびゲート電極１２の材料としては、実施形態１で示したものと同じ材料を用いることができる。
【００７４】
その後、層間絶縁膜形成、配線形成を行って、チャネル部分のみがシリコンゲルマニウムまたはゲルマニウムとなっており、ｎ型ＦＥＴ領域ではチャネルの歪が緩和しており、ｐ型ＦＥＴ領域ではチャネルに歪がかかっている半導体装置が完成する。
【００７５】
なお、実施形態４では、実施形態３のように、溝を埋め込むエピタキシャル層がシリコンゲルマニウムとゲルマニウムの積層構造であったり、さらにシリコンゲルマニウム層のシリコンとゲルマニウムの比が層内で徐々に変わっていてもよい。このような構造の一例を図７に示す。図７は、本発明の実施形態４に係る半導体装置の変形例の構成を模式的に示した部分断面図であり、（ａ）はｎ型ＦＥＴ、（ｂ）はｐ型ＦＥＴについて示したものである。
【００７６】
図７では、シリコン基板１にＳＴＩによる素子分離領域２が形成されており、チャネル部分を含む領域に（１００）面を底面として、（１１１）面を側面とする溝４９ａ、４９ｂが形成されており、溝４９ａに下から順にシリコンゲルマニウム層５０ａとゲルマニウム層５０ｃの積層体よりなるエピタキシャル層が埋め込まれており、溝４９ｂに下から順にシリコンゲルマニウム層５０ｅとゲルマニウム層５０ｇの積層体よりなるエピタキシャル層が埋め込まれており、ゲルマニウム層５０ｃ、５０ｇ上にゲート絶縁膜１１を介してゲート電極１２が形成されており、シリコンゲルマニウム層５０ａ、５０ｅの両外側にソース・ドレインのエクステンション領域４が形成されており、エクステンション領域４上のゲート電極１２の両側にゲートサイドウォール５が形成されており、ゲートサイドウォール５と素子分離領域２の間の領域のシリコン基板１上にソース・ドレイン領域３が形成されており、素子分離領域２、及びソース・ドレイン領域３上に層間絶縁膜６が形成されている。ここでは、ゲルマニウム層５０ｃ、５０ｇがＦＥＴのチャネルとなる。
【００７７】
ここで、ｎ型ＦＥＴ領域（図７（ａ）参照）では、シリコン基板１とシリコンゲルマニウム層５０ａの界面およびシリコンゲルマニウム層５０ａとゲルマニウム層５０ｃの界面の両方に欠陥５０ｂ、５０ｄが発生している。ｐ型ＦＥＴ領域（図７（ｂ）参照）では、シリコン基板１とシリコンゲルマニウム層５０ｅの界面に欠陥５０ｆが発生しているが、シリコンゲルマニウム層５０ｅとゲルマニウム層５０ｇの界面に欠陥が発生していない。このような構造は、ｎ型ＦＥＴ領域とｐ型ＦＥＴ領域とで別々にエピタキシャル成長を行うことによって形成できる。
【００７８】
図７のような構造とすることによって、ｎ型ＦＥＴ領域ではチャネルの歪が緩和しており、ｐ型ＦＥＴ領域ではチャネルに歪がかかっており、かつ、チャネル部分のゲルマニウム層５０ｇの結晶性をよりよくすることができる。
【００７９】
なお、実施形態４においては、形成される溝４９ａ、４９ｂの深さをｎ型ＦＥＴ領域とｐ型ＦＥＴ領域とで変化させたが、溝４９ａ、４９ｂの深さを同じにしておいて、ｎ型ＦＥＴ領域のエピタキシャル成長を先に行って、成長温度を高くしたり、熱処理を加えたりすることによって歪を緩和させ、その後、ｐ型ＦＥＴ領域のエピタキシャル成長を行うこともできる。
【００８０】
実施形態４によれば、ｎ型ＦＥＴ領域ではチャネルの歪が緩和しており、ｐ型ＦＥＴ領域ではチャネルに歪がかかっているので、ｎ型ＦＥＴ、ｐ型ＦＥＴともに移動度が大きく向上する。特に、ｐ型ＦＥＴ領域における移動度向上の効果が大きく、トランジスタの高速化が実現できる。また、ソース・ドレイン領域とチャネル領域との境界付近の欠陥の発生を抑制することができ、欠陥による電流駆動能力の減少やリーク電流の増大を抑えたＦＥＴを実現することができる。また、エピタキシャル層が下から順にシリコンゲルマニウム層５０ａとゲルマニウム層５０ｃの積層体よりなる場合、チャネル部分のゲルマニウム層５０ｃの結晶性と平坦性が向上し、欠陥や表面ラフネスによるキャリアの散乱が減少することによって、ＦＥＴの移動度がより高くなり、電流駆動能力が向上する。さらに、シリコンよりもバンドギャップが小さいシリコンゲルマニウムやゲルマニウムを用いることによって、低電力化も実現できる。以上のように、実施形態４によれば、高速かつ低消費電力のＦＥＴを備えた半導体装置を製造することができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程部分断面図である。
【図２】本発明の実施形態１に係る半導体装置におけるエピタキシャル成長時の欠陥発生のメカニズムを説明するための模式図である。
【図３】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【図４】本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【図５】本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。
【図６】本発明の実施形態４に係る半導体装置の製造方法を模式的に示した工程部分断面図である。
【図７】本発明の実施形態４に係る半導体装置の変形例の構成を模式的に示した部分断面図であり、（ａ）はｎ型ＦＥＴ、（ｂ）はｐ型ＦＥＴについて示したものである。
【図８】従来例に係る半導体装置の製造方法を模式的に示した第１の工程部分断面図である。
【図９】従来例に係る半導体装置の製造方法を模式的に示した第２の工程部分断面図である。
【符号の説明】
【００８２】
１、１０１  シリコン基板
２、１０２  素子分離領域
３、１０３  ソース・ドレイン領域
４、１０４  エクステンション領域
５、１０５  ゲートサイドウォール
６、１０６  層間絶縁膜
７、１０７  ダミーゲート絶縁膜
８、１０８  ダミーゲート電極
９、１９、２９、３９ａ、３９ｂ、４９ａ、４９ｂ、１０９  溝
１０、１０ａ、１０ｃ、１１０  エピタキシャル層（半導体材料）
２０、４０ａ、４０ｂ  エピタキシャル層（半導体材料）
１０ｂ、３０ｂ、３０ｄ、４０ｃ、５０ｂ、５０ｄ、５０ｆ  欠陥
１１、１１１  ゲート絶縁膜
１２、１１２  ゲート電極
３０ａ、５０ａ、５０ｅ  シリコンゲルマニウム層（半導体材料）
３０ｃ、５０ｃ、５０ｇ  ゲルマニウム層（半導体材料）
【図１】
2008166396.tif 000003
【図２】
2008166396.tif 000004
【図３】
2008166396.tif 000005
【図４】
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【図５】
2008166396.tif 000007
【図６】
2008166396.tif 000008
【図７】
2008166396.tif 000009
【図８】
2008166396.tif 000010
【図９】
2008166396.tif 000011