【手続補正書】
【提出日】平成21年1月30日(2009.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
少なくとも２本の第２のビット線群を有し、前記第２のビット線群の方向に配置されて前記第２のビット線群の少なくとも１本のビット線にドレインが接続され別のビット線にソースが接続されゲートに所定電圧を入力した複数の第２のメモリセルを有する第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記ドレインが接続された前記ビット線に充電を行う第２のビット線充電回路と、
前記第２のメモリセルアレイの前記ソ−スが接続された前記ビット線に充電を行う第３のビット線充電回路とを備え、
前記第２のメモリセルアレイのドレインが接続されたビット線とソースが接続されたビット線とが実質的に同時に充電される半導体記憶装置。
【請求項２】
第２のメモリセルアレイにおいて一方のビット線に配置されたメモリセルのソースと接続される他方のビット線に接続されたメモリセルは、前記一方のビット線に配置されたメモリセル数以下である請求項１記載の半導体記憶装置。
【請求項３】
複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記第１のメモリセルアレイのビット線方向に配置された第２のメモリセルを有し、前記第２のメモリセルのドレインとソースが共通に接続される第２のビット線を有する第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記第２のビット線に充電を行う第２のビット線充電回路とを備えた半導体記憶装置。
【請求項４】
ビット線およびワード線を有し、ドレインを前記ビット線に接続しゲートを前記ワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、前記メモリセルアレイの前記ビット線および前記ワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記ビット線を充電するビット線充電回路と、
前記メモリセルのソースに接続されたソース線を充電して活性化するソース線充電回路と、
前記アドレス入力に対応して選択された前記メモリセルの前記ソース線を非活性化するとともに非選択の前記メモリセルの前記ソース線を活性化する制御回路とを備え、
非選択の前記メモリセルの前記ビット線と前記ソース線が実質的に同時に充電されることを特徴とする半導体記憶装置。
【請求項５】
第１のビット線およびワード線を有し、ドレインを前記第１のビット線に接続しゲートを前記ワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、前記メモリセルアレイの前記第１のビット線および前記ワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記メモリセルアレイの前記第１のビット線と同数の第２のビット線を有し、前記第２のビット線が前記メモリセルのソースに接続されたものであって、同一の前記第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
前記ビット線アレイの前記第２のビット線を選択する第２の列選択回路と、
前記第２の選択回路により選択された前記第２のビット線を充電する第２のビット線充電回路と、
前記行選択回路で非選択の前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を活性化し、前記行選択回路で選択された前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を非活性化する制御回路とを備え、
非選択の前記メモリセルの前記第１のビット線と前記第２のビット線が実質的に同時に充電されることを特徴とする半導体記憶装置。
【請求項６】
第１のビット線およびワード線を有し、ドレインを前記第１のビット線に接続しゲートを前記ワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、前記メモリセルアレイの前記第１のビット線および前記ワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記メモリセルアレイの前記第１のビット線と同数で、同一の前記第１のビット線に接続された複数の前記メモリセルのソースに共通に接続された第２のビット線を有するビット線アレイと、
前記ビット線アレイの前記第２のビット線を選択する第２の列選択回路と、
前記第２の選択回路により選択された前記第２のビット線を充電する第２のビット線充電回路と、
前記行選択回路で非選択の前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を活性化し、前記行選択回路で選択された前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を非活性化する制御回路とを備え、
非選択の前記メモリセルの前記第１のビット線と前記第２のビット線が実質的に同時に充電されることを特徴とする半導体記憶装置。
【請求項７】
第１のビット線およびワード線を有し、ドレインを前記第１のビット線に接続しゲートを前記ワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、前記メモリセルアレイの前記第１のビット線および前記ワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記メモリセルアレイの同一の前記ワード線上の前記メモリセルのソースに接続された第２のビット線を有するものであって、同一の前記第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
前記第２のビット線を充電する第２のビット線充電回路と、
前記行選択回路で非選択の前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を活性化し、前記行選択回路で選択された前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を非活性化する制御回路とを備え、
非選択の前記メモリセルの前記第１のビット線と前記第２のビット線が実質的に同時に充電されることを特徴とする半導体記憶装置。
【請求項８】
第１のビット線およびワード線を有し、ドレインを前記第１のビット線に接続しゲートを前記ワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、前記メモリセルアレイの前記第１のビット線および前記ワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記メモリセルアレイの同一または複数の前記ワード線上の前記メモリセルのソースに共通に接続された第２のビット線を有する複数のビット線アレイと、
前記第２のビット線を充電する第２のビット線充電回路と、
前記行選択回路で非選択の前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を活性化し、前記行選択回路で選択された前記メモリセルのソースが接続された前記第２のビット線に接続された前記第２のビット線充電回路を非活性化する制御回路とを備え、
非選択の前記メモリセルの前記第１のビット線と前記第２のビット線が実質的に同時に充電されることを特徴とする半導体記憶装置。
【請求項９】
メモリセルアレイのビット線に配置されたメモリセル数以下のメモリセルをビット線アレイのビット線に配置した請求項５、請求項６、請求項７または請求項８記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
この発明の別の半導体記憶装置は、複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記第１のメモリセルアレイのビット線方向に配置された第２のメモリセルを有し、前記第２のメモリセルのドレインとソースが共通に接続される第２のビット線を有する第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記第２のビット線に充電を行う第２のビット線充電回路とを備えたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
この発明の別の半導体記憶装置は、ビット線およびワード線を有し、ドレインをビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイのビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択されたビット線を充電するビット線充電回路と、
メモリセルのソースに接続されたソース線を充電して活性化するソース線充電回路と、
アドレス入力に対応して選択されたメモリセルのソース線を非活性化するとともに非選択のメモリセルのソース線を活性化する制御回路とを備え、
非選択のメモリセルのビット線とソース線が実質的に同時に充電されることを特徴とするものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの第１のビット線と同数の第２のビット線を有し、第２のビット線がメモリセルのソースに接続されたものであって、同一の第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
ビット線アレイの第２のビット線を選択する第２の列選択回路と、
第２の選択回路により選択された第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの第１のビット線と同数で、同一の第１のビット線に接続された複数のメモリセルのソースに共通に接続された第２のビット線を有するビット線アレイと、
ビット線アレイの第２のビット線を選択する第２の列選択回路と、
第２の選択回路により選択された第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの同一のワード線上のメモリセルのソースに接続された第２のビット線を有するものであって、同一の第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの同一または複数のワード線上のメモリセルのソースに共通に接続された第２のビット線を有する複数のビット線アレイと、
第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。