(57)【要約】【課題】不揮発性メモリセルの積層ゲートと周辺回路の単層ゲートとを同時に精度よく加工する。【解決手段】フローティングゲート電極膜、電極間絶縁膜、第１及び第２のコントロールゲート電極膜が順次積層された不揮発性メモリセルのゲート電極と、下層ゲート電極膜及び上層ゲート電極膜が順次積層された周辺回路部に形成されるトランジスタのゲート電極を有する半導体装置において、下層ゲート電極膜の膜厚をフローティングゲート電極膜の膜厚と電極間絶縁膜の膜厚と第１のコントロールゲート電極膜の膜厚とを合計した膜厚より厚く形成し、不揮発性メモリセルのゲート電極と周辺回路部のゲート電極とを同時に加工する。【選択図】図１
2008118055.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイ部及び周辺回路部を有する半導体基板と、
前記セルアレイ部の前記半導体基板の表面に第１のゲート絶縁膜を介して形成されたフローティングゲート電極膜と、
前記フローティングゲート電極膜上に形成された電極間絶縁膜と、
前記電極間絶縁膜上に形成された第１のコントロールゲート電極膜と、
前記第１のコントロールゲート電極膜上に形成された第２のコントロールゲート電極膜と、
前記周辺回路部の前記半導体基板の表面に第２のゲート絶縁膜を介して形成された下層ゲート電極膜と、
前記下層ゲート電極膜上に形成された上層ゲート電極膜とを具備し、
前記下層ゲート電極膜の膜厚は、前記フローティングゲート電極膜の膜厚と前記電極間絶縁膜の膜厚と前記第１のコントロールゲート電極膜の膜厚とを合計した膜厚より厚いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１導電型の半導体基板のセルアレイ部の主面に選択的に設けられた第２導電型の第１のソース層及び第１のドレイン層と、前記第１のソース層及び前記第１のドレイン層の間の前記主面上に、前記第１のソース層及び前記第１のドレイン層の一部を覆うように、ゲート絶縁膜、フローティングゲート電極膜、電極間絶縁膜、第１のコントロール電極膜及び第２のコントロールゲート電極膜が積層形成された積層ゲート電極とを有する不揮発性メモリと、
前記半導体基板の周辺回路部の一主面に選択的に設けられた第２導電型の第２のソース層及び第２のドレイン層と、前記第２のソース層及び前記第２のドレイン層の間の前記主面上に、前記第２のソース層及び前記第２のドレイン層の一部を覆うように、ゲート絶縁膜、下層ゲート電極膜、及び上層ゲート電極膜が積層形成された単層ゲート電極とを有し、前記単層ゲート電極の前記下層ゲート電極膜の膜厚が、前記積層ゲート電極の前記フローティングゲート電極膜、前記第１のコントロールゲート電極膜及び前記電極間ゲート絶縁膜を積算した厚さと略同一に設けられたトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記上層ゲート電極膜の膜厚は、前記第２のコントロールゲート電極膜の膜厚と略同一であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板のセルアレイ部の主面上に、第１のゲート絶縁膜を介してフローティングゲート電極膜を形成する工程と、
前記半導体基板の周辺回路部の主面上に、第２のゲート絶縁膜を介して、前記フローティングゲート電極膜よりも膜厚が厚い下層ゲート電極膜を形成する工程と、
前記フローティングゲート電極膜及び前記下層ゲート電極膜上に電極間絶縁膜及び第１のコントロールゲート電極膜を形成する工程と、
前記下層ゲート電極膜上の前記電極間絶縁膜及び前記第１のコントロールゲート電極膜を除去する工程と、
前記セルアレイ部の前記第１のコントロールゲート電極膜及び前記周辺回路領域の前記下層電極層との上に、前記セルアレイ部においては第２のコントロールゲート電極膜を構成し、前記周辺回路部においては上層電極を構成する導電膜をそれぞれ形成する工程と、
前記セルアレイ部の前記導電膜、前記第１のコントロールゲート電極膜、電極間絶縁膜、及びフローティングゲート電極膜と、前記周辺回路部の前記導電膜及び前記下層ゲート電極膜とを同時に加工し、前記セルアレイ部にメモリセルトランジスタのゲート電極を、前記周辺回路部に周辺トランジスタのゲート電極を形成する工程とを備え、
前記下層ゲート電極膜の膜厚は、前記フローティングゲート電極膜の膜厚と前記電極間絶縁膜の膜厚と前記第１のコントロールゲート電極膜の膜厚の合計以上の膜厚に形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記下層ゲート電極膜の膜厚は、前記フローティングゲート電極膜の膜厚と前記電極間絶縁膜の膜厚と前記第１のコントロールゲート電極膜の膜厚の合計とほぼ同一以上の膜厚に形成することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read−Only  Memory）などの不揮発性メモリセルとこのメモリセルを駆動する周辺トランジスタが同一の半導体基板上に形成された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリは、ゲート絶縁膜上に設けられたフローティングゲート電極と、フローティングゲート電極上の電極間絶縁膜上に設けられたコントロールゲート電極とを有する積層ゲート構造のトランジスタをメモリセルに用いている。このメモリセルを駆動するための周辺回路には、従来、層間ゲート絶縁膜を除去し、フローティングゲート電極とコントロールゲート電極とを電気的に接続した単層ゲート構造のトランジスタが用いられている。そして、半導体不揮発性メモリの製造方法を簡略にし、工程数を削減するために積層ゲート構造のトランジスタ及び単層ゲート構造のトランジスタのゲート加工を同時に行っている（例えば、特許文献１参照。）。
【０００３】
ところが、通常、積層ゲート構造のトランジスタのゲート部は単層ゲート構造のトランジスタのゲート部よりも厚い。したがって、積層ゲート構造のトランジスタのゲート加工に適した条件で単層／積層トランジスタのゲート加工を同時に行うと、単層ゲート構造のトランジスタのゲート部がオーバーエッチングされる。このため、周辺回路ではゲート絶縁膜直下の半導体基板までエッチングが進行し、半導体基板にえぐれが発生し、周辺回路のトランジスタの特性劣化や破壊を発生させる原因となる。
【０００４】
また、単層ゲート構造のトランジスタのゲート加工に適した条件で単層／積層トランジスタのゲート加工を同時に行うと、積層ゲートの下端部のエッチングが十分に行われずに、デバイス特性上不具合が生じるという問題があった。
【特許文献１】特開平９−８２９２５号公報（頁１４  図１６乃至頁１５  図１８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不揮発性メモリセルの積層ゲートと周辺回路の単層ゲートとが同時に精度よく加工できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の不揮発性半導体記憶装置は、セルアレイ部及び周辺回路部を有する半導体基板と、前記セルアレイ部の前記半導体基板の表面に第１のゲート絶縁膜を介して形成されたフローティングゲート電極膜と、前記フローティングゲート電極膜上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された第１のコントロールゲート電極膜と、前記第１のコントロールゲート電極膜上に形成された第２のコントロールゲート電極膜と、前記周辺回路部の前記半導体基板の表面に第２のゲート絶縁膜を介して形成された下層ゲート電極膜と、前記下層ゲート電極膜上に形成された上層ゲート電極膜とを具備し、前記下層ゲート電極膜の膜厚は、前記フローティングゲート電極膜の膜厚と前記電極間絶縁膜の膜厚と前記第１のコントロールゲート電極膜の膜厚とを合計した膜厚より厚いことを特徴とする。
【０００７】
更に、本発明の一態様の不揮発性半導体記憶装置の製造方法は、半導体基板のセルアレイ部の主面上に、第１のゲート絶縁膜を介してフローティングゲート電極膜を形成する工程と、前記半導体基板の周辺回路部の主面上に、第２のゲート絶縁膜を介して、前記フローティングゲート電極膜よりも膜厚が厚い下層ゲート電極膜を形成する工程と、前記フローティングゲート電極膜及び前記下層ゲート電極膜上に電極間絶縁膜及び第１のコントロールゲート電極膜を形成する工程と、前記下層ゲート電極膜上の前記電極間絶縁膜及び前記第１のコントロールゲート電極膜を除去する工程と、前記セルアレイ部の前記第１のコントロールゲート電極膜及び前記周辺回路領域の前記下層電極層との上に、前記セルアレイ部においては第２のコントロールゲート電極膜を構成し、前記周辺回路部においては上層電極を構成する導電膜をそれぞれ形成する工程と、前記セルアレイ部の前記導電膜、前記第１のコントロールゲート電極膜、電極間絶縁膜、及びフローティングゲート電極膜と、前記周辺回路部の前記導電膜及び前記下層ゲート電極膜とを同時に加工し、前記セルアレイ部にメモリセルトランジスタのゲート電極を、前記周辺回路部に周辺トランジスタのゲート電極を形成する工程とを備え、前記下層ゲート電極膜の膜厚は、前記フローティングゲート電極膜の膜厚と前記電極間絶縁膜の膜厚と前記第１のコントロールゲート電極膜の膜厚の合計以上の膜厚に形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、不揮発性メモリセルの積層ゲートと周辺回路の単層ゲートとが同時に精度よく加工できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例に係る不揮発性半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は本実施形態に係わる不揮発性半導体記憶装置を示す断面図、図１（ａ）はセルアレイ部を示す断面図、図１（ｂ）は周辺回路部を示す断面図である。本実施例では、メモリセルにＮＯＲ型フラッシュメモリを用いている。
【００１１】
図１に示すように、半導体記憶装置３０では、ＮＯＲ型の積層ゲート構造の不揮発性メモリセルから構成されるセルアレイ部と単層ゲート構造のトランジスタから構成される周辺回路部とが同一P型シリコン基板１上に設けられている。
【００１２】
単層ゲート構造とは、周辺回路部のシリコン基板上に形成されたゲート絶縁膜上に下層の電極材と上層の電極材が電気的に導通して積層形成されたゲート電極膜である。一方、積層ゲート構造とは、セルアレイ部のシリコン基板上に形成されたゲート絶縁膜上に下層電極、電極間絶縁膜、上層電極が積層形成されたゲート電極膜である。
【００１３】
図１（ａ）に示すように、セルアレイ部には、Ｐ型のシリコン基板１上（第１主面）に、ソース層２ａ及びドレイン層２ｂが選択的に設けられている。このソース層２ａ及びドレイン層層２ｂの一部を覆うように、シリコン基板１の表面（主面）上に第１のゲート絶縁膜であるゲート絶縁膜３、下層電極を構成するフローティングゲート電極膜４１、電極間絶縁膜７、上層電極を構成する第1のコントロールゲート電極膜４３、上層電極を構成する第２のコントロールゲート電極膜４４ａ、及び金属シリサイド膜９ａが選択的に積層形成されている。ゲート絶縁膜３は、例えばシリコン酸化膜で構成されている。フローティングゲート電極膜４１、第1のコントロールゲート電極膜４３、第２のコントロールゲート電極膜４４は、例えばそれぞれ多結晶シリコンで構成されている。電極間絶縁膜７は、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜（以下、ＯＮＯ膜と称する）で構成されている。金属シリサイド膜９ａは、例えば、タングステンシリサイド（ＷＳｉ）で構成されており、ゲート電極を低抵抗化するために設けられている。
【００１４】
そして、これらソース層２ａ、ドレイン層２ｂ、ゲート絶縁膜３、フローティングゲート電極膜４１、電極間絶縁膜７、第1のコントロールゲート電極膜４３、第２のコントロールゲート電極膜４４ａ、及び金属シリサイド膜９ａを覆うように層間絶縁膜１０が設けられている。フローティングゲート電極膜４１、電極間絶縁膜７、第1のコントロールゲート電極膜４３、第２のコントロールゲート電極膜４４ａ、及び金属シリサイド膜９ａは、積層ゲート構造の電極として機能する。
【００１５】
一方、図１（ｂ）に示すように、周辺回路部には、シリコン基板１上にソース層２ｃ及びドレイン層２ｄが選択的に設けられ、ソース層２ｃ及びドレイン層２ｄの一部を覆うように、シリコン基板１上に第２のゲート絶縁膜であるゲート絶縁膜４、下層ゲート電極膜４２、上層ゲート電極膜４４ｂ、及び金属シリサイド膜９ｂが選択的に積層形成されている。上層ゲート電極膜４４ｂは、下層ゲート電極膜４２上に接して設けられており、下層ゲート電極膜４２と電気的に導通している。
【００１６】
そして、ソース層２ｃ、ドレイン層２ｄ、ゲート絶縁膜４、下層ゲート電極膜４２、上層ゲート電極膜４４ｂ、及び金属シリサイド膜９ｂを覆うように層間絶縁膜１０が設けられている。下層ゲート電極膜４２、上層ゲート電極膜４４ｂ、及び金属シリサイド膜９ｂは単層ゲート構造の電極として機能する。
【００１７】
ここで、セルアレイ部のフローティングゲート電極膜４１、電極間絶縁膜７、及び第1のコントロールゲート電極膜４３を積算した膜厚ＴＡは、周辺回路部の下層ゲート電極膜４２の膜厚ＴＢと略同一に設けられている。なお、後述する反応性イオンエッチング（以下、ＲＩＥと称する）法で各ゲート電極を同時加工する際のマイクロローディング効果を考慮すれば、膜厚ＴＢは膜厚ＴＡ以上が好ましい。
【００１８】
また、ゲート絶縁膜３の膜厚はゲート絶縁膜４の膜厚と略同一に、第２のコントロールゲート電極膜４４ａの膜厚は上層ゲート電極膜４４ｂの膜厚と略同一に、金属シリサイド膜９ａの膜厚は金属シリサイド膜９ｂの膜厚と略同一に設けられている。
【００１９】
セルアレイ部において、コントロールゲート電極膜が第１のコントロールゲート電極膜４３と第２のコントロールゲート電極膜４４ａに分けられている理由は次の以下のとおりである。
【００２０】
セルアレイ部には不揮発性メモリセルの他にメモリセルを選択するための選択ゲートトランジスタ（図示せず）が形成されるが、製造工程を簡素化するために、不揮発性メモリセルと選択ゲートトランジスタは同一工程で形成されている。不揮発性メモリセルにおいては、フローティングゲート電極膜とコントロールゲート電極膜とは絶縁される必要がある。このため、不揮発性メモリセルのゲート電極のフローティングゲート電極膜とコントロールゲート電極膜との間に電極間絶縁膜が形成されるが、この電極間絶縁膜は選択ゲートトランジスタのゲート電極にも形成される。選択ゲートトランジスタのゲート電極においては、フローティングゲート電極膜に対応する下層電極膜とコントロールゲート電極膜に対応する上層ゲート電極膜とは電気的に導通する必要がある。このため、選択ゲートトランジスタのゲート電極においては、一旦形成された電極間絶縁膜の一部を除去している。
【００２１】
選択ゲートトランジスタの電極間絶縁膜を除去するには、不揮発性メモリセル領域をマスクし、露出した選択ゲート電極の電極間絶縁膜をエッチング除去する。この際、マスク材を電極間絶縁膜上に直接形成すると電極間絶縁膜の特性が劣化する虞がある。このため、この電極間絶縁膜の劣化防止ため、メモリセル及び選択ゲートトランジスタのゲート電極の電極間絶縁膜上に、薄く第１のコントロール電極膜４３を形成し、この第１のコントロールゲート電極膜４３上にマスク材を形成する構成にしている。
【００２２】
次に、半導体装置の製造方法について、図２乃至図４を参照して説明する。図２乃至図４は半導体装置の製造工程を示す断面図である。ここでは、コンタクト開口、層間絶縁膜、ビア、金属配線等の図示及び説明を省略する。
【００２３】
図２に示すように、まず、シリコン基板１上（第１主面）のセルアレイ部にゲート絶縁膜３、フローティングゲート電極膜４１、及び絶縁膜４５を選択的に形成する。具体的には、セルアレイ部及び周辺回路部に、それぞれ、ゲート絶縁膜３、フローティングゲート電極膜４１を形成し、周辺回路部をマスクした上でセルアレイ部のフローティングゲート電極膜４１の上に絶縁膜４５を形成する。その後、絶縁膜４５上にレジストを形成し、このレジストをマスクとして、周辺回路部の絶縁膜４５、フローティングゲート電極膜４１、及びゲート絶縁膜３をエッチング除去する。その後、セルアレイ部のレジストを剥離する。ここで、ゲート絶縁膜３には例えば窒化シリコン膜／シリコン酸化膜の積層構造を用いる。また、絶縁膜４５には、例えばシリコン窒化膜を、フローティングゲート電極膜４１には例えばＮ＋アモルファスシリコン膜を用いる。
【００２４】
次に、露出された周辺回路部のシリコン基板１を、例えば、熱酸化してシリコン酸化膜からなるゲート絶縁膜４を形成する。続いて、セルアレイ部の絶縁膜４５上及び周辺回路部のゲート絶縁膜４上に例えばＮ＋アモルファスシリコン膜からなる下層ゲート電極膜４２を形成する。
【００２５】
ここでは、フローティングゲート電極膜４１及び下層ゲート電極膜４２に、Ｎ＋アモルファスシリコン膜を用いているが、アンドープアモルファスシリコン膜或いは低濃度Ｎアモルファスシリコン膜と、Ｎ＋アモルファスシリコン膜との２層構造にしてもよい。なお、下層ゲート電極膜４２は、フローティングゲート電極膜４１、後述する電極間絶縁膜７、及び第１のコントロールゲート電極膜４３の積算（合計）された膜厚と略同一若しくはそれ以上の厚さになるように形成する。
【００２６】
次に、図３に示すように、セルアレイ部の下層ゲート電極膜４２及び絶縁膜４５をエッチング除去し、セルアレイ部のフローティングゲート電極膜４１を露出する。続いて、セルアレイ部のフローティングゲート電極膜４１及び周辺回路部の下層ゲート電極膜４２上に、電極間絶縁膜７及び第１のコントロールゲート電極膜４３を積層形成する。電極間絶縁膜７には、例えばＯＮＯ膜を用いる。第１のコントロールゲート電極膜４３には、例えばアンドープアモルファスシリコン膜を用いる。なお、第１のコントロールゲート電極膜４３としては、Ｎ＋アモルファスシリコン膜或いは低濃度Ｎアモルファスシリコン膜を用いてもよい。
【００２７】
次に、先に説明したように、セルアレイ部の選択ゲートトランジスタの電極間絶縁膜をエッチング除去する。
【００２８】
続いて、図４に示すように、周辺回路部の電極間絶縁膜７及び第１のコントロールゲート電極膜４３をエッチング除去する。その後、セルアレイ部の第１のコントロールゲート電極膜４３上及び周辺回路部の下層ゲート電極膜４２上に、セルアレイ部においては第２のコントロールゲート電極膜４４ａ、周辺回路部においては上層ゲート電極膜４４ｂとなる導電膜を同じ膜厚で形成し、続いてこれら第２のコントロールゲート電極膜４４ａ上に金属シリサイド膜９ａを、上層ゲート電極膜４４ｂ上に金属シリサイド膜９ｂをそれぞれ形成する。第２のコントロールゲート電極膜４４ａ及び上層ゲート電極膜４４ｂとしては、例えばＮ＋アモルファスシリコン膜を用いる。
【００２９】
次に、レジスト膜２２をマスクとして、セルアレイ部の金属シリサイド膜９ａ、第２のコントロールゲート電極膜４４ａ、第１のコントロールゲート電極膜４３、電極間絶縁膜７、及びフローティングゲート電極膜４１と、周辺回路部の金属シリサイド膜９ｂ、上層ゲート電極膜４４ｂ、及び下層ゲート電極膜４２とをＲＩＥ法により同時にエッチング除去する。
【００３０】
このエッチングにおいては、先ず所定の条件にてセルアレイ部の金属シリサイド膜９ａ及び周辺回路部の金属シリサイド膜９ｂをエッチングする。次に、条件を変えて、セルアレイ部の第２のコントロールゲート電極膜４４ｂ、第１のコントロールゲート電極膜４３及び周辺回路部の上層ゲート電極膜４４ｂ、下層ゲート電極膜４２を、セルアレイ部の電極間絶縁膜が露出するまで除去する。この際、周辺回路部の下層ゲート電極膜４２が第１のコントロールゲート電極膜４３の膜厚分エッチングされる。次に、条件を変えて、セルアレイ部の電極間絶縁膜７を除去する。この際、周辺回路部の下層ゲート電極膜４２も電極間絶縁膜７の膜厚分除去される。最後に、条件を変えて、セルアレイ部のフローティングゲート電極膜４１及び周辺回路部の残りの下層ゲート電極膜４２をゲート絶縁膜３、４が露出するまでエッチングする。
【００３１】
このエッチング処理において、セルアレイ部のフローティングゲート電極膜４１及び周辺回路部の残りの下層ゲート電極膜４２のエッチング開始時のフローティングゲート電極膜４１及び残りの下層ゲート電極膜４２の基板表面からの高さが略同一であるので、セルアレイ部と周辺回路部とで同時にエッチング処理してもシリコン基板１がオーバーエッチングされたり、セルアレイ部においてシリコン基板１表面付近のフローティングゲート電極膜４１のエッチングが不十分になることがない。
【００３２】
なお、ＲＩＥ法でのセルアレイ部と周辺回路部との同時エッチングの際、周辺回路部におけるエッチングスピードが、周辺回路部に比べてエッチングエリアが狭いセルアレイ部におけるエッチングスピードに比べて早くなるマイクロローディング効果が生じることがある。このマイクロローディング効果の影響を考慮すれば、周辺回路部の下層ゲート電極膜４２の膜厚は、セルアレイ部のフローティングゲート電極膜４１の膜厚、電極間絶縁膜７の膜厚、及び第１のコントロールゲート電極膜４３の膜厚が積算（合計）された膜厚以上の膜厚であることが望ましい。
【００３３】
次に、異方性エッチングができ、且つシリコンよりも絶縁膜のエッチング速度が大きくとれる条件を用いたＲＩＥ法を用いて、セルアレイ部のフローティングゲート絶縁膜３及び周辺回路部のゲート絶縁膜４をエッチング除去する。その後このレジスト膜２２を剥離する。
【００３４】
次に、例えば、ＣＶＤ法を用いて層間絶縁膜１０を形成する。その後図示していないが、周知の技術を用いてコンタクト開口、層間絶縁膜、ビア、金属配線等の形成を行い、ＮＯＲ型半導体不揮発性メモリとしての半導体記憶装置３０が完成する。
【００３５】
上述したように、本実施例の不揮発性半導体記憶装置及びその製造方法では、セルアレイ部のフローティングゲート電極膜４１、電極間絶縁膜７、及び、第１のコントロールゲート電極膜４３を積算した膜厚ＴＡと、周辺回路部の下層ゲート電極膜４２の膜厚ＴＢとを略同一若しくは膜厚ＴＢを膜厚ＴＡ以上に形成しているので、周辺回路部においてシリコン基板のオーバーエッチングが発生したり、セルアレイ部においてゲート電極がシリコン基板表面付近で十分にエッチングされないという不具合を起こすことなく、セルアレイ部のゲート電極及び周辺回路を構成するトランジスタのゲート電極の形状を精度よく同時に加工できる。したがって、セルアレイ部及び周辺回路部のゲート電極加工を別々行う方法と比較して製造工程を短縮しながら、セルアレイ部及び周辺回路を構成するトランジスタのリークや耐圧劣化等及び素子特性のバラツキを抑制することができる。
【００３６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００３７】
例えば、本実施例では、半導体不揮発性メモリセルをＮＯＲ型にしているが、ＮＡＮＤ型やＡＮＤ型などにも適用できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００３９】
１  シリコン基板
２ａ、２ｃ  ソース層
２ｂ、２ｄ  ドレイン層
３、４  ゲート電極膜
７  電極間絶縁膜
９ａ、９ｂ  金属シリサイド膜
１０  層間絶縁膜
２２  レジスト膜
３０  半導体記憶装置
４１  フローティングゲート電極膜
４２  下層ゲート電極膜
４３  第１のコントロールゲート電極膜
４４ａ  第２のコントロールゲート電極膜
４４ｂ  上層ゲート電極膜
４５  絶縁膜
ＴＡ、ＴＢ  膜厚
【図１】
2008118055.tif 000003
【図２】
2008118055.tif 000004
【図３】
2008118055.tif 000005
【図４】
2008118055.tif 000006