(57)【要約】      （修正有）【課題】オフセルでのリーク電流が抑えられ、低コストで作製し易い書込み可能型読出し専用メモリを提供する。【解決手段】半導体基板１に設けられた複数のメモリセルＭＣ1を備え書込み可能型読出し専用メモリを構成するにあたり、半導体基板１上に第１ゲート絶縁膜９を介して配置された選択ゲート電極１１と、半導体基板１上に第２ゲート絶縁膜１３を介して配置された浮遊ゲート電極１５と、選択ゲート電極１１を挟んで互いに対峙する第１不純物拡散領域７ａおよび第２不純物拡散領域７ｂと、浮遊ゲート電極１１を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域７ｃとにより個々のメモリセルを形成し、かつ第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃの各々をＰ型不純物拡散領域とすると共に、浮遊ゲート電極１５での閾値電圧の絶対値を選択ゲート電極１１での閾値電圧の絶対値よりも大きくする。【選択図】図２
2008166599.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板に設けられた複数のメモリセルとを備えた書込み可能型読出し専用メモリであって、
前記複数のメモリセルの各々は、
前記半導体基板上に第１ゲート絶縁膜を介して配置された選択ゲート電極と、
前記半導体基板上に第２ゲート絶縁膜を介して配置された浮遊ゲート電極と、
平面視したときに前記選択ゲート電極を挟んで互いに対峙する第１不純物拡散領域および第２不純物拡散領域と、
平面視したときに前記浮遊ゲート電極を挟んで前記第２不純物拡散領域に対峙する第３不純物拡散領域と、
を有し、
前記第１不純物拡散領域、前記第２不純物拡散領域、および前記第３不純物拡散領域の各々はＰ型不純物拡散領域であり、
前記浮遊ゲート電極での閾値電圧の絶対値は、前記選択ゲート電極での閾値電圧の絶対値よりも大きいことを特徴とする書込み可能型読出し専用メモリ。
【請求項２】
前記半導体基板における前記第２ゲート絶縁膜下の領域でのＮ型不純物濃度は、前記第１ゲート絶縁膜下の領域でのＮ型不純物濃度よりも高いことを特徴とする請求項１に記載の書込み可能型読出し専用メモリ。
【請求項３】
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の各々は、互いに実質的に同じ膜厚のシリコン酸化物膜からなり、前記膜厚は５．５ｎｍ以上であることを特徴とする請求項２に記載の書込み可能型読出し専用メモリ。
【請求項４】
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の各々はシリコン酸化物膜からなり、前記第２ゲート絶縁膜の膜厚は５．５ｎｍ以上であり、前記第１ゲート絶縁膜は前記第２ゲート絶縁膜よりも薄いことを特徴とする請求項１または２に記載の書込み可能型読出し専用メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は読出し専用メモリに関するものであり、更に詳しくは書込み可能型の読出し専用メモリに関する。
【背景技術】
【０００２】
家庭用電器、ＩＣ（Integrated  Circuit）カード、ＩＣタグ等の電子機器で記憶装置として用いられる書込み可能型読出し専用メモリ（ＰＲＯＭ；Programmable  Read-Only  Memory）は、その機能や構造等に応じて、ＥＰＲＯＭ（Erasable  PROM）、ＯＴＰＲＯＭ（One  Time  PROM）、ＥＥＰＲＯＭ（Electrically  Erasable  PROM）、フラッシュＥＥＰＲＯＭ（Flash  EEPROM）等に分類することができる。
【０００３】
これらの書込み可能型読出し専用メモリの多くでは、データの記憶を担う浮遊ゲート電極と該浮遊ゲート電極への電荷の蓄積を制御するコントロールゲート電極とが個々のメモリセルに配置されており、浮遊ゲート電極と該浮遊ゲート電極に対応するコントロールゲート電極とは重なり合っている。このため、半導体基板上に成膜した第１ポリシリコン膜をパターニングすることで浮遊ゲート電極が形成され、その後、半導体基板上に第２ポリシリコン膜を成膜して該第２ポリシリコン膜をパターニングすることでコントロールゲート電極が形成される。
【０００４】
今日、多くの電子機器では製造コストの削減が求められており、書込み可能型読出し専用メモリにおいても製造コストを削減するための種々の改良がなされている。例えばＥＰＲＯＭやＯＴＰＲＯＭでは、１つのポリシリコン膜をパターニングすることで個々のメモリセルに必要な全てのゲート電極を一時に作製することができるタイプのものも開発されている。
【０００５】
図７は、上記タイプの読出し専用メモリにおけるゲート電極の配置の一例を概略的に示す平面図であり、図８は、図７に示す読出し専用メモリでの１つのメモリセルを概略的に示す断面図である。図７に示す読出し専用メモリ７０では複数のメモリセルＭＣ11がマトリックス状に配置されているが、同図には１つのメモリセル列を構成する複数のメモリセルＭＣ11のみを描いている。
【０００６】
図７または図８に示すように、読出し専用メモリ７０ではＰ型シリコン基板５１にＮ型ウェル５３（図８参照）が形成されていると共に、該Ｎ型ウェル５３を平面視上区画する所定形状の素子分離膜５５（図７参照）が形成されている。さらに、Ｎ型ウェル５３には第１不純物拡散領域５７ａ、第２不純物拡散領域５７ｂ、および第３不純物拡散領域５７ｃの各々が所定のパターンで形成されている。１つのメモリセル列に１つの第１不純物拡散領域５７ａが対応し、１つのメモリセルＭＣ11に１つの第２不純物拡散領域５７ｂと１つの第３不純物拡散領域５７ｃとが対応している。なお、図７においては、各不純物拡散領域５７ａ，５７ｂ，５７ｃを判り易くするために、これらの不純物拡散領域５７ａ，５７ｂ，５７ｃにスマッジングを付してある。
【０００７】
１つのメモリセルＭＣ11に対応する各不純物拡散領域５７ａ，５７ｂ，５７ｃは行方向に所定の間隔をあけて配置されており、第１不純物拡散領域５７ａと第２不純物拡散領域５７ｂとの間のＮ型ウェル５３上には、第１ゲート絶縁膜５９（図８参照）を介して選択ゲート電極６１が形成されている。また、第２不純物拡散領域５７ｂと第３不純物拡散領域５７ｃとの間のＮ型ウェル５３上には、第２ゲート絶縁膜６３（図８参照）を介して浮遊ゲート電極６５が形成されている。１つのメモリセル列に１つの選択ゲート電極６１が配置され、１つのメモリセルＭＣ11に１つの浮遊ゲート電極６５が配置されている。個々のメモリセルＭＣ11を平面視したときには、選択ゲート電極６１を挟んで第１不純物拡散領域５７ａと第２不純物拡散領域５７ｂとが互いに対峙し、浮遊ゲート電極６５を挟んで第３不純物拡散領域５７ｃが第２不純物拡散領域５７ｂに対峙する。
【０００８】
各不純物拡散領域５７ａ，５７ｂ，５７ｃにはＰ型不純物（アクセプタ）がドーピングされており、これらの不純物拡散領域５７ａ，５７ｂ，５７ｃでのＰ型不純物の濃度は実質的に同じである。また、Ｎ型ウェル５３のうちで選択ゲート電極６１下の領域および浮遊ゲート電極６５下の領域の各々にはＮ型不純物が所定濃度ドーピング（チャネルドーピング）されている。各ゲート絶縁膜５９，６３の膜厚は実質的に同じであり、選択ゲート電極６１の閾値電圧と浮遊ゲート電極６５の閾値電圧も実質的に同じ値である。
【０００９】
各メモリセルＭＣ11では第１不純物拡散領域５７ａがソース領域として利用され、第３不純物拡散領域５７ｃがドレイン領域として利用される。そのために、第１不純物拡散領域５７ａには該第１不純物拡散領域５７ａを外部回路に接続するソースコンタクト６７ｓが一定の間隔をもって設けられており、各第３不純物拡散領域５７ｃには該第３不純物拡散領域５７ｃを外部回路に接続するドレインコンタクト６７ｄが１つずつ設けられている。また、選択ゲート電極６１には該選択ゲート電極６１を外部回路に接続するゲートコンタクト６７ｇ（図８参照）が設けられている。
【００１０】
メモリセルＭＣ11にデータを書き込む際には、ソースコンタクト６７ｓを介して第１不純物拡散領域５７ａに例えば５〜８Ｖの書込み電位Ｖppが印加され、選択ゲート電極６１および第３不純物拡散領域５７ｃそれぞれの電位は例えば０（ゼロ）Ｖにされる。これにより選択ゲート電極６１の下方および浮遊ゲート電極６５の下方にそれぞれチャネルが形成されて、第１不純物拡散領域５７ａから第２不純物拡散領域５７ｂを経て第３不純物拡散領域５７ｃへと電荷（ホール）が移動する。このとき、Ｎ型ウェル５３のうちで浮遊ゲート電極６５の下方に位置する領域での第３不純物拡散領域５７ｃ近傍でホットエレクトロンとホットホールとが生じ、そのうちのホットエレクトロンが浮遊ゲート電極６５に注入される。
【００１１】
また、メモリセルＭＣ11からデータを読み出す際には、ソースコンタクト６７ｓを介して第１不純物拡散領域５７ａに所定の負電源電位Ｖccが印加され、選択ゲート電極６１の電位は例えば０（ゼロ）Ｖにされる。また、第３不純物拡散領域５７ｃにはドレインコンタクト６７ｄを介して所定の高さの読出し電位Ｖreadが印加される。
【００１２】
これにより、浮遊ゲート電極６５に電荷が蓄積されているメモリセル（以下、「オンセル」という。）では選択ゲート電極６１の下方および浮遊ゲート電極６５の下方にそれぞれチャネルが形成され、第１不純物拡散領域５７ａから第２不純物拡散領域５７ｂを経て第３不純物拡散領域５７ｃへと電荷（ホール）が移動して、第１不純物拡散領域５７ａと第３不純物拡散領域５７ｃとの間にセル電流が流れる。一方、浮遊ゲート電極６５に電荷が蓄積されていないメモリセル（以下、「オフセル」という。）では、選択ゲート電極６１の下方にチャネルが形成されて第１不純物拡散領域５７ａから第２不純物拡散領域５７ｂへと電荷（ホール）が移動するものの、浮遊ゲート電極６５の下方にチャネルが形成されないことから、第１不純物拡散領域５７ａと第３不純物拡散領域５７ｃとの間にセル電流が流れない。読出し電位Ｖreadを印加したときに所定値以上のセル電流が流れるか否かを検知することにより、メモリセルＭＣ11（浮遊ゲート電極６５）での電荷の蓄積の有無が判定される。
【００１３】
なお、第３不純物拡散領域５７ｃに読出し電位Ｖreadを印加したときの実効的な浮遊ゲート電圧は、浮遊ゲート電極６５と第３不純物拡散領域５７ｃとの間のカップリング容量をＣfg-dr、浮遊ゲート電極６５とＰ型シリコン基板５１（Ｎ型ウェル５３）との間のカップリング容量をＣfg-sbとすると、読出し電位ＶreadのＣfg-dr／（Ｃfg-dr＋Ｃfg-sb）倍となる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
電子機器については常に小型化、高性能化が求められており、電子機器に用いられる書込み可能型読出し専用メモリについても小型化、高性能化が常に求められている。図８に示したメモリセルＭＣ11の小型化および高集積化を図って図７に示した読出し専用メモリ７０の小型化および高性能化しようとするときには、スケーリング則に則ってダウンサイジングが図られる。
【００１５】
ただし、図７に示したタイプの読出し専用メモリでは、高温環境下でのデータ保持性を確保するために浮遊ゲート電極下のゲート絶縁膜の膜厚を或る程度厚くする必要があるため、選択ゲート電極６１のゲート幅Ｗsgおよびゲート長Ｌsg、ならびに浮遊ゲート電極６５のゲート幅Ｗfgおよびゲート長Ｌfg（図７参照）についてはスケーリング則を適用し、各ゲート絶縁膜の膜厚についてはスケーリング則を適用せずにダウンサイジングすることがある。すなわち、各ゲート絶縁膜は、通常、シリコン酸化物により形成され、高温環境下でのデータ保持性を考慮すると該シリコン酸化物製のゲート絶縁膜の膜厚は５．５ｎｍ程度以上とすることが必要になるので、スケーリング則に則ったときにゲート絶縁膜の膜厚が５．５ｎｍよりも薄くなる程のダウンサイジングを図るときには、各ゲート絶縁膜の膜厚についてはスケーリング則を適用せずに５．５ｎｍ以上の所定の厚さとされる。
【００１６】
上述のように各ゲート絶縁膜についてスケーリング則を適用しないまま読出し専用メモリのダウンサイジングを図ると、浮遊ゲート電極下のゲート絶縁膜の膜厚が或る程度以上のままである一方で浮遊ゲート電極のゲート長Ｌfgが短くなってカップリング容量Ｃfg-sbが小さくなるので、読出し電位Ｖreadに対する実効的な浮遊ゲート電圧の比が大きくなる。結果として、オフセルでのリーク電流が増大する。
【００１７】
また、オンセルではデータの読出し時に選択ゲート電極と浮遊ゲート電極とが直列に接続された状態となるため、ダウンサイジングにより選択ゲート電極のゲート幅Ｗsgが狭くなるとセル電流が比較的大きく減少する。
【００１８】
これらリーク電流の増大およびセル電流の減少は、オンセルに流れるセル電流、およびオフセルに流れるセル電流それぞれの値と、浮遊ゲート電極での電荷の蓄積の有無をセル電流の大きさから判定する際に基準として用いられる判定電流の値との差を減少させて、上述したタイプの読出し専用メモリの動作マージンの低下をもたらす。また、オンセルでは、上記判定電流とセル電流との大きさの差が小さくなることに伴って、高温環境下でのデータ保持性についてのマージンが低下する。これらのマージンの低下は、読出し専用メモリの製造歩留りや信頼性を低下させる。
【００１９】
この発明は上記の事情に鑑みてなされたものであり、小型で信頼性の高いものを低コストの下に作製し易い書込み可能型読出し専用メモリを得ることを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するこの発明の書込み可能型読出し専用メモリは、半導体基板と、半導体基板に設けられた複数のメモリセルとを備えた書込み可能型読出し専用メモリであって、複数のメモリセルの各々は、半導体基板上に第１ゲート絶縁膜を介して配置された選択ゲート電極と、半導体基板上に第２ゲート絶縁膜を介して配置された浮遊ゲート電極と、平面視したときに選択ゲート電極を挟んで互いに対峙する第１不純物拡散領域および第２不純物拡散領域と、平面視したときに浮遊ゲート電極を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域と、を有し、第１不純物拡散領域、第２不純物拡散領域、および第３不純物拡散領域の各々はＰ型不純物拡散領域であり、浮遊ゲート電極での閾値電圧の絶対値は、選択ゲート電極での閾値電圧の絶対値よりも大きいことを特徴とするものである。
【発明の効果】
【００２１】
この発明の書込み可能型読出し専用メモリでは、個々のメモリセルが上述の選択ゲート電極と浮遊ゲート電極とを有しているので、これらの２つのゲート電極によってメモリ機能を実現することができ、かつ１つの導電膜をパターニングすることで個々のメモリセルに必要な全てのゲート電極を一時に作製することができる。
【００２２】
また、浮遊ゲート電極での閾値電圧の絶対値が選択ゲート電極での閾値電圧の絶対値よりも大きいので、高温環境下でのデータ保持性を考慮して浮遊ゲート電極下のゲート電極についてスケーリング則を適用せずに従来と同様に当該書込み可能型読出し専用メモリのダウンサイジングを図ったときでも、オフセルでのリーク電流が抑えられる。その結果として、オンセルに流れるセル電流の値とオフセルに流れるセル電流の値との差が比較的大きくなり、ダウンサイジングに伴う動作マージンの低下を抑え易くなる。
【００２３】
また、高温環境下でのデータ保持性を考慮して浮遊ゲート下のゲート絶縁膜の膜厚を選定しつつ、当該書込み可能型読出し専用メモリのダウンサイジングを図ることができるので、高温環境下でのデータ保持性についてのマージンの低下を抑え易い。
【００２４】
したがって、この発明によれば、小型で信頼性の高い書込み可能型読出し専用メモリを低コストの下に作製することが容易になる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の書込み可能型読出し専用メモリの実施の形態について、図面を参照して詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００２６】
実施の形態１．
図１は、この発明の書込み可能型読出し専用メモリでのゲート電極および不純物拡散領域それぞれの配置の一例を概略的に示す平面図であり、図２は、図１に示す書込み可能型読出し専用メモリでの１つのメモリセルを概略的に示す断面図である。図１に示す書込み可能型読出し専用メモリ２０（以下、「読出し専用メモリ２０」と略記する。）は、１つのポリシリコン膜をパターニングすることで個々のメモリセルに必要な全てのゲート電極を一時に作製することができるタイプのものであり、当該読出し専用メモリ２０では複数のメモリセルＭＣ1がマトリックス状に配置されている。ただし、図１には１つのメモリセル列を構成する複数のメモリセルＭＣ1のみを描いている。
【００２７】
図１または図２に示すように、読出し専用メモリ２０では半導体基板の１つであるＰ型シリコン基板１に形成されたＮ型ウェル３（図２参照）に、該Ｎ型ウェル３を平面視上区画する所定形状の素子分離膜５（図１参照）が形成されている。さらに、Ｎ型ウェル３には第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃがそれぞれ所定のパターンで形成されている。１つのメモリセル列に１つの第１不純物拡散領域７ａが対応し、１つのメモリセルＭＣ1に１つの第２不純物拡散領域７ｂと１つの第３不純物拡散領域７ｃとが対応している。
【００２８】
１つのメモリセルＭＣ1に対応する各不純物拡散領域７ａ，７ｂ，７ｃは行方向に所定の間隔をあけて配置されており、第１不純物拡散領域７ａと第２不純物拡散領域７ｂとの間のＮ型ウェル３上には、第１ゲート絶縁膜９（図２参照）を介して選択ゲート電極１１が形成されている。また、第２不純物拡散領域７ｂと第３不純物拡散領域７ｃとの間のＮ型ウェル３上には、第２ゲート絶縁膜１３（図２参照）を介して浮遊ゲート電極１５が形成されている。第１ゲート絶縁膜９および第２ゲート絶縁膜１３の各々はシリコン酸化物膜からなり、これらのゲート絶縁膜９，１３の膜厚は互いに実質的に同じである。１つのメモリセル列に１つの選択ゲート電極１１が配置され、１つのメモリセルＭＣ1に１つの浮遊ゲート電極１５が配置されている。個々のメモリセルＭＣ1を平面視したときには、選択ゲート電極１１を挟んで第１不純物拡散領域７ａと第２不純物拡散領域７ｂとが互いに対峙し、浮遊ゲート電極１５を挟んで第３不純物拡散領域７ｃが第２不純物拡散領域７ｂに対峙する。
【００２９】
各不純物拡散領域７ａ，７ｂ，７ｃはいずれもＰ型不純物拡散領域であり、これらの不純物拡散領域７ａ，７ｂ，７ｃにはＰ型不純物（アクセプタ）が所定量ドーピングされている。
【００３０】
Ｎ型ウェル３のうちで選択ゲート電極１１の下方（第１ゲート電極９の下方）に位置する領域３ａおよび浮遊ゲート電極１５の下方（第２ゲート電極１３の下方）に位置する領域３ｂの各々には、Ｎ型不純物（ドナー）がチャネルドーピングされている。浮遊ゲート電極１５の下方に位置する領域３ｂでのＮ型不純物濃度は、選択ゲート電極１１の下方に位置する領域３ａでのＮ型不純物濃度よりも高い。
【００３１】
個々のメモリセルＭＣ1では第１不純物拡散領域７ａがソース領域として利用され、第３不純物拡散領域７ｃがドレイン領域として利用される。そのために、第１不純物拡散領域７ａには該第１不純物拡散領域７ａを外部回路に接続するソースコンタクト１７ｓが一定の間隔をもって設けられており、各第３不純物拡散領域７ｃには該第３不純物拡散領域７ｃを外部回路に接続するドレインコンタクト１７ｄが設けられている。また、選択ゲート電極１１には該選択ゲート電極１１を外部回路に接続するゲートコンタクト１７ｇ（図２参照）が設けられている。
【００３２】
なお、図１および図２では、各不純物拡散領域７ａ，７ｂ，７ｃを判り易くするために、これらの不純物拡散領域７ａ，７ｂ，７ｃにスマッジングを付してある。また、図２では、選択ゲート電極１１の下方においてＮ型不純物がチャネルドーピングされている領域３ａ、および浮遊ゲート電極１５の下方においてＮ型不純物がチャネルドーピングされている領域３ｂの各々にもスマッジングを付すと共に、Ｎ型不純物濃度の高低をスマッジングの密度の高低で表している。図２においてはソースコンタクト１７ｓ、ドレインコンタクト１７ｄ、およびゲートコンタクト１７ｇの各々を簡略化して描いてあるが、実際には、各不純物拡散領域７ａ，７ｂ，７ｃおよび各ゲート電極１１，１５を覆うようにして層間絶縁膜が設けられ、該層間絶縁膜の所定箇所に形成したスルーホールをタングステンやアルミニウム等の導電性材料で埋めることによって各コンタクト１７ｓ，１７ｄ，１７ｇが形成される。
【００３３】
上述した構成を有する読出し専用メモリ２０は、ＥＰＲＯＭまたはＯＴＰＲＯＭに分類されるメモリであり、図７に示した従来の読出し専用メモリ７０におけるのと同様に、メモリセルＭＣ1にデータを書き込む際には、ソースコンタクト１７ｓを介して第１不純物拡散領域７ａに所定の高さの書込み電位Ｖppが印加され、選択ゲート電極１１および第３不純物拡散領域７ｃそれぞれの電位は例えば０（ゼロ）Ｖにされる。これにより選択ゲート電極１１の下方および浮遊ゲート電極１５の下方にそれぞれチャネルが形成されて、第１不純物拡散領域７ａから第２不純物拡散領域７ｂを経て第３不純物拡散領域７ｃへと電荷（ホール）が移動する。このとき、Ｎ型ウェル３のうちで浮遊ゲート電極１５の下方に位置する領域３ｂでの第３不純物拡散領域７ｃ近傍でホットエレクトロンとホットホールとが生じて、そのうちのホットエレクトロンが浮遊ゲート電極１５に注入される。
【００３４】
また、メモリセルＭＣ1からデータを読み出す際には、ソースコンタクト１７ｓを介して第１不純物拡散領域７ａに所定の負電源電位Ｖccが印加され、選択ゲート電極１１の電位は例えば０（ゼロ）Ｖにされ、第３不純物拡散領域７ｃにはドレインコンタクト１７ｄを介して所定の高さの読出し電位Ｖreadが印加される。このとき、オンセルでは選択ゲート電極１１の下方および浮遊ゲート電極１５の下方にそれぞれチャネルが形成され、第１不純物拡散領域７ａから第２不純物拡散領域７ｂを経て第３不純物拡散領域７ｃへと電荷（ホール）が移動して、第１不純物拡散領域７ａと第３不純物拡散領域７ｃとの間にセル電流が流れる。一方、オフセルでは選択ゲート電極１１の下方にチャネルが形成されて第１不純物拡散領域７ａから第２不純物拡散領域７ｂへと電荷（ホール）が移動するものの、浮遊ゲート電極１５の下方にチャネルが形成されないことから、第１不純物拡散領域７ａと第３不純物拡散領域７ｃとの間にはセル電流が流れない。
【００３５】
Ｎ型ウェル３のうちで選択ゲート電極１１の下方に位置する領域３ａおよび浮遊ゲート電極１５の下方に位置する領域３ｂそれぞれでのＮ型不純物濃度が前述のように選定されていることから、個々のメモリセルＭＣ1では、浮遊ゲート電極１５での閾値電圧の絶対値の方が選択ゲート電極１１での閾値電圧の絶対値よりも大きくなっている。
【００３６】
このため、高温環境下のデータ保持性を考慮して各ゲート絶縁膜９，１３の膜厚にスケーリング則を適用せずに読出し専用メモリ２０のダウンサイジングを図ったときでもオフセルでのリーク電流が抑えられ、結果として、オンセルに流れるセル電流の値とオフセルに流れるセル電流の値との差が比較的大きくなる。例えばスケーリング則に則ったときに第１ゲート絶縁膜９の膜厚が５．５ｎｍ未満になる程のダウンサイジングを図るにあたって、各ゲート絶縁膜９，１３の膜厚についてはスケーリング則を適用せずに５．５ｎｍ以上とした場合でも、オフセルでのリーク電流が抑えられて、オンセルに流れるセル電流の値とオフセルに流れるセル電流の値との差が比較的大きくなる。
【００３７】
図３は、第２ゲート絶縁膜１３の膜厚にスケーリング則を適用することなくダウンサイジングを図った読出し専用メモリ２０でのオンセルに流れるセル電流、オフセルに流れるセル電流、および浮遊ゲート電極１５での電荷の蓄積の有無を判定する際に基準として用いられる判定電流の大小関係の一例を概略的に示すグラフである。同図に示すように、第１不純物拡散領域７ａと第３不純物拡散領域７ｃとの間の電圧（ソース／ドレイン電圧）の大小に拘わらず、オンセルに流れるセル電流の値とオフセルに流れるセル電流の値との差は比較的大きい。このため、これらのセル電流と区別することができるように判定電流の大きさを設定することも容易である。
【００３８】
また、第２ゲート絶縁膜１３の膜厚は、高温環境下でもデータ保持性が保たれるように設定することができるので、読出し専用メモリ２０のダウンサイジングに伴って高温環境下でのデータ保持性が低下してしまうことも抑制される。
【００３９】
このように、読出し専用メモリ２０ではダウンサイジングに伴う動作マージンおよび高温環境下でのデータ保持性についてのマージンそれぞれの低下を抑え易いので、小型で信頼性の高いものを低コストの下に作製することが容易である。
【００４０】
上述の技術的効果を奏する読出し専用メモリ２０は、Ｎ型ウェル３のうちで選択ゲート電極１１の下方（第１ゲート電極９の下方）に位置する領域３ａおよび浮遊ゲート電極１５（第２ゲート電極１３の下方）の下方に位置する領域３ｂそれぞれでのＮ型不純物濃度を前述のように選定する以外は、常法により製造することができる。以下、読出し専用メモリ２０の製造方法の一例を、図１または図２で用いた参照符号を適宜引用しつつ図４−１〜図４−３を参照して説明する。
【００４１】
読出し専用メモリ２０を製造するにあたっては、まず、Ｐ型シリコン基板（ウェルおよび素子分離膜が未形成のもの）に例えば熱酸化法により素子分離膜５（図１参照）を形成する。１つのＰ型シリコン基板に読出し専用メモリ２０と周辺回路とを形成しようとするときには、読出し専用メモリ２０が形成される領域（以下、「メモリ領域」という。）および周辺回路が形成される領域（以下、「周辺回路領域」という。）の各々に素子分離膜５を形成する。そして、この素子分離膜５により平面視上区画される各領域に所望の不純物を例えばイオン注入法により添加し、当該添加した不純物を熱処理により活性化させて、Ｐ型シリコン基板に所定のパターンでＰ型ウェルおよび必要に応じてのＮ型ウェルを形成する。
【００４２】
次に、読出し専用メモリ２０での選択ゲート電極１１（図１参照）の閾値電圧を調整する第１チャネルドープ工程を行う。この工程では、図４−１に示すように、Ｎ型ウェル３Ａと必要に応じてのＰ型ウェル（図４−１には現れていない。）とが所定のパターンで形成されたＰ型シリコン基板１Ａに例えばイオン注入法によりＮ型不純物（例えばリン（Ｐ））ＤＮを少量添加する。このときのＮ型不純物ＤＮの添加は、メモリセル領域ＭＲの全体と、周辺回路領域ＰＲのうちの必要箇所（例えばＰチャネル電界効果トランジスタを形成しようとする領域）とに対して行われる。
【００４３】
次いで、読出し専用メモリ２０での浮遊ゲート電極１５（図１参照）の閾値電圧を調整する第２チャネルドープ工程を行う。この工程では、図４−２に示すように、浮遊ゲート電極１５（図１参照）を形成しようとする箇所の上に開口部を有するマスクＭ1がＰ型シリコン基板１Ａ上に配置され、この状態でＰ型シリコン基板１Ａに例えばイオン注入法によりＮ型不純物（例えばリン（Ｐ））ＤＮが少量添加される。Ｎ型不純物ＤＮの添加後、上述した第１チャネルドープ工程でＰ型シリコン基板１Ａに添加したＮ型不純物ＤＮと当該第２チャネルドープ工程でＰ型シリコン基板１Ａに添加したＮ型不純物ＤＮとを、熱処理により活性化させる。図４−２においては、第１チャネルドープ工程を経たＮ型ウェルを参照符号「３Ｂ」で示している。
【００４４】
この後、Ｐ型シリコン基板１Ａに各ゲート絶縁膜９，１３、各ゲート電極１１，１５、および各不純物拡散領域７ａ，７ｂ，７ｃ（図２参照）をそれぞれ以下に説明するようにして形成し、更に各コンタクト１７ｓ，１７ｄ，１７ｇ（図２参照）を形成して、図１に示した読出し専用メモリ２０を得る。
【００４５】
各ゲート絶縁膜９，１３および各ゲート電極１１，１５の形成は、例えば、Ｐ型シリコン基板１Ａに熱酸化法、物理的気相蒸着（ＰＶＤ）法、または化学的気相蒸着（ＣＶＤ）法により所定膜厚のシリコン酸化物膜を形成し、その上に例えばＣＶＤ法によりポリシリコン膜を成膜した後に当該ポリシリコン膜上に所定形状のエッチングマスクを設け、ポリシリコン膜とその下のシリコン酸化物膜とを異方性エッチングによりパターニングすることで行われる。厳密に言えば、この段階で得られる各ゲート電極は、該ゲート電極にＰ型不純物がドーピングされていなので、図１に示した各ゲート電極１１，１５とは異なる。ゲート電極へのＰ型不純物のドーピングは、例えば不純物拡散領域７ａ，７ｂ，７ｃの形成時のＰ型不純物のドーピングと一緒に行われる。
【００４６】
必要に応じて、各ゲート電極１１，１５の線幅方向の両側にサイドウォールスペーサを形成することもできる。このサイドウォールスペーサは、例えば、Ｐ型シリコン基板１Ａの表面および各ゲート電極１１，１５（不純物が未ドープのもの）の各々を覆うようにして所定膜厚の電気絶縁膜（例えばシリコン酸化物膜）を成膜した後、該電気絶縁膜を異方性エッチングによりエッチバックすることで形成される。
【００４７】
各不純物拡散領域７ａ，７ｂ，７ｃの形成は、各ゲート電極１１，１５（不純物が未ドープのもの）の形成後にＰ型シリコン基板１ＡにそのままＰ型不純物をドーピングすることで行われる。このとき、周辺回路領域ＰＲのうちでＰチャネル電界効果トランジスタを形成しようとする領域にも、Ｐ型不純物がドーピングされる。必要に応じて、Ｐ型シリコン基板１ＡにはＰ型の不純物拡散領域とＮ型の不純物拡散領域とが作り分けられる。
【００４８】
図４−３に示すように、上述のようにして不純物拡散領域７ａ，７ｂ，７ｃを形成することにより、Ｎ型ウェル３Ｂ（図４−２参照）がＮ型ウェル３になり、Ｐ型シリコン基板１Ａ（図４−２参照）がＰ型シリコン基板１になる。なお、図４−３においては、選択ゲート電極１１の下方（第１ゲート電極９の下方）においてＮ型不純物がチャネルドーピングされている領域３ａ、および浮遊ゲート電極１５の下方（第２ゲート電極１３の下方）においてＮ型不純物がチャネルドーピングされている領域３ｂの各々にスマッジングを付すと共に、Ｎ型不純物濃度の高低をスマッジングの密度の高低で表している。領域３ｂでのＮ型不純物濃度の方が領域３ａでのＮ型不純物濃度よりも高い。また、各不純物拡散領域７ａ，７ｂ，７ｃを判り易くするために、これらの不純物拡散領域７ａ，７ｂ，７ｃにもスマッジングを付してある。図４−３に示した構成要素のうちで図２に示した構成要素と共通するものについては、図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４９】
図４−３における参照符号「４５」は周辺回路領域ＰＲに形成されたＰチャネル電界効果トランジスタを示している。このＰチャネル電界効果トランジスタ４５は、Ｎ型ウェル３に所定の間隔をあけて配置された２つの不純物拡散領域３７ａ，３７ｂと、これらの不純物拡散領域３７ａ，３７ｂの平面視上の間においてＰ型シリコン基板１（Ｎ型ウェル３）上にゲート絶縁膜３９を介して設けられたゲート電極４１とを有している。各不純物拡散領域３７ａ，３７ｂは、不純物拡散領域７ａ，７ｂ，７ｃの形成時に一緒に形成されたものである。また、ゲート絶縁膜３９は、ゲート絶縁膜９，１３の各々と共に１つの絶縁膜（シリコン酸化物膜）から形成されたものであり、ゲート絶縁膜９，１３，３９それぞれの膜厚は実質的に同じ値である。そして、ゲート電極４１は、選択ゲート電極１１および浮遊ゲート電極１５と同様にしてこれらのゲート電極１１，１５と一緒に形成されたものである。
【００５０】
読出し専用メモリ２０を構成するソースコンタクト１７ｓ、ドレインコンタクト１７ｄ、およびゲートコンタクト１７ｇの各コンタクトは、例えば、Ｐ型シリコン基板１の表面および各ゲート電極１１，１５、３９をそれぞれ覆うようにして層間絶縁膜を設け、この層間絶縁膜の所定箇所にスルーホールを形成した後に該スルーホールをタングステンやアルミニウム等の導電性材料で埋め、余剰の導電性材料を例えば化学的機械研磨（ＣＭＰ）により除去することで形成される。層間絶縁膜上には、必要に応じて、所定のコンタクトに接続された上部配線が設けられる。このようにして各コンタクトまで形成することにより、図１に示した読出し専用メモリ２０が得られる。
【００５１】
実施の形態２．
この発明の書込み可能型読出し専用メモリでは、各ゲート絶縁膜の膜厚を調整することによっても、浮遊ゲート電極での閾値電圧の絶対値を選択ゲート電極での閾値電圧の絶対値より大きくすることができる。
【００５２】
図５は、この発明の書込み可能型読出し専用メモリのうちで、ゲート絶縁膜の膜厚を調整することによって浮遊ゲート電極での閾値電圧の絶対値を選択ゲート電極での閾値電圧の絶対値より大きくしたものでのメモリセルの一例を概略的に示す断面図である。同図に示す構成要素のうちで図２に示した構成要素と共通するものについては、図２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５３】
図示のメモリセルＭＣ5では、第１ゲート絶縁膜９および第２ゲート絶縁膜３３の各々が例えばシリコン酸化物膜により形成されている。第１ゲート絶縁膜９は第２ゲート絶縁膜３３よりも薄くされ、第２ゲート絶縁膜３３の膜厚は５．５ｎｍ以上に設定される。例えば、第１ゲート絶縁膜９の膜厚は５．５ｎｍ未満であり、第２ゲート絶縁膜３３の膜厚は５．５ｎｍ以上である。第２ゲート絶縁膜３３の膜厚は浮遊ゲート電極１５でのデータ保持性が高温環境下でも低下しないように選定されており、第１ゲート絶縁膜９の膜厚は、選択ゲート電極１１の大きさに応じて、スケーリング則に則って選定されている。
【００５４】
また、メモリセルＭＣ5では、Ｐ型シリコン基板１（Ｎ型ウェル３）における第１ゲート絶縁膜９下の領域でのＮ型不純物濃度と第２ゲート絶縁膜３３下の領域でのＮ型不純物濃度とが実質的に同じになっている。第１不純物拡散領域２７ａ、第２不純物拡散領域２７ｂ、および第３不純物拡散領域２７ｃそれぞれでのＰ型不純物濃度も、実質的に同じである。
【００５５】
このような構成を有するメモリセルＭＣ5では、浮遊ゲート電極１５での閾値電圧の絶対値の方が選択ゲート電極１１での閾値電圧の絶対値より大きい。このため、メモリセルＭＣ5においては、実施の形態１で説明した読出し専用メモリ２０（図１参照）におけるのと同様の理由から、高温環境下のデータ保持性を考慮して第２ゲート絶縁膜１３の膜厚にスケーリング則を適用せずに当該メモリセルＭＣ5のダウンサイジングを図ったときでもオフセルでのリーク電流が抑えられ、結果として、オンセルに流れるセル電流の値とオフセルに流れるセル電流の値との差が比較的大きくなる。また、第２ゲート絶縁膜３３の膜厚は、上述のように、高温環境下でのデータ保持性を考慮して設定される。
【００５６】
したがって、個々のメモリセルが図５に示すメモリセルＭＣ5と同じ構造を有する書込み可能型読出し専用メモリ（以下、「読出し専用メモリII」と表記する。）では、ダウンサイジングに伴う動作マージンおよび高温環境下でのデータ保持性についてのマージンそれぞれの低下を抑え易くなる。なお、読出し専用メモリIIでのゲート電極および不純物拡散領域それぞれの配置は、例えば図１に示した書込み可能型読出し専用メモリ２０での配置と同様になるので、ここではその図示を省略する。
【００５７】
この読出し専用メモリIIは、ゲート絶縁膜９，３３の膜厚を上述のように選定する以外は常法により製造することができる。以下、各ゲート絶縁膜がシリコン酸化物により形成される場合を例にとり、図５で用いた参照符号を適宜引用しつつ読出し専用メモリIIの製造方法の一例について図６−１〜図６−４を参照して説明する。
【００５８】
読出し専用メモリIIを製造するにあたっては、まず、図６−１に示すように、実施の形態１で説明した第１チャネルドープ工程まで経たＰ型シリコン基板１Ａの表面に、上述した第２ゲート絶縁膜３３と第１ゲート絶縁膜９（図５参照）との膜厚差に相当する膜厚の第１シリコン酸化物膜３３Ａを例えば熱酸化法、ＰＶＤ法、またはＣＶＤ法により形成する。ただし、ここでいう「第１チャネルドープ工程」は、実施の形態１で説明した第１チャネルドープ工程とは異なり、選択ゲート電極１１での閾値電圧と浮遊ゲート電極１５（図５参照）での閾値電圧とを実質的に同じ値に調整するためのチャネルドープ工程を意味する。なお、図６−１に示した構成要素のうちで図４−１に示した構成要素と共通するものについては、図４−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５９】
次いで、第２ゲート絶縁膜３３（図５参照）の形成予定箇所は覆い、第１ゲート絶縁膜９の形成予定箇所は露出させるエッチングマスクを第１シリコン酸化物膜３３Ａ上に設け、ウェットエッチングまたはドライエッチングにより第１シリコン酸化物膜３３Ａをパターニングして、図６−２に示すように、エッチングマスクＭ2の下方にのみ第１シリコン酸化物膜３３Ａを残す。以下、この工程を「パターニング工程」という。
【００６０】
次に、パターニング工程で用いたエッチングマスクＭ2を除去してから、熱酸化法によりＰ型シリコン基板１Ａ上にシリコン酸化物を成長させる。以下、この工程を「成長工程」という。
【００６１】
図６−３に示すように、成長工程ではＰ型シリコン基板１Ａの表面およびその近傍でシリコン酸化物が成長して、第２シリコン酸化物膜３３Ｂが形成される。上述のパターニング工程で第１シリコン酸化物膜３３Ａを残した領域でもシリコン酸化物の成長が起こる結果として、第２シリコン酸化物膜３３Ｂでは、第１シリコン酸化物膜３３Ａが残っていた箇所での膜厚が相対的に厚くなり、第１シリコン酸化物膜３３Ａが残っていなかった箇所での膜厚が相対的に薄くなる。成長工程は、第１シリコン酸化物膜３３Ａが残っていなかった箇所での第２シリコン酸化物膜３３Ｂの膜厚が第１ゲート絶縁膜９（図２参照）の設計膜厚となり、第１シリコン酸化物膜３３Ａが残っていた箇所での第２シリコン酸化物膜３３Ｂの膜厚が第２ゲート絶縁膜３３（図２参照）の設計膜厚となるように行われる。
【００６２】
次いで、実施の形態１で説明した読出し専用メモリ２０（図１参照）を製造する場合と同様にして各ゲート絶縁膜９，３３、各ゲート電極１１，１５、および各不純物拡散領域２７ａ，２７ｂ，２７ｃを形成する。このとき、各ゲート絶縁膜９，３３は、上述した第２シリコン酸化物膜３３Ｂをパターニングすることで形成される。
【００６３】
また、実施の形態１で説明した読出し専用メモリ２０を製造する場合とは異なり、第１ゲート絶縁膜９下の領域でのＮ型不純物濃度と第２ゲート絶縁膜３３下の領域でのＮ型不純物濃度とが実質的に同じ値に設定されるので、各不純物拡散領域２７ａ，２７ｂ，２７ｃでのＰ型不純物濃度も実質的に同じ値となる。図６−４においては、各不純物拡散領域２７ａ，２７ｂ，２７ｃに、便宜上、スマッジングを付してある。図６−４に示した構成要素のうちで図５または図４−３に示した構成要素と共通するものについては、図５または図４−３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６４】
この後、実施の形態１で説明した読出し専用メモリ２０（図１参照）を製造する場合と同様にして各コンタクト１７ｓ，１７ｄ，１７ｇを形成する。これにより、メモリセルの各々が図５に示したメモリセルＭ5と同じ構造を有する読出し専用メモリIIが得られる。
【００６５】
以上、実施の形態を２つ挙げてこの発明の書込み可能型読出し専用メモリについて詳述したが、前述のように、この発明は上記２つの実施の形態に限定されるものではない。例えば、半導体基板としてはＰ型シリコン基板を用いる他に、Ｎ型シリコン基板やＳＯＩ（Silicon  On  Insulator）基板を用いることもできる。また、第１ゲート絶縁膜および第２ゲート絶縁膜の各々は、例えばシリコン酸窒化物により形成することもできる。
【００６６】
さらに、選択ゲート電極での閾値電圧および浮遊ゲート電極での閾値電圧の各々は、半導体基板における第１ゲート絶縁膜下の領域および第２ゲート絶縁膜下の領域それぞれでのＮ型不純物濃度の制御と、第１ゲート絶縁膜および第２ゲート絶縁膜それぞれの膜厚の制御とを併用して調整することもできる。その他にも、この発明の書込み可能型読出し専用メモリについては種々の変形、修飾、組合せ等が可能である。
【図面の簡単な説明】
【００６７】
【図１】この発明の書込み可能型読出し専用メモリでのゲート電極および不純物拡散領域それぞれの配置の一例を概略的に示す平面図である。
【図２】図１に示した書込み可能型読出し専用メモリでの１つのメモリセルを概略的に示す断面図である。
【図３】図１に示した書込み可能型読出し専用メモリについて、浮遊ゲート電極下のゲート絶縁膜の膜厚にスケーリング則を適用せずにダウンサイジングを図ったときのオンセルに流れるセル電流、オフセルに流れるセル電流、および判定電流の大小関係の一例を概略的に示すグラフである。
【図４−１】図１に示した書込み可能型読出し専用メモリを製造する際に行われる第１チャネルドープ工程でのＮ型不純物の添加を概略的に示す断面図である。
【図４−２】図１に示した書込み可能型読出し専用メモリを製造する際に行われる第２チャネルドープ工程でのＮ型不純物の添加を概略的に示す断面図である。
【図４−３】図１に示した書込み可能型読出し専用メモリを製造する過程でＮ型ウェルに形成される各不純物拡散領域を概略的に示す断面図である。
【図５】この発明の書込み可能型読出し専用メモリのうちで、ゲート絶縁膜の膜厚を調節することによって浮遊ゲート電極での閾値電圧の絶対値を選択ゲート電極での閾値電圧の絶対値よりも大きくしたものでのメモリセルの一例を概略的に示す断面図である。
【図６−１】個々のメモリセルが図５に示したメモリセルと同じ構造を有する書込み可能型読出し専用メモリの製造過程でＰ型シリコン基板の表面に形成される第１シリコン酸化物膜を概略的に示す断面図である。
【図６−２】個々のメモリセルが図５に示したメモリセルと同じ構造を有する書込み可能型読出し専用メモリを製造する際に行われるパターニング工程でパターニングされた第１シリコン酸化物膜を概略的に示す断面図である。
【図６−３】個々のメモリセルが図５に示したメモリセルと同じ構造を有する書込み可能型読出し専用メモリを製造する際に行われる成長工程で形成される第２シリコン酸化物膜を概略的に示す断面図である。
【図６−４】個々のメモリセルが図５に示したメモリセルと同じ構造を有する書込み可能型読出し専用メモリの製造過程でＰ型シリコン基板に形成される各不純物拡散領域を概略的に示す断面図である。
【図７】１つのポリシリコン膜をパターニングすることで個々のメモリセルに必要な全てのゲート電極を一時に作製することができるタイプの従来の読出し専用メモリにおけるゲート電極の配置の一例を概略的に示す平面図である。
【図８】図７に示す読出し専用メモリでの１つのメモリセルを概略的に示す断面図である。
【符号の説明】
【００６８】
１  半導体基板（Ｐ型シリコン基板）
３ａ  第１ゲート電極下の領域
３ｂ  第２ゲート電極下の領域
７ａ  第１不純物拡散領域
７ｂ  第２不純物拡散領域
７ｃ  第３不純物拡散領域
９  第１ゲート絶縁膜
１１  選択ゲート電極
１３，３３  第２ゲート絶縁膜
１５  浮遊ゲート電極
２０  書込み可能型読出し専用メモリ
ＭＣ1，ＭＣ5  メモリセル
【図１】
2008166599.tif 000003
【図２】
2008166599.tif 000004
【図３】
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【図４−１】
2008166599.tif 000006
【図４−２】
2008166599.tif 000007
【図４−３】
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【図５】
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【図６−１】
2008166599.tif 000010
【図６−２】
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【図６−３】
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【図６−４】
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【図７】
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【図８】
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