(57)【要約】【課題】情報線に存在する寄生容量、抵抗に起因する電流波形のなまりを低減させ、尾引き状の表示ムラを低減する。【解決手段】二次元状に配された複数の画素回路と、複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、画素回路へ接続する情報線毎に設けられた、データ電流信号を供給する少なくとも１つの電圧電流変換回路２４と、電圧電流変換回路に対して直前に入力されていた書込み情報Ｖｎ−１と、入力される画像情報Ｄｎとに基づいて、電圧電流変換回路への書込み情報Ｖｎを生成する回路２１、２２、２３と、を有し、電圧電流変換回路は書込み情報Ｖｎに基づいてデータ電流信号を生成する。【選択図】図１
2008009281.tif 000002
【特許請求の範囲】
【請求項１】
二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路と、
前記電流設定回路に対して直前に入力されていた書込み情報Ｖｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記電流設定回路への書込み情報Ｖｎを生成する回路と、
を有し、
前記電流設定回路は前記書込み情報Ｖｎに基づいて前記データ電流信号を生成することを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載のアクティブマトリクス型表示装置において、前記書込み情報Ｖｎを生成する回路は、
前記情報線毎に設けられた、前記書込み情報Ｖｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記記憶素子に記憶された前記書込み情報Ｖｎ−１とに対応する補償情報Ｅｎが記憶されたルックアップテーブルと、
前記画像情報Ｄｎに対して前記補償情報Ｅｎを加えて、前記書込み情報Ｖｎを出力する回路とを有することを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１に記載のアクティブマトリクス型表示装置において、前記書込み情報Ｖｎを生成する回路は、
前記情報線毎に設けられた、前記書込み情報Ｖｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記書込み情報Ｖｎ−１を参照して前記書込み情報Ｖｎを導出する演算回路と、を具備していることを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項３記載のアクティブマトリクス型表示装置において、前記演算回路は、
Ｄｎ−Ｖｎ−１の値が第１の設定値以上の場合にはＶｎ＝Ｄｎ＋α（αは一定値）としてＶｎを設定し、
Ｄｎ−Ｖｎ−１の値が第２の設定値以下の場合にはＶｎ＝Ｄｎ−β（βは一定値）としてＶｎを設定し、
Ｄｎ−Ｖｎ−１の値が前記第１の設定値より小さくかつ前記第２の設定値より大きい場合にはＶｎ＝ＤｎとしてＶｎを設定することを特徴とするアクティブマトリクス型表示装置。
【請求項５】
二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路と、
前記情報線に対応して直前に入力されていた画像情報Ｄｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記電流設定回路への書込み情報Ｖｎを生成する回路と、
を有し、
前記電流設定回路は前記書込み情報Ｖｎに基づいて前記データ電流信号を生成することを特徴とするアクティブマトリクス型表示装置。
【請求項６】
二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路及び補正用電流を供給する補正用電流設定回路と、
前記情報線に対応して直前に入力されていた画像情報Ｄｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記補正用電流設定回路への補正情報ＶＺを生成する回路と、を有し、
前記電流設定回路は前記画像情報Ｄｎに基づいて前記データ電流信号を生成し、前記補正用電流設定回路は前記補正情報Ｖｚに基づいて前記補正用電流を生成することを特徴とするアクティブマトリクス型表示装置。
【請求項７】
請求項５に記載のアクティブマトリクス型表示装置において、前記書込み情報Ｖｎを生成する回路は、
前記情報線毎に設けられた、前記画像情報Ｄｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記記憶素子に記憶された前記画像情報Ｄｎ−１とに対応する補償情報Ｅｎが記憶されたルックアップテーブルと、
前記画像情報Ｄｎに対して前記補償情報Ｅｎを加えて、前記書込み情報Ｖｎを出力する回路とを有することを特徴とするアクティブマトリクス型表示装置。
【請求項８】
請求項５に記載のアクティブマトリクス型表示装置において、前記書込み情報Ｖｎを生成する回路は、
前記情報線毎に設けられた、前記前記画像情報Ｄｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記画像情報Ｄｎ−１を参照して前記書込み情報Ｖｎを導出する演算回路と、を具備していることを特徴とするアクティブマトリクス型表示装置。
【請求項９】
請求項６に記載のアクティブマトリクス型表示装置において、前記補正情報ＶＺを生成する回路は、
前記情報線毎に設けられた、前記画像情報Ｄｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記記憶素子に記憶された前記画像情報Ｄｎ−１とに対応する補償情報ＶＥが記憶されたルックアップテーブルと、
補正基準情報Ｖstに対して前記補償情報ＶＥを加えて、前記補正情報ＶＺを出力する回路とを有することを特徴とするアクティブマトリクス型表示装置。
【請求項１０】
請求項６に記載のアクティブマトリクス型表示装置において、前記補正情報ＶＺを生成する回路は、
前記情報線毎に設けられた、前記前記画像情報Ｄｎ−１を記憶する記憶素子と、
前記画像情報Ｄｎと前記画像情報Ｄｎ−１を参照して前記補正情報ＶＺを導出する演算回路と、を具備していることを特徴とするアクティブマトリクス型表示装置。
【請求項１１】
請求項８記載のアクティブマトリクス型表示装置において、前記演算回路は、
Ｄｎ−Ｄｎ−１の値が第１の設定値以上の場合にはＶｎ＝Ｄｎ＋α（αは一定値）としてＶｎを設定し、
Ｄｎ−Ｄｎ−１の値が第２の設定値以下の場合にはＶｎ＝Ｄｎ−β（βは一定値）としてＶｎを設定し、
Ｄｎ−Ｄｎ−１の値が前記第１の設定値より小さくかつ前記第２の設定値より大きい場合にはＶｎ＝ＤｎとしてＶｎを設定することを特徴とするアクティブマトリクス型表示装置。
【請求項１２】
請求項１０記載のアクティブマトリクス型表示装置において、前記演算回路は、
Ｄｎ−Ｄｎ−１の値が第１の設定値以上の場合にはＶｚ＝Ｖst＋Ｖα（Ｖstは補正基準情報、Ｖαは一定値）として補正情報ＶＺを設定し、
Ｄｎ−Ｄｎ−１の値が第２の設定値以下の場合にはＶｚ＝Ｖst−Ｖβ（Ｖstは補正基準情報、Ｖβは一定値）として補正情報ＶＺを設定し、
Ｄｎ−Ｄｎ−１の値が前記第１の設定値より小さくかつ前記第２の設定値より大きい場合にはＶｚ＝ＶstとしてＶｚを設定することを特徴とするアクティブマトリクス型表示装置。
【請求項１３】
請求項６に記載のアクティブマトリクス型表示装置であって、
該画素回路に書込みを行う期間は画像情報が入力されない前期間と画像情報が入力される後期間に２分されており、
前期間では前記補正用電流設定回路は、前記補正情報ＶＺを参照し、
後期間では該補正用電流設定回路は前記補正情報ＶＺを参照しないことを特徴とするアクティブマトリクス型表示装置。
【請求項１４】
請求項１から１３のいずれか１項に記載のアクティブマトリクス型表示装置と、被写体を撮像する撮像部と、前記撮像部で撮像された信号を処理する映像信号処理部と、を備え、前記映像信号処理部で信号処理された映像信号を前記アクティブマトリクス型表示装置で表示してなる情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス型表示装置に係わり、例えば有機ＥＬ表示装置等の表示装置及びそれを用いた情報処理装置に関わるものである。
【背景技術】
【０００２】
ＥＬ素子等の電流駆動型の発光素子を用いて構成されたフラットな表示装置においては、複数行、複数列に配置した画素を、行毎に走査線に、列毎にデータ線に共通に接続する構成をとる。そして、行走査回路より各走査線を選択すると同時に、列走査回路より各データ線に所定の表示信号を印加して、選択された該当行の画素に所定の表示を行わせるマトリクス駆動が一般的である。
【０００３】
ＥＬ素子を用いて構成されたアクティブマトリクス型表示装置の駆動方式として電流設定方式がある。この電流設定方式では、画素回路にデータ電流を書き込み、書き込まれたデータ電流に基づいて電流ＥＬ素子に流れる電流を制御して、各画素の発光強度の調整ができる。例えば、特許文献１には、電流設定方式を用いた、アクティブマトリクス駆動によるＥＬ表示装置が開示されている。
【０００４】
このＥＬ表示装置として、図１３にその概略構成を示す。１０１は列電流制御回路であり、１０２は走査線駆動回路、１０３が画素回路である。また、図１４にＥＬ素子と画素回路の構成例を示す。Ｐ１及びＰ２が走査信号であり、情報信号として電流データＩdataが情報線に入力される。ＥＬ素子の陽極（図１４中のＡ）は薄膜トランジスタ（ＴＦＴ）Ｍ４のドレイン端子に接続されており、陰極（図１４中のＫ）は接地電位ＣＧＮＤに接続されている。Ｍ１、Ｍ２、Ｍ４がＰ型の薄膜トランジスタ（ＰＭＯＳトランジスタ）であり、Ｍ３がＮ型の薄膜トランジスタ（ＮＭＯＳトランジスタ）である。以下に画素回路の動作について説明する。
【０００５】
電流データＩdataが入力される時、走査信号Ｐ１はＨＩＧＨレベルの信号が、Ｐ２にはＬＯＷレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ状態、Ｍ４はＯＦＦ状態となる。このときトランジスタＭ４は導通状態でないため、ＥＬ素子には電流が流れない。電流データＩdataによりトランジスタＭ１の電流駆動能力に応じた電圧が、トランジスタＭ１のゲート端子と電源電位Ｖccの間に配置された容量Ｃ１に生じる。このようにして、ＥＬ素子の発光期間にＥＬ素子に流す電流をトランジスタＭ１のゲート電圧として保持する。
【０００６】
ＥＬ素子に電流を供給する時は、走査信号Ｐ１はＬＯＷレベルの信号、走査信号Ｐ２はＨＩＧＨレベルの信号を入力する。このときトランジスタＭ４がＯＮ状態、トランジスタＭ２，Ｍ３がＯＦＦ状態となる。トランジスタＭ４が導通状態であるため、容量Ｃ１に生じた電圧により、トランジスタＭ１の電流駆動能力に応じた電流がＥＬ素子に供給され、その供給された電流に応じた輝度でＥＬ素子が発光する。
【特許文献１】米国特許第６３７３４５４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、上記構成のようなアクティブマトリクス型の表示装置で、尾引き状の表示ムラが発生するという課題がある。尾引き状の表示ムラは、例えば、ある情報線に対して、最大電流、最小電流の順に電流を流した場合に見られる。この場合、最小電流でプログラムするべき画素に対して、やや大きな電流がプログラムされ、若干高い輝度でＥＬ素子が発光してしまう。また尾引き状の表示ムラは、例えばある情報線に対して、最小電流、最大電流の順に電流を流した場合にも見られる。この場合、最大電流でプログラムするべき画素に対して、やや小さな電流がプログラムされ、若干低い輝度でＥＬ素子が発光してしまう。
【０００８】
この現象の一因としては、列電流制御回路１０１の出力は情報信号に応じて電流Ｉdataを流そうとするが、情報線に存在する寄生容量・抵抗によって電流波形がなまってしまい、容量Ｃ１に十分に電荷蓄積ができていないことがあげられる。
【課題を解決するための手段】
【０００９】
本発明のアクティブマトリクス型表示装置は、二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路と、
前記電流設定回路に対して直前に入力されていた書込み情報Ｖｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記電流設定回路への書込み情報Ｖｎを生成する回路と、
を有し、
前記電流設定回路は前記書込み情報Ｖｎに基づいて前記データ電流信号を生成することを特徴とする。
【００１０】
また本発明のアクティブマトリクス型表示装置は、二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路と、
前記情報線に対応して直前に入力されていた画像情報Ｄｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記電流設定回路への書込み情報Ｖｎを生成する回路と、
を有し、
前記電流設定回路は前記書込み情報Ｖｎに基づいて前記データ電流信号を生成することを特徴とする。
【００１１】
また本発明のアクティブマトリクス型表示装置は、二次元状に配された複数の画素回路と、前記複数の画素回路にデータ電流信号を供給する複数の情報線と、各画素回路によって前記データ電流信号に基づく電流が注入される発光素子と、を具備したアクティブマトリクス型表示装置であって、
前記画素回路へ接続する情報線毎に設けられた、前記データ電流信号を供給する少なくとも１つの電流設定回路及び補正用電流を供給する補正用電流設定回路と、
前記情報線に対応して直前に入力されていた画像情報Ｄｎ−１と、前記情報線に対応して入力される画像情報Ｄｎとに基づいて、前記補正用電流設定回路への補正情報ＶＺを生成する回路と、を有し、
前記電流設定回路は前記画像情報Ｄｎに基づいて前記データ電流信号を生成し、前記補正用電流設定回路は前記補正情報Ｖｚに基づいて前記補正用電流を生成することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、情報線に対しての書込み電流又は補正用電流を制御することで、情報線に存在する寄生容量、抵抗に起因する電流波形のなまりを低減させ、尾引き状の表示ムラを低減できる。
【発明を実施するための最良の形態】
【００１３】
本発明を実施するための最良の形態は、ＥＬ素子を用いたアクティブマトリクス型表示装置に適用される。以下、本発明の実施形態について図面に基づいて詳細に説明する。
〔実施形態１〕
図２に本発明の実施形態１にかかる表示装置を示す。本実施形態の表示装置は、情報線にデータ電流Ｉdataを出力する列電流制御回路１１、走査線を駆動する走査線駆動回路１２、データ電流Ｉdataの値に従ってＥＬ素子に流す電流を制御する画素回路１３を有する。また、情報線に電流Ｉｚを出力する列電流回路（補正用電流設定回路）１４を有する。本実施形態のＥＬ素子を含んだ画素回路の構成は図１４と同じなので、その構成及び動作については省略する。なお、本実施形態においては画素回路として、図１４の構成を一例に挙げたが、これに限るものではない。
【００１４】
図３に、図２に示した列電流制御回路１１と画素回路１３と列電流回路１４の関係の概略図を示す。情報線および画素回路には、列電流制御回路１１からのデータ電流Ｉdataから、列電流回路１４の出力電流Ｉｚを減算した電流Ｉdata２（＝Ｉdata−Ｉｚ）が流れ込む。出力電流Ｉｚは、画像データ信号として“０”が入力された際に、Ｉdata＝Ｉｚとなるように設定する。出力電流Ｉｚの設定は、１フレームに一度、垂直ブランキング期間を用いて行う。
【００１５】
図１に列電流制御回路１１の構成ブロック図を示す。列電流制御回路１１は新たに入力されたＶｉｄｅｏ信号（画像情報Ｄｎとなる）と１走査時間前のＶｉｄｅｏ信号（画像情報Ｄｎ―１となる）とを参照して演算する演算回路２１、Ａラッチ回路２２、Ｂラッチ回路２３、電圧電流変換回路２４で構成される。電圧電流変換回路２４は電流設定回路となる。Ａラッチ回路（第１ラッチ回路）２２、Ｂラッチ回路（第２ラッチ回路）２３、電圧電流変換回路２４は列毎に設けられる。
【００１６】
列電流制御回路１１の動作について図４のタイミングチャートを用いて説明する。図４のタイミングチャートを用いて、例えばｎ列ｋ行目の画素への書込みについて述べる。ｋ−１行目、ｋ行目の画素群へのＶｉｄｅｏ信号受信期間はそれぞれ期間Ａ、期間Ｂとする。また、ｋ−１行目、ｋ行目の画素群への書込み電流出力期間はそれぞれ期間Ｂ、期間Ｃとする。また、ｎ列目に対する信号は、時刻Ｔ１、Ｔ２、Ｔ３のタイミングで受信するVideo信号とする。
【００１７】
例えば、時刻Ｔ２のタイミングで受信したVideo信号（画像情報Ｄｎとなる）Ｄａ２は、演算回路２１で演算された後、Ｖａ２としてＢラッチ回路２３にメモリされる。この演算時には、Ａラッチ回路２２に格納されているＶａ１（書込み情報Ｖｎ−１となる）を参照する。同様にして、時刻Ｔ３のタイミングで受信したVideo信号（画像情報Ｄｎとなる）Ｄａ３は、演算回路２１で演算された後、Ｖａ３としてＡラッチ回路２２にメモリされる。この演算時には、Ｂラッチ回路２３に格納されているＶａ２（書込み情報Ｖｎ−１となる）を参照する。そして、Ａラッチ回路２２に時刻Ｔ１以降に格納されたＶａ１、Ｂラッチ回路２３に時刻Ｔ２以降に格納されたＶａ２、Ａラッチ回路２２に時刻Ｔ３以降に格納されＶａ３が順次、電圧電流変換回路２４に出力される。入力されたデータ信号Ｖａ１、Ｖａ２、Ｖａ３を参照して、電圧電流変換回路２４から電流信号Ｉａ１、Ｉａ２、Ｉａ３がそれぞれ出力される。ここで、電流信号Ｉａ１、Ｉａ２、Ｉａ３はｎ列目におけるｋ−１行目、ｋ行目、ｋ＋１行目の画素回路への書込み電流である。例えば期間Ｃにおいて合成された電流信号Ｉａ２は、従来のVideo信号のみを参照して生成した場合（図４中点線）に比べて、大きな電流でドライブする。このため、情報線の寄生容量に起因して発生していた書込み不足を、軽減することができる。
【００１８】
演算回路２１は、例えば、Ｄｎ−Ｖｎ−１≧Ｓ１の場合はＶｎ＝Ｄｎ＋α、Ｄｎ−Ｖｎ−１≦Ｓ２の場合はＶｎ＝Ｄｎ−βといった演算を施す。また、Ｄｎ−Ｖｎ−１の値がＳ１より小さくかつＳ２より大きい場合にはＶｎ＝ＤｎとしてＶｎを設定する。ＤｎはＶｉｄｅｏ信号、Ｖｎは現在の行の画素回路に書き込まれるデータ電流の電流変換前の電圧信号、Ｖｎ−１は前の行の画素回路に書き込まれたデータ電流の電流変換前の電圧信号である。ここで例えば、パネルサイズ3inch、画素数QVGAの表示装置においては、Ｓ1＝（最大データ値）×90％、S2＝−（最大データ値）×90％、α＝β＝（最大データ値）×10％、という値を用いる。ただしS1、S2、α、βの各値はパネルサイズ・画素数のみならず、配線抵抗・寄生容量成分・フレームレートなどの表示装置の素性によって変動する。またその各値は、光学応答と相関をとりながら調整することで、各仕様の表示装置毎に決定される。
【００１９】
演算回路２１は、Ｄｎ−Ｖｎ−１の処理を行う減算部、Ｄｎ−Ｖｎ−１≧Ｓ１とＤｎ−Ｖｎ−１≦Ｓ２の判断を行う比較部を有する。また、演算回路２１は、Ｄｎ−Ｖｎ−１≧Ｓ１の場合はＤｎ＋αの加算を行い、Ｄｎ−Ｖｎ−１≦Ｓ２の場合はＶｎ＝Ｄｎ−βの減算を行い、Ｓ２＜Ｄｎ−Ｖｎ−１＜Ｓ１の場合はＶｎ＝ＤｎとしてＶｎを設定する演算部を有する。演算回路２１は、図１１に示す構成をとることもできる。すなわち、演算回路２１を画像情報ＤｎたるＶｉｄｅｏ信号値と書込み情報たるＶｎ−１の値とに対応する補償情報Ｅｎ（＋α、−β）が記憶されたルックアップテーブル３２と、Ｖｉｄｅｏ信号に補償情報を加算して出力する演算部３１とから構成することもできる。
【００２０】
図９に本実施形態の電圧電流変換回路２４の一構成例を示す。Ｍ１１〜Ｍ１６はトランジスタ、Ｉrefは参照電流、Ｖｄataは書込み情報Ｖｎ、Ｉdata はデータ電流を示す。なお、本実施形態では電圧電流変換回路一例として図９を挙げたが、これに限るものではない。
【００２１】
図５に本実施形態の列電流回路１４の構成例を示す。図５において図１４の構成部材と同一構成部材については同一符号を付する。動作方法は、図１４に示した画素回路と同様であるが、ＥＬ素子の替わりにトランジスタＭ５を設けている。Ｉｚを設定する際には、図１４の画素回路にＩdataを入力する場合と同様に動作させ、トランジスタＭ５は走査信号ＺによりＯＦＦ状態にする。また、Ｉｚを出力する際には、図１４の画素回路でＥＬ素子に電流を供給する場合と同様に動作させ、トランジスタＭ５はＯＮ状態とする。
〔実施形態２〕
本実施形態においても、図１に示す表示装置を用いて説明する。
【００２２】
図６に本実施形態の列電流制御回路１１の構成のブロック図を示す。新たに入力されたＶｉｄｅｏ信号と１走査時間前のＶｉｄｅｏ信号を参照して演算する演算回路６１、Ａラッチ回路６２、Ｂラッチ回路６３、電流設定回路となる電圧電流変換回路６４で構成される。
【００２３】
演算回路６１からは、Ｖｚ＝Ｖｓｔ＋ＶＥが出力される。この際ＶＥは、Ｄｎ−Ｄｎ−１≦Ｖｓ１の場合はＶＥ＝−Ｖβ、Ｄｎ−Ｄｎ−１≧Ｖｓ２の場合はＶＥ＝Ｖαとなる（Ｖα、Ｖβは一定値）。Ｄｎ−Ｄｎ−１の値がＶｓ２より小さくかつＶｓ１より大きい場合にはＶｚ＝ＶstとしてＶｚを設定する。ここで、Ｖｓ１、Ｖｓ２、Ｖβ、Ｖαは実施形態１のＳ１、Ｓ２，β、αと同様にして設定される。Ｖｓｔは、画像データ信号として“０”が引き続いて入力された際に、以下に説明する図７の列電流回路１４が、Ｉdata＝Ｉｚとなる電流Ｉｚを出力するように設定される。
【００２４】
なお、図６では演算回路６１は各列に１ブロックずつ設けたが、その構成に限らない。演算回路６１は１個で、演算結果をラッチする回路を各列に設けてもよい。
【００２５】
本実施形態においては、列電流回路１４が実施形態１と異なる。図７に本実施形態の列電流回路１４の構成例を示す。Ｐ１及びＰ２及びＺが走査信号であり、情報信号として電流データＩdataが入力される。Ｍ１、Ｍ２、Ｍ４がＰ型ＴＦＴであり、Ｍ３、Ｍ５がＮ型ＴＦＴである。Ｃ１およびＣ２が容量である。容量Ｃ２の一端はＶｚ端子に接続し、反対端は容量Ｃ１およびトランジスタＭ１のゲート端子に接続する。Ｖｚの端子は、図６の演算回路６１に接続している。以下に動作について説明する。
【００２６】
Ｉdataが入力される時、走査信号Ｐ１はＨＩＧＨレベルの信号が、走査信号Ｐ２はＬＯＷレベルの信号が入力され、トランジスタＭ２、Ｍ３がＯＮ状態、トランジスタＭ４はＯＦＦ状態となる。また、走査信号ＺはＬＯＷレベルの信号が入り、トランジスタＭ５はＯＦＦ状態である。Ｖｚの入力端には、Ｖｓｔが入力されている。ＩdataによりトランジスタＭ１の電流駆動能力に応じた電圧が、トランジスタＭ１のゲート端子と電源電位Ｖccの間に配置された容量Ｃ１に生じる。
【００２７】
電流を供給する時は、走査信号Ｐ１はＬＯＷレベルの信号、走査信号Ｐ２はＨＩＧＨレベルの信号、走査信号ＺはＨＩＧＨレベルの信号を入力する。このときトランジスタＭ４、Ｍ５がＯＮ状態、トランジスタＭ２、Ｍ３がＯＦＦ状態となる。トランジスタＭ４が導通状態であるため、容量Ｃ１に生じた電圧により、トランジスタＭ１の電流駆動能力に応じた電流ＩｚがトランジスタＭ５を介して情報線に供給される。
【００２８】
ここで本実施形態においては、Ｖｚに対して、Ｖｓｔ、あるいは、Ｖｓｔ＋Ｖα、あるいはＶｓｔ−Ｖβを入力する。この所作によって、トランジスタＭ１のゲート端子にかかる電位の変化量ΔＶは、例えばΔＶ＝Ｖα×Ｃ２／（Ｃ１＋Ｃ２＋Ｃｇｓ）となる（ＣｇｓはトランジスタＭ５のゲートソース間容量）。従って、あらかじめ設定したＩｚを増減させることができる。
【００２９】
その動作について図８のタイミングチャートを用いて説明する。図８のタイミングチャートを用いて、例えばｎ列ｋ行目の画素への書込みについて述べる。ｋ−１行目、ｋ行目の画素群へのＶｉｄｅｏ信号受信期間はそれぞれ期間Ａ１、期間Ａ２とする。また、ｋ−１行目、ｋ行目の画素群への書込み電流出力期間はそれぞれ期間Ａ２、期間Ａ３とする。また、ｎ列目に対する信号は、Ｔ１、Ｔ２、Ｔ３・・のタイミングで受信するＶｉｄｅｏ信号とする。また、期間Ｂ１、Ｂ２、Ｂ３・・は、Ｖｉｄｅｏ信号が入ってこない水平ブランキング期間（この期間が前期間となる）とする。期間Ａ１から期間Ｂ１を除いた期間、期間Ａ２から期間Ｂ２を除いた期間、期間Ａ３から期間Ｂ３を除いた期間がＶｉｄｅｏ信号が入ってくる期間（この期間が後期間となる）である。
【００３０】
期間Ａ２のｎ列ｋ−１行目の画素に対する書き込みでは、電圧電流変換回路６４は、期間Ａ１のＴ１のタイミングでＢラッチ６３に格納されたＶａ１（本実施形態ではＶｉｄｅｏ信号として示す）の情報を参照して、Ｉａ１を出力する。またこの際、期間Ｂ２では、演算回路６１は、Ｂラッチ６３に格納されているＶａ１とＡラッチ６２に格納されているＶａ０を比較してＶｚを変調する。この場合では、Ｖａ１とＶａ０が同値であったため、Ｖｚ＝Ｖｓｔとなる。よって、列電流回路１４からは、あらかじめ設定したＩｚが出力される。
【００３１】
期間Ａ３のｎ列ｋ行目の画素に対する書き込みでは、電圧電流変換回路６４は、期間Ａ２のＴ２のタイミングでＡラッチに格納されたＶａ２の情報を参照して、Ｉａ２を出力する。またこの際、期間Ｂ３では、演算回路６１は、Ａラッチに格納されているＶａ２とＢラッチに格納されているＶａ１を比較してＶｚを変調する。この場合では、Ｖａ２−Ｖａ１＞Ｖｓ２となるので、Ｖｚ＝Ｖｓｔ＋Ｖαとなる。よって、列電流回路１４からは、あらかじめ設定したＩｚよりも少ない電流（Ｉｚ−Ｉα）が出力される。この効果によって、期間Ｂ３ではｎ列目の情報線に流れる電流はＩdata−Ｉｚ＋Ｉαとなり、従来のＶｉｄｅｏ信号のみを参照して合成した場合（図８中点線）に比べて、大きな電流でドライブする。このため、情報線の寄生容量に起因して発生していた書込み不足を、軽減することができる。
〔実施形態３〕
上述した実施形態１は、画像情報Ｄｎと直前の書込み情報Ｖn-1とに基づいて、書込み情報Ｖｎを生成するであったが、実施形態２と同様に画像情報Ｄｎとその前の画像情報Ｄｎ-1とに基づいて、書込み情報Ｖｎを生成することができる。表示装置の構成は図２、図３に示したものと同じである。
【００３２】
図１０は本実施形態の列電流制御回路１１の構成を示すブロック図である。列電流制御回路の動作は、ラッチ回路に補正された電圧信号が記憶されるかわりに、Ｖｉｄｅｏ信号が記憶される点を除き図４に示したタイミングチャートを用いて説明した動作と同じである。
【００３３】
図１０に示すように、Ｖｉｄｅｏ信号（Ｄｎ）はラッチ回路（Ｂ）２３に入力される。一走査期間前のＶｉｄｅｏ信号（Ｄｎ−１）はラッチ回路（Ａ）２２に記憶されている。演算回路２５は、例えば、Ｄｎ−Ｄｎ−１≧Ｓ３の場合はＶｎ＝Ｄｎ＋α’、Ｄｎ−Ｄｎ−１≦Ｓ４の場合はＶｎ＝Ｄｎ−β’といった演算を施す。Ｄｎ−Ｄｎ−１の値がＳ３より小さくかつＳ４より大きい場合にはＶｎ＝ＤｎとしてＶｎを設定する。ＤｎはＶｉｄｅｏ信号、Ｄｎ−１は一走査期間前のＶｉｄｅｏ信号、Ｖｎは現在の行の画素に書き込まれる電圧信号である。ここで例えば、実施形態１と同様に、パネルサイズ３ｉｎｃｈ、画素数ＱＶＧＡの表示装置においては、Ｓ３＝（最大データ値）×９０％、Ｓ４＝−（最大データ値）×９０％、α’＝β’＝（最大データ値）×１０％、という値を用いる。ただしＳ３、Ｓ４、α’、β’の各値はパネルサイズ・画素数のみならず、配線抵抗・寄生容量成分・フレームレートなどの表示装置の素性によって変動する。またその各値は、光学応答と相関をとりながら調整することで、各仕様の表示装置毎に決定される。電圧信号Ｖｎは電圧電流変換回路２４に出力される。
〔実施形態４〕
図１２は本実施形態の列電流制御回路１１の構成を示すブロック図である。本実施形態では、一走査期間前の、実際に情報線に流れる電流の一部を電流電圧変換回路４４で電流電圧変換して、それをラッチ回路４１に書込み情報Ｖｎ−１として記憶しておく。本願において、このような書込み情報Ｖｎ−１も「電流設定回路となる電圧電流変換回路に対して直前に入力されていた書込み情報Ｖｎ−１」の範疇に入るものとする。そして、演算部３１で実施形態１と同様に、書込み情報Ｖｎ−１と画像情報Ｄｎとに基づいてルックアップテーブル３２を参照して書込み情報Ｖｎを得る。書込み情報Ｖｎは電圧電流変換回路（Ｇｍ回路）４５で電圧電流変換される。電流電圧変換回路４５は例えば抵抗に情報線に流れる電流の一部を流し、その抵抗の電圧を検出することで電圧に変換できる。
【００３４】
なお、上述した各本実施形態においては、列電流制御回路は、ＴＦＴ基板と同一基板上に形成しても、別体のＩＣとして形成してもどちらでもよい。また実施形態における演算回路において参照される情報は、デジタル情報でも好ましく適用される。
【００３５】
なお、上記各実施形態においては、ＥＬ素子を用いたＥＬ表示装置を例に挙げて説明したが、本発明の表示装置はこれに限定されるものではなく、電流信号によって、各画素の表示を制御しうる装置であれば、好ましく適用される。
〔実施形態５〕
上述した各実施形態の表示装置は情報処理装置を構成できる。この情報処理装置は携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラ等、もしくはそれらの各機能の複数を実現する装置である。情報処理装置は情報入力部を備えている。例えば、携帯電話の場合には情報入力部はアンテナを含んで構成される。ＰＤＡや携帯パソコンの場合には情報入力部はネットワークに対するインターフェース部を含んで構成される。スチルカメラやムービーカメラ等の情報表示装置の場合には情報入力部はＣＣＤやＣＭＯＳなどによるセンサ部（撮像部）を含んで構成される。
【００３６】
以下本発明の好適な実施形態として、デジタルカメラについて説明する。
【００３７】
図１５はデジタルスチルカメラの一例のブロック図である。図中、１２９はシステム全体、１２３は被写体を撮像する撮影部、１２４は映像信号処理回路、１２５は表示パネル、１２６はメモリ、１２７はＣＰＵ、１２８は操作部を示す。撮像部１２３で撮影した映像または、メモリ１２６に記録された映像を、映像信号処理回路１２４で信号処理し、表示パネル１２５で見ることができる。ＣＰＵ１２７では、操作部１２８からの入力によって、撮影部１２３、メモリ１２６、映像信号処理回路１２４などを制御して、状況に適した撮影、記録、再生、表示を行う。
【産業上の利用可能性】
【００３８】
本発明は、二次元状に配置された複数の発光素子に対して、複数の発光素子の列毎に信号電流を供給する複数の列電流制御回路とを有するＥＬ表示装置等の表示装置に用いられる。また、かかる表示装置を用いた携帯電話、携帯コンピュータ、スチルカメラもしくはビデオカメラ等、もしくはそれらの各機能の複数を実現する情報処理装置に適用される。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る列電流回路の機能ブロック図である。
【図２】本発明の実施形態に係る表示装置の概略図である。
【図３】本発明の実施形態に係る列電流回路と画素回路と列定電流回路の関係を示す図である。
【図４】本発明の実施形態に係る動作タイミングチャートである。
【図５】本発明の実施形態に係る列補正電流回路の構成例を示す図である。
【図６】本発明の実施形態に係る列電流回路の機能ブロック図である。
【図７】本発明の実施形態に係る列補正電流回路の構成例を示す図である。
【図８】本発明の実施形態に係る動作タイミングチャートである。
【図９】本発明の実施形態に係る電圧電流変換回路の構成例を示す図である。
【図１０】本実施形態の列電流制御回路１１の構成を示すブロック図である。
【図１１】演算回路の構成例を示す図である。
【図１２】本実施形態の列電流制御回路１１の構成を示すブロック図である。
【図１３】アクティブマトリクス型の表示装置の構成を示す図である。
【図１４】ＥＬ素子と画素回路の構成例を示す図である。
【図１５】デジタルスチルカメラの一例のブロック図である。
【符号の説明】
【００４０】
１１、１０１  列電流制御回路
１２、１０２  走査線駆動回路
１３、１０３  画素回路
１４          列電流回路
２１          演算回路
２２、６２    Ａラッチ回路
２３、６３    Ｂラッチ回路
２４、６４    電圧電流変換回路
６１          演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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