(57)【要約】【課題】広帯域化、高調波歪みの低減、利得可変幅の拡大、電源電圧の低減化が可能な利得可変回路を提供する。【解決手段】差動対１３を形成する増幅回路１１，１２それぞれが、１個ずつの増幅用トランジスタＴ１，Ｔ２、コレクタ抵抗Ｒ１，Ｒ２に共通化し、２個ずつのエミッタ抵抗Ｒ３，Ｒ５、Ｒ４，Ｒ６を並列接続した２組の増幅回路からなり、対とする増幅回路のエミッタ抵抗Ｒ３，Ｒ４およびＲ５，Ｒ６の他端同士を並列接続し、並列接続した接続点と定電流源１４との間に増幅回路１１，１２それぞれの利得を利得調整信号の印加により可変に調整する利得調整用トランジスタＴ３，Ｔ４を接続することにより、差動対１３の利得を可変に出力可能とする。また、対となる増幅回路のエミッタ抵抗の他端を並列接続した接続点の電位を調整する抵抗を当該接続点と利得調整用トランジスタの間に接続する。エミッタ抵抗を削除することも可能である。【選択図】図１
2008135909.tif 000002
【特許請求の範囲】
【請求項１】
一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、前記エミッタ抵抗の他端同士を並列接続した接続点と定電流源との間に接続してなる利得可変回路であって、複数の前記差動増幅回路それぞれの差動増幅動作を行う一方を形成する複数の前記増幅回路の前記増幅用トランジスタと前記コレクタ抵抗とを共通化して一つずつとし、前記差動増幅回路それぞれの差動増幅動作を行う他方を形成する複数の前記増幅回路の前記増幅用トランジスタと前記コレクタ抵抗とを共通化して一つずつとしていることを特徴とする利得可変回路。
【請求項２】
請求項１に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、前記利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗が電位調整用抵抗として当該接続点と前記利得調整回路との間に接続されていることを特徴とする利得可変回路。
【請求項３】
請求項１または２に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、当該増幅回路の前記エミッタ抵抗を削除して構成することを特徴とする利得可変回路。
【請求項４】
一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、前記エミッタ抵抗の他端同士を並列接続した接続点と定電流源との間に接続してなる利得可変回路であって、差動対を形成する少なくとも一組以上の前記増幅回路について、前記利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗が電位調整用抵抗として当該接続点と前記利得調整回路との間に接続されていることを特徴とする利得可変回路。
【請求項５】
請求項４に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、当該増幅回路の前記エミッタ抵抗を削除して構成することを特徴とする利得可変回路。
【請求項６】
請求項４または５に記載の利得可変回路において、差動対を形成する前記増幅回路の前記増幅用トランジスタそれぞれのベースに印加する差動入力信号を、複数の前記差動増幅回路について、共通化して同一の信号とすることを特徴とする利得可変回路。
【請求項７】
一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路に定電流を供給する定電流源を、前記エミッタ抵抗を並列接続した接続点に接続し、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、複数の前記差動増幅回路に並列接続することを特徴とする利得可変回路。
【請求項８】
請求項７に記載の利得可変回路において、前記差動増幅回路を形成している前記増幅回路それぞれについて、前記エミッタ抵抗を削除して構成することを特徴とする利得可変回路。
【請求項９】
第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタにそれぞれ接続された第一のエミッタ抵抗、第一の二のエミッタ抵抗とからなる第一の増幅回路、第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗と、一端が当該第二の増幅用トランジスタのエミッタにそれぞれ接続された第二のエミッタ抵抗、第二の二のエミッタ抵抗とからなる第二の増幅回路、前記第一の増幅回路の前記第一のエミッタ抵抗と前記第二の増幅回路の前記第二のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタを接続した第一の利得調整用トランジスタ、前記第一の増幅回路の前記第一の二のエミッタ抵抗と前記第二の増幅回路の前記第二の二のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタを接続した第二の利得調整用トランジスタ、ならびに、前記第一の利得調整用トランジスタと前記第二の利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子との間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一の増幅回路と前記第二の増幅回路とのそれぞれの前記第一の増幅用トランジスタのベースと前記第二の増幅用トランジスタのベースとに増幅用の入力信号となる差動入力信号を印加して、前記第一の増幅回路と前記第二の増幅回路とを差動動作させて、前記第一の増幅用トランジスタのコレクタと前記第二の増幅用トランジスタのコレクタとから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記第一の利得調整用トランジスタと第二の利得調整用トランジスタとのベースに前記差動増幅回路の利得を調整する利得調整信号を差動信号として印加することを特徴とする利得可変回路。
【請求項１０】
請求項９に記載の利得可変回路において、前記第一および第二の増幅回路それぞれの前記第一の二のエミッタ抵抗および前記第二の二のエミッタ抵抗の他端同士が共通接続された端子と、前記第二の利得調整用トランジスタのコレクタとの間に、前記第二の利得調整用トランジスタの前記第一の増幅回路側および前記第二の増幅回路側との接続点の電位を調整するための電位調整用抵抗が接続されることを特徴とする利得可変回路。
【請求項１１】
第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタに接続された第一のエミッタ抵抗とからなる第一の増幅回路、コレクタが前記第一のコレクタ抵抗の一端に接続された第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのエミッタに接続された第二のエミッタ抵抗とからなる第二の増幅回路、第三の増幅用トランジスタと、一端が当該第三の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第三のコレクタ抵抗と、一端が当該第三の増幅用トランジスタのエミッタに接続された第三のエミッタ抵抗とからなる第三の増幅回路、コレクタが前記第三のコレクタ抵抗の一端に接続された第四の増幅用トランジスタと、一端が当該第四の増幅用トランジスタのエミッタに接続された第四のエミッタ抵抗とからなる第四の増幅回路、前記第一の増幅回路および前記第四の増幅回路の利得を調整する第一の利得調整用トランジスタ、前記第二の増幅回路の前記第二のエミッタ抵抗と前記第三の増幅回路の前記第三のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタが接続されて、前記第二の増幅回路および前記第三の増幅回路の利得を調整する第二の利得調整用トランジスタ、前記第一の増幅回路の前記第一のエミッタ抵抗と前記第四の増幅回路の前記第四のエミッタ抵抗とのそれぞれの他端が共通接続された端子に一端が接続され、前記第一の利得調整用トランジスタのコレクタに他端が接続されて、前記第一の利得調整用トランジスタの前記第一の増幅回路側および前記第四の増幅回路側との接続点の電位を調整するための電位調整用抵抗、ならびに、前記第一の利得調整用トランジスタと前記第二の利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子との間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一および第二の増幅回路それぞれの前記第一および第二の増幅用トランジスタのベースが共通接続された端子と前記第三および第四の増幅回路それぞれの前記第三および第四の増幅用トランジスタのベースが共通接続された端子とに増幅用の入力信号となる差動入力信号を印加して、前記第一および第二の増幅回路と前記第三および第四の増幅回路とを差動動作させて、前記第一および第二の増幅用トランジスタのコレクタが共通接続された端子と前記第三および第四の増幅用トランジスタのコレクタとが共通接続された端子とから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記第一の利得調整用トランジスタと第二の利得調整用トランジスタとのベースに前記差動増幅回路の利得を調整する利得調整信号を差動信号として印加することを特徴とする利得可変回路。
【請求項１２】
請求項１１に記載の利得可変回路において、前記第一および第四の増幅回路の前記第一および第四のエミッタ抵抗が削除されて、前記第一および第四の増幅用トランジスタのエミッタが共通接続された端子に前記電位調整用抵抗の一端が接続されて構成されることを特徴とする利得可変回路。
【請求項１３】
第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗とからなる第一の増幅回路、第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗とからなる第二の増幅回路、前記第一の電源電圧端子にコレクタが接続された利得調整用トランジスタ、ならびに、前記第一の増幅回路の前記第一の増幅用トランジスタと前記第二の増幅回路の前記第二の増幅用トランジスタと前記利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子の間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一の増幅回路と前記第二の増幅回路とのそれぞれの前記第一の増幅用トランジスタのベースと前記第二の増幅用トランジスタのベースとに増幅用の入力信号となる差動入力信号を印加して、前記第一の増幅回路と前記第二の増幅回路とを差動動作させて、前記第一の増幅用トランジスタのコレクタと前記第二の増幅用トランジスタのコレクタとから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記利得調整用トランジスタのベースに前記差動増幅回路の利得を調整する利得調整信号を印加することを特徴とする利得可変回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得可変回路に関し、特に、半導体集積回路において、差動増幅回路の利得（増幅率）を可変に制御可能な利得可変回路に関するものである。
【背景技術】
【０００２】
利得（増幅率）が可変である利得可変回路の構成例としては、図１１に示す回路構成が知られている。図１１は、従来の利得可変回路の第一の従来例としての回路構成を示す回路図である。なお、図１１の利得可変回路１０ｅの回路構成は、非特許文献１に示すMamoru Oharaらによる“High Gain  Equalizing Amplifier Integrated Circuits for  a Gigabit Optical Repeater”，ＩＥＥＥ Journal  of Solid-State Circuits，ｖｏｌ．ＳＣ−２０，Ｎｏ．３、ｐｐ．７０３−７０７（１９８５）のＦｉｇ．６に記載されているものと同一である。
【０００３】
図１１に示す利得可変回路１０ｅの回路構成において、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣはコレクタ側電源電圧端子、端子ＶＥＥはエミッタ側電源電圧端子、端子ＶＣＳは定電流源用電圧端子、端子ＤＵＴ／ＤＵＣは増幅用トランジスタＴ１〜Ｔ４からなる上部差動対への差動入力電圧端子（差動増幅回路への入力信号を差動電圧として入力する差動入力端子）、端子ＤＬＴ／ＤＬＣは利得調整用トランジスタＴ５とＴ６とからなる下部差動対への差動入力電圧端子（差動増幅回路の利得を調整する利得調整信号を差動電圧として入力する差動入力端子）、端子ＱＴ／ＱＣは差動出力端子（差動増幅回路からの出力信号を差動電圧として出力する差動出力端子）である。
【０００４】
図１１に示す利得可変回路１０ｅは、第一の増幅回路１１ｅと第二の増幅回路１２ｅとからなる差動増幅回路すなわち差動対１３ｅと、差動対１３ｅを形成する第一の増幅回路１１ｅと第二の増幅回路１２ｅとの利得を調整する利得調整用トランジスタＴ５，Ｔ６と、差動対１３ｅへ定電流を供給する定電流源１４と、から構成されている。
【０００５】
第一の増幅回路１１ｅおよび第二の増幅回路１２ｅのそれぞれには、増幅用トランジスタＴ１，Ｔ２、および、増幅用トランジスタＴ３，Ｔ４を備え、エミッタ側が抵抗を介して共通接続された増幅用トランジスタＴ１，Ｔ４および増幅用トランジスタＴ２，Ｔ３のそれぞれで差動対を構成する２組の増幅回路が並列接続されている。差動対を形成する増幅用トランジスタＴ１，Ｔ４および増幅用トランジスタＴ２，Ｔ３のそれぞれは、差動入力電圧端子ＤＵＴ／ＤＵＣから入力される差動入力信号の電圧値に応じて、差動動作して、増幅用トランジスタＴ１，Ｔ４および増幅用トランジスタＴ２，Ｔ３のそれぞれのコレクタから、増幅後の差動出力信号を出力する。
【０００６】
ここで、差動入力電圧端子ＤＬＴ／ＤＬＣから利得調整用トランジスタＴ５，Ｔ６のベースに利得調整信号として印加される差動信号の値に応じて、差動対１３ｅの第一の増幅回路１１ｅと第二の増幅回路１２ｅとのそれぞれに内蔵する差動対が切り替えられたり、定電流源１４からの電流が双方に分かれて流れたりすることにより、異なる利得（増幅率）で動作して、増幅された出力信号を差動電圧として出力する。
【０００７】
図１１の利得可変回路１０ｅの動作について説明する。一般に、図１２に示すように、増幅用トランジスタのコレクタ側・エミッタ側の双方に抵抗が接続されると同時に、エミッタ側が接地された場合の増幅用トランジスタの利得Ｇは、入力電圧Ｖｉに対する出力電圧Ｖｏの比として、
Ｇ（利得）  ＝  Ｖｏ／Ｖｉ  ＝  ｇｍ×ＲＬ／（１＋ｇｍ×ＲＥ）
…（１）
と表される。
【０００８】
ここで、図１２は、エミッタ接地回路の利得を説明するための説明図であり、ｇｍは増幅用トランジスタのトランスコンダクタンス、ＲＬは増幅用トランジスタのコレクタ側に接続された抵抗の抵抗値、ＲＥは増幅用トランジスタのエミッタ側に接続された抵抗の抵抗値である。
【０００９】
式（１）から分かるように、エミッタ接地された増幅用トランジスタの利得は、コレクタ側の抵抗値ＲＬに比例し、エミッタ側の抵抗値ＲＥに反比例する。ここで、図１１の利得可変回路１０ｅの増幅用トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４に注目すると、それぞれの増幅用トランジスタのコレクタ側・エミッタ側の双方には抵抗が接続されていると同時に、増幅用トランジスタＴ１とＴ４との組み合わせ、および、増幅用トランジスタＴ２とＴ３との組み合わせで、それぞれのエミッタ側が、同一抵抗値からなる抵抗Ｒ３，Ｒ６を介して、また、抵抗Ｒ３，Ｒ６とは異なる抵抗値であって同一抵抗値からなる抵抗Ｒ４，Ｒ５を介して、共通接続されて、差動対（差動増幅回路）を形成している。
【００１０】
ここで、差動対を形成する、増幅用トランジスタＴ１とＴ４、および、増幅用トランジスタＴ２とＴ３との、２つの組み合わせのトランジスタのエミッタ側は、抵抗を介して共通接続され、且つ、その先に、利得調整用トランジスタＴ５，Ｔ６をそれぞれ経由して、トランジスタＴ７と抵抗Ｒ８とからなる定電流源１４に接続される構成としているので、共通接続された端子はほぼ電圧変動が無いことから、交流的に見ると、仮想的な接地とみなすことができ、差動増幅回路すなわちエミッタ結合型差動対（以下、“差動対”と略記する）を形成している。
【００１１】
よって、増幅用トランジスタＴ１〜Ｔ４のそれぞれは、図１２に示した回路構成と同様であり、その利得も式（１）で表すことができる。ここで、第一の増幅回路１１ｅを構成する増幅用トランジスタＴ１とＴ２、および、第二の増幅回路１２ｅを構成する増幅用トランジスタＴ３とＴ４の２つの差動増幅回路（差動対）において、コレクタ側の抵抗は、それぞれ、抵抗Ｒ１、および、抵抗Ｒ２と共通であるが、エミッタ側の抵抗値は、図１１中に示されているように、抵抗Ｒ３，Ｒ４、および、抵抗Ｒ５，Ｒ６のそれぞれでは、異なる値が設定されている。
【００１２】
すなわち、第一の増幅回路１１ｅを構成する増幅用トランジスタＴ１のエミッタ側には抵抗Ｒ３、増幅用トランジスタＴ２のエミッタ側には抵抗Ｒ４がそれぞれ接続され、抵抗Ｒ３と抵抗Ｒ４とは抵抗値が異なっている。
また、第二の増幅回路１２ｅを構成する増幅用トランジスタＴ３のエミッタ側には抵抗Ｒ５、増幅用トランジスタＴ４のエミッタ側には抵抗Ｒ６がそれぞれ接続され、抵抗Ｒ５と抵抗Ｒ６とは抵抗値が異なっている。
【００１３】
このため、第一の増幅回路１１ｅの２つの増幅回路間、および、第二の増幅回路１２ｅの２つの増幅回路間、のそれぞれでは、利得が異なることになる。この利得の異なる２つの増幅回路は、さらに、その下部に接続された利得調整用トランジスタＴ５とＴ６とから構成される差動対により連続的に切り替えられる。
【００１４】
この結果、図１１の利得可変回路１０ｅの利得すなわち差動出力端子ＱＴ／ＱＣにおける利得は、２つの差動対（差動増幅回路）を形成している増幅回路のそれぞれで、利得調整用トランジスタＴ５，Ｔ６のベースに印加される利得調整信号（差動信号）に応じて、異なる２つの利得の間の値を連続的に取ることになる。言い換えると、図１１の利得可変回路１０ｅは、利得調整用トランジスタＴ５とＴ６のベースに印加される利得調整信号（差動信号）の値に応じて、２つの差動対を形成している２つの増幅回路、つまり、対となる増幅用トランジスタＴ１，Ｔ４の組み合わせからなる差動増幅回路ともう一つの対となる増幅用トランジスタＴ２，Ｔ３の組み合わせからなる差動増幅回路とのそれぞれの利得の間の値を取るということになる。
【００１５】
この動作は、差動入力電圧端子ＤＬＴ／ＤＬＣから利得調整信号として入力される差動入力電圧の電圧値により、第一の増幅回路１１ｅ、第二の増幅回路１２ｅの利得（増幅率）を可変に制御して、増幅後の差動出力信号として出力する差動出力端子ＱＴ／ＱＣにおける利得（増幅率）を可変としていることに他ならない。
【００１６】
なお、図１１の利得可変回路１０ｅの動作の説明の最後として、これまでに説明していない容量Ｃ１と抵抗Ｒ７についても、その役割を述べておく。第一の増幅回路１１ｅの増幅用トランジスタＴ２のエミッタと第二の増幅回路１２ｅの増幅用トランジスタＴ３のエミッタとの間に接続される容量Ｃ１は、高周波領域では、増幅用トランジスタＴ２とＴ３との差動対のエミッタ抵抗Ｒ４とＲ５との抵抗値をキャンセルし、利得の上昇を図る、すなわち、高周波利得ピーキングを図るための容量である。また、利得調整用トランジスタＴ６のエミッタと定電流源１４を形成するトランジスタＴ７のコレクタとの間に接続される抵抗Ｒ７は、利得調整用トランジスタＴ５とＴ６とからなる差動対に印加される利得調整用電圧の利得に対する変化率を和らげ、感度低下を図るための抵抗である。
【００１７】
また、利得可変回路の図１１とは異なる他の例として図１３に示されている回路も知られている。図１３は、従来の利得可変回路の第二の従来例としての回路構成を示す回路図である。なお、図１３の利得可変回路１０ｆの回路構成は、非特許文献２に示すMamoru Oharaらによる“Bipolar  Monolithic Amplifiers for a Gigabit Optical  Repeater”，ＩＥＥＥ Journal of  Solid-State  Circuits，ｖｏｌ．ＳＣ−１９，Ｎｏ．４，ｐｐ．４９１−４９７（１９８４）のＦｉｇ．１０に記載されているものと同一である。
【００１８】
図１３に示す利得可変回路１０ｆの回路構成において、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１１の利得可変回路１０ｅの場合と同様である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＱＴ／ＱＣの意味についても、図１１の利得可変回路１０ｅの場合と同様である。なお、端子ＤＴ／ＤＣは差動入力電圧端子（差動増幅回路への入力信号を差動電圧として入力する差動入力端子）、端子ＧＣは利得調整端子（差動増幅回路の利得を調整する利得調整信号を差動電圧として入力する差動入力端子）である。
【００１９】
図１３に示す利得可変回路１０ｆは、第一の増幅回路１１ｆと第二の増幅回路１２ｆとからなる差動対１３ｆと、差動対１３ｆ内でダイオードとしての動作を行うトランジスタＴ５，Ｔ６と、差動対１３ｆへ定電流を供給する定電流源１４と、から構成されており、増幅用トランジスタＴ１，Ｔ４のベースに印加される差動信号ＤＴ／ＤＣの値と、利得調整用トランジスタＴ２，Ｔ３のベースに利得調整端子ＧＣから共通に印加される利得調整信号の値とに応じて、差動対１３ｆの第一の増幅回路１１ｆと第二の増幅回路１２ｆとに内蔵されて差動対を形成する増幅用トランジスタＴ１，Ｔ４と利得調整用トランジスタＴ２，Ｔ３とが切り替えられたり、定電流源１４からの電流が双方に分かれて流れたりすることにより、異なる利得（増幅率）で動作して、増幅された出力信号を差動電圧として出力する。
【００２０】
すなわち、第一の増幅回路１１ｆおよび第二の増幅回路１２ｆのそれぞれには、図１１の利得可変回路１０ｅの場合とは異なり、増幅用トランジスタＴ１、利得調整用トランジスタＴ２、および、利得調整用トランジスタＴ３、増幅用トランジスタＴ４とのそれぞれでも差動対を構成する２組の増幅回路が並列接続されている。
【００２１】
図１３の利得可変回路１０ｆの動作について説明する。利得調整端子ＧＣに利得調整信号として印加される電位が差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位よりも十分に低いときは、トランジスタＴ７と抵抗Ｒ５とから構成される定電流源１４から供給される電流は、利得調整用トランジスタＴ２，Ｔ３に一切流れることなく、差動入力電圧端子ＤＴ／ＤＣに印加される入力信号の電圧に応じて、差動対１３ｆ（差動増幅回路）を形成する増幅用トランジスタＴ１，Ｔ４のみに流れることになる。その結果、増幅用トランジスタＴ１とＴ４からなる差動増幅回路すなわち差動対１３ｆは完全なｏｎ状態となり、差動対１３ｆが有する利得（通常の差動増幅回路では、利得は１以上になるように設計される）が、この状態での差動出力端子ＱＴ／ＱＣにおける利得となる。
【００２２】
逆に、利得調整端子ＧＣに利得調整信号として印加される電位が差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位よりも十分に高いときには、定電流源１４からの電流は、差動対１３ｆ（差動増幅回路）を形成する増幅用トランジスタＴ１，Ｔ４に一切流れることはなく、利得調整用トランジスタＴ２，Ｔ３のみに流れることになる。その結果、増幅用トランジスタＴ１，Ｔ４からなる差動増幅回路すなわち差動対１３ｆは完全なｏｆｆ状態となり、差動出力端子ＱＴ／ＱＣにおける利得は１以下となる。
【００２３】
また、利得調整端子ＧＣに利得調整信号として印加される電位と差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位との差が十分な差では無く、その中間的の値となっている場合は、差動対１３ｆ（差動増幅回路）を形成する増幅用トランジスタＴ１，Ｔ４には、利得調整信号と差動入力信号との電圧差に応じた電流が流れることになり、差動出力端子ＱＴ／ＱＣにおける利得は、前述の完全なｏｎ／ｏｆｆ状態にある場合における利得の中間的な値となる。
【００２４】
以上から、図１３の利得可変回路１０ｆにおいても、利得調整端子ＧＣに利得調整信号として印加される電位を調整することにより、差動対１３ｆが完全なｏｎ状態のときに有する利得（１以上）と差動対１３ｆが完全なｏｆｆ状態のときの利得（１以下）との間の任意の利得を得ることができる。したがって、図１３の利得可変回路１０ｆの動作も、図１１の利得可変回路１０ｅの場合と同様に、利得可変であることに他ならない。なお、ダイオードとして用いられているトランジスタＴ５とＴ６とは、増幅用トランジスタＴ１，Ｔ４からなる差動対１３ｆがｏｎ状態のときに、差動入力信号に対する差動出力信号の線形性の向上に寄与するものである。
【非特許文献１】Mamoru Oharaら；“High Gain Equalizing Amplifier Integrated  Circuits for a Gigabit Optical Repeater”，ＩＥＥＥ Journal of Solid-State Circuits，ｖｏｌ．ＳＣ−２０，Ｎｏ．３、ｐｐ．７０３−７０７（１９８５）
【非特許文献２】Mamoru Oharaら；“Bipolar Monolithic Amplifiers for a Gigabit  Optical Repeater”，ＩＥＥＥ Journal of Solid-State Circuits，ｖｏｌ．ＳＣ−１９，Ｎｏ．４，ｐｐ．４９１−４９７（１９８４）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、一般に、利得可変回路を適用するシステムによっては、従来例で実現される帯域性能・高調波歪み性能・利得可変幅では不十分となり、システムの要求仕様を満足しない場合がある。また、従来例の場合は、利得可変回路の電源電圧の低減に対応できない場合もある。
【００２６】
これら従来例におけるそれぞれの課題について、以下に、より詳細に説明する。
【００２７】
利得可変回路における利得可変の動作を高周波側へより広帯域化しようとするとき、図１１に示したような従来例では、差動入力電圧端子ＤＵＴ／ＤＵＣに対して増幅用トランジスタＴ１，Ｔ２およびＴ３，Ｔ４と２つずつのトランジスタが並列に接続されて構成されているため、入力負荷容量が大きくなって、高速動作を行うことができず、広帯域化が困難であるという問題がある。
【００２８】
また、高調波歪みの少ない利得可変回路を実現しようとするときには、図１１に示したような従来例では、利得調整用トランジスタＴ５とＴ６のコレクタ・バイアス電位が異なるために、第一の増幅回路１１ｅ、第二の増幅回路１２ｅのそれぞれの２つの差動対１３ｅ間すなわち２つの対となる増幅回路間での動作点ずれが生じて、高調波歪みの除去が困難になるという問題がある。
【００２９】
また、利得の可変幅が大きい利得可変回路を実現しようとするときには、図１１に示したような従来例では、第一の増幅回路１１ｅ、第二の増幅回路１２ｅのそれぞれの２つの増幅回路のエミッタ側には共に抵抗が挿入されているため、２つの差動対１３ｅすなわち２つの対となる増幅回路のうちいずれか一方の差動対を形成する増幅回路のエミッタ側抵抗の抵抗値を十分小さくする必要がある。しかしながら、小さい抵抗値の抵抗は、回路レイアウトにおいて大きな面積を占めてしまい、回路レイアウトの自由度を大きく制限してしまうという問題がある。
【００３０】
また、電源電圧（ＶＣＣ端子−ＶＥＥ端子間電圧）が低くても動作可能な利得可変回路を実現しようとしたときには、図１１に示したような従来例では、増幅用トランジスタＴ１〜Ｔ４と利得調整用トランジスタＴ５，Ｔ６とのように、差動対がＶＣＣ端子−ＶＥＥ端子間に、２段に積まれて構成されていることから、電源電圧の低減化の実現は困難であるという問題がある。
【００３１】
また、図１３に示したような従来例についても、差動対１３ｆ中に、増幅用トランジスタＴ１，Ｔ４の他に、ダイオードを形成するトランジスタＴ５，Ｔ６が、ＶＣＣ端子−ＶＥＥ端子間の方向に積まれており、低電源電圧化は難しい。
【００３２】
本発明は、かかる事情に鑑みてなされたものであり、利得可変回路を適用するシステムに応じて、広帯域化を図り、高調波歪みを低減し、利得可変幅を拡大し、電源電圧の低減化を図ることが可能な利得可変回路を提供することを目的としている。
【課題を解決するための手段】
【００３３】
本発明は、前述した課題を解決するための技術手段を提供するものであり、具体的には、以下のごとき技術手段から構成されている。
【００３４】
第一の技術手段は、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、前記エミッタ抵抗の他端同士を並列接続した接続点と定電流源との間に接続してなる利得可変回路であって、複数の前記差動増幅回路それぞれの差動増幅動作を行う一方を形成する複数の前記増幅回路の前記増幅用トランジスタと前記コレクタ抵抗とを共通化して一つずつとし、前記差動増幅回路それぞれの差動増幅動作を行う他方を形成する複数の前記増幅回路の前記増幅用トランジスタと前記コレクタ抵抗とを共通化して一つずつとしていることを特徴とする。
【００３５】
第二の技術手段は、前記第一の技術手段に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、前記利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗が電位調整用抵抗として当該接続点と前記利得調整回路との間に接続されていることを特徴とする。
【００３６】
第三の技術手段は、前記第一または第二の技術手段に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、当該増幅回路の前記エミッタ抵抗を削除して構成することを特徴とする。
【００３７】
第四の技術手段は、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、前記エミッタ抵抗の他端同士を並列接続した接続点と定電流源との間に接続してなる利得可変回路であって、差動対を形成する少なくとも一組以上の前記増幅回路について、前記利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗が電位調整用抵抗として当該接続点と前記利得調整回路との間に接続されていることを特徴とする。
【００３８】
第五の技術手段は、前記第四の技術手段に記載の利得可変回路において、差動対を形成する少なくとも一組以上の前記増幅回路について、当該増幅回路の前記エミッタ抵抗を削除して構成することを特徴とする。
【００３９】
第六の技術手段は、前記第四または第五の技術手段に記載の利得可変回路において、差動対を形成する前記増幅回路の前記増幅用トランジスタそれぞれのベースに印加する差動入力信号を、複数の前記差動増幅回路について、共通化して同一の信号とすることを特徴とする。
【００４０】
第七の技術手段は、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する前記増幅回路の前記エミッタ抵抗の他端同士を並列接続して、当該増幅回路の前記増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の前記差動増幅回路に定電流を供給する定電流源を、前記エミッタ抵抗を並列接続した接続点に接続し、複数の前記差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、複数の前記差動増幅回路に並列接続することを特徴とする。
【００４１】
第八の技術手段は、前記第七の技術手段に記載の利得可変回路において、前記差動増幅回路を形成している前記増幅回路それぞれについて、前記エミッタ抵抗を削除して構成することを特徴とする。
【００４２】
第九の技術手段は、第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタにそれぞれ接続された第一のエミッタ抵抗、第一の二のエミッタ抵抗とからなる第一の増幅回路、第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗と、一端が当該第二の増幅用トランジスタのエミッタにそれぞれ接続された第二のエミッタ抵抗、第二の二のエミッタ抵抗とからなる第二の増幅回路、前記第一の増幅回路の前記第一のエミッタ抵抗と前記第二の増幅回路の前記第二のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタを接続した第一の利得調整用トランジスタ、前記第一の増幅回路の前記第一の二のエミッタ抵抗と前記第二の増幅回路の前記第二の二のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタを接続した第二の利得調整用トランジスタ、ならびに、前記第一の利得調整用トランジスタと前記第二の利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子との間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一の増幅回路と前記第二の増幅回路とのそれぞれの前記第一の増幅用トランジスタのベースと前記第二の増幅用トランジスタのベースとに増幅用の入力信号となる差動入力信号を印加して、前記第一の増幅回路と前記第二の増幅回路とを差動動作させて、前記第一の増幅用トランジスタのコレクタと前記第二の増幅用トランジスタのコレクタとから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記第一の利得調整用トランジスタと第二の利得調整用トランジスタとのベースに前記差動増幅回路の利得を調整する利得調整信号を差動信号として印加することを特徴とする。
【００４３】
第十の技術手段は、前記第九の技術手段に記載の利得可変回路において、前記第一および第二の増幅回路それぞれの前記第一の二のエミッタ抵抗および前記第二の二のエミッタ抵抗の他端同士が共通接続された端子と、前記第二の利得調整用トランジスタのコレクタとの間に、前記第二の利得調整用トランジスタの前記第一の増幅回路側および前記第二の増幅回路側との接続点の電位を調整するための電位調整用抵抗が接続されることを特徴とする。
【００４４】
第十一の技術手段は、第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗と、一端が当該第一の増幅用トランジスタのエミッタに接続された第一のエミッタ抵抗とからなる第一の増幅回路、コレクタが前記第一のコレクタ抵抗の一端に接続された第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのエミッタに接続された第二のエミッタ抵抗とからなる第二の増幅回路、第三の増幅用トランジスタと、一端が当該第三の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第三のコレクタ抵抗と、一端が当該第三の増幅用トランジスタのエミッタに接続された第三のエミッタ抵抗とからなる第三の増幅回路、コレクタが前記第三のコレクタ抵抗の一端に接続された第四の増幅用トランジスタと、一端が当該第四の増幅用トランジスタのエミッタに接続された第四のエミッタ抵抗とからなる第四の増幅回路、前記第一の増幅回路および前記第四の増幅回路の利得を調整する第一の利得調整用トランジスタ、前記第二の増幅回路の前記第二のエミッタ抵抗と前記第三の増幅回路の前記第三のエミッタ抵抗とのそれぞれの他端が共通接続された端子にコレクタが接続されて、前記第二の増幅回路および前記第三の増幅回路の利得を調整する第二の利得調整用トランジスタ、前記第一の増幅回路の前記第一のエミッタ抵抗と前記第四の増幅回路の前記第四のエミッタ抵抗とのそれぞれの他端が共通接続された端子に一端が接続され、前記第一の利得調整用トランジスタのコレクタに他端が接続されて、前記第一の利得調整用トランジスタの前記第一の増幅回路側および前記第四の増幅回路側との接続点の電位を調整するための電位調整用抵抗、ならびに、前記第一の利得調整用トランジスタと前記第二の利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子との間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一および第二の増幅回路それぞれの前記第一および第二の増幅用トランジスタのベースが共通接続された端子と前記第三および第四の増幅回路それぞれの前記第三および第四の増幅用トランジスタのベースが共通接続された端子とに増幅用の入力信号となる差動入力信号を印加して、前記第一および第二の増幅回路と前記第三および第四の増幅回路とを差動動作させて、前記第一および第二の増幅用トランジスタのコレクタが共通接続された端子と前記第三および第四の増幅用トランジスタのコレクタとが共通接続された端子とから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記第一の利得調整用トランジスタと第二の利得調整用トランジスタとのベースに前記差動増幅回路の利得を調整する利得調整信号を差動信号として印加することを特徴とする。
【００４５】
第十二の技術手段は、前記第十一の技術手段に記載の利得可変回路において、前記第一および第四の増幅回路の前記第一および第四のエミッタ抵抗が削除されて、前記第一および第四の増幅用トランジスタのエミッタが共通接続された端子に前記電位調整用抵抗の一端が接続されて構成されることを特徴とする。
【００４６】
第十三の技術手段は、第一の増幅用トランジスタと、一端が当該第一の増幅用トランジスタのコレクタに接続され、他端が第一の電源電圧端子に接続された第一のコレクタ抵抗とからなる第一の増幅回路、第二の増幅用トランジスタと、一端が当該第二の増幅用トランジスタのコレクタに接続され、他端が前記第一の電源電圧端子に接続された第二のコレクタ抵抗とからなる第二の増幅回路、前記第一の電源電圧端子にコレクタが接続された利得調整用トランジスタ、ならびに、前記第一の増幅回路の前記第一の増幅用トランジスタと前記第二の増幅回路の前記第二の増幅用トランジスタと前記利得調整用トランジスタとのそれぞれのエミッタが共通接続された端子と第二の電源電圧端子の間に接続された定電流源、を含んで構成される利得可変回路であって、前記第一の増幅回路と前記第二の増幅回路とのそれぞれの前記第一の増幅用トランジスタのベースと前記第二の増幅用トランジスタのベースとに増幅用の入力信号となる差動入力信号を印加して、前記第一の増幅回路と前記第二の増幅回路とを差動動作させて、前記第一の増幅用トランジスタのコレクタと前記第二の増幅用トランジスタのコレクタとから増幅後の出力信号となる差動出力信号を出力する差動増幅回路を構成し、前記利得調整用トランジスタのベースに前記差動増幅回路の利得を調整する利得調整信号を印加することを特徴とする。
【発明の効果】
【００４７】
本発明の利得可変回路によれば、以下のごとき効果を奏することができる。
【００４８】
第一に、複数の差動増幅回路（差動対）を形成するために対となる増幅回路それぞれの増幅用トランジスタを共通化して一つの増幅用トランジスタとして構成することにより、増幅用の差動入力信号を入力する入力端子から見て、入力負荷容量を小さくすることができ、広帯域化が可能な利得可変回路を実現することができる。
【００４９】
第二に、対となる増幅回路それぞれの増幅用トランジスタを共通化して一つの増幅用トランジスタとして構成すると同時に、差動増幅回路（差動対）を形成する増幅回路と利得調整回路とを接続する端子の電位を調整するための電位調整用抵抗を用いることにより、入力負荷容量が小さく広帯域化が可能になると同時に、差動増幅回路（差動対）の動作点ずれを解消し、高周波入力時における高調波歪みの低減が可能な利得可変回路を実現することができる。
【００５０】
第三に、対となる増幅回路それぞれの増幅用トランジスタを共通化しない場合であっても、差動増幅回路（差動対）を形成する増幅回路と利得調整回路とを接続する端子の電位を調整するための電位調整用抵抗を用いることにより、差動増幅回路（差動対）の動作点ずれを解消し、高周波入力時における高調波歪みの低減が可能な利得可変回路を実現することができる。
【００５１】
第四に、差動増幅回路（差動対）を形成する少なくとも一組以上の増幅回路について、当該増幅回路の増幅用トランジスタのエミッタ側に接続されるエミッタ抵抗を削除することにより、利得可変幅が大きく、且つ、部品点数が少なく、且つ、回路レイアウトの自由度を増大することが可能な利得可変回路を実現することができる。
【００５２】
第五に、差動増幅回路（差動対）と並列に当該差動増幅回路の利得を調整する利得調整回路を接続することにより、電源電圧端子間方向に接続されたトランジスタ・抵抗の個数を低減し、低電源電圧化引いては低消費電力化に適した利得可変回路を実現することができる。さらに、差動増幅回路（差動対）を形成する増幅回路の増幅用トランジスタのエミッタ側に接続するエミッタ抵抗を削除する構成とすることにより、さらなる低電源電圧化引いては低消費電力化を可能とするとともに、部品点数が少なく、且つ、回路レイアウトの自由度を増大可能な利得可変回路を実現することができる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明に係る利得可変回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。
【００５４】
（本発明の第一の実施の形態）
図１に、本発明に係る利得可変回路の第一の実施の形態の回路構成を示す。図１に示す利得可変回路１０において、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１１の利得可変回路１０ｅの場合と同様であり、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＤＵＴ／ＤＵＣ，端子ＤＬＴ／ＤＬＣ，端子ＱＴ／ＱＣの意味についても、図１１の利得可変回路１０ｅの場合と同様である。
【００５５】
つまり、端子ＶＣＣはコレクタ側電源電圧端子（第一の電源電圧端子）、端子ＶＥＥはエミッタ側電源電圧端子（第二の電源電圧端子）、端子ＶＣＳは定電流源用電圧端子、端子ＤＵＴ／ＤＵＣは第一の増幅用トランジスタＴ１を含む第一の増幅回路と第二の増幅用トランジスタＴ２を含む第二の増幅回路とからなる上部差動対（すなわち差動入力信号を増幅する差動増幅回路）への差動入力電圧端子（すなわち増幅用の入力信号となる差動入力信号の入力端子）、端子ＤＬＴ／ＤＬＣは第一の利得調整用トランジスタＴ３と第二の利得調整用トランジスタＴ４とからなる下部差動対（すなわち上部差動対（差動増幅回路）の利得を調整する利得調整回路）への差動入力電圧端子（すなわち利得を調整するための利得調整信号の入力端子）、端子ＱＴ／ＱＣは差動出力端子（すなわち上部差動対（差動増幅回路）の増幅後の出力信号となる差動出力信号の出力端子）である。
【００５６】
まず、図１の利得可変回路１０の回路構成について説明する。図１の利得可変回路１０においては、第一の増幅用トランジスタＴ１、第一の増幅用トランジスタＴ１のコレクタ側に接続する第一のコレクタ抵抗である抵抗Ｒ１、第一の増幅用トランジスタＴ１のエミッタ側にそれぞれ並列接続する第一のエミッタ抵抗である抵抗Ｒ３と第一の二のエミッタ抵抗である抵抗Ｒ５から構成される第一の増幅回路１１と、第一の増幅回路１１と同一構成からなり、第二の増幅用トランジスタＴ２、第二の増幅用トランジスタＴ２のコレクタ側に接続する第二のコレクタ抵抗である抵抗Ｒ２、第二の増幅用トランジスタＴ２のエミッタ側にそれぞれ並列接続する第二のエミッタ抵抗である抵抗Ｒ４と第二の二のエミッタ抵抗である抵抗Ｒ６から構成される第二の増幅回路１２とを備えている。
【００５７】
ここで、第一のコレクタ抵抗である抵抗Ｒ１と第二のコレクタ抵抗である抵抗Ｒ２とのそれぞれのもう一方の端子は、第一の電源電圧端子であるコレクタ側電源電圧端子ＶＣＣに接続されている。
【００５８】
第一の増幅回路１１と第二の増幅回路１２とを構成する第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側は、第一、第二のエミッタ抵抗となる抵抗Ｒ３，Ｒ４を介して共通接続され、また、第一の二、第二の二のエミッタ抵抗となる抵抗Ｒ５，Ｒ６を介して共通接続され、且つ、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのベースに差動入力電圧端子ＤＵＴ／ＤＵＣを介して増幅用の入力信号として差動入力信号を印加することにより、第一、第二のエミッタ抵抗となる抵抗Ｒ３，Ｒ４の場合と第一の二、第二の二のエミッタ抵抗となる抵抗Ｒ５，Ｒ６の場合とで共用される第一、第二の増幅用トランジスタＴ１，Ｔ２は、２種類の組み合わせで差動増幅動作を行って、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのコレクタ端子から増幅後の出力信号となる差動出力信号を出力するという差動増幅回路つまり差動対１３が構成されている。
【００５９】
なお、その差動対１３を構成する第一、第二の増幅回路１１，１２それぞれの第一、第二のエミッタ抵抗となる抵抗Ｒ３，Ｒ４が共通接続された端子と、また、第一の二、第二の二の抵抗となる抵抗Ｒ５，Ｒ６が共通接続された端子とは、それぞれ、第一の利得調整用トランジスタＴ３と第二の利得調整用トランジスタＴ４とを介して、トランジスタＴ５と抵抗Ｒ７とで構成される定電流源１４に接続されるという構成となっており、定電流源１４は、第二の電源電圧端子であるエミッタ側電源電圧端子ＶＥＥに接続される。
【００６０】
ここで、第一、第二のエミッタ抵抗なる抵抗Ｒ３，Ｒ４と第一の二、第二の二の抵抗となる抵抗Ｒ５，Ｒ６との抵抗値は次のような関係にある。
【００６１】
Ｒ３＝Ｒ４≠Ｒ５＝Ｒ６
また、第一の利得調整用トランジスタＴ３と第二の利得調整用トランジスタＴ４とについては、それぞれのエミッタが共通接続されて、差動動作を行う差動対を形成しており、端子ＤＬＴ／ＤＬＣを介して第一，第二の利得調整用トランジスタＴ３，Ｔ４それぞれのベースに利得調整信号として差動電圧（差動信号）を入力することによって、差動増幅回路すなわち差動対１３の利得を調整する利得調整回路を構成している。
【００６２】
次に、図１の利得可変回路１０の利得可変動作について説明する。図１の利得可変回路１０は、第一、第二の増幅用トランジスタＴ１，Ｔ２のコレクタ側・エミッタ側との双方に抵抗が接続されると同時に、交流的に見て、エミッタ側が仮想的に接地された回路構成となっているので、前述の図１２において説明したように、第一、第二の増幅用トランジスタＴ１，Ｔ２の利得も、前述の式（１）の利得Ｇで表される。
【００６３】
但し、図１の利得可変回路１０では、第一の増幅回路１１の第一の増幅用トランジスタＴ１、第二の増幅回路１２の第二の増幅用トランジスタＴ２それぞれのエミッタ側に接続された第一のエミッタ抵抗Ｒ３、第二のエミッタ抵抗Ｒ４、または、第一の二のエミッタ抵抗Ｒ５、第二の二のエミッタ抵抗Ｒ６が、第一、第二の利得調整用トランジスタＴ３，Ｔ４によって切り替えられ、その結果、第一の増幅回路１１、第二の増幅回路１２の利得すなわち差動増幅回路の差動出力端子ＱＴ／ＱＣにおける利得も、第一、第二の利得調整用トランジスタＴ３，Ｔ４のｏｎ，ｏｆｆ状態によって切り替わる。
【００６４】
つまり、第一の利得調整用トランジスタＴ３がｏｎ状態、第二の利得調整用トランジスタＴ４がｏｆｆ状態のときは、第一のエミッタ抵抗Ｒ３、第二のエミッタ抵抗Ｒ４のみに定電流源１４からの電流が流れ、第一の二のエミッタ抵抗Ｒ５、第二の二のエミッタ抵抗Ｒ６には流れないことから、本利得可変回路１０の利得は、前述の式（１）中の抵抗値ＲＥが、第一のエミッタ抵抗Ｒ３、第二のエミッタ抵抗Ｒ４の抵抗値とされて、利得Ｇが定まる。
【００６５】
逆に、第一の利得調整用トランジスタＴ３がｏｆｆ状態、第二の利得調整用トランジスタＴ４がｏｎ状態のときは、第一の二のエミッタ抵抗Ｒ５、第二の二のエミッタ抵抗Ｒ６のみに定電流源１４からの電流が流れ、第一のエミッタ抵抗Ｒ３、第二のエミッタ抵抗Ｒ４には流れないことから、本利得可変回路１０の利得は、前述の式（１）中の抵抗値ＲＥが、第一の二のエミッタ抵抗Ｒ５、第二の二のエミッタ抵抗Ｒ６の抵抗値とされて、利得Ｇが定まる。
【００６６】
なお、第一、第二の利得調整用トランジスタＴ３，Ｔ４のｏｎ／ｏｆｆ状態の切り替えは、差動入力電圧端子ＤＬＴ／ＤＬＣ間に利得調整信号として印加される両者の差動電圧の差の値で決まるものであり、両者の差動電圧の差の値が十分に大きいときは、第一、第二の利得調整用トランジスタＴ３，Ｔ４のいずれか一方のみがｏｎの状態、他方がｏｆｆの状態となり、前述したように、第一のエミッタ抵抗Ｒ３、第二のエミッタ抵抗Ｒ４の抵抗値から、または、第一の二のエミッタ抵抗Ｒ５、第二の二のエミッタ抵抗Ｒ６の抵抗値から、差動出力端子ＱＴ／ＱＣにおける利得Ｇが定まる。
【００６７】
しかしながら、利得調整信号として印加される両者の差動電圧の差の値が十分には大きくない場合は、両者の差動電圧の差の値に応じた比率で、第一、第二の利得調整用トランジスタＴ３，Ｔ４それぞれに定電流源１４からの電流が流れる。ここで、利得調整用トランジスタＴ３，Ｔ４それぞれに流れる電流は、定電流源１４からの電流であるので、両者の電流の和は常に一定である。このように、差動電圧の差が十分には大きくない場合は、本利得可変回路１０の利得は、第一の利得調整用トランジスタＴ３が完全なｏｎ状態、第二の利得調整用トランジスタＴ４が完全なｏｆｆ状態のときの利得と、第一の利得調整用トランジスタＴ３が完全なｏｆｆ状態、第二の利得調整用トランジスタＴ４が完全なｏｎ状態のときの利得との間の中間的な値を取ることになる。
【００６８】
以上から、差動入力電圧端子ＤＬＴ／ＤＬＣ間に利得調整信号として印加される差動電圧の差の値を調整することによって、図１の利得可変回路１０の利得を、連続的に変化させることが可能であることがわかる。
【００６９】
つまり、増幅用の入力信号となる差動入力信号を、差動対１３（すなわち差動増幅回路）を形成する第一、第二の増幅用トランジスタＴ１，Ｔ２のベースに差動入力電圧端子ＤＵＴ／ＤＵＣを介して印加すると、差動対１３の利得を調整するための利得調整信号として第一、第二の利得調整用トランジスタＴ３，Ｔ４のベースに差動入力電圧端子ＤＬＴ／ＤＬＣを介して印加された差動電圧の差の大きさに応じて、差動対１３（すなわち差動増幅回路）の利得を変更して、第一、第二の増幅用トランジスタＴ１，Ｔ２のコレクタから増幅後の出力信号となる差動出力信号を出力する動作を行う。
【００７０】
ここで、図１に示す利得可変回路１０においては、差動入力電圧端子ＤＵＴ／ＤＵＣに対しては、第一、第二の増幅用トランジスタＴ１，Ｔ２と、それぞれで１個のみのトランジスタで構成されており、増幅用トランジスタの並列数が“１”であり、並列数が“２”であった図１１の利得可変回路１１ｅよりも、入力負荷容量を小さくすることができるため、高周波での利得損失を低減して、より広帯域化を図ることが可能となる。
【００７１】
なお、図１に示す利得可変回路１０においては、差動対１３を形成する第一、第二の増幅回路１１，１２内には、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側に接続したエミッタ抵抗として、第一、第一の二のエミッタ抵抗となる抵抗Ｒ３，Ｒ５、第二、第二の二のエミッタ抵抗となる抵抗Ｒ４，Ｒ６との２個ずつの場合つまり２組の差動対を形成する場合について説明した。
【００７２】
しかし、本発明は、かかる場合に限るものではなく、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側に、２個以上の複数のエミッタ抵抗を並列接続して２組以上の複数の差動対を構成するようにしてもかまわない。また、利得調整回路として、第一、第二の利得調整用トランジスタＴ３，Ｔ４からなる差動回路の構成例を説明したが、例えば、カウンタ回路やシフトレジスタ回路、加算器などの組み合わせによって構成するようにしても良い。
【００７３】
以上のように、本実施の形態においては、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する増幅回路のエミッタ抵抗の他端同士を並列接続して、当該増幅回路の増幅用トランジスタそれぞれのベースに差動入力信号を印加することによって、差動増幅動作を行う差動増幅回路を複数構成することとし、さらに、複数の差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、増幅用トランジスタのエミッタ側に接続したエミッタ抵抗を並列接続した接続点と定電流源との間に接続してなる利得可変回路について、複数の差動増幅回路それぞれの差動増幅動作を行う一方を形成する複数の増幅回路の増幅用トランジスタとコレクタ抵抗とを共通化して一つずつとし、複数の差動増幅回路それぞれの差動増幅動作を行う他方を形成する複数の増幅回路の増幅用トランジスタとコレクタ抵抗とを共通化して一つずつとして構成した場合について示している。
【００７４】
かかる構成とすることによって、前述したように、複数の差動対（差動増幅回路）を形成するために対となる増幅回路それぞれの増幅用トランジスタを共通化して一つの増幅用トランジスタとして構成することにより、増幅用の差動入力信号を入力する入力端子から見て、入力負荷容量を小さくすることができ、もって、広帯域化が可能な利得可変回路を実現することができる。
【００７５】
図２に、本発明の第一の実施の形態として示した利得可変回路１０におけるシミュレーション結果を示す。なお、図２に示す利得可変回路１０のシミュレーションには、回路シミュレータとして汎用的なＳＰＩＣＥ（Simulation Program with Integrated  Circuit Emphasis）を用いて、差動出力端子ＱＴ／ＱＣにおける利得可変範囲を算出した結果を示している。また、比較のため、図１１に示した第一の従来例の利得可変回路１０ｅのシミュレーション結果も同時に示している。
【００７６】
図２のシミュレーション結果に示すように、本発明の第一の実施の形態における利得可変回路１０は、第一の従来例における利得可変回路１０ｅよりも高周波における利得低下が小さい、すなわち、高周波側に帯域が伸び、広帯域化が図られていることがわかる。
【００７７】
例えば、図２に示すように、第一の実施の形態における利得可変回路１０においては、周波数５０ＧＨｚの高周波信号を増幅用の入力信号として差動入力電圧端子ＤＵＴ／ＤＵＣに入力した場合、利得調整信号として差動入力電圧端子ＤＬＴ／ＤＬＣに入力する差動信号の電圧値を変化させることにより、−５．０ｄＢから２．５ｄＢまでの利得可変範囲が得られる。一方、第一の従来例における利得可変回路１０ｅにおいては、利得が−１０．０ｄＢから−５．０ｄＢ程度まで低下しており、図１の利得可変回路１０の回路構成により、５０ＧＨｚという高周波帯域においても、利得の低下が軽減されていることがわかる。
【００７８】
（本発明の第二の実施の形態）
図３に、本発明に係る利得可変回路の第二の実施の形態の回路構成を示す。図３に示す利得可変回路１０ａにおいて、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１の利得可変回路１０の場合と同様であり、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＤＵＴ／ＤＵＣ，端子ＤＬＴ／ＤＬＣ，端子ＱＴ／ＱＣの意味についても、図１の利得可変回路１０の場合と同様である。
【００７９】
図３の利得可変回路１０ａの回路構成について説明する。図３の利得可変回路１０ａは、第一の実施の形態として図１に示した利得可変回路１０と基本的には類似した構成であり、第一の増幅用トランジスタＴ１、第一のコレクタ抵抗である抵抗Ｒ１、第一、第一の二のエミッタ抵抗である抵抗Ｒ３，Ｒ５から構成される第一の増幅回路１１ａと、第一の増幅回路１１ａと同一構成からなり、第二の増幅用トランジスタＴ２、第二のコレクタ抵抗である抵抗Ｒ２、第二、第二の二のエミッタ抵抗である抵抗Ｒ４，Ｒ６から構成される第二の増幅回路１２ａとが差動増幅回路つまり差動対１３ａを構成している。
【００８０】
すなわち、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側が、第一、第二のエミッタ抵抗となる抵抗Ｒ３，Ｒ４を介して共通接続され、また、第一の二、第二の二のエミッタ抵抗となる抵抗Ｒ５，Ｒ６を介して共通接続されており、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのベースに増幅用の差動入力信号を印加することにより、第一、第二のエミッタ抵抗となる抵抗Ｒ３，Ｒ４の場合と第一の二、第二の二のエミッタ抵抗となる抵抗Ｒ５，Ｒ６の場合とで共用される第一、第二の増幅用トランジスタＴ１，Ｔ２は、２種類の組み合わせで差動増幅動作を行って、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのコレクタ端子から増幅後の出力信号となる差動出力信号を出力するという差動増幅回路つまり差動対１３ａが構成されている。
【００８１】
さらに、その差動対１３ａは、当該差動対１３ａの利得を調整する利得調整回路を構成する第一、第二の利得調整用トランジスタＴ３，Ｔ４を介して、トランジスタＴ５と抵抗Ｒ７とで構成される定電流源１４に接続されるという構成となっており、定電流源１４は、第二の電源電圧端子であるエミッタ側電源電圧端子ＶＥＥに接続される。
【００８２】
しかし、図３の利得可変回路１０ａは、図１の利得可変回路１０とは異なり、第一の増幅回路１１ａ中の第一の増幅用トランジスタＴ１、第二の増幅回路１２ａ中の第二の増幅用トランジスタＴ２それぞれのエミッタに接続されている第一の二、第二の二のエミッタ抵抗である抵抗Ｒ５，Ｒ６が共通接続された端子と利得調整回路の第二の利得調整用トランジスタＴ４のコレクタ端子との間に抵抗Ｒ８がさらに挿入されて接続されている。
【００８３】
抵抗Ｒ８は、第二の利得調整用トランジスタＴ４の第一の増幅回路１１ａ側および前記第二の増幅回路１２ａ側との接続点の電位を調整して、差動対１３ａの動作点ずれを低減するための電位調整用抵抗であり、抵抗Ｒ８の挿入により、第二の利得調整用トランジスタＴ４の第一の増幅回路１１ａ側および第二の増幅回路１２ａ側との接続点の電位が調整されて、第一、第二の利得調整用トランジスタＴ３，Ｔ４の両者におけるコレクタ・バイアス電位を等しくすることが可能となり、従来技術において課題であった高周波における高調波歪みを低減することが可能となる。
【００８４】
以下、高周波における高調波歪みを低減する利得可変回路１０ａの動作について、第一の実施の形態における図１の利得可変回路１０と対比しながら説明する。図３の利得可変回路１０ａ、図１の利得可変回路１０では、いずれも、通常、第一、第二の増幅用トランジスタＴ１，Ｔ２のサイズは同一であり、且つ、バイアス時は、第一、第二の増幅用トランジスタＴ１，Ｔ２のベースそれぞれに差動入力電圧端子ＤＵＴ／ＤＵＣを介して印加される増幅用の差動入力信号間の平均電位は同じであることから、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれを流れるバイアス電流は同量である。
【００８５】
ここで、第一、第二の増幅用トランジスタＴ１，Ｔ２のエミッタ側に接続されている第一、第二、第一の二、第二の二のエミッタ抵抗Ｒ３〜Ｒ６の抵抗値については、第一、第二の利得調整用トランジスタＴ３，Ｔ４のｏｎ／ｏｆｆ状態を切り替えることによって、第一、第二のエミッタ抵抗の抵抗Ｒ３，Ｒ４に定電流源１４から電流が流れる場合と、第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６に定電流源１４から電流が流れる場合との両者の場合において、第一、第二の増幅回路１１ａ，１２ａからなる差動増幅回路つまり差動対１３ａの利得を異ならせるために、
Ｒ３＝Ｒ４≠Ｒ５＝Ｒ６
となっている。
【００８６】
その結果、第一、第二のエミッタ抵抗の抵抗Ｒ３，Ｒ４が共通接続された端子と、第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６が共通接続された端子との間では、電位が異なることになる。ここで、第一の実施の形態における図１の利得可変回路１０の場合、第一、第二のエミッタ抵抗の抵抗Ｒ３，Ｒ４は、第一の利得調整用トランジスタＴ３のコレクタ側に、第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６は、第二の利得調整用トランジスタＴ４のコレクタ側に、それぞれ接続されていることから、第一、第二の利得調整用トランジスタＴ３，Ｔ４の両者におけるコレクタ・バイアス電位も異なってしまい、高周波入力時に高調波歪みが発生し易くなる。
【００８７】
しかしながら、本実施の形態における図３の利得可変回路１０ａの場合は、図１の利得可変回路１０とは異なり、第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６が共通接続された端子と第二の利得調整用トランジスタＴ４のコレクタ端子との間には、前述したように、第一、第二の利得調整用トランジスタＴ３，Ｔ４のコレクタ・バイアス電位の違いを低減し、高周波入力時の高調波歪みを低減するために、電位調整用抵抗として抵抗Ｒ８が挿入されている。特に、抵抗Ｒ８の抵抗値について、以下の条件が成り立つようにすれば、第一、第二の利得調整用トランジスタＴ３，Ｔ４のコレクタ・バイアス電位を等しくすることができる。
【００８８】
Ｒ８＝（Ｒ３−Ｒ５）／２＝（Ｒ４−Ｒ６）／２        …（２）
第一、第二の利得調整用トランジスタＴ３，Ｔ４のコレクタ・バイアス電位を等しくした場合には、第一、第二の増幅回路１１ａ，１２ａからなる差動増幅回路つまり差動対１３ａの動作点ずれを防止して、高周波入力時の高調波歪みの発生を大幅に抑制することができる。なお、抵抗Ｒ８の抵抗値が、式（２）で表される値に完全に等しくない場合であっても、ほぼ等しい近接する抵抗値に設定するようにすれば、第一、第二の利得調整用トランジスタＴ３，Ｔ４のコレクタ・バイアスも近接する値とすることができ、相応の高調波歪みの低減効果を得ることができる。
【００８９】
なお、第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６の共通接続端子への抵抗Ｒ８の挿入によっても、本発明の第一の実施の形態における図１の利得可変回路１０の効果として説明した広帯域化が可能であるという効果が損なわれることは無い。これは、広帯域化に寄与するための「差動入力電圧端子ＤＵＴ／ＤＵＣに対して第一、第二の増幅用トランジスタＴ１，Ｔ２の並列数が“１”である」という回路構成については、図１の利得可変回路１０と変わらないためである。すなわち、本実施の形態における図３の利得可変回路１０ａでは、本発明の第一の実施の形態における図１の利得可変回路１０の効果であった広帯域化と、本実施の形態に特有の効果である高調波歪みの低減という二つの効果を、同時に達成することが可能である。
【００９０】
なお、図３に示す利得可変回路１０ａにおいても、図１の利得可変回路１０の場合と同様に、差動対１３ａを形成する第一、第二の増幅回路１１ａ，１２ａ内には、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側に接続したエミッタ抵抗として、第一、第一の二のエミッタ抵抗となる抵抗Ｒ３，Ｒ５、第二、第二の二のエミッタ抵抗となる抵抗Ｒ４，Ｒ６との２個ずつの場合つまり２組の差動対を形成する場合について説明した。
【００９１】
しかし、本発明は、かかる場合に限るものではなく、第一の実施の形態において説明したように、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側に、２個以上の複数のエミッタ抵抗を並列接続して２組以上の複数の差動対を構成するようにしてもかまわない。また、利得調整回路として、第一、第二の利得調整用トランジスタＴ３，Ｔ４からなる差動回路の構成例を説明したが、例えば、カウンタ回路やシフトレジスタ回路、加算器などの組み合わせによって構成するようにしても良い。
【００９２】
以上のように、本実施の形態においては、第一の実施の形態にて説明した図１の利得可変回路１０と同様の回路構成において、差動増幅回路（差動対）を形成する複数の増幅回路のうち少なくとも一組以上の増幅回路について、利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗を電位調整用抵抗として当該接続点と利得調整回路との間に接続している場合について示している。
【００９３】
かかる構成とすることによって、前述したように、複数の差動対（差動増幅回路）を形成するために対となる増幅回路それぞれの増幅用トランジスタを共通化して一つの増幅用トランジスタとして構成すると同時に、差動増幅回路（差動対）を形成する増幅回路と利得調整回路とを接続する端子の電位を調整するための電位調整用抵抗を用いることにより、入力負荷容量が小さく広帯域化が可能になると同時に、差動増幅回路（差動対）の動作点ずれを解消し、もって、高周波入力時における高調波歪みの低減が可能な利得可変回路を実現することができる。
【００９４】
図４に、本発明の第二の実施の形態として示した利得可変回路１０ａにおけるシミュレーション結果を示す。なお、図４に示す利得可変回路１０ａのシミュレーションについては、汎用的な回路シミュレータＳＰＩＣＥを用いて行っており、差動入力電圧端子ＤＵＴ／ＤＵＣに１０ＧＨｚ，２００ｍＶｐｐという高周波の正弦波からなる入力電圧を入力した場合の差動出力端子ＱＴ／ＱＣにおける出力電圧の周波数特性を算出した結果を示している。
【００９５】
図４のシミュレーション結果に示すように、本発明の第二の実施の形態における利得可変回路１０ａは、差動増幅回路（差動対１３ａ）を形成する第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれの二つのエミッタ抵抗のうち第一の二、第二の二のエミッタ抵抗の抵抗Ｒ５，Ｒ６が共通接続された端子と第二の利得調整用トランジスタＴ４のコレクタ端子との間に電位調整用抵抗として抵抗Ｒ８を挿入して、第一、第二の利得調整用トランジスタＴ３，Ｔ４のコレクタ・バイアス電位を等しくすることによって、差動増幅回路（差動対１３ａ）の動作点のずれを防止することができ、差動出力端子ＱＴ／ＱＣにおける出力電圧波形は、差動入力電圧端子ＤＵＴ／ＤＵＣに入力した入力電圧波形とほぼ同様の歪みが少ない正弦波が得られており、１０ＧＨｚという高周波の正弦波が入力された場合においても、高調波歪みがほとんど発生していないことがわかる。
【００９６】
（本発明の第三の実施の形態）
図５に、本発明に係る利得可変回路の第三の実施の形態の回路構成を示す。図５に示す利得可変回路１０ｂにおいて、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１の利得可変回路１０の場合と同様であり、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＤＵＴ／ＤＵＣ，端子ＤＬＴ／ＤＬＣ，端子ＱＴ／ＱＣの意味についても、図１の利得可変回路１０の場合と同様である。
【００９７】
図５の利得可変回路１０ｂの回路構成について説明する。図５の利得可変回路１０ｂは、第一の従来例として図１１に示した利得可変回路１０ｅと類似した構成であり、第一の増幅回路１１ｂと第二の増幅回路１２ｂとからなる差動対１３ｂと、差動対１３ｂの第一の増幅回路１１ｂと第二の増幅回路１２ｂとの両者の利得を調整する利得調整回路となる第一、第二の利得調整用トランジスタＴ５，Ｔ６と、差動対１３ｂへ定電流を供給する定電流源１４と、から構成されている。
【００９８】
差動入力電圧端子ＤＬＴ／ＤＬＣを介して第一、第二の利得調整用トランジスタＴ５，Ｔ６のベースに利得調整信号として印加される差動信号の値に応じて、差動対１３ｂの第一の増幅回路１１ｂと第二の増幅回路１２ｂとのそれぞれに内蔵の並列接続された第一、第二の増幅用トランジスタＴ１，Ｔ２、第三、第四の増幅用トランジスタＴ３，Ｔ４の２組の増幅回路からなる差動対の利得が調整された差動動作を行って、増幅された出力信号が差動対１３ｂの差動出力端子ＱＴ／ＱＣから出力される。
【００９９】
すなわち、図５の利得可変回路１０ｂにおいては、図１１の利得可変回路１１ｅの場合と同様に、第一の増幅用トランジスタＴ１、第一の増幅用トランジスタＴ１のコレクタ側に接続する第一のコレクタ抵抗である抵抗Ｒ１、第一の増幅用トランジスタＴ１のエミッタ側に接続する第一のエミッタ抵抗である抵抗Ｒ３からなる増幅回路と、第一のコレクタ抵抗である抵抗Ｒ１にコレクタを接続した第二のトランジスタＴ２、第二の増幅用トランジスタＴ２のエミッタ側に接続する第二のエミッタ抵抗である抵抗Ｒ４からなる増幅回路との二つの増幅回路から構成される第一の増幅回路１１ｂと、第一の増幅回路１１ｂと同一構成からなり、第三の増幅用トランジスタＴ３、第三の増幅用トランジスタＴ３のコレクタ側に接続する第三のコレクタ抵抗である抵抗Ｒ２、第三の増幅用トランジスタＴ３のエミッタ側に接続する第三のエミッタ抵抗である抵抗Ｒ５とからなる増幅回路と、第三のコレクタ抵抗である抵抗Ｒ２にコレクタを接続した第四のトランジスタＴ４、第四の増幅用トランジスタＴ４のエミッタ側に接続する第四のエミッタ抵抗である抵抗Ｒ６からなる増幅回路との二つの増幅回路から構成される第二の増幅回路１２ｂとを備えている。
【０１００】
ここで、第一のコレクタ抵抗である抵抗Ｒ１と第三のコレクタ抵抗である抵抗Ｒ２とのそれぞれのもう一方の端子は、第一の電源電圧端子であるコレクタ電源電圧端子ＶＣＣに接続されている。
【０１０１】
第一の増幅回路１１、第二の増幅回路１２内のそれぞれの二つの増幅回路を構成する二つの増幅用トランジスタのうち第一、第四の増幅用トランジスタＴ１，Ｔ４と第二、第三の増幅用トランジスタＴ２，Ｔ３それぞれのエミッタ側は、第一、第四のエミッタ抵抗となる抵抗Ｒ３，Ｒ６とを介して共通接続され、また、第二、第三の抵抗となる抵抗Ｒ４，Ｒ５とを介して共通接続され、且つ、ベース端子が共通接続された第一、第二の増幅用トランジスタＴ１，Ｔ２とベース端子が共通接続された第三、第四の増幅用トランジスタＴ３，Ｔ４とのそれぞれのベースには、差動入力電圧端子ＤＵＴ／ＤＵＣを介して増幅用の入力信号として差動入力信号を印加する構成となっている。
【０１０２】
第一、第二の増幅用トランジスタＴ１，Ｔ２と第三、第四の増幅用トランジスタＴ３，Ｔ４とのそれぞれのベースに差動入力信号を印加することにより、第一、第四のエミッタ抵抗となる抵抗Ｒ３，Ｒ６が共通接続された場合と第二、第三の抵抗となる抵抗Ｒ４，Ｒ５が共通接続された場合とで、第一、第四の増幅用トランジスタＴ１，Ｔ４と第二、第三の増幅用トランジスタＴ２，Ｔ３とは、それぞれの組み合わせで差動増幅動作を行って、コレクタ端子が共通接続された第一、第二の増幅用トランジスタＴ１，Ｔ２と、コレクタ端子が共通接続された第三、第四の増幅用トランジスタＴ３，Ｔ４とのそれぞれのコレクタ端子から増幅後の出力信号となる差動出力信号を出力するという差動増幅回路つまり差動対１３ｂが構成されている。
【０１０３】
なお、その差動対１３ｂを構成する第一、第二の増幅回路１１ｂ，１２ｂそれぞれの第一、第四のエミッタ抵抗となる抵抗Ｒ３，Ｒ６が共通接続された端子と、また、第二、第三の抵抗となる抵抗Ｒ４，Ｒ５が共通接続された端子とは、それぞれ、第一の利得調整用トランジスタＴ５と第二の利得調整用トランジスタＴ６とを介して、トランジスタＴ７と抵抗Ｒ８とで構成される定電流源１４に接続されるという構成となっており、定電流源１４は、第二の電源電圧端子であるエミッタ側電源電圧端子ＶＥＥに接続される。
【０１０４】
ここで、図１１の利得可変回路１０ｅの場合と同様に、第一、第四のエミッタ抵抗となる抵抗Ｒ３，Ｒ６と第二、第三の抵抗となる抵抗Ｒ４，Ｒ５との抵抗値は次のような関係にある。
【０１０５】
Ｒ３＝Ｒ６≠Ｒ４＝Ｒ５
また、第一の利得調整用トランジスタＴ５と第二の利得調整用トランジスタＴ６とについては、それぞれのエミッタが共通接続されて、差動動作を行う差動対を形成しており、差動入力電圧端子ＤＬＴ／ＤＬＣを介して第一，第二の利得調整用トランジスタＴ５，Ｔ６それぞれのベースに利得調整信号として差動電圧（差動信号）を入力することによって、差動増幅回路すなわち差動対１３ｂの利得を調整する利得調整回路を構成している。
【０１０６】
しかし、本実施の形態における図５の利得可変回路１０ｂの場合は、第一の従来例に示した図１１の利得可変回路１０ｅとは異なり、第一の増幅回路１１ｂ中の第一の増幅用トランジスタＴ１、第二の増幅回路１２ｂ中の第四の増幅用トランジスタＴ４それぞれのエミッタ側の第一、第四のエミッタ抵抗である抵抗Ｒ３，Ｒ６が共通接続された端子と利得調整回路の第一の利得調整用トランジスタＴ５のコレクタ端子との間には、第二の実施の形態における図３の利得可変回路１０ａの場合と同様に、抵抗Ｒ７がさらに挿入されて接続されている。
【０１０７】
抵抗Ｒ７は、第二の実施の形態における図３の利得可変回路１０ａの抵抗Ｒ８と同様に、第一の利得調整用トランジスタＴ５の第一の増幅回路１１ｂ中の増幅用トランジスタＴ１側および第二の増幅回路１２ｂ中の増幅用トランジスタＴ４側との接続点の電位を調整して、差動対１３ｂの動作点ずれを低減するための電位調整用抵抗であり、抵抗Ｒ７の挿入により、第一の利得調整用トランジスタＴ５の第一の増幅回路１１ｂ中の増幅用トランジスタＴ１側および第二の増幅回路１２ｂ中の増幅用トランジスタＴ４側との接続点の電位が調整されて、第一、第二の利得調整用トランジスタＴ５，Ｔ６の両者におけるコレクタ・バイアス電位を等しくすることが可能となり、従来技術において課題であった高周波における高調波歪みを低減することが可能となる。
【０１０８】
なお、図５の利得可変回路１０ｂにおいては、図１１の利得可変回路１０ｅにおいて差動対の高周波ピーキング効果を得るために挿入していた容量Ｃ１を削除し、また、図１１の利得可変回路１０ｅにおいて第一、第二の利得調整用トランジスタＴ５，Ｔ６の差動対に印加される利得調整信号の利得に対する感度低減効果を得るために挿入していた抵抗（図１１における抵抗Ｒ７）を削除している。
【０１０９】
但し、図１１の利得可変回路１０ｅにおける容量Ｃ１、抵抗Ｒ７により得られる効果は、本発明の第三の実施の形態における図５の利得可変回路１０ｂに対する本質的な効果を得るものでは無いため、図５の利得可変回路１０ｂでは、利得可変回路１０ｅに示す容量Ｃ１、抵抗Ｒ７を削除しているが、場合によっては、図５の利得可変回路１０ｂに対して、さらに追加して構成するようにしてもかまわない。
【０１１０】
また、本実施の形態に示す図５の利得可変回路１０ｂは、第二の実施の形態として前述した図３の利得可変回路１０ａとの回路構成とも類似した回路構成である。
【０１１１】
つまり、第二の実施の形態の図３の利得可変回路１０ａにおいては、第一、第二の増幅回路１１ａ，１２ａ内それぞれに、抵抗値が異なる二つのエミッタ抵抗（第一、第一の二のエミッタ抵抗Ｒ３，Ｒ５、第二、第二の二のエミッタ抵抗Ｒ４，Ｒ６）を、一つの第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれで共用する形に並列接続して、利得が異なる二つの増幅回路を構成していた。
【０１１２】
しかし、図５の利得可変回路１０ｂにおいては、第一、第二の増幅回路１１ｂ，１２ｂ内それぞれで、二つの増幅回路について一つの増幅用トランジスタを共用するのではなく、二つの増幅回路それぞれで、第一、第二の増幅用トランジスタＴ１，Ｔ２、第三、第四の増幅用トランジスタＴ３，Ｔ４と、一つずつの増幅用トランジスタを割り当てるように構成している点が異なっている。
【０１１３】
なお、図３の利得可変回路１０ａにおいては、電位調整用抵抗の抵抗（図３における抵抗Ｒ８）を、第二の利得調整用トランジスタ（図３における第二の利得調整用トランジスタＴ４）のコレクタ端子側に接続する場合を示しているが、本実施の形態の図５の利得可変回路１０ｂにおいては、電位調整用抵抗の抵抗Ｒ７を、第一の利得調整用トランジスタＴ５のコレクタ端子側に接続している場合を示している。
【０１１４】
次に、図５の利得可変回路１０ｂの動作について説明する。図５の利得可変回路１０ｂにおいては、前述したように、第一、第四の増幅用トランジスタＴ１，Ｔ４それぞれのエミッタ側に接続した第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６が共通接続された端子と第一の利得調整用トランジスタＴ５のコレクタ端子との間には、第一の利得調整用トランジスタＴ５の第一の増幅回路１１ｂ中の増幅用トランジスタＴ１側および第二の増幅回路１２ｂ中の増幅用トランジスタＴ４側との接続点の電位を調整する電位調整用抵抗として、抵抗Ｒ７がさらに挿入される。
【０１１５】
抵抗Ｒ７がさらに挿入されることにより、第一、第二の利得調整用トランジスタＴ５，Ｔ６の両者におけるコレクタ・バイアス電位を等しくすることが可能であり、第二の実施の形態に示した図３の利得可変回路１０ａの場合と同様に、利得調整用トランジスタＴ５，Ｔ６のコレクタ・バイアス電位が異なることから生じる、高周波における高調波歪みが増大するという従来技術における課題が緩和される。
【０１１６】
以下、高周波における高調波歪みを低減する利得可変回路１０ｂの動作について、第一の従来例における図１１の利得可変回路１０ｅと対比しながら説明する。図５の利得可変回路１０ｂ、図１１の利得可変回路１０ｅでは、いずれも、通常、第一〜第四の増幅用トランジスタＴ１〜Ｔ４のサイズは同一であり、且つ、バイアス時は、第一〜第四の増幅用トランジスタＴ１〜Ｔ４のベースそれぞれに差動入力電圧端子ＤＵＴ／ＤＵＣを介して印加される増幅用の差動入力信号間の平均電位は同じであることから、第一〜第四の増幅用トランジスタＴ１〜Ｔ４それぞれを流れるバイアス電流は同量である。
【０１１７】
ここで、第一〜第四の増幅用トランジスタＴ１〜Ｔ４のエミッタ側に接続されている第一〜第四のエミッタ抵抗Ｒ３〜Ｒ６の抵抗値については、前述したように、第一、第二の利得調整用トランジスタＴ５，Ｔ６のｏｎ／ｏｆｆ状態を切り替えることによって、第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６に定電流源１４から電流が流れる場合と、第二、第三のエミッタ抵抗の抵抗Ｒ４，Ｒ５に定電流源１４から電流が流れる場合との両者の場合について、第一、第二の増幅回路１１ｂ，１２ｂからなる差動増幅回路つまり差動対１３ａの利得を異ならせるために、
Ｒ３＝Ｒ６≠Ｒ４＝Ｒ５
となっている。
【０１１８】
その結果、第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６が共通接続された端子と、第二、第三のエミッタ抵抗の抵抗Ｒ４，Ｒ５が共通接続された端子との間では、電位が異なることになる。ここで、第一の従来例における図１１の利得可変回路１０ｅの場合、第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６は、第一の利得調整用トランジスタＴ５のコレクタ側に、第二、第三のエミッタ抵抗の抵抗Ｒ４，Ｒ５は、第二の利得調整用トランジスタＴ６のコレクタ側に、それぞれ接続されていることから、第一、第二の利得調整用トランジスタＴ５，Ｔ６の両者におけるコレクタ・バイアス電位も異なってしまい、高周波入力時に高調波歪みが発生し易くなる。
【０１１９】
しかしながら、本実施の形態における図５の利得可変回路１０ｂは、図１１の利得可変回路１０ｅとは異なり、第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６が共通接続された端子と第一の利得調整用トランジスタＴ５のコレクタ端子との間には、前述したように、第一、第二の利得調整用トランジスタＴ５，Ｔ６のコレクタ・バイアス電位の違いを低減し、高周波入力時の高調波歪みを低減するために、電位調整用抵抗として抵抗Ｒ７が挿入されている。
【０１２０】
特に、抵抗Ｒ７の抵抗値について、以下の条件が成り立つようにすれば、第一、第二の利得調整用トランジスタＴ５，Ｔ６のコレクタ・バイアス電位を等しくすることができ、その高調波歪み低減効果も大きくすることができる。
【０１２１】
Ｒ７＝（Ｒ４−Ｒ３）／２＝（Ｒ５−Ｒ６）／２        …（３）
ここで、抵抗Ｒ７の抵抗値が、式（３）で表される値に完全に等しくない場合であっても、ほぼ等しい近接する抵抗値に設定するようにすれば、第一、第二の利得調整用トランジスタＴ５，Ｔ６のコレクタ・バイアスも近接する値とすることができ、相応の高調波歪みの低減効果を得ることができる。
【０１２２】
なお、図５に示す利得可変回路１０ｂにおいて、差動対１３ｂを形成する第一、第二の増幅回路１１ｂ，１２ｂ内には、第一、第二の増幅用トランジスタＴ１，Ｔ２と第三、第四の増幅用トランジスタＴ３，Ｔ４とのそれぞれからなる２個ずつの増幅回路を備えた場合つまり２組の差動対を形成する場合について説明した。しかし、本発明は、かかる場合に限るものではなく、コレクタ抵抗を共通接続し、且つ、ベース端子を共通接続した２個以上の複数の増幅用トランジスタを用いて２組以上の複数の差動対を構成するようにしてもかまわない。また、利得調整回路として、第一、第二の利得調整用トランジスタＴ５，Ｔ６からなる差動回路の構成例を説明したが、例えば、カウンタ回路やシフトレジスタ回路、加算器などの組み合わせによって構成するようにしても良い。
【０１２３】
以上のように、本実施の形態においては、前述した第一、第二の実施の形態のように、一つの増幅用トランジスタを共用する形態とは異なり、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路を複数備え、差動対を形成する増幅回路のエミッタ抵抗の他端同士を並列接続して、当該増幅回路の増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成することとし、さらに、複数の差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、増幅回路の増幅用トランジスタのエミッタ側に接続したエミッタ抵抗の他端を並列接続した接続点と定電流源との間に接続してなる利得可変回路において、差動増幅回路（差動対）を形成する複数の増幅回路のうち少なくとも一組以上の増幅回路について、利得調整回路の当該増幅回路側との接続点の電位を調整するための抵抗を電位調整用抵抗として当該接続点と利得調整回路との間に接続している場合について示している。
【０１２４】
さらに、本実施の形態においては、差動対を形成する増幅回路の増幅用トランジスタそれぞれのベースに印加する差動入力信号を、複数の差動増幅回路（差動対）について、共通化して同一の信号とする場合についても示している。
【０１２５】
かかる構成とすることによって、第二の実施の形態の場合とは異なり、対となる増幅回路それぞれの増幅用トランジスタを共通化しない場合であっても、前述したように、差動増幅回路（差動対）を形成する増幅回路と利得調整回路とを接続する端子の電位を調整するための電位調整用抵抗を用いることにより、差動増幅回路（差動対）の動作点ずれを解消し、もって、高周波入力時における高調波歪みの低減が可能な利得可変回路を実現することができる。
【０１２６】
図６に、本発明の第三の実施の形態として示した利得可変回路１０ｂにおけるシミュレーション結果を示す。なお、図６に示す利得可変回路１０ｂのシミュレーションについては、汎用的な回路シミュレータＳＰＩＣＥを用いて行っており、差動入力電圧端子ＤＵＴ／ＤＵＣに１０ＧＨｚ，８００ｍＶｐｐという高周波の正弦波からなる入力電圧を入力した場合の差動出力端子ＱＴ／ＱＣにおける出力電圧の周波数特性を算出した結果を示している。
【０１２７】
図６のシミュレーション結果に示すように、本発明の第三の実施の形態における利得可変回路１０ｂは、差動増幅回路（差動対１３ｂ）を形成する第一〜第四の増幅用トランジスタＴ１〜Ｔ４それぞれのエミッタ抵抗のうち第一、第四のエミッタ抵抗の抵抗Ｒ３，Ｒ６が共通接続された端子と第一の利得調整用トランジスタＴ５のコレクタ端子との間に電位調整用抵抗として抵抗Ｒ７を挿入して、第一、第二の利得調整用トランジスタＴ５，Ｔ６のコレクタ・バイアス電位を等しくすることによって、差動増幅回路（差動対１３ｂ）の動作点のずれを防止することができ、差動出力端子ＱＴ／ＱＣにおける出力電圧波形は、差動入力電圧端子ＤＵＴ／ＤＵＣに入力した入力電圧波形とほぼ同様の歪みが少ない正弦波が得られており、第二の実施の形態に示す利得可変回路１０ａの場合と同様に、１０ＧＨｚという高周波の正弦波が入力された場合においても、高調波歪みがほとんど発生していないことがわかる。
【０１２８】
（本発明の第四の実施の形態）
図７に、本発明に係る利得可変回路の第四の実施の形態の回路構成を示す。図７に示す利得可変回路１０ｃにおいて、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１の利得可変回路１０の場合と同様であり、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＤＵＴ／ＤＵＣ，端子ＤＬＴ／ＤＬＣ，端子ＱＴ／ＱＣの意味についても、図１の利得可変回路１０の場合と同様である。
【０１２９】
図７の利得可変回路１０ｃの回路構成について説明する。図７の利得可変回路１０ｃは、第三の実施の形態として図５に示した利得可変回路１０ｂと類似した構成であり、第一の増幅回路１１ｃと第二の増幅回路１２ｃとからなる差動対１３ｃと、差動対１３ｃの第一の増幅回路１１ｃと第二の増幅回路１２ｃとの両者の利得を調整する利得調整回路となる第一、第二の利得調整用トランジスタＴ５，Ｔ６と、差動対１３ｃへ定電流を供給する定電流源１４と、から構成されている。
【０１３０】
差動入力電圧端子ＤＬＴ／ＤＬＣを介して第一、第二の利得調整用トランジスタＴ５，Ｔ６のベースに利得調整信号として印加される差動信号ＤＬＴ／ＤＬＣの値に応じて、差動対１３ｃの第一の増幅回路１１ｃと第二の増幅回路１２ｃとのそれぞれに内蔵の並列接続された第一、第二の増幅用トランジスタＴ１，Ｔ２、第三、第四の増幅用トランジスタＴ３，Ｔ４の２組の増幅回路からなる差動対の利得が調整された差動動作を行って、増幅された出力信号が、差動対１３ｃの差動出力端子ＱＴ／ＱＣから出力される。
【０１３１】
しかし、図７の利得可変回路１０ｃは、第三の実施の形態に示した図５の利得可変回路１０ｂとは異なり、一方の差動対を構成する増幅用トランジスタのエミッタ側の抵抗が削除された構成とされている。すなわち、例えば、図５の利得可変回路１０ｂにおいて電位調整用抵抗Ｒ７が挿入されていた第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側の第一、第四のエミッタ抵抗の抵抗（図５における抵抗Ｒ３，Ｒ６）が削除されて、もう一方の差動対を構成する第二、第三の増幅用トランジスタＴ２，Ｔ３のエミッタ側にのみ、第二、第三のエミッタ抵抗として抵抗Ｒ３，Ｒ４（図５における抵抗Ｒ４，Ｒ５）が接続された構成とされている。
【０１３２】
かくのごとく、差動増幅回路（差動対１３ｃ）を形成する２つの差動対のうち一方の差動対例えば対となる第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側の抵抗を削除することによって、この差動対を形成する第一、第四の増幅用トランジスタＴ１，Ｔ４における利得は増大し、本利得可変回路１０ｃの利得可変範囲（利得可変幅）は増大する。また、第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側の抵抗を削除しているので、部品点数は削減し、回路レイアウトの自由度も増大するという効果も得られる。
【０１３３】
すなわち、前述した第三の実施の形態における図５の利得可変回路１０ｂの場合は、利得可変幅を増大させるためには、一方の差動対を構成する増幅用トランジスタ例えば第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側の第一、第四のエミッタ抵抗Ｒ３，Ｒ６の抵抗値を十分に小さくすることが必要となる。しかしながら、小さい抵抗値の抵抗は、回路レイアウトにおいて大きな面積を占めてしまい、回路レイアウトの自由度を大きく制限してしまう。
【０１３４】
一方、本実施の形態における図７の利得可変回路１０ｃの場合は、差動対１３ｃの二組の差動対のうち一方を形成する対の増幅回路内のエミッタ抵抗そのものを削除して構成しているので、例えば、図７の場合は、電位調整用抵抗Ｒ５を挿入した差動対側の第一、第二の増幅用トランジスタＴ１，Ｔ４のエミッタ抵抗を削除して構成しているので、図５の利得可変回路１０ｂの場合のような課題を解消することができる。
【０１３５】
なお、図７に示す利得可変回路１０ｃにおいて、差動対１３ｃを形成する第一、第二の増幅回路１１ｃ，１２ｃ内には、第一、第二の増幅用トランジスタＴ１，Ｔ２と第三、第四の増幅用トランジスタＴ３，Ｔ４とのそれぞれからなる２個ずつの増幅回路を備えた場合つまり２組の差動対を形成する場合について説明した。
【０１３６】
しかし、本発明は、かかる場合に限るものではなく、コレクタ抵抗を共通接続し、且つ、ベース端子を共通接続した２個以上の複数の増幅用トランジスタを用いて２組以上の複数の差動対を構成するようにしてもかまわない。また、利得調整回路として、第一、第二の利得調整用トランジスタＴ５，Ｔ６からなる差動回路の構成例を説明したが、例えば、カウンタ回路やシフトレジスタ回路、加算器などの組み合わせによって構成するようにしても良い。
【０１３７】
以上のように、本実施の形態においては、第三の実施の形態にて説明した図５の利得可変回路１０ｂと同様の回路構成において、差動増幅回路（差動対）を形成する複数の増幅回路のうち少なくとも一組以上の増幅回路について、当該増幅回路のエミッタ抵抗を削除して構成している場合を示している。なお、本実施の形態のように、差動増幅回路（差動対）を形成する複数の増幅回路のうち少なくとも一組以上の増幅回路について、当該増幅回路のエミッタ抵抗を削除して構成するような利得可変回路としては、第一、第二の実施の形態の図１，３の利得可変回路１０，１０ａのように、増幅用トランジスタを共有化して一つとした構成であっても、同様に、少なくとも一組以上の増幅回路のエミッタ抵抗を削除した構成とすることができる。
【０１３８】
かかる構成とすることによって、前述したように、差動増幅回路（差動対）を形成する複数の増幅回路のうち少なくとも一組以上の増幅回路について、当該増幅回路の増幅用トランジスタに接続されたエミッタ抵抗を削除することにより、利得可変幅が大きく、且つ、部品点数が少なく、且つ、回路レイアウトの自由度を増大することが可能な利得可変回路を実現することができる。
【０１３９】
図８に、本発明の第四の実施の形態として示した利得可変回路１０ｃにおけるシミュレーション結果を示す。なお、図８に示す利得可変回路１０ｃのシミュレーションについては、汎用的な回路シミュレータＳＰＩＣＥを用いて、差動出力端子ＱＴ／ＱＣにおける利得可変範囲を算出した結果を示しており、比較のために、いずれの差動対のエミッタ抵抗も削除されていない第三の実施の形態の利得可変回路１０ｂにおけるシミュレーション結果も合わせて示している。
【０１４０】
図８のシミュレーション結果に示すように、本発明の第四の実施の形態における利得可変回路１０ｃは、差動対を形成する増幅回路のうち、電位調整用抵抗の抵抗Ｒ５が接続されている第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側の抵抗を削除して、第一、第四の増幅用トランジスタＴ１，Ｔ４のエミッタ側を共通接続した端子と第一の利得調整用トランジスタＴ５のコレクタ側との間に電位調整用抵抗として挿入されている抵抗Ｒ５のみとすることによって、第三の実施の形態における利得可変回路１０ｂよりも、利得可変範囲の上限値を引き伸ばすことができ、利得可変幅が増大していることがわかる。
【０１４１】
（本発明の第五の実施の形態）
図９に、本発明に係る利得可変回路の第五の実施の形態の回路構成を示す。図９に示す利得可変回路１０ｄにおいて、各回路素子（部品）に付されている符号の頭文字“Ｔ”、“Ｒ”、“Ｃ”の意味については、先に説明した図１の利得可変回路１０の場合と同様であり、符号の頭文字が“Ｔ”で始まる回路素子（部品）はバイポーラトランジスタ、“Ｒ”で始まる回路素子（部品）は抵抗、“Ｃ”で始まる回路素子（部品）は容量である。また、端子ＶＣＣ，端子ＶＥＥ，端子ＶＣＳ，端子ＱＴ／ＱＣの意味については、図１の利得可変回路１０の場合と同様である。なお、端子ＤＴ／ＤＣは、第一、第二の増幅用トランジスタＴ１，Ｔ２からなる差動対１３ｄ（差動増幅回路）への差動入力電圧端子（すなわち増幅用の入力信号となる差動入力信号の入力端子）、端子ＧＣは利得調整端子（すなわち差動対１３ｄ（差動増幅回路）の利得を調整するための利得調整信号の入力端子）である。
【０１４２】
図９の利得可変回路１０ｄの回路構成について説明する。図９の利得可変回路１０ｄは、第一の増幅用トランジスタＴ１、第一の増幅用トランジスタＴ１のコレクタ側に接続する第一のコレクタ抵抗である抵抗Ｒ１から構成される第一の増幅回路１１ｄと、第一の増幅回路１１ｄと同一構成からなり、第二の増幅用トランジスタＴ２、第二の増幅用トランジスタＴ２のコレクタ側に接続する第二のコレクタ抵抗である抵抗Ｒ２から構成される第二の増幅回路１２ｄとを備えている。ここで、第一のコレクタ抵抗である抵抗Ｒ１と第二のコレクタ抵抗である抵抗Ｒ２とのそれぞれのもう一方の端子は、第一の電源電圧端子であるコレクタ電源電圧端子ＶＣＣに接続されている。
【０１４３】
第一の増幅回路１１と第二の増幅回路１２とを構成する第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのエミッタ側は共通接続され、且つ、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのベースに差動入力電圧端子ＤＴ／ＤＣを介して増幅用の入力信号として差動入力信号を印加することにより、第一、第二の増幅用トランジスタＴ１，Ｔ２は差動増幅動作を行って、第一、第二の増幅用トランジスタＴ１，Ｔ２それぞれのコレクタ端子から増幅後の出力信号となる差動出力信号を出力するという差動増幅回路つまり差動対１３ｄが構成されている。
【０１４４】
さらに、その差動対１３ｄを構成する第一、第二の増幅回路１１ｄ，１２ｄと並列に、差動対１３ｄ（差動増幅回路）の利得を調整する利得調整回路として利得調整用トランジスタＴ３が接続されており、利得調整用トランジスタＴ３のコレクタは、第一の電源電圧端子である端子ＶＣＣに接続されている。また、利得調整用トランジスタＴ３のエミッタは、第一、第二の増幅用トランジスタＴ１，Ｔ２のエミッタが共通接続されている端子に接続され、さらに、第一、第二の増幅用トランジスタＴ１，Ｔ２および利得調整用トランジスタＴ３のエミッタが共通接続された端子は、トランジスタＴ４と抵抗Ｒ３とで構成される定電流源１４に接続されるという構成となっており、定電流源１４は、第二の電源電圧端子であるエミッタ側電源電圧端子ＶＥＥに接続される。
【０１４５】
図９の利得可変回路１０ｄの動作について説明する。利得調整端子ＧＣに利得調整信号として印加される電位が差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位よりも十分に低い場合は、利得調整回路を構成する利得調整用トランジスタＴ３はｏｆｆ状態となり、定電流源１４から供給される電流は、利得調整用トランジスタＴ３に一切流れることはなく、差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される電位に応じて、差動対１３ｄ（差動増幅回路）を形成する第一、第二の増幅回路１１ｄ，１２ｄの第一、第二の増幅用トランジスタＴ１，Ｔ２のみに流れることになる。
【０１４６】
その結果、第一、第二の増幅回路１１ｄ，１２ｄからなる差動増幅回路すなわち差動対１３ｄは完全なｏｎ状態となり、差動対１３ｄが有する利得（通常の差動増幅回路では、利得は１以上になるように設計される）が、この状態での差動出力端子ＱＴ／ＱＣにおける差動対１３ｄの利得となる。
【０１４７】
逆に、利得調整端子ＧＣに利得調整信号として印加される電位が差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位よりも十分に高い場合には、定電流源１４からの電流は、差動対１３ｄ（差動増幅回路）を形成する第一、第二の増幅用トランジスタＴ１，Ｔ２には一切流れることはなく、利得調整用トランジスタＴ３のみに流れることになる。
【０１４８】
その結果、第一、第二の増幅用トランジスタＴ１，Ｔ２からなる差動増幅回路すなわち差動対１３ｄは完全なｏｆｆ状態となり、差動出力端子ＱＴ／ＱＣにおける差動対１３ｄの利得は１以下となる。
【０１４９】
また、利得調整端子ＧＣに利得調整信号として印加される電位と差動入力電圧端子ＤＴ／ＤＣに増幅用の差動入力信号として印加される平均電位との差が十分な差では無く、前述した２つの場合の中間的な値となっている場合は、差動出力端子ＱＴ／ＱＣにおける利得は、利得調整端子ＧＣに印加される電位が差動入力電圧端子ＤＴ／ＤＣに印加される平均電位よりも十分に低い場合（差動対１３ｄが完全ｏｎ状態の場合）と、利得調整端子ＧＣに印加される電位が差動入力電圧端子ＤＴ／ＤＣに印加される平均電位よりも十分に高い場合（差動対１３ｄが完全ｏｆｆ状態の場合）と、の両者の場合の利得の中間的な値を取ることになる。
【０１５０】
以上のようにして、連続的な利得可変機能が実現されている。第五の実施の形態における図９の利得可変回路１０ｄにおいては、２つの電源電圧端子間（端子ＶＣＣ−端子ＶＥＥ間）に直列接続の状態で挿入されているトランジスタと抵抗の個数が、定電流源１４の構成部品も含めて、それぞれ２つずつであり、第一、第二の従来例として前述した図１１の利得可変回路１０ｅ、図１３の利得可変回路１０ｆにおける差動対のトランジスタ、抵抗の個数（図１１の利得可変回路１０ｅの場合：トランジスタ数３つ、抵抗数３つまたは４つ、図１３の利得可変回路１０ｆの場合：トランジスタ数２つまたは３つ、抵抗数３つまたは２つ）よりも少ない。よって、本実施の形態における利得可変回路１０ｄは、低電源電圧化に適した回路構成であり、低消費電力化も同時に達成することができる。
【０１５１】
なお、図９に示す利得可変回路１０ｄにおいては、差動対１３ｄを形成する第一、第二の増幅回路１１ｄ，１２ｄ内には、第一、第二のコレクタ抵抗Ｒ１，Ｒ２と第一、第二の増幅用トランジスタＴ１，Ｔ２とからなる増幅回路の場合について説明した。しかし、本発明は、かかる場合に限るものではなく、第一、第二の増幅用トランジスタＴ１，Ｔ２とのそれぞれのエミッタ側にエミッタ抵抗を接続するようにして差動対を構成するようにしてもかまわない。
【０１５２】
さらには、かかる差動対を２組以上の複数構成するようにして、例えば、カウンタ回路やシフトレジスタ回路、加算器などの組み合わせによって構成した利得調整回路によって、複数の差動対のいずれかを選択すると同時に、複数の差動対それぞれの利得を調整するようにしても良い。さらには、第一、第三の実施の形態にて示した図１、図５の利得可変回路１０，１０ｂにおける差動対１３，１３ｂと同様の増幅回路の構成において、利得調整回路の配置位置を、図１、図５の利得可変回路１０，１０ｂとは異なり、差動対１３，１３ｂと並列接続される位置に配置するようにしても良い。
【０１５３】
以上のように、本実施の形態においては、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側とエミッタ側とにそれぞれ接続したコレクタ抵抗とエミッタ抵抗とからなる増幅回路、あるいは、一つの増幅用トランジスタと該増幅用トランジスタのコレクタ側に接続したコレクタ抵抗とからなる増幅回路、を複数備え、差動対を形成する増幅回路のエミッタ抵抗の他端同士またはエミッタ端子同士を並列接続して、増幅回路の増幅用トランジスタそれぞれのベースに差動入力信号を印加することにより、差動増幅動作を行う差動増幅回路を複数構成し、且つ、複数の差動増幅回路に定電流を供給する定電流源を、エミッタ抵抗同士またはエミッタ同士を並列接続した接続点に接続し、複数の差動増幅回路それぞれの利得を可変に調整するための利得調整信号を入力する利得調整回路を、複数の差動増幅回路に並列接続して構成している場合を示している。なお、差動対を形成する増幅回路のエミッタ端子同士を並列接続する場合とは、差動増幅回路を形成している増幅回路それぞれについて、エミッタ抵抗を削除して構成する場合である。
【０１５４】
かかる構成とすることによって、前述したように、差動増幅回路（差動対）と並列に当該差動増幅回路の利得を調整する利得調整回路を接続することにより、電源電圧端子間方向に接続されたトランジスタ・抵抗の個数を低減し、低電源電圧化引いては低消費電力化に適した利得可変回路を実現することができる。さらに、差動増幅回路（差動対）を形成する増幅回路の増幅用トランジスタのエミッタ側に接続するエミッタ抵抗を削除する構成とすることにより、さらなる低電源電圧化引いては低消費電力化を可能とするとともに、部品点数が少なく、且つ、回路レイアウトの自由度を増大可能な利得可変回路を実現することができる。
【０１５５】
図１０に、本発明の第五の実施の形態として示した利得可変回路１０ｄにおけるシミュレーション結果を示す。なお、図１０に示す利得可変回路１０ｄのシミュレーションについては、汎用的な回路シミュレータＳＰＩＣＥを用いて、差動出力端子ＱＴ／ＱＣにおける利得可変範囲を算出した結果を示している。
【０１５６】
図１０のシミュレーション結果に示すように、本発明の第五の実施の形態における利得可変回路１０ｄは、第一の増幅用トランジスタＴ１、第一のコレクタ抵抗の抵抗Ｒ１から構成される第一の増幅回路１１ｄと、第二の増幅用トランジスタＴ２、第二のコレクタ抵抗の抵抗Ｒ２から構成される第二の増幅回路１２ｄと利得調整回路の利得調整用トランジスタＴ３とからなる構成として、電源電圧端子間に直列に接続されるトランジスタと抵抗の個数を低減した差動対の構成とした場合であっても、差動対１３ｄとしての利得可変機能が実現されていることがわかる。
【０１５７】
（発明のその他の実施の形態）
以上の第一〜第五の実施の形態の説明においては、差動対を構成する第一、第二の増幅回路に含まれる増幅用トランジスタや利得調整用トランジスタとして、バイポーラトランジスタを用いる場合を想定していたが、本発明は、かかる場合のみに限られるものでは無い。例えば、増幅用トランジスタや利得調整用トランジスタとして、電界効果型のトランジスタを用いた場合であっても、前述した各実施の形態における効果と同一の効果を奏することが可能である。
【０１５８】
（本発明の実施の形態における効果）
本発明の各実施の形態における利得可変回路においては、前述したように、次のような効果を奏することができる。
【０１５９】
まず、第一に、図１に示すような利得可変回路１０の構成を採用することにより、入力負荷容量が小さく、広帯域化が可能な利得可変回路を提供することができる。
【０１６０】
また、第二に、図３に示すような利得可変回路１０ａの構成を採用することにより、入力負荷容量が小さく、広帯域化が可能であると同時に、差動対の動作バイアス点のずれを解消し、高周波入力時においても高調波歪みの少ない利得可変回路を提供することができる。
【０１６１】
また、第三に、図５に示すような利得可変回路１０ｂの構成を採用することにより、差動対を形成するそれぞれの増幅用トランジスタを共通化して一つにしない構成であっても、差動対の動作バイアス点ずれを解消し、高周波入力時においても高調波歪みの少ない利得可変回路を提供することができる。
【０１６２】
また、第四に、図７に示すような利得可変回路１０ｃの構成を採用することにより、利得可変幅が大きく、部品点数が少なく、且つ、回路レイアウトの自由度を増す利得可変回路を提供することができる。
【０１６３】
また、第五に、図９に示すような利得可変回路１０ｄの構成を採用することにより、電源電圧端子間の方向に接続されたトランジスタ・抵抗の個数が少なく、低電源電圧化引いては低消費電力化に適した利得可変回路を提供することができる。
【図面の簡単な説明】
【０１６４】
【図１】本発明に係る利得可変回路の第一の実施の形態の回路構成を示す回路図である。
【図２】本発明の第一の実施の形態として示した利得可変回路におけるシミュレーション結果を示す説明図である。
【図３】本発明に係る利得可変回路の第二の実施の形態の回路構成を示す回路図である。
【図４】本発明の第二の実施の形態として示した利得可変回路におけるシミュレーション結果を示す説明図である。
【図５】本発明に係る利得可変回路の第三の実施の形態の回路構成を示す回路図である。
【図６】本発明の第三の実施の形態として示した利得可変回路におけるシミュレーション結果を示す説明図である。
【図７】本発明に係る利得可変回路の第四の実施の形態の回路構成を示す回路図である。
【図８】本発明の第四の実施の形態として示した利得可変回路におけるシミュレーション結果を示す説明図である。
【図９】本発明に係る利得可変回路の第五の実施の形態の回路構成を示す回路図である。
【図１０】本発明の第五の実施の形態として示した利得可変回路におけるシミュレーション結果を示す説明図である。
【図１１】従来の利得可変回路の第一の従来例としての回路構成を示す回路図である。
【図１２】エミッタ接地回路の利得を説明するための説明図である。
【図１３】従来の利得可変回路の第二の従来例としての回路構成を示す回路図である。
【符号の説明】
【０１６５】
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ…利得可変回路、１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ…第一の増幅回路、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ…第二の増幅回路、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ…差動対、１４…定電流源。
【図１】
2008135909.tif 000003
【図２】
2008135909.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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