(57)【要約】【課題】チップ面積を縮小出来る半導体記憶装置を提供すること。【解決手段】各々が、電荷蓄積層１２と制御ゲート１４とを含む積層ゲートを備えたメモリセルＭＴと、複数の前記メモリセルＭＴが、前記メモリセルＭＴの電流経路が第１方向に沿うように配置されたメモリセルアレイ２と、前記メモリセルアレイ２に前記第１方向に直交する第２方向で隣接して設けられ、素子分離領域ＳＴＩを備え、前記制御ゲート１４の一端側の終端部が前記素子分離領域ＳＴＩ上まで引き出されたコンタクト領域４と、前記コンタクト領域４内において、前記素子分離領域ＳＴＩ上に位置する前記制御ゲート１４上に形成されたコンタクトプラグＣＰ３とを具備し、各々の前記制御ゲート１４上に形成された前記コンタクトプラグＣＰ３は、前記コンタクト領域４内において、前記第１方向に沿った第１の軸を交互に挟むように位置する。【選択図】      図２
2008166444.tif 000002
【特許請求の範囲】
【請求項１】
各々が、半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備えたメモリセルと、
複数の前記メモリセルが、前記メモリセルの電流経路が第１方向に沿うように配置されたメモリセルアレイと、
前記メモリセルアレイに前記第１方向に直交する第２方向で隣接して設けられ、前記半導体基板上に形成された素子分離領域を備え、前記制御ゲート電極の一端側の終端部が前記素子分離領域上まで引き出されたコンタクト領域と、
前記コンタクト領域内において、前記素子分離領域上に位置する前記制御ゲート電極上に形成されたコンタクトプラグと
を具備し、各々の前記制御ゲート電極上に形成された前記コンタクトプラグは、前記コンタクト領域内において、前記第１方向に沿った第１の軸を交互に挟むように位置する
ことを特徴とする半導体記憶装置。
【請求項２】
各々の前記制御ゲート電極の前記一端側の終端部は、前記コンタクト領域内において、前記第１方向に沿った第２の軸を交互に挟むように位置する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
各々の前記制御ゲート電極の前記一端側の終端部は、前記コンタクト領域内において、前記第１方向に沿った第３の軸上に位置する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
各々が、半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備え、第１方向に沿って複数配置されたメモリセルトランジスタと、
前記第１方向に沿って配置された複数の前記メモリセルトランジスタが直列接続されたメモリセルユニットと、
複数の前記メモリセルユニットを含むメモリセルアレイと、
前記メモリセルユニットにおける各々の前記メモリセルトランジスタの前記制御ゲート電極に接続され、且つ前記第１方向に直交する第２方向に沿って形成されたワード線と、
前記第２方向に沿って形成されたダミーワード線と、
前記メモリセルアレイに前記第２方向で隣接して設けられ、前記半導体基板上に形成された素子分離領域を備え、前記ワード線の一端側の終端部が前記素子分離領域上まで引き出されたコンタクト領域と、
前記コンタクト領域内において、前記素子分離領域上に位置する前記ワード線上に形成されたコンタクトプラグと
を具備し、同一のメモリセルユニットに接続される各々の前記ワード線は、第１ワード線群乃至第ｎワード線群（ｎは２以上の自然数）のいずれかに属し、
前記第１ワード線群乃至第ｎワード線群の各々に属する前記ワード線は、前記メモリセルユニット内において前記第１方向に沿って順番に配列された複数の前記メモリセルトランジスタにそれぞれ接続される複数の前記ワード線であって、
前記第１ワード線群乃至第ｎワード線群の各々に属する前記ワード線は、前記第１方向に沿った順番に、前記メモリセルアレイと前記コンタクト領域との境界と前記終端部との間の距離が大きくされ、
第（ｉ＋１）ワード線群（ｉは１〜（ｎ−１）のいずれかの自然数）に属する前記ワード線のうち、第ｉワード線群において前記距離が最も大きい前記ワード線に隣接する前記ワード線は、前記境界からの距離が前記第（ｉ＋１）ワード線群において最も小さく、
前記ダミーワード線は、前記第ｉワード線群と第（ｉ＋１）ワード線群との間の領域に配置される
ことを特徴とする半導体記憶装置。
【請求項５】
前記ｎは３以上である
ことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、浮遊ゲート電極等の電荷蓄積層と制御ゲート電極とを備えたＮＡＮＤ型フラッシュメモリの構成に関する。
【背景技術】
【０００２】
従来、不揮発性半導体メモリとしてＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が知られている。ＮＡＮＤ型ＥＥＰＲＯＭでは、電流経路が直列接続された複数のメモリセルトランジスタがメモリセルユニット（以下、これをＮＡＮＤストリングと呼ぶ）を形成している。そして近年では、微細化に対する要求の高まりから、１つのＮＡＮＤストリングに含まれるワード線の本数は増加傾向にある。
【０００３】
上記ワード線は、メモリセルアレイの外に引き出されて、コンタクトプラグを介してロウデコーダに接続される。この際ワード線は、その幅が最小加工寸法Ｆとなるように加工される。従って、ワード線やコンタクトプラグの断線及び短絡を防ぐために、フォトリソグラフィ時の合わせずれを考慮したレイアウトが提案されている（例えば特許文献１参照）。
【０００４】
しかしながら従来の構成であると、合わせずれを考慮した結果、ワード線とロウデコーダとを接続するコンタクトプラグ形成領域の面積が大きくなり、チップ面積が増大するという問題があった。
【特許文献１】特開２００２−１５１６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、チップ面積を縮小出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る不揮発性半導体記憶装置は、各々が、半導体基板上に第１絶縁膜を介在して形成された電荷蓄積層と、前記電荷蓄積層上に第２絶縁膜を介在して形成された制御ゲート電極とを含む積層ゲートを備えたメモリセルと、複数の前記メモリセルが、前記メモリセルの電流経路が第１方向に沿うように配置されたメモリセルアレイと、前記メモリセルアレイに前記第１方向に直交する第２方向で隣接して設けられ、前記半導体基板上に形成された素子分離領域を備え、前記制御ゲート電極の一端側の終端部が前記素子分離領域上まで引き出されたコンタクト領域と、前記コンタクト領域内において、前記素子分離領域上に位置する前記制御ゲート電極上に形成されたコンタクトプラグとを具備し、各々の前記制御ゲート電極上に形成された前記コンタクトプラグは、前記コンタクト領域内において、前記第１方向に沿った第１の軸を交互に挟むように位置する。
【発明の効果】
【０００７】
本発明によれば、チップ面積を縮小出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一部を示すブロック図である。
【００１０】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、及びコンタクト領域４を備えている。まずメモリセルアレイ２の構成について説明する。
【００１１】
図示するようにメモリセルアレイ２は、複数のＮＡＮＤストリングを有している。図１では１行のＮＡＮＤストリングのみを示している。ＮＡＮＤストリングの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を互いに区別しない場合には、全て単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１２】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｍ（ｍは自然数）のいずれかに共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１及びビット線ＢＬ０〜ＢＬｍを互いに区別しない場合には、全てそれぞれ単にワード線ＷＬ及びビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリングを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１３】
図１では、１行のＮＡＮＤストリングのみ図示しているが、メモリセルアレイ２内には複数行のＮＡＮＤストリングが配置され、同一列にあるＮＡＮＤストリングは同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位は１ページと呼ばれる。更に複数のＮＡＮＤストリングは一括してデータが消去され、この単位はブロックと呼ばれる。
【００１４】
ロウデコーダ３は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられたデコード回路５を備えている。デコード回路５の各々は、外部から入力されたロウアドレス信号のＮＡＮＤ演算を行うＮＡＮＤゲート６と、ＮＡＮＤゲート６における演算結果を反転するインバータ７とを備えている。そしてインバータ７の出力が、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの選択信号となり、それぞれ金属配線層８に出力される。
【００１５】
コンタクト領域４は、メモリセルアレイ２とロウデコーダ３との間の領域に設けられる。コンタクト領域４において、金属配線層８の各々は、対応するワード線ＷＬ、またはセレクトゲート線ＳＧＤ、ＳＧＳと接続される。
【００１６】
次に上記構成のメモリセルアレイ２及びコンタクト領域４の平面構成について、図２を用いて説明する。図２は、メモリセルアレイ２及びコンタクト領域４の平面図である。まずメモリセルアレイ２について説明する。
【００１７】
図示するように、半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００１８】
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。
【００１９】
なお、メモリセルアレイ２において、コンタクト領域３に最も近接した素子領域ＡＡの幅は、その他の素子領域ＡＡの幅よりも大きくされている。この素子領域ＡＡに形成されたＮＡＮＤストリングは、ダミーとして用いても良い。
【００２０】
次にコンタクト領域４の平面構成について説明する。図示するようにコンタクト領域４は、メモリセルアレイ２と第２方向で隣接している。そして、半導体基板１０中に第１方向に沿ったストライプ形状の素子領域ＡＡが形成されている。この素子領域ＡＡは、ダミーの素子領域として機能し、半導体素子が形成されるためのものでは無い。そしてその他の領域には素子分離領域ＳＴＩが形成されている。ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの一端側の終端部は、コンタクト領域４内まで引き出されている。そして、コンタクト領域４内の素子分離領域ＳＴＩ上において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳ上に、コンタクトプラグＣＰ３が形成されている。更にコンタクト領域４内には、ロウデコーダ３による選択信号を伝達する金属配線層８が引き出されている。そして金属配線層８は、コンタクト領域４内において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳとコンタクトプラグＣＰ３を介して接続されている。
【００２１】
コンタクト領域４におけるワード線ＷＬの形状の詳細について、図３を用いて説明する。図３は、メモリセルアレイ２及びコンタクト領域４の平面図であり、特にワード線ＷＬ０〜ＷＬ３１の平面構成について示している。図中において、斜線を付加した領域がワード線ＷＬである。
【００２２】
図示するように、コンタクト領域４においてワード線ＷＬは、その一端側の終端部が、第１方向に沿って千鳥状（ジグザグ状）に位置するように形成される。言い換えれば、コンタクト領域４内において第１方向に沿った第１の軸（請求項１乃至３における第２の軸）を仮定すると、ワード線ＷＬ０〜ＷＬ３１の一端側の終端部は、第１の軸を交互に挟むように位置している。すなわち図３の例であると、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…ＷＬ３０（つまり偶数ワード線）の一端側の終端部は、第１の軸に対してロウデコーダ３側に位置する。これに対してワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…ＷＬ３１（つまり奇数ワード線）の一端側の終端部は、第１の軸に対してメモリセルアレイ２側に位置する。勿論、この関係は、偶数ワード線と奇数ワード線とで逆であっても良い。すなわち、偶数ワード線の一端側の終端部が第１の軸に対してメモリセルアレイ２側に位置し、奇数ワード線の一端側の終端部が第１の軸に対してロウデコーダ３側に位置しても良い。
【００２３】
更に言い換えれば、メモリセルアレイ２において最もコンタクト領域４に近接する素子領域ＡＡから、ワード線ＷＬ０〜ＷＬ３１の一端側の終端部までの距離が、交互に異なっている。図３の例であると、メモリセルアレイ２において最もコンタクト領域４に近接する素子領域ＡＡから、ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…ＷＬ３０（つまり偶数ワード線）の一端側の終端部までの距離はＤ１である。これに対してワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…ＷＬ３１（つまり奇数ワード線）の一端側の終端部までの距離は、Ｄ１より小さいＤ２である。勿論、この関係は、偶数ワード線と奇数ワード線とで逆であっても良い。
【００２４】
そして、コンタクト領域４内において、ワード線ＷＬ１〜ＷＬ３１の終端部上に、コンタクトプラグＣＰ３が形成されている。従ってコンタクトプラグＣＰ３も、第１方向に沿った軸を仮定すると、この軸を交互に挟むように位置する。すなわち、メモリセルアレイ２において最もコンタクト領域４に近接する素子領域ＡＡからの距離は、交互に異なっている。言い換えれば、第１方向に沿って千鳥状にコンタクトプラグＣＰ３が配置されている。
【００２５】
なおワード線ＷＬの幅は、フォトリソグラフィの最小加工寸法Ｆを有するように加工され、隣接するワード線ＷＬの間隔も最小加工寸法Ｆである。また図中では便宜上、コンタクトプラグＣＰ３がワード線ＷＬの幅よりも小さく記載されているが、コンタクトプラグＣＰ３の直径も、特に断りのない限り、全図において最小加工寸法Ｆで形成される。これに対してセレクトゲート線ＳＧＤ、ＳＧＳの幅は、ワード線ＷＬよりも大きく形成される。またワード線ＷＬとセレクトゲート線ＳＧＤ、ＳＧＳとの距離も、隣接するワード線ＳＬ間距離よりも大きくされる。
【００２６】
次に上記構成のＮＡＮＤストリングの断面構成について図４及び図５を用いて説明する。図４は、ＮＡＮＤストリングのビット線方向に沿った断面図であり、図２におけるＹ１−Ｙ１’線に沿った断面図である。また図５は、ＮＡＮＤストリング及びコンタクト領域４のワード線方向に沿った断面図であり、図２におけるＸ１−Ｘ１’線に沿った断面図である。
【００２７】
図示するように、ｐ型半導体基板１０上にはゲート絶縁膜１１が形成され、ゲート絶縁膜１１上に、メモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ３１、以下でも区別しない場合には単にＭＴと呼ぶ）及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１１上に形成された多結晶シリコン層１２、多結晶シリコン層１２上に形成されたゲート間絶縁膜１３、及びゲート間絶縁膜１３上に形成された多結晶シリコン層１４を有している。ゲート間絶縁膜１３は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。
【００２８】
メモリセルトランジスタＭＴにおいては、図５に示すように多結晶シリコン層１２はメモリセルトランジスタＭＴ毎に分離され、浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層１４は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ０〜ＷＬ３１、以下でも区別しない場合には単にワード線ＷＬと呼ぶ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１２、１４は、少なくともゲート間絶縁膜１３の一部が除去されており（図示せず）、またワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１２、１４が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１２のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１４の電位は、一定の電位、またはフローティングの状態とされる。
【００２９】
ゲート電極間に位置する半導体基板１０表面内には、ｎ＋型不純物拡散層１５が形成されている。不純物拡散層１５は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１５、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００３０】
上記ゲート電極の側壁には、側壁絶縁膜１６が形成されている。側壁絶縁膜１６は、隣接するメモリセルトランジスタＭＴのゲート電極間、及び隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２のゲート電極間を埋め込んでいる。そして半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１７が形成されている。層間絶縁膜１７中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１５に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１７上には、コンタクトプラグＣＰ２に接続される金属配線層１８が形成されている。金属配線層１８はソース線ＳＬとして機能する。また層間絶縁膜１７中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１５に達するコンタクトプラグＣＰ４が形成されている。そして層間絶縁膜１７上に、コンタクトプラグＣＰ４に接続される金属配線層１９が形成されている。
【００３１】
層間絶縁膜１７上には、金属配線層１８、１９を被覆するようにして、層間絶縁膜２０が形成されている。そして層間絶縁膜２０中に、金属配線層１９に達するコンタクトプラグＣＰ５が形成されている。そして、層間絶縁膜２０上には、複数のコンタクトプラグＣＰ５に共通に接続された金属配線層２１が形成されている。金属配線層２１はビット線ＢＬとして機能するものであり、コンタクトプラグＣＰ４、ＣＰ５は、図２におけるコンタクトプラグＣＰ１に相当する。
【００３２】
次に、コンタクト領域４の断面構成について図５を用いて説明する。図示するように、半導体基板１０中には素子分離領域ＳＴＩが形成されている。そして、ワード線ＷＬ（図５では、一例としてワード線ＷＬ２方向の断面を示す）及びセレクトゲート線ＳＧＤ、ＳＧＳとなる多結晶シリコン層１４が、コンタクト領域４内まで引き出されている。また半導体基板１０中には、ダミーとなる前述の素子領域ＡＡが形成されている。この素子領域ＡＡは、多結晶シリコン層１４の一端側の終端部よりもロウデコーダ３側に位置するように設けられている。そして半導体基板１０上に層間絶縁膜１７が形成されている。層間絶縁膜１７中には、多結晶シリコン層１４の表面に達するコンタクトプラグＣＰ３が形成されている。当然ながら、コンタクトプラグＣＰ３直下の半導体基板１０中には素子分離領域ＳＴＩが形成されており、素子領域ＡＡは形成されていない。そして層間絶縁膜１７上に、コンタクトプラグＣＰ３と接続された金属配線層８が形成される。金属配線層８は、ロウデコーダ３におけるデコード回路５の各々に接続されている。
【００３３】
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、特にコンタクト領域４の製造方法について、図６乃至図８を用いて説明する。図６乃至図８はメモリセルアレイ２及びコンタクト領域４の製造工程を順次示す平面図であり、図３に示した領域に対応する。
【００３４】
まず、従来のＮＡＮＤ型フラッシュメモリの製造方法に従って、半導体基板１０上にゲート絶縁膜１１、多結晶シリコン層１２を順次形成する。次に多結晶シリコン層１２を堆積後、フォトリソグラフィ技術とＲＩＥ（Reactive Ion Etching）等の異方性エッチングとを用いて、多結晶シリコン層１２、ゲート絶縁膜１１、及び半導体基板１０をエッチングして、溝を形成する。溝は素子分離領域を形成するためのものである。この際、コンタクト領域４内においても、ダミーの素子分離領域ＳＴＩ用の溝を形成する。その後、溝内に絶縁膜を埋め込むことによって、素子分離領域ＳＴＩが完成する。次に、多結晶シリコン層１２及び素子分離領域ＳＴＩ上に、ゲート間絶縁膜１３及び多結晶シリコン層１４を順次形成する。
【００３５】
次に、フォトリソグラフィ技術とＲＩＥとを用いて、多結晶シリコン層１４、１２、及びゲート間絶縁膜１３をエッチングする。その結果、図６に示すように、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成される。この際、ワード線ＷＬの幅、及び隣接するワード線ＷＬの間隔は、フォトリソグラフィの最小加工寸法Ｆで加工される。またワード線ＷＬの一端側の終端部が、コンタクト領域４内の素子分離領域ＳＴＩ上に位置し、且つ、第１の軸（請求項１乃至３における第２の軸）を挟んで交互にロウデコーダ３寄りとメモリセルアレイ２寄りに位置するように加工される。換言すれば、ワード線ＷＬは、メモリセルアレイ２において最もコンタクト領域４に近接して位置する素子領域ＡＡ端部から、その一端側の終端部までの距離が、交互に距離Ｄ１、Ｄ２となるように、加工される。従って、メモリセルアレイ２とコンタクト領域４との境界位置から、ワード線ＷＬの一端側の終端部までの距離も、一本おきに変化する。
【００３６】
次に、半導体基板１０の表面内に、例えばリン、砒素、またはアンチモンをイオン注入する。この際、多結晶シリコン層１２、１４がイオン注入のマスクとして機能する。その結果、図示するように半導体基板１０の表面内に、ソース領域及びドレイン領域として機能するｎ＋型不純物拡散層１５が形成される。
【００３７】
次に、半導体基板１０上に絶縁膜を形成し、ＲＩＥ等を用いて絶縁膜の一部をエッチングすることにより、絶縁膜をゲート電極の側壁部分にのみ残存させる。これにより、側壁絶縁膜１６が完成する。
【００３８】
次に、半導体基板１０上に層間絶縁膜１７を、ＬＰＣＶＤ法等により形成する。層間絶縁膜１７は、例えばＴＥＯＳ（Tetraethylorthosilicate）、ＨＴＯ（High Temperature Oxidation）、ＢＳＧ（Boron Silicate Glass）、ＰＳＧ（Phosphorous Silicate Glass）、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、及びＨＤＰ（High Density Plasma）により形成されたシリコン酸化膜、もしくはシリコン窒化膜等により形成される。
【００３９】
次に図７に示すように、コンタクト領域４内において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに達するコンタクトプラグＣＰ３を、層間絶縁膜１７中に形成する。コンタクトプラグＣＰ３は、その直径がフォトリソグラフィの最小加工寸法Ｆとなるように形成される。また第１方向に沿って並んだコンタクトプラグＣＰ３のうちワード線ＷＬに接続されるものは、コンタクト領域４内において第１方向に沿った第２の軸（請求項１乃至３における第１の軸）を挟んで、交互にロウデコーダ寄りとメモリセルアレイ寄りに位置するように形成される。換言すれば、コンタクトプラグＣＰ３は、メモリセルアレイ２において最もコンタクト領域４に近接して位置する素子領域ＡＡ端部から、各コンタクトプラグＣＰ３までの距離が、交互に距離Ｄ１１、Ｄ１２（＜Ｄ１１）となるように、形成される。従って、メモリセルアレイ２とコンタクト領域４との境界位置から、ワード線ＷＬの一端側の終端部までの距離も、一個おきに変化する。本工程において、コンタクトプラグＣＰ２、ＣＰ４が同一のマスクを用いて同時に形成されても良い。なお、第１の軸と第２の軸とは同一の軸であっても良い。
【００４０】
次に図８に示すように、コンタクトプラグＣＰ３に接続される金属配線層８が、層間絶縁膜１７上に形成される。金属配線層８は、ロウデコーダ３のデコード回路５の各々に接続される。この際、金属配線層８は、その線幅がフォトリソグラフィの最小加工寸法Ｆとなるよう形成される（図８では分かりやすいよう、金属配線層８の線幅はワード線ＷＬの線幅よりも大きく記載されているが、その線幅はＦである）。従って、ワード線ＷＬに接続され、且つ隣接する金属配線層８の間隔も最小加工寸法Ｆとなる。この際、同時にソース線ＳＬとなる金属配線層１８、及びコンタクトプラグＣＰ４に接続される金属配線層１９が形成される。
【００４１】
その後は、層間絶縁膜１７上に層間絶縁膜２０が形成され、更にコンタクトプラグＣＰ５及び金属配線層２１が形成されることにより、ＮＡＮＤ型フラッシュメモリが完成する。
【００４２】
上記のように、本実施形態に係る半導体記憶装置であると、下記（１）乃至（３）の効果が得られる。  
（１）ＮＡＮＤ型フラッシュメモリのチップ面積を縮小出来る。  
背景技術において説明したとおり、近年のＮＡＮＤ型フラッシュメモリの微細化にはめざましいものがある。そして隣接するワード線ＷＬは、その線幅及び隣接間隔が、フォトリソグラフィの最小加工寸法Ｆとなるように形成される。そのため、ワード線ＷＬ上に形成すべきコンタクトプラグＣＰ３は、隣接するもの同士でのショートや、またはワード線との合わせずれを考慮した結果、第１方向に沿って一直線上に並んで配置することが困難である。
【００４３】
そこで従来のＮＡＮＤ型フラッシュメモリであると、例えば背景技術において示した特開２００２−１５１６０１号公報にあるように、ワード線の長さを第１方向に沿って順次長くしていき、コンタクトプラグの位置を第２方向に沿ってずらしていく配置等が提案されている。しかしながら本構成であると、１つのＮＡＮＤストリングに含まれるワード線の本数が増えるほど、コンタクト領域の面積が増大する。その結果、チップ面積が増大するという問題があった。
【００４４】
しかしながら本実施形態に係る構成であると、例えば図３及び図６乃至図８に示すように、コンタクト領域４内におけるワード線ＷＬの長さを、ワード線ＷＬ０〜ＷＬ３１の順に交互に変えている。つまり、ワード線ＷＬの一端側の終端位置は、第１方向に沿って千鳥状に変化している。従って、コンタクト領域４の第２方向に沿った幅を、従来に比べて大幅に縮小出来る。例えば１つのＮＡＮＤストリング内のワード線の本数が６４本であったとすると、コンタクト領域４の第２方向の幅は、上記特開２００２−１５１６０１号公報の構成に比べて、約１／３０にすることが出来る。なぜなら、特開２００２−１５１６０１号公報の場合には、６４本全てのワード線の長さが異なることになる。これに対して本実施形態に係る構成であると、ワード線の長さは２種類だけで足りるからである。
【００４５】
その結果、ＮＡＮＤ型フラッシュメモリのチップ面積を縮小出来る。なお、コンタクトプラグＣＰ３を千鳥状に配置することで、ワード線ＷＬとの合わせずれを考慮しつつ、コンタクトプラグＣＰ３は最初加工寸法Ｆで形成することが可能である。また、コンタクトプラグＣＰ３の形成は、コンタクトプラグＣＰ２または／及びＣＰ４と同一のマスクを用いた同一の工程で行うことが出来、製造工程を削減することが可能である。
【００４６】
（２）ワード線の加工精度を向上出来る。  
コンタクトプラグＣＰ３直下の領域には、素子領域ＡＡでは無く素子分離領域ＳＴＩを形成することが望ましい。なぜなら、コンタクトプラグＣＰ３直下の領域が素子領域ＡＡであった場合には、ワード線ＷＬと当該素子領域ＡＡとの間の絶縁を考慮しなければならないからである。すなわち、コンタクトプラグＣＰ３を形成する工程においてワード線及びゲート絶縁膜にストレスがかかり、その結果、ゲート絶縁膜の耐圧が劣化するおそれがあるからである。よって、コンタクトプラグＣＰ３直下には素子分離領域ＳＴＩが存在することが望ましい。
【００４７】
この点、従来構成であると、コンタクト領域４の面積が大きい。従って、コンタクト領域内の素子分離領域ＳＴＩの面積も大きい。すると、コンタクト領域内の素子分離領域ＳＴＩの表面の平坦化が困難となる。より具体的には、素子分離領域ＳＴＩの中央部分がより凹んだすり鉢状の表面となる。これは、素子分離領域ＳＴＩの表面は、例えばＣＭＰ（Chemical Mechanical Polishing）工程等の平坦化工程を経るためである。すると、素子分離領域ＳＴＩはワード線ＷＬの下地となる領域でもあるから、この形状異常は、ワード線ＷＬのフォトリソグラフィ工程の精度を低下させる原因ともなっていた。
【００４８】
しかし本実施形態に係る構成であると、上記（１）で説明したように、コンタクト領域４の面積を縮小し、その結果、コンタクト領域４内の素子分離領域ＳＴＩの面積も縮小出来る。従って、素子分離領域ＳＴＩ表面の平坦性が向上される。よって、この素子分離領域ＳＴＩ上に引き出されるワード線及びセレクトゲート線、並びにこれらに接するように形成されるコンタクトプラグＣＰ３の加工精度を向上出来る。
【００４９】
なお、上記実施形態においては全ての金属配線層８が同一のレベルに形成される場合について説明した。しかしながら、ワード線ＷＬに接続される金属配線層８は、例えば１本おきに異なるレベルに形成されていても良い。この場合の構成について、図９乃至図１１を用いて説明する。図９及び図１０は、上記第１の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの、メモリセルアレイ及びコンタクト領域の平面図であり、図９は特に第１層目の金属配線層を示し、図１０は特に第２層目の金属配線層について示したものである。また図１１は、図９においてＸ２−Ｘ２’線方向に沿った断面図である。
【００５０】
図示するように、偶数ワード線（ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…ＷＬ３０）に接続される金属配線層８は、層間絶縁膜１７上に形成された第１層目の金属配線層によって形成されている。他方、奇数ワード線（ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…ＷＬ３１）上にはコンタクトプラグＣＰ６が形成され、このコンタクトプラグＣＰ６に接続されるように、層間絶縁膜１７上には金属配線層３０が形成されている。
【００５１】
金属配線層３０上には更にコンタクトプラグＣＰ７が形成され、このコンタクトプラグＣＰ７に接続されるようにして、層間絶縁膜２０上に金属配線層８が形成されている。すなわち、各ワード線に接続される金属配線層８は、１本おきに異なるレベルに形成されている。従って、各レベルにおいて隣接する金属配線層８の間隔を大きく出来るため、金属配線層８の線幅を、最小加工寸法Ｆよりも大きくすることが出来る。
【００５２】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、ワード線ＷＬ０〜ＷＬ３１の長さを等しくしたものである。図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ２とコンタクト領域４の平面図であり、特にワード線ＷＬ（ワード線ＷＬ０〜ＷＬ３１、以下では区別しない場合には単にワード線ＷＬと呼ぶ）の平面構成について示している。
【００５３】
図示するように、同一のＮＡＮＤストリングに属する全ワード線のコンタクト領域４における長さは、すべて等しくされている。言い換えれば、コンタクト領域４内において第１方向に沿った第３の軸を仮定した時に、ワード線ＷＬ０〜ＷＬ３１の一端側の終端部が、全て第３の軸上に位置している。更に言い換えれば、前記終端部から、メモリセルアレイ２内において最もコンタクト領域４に近接する素子領域ＡＡの端部から距離が、全ワード線について同一とされている。そしてコンタクトプラグＣＰ３は、第１の実施形態と同様に、第１方向に沿って千鳥状（ジグザグ状）に位置するように形成される。すなわち、コンタクトプラグＣＰ３は、第１方向に沿った第２の軸を交互に挟むように位置する。そして図１２の例であると、メモリセルアレイ２内において最もコンタクト領域４に近接する素子領域ＡＡの端部から、偶数ワード線上に形成されたコンタクトプラグＣＰ３までの距離はＤ１１であり、奇数ワード線上に形成されたコンタクトプラグＣＰ３までの距離はＤ１２（＜Ｄ１１）である。
【００５４】
ワード線ＷＬの幅、隣接するワード線の間隔、及びコンタクトプラグＣＰ３の直径は、フォトリソグラフィの最小加工寸法Ｆを有するように加工される。そして、各コンタクトプラグＣＰ３に接続されるようにして、図示せぬ金属配線層８が形成される。その他の構成は第１の実施形態と同様であるので説明は省略する。
【００５５】
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、特にコンタクト領域４の製造方法について、図１３乃至図１５を用いて説明する。図１３乃至図１５はメモリセルアレイ２及びコンタクト領域４の製造工程を順次示す平面図であり、図１２に示した領域に対応する。以下では、第１の実施形態と異なる点についてのみ説明する。
【００５６】
まず、第１の実施形態で説明した製造方法に従って、素子分離領域ＳＴＩを形成し、更にゲート間絶縁膜１３及び多結晶シリコン層１４を順次形成する。次に、フォトリソグラフィ技術とＲＩＥとを用いて、多結晶シリコン層１４、１２、及びゲート間絶縁膜１３をエッチングする。その結果、図１３に示すように、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成される。この際、ワード線ＷＬの幅、及び隣接するワード線ＷＬの間隔は、フォトリソグラフィの最小加工寸法Ｆで加工される。またワード線ＷＬの一端側の終端部がコンタクト領域４内の素子分離領域ＳＴＩ上に位置し、全ワード線ＷＬの終端部が第３の軸上に位置するように加工される。換言すれば、ワード線は、メモリセルアレイ２において最もコンタクト領域４に近接して位置する素子領域ＡＡ端部から、その一端側の終端部までの距離が、距離Ｄ３で同一となる。従って、メモリセルアレイ２とコンタクト領域４との境界位置から、ワード線ＷＬの一端側の終端部までの距離も、全ワード線ＷＬについて同一となる。
【００５７】
次に、不純物拡散層１５、側壁絶縁膜１６、及び層間絶縁膜１７を形成する。その後、図１４に示すように、コンタクト領域４内において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに達するコンタクトプラグＣＰ３を、層間絶縁膜１７中に形成する。コンタクトプラグＣＰ３は、その直径がフォトリソグラフィの最小加工寸法Ｆとなるように形成される。また第１方向に沿って並んだコンタクトプラグＣＰ３のうちワード線ＷＬに接続されるものは、コンタクト領域４内において第１方向に沿った第２の軸を挟んで、交互にロウデコーダ寄りとメモリセルアレイ寄りに位置するように形成される。換言すれば、コンタクトプラグＣＰ３は、メモリセルアレイ２において最もコンタクト領域４に近接して位置する素子領域ＡＡ端部から、各コンタクトプラグＣＰ３までの距離が、交互に距離Ｄ１１、Ｄ１２となるように、形成される。従って、メモリセルアレイ２とコンタクト領域４との境界位置から、ワード線ＷＬの一端側の終端部までの距離も、一個おきに変化する。本工程は、第１の実施形態で説明した図７の工程と同様であり、コンタクトプラグＣＰ２、ＣＰ４が同時に形成されても良い。
【００５８】
次に図１５に示すように、コンタクトプラグＣＰ３に接続される金属配線層８が、層間絶縁膜１７上に形成される。本工程は、第１の実施形態で説明した図８の工程と同様である。金属配線層８は、その線幅がフォトリソグラフィの最小加工寸法Ｆとなるよう形成される（図１５でも金属配線層８の線幅はワード線の線幅よりも大きく記載されているが、その線幅はＦである）。
【００５９】
上記のように、本実施形態に係る半導体記憶装置であると、第１の実施形態と同様に、前述した（１）及び（２）の効果が得られる。  
すなわち、本実施形態に係る構成であっても、コンタクトプラグＣＰ３を千鳥状に配置している。その上で、同一のＮＡＮＤストリングに属するワード線の長さを同一としている。つまり、第１の実施形態で説明した図３の構成において、各ワード線の長さを等しくした構成に相当する。従って、第１の実施形態と同様に、コンタクト領域４の第２方向の幅を縮小出来る。
【００６０】
但し、本実施形態に係る構成であると、偶数ワード線も奇数ワード線も同一の長さを有している。従って、偶数ワード線上のコンタクトプラグＣＰ３（すなわちロウデコーダに近接するコンタクトプラグＣＰ３）に対するフォトリソグラフィ時の合わせずれの許容度は、上記第１の実施形態に係る構成の方が優れている。
【００６１】
なお、本実施形態においても第１の実施形態の変形例と同様、ワード線ＷＬに接続される金属配線層８は、例えば１本おきに異なるレベルに形成されていても良い。この場合の構成について、図１６及び図１７を用いて説明する。図１６及び図１７は、上記第２の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの、メモリセルアレイ及びコンタクト領域の平面図であり、図１６は特に第１層目の金属配線層を示し、図１７は特に第２層目の金属配線層について示したものである。
【００６２】
図示するように、偶数ワード線（ワード線ＷＬ０、ＷＬ２、ＷＬ４、ＷＬ６、…ＷＬ３０）に接続される金属配線層８は、層間絶縁膜１７上に形成された第１層目の金属配線層によって形成されている。他方、奇数ワード線（ワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７、…ＷＬ３１）に接続される金属配線層８は、層間絶縁膜２０上に形成された第２層目の金属配線層によって形成される。奇数ワード線と第２層目の金属配線層８とは、コンタクトプラグＣＰ６、ＣＰ７及び金属配線層３０を介して接続される。本構成によって、金属配線層８の線幅を、最小加工寸法Ｆよりも大きくすることが出来る。
【００６３】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、同一のＮＡＮＤストリングに属するワード線の、コンタクト領域４内における長さを変化させたものである。図１８は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ２とコンタクト領域４の平面図であり、特にワード線ＷＬ０〜ＷＬ３１（以下では、区別しない場合には単にワード線ＷＬと呼ぶ）の平面構成について示している。
【００６４】
以下、メモリセルアレイ２内において最もコンタクト領域４に近接する素子領域ＡＡの端部から、各ワード線ＷＬ０〜ＷＬ３１の一端側の終端部までの距離を、それぞれ距離Ｄ（ＷＬ０）〜Ｄ（ＷＬ３１）と呼ぶ。また、メモリセルアレイ２とコンタクト領域４との境界から、各ワード線ＷＬ０〜ＷＬ３１の一端側の終端部までの距離を、それぞれ距離Ｄ（ＷＬ０）’〜Ｄ（ＷＬ３１）’と呼ぶことにする。但し、各ワード線ＷＬ０〜ＷＬ３１についての距離Ｄ（ＷＬ０）〜Ｄ（ＷＬ３１）、及び距離Ｄ（ＷＬ０）’〜Ｄ（ＷＬ３１）’を、それぞれ区別しない場合、またはまとめて呼ぶ場合には単に距離Ｄ（ＷＬ）及び距離Ｄ（ＷＬ）’と呼ぶことがある。なお図１８では、紙面の都合上、一例としてＤ（ＷＬ）としてＤ（ＷＬ２８）〜Ｄ（ＷＬ３１）のみを図示し、Ｄ（ＷＬ）’として、Ｄ（ＷＬ０）’〜 Ｄ（ＷＬ７）’のみ図示している。
【００６５】
ワード線ＷＬは近接する４本毎に１つのグループを形成している。つまり、ワード線ＷＬ０〜ＷＬ３、ＷＬ４〜ＷＬ７、ＷＬ８〜ＷＬ１１、…、ＷＬ２８〜ＷＬ３１が、それぞれ１つのグループを有している。そして図示するように、各グループ内に含まれるワード線ＷＬについての距離Ｄ（ＷＬ）、Ｄ（ＷＬ）’は、セレクトゲート線ＳＧＳに近接するものからセレクトゲート線ＳＧＤに近接するものの順に長くなっていく。
【００６６】
従って、例えば距離Ｄ（ＷＬ０）＜Ｄ（ＷＬ１）＜Ｄ（ＷＬ２）＜Ｄ（ＷＬ３）であり、距離Ｄ（ＷＬ４）＜Ｄ（ＷＬ５）＜Ｄ（ＷＬ６）＜Ｄ（ＷＬ７）である。また同様にして、例えば距離Ｄ（ＷＬ０）’＜Ｄ（ＷＬ１）’＜Ｄ（ＷＬ２）’＜Ｄ（ＷＬ３）’であり、距離Ｄ（ＷＬ４）’＜Ｄ（ＷＬ５）’＜Ｄ（ＷＬ６）’＜Ｄ（ＷＬ７）’である。
【００６７】
すなわち、あるグループ（例えばワード線ＷＬ０〜ＷＬ３のグループ）内において最も距離Ｄ（ＷＬ）、Ｄ（ＷＬ）’が大きいワード線ＷＬ（例えばワード線ＷＬ３：Ｄ（ＷＬ３））に隣接し、且つ別のグループに属するワード線ＷＬ（例えばワード線ＷＬ４：Ｄ（ＷＬ４））は、当該グループ（ワード線ＷＬ４〜ＷＬ７のグループ）において最も距離Ｄ（ＷＬ）、Ｄ（ＷＬ）’が小さいワード線となる。言い換えれば、距離Ｄ（ＷＬ４）〜Ｄ（ＷＬ７）のうちの最小値が距離Ｄ（ＷＬ４）となる。また、距離Ｄ（ＷＬ４）’〜Ｄ（ＷＬ７）’のうちの最小値が距離Ｄ（ＷＬ４）’となる。そして、各ワード線ＷＬ上には、その終端部において、図示せぬ金属配線層８と接続されるコンタクトプラグＣＰ３が形成される。よって、メモリセルアレイ２内において最もコンタクト領域４に近接する素子領域ＡＡの端部、及びメモリセルアレイ２とコンタクト領域４との境界と、コンタクトプラグＣＰ３との距離も、ワード線ＷＬと同様の関係を有している。また、コンタクト領域４内におけるダミーの素子領域ＡＡと、ワード線ＷＬとの間の領域にも、別のダミーの素子領域ＡＡ’が形成されている。
【００６８】
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、特にコンタクト領域４の製造方法について、図１９乃至図２１を用いて説明する。図１９乃至図２１はメモリセルアレイ２及びコンタクト領域４の製造工程を順次示す平面図であり、図１８に示した領域に対応する。以下では、ワード線の加工及びコンタクトプラグＣＰ３の形成方法についてのみ説明する。その他は第１の実施形態と同様である。
【００６９】
まず図１９に示すように、フォトリソグラフィ技術とＲＩＥとを用いて、多結晶シリコン層１４、１２、及びゲート間絶縁膜１３をエッチングする。その結果、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成される。この際、ワード線ＷＬの幅、及び隣接するワード線ＷＬの間隔は、フォトリソグラフィの最小加工寸法Ｆで加工される。また、前述した各グループ内に含まれるワード線ＷＬについての距離Ｄ（ＷＬ）、Ｄ（ＷＬ）’は、セレクトゲート線ＳＧＳに近接するものからセレクトゲート線ＳＧＤに近接するものの順に長くなっていくよう、加工される。すなわち、前述の通り、距離Ｄ（ＷＬ０）＜Ｄ（ＷＬ１）＜Ｄ（ＷＬ２）＜Ｄ（ＷＬ３）であり、距離Ｄ（ＷＬ４）＜Ｄ（ＷＬ５）＜Ｄ（ＷＬ６）＜Ｄ（ＷＬ７）であり、また距離Ｄ（ＷＬ２８）＜Ｄ（ＷＬ２９）＜Ｄ（ＷＬ３０）＜Ｄ（ＷＬ３１）となるように、各ワード線ＷＬ０〜ＷＬ３１が加工される。更に換言すれば、前述の通り、距離Ｄ（ＷＬ０）’＜Ｄ（ＷＬ１）’＜Ｄ（ＷＬ２）’＜Ｄ（ＷＬ３）’であり、距離Ｄ（ＷＬ４）’＜Ｄ（ＷＬ５）’＜Ｄ（ＷＬ６）’＜Ｄ（ＷＬ７）’であり、また距離Ｄ（ＷＬ２８）’＜Ｄ（ＷＬ２９）’＜Ｄ（ＷＬ３０）’＜Ｄ（ＷＬ３１）’となるように、各ワード線ＷＬ０〜ＷＬ３１が加工される。
【００７０】
次に図２０に示すように、コンタクト領域４内においてワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに達するコンタクトプラグＣＰ３を、層間絶縁膜１７中に形成する。コンタクトプラグＣＰ３は、各ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの終端部上に形成される。
【００７１】
以下、メモリセルアレイ２内において最もコンタクト領域４に近接する素子領域ＡＡの端部から、各ワード線ＷＬ０〜ＷＬ３１上のコンタクトプラグＣＰ３までの距離を、それぞれ距離Ｄ（ＣＰ１００）〜Ｄ（ＣＰ１３１）と呼び、またメモリセルアレイ２とコンタクト領域４との境界から、各ワード線ＷＬ０〜ＷＬ３１上のコンタクトプラグＣＰ３までの距離を距離Ｄ（ＣＰ１００）’〜Ｄ（ＣＰ１３１）’と呼ぶことにする。但し、各ワード線ＷＬ０〜ＷＬ３１上に形成されたコンタクトプラグＣＰ３についての距離Ｄ（ＣＰ１００）〜Ｄ（ＣＰ１３１）、及び距離Ｄ（ＣＰ１００）’〜Ｄ（ＣＰ１３１）’を、それぞれ区別しない場合、またはまとめて呼ぶ場合には単に距離Ｄ（ＣＰ）及び距離Ｄ（ＣＰ）’と呼ぶ。すると次のような関係がある。すなわち、各グループ内に含まれるワード線ＷＬについての距離Ｄ（ＣＰ）、Ｄ（ＣＰ）’は、セレクトゲート線ＳＧＳに近接するものからセレクトゲート線ＳＧＤに近接するものの順に長くなっていく。
【００７２】
つまり、距離Ｄ（ＣＰ１００）＜Ｄ（ＣＰ１０１）＜Ｄ（ＣＰ１０２）＜Ｄ（ＣＰ１０３）であり、距離Ｄ（ＣＰ１０４）＜Ｄ（ＣＰ１０５）＜Ｄ（ＣＰ１０６）＜Ｄ（ＣＰ１０７）であり、また距離Ｄ（ＣＰ１２８）＜Ｄ（ＣＰ１２９）＜Ｄ（ＣＰ１３０）＜Ｄ（ＣＰ１３１）となるように、各ワード線ＷＬ０〜ＷＬ３１上にコンタクトプラグが形成される。更に換言すれば、距離Ｄ（ＣＰ１００）’＜Ｄ（ＣＰ１０１）’＜Ｄ（ＣＰ１０２）’＜Ｄ（ＣＰ１０３）’であり、距離Ｄ（ＣＰ１０４）’＜Ｄ（ＣＰ１０５）’＜Ｄ（ＣＰ１０６）’＜Ｄ（ＣＰ１０７）’であり、また距離Ｄ（ＣＰ１２８）’＜Ｄ（ＣＰ１２９）’＜Ｄ（ＣＰ１３０）’＜Ｄ（ＣＰ１３１）’となる。
【００７３】
よって、あるグループ（例えばワード線ＷＬ０〜ＷＬ３のグループ）内において最も距離Ｄ（ＣＰ）、Ｄ（ＣＰ）’が大きいワード線ＷＬ（例えばワード線ＷＬ３）に隣接し、且つ別のグループに属するワード線ＷＬ（例えばワード線ＷＬ４）についての距離Ｄ（ＣＰ）、Ｄ（ＣＰ）’（例えばＤ（ＣＰ１０４）、Ｄ（ＣＰ１０４）’）は、当該グループ（ワード線ＷＬ４〜ＷＬ７のグループ）において最も小さくなる。言い換えれば、距離Ｄ（ＣＰ１０４）〜Ｄ（ＣＰ１０７）のうちの最小値が距離Ｄ（ＣＰ１０４）となる。また、距離Ｄ（ＣＰ１０４）’〜Ｄ（ＣＰ１０７）’のうちの最小値が距離Ｄ（ＣＰ１０４）’となる。
【００７４】
次に図２１に示すように、コンタクトプラグＣＰ３に接続される金属配線層８が、層間絶縁膜１７上に形成される。本工程は、第１の実施形態で説明した図８の工程と同様である。金属配線層８は、その線幅がフォトリソグラフィの最小加工寸法Ｆとなるよう形成される（図１５でも金属配線層８の線幅はワード線の線幅よりも大きく記載されているが、その線幅はＦである）。
【００７５】
上記のように、本実施形態に係る半導体記憶装置であると、第１の実施形態と同様に、前述した（１）及び（２）の効果が得られる。  
すなわち、本実施形態に係る構成であると、同一ＮＡＮＤストリング内に含まれるワード線の一端側の長さが周期的に変化している。同一周期内では、ワード線は第１方向に沿った順に長くなっていく。そして次の周期では、ワード線の長さは、前の周期における最も短い長さから、再び第１方向に沿った順に長くなっていく。その結果、同一周期内における各ワード線の終端部を直線でつなぐと、第１方向及び第２方向に対して斜めの直線となる。そしてこの直線を各周期でつなげると、第１方向に沿って鋸状の形状となる。従って、第１、第２の実施形態と同様に、コンタクト領域４における第２方向の幅を縮小出来、上記実施形態で説明した（１）及び（２）の効果が得られる。
【００７６】
なお、上記実施形態では４本のワード線が１周期となり、これが８周期繰り返されている場合を例に説明したが、この場合には限られない。これについて図２２を用いて説明する。図２２は、本実施形態に係るＮＡＮＤストリングの回路図であり、特にワード線の終端部の位置に着目して示したものである。
【００７７】
図示するように、同一のＮＡＮＤストリングに接続される複数のワード線ＷＬは、第１ワード線群乃至第ｎワード線群のいずれかに属する。但しｎは２以上、好ましくは３以上の自然数である。第１ワード線群乃至第ｎワード線群の各々に属するワード線は、ＮＡＮＤストリング内において第１方向に沿って順番に配列された複数のメモリセルトランジスタにそれぞれ接続されるワード線である。そして、第１ワード線群乃至第ｎワード線群の各々に属するワード線の本数はｋであるとする（ｋは３以上の自然数）。従って、ワード線ＷＬ０〜ＷＬ（ｋ−１）は第１ワード線群に属する。またワード線ＷＬｋ〜ＷＬ（２ｋ−１）は第２ワード線群に属する。そしてワード線ＷＬ（ｎ−１）・ｋ〜ＷＬ（ｎ・ｋ−１）は第ｎワード線群に属する。
【００７８】
以上の構成において、第１ワード線群乃至第ｎワード線群の各々に属するワード線は、第１方向に沿った順番に、メモリセルアレイとコンタクト領域との境界と終端部との間の距離Ｄ（ＷＬ）’が大きくされる。言い換えれば、メモリセルアレイ内において最もコンタクト領域４に近接する素子領域ＡＡ端部からの距離Ｄ（ＷＬ）が大きくされる。更に言い換えれば、コンタクト領域４内における第２方向に沿った長さが大きくされる。
【００７９】
そして、第（ｉ＋１）ワード線群（ｉは１〜（ｎ−１）のいずれかの自然数）に属するワード線のうち、第ｉワード線群において上記距離Ｄ（ＷＬ）’、Ｄ（ＷＬ）が最も大きいワード線に隣接するものは、該第（ｉ＋１）ワード線群において上記距離Ｄ（ＷＬ）’、Ｄ（ＷＬ）が最も小さくされる。例えば、第２ワード線群に含まれるワード線ＷＬｋ〜ＷＬ（２ｋ−１）のうちで、第１ワード線群において上記距離Ｄ（ＷＬ）’、Ｄ（ＷＬ）が最も大きいワード線ＷＬ（ｋ−１）に隣接するワード線ＷＬｋが、当該第２ワード線群において上記距離Ｄ（ＷＬ）’、Ｄ（ＷＬ）が最も小さくされる。このように、各ワード線群の数や、ワード線群に属するワード線本数は、上記実施形態の場合に限定されるものでは無い。
【００８０】
上記の関係は、各ワード線ＷＬ上に形成されたコンタクトプラグＣＰ３との距離についても同様である。すなわち、第１ワード線群乃至第ｎワード線群の各々に属するワード線に形成されたコンタクトプラグＣＰ３は、第１方向に沿った順番に、メモリセルアレイ２とコンタクト領域４との境界まで間の距離Ｄ（ＣＰ）’が大きくされる。言い換えれば、メモリセルアレイ内において最もコンタクト領域４に近接する素子領域ＡＡ端部までの距離Ｄ（ＣＰ）が大きくされる。そして、第（ｉ＋１）ワード線群に属するワード線のうちで、第ｉワード線群において上記距離Ｄ（ＣＰ）’、Ｄ（ＣＰ）が最も大きいワード線に隣接するワード線に形成されたコンタクトプラグＣＰ３が、該第（ｉ＋１）ワード線群において上記距離Ｄ（ＷＬ）’、Ｄ（ＷＬ）を最も小さくされる。
【００８１】
なお、本実施形態はコンタクトプラグＣＰ３の位置が上記鋸状に変化していれば十分である。従って、上記第２の実施形態と同様に、例えばコンタクト領域４内におけるワード線の第２方向に沿った長さが同一であっても良い。この場合について図２３に示す。図２３は、本実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの、メモリセルアレイ及びコンタクト領域の平面図である。なお図２３ではＤ（ＣＰ）、Ｄ（ＣＰ）’として、Ｄ（ＣＰ２８）、Ｄ（ＣＰ０）’のみ図示し、Ｄ（ＷＬ）、Ｄ（ＷＬ）’の図示を省略するが、その定義は上記した通りである。
【００８２】
図示するように、第２の実施形態と同様、同一のＮＡＮＤストリングに属する全ワード線ＷＬのコンタクト領域４における長さは、すべて等しくされている。すなわち、Ｄ（ＷＬ０）’〜Ｄ（ＷＬ３１）’は等しくされ、またＤ（ＷＬ０）〜Ｄ（ＷＬ３１）も等しくされる。言い換えれば、コンタクト領域４内において第１方向に沿った第３の軸を仮定した時に、ワード線ＷＬ０〜ＷＬ３１の一端側の終端部が、全て第３の軸上に位置している。その上で、距離Ｄ（ＣＰ１００）〜Ｄ（ＣＰ１３１）及びＤ（ＣＰ１００）〜Ｄ（ＣＰ１３１）については、上記実施形態で説明した条件を満たす。このように、コンタクトプラグＣＰ３の直径、及び金属配線層８の線幅を最小加工寸法で形成出来る場合には、図２３の構成とすることも可能である。
【００８３】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３の実施形態において、ダミーワード線を設けることにより、フォトリソグラフィ時の加工マージンを大きくしたものである。図２４は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ２とコンタクト領域４の平面図であり、特にワード線ＷＬの平面構成について示している。
【００８４】
図示するように、本実施形態に係る構成は上記第３の実施形態で説明した図１８に示す構成において、ワード線ＷＬ３とＷＬ４との間、ワード線ＷＬ７とＷＬ８との間、ワード線ＷＬ１１とＷＬ１２との間、ワード線ＷＬ１５とＷＬ１６との間、ワード線ＷＬ１９とＷＬ２０との間、ワード線ＷＬ２３とＷＬ２４との間、ワード線ＷＬ２７とＷＬ２８との間に、ワード線ＷＬと同様に第２方向に沿ったストライプ形状のダミーワード線ＤＷＬを設けたものである。つまり、第３の実施形態で説明した１周期を形成するグループ間の領域に、ダミーワード線ＤＷＬが設けられている。メモリセルアレイ２内においては、ダミーワード線ＤＷＬと素子領域ＡＡとが交差する領域に、例えばダミーメモリセルが形成される。この場合、ダミーメモリセルは常時オン状態とされるよう、図示せぬ領域において、ダミーワード線ＤＷＬに電圧が印加される。ダミーメモリセルが形成されず、第１方向でダミーメモリセルを挟んで隣接するメモリセルトランジスタＭＴが電気的に接続されている場合には、ダミーワード線ＤＷＬは電気的にフローティングの状態であっても良い。
【００８５】
更に本実施形態に係る構成であると、コンタクトプラグＣＰ３は、その直径が最小加工寸法Ｆよりも大きくなるように形成される。そしてコンタクトプラグＣＰ３は、その中心が各ワード線ＷＬの第１方向に沿った中心部とずれて位置するように形成される。この際、各コンタクトプラグＣＰ３は、第１方向で隣接するワード線ＷＬのうち、コンタクト領域４における長さが短いワード線ＷＬ側、またはダミーワード線ＤＷＬ側に寄って配置される。すなわち、ワード線ＷＬ７〜ＷＬ５上のコンタクトプラグＣＰ３は、それぞれワード線ＷＬ７〜ＷＬ５の中央よりもワード線ＷＬ６〜ＷＬ４寄りに配置される。また、ワード線ＷＬ４上のコンタクトプラグＣＰ３は、ワード線ＷＬ４の中央よりもダミーワード線ＤＷＬ寄りに配置される。
【００８６】
なお、ダミーワード線ＤＷＬは、コンタクト領域４内における第２方向に沿った長さは、いずれのワード線ＷＬよりも短くされても良い。これは、隣接するワード線ＷＬ上のコンタクトプラグＣＰ３とショートさせないためである。
【００８７】
次に、上記構成のＮＡＮＤ型フラッシュメモリにおける、特にコンタクト領域４の製造方法について、図２５乃至図２７を用いて説明する。図２５乃至図２７はメモリセルアレイ２及びコンタクト領域４の製造工程を順次示す平面図であり、図２４に示した領域に対応する。以下では、ワード線の加工及びコンタクトプラグＣＰ３の形成方法についてのみ説明する。その他は第１の実施形態と同様である。
【００８８】
まず図２５に示すように、フォトリソグラフィ技術とＲＩＥとを用いて、多結晶シリコン層１４、１２、及びゲート間絶縁膜１３をエッチングする。その結果、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳ、並びにダミーワード線ＤＷＬが形成される。この際、ワード線ＷＬ及びダミーワード線ＤＷＬの幅、隣接するワード線ＷＬの間隔、及び隣接するワード線ＷＬとダミーワード線ＤＷＬとの間隔は、フォトリソグラフィの最小加工寸法Ｆで加工される。また、ダミーワード線ＤＷＬは、第１方向で隣接する２本のワード線ＷＬの両方よりも短くなるように形成される。本工程は、ダミーワード線ＤＷＬを形成する点を除いては、図１９の工程と同様である。
【００８９】
次に図２６に示すように、コンタクト領域４内においてワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに達するコンタクトプラグＣＰ３を、層間絶縁膜１７中に形成する。コンタクトプラグＣＰ３は、上記第３の実施形態と同様、各ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳの終端部上に形成される。この際、コンタクトプラグＣＰ３は、その直径が最小加工寸法Ｆよりも大きく形成され、且つその中心が、ワード線ＷＬの第１方向にそった中心よりもΔｔだけずれて形成される。なおコンタクトプラグＣＰ３は、ダミーワード線ＤＷＬ上には形成されない。本工程は、コンタクトプラグＣＰ３の寸法と、中心位置をずらす以外は、図２０の工程と同様である。
【００９０】
次に図２７に示すように、コンタクトプラグＣＰ３に接続される金属配線層８が、層間絶縁膜１７上に形成される。本工程は、第１の実施形態で説明した図８の工程と同様である。金属配線層８は、コンタクトプラグＣＰ３と接続できれば良く、その線幅は最小加工寸法Ｆであっても、それ以上であっても良い。また、図２７では金属配線層８もコンタクトプラグＣＰ３の中心からずれて配置されているように記載されているが、コンタクトプラグＣＰ３と接していればどのように配置しても構わない。
【００９１】
上記のように、本実施形態に係る半導体記憶装置であると、前述した（１）及び（２）の効果に加えて、下記（３）の効果が得られる。  
（３）ワード線ＷＬとコンタクトプラグＣＰ３の接続に対するマージンを大きく出来る。  
本実施形態に係る構成であると、コンタクトプラグＣＰ３を最小加工寸法Ｆよりも大きく形成している。これにより、コンタクトプラグＣＰ３とワード線ＷＬとの接続が、より容易となる。
【００９２】
この際、隣接するコンタクトプラグＣＰ３同士がショートしないように、コンタクトプラグＣＰ３の中心を、ワード線ＷＬの中心からずらして配置している。また、隣接する金属配線層８がショートしないように、ワード線の長さが変化する１周期毎にダミーワード線ＤＷＬを設けている。これによって、金属配線層８を形成するためのスペースを十分に取ることが可能となる。
【００９３】
なお、上記実施形態では第３の実施形態と同様に、４本のワード線が１周期となり、これが８周期繰り返されている場合を例に説明したが、この場合には限られない。これについて図２８を用いて説明する。図２８は、本実施形態に係るＮＡＮＤストリングの回路図であり、特にワード線の終端部の位置に着目して示したものである。
【００９４】
図示するように、第３の実施形態で図２２を用いて説明したとおり、同一のＮＡＮＤストリングに接続される複数のワード線ＷＬは、第１ワード線群乃至第ｎワード線群のいずれかに属する。そして、第１ワード線群乃至第ｎワード線群の各々に属するワード線の本数はｋである（ｋは３以上の自然数）。本実施形態では更に、第ｉワード線群（ｉは１〜（ｎ−１）のいずれかの自然数）と第（ｉ＋１）ワード線群との間の領域に、ダミーワード線ＤＷＬが設けられる。例えば第１ワード線群（ｉ＝１）と第２ワード線群（ｉ＋１＝２）との間にダミーワード線ＤＷＬが設けられる。
【００９５】
そしてダミーワード線ＤＷＬの長さは、第１方向で隣接する２本のワード線ＷＬよりも短くされる。例えば第１ワード線群と第２ワード線群との間のダミーワード線ＤＷＬは、ワード線ＷＬ（ｋ−１）及びワード線ＷＬｋよりも短くされる。
【００９６】
なお、本実施形態においても、コンタクトプラグＣＰ３の直径を最小加工寸法Ｆにて形成しても構わない。図２９は、本実施形態の変形例に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ２及びコンタクト領域４の平面図である。図示するように、ダミーワード線ＤＷＬを設けつつ、コンタクトプラグＣＰ３を最小加工寸法Ｆの直径を有するように形成しても良い。
【００９７】
以上のように、この発明の第１乃至第４の実施形態に係るＮＡＮＤ型フラッシュメモリであると、ロウデコーダ３へ接続される金属配線層８とワード線ＷＬとを接続するコンタクトプラグＣＰ３を、ビット線に沿った方向においてジグザグ状に配置、または鋸状に配置している。従って、コンタクト領域４内におけるワード線の長さを短くすることが出来る。その結果、コンタクト領域４の面積を縮小し、チップサイズを縮小化出来る。
【００９８】
なお、上記第３、第４の実施形態では、例えば図２２及び図２８に示すように、各々のワード線群において、セレクトゲート線ＳＧＤに近いワード線が、セレクトゲート線ＳＧＳに近いワード線よりも長い場合について説明した。しかし図３０のＮＡＮＤストリングの回路図に示すように、選択トランジスタＳＴ１、ＳＴ２の位置を入れ替えても良い。すなわち、各々のワード線群において、セレクトゲート線ＳＧＳに近いワード線が、セレクトゲート線ＳＧＤに近いワード線よりも長くされても良い。
【００９９】
また図３０に示すように、ＮＡＮＤストリングのドレイン側の端部に位置するワード線（図３０ではワード線ＷＬ０）とセレクトゲート線ＳＧＤとの間、または／及びＮＡＮＤストリングのソース側の端部に位置するワード線（図３０ではワード線ＷＬ（ｎ・ｋ−１））とセレクトゲート線ＳＧＳとの間にも、ダミーワード線ＤＷＬを設けても良い。更に、図２８及び図３０では、各ワード線群間に設けられるダミーワード線ＤＷＬは１本であるが、２本以上設けても良い。更に、複数のダミーワード線ＤＷＬは、図示せぬ領域において共通接続され、共通ダミーワード線とされても良い。
【０１００】
また、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に説明したが、上記実施形態はＮＡＮＤ型フラッシュメモリに限定されるものでは無い。例えば、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」に適用することも可能である。
【０１０１】
ＴＣ並列接続型強誘電体メモリのメモリセルユニットは次のような構成を備えている。すなわちメモリセルユニットは、直列接続された複数個のメモリセル、及びブロックセレクトトランジスタを含んでいる。メモリセルは、セルトランジスタ及び強誘電体キャパシタを含んでいる。強誘電体キャパシタの一方電極はセルトランジスタのソースに接続され、他方電極はセルトランジスタのドレインに接続されている。そして、セルトランジスタのソースは、一方で隣接するメモリセルのセルトランジスタのドレインに接続され、ドレインは、他方で隣接するメモリセルのセルトランジスタのソースに接続されている。そして、メモリセルユニットに含まれる複数のセルトランジスタのゲートは、それぞれワード線ＷＬに接続されている。更に、メモリセルユニットのうち、最もドレイン寄りに位置するメモリセルのセルトランジスタのドレインは、ブロック選択トランジスタの電流経路を介して、ビット線に接続されている。またメモリセルユニットのうち、最もソース寄りに位置するメモリセルのセルトランジスタのソースは、プレート線に接続されている。  
上記構成において、同一のメモリセルユニットに接続される複数のワード線と、該ワード線上に形成されるコンタクトプラグについて、上記第１乃至第４の実施形態に係る構成を適用することが出来る。
【０１０２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１０３】
【図１】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、ロウデコーダ、及びコンタクト領域の回路図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ、ロウデコーダ、及びコンタクト領域の平面図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図４】図２におけるＹ１−Ｙ１’線に沿った断面図。
【図５】図２におけるＸ１−Ｘ１’線に沿った断面図。
【図６】この発明の第１の実施形態に係るフラッシュメモリの第１製造工程の断面図。
【図７】この発明の第１の実施形態に係るフラッシュメモリの第２製造工程の断面図。
【図８】この発明の第１の実施形態に係るフラッシュメモリの第３製造工程の断面図。
【図９】この発明の第１の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図であり、第１層目の金属配線層を示す図。
【図１０】この発明の第１の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図であり、第２層目の金属配線層を示す図。
【図１１】図９におけるＸ２−Ｘ２’線に沿った断面図。
【図１２】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図１３】この発明の第２の実施形態に係るフラッシュメモリの第１製造工程の断面図。
【図１４】この発明の第２の実施形態に係るフラッシュメモリの第２製造工程の断面図。
【図１５】この発明の第２の実施形態に係るフラッシュメモリの第３製造工程の断面図。
【図１６】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図であり、第１層目の金属配線層を示す図。
【図１７】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図であり、第２層目の金属配線層を示す図。
【図１８】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図１９】この発明の第３の実施形態に係るフラッシュメモリの第１製造工程の断面図。
【図２０】この発明の第３の実施形態に係るフラッシュメモリの第２製造工程の断面図。
【図２１】この発明の第３の実施形態に係るフラッシュメモリの第３製造工程の断面図。
【図２２】この発明の第３の実施形態に係るフラッシュメモリの備えるＮＡＮＤストリングの等価回路図。
【図２３】この発明の第３の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図２４】この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図２５】この発明の第４の実施形態に係るフラッシュメモリの第１製造工程の断面図。
【図２６】この発明の第４の実施形態に係るフラッシュメモリの第２製造工程の断面図。
【図２７】この発明の第４の実施形態に係るフラッシュメモリの第３製造工程の断面図。
【図２８】この発明の第４の実施形態に係るフラッシュメモリの備えるＮＡＮＤストリングの等価回路図。
【図２９】この発明の第４の実施形態の変形例に係るフラッシュメモリの備えるメモリセルアレイ及びコンタクト領域の平面図。
【図３０】この発明の第３、第４の実施形態の変形例に係るフラッシュメモリの備えるＮＡＮＤストリングの等価回路図。
【符号の説明】
【０１０４】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…コンタクト領域、５…デコード回路、８、１８、１９、２１、３０…金属配線層、１０…半導体基板、１１…ゲート絶縁膜、１２、１４…多結晶シリコン層、１５…ゲート間絶縁膜、１６…側壁絶縁膜、１７、２０…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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