(57)【要約】      （修正有）【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。【選択図】図２
2008166759.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２フィンを備え、第１導電型を有する半導体基板と、
前記第１及び第２フィンの一端を連結する共通ビットライン電極と、
前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる複数の制御ゲート電極と、
前記共通ビットライン電極と前記複数の制御ゲート電極との間に配置され、前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極と、
前記第１ストリング選択ゲート電極と前記複数の制御ゲート電極との間に配置され、前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極と、を備え
前記第１ストリング選択ゲート電極下の前記第１フィンの一部分及び前記第２ストリング選択ゲート電極下の前記第２フィンの一部分は、前記第１導電型と逆である第２導電型を有することを特徴とする不揮発性メモリ素子。
【請求項２】
前記半導体基板は、前記第１及び第２フィンの下端を連結するボディをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記第１フィンと第２フィンとの間を充填する埋め込み絶縁膜をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記共通ビットライン電極、前記第１ストリング選択ゲート電極、前記第２ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第１及び第２フィン部分に限定され、前記第２導電型を有するソースまたはドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記複数の制御ゲート電極及び前記第１及び第２フィンの一側面の間にそれぞれ介在された複数の電荷保存層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第１及び第２フィンの一側面と前記複数の電荷保存層との間にそれぞれ介在された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記複数の電荷保存層と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
前記第１及び第２フィンの他端に連結された共通ソースライン電極をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
第１及び第２領域が異なる行にそれぞれ限定された第１及び第２フィンを有し、第１導電型を有する半導体基板を提供する工程と、
前記第１フィンの前記第１領域に、前記第１導電型と逆である第２導電型を有する第１パス領域を形成する工程と、
前記第２フィンの前記第２領域に、前記第２導電型を有する第２パス領域を形成する工程と、
前記第１領域内の前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極を形成する工程と、
前記第２領域内の前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極を形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１２】
前記第１パス領域を形成する前に、前記第１フィンと第２フィンとの間に埋め込み絶縁膜を充填する工程をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記第１及び第２フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定されたことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記第１パス領域を形成する工程は、チルトイオン注入を利用して行うことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記第１パス領域を形成する工程は、
前記第１及び第２フィンの前記第１領域を露出する第１マスク層を形成する工程と、
前記第１マスク層をイオン注入保護層として、前記第１フィンの一側面に選択的に入射されるように、前記第１フィンに対して０°より大きく、９０°より小さい第１角度で前記第２導電型の不純物を注入する工程と、を含むことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記第２パス領域を形成する工程は、チルトイオン注入を利用して行うことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記第２パス領域を形成する工程は、
前記第１及び第２フィンの前記第２領域を露出する第２マスク層を形成する工程と、
前記第２マスク層をイオン注入保護層として、前記第２フィンの一側面に選択的に入射されるように、前記第２フィンに対して０°より大きく、９０°より小さい第２角度で前記第２導電型の不純物を注入する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記第１領域及び前記第２領域外の前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる複数の制御ゲート電極を形成する工程をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【請求項１９】
前記第１ストリング選択ゲート電極、前記第２ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第１及び第２フィン部分に、前記第２不純物を注入してソースまたはドレイン領域を形成する工程をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２０】
前記複数の制御ゲート電極の反対側に位置した第１及び第２フィンの一端を連結する共通ビットライン電極を形成する工程をさらに含むことを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
【請求項２１】
前記半導体基板を提供する工程は、バルク半導体ウェーハをエッチングしてボディから突出した前記第１及び第２フィンを形成する工程を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを保存する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積が次第に小さくなりつつも、高容量のデータ処理を必要としている。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を向上させ、かつ集積度を高めるための方法が研究されている。例えば、フィン−ＦＥＴ（ｆｉｎ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を利用して集積度を高めた半導体素子は、チャンネル面積を広げて動作速度を向上させると同時に、フィンの幅を減少させて集積度を高めうる。
【０００３】
例えば、特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。他の例で、特許文献２は、絶縁層上に形成されたフィンを備えるフィン−ＦＥＴについて開示している。
【０００４】
しかし、このようなフィン−ＦＥＴは、低い抵抗のビットラインコンタクトを形成し難い。例えば、Ｄａｖｉｄ  Ｍ．Ｆｒｉｅｄらによるフィン−ＦＥＴは、フィンを横切って形成されたビットラインコンタクトを備える。この場合、ビットラインコンタクトとフィンの狭い上面とが接触して、ビットラインコンタクト抵抗が非常に高くなりうる。加えて、ビットラインコンタクトを形成するためにフィンが曲がる構造となって、製造上の困難性がある。
【０００５】
また、Ｂｉｎ  Ｙｕらによれば、ソース及びドレイン領域がフィンと連結され、コンタクト面積を確保するように広く形成されている。しかしながら、ソース及びドレイン領域によってフィン間の距離が広くなり、その結果、フィン−ＦＥＴの集積度が低下するという問題が発生する恐れがある。
【特許文献１】米国特許第６，６６４，５８２号明細書
【特許文献２】米国特許第６，８７６，０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、前述した問題点を克服するためのものであって、低いビットラインコンタクト抵抗を有する高集積の不揮発性メモリ素子を提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、低いビットラインコンタクト抵抗を有する高集積の不揮発性メモリ素子の経済的な製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が以下に提供される。半導体基板は、第１及び第２フィンを備え、第１導電型を有する。共通ビットライン電極は、前記第１及び第２フィンの一端を連結する。複数の制御ゲート電極は、前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる。第１ストリング選択ゲート電極は、前記共通ビットライン電極と前記複数の制御ゲート電極との間に配置され、前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる。第２ストリング選択ゲート電極は、前記第１ストリング選択ゲート電極と前記複数の制御ゲート電極との間に配置され、前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる。そして、前記第１ストリング選択ゲート電極下の前記第１フィンの一部分及び前記第２ストリング選択ゲート電極下の前記第２フィンの一部分は、前記第１導電型と逆である第２導電型を有する。
【０００９】
前記不揮発性メモリ素子は、前記第１フィンと第２フィンとの間を充填する埋め込み絶縁膜をさらに備え、前記第１及び第２フィンの一側面は、前記埋め込み絶縁膜の反対側にそれぞれ限定される。
【００１０】
前記不揮発性メモリ素子は、前記共通ビットライン電極、前記第１ストリング選択ゲート電極、前記第２ストリング選択ゲート電極及び前記複数の制御ゲート電極の間の前記第１及び第２フィン部分に限定され、前記第２導電型を有するソースまたはドレイン領域をさらに備えうる。
【００１１】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が以下に提供される。第１及び第２領域が異なる行にそれぞれ限定された第１及び第２フィンを有し、第１導電型を有する半導体基板を提供する。前記第１フィンの前記第１領域に、前記第１導電型と逆である第２導電型を有する第１パス領域を形成する。前記第２フィンの前記第２領域に、前記第２導電型を有する第２パス領域を形成する。前記第１領域内の前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極を形成する。そして、前記第２領域内の前記第１及び第２フィンの一側面を覆い、前記第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極を形成する。
【００１２】
前記第１パス領域を形成する工程及び／または前記第２パス領域を形成する工程は、チルトイオン注入を利用して行える。
【発明の効果】
【００１３】
本発明による不揮発性メモリ素子は、共通ビットライン構造を採択することによってストリング間の空間を減らせて高い集積度を有し、ストリング選択ラインを分離することによってストリングを個別的に動作させうる。
【００１４】
本発明による共通ビットライン電極は、従来の個別的なビットライン電極に比べて、フィンと広い接触面積を有し、これにより、フィンと共通ビットライン電極との間のコンタクト抵抗が従来より大きく減少しうる。
【００１５】
本発明による不揮発性メモリ素子の動作方法によれば、チルトイオン注入方法を利用して、第１及び第２フィンの一側面に選択的に第１または第２パス領域を形成し、したがって、パターニング工程が省略されて経済的である。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されず、異なる多様な形態で具現されるものである。尚、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張されている。
【００１７】
本発明の実施形態で、不揮発性メモリ素子は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）素子、フラッシュメモリ素子またはＳＯＮＯＳメモリ素子を備えうる。
【００１８】
図１は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。この実施形態の不揮発性メモリ素子は、ＮＡＮＤ構造を有する。ＮＡＮＤ構造は、ＮＯＲ構造に対応する概念として使われる。
【００１９】
図１を参照すれば、不揮発性メモリ素子は、一対のストリングＳ１，Ｓ２を備える。第１ストリングＳ１及び第２ストリングＳ２は、共通ビットラインＣＢＬ（Ｃｏｍｍｏｎ  Ｂｉｔ  Ｌｉｎｅ）によって相互連結される。第１ストリングＳ１及び第２ストリングＳ２は、ＮＡＮＤセルアレイ構造のメモリトランジスタＣＴ及び共通ビットラインＣＢＬの信号を分離するための選択トランジスタＳＴを備える。共通ビットラインＣＢＬは、第１ストリングＳ１及び第２ストリングＳ２のストリング選択トランジスタＳＴの外側に配置される。
【００２０】
このような共通ビットラインＣＢＬの構造は、ストリングＳ１，Ｓ２にそれぞれ連結された従来の個別的なビットライン構造と対照される。共通ビットラインＣＢＬは、従来の個別的なビットライン構造に比べて広い面積を有するように形成される。したがって、共通ビットラインＣＢＬは、十分に低い抵抗を有するように形成され、これにより、ストリングＳ１，Ｓ２がさらに稠密に配置される。その結果、不揮発性メモリ素子の集積度が向上する。
【００２１】
第１ストリングＳ１は、相互直列に連結された一つのストリング選択トランジスタＳＴ及び複数のメモリトランジスタＣＴを備えうる。メモリトランジスタＣＴの数は、例示的なものであり、本発明の範囲は、このような数に制限されない。ストリング選択トランジスタＳＴは、ゲートＧを備える。ゲートＧは、ストリング選択トランジスタＳＴのターンオンまたはターンオフを制御しうる。例えば、ストリング選択トランジスタＳＴは、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を備えうる。
【００２２】
第２ストリングＳ２は、第１ストリングＳ１と類似した構造を有する。すなわち、第２ストリングＳ２は、相互直列に連結された一つのストリング選択トランジスタＳＴ及び複数のメモリトランジスタＣＴを備えうる。但し、第１ストリングＳ１と第２ストリングＳ２とは、それぞれのストリング選択トランジスタＳＴの配置において差異点を有しうる。例えば、第１ストリングＳ１及び第２ストリングＳ２のストリング選択トランジスタＳＴは、異なる行に配置される。例えば、第１ストリングＳ１のストリング選択トランジスタＳＴが第２行に配置され、第２ストリングＳ２のストリング選択トランジスタＳＴが第１行に配置されるが、その順序は変わることもある。
【００２３】
メモリトランジスタＣＴは、制御ゲートＣＧ及びストレージノードＳＮをそれぞれ備える。制御ゲートＣＧは、ストレージノードＳＮの状態を制御しうる。ストレージノードＳＮは、電荷保存のために提供される。例えば、メモリトランジスタＣＴは、不揮発性メモリ素子のセル領域を形成しうる。
【００２４】
第１ストリング選択ラインＳＳＬ１は、第２ストリングＳ２のストリング選択トランジスタＳＴのゲートＧに連結され、第１及び第２ストリングＳ１，Ｓ２を横切って配置される。第２ストリング選択ラインＳＳＬ２は、第１ストリングＳ１のストリング選択トランジスタＳＴのゲートＧに連結され、第１及び第２ストリングＳ１，Ｓ２を横切って配置される。例えば、第１ストリングＳ１及び第２ストリングＳ２が列に配置されれば、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２は、行に配置される。第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２は、異なる行に配置される。
【００２５】
複数のワードラインＷＬは、第１ストリングＳ１及び第２ストリングＳ２の同じ行に配置されたメモリトランジスタＣＴの制御ゲートＣＧにそれぞれ連結され、第１及び第２ストリングＳ１，Ｓ２を横切って配置される。例えば、ワードラインＷＬの数は、メモリトランジスタＣＴの配置によって決定され、例示的に示された。
【００２６】
第１ストリングＳ１及び第２ストリングＳ２の共通ビットラインＣＢＬの反対側は、共通ソースラインＣＳＬによって連結される。この実施形態の変形例として、共通ソースラインＣＳＬの前の第１ストリングＳ１及び第２ストリングＳ２には、一つのソース選択ライン（図示せず）がさらに配置され、ソース選択ラインは、それぞれのソース選択トランジスタ（図示せず）に連結される。この実施形態の他の変形例であって、共通ソースラインＣＳＬの前の第１ストリングＳ１及び第２ストリングＳ２には、二つのソース選択ライン（図示せず）がさらに配置される。この場合、ソース選択ラインの構造は、ストリング選択ラインＳＳＬ１，ＳＳＬ２と対称的に配置される。
【００２７】
前述した不揮発性メモリ素子は、共通ビットラインＣＢＬの構造を採択することによって集積度を向上させ、また、ストリングＳ１，Ｓ２に対してストリング選択ラインＳＳＬ１，ＳＳＬ２を分離することによってストリングＳ１，Ｓ２を個別的に動作させうる。
【００２８】
この実施形態で、ストリングＳ１，Ｓ２の数は、例示的である。したがって、不揮発性メモリ素子は、複数対のストリングをさらに備えうる。この場合、異なる対のストリングは、異なる共通ビットライン（図示せず）にそれぞれ連結される。
【００２９】
図２は、本発明の一実施形態による不揮発性メモリ素子を概略的に示す平面図である。図３、図４及び図５は、それぞれ図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線、ＩＶ−ＩＶ’線及びＶ−Ｖ’線による断面図である。図２では、一部の構成を省略し、主要な構成のみを示した。
【００３０】
図２を参照すれば、半導体基板は、複数の対の第１及び第２フィン１０５ａ，１０５ｂを備えうる。第１及び第２フィン１０５ａ，１０５ｂの一端は、対をなして共通ビットライン電極１６０ａ，１６０ｂに連結される。第１及び第２フィン１０５ａ，１０５ｂの他端は、共通ソースライン電極１６５に連結される。第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂ及び複数の制御ゲート電極１５０は、第１及び第２フィン１０５ａ，１０５ｂ上を横切るように列に配置される。
【００３１】
第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂは、共通ビットライン電極１６０ａ，１６０ｂと制御ゲート電極１５０との間に配置される。例えば、第１ストリング選択ゲート電極１５５ａは、共通ビットライン電極１６０ａ，１６０ｂに隣接して配置され、第２ストリング選択ゲート電極１５５ｂは、第１ストリング選択ゲート電極１５５ａと制御ゲート電極１５０との間に配置される。
【００３２】
半導体基板は、第１導電型を有しうる。共通ビットライン電極１６０ａ，１６０ｂ、第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂ、制御ゲート電極１５０及び共通ソースライン電極１６５の間の第１及び第２フィン１０５ａ，１０５ｂの部分には、第２導電型を有するソースまたはドレイン領域（図示せず）が限定される。第１導電型と第２導電型とは、相互に逆でありうる。
【００３３】
第１及び第２フィン１０５ａ，１０５ｂは、ビットラインの一部として利用され、図１のストリングＳ１，Ｓ２に対応しうる。共通ビットライン電極１６０ａ，１６０ｂの一つは、図１の共通ビットラインＣＢＬに対応し、共通ソース電極１６５は、図１の共通ソースラインＣＳＬに対応しうる。第１及び第２ストリング選択電極１５５ａ，１５５ｂは、図１の第１及び第２ストリング選択ラインＳＳＬ１，ＳＳＬ２に対応しうる。複数の制御ゲート電極１５０は、図１の複数のワードラインＷＬに対応しうる。
【００３４】
図２及び図３を参照すれば、制御ゲート電極１５０を備えるメモリトランジスタの構造が説明される。メモリトランジスタは、第１及び第２フィン１０５ａ，１０５ｂをチャンネル領域（図示せず）として利用される。半導体基板は、第１及び第２フィン１０５ａ，１０５ｂの下端を連結するボディ１０２をさらに備えうる。例えば、半導体基板は、バルク半導体ウェーハをエッチングして形成される。しかし、この実施形態の変形例で、第１及び第２フィン１０５，１０５ｂは、半導体エピ層として提供されることもある。
【００３５】
例えば、第１及び第２フィン１０５ａ，１０５ｂの間には、埋め込み絶縁膜１１５が充填される。これにより、埋め込み絶縁膜１１５の反対側に位置した第１及び第２フィン１０５ａ，１０５ｂの一側面がそれぞれメモリトランジスタのチャンネル領域として利用される。素子分離膜１２０は、埋め込み絶縁膜１１５の反対側の第１及び第２フィン１０５ａ，１０５ｂの下部を覆うように所定高さでボディ１０２上に配置される。一方、埋め込み絶縁膜１１５は、第１及び第２フィン１０５ａ，１０５ｂの上面にさらに延びうる。
【００３６】
制御ゲート電極１５０は、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン１０５ａ，１０５ｂ及び埋め込み絶縁膜１１５上を横切って延びうる。第１フィン１０５ａと制御ゲート電極１５０との間には、電荷保存層１３５ａが介在され、電荷保存層１３５ａと第１フィン１０５ａとの間には、トンネリング絶縁層１３０ａが介在される。第２フィン１０５ｂと制御ゲート電極１５０との間には、電荷保存層１３５ｂが介在され、電荷保存層１３５ｂと第２フィン１０５ｂとの間には、トンネリング絶縁層１３０ｂが介在される。制御ゲート電極１５０と電荷保存層１３５ａ，１３５ｂとの間には、ブロッキング絶縁層１４０が介在される。
【００３７】
例えば、電荷保存層１３５ａ，１３５ｂは、図１のストレージノードＳＮに対応して、ポリシリコン層、窒化層、ドットまたはナノクリスタルを備えうる。ドットまたはナノクリスタルは、金属またはポリシリコンの粒子を備えうる。トンネリング絶縁層１３０ａ，１３０ｂ及びブロッキング絶縁層１４０は、酸化膜、窒化膜または高誘電率膜を備えうる。高誘電率膜は、酸化膜及び窒化膜より高い誘電定数を有しうる。
【００３８】
この実施形態の変形例で、トンネリング絶縁層１３０ａ，１３０ｂは、第１及び第２フィン１０５ａ，１０５ｂの上端にさらに延びることもある。この実施形態の他の変形例で、トンネリング絶縁層１３０ａ，１３０ｂは、第１及び第２フィン１０５ａ，１０５ｂ上を横切って相互連結され、電荷保存層１３５ａ，１３５ｂは、第１及び第２フィン１０５ａ，１０５ｂ上を横切って相互連結される。
【００３９】
図２、図４を参照すれば、第１ストリング選択ゲート電極１５５ａを備える第１ストリング選択トランジスタの構造が説明される。第１ストリング選択ゲート電極１５５ａは、埋め込み絶縁膜１１５の反対側に位置した第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン１０５ａ，１０５ｂ上を横切って延びうる。第１ストリング選択ゲート電極１５５ａ下の第１フィン１０５ａの一部分は、第２導電型の不純物でドーピングされた第１パス領域１２５ａを備えうる。例えば、第１及び第２導電型は、相互に逆であり、例えば、ｎ型及びｐ型でそれぞれ選択された何れか一つでありうる。
【００４０】
この実施形態で、第１ストリング選択トランジスタは、前述したメモリトランジスタと類似した構造を有しうる。すなわち、第１及び第２フィン１０５ａ，１０５ｂの一側面と第１ストリング選択ゲート電極１５５ａとの間には、トンネリング絶縁層１３０ａ，１３０ｂ、電荷保存層１３５ａ，１３５ｂ、及びブロッキング絶縁層１４０が介在される。しかし、この実施形態で、トンネリング絶縁層１３０ａ，１３０ｂ、電荷保存層１３５ａ，１３５ｂ、及びブロッキング絶縁層１４０は、ゲート絶縁層の例として提示されたものであって、一層の絶縁層に代替されることもある。但し、第１ストリング選択トランジスタとメモリトランジスタとを類似構造にすることによって、不揮発性メモリ素子の構造をさらに簡単にしうる。
【００４１】
第１フィン１０５ａに形成された第１ストリング選択トランジスタは、第１パス領域１２５ａによってデプリション（ｄｅｐｌｅｔｉｏｎ）モードで動作しうる。これにより、第１ストリング選択ゲート電極１５５ａに動作電圧が印加されない場合にも、第１パス領域１２５ａは、導電通路となりうる。それは、第１パス領域１２５ａは、隣接したソースまたはドレイン領域と同一に、第２導電型を有するためである。一方、第２フィン１０５ｂに形成された第１ストリング選択トランジスタは、エンハンスメント（ｅｎｈａｎｃｅｍｅｎｔ）モードで動作しうる。
【００４２】
図２、図５を参照すれば、第２ストリング選択ゲート電極１５５ｂを備える第２ストリング選択トランジスタの構造が説明される。第２ストリング選択ゲート電極１５５ｂは、埋め込み絶縁膜１１５の反対側に位置した第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン１０５ａ，１０５ｂ上を横切って延びうる。第２ストリング選択ゲート電極１５５ｂ下の第２フィン１０５ｂの一部分は、第２導電型の不純物でドーピングされた第２パス領域１２５ｂを備えうる。第２ストリング選択トランジスタのゲート絶縁層の構造は、前述した第１ストリング選択トランジスタの説明を参照しうる。
【００４３】
第２フィン１０５ｂに形成された第２ストリング選択トランジスタは、第２パス領域１２５ｂによってデプリションモードで動作しうる。これにより、第２ストリング選択ゲート電極１５５ｂに動作電圧が印加されない場合にも、第２パス領域１２５ｂは、導電通路となりうる。一方、第１フィン１０５ａに形成された第２ストリング選択トランジスタは、エンハンスメントモードで動作しうる。
【００４４】
前述した不揮発性メモリ素子の構造によれば、デプリションモードの選択トランジスタを適切に配置することにより、簡単な構造で図１の回路を具現しうる。
【００４５】
図６、図８及び図１０は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。図７及び図９は、それぞれ図６及び図８の不揮発性メモリ素子のＶＩＩ−ＶＩＩ’線及びＩＸ−ＩＸ’線による断面図である。
【００４６】
図６及び図７を参照すれば、第１及び第２フィン１０５ａ，１０５ｂを備える半導体基板を提供する。例えば、半導体基板は、バルク半導体ウェーハをエッチングして、ボディ１０２から突出した第１及び第２フィン１０５ａ，１０５ｂを限定しうる。次いで、第１フィン１０５ａと第２フィン１０５ｂとの間に埋め込み絶縁膜１１５を充填しうる。これにより、埋め込み絶縁膜１１５の反対側にある第１及び第２フィン１０５ａ，１０５ｂの一側面がチャンネル領域として利用される。
【００４７】
次いで、半導体基板上に第１及び第２フィン１０５ａ，１０５ｂの第１領域１７１を露出する第１マスク層１７０を形成する。例えば、第１マスク層１７０は、フォトレジスト層を備えうる。
【００４８】
次いで、第１領域１７１内の第１フィン１０５ａに選択的に第２導電型の不純物１７２を注入し、第１パス領域１２５ａを形成する。例えば、第１パス領域１２５ａは、チルトイオン注入法を利用して形成される。さらに具体的には、第１マスク層１７０をイオン注入保護層とし、第１フィン１０５ａに傾いた角度、例えば、第１角度θ１で第２導電型の不純物１７２を注入する。これにより、第１フィン１０５ａには、傾いた角度で第２導電型の不純物１７２が注入されるが、第２フィン１０５ｂには、ほとんど第２導電型の不純物１７２が注入されない。例えば、第１角度θ１は、０°より大きく、かつ９０°より小さく、望ましくは、５°ないし４５°の範囲を有しうる。
【００４９】
図７及び図８を参照すれば、半導体基板上に第１及び第２フィン１０５ａ，１０５ｂの第２領域１７６を露出する第２マスク層１７５を形成する。例えば、第２マスク層１７６は、フォトレジスト層を備えうる。
【００５０】
次いで、第２領域１７６内の第２フィン１０５ｂに選択的に第２導電型の不純物１７７を注入し、第２パス領域１２５ｂを形成する。例えば、第２パス領域１２５ｂは、チルトイオン注入法を利用して形成しうる。さらに具体的には、第２マスク層１７５をイオン注入保護層とし、第２フィン１０５ｂに傾いた角度、例えば、第２角度θ２で第２導電型の不純物１７７を注入する。これにより、第２フィン１０５ｂには、傾いた角度で第２導電型の不純物１７７が注入されるが、第１フィン１０５ａには、ほとんど第２導電型の不純物１７７が注入されない。例えば、第２角度θ２は、０°より大きく、かつ９０°より小さく、望ましくは、５°ないし４５°の範囲を有しうる。
【００５１】
図１０を参照すれば、第１及び第２領域１７１，１７６内の第１及び第２フィン１０５ａ，１０５ｂの一側面をそれぞれ覆い、第１及び第２フィン１０５ａ，１０５ｂ上を横切って延びる第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂを形成する。また、第１及び第２領域１７１，１７６外の第１及び第２フィン１０５ａ，１０５ｂの一側面をそれぞれ覆い、第１及び第２フィン１０５ａ，１０５ｂ上を横切って延びる制御ゲート電極１５０を形成する。第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂ、及び制御ゲート電極１５０は、同時にまたは任意の順序で形成しうる。
【００５２】
次いで、第１及び第２フィン１０５ａ，１０５ｂの一端を連結する共通ビットライン電極１６０ａ，１６０ｂを形成し、第１及び第２フィン１０５ａ，１０５ｂの他端を連結する共通ソースライン電極１６５を形成しうる。さらに、共通ビットライン電極１６０ａ，１６０ｂ、第１及び２ストリング選択ゲート電極１５５ａ，１５５ｂ、制御ゲート電極１５０及び共通ソースライン電極１６５の間の第１及び第２フィン１０５ａ，１０５ｂの部分に第２導電型を有するソースまたはドレイン領域を形成しうる。この実施形態の変形例で、ソースまたはドレイン領域の一部は、第１及び／または第２パス領域１２５ａ，１２５ｂの形成と同時に形成されることもある。
【００５３】
次いで、当業者に公知されたように、不揮発性メモリ素子を完成しうる。
【００５４】
この実施形態によれば、チルトイオン注入方法を利用して、第１及び第２フィン１０５ａ，１０５ｂの一側面に選択的に第１または第２パス領域１２５ａ，１２５ｂを形成しうる。これにより、この実施形態の不揮発性メモリ素子の製造方法は、第１及び第２フィン１０５ａ，１０５ｂを選択するためのパターニング工程を省略できるので経済的である。
【００５５】
図１１ないし図１３は、本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。図１１ないし図１３は、図６ないし図１０の第１及び第２ストリング選択トランジスタを例示的に示す。
【００５６】
図１１を参照すれば、ソースまたはドレイン領域１８０が第１及び第２フィン１０５ａ，１０５ｂの所定部分に限定される。ソースまたはドレイン領域１８０は、図１０で第１及び第２ストリング選択ゲート電極１５５ａ，１５５ｂの両側の第１及び第２フィン１０５ａ，１０５ｂ部分に限定される。
【００５７】
図１２を参照すれば、チルトイオン注入を利用して、第１及び第２パス領域１２５ａ，１２５ｂを選択的に第１及び第２フィン１０５ａ，１０５ｂに限定しうる。
【００５８】
図１３を参照すれば、図１１及び図１２を任意の順序で行うことにより、ソースまたはドレイン領域１８０の間に第１及び第２パス領域１２５ａ，１２５ｂを配置しうる。第１フィン１０５ａで、第１パス領域１２５ａは、図６の第１領域１７１に対応し、隣接したソースまたはドレイン領域１８０と第２不純物を利用して連結される。同様に、第２フィン１０５ｂで、第２パス領域１２５ｂは、図８の第２領域１７６に対応し、隣接したソースまたはドレイン領域１８０と第２不純物を利用して連結される。
【００５９】
図１４は、本発明の一実験例による不揮発性メモリ素子の電圧−電流特性を示すシミュレーションによるグラフである。このシミュレーションで、第１ストリング選択ラインＳＳＬ１には、ターンオフ電圧、例えば、０Ｖを印加し、第２ストリング選択ラインＳＳＬ２には、ターンオン電圧、例えば、２Ｖが印加された。
【００６０】
図１４を参照すれば、第２ストリングＳ２には、電流がほとんど流れず、第１ストリングＳ１にのみ電流が流れるということが分かる。したがって、第１及び第２ストリングＳ１，Ｓ２の動作は、効果的に区分しうる。第２ストリングＳ２に電流が流れない理由は、第１選択トランジスタがターンオフになっているためである。しかし、第１ストリングＳ１は、第１パス領域１２５ａ（図７）を通じて電流が流れうる。
【００６１】
図１５及び図１６は、一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。図１５及び図１６は、図１４の条件で測定されたことを表すことができる。
【００６２】
図１５及び図１６を参照すれば、第１フィン１０５ａには、チャンネルがターンオン（“ＯＮ”と表示）になっているが、第２フィン１０５ｂには、チャンネルがターンオフ（“ＯＦＦ”と表示）になっているということが分かる。したがって、第１ストリングＳ１には、電流が流れ、第２ストリングＳ２には、電流が流れない。このようなシミュレーション結果は、第１及び第２フィン１０５ａ，１０５ｂが選択的に動作できるということを表す。
【００６３】
本発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、色々な多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００６４】
本発明は、半導体メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【図２】本発明の一実施形態による不揮発性メモリ素子を概略的に示す平面図である。
【図３】図２の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線による断面図である。
【図４】図２の不揮発性メモリ素子のＩＶ−ＩＶ’線による断面図である。
【図５】図２の不揮発性メモリ素子のＶ−Ｖ’線による断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。
【図７】図６の不揮発性メモリ素子のＶＩＩ−ＶＩＩ’線による断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。
【図９】図８の不揮発性メモリ素子のＩＸ−ＩＸ’線による断面図である。
【図１０】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す平面図である。
【図１１】本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。
【図１２】本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。
【図１３】本発明の一実験例による不揮発性メモリ素子のドーピングプロファイルを示すシミュレーションによる斜視図である。
【図１４】本発明の一実験例による不揮発性メモリ素子の電圧−電流特性を示すシミュレーションによるグラフである。
【図１５】一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。
【図１６】一実験例による不揮発性メモリ素子の電子濃度プロファイルを示すシミュレーションによる斜視図である。
【符号の説明】
【００６６】
１０５ａ，１０５ｂ  第１及び第２フィン
１１５  埋め込み絶縁膜
１５０  制御ゲート電極
１５５ａ，１５５ｂ  第１及び第２ストリング選択ゲート電極
１６０ａ，１６０ｂ  共通ビットライン電極
１６５  共通ソースライン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１４】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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