(57)【要約】【課題】低消費電力かつ高信頼性を付与された半導体装置を提供することを目的とする。【解決手段】絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、半導体層側面を覆う第１の側壁絶縁層と、半導体層及び第１の側壁絶縁層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、ゲート電極層側面を覆う第２の側壁絶縁層とを有し、ゲート絶縁層は半導体層のチャネル形成領域を覆っており、ソース領域及びドレイン領域は表面にシリサイドが設けられている。【選択図】図１
2008182055.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、前記半導体層側面を覆う第１の側壁絶縁層と、前記半導体層及び前記第１の側壁絶縁層上にゲート絶縁層と、前記ゲート絶縁層上にゲート電極層と、前記ゲート電極層側面を覆う第２の側壁絶縁層とを有し、
前記ゲート絶縁層は前記半導体層の前記チャネル形成領域を覆っており、
前記ソース領域及び前記ドレイン領域は表面にシリサイドが設けられていることを特徴とする半導体装置。
【請求項２】
絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、前記半導体層側面を覆う第１の側壁絶縁層と、前記半導体層及び前記第１の側壁絶縁層上にゲート絶縁層と、前記ゲート絶縁層上にゲート電極層と、前記ゲート電極層側面を覆う第２の側壁絶縁層とを有し、
前記ゲート絶縁層は前記半導体層の前記チャネル形成領域を覆っており、
前記ソース領域及び前記ドレイン領域は表面にシリサイドが設けられ、
前記ソース領域及び前記ドレイン領域と、前記チャネル形成領域との間にそれぞれ前記ソース領域及び前記ドレイン領域より低濃度の一導電型を有する不純物領域を含むことを特徴とする半導体装置。
【請求項３】
絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、前記半導体層側面を覆う第１の側壁絶縁層と、前記半導体層及び前記第１の側壁絶縁層上にゲート絶縁層と、前記ゲート絶縁層上にゲート電極層と、前記ゲート電極層側面を覆う第２の側壁絶縁層とを有し、
前記ゲート絶縁層は前記半導体層の前記チャネル形成領域を覆っており、
前記ソース領域及び前記ドレイン領域は表面にシリサイドが設けられ、
前記シリサイドと接して配線層が形成されていることを特徴とする半導体装置。
【請求項４】
絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、前記半導体層側面を覆う第１の側壁絶縁層と、前記半導体層及び前記第１の側壁絶縁層上にゲート絶縁層と、前記ゲート絶縁層上にゲート電極層と、前記ゲート電極層側面を覆う第２の側壁絶縁層とを有し、
前記ゲート絶縁層は前記半導体層の前記チャネル形成領域を覆っており、
前記ソース領域及び前記ドレイン領域は表面にシリサイドが設けられ、
前記ソース領域及び前記ドレイン領域と、前記チャネル形成領域との間にそれぞれ前記ソース領域及び前記ドレイン領域より低濃度の一導電型を有する不純物領域を含み、
前記シリサイドと接して配線層が形成されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記シリサイドはニッケルを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
絶縁表面上に複数の半導体素子を設ける場合、絶縁表面上に形成した半導体膜をエッチング処理によって、複数の島状の半導体層に加工する方法が用いられている。半導体素子は複数の薄膜の積層構造を有しており、プレーナ型の薄膜トランジスタの場合、島状に分離された半導体層を覆うようにゲート絶縁層が積層される。
【０００３】
島状に加工された半導体層は端部に段差を有するため、半導体層端部においてゲート絶縁層の薄膜化や、膜の破壊などの不良が生じる。
【０００４】
ゲート絶縁層が薄膜化すると、ゲート電極と半導体層間にリーク電流が流れてしまう、またゲート絶縁層が破壊されるとゲート電極と半導体層とが接触し短絡（ショート）してしまうといった半導体装置への特性不良が生じる。
【０００５】
上記のような問題を解決するために、形状の異なるゲート絶縁層を２層積層させて、半導体層端部による段差を緩和し、被覆性を向上させる方法が行われている。（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２４２４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記のような段差を緩和する方法では、半導体層及びゲート絶縁層の膜厚などによっては、半導体膜とゲート電極との接触によるショート、及びリーク電流などの不良を十分に防ぐことができなかった。特に、半導体素子を微細化していった場合、（例えばゲート長が１μｍ以下）上記リーク電流が顕著に表れてしまうといった問題があった。
【０００７】
本発明は、ゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、さらに低消費電力な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、半導体層の側面に側壁絶縁層を有しており、半導体層側面において絶縁層を介してゲート絶縁層が設けられている。さらに、半導体層のソース領域およびドレイン領域にシリサイドを有しており、シリサイドに接して設けられた配線層と半導体層のソース領域及びドレイン領域は電気的に接続している。
【０００９】
半導体層の側面と接する側壁絶縁層を設けることで、半導体層の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【００１０】
シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。さらに、低電圧での動作が可能であるため、消費電力を低減することができる。
【００１１】
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
【００１２】
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
【００１３】
本発明の半導体装置の一形態は、絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、半導体層側面を覆う第１の側面絶縁層と、半導体層及び第１の側面絶縁層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、ゲート電極層側面を覆う第２の側面絶縁層とを有し、ゲート絶縁層は半導体層のチャネル形成領域を覆っており、ソース領域及びドレイン領域は表面にシリサイドが設けられている。
【００１４】
本発明の半導体装置の一形態は、絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、半導体層側面を覆う第１の側面絶縁層と、半導体層及び第１の側面絶縁層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、ゲート電極層側面を覆う第２の側面絶縁層とを有し、ゲート絶縁層は半導体層のチャネル形成領域を覆っており、ソース領域及びドレイン領域は表面にシリサイドが設けられ、ソース領域及びドレイン領域と、チャネル形成領域との間にそれぞれソース領域及びドレイン領域より低濃度の一導電型を有する不純物領域を含む。
【００１５】
本発明の半導体装置の一形態は、絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、半導体層側面を覆う第１の側面絶縁層と、半導体層及び第１の側面絶縁層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、ゲート電極層側面を覆う第２の側面絶縁層とを有し、ゲート絶縁層は半導体層のチャネル形成領域を覆っており、ソース領域及びドレイン領域は表面にシリサイドが設けられ、シリサイドと接して配線層が形成されている。
【００１６】
本発明の半導体装置の一形態は、絶縁表面上にソース領域、ドレイン領域、及びチャネル形成領域を含む半導体層と、半導体層側面を覆う第１の側面絶縁層と、半導体層及び第１の側面絶縁層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層と、ゲート電極層側面を覆う第２の側面絶縁層とを有し、ゲート絶縁層は半導体層のチャネル形成領域を覆っており、ソース領域及びドレイン領域は表面にシリサイドが設けられ、ソース領域及びドレイン領域と、チャネル形成領域との間にそれぞれソース領域及びドレイン領域より低濃度の一導電型を有する不純物領域を含み、シリサイドと接して配線層が形成されている。
【発明の効果】
【００１７】
本発明の半導体装置において、半導体層側面に側面絶縁層を設けることによって、半導体層端部による段差が緩和されるため、ゲート絶縁層の被覆性が向上する。
【００１８】
従って、ゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置を提供することができる。よって、半導体装置において、さらなる微細化、高精密化を行うことが可能となり、半導体装置の高性能化を達成することができる。
【００１９】
さらに、シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。
【００２０】
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態では、低消費電力で、かつ高信頼性を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図１乃至図５を用いて詳細に説明する。
【００２３】
図１（Ａ）乃至（Ｃ）に本発明を用いた半導体装置の一形態を示す。図１（Ａ）は本実施の形態の半導体装置の平面図であり、図１（Ｂ）は、図１（Ａ）における線Ｖ−Ｘの断面図、図１（Ｃ）は図１（Ａ）における線Ｙ−Ｚの断面図である。なお、図１（Ａ）においては数種類の絶縁層は省略してある。
【００２４】
半導体層の下地膜として機能する絶縁層１０１ａ、１０１ｂが形成された基板１００上に、薄膜トランジスタ１１５、絶縁膜１０８、絶縁層１０９が形成されている。薄膜トランジスタ１１５は、ソース領域又はドレイン領域である一導電型を有する不純物領域１１２ａ、１１２ｂ、及びチャネル形成領域１１１よりなる半導体層１０３、ゲート絶縁層１０５、ゲート電極層１０６を含んでいる。また、ソース領域又はドレイン領域である一導電型を有する不純物領域１１２ａ、１１２ｂにはシリサイド１１３ａ、１１３ｂが形成されており、シリサイド１１３ａ、１１３ｂに接続するソース電極層又はドレイン電極層である配線層１１０ａ、シリサイド１１３ｂに接続するソース電極層又はドレイン電極層である配線層１１０ｂが設けられており、配線層２１１ｂによって薄膜トランジスタ１１５は他の半導体素子等と電気的に接続することができる（図１（Ａ）乃至（Ｃ）参照。）。
【００２５】
半導体層１０３の側面は、側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄによって覆われている。半導体層１０３の側面と接する側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを設けることで、半導体層１０３の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層１０３の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【００２６】
側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、半導体層１０３、を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。また、側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、半導体層１０３の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層側端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層側端部において膜厚の厚い絶縁層を形成することができる。
【００２７】
ウェット酸化を用いて半導体層の端部に側壁絶縁層を形成する方法について図４（Ａ）乃至（Ｃ）を用いて説明する。基板１５０上に形成された絶縁層１５１ａ、１５１ｂ上に、半導体膜を形成し、半導体膜上に選択的にマスク１５３を形成し、マスク１５３を用いて半導体膜をエッチングすることにより島状の半導体層１５２を形成する（図４（Ａ）参照。）。そして、マスク１５３を除去する前に半導体層１５２の端部に対してウェット酸化１５４を行うことにより、半導体層１５２の端部に側壁絶縁層１５５ａ、１５５ｂを形成し、側壁絶縁層１５５ａ、１５５ｂを有する半導体層１５６とすることができる（図４（Ｂ）参照。）。そして、マスクを除去して側壁絶縁層１５５ａ、１５５ｂを有する半導体層１５６を覆ってゲート絶縁層１５７を形成する（図４（Ｃ）参照。）。ウェット酸化は、例えば、５ｐｐｍ以上、望ましくは２０ｐｐｍ以上、より望ましくは１００ｐｐｍ以上のオゾン（Ｏ３）を含む水溶液（代表的にはオゾン水）で半導体層１５２の表面を処理することにより、半導体層１５２の露出している部分に酸化膜からなる側壁絶縁層１５５ａ、１５５ｂを形成することができる。なお、オゾンを含む水溶液にかえて、過酸化水素（Ｈ２Ｏ２）を含む水溶液、硫酸（Ｈ２ＳＯ４）を含む水溶液、ヨウ素酸（ＨＩＯ３）を含む水溶液、又は硝酸（ＨＮＯ３）を含む水溶液等を用いることもできる。また、それぞれの水溶液は、酢酸やしゅう酸等の有機酸を含んでいてもよい。
【００２８】
半導体層１５２の端部の露出している部分から酸化を進めることができるため、半導体層１５２の端部に選択的に厚く酸化膜を形成することができる。よって、半導体層の端部付近における電界集中を緩和することができ、ゲートリーク不良を低減し、ゲート電極の耐圧を向上させることが可能となる。
【００２９】
また、プラズマ処理を用いて半導体層の端部に側壁絶縁層を形成する方法について図５（Ａ）乃至（Ｃ）を用いて説明する。ウェット酸化で説明したように半導体層の端部のみ露出させた状態で酸素を含む雰囲気下で半導体層の端部をプラズマ処理することにより、側壁絶縁層を形成してもよい。また、島状の半導体層全面にプラズマ処理行い、半導体層表面を覆うように絶縁層を形成してもよい。
【００３０】
基板１６０上に形成された絶縁層１６１ａ、１６１ｂ上に、半導体膜とゲート絶縁層１６８として機能する絶縁層とを順次形成し、マスク１６３を用いて半導体膜と絶縁層とをエッチングすることにより、島状の半導体層１６２及びゲート絶縁層１６８を形成する。その後、マスク１６３を除去し、ゲート絶縁層１６８及び半導体層１６２の端部の半導体層が露出している部分に対してプラズマ処理１６４を行うことにより、半導体層１６２の端部及び表面に絶縁層１６５を形成することができる。よって、表面及び端部に絶縁層１６５を有する半導体層１６６を形成することができる（図５（Ｃ）参照。）。
【００３１】
図５においては、ゲート絶縁層１６８の表面からプラズマ処理１６４を行うため、半導体層１６２の端部のみではなく、ゲート絶縁層１６８と接する半導体層１６２表面も酸化される。従って、ゲート絶縁層１６８と接する半導体層１６２表面にも絶縁層１６５が形成される。
【００３２】
ゲート絶縁層により半導体層１０３の端部を十分に被覆する、好ましくは半導体層１０３の側面と接する領域の膜厚を厚くすることで、半導体層１０３の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
【００３３】
また、ゲート絶縁層１０５と比較して、側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの誘電率を小さくすることが好ましい。ゲート絶縁層１０５と比較して、側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの誘電率を小さくすることで、半導体層の端部、特にコーナー部（角部）に電界が集中することを緩和できる。例えば、側壁絶縁層１０７ａ乃至１０７ｈを比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、ＣＶＤ法で作製される多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。側壁絶縁層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを低誘電率材料で形成することで、膜厚を厚くした場合と同様な効果を得ることができる。ゲート絶縁層に局所的に過度な電界が掛かることを防止でき、ゲート絶縁層の絶縁不良を防止することができる。よって薄膜トランジスタを歩留まり良く製造することができ、完成する半導体装置の信頼性を向上させることができる。
【００３４】
本実施の形態の半導体装置はゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【００３５】
また、図１（Ｂ）では、不純物領域においてハッチングと白地で示されているが、これは、白地部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がマスクやドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
【００３６】
絶縁表面を有する基板である基板１００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
【００３７】
絶縁層１０１ａ、１０１ｂ、ゲート絶縁層１０５、絶縁膜１０８、絶縁層１０９としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の含有量が窒素の含有量より大きい物質であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の含有量が酸素の含有量より大きい物質であり、酸素を含む窒化珪素とも言える。
【００３８】
また、絶縁層１０１ａ、１０１ｂ、ゲート絶縁層１０５、絶縁膜１０８、絶縁層１０９の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【００３９】
絶縁層１０１ａ、１０１ｂ、ゲート絶縁層１０５、絶縁膜１０８、絶縁層１０９は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【００４０】
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３などのフッ素系のガス、又はＣｌ２、ＢＣｌ３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００４１】
また、半導体層にプラズマ処理を行うことによってゲート絶縁層１０５を形成してもよい。
【００４２】
半導体層の代表例として珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００４３】
ただし、本発明においてプラズマ処理を行う際、トランジスタの電気特性に悪影響を与えない程度の条件で行う。
【００４４】
また、基板、絶縁層、層間絶縁層、その他半導体装置を構成する絶縁層、導電層などを形成した後も、プラズマ処理を用いて酸化処理または窒化処理を行うことにより前記基板、絶縁層、層間絶縁層表面を酸化処理または窒化処理してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化処理または窒化処理すると、絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁層と比較してより緻密な絶縁層とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース配線層、ドレイン配線層などの導電層などにも行うことができ、表面及び表面近傍を窒化処理又は酸化処理することができる。
【００４５】
シリサイド１１３ａ、１１３ｂは半導体層の露出されたソース領域及びドレイン領域上に導電膜を形成し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と導電膜７６６とを反応させて形成する。導電膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いる。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。
【００４６】
本発明において、半導体層１０３の側面に側壁絶縁層１０４ａ乃至１０４ｄを設けているために、半導体層１０３の側面はシリサイド形成のための導電膜１２２と接しない。よって、反応しなかった導電膜の除去の際に半導体層１０３の側面もエッチングされてしまうことを防ぐことができる。従って半導体層１０３の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【００４７】
シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。さらに、低電圧での動作が可能であるため、消費電力を低減することができる。
【００４８】
半導体層１０３は、結晶性半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
【００４９】
半導体層１０３にはｐ型を付与する不純物元素が注入されていても良い。ｐ型を付与する不純物元素として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域１１１に添加されることで有効に作用する。
【００５０】
なお薄膜トランジスタ１１５と電気的に接続する配線層１１０ａ、１１０ｂ、ゲート電極層１０６は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【００５１】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【００５２】
図１（Ａ）乃至（Ｃ）に示す本実施の形態の半導体装置の作製方法を図２乃至図５を用いて詳細に説明する。
【００５３】
絶縁表面を有する基板１００の上に下地膜として、下地膜である絶縁層１０１ａ、１０１ｂを形成する。下地膜は、単層でも２層、３層といった積層構造でもよい。
【００５４】
下地膜の材料は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの無機材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いてもよい。また、ベンゾシクロブテン、パリレン、フッ化アリレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【００５５】
下地膜は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成することができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【００５６】
例えば、絶縁層１０１ａとして窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）形成し、絶縁層１０１ｂとして酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）プラズマＣＶＤ法を用いて形成すればよい。
【００５７】
次いで、下地膜上に半導体膜を形成する。本発明では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
【００５８】
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）を光エネルギーや熱エネルギーを利用して結晶化させた結晶性半導体などを用いることができる。
【００５９】
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。
【００６０】
結晶性半導体層の作製方法は、種々の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体層にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質半導体層の含有水素濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以下にまで放出させる。これは水素を多く含んだ非晶質半導体層にレーザ光を照射すると非晶質半導体層が破壊されてしまうからである。結晶化のための加熱処理は、加熱炉、レーザ照射、若しくはランプから発する光の照射（ランプアニールともいう）などを用いることができる。加熱方法としてＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法等のＲＴＡ法がある。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法であり、ＬＲＴＡとはランプ光により加熱処理を行う方法である。
【００６１】
また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長する元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。
【００６２】
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体層の表面のぬれ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
【００６３】
結晶化を促進する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。
【００６４】
レーザと、半導体層とを相対的に走査することにより、レーザ照射を行うことができる。またレーザ照射において、ビームを精度よく重ね合わせたり、レーザ照射開始位置やレーザ照射終了位置を制御するため、マーカーを形成することもできる。マーカーは非晶質半導体層と同時に、基板上へ形成すればよい。
【００６５】
レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷ（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）レーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このレーザは、ＣＷで射出することも、パルス発振で射出することも可能である。ＣＷで射出する場合は、レーザのパワー密度を０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００６６】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。パルス幅がピコ秒台、或いはフェムト秒（１０−１５秒）台のパルスレーザを用いてもよい。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体層がレーザによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【００６７】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【００６８】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上ができる。
【００６９】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。またさらにレーザは、半導体層に対して入射角θ（０＜θ＜９０度）を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
【００７０】
この線状ビームを半導体層に照射することによって、半導体層の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【００７１】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。
【００７２】
非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
【００７３】
半導体層は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜２５ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体層を形成する場合、５０ｎｍ以上の膜厚で半導体層を形成した後で、半導体層の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又はフッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理して半導体層表面に形成される自然酸化膜を除去し、その後半導体層表面をオゾン水などで処理して半導体層表面に酸化膜を形成しておいてもよい。
【００７４】
半導体層を５０ｎｍ以下程度の薄膜で形成することにより、半導体層表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体層を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体層を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。
【００７５】
このようにして得られた半導体層に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
【００７６】
半導体膜を、マスクを用いて所望の形状に加工し、半導体層１０３を形成する（図２（Ａ）参照。）。
【００７７】
半導体層の端部には傾斜角（テーパー角）を設けてもよい。その角度は４５度乃至９５度とすることが好ましい。この領域に半導体層１０３の中央部と特性が異なる寄生トランジスタが形成されることの影響を避けるため、その傾斜角は垂直に近い方が好ましい。
【００７８】
なお、本明細書において、半導体層の「端部」とは、島状に形成された半導体層の縁部分（エッジ部分）を示す。半導体層の「側面」とは、半導体層の縁部分の面を示す。
【００７９】
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００８０】
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【００８１】
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリレンエーテル、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整する、界面活性剤等を加えるなどによって適宜調整する。
【００８２】
半導体層１０３の側面と接する側壁絶縁層１０４ａ、１０４ｂを形成する（図２（Ｂ）参照。）。半導体層１０３の側面と接する側壁絶縁層１０４ａ、１０４ｂを形成することで、半導体層１０３の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層１０３の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【００８３】
側壁絶縁層１０４ａ、１０４ｂは、半導体層を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。
【００８４】
また、側壁絶縁層１０４ａ、１０４ｂは、半導体層１０３の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層側端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層側端部において膜厚の厚い絶縁層を形成することができる。
【００８５】
ゲート絶縁層により半導体層１０３の端部を十分に被覆する、好ましくは半導体層１０３の側面と接する領域の膜厚を厚くすることで、半導体層１０３の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
【００８６】
よって、本発明を用いると、半導体層端部による段差が緩和され、ゲート絶縁層の被覆性が向上する。従って、ゲート絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高精密化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【００８７】
半導体層上の酸化膜を除去し、半導体層１０３を覆うゲート絶縁層１２０を形成する。
【００８８】
ゲート絶縁層１２０は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層１２０は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【００８９】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁膜を形成すると共に実用的な反応速度を得るためである。
【００９０】
このプラズマ処理により半導体層の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００９１】
なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、供給するガスを選択すれば良い。
【００９２】
半導体層を酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板は室温若しくは温度制御部により１００℃乃至５５０℃に加熱する。
【００９３】
次に、マイクロ波供給部からアンテナにマイクロ波を供給する。そしてマイクロ波をアンテナから誘電体板を通して処理室内に導入することによって、プラズマを生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化若しくは酸化と窒化の同時処理を行うことができる。
【００９４】
プラズマ処理により形成される好適なゲート絶縁層の一例は、酸化雰囲気下のプラズマ処理により半導体層を３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成し、その後窒素雰囲気下でその酸化シリコン層の表面を窒化して窒化シリコン層を形成した積層構造である。半導体層の代表例としてのシリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００９５】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、トランジスタのゲート絶縁層として信頼性の高い膜を形成することができる。
【００９６】
また、ゲート絶縁層１２０として、高誘電率材料を用いても良い。ゲート絶縁層１２０に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
【００９７】
また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
【００９８】
次いで、ゲート絶縁層１２０上にゲート電極層として用いる膜厚１００〜５００ｎｍの導電膜を形成する。導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジウム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、積層構造でもよく、２層構造、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
【００９９】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、導電膜を所望の形状に加工し、ゲート電極層１０６を形成する（図２（Ｃ）参照。）。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１００】
本実施の形態ではゲート電極層を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。
【０１０１】
ゲート電極層を形成する際のエッチング工程によって、ゲート絶縁層１２０が多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。
【０１０２】
次に、ゲート電極層１０６をマスクとして、一導電型を付与する不純物元素１２１を添加し、ソース領域又はドレイン領域である一導電型を有する不純物領域１１２ａ、１１２ｂを形成する。また、半導体層１０３にチャネル形成領域１１１が形成される（図２（Ｄ）参照。）。一導電型を付与する不純物元素は、ｎ型を付与する不純物元素（例えばリン（Ｐ）やヒ素（Ａｓ）等）であっても、ｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）であってもよい。本実施の形態では、一導電型を付与する不純物元素としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、ソース領域又はドレイン領域である一導電型を有する不純物領域１１２ａ、１１２ｂに、一導電型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。
【０１０３】
本実施の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をＬｏｖ領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をＬｏｆｆ領域と示す。図３では、不純物領域においてハッチングと白地（または点々のハッチング）で示されているが、これは、白地（または点々のハッチング）部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がマスクやドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
【０１０４】
一導電型を有する不純物領域１１２ａ、１１２ｂは、ソース領域又はドレイン領域として機能する。
【０１０５】
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
【０１０６】
ゲート電極層１０６の側面にサイドウォール構造の側壁絶縁層１０７ａ、１０７ｂを形成する。側壁絶縁層１０７ａ、１０７ｂは、ゲート絶縁層１２０、ゲート電極層１０６を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、のゲート電極層１０６の側壁に自己整合的にサイドウォール構造の側壁絶縁層１０７ａ、１０７ｂを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【０１０７】
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層１０７ａ、１０７ｂを形成してもよい。本実施の形態では、後工程でゲート電極層上に保護膜として絶縁膜１０８を形成する。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１０８】
側壁絶縁層１０７ａ、１０７ｂ、ゲート電極層１０６をマスクとしてゲート絶縁層１２０をエッチングし半導体層１０３のソース領域及びドレイン領域を露出させる。ゲート絶縁層１２０は選択的にエッチングされ、ゲート絶縁層１０５となる（図２（Ｅ）参照。）。
【０１０９】
半導体層１０３、側壁絶縁層１０７ａ、１０７ｂ上に導電膜１２２を形成する（図３（Ａ）参照。）。導電膜１２２の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、ニッケル膜を成膜する。
【０１１０】
次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜１２２とを反応させて、シリサイド１１３ａ、１１３ｂを形成する。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。この後、半導体層と反応しなかった導電膜７６６を除去する。
【０１１１】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、水素を含む絶縁膜１０８と、絶縁層１０９との積層構造とする（図３（Ｃ）参照。）。絶縁膜１０８と絶縁層１０９は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
【０１１２】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜１０８に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
【０１１３】
絶縁膜１０８、絶縁層１０９としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
【０１１４】
絶縁膜１０８、絶縁層１０９は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜１０８、絶縁層１０９を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【０１１５】
次いで、レジストからなるマスクを用いて絶縁膜１０８、絶縁層１０９に半導体層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜１０８、絶縁層１０９を除去し、ソース領域又はドレイン領域に設けられたシリサイド１１３ａ、１１３ｂに達する開口部を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
【０１１６】
開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層１１０ａ、１１０ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望な形状に加工する。
【０１１７】
以上の工程で薄膜トランジスタ１１５を含む半導体装置を作製することができる（図４（Ｃ）参照。）。
【０１１８】
従って、本発明を用いると、低消費電力かつ高信頼性が付与された半導体装置を提供することができる。
【０１１９】
（実施の形態２）
本実施の形態では、低消費電力で、かつゲート絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする半導体装置の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して図６乃至８を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１２０】
絶縁表面を有する基板２００の上に下地膜として、絶縁層２０１ａ、２０１ｂを形成する。下地膜は、単層でも２層、３層といった積層構造でもよい。
【０１２１】
下地膜の材料は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの無機材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いてもよい。また、ベンゾシクロブテン、パリレン、フッ化アリレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【０１２２】
下地膜は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などを用いて形成することができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【０１２３】
例えば、絶縁層２０１ａとして窒化酸化珪素膜を１０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）形成し、絶縁層２０１ｂとして酸化窒化珪素膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）プラズマＣＶＤ法を用いて形成すればよい。
【０１２４】
次いで、下地膜上に半導体膜を形成する。本発明では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。半導体膜を所望の形状に加工して半導体層２０３ａ、２０３ｂを形成する。
【０１２５】
半導体層は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜２５ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体層を形成する場合、５０ｎｍ以上の膜厚で半導体層を形成した後で、半導体層の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又はフッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理して半導体層表面に形成される自然酸化膜を除去し、その後半導体層表面をオゾン水などで処理して半導体層表面に酸化膜を形成しておいてもよい。
【０１２６】
半導体層を５０ｎｍ以下程度の薄膜で形成することにより、半導体層表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体層を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体層を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。
【０１２７】
このようにして得られた半導体層に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
【０１２８】
エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３、Ｃｌ２、ＢＣｌ３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【０１２９】
半導体層側面を覆う側壁絶縁層を形成するため、半導体層２０３ａ、２０３ｂ上に絶縁層２０５を形成する（図６（Ａ）参照。）。側壁絶縁層は、半導体層２０３ａ、２０３ｂを形成した後に、酸化シリコン膜又は窒化シリコン膜などの絶縁層２０５を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。
【０１３０】
絶縁層２０５を異方性エッチングにより加工し、半導体層２０３ａ、２０３ｂの側面と接する側壁絶縁層２０６ａ乃至２０６ｄを形成する（図６（Ｂ）参照。）。半導体層２０３ａ、２０３ｂの側面と接する側壁絶縁層２０６ａ乃至２０６ｄを形成することで、半導体層２０３ａ、２０３ｂの端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層２０３ａ、２０３ｂの端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【０１３１】
また、側壁絶縁層２０６ａ乃至２０６ｄは、半導体層２０３ａ、２０３ｂの端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層側端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層側端部において膜厚の厚い絶縁層を形成することができる。
【０１３２】
ゲート絶縁層により半導体層２０３ａ、２０３ｂの端部を十分に被覆する、好ましくは半導体層２０３ａ、２０３ｂの側面と接する領域の膜厚を厚くすることで、半導体層２０３ａ、２０３ｂの端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
【０１３３】
よって、本発明を用いると、半導体層端部による段差が緩和され、ゲート絶縁層の被覆性が向上する。従って、ゲート絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高精密化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０１３４】
半導体層上の酸化膜を除去し、半導体層２０３ａ、２０３ｂを覆うゲート絶縁層２０９を形成する。
【０１３５】
ゲート絶縁層２０９は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層１２０は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【０１３６】
半導体層の代表例としてのシリコン層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化膜を形成することができる。また、当該酸化膜をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【０１３７】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、トランジスタのゲート絶縁層として信頼性の高い膜を形成することができる。
【０１３８】
また、ゲート絶縁層２０９として、高誘電率材料を用いても良い。ゲート絶縁層２０９に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。
【０１３９】
ゲート絶縁層２０９上にゲート電極層として用いる膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジウム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜として窒化タンタル（ＴａＮ）を膜厚３０ｎｍ形成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。
【０１４０】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第１の導電膜及び第２の導電膜を所望の形状に加工し、第１のゲート電極層１１０、第１のゲート電極層２０７ａ、第１のゲート電極層２０７ｂ、並びに第２のゲート電極層２０８ａ、第２のゲート電極層２０７ｂを形成する（図６（Ｃ）参照。）。ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１４１】
本実施の形態では第１のゲート電極層、第２のゲート電極層を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。また、積層する第１の電極層と第２の電極層とは形状が異なっていてもよく、その端部も一致しなくてもよい。
【０１４２】
ゲート電極層を形成する際のエッチング工程によって、ゲート絶縁層２０９は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。
【０１４３】
次に、第１のゲート電極層２０７ａ、２０７ｂ、及び第２のゲート電極層２０８ａ、２０８ｂをマスクとして、ｎ型を付与する不純物元素２１０を添加し、第１のｎ型不純物領域２１２ａ、２１２ｂ、２１２ｃ、２１２ｄを形成する（図６（Ｄ）参照。）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、第１のｎ型不純物領域２１２ａ、２１２ｂ、２１２ｃ、２１２ｄに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリン（Ｐ）を用いる。
【０１４４】
半導体層２０３ｂはｐ型薄膜トランジスタとなるため、ｎ型を付与する不純物元素２１０の添加せずに、マスクで覆ってよい。本実施の形態では、後工程で、添加したｎ型を付与する不純物元素濃度より高い濃度でｐ型を付与する不純物元素を添加することで、第１のｎ型不純物領域２１２ｃ、２１２ｄをｐ型不純物領域に反転する。
【０１４５】
次に、半導体層２０３ａを覆うマスク２１４を形成する。マスク２１４、第１のゲート電極層２０７ｂ、第２のゲート電極層２０８ｂをマスクとしてｐ型を付与する不純物元素２１３を添加し、第１のｐ型不純物領域２１５ａ、第１のｐ型不純物領域２１５ｂを形成する。本実施の形態では、不純物元素としてボロン（Ｂ）を用いるため、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）などを用いる。
【０１４６】
マスク２１４を除去し、第１のゲート電極層２０７ａ、２０７ｂ、第２のゲート電極層２０８ａ、２０８ｂの側面にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄを形成する。側壁絶縁層２１６ａ乃至２１６ｄは、第１のゲート電極層２０７ａ、２０７ｂ、第２のゲート電極層２０８ａ、２０８ｂを覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、の第１のゲート電極層２０７ａ、２０７ｂ、第２のゲート電極層２０８ａ、２０８ｂの側壁に自己整合的にサイドウォール構造の側壁絶縁層２１６ａ乃至２１６ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｓｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
【０１４７】
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層２１６ａ乃至２１６ｄｂを形成してもよい。本実施の形態では、後工程でゲート電極層上に保護膜として絶縁膜２２７を形成する。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【０１４８】
側壁絶縁層２１６ａ乃至２１６ｄ、第１のゲート電極層２０７ａ、２０７ｂ、第２のゲート電極層２０８ａ、２０８ｂをマスクとしてゲート絶縁層２０９をエッチングし半導体層２０３ａ、２０３ｂのソース領域及びドレイン領域を露出させる。ゲート絶縁層２０９は選択的にエッチングされ、ゲート絶縁層２１７ａ、２１７ｂとなる（図７（Ｂ）参照。）。
【０１４９】
次に半導体層２０３ｂを覆うマスク２１９を形成する。マスク２１９、第１のゲート電極層２０７ａ、第２のゲート電極層２０７ｂ、側壁絶縁層２１６ａ、２１６ｂをマスクとしてｎ型を付与する不純物元素２１８を添加し、第２のｎ型不純物領域２２０ａ、２２０ｂ、第３のｎ型不純物領域２３１ａ、２３１ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてＰＨ３を用いる。ここでは、第２のｎ型不純物領域２２０ａ、２２０ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層２０３ａにチャネル形成領域２３３が形成される（図７（Ｃ）参照。）。
【０１５０】
第２のｎ型不純物領域２２０ａ、第２のｎ型不純物領域２２０ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域２３１ａ、２３１ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域２３１ａ、２３１ｂは第１のゲート電極層２０７ａ、第２のゲート電極層２０８ａに覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１５１】
マスク２１９を除去し、半導体層２０３ａを覆うマスク２２２を形成する。マスク２２２、第１のゲート電極層２０７ｂ、第２のゲート電極層２０８ｂ、側壁絶縁層２１６ｃ、２１６ｄをマスクとして、ｐ型を付与する不純物元素２２１を添加し、第２のｐ型不純物領域２２３ａ、２２３ｂ、第３のｐ型不純物領域２３２ａ、２３２ｂを形成する。
【０１５２】
第２のｐ型不純物領域２２３ａ、２２３ｂ、第３のｐ型不純物領域２３２ａ、２３２ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、第３のｐ型不純物領域２３２ａ、２３２ｂは、側壁絶縁層２１６ｃ、２１６ｄにより、自己整合的に第２のｐ型不純物領域２２３ａ、２２３ｂより低濃度となるように形成する。また、半導体層２０３ｂにチャネル形成領域２３４が形成される（図７（Ｄ）参照。）。
【０１５３】
第２のｐ型不純物領域２２３ａ、２２３ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｐ型不純物領域２３２ａ、２３２ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）領域となる。第３のｐ型不純物領域２３２ａ、２３２ｂは第１のゲート電極層２０７ｂ、第２のゲート電極層２０８ｂに覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
【０１５４】
マスク２２２を除去し、不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
【０１５５】
半導体層２０３ａ、２０３ｂ、側壁絶縁層２１６ａ乃至２１６ｄ上に導電膜２２４を形成する（図８（Ａ）参照。）。導電膜２２４の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を有する膜を成膜する。ここでは、スパッタリング法により、ニッケル膜を成膜する。
【０１５６】
次に、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜２２４とを反応させて、シリサイド２２５ａ乃至２２５ｄを形成する（図８（Ｂ）参照。）。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。この後、半導体層と反応しなかった導電膜２２４を除去する。本実施の形態では、シリサイド２２５ａ乃至２２５ｄはソース領域及びドレイン領域である第２のｎ型不純物領域２２０ａ、２２０ｂ、第２のｐ型不純物領域２２３ａ、２２３ｂ表面に形成される例を示すが、第２のｎ型不純物領域２２０ａ、２２０ｂ、第２のｐ型不純物領域２２３ａ、２２３ｂ全域にわたってシリサイドが形成されてもよい。シリサイドは導電膜の膜厚や、加熱条件（温度、時間）によって制御することができる。
【０１５７】
本発明において、半導体層２０３ａ、２０３ｂの側面に側壁絶縁層２１６ａ乃至２１６ｄを設けているために、半導体層２０３ａ、２０３ｂの側面は導電膜２２４と接しない。よって、反応しなかった導電膜の除去の際に半導体層２０３ａ、２０３ｂの側面もエッチングされてしまうことを防ぐことができる。従って半導体層２０３ａ、２０３ｂの端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【０１５８】
シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。さらに、低電圧での動作が可能であるため、消費電力を低減することができる。
【０１５９】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜２２７と、絶縁層２２８との積層構造とする（図８（Ｃ）参照。）。絶縁膜２２７と絶縁層２２８は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
【０１６０】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜２２７に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
【０１６１】
絶縁膜２２７、絶縁層２２８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
【０１６２】
絶縁膜２２７、絶縁層２２８は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜２２７、絶縁層２２８を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【０１６３】
次いで、レジストからなるマスクを用いて絶縁膜２２７、絶縁層２２８に半導体層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜２２７、絶縁層２２８を除去し、ソース領域又はドレイン領域に設けられたシリサイド２２５ａ、２２５ｂ、シリサイド２２６ａ、２２６ｂに達する開口部を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
【０１６４】
開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層２２９ａ、２２９ｂ、２２９ｃを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望な形状に加工する。
【０１６５】
以上の工程でＣＭＯＳ構造のｎチャネル型薄膜トランジスタである薄膜トランジスタ２３０ａ及びｐチャネル型薄膜トランジスタである薄膜トランジスタ２３０ｂを含む半導体装置を作製することができる（図８（Ｄ）参照。）。本実施の形態はＣＭＯＳ構造であるため、配線層２２９ｂによって薄膜トランジスタ２３０ａと薄膜トランジスタ２３０ｂとは電気的に接続している。
【０１６６】
従って、本発明を用いると、低消費電力かつ高信頼性が付与された半導体装置を提供することができる。
（実施の形態３）
本実施の形態は、低消費電力で、かつ高信頼性を付与することを目的とした他の半導体装置を、図１５を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタにおいて、シリサイドの形成領域が異なる例を設ける例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１６７】
半導体層の下地膜として機能する絶縁層３０１ａ、３０１ｂが形成された基板３００上に、薄膜トランジスタ３１５、絶縁膜３０８、絶縁層３０９が形成されている。薄膜トランジスタ３１５は、一導電型を有する不純物領域であるシリサイド化されたソース領域又はドレイン領域３１３ａ、３１３ｂ、一導電型を有する不純物領域３１２ａ、３１２ｂ、及びチャネル形成領域３１１よりなる半導体層、ゲート絶縁層３０５、第１のゲート電極層３０６、第２のゲート電極層３１６を含んでいる。また、ソース領域又はドレイン領域３１３ａ、３１３ｂは全領域にわたってシリサイドが形成されている。ソース領域又はドレイン領域３１３ａ、３１３ｂに接続するソース電極層又はドレイン電極層である配線層３１０ａ、３１０ｂが設けられており、配線層３１０ａ、３１０ｂによって薄膜トランジスタ３１５は他の半導体素子等と電気的に接続することができる（図１５参照。）。
【０１６８】
半導体層は、１０ｎｍ〜２００ｎｍ、好ましくは１０ｎｍ〜５０ｎｍ程度、更に好ましくは１０ｎｍ〜２５ｎｍ程度の膜厚で形成するとよい。なお、５０ｎｍ以下の半導体層を形成する場合、５０ｎｍ以上の膜厚で半導体層を形成した後で、半導体層の表面をドライエッチング処理することにより１０ｎｍ〜５０ｎｍ程度の膜厚の半導体膜を形成してもよい。このときのエッチングの際のエッチングガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等の塩素系のガス、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３、ＣＦ４等のフッ素系のガス、又はフッ素系ガスにＯ２ガス、Ｈ２ガス、ＨｅやＡｒ等の不活性ガスを適宜加えた混合ガス等を用いることができる。なお、ドライエッチングの前に、半導体層表面を希フッ酸処理して半導体層表面に形成される自然酸化膜を除去し、その後半導体層表面をオゾン水などで処理して半導体層表面に酸化膜を形成しておいてもよい。
【０１６９】
本実施の形態では半導体層を１０ｎｍ〜２５ｎｍ程度の薄膜で形成している。また、半導体層の薄膜化に伴い、ゲート絶縁層も膜厚を、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。極薄膜の半導体層とすることにより、半導体層表面に形成されるゲート絶縁層の被覆不良を低減することができる。また、半導体層を薄膜で形成することにより、ＴＦＴをより小型化することができる。また、ＴＦＴのしきい値電圧を小さくするためにチャネル形成領域への不純物元素のドープ量を増加させた場合でも、半導体層を薄膜で形成することにより完全空乏型のＴＦＴを作製しやすくなるため、良好なＳ値でしきい値電圧の小さなＴＦＴを作製することができる。
【０１７０】
本実施の形態では、図１５に示すように、第１のゲート電極層３０６と第２のゲート電極層３１６の形状が異なっており、第１のゲート電極層３０６と第２のゲート電極層３１６との端部は一致していない。第１のゲート電極層３０６の端部は第２のゲート電極層３１６の端部より外側に位置している。半導体層への不純物元素の添加は、第２のゲート電極層３１６をマスクとして行うので、第１のゲート電極層３０６において第２のゲート電極層３１６と積層していない領域に重なる半導体層には不純物領域が形成される。
【０１７１】
従って、第１のゲート電極層３０６と一部重なって一導電型を有する不純物領域３１２ａ、３１２ｂが形成されている。このようにゲート絶縁層を介してゲート電極層が不純物領域を一部覆っているＬｏｖ領域は、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することができる。この結果、高速動作が可能な薄膜トランジスタを形成することができる。
【０１７２】
半導体層の側面は、側壁絶縁層３０４ａ、３０４ｂによって覆われている。半導体層の側面と接する側壁絶縁層３０７ａ、３０７ｂを設けることで、半導体層の端部におけるゲート絶縁層の被覆性を良好にすることができる。よって、半導体層の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【０１７３】
側壁絶縁層３０４ａ、３０４ｂは、半導体層を形成した後に、酸化シリコン膜又は窒化シリコン膜を堆積し、異方性エッチングにより加工することで自己整合的に形成することができる。また、側壁絶縁層３０４ａ、３０４ｂは、半導体層の端部を酸化処理することによって選択的に絶縁化し形成することもできる。酸化処理は、酸素を含む雰囲気下でのプラズマ処理によって行うことができる。また、水溶液を用いて表面を酸化処理（ウェット酸化ともいう）してもよい。プラズマ処理の前に半導体層側端部にフッ素や塩素などのハロゲンを導入してから、プラズマ処理を行ってもよい。ハロゲン添加を行うと、酸化速度が速いため酸化が優先的に進み、半導体層側端部において膜厚の厚い絶縁層を形成することができる。
【０１７４】
ゲート絶縁層により半導体層の端部を十分に被覆する、好ましくは半導体層の側面と接する領域の膜厚を厚くすることで、半導体層の端部に掛かる電界を緩和することができ、リーク電流の発生等を防止することができる。
【０１７５】
また、ゲート絶縁層３０５と比較して、側壁絶縁層３０４ａ、３０４ｂの誘電率を小さくすることが好ましい。ゲート絶縁層３０５と比較して、側壁絶縁層３０４ａ、３０４ｂの誘電率を小さくすることで、半導体層の端部、特にコーナー部（角部）に電界が集中することを緩和できる。例えば、側壁絶縁層３０４ａ、３０４ｂを比誘電率が２．５以下の低誘電率材料で形成しても良い。低誘電率材料としては、ＣＶＤ法で作製される多孔質酸化シリコン、炭素若しくはフッ素含有酸化シリコンなどを用いることができる。側壁絶縁層３０４ａ、３０４ｂを低誘電率材料で形成することで、膜厚を厚くした場合と同様な効果を得ることができる。ゲート絶縁層に局所的に過度な電界が掛かることを防止でき、ゲート絶縁層の絶縁不良を防止することができる。よって薄膜トランジスタを歩留まり良く製造することができ、完成する半導体装置の信頼性を向上させることができる。
【０１７６】
本実施の形態の半導体装置はゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０１７７】
絶縁表面を有する基板である基板３００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
【０１７８】
絶縁層３０１ａ、３０１ｂ、ゲート絶縁層３０５、絶縁膜３０８、絶縁層３０９としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の含有量が窒素の含有量より大きい物質であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の含有量が酸素の含有量より大きい物質であり、酸素を含む窒化珪素とも言える。
【０１７９】
また、絶縁層３０１ａ、３０１ｂ、ゲート絶縁層３０５、絶縁膜３０８、絶縁層３０９の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【０１８０】
絶縁層３０１ａ、３０１ｂ、ゲート絶縁層３０５、絶縁膜３０８、絶縁層３０９は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【０１８１】
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３などのフッ素系のガス、又はＣｌ２、ＢＣｌ３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【０１８２】
また、半導体層にプラズマ処理を行うことによってゲート絶縁層３０５を形成してもよい。
【０１８３】
半導体層の代表例として珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【０１８４】
また、基板、絶縁層、層間絶縁層、その他半導体装置を構成する絶縁層、導電層などを形成した後も、プラズマ処理を用いて酸化処理または窒化処理を行うことにより前記基板、絶縁層、層間絶縁層表面を酸化処理または窒化処理してもよい。プラズマ処理を用いて半導体層や絶縁層を酸化処理または窒化処理すると、絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁層と比較してより緻密な絶縁層とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース配線層、ドレイン配線層などの導電層などにも行うことができ、表面及び表面近傍を窒化処理又は酸化処理することができる。
【０１８５】
シリサイドは半導体層の露出されたソース領域及びドレイン領域上に導電膜を形成し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と導電膜７６６とを反応させて形成する。導電膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いる。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。
【０１８６】
本発明において、半導体層の側面に側壁絶縁層３０４ａ、３０４ｂを設けているために、半導体層の側面はシリサイド形成のための導電膜と接しない。よって、反応しなかった導電膜の除去の際に半導体層の側面もエッチングされてしまうことを防ぐことができる。従って半導体層の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【０１８７】
シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。さらに、低電圧での動作が可能であるため、消費電力を低減することができる。
【０１８８】
半導体層は結晶性半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
【０１８９】
なお配線層３１０ａ、３１０ｂ、第１のゲート電極層３０６、第２のゲート電極層３１６は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【０１９０】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１９１】
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
（実施の形態４）
本実施の形態は、低消費電力で、かつ高信頼性を付与することを目的とする半導体装置として不揮発性半導体記憶装置の一例に関して図１７を用いて説明する。
【０１９２】
不揮発性記憶素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲート電極層とも呼ぶ。また浮遊ゲート電極層は電荷を蓄積する機能を有するので電荷蓄積層ともよぶ。本明細書では主に浮遊ゲート電極層を含むこの電荷蓄積領域を電荷蓄積層とよぶ。浮遊ゲート電極層上には、さらに絶縁層を介して制御ゲート電極層を備えている。
【０１９３】
このような構造を有する所謂浮遊ゲート型の不揮発性半導体記憶装置は、制御ゲート電極層に印加する電圧により、電荷蓄積層に電荷を蓄積させ、また放出させる動作が行われる。すなわち電荷蓄積層に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、電荷蓄積層への電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲート電極層の間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
【０１９４】
図１７は本実施の形態の不揮発性半導体記憶装置である半導体装置の一例である。
【０１９５】
半導体層の下地膜として機能する絶縁層５０１ａ、５０１ｂが形成された基板５００上に、不揮発性メモリ素子であるメモリ素子５１５、層間絶縁層である絶縁膜５０８、絶縁膜５０９が形成されている。メモリ素子５１５は、一導電型を有する不純物領域５１２ａ、５１２ｂ、シリサイド５１３ａ、５１３ｂ及びチャネル形成領域５１１よりなる半導体層、側壁絶縁層５０４ａ、５０４ｂ、第１の絶縁層５２０、電荷蓄積層５２１、第２の絶縁層５０５、制御ゲート電極層５０６、側壁絶縁層５０７ａ、５０７ｂ、配線層５１０ａ、５１０ｂを含んでいる。（図１７参照。）。
【０１９６】
本実施の形態では、不純物領域５１２ａ、５１２ｂ、シリサイド５１３ａ、５１３ｂには一導電型を付与する不純物元素としてｎ型を付与する不純物元素（リン（Ｐ）、ヒ素（Ａｓ）など）を含んでおり、不純物領域５１２ａ、５１２ｂ、シリサイド５１３ａ、５１３ｂはメモリ素子においてソース及びドレインとして機能する領域である。また不純物領域５１２ａ、５１２ｂより低濃度な低濃度不純物領域を不純物領域５１２ａ、５１２ｂとチャネル形成領域５１１との間に設けてもよい。
【０１９７】
素子領域、電荷蓄積層、制御ゲート電極層の大きさの組み合わせは図１７に限定されない。素子領域、電荷蓄積層、制御ゲート電極層の大きさの組み合わせによって、電荷蓄積層及び制御ゲート電極層の間第２のゲート絶縁層に蓄えられる容量と、電荷蓄積層及び半導体層の間第１の絶縁層５２０に蓄えられる容量を制御することができるため、印加する電圧値も制御することができる。
【０１９８】
層間絶縁層である、絶縁膜５０８、５０９としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。
【０１９９】
また、絶縁膜５０８、５０９の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【０２００】
絶縁膜５０８、５０９は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【０２０１】
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ４、ＮＦ３などのフッ素系のガス、又はＣｌ２、ＢＣｌ３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【０２０２】
半導体層は、結晶性半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
【０２０３】
半導体層にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、半導体素子のしきい値電圧を制御するためのものであり、チャネル形成領域２５３に添加されることで有効に作用する。
【０２０４】
第１の絶縁層５２０は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。第１の絶縁層２５４は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層５２０は、電荷蓄積層５２１に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層５２０は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層２５４は３ｎｍ〜６ｎｍの厚さに形成することができる。
【０２０５】
図１７において、プラズマ処理により形成される好適な第１の絶縁層５２０の一例は、酸化雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
【０２０６】
半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【０２０７】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
【０２０８】
電荷蓄積層５２１は第１の絶縁層５２０上に形成される。この電荷蓄積層５２１は、単層でもよいし、複数の層を積層して設けてもよい。
【０２０９】
電荷蓄積層５２１としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
【０２１０】
また、電荷蓄積層５２１として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
【０２１１】
第２の絶縁層５０５は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化アルミニウム（ＡｌｘＯｙ）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。また、電荷蓄積層５２１にプラズマ処理を行い、その表面を窒化処理した窒化膜（例えば、電荷蓄積層５２１としてシリコンを用いた場合には窒化シリコン）を形成してもよい。いずれにしても、第１の絶縁層５２０と第２の絶縁層５０５が、電荷蓄積層５２１と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、電荷蓄積層５２１の酸化を防ぐことができる。
【０２１２】
制御ゲート電極層５０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で制御ゲート電極層５０６を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。
【０２１３】
配線層５１０ａ、５１０ｂは、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、またはタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【０２１４】
電荷蓄積層に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極層に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極層に印加して半導体層からＦ−Ｎ型トンネル電流により電荷蓄積層に注入する。
【０２１５】
本発明において、半導体層の側面に側壁絶縁層５０４ａ、５０４ｂを設けているために、半導体層の側面はシリサイド形成のための導電膜と接しない。よって、反応しなかった導電膜の除去の際に半導体層の側面もエッチングされてしまうことを防ぐことができる。従って半導体層の端部におけるゲート絶縁層の被覆不良に起因した不良、例えば半導体層とゲート電極層の短絡、リーク電流の発生、静電破壊等を防止することができる。
【０２１６】
シリサイド構造によって、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能となる。さらに、低電圧での動作が可能であるため、消費電力を低減することができる。
【０２１７】
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
【０２１８】
（実施の形態５）
本実施の形態は、実施の形態１乃至３で示す半導体装置において、半導体層への不純物元素の添加の異なる例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。本実施の形態の半導体装置の作製工程を図１６を用いて説明する。
【０２１９】
基板４００上に下地膜として絶縁層４０１を形成する（図１６（Ａ）参照。）。
【０２２０】
絶縁表面を有する基板である基板４００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
【０２２１】
絶縁層４０１としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層といった積層構造でもよい。
【０２２２】
また、絶縁層４０１の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。
【０２２３】
絶縁層４０１は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【０２２４】
薄膜トランジスタは、ある特定の電圧（しきい値またはしきい値電圧と呼ばれる）がゲート電極に印加されるとオン状態となり、それ以下の電圧ではオフ状態となるスイッチング素子である。従って、しきい値電圧の精密な制御は回路の正確な動作を行う上で非常に重要である。
【０２２５】
ところが汚染による可動イオンの影響、ＴＦＴのゲート周辺の仕事関数差や界面電荷における影響などの不特定な要因によってＴＦＴのしきい値電圧がマイナス側或いはプラス側へ移動（シフト）することがある。
【０２２６】
その様な時の解決手段として提案された技術にチャネルドープ法がある。チャネルドープ法とはＴＦＴの少なくともチャネル形成領域に対して一導電性を付与する不純物元素（典型的にはＰ、Ａｓ、Ｂなど）を添加し、しきい値電圧を意図的にシフトさせて制御する技術である。
【０２２７】
絶縁層４０１に一導電型を付与する不純物元素としてｐ型を付与する不純物元素４０２を添加する、ｐ型不純物領域である絶縁層４０３を形成する（図１６（Ｂ）参照。）
【０２２８】
不純物元素４０２はイオン注入法、又はイオンドーピング法によって導入（添加）することができる。不純物元素４０２はｐ型を付与する不純物元素であり、ボロン（Ｂ）、ヒ素（Ａｓ）などを用いることができる。不純物元素４０２はドーピング法によって行う場合、ドーズ量は１×１０１３ａｔｏｍｓ／ｃｍ２程度とすればよい。
【０２２９】
ｐ型不純物領域である絶縁層４０３上に半導体膜４０４を形成する（図１６（Ｃ）参照。）。本実施の形態では半導体膜４０４として非晶質半導体膜を形成する。半導体膜材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもでき、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって形成すればよい。
【０２３０】
絶縁層４０３及び半導体膜４０４に加熱処理を行い、半導体膜４０４を結晶化する。本実施の形態では、レーザ光４０５を絶縁層４０３及び半導体膜４０４に照射し、結晶化を行う。このレーザ光照射処理によって、絶縁層４０３に含まれるｐ型を付与する不純物元素が半導体膜４０４に拡散し、絶縁層４０３よりｐ型を付与する不純物元素の濃度が低い絶縁層４０６となり、半導体膜４０４はｐ型を付与する不純物元素を含み結晶性を有する半導体膜４０７となる（図１６（Ｄ）参照。）。
【０２３１】
半導体膜４０７中に含まれるｐ型を付与する不純物元素の濃度は５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度となるようにすればよい。この不純物元素の添加は、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。
【０２３２】
このように、下地膜である絶縁層に不純物元素を添加し、加熱処理によって半導体膜に間接的に添加することによって、半導体膜に直接不純物元素をドーピング等によって添加せずによいため、ドーピングの際に生じる欠陥等も防止でき、半導体膜の結晶性に影響を与えない。さらに、結晶化のための加熱処理によって、不純物元素の活性化も行うことができる。
【０２３３】
このように得られた結晶性の半導体膜４０７を所望の形状に加工することによって、実施の形態１乃至４における半導体装置の半導体層として用いることができる。
【０２３４】
従って、本発明の半導体装置は、低消費電力かつ高信頼性が付与された半導体装置とすることができる。
【０２３５】
（実施の形態６）
本発明に係る半導体装置は、ＣＰＵ（中央演算回路：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等の集積回路に適用することができる。本実施の形態では、実施の形態１乃至５に示した半導体装置を適用したＣＰＵの例に関して、図面を用いて以下に説明する。
【０２３６】
図９に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０とを主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態１乃至３に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたＣＭＯＳ回路、ＮＭＯＳ回路、ＰＭＯＳ回路等を用いて構成することが可能である。
【０２３７】
なお、図９に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図９に示すものに限定されるものではない。
【０２３８】
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０２３９】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０２４０】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２４１】
また、図１０には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０２４２】
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
【０２４３】
なお、本実施の形態では、本発明に係る半導体装置をＣＰＵに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
【０２４４】
本発明を適用した半導体装置は、ゲート電極と重畳する半導体層の端部においてリーク電流を低減することができる。また、シリサイドを有する構成のトランジスタであり、コンタクト抵抗を低減できるため、信号遅延等を防止できる。よって、動作特性が向上し、高速での回路駆動及び低消費電力化が実現できる。また、リーク電流を低減できるため、信頼性を向上させることもできる。
【０２４５】
（実施の形態７）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
【０２４６】
本実施の形態で示す半導体装置の上面構造の一例について、図１２（Ａ）を参照して説明する。図１２に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至３で示した本発明に係る薄膜トランジスタを適用することができる。
【０２４７】
また、図１２（Ｂ）、（Ｃ）に図１２（Ａ）の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態２で示した構造の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１２（Ｂ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１２（Ｃ）参照）。図１２（Ｃ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
【０２４８】
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
【０２４９】
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１３（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１３（Ｂ）参照）またはリボン型の形状（図１３（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２５０】
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２５１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２５２】
本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。
【０２５３】
（実施の形態８）
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０２５４】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１４（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２５５】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０２５６】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２５７】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２５８】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ｂ））。品物３２２０が含む半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。
【０２５９】
以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
【０２６０】
（実施の形態９）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１１を用いて説明する。
【０２６１】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図１１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図１１（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図１１（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１１（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図１１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１９５を設けることができる（図１１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図１１（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２６２】
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０２６３】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【０２６４】
なお、本実施の形態は、上記実施の形態１乃至８と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０２６５】
【図１】本発明の半導体装置を説明する図。
【図２】本発明の半導体装置の作製方法を説明する図。
【図３】本発明の半導体装置の作製方法を説明する図。
【図４】本発明の半導体装置の作製方法を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置の作製方法を説明する図。
【図８】本発明の半導体装置の作製方法を説明する図。
【図９】本発明の半導体装置のブロック図。
【図１０】本発明の半導体装置を説明する図。
【図１１】本発明の半導体装置の適用例を説明する図。
【図１２】本発明の半導体装置を説明する図。
【図１３】本発明に適用することのできるアンテナを説明する図。
【図１４】本発明の半導体装置の適用例を説明する図。
【図１５】本発明の半導体装置を説明する図。
【図１６】本発明の半導体装置の作製方法を説明する図。
【図１７】本発明の半導体装置を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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