(57)【要約】【課題】低電圧領域のウェル領域とドリフト拡散領域とを同時に形成してイオン注入工程の数を短縮することで、工程の単純化を達成できるＤＭＯＳ素子及びその製造方法を提供する。【解決手段】高電圧トランジスタ領域及び低電圧トランジスタ領域と、前記高電圧トランジスタ領域に形成されたドリフト拡散領域と、前記低電圧トランジスタ領域に形成されたウェル領域と、を含み、前記ドリフト拡散領域と前記ウェル領域が同一の深さを有することを特徴とするＤＭＯＳ素子を構成する。【選択図】図３
2008166788.tif 000002
【特許請求の範囲】
【請求項１】
高電圧トランジスタ領域及び低電圧トランジスタ領域と、
前記高電圧トランジスタ領域に形成されたドリフト拡散領域と、
前記低電圧トランジスタ領域に形成されたウェル領域と、を含み、
前記ドリフト拡散領域と前記ウェル領域は、同一の深さを有することを特徴とするＤＭＯＳ素子。
【請求項２】
前記高電圧トランジスタ領域に形成された高電圧ウェル領域をさらに含み、前記ドリフト拡散領域は、前記高電圧ウェル領域に形成されたことを特徴とする請求項１に記載のＤＭＯＳ素子。
【請求項３】
前記高電圧トランジスタ領域に形成された第１導電型の高電圧ウェル領域及び第２導電型の高電圧ウェル領域をさらに含み、
前記第１導電型の高電圧ウェル領域には第２導電型のドリフト拡散領域が形成され、前記第２導電型の高電圧ウェル領域には第１導電型のドリフト拡散領域が形成されたことを特徴とする請求項１に記載のＤＭＯＳ素子。
【請求項４】
前記低電圧トランジスタ領域に形成されたウェル領域は、第１導電型のウェル領域及び第２導電型のウェル領域を含み、
前記第１導電型のウェル領域と前記第１導電型のドリフト拡散領域が同一の深さを有し、前記第２導電型のウェル領域と前記第２導電型のドリフト拡散領域が同一の深さを有することを特徴とする請求項３に記載のＤＭＯＳ素子。
【請求項５】
半導体基板に低電圧トランジスタ領域及び高電圧トランジスタ領域を定義する段階と、
前記高電圧トランジスタ領域にドリフト拡散領域を形成すると同時に、前記低電圧トランジスタ領域にウェル領域を形成する段階と、
を含むことを特徴とするＤＭＯＳ素子の製造方法。
【請求項６】
前記高電圧トランジスタ領域に高電圧ウェル領域を形成する段階をさらに含み、前記ドリフト拡散領域は、前記高電圧ウェル領域内に形成されることを特徴とする請求項５に記載のＤＭＯＳ素子の製造方法。
【請求項７】
前記ドリフト拡散領域及び前記ウェル領域を形成する段階は、
前記半導体基板の所定領域が露出された第１マスクパターンを形成する段階と、
前記第１マスクパターンをイオン注入マスクとして使用して前記低電圧トランジスタ領域に第１導電型のウェルを形成し、前記高電圧トランジスタ領域に第１導電型のドリフト拡散領域を形成する段階と、
前記半導体基板の所定領域が露出された第２マスクパターンを形成する段階と、
前記第２マスクパターンをイオン注入マスクとして使用して前記低電圧トランジスタ領域に第２導電型のウェルを形成し、前記高電圧トランジスタ領域に第２導電型のドリフト拡散領域を形成する段階と、
を含むことを特徴とする請求項６に記載のＤＭＯＳ素子の製造方法。
【請求項８】
前記高電圧トランジスタ領域に第１導電型の高電圧ウェル領域及び第２導電型の高電圧ウェル領域を形成する段階をさらに含み、
前記第１導電型のドリフト領域は前記第２導電型の高電圧ウェル領域に形成され、前記第２導電型のドリフト領域は前記第１導電型の高電圧ウェル領域に形成されることを特徴とする請求項７に記載のＤＭＯＳ素子の製造方法。
【請求項９】
前記半導体基板に素子分離膜を形成し、
第１導電型ウェル領域、第２導電型ウェル領域、第１導電型の高電圧ウェル領域及び第２導電型の高電圧ウェル領域の基板面を分離し、前記第１導電型の高電圧ウェル領域及び第２導電型の高電圧ウェル領域の基板面に中電圧トランジスタ領域及び拡散トランジスタ領域を定義する段階を含むことを特徴とする請求項８に記載のＤＭＯＳ素子の製造方法。
【請求項１０】
前記拡散トランジスタ領域は、前記ドリフト拡散領域を含むことを特徴とする請求項９に記載のＤＭＯＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するもので、特に、ＤＭＯＳ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に使用される電力ＭＯＳ電界効果トランジスタ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＭＯＳＦＥＴと称する。）は、バイポーラトランジスタに比べて高い入力インピーダンスを有する。
【０００３】
そのため、ＭＯＳＦＥＴは、電力利得が大きく、ゲート駆動回路が非常に簡単である。さらに、ユニポーラ素子であるため、素子がターンオフされる間に、少数のキャリアによる蓄積または再結合によって発生する時間遅延がないという長所を有する。
【０００４】
したがって、ＭＯＳＦＥＴは、スイッチングモード電力供給装置、ランプ安定器（ｌａｍｐ  ｂａｌｌａｓｔ）及びモーター駆動回路へと漸次応用されている。
【０００５】
上記のような電力ＭＯＳＦＥＴには、通常、プレーナ拡散（ｐｌａｎａｒ  ｄｉｆｆｕｓｉｏｎ）技術を用いたＤＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）構造が広く使用されている。そして、ＬＤＭＯＳトランジスタは、ＣＭＯＳトランジスタ及びバイポーラトランジスタと一緒に集積させた技術として紹介されている。
【０００６】
従来のＬＤＭＯＳ素子は、その簡単な構造のために、ＶＬＳＩプロセスに適用するのに非常に適している。しかし、このようなＬＤＭＯＳ素子は、垂直のＤＭＯＳ（ＶＤＭＯＳ）素子より劣悪な特性を有するものと見なされた結果、充分な注目を受けられなかった。最近になって、ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）ＬＤＭＯＳ素子は、優れたＯＮ−抵抗（Ｒｓｐ）を有するものと証明された。
【０００７】
ＤＭＯＳ素子は、ＤＭＯＳトランジスタ及びＣＭＯＳトランジスタが集積された構造を有する。ＤＭＯＳトランジスタは、２０ボルト以上の高い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を提供するために、ＣＭＯＳトランジスタのためのウェル領域と別途に高電圧ウェル領域を形成し、高電圧ウェル領域内にドリフト拡散領域が形成された構造を有する。
【０００８】
図１及び図２は、従来技術に係るＤＭＯＳ素子を説明するための断面図である。
【０００９】
図１を参照すると、従来のＤＭＯＳ素子においては、低電圧トランジスタ領域（ＬＶＮ、ＬＶＰ）、中電圧トランジスタ領域（ＭＶＰ、ＭＶＮ）及び高電圧拡散トランジスタ領域（ＨＶＮ、ＨＶＰ）が半導体基板に定義され、半導体基板に深いｎウェル領域１０が形成される。
【００１０】
深いｎウェル領域１０上部の半導体基板に不純物を注入することで、ｐウェル領域１２及びｎウェル領域１４を形成する。次いで、ｎ型不純物を注入するためのｎ型イオン注入マスクを基板上に形成し、ｎ型不純物が注入されたｎ型ドリフト拡散領域１６を形成する。そして、ｎ型イオン注入マスクを除去した後、ｐ型不純物を注入するためのｐ型イオン注入マスクを形成し、ｐ型不純物が注入されたｐ型ドリフト拡散領域１８を形成する。
【００１１】
引き続いて、半導体基板にトレンチ素子分離膜を形成し、トランジスタ領域別に基板面を分離する。
【００１２】
図２を参照すると、ｎ型ドリフト拡散領域１６及びｐ型ドリフト拡散領域１８が形成された基板に第１ウェルマスクパターンを形成した後、ｎ型不純物イオンを注入してｎウェル２０を形成する。そして、第１ウェルマスクパターンを除去した後、第２ウェルマスクパターンを形成してｐウェル２２を形成する。
【００１３】
したがって、従来は、拡散トランジスタを形成するためのドリフト領域と低電圧トランジスタ領域のウェル領域とを別個の工程で形成することで、数回の写真工程（ｐｈｏｔｏ  ｐｒｏｃｅｓｓｉｎｇ）が必要となり、工程時間及び費用側面において損失が大きいという短所があった。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、本発明は、上記のような問題点を勘案してなされたもので、その目的は、ウェル領域とドリフト領域とが同一の基板内に形成されるＤＭＯＳ素子を製造するとき、写真工程の数を減少させることで、工程単純化を実現するのに適したＤＭＯＳ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記のような目的を達成するために、本発明のある態様は、ドリフト領域とウェル領域とが同時に形成されて同一の深さを有するＤＭＯＳ素子を提供する。この素子は、高電圧トランジスタ領域及び低電圧トランジスタ領域と、前記高電圧トランジスタ領域に形成されたドリフト拡散領域と、前記低電圧トランジスタ領域に形成されたウェル領域とを含む。本発明のある態様は、前記ドリフト拡散領域と前記ウェル領域が同一の深さを有することを特徴とする。
【００１６】
また、本発明のある態様は、ドリフト領域とウェル領域とを同時に形成するＤＭＯＳ素子の製造方法を提供する。この方法は、半導体基板に低電圧トランジスタ領域及び高電圧トランジスタ領域を定義し、前記高電圧トランジスタ領域にドリフト拡散領域を形成すると同時に、前記低電圧トランジスタ領域にウェル領域を形成することを特徴とする。
【発明の効果】
【００１７】
本発明は、拡散トランジスタ領域のドリフト拡散領域と低電圧トランジスタ領域のウェル領域とを同時に形成することで、イオン注入及び不純物拡散工程の回数が減少し、イオン注入工程のための写真工程の数も減少し、結果として、製造工程の単純化及び工程時間の短縮を達成することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係るＤＭＯＳ素子及びその製造方法の好適な実施例を、添付の図面に基づいて説明する。
【００１９】
本発明の他の目的、特徴及び利点は、添付の図面を参照した各実施例の詳細な説明を通して明白になるだろう。
【００２０】
以下、本発明の実施例の構成と作用を添付の図面に基づいて説明する。ここで、図面に基づいて説明される本発明の構成と作用は、少なくとも一つの実施例として説明されるもので、これによって本発明の技術的思想、その核心構成及び作用が制限されることはない。
【００２１】
図３は、本発明の具現例に係るＤＭＯＳ素子のウェル構造を示した断面図である。
【００２２】
図３を参照すると、ＤＭＯＳ素子は、半導体基板に形成された深いｎウェル領域５０と、深いｎウェル領域５０の上部に形成された高電圧ｎウェル領域５２及び高電圧ｐウェル領域５４とを含んで構成される。
【００２３】
高電圧ｐウェル領域５４内にはｎ型ドリフト拡散領域５６が形成され、高電圧ｎウェル領域５２内にはｐ型ドリフト拡散領域６２が形成される。
【００２４】
ＤＭＯＳ素子においては、低電圧トランジスタ領域（ＬＶＮ、ＬＶＰ）と高電圧トランジスタ領域（ＭＶＮ、ＭＶＰ、ＨＶＮ、ＨＶＰ）が基板に定義される。また、基板面に素子分離膜７０ｓが形成されることで、高電圧トランジスタ領域には、中電圧トランジスタ領域（ＭＶＮ、ＭＶＰ）及び高電圧拡散トランジスタ領域（ＨＶＮ、ＨＶＰ）が区分される。ｎ型ドリフト拡散領域５６及びｐ型ドリフト拡散領域６２は、それぞれｎ型拡散トランジスタ領域（ＨＶＮ）及びｐ型拡散トランジスタ領域（ＨＶＰ）に形成される。
【００２５】
低電圧トランジスタ領域には、ｎウェル５８が形成されてｐ型低電圧トランジスタ領域（ＬＶＰ）が定義され、ｐウェル６４が形成されてｎ型低電圧トランジスタ領域（ＬＶＮ）が定義される。
【００２６】
本発明に係る例として、ｎウェル５８は、ｎ型ドリフト拡散領域５６と同一の深さで形成され、ｎ型ドリフト拡散領域５６と同一のドーピング濃度及びプロファイルを有する。また、ｐウェル６４は、ｐ型ドリフト拡散領域６２と同一の深さで形成され、ｐ型ドリフト拡散領域６２と同一のドーピング濃度及びプロファイルを有する。
【００２７】
図４乃至図６は、本発明の具現例に係るＤＭＯＳ素子の製造方法を説明するための図である。
【００２８】
図４を参照すると、半導体基板には、低電圧トランジスタ領域（ＬＶＮ、ＬＶＰ）と高電圧トランジスタ領域（ＭＶＮ、ＭＶＰ、ＨＶＮ、ＨＶＰ）を区分して定義し、半導体基板に深いｎウェル５０を形成する。
【００２９】
深いｎウェル５０上には、高電圧ｎウェル領域５２及び高電圧ｐウェル領域５４を形成する。高電圧ｎウェル領域５２及び高電圧ｐウェル領域５４は、半導体基板に定義された高電圧トランジスタ領域に形成される。
【００３０】
高電圧ｎウェル領域５２及び高電圧ｐウェル領域５４が形成された基板上には、第１マスクパターン６０を形成する。第１マスクパターン６０は、高電圧ｐウェル領域５４の一部基板と低電圧トランジスタ領域の一部基板が露出された開口部を有する。
【００３１】
第１マスクパターン６０をイオン注入マスクとして使用して半導体基板にｎ型不純物イオンを注入し、高電圧ｐ型ウェル領域５４にｎ型ドリフト拡散領域５６を形成する。そして、低電圧トランジスタ領域にｎウェル５８を形成し、ｐ型低電圧トランジスタ領域（ＬＶＰ）を定義する。
【００３２】
図５を参照すると、第１マスクパターン６０を除去し、第２マスクパターン６６を形成する。一例として、第２マスクパターン６６は、第１マスクパターン６０の反転マスクである。
【００３３】
第２マスクパターン６６は、高電圧ｎウェル領域５２及び低電圧トランジスタ領域の一部基板が露出された開口部を有する。第２マスクパターン６６をイオン注入マスクとして使用して半導体基板にｐ型不純物イオンを注入し、高電圧ｎ型ウェル領域５２にｐ型ドリフト拡散領域６２を形成する。そして、低電圧トランジスタ領域にｐウェル６４を形成し、ｎ型低電圧トランジスタ領域（ＬＶＮ）を定義する。
【００３４】
図６を参照すると、第２マスクパターン６６を除去し、基板に素子分離のためのハードマスク膜６８を形成する。ハードマスク膜６８をエッチングマスクとして使用して、基板に複数個のトレンチ領域７０を形成する。
【００３５】
半導体基板に形成されたトレンチ領域７０は、低電圧トランジスタ領域のｎ型低電圧トランジスタ領域（ＬＶＮ）及びｐ型低電圧トランジスタ領域（ＬＶＰ）と、高電圧トランジスタ領域の中電圧トランジスタ領域（ＭＶＮ、ＭＶＰ）及び拡散トランジスタ領域（ＨＶＮ、ＨＶＰ）の基板面を分離する。
【００３６】
引き続いて、図面に示していないが、トレンチ領域７０に絶縁膜を充填することで平坦化及びハードマスク膜除去工程を実施し、図３に示したトレンチ素子分離膜７０ｓを形成することができる。
【００３７】
上述したように、本発明の実施例によると、拡散トランジスタ領域のドリフト拡散領域と低電圧トランジスタ領域のウェル領域とを同時に形成することで、イオン注入及び不純物拡散工程の回数が減少し、イオン注入工程のための写真工程の数も減少し、結果として、製造工程の単純化及び工程時間の短縮を達成することができる。
【００３８】
本発明の実施例では、ＤＭＯＳトランジスタの構造を二重拡散構造からトレンチＤＭＯＳトランジスタ構造に変更することで、ウェル領域とドリフト領域のドーピング濃度が一致するようになり、ロジック回路のトランジスタ特性とＤＭＯＳトランジスタの特性に適したドーピング濃度条件を探すべき必要性を充足することができる。
【００３９】
以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることを理解できるだろう。
【００４０】
したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００４１】
【図１】従来技術に係るＤＭＯＳ素子及びその製造方法を説明するための断面図である。
【図２】従来技術に係るＤＭＯＳ素子及びその製造方法を説明するための断面図である。
【図３】本発明の具現例に係るＤＭＯＳ素子のウェル領域を示した断面図である。
【図４】本発明の具現例に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図５】本発明の具現例に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【図６】本発明の具現例に係るＤＭＯＳ素子の製造方法を説明するための断面図である。
【符号の説明】
【００４２】
５０  深いｎウェル領域、  ５２  高電圧ｎウェル領域、  ５４  高電圧ｐウェル領域、  ５６  ｎ型ドリフト拡散領域、  ５８  ｎウェル、  ６２  ｐ型ドリフト拡散領域、  ６４  ｐウェル、  ７０ｓ  トレンチ素子分離膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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