(57)【要約】【課題】高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現すること【解決手段】素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１で、側面をトレンチ絶縁膜１４およびポリシリコン膜１５で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ+ 型領域１２と、その上面に形成されたｎ型半導体基板１３に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ+ 型領域１６とエミッタｎ+ 型領域１７が互いに離れて形成されている。また、コレクタｎ+ 型領域１６と埋め込みｎ+ 型領域１２を接続するようにコレクタシンクｎ+ 型領域１８が形成され、エミッタｎ+ 型領域１７と埋め込みｎ+ 型領域１２を接続するようにベースシンクｐ型領域１９が形成されている。【選択図】図１
2008118126.tif 000002
【特許請求の範囲】
【請求項１】
底面絶縁膜と側面絶縁膜とにより、底面および側面が区画されていて、他の素子に対して電気的に絶縁され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、
前記底面絶縁膜上に形成された、第１伝導型で高キャリア濃度の埋め込み領域と、
前記埋め込み領域上に形成された、前記埋め込み領域よりも低濃度のキャリア濃度である第１伝導型の主半導体領域と、
前記主半導体領域表面に形成されたコレクタ電極形成領域と、
前記コレクタ電極形成領域を包含して前記主半導体領域表面部より、先端部が前記埋め込み領域に重畳するように縦方向に形成された第１伝導型の第１シンク領域と、
前記主半導体領域表面のコレクタ電極形成領域とは離れた領域に形成されたエミッタ電極形成領域と、
前記エミッタ電極形成領域を包含して前記主半導体領域表面部より、先端部が前記埋め込み領域に重畳するように縦方向に形成された第２伝導型の第２シンク領域と、
を有し、
前記第２シンク領域は、電源またはアースに接続されていないフローティング状態にあることを特徴とする静電気保護用半導体装置。
【請求項２】
前記第１シンク領域と、前記埋め込み領域との交差部での不純物濃度は、５×１０16／ｃｍ3 〜１×１０20／ｃｍ3 であることを特徴とする請求項１に記載の静電気保護用半導体装置。
【請求項３】
前記第２シンク領域と、前記埋め込み領域との接合部での不純物濃度である接合界面濃度は、１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 であることを特徴とする請求項１または請求項２に記載の静電気保護用半導体装置。
【請求項４】
前記第２シンク領域の、前記コレクタ電極形成領域と前記エミッタ電極形成領域とを結ぶ線分に平行な方向の幅は、１９μｍ〜４４μｍであることを特徴とする請求項１ないし請求項３のいずれか１項に記載の静電気保護用半導体装置。
【請求項５】
前記第１および第２シンク領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする請求項１ないし請求項４のいずれか１項に記載の静電気保護用半導体装置。
【請求項６】
前記コレクタ電極形成領域と接合するコレクタ電極と、
前記エミッタ電極形成領域に接合するエミッタ電極と、を有し、
前記第１シンク領域と前記第２シンク領域の組が複数組に分割され、
前記コレクタ電極を介して複数の第１シンク領域同士が、および前記エミッタ電極を介して複数の第２シンク領域同士が、電気的に接続されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の静電気保護用半導体装置。
【請求項７】
前記コレクタ電極は入力端子に接続され、前記エミッタ電極は接地電極に接続されていることを特徴とする請求項１ないし請求項６のいずれか１項に記載の静電気保護用半導体装置。
【請求項８】
前記主半導体領域は、ＳＯＩ基板であることを特徴とする請求項１ないし請求項７のいずれか１項に記載の静電気保護用半導体装置。
【請求項９】
自動車用複合ＩＣに内蔵されていることを特徴とする請求項８に記載の静電気保護用半導体装置。
【請求項１０】
前記主半導体領域表面部であって、前記第１シンク領域と前記第２シンク領域の間に、第２伝導型領域を有し、
前記第２伝導型領域は、前記エミッタ電極形成領域と電気的に接続している、
ことを特徴とする請求項１ないし請求項９のいずれか１項に記載の静電気保護用半導体装置。
【請求項１１】
前記主半導体領域と前記第２伝導型領域との間のブレークダウン電圧が、前記第２シンク領域と前記埋め込み領域との間のブレークダウン電圧よりも高くなるように、前記第２伝導型領域のキャリア濃度、および前記第１シンク領域と前記第２伝導型領域との間隔が設定されている、
ことを特徴とする請求項１０に記載の静電気保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路等を静電気から保護するための静電気保護用半導体装置に関するものである。
【背景技術】
【０００２】
自動車用ＩＣは、アナログやデジタル制御回路、ドライバー用パワーＭＯＳなどを一体とした統合化が進んでおり、動作電圧に関しては、バッテリー電圧系と数Ｖ電圧系などの多電圧に対応した構成となっている。このような自動車用のＩＣは複合ＩＣと呼ばれ、同一ＩＣ基板内にバイボーラ素子、ＣＭＯＳ素子、横型パワーＭＯＳなどを作り込んだ構造となっている。
【０００３】
自動車用複合ＩＣは、サージやノイズの印加される厳しい車載環境のもとで正常動作を要求される。このため、回路素子間が完全に誘電体分離されるＳＯＩ基板を用いて製造される傾向が高まっている。また、自動車用ＩＣは、静電気破壊に対する耐圧規格も厳しく、通常１５ｋＶ〜２５ｋＶの非常に高い静電気耐圧に対する保障を必要としている。
【０００４】
入力端子のＥＳＤ（静電気放電）保護には、ダイオードやｎｐｎ型トランジスタが用いられている。特許文献１、２には、ＥＳＤ保護素子としてのｎｐｎ型トランジスタが示されている。また、ＥＳＤ保護素子としてのダイオードの１例として、図１０のような表面型ダイオードがある。
【０００５】
また、自動車用ＩＣでのＥＳＤ保護素子の動作電圧設計範囲は、バッテリー電源系回路では、１６Ｖバッテリー電圧値に入力信号の電圧変動マージンを考慮して、一般に下限電圧２０Ｖ以上の範囲で動作することが求められる。上限電圧は、内部回路への入力抵抗などや内部回路入力部での耐圧にも依存するが、一般にできる限り低い電圧であることが望ましく、最も高くても１００Ｖ以下の電圧範囲で動作が求められる。
【特許文献１】２０００−２３６０７０
【特許文献２】２００１−１２７２８７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＳＯＩ基板に形成された従来例のｎｐｎ型トランジスタを、回路設計上許容される大きさで作製し、ＥＳＤ耐圧性能を評価したところ、１５ｋＶ以上のＥＳＤ耐圧を得ることはできなかった。自動車用ＩＣのＥＳＤ保護素子として用いるには、１５ｋＶ以上のＥＳＤ耐圧が必要であるが、従来例のｎｐｎ型トランジスタでこの耐圧性能を満たそうとすると大型になってしまい、回路設計上許容される大きさを超えてしまう。したがって、従来例のｎｐｎ型トランジスタは、自動車用ＩＣのＥＳＤ保護素子としては適していない。
【０００７】
また、ｎｐｎ型トランジスタは３端子の素子であるから、平面パターンのレイアウトの自由度が低く、効率的で小型な素子とすることが難しい。
【０００８】
そこで本発明の目的は、高いＥＳＤ耐圧を有するトランジスタ型の静電気保護用半導体装置を実現することである。他の目的は、平面パターンのレイアウトの自由度が高く、小型で、自動車用ＩＣのＥＳＤ耐圧規格を達成することが容易な静電気保護用半導体装置を実現することである。
【課題を解決するための手段】
【０００９】
第１の発明は、底面絶縁膜と側面絶縁膜とにより、底面および側面が区画されていて、他の素子に対して電気的に絶縁され、他の素子の静電気破壊を防止するための静電気保護用半導体装置において、底面絶縁膜上に形成された、第１伝導型で高キャリア濃度の埋め込み領域と、埋め込み領域上に形成された、埋め込み領域よりも低濃度のキャリア濃度である第１伝導型の主半導体領域と、主半導体領域表面に形成されたコレクタ電極形成領域と、コレクタ電極形成領域を包含して主半導体領域表面部より、先端部が埋め込み領域に重畳するように縦方向に形成された第１伝導型の第１シンク領域と、主半導体領域表面のコレクタ電極形成領域とは離れた領域に形成されたエミッタ電極形成領域と、エミッタ電極形成領域を包含して主半導体領域表面部より、先端部が埋め込み領域に重畳するように縦方向に形成された第２伝導型の第２シンク領域とを有し、第２シンク領域は、電源またはアースに接続されていないフローティング状態にあることを特徴とする静電気保護用半導体装置である。
【００１０】
第１伝導型がｎ型であれば、第２伝導型はｐ型であり、第１伝導型がｐ型であれば、第２伝導型はｎ型である。また、通常はオーミック性を向上させるために、コレクタ電極形成領域、エミッタ電極形成領域は、第１、２シンク領域よりも高キャリア濃度の領域である。
【００１１】
この構成によると、エミッタ電極形成領域、第２シンク領域、埋め込み領域とにより縦にトランジスタが形成される。第２シンク領域はベースとして作用するが、電源またはアースに接続されていないフローティング構造となっている。このようなフローティング状態であれば、ベース電極およびベース電極形成領域はあってもなくてもよいが、ない方がより望ましい。また、第２シンク領域の先端が埋め込み領域に重畳するよう形成されているため、第２シンク領域と埋め込み領域とは幅広く接合している。そのため、動作時に第２シンク領域において電界分布は均一となり、サージ電流は第２シンク領域と埋め込み領域の接合部に広く流れる。よって、電流の集中による局所的なホットスポットが発生せず、高温による素子破壊は起こらない。したがって、第１の発明は高いＥＳＤ耐圧性能を有する。
【００１２】
また、第１の発明の静電気保護用半導体装置は２端子であるため、ダイオードと同様の平面パターンのレイアウトが可能である。
【００１３】
第２の発明は、第１の発明において、第１シンク領域と、埋め込み領域との交差部での不純物濃度は、５×１０16／ｃｍ3 〜１×１０20／ｃｍ3 であることを特徴とする静電気保護用半導体装置である。
【００１４】
交差部での不純物濃度とは、第１シンク領域と、埋め込み領域が重畳する領域であって、第１シンク領域の不純物濃度と、埋め込み領域の不純物濃度が等しい面での不純物濃度と定義する。
【００１５】
交差部での不純物濃度が５×１０16／ｃｍ3 〜１×１０20／ｃｍ3 であると、第１シンク領域と埋め込み領域は十分に低抵抗な接続であり、素子内部でのホットスポットの発生が効果的に抑制されるため、高いＥＳＤ耐圧性能が得られる。５×１０16／ｃｍ3 以下では、ホットスポット発生の抑制効果が小さく、１×１０20／ｃｍ3 以上では、結晶性が低下するので望ましくない。さらに望ましいのは、１×１０17／ｃｍ3 〜１×１０19／ｃｍ3 である。
【００１６】
第３の発明は、第１の発明または第２の発明において、第２シンク領域と埋め込み領域との接合部での不純物濃度である接合界面濃度は、１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 であることを特徴とする静電気保護用半導体装置である。
【００１７】
接合界面濃度は、第２シンク領域と、埋め込み領域が重畳する領域であって、第２シンク領域の不純物濃度と、埋め込み領域の不純物濃度が等しい面（接合界面）での不純物濃度と定義する。
【００１８】
バッテリー電圧に１６Ｖが用いられる関係上、サージ保護のための動作電圧の下限を２０Ｖ以上とするためには、接合界面濃度が１×１０17／ｃｍ3 以下である必要がある。また、自動車用ＩＣに要求されるＥＳＤ耐圧規格を、本発明の静電気保護用半導体装置の全長が数ｍｍ以内となる範囲で達成するためには、ＨＢＭ（ヒューマンボディモデル）でのＥＳＤ耐圧（以下、ＥＳＤ−ＨＢＭ耐圧とする）は単位長あたり２０Ｖ／μｍ以上であることが望ましい。自動車用ＩＣに要求されるＥＳＤ耐圧は、１５ｋＶ〜２５ｋＶ以上だからである。接合界面濃度が１．３×１０15／ｃｍ3 以上であれば、これを満たす。以上より、本発明を自動車用ＩＣでのＥＳＤ保護素子として用いる場合には、接合界面濃度は１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 の範囲であることが望ましい。より望ましくは、１×１０16／ｃｍ3 〜１×１０17／ｃｍ3 の範囲である。
【００１９】
第１シンク領域と埋め込み領域との交差部での不純物濃度、および、接合界面濃度は、第１および第２シンク領域形成時の不純物イオン注入量により容易に制御できる。
【００２０】
第４の発明は、第１の発明から第３の発明において、第２シンク領域の、コレクタ電極形成領域とエミッタ電極形成領域とを結ぶ線分に平行な方向の幅は、１９μｍ〜４４μｍであることを特徴とする静電気保護用半導体装置である。
【００２１】
幅が１９μｍ以上であれば、ＥＳＤ−ＨＢＭ耐圧は単位長あたり２０Ｖ／μｍ以上となる。また、幅が４４μｍより大きいと、ＥＳＤ−ＨＢＭ耐圧が飽和してしまう傾向が強くなり、幅を大きくする利益が減少する。以上より、本発明を自動車用ＩＣでのＥＳＤ保護素子として用いる場合には、第２シンク領域の、コレクタ電極形成領域とエミッタ電極形成領域とを結ぶ線分に平行な方向の幅は、１９μｍ〜４４μｍの範囲であることが望ましい。より望ましくは、２４μｍ〜３９μｍの範囲である。
【００２２】
第５の発明は、第１の発明から第４の発明において、第１および第２シンク領域の平面パターンは、短冊形状、トラック形状、リング形状、もしくはそれらの複合形状であることを特徴とする静電気保護用半導体装置である。本発明の静電気保護用半導体装置は２端子であるため、このような効率的な平面パターンを実現できる。
【００２３】
第６の発明は、第１の発明から第５の発明において、コレクタ電極形成領域と接合するコレクタ電極と、エミッタ電極形成領域に接合するエミッタ電極とを有し、第１シンク領域と第２シンク領域の組が複数組に分割され、コレクタ電極を介して複数の第１シンク領域同士が、およびエミッタ電極を介して複数の第２シンク領域同士が、電気的に接続されていることを特徴とする静電気保護用半導体装置である。このように分割することで、第１および第２シンク領域の平面パターンのレイアウトの自由度がより高くなるため、効率化をはかることができ、静電気保護用半導体装置の小型化につながる。
【００２４】
第７の発明は、第１の発明から第６の発明において、コレクタ電極は入力端子に接続され、エミッタ電極は接地電極に接続されていることを特徴とする静電気保護用半導体装置である。この構成によると、サージ電流は本発明の静電気保護用半導体装置を通して接地電極へ流れるため、他の半導体装置をＥＳＤから保護することができる。
【００２５】
第８の発明は、第１の発明から第７の発明において、主半導体領域は、ＳＯＩ基板であることを特徴とする静電気保護用半導体装置である。
【００２６】
第９の発明は、第８の発明において、自動車用複合ＩＣに内蔵されていることを特徴とする静電気保護用半導体装置である。
【００２７】
第１０の発明は、第１の発明から第９の発明において、主半導体領域表面部であって、第１シンク領域と第２シンク領域の間に、第２伝導型領域を有し、第２伝導型領域は、エミッタ電極形成領域と電気的に接続していることを特徴とする静電気保護用半導体装置である。
【００２８】
第１０の発明の構成によると、主半導体領域と第２伝導型領域とによりダイオードが形成される。そのため、エミッタ電極形成領域、第２シンク領域、埋め込み領域とによるトランジスタに対してダイオードが逆並列接続した構成となっている。
【００２９】
第１１の発明は、第１０の発明において、主半導体領域と第２伝導型領域との間のブレークダウン電圧が、第２シンク領域と埋め込み領域との間のブレークダウン電圧よりも高くなるように、第２伝導型領域のキャリア濃度、および第１シンク領域と第２伝導型領域との間隔が設定されていることを特徴とする静電気保護用半導体装置である。これはつまり、主半導体領域と第２伝導型領域とによるダイオードの正極性でのブレークダウン電圧を、エミッタ電極形成領域、第２シンク領域、埋め込み領域とによるトランジスタの正極性でのブレークダウン電圧よりも高くなるように設定するということである。
【発明の効果】
【００３０】
第１の発明による構成によると、エミッタ電極形成領域、第２シンク領域、埋め込み領域によるトランジスタが縦に形成される。ベースとして作用する第２シンク領域は、電源またはアースに接続されていないフローティング構造となっているため、高いＥＳＤ耐圧性能を有する静電気保護用半導体装置となる。また、コレクタ電極とエミッタ電極の２端子であるため、３端子である従来のトランジスタ型静電気保護用半導体装置と比べて平面パターンのレイアウトの自由度が高く、短冊形状、リング形状、トラック形状など効率的なレイアウト設計が可能である。
【００３１】
また、第２〜４の発明のように、第１シンク領域と埋め込み領域との交差部での不純物濃度を５×１０16／ｃｍ3 〜１×１０20／ｃｍ3 、接合界面濃度を１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 、第２シンク領域の、コレクタ電極形成領域とエミッタ電極形成領域とを結ぶ線分に平行な方向の幅を１９μｍ〜４４μｍとすると、全長が数ｍｍ以内であり、自動車用ＩＣへの適用に要求される耐圧性能、動作電圧範囲である静電気保護用半導体装置となる。
【００３２】
第５、６の発明のように、本発明の静電気保護用半導体装置は２端子であり、第１シンク領域と第２シンク領域の組を複数組に分割することができるため、第１および第２シンク領域の平面パターンのレイアウトの自由度が高く、効率的なレイアウトにすることができる。
【００３３】
また、第８の発明のように、ＳＯＩ基板を用いると本発明の静電気保護用半導体装置を容易に形成することができる。また、本発明を自動車用複合ＩＣに適用する場合、第１および第２シンク領域は、自動車用複合ＩＣの縦型ｎｐｎバイポーラ素子で形成されるシンクｎ+ 型領域と同時に形成できるため、自動車用複合ＩＣに本発明の静電気保護用半導体装置を組み込むことによる製造コストの上昇はごくわずかである。
【００３４】
また、第１０の発明によると、トランジスタに主半導体領域と第２伝導型領域とによるダイオードが逆並列接続した構成となり、負極性の静電気サージに対してはダイオードが低インピーダンスで動作して内部回路を保護する。したがって、第１０の発明によって正極性と負極性の両方の静電気サージに対して１つの静電気保護用半導体装置で保護することができるようになる。したがって、負極性の静電気サージ用に別途ダイオード素子を設けるよりも占有面積が小さくなり、配置効率に優れている。特に第１１の発明のように、主半導体領域と第２伝導型領域との間のブレークダウン電圧が、第２シンク領域と埋め込み領域との間のブレークダウン電圧よりも高くなるように設定すると、静電気保護用半導体装置を正極性で動作させたときの第２伝導型領域を付加したことによる影響が少ないので望ましい。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の具体的な実施例について図を参照しながら説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００３６】
図１は、実施例１のＳＯＩ基板に形成された、トランジスタ型の静電気保護用半導体装置の構造を示す図である。素子領域は、底面をｐ型支持基板１０上に形成された埋め込み絶縁膜１１（本発明の底面絶縁膜に相当）で、側面をトレンチ絶縁膜１４（本発明の側面絶縁膜に相当）およびポリシリコン膜１５（本発明の側面絶縁膜に相当）で区画され、静電気から保護すべき他の素子と絶縁分離している。また、素子領域は、埋め込み絶縁膜１１上の埋め込みｎ+ 型領域１２（本発明の埋め込み領域に相当）と、その上面に形成されたｎ型半導体基板１３（本発明の主半導体領域に相当）に形成されている。ｎ型半導体基板１３の表面部には、コレクタｎ+ 型領域１６（本発明のコレクタ電極形成領域に相当）とエミッタｎ+ 型領域１７（本発明のエミッタ電極形成領域に相当）が互いに離れて形成されている。また、コレクタｎ+ 型領域１６と埋め込みｎ+ 型領域１２を接続し、コレクタｎ+ 型領域１６を内包するように、コレクタシンクｎ+ 型領域１８（本発明の第１シンク領域に相当）が形成され、エミッタｎ+ 型領域１７と埋め込みｎ+ 型領域１２を接続し、エミッタｎ+ 型領域１７を内包するように、ベースシンクｐ型領域１９（本発明の第２シンク領域に相当）が形成されている。
【００３７】
ｎ型半導体基板１３の表面部のコレクタｎ+ 型領域１６、エミッタｎ+ 型領域１７が形成されている領域以外の領域には、ＬＯＣＯＳ絶縁膜２０が形成され、コレクタｎ+ 型領域１６、エミッタｎ+ 型領域１７、ＬＯＣＯＳ絶縁膜２０の上部には層間絶縁膜２１が形成されている。層間絶縁膜２１にはコレクタｎ+ 型領域１６、エミッタｎ+ 型領域１７の上部に孔が形成され、その孔にコレクタｎ+ 型領域１６、エミッタｎ+ 型領域１７と接合するコレクタ電極２２、エミッタ電極２３が形成されている。
【００３８】
埋め込みｎ+ 型領域１２は、ｎ型半導体基板１３の表面から不純物を拡散して形成した。その後、ｐ型支持基板１０の表面を酸化して埋め込み絶縁膜１１を形成し、埋め込みｎ+ 型領域１２と埋め込み絶縁膜１１とを貼り合わせ接合する。コレクタシンクｎ+ 型領域１８、ベースシンクｐ型領域１９は、それぞれの領域を形成したい位置に開口部を有するマスクをｎ型半導体基板１３上に形成し、その開口部に露出したｎ型半導体基板１３表面から不純物を拡散し、先端が埋め込みｎ+ 型領域１２に重畳して接合するようにして形成した。これにより、コレクタシンクｎ+ 型領域１８、ベースシンクｐ型領域１９は、広い幅をもって埋め込みｎ+ 型領域１２に接合する。
【００３９】
以上の構成によって、エミッタｎ+ 型領域１７、ベースシンクｐ型領域１９、埋め込みｎ+ 型領域１２によるｎｐｎ型トランジスタが縦に形成される。ベースとして作用するベースシンクｐ型領域１９には電極が設けられておらず、フローティング構造となっているため、実施例１の静電気保護用半導体装置は、コレクタ電極とエミッタ電極の２端子のみからなる構成である。そのため、従来のトランジスタのような３端子の場合と比べて平面パターンのレイアウトの自由度が高く、効率的なレイアウト設計が可能である。
【００４０】
実施例１の静電気保護用半導体装置において、ＥＳＤ耐圧性能と動作電圧範囲は、次の３つの要件により決定される。
【００４１】
１つは、コレクタシンクｎ+ 型領域１８と埋め込みｎ+ 型領域１２の交差部の不純物濃度である。交差部の不純物濃度とは、コレクタシンクｎ+ 型領域１８と埋め込みｎ+ 型領域１２が重畳する領域であって、コレクタシンクｎ+ 型領域１８の不純物濃度と、埋め込みｎ+ 型領域１２の不純物濃度が等しい面での不純物濃度をいう。
【００４２】
もう一つは、ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１２の接合界面濃度である。ここで接合界面濃度とは、ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１２が重畳する領域であって、ベースシンクｐ型領域１９の不純物濃度と、埋め込みｎ+ 型領域１２の不純物濃度が等しい面（接合界面）での不純物濃度をいう。図２は、ｎ型半導体基板１３表面よりアクセプタ不純物を拡散して形成したベースシンクｐ型領域１９に関する不純物濃度プロファイルと、埋め込み絶縁膜１１よりドナー不純物を拡散して形成した埋め込みｎ+ 型領域１２に関する不純物濃度プロファイルを示している。点線は、それぞれの領域を単独で形成したと仮定したときの不純物濃度である。実線は、キャリア濃度である。ベースシンクｐ型領域１９の不純物濃度は、埋め込みｎ+ 型領域１２に向かって減少し、埋め込みｎ+ 型領域１２の不純物濃度は、ベースシンクｐ型領域１９に向かって減少している。それぞれの不純物濃度プロファイルの交点が、接合界面濃度である。
【００４３】
ｎ型半導体基板１３表面よりドナー不純物を拡散して形成したコレクタシンクｎ+ 型領域１８の不純物濃度プロファイルも、図２のベースシンクｐ型領域１９の不純物濃度プロファイルと同様である。コレクタシンクｎ+ 型領域１８の不純物濃度は、埋め込みｎ+ 型領域１２に向かって減少し、埋め込みｎ+ 型領域１２の不純物濃度は、コレクタシンクｎ+ 型領域１８に向かって減少している。それぞれの不純物濃度プロファイルの交点が、交差部での不純物濃度である。
【００４４】
もう１つは、図１におけるＸ軸方向（本発明における、コレクタ電極形成領域とエミッタ電極形成領域とを結ぶ線分に平行な方向、に相当）のベースシンクｐ型領域１９の幅Ｌである。Ｌは、ベースシンクｐ型領域１９を形成する際の不純物注入用マスクの開口寸法をＲとすると、不純物の拡散によりベースシンクｐ型領域１９のＸ軸方向の幅Ｌは左右に拡大し、Ｒより大きくなる。この時の拡大幅は約７μｍである。したがって、Ｌ＝Ｒ＋７×２＝Ｒ＋１４となる。
【００４５】
実施例１の静電気保護用半導体装置を自動車用ＩＣに用いるには、ＥＳＤ耐圧は１５ｋＶ〜２５ｋＶ以上、動作電圧の下限は２０Ｖ以上であることが求められる。ここで、静電気保護用半導体装置の全長が大きくなると、配線抵抗の影響から均一に動作させることが難しく、動作抵抗も大きくなるため、全長が数ｍｍ以内になることが望ましい。そのため、静電気保護用半導体装置のＥＳＤ−ＨＢＭ耐圧は単位長あたり２０Ｖ／μｍ以上である必要がある。この条件を満たすように、以下で３つの要件を考察する。
【００４６】
まず、コレクタシンクｎ+ 型領域１８と埋め込みｎ+ 型領域１２の交差部の不純物濃度は、５×１０16／ｃｍ3 以上である必要がある。５×１０16／ｃｍ3 以上であると、十分に低抵抗にコレクタシンクｎ+ 型領域１８と埋め込みｎ+ 型領域１２が接続されるので、動作時に交差部での温度上昇が抑えられ、耐圧が高くなる。また、１×１０20／ｃｍ3 以上であると、結晶性が低下してしまう。したがって、交差部の不純物濃度は、５×１０16／ｃｍ3 〜１×１０20／ｃｍ3 の範囲とするのが適切である。
【００４７】
次に、ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１２の接合界面濃度について、適切な範囲を考察する。
図３は、交差部の不純物濃度を１×１０17／ｃｍ3 とした場合の、接合界面濃度とＤＣ耐圧の関係を評価した結果である。実線はブレークダウン電圧、点線はスナップバック電圧を示している。これより、動作電圧の下限を２０Ｖ以上とするには、接合界面濃度は１×１０17／ｃｍ3 以下であることが必要と分かる。また、図４は、交差部の不純物濃度を１×１０17／ｃｍ3 、Ｒを２０μｍとした場合の、接合界面濃度と単位長あたりのＥＳＤ−ＨＢＭ耐圧の関係を評価した結果である。２０Ｖ／μｍ以上のＥＳＤ−ＨＢＭ耐圧を得るには、接合界面濃度は１．３×１０15／ｃｍ3 以上であることが必要と分かる。よって、接合界面濃度は、１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 の範囲とすることが適切である。
【００４８】
次に、ベースシンクｐ型領域１９を形成する際の不純物注入用マスクの開口寸法Ｒについて、適切な範囲を考察する。
図５は、交差部の不純物濃度を１×１０17／ｃｍ3 、接合界面濃度を１．４×１０16／ｃｍ3 とした場合の、Ｒと単位長あたりのＥＳＤ−ＨＢＭ耐圧の関係を評価した結果である。なお、コレクタシンクｎ+ 型領域１８のＸ軸方向の幅は、１５μｍで一定としている。Ｒを増加させると、ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１２との接合幅が広くなるため、ＥＳＤ−ＨＢＭ耐圧は増加する。図５から、２０Ｖ／μｍ以上のＥＳＤ−ＨＢＭ耐圧を得るには、Ｒが５μｍ以上であることが必要と分かる。また、Ｒが３０μｍ以上では、ＥＳＤ−ＨＢＭ耐圧は飽和する傾向が顕著になり、それ以上Ｒを大きくしてもＥＳＤ−ＨＢＭ耐圧の増加は小さい。したがって、Ｒは、５μｍ〜３０μｍの範囲とすることが適切である。Ｌ＝Ｒ＋１４であるから、Ｌの適切な範囲は、１９μｍ〜４４μｍである。
【００４９】
このように、実施例１の静電気保護用半導体装置を自動車用ＩＣに用いる場合は、交差部の不純物濃度を５×１０16／ｃｍ3 以上、接合界面濃度を１．３×１０15／ｃｍ3 〜１×１０17／ｃｍ3 、Ｒを５μｍ〜３０μｍとすると、自動車用ＩＣに求められる耐圧性能を有し、かつ全長が数ｍｍ以内という小型の静電気保護用半導体装置が得られる。
【００５０】
交差部の不純物濃度を１×１０17／ｃｍ3 、接合界面濃度を１．４×１０16／ｃｍ3 、Ｒを２０μｍとした場合の実施例１の静電気保護用半導体装置について、単位長あたりのＥＳＤ−ＨＢＭ耐圧を測定したところ、約４２．５Ｖ／μｍであった。これは、ＥＳＤ保護素子として用いられる従来の表面型ダイオード（図１０参照）と比較して１０倍以上の耐圧である。
【００５１】
図６は、実施例１の静電気保護用半導体装置にＥＳＤ印加後のシミュレーション解析結果を示す。ＨＢＭを用いてＥＳＤを印加して１００ｎｓｅｃ後の電子電流分布、正孔電流分布、電界強度分布、格子温度分布を示している。エミッタ電極２３を接地し、コレクタ電極２２にＥＳＤを印加した場合である。電子電流分布、正孔電流分布をみると、コレクタシンクｎ+ 型領域１８から埋め込みｎ+ 型領域１２を経由してエミッタへ電流が均一に流れていることが分かる。また、ベースシンクｐ型領域１９での正孔電流分布は均一であり、ベースシンクｐ型領域１９内での伝導度変調は均一である。電界は、ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１２の接合界面で均一な電界分布となっていて、その接合界面に広く均一なホットスポットが生じている。その結果、ホットスポットの温度も拡散してそれほど高くならず、実施例１の静電気保護用半導体装置の構成により、高いＥＳＤ耐圧性能を有することとなる。
【実施例２】
【００５２】
図７は、実施例１の静電気保護用半導体装置を用いて構成された保護回路の１例を示す図である。実施例１の静電気保護用半導体装置１００ａ、１００ｂが、入力−ＶＤＤ間と入力−ＶＳＳ間に配置されている。この構成により、内部回路はＥＳＤより保護される。
【実施例３】
【００５３】
図８は、実施例１の静電気保護用半導体装置の平面レイアウトパターンの１例で、コレクタシンクｎ+ 型領域１８、ベースシンクｐ型領域１９が複数の短冊形状に分割され、互い違いに並んだ構成となっている。複数のコレクタシンクｎ+ 型領域１８同士がコレクタ電極２２に、複数のベースシンクｐ型領域１９同士がエミッタ電極２３に接続している。
【実施例４】
【００５４】
図９は、実施例１の静電気保護用半導体装置の平面レイアウトパターンの１例で、コレクタシンクｎ+ 型領域１８、ベースシンクｐ型領域１９は角の丸い正方形のトラック形状に形成されている。ベースシンクｐ型領域１９の内側には正方形のパッドが形成されている。コレクタシンクｎ+ 型領域１８とパッドはコレクタ電極２２に、ベースシンクｐ型領域１９はエミッタ電極２３に接続している。
【実施例５】
【００５５】
図１１は、実施例５の静電気保護用半導体装置の構造を示す図である。この実施例５の静電気保護用半導体装置は、実施例１の静電気保護用半導体装置の構成において、ｎ型半導体基板１３表面部の、コレクタシンクｎ+ 型領域１８とベースシンクｐ型領域１９との間の領域に、ｐ+ 型領域５０と、ｐ+ 型領域５０を内包するｐ型領域５１を付加し、ｐ+ 型領域５０がエミッタ電極２３に接続した構成である。ｐ+ 型領域５０とｐ型領域５１は、本発明の第２伝導型領域に相当する。これにより、実施例５の静電気保護用半導体装置は、エミッタｎ+ 型領域１７、ベースシンクｐ型領域１９、埋め込みｎ+ 型領域１２によって形成されるｎｐｎ型トランジスタに対して、ｐ型領域５１とｎ型半導体基板１３によって形成されるダイオードが逆並列接続された構成となっている。
【００５６】
次に、実施例５の静電気保護用半導体装置の平面レイアウトパターンについて、図１２を参照に説明する。静電気保護用半導体装置の素子領域は、トレンチ絶縁膜１４およびポリシリコン膜１５によって長方形状に区画され、他の素子から分離している。素子領域内には、短冊形状のコレクタシンクｎ+ 型領域１８、ｐ型領域５１、ベースシンクｐ型領域１９がこの順に短冊形状の幅方向に並び、互いに離れて形成されている。また、コレクタシンクｎ+ 型領域１８内にはコレクタｎ+ 型領域１６が、ｐ型領域５１内にはｐ+ 型領域５０が、ベースシンクｐ型領域１９内にはエミッタｎ+ 型領域１７が、それぞれ短冊形状に形成されている。コレクタｎ+ 型領域１６はコンタクトホール５２を介してコレクタ電極２２と接続している。ｐ+ 型領域５０およびエミッタｎ+ 型領域１７は、コンタクトホール５２を介してエミッタ電極２３と接続している。
【００５７】
コレクタシンクｎ+ 型領域１８、ｐ型領域５１、ベースシンクｐ型領域１９は、いずれも長さが８０μｍである。また、コレクタシンクｎ+ 型領域１８の幅は１５μｍ、ｐ型領域５１の幅は６μｍ、ベースシンクｐ型領域１９の幅は１５μｍである。コレクタシンクｎ+ 型領域１８とｐ型領域５１は１４μｍ離れ、ｐ型領域５１とベースシンクｐ型領域１９は１２μｍ離れている。
【００５８】
ダイオードの正極性でのブレークダウン電圧（ｐ型領域５１とｎ型半導体基板１２との間のブレークダウン電圧）は、ｎｐｎ型トランジスタのブレークダウン電圧（ベースシンクｐ型領域１９と埋め込みｎ+ 型領域１３との間のブレークダウン電圧）よりも十分に高くなるようにする。これは、ｐ型領域５１とコレクタシンクｎ+ 型領域１８との間隔、およびｐ型領域５１の不純物濃度を調整することで可能である。たとえば、ｐ型領域５１とコレクタシンクｎ+ 型領域１８との間隔を１４μｍ、ｐ型領域５１の不純物濃度が３×１０17／ｃｍ3 、ｎ型半導体基板１３の不純物濃度が１×１０15／ｃｍ3 であれば、ブレークダウン電圧は約１００Ｖとなり、ｎｐｎ型トランジスタのブレークダウン電圧よりも十分に高くなる。
【００５９】
次に、エミッタ電極２３を接地した実施例５の静電気保護用半導体装置の動作について、図１３の実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフを参照に説明する。なお比較のため、実施例１の静電気保護用半導体装置の電圧−電流特性についても図１３に示している。また、実施例１、５ともに交差部の不純物濃度を１×１０17／ｃｍ3 、接合界面濃度を１．４×１０16／ｃｍ3 、ｎ型半導体基板１３の不純物濃度を１×１０15／ｃｍ3 、Ｒを２０μｍ（Ｌは３４μｍ）とし、実施例５においてはｐ型領域５１の不純物濃度を３×１０17／ｃｍ3 としている。
【００６０】
ダイオードの正極性でのブレークダウン電圧は約１００Ｖであり、ｎｐｎ型トランジスタのブレークダウン電圧（約３６Ｖ）よりも十分に高くなるように設定しているため、正極性ではｎｐｎ型トランジスタが主として動作し、ｐ+ 型領域５０、ｐ型領域５１を付加したことによる電圧−電流特性の変化はほとんどない。したがって、正極性の静電気サージに対しては、実施例１の静電気保護用半導体装置と同様な動作となり、耐圧性能にも影響はない。一方、負極性では、ｎｐｎ型トランジスタは約−８Ｖで動作を開始し、ｐ型領域５１とｎ型半導体基板１３とで構成されるダイオードが約−０．８Ｖで動作開始するため、負極性の静電気サージではダイオードが動作して内部回路が保護される。
【００６１】
以上のように、実施例５の静電気保護用半導体装置は、ｎｐｎ型トランジスタに対してダイオードが逆並列接続された構成となっているため、正極性と負極性の両方の静電気サージから内部回路を保護することができる。また、実施例１の静電気保護用半導体装置では、負極性の静電気サージから内部回路を保護するために別途ダイオード素子を逆並列接続する必要があり、実施例１の静電気保護用半導体装置とダイオード素子の領域によって占有面積が大きくなっていたが、実施例５の静電気保護用半導体装置では別途ダイオード素子を設ける必要がないので、実施例１の静電気保護用半導体装置よりも占有面積が小さくなり、配置効率に優れている。
【００６２】
本発明は、ＳＯＩ基板に限定されるものではなく、エピタキシャル基板にも適用できる。また、ｎ型とｐ型を置き換えてｐｎｐ型トランジスタが縦に形成された静電気保護用半導体装置としてもよい。また、実施例３、４、５に示した平面レイアウトパターン以外にも、リング形状、格子形状などのさまざまな平面レイアウトパターンを用いることができる。
【産業上の利用可能性】
【００６３】
本発明は、集積回路等を静電気破壊から保護するための半導体装置として有効である。特に、自動車用ＩＣのＥＳＤ保護素子として適している。
【図面の簡単な説明】
【００６４】
【図１】実施例１の静電気保護用半導体装置の構成を示した断面図。
【図２】ベースシンクｐ型領域１９の不純物濃度と、埋め込みｎ+ 型領域１２の不純物濃度の、基板の深さ方向の位置に対する分布を示す図。
【図３】接合界面濃度とＤＣ耐圧の関係を示した図。
【図４】接合界面濃度とＥＳＤ−ＨＢＭ耐圧の関係を示した図。
【図５】マスク開口寸法ＲとＥＳＤ−ＨＢＭ耐圧の関係を示した図。
【図６】ＥＳＤ印加後のシミュレーション解析結果を示す図。
【図７】静電気保護用半導体装置を用いて構成された保護回路。
【図８】静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図９】静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図１０】従来の表面型ダイオードの構成を示した断面図。
【図１１】実施例５の静電気保護用半導体装置の構成を示した断面図。
【図１２】実施例５の静電気保護用半導体装置の平面レイアウトパターンを示す図。
【図１３】実施例５の静電気保護用半導体装置の電圧−電流特性を示すグラフ。
【符号の説明】
【００６５】
１０：ｐ型支持基板
１１：埋め込み絶縁膜
１２：埋め込みｎ+ 型領域
１３：ｎ型半導体基板
１４：トレンチ絶縁膜
１５：ポリシリコン膜
１６：コレクタｎ+ 型領域
１７：エミッタｎ+ 型領域
１８：コレクタシンクｎ+ 型領域
１９：ベースシンクｐ型領域
２２：コレクタ電極
２３：エミッタ電極
５０：ｐ+ 型領域
５１：ｐ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図６】
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