(57)【要約】【課題】サージに対する素子破壊を防止できる半導体装置を提供する。【解決手段】この半導体装置では、Ｐ型のウエル３とＮ型のウエル２とＰ型の半導体基板１とが構成する寄生トランジスタのパンチスルー耐圧を、ドレイン５−１,５−２とソース５−３,５−４との間の耐圧よりも低くした。したがって、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生ＰＮＰトランジスタがブレークダウンするので、ドレイン領域をなすＮ型のドリフト層４−１,４−２またはソース領域をなすＰ型のウエル３へ侵入したサージ電流を上記寄生トランジスタを経由してＰ型の半導体基板１に流すことができる。【選択図】図２
2008166323.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
上記第１導電型の半導体基板上に形成された第２導電型のウエルと、
上記第２導電型のウエル上に形成されていると共に上記第２導電型のウエルよりも不純物濃度が高い第２導電型のドリフト層と、
上記第２導電型のドリフト層上に形成されていると共にドレインをなす第２導電型の拡散層と、
上記第２導電型のウエル上に形成されている第１導電型のウエルと、
上記第１導電型のウエル上に形成されていると共にソースをなす第２導電型の拡散層とを備え、
上記第１導電型のウエルと上記第２導電型のウエルと上記第１導電型の半導体基板とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第２導電型のドリフト層と上記第１導電型のウエルは、上記第１導電型の半導体基板の表面に沿って交互に複数形成されていて、
上記複数の上記第２導電型のドリフト層のうちで第２導電型のウエルの最も周縁側に配置された第２導電型のドリフト層と上記第１導電型の半導体基板との間の耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記ドレインとソースは、上記第１導電型の半導体基板の表面に沿って交互に格子状またはストライプ状に複数形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
横型二重拡散ＭＯＳトランジスタと、第１のＣＭＯＳと、上記第１のＣＭＯＳよりも低い電圧で駆動可能な第２のＣＭＯＳとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＭＯＳ(横型拡散ＭＯＳ(Ｌateral Ｄiffused Ｍetal Ｏxide Ｓemiconductor))半導体装置に関し、サージ電圧による素子内部破壊を抑制することを可能とした半導体装置に関する。
【背景技術】
【０００２】
従来のＬＤＭＯＳトランジスタを、図１６〜図１８を参照して説明する(特許文献１(特開２００５−３３２８９１号)参照)。
【０００３】
図１７に示すように、このＮチャネル型ＬＤＭＯＳトランジスタは、半導体基板１０１上にＮ型ウエル１０２が形成され、このＮ型ウエル１０２内にＮ型ウエル１０２より浅くて濃度の高いドレイン領域となるドリフト層１０４が形成されている。また、このドレイン領域となるドリフト層１０４内に高濃度のＮ型ドレイン拡散層１０５−１が形成されている。
【０００４】
また、Ｎ型ウエル１０２内で上記ドレイン領域となるドリフト層１０４の両側にソース領域となるＰ型チャネル拡散領域１０３−１,１０３−２が形成されている。このＰ型チャネル拡散領域１０３−１内には、ドレイン拡散層１０５−１と同じように高濃度のＮ型ソース拡散１０５−２が形成されている。また、このＮ型ソース拡散１０５−２に隣接して高濃度Ｐ型拡散１０６−１が形成されている。この高濃度Ｐ型拡散１０６−１は、Ｐ型チャネル拡散領域１０３−１の電位を取るためのものである。
【０００５】
一方、このＰ型チャネル拡散領域１０３−２内には、ドレイン拡散層１０５−１と同じように高濃度のＮ型ソース拡散１０５−３が形成されている。また、このＮ型ソース拡散１０５−３に隣接して高濃度Ｐ型拡散１０６−２が形成されている。この高濃度Ｐ型拡散１０６−２は、Ｐ型チャネル拡散領域１０３−２の電位を取るためのものである。
【０００６】
また、Ｐ型チャネル拡散領域１０３−１,１０３−２上にゲート酸化膜(図示せず)を挟むようにゲート電極１１１が形成されている。また、図１７において、１１２はソース電極であり、１１３はドレイン電極である。
【０００７】
上記Ｎチャネル型ＬＤＭＯＳトランジスタは、図１６に示すように、ドレイン領域１０４とソース領域１０３を交互に格子状に配列していて、格子状に配列された最外周領域をソース領域１０３で終端している。
【０００８】
このような半導体装置において、サージ電圧が印加されるようなことがあると、図１６に白抜きの矢印１６０とハッチングを施した矢印１７０とで示すようなサージ電流が生じる。なお、矢印１６０,１７０で示す方向は電子が流れる方向を示している。ここで、矢印１７０で示したサージ電流によって、ドレイン領域１０４およびソース領域１０３に局所的に電流が集中する。これにより、素子破壊や素子の電気的特性の劣化を引き起こすこととなり、サージによる十分な耐性を確保するに至っていない。
【０００９】
このようなサージによる電流集中を回避するために、図１８に示すようなドレイン領域３０４とソース領域３０３の配列が提案されている。この配列では、ソース領域３０４とドレイン領域３０３を格子状に配列するが、このソース領域３０４とドレイン領域３０３の配列の最終端にはドレイン領域３０３だけを連続して配列している。この図１８の配列によれば、サージ侵入によるサージ電流を矢印１８０で示す電子流によるものとし、図１６の配列において矢印１７０で示した方向の電子流を無くすることができる。よって、サージ侵入によるサージ電流をドレイン領域３０４,ソース領域３０３に均等に分散して、局所的な電流集中を回避し、サージ耐性の向上を図っている。
【００１０】
ところで、上記図１８の従来技術では、ドレイン領域３０３にサージが侵入した場合に、外周部に形成されたＬＤＭＯＳトランジスタのドレイン領域３０３に局所的に電流が集中することを緩和できるが、サージによる過電流を素子(トランジスタ)に流すこと自体を回避するものではない。このため、サージによる素子特性の劣化または素子の破壊を招き、十分なサージ耐性の向上には至っていない。
【特許文献１】特開２００５−３３２８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の課題は、サージに対する素子破壊を防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、この発明の半導体装置は、第１導電型の半導体基板１と、
上記第１導電型の半導体基板上に形成された第２導電型のウエル２と、
上記第２導電型のウエル２上に形成されていると共に上記第２導電型のウエルよりも不純物濃度が高い第２導電型のドリフト層４と、
上記第２導電型のドリフト層４上に形成されていると共にドレインをなす第２導電型の拡散層５,５ａと、
上記第２導電型のウエル２上に形成されている第１導電型のウエル３と、
上記第１導電型のウエル３上に形成されていると共にソースをなす第２導電型の拡散層５ｂとを備え、
上記第１導電型のウエル３と上記第２導電型のウエル２と上記第１導電型の半導体基板１とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレインとソースとの間の耐圧よりも低くしたことを特徴としている。
【００１３】
この発明の半導体装置によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生ＰＮＰトランジスタがブレークダウンさせるので、ドレイン領域をなす第２導電型のドリフト層、または、ソース領域をなす第１導電型のウエルへ侵入したサージ電流を上記寄生トランジスタを経由して第１導電型の半導体基板に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。また、ＬＤＭＯＳトランジスタは高出力電流を要求されることが多いので、半導体装置においてＬＤＭＯＳトランジスタの面積は大きく、よって、ＬＤＭＯＳトランジスタ自体がサージ電流による保護素子としての機能を十分に果すことができる。
【００１４】
また、一実施形態の半導体装置は、上記第２導電型のドリフト層４と上記第１導電型のウエル３は、上記第１導電型の半導体基板の表面に沿って交互に複数形成されていて、
上記複数の上記第２導電型のドリフト層４のうちで第２導電型のウエル２の最も周縁側に配置された第２導電型のドリフト層４と上記第１導電型の半導体基板１との間の耐圧を、上記ドレインとソースとの間の耐圧よりも低くした。
【００１５】
この実施形態によれば、第２導電型のドリフト層４にサージ電圧が発生した場合に、上記ドレインとソースとの間の耐圧よりも低い第２導電型のドリフト層と第１導電型の半導体基板との間に電界集中させて、第１導電型のウエル３へのサージ侵入を防いで素子破壊を防止できる。
【００１６】
また、一実施形態の半導体装置では、上記ドレインとソースは、上記第１導電型の半導体基板の表面に沿って交互に格子状またはストライプ状に複数形成されている。
【００１７】
この実施形態によれば、第２導電型のウエル２の最も周縁側においてドレインとソースとが交互に配列されるので、第２導電型のウエルの最も周縁側にドレインだけを配置する場合に比べて、第２導電型のウエルの最周縁部分におけるチャネル面積を稼ぐことができる。よって、高出力電流を要求されるＬＤＭＯＳにとっては有利になる。
【００１８】
また、一実施形態の半導体装置では、横型二重拡散ＭＯＳトランジスタと、第１のＣＭＯＳと、上記第１のＣＭＯＳよりも低い電圧で駆動可能な第２のＣＭＯＳとを備える。
【００１９】
この実施形態によれば、高電圧駆動を必要とするドライバＩＣ、また高出力を必要とするＬＤＭＯＳトランジスタ、およびその制御系ＣＭＯＳを同一基板上に混載集積化することが可能となり、個々の部品点数の低減を図ることができ、コスト面や環境面においても有利である。
【発明の効果】
【００２０】
この発明の半導体装置によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に寄生ＰＮＰトランジスタがブレークダウンさせるので、ドレイン領域をなす第２導電型のドリフト層、または、ソース領域をなす第１導電型のウエルへ侵入したサージ電流を上記寄生トランジスタを経由して第１導電型の半導体基板に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。
【発明を実施するための最良の形態】
【００２１】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２２】
図１〜図３を参照して、この発明の半導体装置の実施形態を説明する。図１はこの実施形態の平面図であり、図２は図１のＢ−Ｂ’断面図であり、図３は図１のＣ−Ｃ’断面図である。
【００２３】
図２に示すように、この半導体装置は、Ｐ型の半導体基板１と、Ｐ型の半導体基板１上に形成されたＮ型のウエル２と、上記Ｎ型のウエル２上に形成されていると共に上記Ｎ型のウエル２よりも浅くかつ不純物濃度が高いドレイン領域となるＮ型のドリフト層４−１,４−２を備える。
【００２４】
また、この半導体装置は、上記Ｎ型のドリフト層４−１,４−２上に形成されていると共にドレインをなすＮ型の拡散層５−１,５−２を有する。また、この半導体装置は、Ｎ型のウエル２上に形成されているＰ型のウエル３を有する。また、この半導体装置は、このＰ型のウエル３上に形成されていると共にソースをなすＮ型の拡散層５−３,５−４とを備える。上記Ｎ型の拡散層５−１〜５−４は同じ不純物濃度であり、Ｎ型のドリフト層４−１,４−２よりも高濃度である。また、図２に示すように、このＮ型の拡散層５−３とＮ型の拡散層５−４との間にＰ型のウエル３よりも不純物濃度が高いＰ型高濃度拡散層６が形成されている。このＰ型高濃度拡散層６は、Ｐ型のウエル３の電位を取るためのものである。このＰ型高濃度拡散層６上にはソース電極５２が形成されている。また、ドレインをなすＮ型拡散層５−１,５−２上にはドレイン電極５３−１,５３−２が形成されている。また、ゲート酸化膜(図示せず)上にゲート電極５１−１,５１−２が形成されている。
【００２５】
また、図３に、図１のＣ−Ｃ’断面を示す。図３に示すように、この半導体装置は、上記Ｎ型のウエル２上に形成されていると共に上記Ｎ型のウエル２よりも浅くかつ不純物濃度が高いドレイン領域となるＮ型のドリフト層１４を備える。また、この半導体装置は、Ｎ型のドリフト層１４上に形成されているＮ型の拡散層１５−１を有する。このＮ型の拡散層１５−１はドレインをなす。また、この半導体装置は、Ｎ型のウエル２上に形成されているＰ型のウエル１３−１と、このＰ型のウエル１３−１上に形成されているＮ型の拡散層１５−２を有する。このＮ型の拡散層１５−２はソースをなす。また、このＮ型の拡散層１５−２に隣接してＰ型高濃度拡散層１６−１が形成されている。このＰ型高濃度拡散層１６−１はＰ型のウエル１３−１よりも不純物濃度が高く、Ｐ型のウエル１３−１の電位を取るためのものである。
【００２６】
また、この半導体装置は、Ｎ型のウエル２上に形成されているＰ型のウエル１３−２と、このＰ型のウエル１３−２上に形成されているＮ型の拡散層１５−３,１５−４を有する。このＮ型の拡散層１５−３,１５−４はソースをなす。また、このＮ型の拡散層１５−３と１５−４との間にＰ型高濃度拡散層１６−２が形成されている。このＰ型高濃度拡散層１６−２はＰ型のウエル１３−２よりも不純物濃度が高く、Ｐ型のウエル１３−２の電位を取るためのものである。また、Ｐ型高濃度拡散層１６−１,１６−２上にはソース電極６２−１,６２−２が形成されている。また、ドレインをなすＮ型拡散層１５−１上にはドレイン電極６３が形成されている。また、ゲート酸化膜(図示せず)上にゲート電極６１−１,６１−２が形成されている。
【００２７】
また、この実施形態では、図１に示すように、上記Ｎ型のドリフト層Ｄと上記Ｐ型のウエルＳは、上記Ｐ型の半導体基板１の表面に沿って市松模様状に交互に複数形成されている。そして、上記複数のＮ型のドリフト層ＤのうちでＮ型のウエル２の最も周縁側に配置されたＮ型のドリフト層Ｄと上記Ｐ型の半導体基板１との間の耐圧を、ドレインをなすＮ型の拡散層５−１,５−２,１５−１と、ソースをなすＮ型の拡散層５−３,５−４,１５−２,１５−３,１５−４との間の耐圧よりも低くした。
【００２８】
したがって、この実施形態によれば、Ｎ型のドリフト層４−１にサージ電圧が発生した場合に、上記ドレイン５−１,１５−１とソース５−３,１５−２,１５−３,１５−４との間の耐圧よりも低いＮ型のドリフト層４−１とＰ型の半導体基板１との間に電界集中させて、図１,図２の矢印２１で示すようにサージ電流を流し、Ｐ型のウエル３,１３−１,１３−２へのサージ侵入を防いで素子破壊を防止できる。
【００２９】
また、この実施形態では、Ｐ型のウエル３,１３−１,１３−２とＮ型のウエル２とＰ型の半導体基板１とが構成する寄生トランジスタのパンチスルー耐圧を、上記ドレイン５−１,５−２,１５−１とソース５−３,５−４,１５−２,１５−３,１５−４との間の耐圧よりも低くした。
【００３０】
したがって、この実施形態によれば、サージ電圧が発生した場合に、ドレイン−ソース間よりも先に上記寄生ＰＮＰトランジスタがブレークダウンするので、ドレイン領域をなすＮ型のドリフト層４−１,４−２,１４、または、ソース領域をなすＰ型のウエル３,１３−１,１３−２へ侵入したサージ電流を上記寄生トランジスタを経由してＰ型の半導体基板１に流すことができる。これにより、内部素子の特性変動または、破壊を抑制できる。
【００３１】
例えば、上記ドレイン５−１,５−２,１５−１とソース５−３,５−４,１５−２,１５−３,１５−４を有するＭＯＳトランジスタの耐圧が２０Ｖで、定格電圧が１０Ｖであるとすると、上記寄生ＰＮＰトランジスタのパンチスルー耐圧を１０Ｖを越えると共に２０Ｖ未満の値に設定する。この寄生ＰＮＰトランジスタの耐圧は、Ｐ型のウエル３,１３−１,１３−２とＰ型の半導体基板１との間の距離と、Ｎ型のウエル２の不純物濃度とで決まる。
【００３２】
次に、図７〜図１５を順に参照して、上記実施形態の半導体装置を製造する方法を説明する。なお、この半導体装置の製造方法では、ＬＤＭＯＳトランジスタだけでなく、低電圧駆動ＣＭＯＳトランジスタおよび高電圧駆動ＣＭＯＳトランジスタを備えている半導体装置を製造するが、ここでは、その工程断面図は省略する。
【００３３】
まず、図７に示すように、Ｐ型半導体基板１にＬＤＭＯＳトランジスタのドレイン領域となるＮ型ウエル２を形成する。このＮ型ウエル２を形成する際の領域選択はフォトリソにて選択開口することで行った。なお、不純物としてはリンＰをイオン注入し、高温の熱処理にて拡散させて、Ｎ型ウエル２を形成した。なお、このＮ型ウエル２は、低電圧駆動ＣＭＯＳトランジスタのウエルおよび、高電圧駆動ＣＭＯＳトランジスタのＰチャネル用ウエルおよび、低電圧駆動ＣＭＯＳトランジスタのＰチャネルのフィールド反転防止用としても共用している。
【００３４】
次いで、図８に示すように、Ｐ型半導体基板１の表面に窒化シリコン膜９０をデポし、フォトリソを通じて窒化シリコン膜９０をパターニングする。次いで、図９に示すように、窒化シリコン９０をマスクとして、例えば、１０００〜１２００℃で熱処理することにより、Ｐ型半導体基板１の表面を選択的に酸化させ、４００〜８００ｎｍの酸化膜９１を形成し、その後、窒化シリコン膜９０を除去する。
【００３５】
次に、図１０に示すように、チャネル領域となる部分をフォトリソにて選択開口し、イオン注入(ボロン)を行うことで、Ｐ型ウエル３を形成する。なお、このＰ型ウエル３,１３−１,１３−２は、低電圧駆動ＣＭＯＳのＮチャネルウエルおよび高耐圧駆動Ｐチャネルトランジスタ用のドレイン、ソース領域にも共用している。
【００３６】
次に、図１１に示すように、Ｐ型ウエル３の形成と同様の方法で、Ｎ型のドリフト層(ドレイン領域)４−１,４−２,１４となる部分を選択開口し、イオン注入(リン)を行う。このイオン注入は、最終的には上記Ｎ型ウエル２の濃度よりも高くなるように設定される。また、上記Ｎ型ウエル２の最外周におけるＮ型ドリフト層４−１とＮ型ウエル２の端との距離Ｄａは、このＮ型ドリフト層４−１とＰ型半導体基板１との間の耐圧がチャネル領域ＣＨの耐圧よりも低くなるように設定される。なお、このＮ型ドリフト層４−１は高電圧駆動Ｎチャネルトランジスタのドレイン、ソースのドリフト領域としても共用している。
【００３７】
次に、図１２に示すように、熱処理により、Ｐ型半導体基板１の表面にゲート酸化膜(図示せず)をなす熱酸化膜を形成し、次いで、このゲート酸化膜の上に電極を成膜しフォトリソを通じてパターニングすることで、ゲート電極５１−１が形成される。この熱処理により、上記ドレイン領域になるＮ型ドリフト層４−１とＰ型ウエル３とが同時に拡散されて、Ｎ型ドリフト層４−１およびＰ型ウエル３は、Ｎ型ウエル２よりも浅く形成される。このとき、Ｐ型ウエル３とＮ型ウエル２とＰ型半導体基板１とからなる寄生ＰＮＰトランジスタが形成される。ここで、Ｐ型ウエル３とＰ型半導体基板１との間の距離Ｄｂは、ＬＤＭＯＳトランジスタのドレイン領域になるＮ型ドリフト層４−１とソース領域になるＰ型ウエル３との間の耐圧よりも、上記寄生ＰＮＰ寄生トランジスタのパンチスルー耐圧の方が低くなるように設定される。
【００３８】
次に、図１３に示すように、フォトリソにて選択開口しイオン注入(砒素)を行い、高濃度のＮ型拡散層を形成して、ドレインをなす高濃度のＮ型拡散層５−１およびソースをなす高濃度のＮ型拡散層５−２を形成する。なお、この高濃度のＮ型拡散層は低電圧駆動Ｎチャネルおよび高電圧駆動Ｎチャネル領域のドレインおよびソースにも共用される。
【００３９】
次に、図１４に示すように、Ｐ型高濃度拡散層６をイオン注入(ボロン)によって形成する。このＰ型高濃度拡散層６は、Ｐ型ウエル３の電位を取るためのものである。なお、このＰ型高濃度拡散層６は、低電圧駆動Ｐチャネル領域および、高電圧駆動Ｐチャネル領域のドレインソースにも共用される。
【００４０】
次に、図１５に示すように、Ｐ型半導体基板１上にＣＶＤ膜９２を成膜,形成し、ドレインをなす高濃度のＮ型拡散層５−１,ソースをなす高濃度のＮ型拡散層５−２,ゲート電極５１−１とのコンタクトを取るためのコンタクトホールを形成する。そして、このコンタクトホールを埋めるように、金属膜９３(例えばアルミニウム)を配線材料として成膜し、フォトリソを通じて適宜パターニングする。これにより、ドレイン(高濃度のＮ型拡散層５−１),ソース(高濃度のＮ型拡散層５−２),ゲート電極５１−１は、それぞれ、金属膜９３で形成された配線に電気的に接続される。
【００４１】
尚、上記実施形態では、図１に示すように、Ｎ型ドリフト層ＤとＰ型ウエルＳとを市松模様状に複数形成したが、図５に示すように、Ｎ型ドリフト層ＤとＰ型ウエルＳとをストライプ状に交互に配置してもよい。また、図６に示すように、Ｎ型ドリフト層ＤとＰ型ウエルＳとを斜め格子状に交互に配置してもよい。また、ソースの電位を０Ｖ固定とするような使い方をする場合には、図４に示すように、ソースをなすＮ型拡散層１５−２を金属配線９５によって、Ｐ型半導体基板１と同電位に配線することで、サージによる影響は皆無となる。また、上記実施形態では、第１導電型をＰ型とし第２導電型をＮ型としたが第１導電型をＮ型とし第２導電型をＰ型としてもよい。
【図面の簡単な説明】
【００４２】
【図１】この発明の実施形態の半導体装置を示す模式的な平面図である。
【図２】図１のＢ−Ｂ’断面図である。
【図３】図１のＣ−Ｃ’断面図である。
【図４】上記実施形態の一変形例を示す断面図である。
【図５】上記実施形態の他の変形例を示す模式的な平面図である。
【図６】上記実施形態のさらに別の変形例を示す模式的な平面図である。
【図７】上記実施形態を製造する一工程を説明する断面図である。
【図８】上記実施形態を製造する一工程を説明する断面図である。
【図９】上記実施形態を製造する一工程を説明する断面図である。
【図１０】上記実施形態を製造する一工程を説明する断面図である。
【図１１】上記実施形態を製造する一工程を説明する断面図である。
【図１２】上記実施形態を製造する一工程を説明する断面図である。
【図１３】上記実施形態を製造する一工程を説明する断面図である。
【図１４】上記実施形態を製造する一工程を説明する断面図である。
【図１５】上記実施形態を製造する一工程を説明する断面図である。
【図１６】従来の半導体装置の模式的な平面図である。
【図１７】図１６のＡ−Ａ’断面図である。
【図１８】もう１つの従来の半導体装置の模式的な平面図である。
【符号の説明】
【００４３】
１  Ｐ型半導体基板
２  Ｎ型ウエル
３、１３−１、１３−２、Ｓ  Ｐ型ウエル
４−１、４−２、１４、Ｄ  Ｎ型ドリフト層
５−１、５−２、１５−１  ドレインをなすＮ型拡散層
５−３、５−４、１５−２〜１５−４  ソースをなすＮ型拡散層
６、１６−１、１６−２  Ｐ型高濃度拡散層
５１−１、５１−２、６１−１、６１−２  ゲート電極
５２、６２−１、６２−２  ソース電極
５３−１、５３−２、６３  ドレイン電極
９０             窒化シリコン膜
９１             酸化膜
９２             ＣＶＤ膜
９３             金属膜
【図１】
2008166323.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008166323.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2008166323.tif 000013
【図１２】
2008166323.tif 000014
【図１３】
2008166323.tif 000015
【図１４】
2008166323.tif 000016
【図１５】
2008166323.tif 000017
【図１６】
2008166323.tif 000018
【図１７】
2008166323.tif 000019
【図１８】
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