(57)【要約】【課題】接続電極の増加に伴うサイズの増大を抑制する。【解決手段】少なくとも一方の面側に配線層を有する配線基板と、配線基板の一方の面に配設され、配線層と接続される回路素子と、配線基板の一方の面に配設され、配線層と接続される複数の接続電極と、を備え、複数の接続電極の配線基板の一方の面から突出する高さが、回路素子の配線基板の一方の面から突出する高さより低く、複数の接続電極が他の配線基板の一方の面に配設された複数の接続部と当接されるとともに、回路素子が他の配線基板の一方の面と干渉しない位置に配設されることにより接続可能である。【選択図】図６
2008166565.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一方の面側に配線層を有する配線基板と、
前記配線基板の前記一方の面に配設され、前記配線層と接続される回路素子と、
前記配線基板の前記一方の面に配設され、前記配線層と接続される複数の接続電極と、
を備え、
前記複数の接続電極の前記配線基板の前記一方の面から突出する高さが、前記回路素子の前記配線基板の前記一方の面から突出する高さより低く、
前記複数の接続電極が他の配線基板の一方の面に配設された複数の接続部と当接されるとともに、前記回路素子が前記他の配線基板の前記一方の面と干渉しない位置に配設されることにより接続可能であること、
を特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置であって、
前記複数の接続電極の夫々が略球状に形成されてなること、
を特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置であって、
前記複数の接続電極は、前記配線基板の前記一方の面の対向する少なくとも２つの側辺に配設されてなること、
を特徴とする回路装置。
【請求項４】
請求項１〜３の何れか一項に記載の回路装置であって、
前記複数の接続電極が前記他の配線基板の前記複数の接続部と当接されるとともに、前記回路素子が前記他の配線基板の前記一方の面から前記他方の面に向かって切除された切除部に挿入されることにより接続可能であること、
を特徴とする回路装置。
【請求項５】
所望のチャンネルのデジタル放送信号を出力するチューナーと、
前記チューナーから出力される前記デジタル放送信号に基づいてアナログ映像信号を出力するデジタル放送処理装置と、
前記デジタル放送処理装置から出力される前記アナログ映像信号に基づいて映像表示処理を行うアナログ映像処理装置と、
を含む装置が第１配線基板に実装されてなるデジタル放送受信装置であって、
前記第１配線基板は、
一方の面に配設された複数の接続部を有し、
前記デジタル放送処理装置は、
少なくとも一方の面側に配線層を有する第２配線基板と、
前記第２配線基板の前記一方の面に配設され、前記配線層と接続され、前記デジタル放送信号に基づく処理に係る回路素子と、
前記第２配線基板の前記一方の面に配設され、前記配線層と接続される複数の接続電極と、
を備え、
前記複数の接続電極の前記第２配線基板の前記一方の面から突出する高さが、前記回路素子の前記第２配線基板の前記一方の面から突出する高さより低く、
前記複数の接続電極が前記複数の接続部と当接されるとともに、前記回路素子が前記第１配線基板の前記一方の面と干渉しない位置に配設されることにより前記第１配線基板と接続可能であること、
を特徴とするデジタル放送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及びデジタル放送受信装置に関する。
【背景技術】
【０００２】
半導体装置が搭載される機器の小型化を実現するためには、半導体装置を含んで構成される回路装置のサイズを小さくすることが重要である。回路装置のサイズを小さくする手法として、１チップ内に様々な機能を格納するＳｏＣ（System on a Chip）やＳｉＰ（System in Package）が用いられている。
【０００３】
図８は、ＳｉＰを用いて構成された回路装置の構成例を示す図である。回路装置２００は、多層の配線層を有する配線基板２０１を含んで構成されている。配線基板２０１の一方の面には、ベアチップのＬＳＩ（Large Scale Integration）２０２が配設され、ＬＳＩ２０２が配設された面は封止樹脂２０３によって封止されている。また、配線基板２０１の他方の面には、ＬＳＩ２０２が処理を実行する際に使用されるデータが格納されるメモリ２０４が配設されている。さらに、配線基板２０１の他方の面には、回路装置２００を配線基板２１０と接続するための複数の接続電極２０５が配設されている。このように、１つの回路装置２００に複数の回路素子を搭載することにより、全ての回路素子を別々に配線基板２１０に接続する場合と比較して、外部装置とのインタフェースに必要となる接続電極２０５の数を少なくすることが可能となり、回路装置２００のサイズを小さくすることができる。
【０００４】
さらに、回路装置２００の配線基板２１０への実装面積を小さくするために、回路装置２００を面実装（フリップチップ実装）することが一般的に行われている。図８に例示するように、接続電極２０５は例えば半田ボール等により構成されており、配線基板２０１のメモリ２０４と同一面に配設されている。そして、接続電極２０５が配線基板２１０に当接され、例えば接続電極２０５の外周を構成する半田が溶融されることにより、回路装置２００が配線基板２１０に実装される。このように回路装置２００を面実装する場合、メモリ２０４が実装時の障害とならないように、接続電極２０５の高さを、メモリ２０４の厚みよりも大きくする必要がある（例えば、特許文献１参照）。
【特許文献１】特開２００６−１２９２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、例えばデジタル放送受信装置のフルハイビジョン対応やデジタルカメラの高解像度化等に伴い、これらの機器に搭載される回路装置２００と外部装置との間で送受信されるデータのビット数が増加することがある。このような場合、接続電極２０５の数を増やす必要があるが、メモリ２０４の厚みの制約により接続電極２０５を小さくすることができず、接続電極２０５の増加に伴って回路装置２００のサイズも大きくなってしまう。
【０００６】
本発明は上記課題を鑑みてなされたものであり、接続電極の増加に伴うサイズの増大を抑制可能な回路装置及びデジタル放送受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の回路装置は、少なくとも一方の面側に配線層を有する配線基板と、前記配線基板の前記一方の面に配設され、前記配線層と接続される回路素子と、前記配線基板の前記一方の面に配設され、前記配線層と接続される複数の接続電極と、を備え、前記複数の接続電極の前記配線基板の前記一方の面から突出する高さが、前記回路素子の前記配線基板の前記一方の面から突出する高さより低く、前記複数の接続電極が他の配線基板の一方の面に配設された複数の接続部と当接されるとともに、前記回路素子が前記他の配線基板の前記一方の面と干渉しない位置に配設されることにより接続可能であることとする。
【０００８】
また、前記回路装置は、前記複数の接続電極の夫々が略球状に形成されてなることとすることもできる。
【０００９】
また、前記回路装置は、前記複数の接続電極は、前記配線基板の前記一方の面の対向する少なくとも２つの側辺に配設されてなることとすることもできる。
【００１０】
また、前記回路装置は、前記複数の接続電極が前記他の配線基板の前記複数の接続部と当接されるとともに、前記回路素子が前記他の配線基板の前記一方の面から前記他方の面に向かって切除された切除部に挿入されることにより接続可能であることとすることもできる。
【００１１】
また、本発明のデジタル放送受信装置は、所望のチャンネルのデジタル放送信号を出力するチューナーと、前記チューナーから出力される前記デジタル放送信号に基づいてアナログ映像信号を出力するデジタル放送処理装置と、前記デジタル放送処理装置から出力される前記アナログ映像信号に基づいて映像表示処理を行うアナログ映像処理装置と、を含む装置が第１配線基板に実装されてなるデジタル放送受信装置であって、前記第１配線基板は、一方の面に配設された複数の接続部を有し、前記デジタル放送処理装置は、少なくとも一方の面側に配線層を有する第２配線基板と、前記第２配線基板の前記一方の面に配設され、前記配線層と接続され、前記デジタル放送信号に基づく処理に係る回路素子と、前記第２配線基板の前記一方の面に配設され、前記配線層と接続される複数の接続電極と、を備え、前記複数の接続電極の前記第２配線基板の前記一方の面から突出する高さが、前記回路素子の前記第２配線基板の前記一方の面から突出する高さより低く、前記複数の接続電極が前記複数の接続部と当接されるとともに、前記回路素子が前記第１配線基板の前記一方の面と干渉しない位置に配設されることにより前記第１配線基板と接続可能であることとする。
【発明の効果】
【００１２】
接続電極の増加に伴うサイズの増大を抑制可能な回路装置及びデジタル放送受信装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
まず、本発明の回路装置の一実施形態であるデジタル放送処理装置の構成について説明する。図１は、デジタル放送処理装置１０の構成を示す平面図である。デジタル放送処理装置１０は、配線基板１１に実装されており、図１（ａ）が配線基板１１の一方の面側から見た平面図、図１（ｂ）が配線基板１１の他方の面側から見た平面図である。
【００１４】
デジタル放送処理装置１０は、配線基板１１、デジタル放送ＬＳＩ（Large Scale Integration）１２、フラッシュメモリ１３、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）１４、チップ素子１５，１６、及び水晶発振子１７，１８を含んで構成されている。
【００１５】
配線基板１１は、多層配線構造となっており、一方の面（図２（ａ）に示される面）側の配線層（第１配線層）にデジタル放送ＬＳＩ１２及びフラッシュメモリ１３が接続され、他方の面（図２（ｂ）に示される面）側の配線層（第２配線層）にＤＤＲ−ＳＤＲＡＭ１４、チップ素子１５，１６、及び水晶発振子１７，１８が接続されている。
【００１６】
デジタル放送ＬＳＩ１２（集積回路）は、デジタル放送信号の復調や復号等の処理を行うベアチップである。また、フラッシュメモリ１３（集積回路）は、デジタル放送ＬＳＩ１２において実行されるプログラムや、各種処理において必要となる定義データ等が格納される記憶領域を有するベアチップである。そして、図２（ａ）に示すように、配線基板１１の一方の面上には、ベアチップであるデジタル放送ＬＳＩ１２及びフラッシュメモリ１３を被覆するように封止樹脂２０が設けられている。封止樹脂２０は、例えば、加熱した金型にモールド樹脂のタブレットを流し込むモールド方法であるトランスファーモールドにより形成される。
【００１７】
ＤＤＲ−ＳＤＲＡＭ１４（回路素子）は、デジタル放送ＬＳＩ１２が各種処理を実行する際に使用されるデータが一時的に格納される記憶領域を有し、樹脂封止されたパッケージである。チップ素子１５，１６は、バイパスコンデンサやチップ抵抗等である。特に、バイパスコンデンサであるチップ素子１５は、デジタル放送ＬＳＩ１２における電源ノイズの影響を抑制するために用いられる。水晶発振子１７，１８は、夫々周波数の異なるクロックを生成するパッケージである。例えば、水晶発振子１８により生成されるクロックは、デジタル放送処理装置１０におけるシステムクロックとして用いられ、水晶発振子１７により生成されるクロックは、デジタル放送信号の復調処理を行う際に用いられる。
【００１８】
そして、配線基板１１の他方の面には、対向する２つの側辺（図２（ｂ）における上下の側辺）に、それぞれ２列に配列された複数の接続電極２１が設けられている。接続電極２１は、例えば半田ボール等の略球状の接続部材を用いて構成することができる。半田ボールを用いて接続電極２１を構成する場合、接続電極２１が他の配線基板の接続部に当接された後、接続電極２１の外周を構成する半田が溶融されることにより、デジタル放送処理装置１０が他の配線基板に接続される。なお、本実施形態では、配線基板１１の他方の面の対向する２つの側辺のみに接続電極２１を設けることとしたが、他の側辺（図２（ｂ）における左右の側辺）にも接続電極２１を設けることとしてもよい。また、接続電極２１は各側辺において２列に配列されているが、１列のみであってもよいし、３列以上であってもよい。さらに、配線基板１１の他方の面において、側辺とは異なる位置に接続電極２１が設けられることとしてもよい。
【００１９】
また、配線基板１１上のＤＤＲ−ＳＤＲＡＭ１４が配置される位置には、テスト用の複数の接続端子２４（テスト端子）が設けられている。この接続端子２４は、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１１に接続された状態では表面から見えない状態となっており、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１１に接続されていない状態において、デジタル放送ＬＳＩ１２やフラッシュメモリ１３の動作テスト用の端子として用いられる。なお、本実施形態においては、ＤＤＲ−ＳＤＲＡＭ１４の裏側に接続端子２４を設けることとしたが、ＤＤＲ−ＳＤＲＡＭ１４が配置されている状態においても利用可能な位置に接続端子２４を設けることも可能である。
【００２０】
図２は、デジタル放送処理装置１０の断面図である。図２（ａ）は、図１に示したＡ−Ａ'線での断面を示す図であり、図２（ｂ）は、図１に示したＢ−Ｂ'線での断面を示す図である。配線基板１１は、基材４０と、基材４０の両面に形成された配線層４１Ａ〜４１Ｄとを含んで構成されている。基材４０には、例えばガラスクロスを重ねたものにエポキシ樹脂を含浸させたガラスエポキシ基板等を用いることができる。そして、基材４０の一方の面側（図２における上面側）には配線層４１Ｂが設けられており、配線層４１Ｂの上には絶縁層４２を介して配線層４１Ａ（第１配線層）が積層されている。さらに、配線層４１Ａは、被膜樹脂４３により覆われている。また、基材４０の他方の面側（図２における下面側）には配線層４１Ｃが設けられており、配線層４１Ｃの下側には絶縁層４４を介して配線層４１Ｄが積層されている。さらに、配線層４１Ｄは、被膜樹脂４５により覆われている。また、接続電極２１は、半田ボール等により形成されている。なお、本実施形態では配線基板１１が４層であることとしたが、配線基板１１の層数はこれに限られず２層以上であれば良い。
【００２１】
図２（ａ）に示すように、配線層４１Ａ，４１Ｂは、絶縁層４２を貫通する接続部４６を介して所定の位置で電気的に接続されている。また、配線層４１Ｃ，４１Ｄは、絶縁層４４を貫通する接続部４７により所定の位置で電気的に接続されている。さらに、配線層４１Ｂ，４１Ｃは、基材４０を貫通する接続部４８により電気的に接続されている。
【００２２】
また、配線層４１Ａの一部は電気的接続領域であるパッド４９となっており、パッド４９は被覆樹脂４３により覆われておらず、例えば金メッキ処理等がなされている。同様に、配線層４１Ｄの一部は電気的接続領域であるパッド５０となっており、パッド５０は被覆樹脂４５により覆われておらず、例えば金メッキ処理等がなされている。そして、図２（ａ）に示すように、ベアチップであるデジタル放送ＬＳＩ１２の端子は、金属細線５１を介してパッド４９と接続されている。また、バイパスコンデンサであるチップ素子１５の端子は、半田等の導電性接着剤を介してパッド５０と接続されている。そして、図２（ｂ）に示すように、ベアチップであるフラッシュメモリ１３の端子は、金属細線５１を介してパッド４９と接続されている。また、パッケージであるＤＤＲ−ＳＤＲＡＭ１４は、端子と接続されたリード５４が半田等の導電性接着剤を介してパッド５０と接続されている。
【００２３】
また、図２（ａ）及び図２（ｂ）に示すように、配線層４１Ｄの両側辺には、２つのパッド５０が設けられており、各パッド５０に接続電極２１が接続されている。接続電極２１は、中心部には樹脂により形成されたコア５２を有し、コア５２の外周には導電性金属層及び半田層からなる導電部材５３を有しており、略球状に形成されている。そして、図２（ｂ）からわかるように、接続電極２１の配線基板１１の他方の面から突出する高さは、ＤＤＲ−ＳＤＲＡＭ１４の配線基板１１の他方の面から突出する高さより低くなっている。つまり、接続電極２１はＤＤＲ−ＳＤＲＡＭ１４の厚みと比較して小さいものとなっており、配線基板１１上における１つの接続電極２１の配設に必要となる面積を小さくすることができる。換言すると、接続電極２１の高さをＤＤＲ−ＳＤＲＡＭ１４の厚みより大きくする場合と比較して、配線基板１１の面積を広げることなく、より多くの接続電極２１を配設することができる。
【００２４】
また、図２（ａ）に示すように、バイパスコンデンサであるチップ素子１５は、デジタル放送ＬＳＩ１２の端子のほぼ直下に配置されている。そして、デジタル放送ＬＳＩ１２の端子（電源端子）からバイパスコンデンサであるチップ素子１５の端子までの配線においては、各層４１Ａ〜４１Ｄでの配線の長さが非常に短くなっていることがわかる。したがって、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの配線の長さも非常に短くなっており、例えば、デジタル放送ＬＳＩ１２の他の端子からＤＤＲ−ＳＤＲＡＭ１４の端子までの配線よりも短くなっている。
【００２５】
つまり、デジタル放送ＬＳＩ１２の端子間隔が狭い場合であっても、バイパスコンデンサであるチップ素子１５をデジタル放送ＬＳＩ１２の端子のほぼ直下に配置することにより、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの距離を短くすることができる。そして、デジタル放送ＬＳＩ１２の電源端子からバイパスコンデンサであるチップ素子１５の端子までの配線の長さを短くすることにより、電源ノイズの影響を効果的に抑制することが可能となる。
【００２６】
図３は、デジタル放送処理装置１０における配線パターンを示す図である。図３（ａ）は、配線層４１Ａの配線パターンを封止樹脂２０が設けられた側から見た図である。また、図３（ｂ）は、配線層４１Ｄの配線パターンを封止樹脂２０が設けられた側から見た図である。
【００２７】
図３（ａ）に示すように、配線層４１Ａは、前述した接続部４６（４６Ａ，４６Ｂ等）及びパッド４９（４９Ａ，４９Ｂ等）に加え、配線６０及び導電パターン６１を形成している。配線６０は、パッド４９と接続部４６との間、または、複数の接続部４６の間等を接続するためのものである。導電パターン６１は、例えば電源電位や接地電位等の所定電位に接続されており、デジタル放送処理装置１０において発生するノイズを吸収するシールド層を形成している。また、導電パターン６１が形成されることにより、放熱性に優れる銅等により構成される配線層４１Ａの面積が大きくなり、デジタル放送処理装置１０における放熱性能が向上することとなる。さらに、導電パターン６１が例えば菱形に除去されることにより、複数の除去部６２が設けられている。この除去部６２は、導電パターン６１の全域にほぼ等間隔に設けられている。導電パターン６１上に除去部６２が形成されることにより、配線層４１Ａを覆う被覆樹脂４３の厚みを均一にすることができる。また、除去部６２を設けることにより、はんだリフロー等の加熱時に、配線基板１１に含まれる水分の圧力でデラミネーションと呼ばれる層間剥離現象が発生することを抑制することもできる。同様に、図３（ｂ）に示すように、配線層４１Ｄは、前述した接続端子２４、接続部４７（４７Ａ，４７Ｂ等）及びパッド５０（５０Ａ，５０Ｂ，５０Ｃ等）に加え、配線６３及び導電パターン６４を形成している。また、導電パターン６４には導電パターン６１と同様に除去部６５が設けられている。
【００２８】
ここで、例えば、配線層４１Ａのパッド４９Ａに、デジタル放送ＬＳＩ１２の電源端子が金属細線５１を介して接続されることとする。パッド４９Ａは、配線６０を介して接続部４６Ａと接続され、配線層４１Ｂ，４１Ｃを介して配線層４１Ｄの接続部４７Ａと接続される。配線層４１Ｄの接続部４７Ａは配線６３を介してパッド５０Ａに接続されている。そして、バイパスコンデンサであるチップ素子１５の一方の端子がパッド５０Ａと接続されることにより、デジタル放送ＬＳＩ１２の電源端子とバイパスコンデンサであるチップ素子１５の一方の端子とが電気的に接続されることとなる。前述したように、バイパスコンデンサであるチップ素子１５の一方の端子が接続されるパッド５０Ａは、デジタル放送ＬＳＩ１２の電源端子が接続されるパッド４９Ａのほぼ直下に設けられているため、パッド４９Ａからパッド５０Ａまでの配線の長さを短くすることが可能となり、電源ノイズの影響を効果的に抑制することができる。
【００２９】
また、例えば、配線層４１Ａのパッド４９Ｂに、デジタル放送ＬＳＩ１２のデータ入出力端子の一つが金属細線５１を介して接続されることとする。パッド４９Ｂは、配線６０を介して接続部４６Ｂと接続され、配線層４１Ｂ，４１Ｃを介して配線層４１Ｄの接続部４７Ｂと接続される。配線層４１Ｄの接続部４７Ｂは配線６３を介してパッド５０Ｂに接続されている。そして、ＤＤＲ−ＳＤＲＡＭ１４のデータ入出力端子の一つがパッド５０Ｂと接続されることにより、デジタル放送ＬＳＩ１２のデータ入出力端子の一つとＤＤＲ−ＳＤＲＡＭ１４のデータ入出力端子の一つとが電気的に接続されることとなる。ここで、ＤＤＲ−ＳＤＲＡＭ１４を用いる場合、スキューの発生を抑制するために、データ及びストローブ信号を送受信する配線の長さを等しくすることがＪＥＤＥＣ（Joint Election Device Engineering Council）標準として要求されている。そこで、デジタル放送処理装置１０では、デジタル放送ＬＳＩ１２のデータ及びストローブ信号の入出力端子と、ＤＤＲ−ＳＤＲＡＭ１４のデータ及びストローブ信号の入出力端子とを接続する複数の配線の長さが等しくなるように、配線層４１Ａ〜４１Ｄの配線が形成されている。例えば、配線層４１Ａの配線６０や配線層４１Ｄの配線６３、配線層４１Ｂ，４１Ｃの配線をミアンダパターン（蛇行形状）とすること等により、等配線長が実現されている。
【００３０】
また、配線層４１Ｄの対向する２つの側辺（図３（ｂ）における上下の側辺）には、接続電極２１の数に応じた複数のパッド５０Ｃが設けられている。そして、パッド５０Ｃに接続された接続電極２１は、配線層４１Ａ〜４１Ｄに設けられた配線を介してデジタル放送ＬＳＩ１２やフラッシュメモリ１３、ＤＤＲ−ＳＤＲＡＭ１４等と接続される。
【００３１】
図４は、デジタル放送ＬＳＩ１２の構成を示すブロック図である。デジタル放送ＬＳＩ１２は、プロセッサ１００、ＡＤコンバータ（ＡＤＣ）１０１、復調部１０２、分離部１０３、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６、変換部１０７、ＤＡコンバータ（ＤＡＣ）１０８、及びデジタルインタフェース部（デジタルＩ／Ｆ部）１１０を備えている。ここで、アナログ信号のインタフェースとなるＡＤＣ１０１及びＤＡＣ１０８が、本発明のアナログ処理装置に相当し、デジタル信号処理を行う復調部１０２、分離部１０３、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６、変換部１０７、及びデジタルＩ／Ｆ部１１０が、本発明のデジタル処理装置に相当する。なお、復調部１０２、分離部１０３、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６、及び変換部１０７は、プロセッサ１００がフラッシュメモリ１３に記憶されたプログラムを実行することにより実現することができる。
【００３２】
ＡＤＣ１０１には、デジタル放送のチューナーから出力される所望のチャンネルの受信信号が、アナログ信号を入力する接続電極２１を介して入力される。ＡＤＣ１０１は、入力される受信信号（アナログ信号）をデジタル信号に変換して出力する。
【００３３】
復調部１０２は、水晶発振子１８で生成される所定周波数のクロックを用いて、ＡＤＣ１０１から出力されるデジタル信号を、例えばＶＳＢ（Vestigial Side Band）方式やＱＡＭ（Quadrature Amplitude Modulation）方式等に基づいて復調する。また、復調部１０２は、復調されたデジタル信号に対して誤り訂正を行い、例えばトランスポートストリーム形式のデータを生成して出力する。
【００３４】
分離部１０３は、復調部１０２から出力されるトランスポートストリーム形式等のデータから映像データのパケット、音声データのパケット、文字データのパケットを抽出し、夫々、映像デコード部１０４、音声デコード部１０５、文字デコード部１０６に出力する。なお、文字データのパケットには、例えば、字幕等を表示するためのクローズドキャプションデータ等が含まれる。
【００３５】
映像デコード部１０４は、分離部１０３から出力される映像データのパケットに対して、例えばＭＰＥＧ−２（Moving Picture Experts Group phase 2）の復調処理を施し、デジタル映像データとして出力する。  
音声デコード部１０５は、分離部１０３から出力される音声データのパケットに対して、例えばＡＣ−３（Audio Code number 3）の復調処理を施し、アナログ音声データとして出力する。  
文字デコード部１０６は、分離部１０５から出力される文字データから、ディスプレイに表示する文字を示すデジタル映像データを生成して出力する。
【００３６】
変換部１０７は、映像デコード部１０４及び文字デコード部１０６から出力されるデジタル映像データを合成することによって映像に文字を重畳した後、例えばＮＴＳＣ（National Television System Committee）形式のデジタル映像データに変換して出力する。
【００３７】
ＤＡＣ１０８は、変換部１０７から出力されるデジタル映像データをアナログ映像データに変換し、アナログ信号を出力する接続電極２１を介して出力する。ＤＡＣ１０８から出力されるアナログ映像データがＮＴＳＣ形式である場合、一般的なアナログ放送受信装置（アナログテレビ）において行われる処理によって映像を表示することが可能となる。
【００３８】
デジタルＩ／Ｆ部１１０は、外部のマイコン１１５等との間でデジタル信号を送受信するためのインタフェースである。デジタルＩ／Ｆ１１０を介して入出力されるデジタル信号は、例えば、クロック信号や割込信号、シリアル通信であるＵＡＲＴ（Universal Asynchronous Receiver Transmitter）において送受信される信号等である。これらのデジタル信号は、デジタルＩ／Ｆ部１１０を介してプロセッサ１００とマイコン１１５との間で送受信され、デジタル放送ＬＳＩ１２において行われる様々な処理の制御等に用いられる。
【００３９】
図５は、デジタル放送処理装置１０を他の配線基板に挿入する際の様子を示す斜視図である。配線基板１２０は、少なくとも一方の面に配線層を有しており、配線層の一部により形成される複数の接続部１２１を備えている。また、配線基板１２０の一部には、開口部１２２（切除部）が設けられている。開口部１２２は、幅（図５における左右方向の長さ）が、デジタル放送処理装置１０の幅よりも狭く、面積がＤＤＲ−ＳＤＲＡＭ１４の面積よりも広くなっている。そして、ＤＤＲ−ＳＤＲＡＭ１４が開口部１２２に挿入され、開口部１２２により形成された空間に収められるとともに、各接続電極２１が対応する接続部１２１に当接されることにより、デジタル放送処理装置１０が配線基板１２０に実装される。
【００４０】
図６は、デジタル放送処理装置１０が配線基板１２０と接続された様子を示す断面図である。前述したように、ＤＤＲ−ＳＤＲＡＭ１４は、配線基板１２０の一部に設けられた開口部１２２に挿入された状態となっている。そして、接続電極２１は、配線基板１２０の一方の面に設けられた接続部１２１と接続され、接続部１２１は、例えば配線基板１２０を貫通する接続部１２３を介して、配線基板１２０の他方の面に設けられた配線１２４と接続されている。なお、配線基板１２０の両面に配線層が設けられるのではなく、接続電極２１と接続される面のみに配線層が設けられることとしてもよいし、３層以上の配線層が形成されることとしてもよい。
【００４１】
また、本実施形態では、配線基板１２０の開口部１２２にＤＤＲ−ＳＤＲＡＭ１４が挿入されることとしたが、デジタル放送処理装置１０と配線基板１２０との接続態様はこれに限られず、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１２０の一方の面と干渉しなければよい。例えば、例えば、配線基板１２０の一方の面から他方の面に向かって貫通せずに切除された凹部（切除部）が設けられ、接続電極２１が配線基板１２０の接続部１２１に当接された状態において、ＤＤＲ−ＳＤＲＡＭ１４が凹部に挿入されることによりデジタル放送処理装置１０と配線基板１２０とが接続されることとしてもよい。また、例えば、配線基板１２０の周囲の一部に切り欠き（切除部）を設け、ＤＤＲ−ＳＤＲＡＭ１４が切り欠きに挿入されることによりデジタル放送処理装置１０と配線基板１２０とが接続されることとしてもよい。さらに、配線基板１２０に切除部を設けずに、接続電極２１が配線基板１２０の接続部１２１と当接されるとともに、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１２０と干渉しない位置に配設されることとしてもよい。例えば、ＤＤＲ−ＳＤＲＡＭ１４を配線基板１１の配線基板１２０と向き合う面の一方の側（例えば図６の右寄り）に配設し、接続電極２１を他方の側（例えば図６の左寄り）のみに配設し、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１２０の側辺からはみ出すようにデジタル放送処理装置１０と配線基板１２０とが接続されることとしてもよい。
【００４２】
次に、本発明のデジタル放送受信装置の一実施形態について説明する。図７は、デジタル放送受信装置１３０の構成を示すブロック図である。デジタル放送受信装置１３０は、全体を統括制御するマイコン１１５、チューナー１３１、デジタル放送処理装置１０、アナログ映像処理装置１３２、ディスプレイ１３４、スピーカ１３５、及び各部に電源を供給する電源装置１３６を含んで構成されている。
【００４３】
チューナー１３１は、アンテナ１４０を介して受信されるデジタル放送信号から所望のチャンネルの信号を抽出して出力する。チューナー１３１から出力される信号はデジタル放送処理装置１０に入力され、前述した処理によりアナログ映像データ及びアナログ音声データが出力される。アナログ映像処理装置１３２は、デジタル放送処理装置１０から出力される例えばＮＴＳＣ形式のアナログ映像データに基づいてディスプレイ１３４に映像を出力する。また、デジタル放送処理装置１０から出力されるアナログ音声データは、スピーカ１３５から音声として出力される。
【００４４】
このように、デジタル放送処理装置１０と、アナログ映像処理装置１３２とを組み合わせることにより、デジタル放送を受信可能なデジタル放送受信装置１３０を構成することが可能となる。そして、デジタル放送処理装置１０では、接続電極２１の高さがＤＤＲ−ＳＤＲＡＭ１４の厚みより低いため、サイズの増大を抑えた上で接続電極２１の数を増やすことが可能となる。すなわち、デジタル放送受信装置１３０は、入出力されるデータの多いフルスペックハイビジョン等に対応する場合において、接続電極２１の増加に伴うサイズの増大を抑えることができる。
【００４５】
以上、本発明の実施形態について説明した。前述したように、デジタル放送処理装置１０では、接続電極２１の高さがＤＤＲ−ＳＤＲＡＭ１４の厚みより低くなっており、接続電極２１の配設に必要な面積を小さくすることが可能となる。つまり、接続電極２１の数の増加に伴うデジタル放送処理装置１０のサイズ増大を抑制することが可能となる。
【００４６】
特に、接続電極２１を半田ボール等の略球状の形状とする場合、柱状とする場合と比較して幅が広くなりやすいが、デジタル放送処理装置１０では接続電極２１の高さを低くすることが可能であるため、接続電極２１の配設に必要な面積が広くなることを抑えることができる。つまり、接続電極２１を半田ボール等の略球状の形状とする場合であっても、接続電極２１の数の増加に伴うデジタル放送処理装置１０のサイズ増大を抑制することが可能となる。
【００４７】
また、デジタル放送処理装置１０では、配線基板１１の対向する２つの側辺に接続電極２１が配設されている。このように配線基板１１の対向する側辺に接続電極２１を配設することにより、他の配線基板１２０にデジタル放送処理装置１０を実装する場合に、デジタル放送処理装置１０のがたつきを抑え、容易かつ確実に接続することが可能となる。
【００４８】
また、デジタル放送処理装置１０では、配線基板１２０が有する切除部（開口部１２２）にＤＤＲ−ＳＤＲＡＭ１４が挿入された状態で、デジタル放送処理装置１０と配線基板１２０とが接続されている。これにより、ＤＤＲ−ＳＤＲＡＭ１４が配線基板１２０の側辺からはみ出さない状態で、デジタル放送処理装置１０と配線基板１２０とを接続することが可能となり、デジタル放送処理装置１０が接続された状態における安定度を増すことができる。そして、図６に例示したようにＤＤＲ−ＳＤＲＡＭ１４の少なくとも２つの側辺と相対する位置に接続電極２１が配設されることにより、配線基板１２０にデジタル放送処理装置１０を実装する場合のがたつきを抑えることができる。なお、本実施形態においては、ＤＤＲ−ＳＤＲＡＭ１４の対向する２つの側辺と相対する位置に接続電極２１が配設されることとしたが、ＤＤＲ−ＳＤＲＡＭ１４の隣り合う側辺と相対する位置（例えば図２（ｂ）における右側と下側）に接続電極２１が配設されることとしてもよい。
【００４９】
また、前述した実施形態は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００５０】
【図１】デジタル放送処理装置の構成を示す平面図である。
【図２】デジタル放送処理装置の断面図である。
【図３】デジタル放送処理装置における配線パターンを示す図である。
【図４】デジタル放送ＬＳＩの構成を示すブロック図である。
【図５】デジタル放送処理装置を他の配線基板に挿入する際の様子を示す斜視図である。
【図６】デジタル放送受信装置が他の配線基板に接続された様子を示す断面図である。
【図７】デジタル放送受信装置の構成を示すブロック図である。
【図８】ＳｉＰを用いて構成された回路装置の構成例を示す図である。
【符号の説明】
【００５１】
１０  デジタル放送処理装置              １１  配線基板
１２  デジタル放送ＬＳＩ                １３  フラッシュメモリ
１４  ＤＤＲ−ＳＤＲＡＭ                １５，１６  チップ素子
１７，１８  水晶発振子                  ２０  封止樹脂
２１  接続電極                          ４０  基材
４１Ａ〜４１Ｄ  配線層                  ４２，４４  絶縁層
４３，４５  被覆樹脂                    ４６，４７  接続部
４９，５０  パッド                      ５１  金属細線
５２  コア                              ５３  導電部材
５４  リード                            ６０，６３  配線
６１，６４  導電パターン                ６２，６５  切除部
１００  プロセッサ                      １０１  ＡＤコンバータ
１０２  復調部                          １０３  分離部
１０４  映像デコード部                  １０５  音声デコード部
１０６  文字デコード部                  １０７  変換部
１０８  ＤＡコンバータ                  １１０  デジタルインタフェース部
１１５  マイコン                        １２０  配線基板
１２１，１２３  接続部                  １２２  開口部
１２４  配線                            １３０  デジタル放送受信装置
１３１  チューナー                      １３２  アナログ映像処理装置
１３４  ディスプレイ                    １３５  スピーカ
１３６  電源装置                        １４０  アンテナ
【図４】
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【図７】
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【図８】
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【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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