(57)【要約】【課題】新規な特徴を有する半導体装置とその製造方法を提供すること。【解決手段】シリコン基板１０の上方に第１絶縁膜２５を形成する工程と、第１絶縁膜２５の所定の深さに不純物をイオン注入することにより、第１絶縁膜２５に不純物層２２を形成する工程と、不純物層２２を形成した後、第１絶縁膜をアニールすることにより、不純物層２２をバリア絶縁膜２３に改質する工程とを有する半導体装置の製造方法による。【選択図】図２
2008210893.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、
前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をバリア絶縁膜に改質する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の上方に導電パターンを形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記導電パターンの上に該絶縁膜を形成すると共に、
前記導電パターンの上の前記絶縁膜にホールを形成する工程と、
前記ホール内に、前記導電パターンと電気的に接続された導電体を形成する工程とを更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物層を形成する工程において、加速エネルギを変えて前記イオン注入を複数回行うことにより、前記絶縁膜の深さの異なる部分に複数の前記不純物層を形成し、
前記バリア絶縁膜を形成する工程において、前記アニールにより前記複数の不純物層を改質して前記バリア絶縁膜を複数形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物層を形成する工程の前に、前記絶縁膜の上面を平坦化する工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記不純物層を形成する工程において、前記不純物として窒素、炭素、及びフッ素のいずれかを前記絶縁膜にイオン注入することにより、前記バリア絶縁膜として水分又は水素の侵入を阻止する絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、
前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をエッチングストッパ膜に改質する工程と、
前記絶縁膜の上に、開口を備えたマスク膜を形成する工程と、
前記開口を通じて前記絶縁膜をエッチングすることにより、前記エッチングストッパ膜上の前記絶縁膜に溝を形成する工程と、
前記溝に配線を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記開口の上に窓を備えたレジストパターンを前記マスク膜の上に形成する工程と、
前記窓を通じて前記絶縁膜をエッチングすることにより、前記エッチングストッパ膜の上の前記絶縁膜に、前記開口に重なる第１ホールを形成する工程と、
前記第１ホールを通じて前記エッチングストッパ膜をエッチングすることにより、該エッチングストッパ膜に第２ホールを形成する工程とを更に有し、
前記絶縁膜に前記溝を形成する工程において、前記第２ホールを通じて前記エッチングストッパ膜よりも下の前記絶縁膜をエッチングすることにより、該絶縁膜に第３ホールを形成し、
前記溝に前記配線を埋め込む工程において、前記第３ホールにも該配線を埋め込むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の所定の深さに形成され、不純物を含有する不純物含有絶縁膜とを有し、
前記絶縁膜から前記不純物含有絶縁膜に向かって前記不純物の濃度が連続的に増加することを特徴とする半導体装置。
【請求項９】
前記絶縁膜と前記不純物含有絶縁膜に溝が形成され、前記溝に配線が形成されたことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記不純物は、窒素、炭素、及びフッ素のいずれかであることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、半導体基板に形成された回路を外部雰囲気から保護するため、層間絶縁膜の上面等にバリア絶縁膜を形成することがある。そのバリア絶縁膜の材料は、バリアの対象となる雰囲気によって選択される。
【０００３】
例えば、水分から回路を保護しようとする場合は、耐湿性に優れた窒化シリコン膜をバリア絶縁膜として形成する。
【０００４】
また、FeRAM等の強誘電体デバイスでは、水素等の還元性物質によって強誘電体膜が還元されて劣化してしまうので、還元性物質から強誘電体膜を保護するためにアルミナ膜等の絶縁性金属酸化膜がバリア絶縁膜として形成される。
【０００５】
但し、アルミナ膜等の絶縁性酸化金属膜は、化学反応性に乏しいため、エッチングによりホールを形成するのが困難であり、安定した断面形状のホールを形成し難いという不都合がある。
【０００６】
更に、アルミナ膜をエッチングする際に発生する反応生成物により、ホール内にタングステンプラグを形成するのが難しくなり、タングステンプラグにコンタクト不良が発生する恐れもある。
【０００７】
このようなホール形成の困難性とコンタクト不良は半導体装置の歩留まりを低下させる要因となる。
【０００８】
また、アルミナ膜の上に金属配線を直接形成すると、金属膜をエッチングして金属配線とするときに、オーバーエッチングによってアルミナ膜がエッチングされ、アルミナ膜による還元性物質のバリア性が低下してしまう。この点に鑑み、エッチングを吸収するためのカバー絶縁膜をアルミナ膜の上に形成し、このカバー絶縁膜の上に金属配線を形成することも考えられる。
【０００９】
しかし、これではカバー絶縁膜の形成工程や、該カバー絶縁膜を脱水するためのアニール工程を追加する必要となり、工程数が増大してしまう。
【００１０】
上記のようなホール形成の困難性や工程数の増大を克服するため、強誘電体デバイスにおいても、水素や水分の侵入を阻止するためのバリア絶縁膜として窒化シリコン膜を形成するのが好ましい。
【００１１】
また、窒化シリコン膜は、上記のようなバリア絶縁膜としての用途の他に、エッチングストッパ膜としての用途もある。
【００１２】
例えば、銅配線の形成に有用なダマシンプロセスでは、窒化シリコン膜と酸化シリコン膜とをこの順に形成し、窒化シリコン膜をエッチングストッパ膜に使用しながら酸化シリコン膜をエッチングすることにより、酸化シリコン膜に配線溝が形成される。
【００１３】
但し、強誘電体デバイスにダマシンプロセスを適用する場合に、窒化シリコン膜をCVD(Chemical Vapor Deposition)法で成膜すると、成膜雰囲気に含まれる水素によってキャパシタ誘電体膜等が還元されて劣化し、半導体装置の歩留まりが低下してしまう。そのため、ダマシンプロセスにおいて使用されるエッチングストッパ膜としては、成膜時に水素が発生し難いものが求められる。
【００１４】
なお、本発明に関連する技術が下記の特許文献１〜３に開示されている。
【００１５】
そのうち、特許文献１では、MOSトランジスタのゲート電極上の窒化シリコン膜にイオン注入により窒素を導入し、その後熱処理を行うことで、絶縁性サイドウォールとシリコン基板との界面に窒素を熱拡散させている。
【００１６】
また、特許文献２では、有機SOG(Spin On Glass)膜にホウ素をイオン注入することにより、有機SOG膜に含まれる水分と水酸基とを減少させている。
【００１７】
そして、特許文献３では、層間絶縁膜と金属配線の上に窒化シリコン膜を形成している。
【００１８】
その他に、本発明に関連する技術が特許文献４にも開示されている。
【特許文献１】特許第３０１９８１６号明細書
【特許文献２】特開２０００−３２３５７２号公報
【特許文献３】特開２００４−５６０９９号公報
【特許文献４】米国特許第５７８６２７６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、新規な特徴を有する半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をバリア絶縁膜に改質する工程とを有する半導体装置の製造方法が提供される。
【００２１】
また、本発明の別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をエッチングストッパ膜に改質する工程と、前記絶縁膜の上に、開口を備えたマスク膜を形成する工程と、前記開口を通じて前記絶縁膜をエッチングすることにより、前記エッチングストッパ膜上の前記絶縁膜に溝を形成する工程と、前記溝に配線を埋め込む工程とを有する半導体装置の製造方法が提供される。
【００２２】
そして、本発明の他の観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜の所定の深さに形成され、不純物を含有する不純物含有絶縁膜とを有し、前記絶縁膜から前記不純物含有絶縁膜に向かって前記不純物の濃度が連続的に増加する半導体装置が提供される。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、絶縁膜に不純物をイオン注入して不純物層を形成した後、絶縁膜をアニールすることで不純物層をバリア絶縁膜やエッチングストッパ膜に改質する。
【００２５】
そのようなバリア絶縁膜は、エッチングガスとの化学反応によってエッチングすることができ、化学反応によるエッチングが困難なアルミナ膜よりもエッチングし易い。そのため、上記の絶縁膜にエッチングによりホールを形成する場合でも、そのホールの断面形状が崩れ難くなると共に、アルミナ膜に起因した反応生成物も発生しなくなる。その結果、ホールの下に導電パターンが存在する場合、その導電パターンとホール内に形成される導電体とのコンタクト抵抗が安定し、半導体装置の歩留まりが向上する。
【００２６】
更に、バリア絶縁膜をCVD法やスパッタ法で形成したのでは、バリア絶縁膜よりも上の膜をパターニングするときにエッチングがバリア絶縁膜に及んで該バリア絶縁膜が膜減りするのを防止するために、カバー絶縁膜をバリア絶縁膜の上面に形成する必要があるが、本発明のようにイオン注入を利用してバリア絶縁膜を形成することで、バリア絶縁膜上の絶縁膜が上記のカバー絶縁膜の役割を果たすので、バリア絶縁膜の上面にカバー絶縁膜を形成する必要がないうえ、そのカバー絶縁膜を脱水するためのプラズマ処理も省け、プラズマ処理による工程数の増大とデバイスへのダメージを防ぐことも可能となる。
【００２７】
一方、本発明におけるエッチングストッパ膜は、絶縁膜の所定の深さに自動的に形成されるので、配線用の溝を形成するための新たな絶縁膜をエッチングストッパ膜上に形成する必要がなく、工程数の削減を図ることが可能となる。
きる。
【００２８】
しかも、エッチングストッパ膜の下方に強誘電体キャパシタが存在する場合は、エッチングストッパ膜をCVD法で形成したのでは、エッチングストッパ膜の成膜雰囲気に含まれる水素によってキャパシタ誘電体膜が還元されて劣化する恐れがあるのに対し、本発明では窒素のイオン注入とアニールによりエッチングストッパ膜を形成するため、このようにキャパシタ誘電体膜が劣化する恐れが無い。
【発明の効果】
【００２９】
本発明によれば、イオン注入とアニールによりバリア絶縁膜やエッチングストッパ膜を形成することで、新規な特徴を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
（１）第１実施形態
まず、本発明の第１実施形態に係る半導体装置について、その製造工程を追いながら説明する。
【００３１】
図１〜図２５は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、一つの半導体チップにおける周辺回路領域Rperipheral、ロジック回路領域Rlogic、セル領域Rcell、パッド領域Rpadを併記してある。
【００３２】
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
【００３３】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００３４】
n型又はp型のシリコン（半導体）基板１０の表面を熱酸化することにより素子分離絶縁膜１１を形成し、この素子分離絶縁膜１１でトランジスタの活性領域を画定する。素子分離絶縁膜１１の膜厚は、例えば、シリコン基板１０の上面から測って約２００nm程度である。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００３５】
次いで、シリコン基板１０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル１２、１３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００３６】
続いて、シリコン基板１０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、ロジック回路領域Rlogicとセル領域Rcellのシリコン基板１０上にゲート電極１５を形成すると共に、周辺回路領域Rperipheralの素子分離絶縁膜１１上に配線１６を形成する。
【００３７】
ゲート電極１５のゲート長は、例えば３６０μm程度である。
【００３８】
更に、ゲート電極１５をマスクにするイオン注入により、ゲート電極１５の横のシリコン基板１０にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション１７ａ〜１７ｃを形成する。
【００３９】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５と配線１６の横に絶縁性サイドウォール１８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を４５nmの厚さに形成する。
【００４０】
続いて、この絶縁性サイドウォール１８とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１〜第３ソース／ドレイン領域（導電パターン）１９ａ〜１９ｃを形成する。
【００４１】
更に、シリコン基板１０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域１９ａ〜１９ｃにおけるシリコン基板１０上にコバルトシリサイド層等の高融点シリサイド層２１を形成し、各ソース／ドレイン領域１９ａ〜１９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極１５や配線１６の表層にも形成される。
【００４２】
その後に、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００４３】
ここまでの工程により、シリコン基板１０のセル領域Rcellとロジック回路領域Rlogicには、それぞれゲート絶縁膜１４、ゲート電極１５、及び第１〜第３ソース／ドレイン領域１９ａ〜１９ｃ等によって構成される第１〜第３MOSトランジスタTR1〜TR3が形成されたことになる。
【００４４】
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それを下地絶縁膜２４とする。
【００４５】
更に、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、この下地絶縁膜２４の上に第１絶縁膜２５として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。その後に、第１絶縁膜２５の上面を平坦化するために、CMP(Chemical Mechanical Polishing)によりその上面を研磨する。その研磨量は、例えば２００nm程度である。
【００４６】
ここで、下地絶縁膜２４や第１絶縁膜２５に含まれる水分は、第１絶縁膜２５の上に後で形成される強誘電体キャパシタのキャパシタ誘電体膜を還元して劣化させる恐れがある。
【００４７】
そこで、次の工程では、図２（ａ）に示すように、第１絶縁膜２５の所定の深さに不純物として窒素をイオン注入することにより、水分が基板側から上方に拡散するのを防止する不純物層２２を第１絶縁膜２５に形成する。このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを５keV、ドーズ量を１×１０15cm-2とする。このような加速エネルギによれば、第１絶縁膜２５の表面から約２０nmの深さの部分に不純物濃度のピークを有する不純物層２２が形成される。
【００４８】
また、このイオン注入の前に第１絶縁膜２５の上面をCMPにより平坦化したので、該上面からの窒素の侵入距離が第１絶縁膜２５の略全ての部分で一定となり、不純物層２２を平坦に形成することができる。
【００４９】
但し、このように単にイオン注入をしただけでは、第１絶縁膜２５内に窒素が留まっているにすぎず、不純物層２２の水分バリア性を十分に確保することができない。
【００５０】
従って、本実施形態では、図２（ｂ）に示すように、不純物層２２に対してアニールを行うことにより、不純物層２２内の窒素を第１絶縁膜２５内のシリコンと反応させ、不純物層２２を窒化シリコンを含むバリア絶縁膜（不純物含有絶縁膜）２３に改質する。
【００５１】
そのアニールは、例えば、縦型若しくは横型の熱炉を用いて、基板温度を８００℃〜１０００℃とし、アルゴンや窒素等の不活性ガスの雰囲気中で約３０〜６０分間行われる。
【００５２】
なお、熱炉に代えてRTA(Rapid Thermal Anneal)によりこのアニールを行ってもよい。その場合、処理時間は２〜２０秒程度の短時間で済む。
【００５３】
また、既述のように第１絶縁膜２５を予め平坦化したことで不純物層２３が平坦に形成されているので、上記のバリア絶縁膜２３も平坦となる。そのため、局所的に膜厚が薄い部分がバリア絶縁膜２３に形成され難くなり、バリア絶縁膜２３による水分の阻止能力を高めることが可能となる。
【００５４】
図９３は、第１絶縁膜２５の上面からの深さと窒素濃度との関係を模式的に表すグラフである。
【００５５】
図９３の実線のグラフに示されるように、上記のようにイオン注入とアニールによりバリア絶縁膜２３を形成すると、第１絶縁膜２５からバリア絶縁膜２３に向かって窒素濃度が連続的に増加する。
【００５６】
これに対し、バリア絶縁膜２３をCVD法等で成膜すると、同図の点線のグラフに示されるように、第１絶縁膜２５とバリア絶縁膜２３との界面が明確となり、該界面において窒素濃度が不連続に増減する。
【００５７】
このように、本実施形態は、第１絶縁膜２５からバリア絶縁膜２３にかけて窒素濃度が連続的に増加し、第１絶縁膜２５とバリア絶縁膜２３との間に明確な界面が存在しないことで特徴付けられる。このような特徴は、後述の第２〜第４実施形態でも見られる。
【００５８】
次いで、図３（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第１絶縁膜２５の上に再びシリコン酸化膜を約１００nmの厚さに形成し、このシリコン酸化膜を第１キャップ絶縁膜２６とする。
【００５９】
そして、これらの絶縁膜２５、２６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行った後、第１キャップ絶縁膜２６上にスパッタ法によりアルミナ膜２０を厚さ約２０nmに形成する。
【００６０】
その後、このアルミナ膜２０に対し、基板温度を６５０℃、処理時間を６０秒とするRTAを酸素雰囲気中で行う。
【００６１】
このように第１キャップ絶縁膜２６を予め形成することで、第１絶縁膜２５に対するCMPにおいて研磨パッドとの接触でついた第１絶縁膜２５の上面の微細な傷（マイクロスクラッチ）が第１キャップ絶縁膜２６によって埋め込まれるので、第１キャップ絶縁膜２６の上面にアルミナ膜２０が良好な平坦性で形成される。
【００６２】
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６３】
まず、アルミナ膜２０の上に、スパッタ法により第１導電膜２７としてプラチナ膜を形成する。この第１導電膜２７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
【００６４】
更に、第１導電膜２７の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZr1-xTixO3)膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜２８とする。
【００６５】
なお、強誘電体膜２８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜２８の材料は上記のPZTに限定されず、SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜２８を構成してもよい。
【００６６】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜２８を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
【００６７】
次に、上記の強誘電体膜２８の上に、スパッタ法で第１酸化イリジウム(IrO2)膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
【００６８】
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜２９とする。
【００６９】
ここで、アルミナ膜２０の上に第１導電膜２７を形成することにより、アルミナ膜２０を省いて第１キャップ絶縁膜２６の上に第１導電膜２７を直接形成する場合と比較して、第１導電膜２７を構成するプラチナの配向性が良好となる。その第１導電膜２７の配向の作用によって、強誘電体膜２８を構成するPZTの配向が揃えられ、強誘電体膜２８の強誘電体特性が向上する。
【００７０】
次に、図４（ａ）に示す断面構造を得るまでの工程について説明する。
【００７１】
まず、フォトリソグラフィにより第２導電膜２９をパターニングして上部電極２９ａを形成する。そして、このパターニングにより強誘電体膜２８が受けたダメージを回復させるために、強誘電体膜２８に対する回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が２０リットル／分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【００７２】
次いで、フォトリソグラフィで強誘電体膜２８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜２８ａを形成する。このパターニングでキャパシタ誘電体膜２８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量２０リットル／分、基板温度３５０℃、及び処理時間６０分が採用される。
【００７３】
続いて、図４（ｂ）に示すように、シリコン基板１０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２８ａを保護するための第１キャパシタ保護絶縁膜３１としてアルミナ膜をスパッタ法で厚さ約５０nmに形成する。
【００７４】
なお、アルミナ膜に代えて、酸化チタン(TiOx)膜、酸化ジルコニウム(ZrOx)膜、酸化マグネシウム(MgOx)膜、及び酸化チタンマグネシウム(MgTiOx)膜のいずれかを第１キャパシタ保護絶縁膜３１として形成してもよい。
【００７５】
そして、このスパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素流量が２０リットル／分の酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、縦型炉を用いて行われる。
【００７６】
次に、図５（ａ）に示すように、フォトリソグラフィで第１導電膜２７と第１キャパシタ保護絶縁膜３１とをパターニングすることにより、キャパシタ誘電体膜２８ａの下の第１導電膜２７を下部電極２７ａにすると共に、この下部電極２７ａを覆うように第１キャパシタ保護絶縁膜３１を残す。
【００７７】
なお、このパターニングでは、下部電極２７ａで覆われていない部分のアルミナ膜２０も除去される。
【００７８】
その後に、プロセス中にキャパシタ誘電体２８ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分の条件で、酸素流量が２０リットル／分の酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
【００７９】
ここまでの工程により、第１絶縁膜２５の上には、下部電極２７ａ、キャパシタ誘電体膜２８ａ、及び上部電極２９ａをこの順に積層してなるキャパシタQが形成されたことになる。なお、そのキャパシタQは、セル領域Rcellに複数形成されるが、本実施形態では簡略化のために一つのキャパシタQのみを図示している。
【００８０】
続いて、図５（ｂ）に示すように、シリコン基板１０の上側全面に、キャパシタQを保護するための第２キャパシタ保護絶縁膜３３としてアルミナ膜をスパッタ法で約２０nmの厚さに形成する。この第２キャパシタ保護絶縁膜３３は、その下の第１キャパシタ保護絶縁膜３１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２８ａに至るのを防止し、キャパシタ誘電体膜２８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【００８１】
このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第２キャパシタ保護絶縁膜３３として形成してもよい。
【００８２】
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２８ａに対して回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が２０リットル／分である。
【００８３】
次いで、図６に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２キャパシタ保護絶縁膜３３上に酸化シリコン膜を約１５００nmの厚さに形成し、その酸化シリコン膜を第２絶縁膜３５とする。
【００８４】
その後に、第２絶縁膜３５に対する脱水処理として、CVD装置を用いたN2Oプラズマ処理（熱処理）を行う。この場合、基板温度は３５０℃に設定され、処理時間は２分とされる。
【００８５】
このようなN2Oプラズマ処理により第２絶縁膜３５が脱水されると共に、第２絶縁膜３５の上面が窒化されて水分の再吸着を防止することができる。
【００８６】
次に、図７に示す断面構造を得るまでの工程について説明する。
【００８７】
まず、第２絶縁膜３５の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１窓３７ａを備えた第１レジストパターン３７を形成する。
【００８８】
次いで、この第１レジストパターン３７をマスクに用いながら、第２絶縁膜３５から下地絶縁膜２４までをドライエッチングすることにより、第１窓３７ａの下のこれらの絶縁膜に第１ホール３８ａを形成する。
【００８９】
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において行われる。そして、酸化シリコンよりなる第１、第２絶縁膜２５、３５と第１キャップ絶縁膜２６に対しては、エッチングガスとしてC4F8、O2、及びArの混合ガスが使用される。なお、場合によっては、これらのガスにCOガスを添加してもよい。また、アルミナよりなる第２キャパシタ保護絶縁膜３３もこのエッチングガスのスパッタ作用によってエッチングされる。
【００９０】
一方、窒化シリコンを含むバリア絶縁膜２３と酸窒化シリコンよりなる下地絶縁膜２４に対しては、エッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
【００９１】
このようなエッチングが終了後、第１レジストパターン３７は除去される。
【００９２】
次に、図８に示す断面構造を得るまでの工程について説明する。
【００９３】
まず、第１ホール３８ａの内面と第２絶縁膜３５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１ホール３８ａを完全に埋め込む。
【００９４】
その後に、第２絶縁膜３５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１ホール３８ａ内に第１導電性プラグ（導電体）４０として残す。
【００９５】
これらの導電性プラグのうち、セル領域Rcellに形成された第１導電性プラグ４０は、第１、第２ソース／ドレイン領域１９ａ、１９ｂと電気的に接続される。一方、ロジック回路領域Rlogicに形成された第１導電性プラグ４０は第３ソース／ドレイン領域１９ｃと電気的に接続される。そして、周辺回路領域Rperipheralに形成された第１導電性プラグ４０は配線１６と電気的に接続される。
【００９６】
なお、第１導電性プラグ４０ａを形成した後に、CVD装置を用いたN2Oプラズマ処理を第２絶縁膜３５に対して行い、第２絶縁膜３５の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を３５０℃、処理時間を２分とする条件で行われる。
【００９７】
ところで、第１導電性プラグ４０は、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【００９８】
そこで、次の工程では、図９に示すように、第１導電性プラグ４０が酸化するのを防止するために、第１導電性プラグ４０と第２絶縁膜３５のそれぞれの上面に、酸化防止絶縁膜４１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
【００９９】
次に、図１０に示す断面構造を得るまでの工程について説明する。
【０１００】
まず、酸化防止絶縁膜４１上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン４３とする。図示のように、上部電極２９ａと下部電極２７ａのそれぞれの上の第２レジストパターン４３には、ホール形状の第２、第３窓４３ａ、４３ｂが形成される。
【０１０１】
次いで、第２レジストパターン４３をマスクにしながら、酸化防止絶縁膜４１、第２絶縁膜３５及び第１、第２キャパシタ保護絶縁膜３１、３３をエッチングすることにより、上部電極２９ａの上に第２ホール３５ａを形成すると共に、下部電極２７ａのコンタクト領域上に第３ホール３５ｂを形成する。
【０１０２】
そして、第２レジストパターン４３を除去した後、ここまでの工程でキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２８ａに対して回復アニールを施す。このとき、酸素の流量は例えば２０リットル／分とされる。
【０１０３】
その後に、酸化防止絶縁膜４１をエッチバックして除去する。
【０１０４】
次に、図１１に示す断面構造を得るまでの工程について説明する。
【０１０５】
まず、第２絶縁膜３５と第１導電性プラグ４０のそれぞれの上面、及び第２、第３ホール３５ａ、３５ｂの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。
【０１０６】
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第２絶縁膜３５の上に第１金属配線４５を形成する。その第１金属配線４５のうち、キャパシタQの上に形成されたものは、上記の第１、第２ホール３５ａ、３５ｂを通じてそれぞれ上部電極２９ａ、下部電極２７ａと電気的に接続される。
【０１０７】
なお、第１、第２ホール３５ａ、３５ｂ内に形成された第１金属配線４５は、導電性プラグ（導電体）としての役割を担う。
【０１０８】
続いて、図１２に示すように、第１金属配線４５と第２絶縁膜３５とを覆う第３キャパシタ保護絶縁膜４６として、スパッタ法によりアルミナ膜を２０nmの厚さに形成する。
【０１０９】
この第３キャパシタ保護絶縁膜４６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜２８ａを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第３キャパシタ保護絶縁膜４６として形成してもよい。
【０１１０】
次いで、図１３に示すように、反応ガスとしてTEOSガスと酸素とを使用するプラズマCVD法により、第３キャパシタ保護絶縁膜４６上に酸化シリコン膜を形成し、この酸化シリコン膜を第３絶縁膜４８とする。この第３絶縁膜４８の膜厚は、例えば第１金属配線４５上で約２６００nmである。
【０１１１】
そして、第３絶縁膜４８の上面を平坦化すべくCMPにより該上面を研磨した後、基板温度約３５０℃、処理時間約４分の条件で、CVD装置内において第３絶縁膜４８の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第３絶縁膜４８は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
【０１１２】
次に、図１４に示すように、TEOSガスを使用するプラズマCVD法により、第３絶縁膜４８の上に第２キャップ絶縁膜４９として酸化シリコン膜を厚さ約１００nmに形成する。
【０１１３】
ここで、第３絶縁膜４８の上面には、CMPを行った際にCMP装置のパッドとの接触で発生した微細な傷（マイクロスクラッチ）が形成されているが、上記の第２キャップ絶縁膜４９はこの傷を埋め込んで平坦化する役割を担う。
【０１１４】
その後、この第２キャップ絶縁膜４９の上に、キャパシタ誘電体膜２８ａを還元性物質から保護するための第４キャパシタ保護絶縁膜５０として、水素や水分等の還元性物質に対するブロック性に優れたアルミナ膜を厚さ約２０nmに形成する。
【０１１５】
更に、第４キャパシタ保護絶縁膜５０の上に、TEOSガスを使用するプラズマCVD法により第１カバー絶縁膜５１として酸化シリコン膜を約１００nmの厚さに形成する。
【０１１６】
なお、第１カバー絶縁膜５１の脱水と水分の再吸着の防止のために、CVD装置内において第１カバー絶縁膜に対してN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えば基板温度３５０℃、処理時間２分の条件で行われる。
【０１１７】
次に、図１５に示す断面構造を得るまでの工程について説明する。
【０１１８】
まず、第１カバー絶縁膜５１の上にフォトレジストを塗布し、それを露光、現像することにより、第１金属配線４５の上にホール形状の第４窓５３ａを備えた第３レジストパターン５３を形成する。
【０１１９】
次いで、C4F8、Ar、及びO2の混合ガスをエッチングガスにする平行平板型プラズマエッチングチャンバ（不図示）を用い、第４窓５３ａの下の各絶縁膜４６、４８〜５１をエッチングすることにより、第１金属配線４５の上に第４ホール５４ａを形成する。
【０１２０】
このエッチングが終了後、第３レジストパターン５３は除去される。
【０１２１】
次に、図１６に示すように、基板温度を約２００℃に保持しながら、第４ホール５４ａの内面と第１カバー絶縁膜５１の上面にスパッタ法により窒化チタン膜を厚さ約１５０nmに形成し、それを第１グルー膜５６とする。
【０１２２】
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第１グルー膜５６の上に、第４ホール５４ａを完全に埋め込む厚さ、例えば約６５０nmの厚さのタングステン膜５７ａを形成する。
【０１２３】
次いで、図１７に示すように、上記のタングステン膜５７ａをエッチバックして第１カバー絶縁膜５１の上面から除去し、第４ホール５４ａ内のみに残す。これにより、第４ホール５４ａ内には、第１金属配線４５と電気的に接続され且つタングステンを主にして構成される第２導電性プラグ（導電体）５７が形成されたことになる。
【０１２４】
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
【０１２５】
次に、図１８に示す断面構造を得るまでの工程について説明する。
【０１２６】
まず、上記の第２導電性プラグ５７と第１グルー膜５６のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
【０１２７】
その後に、フォトリソグラフィによりこの金属積層膜と第１グルー膜５６とをパターニングして、これらの膜で構成される第２金属配線５８を第１カバー絶縁膜５１上に形成する。
【０１２８】
このパターニングでは、第１カバー絶縁膜５１上にエッチングの残膜を残さないために、上記の金属積層膜と第１グルー膜５６に対するエッチングをオーバーエッチとする。
【０１２９】
このようにオーバーエッチとしても、第４キャパシタ保護絶縁膜５０は第１カバー絶縁膜５１で覆われているので、上記のパターニングの際に第４キャパシタ保護絶縁膜５０がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第４キャパシタ保護絶縁膜５０の厚さを十分に維持でき、水素等の還元性物質を第４キャパシタ保護絶縁膜５０で効果的にブロックすることができる。
【０１３０】
続いて、図１９に示すように、第１カバー絶縁膜５１と第２金属配線５８のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第４絶縁膜６２とする。
【０１３１】
そして、第４絶縁膜６２の上面をCMP法により研磨して平坦化した後、基板温度３５０℃、処理時間４分の条件で第４絶縁膜６２に対してN2Oプラズマ処理を行うことにより、この第４絶縁膜６２を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【０１３２】
次に、図２０に示すように、既述の絶縁膜４９〜５１と同じようにして、第４絶縁膜６２の上に第３キャップ絶縁膜６３、第５キャパシタ保護絶縁膜６４、及び第２カバー絶縁膜６５を形成する。
【０１３３】
このうち、第３キャップ絶縁膜６３と第２カバー絶縁膜６５は、TEOSガスを使用するプラズマCVD法で形成され、その膜厚は約１００nmである。一方、第５キャパシタ保護絶縁膜６４は、スパッタ法で形成された厚さ約５０nmのアルミナ膜よりなる。
【０１３４】
なお、第３キャップ絶縁膜６３と第２カバー絶縁膜６５のそれぞれの成膜を終了した後に、これらの膜に対してN2Oプラズマ処理を行い、これらの絶縁膜を脱水してもよい。そのN2Oプラズマ処理は、例えば、基板温度を３５０℃として２分間行われる。
【０１３５】
次に、図２１に示すように、第２カバー絶縁膜６５の上にフォトレジストを塗布し、それを露光、現像することにより、第２金属配線５８の上にホール形状の第５窓６８ａを備えた第４レジストパターン６８を形成する。
【０１３６】
そして、平行平板型プラズマエッチングチャンバ内において、第４レジストパターン６８をマスクにしながら各絶縁膜６２〜６５をエッチングすることにより、第２金属配線５８上のこれらの絶縁膜に第５ホール６７ａを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
【０１３７】
このエッチングが終了後、第４レジストパターン６８は除去される。
【０１３８】
続いて、図２２に示すように、第５ホール６７ａの内面と第２カバー絶縁膜６５の上面に、第２グルー膜７０としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２グルー膜７０の上にCVD法でタングステン膜７１ａを形成し、このタングステン膜７１ａで第５ホール６７ａを完全に埋め込む。そのタングステン膜７１ａは、例えば約６５０nmの厚さに形成される。
【０１３９】
次に、図２３に示すように、第２カバー絶縁膜６５の上の余分なタングステン膜７１ａをエッチバックして除去し、第５ホール６７ａ内にのみタングステン膜７１ａを第３導電性プラグ（導電体）７１として残す。なお、エッチバックに代えて、CMP法でタングステン膜７１ａを除去するようにしてもよい。
【０１４０】
次に、図２４に示す断面構造を得るまでの工程について説明する。
【０１４１】
まず、第２グルー膜７０と第３導電性プラグ７１のそれぞれの上面に、下から厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１５０nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第２グルー膜７０とをパターニングして、セル領域Rcellに第３金属配線７２を形成すると共に、パッド領域Rpadにボンディングパッド７２ａを形成する。
【０１４２】
次に、図２５に示す断面構造を得るまでの工程について説明する。
【０１４３】
まず、第２カバー絶縁膜６５と第３金属配線７２のそれぞれの上に、第１パッシベーション膜７５を構成する絶縁膜としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。
【０１４４】
なお、第１パッシベーション膜７５に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が３５０℃、処理時間が２分である。
【０１４５】
更に、この第１パッシベーション膜７５上に、第２パッシベーション膜７６として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
【０１４６】
そして、これら第１、第２パッシベーション膜７５、７６を選択的にドライエッチングして、パッド領域Rpadのボンディングパッド７２ａが露出する第６ホール７６ａを形成する。
【０１４７】
次いで、シリコン基板１０の上側全面に、感光性ポリイミドを約３μmの厚さに形成し、ポリイミド塗膜よりなる保護層７７を形成する。次に、保護層７７を露光、現像し、ボンディングパッド７２ａが露出する第７ホール７７ａを保護層７７に形成する。その後に、基板温度３１０℃、N2流量１００リットル／分、処理時間４０分の条件で保護層７７を熱硬化する。
【０１４８】
図２６は、ここまでの工程を終了した後のシリコン基板１０の拡大平面図である。
【０１４９】
図２６に示されるように、シリコン基板１０には複数のチップ領域Rcが画定されており、その各々に既述の周辺回路領域Rperipheral、ロジック回路領域Rlogic、セル領域Rcell、パッド領域Rpadが更に画定される。また、これらの領域以外にも、チップ領域Rcには、セル領域Rcellへの信号の入出力を制御するセル周辺回路領域Rcell peripheralも画定される。
【０１５０】
そして、本実施形態では、既述のバリア絶縁膜２３が、チップ領域Rcの全面に形成される。
【０１５１】
但し、バリア絶縁膜２３の平面レイアウトはこれに限定されない。例えば、シリコン基板１０側からキャパシタQに侵入する水分をブロックできるのなら、図２７のように、セル領域Rcellのみにバリア絶縁膜２３を形成してもよい。
【０１５２】
このようにセル領域Rcellのみに選択的にバリア絶縁膜２３を形成するには、図２（ａ）に示したイオン注入工程において、セル領域Rcell以外の領域を覆うレジストパターン（不図示）を第１絶縁膜２５の上に形成し、そのレジストパターンをマスクにしてセル領域Rcellのみに選択的に窒素をイオン注入するようにすればよい。
【０１５３】
この後は、各チップ領域Rcの間のスクライブ領域に沿ってシリコン基板１０をダイシングすることにより、シリコン基板１０から複数の半導体チップ（半導体装置）を切り出し、本実施形態の主要工程を終了する。
【０１５４】
以上説明した本実施形態によれば、図２（ａ）、（ｂ）を参照して説明したように、第１絶縁膜２５に窒素をイオン注入して不純物層２２を形成した後、その不純物層２２をアニールして、水素や水分の侵入を阻止するバリア絶縁膜２３とした。
【０１５５】
このようにして形成されたバリア絶縁膜２３は、主に窒化シリコンで構成されるため、エッチングガスとの化学反応によってエッチングすることができ、化学反応によるエッチングが困難なアルミナ膜よりもエッチングし易い。そのため、図７で説明した第１ホール３８ａをエッチングで形成する際に第１ホール３８ａの断面形状が崩れ難くなると共に、アルミナ膜に起因した反応生成物も発生しなくなり、第１〜第３ソース／ドレイン領域１９ａ〜１９ｃ等の導電パターンと第１ホール３８ａ内に形成される第１導電性プラグ４０（図８参照）とのコンタクト抵抗が安定し、ひいては半導体装置の歩留まりが向上する。
【０１５６】
更に、バリア絶縁膜２３をCVD法やスパッタ法で形成したのでは、下部電極２７ａのパターニング時にエッチングがバリア絶縁膜２３に及んで該バリア絶縁膜２３が膜減りするのを防止するために、第１、第２カバー絶縁膜５１、６５等のようなカバー絶縁膜をバリア絶縁膜２３の上面に形成する必要があるが、本実施形態のようにイオン注入を利用して第１絶縁膜２５の膜中にバリア絶縁膜２３を形成することで、バリア絶縁膜２３上の第１絶縁膜２５が上記のカバー絶縁膜の役割を果たすので、バリア絶縁膜２３の上面にカバー絶縁膜を形成する必要がないうえ、そのカバー絶縁膜を脱水するためのN2Oプラズマ処理も省け、N2Oプラズマ処理による工程数の増大とデバイスへのダメージを防ぐことが可能となる。
【０１５７】
なお、上記では、不純物層２２を形成するために、図２（ｂ）の工程において窒素をイオン注入したが、窒素に代えて炭素やフッ素をイオン注入するようにしてもよい。これについては、後述の各変形例や各実施形態でも同様である。
【０１５８】
このうち、炭素を含む不純物層２２をアニールにより改質してなるバリア絶縁膜２３は、上記のような窒化シリコンで主に構成されるバリア絶縁膜２３と同様に水分の阻止能力に優れている。
【０１５９】
また、フッ素を含む不純物層２２をアニールにより改質してなるバリア絶縁膜２３は、自身が水分を吸湿することで、水分の浸透を防止する機能を有する。
【０１６０】
そして、本実施形態ではFeRAMに対してバリア絶縁膜２３を適用したが、他の半導体装置にバリア絶縁膜２３を適用しても、耐湿性の高い半導体装置を得ることができる。これについては後述の第２〜第４実施形態でも同様である。
【０１６１】
更に、上記した本実施形態では、第１絶縁膜２５の膜中にバリア絶縁膜２３を形成したが、バリア絶縁膜２３の形成部位はこれに限定されず、以下のような本実施形態の第１〜５変形例のような部位にバリア絶縁膜２３を形成してもよい。なお、これらの変形例におけるバリア絶縁膜２３の形成方法は上記と同様なので、以下では形成方法については省略する。
【０１６２】
第１変形例
図２８は、本実施形態の第１変形例に係る半導体装置の断面図である。
【０１６３】
本変形例では、上記のバリア絶縁膜２３を、第２絶縁膜３５の所定の深さに形成する。これによれば、上部電極２９ａや下部電極２７ａ等の導電パターンの上に形成される第２、第３ホール３５ａ、３５ｂをエッチングにより形成する際、窒化シリコンを含むバリア絶縁膜２３に対するエッチングガスとしてCHF3、O2、及びArの混合ガスを使用することで、これらのホール３５ａ、３５ｂを容易に形成することができ、第１金属配線４５とこれらの電極２７ａ、２９ａとのコンタクト抵抗が安定する。
【０１６４】
また、このようにキャパシタQの上方にバリア絶縁膜２３を形成することで、大気中に含まれる水分がキャパシタQの上方からキャパシタ誘電体膜２８ａに侵入するのを効果的に防止することができる。
【０１６５】
更に、キャパシタQの上方にCVD法によりバリア絶縁膜２３を形成したのでは、バリア絶縁膜２３の成膜雰囲気に含まれる水素によってキャパシタ誘電体膜２８ａが還元されて劣化する恐れがあるが、本例では窒素のイオン注入とアニールによりバリア絶縁膜２３を形成するため、このようにキャパシタ誘電体膜２８ａが劣化する恐れが無い。これについては、後述の第２〜第５変形例でも同様である。
【０１６６】
但し、本変形例のようにキャパシタQの上方にバリア絶縁膜２３を形成する場合は、不純物層２２（図２（ａ）参照）をアニールしてバリア絶縁膜２３に改質する際の基板温度が高すぎると、アニール時の熱によってキャパシタ誘電体膜２８ａが劣化する恐れがあるので、本変形例では上記の基板温度を４５０℃〜５００℃程度の低温とするのが好ましい。
【０１６７】
第２変形例
図２９は、本実施形態の第２変形例に係る半導体装置の断面図である。
【０１６８】
本変形例では、バリア絶縁膜２３を、第１絶縁膜２５と第２絶縁膜３５のそれぞれの所定の深さに形成する。
【０１６９】
このようにバリア絶縁膜２３を二層形成することで、一層しか形成しない場合よりも水分のバリア性を向上させることができる。
【０１７０】
第３変形例
図３０は、本実施形態の第３変形例に係る半導体装置の断面図である。
【０１７１】
本変形例では、バリア絶縁膜２３を、第３絶縁膜４８の所定の深さに形成する。この場合、エッチングにより第４ホール５４ａを形成する工程（図１５）において、窒化シリコン用のエッチングガス、例えば既述のCHF3、O2、及びArの混合ガスを使用することでバリア絶縁膜２３を容易に開口することができ、第１金属配線４５等の導電パターンと第２導電性プラグ５７とのコンタクト抵抗が安定する。
【０１７２】
また、本例では、バリア絶縁膜２３により水分や水素の侵入が阻止されるので、還元性物質の侵入を防止するための第４キャパシタ保護絶縁膜５０（図１８参照）が不要になると共に、該第４キャパシタ保護絶縁膜５０の形成前に第３絶縁膜４８のマイクロスクラッチを埋め込むための第２キャップ絶縁膜４９も不要となる。
【０１７３】
更に、第２金属配線５８のパターニングの際（図１８）、エッチングがバリア絶縁膜２３に及ぶのがバリア絶縁膜２３上の第３絶縁膜４８によって防止されるので、そのエッチングを吸収する目的で形成する第１カバー絶縁膜５１も不要となる。
【０１７４】
このように、本変形例では、各膜４９〜５１が不要となることで、工程数の簡略化を図ることが可能となる。
【０１７５】
なお、本変形例のように第１金属配線４５の上方にバリア絶縁膜２３を形成する場合は、不純物層２２をアニールしてバリア絶縁膜２３に改質する際の基板温度が高すぎると、融点の低いアルミニウムを主にして構成される第１金属配線４５がアニールによって劣化する恐れがあるので、本変形例では上記の基板温度を４５０℃〜５００℃程度の低温とするのが好ましい。これについては後述の第４、第５変形例でも同様である。
【０１７６】
第４変形例
図３１は、本実施形態の第４変形例に係る半導体装置の断面図である。
【０１７７】
本変形例では、バリア絶縁膜２３を、第４絶縁膜６２の所定の深さに形成する。このようにすると、第５ホール６７ａを形成する際に窒化シリコンを含むバリア絶縁膜２３をエッチングして開口する必要があるが、そのエッチングは上記のCHF3、O2、及びArの混合ガスをエッチングガスに用いることで容易に行うことができ、第３導電性プラグ７１と第２金属配線５８等の導電パターンとのコンタクト抵抗を安定化することが可能となる。
【０１７８】
また、第３変形例と同様の理由により、第３キャップ絶縁膜、第５キャパシタ保護絶縁膜６４、及び第２カバー絶縁膜６５（図２４参照）も省くことができる。
【０１７９】
第５変形例
図３２は、本実施形態の第５変形例に係る半導体装置の断面図である。
【０１８０】
本変形例では、バリア絶縁膜２３を、第１パッシベーション膜７５の所定の深さに形成する。
【０１８１】
このように、第１〜第４絶縁膜２５、３５、４８、６２よりも大気に近い第１パッシベーション膜７５の膜中にバリア絶縁膜２３を形成することで、第１〜第４絶縁膜２５、３５、４８、６２が吸湿するのをバリア絶縁膜２３によって防止し易くなり、強誘電体キャパシタQの水分劣化を抑制し易くなる。
【０１８２】
また、このような構成としても、ボンディングパッド７２ａが露出する第６ホール７６ａをエッチングにより形成する際（図２５）、上記のCHF3、O2、及びArの混合ガスをエッチングガスに用いることで、窒化シリコンを含むバリア絶縁膜２３は容易に形成され得る。
【０１８３】
（２）第２実施形態
次に、本発明の第２実施形態に係る半導体装置について、その製造工程を追いながら説明する。
【０１８４】
第１実施形態では、一つの絶縁膜の膜中に一つのバリア絶縁膜を形成したが、本実施形態では一つの絶縁膜の膜中に二つのバリア絶縁膜を形成する。
【０１８５】
図３３〜図３６は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１８６】
この半導体装置を製造するには、まず、第１実施形態で説明した図１〜図６の工程を行うことにより、図３３に示す断面構造を得る。但し、本実施形態では、第１絶縁膜２５の膜中にバリア絶縁膜２３を形成しない。
【０１８７】
次に、図３４に示すように、加速エネルギを変えて窒素のイオン注入を二回行うことにより、第２絶縁膜３５の深さの異なる部分に二層の不純物層２２を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では一回目のイオン注入を加速エネルギ２５keV、ドーズ量１×１０15cm-2の条件で行い、二回目のイオン注入を加速エネルギ２５keV〜５０keV、ドーズ量１×１０15cm-2の条件で行う。
【０１８８】
このような加速エネルギによれば、一回目のイオン注入により第２絶縁膜２５の表面から約２０nmの深さに不純物濃度のピークを有する不純物層２２が形成されると共に、二回目のイオン注入により１００〜２００nmの深さに不純物層２２が形成される。
【０１８９】
次いで、図３５に示すように、アルゴンや窒素等の不活性ガスの雰囲気中で不純物層２２に対してアニールを行い、不純物層２２内の窒素を第２絶縁膜３５内のシリコンと反応させ、二層の不純物層２２のそれぞれを窒化シリコンを含むバリア絶縁膜２３に改質する。
【０１９０】
このアニールは、キャパシタ誘電体膜２８ａへの熱ダメージを低減するために、なるべく低い温度、例えば４５０℃〜５００℃程度の基板温度で行うのが好ましい。また、アニール時間も特に限定されないが、縦型若しくは横型の熱炉を用いる場合は、アニール時間は約３０〜６０分とされる。更に、アニール装置としてRTA装置を用いると、アニール時間を２〜２０秒程度の短時間とすることができるので、キャパシタ誘電体膜２８ａへの熱ダメージを低減し易くなる。
【０１９１】
この後は、第１実施形態で説明した図７〜図２５の工程を行うことにより、図３６に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０１９２】
以上説明した本実施形態によれば、図３４及び図３５を参照して説明したように、加速エネルギを変えて第２絶縁膜３５に窒素を二回イオン注入して二層の不純物層２２を形成し、その後この不純物層２２をアニールして窒化シリコンを含む二層のバリア絶縁膜２３を形成した。
【０１９３】
このように二層のバリア絶縁膜２３を形成することで、バリア絶縁膜２３を一層だけする場合よりも水分のバリア性が向上し、強誘電体キャパシタQ等の素子が水分によって劣化するのを防止し易くなる。
【０１９４】
なお、バリア絶縁膜２３の数は二層に限定されず、窒素のイオン注入を３回以上行ってバリア絶縁膜２３を３層以上形成してもよい。
【０１９５】
また、このバリア層２３の形成部位も第２絶縁膜３５の膜中に限定されず、以下の変形例におけるような部位にバリア層２３を形成してもよい。
【０１９６】
第１変形例
図３７は、本実施形態の第２変形例に係る半導体装置の断面図である。
【０１９７】
本比較例では、第３絶縁膜４８の所定の深さに二層のバリア絶縁膜２３を形成する。このように第２絶縁膜３５よりも大気に近い第３絶縁膜４８にバリア絶縁膜２３を形成することで、大気中の水分がキャパシタQに到達するのをバリア絶縁膜２３によって効果的に阻止し易くなる。
【０１９８】
第２変形例
図３８は、本実施形態の第３比較例に係る半導体装置の断面図である。
【０１９９】
本比較例では、第３絶縁膜４８よりも更に大気に近い第４絶縁膜６２の所定の深さに二層のバリア絶縁膜２３を形成する。これにより、上記した第１、第２変形例よりもキャパシタQから離れた部分においてバリア絶縁膜２３で水分の侵入を阻止することができ、水分によるキャパシタQの劣化を防止し易くなる。
【０２００】
（３）第３実施形態
第１実施形態では、図２（ａ）を参照して説明したように、第１導電性プラグ４０（図９参照）の形成前に不純物層２２を形成したが、導電性プラグと不純物層２２のそれぞれの形成工程の順序はこれに限定されない。本実施形態では、以下に説明するように、これらの工程順を逆にする。
【０２０１】
図３９〜図５０は、本実施形態に係る半導体装置の製造途中の断面図である。
【０２０２】
この半導体装置を製造するには、まず、第１実施形態で説明した図１（ａ）、（ｂ）の工程を行う。
【０２０３】
次いで、図３９に示すように、第１絶縁膜２５の上にフォトレジストを塗布し、それを露光、現像することにより、第１〜第３ソース／ドレイン領域１９ａ〜１９ｃや配線１６等の導電パターン上に第１窓３０ａを備えた第１レジストパターン３０を形成する。
【０２０４】
次いで、その第１レジストパターン３０をマスクにしながら下地絶縁膜２４と第１絶縁膜２５とをエッチングすることにより、これらの絶縁膜に第１ホール３４ａを形成する。このエッチングでは、酸化シリコンよりなる第１絶縁膜２５に対するエッチングガスとしてC4F8、O2、及びArの混合ガスが使用され、酸窒化シリコンよりなる下地絶縁膜２４に対するエッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
【０２０５】
次に、図４０に示す断面構造を得るまでの工程について説明する。
【０２０６】
まず、第１ホール３４ａの内面と第１絶縁膜２５の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１ホール３４ａを完全に埋め込む。
【０２０７】
その後に、第１絶縁膜２５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１ホール３４ａ内に第１導電性プラグ３６として残す。
【０２０８】
続いて、図４１に示すように、第１絶縁膜２５に窒素をイオン注入することにより、第１絶縁膜２５の所定の深さに窒素を含む不純物層２２を形成する。そのイオン注入の条件として、例えば、加速エネルギ５keV、ドーズ量１×１０15cm-2を採用する。
【０２０９】
次いで、図４２に示すように、縦型若しくは横型の熱炉において基板温度を８００℃〜１０００℃として不純物層２２をアニールすることにより、不純物層２２内の窒素と第１絶縁膜２５内のシリコンとを反応させ、窒化シリコンを含むバリア絶縁膜２３を形成する。
【０２１０】
ここで、非常に酸化され易いタングステンを含む第１導電性プラグ３６が酸化してコンタクト不良が発生するのを防止するため、このアニールは、酸素が排除されたアルゴンや窒素等の不活性ガスの雰囲気中で行うが好ましい。
【０２１１】
次に、図４３に示す断面構造を得るまでの工程について説明する。
【０２１２】
まず、スパッタ装置をRFプラズマ処理装置として代用し、そのスパッタ装置内においてアルゴンガスに高周波電力を印加することによりアルゴンプラズマを発生させる。そして、上記の第１導電性プラグ３６の上面をこのアルゴンプラズマに曝して数nmだけ削ることにより、該上面に付着している酸化物を除去し、該上面を清浄化する。
【０２１３】
なお、スパッタ装置に付属しているRFプラズマ前処理装置やプラズマエッチング装置のように、シリコン基板１０にバイアス電圧が印加される装置でこのプラズマ処理を行ってもよい。
【０２１４】
続いて、第１導電性プラグ３６と第１絶縁膜２５のそれぞれの上に、第１導電性プラグ３６の酸化を防止するための酸化防止絶縁膜３９としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
【０２１５】
次いで、第１実施形態で説明した図３（ａ）〜図５（ａ）の工程を行うことにより、図４４に示すように、酸化防止絶縁膜３９の上にアルミナ膜２０とキャパシタQとを形成する。
【０２１６】
なお、第１実施形態で説明した第１キャップ絶縁膜２６は酸化防止絶縁膜３９が兼ねるので、本実施形態では第１キャップ絶縁膜２６は不要である。
【０２１７】
次に、第１実施形態で説明した図５（ｂ）〜図６の工程を行うことにより、図４５に示すように、キャパシタQの上に第２キャパシタ保護絶縁膜３３と第２絶縁膜３５とを順に形成する。
【０２１８】
続いて、図４６に示すように、第２絶縁膜３５の上にフォトレジストを塗布し、それを露光、現像することにより、上部電極２９ａと下部電極２７ａのそれぞれの上にホール形状の第２、第３窓４３ａ、４３ｂを備えた第２レジストパターン４３を形成する。
【０２１９】
そして、この第２レジストパターン４３をマスクにし、第２絶縁膜３５及び第１、第２キャパシタ保護絶縁膜３１、３３をエッチングすることにより、上部電極２９ａの上に第２ホール３５ａを形成すると共に、下部電極２７ａのコンタクト領域上に第３ホール３５ｂを形成する。
【０２２０】
この後に、第２レジストパターン４３は除去される。
【０２２１】
次に、図４７に示す断面構造を得るまでの工程について説明する。
【０２２２】
まず、第１導電性プラグ３６の上に第４窓３９ａを備えた第３レジストパターン３９を第２絶縁膜３５の上に形成する。
【０２２３】
そして、この第３レジストパターン３９をマスクにしながら、エッチングガスとしてC4F8、O2、及びArの混合ガスを用い、酸化シリコンよりなる第２絶縁膜３５をドライエッチングすると共に、このエッチングガスのスパッタ作用によってアルミナよりなる第２キャパシタ保護絶縁膜３３をエッチングする。
【０２２４】
更に、エッチングガスをCHF3、O2、及びArの混合ガスに切り替え、酸窒化シリコンよりなる酸化防止絶縁膜３９をドライエッチングする。
【０２２５】
このようなエッチングにより、第１導電性プラグ３６の上の各絶縁膜３３、３５、３９に、第１導電性プラグ３６の上面が露出する第４ホール３５ｃが形成される。
【０２２６】
そして、このエッチングを終了後、第３レジストパターン３９を除去する。
【０２２７】
次に、図４８に示す断面構造を得るまでの工程について説明する。
【０２２８】
まず、第２〜第４ホール３５ａ〜３５ｃの内面と第２絶縁膜３５の上面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約１５０nmに形成する。
【０２２９】
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、このグルー膜５６の上にタングステン膜を形成し、このタングステン膜で各ホール３５ａ〜３５ｃを完全に埋め込む。
【０２３０】
そして、第２絶縁膜３５の上面の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２〜第４ホール３５ａ〜３５ｃ内に第２導電性プラグ４２として残す。
【０２３１】
このようにして形成された第２導電性プラグ４２のうち、キャパシタQの上に形成されたものは、下部電極２７ａや上部電極２９ａと電気的に接続される。
【０２３２】
一方、第１導電性プラグ３６の上に形成された第２導電性プラグ４２は、第１導電性プラグ３６を介して第１〜第３ソース／ドレイン領域１９ａ〜１９ｃや配線１６と電気的に接続される。
【０２３３】
このように第１、第２導電性プラグ３６、４２を二段にした構造は、via to via構造と呼ばれる。via to via構造では、各導電性プラグ３６、４２が埋め込まれる第１、第４ホール３４ａ、３５ｃを別々に形成するため、これらのホールを一括エッチングにより形成する場合よりも各ホール３４ａ、３５ｃのエッチングが容易となる。
【０２３４】
更に、これらのホール３４ａ、３５ｃを一括エッチングにより形成したのでは、各ホール３４ａ、３５ｃの全体としてのアスペクト比が大きくなって導電性プラグの埋め込みが困難となるが、via to via構造では各ホール３４ａ、３５ｃのそれぞれのアスペクト比を小さくできるので、第１、第２導電性プラグ３６、４２の埋め込みが容易となる。
【０２３５】
続いて、図４９に示すように、第２導電性プラグ４２と第２絶縁膜３５のそれぞれの上に金属積層膜を形成した後、フォトリソグラフィによりこの金属積層膜をパターニングして第１金属配線４５を形成する。その金属積層膜として、例えば、窒化チタン膜、銅含有アルミニウム膜、及び窒化チタン膜をこの順にスパッタ法で形成する。
【０２３６】
この後は、第１実施形態で説明した図１２〜図２５の工程を行うことにより、図５０に示されるような本実施形態に係る半導体装置の基本構造を完成させる。
【０２３７】
以上説明した本実施形態では、図４１を参照して説明したように、第１導電性プラグ３６を形成した後に、第１絶縁膜２５に窒素をイオン注入して不純物層２２を形成し、その不純物層２２をアニールしてバリア絶縁膜２３とした。
【０２３８】
これによれば、第１導電性プラグ３６が埋め込まれる第１ホール３４ａをエッチングにより形成する際（図３９）、第１ホール３４ａがバリア絶縁膜２３を貫通しないので、エッチングガスをバリア絶縁膜２３用のガスに切り替える必要がなくなり、工程の簡略化を図ることができる。
【０２３９】
（４）第４実施形態
第１〜第３実施形態では、プレーナ型のFeRAMにバリア絶縁膜２３を形成した。これに対し、本実施形態では、微細化に有利なスタック型のFeRAMにバリア絶縁膜を形成する。図５１〜図６５は、本実施形態に係る半導体装置の製造途中の断面図である。
【０２４０】
なお、以下では、セル領域Rcellとパッド領域Rpadのみを図示して説明する。
【０２４１】
最初に、図５１（ａ）に示す断面構造を得るまでの工程について説明する。
【０２４２】
まず、n型又はp型のシリコン基板１０１表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜１０２とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜１０２を形成してもよい。
【０２４３】
次いで、シリコン基板１０１の活性領域にp型不純物を導入してpウェル１０３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１０４となる熱酸化膜を形成する。
【０２４４】
続いて、シリコン基板１０１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極１０５を形成する。
【０２４５】
pウェル１０３上には、上記の２つのゲート電極１０５が間隔をおいて平行に配置され、それらのゲート電極１０５はワード線の一部を構成する。
【０２４６】
次いで、ゲート電極１０５をマスクにするイオン注入により、ゲート電極１０５の横のシリコン基板１０１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション１０６ａ、１０６ｂを形成する。
【０２４７】
その後に、シリコン基板１０１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１０５の横に絶縁性サイドウォール１０７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【０２４８】
続いて、絶縁性サイドウォール１０７とゲート電極１０５をマスクにしながら、シリコン基板１０１にn型不純物を再びイオン注入することにより、二つのゲート電極１０５の側方のシリコン基板１の表層に第１、第２ソース／ドレイン領域１０８ａ、１０８ｂを形成する。
【０２４９】
次に、シリコン基板１０１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１０１上に高融点金属シリサイド層１０９を形成する。その高融点金属シリサイド層１０９はゲート電極１０５の表層部分にも形成され、それによりゲート電極１０５が低抵抗化されることになる。
【０２５０】
その後、素子分離絶縁膜１０２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【０２５１】
ここまでの工程により、シリコン基板１０１の活性領域には、ゲート絶縁膜１０４、ゲート電極１０５、及び第１、第２ソース／ドレイン領域１０８ａ、１０８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【０２５２】
続いて、図５１（ｂ）に示すように、プラズマCVD法によりシリコン基板１０１の上側全面に酸窒化シリコン膜を厚さ約８０nmに形成し、それを下地絶縁膜１１０とする。次いで、この下地絶縁膜１１０の上に、TEOSガスを使用するプラズマCVD法により第１絶縁膜１１１として酸化シリコン膜を厚さ約１１００nmに形成する。
【０２５３】
そして、上記の第１絶縁膜１１１の上面をCMP法により研磨して平坦化する。このCMPの結果、第１絶縁膜１１１の厚さは、シリコン基板１０１の平坦面上で約８００nmとなる。
【０２５４】
次いで、図５２（ａ）に示すように、例えば加速エネルギ５keV、ドーズ量１×１０15cm-2の条件で、第１絶縁膜１１１の所定の深さ、例えば表面から２０nmの深さに窒素をイオン注入することにより、不純物として窒素を含んだ不純物層１１４を形成する。
【０２５５】
次に、図５２（ｂ）に示すように、縦型若しくは横型の熱炉を用いて、アルゴンや窒素等の不活性ガスの雰囲気中で基板温度を８００℃〜１０００℃とし、不純物層１１４に対してアニールを行う。このようなアニールにより、不純物層１１４内の窒素と第１絶縁膜１１１内のシリコンとが反応し、水分バリア性に優れた窒化シリコンを含むバリア絶縁膜（不純物含有絶縁膜）１１５が形成される。
【０２５６】
続いて、図５３（ａ）に示すように、第１ソース／ドレイン領域１０８ａの上方に第１窓１１６ａを備えた第１レジストパターン１１６を第１絶縁膜１１１上に形成する。
【０２５７】
そして、この第１レジストパターン１１６をマスクにしながら第１絶縁膜１１１、バリア絶縁膜１１５、及び下地絶縁膜１１０をドライエッチングすることにより、これらの絶縁膜に第１ホール１１１ａを形成する。
【０２５８】
このドライエッチングは、不図示の平行平板型プラズマエッチング装置において行われる。そして、酸化シリコンよりなる第１絶縁膜１１１に対しては、エッチングガスとしてC4F8、O2、及びArの混合ガスが使用される。なお、場合によっては、これらのガスにCOガスを添加してもよい。
【０２５９】
一方、窒化シリコンを含むバリア絶縁膜１１５と酸窒化シリコンよりなる下地絶縁膜１１０に対しては、エッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
【０２６０】
このようなエッチングが終了後、第１レジストパターン３７は除去される。
【０２６１】
次に、図５３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２６２】
まず、第１絶縁膜１１１の上面と第１ホール１１１ａの内面とに、スパッタ法により厚さ約３０nmのチタン膜と厚さ約５０nmの窒化チタン膜とを順に形成し、これら膜をグルー膜とする。
【０２６３】
更に、六フッ化タングステンガスを使用するCVD法を用いて、このグルー膜上にタングステン膜を形成し、このタングステン膜により第１ホール１１１ａを完全に埋め込む。
【０２６４】
そして、第１絶縁膜１１１上の余分なグルー膜とタングステン膜とを研磨して除去し、これらの膜を第１ホール１１１ａ内に第１導電性プラグ１１３ａとして残す。
【０２６５】
ここで、タングステンを主にして構成される第１導電性プラグ１１３ａは、酸素に触れると容易に酸化してコンタクト不良を起こし易い。
【０２６６】
そこで、第１導電性プラグ１１３ａと第１絶縁膜１１１のそれぞれの上面に酸化防止絶縁膜１１２として酸窒化シリコン膜を形成し、この酸化防止絶縁膜１１２により第１導電性プラグ１１３ａを酸素雰囲気から保護する。
【０２６７】
続いて、図５４（ａ）に示すように、第２ソース／ドレイン領域１０８ｂの上方に第２窓１１７ａを備えた第２レジストパターン１１７を酸化防止絶縁膜１１２上に形成する。
【０２６８】
そして、不図示の平行平板型プラズマエッチング装置を用い、この第２レジストパターン１１７をマスクにして酸化防止絶縁膜１１２、第１絶縁膜１１１、バリア絶縁膜１１５、及び下地絶縁膜１１０をエッチングすることにより、これらの絶縁膜に第２ホール１１１ｂを形成する。
【０２６９】
第１ホール１１１ａのエッチング（図５３（ａ））と同様に、このエッチングでも、酸化シリコンよりなる第１絶縁膜１１１のエッチングガスとしてC4F8、O2、及びArの混合ガスが使用される。そして、酸窒化シリコンよりなる酸化防止絶縁膜１１２と下地絶縁膜１１０、及び窒化シリコンを含むバリア絶縁膜１１５に対しては、エッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
【０２７０】
このエッチングが終了後、第２レジストパターン１１７は除去される。
【０２７１】
次に、図５４（ｂ）に示すように、第１導電性プラグ１１３ａの形成方法と同じ方法を採用し、第２ホール１１１ｂ内に第２導電性プラグ１１３ｂを形成する。
【０２７２】
次いで、図５５（ａ）に示すように、第２導電性プラグ１１３ｂと酸化防止絶縁膜１１２の上面に、DCスパッタ法によりイリジウム膜を厚さ約２００nmに形成し、そのイリジウム膜を第１導電膜１２１とする。そのイリジウム膜の成膜条件は特に限定されないが、本実施形態では、スパッタガスとしてアルゴンガスを使用し、チャンバ内圧力を約０．１１Pa、DCパワーを０．５kW、成膜時間を３３５秒、基板温度５００℃とする。
【０２７３】
更に、第１導電膜１２１の上に、MOCVD法により強誘電体膜１２２としてPZT膜を厚さ約１２０nmに形成する。そのMOCVD法では、例えば、テトラヒドロフラン(THF: C4H8O)の流量を０．４７４ml／分、THF中にPb(DPM)2を０．３mol／lの濃度で溶解してなるPb原料の流量を０．３２６ml／分、THF中にZr(dmhd)4を０．３mol／lの濃度で溶解してなるZr原料の流量を０．２ml／分、THF中にTi(O-iPr)2(DPM)2を０．３mol／lの濃度で溶解してなるZr原料の流量を０．２ml／分とする。また、成膜圧力は約５Torr、基板温度は約６２０℃、成膜時間は約６２０秒である。
【０２７４】
なお、強誘電体膜１２２の成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。更に、強誘電体膜１２２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZT、或いはその他の金属酸化物強誘電体で強誘電体膜１２２を構成してもよい。
【０２７５】
次いで、強誘電体膜１２２の上に、スパッタ法により酸化イリジウム膜を２００nmの厚さに形成し、それを第２導電膜１２３とする。
【０２７６】
その後に、第２導電膜１２３の形成時に強誘電体膜１２２が受けたダメージを回復させるために、酸素含有雰囲気となっているファーネス内において基板温度５００℃、処理時間６０分間の条件で回復アニールを行う。
【０２７７】
続いて、図５５（ｂ）に示すように、キャパシタ上部電極形状のハードマスク（不図示）をエッチングマスクにしながら、第１導電膜１２１、強誘電体膜１２２、及び第２導電膜１２３を一括してドライエッチングすることにより、下部電極１２１ａ、キャパシタ誘電体膜１２２ａ、及び上部電極１２３ａを順に積層してなるキャパシタQを形成する。そのドライエッチングでは、例えば、ハロゲンガスを含むエッチングガスが使用される。
【０２７８】
次に、図５６（ａ）に示すように、シリコン基板１０１の上側全面に、例えばTMA（トリメチルアルミニウム）とO3との混合ガスを使用するALD(Atomic Layer Deposition)法により、厚さ約２０nmのアルミナ膜を形成し、このアルミナ膜を第１キャパシタ保護絶縁膜１４０とする。
【０２７９】
この第１キャパシタ保護絶縁膜１４０は、水素等の還元性物質をブロックし、キャパシタ誘電体膜１２２ａが還元されて劣化するのを防止するように機能する。
【０２８０】
その後に、ここまでの工程でキャパシタ誘電体膜１２２ａが受けたダメージを回復させるための回復アニールを行う。その回復アニールは、ファーネスを使用し、酸素含有雰囲気中において基板温度を約５６０℃として行われる。
【０２８１】
続いて、図５６（ｂ）に示すように、例えばTEOSガスを使用するプラズマCVD法におより、第１キャパシタ保護絶縁膜１４０の上に酸化シリコン膜を形成し、その酸化シリコン膜を第２絶縁膜１４１とする。
【０２８２】
この後に、CMP法により第２絶縁膜１４１の上面を研磨して平坦化する。このCMPにより、第２絶縁膜１４１の厚さは、上部電極１２３ａ上で約３００nmとなる。
【０２８３】
次いで、図５７（ａ）に示すように、還元性物質からキャパシタ誘電体膜１２２ａを保護するための第２キャパシタ保護絶縁膜１４２として、第２絶縁膜１４１の上にアルミナ膜をスパッタ法で厚さ約４０nmに形成する。
【０２８４】
なお、この第２キャパシタ保護絶縁膜１４２を形成する前に、第２絶縁膜１４１に対してN2Oプラズマ処理を行い、第２絶縁膜１４１を脱水してもよい。
【０２８５】
続いて、図５７（ｂ）に示すように、TEOSガスを使用するプラズマCVD法により、第２キャパシタ保護絶縁膜１４２の上に第１カバー絶縁膜１４３として酸化シリコン膜を形成する。
【０２８６】
次に、図５８（ａ）に示す断面構造を得るまでの工程について説明する。
【０２８７】
まず、第１カバー絶縁膜１４３上にフォトレジストを塗布し、それを露光、現像することにより、上部電極１２３ａ上にホール形状の第３窓１４４ａを備えた第３レジストパターン１４４を形成する。
【０２８８】
そして、上記の第３窓１４４ａを通じて各絶縁膜１４０〜１４３をエッチングして、これらの絶縁膜に上部電極１２３ａに至る深さの第３ホール１４５を形成する。このエッチングの条件は特に限定されないが、本実施形態では、平行平板型プラズマエッチングチャンバ（不図示）を用い、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用する。
【０２８９】
そして、第３レジストパターン１４４を除去した後に、ここまでの工程でキャパシタ誘電体膜１２２ａが受けたダメージを回復させるため、不図示のファーネス内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
【０２９０】
続いて、図５８（ｂ）に示すように、シリコン基板の上側全面に第４レジストパターン１５０を形成する。その第４レジストパターン１５０は、第１導電性プラグ１１３ａの上にホール形状の第４窓１５０ａを有する。
【０２９１】
そして、第４窓１５０ａを通じて各絶縁膜１１２、１４０〜１４３をエッチングすることにより、第１導電性プラグ１１３ａが露出する第４ホール１４１ａを形成する。このようなエッチングは、例えばC4F8、Ar、及びO2の混合ガスをエッチングガスとする平行平板プラズマエッチングチャンバ内において行われる。
【０２９２】
ここで、第１導電性プラグ１１３ａは、このエッチングが行われるまで酸化防止絶縁膜１１２で覆われていたので、ここまでの各工程において酸素雰囲気から隔離され、酸化に伴うコンタクト不良が発生し難い。
【０２９３】
このエッチングを終了後、第４レジストパターン１５０は除去される。
【０２９４】
次に、図５９に示す断面構造を得るまでの工程について説明する。
【０２９５】
まず、第１カバー絶縁膜１４３の上面と、第３、第４ホール１４５、１４１ａのそれぞれの内面に、スパッタ法によりグルー膜として窒化チタン膜を約５０nmの厚さに形成する。そして、このグルー膜の上に、第３、第４ホール１４５、１４１ａを埋め込むのに十分な厚さ、例えば第１カバー絶縁膜１４３の平坦面上での厚さが３００nmとなるタングステン膜を形成する。
【０２９６】
その後に、第１カバー絶縁膜１４３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３、第４ホール１４５、１４１ａ内にそれぞれ第３、第４導電性プラグ１４７ｂ、１４７ａとして残す。
【０２９７】
これらの導電性プラグのうち、第４導電性プラグ１４７ａは、第１導電性プラグ１１３ａと電気的に接続され、その第１導電性プラグ１１３ａと共にビット線の一部を構成する。一方、第３導電性プラグ１４７ｂは上部電極１２３ａと電気的に接続される。
【０２９８】
次に、図５９（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２９９】
まず、第１カバー絶縁膜１４３と第３、第４導電性プラグ１４７ｂ、１４７ａのそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、厚さ約５０nmの窒化チタン膜、厚さ約３６０nmのアルミニウム膜、及び厚さ約７０nmの窒化チタン膜をこの順に積層してなる。
【０３００】
その後に、フォトリソグラフィによりこの金属積層膜をパターニングして、第３、第４導電性プラグ１４７ｂ、１４７ａのそれぞれと電気的に接続される第１金属配線１５２を形成する。
【０３０１】
ここで、金属積層膜に対するパターニングでは、第１カバー絶縁膜１４３の上に金属積層膜のエッチング残渣を残さないようにするためにオーバーエッチングが行われる。このようにオーバーエッチングをしても、第１キャパシタ保護絶縁膜１４２は、第１カバー絶縁膜１４３によって覆われているのでエッチングされない。これにより、金属積層膜のパターニングが終わった後でも第１キャパシタ保護絶縁膜１４２の厚さが減らず、第１キャパシタ保護絶縁膜１４２における還元性物質の阻止能力を十分に維持することが可能となる。
【０３０２】
次に、図６０に示すように、第１カバー絶縁膜１４３と第１金属配線１５２のそれぞれの上に、プラズマCVD法により第３絶縁膜１５３として酸化シリコン膜を形成する。このプラズマCVD法では、反応ガスとしてTEOSガスが使用され、第１金属配線１５２の上における第３絶縁膜１５３の厚さは約２６００nmとされる。
【０３０３】
そして、CMP法により第３絶縁膜１５３の上面を研磨して平坦化した後、第３絶縁膜１５３の表面に対してN2Oプラズマ処理を行うことにより、第３絶縁膜１５３を脱水する共に、その表面を窒化して水分の再吸着を防止する。このN2Oプラズマ処理は、CVD装置内において基板温度約３５０℃、処理時間約４分の条件で行われる。
【０３０４】
次いで、図６１に示すように、第１金属配線１５２の上方に第５窓１６０ａを有する第５レジストパターン１６０を第３絶縁膜１５３上に形成する。
【０３０５】
そして、この第５窓１６０ａを通じて第３絶縁膜１５３をドライエッチングし、第１金属配線１５２の上の第３絶縁膜１５３に第５ホール１５６を形成する。そのドライエッチングの条件は特に限定されないが、本実施形態では、平行平板型プラズマエッチングチャンバ（不図示）を用い、C4F8、Ar、及びO2の混合ガスをエッチングガスとして使用する。
【０３０６】
このエッチングが終了後、第５レジストパターン１６０は除去される。
【０３０７】
続いて、図６２に示すように、第３、第４導電性プラグ１４７ｂ、１４７ａの形成方法と同じ方法を用いて、第１金属配線１５２と電気的に接続された第５導電性プラグ１６３を第５ホール１５６内に形成する。
【０３０８】
次に、図６３に示すように、第５導電性プラグ１６３と第３絶縁膜１５３のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングして第２金属配線１６５とする。その金属積層膜として、本実施形態では、厚さ約６０nmのTi膜、厚さ約３０nmのTiN膜、厚さ約４００nmの銅含有アルミニウム膜、厚さ約５nmのTi膜、及び厚さ約７０nmのTiN膜をこの順に形成する。
【０３０９】
更に、第３絶縁膜１５３と第２金属配線１６５のそれぞれの上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を形成し、その酸化シリコン膜を第４絶縁膜１６７とする。
【０３１０】
その後に、第４絶縁膜１６７の上面をCMP法で研磨して平坦化する。
【０３１１】
なお、このCMPの後に、第４絶縁膜１６７に対する脱水処理としてN2Oプラズマ処理を行ってもよい。
【０３１２】
続いて、図６４に示すように、第４絶縁膜１６７を選択的にエッチングして第２金属配線１６５の上に第６ホール１６７ａを形成する。
【０３１３】
次いで、第３、第４導電性プラグ１４７ｂ、１４７ａと同様の形成方法により、第２金属配線１６５と電気的に接続された第６導電性プラグ１７０を形成する。
【０３１４】
更に、第６導電性プラグ１７０と第４絶縁膜１６７のそれぞれの上面にスパッタ法で金属積層膜を形成した後、フォトリソグラフィによりその金属積層膜をパターニングして、セル領域Rcellに第３金属配線１７１を形成すると共に、パッド領域Rpadにボンディングパッド１７１ａを形成する。
【０３１５】
次に、図６５に示す断面構造を得るまでの工程について説明する。
【０３１６】
まず、第４絶縁膜１６７と第３金属配線１７１のそれぞれの上に、第１パッシベーション膜１７３としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。
【０３１７】
なお、第１パッシベーション膜１７３の脱水と再吸湿防止のために、第１パッシベーション膜１７３に対してN2Oプラズマ処理を行ってもよい。
【０３１８】
更に、この第１パッシベーション膜１７３上に、第２パッシベーション膜１７４として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
【０３１９】
そして、これら第１、第２パッシベーション膜１７３、１７４を選択的にドライエッチングして、パッド領域Rpadのボンディングパッド１７１ａが露出する第７ホール１７３ａを形成する。
【０３２０】
次いで、シリコン基板１０の上側全面に、感光性ポリイミドを約３μmの厚さに形成し、ポリイミド塗膜よりなる保護層１７５を形成する。
【０３２１】
そして、保護層１７５を露光、現像し、ボンディングパッド１７１ａが露出する第８ホール１７５ａを保護層１７５に形成する。その後に、基板温度３１０℃、N2流量１００リットル／分、処理時間４０分の条件で保護層１７５を熱硬化する。
【０３２２】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０３２３】
上記した本実施形態では、図５２（ａ）、（ｂ）を参照して説明したように、第１実施形態と同様に窒素のイオン注入で形成された不純物層１１４をアニールすることにより、不純物層１１４内の窒素を第１絶縁膜１１１内のシリコンと反応させ、水分のバリア性に優れた窒化シリコンを含むバリア絶縁膜１１５を形成する。
【０３２４】
このようにバリア絶縁膜１１５を主に窒化シリコンで構成したことで、エッチングによる第１ホール１１１ａの形成工程（図５３（ａ））や第２ホール１１１ｂの形成工程（図５４（ａ））において、第１絶縁膜１１１をエッチングするための酸化シリコン用のエッチングガスから窒化シリコン用のエッチングガスに切り替えることにより、エッチングガスとの化学反応によってバリア絶縁膜１１５を容易にエッチングすることができる。
【０３２５】
これにより、各ホール１１１ａ、１１１ｂの断面形状が崩れ難くなり、これらのホール内に形成される第１、第２導電性プラグ１１３ａ、１１３ｂと第１、第２ソース／ドレイン領域１０８ａ、１０８ｂ等の導電パターンとのコンタクト抵抗が安定する。
【０３２６】
また、第１実施形態で説明したように、イオン注入を用いることで第１絶縁膜１１１の膜中にバリア絶縁膜１１５を容易に形成することができ、バリア絶縁膜１１５の膜減りを防止するためのカバー絶縁膜をバリア絶縁膜１１５に形成する必要がなくなると共に、そのカバー絶縁膜を脱水するためのN2Oプラズマ処理も省ける。
【０３２７】
上記した本実施形態では、第１絶縁膜１１１の膜中にバリア絶縁膜１１５を形成したが、バリア絶縁膜１１５の形成部位はこれに限定されず、以下のような本実施形態の第１〜９変形例のような部位にバリア絶縁膜１１５を形成してもよい。
【０３２８】
第１変形例
図６６は、本実施形態の第１変形例に係る半導体装置の断面図である。
【０３２９】
本変形例では、上記のバリア絶縁膜１１５を、第２絶縁膜１４１の所定の深さに形成する。この場合、上方からキャパシタQに水分が浸入するのを防止する役割をバリア絶縁膜１１５が担うので、第２キャパシタ保護絶縁膜１４２（図５７（ａ）参照）は不要となる。
【０３３０】
また、イオン注入によりバリア絶縁膜１１５が第２絶縁膜１４１の所定の深さに自動的に形成されるため、エッチングにより第１金属配線１５２を形成する際にバリア絶縁膜１１５が膜減りするのを防止するための第１カバー絶縁膜１４３（図５７（ｂ））も不要となる。
【０３３１】
このように、本変形例では、工程数の簡略化を図ることが可能となる。
【０３３２】
第２変形例
図６７は、本実施形態の第２変形例に係る半導体装置の断面図である。
【０３３３】
本変形例では、第１絶縁膜１１１と第２絶縁膜１４１の双方の所定の深さにバリア絶縁膜１１５を形成する。このようにすることで、キャパシタQの上方と下方のそれぞれからの水分の侵入経路がバリア絶縁膜１１５によって断たれ、水分によるキャパシタQの劣化を効果的に防止することができる。
【０３３４】
第３変形例
図６８は、本実施形態の第３変形例に係る半導体装置の断面図である。
【０３３５】
本変形例では、第３絶縁膜１５３の所定の深さにバリア絶縁膜１１５を形成する。第１、第２絶縁膜１４１よりも第３絶縁膜１５３は大気側に近いので、半導体装置に侵入する水分を早い段階でバリア絶縁膜１１５により阻止することができ、半導体装置の耐湿性を向上させ易くなる。
【０３３６】
第４変形例
図６９は、本実施形態の第４変形例に係る半導体装置の断面図である。
【０３３７】
本変形例では、第４絶縁膜１６７の所定の深さにバリア絶縁膜１１５を形成する。これによれば、第３変形例よりもバリア絶縁膜１１５が更に大気側に近づくので、半導体装置の耐湿性をより一層向上させ易くなる。
【０３３８】
第５変形例
図７０は、本実施形態の第５変形例に係る半導体装置の断面図である。
【０３３９】
本変形例では、第４絶縁膜１６７よりも更に大気側に近い第１パッシベーション膜１７３の所定の深さにバリア絶縁膜１１５を形成することで、半導体装置の耐湿性が更に高められる。
【０３４０】
第６変形例
図７１は、本実施形態の第６変形例に係る半導体装置の断面図である。
【０３４１】
本変形例では、第２絶縁膜１４１の異なる深さに二層のバリア絶縁膜１１５を形成する。なお、このようにバリア絶縁膜１１５を二層形成するには、第２実施形態において図３４及び図３５を参照して説明したように、加速エネルギを代えてイオン注入を二回行い、各イオン注入によって形成された不純物層をアニールすればよい。
【０３４２】
このようにバリア絶縁膜１１５を二層形成することで、一層だけ形成する場合よりも半導体装置の耐湿性を向上させることが可能となる。
【０３４３】
第７変形例
図７２は、本実施形態の第７変形例に係る半導体装置の断面図である。
【０３４４】
本変形例では、第３絶縁膜１５３の異なる深さに二層のバリア絶縁膜１１５を形成することで、第６変形例と同様に、半導体装置の耐湿性を向上させる。
【０３４５】
第８変形例
図７３は、本実施形態の第８変形例に係る半導体装置の断面図である。
【０３４６】
本変形例では、第３絶縁膜１５３よりも大気側に近い第４絶縁膜１６７の異なる深さに二層のバリア絶縁膜１１５を形成する。これにより、大気中の水分が半導体装置の奥深くに侵入する前にバリア絶縁膜１１５で阻止され、耐湿性に優れた半導体装置を提供することができる。
【０３４７】
第９変形例
図７４は、本実施形態の第９変形例に係る半導体装置の断面図である。
【０３４８】
本変形例では、第２〜第４絶縁膜１４１、１５３、１６７のそれぞれの所定の深さに二層のバリア絶縁膜１１５を形成することで、半導体装置の耐湿性の一層の向上を図るようにする。
【０３４９】
（５）第５実施形態
上記の第１〜第４実施形態では、窒素等の不純物を含む不純物層をアニールにより改質して得られた不純物含有絶縁膜を、水分等をバリアするバリア絶縁膜として利用した。
【０３５０】
これに対し、本実施形態では、不純物層を改質してなる不純物含有絶縁膜を、ダマシンプロセスのエッチングストッパ膜として以下のように利用する。
【０３５１】
なお、以下では、第４実施形態で説明したスタック型のFeRAMにダマシンプロセスを適用するが、本発明はFeRAMに限定されず、ロジック品等の他の半導体装置にダマシンプロセスを適用してもよい。
【０３５２】
図７５〜図９２は、本実施形態に係る半導体装置の製造途中の断面図である。
【０３５３】
この半導体装置を製造するには、まず、第４実施形態で説明した図５１（ａ）〜図５９（ａ）の工程を行う。
【０３５４】
次いで、図７５（ａ）に示すように、第３、第４導電性プラグ１４７ｂ、１４７ａと第１カバー絶縁膜１４３のそれぞれの上に、厚さ約５０〜１００nmの窒化シリコン膜１４６と厚さ約５００nmの酸化シリコン膜１４８とをこの順にCVD法で形成し、更にこれらの膜をパターニングして第３導電性プラグ１４７ｂの上に配線溝１４８ａを形成する。なお、場合によっては窒化シリコン膜１４６を省いてもよい。
【０３５５】
次に、図７５（ｂ）に示すように、シリコン基板１の上側全面にスパッタ法によりタンタル膜を１０〜２０nm程度の厚さに形成した後、その上に銅めっき膜を形成し、これらの膜をCMP法により研磨して配線溝１４８ａ内に下地銅配線（導電パターン）１４９として残す。
【０３５６】
続いて、図７６に示すように、下地銅配線１４９と第１カバー絶縁膜１４３のそれぞれの上面に、プラズマCVD法により窒化シリコン膜を５０〜１００nmの厚さに形成し、この窒化シリコン膜を第２カバー絶縁膜１５１とする。
【０３５７】
更に、この第２カバー絶縁膜１５１の上に、第３絶縁膜１５４としてプラズマCVD法で酸化シリコン膜を厚さ約８００〜１０００nmに形成する。そのプラズマCVD法では、例えば、TEOSガスが反応ガスとして使用される。
【０３５８】
次に、図７７に示すように、第３絶縁膜１５４に不純物として窒素をイオン注入することにより、第３絶縁膜１５４の所定の深さに不純物層１５７を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを５keV、ドーズ量を１×１０15cm-2とする。このような加速エネルギによれば、第３絶縁膜１５４の表面から約２０nmの深さの部分に不純物濃度のピークを有する不純物層１５７が形成される。
【０３５９】
続いて、図７８に示すように、第３絶縁膜１５４上に窒化シリコンよりなるマスク膜１５８を形成する。そのマスク膜１５８は、プラズマCVD法により形成され、その厚さは約１００nmである。
【０３６０】
次いで、図７９に示すように、縦型又は横型の熱炉において、基板温度を４５０℃〜５００℃とするアニールを不純物層１５７に対して行うことにより、不純物層１５７内の窒素を第３絶縁膜１５４内のシリコンと反応させ、不純物層１５７を窒化シリコンで主に構成されるエッチングストッパ膜（不純物含有絶縁膜）１５９に改質する。
【０３６１】
次に、図８０に示す断面構造を得るまでの工程について説明する。
【０３６２】
まず、マスク膜１５８の上面にフォトレジストを塗布し、それを露光、現像することにより、第５窓１６１ａを備えた第５レジストパターン１６１を形成する。
【０３６３】
次いで、その第５窓１６１ａを通じてマスク膜１５８をエッチングすることにより、第５窓１６１ａの下のマスク膜１５８に開口１５８ａを形成する。
【０３６４】
この後に、第５レジストパターン１６１は除去される。
【０３６５】
続いて、図８１に示すように、開口１５８ａ内とマスク膜１５８上とに、露光光の反射を防止するための反射防止膜１６２として有機膜を塗布する。このような反射防止膜はBARC(Bottom Anti-Reflection Coating)とも呼ばれる。
【０３６６】
そして、この反射防止膜１６２の上にフォトレジストを塗布し、それを露光、現像して第６レジストパターン１６４を形成する。その第６レジストパターン１６４は、マスク膜１５８の開口１５８ａの上に第６窓１６４ａを有する。
【０３６７】
次に、図８２に示すように、第６窓１６４ａを通じて反射防止膜１６２と酸化シリコンよりなる第３絶縁膜１５４とをエッチングすることにより、エッチングストッパ膜１５９の上の第３絶縁膜１５４に、開口１５８ａに重なる第５ホール１５４ａを形成する。
【０３６８】
そのようなエッチングは、エッチングガスとしてC4F8、O2、及びArの混合ガスを使用しながら、例えば平行平板型プラズマエッチング装置内において行われる。また、窒化シリコンで主に構成されるエッチングストッパ膜１５９はこのエッチングガスに対し殆どエッチングされないので、このエッチングはエッチングストッパ１５９の上で自動的に停止する。
【０３６９】
この後に、第６レジストパターン１６４と反射防止膜１６２は除去される。
【０３７０】
続いて、図８３に示すように、平行平板型プラズマエッチング装置（不図示）を用い、第５ホール１５４ａを通じてエッチングストッパ膜１５９をエッチングすることにより、該エッチングストッパ膜１５９に第６ホール１５９ａを形成する。
【０３７１】
このエッチングでは、窒化シリコンを含むエッチングストッパ膜１５９を選択的にエッチングするエッチングガス、例えばCH3F、CF4、及びO2の混合ガスが使用される。このエッチングガスに対して酸化シリコンよりなる第３絶縁膜１５４はエッチング耐性を有するので、エッチングストッパ膜１５９よりも下の第３絶縁膜１５４は殆どエッチングされない。
【０３７２】
次に、図８４に示すように、マスク膜１５８の開口１５８ａを通じて第３絶縁膜１５４をエッチングすることにより、エッチングストッパ膜１５９の上の第３絶縁膜１５４に第１溝１５４ｂを形成する。
【０３７３】
更に、このエッチングでは、エッチングストッパ膜１５９よりも下の第３絶縁膜１５４が第６ホール１５９ａを通じてエッチングされ、該第３絶縁膜１５４に第７ホール１５４ｃが形成される。
【０３７４】
このエッチングは不図示の平行平板型プラズマエッチング装置で行われ、C4F8、O2、及びArの混合ガスがエッチングガスとして使用される。このようなエッチングガスに対して窒化シリコンよりなる第２カバー絶縁膜１５１はエッチング耐性を有するため、このエッチングは第２カバー絶縁膜１５１の上面で停止する。
【０３７５】
続いて、図８５に示すように、エッチングストッパ膜１５９と第２カバー絶縁膜１５１とを同時にエッチングすることにより、第７ホール１５４ｃの下のカバー絶縁膜１５１を除去し、該第７ホール１５４ｃに第３導電性プラグ１４７ｂ等の導電パターンを露出させると共に、第１溝１５４ｂの下のエッチングストッパ膜１５９を除去する。この結果、エッチングストッパ膜１５９にも第１溝１５４ｂが形成されることになる。
【０３７６】
上記のエッチングは、不図示の平行平板型プラズマエッチング装置において、CHF3、O2、及びArの混合ガスをエッチングガスにして行われる。エッチングストッパ膜１５９にはイオン注入（図７７）によって不純物として窒素が導入されているが、窒化シリコンで主に構成されるカバー絶縁膜１５１も窒素を含んでいるため、これらの膜１５９、１５１は実質的に同じエッチングレートを有し、このような同時エッチングが可能となる。
【０３７７】
更に、第４導電性プラグ１４７ａの上の酸化シリコン膜１４６と窒化シリコン膜１４８とをエッチングしてこれらの膜にホールを形成し、該ホール内に第４導電性プラグ１４７ａを露出させる。
【０３７８】
その後に、基板温度を３００℃に維持しながら、第３、第４導電性プラグ１４７ｂ、１４７ａの上面をアンモニア雰囲気に約３００秒間曝す。
【０３７９】
次いで、図８６に示すように、第１溝１５４ｂと第７ホール１５４ｃのそれぞれの内面に、バリアメタル膜１８１としてタンタル膜をスパッタ法で１０〜２０nmの厚さに形成する。
【０３８０】
更に、このバリアメタル膜１８１の上に、スパッタ法により銅シード層１８２を厚さ約１３０nmに形成する。
【０３８１】
ここで、バリアメタル膜１８１の形成前に第３、第４導電性プラグ１４７ｂ、１４７ａの上面をアンモニア雰囲気に曝したことで、これらの導電性プラグ１４７ｂ、１４７ａとバリアメタル膜１８１との密着性が向上し、後述の第１銅配線と導電性プラグ１４７ｂ、１４７ａとのコンタクト抵抗が安定する。
【０３８２】
次に、図８７に示すように、電解めっきにより銅シード層１８２の上に銅膜１８３を形成し、この銅膜１８３で第１溝１５４ｂと第７ホール１５４ｃを完全に埋め込む。
【０３８３】
続いて、図８８に示すように、銅膜１８３、銅シード膜１８２、及びバリアメタル膜１８１をCMP法で研磨することにより、これらの膜を第１溝１５４ｂと第７ホール１５４ｃ内にのみ第１銅配線１８４として残す。
【０３８４】
その後、上記した図７６〜図８８と同じ工程を行うことにより、図８９に示すように、窒化シリコンよりなる第３カバー絶縁膜１９１と酸化シリコンよりなる第４絶縁膜１９４図示のように形成すると共に、第４絶縁膜１９４に第２溝１９４ｂと第８ホール１９４ｃとを形成し、これらの中に第２銅配線２０１を形成する。
【０３８５】
次に、図９０に示すように、第４絶縁膜１９４と第２銅配線２０１のそれぞれの上面に、第５絶縁膜２０３としてプラズマCVD法により酸化シリコン膜を形成する。
【０３８６】
そして、この第５絶縁膜２０３をパターニングして第９ホール２０３ａを形成した後、第９ホール２０３ａ内に窒化チタン膜とタングステン膜とをこの順に積層してなる第５導電性プラグ２０４を形成する。
【０３８７】
続いて、図９１に示すように、第５導電性プラグ２０４と第５絶縁膜２０３のそれぞれの上面にスパッタ法でアルミニウム膜を含む金属積層膜を形成した後、フォトリソグラフィによりその金属積層膜をパターニングして、セル領域Rcellに最終金属配線２０６を形成すると共に、パッド領域Rpadにボンディングパッド２０６ａを形成する。
【０３８８】
この後は、第４実施形態の図６５の工程を行うことにより、図９２に示すように、第５絶縁膜２０３と最終金属配線２０６のそれぞれの上に第１、第２パッシベーション膜１７３、１７４と保護層１７５とを形成し、本実施形態に係る半導体装置の基本構造を完成させる。
【０３８９】
以上説明した本実施形態では、図７７〜図７９を参照して説明したように、第３絶縁膜１５４に窒素をイオン注入して不純物層１５７を形成した後、この不純物層１５７をアニールして窒化シリコンで主に構成されるエッチングストッパ膜１５９とした。
【０３９０】
これによれば、エッチングストッパ膜１５９が第３絶縁膜１５４の所定の深さに自動的に形成されるので、溝１５４ｂを形成するための新たな絶縁膜をエッチングストッパ膜１５９上に形成する必要がなく、工程数の削減を図ることが可能となる。
きる。
【０３９１】
しかも、エッチングストッパ膜１５９をCVD法で形成したのでは、エッチングストッパ膜１５９の成膜雰囲気に含まれる水素によってキャパシタ誘電体膜１２２ａが還元されて劣化する恐れがあるが、本実施形態では窒素のイオン注入とアニールによりエッチングストッパ膜１５９を形成するため、このようにキャパシタ誘電体膜１２２ａが劣化する恐れが無い。
【０３９２】
また、第１実施形態と同様に、本実施形態に係る半導体装置も、第３絶縁膜１５４中の窒素濃度が図９３に示したような分布を呈し、第３絶縁膜１５４とエッチングストッパ膜１５９との間に明確な界面が存在しないという特徴を有する。
【０３９３】
更に、本実施形態では、不純物層１５７を形成するための不純物として窒素のイオン注入を行ったが（図７７）、不純物は窒素に限定されない。その不純物は、エッチングストッパ膜１５９と第３絶縁膜１５４とのエッチング選択比がとれるようなものであればよく、窒素に代えてフッ素や炭素をイオン注入するようにしてもよい。
【０３９４】
（付記１）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、
前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をバリア絶縁膜に改質する工程と、
を有することを特徴とする半導体装置の製造方法。
【０３９５】
（付記２）  前記半導体基板の上方に導電パターンを形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記導電パターンの上に該絶縁膜を形成すると共に、
前記導電パターンの上の前記絶縁膜にホールを形成する工程と、
前記ホール内に、前記導電パターンと電気的に接続された導電体を形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３９６】
（付記３）  前記バリア絶縁膜を形成する工程は、前記ホールを形成する工程の前に行われることを特徴とする付記２に記載の半導体装置の製造方法。
【０３９７】
（付記４）  前記不純物層を形成する工程は、前記導電体を形成する工程の後に行われ、
前記絶縁膜をアニールする工程は、酸素が排除された不活性ガスの雰囲気中で行われることを特徴とする付記２に記載の半導体装置の製造方法。
【０３９８】
（付記５）  前記導電パターンとして金属配線を形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０３９９】
（付記６）  前記導電パターンとして、前記半導体基板の表層に不純物拡散領域を形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０４００】
（付記７）  前記導電パターンとしてボンディングパッドを形成し、前記絶縁膜としてパッシベーション膜を形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０４０１】
（付記８）  前記導電パターンとして、強誘電体材料よりなるキャパシタ誘電体膜を備えた強誘電体キャパシタの下部電極又は上部電極を形成することを特徴とする付記２に記載の半導体装置の製造方法。
【０４０２】
（付記９）  前記半導体基板のセル領域に前記強誘電体キャパシタを複数形成し、
前記バリア絶縁膜を形成する工程において、少なくとも前記セル領域に該バリア絶縁膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０４０３】
（付記１０）  前記不純物層を形成する工程において、加速エネルギを変えて前記イオン注入を複数回行うことにより、前記絶縁膜の深さの異なる部分に複数の前記不純物層を形成し、
前記バリア絶縁膜を形成する工程において、前記アニールにより前記複数の不純物層を改質して前記バリア絶縁膜を複数形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０４０４】
（付記１１）  前記絶縁膜を二層以上形成し、少なくとも二層の該絶縁膜の各々に前記バリア絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０４０５】
（付記１２）  前記不純物層を形成する工程の前に、前記絶縁膜の上面を平坦化する工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０４０６】
（付記１３）  前記不純物層を形成する工程において、前記不純物として窒素、炭素、及びフッ素のいずれかを前記絶縁膜にイオン注入することにより、前記バリア絶縁膜として水分又は水素の侵入を阻止する膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０４０７】
（付記１４）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の所定の深さに不純物をイオン注入することにより、前記絶縁膜に不純物層を形成する工程と、
前記不純物層を形成した後、前記絶縁膜をアニールすることにより、前記不純物層をエッチングストッパ膜に改質する工程と、
前記絶縁膜の上に、開口を備えたマスク膜を形成する工程と、
前記開口を通じて前記絶縁膜をエッチングすることにより、前記エッチングストッパ膜上の前記絶縁膜に溝を形成する工程と、
前記溝に配線を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【０４０８】
（付記１５）  前記開口の上に窓を備えたレジストパターンを前記マスク膜の上に形成する工程と、
前記窓を通じて前記絶縁膜をエッチングすることにより、前記エッチングストッパ膜の上の前記絶縁膜に、前記開口に重なる第１ホールを形成する工程と、
前記第１ホールを通じて前記エッチングストッパ膜をエッチングすることにより、該エッチングストッパ膜に第２ホールを形成する工程とを更に有し、
前記絶縁膜に前記溝を形成する工程において、前記第２ホールを通じて前記エッチングストッパ膜よりも下の前記絶縁膜をエッチングすることにより、該絶縁膜に第３ホールを形成し、
前記溝に前記配線を埋め込む工程において、前記第３ホールにも該配線を埋め込むことを特徴とする付記１４に記載の半導体装置の製造方法。
【０４０９】
（付記１６）  前記絶縁膜を形成する工程の前に、前記半導体基板の上方に導電パターンを形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記導電パターンの上に該絶縁膜を形成し、
前記絶縁膜に前記溝を形成する工程において、前記導電パターンの上に前記第３ホールを形成し、
前記溝に前記配線を埋め込む工程において、前記導電パターンと電気的に接続されるように前記配線を前記第３ホールに埋め込むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０４１０】
（付記１７）  前記導電パターンの上に、前記不純物を含むカバー絶縁膜を形成する工程と、
前記第３ホールを形成する工程の後に、前記エッチングストッパ膜と前記カバー絶縁膜とを同時にエッチングすることにより、前記第３ホールの下の前記カバー絶縁膜を除去して該第３ホールに前記導電パターンを露出させると共に、前記溝の下の前記エッチングストッパ膜を除去する工程とを更に有することを特徴とする付記１６に記載の半導体装置の製造方法。
【０４１１】
（付記１８）  半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の所定の深さに形成され、不純物を含有する不純物含有絶縁膜とを有し、
前記絶縁膜から前記不純物含有絶縁膜に向かって前記不純物の濃度が連続的に増加することを特徴とする半導体装置。
【０４１２】
（付記１９）  前記絶縁膜と前記不純物含有絶縁膜に溝が形成され、前記溝に配線が形成されたことを特徴とする付記１８に記載の半導体装置。
【０４１３】
（付記２０）  前記不純物は、窒素、炭素、及びフッ素のいずれかであることを特徴とする付記１８に記載の半導体装置。
【図面の簡単な説明】
【０４１４】
【図１】図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図１７】図１７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図１８】図１８は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。
【図１９】図１９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。
【図２０】図２０は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２０）である。
【図２１】図２１は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２１）である。
【図２２】図２２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２２）である。
【図２３】図２３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２３）である。
【図２４】図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２４）である。
【図２５】図２５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２５）である。
【図２６】図２６は、本発明の第１実施形態において、バリア絶縁膜の平面レイアウトを示す図である。
【図２７】図２７は、本発明の第１実施形態において、バリア絶縁膜の平面レイアウトの他の例を示す図である。
【図２８】図２８は、本発明の第１実施形態の第１変形例に係る半導体装置の断面図である。
【図２９】図２９は、本発明の第１実施形態の第２変形例に係る半導体装置の断面図である。
【図３０】図３０は、本発明の第１実施形態の第３変形例に係る半導体装置の断面図である。
【図３１】図３１は、本発明の第１実施形態の第４変形例に係る半導体装置の断面図である。
【図３２】図３２は、本発明の第１実施形態の第５変形例に係る半導体装置の断面図である。
【図３３】図３３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３４】図３４は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３５】図３５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３６】図３６は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３７】図３７は、本発明の第２実施形態の第１変形例に係る半導体装置の断面図である。
【図３８】図３８は、本発明の第２実施形態の第２変形例に係る半導体装置の断面図である。
【図３９】図３９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４０】図４０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図４１】図４１は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４２】図４２は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４３】図４３は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４４】図４４は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４５】図４５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図４６】図４６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図４７】図４７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図４８】図４８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図４９】図４９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図５０】図５０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図５１】図５１（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図５２】図５２（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５３】図５３（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図５４】図５４（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５５】図５５（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図５６】図５６（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図５７】図５７（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図５８】図５８（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図５９】図５９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図６０】図６０は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図６１】図６１は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図６２】図６２は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図６３】図６３は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図６４】図６４は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図６５】図６５は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図６６】図６６は、本発明の第４実施形態の第１変形例に係る半導体装置の断面図である。
【図６７】図６７は、本発明の第４実施形態の第２変形例に係る半導体装置の断面図である。
【図６８】図６８は、本発明の第４実施形態の第３変形例に係る半導体装置の断面図である。
【図６９】図６９は、本発明の第４実施形態の第４変形例に係る半導体装置の断面図である。
【図７０】図７０は、本発明の第４実施形態の第５変形例に係る半導体装置の断面図である。
【図７１】図７１は、本発明の第４実施形態の第６変形例に係る半導体装置の断面図である。
【図７２】図７２は、本発明の第４実施形態の第７変形例に係る半導体装置の断面図である。
【図７３】図７３は、本発明の第４実施形態の第８変形例に係る半導体装置の断面図である。
【図７４】図７４は、本発明の第４実施形態の第９変形例に係る半導体装置の断面図である。
【図７５】図７５（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図７６】図７６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図７７】図７７は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図７８】図７８は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図７９】図７９は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図８０】図８０は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図８１】図８１は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図８２】図８２は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図８３】図８３は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図８４】図８４は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図８５】図８５は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図８６】図８６は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図８７】図８７は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図８８】図８８は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図８９】図８９は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図９０】図９０は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図９１】図９１は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図９２】図９２は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１８）である。
【図９３】図９３は、本発明の各実施形態において、バリア絶縁膜とエッチングストッパ膜の窒素濃度を模式的に表すグラフである。
【符号の説明】
【０４１５】
１０、１０１…シリコン基板、１１、１０２…素子分離絶縁膜、１２、１３…第１、第２pウェル、１４、１０４…ゲート絶縁膜、１５、１０５…ゲート電極、１６…配線、１７ａ〜１７ｃ…第１〜第３ソース／ドレインエクステンション、１８、１０７…絶縁性サイドウォール、１９ａ〜１９ｃ…第１〜第３ソース／ドレイン領域、２０…アルミナ膜、２１、１０９…高融点シリサイド層、２２、１１４、１５７…不純物層、２３、１１５…バリア絶縁膜、２４、１１０…下地絶縁膜、２５、１１１…第１絶縁膜、２６…第１キャップ絶縁膜、２７、１２１…第１導電膜、２７ａ、１２１ａ…下部電極、２８、１２２…強誘電体膜、２８ａ、１２２ａ…キャパシタ誘電体膜、２９、１２３…第２導電膜、２９ａ、１２３ａ…上部電極、３０、３７、１１６…第１レジストパターン、３０ａ、３７ａ…第１窓、３１、１４０…第１キャパシタ保護絶縁膜、３３、１４２…第２キャパシタ保護絶縁膜、３４ａ、３８ａ…第１ホール、３５、１４１…第２絶縁膜、３５ａ、３５ｂ…第２、第３ホール、３６、４０…第１導電性プラグ、３９、４１、１１２…酸化防止絶縁膜、４２…第２導電性プラグ、４３、１１７…第２レジストパターン、４３ａ、４３ｂ…第２、第３窓、４５、１５２…第１金属配線、４６…第３キャパシタ保護絶縁膜、４８、１５３…第３絶縁膜、４９…第２キャップ絶縁膜、５０…第４キャパシタ保護絶縁膜、５１…第１カバー絶縁膜、５３、１４４…第３レジストパターン、５３ａ…第４窓、５４ａ…第４ホール、５６…第１グルー膜、５７…第２導電性プラグ、５７ａ…タングステン膜、５８…第２金属配線、６２、１６７…第４絶縁膜、６３…第３キャップ絶縁膜、６４…第５キャパシタ保護絶縁膜、６５…第２カバー絶縁膜、６７ａ…第５ホール、６８…第４レジストパターン、６８ａ…第５窓、７０…第２グルー膜、７１…第３導電性プラグ、７１ａ…タングステン膜、７２、１７１…第３金属配線、７２ａ、１７１ａ…ボンディングパッド、７５、７６…第１、第２パッシベーション膜、７６ａ…第６ホール、７７…保護層、７７ａ…第７ホール、１０３…pウェル、１０６ａ、１０６ｂ…第１、第２ソース／ドレインエクステンション、１０８ａ、１０８ｂ…第１、第２ソース／ドレイン領域、１１３ａ、１１３ａ…第１、第２導電性プラグ、１１７ａ…第２窓、１４３…第１カバー絶縁膜、１４４ａ…第３窓、１４５…第３ホール、１４７ｂ、１４７ａ…第３、第４導電性プラグ、１４９…下地銅配線、１５０…第４レジストパターン、１５０ａ…第４窓、１５１…第２カバー絶縁膜、１５３、１５４…第３絶縁膜、１５６…第５ホール、１５８…マスク膜、１５９…エッチングストッパ膜、１６０…第５レジストパターン、１６０ａ…第５窓、１６１…第５レジストパターン、１６１ａ…第５窓、１６２…反射防止膜、１６３…第５導電性プラグ、１６４…第６レジストパターン、１６４ａ…第６窓、１６５…第２金属配線、１７０…第６導電性プラグ、１７３、１７４…第１、第２パッシベーション膜、１７３ａ…第７ホール、１７５…保護層、１７５ａ…第８ホール。
【図１】
2008210893.tif 000003
【図２】
2008210893.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008210893.tif 000008
【図７】
2008210893.tif 000009
【図８】
2008210893.tif 000010
【図９】
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【図１０】
2008210893.tif 000012
【図１１】
2008210893.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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