(57)【要約】【課題】ターンオフ時間を短くできるサイリスタを有する半導体装置を提供する。【解決手段】基板に第１導電型の第１半導体領域２０が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域２２とアノードとなる第２導電型の第３半導体領域２３とアノードゲートとなる第１導電型の第４半導体領域２４が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域２６とカソードゲートとなる第２導電型の第６半導体領域２５が形成され、第１半導体領域と第２半導体領域の境界から第２半導体領域と第５半導体領域の境界までの領域における第２半導体領域の上層にゲート絶縁膜３０及びゲート電極３１が形成され、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域に入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている。【選択図】図２
2008118023.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、
前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、
前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、
前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、
前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極と、
前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層と
を有し、
前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されている
半導体装置。
【請求項２】
前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、
サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている
請求項１に記載の半導体装置。
【請求項３】
基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、
前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、
前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、
前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、
前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層と
を有し、
前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されており、
前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、
サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている
半導体装置。
【請求項４】
前記第１半導体領域の表層部に前記第１半導体領域と不純物濃度が異なる第１導電型の第７半導体領域が形成されており、
前記第３半導体領域及び前記第４半導体領域が、前記第７半導体領域の表層部に形成されている
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、
前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第４半導体領域と、
前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第５半導体領域と、
前記第３半導体領域、前記第５半導体領域及び前記第４半導体領域のそれぞれに接続する入出力用の導電層と
を有し、
前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第４半導体領域からサイリスタが構成されており、
前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、
サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている
半導体装置。
【請求項６】
前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第４半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極をさらに有する
請求項５に記載の半導体装置。
【請求項７】
前記第１半導体領域の表層部に前記第１半導体領域と不純物濃度が異なる第１導電型の第６半導体領域が形成されており、
前記第３半導体領域が、前記第６半導体領域の表層部に形成されている
請求項５または６に記載の半導体装置。
【請求項８】
基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、
前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、
前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、
前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、
前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層と
を有し、
前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域から構成されたサイリスタにおいて、
前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードゲートの電位が前記アノードより高いまたは同じ電位になるように駆動する
半導体装置の駆動方法。
【請求項９】
前記サイリスタが、前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極をさらに有し、
前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する
請求項８に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその駆動方法に関し、特にサイリスタを有する半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
サイリスタは、ＰＮＰＮ構造を有してスイッチング動作をする半導体素子であり、特に大電力制御素子として重要な素子である。
【０００３】
例えば、図１４は従来例に係るサイリスタを有する半導体装置の断面図である。
Ｐ型半導体基板１００に、第１Ｎ型半導体領域１０１（Ｎ１）が形成されており、第１Ｎ型半導体領域１０１の表層部において素子を分離するための素子分離絶縁膜１０２が形成されている。
また、第１Ｎ型半導体領域１０１中の所定領域において、所定の深さで、第２Ｎ型半導体領域１０３（Ｎ２）と第１Ｐ型半導体領域１０４（Ｐ１）が形成されている。
さらに、第２Ｎ型半導体領域１０３の表層部においてアノードＡＮとなる第２Ｐ型半導体領域１０５が形成されている。
また、第１Ｐ型半導体領域１０４の表層部における素子分離絶縁膜１０２で分離された領域においいて、ゲートＧとなる第３Ｐ型半導体領域１０７と、カソードＣＡとなる第３Ｎ型半導体領域１０８が形成されている。
【０００４】
また、第２Ｐ型半導体領域１０５、第３Ｐ型半導体領域１０７、第３Ｎ型半導体領域１０８を被覆して全面に酸化シリコンなどからなる第１層間絶縁膜１１０が形成され、第２Ｐ型半導体領域１０５、第３Ｐ型半導体領域１０７、第３Ｎ型半導体領域１０８に達するコンタクトホールＣＴ１が開口されており、第１導電層１１１が埋め込まれて形成され、これに接続して第１層間絶縁膜１１０上に第２導電層１１２が形成されている。
さらに、これらを被覆して酸化シリコンなるからなる第２層間絶縁膜１１３が形成されており、第２導電層１１２などに達するコンタクトホールＣＴ２が開口されており、第３導電層１１４が埋め込まれて形成され、これに接続して第２層間絶縁膜１１３上に第４導電層１１５が形成されている。
【０００５】
上記のように、例えば、ＰＮＰＮ構造における両端のＰ型半導体をアノードＡＮ、Ｎ型半導体をカソードＣＡとし、これらで挟まれているうちのＰ型半導体をゲートＧとする３端子を有する。
例えば、ゲートＧに電流を印加することでアノードＡＮからのホールの注入とカソードＣＡからの電子の注入により、サイリスタをスイッチングさせる。
【０００６】
上記の構造を有するサイリスタにおいては、ＯＮからＯＦＦさせる際に、第１Ｎ型半導体領域１０１に注入されたホールの引き抜きに時間がかかることによって、ターンオフ（ｔｕｒｎ−ｏｆｆ）時間が長くなってしまう不利益がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、ターンオフ時間を短くできるサイリスタを有する半導体装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極と、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層とを有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されている。
【０００９】
上記の本発明の半導体装置は、基板に第１導電型の第１半導体領域が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域とアノードとなる第２導電型の第３半導体領域とアノードゲートとなる第１導電型の第４半導体領域が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域とカソードゲートとなる第２導電型の第６半導体領域が形成されている。
また第１半導体領域と第２半導体領域の境界から第２半導体領域と第５半導体領域の境界までの領域における第２半導体領域の上層にゲート絶縁膜及びゲート電極が形成されている。
さらに、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている。
【００１０】
上記の本発明の半導体装置は、好適には、前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１１】
また、上記の目的を達成するため、本発明の半導体装置は、基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層とを有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されており、前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１２】
上記の本発明の半導体装置は、基板に第１導電型の第１半導体領域が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域とアノードとなる第２導電型の第３半導体領域とアノードゲートとなる第１導電型の第４半導体領域が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域とカソードゲートとなる第２導電型の第６半導体領域が形成されている。
さらに、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている。
ここで、基板と第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１３】
上記の本発明の半導体装置は、好適には、前記第１半導体領域の表層部に前記第１半導体領域と不純物濃度が異なる第１導電型の第７半導体領域が形成されており、前記第３半導体領域及び前記第４半導体領域が、前記第７半導体領域の表層部に形成されている。
【００１４】
また、上記の目的を達成するため、本発明の半導体装置は、基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第４半導体領域と、前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第５半導体領域と、前記第３半導体領域、前記第５半導体領域及び前記第４半導体領域のそれぞれに接続する入出力用の導電層とを有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第４半導体領域からサイリスタが構成されており、前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１５】
上記の本発明の半導体装置は、基板に第１導電型の第１半導体領域が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域とアノードとなる第２導電型の第３半導体領域が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第４半導体領域とカソードゲートとなる第２導電型の第５半導体領域が形成されている。
さらに、第３半導体領域、第５半導体領域及び第４半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第４半導体領域からサイリスタが構成されている。
ここで、基板と第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１６】
上記の本発明の半導体装置は、好適には、前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第４半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極をさらに有する。
【００１７】
上記の本発明の半導体装置は、好適には、前記第１半導体領域の表層部に前記第１半導体領域と不純物濃度が異なる第１導電型の第６半導体領域が形成されており、前記第３半導体領域が、前記第６半導体領域の表層部に形成されている。
【００１８】
また、上記の目的を達成するため、本発明の半導体装置の駆動方法は、基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、前記第３半導体領域、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層とを有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域から構成されたサイリスタにおいて、前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードゲートの電位が前記アノードより高いまたは同じ電位になるように駆動する。
【００１９】
上記の本発明の半導体装置の駆動方法は、基板に第１導電型の第１半導体領域が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域とアノードとなる第２導電型の第３半導体領域とアノードゲートとなる第１導電型の第４半導体領域が形成され、また、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域とカソードゲートとなる第２導電型の第６半導体領域が形成され、第３半導体領域、第４半導体領域、第６半導体領域及び第５半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域から構成されたサイリスタにおいて、サイリスタをオンからオフにする際に、カソードゲートをオンからオフにするタイミングよりも早いタイミングから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動する。
【００２０】
上記の本発明の半導体装置の駆動方法は、好適には、前記サイリスタが、前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極をさらに有し、前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する。
【発明の効果】
【００２１】
本発明の半導体装置によれば、アノードゲートを積極的に制御することにより、あるいは、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離してオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
【００２２】
また、本発明の半導体装置の駆動方法によれば、アノードゲートを積極的に制御することにより、サイリスタのターンオフ時間を短くできる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
【００２４】
第１実施形態
図１は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図２は図１中のＸ−Ｘ’における断面図である。図１に示すように、平面図においてアノードやカソードなどの各領域が左右対称に配置されており、図２の断面図においてはその一方（左側）の構成を示しているものである。
例えば、Ｐ型半導体基板１０上に、酸化シリコンからなる底部絶縁膜１１が形成されており、その上層にシリコンなどからなる第１Ｎ型半導体領域（第１半導体領域）２０（Ｎ１）が形成されており、いわゆるＳＯＩ（semiconductor on insulator）基板が構成されている。
例えば、第１Ｎ型半導体領域２０を貫通して素子分離するトレンチ型の素子分離絶縁膜１２と、第１Ｎ型半導体領域２０の表層部にＬＯＣＯＳ（local oxidation of silicon）法による素子分離絶縁膜１３が形成されて素子分離がなされている。素子分離絶縁膜（１２，１３）はそれぞれ酸化シリコンなどからなる。
【００２５】
また、例えば、第１Ｎ型半導体領域２０中の所定領域における表層部において所定の深さで、第１Ｎ型半導体領域２０と不純物濃度が異なる第２Ｎ型半導体領域（第７半導体領域）２１（Ｎ２）が形成されており、第２Ｎ型半導体領域２１と異なる領域において、第１Ｐ型半導体領域（第２半導体領域）２２（Ｐ１）が形成されている。ここで、第２Ｎ型半導体領域２１の不純物濃度は、第１Ｎ型半導体領域２０の不純物濃度よりも高く設定される。
【００２６】
また、例えば、第２Ｎ型半導体領域２１の表層部における素子分離絶縁膜１３で分離された領域において、アノードＡＮとなる第２Ｐ型半導体領域（第３半導体領域）２３と、アノードゲートＡＧとなる第３Ｎ型半導体領域（第４半導体領域）２４が形成されている。ここで、第３Ｎ型半導体領域２４の不純物濃度は、第２Ｎ型半導体領域２１の不純物濃度よりも高く設定される。
【００２７】
また、例えば、第１Ｐ型半導体領域２２の表層部における素子分離絶縁膜１３で分離された領域において、カソードゲートＣＧとなる第３Ｐ型半導体領域（第６半導体領域）２５と、カソードＣＡとなる第４Ｎ型半導体領域（第５半導体領域）２６が形成されている。ここで、第３Ｐ型半導体領域２５の不純物濃度は、第１Ｐ型半導体領域２２の不純物濃度よりも高く設定される。
【００２８】
上記のようにして、第２Ｐ型半導体領域２３、第１Ｎ型半導体領域２０及び第２Ｎ型半導体領域２１、第１Ｐ型半導体領域２２及び第４Ｎ型半導体領域２６からサイリスタが構成されている。
また、第３Ｎ型半導体領域２４及び第３Ｐ型半導体領域２５は、それぞれ、第１Ｎ型半導体領域２０及び第１Ｐ型半導体領域２２に接続されている構成となっている。
【００２９】
また、例えば、少なくとも第１Ｎ型半導体領域２０と第１Ｐ型半導体領域２２の境界から第１Ｐ型半導体領域２２と第４Ｎ型半導体領域２６の境界までの領域における第１Ｐ型半導体領域２２の上層に、ゲート絶縁膜３０及びゲート電極３１（ＭＧ）が形成されており、ＭＯＳトランジスタが構成されている。
【００３０】
また、第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４、第３Ｐ型半導体領域２５、第４Ｎ型半導体領域２６及びゲート電極３１を被覆して全面に酸化シリコンなどからなる第１層間絶縁膜３２が形成され、第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４、第３Ｐ型半導体領域２５及び第４Ｎ型半導体領域２６などに達するコンタクトホールＣＴ１が開口されており、第１導電層３３が埋め込まれて形成され、これに接続して第１層間絶縁膜３２上に第２導電層３４が形成されている。
【００３１】
さらに、これらを被覆して酸化シリコンなるからなる第２層間絶縁膜３５が形成されており、第２導電層３４などに達するコンタクトホールＣＴ２が開口されており、第３導電層３６が埋め込まれて形成され、これに接続して第２層間絶縁膜３５上に第４導電層３７が形成されている。
【００３２】
上記のようにして、第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４、第３Ｐ型半導体領域２５、第４Ｎ型半導体領域２６のそれぞれに接続する入出力用の導電層が形成されている。
【００３３】
図３は、本実施形態に係る半導体装置におけるサイリスタの等価回路図である。
サイリスタは、例えば２つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにＭＯＳトランジスタが図のように構成され、アノードゲートＡＧ、カソードゲートＣＧ、ＭＯＳ型のゲート電極ＭＧにそれぞれ所定の信号が入力され、カソードＣＡは接地され、アノードＡＮは一定の電位ＶＨに接続される。
アノードＡＮから、サイリスタＳＣＲ（Semiconductor Controlled Rectifier）の回路の出力Ｏｕｔが出力され、例えば容量性負荷ＣＬに入力される構成となっている。
【００３４】
図４は、本実施形態に係る半導体装置におけるサイリスタの駆動方法を示すタイミングチャートである。
本実施形態に係るサイリスタは、カソードゲートＣＧのオン／オフ制御により、サイリスタの出力ＯｕｔであるアノードＡＮの電位を制御する構成となっている。
ここで、図４に示すように、例えばサイリスタをオフからオンにする際に、カソードゲートＣＧをオフからオンにするタイミングを含む期間Ｔにおいて、ゲート電極ＭＧにオン電位を印加するように駆動する。
【００３５】
サイリスタのオン時にＭＯＳトランジスタを先にオンさせ、即ち、第１Ｎ型半導体領域２０／ゲート電極ＭＧ／カソードＣＡのＭＯＳトランジスタにおいて制限された電流でオンさせた後で、カソードゲートＣＧから電流を流し込んでサイリスタをオンさせることで、立ち上がりの急峻な電流増加を抑制することができ、ＥＭＩ（Electro Magnetic Interference：不要輻射ノイズ）などの対策に有効である。
また、オフ時においても、ＭＯＳトランジスタを一定期間オンさせることで、第１Ｎ型半導体領域２０の電子の引き抜きを早めることができ、オフ時間の短縮に寄与する。
【００３６】
また、本実施形態のサイリスタではアノードゲートが設けられており、サイリスタをオンからオフにする際に、カソードゲートをオンからオフにするタイミングよりも早いタイミングｔから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動する。
【００３７】
アノードゲートＡＧを追加することで、サイリスタがオンした際に注入された第１Ｎ型半導体領域２０内のホールを効果的に排出することができる。オフ時には、アノードゲートＡＧを介して第１Ｎ型半導体領域２０をアノードＡＮより高い電位にすることで、第１Ｎ型半導体領域２０内のホールはアノードより排出されやすくなるため、カソードゲートＣＧをグラウンドあるいは負の電位に下げたことによるホールの引き抜き効果だけの場合よりもオフ時間が短縮される。また、アノードゲートＡＧを追加しても耐圧を決定付ける空乏層の広がりに悪影響を与えず、耐圧を維持したままオフ時間の短縮が可能となる。
【００３８】
また、本実施形態の半導体装置におけるサイリスタは、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離した構成となっており、これによってオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
尚、図４において、カソードゲートＣＧのオン電位、ゲート電極ＭＧのオン電位は、接地電位ＧＮＤをオフ電位とした場合に、それぞれ、０．８Ｖ程度、５Ｖ程度であり、電位ＶＨは２００Ｖ程度である。また、アノードゲートＡＧは、期間Ｔ、並びにカソードゲートＣＧにオン電位が印加されている期間はオープン状態に制御され、時刻ｔからアノードＡＮが電位ＶＨに戻るまでの期間は、不図示の回路により、アノードＡＮよりも高いまたは同じ電位に制御される。更に、アノードゲートＡＧは、上記の期間以外の期間においては、オープン状態に制御されてもよいし、アノードＡＮに接続されてもよい。
【００３９】
（実施例）
図１及び図２に示す第１実施形態に係るサイリスタを作成してサンプル１とした。ここで、図１における素子サイズを１００μｍ×１００μｍとした。
また、図１４に示す従来例に係るサイリスタを作成してサンプル２とした。即ち、サンプル１から底部絶縁膜及びトレンチ状の素子分離絶縁膜を省略し、アノードゲートを設けない構造とし、サイズなどはサンプル１と同等とした。
実際にターンオフ時間を測定すると、サンプル２のターンオフ時間は１μｓ程度であったのに対し、サンプル１では２００ｎｓ程度と約１／５にターンオフ時間が短縮できた。
【００４０】
第２実施形態
図５は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図６は図５中のＸ−Ｘ’における断面図である。
第１実施形態に係るサイリスタに対して、ゲート絶縁膜及びゲート電極が省略され、代わりにＬＯＣＯＳ法による素子分離絶縁膜が形成された構成となっている。
【００４１】
また、本実施形態のサイリスタにおいても、第１実施形態と同様にアノードゲートが設けられており、サイリスタをオンからオフにする際に、カソードゲートをオンからオフにするタイミングよりも早いタイミングｔから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動する。
上記のようにアノードゲートを積極的に制御して駆動することにより、サイリスタのターンオフ時間を短くできる。
【００４２】
また、本実施形態の半導体装置におけるサイリスタにおいても、第１実施形態と同様に、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離した構成となっており、これによってオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
【００４３】
第３実施形態
図７は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図８は図７中のＸ−Ｘ’における断面図である。
第１実施形態に係るサイリスタに対して、アノードゲートが設けられていない構成となっている。
【００４４】
即ち、例えば、Ｐ型半導体基板１０上に、酸化シリコンからなる底部絶縁膜１１が形成されており、その上層にシリコンなどからなる第１Ｎ型半導体領域（第１半導体領域）２０（Ｎ１）が形成されている。
例えば、第１Ｎ型半導体領域２０を貫通して素子分離するトレンチ型の素子分離絶縁膜１２と、第１Ｎ型半導体領域２０の表層部にＬＯＣＯＳ法による素子分離絶縁膜１３が形成されて素子分離がなされている。素子分離絶縁膜（１２，１３）はそれぞれ酸化シリコンなどからなる。
【００４５】
また、例えば、第１Ｎ型半導体領域２０中の所定領域における表層部において所定の深さで、第１Ｎ型半導体領域２０と不純物濃度が異なる第２Ｎ型半導体領域（第６半導体領域）２１（Ｎ２）が形成されており、第２Ｎ型半導体領域２１と異なる領域において、第１Ｐ型半導体領域（第２半導体領域）２２（Ｐ１）が形成されている。
【００４６】
また、例えば、第２Ｎ型半導体領域２１の表層部における素子分離絶縁膜１３で分離された領域において、アノードＡＮとなる第２Ｐ型半導体領域（第３半導体領域）２３が形成されている。
【００４７】
また、例えば、第１Ｐ型半導体領域２２の表層部における素子分離絶縁膜１３で分離された領域において、カソードゲートＣＧとなる第３Ｐ型半導体領域（第５半導体領域）２５と、カソードＣＡとなる第３Ｎ型半導体領域（第４半導体領域）２６が形成されている。
【００４８】
上記のようにして、第２Ｐ型半導体領域２３、第１Ｎ型半導体領域２０及び第２Ｎ型半導体領域２１、第１Ｐ型半導体領域２２及び第３Ｎ型半導体領域２６からサイリスタが構成されている。
また、第３Ｐ型半導体領域２５は第１Ｐ型半導体領域２２に接続されている構成となっている。
【００４９】
また、例えば、少なくとも第１Ｎ型半導体領域２０と第１Ｐ型半導体領域２２の境界から第１Ｐ型半導体領域２２と第３Ｎ型半導体領域２６の境界までの領域における第１Ｐ型半導体領域２２の上層に、ゲート絶縁膜３０及びゲート電極３１（ＭＧ）が形成されており、ＭＯＳトランジスタが構成されている。
上記の上層の構成は、実質的に第１実施形態と同様である。
【００５０】
本実施形態に係るサイリスタにおいても、第１実施形態と同様に、例えばサイリスタをオフからオンにする際に、カソードゲートＣＧをオフからオンにするタイミングを含む期間Ｔにおいて、ゲート電極ＭＧにオン電位を印加するように駆動する。
上記のように駆動することにより、サイリスタのオン状態への立ち上がりをゆるやかにすることができる。
【００５１】
また、本実施形態の半導体装置におけるサイリスタにおいても、第１実施形態と同様に、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離した構成となっており、これによってオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
【００５２】
第４実施形態
図９は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図１０は図９中のＸ−Ｘ’における断面図である。
第３実施形態に係るサイリスタに対して、ゲート絶縁膜及びゲート電極が省略されて、代わりにＬＯＣＯＳ法による素子分離絶縁膜が形成された構成となっている。
【００５３】
また、本実施形態の半導体装置におけるサイリスタにおいても、第１実施形態と同様に、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離した構成となっており、これによってオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
【００５４】
第５実施形態
図１１〜１３は本実施形態に係るサイリスタを有する半導体装置の平面図であって、第１実施形態の変形例に相当する。
図１１は第１実施形態に係るサイリスタに対して、アノードＡＮとアノードゲートＡＧの配置を入れ替えた構成となっている。
図１２はカソードＣＡとカソードゲートＣＧを交互に一直線上に配置した構成である。ＭＯＳトランジスタを構成するゲート絶縁膜及びゲート電極ＭＧはカソードＣＡに対応する位置に分断して設けられている。
図１３はアノードＡＮを複数個に分割して、間のアノードを削除した構成である。
第１実施形態と同様の効果を享受でき、即ち、例えばサイリスタをオフからオンにする際に、カソードゲートＣＧをオフからオンにするタイミングを含む期間Ｔにおいて、ゲート電極ＭＧにオン電位を印加するように駆動することにより、サイリスタのオン状態への立ち上がりをゆるやかにすることができ、サイリスタをオンからオフにする際に、カソードゲートをオンからオフにするタイミングよりも早いタイミングｔから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動することと、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離したことにより、サイリスタのターンオフ時間を短くできる。
【００５５】
本発明は上記の説明に限定されない。
例えば、上記の実施形態においては、各平面図に示すようにアノードゲートなどを中心とする左右対称としているが、これに限らず、例えば左側だけの構成のサイリスタとしてもよい。
また、上述の実施例においては、第２Ｎ型半導体領域２１内に第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４を形成しているが、第２Ｎ型半導体領域２１を形成せず、第１Ｎ型半導体領域２０内に第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４を形成する構成としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５６】
本発明の半導体装置は、電源制御装置などにおけるハーフブリッジ回路を構成する素子として適用できる。
【図面の簡単な説明】
【００５７】
【図１】図１は本発明の第１実施形態に係るサイリスタを有する半導体装置の平面図である。
【図２】図２は図１中のＸ−Ｘ’における断面図である。
【図３】図３は本発明の第１実施形態に係る半導体装置におけるサイリスタの等価回路図である。
【図４】図４は本発明の第１実施形態に係る半導体装置におけるサイリスタの駆動方法を示すタイミングチャートである。
【図５】図５は本発明の第２実施形態に係るサイリスタを有する半導体装置の平面図である。
【図６】図６は図５中のＸ−Ｘ’における断面図である。
【図７】図７は本発明の第３実施形態に係るサイリスタを有する半導体装置の平面図である。
【図８】図８は図７中のＸ−Ｘ’における断面図である。
【図９】図９は本発明の第４実施形態に係るサイリスタを有する半導体装置の平面図である。
【図１０】図１０は図９中のＸ−Ｘ’における断面図である。
【図１１】図１１は本発明の第５実施形態に係るサイリスタを有する半導体装置の平面図である。
【図１２】図１２は本発明の第５実施形態に係るサイリスタを有する半導体装置の平面図である。
【図１３】図１３は本発明の第５実施形態に係るサイリスタを有する半導体装置の平面図である。
【図１４】図１４は従来例に係るサイリスタを有する半導体装置の断面図である。
【符号の説明】
【００５８】
１０…Ｐ型半導体基板、１１…底部絶縁膜、１２…トレンチ型素子分離絶縁膜、１３…ＬＯＣＯＳ素子分離絶縁膜、２０，Ｎ１…第１Ｎ型半導体領域、２１，Ｎ２…第２Ｎ型半導体領域、２２，Ｐ１…第１Ｐ型半導体領域、２３…第２Ｐ型半導体領域、２４…第３Ｎ型半導体領域、２５…第３Ｐ型半導体領域、２６…第４（第３）Ｎ型半導体領域、３０…ゲート絶縁膜、３１…ゲート電極、３２…第１層間絶縁膜、３３…第１導電層、３４…第２導電層、３５…第２層間絶縁膜、３６…第３導電層、３７…第４導電層、ＣＴ１，ＣＴ２…コンタクトホール、ＡＮ…アノード、ＡＧ…アノードゲート、ＣＡ…カソード、ＣＧ…カソードゲート、ＭＧ…ゲート電極
【図１】
2008118023.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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