(57)【要約】【課題】半導体ウェハーに形成された半導体素子を無駄なく使用することができる検査方法およびその検査装置を提供する。【解決手段】本発明の検査方法は、半導体ウェハーに形成された複数の半導体素子のうちの一部の半導体素子に対して、複数の規格に関する特性検査を行う規格検査工程と、前記規格検査工程の検査結果に基づいて、前記半導体ウェハーにとって不良品の少ない規格を決定する規格決定工程と、前記半導体ウェハーに形成された全ての半導体素子に対して、前記規格決定工程において決定された規格に関する特性検査を行う全数検査工程と、を含む。【選択図】図１
2008210840.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハーに形成された複数の半導体素子のうちの一部の半導体素子に対して、複数の特性検査を行う検査工程と、
前記検査工程の検査結果に基づいて、前記半導体ウェハーにとって不良品の少ない特性検査を決定する検査決定工程と、
前記半導体ウェハーに形成された全ての半導体素子に対して、前記検査決定工程において決定された特性検査を行う全数検査工程と、
を含む検査方法。
【請求項２】
半導体ウェハーに形成された複数の半導体素子の特性を検査する検査装置であって、
前記半導体素子を検査する複数の検査プログラムを記憶する検査プログラム記憶手段と、
前記複数の検査プログラムによる検査結果を記憶する検査結果記憶手段と、
前記検査結果に基づいて、前記半導体ウェハーにとって不良品の少ない検査プログラムを判断する判断手段と、
前記半導体ウェハーに形成された全ての半導体素子に対して、前記判断手段において選択された検査プログラムに基づいて特性検査を実行する全数検査実行手段と、
を備える検査装置。
【請求項３】
半導体ウェハーに形成された複数の半導体素子の全ての半導体素子に対して、複数の特性検査を行う検査工程と、
前記検査工程の検査結果に基づいて、前記半導体ウェハーに形成された半導体素子の各々について最適な規格を判断する規格判断工程と、
を含む検査方法。
【請求項４】
半導体ウェハーに形成された複数の半導体素子の特性を検査する検査装置であって、
前記半導体素子を検査する複数の検査プログラムを記憶する検査プログラム記憶手段と、
前記複数の検査プログラムによる検査結果を記憶する検査結果記憶手段と、
前記検査結果に基づいて、前記半導体ウェハーに形成された半導体素子の各々について最適な規格を判断する規格判断手段と、
を備える検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハーに形成された複数の半導体素子の特性を検査する検査方法およびその装置に関する。
【背景技術】
【０００２】
近年、情報機器の高性能化の要請は高まり、それに伴いダイオードやトランジスタ等の半導体装置も高性能化、製品スペックの狭小化が求められている。また、製品スペックの細分化（ランク対応）が要求されている。
【０００３】
また、半導体装置の製造方法では、拡散処理・配線形成等のウェハー上の処理が終了した後、その後の無駄な工程を行うことを防ぐため、半導体ウェハーに形成された半導体素子に対して、設計上の規格を満たしているか否か検査するものである。
【０００４】
また、半導体ウェハーの状態から、個々に分離して、さらにパッケージングされた状態でも検査は行う。
【０００５】
例えば、被測定体である半導体素子をなるべく無駄なく使用する検査方法として、被測定体を完全良品、一部良品、不良品毎に選別する検査方法が提案されている（特許文献１）。
【特許文献１】特開平２−１３４５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の検査方法は、設計時に定められた特定の規格を満たすか否かを判断するものであり、その特定の規格を満たさない半導体素子は、他の規格は満たすものであっても、例えば、精密な性能が求められないデバイスに使用できるものであっても不良品として判断され廃棄されてしまう場合があった。
【０００７】
本発明は、上記課題を鑑みてなされたものであり、半導体ウェハーに形成された半導体素子を無駄なく使用することができる検査方法及びその検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の検査方法は、半導体ウェハーに形成された複数の半導体素子のうちの一部の半導体素子に対して、複数の特性検査を行う検査工程と、前記検査工程の検査結果に基づいて、前記半導体ウェハーにとって不良品の少ない特性検査を決定する検査決定工程と、前記半導体ウェハーに形成された全ての半導体素子に対して、前記検査決定工程において決定された特性検査を行う全数検査工程と、を含む。
【０００９】
この方法により、半導体ウェハー毎に最も不良品の少ないと推定される検査によって全数検査を行うので、半導体ウェハー毎に、半導体素子の良品率が向上し、無駄なく半導体素子が使用される。また、規格検査工程においては半導体ウェハーに形成された複数の半導体素子のうちの一部に対して抜き取り検査を行うことで、不良品の少ない規格を推定し、全数検査を行う規格として決定しているので、効率良く最適な規格を決定し、全数検査完了までにかかる検査時間を短縮化することができる。
【００１０】
また、本発明の検査装置は、半導体ウェハーに形成された複数の半導体素子の特性を検査する検査装置であって、前記半導体素子を検査する複数の検査プログラムを記憶する検査プログラム記憶手段と、前記複数の検査プログラムによる検査結果を記憶する検査結果記憶手段と、前記検査結果に基づいて、前記半導体ウェハーにとって不良品の少ない検査プログラムを判断する判断手段と、前記半導体ウェハーに形成された全ての半導体素子に対して、前記判断手段において選択された検査プログラムに基づいて特性検査を実行する全数検査実行手段を備える。
【００１１】
この構成により、抜き取り検査を事前にしておく必要もなく、人的判断によるミスもなくなるとともに一連の作業が自動ででき、検査装置へのセットも１度で済み、作業効率が向上する。半導体ウェハー毎に最も不良品の少ないと推定される検査プログラムによって全数検査を行うので、半導体ウェハー毎に、半導体素子が無駄なく使用される。
【００１２】
また、本発明の検査方法は、半導体ウェハーに形成された複数の半導体素子の全ての半導体素子に対して、複数の特性検査を行う検査工程と、前記検査工程の検査結果に基づいて、前記半導体ウェハーに形成された半導体素子の各々について最適な規格を判断する規格判断工程とを含む。
【００１３】
この方法により、半導体ウェハーに形成された複数の半導体素子ごとに最適な規格が選択されるので、一枚の半導体ウェハーで形成される半導体素子を無駄なく使用することができる。
【００１４】
また、本発明の検査装置は、半導体ウェハーに形成された複数の半導体素子の特性を検査する検査装置であって、前記半導体素子を検査する複数の検査プログラムを記憶する検査プログラム記憶手段と、前記複数の検査プログラムによる検査結果を記憶する検査結果記憶手段と、前記検査結果に基づいて、前記半導体ウェハーに形成された半導体素子の各々について最適な規格を判断する規格判断手段と、を備える。
【００１５】
この構成により、人的判断によるミスもなくなるとともに一連の作業が自動ででき、検査装置へのセットも１度で済み、作業効率が向上する。半導体ウェハーに形成された複数の半導体素子ごとに最適な規格が選択されるので、一枚の半導体ウェハーで形成される半導体素子を無駄なく使用することができる。
【発明の効果】
【００１６】
本発明によれば、半導体ウェハーに形成された半導体素子を無駄なく使用することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る実施の形態について図面を参照して詳細に説明する。
【００１８】
（実施の形態１）
図１は、本実施の形態１の検査装置１００の概略構成図を示している。図１に示すように本実施の形態１の検査装置１００は、半導体ウェハー１０１に形成された複数の半導体素子１０１ａの電気的特性を検査するものである。
【００１９】
この検査装置１００は、制御部１０３からの制御内容に従い検査を行う検査部１０２と、検査部１０２のプローバーの動作や検査部１０２で行う検査内容の決定等を行う制御部１０３と、検査内容のプログラムや検査結果等を記憶する記憶部１０４〜１０６と、を備えるものである。
【００２０】
半導体ウェハー１０１は、素子形成等のウェハー処理が終了したものであり、複数の半導体素子１０１ａが形成されているものである。例えば、半導体素子としては、例えば、トランジスタ、ダイオード等がある。
【００２１】
検査部１０２は、制御部１０３からの制御内容に従い、プローバー（探針）を所定の半導体素子１０１ａまで動作し、半導体素子１０１ａに電気信号を送るとともに、その電気信号を受けた半導体素子１０１ａが動作した後の信号を受け取ることで検査を行うものである。
【００２２】
制御部１０３は、検査部１０２のプローバーを半導体ウェハー１０１のどの位置の半導体素子と接触させるか等のプローバーの動作制御や、検査内容に従った電気信号を送信する等、検査部の動作を制御する動作制御部１０３ａと、検査結果に基づいて最適な検査プログラムや規格を判断・決定する判断部１０３ｂと、を含むものである。
【００２３】
記憶部１０４は、制御部１０３が検査を実行するのに用いる検査プログラムを、複数記憶している。検査プログラムは、製品規格の細分化（ランク対応）の要求に対応するため、ランクごとに作成されている。例えば、ランク選別を容量でするとすれば、検査プログラムＡは、１Ｖの電圧を検査対象の半導体素子に加えた時に計測される容量が１〜３[ｐＦ]の範囲内であるか否かを検査するものである。また、検査プログラムＢは、１Ｖの電圧を検査対象の半導体素子に加えた時に計測される容量が３〜４[ｐＦ]の範囲内であるか否かを検査するものである。また、検査プログラムＣは、１Ｖの電圧を検査対象の半導体素子に加えた時に計測される容量が５〜７[ｐＦ]の範囲内であるか否かを検査するものである。なお、検査項目は容量だけに限らず、例えば、ベース電流、Ｌ成分、抵抗等でも良い。
【００２４】
記憶部１０５は、記憶部１０４に記憶された各検査プログラムＡ〜Ｃに基づいて行った検査結果を記憶するものである。
【００２５】
記憶部１０６は、半導体ウェハー１０１に関する情報を記憶しており、例えば、形成された複数の半導体素子の個数と位置等を記憶している。また、抜き取り検査を行う場合は、半導体ウェハー１０１上のどの位置の半導体素子１０１ａを検査するか等の抜き取り位置情報も記憶している。
【００２６】
なお、記憶部１０４〜１０６は、図１では個別に図示してあるが一つのメモリにより実現するものであっても当然良い。
【００２７】
制御部１０３の判断部１０３ｂは、検査結果に基づき、最も取れ率（良品率）の良い検査プログラムを選択する。なお、取れ率とは、検査の結果、検査条件（規格）を具備して良品と判断される割合のことである。
【００２８】
以下、このように構成された検査装置１００を用いて行う検査方法について説明する。
【００２９】
図２は、半導体ウェハー１０１上において抜き取り検査を行う半導体素子の配置を示す図である。図３は、本実施の形態１の検査装置１００を用いた検査方法のフローチャートを示している。
【００３０】
まず、素子形成のための各種処理が終了した半導体ウェハー１０１に対して、抜き取り検査を行う（Ｓ１０１）。この工程では、図２に示すように、半導体ウェハー１０１上に形成された複数の半導体素子のうちの一部（ここでは１７個）について、検査を行う。
【００３１】
この抜き取り検査では、１７個の半導体素子のそれぞれについて、検査プログラムＡ〜Ｃに基づく特性検査を行い、それぞれの検査結果を記憶部１０５に記憶する。例えば、検査プログラムＡによる検査結果「１７点中、１７点良品」、検査プログラムＢによる検査結果「１７点中、１０点良品」、検査プログラムＣによる検査結果「１７点中、５点良品」という検査結果を記憶する。
【００３２】
次に、抜き取り検査の検査結果に基づいて、最も成績が良かった検査プログラム（ここではプログラムＡ）を選択・決定する。すなわち、抜き取り検査を行った半導体ウェハー１０１にとって最も取れ率の良いと推定される検査プログラムが決定される（Ｓ１０２）。
【００３３】
そして、Ｓ１０２で選別された検査プログラムＡによって、半導体ウェハー１０１に形成された全ての半導体素子に対して検査を行う（Ｓ１０３）。この際、検査条件を満たさないと判断されたＮＧチップにはインキングを行っても良い。
【００３４】
この抜き取り検査Ｓ１０１から全数検査１０３までの工程を、半導体ウェハー毎に行い、最終の半導体ウェハーになるまで繰り返す（Ｓ１０４−Ｎｏ）。最終の半導体ウェハーの全数検査が終了したら（Ｓ１０４−Ｙｅｓ）、組立工程に移行する（Ｓ１０５）。
【００３５】
この検査方法では、予め、複数の規格に関する検査を所定の半導体素子に対して行い、抜き取り検査を行った半導体ウェハーにとって最も不良品の少ないと推定される検査プログラムを推定し、その検査プログラムで全数検査を行うので、半導体ウェハー毎に、取れ率の最も高い検査プログラムが選択されるので、半導体素子を無駄なく使用することができる。
【００３６】
また、抜き取り検査においては半導体ウェハーに形成された複数の半導体素子のうちの一部に対して抜き取り検査を行っているので、効率良く最適な検査プログラムを選別・決定し、検査時間を短縮化することができる。
【００３７】
（実施の形態２）
次に、本実施の形態２の検査方法について説明する。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。なお、本実施の形態２の検査方法に用いる検査装置は、実施の形態１の検査装置と同様の構成で良い。
【００３８】
図４は、本実施の形態２の検査方法のフローチャートを示している。
【００３９】
まず、素子形成のための各種処理が終了した半導体ウェハー１０１に対して、全数検査を行う。この全数検査工程では、半導体ウェハー上に形成された全ての半導体素子について個別に、検査プログラムＡ〜Ｃに基づく特性検査を行いその結果を、記憶部１０５に記憶する（Ｓ２０１）。
【００４０】
次に、その検査結果に基づいて、各半導体素子ごとに最適な規格を判断・決定する。例えば、１番目の半導体素子は規格Ａに最適、２番目の半導体素子は規格Ａには使用できないが規格Ｂに使用可、３番目〜Ｎ番目は〜、というように、各半導体素子毎に最適な規格を選別し、記憶部１０５に記憶していく（Ｓ２０２）。なお、この際、どの規格も満たさないと判断されたＮＧチップにはインキングを行っても良い。また、半導体ウェハー上の位置と最適な規格との対応関係を、記憶部１０６に記憶して、後工程に用いても良い。
【００４１】
このＳ２０１からＳ２０２までの工程を、半導体ウェハー毎に行い、最終の半導体ウェハーになるまで繰り返す（Ｓ２０３−Ｎｏ）。最終の半導体ウェハーの全数検査が終了したら（Ｓ２０３−Ｙｅｓ）、組立工程に移行する。
【００４２】
この検査方法では、半導体ウェハーの全ての半導体素子に対して、各検査プログラムで検査を行うので、半導体素子毎に取れ率の最も高い規格を判断でき、その結果、不良品の数が減るので、半導体素子を無駄なく使用することができる。
【００４３】
（変形例）
次に、本実施の形態２の変形例を説明する。この検査方法は、検査装置を複数用いるものである。例えば、実施の形態１の検査装置１００に加えて、他の検査項目を検査することが可能な検査プログラムを備える検査装置を用いる。
【００４４】
検査方法としては、例えば、まず、検査装置１００で、ＤＣ（ＶＲ、ＩＲ、ＶＦ、ＩＤ等）項目、及び容量の検査（検査Ａ）を行い、検査結果を記憶しておく。
【００４５】
次に、もう一方の検査装置を用いて、前述の検査を行った半導体ウェハーに対して抵抗及びＬ成分を検査（検査Ｂ）する。
【００４６】
そして、いずれかの検査装置等を用いて、検査Ａと検査Ｂの検査結果を総合して判断し半導体素子毎に追加して検査した規格を含んだ判断をしても良い。
【００４７】
なお、本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
【産業上の利用可能性】
【００４８】
本発明の検査方法および検査装置は、半導体ウェハーに形成された半導体素子を無駄なく使用することができる検査方法および検査装置として有用である。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態１の検査装置１００の概略構成図
【図２】半導体ウェハー１０１上において抜き取り検査を行う半導体素子の配置を示す図
【図３】本実施の形態１の検査装置１００を用いた検査方法のフローチャート
【図４】本実施の形態２の検査方法のフローチャート
【符号の説明】
【００５０】
１００    検査装置
１０１    半導体ウェハー
１０１ａ  半導体素子
１０２    検査部
１０３    制御部
１０３ａ  動作制御部
１０３ｂ  判断部
１０４〜１０６    記憶部
【図１】
2008210840.tif 000003
【図２】
2008210840.tif 000004
【図３】
2008210840.tif 000005
【図４】
2008210840.tif 000006