【手続補正書】
【提出日】平成21年2月24日(2009.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体領域に形成され、複数のメモリセルが行列状に配置されたメモリセルアレイ領域と、
前記複数のメモリセルのうち、同一の行に並ぶメモリセル同士を共通に接続する複数のワード線と、
第２の半導体領域に前記メモリセルアレイ領域と分離して形成された保護ダイオード領域とを備え、
前記保護ダイオード領域には、前記第２の半導体領域の上部に形成された第１の拡散層と前記第２の半導体領域とが接合してなる保護ダイオード素子が構成され、
前記各ワード線は、前記保護ダイオード領域に延伸して前記第１の拡散層と直接に接続されることにより、前記保護ダイオード素子と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１の半導体領域は、第１導電型であり、
前記第２の半導体領域は、第１導電型ウエルを含み、
前記第１の拡散層は、第２導電型であって、且つ前記第１導電型ウエル内に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記保護ダイオード領域は、前記第１導電型ウエルと、該第１導電型ウエルに隣接して形成された第１の第２導電型ウエルと、前記第１導電型ウエルと前記第１の第２導電型ウエルとの上部で且つ接合部を跨ぐように形成された第１の第１導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウエル、第１の第１導電型拡散層及び第１の第２導電型ウエルにより構成されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１導電型ウエル及び第１の第２導電型ウエルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウエル及び第１の第２導電型ウエルを内包し且つ前記第１導電型ウエル及び第１の第２導電型ウエルよりも接合面が深い第２の第２導電型ウエルと、前記第１の第２導電型ウエルと前記半導体基板との上部で且つ接合部を跨ぐように形成された第２の第２導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウエル、第１の第１導電型拡散層、第１の第２導電型ウエル、第２の第２導電型ウエル及び第２の第２導電型拡散層により構成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１導電型ウエル及び第１の第２導電型ウエルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウエル及び第１の第２導電型ウエルを内包し且つ前記第１導電型ウエル及び第１の第２導電型ウエルよりも接合面が深い第２の第２導電型ウエルと、前記第１の第１導電型拡散層の上部に形成された金属による第１のシリサイド領域と、前記第１の第２導電型ウエルと前記半導体基板との上部で且つ接合部を跨ぐように形成された金属による第２のシリサイド領域とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウエル、第１の第１導電型拡散層、第１のシリサイド領域、第１の第２導電型ウエル、第２の第２導電型ウエル及び第２のシリサイド領域により構成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記第１導電型ウエル及び第１の第２導電型ウエルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１導電型ウエル及び第１の第２導電型ウエルを内包し且つ前記第１導電型ウエル及び第１の第２導電型ウエルよりも接合面が深い第２の第２導電型ウエルと、前記第１の第２導電型ウエルにおける前記第１の第１導電型拡散層と反対側の上部に形成された第２の第２導電型拡散層と、前記半導体基板の上部における前記第２の第２導電型拡散層と隣接して形成された第２の第１導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第２導電型拡散層、第１導電型ウエル、第１の第１導電型拡散層、第１の第２導電型ウエル、第２の第２導電型ウエル、第２の第２導電型拡散層及び第２の第１導電型拡散層により構成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、
前記第２の第２導電型拡散層の上部には金属による第２のシリサイド領域が形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記第１の第１導電型拡散層の上部には金属による第１のシリサイド領域が形成され、
前記第２の第２導電型拡散層の上部及び前記第２の第１導電型拡散層の上部に跨るように、金属による第２のシリサイド領域が形成されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記第１の半導体領域は、第１導電型であり、
前記第２の半導体領域は、第２導電型ウエルを含み、
前記第１の拡散層は、第１導電型であって、且つ前記第２導電型ウエル内に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記保護ダイオード領域は、前記第２導電型ウエルと、該第２導電型ウエルに隣接して形成された第１の第１導電型ウエルと、前記第２導電型ウエルと前記第１の第１導電型ウエルとの上部で且つ接合部を跨ぐように形成された第１の第２導電型拡散層とを有し、
前記保護ダイオード素子は、前記第１の第１導電型拡散層、第２導電型ウエル、第１の第２導電型拡散層及び第１の第１導電型ウエルにより構成されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第２導電型ウエル及び第１の第１導電型ウエルは、第１導電型の半導体基板に形成されており、
前記保護ダイオード領域は、前記第１の第１導電型ウエルにおける前記第１の第２導電型拡散層と反対側の上部に形成された第２の第１導電型拡散層を有し、
前記保護ダイオード素子は、前記第１の第１導電型拡散層、第２導電型ウエル、第１の第２導電型拡散層、第１の第１導電型ウエル及び第２の第１導電型拡散層により構成されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記第１の第２導電型拡散層の上部には金属による第１のシリサイド領域が形成され、
前記第２の第１導電型拡散層の上部には金属による第２のシリサイド領域が形成されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記メモリセルアレイ領域における互いに隣接する前記メモリセル同士の間には絶縁膜が形成され、
前記保護ダイオード領域における前記第１の拡散層の上には前記絶縁膜が形成されていないことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１４】
前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第１の導電層と、前記複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を共通に接続する第２の導電層とから構成されていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記各メモリセルは、前記第１の半導体領域と前記各第１の導電層との間に形成され、酸化膜の間に窒化膜が挟まれてなる積層絶縁膜を有するＭＯＮＯＳ型メモリセルであることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記各ワード線は、前記複数のメモリセルにそれぞれ形成された第１の導電層と、前記複数の第１の導電層のうち同一の行に並ぶ第１の導電層同士を絶縁膜を介在させて容量結合する第２の導電層とから構成されていることを特徴とする請求項１〜１３のいずれか１項に記載の半導体記憶装置。
【請求項１７】
前記各メモリセルは、前記第１の半導体領域と前記各第１の導電層との間に形成されたトンネル絶縁膜を有する浮遊ゲート電極型メモリセルであることを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、
前記素子分離絶縁膜を含む前記半導体領域の上に、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜からなるＯＮＯ膜、並びに第１の導電層を順次形成する工程（ｂ）と、
前記メモリセルアレイ領域において、前記第１の導電層及びＯＮＯ膜を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第１の導電層を除去するようにパターニングする工程（ｃ）と、
前記工程（ｃ）よりも後に、パターニングされた前記第１の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第２導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、パターニングされた前記第１の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第１の導電層の上面を露出する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第２ の導電層を形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記メモリセルアレイ領域において、前記第２の導電層及び第１の導電層を行方向にパターニングすることにより、それぞれ前記第１の導電層を含む行列状に配置された複数の前記メモリセルと、前記第２の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第２導電型拡散層と前記ワード線の端部とを直接に接続する工程（ｈ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項１９】
前記工程（ｅ）及び工程（ｆ）は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出し且つ互いに隣接する前記第１の導電層及びＯＮＯ膜の間を埋め込むと共に、前記保護ダイオード領域において、前記第２ 導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記工程（ｅ）は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出する工程であり、
前記工程（ｆ）は、前記保護ダイオード領域において、前記絶縁膜に対してエッチングを行なうことにより、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
【請求項２１】
前記工程（ｃ）において、前記保護ダイオード領域における前記ＯＮＯ膜をさらに除去するようにパターニングすることを特徴とする請求項１８〜２０のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２２】
前記工程（ｂ）は、前記保護ダイオード領域における前記ＯＮＯ膜を選択的に除去する工程と、
前記ＯＮＯ膜が除去された前記保護ダイオード領域に第３のシリコン酸化膜を選択的に形成する工程とを含むことを特徴とする請求項１８〜２０のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２３】
第１導電型の半導体領域の上に、複数のメモリセルを行列状に配置したメモリセルアレイ領域と保護ダイオード領域とを分離して形成する半導体記憶装置の製造方法であって、
前記半導体領域に素子分離絶縁膜を選択的に形成する工程（ａ）と、
前記素子分離絶縁膜を含む前記半導体領域の上に、トンネル絶縁膜及び第１の導電層を順次形成する工程（ｂ）と、
前記メモリセルアレイ領域において、前記第１の導電層を列方向に延びる短冊状にパターニングすると共に、前記保護ダイオード領域において、前記第１の導電層を除去するようにパターニングする工程（ｃ）と、
前記工程（ｃ）よりも後に、パターニングされた前記第１の導電層をマスクとして、前記半導体領域の前記メモリセルアレイ領域においては、第２導電型拡散層からなり前記メモリセルのソースドレイン領域を形成すると共に、前記半導体領域の前記保護ダイオード領域においては、保護ダイオード素子を構成する第２導電型拡散層を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、パターニングされた前記第１の導電層を含む前記半導体領域の上に絶縁膜を形成した後、前記メモリセルアレイ領域において、パターニングされた前記第１の導電層の上面を露出する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程（ｆ）と、
前記メモリセルアレイ領域において、上面が露出した前記第１の導電層の上に、結合容量絶縁膜を選択的に形成する工程（ｇ）と、
前記工程（ｇ）よりも後に、前記半導体領域における前記メモリセルアレイ領域及び保護ダイオード領域の上に第２の導電層を形成する工程（ｈ）と、
前記工程（ｈ）よりも後に、前記メモリセルアレイ領域において、前記第２の導電層、結合容量絶縁膜及び第１の導電層を行方向にパターニングすることにより、それぞれ前記第１の導電層及び結合容量絶縁膜を含む行列状に配置された複数の前記メモリセルと、前記第２の導電層からなり同一の行に並ぶ複数の前記メモリセルを共通に接続する複数のワード線とを形成すると共に、前記保護ダイオード領域において、前記保護ダイオード素子の第２導電型拡散層と前記ワード線の端部とを直接に接続する工程（ｉ）とを備えていることを特徴とする半導体記憶装置の製造方法。
【請求項２４】
前記工程（ｅ）及び工程（ｆ）は、形成された前記絶縁膜に対してエッチングを行なうことにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出し且つ互いに隣接する前記第１の導電層の間を埋め込むと共に、前記保護ダイオード領域において、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項２３に記載の半導体記憶装置の製造方法。
【請求項２５】
前記工程（ｅ）は、形成された前記絶縁膜に対して、化学機械研磨法により研磨することにより、前記メモリセルアレイ領域において、前記各第１の導電層の上面を露出する工程であり、
前記工程（ｆ）及び（ｇ）は、前記保護ダイオード領域において、前記結合容量絶縁膜及び絶縁膜に対してエッチングを行なうことにより、前記第２導電型拡散層の少なくとも一部を露出する工程であることを特徴とする請求項２３に記載の半導体記憶装置の製造方法。
【請求項２６】
請求項６又は８に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加する際に、前記第２の端子及び第３ の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項２７】
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程をさらに備えていることを特徴とする請求項２６に半導体記憶装置の駆動方法。
【請求項２８】
請求項６又は８に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層及び第２の第１導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に負のバイアス電圧を印加する際に、前記第２の端子には前記第１の端子と同一の電圧を印加し、且つ前記第３の端子は接地状態とする工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項２９】
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程をさらに備えていることを特徴とする請求項２８に記載の半導体記憶装置の駆動方法。
【請求項３０】
請求項４又は７に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１の第１導電型拡散層に第２の端子を接続し、前記第２の第２導電型拡散層に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【請求項３１】
請求項５に記載の半導体記憶装置の駆動方法であって、
前記ワード線に第１の端子を接続し、前記第１のシリサイド領域に第２の端子を接続し、前記第２のシリサイド領域に第３の端子を接続する工程と、
前記第１の端子に正のバイアス電圧を印加することにより、選択されたメモリセルに対して書き込み動作又は読み出し動作を行なう工程と、
前記第１の端子に負のバイアス電圧を印加することにより、選択されたメモリセルに対して消去動作を行なう工程とを備えていることを特徴とする半導体記憶装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置、その製造方法及びその駆動方法