(57)【要約】【課題】ＳｉＧｅヘテロ接合バイポーラ・トランジスタを製造するだけでなく、ＳｉＧｅバイポーラの歩留まりも向上させる方法を提供すること。【解決手段】本発明の方法は、以下の素子領域、すなわちコレクタ領域、サブコレクタ領域、外部ベース領域、およびコレクタ−ベース接合領域の１つへの、炭素、Ｃのイオン打込みを含む。好ましい実施形態では、前記領域のそれぞれに打込みＣを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
サブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板であって、前記サブコレクタ領域が打ち込まれたＣでドープされているが、前記コレクタ領域はＣでドープされていない前記半導体基板と、
前記半導体基板上に形成されたＳｉＧｅベース層であって、前記コレクタ領域の上に形成されたコレクタ−ベース接合領域および真性ベース領域を少なくとも１つずつ備え、前記コレクタ−ベース接合領域および前記真性ベース領域はＣでドープされていない前記ＳｉＧｅベース層と、
前記真性ベース領域に直には接していない外部ベース領域であって、打ち込まれたＣでドープされているがゲルマニウムを含まない前記外部ベース領域と、
前記真性ベース領域の一部分上に形成されたエミッタ領域であって、少なくとも１つのエミッタ・ポリシリコン領域を備える前記エミッタ領域と、
を含む、ＳｉＧｅバイポーラの歩留りが向上したＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項２】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび層状半導体からなる群から選択される半導体材料である請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項３】
前記半導体材料がＳｉである請求項２に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項４】
前記半導体基板がさらに分離領域を含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項５】
前記分離領域がＬＯＣＯＳ領域またはトレンチ分離領域である請求項４に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項６】
前記ＳｉＧｅベース層が、ｅｐｉ−ＳｉＧｅ層である請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項７】
前記ＳｉＧｅベース層が、単結晶ＳｉＧｅ領域に接する多結晶ＳｉＧｅ層領域を含む請求項６に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項８】
前記エミッタ領域がパターン化絶縁体層を含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項９】
前記パターン化絶縁体層が、ＳｉＯ２、Ｓｉオキシナイトライドおよびこれらの複数層からなる群から選択される絶縁体材料からなる請求項８に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【請求項１０】
それに隣接して形成されたデジタル論理回路をさらに含む請求項１に記載のＳｉＧｅヘテロ接合バイポーラ・トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体へテロ接合バイポーラ・トランジスタ、より詳細には、エミッタ−コレクタ（ＣＥ）の漏れもしくは短絡、またはコレクタ−ベース（ＣＢ）の漏れもしくは短絡を引き起こす転移を抑制することにより、ＳｉＧｅバイポーラの歩留りが実質的に向上する、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法に関する。
【背景技術】
【０００２】
高周波の有線および無線市場の著しい成長は、ＳｉＧｅなどの化合物半導体に、大量に生産されている相補的な金属酸化物半導体（ＣＭＯＳ）技術を凌ぐ独特の利点がある、新しい好機をもたらした。エピタキシャル層擬似格子整合（pseudomorphic）ＳｉＧｅ堆積法の急速な発展に伴い、エピタキシャル・ベースＳｉＧｅへテロ接合バイポーラ・トランジスタが、広く市場に受け入れられるために、主流のＣＭＯＳの開発と一体化されてきており、デジタル論理回路での最先端のＣＭＯＳ技術基盤を十分に利用しつつ、アナログおよびＲＦ回路にＳｉＧｅ技術の利点を付与している。
【０００３】
打込み損傷により生じる余分な格子間侵入体（interstitial）が、バイポーラ素子のコレクタとエミッタ領域に転移が形成される原因となることは、十分に立証されている。転移がコレクタとエミッタ領域の間に広がると、バイポーラ・パイプの短絡、すなわちコレクタ−エミッタの短絡が起こり得る。このような事情で、ＳｉＧｅバイポーラの歩留りは、コレクタ領域に由来する転移のために、２０ないし５０％の大きさで低下し得る。
【０００４】
ＳｉＧｅヘテロ接合素子にＣ、カーボンを組み込むことが、ホウ素のベース領域への外部拡散を防ぐために、従来技術で実施されてきた。例えば、ホウ素の過渡増速拡散はカーボン・リッチ・シリコン層で強く抑制されることが知られている；例えば、オステン他（H. J. Osten, et al.）の、「高周波用途向けのカーボン・ドープＳｉＧｅヘテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for high Frequency Applications）」、ＩＥＥＥＢＴＣＭ  ７．１、１０９を参照。シリコン内のホウ素の拡散は、格子間侵入メカニズムにより起こり、自己格子間シリコン（siliconself-interstitial）の濃度に比例する。カーボン・リッチ領域からのカーボンの拡散は、自己格子間シリコンを不飽和（undersaturation）にする。結果として、これらの領域でのホウ素の拡散は抑制されるであろう。ホウ素の拡散を抑制できるにもかかわらず、ＳｉＧｅヘテロ接合バイポーラ構造にＣを組み込む従来技術の方法は、バイポーラ・パイプの短絡が起こることを防げない。したがって、従来技術の方法はＳｉＧｅバイポーラの歩留りを向上させない。
【０００５】
前記のＳｉＧｅバイポーラの歩留りの問題に鑑みて、素子のペデスタル（pedestal）およびコレクタ領域に由来する転移に原因がある、ＳｉＧｅヘテロ接合バイポーラの歩留りを上げる、新規で改善された方法が求められ続けている。
【非特許文献１】オステン他（H. J. Osten, et al.）の、「高周波用途向けのカーボン・ドープＳｉＧｅヘテロ接合バイポーラ・トランジスタ（CarbonDoped SiGe Heterojunction Bipolar Transistors for high Frequency Applications）」、ＩＥＥＥＢＴＣＭ  ７．１、１０９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の１つの目的は、ＳｉＧｅバイポーラの歩留りが向上した、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
【０００７】
本発明の別の目的は、素子に存在する転移の量を実質的に減少させることによりパイプの短絡を防ぐ、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
【０００８】
本発明のさらなる目的は、既存のバイポーラおよびＣＭＯＳ加工ステップに適合する加工ステップを用いる、ＳｉＧｅヘテロ接合バイポーラ・トランジスタの製造方法を提供することである。
【課題を解決するための手段】
【０００９】
これらおよび他の目的と利点は、ＳｉＧｅバイポーラ・トランジスタの予め決められた特定の領域に炭素、Ｃを打ち込むことにより、本発明において達成される。詳細には、出願者等は、バイポーラ素子のサブコレクタ、コレクタ、外部ベース（extrinsic base）およびコレクタ−ベース接合領域に、別々に、あるいは任意の組合せで、Ｃを組み込むことにより（打込みだけにより）、ＳｉＧｅバイポーラの歩留りを向上させることができることを確認した。当分野の技術者によく知られている、ブランケットまたはマスクを用いる打込み技術により、炭素の（複数回の）打込みを実施することができる。
【００１０】
最高の改善および本発明の最も好ましい実施形態は、すでに記載された全てのＣ打込みを行う場合に得られる。本発明により得られる、ＳｉＧｅバイポーラの向上した歩留りは、それにより従来技術のＳｉＧｅヘテロ接合バイポーラ素子でこれまでに可能であったものより実質的にパイプの短絡が少ない素子が得られるので、当技術分野における著しい進歩である。
【００１１】
広く言えば、本発明は、
（ａ）少なくとも１つのバイポーラ素子領域を含む構造体を供用するステップを含み、前記バイポーラ素子領域がサブコレクタ領域の上に形成されたコレクタ領域、ならびに前記コレクタおよびサブコレクタ領域の上に形成されたＳｉＧｅ層を少なくとも１つずつ備え、前記ＳｉＧｅ層が真性ベース領域およびコレクタ−ベース接合領域を少なくとも１つずつ備え、前記真性ベース領域が外部ベース領域に接しており；また
（ｂ）前記コレクタ、前記サブコレクタ、前記外部ベース領域および前記コレクタ−ベース接合領域から選択される、前記構造体の少なくとも１つの領域にＣを打ち込むステップ；
を含む、ＳｉＧｅバイポーラの歩留りを向上させる方法を含む。
【００１２】
本発明の一実施形態では、非選択ｅｐｉ法を用いてＳｉＧｅ層を成長させる。この実施形態では、ＳｉＧｅ層は真性ベース領域に接する外部ベース領域を含むであろう。別の実施形態では、ＳｉＧｅ層は外部ベース領域なしに形成される。この実施形態では、外部ベース領域は、ゲルマニウムを含んでいることも含んでいないこともあり、ＳｉＧｅ層とは別に形成される。
【００１３】
本発明の好ましい実施形態では、本発明の方法は、
（ａ）少なくとも１つのバイポーラ素子領域を含む構造体を供用するステップを含み、前記バイポーラ素子領域はサブコレクタ領域の上に形成された少なくとも１つのコレクタ領域を備え、
（ｂ）前記コレクタおよびサブコレクタ領域にＣを打ち込むステップと、
（ｃ）前記バイポーラ素子領域上にＳｉＧｅ層を形成するステップを含み、前記ＳｉＧｅ層が真性ベース領域およびコレクタ−ベース接合領域を少なくとも１つずつ備え、前記真性ベース領域が外部ベース領域に接しており、
（ｄ）前記外部ベース領域にＣを打ち込むステップと、
（ｅ）前記ＳｉＧｅ層の上に絶縁体層を形成するステップと、
（ｆ）前記真性ベース領域の一部分を露出させるように前記絶縁体層にエミッタ開口部を設け、前記エミッタ開口部を通して、また前記真性ベース領域の露出した部分を通して、コレクタ−ベース接合領域にＣを打ち込むステップと、
（ｇ）前記エミッタ開口部内を含めて、前記絶縁体層上にエミッタ・ポリシリコン領域を形成するステップと、
を含む。
【００１４】
本発明のさらなる態様は、ＳｉＧｅバイポーラの歩留りが向上したＳｉＧｅヘテロ接合バイポーラ・トランジスタに関する。詳細には、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタは、
サブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板、
前記基板上に形成されたＳｉＧｅベース層を備え、前記ＳｉＧｅベース層はコレクタ領域の上に形成されたコレクタ−ベース接合領域と、真性ベース領域を少なくとも１つずつ備え、前記真性ベース領域は外部ベース領域に接しており、
前記真性ベース領域の一部分上に形成されたエミッタ領域を備え、前記エミッタ領域が少なくとも１つのエミッタ・ポリシリコン領域を備え、
前記コレクタ、前記サブコレクタ、前記外部ベース領域および前記コレクタ−ベース接合領域から選択される、前記構造体の少なくとも１つの領域が打込みＣを含む。
【００１５】
本発明の別の好ましい実施形態では、バイポーラ・トランジスタは、
いずれも打ち込まれたＣでドープされたサブコレクタ領域およびコレクタ領域を少なくとも１つずつ含む第１の伝導型半導体基板、
前記基板上に形成されたＳｉＧｅベース層を備え、前記ＳｉＧｅベース層はコレクタ領域の上に形成されたコレクタ−ベース接合領域、真性ベース領域および前記真性ベース領域に接する外部ベース領域を少なくとも１つずつ備え、前記コレクタ−ベース接合領域および前記外部ベース領域が打ち込まれたＣでドープされており、
前記真性ベース領域の一部分上に形成されたエミッタ領域を備え、前記エミッタ領域は少なくとも１つのエミッタ・ポリシリコン領域を備える。
【００１６】
Ｃドープされた領域のそれぞれは、本発明の方法を利用して特定の領域にＣを打ち込むことにより形成されることに注意されたい。
【発明を実施するための最良の形態】
【００１７】
ＳｉＧｅバイポーラ歩留りを向上させるＣ打込みの使用に関する本発明は、ここで、図１〜７の参照および以下に見られる考察により、より詳細に説明される。図では、類似の、また対応する要素は類似の参照番号により表されていることを指摘しておく。また、簡単にするために、図には１つのバイポーラ素子領域だけが示されている。図に描かれたバイポーラ素子領域の隣に、他のバイポーラ素子領域ならびにデジタル論理回路を形成することができる。
【００１８】
詳細に本発明を考察する前に、図は、真性ベース領域に接する外部ベース領域をもつＳｉＧｅ層が形成される、本発明の好ましい実施形態を示していることを指摘しておく。この実施形態では、外部ベース領域は非選択ｅｐｉ堆積法により形成される。この実施形態以外に、本発明はまた、ＳｉＧｅ層とは別に外部ベース領域が形成される、ＳｉＧｅ層も想定している。また、以下の説明では、Ｃの打込みは４つの全ての領域、すなわち、コレクタ、サブコレクタ、外部ベース領域および前記コレクタ−ベース接合領域で行われることに注意されたい。４つの領域全てへのこのようなＣ打込みは、本発明の最も好ましい実施形態を表す。しかし、本発明は、これらの４つの領域の各々へのＣ打込みに限定されていない。そうではなく、本発明では、これらの領域の少なくとも１つがＣ打込みされていなければならない。
【００１９】
最初に、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタの横断面を表す図１が参照される。詳細には、このＳｉＧｅヘテロ接合バイポーラ・トランジスタは、第１の伝導型（ＮまたはＰ）半導体基板１０、いずれも打込みによりＣでドープされるサブコレクタ領域１４およびコレクタ領域１６を備える。やはり構造体に存在する分離領域１２は、バイポーラ素子領域の外側境界を定め、図１に示されるバイポーラ素子領域を隣接する素子領域（示されていない）から分離する役目を果たす。
【００２０】
図１のＳｉＧｅバイポーラ・トランジスタはまた、基板１０の上ならびに分離領域１２の上に形成されたＳｉＧｅベース層２０を含む。本発明によれば、このＳｉＧｅベース層は、主に分離領域１２上に形成される多結晶Ｓｉ領域２４、主にサブコレクタ領域１４の上に形成される単結晶ＳｉＧｅ領域２２を含み、これは外部ＳｉＧｅベース領域２９、真性ＳｉＧｅベース領域２６、および当技術分野では素子のペデスタル領域とも呼ばれるコレクタ−ベース接合領域２７を含む。好ましい本発明の実施形態では、コレクタ−ベース接合領域、および外部ベース領域はいずれも打込みによりＣでドープされる。それぞれの多結晶ＳｉＧｅ領域を単結晶ＳｉＧｅ領域から分ける実線は当技術分野でファセット（facet）領域と呼ばれていることに注意されたい。
【００２１】
図１のバイポーラ・トランジスタはまた、エミッタ開口部がそこに形成された、パターン化された絶縁体層３０を含むエミッタ領域２８、ならびに前記パターン化された絶縁体層上ならびに前記エミッタ開口部内に形成されたエミッタ・ポリシリコン領域３２を備える。エミッタ・ポリシリコンは通常、ドープされたＮ＋である。エミッタ・ポリシリコン形成後、エミッタ・ポリシリコンからのドーパントが真性ベース領域に拡散して、真性ベース領域２６にエミッタ拡散領域３４を形成することに注意されたい。
【００２２】
図１に示されるバイポーラ・トランジスタでは、上で確認された領域、すなわち、サブコレクタ、コレクタ、外部ベースまたはコレクタ−ベース接合領域あるいはその両方にＣを打ち込むことにより、その構造に存在する転移の数が減るために、ＳｉＧｅバイポーラの歩留りが向上していることを指摘する。前記領域の少なくとも１つがＣ打込みでドープされた場合、バイポーラの歩留り（すなわち、エミッタ−ベースまたはエミッタ−コレクタの漏れに対する歩留り）は向上し得るが、最大の効果は、全領域がＣ打込みされた場合に認められることに注意されたい。本発明では、２０ないし５０％の大きさでバイポーラの歩留りを上げることができる。したがって、コレクタ、サブコレクタ、外部ベース領域またはコレクタ−ベース接合領域あるいはその両方に打込みＣを含まない、従来技術のＳｉＧｅバイポーラ・トランジスタと比べて、本発明により構造が改良される。
【００２３】
これから、図１に示されるＳｉＧｅヘテロ接合バイポーラ・トランジスタを形成するのに用いられる方法および様々な材料がより詳細に記載される。最初に、本発明で用いられる初期の構造のバイポーラ素子領域を示す図２が参照される。図２に示される初期の構造は、それに形成されたサブコレクタ領域１４、コレクタ領域１６および分離領域１２をもつ基板１０を備える。
【００２４】
図２に示される構造は、当分野の技術者によく知られている通常の加工ステップを用いて作製される。さらに、やはり当技術分野でよく知られている通常の材料がそれを作製するのに用いられる。例えば、基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび全ての他のＩＩＩ／Ｖ化合物半導体を含めて、これらに限定はされないが、何らかの半導体材料からなる。同じか、または異なる半導体材料を備える層状の基板、例えばＳｉ／ＳｉまたはＳｉ／ＳｉＧｅもまた本発明で想定されている。これらの半導体材料の中で、基板１０がＳｉからなることが好ましい。前記のように、続けて形成されようとする素子の種類に応じて、基板はＮ型基板またはＰ型基板であり得る。
【００２５】
サブコレクタ領域１４は、このような構造体にサブコレクタ領域を形成できるよく知られた何らかの技術を用いることにより、基板内に、あるいは別法として基板上に形成される。このように、打込みにより、あるいはエピタキシャル成長法により、サブコレクタ領域を形成することができる。図には、イオン打込みにより基板内に形成されるサブコレクタ領域が描かれていることに注意されたい。次に、通常のシリコン局所酸化（ＬＯＣＯＳ）法を用いるか、あるいはリソグラフィ、エッチングおよびトレンチ分離の埋め込み（trench isolation filling）を利用するかのいずれかにより、分離領域１２が形成される。
【００２６】
基板の分離領域の形成に続いて、次に、コレクタ領域１６が、当分野の技術者によく知られている通常のイオン打込みと活性化アニーリング・プロセスを利用して、バイポーラ素子領域（図１に示される２つの分離領域の間）に形成される。活性化アニーリング・プロセスは通常、約９５０℃以上の温度、約３０秒以内の時間で実施される。
【００２７】
本発明の方法のこの時点で、Ｓｉ３Ｎ４などの保護材料をその上に形成することにより、図に示されるバイポーラ素子領域を保護することができ、そして隣接する素子領域を形成し得る通常の加工ステップを実施することができる。隣接素子領域を完成し、引き続いてその保護をした後、本発明のプロセスが続く。ある実施形態では、隣接素子領域はバイポーラ・トランジスタの作製を完了した後で形成されることに注意すべきである。
【００２８】
本発明のプロセスの次のステップが図３に示されている。詳細には、図３は、サブコレクタ領域１４およびコレクタ領域１６へのＣイオン打込みを示す。これらの領域への打込みに使用される炭素源は、ＣＯ２、あるいは他の何らかのＣ含有ガス源である。１つまたは２つのステップ・プロセスを用いて実施され得るこの最初のＣ打込みステップは、約１０１３から約１０１６個／ｃｍ２のＣ線量（dose）を用いて実施される。約５から約２００ｋｅＶの打込みエネルギーが、コレクタ領域へＣを打ち込むのに用いられ、一方、約１０から約１０００ｋｅＶのエネルギーがサブコレクタ領域にＣを打ち込むのに用いられる。より好ましくは、この最初のＣ打込みステップは、約１０１４個／ｃｍ２の線量と、コレクタ領域には約２０ｋｅＶ、サブコレクタ領域には約４００ｋｅＶの打込みエネルギーを用いて実施される。Ｃ源はそのまま（すなわち、混合しないで）用いられるか、あるいはそれをＨｅまたはＡｒなどの不活性ガスと混合してもよい。これらの打込みは、当分野の技術者によく知られている技術を用いて、ブランケットまたはマスクを用いて行うことができる。ある実施形態では、コレクタおよびサブコレクタ領域へのＣの打込みを省くことが可能である。
【００２９】
サブコレクタ領域へのＣ打込みは、分離領域の形成の間に実施してもよいし、本明細書に示されるように、分離領域の形成後に実施してもよいことに注意されたい。コレクタ領域に関する限り、コレクタ領域は通常、隣接する素子が形成され保護された後、Ｃが打ち込まれる。
【００３０】
出願者等は、前記の最初のＣ打込みステップにより、ＳｉＧｅ層のベースで転移を生じる遊離格子間侵入体のレベルを低下させる炭素源が構造に存在することを確認した。如何なる理論にも拘束されようとは思わないが、Ｃ打込みによる、格子間侵入体レベルの低下メカニズムは、次のようであると考えられる：置換または格子間侵入位置のＣは、格子間侵入Ｓｉ原子と反応する。このＣ−Ｓｉ対は、他のＣ原子と複合化するか、あるいは高濃度格子間侵入領域から拡散して出て行く。このために格子間侵入体の全体としての濃度低下が起こるので形成され得る転移レベルが減少する。サブコレクタ領域へのＣ打込みは通常、コレクタ領域へのＣ打込みより前に行われる。
【００３１】
本発明の次のステップは図４に示されている。この図で、ＳｉＧｅ層２０は基板１０の上ならびに分離領域１２の上に形成されている。本発明の好ましい実施形態によれば、ＳｉＧｅ層は、分離領域１２上に主に形成されている多結晶Ｓｉ領域２４、およびサブコレクタ領域上に主に形成されている単結晶ＳｉＧｅ層２２を含む。単結晶ＳｉＧｅ領域はさらに、外部ＳｉＧｅベース領域２９および真性ＳｉＧｅベース領域２６を含む。外部ベース領域は、ブランケット・イオン打込み法またはパターン化／イオン打込みの組合せ法のいずれかにより形成することができる打込み領域である。ＳｉＧｅ層は、これらに限定されないが、超高真空化学的気相堆積（ＵＨＶＣＶＤ）および急速熱処理（rapid thermal）化学的気相堆積（ＲＴＣＶＰ）を含めて、よく知られた堆積法を用いてエピタキシャル形成される。
【００３２】
本発明は、ＳｉＧｅ層がエピタキシャル堆積により形成される実施形態に限定されないことを再び強調しておく。ｅｐｉ法が用いられる場合、真性ベース領域に接する外部ベース領域をもつＳｉＧｅ層が形成されることに注意されたい。本発明はまた、外部ベース領域が、前記の方法を用いる、ＳｉＧｅ層の堆積中に形成される場合も想定している。
【００３３】
ベース領域での転移を減らすために、図５に示される第２のＣ打込みステップが実施される。詳細には、外部ベース領域およびコレクタ−ベース接合領域の両方へのＣ打込みが構造に存在する転移レベルを下げることが確認された。Ｃを外部ＳｉＧｅベース領域に打ち込む第２のＣ打込みステップは、約１０１３から約１０１６個／ｃｍ２のＣ線量と、約５から約２００ｋｅＶの打込みエネルギーを用いて実施される。より好ましくは、第２のＣ打込みステップは、約１０１４個／ｃｍ２と約１５ｋｅＶの打込みエネルギーを用いて実施される。第２の炭素打込みステップでは、最初のＣ打込みステップで用いられたものと同じ、または異なるＣ源を用いることができる。ある実施形態では、第２の打込みステップ、すなわち外部ベース領域へのＣ打込みを省くことができることに注意されたい。
【００３４】
任意選択で、本発明の方法のこの時点で、高速で動作する素子とするために、ペデスタル、すなわち、コレクタ−ベース接合領域２７またはコレクタ領域１６あるいはその両方に、Ｎ型ドーパントの打込み（示されていない）を実施することができる。この任意選択のＮ型ドーパントの打込みは、例えば、イオン打込みおよび活性化アニーリングを含めて、当分野の技術者によく知られている通常の加工技術を用いて実施される。この打込みステップの間に、転移がやはり構造に形成され、打込まれたものにより引き起こされる打込み損傷による短絡を引き起こすことを指摘しておく。これが起こる領域は通常、真性ＳｉＧｅベース領域の真下である。
【００３５】
次に、図６に示されるように、ＣＶＤ、プラズマＣＶＤ、化学溶液堆積法のような通常の堆積法を用いて、絶縁体層３０がＳｉＧｅベース層２０上に形成される。図６に示されるように、絶縁体は単一の層であるか、あるいはそれは複数の絶縁体層を含んでいることもある。絶縁体層３０は、ＳｉＯ２、Ｓｉオキシナイトライドおよび他の類似の絶縁体から選択される、同じ、または異なる絶縁体材料からなる。
【００３６】
次に、真性ベース領域の一部分を露出させるように、エミッタ開口部３１が絶縁体層３０に形成される。図７参照。エミッタ開口部はリソグラフィとエッチングを用いて形成される。用いられるエッチング・ステップは、ＳｉＧｅ層に比べて絶縁体材料を除去することに選択性がある。本発明のこの時点で、約１０１３個／ｃｍ２から約１０１６個／ｃｍ２のＣ線量と約５から約２００ｋｅＶのエネルギーを用いて実施される、第３のＣイオン打込みプロセスを用いて、当技術分野で素子のペデスタル領域と呼ばれるコレクタ−ベース接合領域２７にＣを打ち込むことができる。より好ましくは、第３のＣ打込みは約１０１４個／ｃｍ２のＣ線量と約５０ｋｅＶのエネルギーで実施される。第３のＣ打込みステップは、第１のＣ打込みステップと同じ、または異なるＣ源の使用を含み、またある実施形態では第３の打込みを省くことができることに注意されたい。
【００３７】
エミッタ開口部の形成の後で、ＣＶＤのような通常の堆積法を用いて、エミッタ・ポリシリコン層３２が絶縁体層の上とエミッタ開口部内に形成される。次に、エミッタ・ポリシリコンと絶縁体は、ＳｉＧｅベース領域上にエミッタ領域２８を形成するように、選択的に除去される。図１参照。具体的には、リソグラフィとエッチングが図１に示される構造を形成するのに用いられる。エミッタ・ポリシリコン層３２と絶縁体層３０のいくつかの部分を除去するのに、１回のエッチング・プロセスを用いることができるし、あるいはこれらの層を除去するのに独立した複数のエッチング・ステップを用いることもできることを指摘しておく。
【００３８】
次に、図１に示される構造上に、通常のＢｉＣＭＯＳ加工ステップを実施することができる。エミッタ拡散領域３４が後のアニーリング・ステップ中に、真性ベース領域２６に形成されることに注意されたい。
【図面の簡単な説明】
【００３９】
【図１】素子のコレクタ、サブコレクタ、ならびに外部ベース領域またはコレクタ−ベース接続領域あるいはその両方にＣが打ち込まれた、本発明のＳｉＧｅヘテロ接合バイポーラ・トランジスタの横断面図である。
【図２】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図３】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図４】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図５】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図６】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図７】本発明の様々な加工ステップの１つの、図１の構造を示す横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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