(57)【要約】【課題】パワーＭＩＳＦＥＴの耐圧の低下、破壊耐量の低下を抑制しつつ、帰還容量を低減できる技術を提供する。【解決手段】半導体基板の主面１００ａに形成されたＨＶ−Ｎｗｅｌｌ層（ドリフト領域）４内に、主面１００ａから内部に向かう方向にＨＶ−Ｎｗｅｌｌ層４より浅く絶縁層が形成されたトレンチ領域（トレンチ領域）１６を備える横型パワーＭＩＳＦＥＴであって、主面１００ａにおける平面上の配置が、ゲート電極（第１導電層）Ｇを挟んで互いに反対側にソース層（ソース領域）Ｓとドレイン層（ドレイン領域）Ｄとが配置され、ゲート電極Ｇとドレイン層Ｄとの間にゲート電極とは異なるダミーゲート電極（第２導電層）ＤＧが配置されるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも一つの主面を備える半導体基板を有し、
前記半導体基板の主面には、前記半導体基板の主面に沿ってソース領域と、チャネル領域と、ドリフト領域と、ドレイン領域とが順に配置され、
前記ドリフト領域内には、前記半導体基板の主面から前記半導体基板内部に向かう方向に前記ドリフト領域より浅く絶縁層が形成されたトレンチ領域を備え、
前記半導体基板の主面上には、
前記チャネル領域上に絶縁膜を介して配置される第１導電層と、
前記ドリフト領域上に絶縁膜を介して配置される第２導電層とを備え、
前記半導体基板の主面における平面上の配置は、
前記第１導電層を挟んで互いに反対側に前記ソース領域と前記ドレイン領域とが配置され、
前記第１導電層と前記ドレイン領域との間に前記第２導電層が配置されていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項２】
請求項１に記載のパワーＭＩＳＦＥＴにおいて、
前記第２導電層の前記ドレイン領域側の端部は、前記トレンチ領域と重なっていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項３】
請求項１に記載のパワーＭＩＳＦＥＴにおいて、
前記第２導電層は前記パワーＭＩＳＦＥＴの前記ソース領域と電気的に接続されていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項４】
請求項１に記載のパワーＭＩＳＦＥＴにおいて、
前記第１導電層と第２導電層は同一工程で形成されていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項５】
請求項４に記載のパワーＭＩＳＦＥＴにおいて、
前記第１導電層及び第２導電層の部材はポリシリコンであることを特徴とするパワーＭＩＳＦＥＴ。
【請求項６】
請求項１に記載のパワーＭＩＳＦＥＴにおいて、
前記第１導電層および前記第２導電層の両側面にはそれぞれサイドウォールを有し、
前記サイドウォールのうち、互いに対向する面側に形成されたサイドウォールは接していることを特徴とするパワーＭＩＳＦＥＴ。
【請求項７】
請求項６に記載のパワーＭＩＳＦＥＴにおいて、
前記第１導電層および前記第２導電層の上面と、
前記ドレイン領域の上面と、
前記ソース領域の上面とには、
シリサイド層が形成されていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項８】
請求項７に記載のパワーＭＩＳＦＥＴにおいて、
前記シリサイド層は、コバルトシリサイド、またはチタンシリサイドであることを特徴とするパワーＭＩＳＦＥＴ。
【請求項９】
請求項１に記載のパワーＭＩＳＦＥＴにおいて、
前記トレンチ領域の底面側には、
前記ドリフト領域と同じ導電型で、前記ドリフト領域よりも高濃度の不純物領域が形成されていることを特徴とするパワーＭＩＳＦＥＴ。
【請求項１０】
少なくとも一つの主面を備える半導体基板を有し、
同一チップの前記半導体基板内に横型パワーＭＩＳＦＥＴ素子と、前記横型パワーＭＩＳＦＥＴ素子を駆動するＣＭＯＳドライバ素子とを有し、
前記横型パワーＭＩＳＦＥＴ素子は、
前記半導体基板の主面に、前記半導体基板の主面に沿ってソース領域と、チャネル領域と、ドリフト領域と、ドレイン領域とが順に配置され、
前記ドリフト領域内には、前記半導体基板の主面から前記半導体基板内部に向かう方向に前記ドリフト領域より浅く絶縁層が形成されたトレンチ領域を備え、
前記半導体基板の主面上には、
前記チャネル領域上に絶縁膜を介して配置される第１導電層と、
前記ドリフト領域上に絶縁膜を介して配置される第２導電層とを備え、
前記半導体基板の主面における平面上の配置は、
前記第１導電層を挟んで互いに反対側に前記ソース領域と前記ドレイン領域とが配置され、
前記第１導電層と前記ドレイン領域との間に前記第２導電層が配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記ＣＭＯＳドライバ素子の素子領域と前記横型パワーＭＩＳＦＥＴ素子の素子領域とを分離する第１素子分離領域と、
前記ＣＭＯＳドライバ素子が備える複数の素子領域を分離する第２素子分離領域とを有し、
前記トレンチ領域の前記主面から内部に向かう方向の深さは、前記第１素子分離領域、及び前記第２素子分離領域の深さよりも浅いことを特徴とする半導体装置。
【請求項１２】
ハイサイドスイッチと、
ローサイドスイッチとを有し、
前記ハイサイドスイッチまたは前記ローサイドスイッチの少なくともいずれか一方には、横型パワーＭＩＳＦＥＴが用いられ、
前記横型パワーＭＩＳＦＥＴは、
少なくとも一つの主面を備える半導体基板を有し、
前記半導体基板の主面には、前記半導体基板の主面に沿ってソース領域と、チャネル領域と、ドリフト領域と、ドレイン領域とが順に配置され、
前記ドリフト領域内には、前記半導体基板の主面から前記半導体基板内部に向かう方向に前記ドリフト領域より浅く絶縁層が形成されたトレンチ領域を備え、
前記半導体基板の主面上には、
前記チャネル領域上に絶縁膜を介して配置される第１導電層と、
前記ドリフト領域上に絶縁膜を介して配置される第２導電層とを備え、
前記半導体基板の主面における平面上の配置は、
前記第１導電層を挟んで互いに反対側に前記ソース領域と前記ドレイン領域とが配置され、
前記第１導電層と前記ドレイン領域との間に前記第２導電層が配置されていること特徴とするＤＣ／ＤＣコンバータ。
【請求項１３】
請求項１２に記載のＤＣ／ＤＣコンバータにおいて、
前記横型パワーＭＩＳＦＥＴは、
同一チップの前記半導体基板内に横型パワーＭＩＳＦＥＴ素子と、前記横型パワーＭＩＳＦＥＴ素子を駆動するＣＭＯＳドライバ素子を有していることを特徴とするＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｒａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）に関し、特にＤＣ／ＤＣコンバータ回路のスイッチなどに用いられるパワーＭＩＳＦＥＴに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、ＩＳＰＳＤ‘０５（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ）ｐｐ．３６７−３７０（非特許文献１）で、Ｔ．Ｌｅｔａｖｉｃらは、０．２５μｍルール以下のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにおいて、素子分離用に一般的に用いられるドリフト領域より浅いトレンチ素子分離領域であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域をパワーＭＯＳＦＥＴのドリフト領域内に設けた構造が開示されている。
【０００３】
また、ＩＳＰＳＤ’０５ｐｐ．３３９−３４２（非特許文献２）でＣ．Ｇｒｅｌｕらも同様な報告をしている。
【非特許文献１】ＩＳＰＳＤ‘０５ｐｐ．３６７−３７０
【非特許文献２】ＩＳＰＳＤ‘０５ｐｐ．３３９−３４２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
デスクトップＰＣやノートＰＣ、ゲーム機等の電源回路に用いられている非絶縁型のＤＣ／ＤＣコンバータ回路は、駆動するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の大電流化や受動部品であるチョークコイル、入出力容量の小型化の要求などに伴い、大電流化、高周波化の傾向にある。上記ＤＣ/ＤＣコンバータ回路は、ハイサイドスイッチとローサイドスイッチで構成され、該スイッチにはパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｓｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）などのＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）がそれぞれ用いられている。
【０００５】
これらスイッチは、ハイサイドとローサイドとを同期を取りながら交互にＯＮ／ＯＦＦすることにより、電圧変換を行っている。ハイサイドスイッチは、ＤＣ／ＤＣコンバータのコントロール用スイッチであり、ローサイドスイッチは同期整流用スイッチとなる。
【０００６】
ここで、ハイサイドスイッチにおける損失はスイッチングする際に発生するスイッチング損失が主な損失であり、ハイサイドスイッチに用いられるパワーＭＩＳＦＥＴには、オン抵抗（Ｒｏｎ）の低減と共に帰還容量（Ｃｒｓｓ）の低減が要求されている。また、ローサイドスイッチにおける損失は導通損失が主な損失であり、ローサイドスイッチに用いられるパワーＭＩＳＦＥＴには、オン抵抗（Ｒｏｎ）の低減が要求されている。
【０００７】
また、上記ＤＣ／ＤＣコンバータにおいては、セルフターンオン現象という問題が生じる。セルフターンオンとは、ローサイドスイッチがオフ状態で、ハイサイドスイッチがオンすると、ローサイドスイッチのドレイン電圧が上昇し、その電圧変化に伴い、ローサイドスイッチのゲート・ドレイン間の帰還容量を介して、ローサイドスイッチのゲート・ソース間に充電電流が流れ、ローサイドスイッチのゲート電圧が上昇し、しきい値電圧を超えてローサイドスイッチが誤点弧してしまう現象である。
【０００８】
セルフターンオンが生じると、ハイサイドスイッチからローサイドスイッチへ、大きな貫通電流が流れ、変換効率が大幅に低下する。ローサイドスイッチのゲート電圧の上昇値は、ローサイドスイッチの帰還容量と入力容量（Ｃｉｓｓ）の比（Ｃｒｓｓ／Ｃｉｓｓ）に比例するため、ローサイドスイッチには、Ｃｒｓｓ／Ｃｉｓｓの低減も要求されている。
【０００９】
現状のＤＣ／ＤＣコンバータにおいては、動作周波数が３００ｋＨｚ程度とあまり高くないために、ハイサイドスイッチ・ローサイドスイッチ共にトレンチ構造を有する縦型パワーＭＯＳＦＥＴ（以下トレンチパワーＭＯＳＦＥＴと呼ぶ）が主に使用されている。
【００１０】
トレンチパワーＭＯＳＦＥＴは、セルサイズを小さくできることと、ＪＦＥＴ抵抗成分が発生しないために、低オン抵抗を実現できる。しかし、トレンチパワーＭＯＳＦＥＴでは、帰還容量が大きいために、ＤＣ／ＤＣコンバータが高周波化するにつれてスイッチング損失やセルフターンオンによる損失が大きくなる問題点がある。
【００１１】
一方、帰還容量が小さいパワーＭＯＳＦＥＴとしては、図２５で示す横型パワーＭＯＳＦＥＴがあるが、ゲート端での電界を緩和するために、ドリフト領域であるＨＶ−Ｎウェル層４内に厚い酸化膜２６（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）を形成する必要があり、その結果セルサイズが大きくなり、オン抵抗の低減が難しいという問題がある。
【００１２】
また、ＬＯＣＯＳが無い横型パワーＭＯＳＦＥＴの構造として、図２６に示すＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）用パワーＭＯＳＦＥＴがあるが、ゲート端での酸化膜が薄いために耐圧の低下、・破壊耐量が小さい、またソース電極を裏面から取るためのｐ＋打ち抜き拡散層２２が大きいため、セルサイズが大きくなり、オン抵抗が大きいという問題がある。
【００１３】
ここで、前記非特許文献１や非特許文献２では、図２７に示すように、０．２５μｍルール以下のＣＭＯＳプロセスにおいて、素子分離用に一般的に用いられる絶縁層が形成されたトレンチ領域であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域をパワーＭＯＳＦＥＴのドリフト領域内に設けることで、ゲート端での電界を緩和し、耐圧３０Ｖ程度の横型パワーＭＯＳＦＥＴの構造を提供している。
【００１４】
なお、前記非特許文献１や非特許文献２では一般的な素子分離領域と同様のプロセスに作製されていることからＳＴＩと記載されている。しかし、前記ドリフト領域内に設けるトレンチ領域は、ＣＭＯＳプロセスにおいて、素子分離用に用いられるＳＴＩとは異なり、パワーＭＯＳＦＥＴの耐圧低下を抑制するための絶縁層が形成されたトレンチ領域である。
【００１５】
図２７に示すように、トレンチ領域１６を用いることで、ＬＯＣＯＳを用いる場合に比べて、厚い酸化膜の幅（主面に沿った方向の長さ）を低減でき、セルサイズを小さくし、オン抵抗の低減ができる。
【００１６】
ところが、前記非特許文献１および非特許文献２に開示された構造では、３０Ｖ程度の耐圧を保つために、チャネル−ドレイン間の距離が長くなる。このため、図２７に示すゲート電極のｐ−チャネル層９からのはみ出し部分２７が大きくなり、帰還容量が大きいという問題がある。
【００１７】
図２８は、図２７に示す構造の横型パワーＭＯＳＦＥＴをＤＣ／ＤＣコンバータのローサイドスイッチに使用した場合のローサイドスイッチのゲート電圧の計算波形を示す。図２８に示すように、ゲート電圧が２Ｖ以上跳ね上っており、ＭＯＳＦＥＴが誤点弧するセルフターンオン現象が起こっている。
【００１８】
本発明の目的は、横型パワーＭＩＳＦＥＴの耐圧の低下、破壊耐量の低下を抑制しつつ、帰還容量を低減できる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
すなわち、主面から半導体内部に向かう方向に形成されたドリフト領域内に、前記主面から内部に向かう方向に前記ドリフト領域より浅く絶縁層が形成されたトレンチ領域を備えるパワーＭＩＳＦＥＴであって、前記主面における平面上の配置が、ゲート電極を挟んで互いに反対側にソース領域とドレイン領域とが配置され、ゲート電極とドレイン領域との間にゲート電極とは異なる導電層が配置されるように構成するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
すなわち、耐圧及びオン抵抗を変えることなく、帰還容量を低減するパワーＭＩＳＦＥＴが実現できる。
【００２４】
また、前記パワーＭＩＳＦＥＴをＤＣ／ＤＣコンバータのハイサイドスイッチ及びローサイドスイッチに使用することで、スイッチング損失の低減及びセルフターンオン現象の防止ができるために、システムの損失を低減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
（実施の形態１）
本実施の形態１では、パワーＭＩＳＦＥＴの例として、半導体基板の一方の主面に沿って、ソース領域と、チャネル領域と、ドリフト領域と、ドレイン領域とが順に配置された横型パワーＭＯＳＦＥＴを例として説明する。
【００２７】
図１は、本実施の形態１のｎ型の横型パワーＭＯＳＦＥＴの要部断面構造を示す斜視図である。
【００２８】
図１において、横型パワーＭＯＳＦＥＴ１００はｐ型（第１導電型）で第１不純物濃度のｐ＋基板１を備えている。また、ｐ＋基板１上には前記第１導電型で前記第１不純物濃度よりも低い第２不純物濃度のｐ−エピタキシャル層２を備えている。すなわち横型パワーＭＯＳＦＥＴ１００はｐ＋基板１と、ｐ−エピタキシャル層２とからなる半導体基板を有している。
【００２９】
また、ｐ−エピタキシャル層２の上には前記第１導電型と反対導電型であるｎ型（第２導電型）で、前記第１不純物濃度よりも低い第３不純物濃度のＮウェル（以下ｗｅｌｌという）層４を備えている。このＮｗｅｌｌ層４は高耐圧用のＨＶ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ）−Ｎｗｅｌｌ層４であり、このＨＶ−Ｎｗｅｌｌ層４が横型パワーＭＯＳＦＥＴ１００のドリフト領域となっている。
【００３０】
ここで、図１は横型パワーＭＯＳＦＥＴ１００の要部断面構造を示す図であり、図示していないがＨＶ−Ｎｗｅｌｌ層４の周囲には前記半導体基板の一部であるｐ−エピタキシャル層２が形成されている。すなわち、ｐ−エピタキシャル層２は図１にしめすようにＨＶ−Ｎｗｅｌｌ層４の下層のみではなく、側面にも形成されている。
【００３１】
ＨＶ−Ｎｗｅｌｌ層４がｐ−エピタキシャル層２に接している面と反対側の主面である半導体基板の主面１００ａには、ｐ−チャネル層（チャネル領域）９、ドレイン層Ｄまたはソース層Ｓとなるｎ＋層１３、ボディーコンタクト層であるｐ＋層１４、ｐ−チャネル層９のパンチスルーを防止するためのｎ−ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１０、が選択的に形成されている。
【００３２】
半導体基板の主面１００ａには、主面１００ａに沿ってソース層Ｓ、ｐ−チャネル層９、ＨＶ−Ｎｗｅｌｌ層４、ドレイン層Ｄが順に配置されている。
【００３３】
また主面１００ａからみたドリフト領域であるＨＶ−Ｎｗｅｌｌ層４内には、主面１００ａから内部（チップ内部）に向かう方向に、ドリフト領域よりも浅く形成されたトレンチ領域１６を備えている。このトレンチ領域１６には、例えば酸化膜などの絶縁層が形成されている。
【００３４】
このトレンチ領域１６は、ＣＭＯＳプロセスで、素子分離用に用いられるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域とは区別される。すなわち、トレンチ領域１６は素子分離用に用いられるのではなく、横型パワーＭＯＳＦＥＴ１００の耐圧低下を抑制するために用いられる絶縁層が形成された領域である。
【００３５】
また、主面１００ａにはゲート絶縁膜７を介してゲート電極（第１導電層）Ｇまたはダミーゲート電極（第２導電層）ＤＧであるポリシリコン８が形成されている。ここで、ゲート絶縁膜７は酸化膜でも酸窒化膜でもよく、また、ゲート電極Ｇ及びダミーゲート電極ＤＧ用のポリシリコン８は、ｎ型ポリシリコンでもｐ型ポリシリコンでも良い。
【００３６】
通常のｎ型パワーＭＯＳＦＥＴにおいては、ゲート電極にはｎ型のポリシリコン電極を用いるが、デバイスの微細化が進むとチャネル層がパンチスルーしやすくなるために、ＬＤＤ層を設ける以外にｐ型ポリシリコン電極を用いることでパンチスルーを防止する手段を適用することもできる。
【００３７】
ゲート電極Ｇ及びドレイン層Ｄ、ソース層Ｓの表面はサイドウォール１２を利用してサリサイド化し、各表面にはシリサイド層１５が形成されている。シリサイド層１５は、コバルトシリサイド（ＣｏＳｉ２）やチタンシリサイド（ＴｉＳｉ２）等を用いると良い。
【００３８】
本実施の形態１の横型パワーＭＯＳＦＥＴ１００の第１の構造上の特徴は、ドリフト領域内にトレンチ領域を有する横型パワーＭＯＳＦＥＴにおいて、主面上のゲート−ドレイン間にダミーゲートを設けている点である。
【００３９】
すなわち、半導体基板の主面１００ａにおける平面上の配置は、ゲート電極Ｄを挟んで互いに反対側にソース層Ｓとドレイン層Ｄとが配置され、ゲート電極Ｇとドレイン層Ｄとの間にダミーゲート電極ＤＧが配置されている。
【００４０】
ここで、ダミーゲート電極ＤＧは、主面１００ａ上にゲート絶縁膜７を介して形成されている点ではゲート電極Ｇと共通するが、ゲート電極Ｇとは異なる構造上の特徴を有している。
【００４１】
まず、主面１００ａからみたダミーゲート電極ＤＧの下部には、ｐ−チャネル層９が形成されていない。また、ダミーゲート電極ＤＧは、図１に示すようにソース層Ｓと電気的に接続されている。このため、ダミーゲート電極ＤＧは、横型パワーＭＯＳＦＥＴ１００のゲートとしては機能しない。
【００４２】
ダミーゲート電極ＤＧを設けることで、ゲート電極Ｇのｐ−チャネル層９のはみ出し部分２７を小さくしても、逆バイアス時にかかる電界がゲート端とダミーゲート端で分散されるために、耐圧の低下、破壊耐量を小さくすることなく帰還容量を低減することができる。
【００４３】
また、ダミーゲート電極Ｄから半導体基板の方向にみたダミーゲート電極ＤＧのドレインＤ側の端部は、トレンチ領域１６と重なっており、絶縁膜で保護されている。このため、電界集中による耐圧低下、破壊耐量が小さくなるなどの問題を抑制ないしは防止することが可能となる。
【００４４】
図２は、図１に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００の逆降伏時の電界分布を示す説明図、図３は本実施の形態１の比較例である図２７に示す横型パワーＭＯＳＦＥＴ７００の逆降伏時の電解分布を示す説明図である。
【００４５】
図２に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００は、図２に矢印で示すように、互いに対向して配置されたゲート端とダミーゲート端で電界強度が分散されるので、図３に示す構造の横型パワーＭＯＳＦＥＴ７００と同等の耐圧を保持できている。
【００４６】
次に、図１に示す実施の形態１の横型パワーＭＯＳＦＥＴ１００と図２７に示す構造の横型パワーＭＯＳＦＥＴ７００の帰還容量（Ｃｒｓｓ）について説明する。図４は、図１に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００と図２７に示す横型パワーＭＯＳＦＥＴ７００との帰還容量のドレイン−ソース間電圧の依存性を示す説明図である。
【００４７】
図１および図２７において、ゲートのｐ−チャネル層９からのはみ出し部分２７の面積について比較すると、本実施の形態１の横型パワーＭＯＳＦＥＴ１００は、ダミーゲート電極ＤＧを設けることにより、ゲート電極Ｇのｐ−チャネル層９からのはみ出し部分２７を横型パワーＭＯＳＦＥＴ７００よりも小さくすることができる。
【００４８】
既述の通りゲート電極のチャネル層からのはみ出し部分の面積を小さくする程、横型パワーＭＯＳＦＥＴの帰還容量（Ｃｒｓｓ）を小さくすることができる。このため、図４に示すように横型パワーＭＯＳＦＥＴ１００は横型パワーＭＯＦＥＴ７００と比較して、帰還容量（Ｃｒｓｓ）が約８０％低減することが可能となる。
【００４９】
次に、規格化オン抵抗（Ｒｏｎ・Ａａ）について説明する。図５は図１に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００の導通状態の電流密度分布を示す説明図、図６は、本実施の形態１の比較例である図２７に示す横型パワーＭＯＳＦＥＴ７００の導通状態の電流密度分布を示す説明図である。
【００５０】
図６に示すように横型パワーＭＯＳＦＥＴ７００における電流は、ゲートのｐ−チャネル層９のはみ出し部分２７が蓄積層となるため、トレンチ領域１６にぶつかるまでは低抵抗の蓄積層を流れ、その後はトレンチ領域に沿って狭い経路を流れる。
【００５１】
一方、図５に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００における電流は、蓄積層がほとんどないため、ＨＶ−Ｎｗｅｌｌ層４内部を拡がって流れ、その後トレンチ領域に沿うように流れる。
【００５２】
すなわち、横型パワーＭＯＳＦＥＴ７００は、低抵抗の蓄積層を流れるが、電流経路が狭い。一方、本実施の形態１の横型パワーＭＯＳＦＥＴ１００は、低抵抗の蓄積層がほとんど無いためＨＶ−Ｎｗｅｌｌ層４内部を流れるが、電流経路は広い。このため、本実施の形態１の横型パワーＭＯＳＦＥＴ１００は、横型パワーＭＯＳＦＥＴ７００と同程度の規格化オン抵抗（Ｒｏｎ・Ａａ）とすることができる。
【００５３】
以上より、本実施の形態１の横型パワーＭＯＳＦＥＴ１００は主面１００ａのゲート電極Ｇとドレイン層Ｄとの間にダミーゲート電極ＤＧを設けることにより、図２７に示す横型パワーＭＯＳＦＥＴ７００と比較して、耐圧及びオン抵抗を変えることなく、帰還容量を約８０％低減することが可能となる。
【００５４】
次に本実施の形態１の横型パワーＭＯＳＦＥＴ１００をＤＣ／ＤＣコンバータのローサイドスイッチとして用いた場合について説明する。図７は、図１に示す本実施の形態１の横型パワーＭＯＳＦＥＴ１００と図２７に示す横型パワーＭＯＳＦＥＴ７００とを、ＤＣ／ＤＣコンバータのローサイドスイッチとして使用した際のゲートの跳ね上り電圧の比較を示す説明図である。
【００５５】
図７に示すように、横型パワーＭＯＳＦＥＴ１００では帰還容量が約８０％低減できるため、横型パワーＭＯＳＦＥＴ７００では２Ｖ以上跳ね上がりセルフターンオン現象が起こっていたのに対して、跳ね上り電圧が０．５Ｖ以下になり、セルフターンオン現象が起こっていないことがわかる。
【００５６】
すなわち、本実施の形態１の横型パワーＭＯＳＦＥＴ１００をＤＣ／ＤＣコンバータのローサイドスイッチとして使用した場合、ＤＣ／ＤＣコンバータにおいて損失増大の問題となるセルフターンオン現象を防止できることがわかる。
【００５７】
また、本実施の形態１の横型パワーＭＯＳＦＥＴ１００は帰還容量が小さいため、ＤＣ／ＤＣコンバータのハイサイドスイッチとして使用した場合には、スイッチング損失を低減することが可能となる。
【００５８】
本実施の形態１の横型パワーＭＯＳＦＥＴの変形例として、同一チップ内に、図１に示す横型パワーＭＯＳＦＥＴ素子と、横型パワーＭＯＳＦＥＴ素子を駆動するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子とを有する横型パワーＭＯＳＦＥＴとすることもできる。
【００５９】
図１９は、横型パワーＭＯＳＦＥＴに駆動用のＣＭＯＳドライバ素子を内蔵した、ドライバ内蔵パワーＭＯＳＦＥＴの回路図である。同一チップ内に横型パワーＭＯＳＦＥＴ素子と、ＣＭＯＳ素子とを有する構造とすることにより、図１９に示すように、横型パワーＭＯＳＦＥＴに駆動用のドライバを内蔵した、ドライバ内蔵パワーＭＯＳＦＥＴとすることができる。
【００６０】
次に、図８〜図１８を用いて、図１９に示すドライバ内蔵パワーＭＯＳＦＥＴである横型パワーＭＯＳＦＥＴ２００のプロセスフローを説明する。図８〜図１８は、本実施の形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローを示す断面図である。
【００６１】
まず、図８に示すように（ａ）エピタキシャル層形成工程で、ｐ＋基板１を準備した後、該ｐ＋基板１上にｐ−エピタキシャル層２を形成する。
【００６２】
次に、図９で示すように、（ｂ）ＨＶ−Ｎｗｅｌｌ層形成工程で、ｐ−エピタキシャル層２上に図１９に示す横型パワーＭＯＳＦＥＴ２００の横型パワーＭＯＳＦＥＴ素子のドリフト領域となるＨＶ−Ｎｗｅｌｌ層４をイオン打ち込みと拡散により形成する。
【００６３】
次に、図１０で示すように（ｃ）ＳＴＩ領域形成工程で、素子分離用のＳＴＩ領域３を形成するとともに、ドリフト領域内にはトレンチ領域１６を形成する。ＳＴＩ領域３およびトレンチ領域１６の作成方法については一般的なＣＭＯＳプロセスと同様であるので、ここでは省略する。
【００６４】
次に、図１１で示すように（ｄ）ＣＭＯＳ用ｗｅｌｌ層形成工程で、ＣＭＯＳのｐ−ｗｅｌｌ層５、ｎ−ｗｅｌｌ層６をイオン打ち込みと拡散で形成する。
【００６５】
次に、図１２で示すように（ｅ）ゲート／ダミーゲート形成工程で主面１００ａにゲート絶縁膜７を形成後、ポリシリコン８を堆積し、ホト・エッチングによりＣＭＯＳのゲート及び横型パワーＭＯＳＦＥＴのゲートＧ及びダミーゲートＤＧを形成する。
【００６６】
ここで、本実施の形態１では、ゲートＧとダミーゲートＤＧとは同一工程で作製できることが特徴である。つまり本実施の形態１の特徴であるダミーゲートＤＧを作製するために、新たにプロセス工程を追加する必要は無い。
【００６７】
前述したようにゲート絶縁膜７は、酸化膜でも酸窒化膜でも良い。また、ＣＭＯＳ素子と横型パワーＭＯＳＦＥＴ素子のゲート絶縁膜７の厚さは、同じでも良いし、ＣＭＯＳの耐圧によっては違う厚さの膜を使用する場合もある。
【００６８】
横型パワーＭＯＳＦＥＴ２００のゲート電極Ｇ及びダミーゲート電極ＤＧとなるポリシリコン８は、ｎ型ポリシリコンでもｐ型ポリシリコンでも良い。ただしＣＭＯＳのゲート電極Ｇとなるポリシリコン８については、ｎＭＯＳにはｎ型ポリシリコン、ｐＭＯＳにはｐ型ポリシリコンを用いる。
【００６９】
次に、図１３で示すように（ｆ）ｐ-チャネル層形成工程で、横型パワーＭＯＳＦＥＴのｐ−チャネル層９をイオン打ち込みと拡散で形成する。次に図１４で示すように（ｇ）ＬＤＤ層形成工程で、ｎ−ＬＤＤ層１０及びｐ−ＬＤＤ層１１をイオン打ち込みと拡散で形成する。
【００７０】
次に、図１５で示すように（ｈ）サイドウォール形成工程で、サイドウォール１２を形成する。ここで、ゲート電極Ｇとダミーゲート電極ＤＧのサイドウォール１２のうち、互いに対向する面側に配置されるサイドウォール１２は接するように形成する。
【００７１】
すなわち、ゲート電極Ｇのサイドウォール１２とダミーゲート電極ＤＧのサイドウォール１２とが、重なっていることが特徴である。
【００７２】
サイドウォール１２が重なることで、後述するサリサイドプロセスが可能になる。つまり、前記した（ｅ）ゲート／ダミーゲート形成工程では、ゲート電極Ｇとダミーゲート電極ＤＧ間の距離は、少なくとも互いのサイドウォールが重なる距離以下とする必要がある。
【００７３】
次に、図１６で示すように（ｉ）ｎ＋層／ｐ＋層形成工程で、ドレイン層Ｄ・ソース層Ｓ・ボディーコンタクト層ＢＣになるｎ＋層１３及びｐ＋層１４をイオン打ち込みと拡散で形成する。
【００７４】
次に、図１７で示すように（ｊ）サリサイド化工程で、拡散層及びゲート電極Ｇ・ダミーゲート電極ＤＧのポリシリコン８のサリサイド化を行い、シリサイド層を形成する。前述したように、サリサイド化する際のポイントとしては、ゲート電極Ｇとダミーゲート電極ＤＧ間のサイドウォール１２が重なっていることである。
【００７５】
サイドウォール１２が重なっていないと、ドリフト領域であるＨＶ−Ｎｗｅｌｌ層４の表面がシリサイド化されてしまい、耐圧低下、リーク電流増加等の問題が生じる。本実施の形態１では、サイドウォール１２が重なるようにすることにより、ＨＶ−Ｎｗｅｌｌ層４の表面がシリサイド化することを防止することができる。
【００７６】
またシリサイド層としては、一般的なＣＭＯＳプロセスで用いられている、コバルトシリサイド（ＣｏＳｉ２）やチタンシリサイド（ＴｉＳｉ２）を用いればよい。最後に図１８で示すように、（ｋ）電極／配線工程によりデバイスが完成する。
【００７７】
図２９は本実施の形態１の横型パワーＭＯＳＦＥＴのゲート電極、およびダミーゲート電極の引き出し方法を示す説明図である。図２９では、解りやすくするため、（ｊ）サリサイド工程でシリサイド層を形成する前の状態の平面を示している。
【００７８】
図２９においてゲート電極Ｇおよびダミーゲート電極ＤＧは微細構造となっている。このため、図２９に示すように、ゲート電極Ｇ、およびダミーゲート電極ＤＧの各々に、それぞれポリシリコンで引き出し領域２８を形成しておく。
【００７９】
また、各引き出し領域２８の内側の側壁にはサイドウォール１２を形成し、ゲート電極Ｇ、およびダミーゲート電極ＤＧの周囲に形成されたサイドウォール１２と一部が重なるように配置されている。
【００８０】
配線工程では、この引き出し領域２８上に配線を行い、ダミーゲート電極ＤＧとソース電極Ｓとの接続、およびゲート電極Ｇに接続される配線を実施する。
【００８１】
本実施の形態１のプロセス上の効果をまとめると以下のようになる。
【００８２】
まず、第１に、標準のＣＭＯＳプロセスに、ＨＶ−Ｎｗｅｌｌ層形成とｐ−チャネル層形成の２種類のイオン打ち込みと拡散工程の追加するだけで、ドライバ内蔵パワーＭＯＳＦＥＴを作製することが可能となる。
【００８３】
第２には、ダミーゲート電極ＤＧは、ゲート電極Ｇの加工と同じプロセスを用いて作製することが可能である。
【００８４】
第３にはゲート電極Ｇとダミーゲート電極ＤＧの互いのサイドウォールが重なるようにすることで、サリサイドプロセスが可能となる。
【００８５】
第４には、ＣＭＯＳ素子と横型パワーＭＯＳＦＥＴ素子を同一チップ内に作製できるので、ドライバ内蔵パワーＭＯＳＦＥＴを作製することが可能となる。
【００８６】
（実施の形態２）
図２０は、本発明の実施の形態２の横型パワーＭＯＳＦＥＴ３００の構造を示す斜視図である。本実施の形態２の特徴は、ソース層Ｓとボディーコンタクト層ＢＣとが、ソース層Ｓ、ゲート電極Ｇおよびドレイン層Ｄが配置される配列方向である第１の方向と交差する第２の方向に沿って交互に配置されている点である。
【００８７】
ソース層Ｓとボディーコンタクト層ＢＣとを第２の方向に沿って交互に配置することにより、前記実施の形態１で説明した横型パワーＭＯＳＦＥＴ１００と比較してセルサイズをさらに小さくすることができる。また、セルサイズを小さくすることによりオン抵抗を低減することが可能となる。
【００８８】
（実施の形態３）
図２１は、本発明の実施の形態３の横型パワーＭＯＳＦＥＴ４００の構造を示す断面図である。本実施の形態３の特徴は、横型パワーＭＯＳＦＥＴ４００のドリフト領域内にあるトレンチ領域１６が素子分離用のＳＴＩ領域（第１素子分離領域および第２素子分離領域）３に比べて、浅いことである。
【００８９】
図２１に示すように、横型パワーＭＯＳＦＥＴ４００は、同一チップ内にｎＭＯＳ素子とｐＭＯＳ素子とで構成されるＣＭＯＳ素子と、横型パワーＭＯＳＦＥＴ素子とを有している。横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子との間には第１素子分離領域であるＳＴＩ領域３が形成されている。また、ＣＭＯＳ素子を構成するｎＭＯＳ素子とｐＭＯＳ素子との間には、第２素子分離領域であるＳＴＩ領域３が形成されている。
【００９０】
また、横型パワーＭＯＳＦＥＴ素子のドリフト領域であるＨＶ−Ｎｗｅｌｌ層４に形成されたＳＴＩ領域３の主面１００ａから半導体内部に向かう方向の深さは、第１素子分離領域および第２素子分離領域であるＳＴＩ領域３の主面１００ａから半導体内部に向かう方向の深さよりも浅く形成されている。
【００９１】
一般的なＣＭＯＳプロセスにおいて、素子分離領域としてのＳＴＩ領域の深さは０．５μｍ程度である。しかし、横型パワーＭＯＳＦＥＴにおいて３０Ｖ程度の耐圧を得るために必要なトレンチ領域１６の深さは０．２５μｍ程度である。
【００９２】
図２２は、計算による本発明構造のドレイン−ソース間耐圧のＳＴＩ深さ依存性を示す説明図である。図２２のように０．２５μｍ程度のトレンチ領域１６の深さがあれば、３０Ｖ程度の耐圧が得られることがわかる。
【００９３】
一方、オン抵抗について検討すると、前記実施の形態１で説明した図５に示すように、電流経路がトレンチ領域１６に沿って流れるために、トレンチ領域１６が深くなればオン抵抗は高くなる。図２３は、ドリフト領域内にトレンチ領域が形成された横型パワーＭＯＳＦＥＴの計算によるオン抵抗のＳＴＩ深さ依存性を示す説明図である。
【００９４】
図２３に示すように、オン抵抗はＳＴＩ深さに比例して大きくなる。従って、横型パワーＭＯＳＦＥＴ４００のドリフト領域内にあるトレンチ領域１６を素子分離用のＳＴＩ領域３より浅くすることで、３０Ｖ程度の耐圧を維持しつつ、かつ、オン抵抗を低減することが可能となる。
【００９５】
横型パワーＭＯＳＦＥＴ４００を得るためのプロセスとしては、前記実施の形態１で説明した（ｃ）ＳＴＩ領域形成工程で、トレンチ構造を形成するためのシリコンエッチをドリフト領域内のトレンチ領域１６と素子分離用のＳＴＩ領域３を個別に実施すればよい。
【００９６】
（実施の形態４）
図２４は、本発明の実施の形態４の横型パワーＭＯＳＦＥＴ５００の断面図を示す。本実施の形態４の特徴は、前記実施の形態１で説明した横型パワーＭＯＳＦＥＴ１００のドリフト領域内にあるトレンチ領域１６の直下（トレンチ領域１６の主面１００ａと反対側に位置する面）に、ＨＶ−Ｎｗｅｌｌ層４より高濃度のｎ層２１が追加されている点である。
【００９７】
図２４において、本実施の形態４の横型パワーＭＯＳＦＥＴ５００は、素子分離用のＳＴＩ領域３とドリフト領域内のトレンチ領域１６は同程度の深さ（０．５μｍ程度）となっている。
【００９８】
また、ドリフト領域内のトレンチ領域１６の下面側には、ＨＶ−Ｎｗｅｌｌ層４より不純物濃度の高いｎ層２１を追加している。横型パワーＭＯＳＦＥＴ５００は、電流経路となるトレンチ領域の下面側にＨＶ−Ｎｗｅｌｌ層４よりも低抵抗である高不純物濃度層のｎ層２１を形成することにより、オン抵抗を低減することが可能となる。
【００９９】
また、前記実施の形態１で説明した横型パワーＭＯＳＦＥＴ１００にｎ層２１を追加することで、耐圧は低下するが、トレンチ領域が０．５μｍ程度と深いために３０Ｖ程度の耐圧を確保することは可能である。
【０１００】
横型パワーＭＯＳＦＥＴ５００を得るためのプロセスとしては、前記実施の形態１で説明した（ｃ）ＳＴＩ領域形成工程で、トレンチ構造を形成するためのシリコンエッチを行った後、ドリフト領域内のトレンチ領域１６下部にだけイオン打ち込みで不純物を導入し、ｎ層２１を形成すればよい。
【０１０１】
以上、本発明者によってなされた発明を、ｎチャネル型の横型パワーＭＯＳＦＥＴを中心に、発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ｐチャネル型の横型ＭＯＳＦＥＴにも適応できる。
【産業上の利用可能性】
【０１０２】
本発明は、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｒａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｔｏｒ）、特に耐圧３０Ｖ以下程度の低耐圧パワーＭＩＳＦＥＴに適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１の横型パワーＭＯＳＦＥＴの断面構造を示す斜視図である。
【図２】本発明の実施の形態１の横型パワーＭＯＳＦＥＴの逆降伏時の電界分布を示す断面図である。
【図３】本発明の実施の形態１の比較例である図２７に示す横型パワーＭＯＳＦＥＴの逆降伏時の電解分布を示す断面図である。
【図４】本発明の実施の形態１の横型パワーＭＯＳＦＥＴと比較例である横型パワーＭＯＳＦＥＴの帰還容量のドレイン−ソース間電圧の依存性を示す説明図である。
【図５】本発明の実施の形態１の横型パワーＭＯＳＦＥＴの導通状態の電流密度分布を示す断面図である。
【図６】本発明の実施の形態１の比較例である図２７に示す横型パワーＭＯＳＦＥＴの導通状態の電流密度分布を示す断面図である。
【図７】本発明の実施形態１の横型パワーＭＯＳＦＥＴと比較例である横型パワーＭＯＳＦＥＴを、ＤＣ／ＤＣコンバータのローサイドスイッチとして使用した際のゲートの跳ね上り電圧の比較を示す説明図である。
【図８】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ａ）エピタキシャル層形成工程を示す断面図である。
【図９】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｂ）ＨＶ−Ｎｗｅｌｌ層形成工程を示す断面図である。
【図１０】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｃ）ＳＴＩ領域形成工程を示す断面図である。
【図１１】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｄ）ＣＭＯＳ用ｗｅｌｌ層形成工程を示す断面図である。
【図１２】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｅ）ゲート／ダミーゲート形成工程を示す断面図である。
【図１３】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｆ）ｐ−チャネル層形成工程を示す断面図である。
【図１４】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｇ）ＬＤＤ層形成工程を示す断面図である。
【図１５】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｈ）サイドウォール形成工程を示す断面図である。
【図１６】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｉ）ｎ＋／ｐ＋層形成工程を示す断面図である。
【図１７】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｊ）サリサイド化工程を示す断面図である。
【図１８】本発明の実施形態１の横型パワーＭＯＳＦＥＴ素子とＣＭＯＳ素子を内蔵した構造のプロセスフローの（ｋ）電極／配線工程を示す断面図である。
【図１９】本発明の本実施形態１の横型パワーＭＯＳＦＥＴとＣＭＯＳで構成されたドライバを内蔵した回路構成を示す回路図である。
【図２０】本発明の実施の形態２の横型パワーＭＯＳＦＥＴの断面図である。
【図２１】本発明の実施の形態３の横型パワーＭＯＳＦＥＴの断面図である。
【図２２】本発明の実施の形態３の横型パワーＭＯＳＦＥＴのドレイン−ソース間耐圧のＳＴＩ領域深さ依存性を示す説明図である。
【図２３】本発明の実施の形態３の横型パワーＭＯＳＦＥＴのオン抵抗のＳＴＩ領域深さ依存性を示す説明図である。
【図２４】本発明の実施の形態４の横型パワーＭＯＳＦＥＴの断面図である。
【図２５】本発明の比較例であるドリフト領域内にＬＯＣＯＳを持つ横型パワーＭＯＳＦＥＴの断面図である。
【図２６】本発明の比較例であるＲＦ用横型パワーＭＯＳＦＥＴの断面図である。
【図２７】本発明の比較例であるドリフト領域内にトレンチ領域を持つ横型パワーＭＯＳＦＥＴの断面図である。
【図２８】ドリフト領域内にトレンチ領域を持つ本発明の比較例である横型パワーＭＯＳＦＥＴをＤＣ／ＤＣコンバータのローサイドスイッチとして使用した際のゲートの跳ね上り電圧を示す説明図である。
【図２９】本発明の実施の形態１の横型パワーＭＯＳＦＥＴのゲート電極、およびダミーゲート電極の引き出し方法を示す説明図である。
【符号の説明】
【０１０４】
１    ｐ＋基板
２    ｐ−エピタキシャル層
３    ＳＴＩ領域
４    ＨＶ−Ｎウェル層（ドリフト領域）
５    ｐ−ウェル層
６    ｎ−ウェル層
７    ゲート絶縁膜
８    ポリシリコン
９    ｐ−チャネル層（チャネル領域）
１０  ｎ−ＬＤＤ層
１１  ｐ−ＬＤＤ層
１２  サイドウォール
１３  ｎ＋層
１４  ｐ＋層
１５  シリサイド層
１６  トレンチ領域
２１  ｎ層
２２  ｐ＋打ち抜き拡散層
２３  ｎ−ドリフト層
２４  絶縁膜
２５  ＡＬ配線
２６  ＬＯＣＯＳ
２７  ゲートのｐ−チャネル層のはみ出し部分
２８  引き出し領域
１００、２００、３００、４００、５００、７００  横型パワーＭＯＳＦＥＴ
ＢＣ  ボディーコンタクト層
Ｇ  ゲート電極（第１導電層）
ＤＧ  ダミーゲート電極（第２導電層）
Ｄ  ドレイン層（ドレイン領域）
Ｓ  ソース層（ソース領域）
【図１】
2008166409.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008166409.tif 000007
【図６】
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【図７】
2008166409.tif 000009
【図８】
2008166409.tif 000010
【図９】
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【図１０】
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【図１１】
2008166409.tif 000013
【図１２】
2008166409.tif 000014
【図１３】
2008166409.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008166409.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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