【手続補正書】
【提出日】平成21年3月17日(2009.3.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するセルがアレイ状に配列されたセルアレイと、
上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、
読み出しデータを出力する出力回路と、
上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、
上記データ転送回路は、
レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を少なくとも一層有し、
上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続されている
半導体装置。
【請求項２】
上記スキャンレジスタ列を複数層有し、
下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、
最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、
最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続されている
請求項１記載の半導体装置。
【請求項３】
任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサが配置されている
請求項２記載の半導体装置。
【請求項４】
スキャンレジスタ列の最終段のスキャンレジスタの出力部にマルチプレクサを配置し、当該マルチプレクサの入力の一方は、当該スキャンレジスタ列の最終段のスキャンレジスタの出力に接続され、別の入力は、当該スキャンレジスタ列の中で、当該最終段より前方にあるスキャンレジスタの出力に接続されている
請求項２または３記載の半導体装置。
【請求項５】
各下層スキャンレジスタ列毎に、当該スキャンレジスタのクロックを駆動するか否かを制御し、かつ、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する制御部を有する
請求項２から４のいずれか一に記載の半導体装置。
【請求項６】
外部にシーケンシャルにデータ出力を行うデータブロックは、ユーザーデータと予備データを含み、当該予備データの少なくとも一部は当該ユーザーデータより先に出力される領域に配置されている
請求項２または３記載の半導体装置。
【請求項７】
データを記憶するセルがアレイ状に配列されたセルアレイと、
上記セルアレイへの書き込みデータをページ単位でラッチする少なくとも一つのバッファと、
書き込みデータを入力する入力回路と、
上記入力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、
上記データ転送回路は、
複数個のレジスタが直列接続されたレジスタ列を複数層有し、
上層のレジスタ列の各レジスタの出力が下層のレジスタ列の入力に接続されている
半導体装置。
【請求項８】
任意の層のレジスタ列の代わりに、多出力のデマルチプレクサが配置されている
請求項７記載の半導体装置。
【請求項９】
レジスタ列の途中に、マルチプレクサが挿入され、当該マルチプレクサの入力の一方は、当該レジスタ列における当該マルチプレクサの挿入段の前段のレジスタの出力に接続され、別の入力は、当該レジスタ列の入力部に接続されている
請求項７または８記載の半導体装置。
【請求項１０】
各下層レジスタ列毎に、当該レジスタのクロックを駆動するか否かを制御する制御部を有する
請求項７から９のいずれか一に記載の半導体装置。
【請求項１１】
データを記憶するセルがアレイ状に配列されたセルアレイと、
上記セルアレイの読み出しおよび書き込みデータをページ単位でラッチする少なくとも一つのバッファと、
読み出しデータを出力し、書き込みデータを入力する入出力回路と、
上記バッファにラッチされたページ単位の読み出しデータを上記入出力回路にシーケンシャルに転送可能で、上記入出力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、
上記データ転送回路は、
レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、
上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、
下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、かつ下層スキャンレジスタ列の初段のマルチプレクサの入力の一方が、一つ上層のスキャンレジスタ列の該当するレジスタの出力に接続されている
半導体装置。
【請求項１２】
各下層スキャンレジスタ列毎に、当該スキャンレジスタのクロックを駆動するか否かを制御し、かつ、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する制御部を有する
請求項１１記載の半導体装置。
【請求項１３】
任意の層のスキャンレジスタ列の代わりに、多入力の選択回路が配置されている
請求項１１または１２記載の半導体装置。
【請求項１４】
上記データ転送回路は、セルアレイから一度に読み出し、書き込みを行うメモリ数を、複数層のスキャンレジスタ列の各スキャンレジスタ数の積と一致するようにしたアレイ構造を有する
請求項１１から１３のいずれか一に記載の半導体装置。
【請求項１５】
上記データ転送回路は、セルアレイから一度に読み出し、書き込みを行うデータブロックにはオープンユースの冗長領域があり、本来のデータ領域のデータ容量をＡ、冗長領域のデータ容量をＢとすると、最上層のスキャンレジスタ数をＬ１、その直下層のスキャンレジスタ数をL２と続き、最下層のスキャンレジスタ数をＬNとした場合、下記式で示すように、データ領域と冗長領域のデータ容量の和が、各スキャンレジスタ数の積と一致するようにしたアレイ構造を有する
請求項１１または１３記載の半導体装置。
Ａ＋Ｂ＝Ｌ１＊Ｌ２＊ ・・＊ＬＮ
【請求項１６】
上記データ転送回路は、セルアレイから一度に読み出し・書き込みを行うメモリ数が2n X Ｐ(n:1以上の整数、Ｐ：奇数)となった場合に、Ｐ X 2m（m:０以上の整数）のスキャンレジスタ数をもつスキャンレジスタ列を、複数層あるスキャンレジスタ列のうち最下層にもつ
請求項１５記載の半導体装置。
【請求項１７】
上記データ転送回路は、Ｌ１、Ｌ２  ．．ＬＮを比較的均等に階層化できない場合、Ａ＋Ｂに擬似ダミーデータ領域を加えることで、比較的均等に階層化する
請求項１５記載の半導体装置。
【請求項１８】
半導体装置を含む主記憶媒体と、
ホストから受け取ったユーザーデータに、内部で生成した管理用データを付加したデータブロックを、上記半導体装置に格納する制御回路と、を有し、
上記主記憶媒体の半導体装置は、
データを記憶するセルがアレイ状に配列されたセルアレイと、
上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、
読み出しデータを出力する出力回路と、
上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、
上記データ転送回路は、
レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、
上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、
下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、
最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、
最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続され、
管理用データを付加したデータブロックはシーケンシャルなワード列として当該半導体メモリより読み出され、かつ、当該データブロックにおいては、当該管理用データの少なくとも一部が当該ユーザーデータより先に出力される領域に配置されている
データ記憶装置。
【請求項１９】
任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサが配置されている
請求項１８記載のデータ記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
図２２の回路が図２０の回路と異なる点は、任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサを配置するようにしたことと、セルアレイ１１とデータ転送回路１４のマルチプレクサとの間にバッファメモリ（ページバッファ回路）１３−１，１３−２を２つ配置したことにある。
データ転送回路の最下層のスキャンレジスタ列の代わりに、マルチプレクサＭＰＸＮを配置した場合には、マルチプレクサ部にはデータを保持できないため、書き込みデータをバッファメモリ(ページバッファ回路)まで転送する必要がある。このデータ転送中においても、セルアレイへデータ書き込みを行うためには、図２２に示したようにセルアレイ１１とデータ転送回路１５のマルチプレクサＭＰＸＮとの間にバッファメモリ（ページバッファ回路）が少なくとも２つ必要になる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
書き込み時には、図３７に示すように、昇圧回路１６により駆動電圧供給線ＶＣＧ１に高電圧、たとえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０，ＶＣＧ２〜ＶＣＧ１５に中間電圧（たとえば１０Ｖ）、駆動電圧供給線ＶＳＳＬの電源電圧ＶＣＣ（たとえば３．３Ｖ）、駆動電圧供給線ＶＧＳに接地電圧ＧＮＤ（０Ｖ）が供給される。
また、書き込みを行うべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き込みを禁止すべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３が接続されたビット線ＢＬ１、ＢＬ０、ＢＬ４２２３に電源電圧Ｖｃｃが印加される。
そして、ロウデコーダ１２のブロックＢＬＫ０に対応する部分にのみ、ブロックアドレスデコーダ２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルで出力される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群１２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、選択ワード線ＷＬ１に書き込み電圧２０Ｖが、非選択のワード線ＷＬ０、ＷＬ２〜ＷＬ１５にパス電圧（中間電圧）ＶｐａＳＳ（たとえば１０Ｖ）が印加される。