(57)【要約】【課題】サイドゲート効果を抑制すること。【解決手段】本発明は、基板１０上に設けられ化合物半導体からなるＰ型半導体層１２と、Ｐ型半導体層１２上に設けられた化合物半導体層２１と、化合物半導体層２１に設けられ素子分離領域２８を介し隣接する複数の活性領域２７と、活性領域２７の間あるいは活性領域２７の間の領域に隣接した素子分離領域２８においてＰ型半導体層１２と接続される接続部３２と、隣接する活性領域２７それぞれに設けられた複数のＦＥＴ４０、４２であって、複数のＦＥＴのうち少なくとも１つのＦＥＴ４２のソース電極２２は活性領域２７以外において接続部３２の電位と接続されている複数のＦＥＴと、を具備する半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に設けられ化合物半導体からなるＰ型半導体層と、
前記Ｐ型半導体層上に設けられた化合物半導体層と、
前記化合物半導体層に設けられ素子分離領域を介し隣接する複数の活性領域と、
前記活性領域の間あるいは前記活性領域の間の領域に隣接した前記素子分離領域において前記Ｐ型半導体層と接続される接続部と、
前記隣接する活性領域それぞれに設けられた複数のＦＥＴであって、前記複数のＦＥＴのうち少なくとも１つのＦＥＴのソース電極は前記活性領域以外において前記接続部の電位と接続されている前記複数のＦＥＴと、
を具備することを特徴とする半導体装置。
【請求項２】
前記接続部の電位はグランド電位であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｐ型半導体層は前記基板に接して設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記素子分離領域は、イオン注入により形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記接続部は前記基板に設けられたバイアホールであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記接続部は前記ＦＥＴを囲むように設けられていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記接続部は前記ＦＥＴのソース電極と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記接続部は、前記基板平面に対しＬ字状またはコの字状に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記ＦＥＴはＭＥＳＦＥＴ又はＨＥＭＴであることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記基板は、ＧａＡｓ、ＳｉＣ、サファイア又はＧａＮのいずれかからなることを特徴とする請求項１から９のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基板上に設けられたＰ型半導体層とＰ型半導体層に接続する接続部とを有する半導体装置に関する。
【背景技術】
【０００２】
化合物半導体を用いたＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高周波数、高出力用途のＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等に用いられている。化合物半導体を用いたＦＥＴにおいて、ＦＥＴに近接する電極に負電位を印加すると、ＦＥＴのドレイン電流が減少し閾値電圧が正側にシフトする現象が生じる。このような現象をサイドゲート効果という。
【０００３】
特許文献１には、基板上にＰ型半導体層を設けた化合物半導体ＦＥＴが開示されている。特許文献１によれば、ドレイン耐圧を向上させることができる。
【特許文献１】特開２００５−７２３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１のように基板上にＰ型半導体層を設けることにより、サイドゲート効果が大きくなってしまう。本発明は、上記課題に鑑みサイドゲート効果を抑制することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明は、基板上に設けられ化合物半導体からなるＰ型半導体層と、前記Ｐ型半導体層上に設けられた化合物半導体層と、前記化合物半導体層に設けられ素子分離領域を介し隣接する複数の活性領域と、前記活性領域の間あるいは前記活性領域の間の領域に隣接した前記素子分離領域において前記Ｐ型半導体層と接続される接続部と、前記隣接する活性領域それぞれに設けられた複数のＦＥＴであって、前記複数のＦＥＴのうち少なくとも１つのＦＥＴのソース電極は前記活性領域以外において前記接続部の電位と接続されている前記複数のＦＥＴと、具備することを特徴とする半導体装置である。本発明によれば、素子分離領域下のＰ型半導体層をＦＥＴのソース電極の電位とすることにより、サイドゲート効果を抑制することができる。
【０００６】
上記構成において、前記接続部の電位はグランド電位である構成とすることができる。この構成によれば、サイドゲート効果を一層抑制することができる。
【０００７】
上記構成において、前記Ｐ型半導体層は前記基板に接して設けられている構成とすることができる。この構成によれば、基板と基板上の半導体層との界面を介したリーク電流を抑制することができる。
【０００８】
上記構成において、前記素子分離領域は、イオン注入により形成されてなる構成とすることができる。
【０００９】
上記構成において、前記接続部は前記ＦＥＴと前記電極との間に設けられている構成とすることができる。この構成によれば、サイドゲート効果をより抑制することができる。
【００１０】
上記構成において、前記接続部は前記基板に設けられたバイアホールである構成とすることができる。この構成によれば、基板側からＰ型半導体層に接続することができる。
【００１１】
上記構成において、前記接続部は前記ＦＥＴを囲むように設けられている構成とすることができる。この構成によれば、サイドゲート効果を一層抑制することができる。
【００１２】
上記構成において、前記接続部は前記ＦＥＴのソース電極と電気的に接続されている構成とすることができる。また、上記構成において、前記接続部は、前記基板平面に対しＬ字状またはコの字状に配置されている構成とすることができる。
【００１３】
上記構成において、前記ＦＥＴはＭＥＳＦＥＴ又はＨＥＭＴである構成とすることができる。また、上記構成において、前記基板は、ＧａＡｓ、ＳｉＣ、サファイア又はＧａＮのいずれかからなる構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、素子分離領域下のＰ型半導体層をＦＥＴのソースとほぼ同電位とすることにより、サイドゲート効果を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施例を図面を参照に説明する。
【実施例１】
【００１６】
図１及び図２を用い実施例１に係る半導体装置について説明する。図１は実施例１に係る半導体装置の断面模式図、図２は平面模式図である。図１のように、膜厚が約７５μｍのＧａＡｓ（砒化ガリウム）半絶縁性基板１０上にＭｇ（マグネシウム）をドープしたＰ型ＡｌＧａＡｓ（砒化アルミニウムガリウム）層１２（Ｐ型半導体層）が設けられている。Ｐ型ＡｌＧａＡｓ層１２はドープ濃度は約２×１０１７ｃｍ−３であり膜厚は約１０ｎｍである。Ｐ型ＡｌＧａＡｓ層１２上に膜厚が約６００ｎｍのアンドープのバッファ層１４が設けられている。バッファ層１４はＧａＡｓ層やＡｌＧａＡｓ層により形成されている。バッファ層１４上にＩｎＧａＡｓ（砒化インジウムガリウム）チャネル層１６が設けられている。チャネル層１６上にＳｉをドープしたＮ型ＡｌＧａＡｓ電子供給層１８が設けられている。チャネル層１６及び電子供給層１８は電子等のキャリアが主に伝導する活性層２０である。また、バッファ層１４、チャネル層１６および電子供給層１８は、Ｐ型半導体層上に設けられた化合物半導体層２１を構成する。
【００１７】
図１及び図２のように、電子供給層１８上にオーミック電極としてソース電極２２及びドレイン電極２４とゲート電極２６とが設けられている。ゲートパッド２５はゲート電極２６を配線層（不図示）に接続するためのパッドである。１組のソース電極２２、ゲート電極２６及びドレイン電極２４はそれぞれ第１ＦＥＴ４０及び第２ＦＥＴ４２を構成している。第１ＦＥＴ４０及び第２ＦＥＴ４２の周囲の活性層２０は素子分離領域２８により不活性化されている。これにより、化合物半導体層２１には、素子分離領域２８を介し隣接する複数の活性領域２７が構成され、隣接する活性領域２７に、それぞれ第１ＦＥＴ４０及び第２ＦＥＴ４２が設けられる。このようにして、第１ＦＥＴ４０及び第２ＦＥＴ４２の活性層２０は素子分離領域２８により電気的に分離される。
【００１８】
素子分離領域２８はＢ（ボロン）をイオン注入した領域である。活性領域２７の間の素子分離領域２８には側壁が裏面金属層３０で覆われたバイアホール３２（接続部）が形成されている。図２のように、第１ＦＥＴ４０及び第２ＦＥＴ４２のソース電極２２は、それぞれ、第１ＦＥＴ４０及び第２ＦＥＴ４２が形成されている活性領域２７以外（つまり、素子分離領域２８）に設けられているバイアホール３２に接続される。ソース電極２２は、バイアホール３２により裏面金属層３０と電気的に接続されている。パッド３４及びパッド２３は、それぞれバイアホール３２及びバイアホール２１を受けるパッドである。このように、第１ＦＥＴ４０及び第２ＦＥＴ４２のソース電極２２は活性領域２７以外でバイアホール３２の電位と接続されている。すなわち、ソース電極２２は活性領域２７以外で、バイアホール２２、裏面金属層３０を介しバイアホール３２と接続されている。なお、ソース電極２２はバイアホール２１、裏面金属層３０を介しバイアホール３２に接続されていなくともよい。例えば、化合物半導体層２１上に設けられた配線、パッド３４を介しバイアホール３２に接続されていてもよい。
【００１９】
図３は比較例１の断面模式図である。図４は比較例１及び比較例２の平面模式図である。比較例１は、実施例１に対しバイアホール３２及びパッド３４が設けられていない。図５は比較例２の断面図である。比較例２は比較例１に対しＰ型ＡｌＧａＡｓ層１２が設けられておらず、基板１０上に直接バッファ層１４が設けられている。比較例1はＰ型ＡｌＧａＡｓ層１２を設けることにより比較例２に対し、基板１０とバッファ層１４との界面を介したリーク電流を抑制し、かつピンチオフ特性を向上させることができる。
【００２０】
比較例１及び比較例２において、第１ＦＥＴ４０と第２ＦＥＴ４２との間の素子分離領域２８の幅Ｌが２５μｍの場合、第１ＦＥＴ４０のドレイン電極２４にサイドゲート電圧Ｖｓｇを印加したときの第２ＦＥＴ４２のドレイン電流を測定した。図６は比較例１及び比較例２のＶｓｇ＝０Ｖのドレイン電流で規格化したドレイン電流をサイドゲート電圧に対し示した図である。すなわち、第２ＦＥＴ４２をサイドゲート効果を受けるＦＥＴ、第１ＦＥＴ４０のドレイン電極をサイドゲート電圧を印加する電極とした。比較例１は比較例２に対しサイドゲート効果が大きくなっている。これは、図３及び図４の矢印のようにＰ型ＡｌＧａＡｓ層１２を介し第１ＦＥＴ４０のドレイン電極２４に印加されたサイドゲート電圧が第２ＦＥＴ４２のゲート電極２６下のチャネル層１６に影響し、サイドゲート効果が大きくなったものと考えられる。
【００２１】
図６の実線は実施例１のサイドゲート効果をシミュレーションした結果である。シミュレーションでは、第１ＦＥＴ４０と第２ＦＥＴ４２との間の素子分離領域２８下のＰ型ＡｌＧａＡｓ層１２が第２ＦＥＴ４２のソース電極２２と同じ電位に固定されていると仮定している。実施例１ではサイドゲート効果はほとんど生じていない。実施例１ではＰ型ＡｌＧａＡｓ層１２が第２ＦＥＴ４２のソース電極２２と同じ電位に固定されているため、図２の矢印のように、サイドゲート電圧がＰ型ＡｌＧａＡｓ層１２を介し第２ＦＥＴ４２に影響することができない。よって、サイドゲート効果を抑制することができる。
【００２２】
接続部として、側壁を裏面金属層３０で被覆されたバイアホール３２を例に説明したが、接続部は、素子分離領域２８のＰ型ＡｌＧａＡｓ層１２に接続し、素子分離領域２８のＰ型ＡｌＧａＡｓ層１２を第２ＦＥＴ４２のソース電極２２と接続するためのものであればよい。つまり、素子分離領域２８のＰ型ＡｌＧａＡｓ層１２を第２ＦＥＴ４２のソース電極２２と同電位とするためのものであればよい。よって、接続部は、Ｐ型ＡｌＧａＡｓ層１２に基板１０側から接続されていなくとも、化合物半導体層２１側から接続されていてもよい。このように、ソース電極２２をＰ型ＡｌＧａＡｓ層１２に接続する接続部の電位とすることにより、サイドゲート効果を抑制することができる。
【００２３】
また、少なくともサイドゲート効果を受ける第２ＦＥＴ４２のソース電極２２がバイアホール３２と電気的に接続していればよい。第２ＦＥＴ４２のソース電極２２は、バイアホール３２の電位（つまりＰ型ＡｌＧａＡｓ層１２の電位）に接続されていればよいが、バイアホール３２の電位はグランド電位であることが好ましい。
【００２４】
特許文献１に係るＦＥＴは、ソース電極が活性領域内で裏面金属層にバイアホールで接続されている。このように、ソース電極が活性領域内で裏面金属層と接続される場合、バイアホールを用いＦＥＴから発生する熱を裏面金属層に放出することができる。また、ソース電極と裏面金属層間のインダクタンスを低減することができる。一方、ＦＥＴの発熱やソース電極と裏面金属層間のインダクタンスが比較的重要でない場合、活性領域内でソース電極を裏面金属層と接続するとチップ面積が増大してしまう。実施例１によれば、活性領域２７以外のバイアホール２１においてソース電極２２を裏面金属層３４に接続しているため、チップ面積を縮小させることができる。
【００２５】
また、サイドゲート電圧を印加する電極として第１ＦＥＴ４０のドレイン電極２４の例であったが、第２ＦＥＴ４２の活性層２０と電気的に分離されている活性層２０上に設けられた電極でもよい。比較例１及び比較例２の第１ＦＥＴ４０の代わりに例えば活性層２０上にドレイン電極２４のみを形成した場合も図６と同様のサイドゲート効果が生じる。一方、実施例１の第１ＦＥＴ４０の代わりに例えば活性層２０上にドレイン電極２４のみを形成した場合も図６と同様にサイドゲート効果を抑制することができる。
【００２６】
Ｐ型ＡｌＧａＡｓ層１２と基板１０との間に別の半導体層が設けられていてもサイドゲート効果を抑制することができる。しかしながら、Ｐ型ＡｌＧａＡｓ層１２は基板１０に接して設けられていることが好ましい。これにより、基板１０とその上の半導体層との界面を介したリーク電流を抑制することができる。
【００２７】
実施例１において、Ｐ型半導体層としてＰ型ＡｌＧａＡｓ層１２を例に説明したが、Ｐ型半導体層はＧａＡｓ層等の化合物半導体からなればよい。しかしながら、Ｐ型半導体層は第１ＦＥＴ４０及び第２ＦＥＴ４２のチャネル層１６よりバンドギャップの大きいことが好ましい。これにより、第１ＦＥＴ４０及び第２ＦＥＴ４２のピンチオフ特性をより改善することができる。
【００２８】
図７のように、バイアホール３２は第１ＦＥＴ４０と第２ＦＥＴ４２との間の領域３６の両側に設けてもよい。この場合も、サイドゲート電圧が第２ＦＥＴ４２に及ぼす影響の一部は図７の矢印のように、バイアホール３２で抑制することができる。このように、バイアホール３２は、図２のように活性領域２７の間あるいは図７のように活性領域２７の間の領域３６に隣接した素子分離領域２８において、Ｐ型ＡｉＧａＡｓ層１２と接続されていればよい。しかしながら、図２のように、バイアホール３２は第１ＦＥＴ４０（つまりサイドゲートを印加する電極）と第２ＦＥＴ４２との間に設けられていることが好ましい。バイアホール３２は図２のように、複数設けられていてもよいし、１つでもよい。
【００２９】
また、図示しないが、バイアホール３２は、第２ＦＥＴ４２のソース電極２２と半導体装置の外部において接続されてもよい。または、図２のように、バイアホール３２は、第２ＦＥＴ４２のソース電極２２と半導体装置内において接続されていてもよい。素子分離領域２８は、実施例１のようにイオン注入法を用い不活性化した領域を形成する以外にも、素子分離領域２８をエッシングしてメサ構造にしてもよい。
【実施例２】
【００３０】
図８から図１０を用い実施例２及びその変形例について説明する。図８のように、実施例２において、バイアホール３２ａは第１ＦＥＴ４０と第２ＦＥＴ４２との間に連続的に設けられている。その他の構成は実施例１の図２と同じであり説明を省略する。
【００３１】
図９のように、実施例２の変形例１はＦＥＴ５１から５３が設けられている。バイアホール３２ｂはＦＥＴ５２とＦＥＴ５１及びＦＥＴ５３との間に基板１０平面に対しコの字状（Ｃ字状）に設けられている。図１０のように、実施例２の変形例２はＦＥＴ６１から６９が設けられている。バイアホール３２ｃは、ＦＥＴ６１とＦＥＴ６２及びＦＥＴ６４との間に基板１０平面に対しＬ字状に設けられている。ＦＥＴ６３、６７及び６９の周囲にもＬ字状のバイアホール３２ｃが設けられている。なお、図９及び図１０にはバイアホール３２ｂまたは３２ｃ用のパッドは図示していない。
【００３２】
図８から図１０のように、バイアホール３２ａから３２ｃはＦＥＴに印加される電圧が隣接するＦＥＴに印加される電圧より負に印加される場合、これらのＦＥＴの間（つまりサイドゲートを印加する電極と第２ＦＥＴ４２との間）に連続的に設けられることが好ましい。これにより、よりサイドゲート効果を抑制することができる。例えば、図１０の配置においては、ＦＥＴ６２、６４、６５、６６及び６８に対し、ＦＥＴ６１、６３、６７及び６９が負電位となる場合のサイドゲートを抑制することができる。
【００３３】
実施例１および実施例２並びにその変形例においては、素子分離領域２８を介し隣接する複数の活性領域２７が設けられ、複数のＦＥＴが隣接する活性領域２７それぞれに設けられている。複数のＦＥＴのうち少なくとも１つのＦＥＴ（サイドゲート効果を受けるＦＥＴ）のソース電極２２は活性領域２７以外においてＰ型ＡｌＧａＡｓ層１２と接続するバイアホール３２の電位に接続されている。これにより、サイドゲート効果を抑制することができる。
【実施例３】
【００３４】
図１１及び図１２を用い実施例３及び変形例について説明する。図１１のように、実施例３はＦＥＴ４０のソース電極２２とバイアホール３２ｄのパッド４４が一体として設けられており、バイアホール３２ｄはＦＥＴ４２ａの周囲を囲んでいる。ゲートパッド２５及びドレイン電極２４には配線層（不図示）が接続されている。
【００３５】
図１２のように、実施例３の変形例は、マルチフィンガ構造を有するＦＥＴの例である。ソース電極２２、ゲート電極２６、ドレイン電極２４、ゲート電極２６の順に連続して複数設けられている。ゲート電極２６はゲートパッド２５ａに接続され、ゲートパッド２５ａは配線層（不図示）に接続されている。各ドレイン電極２４は配線層（不図示）に接続されている。ソース電極２２はパッド４４と接続し一体に形成されている。バイアホール３２ｅはＦＥＴ４２ｂの周囲を囲むように設けられている。
【００３６】
図１１及び図１２のように、バイアホール３２ｄ及び３２ｅはサイドゲート効果を受けるＦＥＴ４２ａ及び４２ｂの周囲を囲むように設けられることが好ましい。これにより、サイドゲート効果を一層抑制することができる。なお、実施例３とその変形例は、バイアホール３２ｄ又は３２ｅ用のパッド４４がソース電極２２と一体に形成されている例であったが、パッド４４はソース電極２２とは別に設けられていてもよい。また、バイアホールがサイドゲート電圧を印加する電極の周囲を囲むように設けられていてもよい。つまり、バイアホールは、サイドゲート効果を受けるＦＥＴ及びサイドゲート電圧を印加する電極の少なくとも一方の周囲を囲むように設けられていればよい。
【００３７】
実施例１及び実施例２において、ＦＥＴは実施例３の変形例のようにマルチフィンガ構造を有していても良い。
【００３８】
実施例１から実施例３において、第１ＦＥＴ４０、第２ＦＥＴ４２、ＦＥＴ４２ａ及びＦＥＴ４２ｂ等のＦＥＴはチャネル層１６及び電子供給層１８を有するＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）の例であったが、ＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであってもよい。
【００３９】
また、基板１０は、ＧａＡｓ基板以外に、ＳｉＣ、サファイアまたはＧａＮからなる基板であってもよい。半導体層はＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ以外に、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ，ＩｎＧａＰ等の化合物半導体層であってもよい。
【００４０】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】図１は実施例１に係る半導体装置の断面模式図である。
【図２】図２は実施例１に係る半導体装置の平面模式図である。
【図３】図３は比較例１に係る半導体装置の断面模式図である。
【図４】図４は比較例１及び比較例２に係る半導体装置の平面模式図である。
【図５】図５は比較例２に係る半導体装置の断面模式図である。
【図６】図６は比較例１及び比較例２のサイドゲート効果の測定結果並びに実施例１のサイドゲート効果の計算結果である。
【図７】図７は実施例１の変形例に係る半導体装置の平面模式図である。
【図８】図８は実施例２に係る半導体装置の平面模式図である。
【図９】図９は実施例２の変形例１に係る半導体装置の平面模式図である。
【図１０】図１０は実施例２の変形例２に係る半導体装置の平面模式図である。
【図１１】図１１は実施例３に係る半導体装置の平面模式図である。
【図１２】図１２は実施例３の変形例１に係る半導体装置の平面模式図である。
【符号の説明】
【００４２】
１０              基板
１２              Ｐ型ＡｌＧａＡｓ層
１４              バッファ層
１６              チャネル層
１８              電子供給層
２０              活性層
２２              ソース電極
２４              ドレイン電極
２６              ゲート電極
２７              活性領域
２８              素子分離領域
３０              裏面金属層
３２              バイアホール
３４              パッド
３６              活性領域間の領域
４０              第１ＦＥＴ
４２              第２ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008182158.tif 000011
【図１０】
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【図１１】
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【図１２】
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