(57)【要約】【課題】実施例は、フォトアラインキー形成のために別途のマスクを形成する必要がないので、工程を単純化して、製造費用を節減することができる高電圧シーモス素子及びその製造方法を提供する。【解決手段】高電圧シーモス素子の製造方法は、半導体基板の所定領域が露出した第１酸化膜パターンを形成して、露出した半導体基板上に第２酸化膜パターンを形成して、第１酸化膜パターンをマスクにしてイオン注入及びアニーリングを遂行して高電圧ディープウェル領域を形成する。このような場合、アニーリングによって第２酸化膜パターンが拡散して高電圧ディープウェル領域の表面に段差が発生する。このような段差はフォトアラインすることに使用することができる。【選択図】図２Ｄ
2008166704.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に前記半導体基板の所定領域が露出した第１酸化膜パターンを形成する段階と、
前記露出した半導体基板上に第２酸化膜パターンを形成する段階と、
前記第１酸化膜パターンをマスクにしてイオン注入及びアニーリングを遂行して高電圧ディープウェル領域を形成する段階と、を含んで、
前記アニーリングによって前記第２酸化膜パターンが拡散して前記高電圧ディープウェル領域の表面に段差を発生させる高電圧シーモス素子製造方法。
【請求項２】
前記第１及び第２酸化膜パターンをとり除く段階と、
前記半導体基板に素子分離領域を形成する段階と、
前記段差が発生する領域にスペーサを形成する段階と、
前記高電圧ディープウェル領域にロジックウェルを形成する段階と、
前記半導体基板上にゲート構造物を形成する段階と、及び
前記ゲート構造物の両側の前記半導体基板にソース及びドレーン領域を形成する段階を含むことを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項３】
前記スペーサは窒化物質でなされることを特徴とする請求項２に記載の高電圧シーモス素子製造方法。
【請求項４】
前記第１酸化膜パターンは３０００Åないし７０００Åの範囲の厚さで形成されることを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項５】
前記第１酸化膜パターンはおおよそ５０００Åの厚さで形成されることを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項６】
前記第２酸化膜パターンは ６００Å ないし１０００Åの範囲の厚さで形成されることを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項７】
前記第２酸化膜パターンはおおよそ ８００Åの厚さで形成されることを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項８】
前記段差はフォトアラインすることに使用されることを特徴とする請求項１に記載の高電圧シーモス素子製造方法。
【請求項９】
半導体基板と、
前記半導体基板に段差を有するように形成された高電圧ディープウェル領域と、
前記高電圧ディープウェル領域内に形成されたロジックウェル領域と、
前記半導体基板に形成された素子分離領域と、
前記段差が発生する領域に形成されたスペーサと、
前記半導体基板の上に形成されたゲート構造物と、
前記ゲート構造物の両側の前記半導体基板に形成されたソース及びドレーン領域を含む高電圧シーモス素子。
【請求項１０】
前記スペーサは、窒化物質でなされることを特徴とする請求項９に記載の高電圧シーモス素子。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例(embodiment)は、高電圧シーモス素子及びその製造方法に関する。
【背景技術】
【０００２】
図１Ａないし図１Ｆは、従来の高電圧シ−モス素子製造方法を示した工程図である。
【０００３】
図１Ａに示すように、不純物イオンがドーピングされた半導体基板１上にパッド酸化膜２を薄く形成する。前記パッド酸化膜は２００Åないし３００Åの厚さで形成される。
【０００４】
図１Ｂに示すように、後述する高電圧ディープウェル(High voltage deep Well)領域形成のためのフォトレジストパターンを形成するために、前記パッド酸化膜２上にマスクを形成して、前記マスクを利用して前記パッド酸化膜２を含んで半導体基板１の表面一部領域を蝕刻してフォトアラインキー３を形成する。
【０００５】
図１Ｃに示すように、前記フォトアラインキー(photo align key)３を基準にアラインした後、前記パッド酸化膜２上にフォトレジストパターンＰ１を形成する。
【０００６】
図１Ｄに示すように、前記フォトレジストパターンＰ１をマスクにして前記基板に不純物イオンをドーピングして高電圧ディープウェル領域４を形成した後、前記フォトレジストパターンＰ１をストリップする。
【０００７】
図１Ｅに示すように、前記パッド酸化膜２をとり除いて、ＬＯＣＯＳ工程を遂行して半導体基板１の所定領域に素子分離領域５を形成する。
【０００８】
図１Ｆに示すように、素子分離領域５が形成された半導体基板１の高電圧ディープウェル領域４内に不純物イオンを注入してロジックウェル領域６を形成する。
【０００９】
前記半導体基板１前面にゲート酸化膜(図示せず)と、不純物イオンがドーピングされたポリシリコーン(図示せず)を積層してパターニングする。
【００１０】
引き継いで、絶縁膜(図示せず)を形成して前面蝕刻して、前記ゲート酸化膜及びポリシリコーンの側面にスペーサを形成する。前記ゲート酸化膜、ポリシリコーン及びスペーサを通称して、ゲート構造物７と名付ける。
【００１１】
前記ゲート構造物７をマスクにして不純物イオンを注入してソース及びドレーン領域８を形成する。
【００１２】
このような従来の高電圧シーモス素子製造方法は、高電圧ディープウェル(High voltage Well)領域４形成のためのフォトレジストパターンを形成するため、前記半導体基板１上にフォトアラインキー生成のためのマスクを形成する過程が必要になる。前記マスクは、フォトアラインキー生成以外には他の役割をすることができないので、マスクが加えられて、工程が複雑になって、製造費用が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
実施例は、フォトアラインキー形成のために別途のマスクを形成する必要がないので、工程を単純化して、製造費用を節減することができる高電圧シーモス素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
第１実施例によると、高電圧シーモス素子の製造方法は、半導体基板上に前記半導体基板の所定領域が露出した第１酸化膜パターンを形成する段階と、前記露出した半導体基板上に第２酸化膜パターンを形成する段階と、及び前記第１酸化膜パターンをマスクにしてイオン注入及びアニーリングを遂行して高電圧ディープウェル領域を形成する段階とを含んで、前記アニーリングによって前記第２酸化膜パターンが拡散して前記高電圧ディープウェル領域の表面に段差を発生させる。
【００１５】
第２実施例よると、高電圧シーモス素子は、半導体基板と、該半導体基板に段差を有するように形成された高電圧ディープウェル領域と、該高電圧ディープウェル領域内に形成されたロジックウェル領域と、前記半導体基板に形成された素子分離領域と、前記段差が発生する領域に形成されたスペーサと、前記半導体基板の上に形成されたゲート構造物と、及び前記ゲート構造物の両側の前記半導体基板に形成されたソース及びドレーン領域を含む。
【発明の効果】
【００１６】
工程を単純化して、製造費用を節減することができる高電圧シーモス素子及びその製造方法とできる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して実施例を詳しく説明する。まず、図面のなかで同一な構成要素または部品はできるだけ同じ参照符号を示していることに留意しなければならない。実施例を説明する上において関連する公知機能、あるいは構成に対する具体的な説明は実施例の要旨を曖昧にさせないために略する。
【００１８】
また、実施例の説明において、各層(膜)、領域、パッド、パターンまたは構造物が基板、各層(膜)、領域、パッドまたはパターンの“上(on/above/over/upper)”に、または“下(down/below/under/lower)”に形成されると記載する場合において、その意味は各層(膜)、領域、パッド、パターンまたは構造物らが直接基板、各層(膜)、領域、パッドまたはパターンらに接触されて形成される場合と解釈することもでき、他の層(膜)、他の領域、他のパッド、他のパターンまたは他の構造物らがその間に追加的に形成される場合と解釈することもできる。よって、その意味は発明の技術的思想によって判断されなければならない。
【００１９】
図２Ａないし図２Ｆは、実施例による高電圧シーモス素子製造方法を示した工程図である。
【００２０】
図２Ａに示すように、不純物イオンがドーピングされた半導体基板１０上に第１酸化膜(図示せず)を形成する。この時、前記第１酸化膜は３０００Åないし７０００Åの範囲の厚さで従来より厚く形成し、より具体的にはおおよそ５０００Åの厚さで形成する。前記半導体基板１０はＰ型またはＮ型不純物イオンがドーピングされたシリコーン基板であることができる。
【００２１】
引き継いで、前記第１酸化膜上にマスク(図示せず)を形成する。
【００２２】
続いて、前記第１酸化膜(図示せず)を蝕刻して、第１酸化膜パターン２０を形成する。前記第１酸化膜パターン２０は所定領域が開放される。前記第１酸化膜パターン２０は、３０００Åないし７０００Åの範囲の厚さで形成されることができる。具体的には、前記第１酸化膜パターン２０はおおよそ５０００Åの厚さで形成されることができる。
【００２３】
図２Ｂに示すように、前記蝕刻によって露出した半導体基板１０に第２酸化膜パターン２１を形成する。前記第２酸化膜パターン２１は、６００Åないし１０００Åの範囲の厚さで形成されることができる。具体的には前記第２酸化膜パターン２１はおおよそ ８００Åの厚さで形成されることができる。
【００２４】
また、前記第２酸化膜パターン２１は、前記蝕刻によって露出した半導体基板１０から成長させて形成させることができる。
【００２５】
図２Ｃに示すように、前記第１酸化膜パターン２０をマスクにして不純物イオンを注入してアニール工程を遂行して高電圧ディープウェル領域３０を形成する。このような場合、前記第２酸化膜パターン２１はアニール工程によって上下方向に拡散するようになる。これによって、前記第２酸化膜パターン２１の底面と前記高電圧ディープウェル領域３０の上面の間に段差(図２Ｄの１１)が発生するようになる。
【００２６】
次に、前記第１酸化膜パターン２０をとり除く。
【００２７】
図２Ｄに示すように、前記第２酸化膜パターン２１をとり除く。その結果、前記高電圧ディープウェル領域３０の表面には段差１１が発生する。前記段差１１は、フォトアラインキーとして使用することができる。
【００２８】
図２Ｅに示すように、前記半導体基板１０にＬＯＣＯＳ工程を遂行して素子分離領域１２を形成する。
【００２９】
前記素子分離領域１２を含んだ前記半導体基板１０上に絶縁膜(図示せず)を形成する。
【００３０】
引き継いで、前記絶縁膜に対して前面蝕刻工程を遂行して、段差発生領域に局所的にスペーサ４０を形成する。前記スペーサ４０は、例えば、窒化物質でなされることができる。
【００３１】
段差発生領域で後工程、例えば、ポリシリコーンの蒸着及び蝕刻工程で残留物が発生する可能性があるので、前記段差発生領域にスペーサ４０を形成して後工程による残留物の生成を防止することができる。
【００３２】
図２Ｆに示すように、前記スペーサ４０を含んだ前記半導体基板１０の所定領域が開放されたマスク(図示せず)を形成して、前記マスクを利用して不純物イオンを注入してロジックウェル領域３１を形成する。以後、前記マスクをとり除く。
【００３３】
前記半導体基板１前面にゲート酸化膜(図示せず)と、不純物イオンがドーピングされたポリシリコーン(図示せず)を積層してパターニングする。
【００３４】
次に、絶縁膜(図示せず)を形成して前面蝕刻して、前記ゲート酸化膜及びポリシリコーンの側面にスペーサを形成する。これによって、前記ゲート酸化膜、ポリシリコーン及びスペーサを含んだゲート構造物５０が形成される。
【００３５】
続いて、前記ゲート構造物５０をイオン注入マスクにして不純物イオンを注入してソース及びドレーン領域３２を形成する。勿論、スペーサ形成の前に低濃度ソース及びドレーン領域を形成する過程をさらに含むことができる。
【００３６】
このように製造された高電圧シーモス素子は、図２Ｆを参照すると、半導体基板１０、前記半導体基板１０に段差を有するように形成された高電圧ディープウェル領域３０、前記高電圧ディープウェル領域３０内に形成されたロジックウェル領域３１、前記高電圧ディープウェル領域３０のエッジ領域に形成された素子分離領域１２、前記段差の発生領域に形成されたスペーサ４０、前記半導体基板１０上に形成されたゲート構造物５０、前記ゲート構造物５０の両側の前記半導体基板１０に形成されたソース及びドレーン領域３２を含む。
【００３７】
したがって、以上の実施例によると、高電圧ディープウェル形成時に第２酸化膜パターンを厚くして高電圧ディープウェルの表面に段差が生ずるようにして、この段差をフォトアラインキーとして使用するようになる。また、後続工程であるポリシリコーン蒸着及びエッチング工程時に前記段差によってその側面にポリシリコーン残留物が生成される場合があるので、あらかじめ段差の側面にスペーサを形成してポリシリコーン残留物の生成を防止することができる。
【００３８】
それで、フォトアラインキーを形成するための別途のマスクが必要ではなくなることで、製造工程が単純になって製造費用を節減することができる。
【００３９】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであると、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図１Ｂ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図１Ｃ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図１Ｄ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図１Ｅ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図１Ｆ】従来の高電圧シーモス素子製造方法を示した工程図である。
【図２Ａ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【図２Ｂ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【図２Ｃ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【図２Ｄ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【図２Ｅ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【図２Ｆ】実施例による高電圧シーモス素子製造方法を示した工程図である。
【符号の説明】
【００４１】
１０・・半導体基板、２０・・第１酸化膜パターン、２１・・第２酸化膜パターン。
【図１Ａ】
2008166704.tif 000003
【図１Ｂ】
2008166704.tif 000004
【図１Ｃ】
2008166704.tif 000005
【図１Ｄ】
2008166704.tif 000006
【図１Ｅ】
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【図１Ｆ】
2008166704.tif 000008
【図２Ａ】
2008166704.tif 000009
【図２Ｂ】
2008166704.tif 000010
【図２Ｃ】
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【図２Ｄ】
2008166704.tif 000012
【図２Ｅ】
2008166704.tif 000013
【図２Ｆ】
2008166704.tif 000014