(57)【要約】【課題】  同一半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードを備えてなる半導体装置であって、その装置規模を従来のものと比較して更に縮小させる。【解決手段】  半導体基板２上に、第１導電型の第１ウェル３、第１導電型とは異なる第２導電型の第２ウェル４、及び第２導電型の第３ウェル５を備える。第２ウェル４上には、第１ＭＯＳトランジスタＴ１、第１ウェル３上には第２ＭＯＳトランジスタＴ２、第３ウェル５上には、第１ショットキーバリアダイオードＤ１を備える。各素子の電極には高融点金属シリサイド膜（５１〜５８）が形成される。【選択図】        図１
2008166560.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードを備えてなる半導体装置の製造方法であって、
前記半導体基板上に素子分離絶縁膜で分離された活性領域を形成し、前記半導体基板上の所定領域に低濃度不純物イオンを注入することで、第１導電型の第１ウェル、前記第１導電型とは異なる第２導電型の第２ウェル、及び前記第２導電型の第３ウェルを形成することにより、前記第１ウェルと前記第２ウェル上に夫々ＭＯＳトランジスタ形成用の活性領域を形成し、第３ウェル上に素子分離絶縁膜で分離された第１ダイオード電極形成領域及び第２ダイオード電極形成領域の２領域を形成する第１工程と、
前記第１工程終了後、前記半導体基板上にゲート絶縁膜を介してゲート電極膜を堆積した後、所定の形状にパターニングすることで、前記第２ウェル上の所定領域に第１ＭＯＳトランジスタのゲート電極となる第１ゲート電極を、前記第１ウェル上の所定領域に第２ＭＯＳトランジスタのゲート電極となる第２ゲート電極を、夫々形成する第２工程と、
前記第２工程終了後、前記第１ウェル、及び前記第２ダイオード電極形成領域に対して、前記第２導電型の高濃度不純物イオンを注入することで、前記第２ＭＯＳトランジスタのソース・ドレイン拡散領域となる第２ソース・ドレイン拡散領域、及びダイオード電極用拡散領域を形成し、前記第２ウェルに対して前記第１導電型の高濃度不純物イオンを注入することで、前記第１ＭＯＳトランジスタのソース・ドレイン拡散領域となる第１ソース・ドレイン拡散領域を形成する第３工程と、
前記第３工程終了後、希ガス系元素、又は、前記半導体基板と同一元素で構成されるイオンを注入することで、少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の表面をアモルファス化する第４工程と、
前記第４工程終了後、前記半導体基板の全面に高融点金属膜を堆積することで、前記第１ダイオード電極形成領域と前記高融点金属膜との界面にショットキー接合を形成し、前記ショットキー接合の前記高融点金属膜側を第１ダイオード電極とし、前記ショットキー接合の前記第１ダイオード電極形成領域側と前記ダイオード電極用拡散領域を介して電気的に接続する前記第２ダイオード電極形成領域に接触形成された前記高融点金属膜を第２ダイオード電極とする第１ショットキーバリアダイオードを形成する第５工程と、
前記第５工程終了後、アニール処理を施すことで、少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域と、前記高融点金属膜との界面をシリサイド化した後、未反応の前記高融点金属膜を除去する第６工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程が、
前記半導体基板の全面にイオン注入を行う工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１工程において、
前記第２ウェルと、前記第３ウェルとが電気的に絶縁されていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３工程において、
更に前記第１ダイオード電極形成領域の端縁部分に対して前記第１導電型の高濃度不純物イオンを注入することで、前記第１ダイオード電極形成領域内にＰＮ接合を形成することを特徴とする請求項１〜請求項３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、第１導電型の第１ウェル、前記第１導電型とは異なる第２導電型の第２ウェル、及び前記第２導電型の第３ウェルを、各ウェル内の表面近傍領域が素子分離絶縁膜で分離された状態で備えると共に、前記第３ウェル内の表面近傍領域に、素子分離絶縁膜で分離されてなる第１ダイオード電極形成領域及び第２ダイオード電極形成領域の２領域を有し、前記第２ダイオード電極形成領域には前記第２導電型の高濃度不純物イオン注入によりダイオード電極用拡散領域が形成され、
前記第２ウェル上の所定領域に下から順に形成される第１ゲート絶縁膜及び第１ゲート電極と、少なくとも前記第１ゲート電極下部領域の近接外側に係る前記第２ウェル内の表面近傍領域に前記第１導電型の高濃度不純物イオン注入により形成される第１ソース・ドレイン拡散領域とを有して構成される第１ＭＯＳトランジスタと、
前記第１ウェル上の所定領域に下から順に形成される第２ゲート絶縁膜及び第２ゲート電極と、少なくとも前記第１ゲート電極下部領域の近接外側に係る前記第１ウェル内の表面近傍領域に前記第２導電型の高濃度不純物イオン注入により形成される第２ソース・ドレイン拡散領域とを有して構成される第２ＭＯＳトランジスタと、
前記第１ダイオード電極形成領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第１ダイオード電極とし、前記ダイオード電極用拡散領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第２ダイオード電極とする第１ショットキーバリアダイオードと、を備え、
少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の界面に高融点金属シリサイド膜が形成されていることを特徴とする半導体装置。
【請求項６】
前記第２ウェルと、前記第３ウェルとが電気的に絶縁されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１ダイオード電極形成領域の端縁部分において、少なくとも一部の上面が前記高融点金属膜又は前記高融点金属シリサイド膜と接触する前記第１導電型の高濃度拡散領域を有しており、
前記第１ダイオード電極形成領域内において、ＰＮ接合が構成されることを特徴とする請求項５又は請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、同一半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードを備えてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上に金属層が設けられ、金属層と半導体層との接触界面にショットキー接合構造が形成されたショットキーバリアダイオードは、少数キャリアを使用しないためＰＮ接合によるダイオードと比較してスイッチング特性が高速であり、又、順方向電圧が低く消費電力が小さいという性質を有している。このため、標準ロジックＩＣや電源回路等に利用されている。
【０００３】
このようなショットキーバリアダイオードをＭＯＳトランジスタと同一の半導体基板上に形成する方法として、従来、ＭＯＳトランジスタを形成後、所定の電極形成領域上の層間絶縁膜をエッチングしてコンタクトホールを介して半導体基板面を露出させ、当該露出面に対して高濃度不純物イオン注入をした後、所定のショットキー接合形成領域上の層間絶縁膜をエッチングしてコンタクトホールを介して半導体基板面を露出させ、その後に金属膜を堆積させることで、ショットキー接合形成領域に係る半導体基板面と金属膜との界面にショットキー接合を形成する方法が従来より開示されている（例えば、特許文献１参照）。この場合、仮に半導体基板がＮ型である場合、ショットキー接合形成領域上の金属膜側をアノード電極とし、電極形成領域上の金属膜をカソード電極とするショットキーバリアダイオードが形成されることとなる。
【０００４】
特許文献１に記載の方法のように、ショットキーバリアダイオードの一方の電極（上記例ではカソード電極）を取り出すための導電領域を形成すべく、高濃度不純物イオンを注入する工程を行う際、ショットキー接合を形成するショットキー接合形成領域上には層間絶縁膜が堆積されているため、当該領域内に高濃度不純物イオンが注入されることがなく、これによってショットキー接合の特性に影響を与えることなくショットキーバリアダイオードを形成することが可能となる。又、同一の基板上にＭＯＳトランジスタとショットキーバリアダイオードが形成されるため、半導体装置の高集積化を図ることができる。
【０００５】
【特許文献１】特開平２−１２５４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の方法の場合、コンタクトホールを形成後に、ショットキーバリアダイオードを構成するための不純物イオン注入工程及び金属膜堆積工程を行う構成であるため、ショットキーバリアダイオードの素子特性を設計段階の範囲内に収めるためには、所定の領域内に正しくコンタクトホールを形成する必要がある。このためには、当該領域内にコンタクトホールが正しく形成されるよう、エッチング工程時における誤差等を考慮した十分な大きさの孔径を有するコンタクトホールを形成する必要がある。しかしながら、前記のような孔径のコンタクトホールを形成するためには、素子と素子との間隔についてもある程度の距離を確保する必要があり、このことは、高集積化の時代の流れに反する結果となる。
【０００７】
本発明は、上記の問題点に鑑み、同一半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードを備えてなる半導体装置であって、その装置規模を従来のものと比較して更に縮小させることを目的とする。又、本発明は、このような半導体装置を製造する製造方法を提供することを別の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードを備えてなる半導体装置の製造方法であって、前記半導体基板上に素子分離絶縁膜で分離された活性領域を形成し、前記半導体基板上の所定領域に低濃度不純物イオンを注入することで、第１導電型の第１ウェル、前記第１導電型とは異なる第２導電型の第２ウェル、及び前記第２導電型の第３ウェルを形成することにより、前記第１ウェルと前記第２ウェル上に夫々ＭＯＳトランジスタ形成用の活性領域を形成し、第３ウェル上に素子分離絶縁膜で分離された第１ダイオード電極形成領域及び第２ダイオード電極形成領域の２領域を形成する第１工程と、前記第１工程終了後、前記半導体基板上にゲート絶縁膜を介してゲート電極膜を堆積した後、所定の形状にパターニングすることで、前記第２ウェル上の所定領域に第１ＭＯＳトランジスタのゲート電極となる第１ゲート電極を、前記第１ウェル上の所定領域に第２ＭＯＳトランジスタのゲート電極となる第２ゲート電極を、夫々形成する第２工程と、前記第２工程終了後、前記第１ウェル、及び前記第２ダイオード電極形成領域に対して、前記第２導電型の高濃度不純物イオンを注入することで、前記第２ＭＯＳトランジスタのソース・ドレイン拡散領域となる第２ソース・ドレイン拡散領域、及びダイオード電極用拡散領域を形成し、前記第２ウェルに対して前記第１導電型の高濃度不純物イオンを注入することで、前記第１ＭＯＳトランジスタのソース・ドレイン拡散領域となる第１ソース・ドレイン拡散領域を形成する第３工程と、前記第３工程終了後、希ガス系元素、又は、前記半導体基板と同一元素で構成されるイオンを注入することで、少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の表面をアモルファス化する第４工程と、前記第４工程終了後、前記半導体基板の全面に高融点金属膜を堆積することで、前記第１ダイオード電極形成領域と前記高融点金属膜との界面にショットキー接合を形成し、前記ショットキー接合の前記高融点金属膜側を第１ダイオード電極とし、前記ショットキー接合の前記第１ダイオード電極形成領域側と前記ダイオード電極用拡散領域を介して電気的に接続する前記第２ダイオード電極形成領域に接触形成された前記高融点金属膜を第２ダイオード電極とする第１ショットキーバリアダイオードを形成する第５工程と、前記第５工程終了後、アニール処理を施すことで、少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域と、前記高融点金属膜との界面をシリサイド化した後、未反応の前記高融点金属膜を除去する第６工程と、を有することを第１の特徴とする。
【０００９】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、同一基板上に第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、及び第１ショットキーバリアダイオードの各素子を備える半導体装置を製造する際、ソース・ドレイン拡散領域、ダイオード電極用拡散領域、並びに高融点金属シリサイド膜の形成後に層間絶縁膜が形成される構成であり、イオン注入並びに金属膜堆積のためのコンタクトホールを形成する必要がない。従って、従来方法のように、素子特性を設計段階の範囲内に収めるためにエッチング誤差を考慮した十分な孔径のコンタクトホールを形成する必要がないため、素子と素子との間隔を狭めることができる。これにより、集積度を更に高めることができる。
【００１０】
又、拡散領域の界面、或いはゲート電極の界面に高融点金属シリサイド膜が形成されることで、導通時の抵抗が低減される。これによって、拡散領域或いはゲート電極との電気的接続を形成する際の抵抗値の増加を抑制しつつ高集積化を図ることができる。
【００１１】
又、第４工程において、アモルファス化を行うために注入されるイオンが希ガス系元素又は前記半導体基板と同一元素で構成されるイオンであり、Ｐ型或いはＮ型の特性を示さない元素であるため、第１ダイオード電極形成領域に対して当該イオンが注入された場合であっても、第１ダイオード電極形成領域の電気的特性に影響を与えることがない。このため、当該領域にその後形成されるショットキー接合の電気的特性に影響を与えることなく、換言すれば、同一基板上に形成される第１ショットキーバリアダイオードの特性に影響を与えることなく高集積化を図ることが可能となる。
【００１２】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第４工程が、前記半導体基板の全面にイオン注入を行う工程であることを第２の特徴とする。
【００１３】
上述したように前記第４工程で注入されるイオンの構成元素は、Ｐ型或いはＮ型の特性を示さない元素であるため、各拡散領域の導電型に対して影響を与えることがない。従って、本発明に係る半導体装置の製造方法の上記第２の特徴のように、基板全面にイオン注入を行った場合であっても、第１ダイオード電極形成領域を含む各拡散領域の導電型に対して影響を与えることなく、即ち、第１ショットキーバリアダイオードの電気的特性に影響を与えることなく拡散領域界面或いはゲート電極界面をアモルファス化することができるため、工程数を削減することができる。
【００１４】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第１工程において、前記第２ウェルと、前記第３ウェルとが電気的に絶縁されていることを第３の特徴とする。
【００１５】
又、本発明に係る半導体装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第３工程において、更に前記第１ダイオード電極形成領域の端縁部分に対して前記第１導電型の高濃度不純物イオンを注入することで、前記第１ダイオード電極形成領域内にＰＮ接合を形成することを第４の特徴とする。
【００１６】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、第３ウェルと、当該ウェル３上に形成される高融点金属膜又は高融点金属シリサイド膜との接触領域で形成されるショットキー接合の整流方向と同一方向の整流作用を、当該ショットキー接合形成箇所に隣接形成できる。これにより、ショットキーバリアダイオードの整流作用を補完的に高めることができる。
【００１７】
又、本発明に係る半導体装置は、半導体基板上に、第１導電型の第１ウェル、前記第１導電型とは異なる第２導電型の第２ウェル、及び前記第２導電型の第３ウェルを、各ウェル内の表面近傍領域が素子分離絶縁膜で分離された状態で備えると共に、前記第３ウェル内の表面近傍領域に、素子分離絶縁膜で分離されてなる第１ダイオード電極形成領域及び第２ダイオード電極形成領域の２領域を有し、前記第２ダイオード電極形成領域には前記第２導電型の高濃度不純物イオン注入によりダイオード電極用拡散領域が形成され、前記第２ウェル上の所定領域に下から順に形成される第１ゲート絶縁膜及び第１ゲート電極と、少なくとも前記第１ゲート電極下部領域の近接外側に係る前記第２ウェル内の表面近傍領域に前記第１導電型の高濃度不純物イオン注入により形成される第１ソース・ドレイン拡散領域とを有して構成される第１ＭＯＳトランジスタと、前記第１ウェル上の所定領域に下から順に形成される第２ゲート絶縁膜及び第２ゲート電極と、少なくとも前記第１ゲート電極下部領域の近接外側に係る前記第１ウェル内の表面近傍領域に前記第２導電型の高濃度不純物イオン注入により形成される第２ソース・ドレイン拡散領域とを有して構成される第２ＭＯＳトランジスタと、前記第１ダイオード電極形成領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第１ダイオード電極とし、前記ダイオード電極用拡散領域の上面に接触するように形成された高融点金属膜又は高融点金属シリサイド膜を第２ダイオード電極とする第１ショットキーバリアダイオードと、を備え、少なくとも前記第１ゲート電極、前記第１ソース・ドレイン拡散領域、前記第２ゲート電極、前記第２ソース・ドレイン拡散領域、及び前記ダイオード電極用拡散領域の内の何れか一の領域の界面に高融点金属シリサイド膜が形成されていることを第１の特徴とする。
【００１８】
本発明に係る半導体装置の上記第１の特徴構成によれば、同一基板上に第１ＭＯＳトランジスタ、第２ＭＯＳトランジスタ、及び第１ショットキーバリアダイオードの各素子を備えると共に、これらの素子の何れか又は全ての電極上に高融点金属シリサイド膜を備えることで、拡散領域或いはゲート電極における低抵抗化が図られる。従って、拡散領域或いはゲート電極との電気的接続を形成する際の抵抗値の増加を抑制しつつ高集積化を図ることができる。
【００１９】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、前記第２ウェルと、前記第３ウェルとが電気的に絶縁されていることを第２の特徴とする。
【００２０】
又、本発明に係る半導体装置は、上記第１又は第２の特徴構成に加えて、前記第１ダイオード電極形成領域の端縁部分において、少なくとも一部の上面が前記高融点金属膜又は前記高融点金属シリサイド膜と接触する前記第１導電型の高濃度拡散領域を有しており、前記第１ダイオード電極形成領域内において、ＰＮ接合が構成されることを第３の特徴とする。
【００２１】
本発明に係る半導体装置の上記第３の特徴構成によれば、第３ウェルと、当該第３ウェル上に形成される高融点金属膜又は高融点金属シリサイド膜との接触領域で形成されるショットキー接合の整流方向と同一方向の整流作用を、当該ショットキー接合形成箇所に隣接形成できる。これにより、ショットキーバリアダイオードの整流作用を補完的に高めることができる。
【発明の効果】
【００２２】
本発明の構成によれば、同一基板上にＭＯＳトランジスタとショットキーバリアダイオードを備える半導体装置の装置規模の縮小化を図ることができる。
【発明を実施するための最良の形態】
【００２３】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）、及びその製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１を参照して説明する。
【００２４】
［本発明装置の説明］
図１は、本発明装置の概略構成を示す構造図であり、図１（ａ）は断面構造図を、図１（ｂ）は平面構造図を、夫々示すものである。図１（ａ）は、図１（ｂ）上におけるＸ−Ｘ’線上で本発明装置を切断したときの断面構造を示している。尚、図１（ｂ）は、説明の都合上、層間絶縁膜等の一部の構造を省略して図示している。
【００２５】
又、図１は、本発明装置の構造を模式的に図示したものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。後述する図２〜図１２、及び図１５の各図についても同様とする。
【００２６】
本発明装置１は、図１（ｂ）に示されるように、半導体基板２上に、第１ＭＯＳトランジスタＴ１、第２ＭＯＳトランジスタＴ２、及び第１ショットキーバリアダイオードＤ１を備える構成である。
【００２７】
図１（ａ）に示されるように、本発明装置１は、半導体基板２上に、第１導電型の第１ウェル３、第１導電型とは異なる第２導電型の第２ウェル４、及び第２導電型の第３ウェル５を備える。各ウェルは、素子分離絶縁膜６で分離形成されている。
【００２８】
第２ウェル４上には、第１ゲート絶縁膜７、第１ゲート電極８、及び第１導電型の第１ソース・ドレイン拡散領域３２、３３を有する第１ＭＯＳトランジスタＴ１が形成される。そして、第１ソース・ドレイン拡散領域３２及び３３の第１ゲート電極８側の端部には、第１ソース・ドレイン拡散領域３２及び３３よりは低濃度の拡散領域１７及び１８が形成されている。尚、以下では、拡散領域１７、１８、３２、及び３３を併せて適宜「第１ソース・ドレイン拡散領域ＤＺ１」と総称する。又、第１ゲート電極８の側壁にはサイドウォール絶縁膜２１が形成されている。
【００２９】
又、第１ゲート電極８の上部には高融点金属シリサイド膜５２が、第１ソース・ドレイン拡散領域ＤＺ１の上部には高融点金属シリサイド膜５１及び５３が、夫々形成されている。
【００３０】
第１ウェル３上には、第２ゲート絶縁膜９、第２ゲート電極１１、及び第２導電型の第２ソース・ドレイン拡散領域２３、２４を有する第２ＭＯＳトランジスタＴ２が形成される。そして、第２ソース・ドレイン拡散領域２３及び２４の第２ゲート電極１１側の端部には、第２ソース・ドレイン拡散領域２３及び２４よりは低濃度の拡散領域１２及び１３が形成されている。尚、以下では、拡散領域１２、１３、２３、及び２４を併せて適宜「第２ソース・ドレイン拡散領域ＤＺ２」と総称する。又、第２ゲート電極９の側壁にはサイドウォール絶縁膜２２が形成されている。
【００３１】
又、第２ゲート電極１１の上部には高融点金属シリサイド膜５５が、第２ソース・ドレイン拡散領域ＤＺ２の上部には高融点金属シリサイド膜５４及び５６が、夫々形成されている。
【００３２】
第３ウェル５上には、第３ウェル５を構成する第２導電型の活性領域上に高融点金属シリサイド膜５７を備えてなる第１ダイオード電極と、第２導電型の高濃度拡散領域で構成されるダイオード電極用拡散領域２５上に高融点金属シリサイド膜５８を備えてなる第２ダイオード電極とを有する第１ショットキーバリアダイオードＤ１が形成される。高融点金属シリサイド膜５７と第３ウェル５の活性領域との界面でショットキー接合ＳＪが形成され、ショットキー接合ＳＪの高融点金属シリサイド膜５７側を第１ダイオード電極（アノード電極又はカソード電極）とし、ショットキー接合ＳＪの第３ウェル５側を第１ダイオード電極とは異なる第２ダイオード電極（第１ダイオード電極がアノード電極であればカソード電極）とするショットキーバリアダイオードが構成されている。ここで、第３ウェル５と同じ第２導電型の拡散領域で形成されるダイオード電極用拡散領域２５は第３ウェル５と電気的に接続されており、ダイオード電極用拡散領域２５上に形成される高融点金属シリサイド膜５８はダイオード電極用拡散領域２５と電気的に接続されているため、ショットキー接合ＳＪの第３ウェル側５と高融点金属シリサイド膜５８とは電気的に接続される。即ち、高融点金属シリサイド膜５８は、ショットキーバリアダイオードの第２ダイオード電極を構成する。尚、図１（ａ）では、ショットキーバリアダイオードの第１ダイオード電極と接続させるためのコンタクトプラグ６２が記載されており、このコンタクトプラグ６２と電気的に接続される配線層６３が層間絶縁膜６１上に形成されている。
【００３３】
一般的に、高集積化を図る場合、素子寸法の微細化が行われる結果、拡散領域或いはゲート電極の寸法が短縮化されることで導通時の抵抗が増加するという問題があるが、本発明装置１の構成によれば、同一半導体基板２上に形成される第１ＭＯＳトランジスタＴ１、第２ＭＯＳトランジスタＴ２、及び第１ショットキーバリアダイオードＤ１の各電極上には、高融点金属シリサイド膜が形成されているため、拡散領域或いはゲート電極における低抵抗化が図られる。従って、拡散領域或いはゲート電極との電気的接続を形成する際の抵抗値の増加を抑制しつつ高集積化を図ることができる。
【００３４】
尚、図１の構成において、第１導電型をＰ型、第２導電型をＮ型とした場合には、本発明装置１は、高融点金属シリサイド膜５７をアノード電極、高融点金属シリサイド膜５８をカソード電極とする第１ショットキーバリアダイオードＤ１を備えることとなる。
【００３５】
又、図１では、同一基板上に異なる導電型の２つのＭＯＳトランジスタ、及びショットキーバリアダイオードが形成されるものとしたが、同一半導体基板上にＭＯＳトランジスタとショットキーバリアダイオードが構成されていれば良く、基板上に構成されるＭＯＳトランジスタ及びショットキーバリアダイオードの数はこの数に限定されるものではない。従って、例えば半導体基板上には、第２導電型の第２ウェルと第３ウェルとが形成されており（第１導電型の第１ウェルが形成されていない）、第２ウェル上に第１ＭＯＳトランジスタが、第３ウェル上に第１ショットキーバリアダイオードが構成されるものとしても良い。
【００３６】
又、図１の構成では、第１ゲート電極８、第２ゲート電極１１、第１ソース・ドレイン拡散領域ＤＺ１、第２ソース・ドレイン拡散領域ＤＺ２、ダイオード電極用拡散領域２５、及び第３ウェル５の拡散領域で構成される第１ダイオード電極構成領域の夫々の面上に高融点金属シリサイド膜が形成されるものとしたが（高融点金属シリサイド膜５１〜５８）、必ずしもこれら全ての領域に高融点金属シリサイド膜が形成される必要はなく、何れかの領域に高融点シリサイド膜が形成される構成であっても良い。
【００３７】
［本発明方法の説明］
以下において、上述した本発明装置１を製造する本発明方法について、図２〜図１４の各図を参照して説明する。図２〜図１２の各図は、本発明装置１を製造する際の一過程における概略断面構造図であり、図１３及び図１４は、本発明装置１の製造工程を示すフローチャートである（紙面の都合上２図面に分かれている）。又、以下の文中に示される各ステップは、図１３及び図１４内のフローチャートの一ステップを表すものとする。
【００３８】
まず、図２に示されるように、半導体基板２上に素子分離絶縁膜６を形成し、所定領域に低濃度の不純物イオンを注入することで、第１導電型（以下、「Ｐ型」とする）の第１ウェル３、第２導電型（以下、「Ｎ型」とする）の第２ウェル４、及び第２導電型（Ｎ型）の第３ウェル５を夫々形成する。又、第３ウェル５上には、素子分離絶縁膜６で分離された第１ダイオード電極形成領域５ａ、及び第２ダイオード電極形成領域５ｂを夫々形成する（ステップ＃１）。
【００３９】
ここで、半導体基板２がＰ型基板である場合には、第２ウェル領域及び第３ウェル領域に対してＮ型不純物イオンを注入することで第２ウェル４及び第３ウェル５を夫々形成するものとして良い。この場合、基板面で構成されるＰ型低濃度領域によって第１ウェル３が構成されることとなる。又、Ｐ型不純物イオンを注入することで第１ウェル３を形成し、Ｎ型不純物イオンを注入することで第２ウェル４及び第３ウェル５を形成するものとしても良い。
【００４０】
尚、第２ウェル４は、第１ＭＯＳトランジスタＴ１の活性領域を構成し、第１ウェル３は、第２ＭＯＳトランジスタＴ２の活性領域を構成する。又、第３ウェル５の内、第１ダイオード電極形成領域５ａには第１ショットキーバリアダイオードＤ１の第１ダイオード電極が、第２ダイオード電極形成領域５ｂには第１ショットキーバリアダイオードＤ１の第２ダイオード電極がその後に構成される。尚、第３ウェル５がＮ型である場合、第１ダイオード電極がアノード電極、第２ダイオード電極がカソード電極を構成する。
【００４１】
次に、図３に示されるように、半導体基板２の活性領域表面を熱酸化してシリコン酸化膜を堆積した後、非晶質又は多結晶のシリコン膜を堆積し、所定の形状にパターニングすることで、第２ウェル上に第１ゲート絶縁膜７及び第１ゲート電極８を、第１ウェル３上に第２ゲート絶縁膜９及び第２ゲート電極１１を夫々形成する（ステップ＃２）。
【００４２】
次に、図４に示されるように、第２ウェル４及び第１ダイオード電極形成領域５ａを夫々レジスト膜１５及び１６でマスクした状態で、第２導電型（Ｎ型）の中間濃度不純物イオン（後述するステップ＃６で注入する高濃度不純物イオンよりは低濃度であるとする）を注入し、第１ウェル３内に、拡散領域１２及び１３を、第３ウェル５内の第２ダイオード電極形成領域５ｂに拡散領域１４を夫々形成する（ステップ＃３）。その後、レジスト膜１５及び１６を剥離する。
【００４３】
尚、ステップ＃３のイオン注入工程においては、レジスト膜１６によって第３ウェル５の全体をマスクしても構わない。
【００４４】
次に、図５に示されるように、第１ウェル３及び第３ウェル５をレジスト膜１９でマスクした状態で、第１導電型（Ｐ型）の中間濃度不純物イオン（後述するステップ７で注入する高濃度不純物イオンよりは低濃度であるとする）を注入し、第２ウェル４内に拡散領域１７及び１８を形成する（ステップ＃４）。その後、レジスト膜１９を剥離する。
【００４５】
次に、図６に示されるように、半導体基板２の全面にシリコン酸化膜を例えばＣＶＤ法によって堆積後、エッチバックすることで第１ゲート電極８（及び第１ゲート絶縁膜７）の側壁部分、並びに第２ゲート電極１１（及び第２ゲート絶縁膜９）の側壁部分にのみシリコン酸化膜を残存させることで、サイドウォール絶縁膜２１及びサイドウォール絶縁膜２２を形成する（ステップ＃５）。
【００４６】
次に、図７に示されるように、第２ウェル４及び第１ダイオード電極形成領域５ａを夫々レジスト膜２７及び２８でマスクした状態で、第２導電型（Ｎ型）の高濃度不純物イオン（ステップ＃３で注入した中間濃度不純物イオンよりも高濃度であるとする）を注入し、第１ウェル３内に、第２ソース・ドレイン拡散領域２３及び２４を、第３ウェル５内の第２ダイオード電極形成領域５ｂにダイオード電極用拡散領域２５を夫々形成する（ステップ＃６）。当該工程により、第１ウェル３上に第２ＭＯＳトランジスタＴ２が形成される。尚、第１ウェル３内においては、サイドウォール絶縁膜２２において一部領域がマスクされた状態となっているため、ソース・ドレイン拡散領域２３及び２４の第２ゲート電極１１側端部に、ステップ＃３で注入された中間濃度の拡散領域１２及び１３が形成され、当該領域にＬＤＤ（Lightly Doped Drain）構造が形成される。これにより、ソース・ドレイン拡散領域２３及び２４と、これらの領域に挟まれたチャネル領域との境界部分の電界を緩和させる効果がある。
【００４７】
次に、レジスト膜２７及び２８を剥離した後、図８に示されるように、第１ウェル３及び第３ウェル５をレジスト膜３１でマスクした状態で、第１導電型（Ｐ型）の高濃度不純物イオン（ステップ＃４で注入した中間濃度不純物イオンよりも高濃度であるとする）を注入し、第２ウェル４内に、第２ソース・ドレイン拡散領域３２及び３３を形成する（ステップ＃７）。当該工程により、第２ウェル４上に第１ＭＯＳトランジスタＴ１が形成される。尚、第１ＭＯＳトランジスタＴ１においても、第２ＭＯＳトランジスタＴ２と同様、中間濃度の拡散領域１７及び１８が高濃度のソース・ドレイン拡散領域３２及び３３の第１ゲート電極８側端部に形成されることで、ＬＤＤ構造が形成される。
【００４８】
次に、レジスト膜３１を剥離した後、希ガス系元素、又は半導体基板２の構成元素と同一の元素で構成されるイオンを注入することで、図９に示されるように露出された活性領域面、並びに第１ゲート電極８及び第２ゲート電極１１の表面をアモルファス化し、アモルファス層４１〜４８を形成する処理を行う（ステップ＃８）。このアモルファス化の工程は、後のシリサイド膜形成工程において、抵抗値を低下させるための結晶相の相転移を容易にするために行う。
【００４９】
例えば、ドーズ量を５．０×１０１４ｉｏｎｓ／ｃｍ２とした場合、注入イオン種毎のイオン注入エネルギを、Ａｒイオンの場合で１０ｋｅＶ程度、Ｎｅイオンの場合で５ｋｅＶ程度、Ｘｅイオンの場合で３３ｋｅＶ程度、Ｒｎイオンの場合で５６ｋｅＶ程度、Ｓｉイオンの場合で７ｋｅＶ程度、Ｇｅイオンの場合で１８ｋｅＶ程度としてイオン注入を行う。これにより注入飛程（Ｒｐ）を１２ｎｍ程度、注入分布（Ｒｐ＋３ΔＲｐ）を３０ｎｍ程度とすることができる。尚、前記注入飛程とは、注入の入射軸に沿った半導体基板表面からの射影飛程を表し、前記注入分布とは、入射軸に垂直な方向のガウス分布の射影飛程に投影飛程の統計的ゆらぎ射影分散の３倍を加算したものを表すものとする。
【００５０】
ステップ＃８で注入されるイオンの構成元素は、Ｐ型或いはＮ型の特性を示さない元素であるため、各拡散領域の導電型に対して影響を与えることがない。従って、特に第１ダイオード電極形成領域５ａ内にイオン注入が行われた場合であっても、当該領域内の導電型に対して影響を与えることがないため、その後の工程で当該領域に形成されるショットキー接合の電気的特性に対して影響を及ぼすことがない。これに対し、例えばＰ型の特性を示す元素のイオンを注入してアモルファス化を行うとすれば、Ｎ型の拡散領域が構成されている第１ウェル３及び第３ウェル５をマスクする必要があり、Ｎ型の特性を示す元素のイオンを注入してアモルファス化を行うとすれば、Ｐ型の拡散領域が構成されている第２ウェル４をマスクする必要がある。即ち、何れかの導電型の特性を示す元素のイオンを用いてアモルファス化を行う場合には、所定の領域をマスクするためのレジスト膜形成過程並びに当該レジスト膜剥離過程を必要とする上、Ｐ型の拡散領域とＮ型の拡散領域の双方の界面をアモルファス化するためには、注入イオンの構成元素を変更して２回に分けてイオン注入を行う必要がある。従って、ステップ＃８のように、何れの導電型の特性も示さない元素で構成されるイオンを注入することで、アモルファス化の工程を大幅に短縮することができる。
【００５１】
次に、図１０に示されるように、半導体基板２の全面にＴｉ或いはＣｏ等の高融点金属膜４０を堆積する（ステップ＃９）。
【００５２】
次に、アニール処理を施して、図１１に示されるように、高融点金属膜４０と活性領域或いはゲート電極との界面をシリサイド化する（ステップ＃１０）。これにより、高融点金属シリサイド膜５１〜５８が高融点金属膜４０と活性領域或いはゲート電極との界面に形成される。尚、アニール処理の条件としては、例えば高融点金属膜４０がＴｉである場合には、６５０℃〜７００℃の温度条件下で１分間程度、Ｃｏである場合には、４５０℃〜５３０℃の温度条件下で１分間程度の熱処理を行うものとして良い。
【００５３】
次に、図１２に示されるように、未反応の高融点金属膜４０をウェットエッチング処理により除去する（ステップ＃１１）。その後、再度アニール処理を行うことで高融点シリサイド膜５１〜５８の相転移処理を行う（ステップ＃１２）。当該処理により、高融点シリサイド膜５１〜５８が低抵抗の結晶相に相転移される。特にステップ＃８においてアモルファス化が施されているため、ステップ＃１２のアニール処理によって効率的に高融点シリサイド膜が相転移される。ステップ＃１２に係るアニール処理の条件としては、高融点金属膜４０がＴｉ、Ｃｏの何れの種類であっても、例えば６５０℃〜７００℃の温度条件下で３０秒程度の熱処理を行うものとして良い。
【００５４】
その後、図１に示されるように、層間絶縁膜６１を堆積後、所定のコンタクトプラグ形成領域にコンタクトプラグ６２等を形成し、配線層６３を形成する。これにより、第１ＭＯＳトランジスタＴ１、第２ＭＯＳトランジスタＴ２、及び第１ショットキーバリアダイオードＤ１が導通抵抗が低減化された状態で同一半導体基板２上に形成される。
【００５５】
上述した本発明方法によれば、ソース・ドレイン拡散領域、ダイオード電極用拡散領域、並びに高融点金属シリサイド膜の形成後に層間絶縁膜が形成される構成であり、イオン注入並びに金属膜堆積のためのコンタクトホールを形成する必要がない。従って、従来方法のように、素子特性を設計段階の範囲内に収めるためにエッチング誤差を考慮した十分な孔径のコンタクトホールを形成する必要がないため、素子と素子との間隔を狭めることができる。これにより、集積度を更に高めることができる。
【００５６】
尚、上述の実施形態では、第１ウェル３、第２ウェル４、及び第３ウェル５上の全拡散領域の露出面、及び第１ゲート電極８及び第２ゲート電極１１の露出面の全てがステップ＃７に係る工程でアモルファス化される（アモルファス層４１〜４８が形成される）ものとしたが、必ずしもこれら全ての露出面がアモルファス化される必要はない。同様に、ステップ＃１０に係る工程によって、これらの露出面と高融点金属膜４０との界面の全領域がシリサイド化される（高融点金属シリサイド膜５１〜５８が形成される）ものとしたが、必ずしもこれらの全ての界面がシリサイド化される必要はない。但し、導通抵抗を低減させる効果を高めるためには、全界面に高融点金属シリサイド膜が形成されるのが好ましい。
【００５７】
［別実施形態］  
以下に、別実施形態について説明を行う。
【００５８】
〈１〉  上述した実施形態において、ステップ＃４又はステップ＃７の少なくとも何れか一方の第１導電型（Ｐ型）不純物イオンの注入工程の際、第３ウェル内の第１ダイオード電極形成領域５ａの内の、素子分離絶縁膜６と接する端縁部分についても併せて第１導電型の不純物イオン注入を行うものとしても良い（図１５参照）。図１５は、ステップ＃７において前記端縁部分に対しても併せて第１導電型（Ｐ型）不純物イオンを注入する場合の、当該過程に係る本発明装置１の概略断面構造図である。図１５に示されるように、図８のレジスト膜３１に代えて、レジスト膜３１ａ、３１ｂ、３１ｃが形成された状態で第１導電型（Ｐ型）不純物イオンを打ち込むことで、第１ソース・ドレイン拡散領域３２及び３３と共に、第１ダイオード電極形成領域５ａの端縁部分に高濃度拡散領域７１を形成する。このように構成することで、高濃度拡散領域７１と第３ウェル５との間に、後の工程で形成されるショットキー接合の整流方向と同方向のＰＮ接合が形成されるため、整流作用を補完的に高めることができる。
【００５９】
〈２〉  上述した実施形態では、第１導電型をＰ型とし、第２導電型をＮ型として説明したが、第１導電型をＮ型とし、第２導電型をＰ型としても良い。この場合、本発明装置１は、第３ウェル５上に、第１ダイオード電極をカソード電極とし、第２ダイオード電極をアノード電極とするショットキーバリアダイオードＤ１を有する構成となる。
【図面の簡単な説明】
【００６０】
【図１】本発明装置の概略構成を示す構造図
【図２】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図３】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図４】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図５】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図６】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図７】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図８】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図９】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１０】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１１】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１２】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【図１３】本発明に係る半導体装置の製造工程を示すフローチャート
【図１４】本発明に係る半導体装置の製造工程を示すフローチャート
【図１５】本発明に係る半導体装置の製造工程の一過程における概略断面構造図
【符号の説明】
【００６１】
１：    本発明に係る半導体装置
２：    半導体基板
３：    第１ウェル
４：    第２ウェル
５：    第３ウェル
５ａ：    第１ダイオード電極形成領域
５ｂ：    第２ダイオード電極形成領域
６：    素子分離絶縁膜
７：    第１ゲート絶縁膜
８：    第１ゲート電極
９：    第２ゲート絶縁膜
１１：    第２ゲート電極
１２：    拡散領域
１３：    拡散領域
１４：    拡散領域
１５：    レジスト膜
１６：    レジスト膜
１７：    拡散領域
１８：    拡散領域
１９：    レジスト膜
２１：    サイドウォール絶縁膜
２２：    サイドウォール絶縁膜
２３：    第２ソース・ドレイン拡散領域
２４：    第２ソース・ドレイン拡散領域
２５：    ダイオード電極用拡散領域
２７：    レジスト膜
２８：    レジスト膜
３２：    第１ソース・ドレイン拡散領域
３３：    第１ソース・ドレイン拡散領域
４１：    アモルファス層
４２：    アモルファス層
４３：    アモルファス層
４４：    アモルファス層
４５：    アモルファス層
４６：    アモルファス層
４７：    アモルファス層
４８：    アモルファス層
５１：    高融点金属シリサイド膜
５２：    高融点金属シリサイド膜
５３：    高融点金属シリサイド膜
５４：    高融点金属シリサイド膜
５５：    高融点金属シリサイド膜
５６：    高融点金属シリサイド膜
５７：    高融点金属シリサイド膜
５８：    高融点金属シリサイド膜
６１：    層間絶縁膜
６２：    コンタクトプラグ
６３：    配線層
７１：    高濃度拡散領域
Ｄ１：    第１ショットキーバリアダイオード
ＤＺ１：    第１ソース・ドレイン拡散領域
ＤＺ２：    第２ソース・ドレイン拡散領域
ＳＪ：    ショットキー接合
Ｔ１：    第１ＭＯＳトランジスタ
Ｔ２：    第２ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008166560.tif 000009
【図８】
2008166560.tif 000010
【図９】
2008166560.tif 000011
【図１０】
2008166560.tif 000012
【図１１】
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【図１２】
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【図１３】
2008166560.tif 000015
【図１４】
2008166560.tif 000016
【図１５】
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