(57)【要約】【課題】少ない参照電圧数で、省面積、且つ、高精度な電圧出力を実現するデジタルアナログ変換回路、データドライバの提供。【解決手段】複数の参照電圧を生成して出力する参照電圧発生回路１３と、前記複数の参照電圧を入力し、入力デジタル信号に基づき、前記複数の参照電圧の中から重複も含めてｎ個（ｎは２以上の整数）の参照電圧Ｖ１〜Ｖｎを選択してｎ個の出力端Ｎ１１−１〜Ｎ１１−ｎから出力するデコーダ回路１２と、ｎ個の差動回路１１１−１〜１１１−ｎを備え、前記ｎ個の差動回路の非反転入力端（＋）に、前記ｎ個の出力端Ｎ１１−１〜Ｎ１１−ｎが接続され、前記ｎ個の参照電圧Ｖ１〜Ｖｎを演算合成してなる出力電圧を出力する増幅回路１１を備え、増幅回路１１の出力端子Ｎ１０に一端が接続され、他端が前記ｎ個の差動回路の共通接続された反転入力端（−）に接続された帰還抵抗Ｒｆと、帰還抵抗Ｒｆの他端と前記ｎ個の差動回路の共通接続された反転入力端との接続点と電圧源間に接続された抵抗Ｒ１を備えている。【選択図】図１
2008118375.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧を生成して出力する参照電圧発生回路と、
前記複数の参照電圧を入力し、入力デジタル信号に基づき、前記複数の参照電圧の中から重複も含めて第１乃至第ｎ（但し、ｎは２以上の整数）の参照電圧を選択して第１乃至第ｎの出力端から出力するデコーダ回路と、
前記第１乃至第ｎの参照電圧を受け、前記第１乃至第ｎの参照電圧を重み付け加算した電圧を出力する増幅回路と、
前記増幅回路の電圧増幅率を制御する増幅率制御部と、
を備えてなる、ことを特徴とするデジタルアナログ変換回路。
【請求項２】
複数の参照電圧を生成して出力する参照電圧発生回路と、
前記複数の参照電圧を入力し、入力デジタル信号に基づき、前記複数の参照電圧の中から重複も含めて第１乃至第ｎ（但し、ｎは２以上の整数）の参照電圧を選択して第１乃至第ｎの出力端から出力するデコーダ回路と、
前記デコーダ回路の第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの差動回路と、前記第１乃至第ｎの差動回路の出力電流を受け電流電圧変換及び増幅して出力端子から電圧を出力する増幅段と、を含む増幅回路と、
前記増幅回路の出力端子と、前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力との間に接続され、前記増幅回路の電圧増幅率を制御する増幅率制御部と、
を備えている、ことを特徴とするデジタルアナログ変換回路。
【請求項３】
前記増幅率制御部は、前記増幅回路の出力端子と、前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力との間に接続された第１の抵抗素子と、
前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力と電圧源との間に接続された第２の抵抗素子と、
を含む、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
【請求項４】
前記増幅回路は、前記第１乃至第ｎの参照電圧を重み付け加算した値と、前記増幅率制御部により制御される前記電圧増幅率とで規定される電圧を出力する、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
【請求項５】
前記参照電圧発生回路は、前記複数の参照電圧を出力する抵抗ストリングを備え、
前記デコーダ回路は、前記抵抗ストリングからの出力である前記複数の参照電圧を受け、前記複数の参照電圧の中から、前記入力デジタル信号の所定のビット位置の値に基づき、第１及び第２の参照電圧を選択するスイッチ群を備え、
選択された第１及び第２の参照電圧の一方が、前記デコーダ回路の少なくとも１つの出力端から固定的に出力され、
前記デコーダ回路のｎ個の出力端のうち、前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の参照電圧の一方を、前記入力デジタル信号の前記所定のビット位置とは別のビット位置の値に基づき、選択して出力する切替スイッチを備えている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
【請求項６】
前記参照電圧発生回路は、第１乃至第（ｍ＋１）（但し、ｍは２以上の整数）のタップから（ｍ＋１）個の参照電圧を出力する抵抗ストリングを備え、
前記デコーダ回路は、前記抵抗ストリングの第１のタップから第ｍのタップに第１端子がそれぞれ接続され、前記入力デジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の参照電圧（Ｖａ）を選択出力する、ｍ個のスイッチからなる第１のスイッチ群と、
前記抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記入力デジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の参照電圧（Ｖｂ）を選択出力する、ｍ個のスイッチからなる第２のスイッチ群と、
前記入力デジタル信号の前記所定のビット位置とは別のビット位置の値に基づき、前記第１のスイッチ群の共通接続された第２端子の接続ノードの前記第１の参照電圧（Ｖａ）と、前記第２のスイッチ群の共通接続された第２端子の接続ノードの前記第２の参照電圧（Ｖｂ）の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の切替スイッチと、
を備え、
前記第１のスイッチ群の共通接続された第２端子の接続ノードは、前記デコーダ回路の第１の出力端をなし、
（ｎ−１）個の前記切替スイッチの出力は、それぞれ、前記デコーダ回路の第２乃至第ｎの出力端をなし、
前記デコーダ回路の前記第１乃至第ｎの出力端に、第１乃至第ｎの前記差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続されている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
【請求項７】
前記増幅回路において、
前記第１乃至第ｎの差動回路が、各々対応する電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、共通の負荷回路に接続されてなる、第１乃至第ｎの差動対を備え、
前記増幅段が、前記第１乃至第ｎの差動対の出力対の第１出力と前記負荷回路との接続ノード及び前記第１乃至第ｎの差動対の出力対の第２出力と前記負荷回路との接続ノードのうち少なくとも一つに入力端が接続され、出力端が、前記増幅回路の出力端子に接続された増幅部を備えている、ことを特徴とする請求項２記載のデジタルアナログ変換回路。
【請求項８】
請求項１乃至７のいずれか一に記載のデジタルアナログ変換回路を備え、前記入力デジタル信号に対応する電圧でデータ線を駆動するデータドライバ。
【請求項９】
複数の正極参照電圧を発生する正極参照電圧発生回路と、
前記複数の正極参照電圧を受け、入力された第１のデジタル信号に基づき、前記複数の正極参照電圧の中から重複も含めて選択した第１乃至第ｎ（但し、ｎは２以上の整数）の正極参照電圧を、第１乃至第ｎの出力端から出力する正極デコーダと、
前記第１乃至第ｎの正極参照電圧を受け、正極出力端子から正極階調電圧を出力する正極アンプと、
複数の負極参照電圧を発生する負極参照電圧発生回路と、
前記複数の負極参照電圧を受け、入力された第２のデジタル信号に基づき、前記複数の負極参照電圧の中から重複も含めて選択した第１乃至第ｎ（但し、ｎは２以上の整数）の負極参照電圧を、第１乃至第ｎの出力端から出力する負極デコーダと、
前記第１乃至第ｎの負極参照電圧を受け、負極出力端子から負極階調電圧を出力する負極アンプと、
制御信号に基づき、前記正極出力端子と前記負極出力端子を、第１のデータ線と第２のデータ線とに、そのまま直結するか、交差接続するかを切替制御する出力スイッチ回路と、
を備え、
前記正極アンプは、
前記正極デコーダの前記第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの正極差動回路と、前記第１乃至第ｎの正極差動回路の出力電流を受け電流電圧変換及び増幅して前記正極出力端子より前記正極階調電圧を出力する第１の増幅段と、を含む正極増幅回路と、
前記正極出力端子と前記第１乃至第ｎの正極差動回路の入力対の共通接続された第２入力との間に接続され、前記正極増幅回路の電圧増幅率を制御する正極増幅率制御部と、
を備え、
前記負極アンプは、
前記負極デコーダの前記第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの負極差動回路と、前記第１乃至第ｎの負極差動回路の出力電流を受け電流電圧変換及び増幅して前記負極出力端子より前記負極階調電圧を出力する第２の増幅段と、を含む負極増幅回路と、
前記負極出力端子と前記第１乃至第ｎの負極差動回路の入力対の共通接続された第２入力との間に接続され、前記負極増幅回路の電圧増幅率を制御する負極増幅率制御部と、
を備え、
前記正極差動回路の導電型は前記負極差動回路の導電型と逆導電型とされる、ことを特徴とするデータドライバ。
【請求項１０】
前記正極増幅率制御部は、
前記正極出力端子と、前記第１乃至第ｎの正極差動回路の入力対の共通接続された第２入力との間に接続された第１の抵抗素子と、
前記第１乃至第ｎの正極差動回路の入力対の共通接続された第２入力と第１の電圧源との間に接続された第２の抵抗素子と、
を含み、
前記負極増幅率制御部は、
前記負極出力端子と、前記第１乃至第ｎの負極差動回路の入力対の共通接続された第２入力との間に接続された第３の抵抗素子と、
前記第１乃至第ｎの負極差動回路の入力対の共通接続された第２入力と第２の電圧源との間に接続された第４の抵抗素子と、
を含む、ことを特徴とする請求項９記載のデータドライバ。
【請求項１１】
前記正極アンプは、前記第１乃至第ｎの正極参照電圧を重み付け加算した値と、前記正極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力し、
前記負極アンプは、前記第１乃至第ｎの負極参照電圧を重み付け加算した値と、前記負極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力する、ことを特徴とする請求項９記載のデータドライバ。
【請求項１２】
前記正極参照電圧発生回路は、前記複数の正極参照電圧を出力する正極抵抗ストリングを備え、
前記負極参照電圧発生回路は、前記複数の負極参照電圧を出力する負極抵抗ストリングを備え、
前記正極デコーダは、
前記正極抵抗ストリングからの出力である前記複数の正極参照電圧を受け、前記複数の正極参照電圧の中から、前記第１のデジタル信号の所定のビット位置の値に基づき、第１及び第２の正極参照電圧を選択する第１のスイッチ群を備え、
選択された前記第１の正極参照電圧は、前記正極デコーダの少なくとも１つの出力端から固定的に出力され、
前記正極デコーダ回路のｎ個の出力端のうち、前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の正極参照電圧の一方を、前記第１のデジタル信号の別の所定のビット位置の値に基づき、選択して出力する第１の切替スイッチを備え、
前記負極デコーダは、
前記負極抵抗ストリングからの出力である前記複数の負極参照電圧を受け、前記複数の負極参照電圧の中から、前記第２のデジタル信号の所定のビット位置の値に基づき、第１及び第２の負極参照電圧を選択する第２のスイッチ群を備え、
選択された前記第１の負極参照電圧は、前記負極デコーダの少なくとも１つの出力端から固定的に出力され、
前記負極デコーダのｎ個の出力端のうち、前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の負極参照電圧の一方を、前記第２のデジタル信号の別の所定のビット位置の値に基づき、選択して出力する第２の切替スイッチを備えている、ことを特徴とする請求項９記載のデータドライバ。
【請求項１３】
前記正極参照電圧発生回路は、第１乃至第（ｍ＋１）（但し、ｍは２以上の整数）のタップから（ｍ＋１）個の正極参照電圧を出力する正極抵抗ストリングを備え、
前記負極参照電圧発生回路は、第１乃至第（ｍ＋１）（ただし、ｍは２以上の整数）のタップから（ｍ＋１）個の負極参照電圧を出力する負極抵抗ストリングを備え、
前記正極デコーダは、
前記正極抵抗ストリングの第１のタップから第ｍ（ｍは２以上の整数）のタップに第１端子がそれぞれ接続され、前記第１のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の正極参照電圧（Ｖａ（＋））を出力する、ｍ個のスイッチからなる第１の正極スイッチ群と、
前記正極抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記第１のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の正極参照電圧（Ｖｂ（＋））を出力する、ｍ個のスイッチからなる第２の正極スイッチ群と、
前記第１のデジタル信号の別の所定のビット位置の値に基づき、前記第１の正極スイッチ群の共通接続された第２端子の接続ノードの前記第１の参照電圧（Ｖａ（＋））と、前記第２の正極スイッチ群の共通接続された第２端子の接続ノードの前記第２の参照電圧（Ｖｂ（＋））の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の正極切替スイッチと、
を備え、
前記第１の正極スイッチ群の共通接続された第２端子の接続ノードは、前記正極デコーダの第１の出力端をなし、
（ｎ−１）個の前記正極切替スイッチの出力は、それぞれ、前記正極デコーダの第２乃至第ｎの出力端をなし、
前記正極デコーダの前記第１乃至第ｎの出力端に、第１乃至第ｎの前記正極差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続され、
前記負極デコーダは、
前記負極抵抗ストリングの第１のタップから第ｍ（ｍは２以上の整数）のタップに第１端子がそれぞれ接続され、前記第２のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の負極参照電圧（Ｖａ（−））を出力する、ｍ個のスイッチからなる第１の負極スイッチ群と、
前記負極抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記第２のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の負極参照電圧（Ｖｂ（−））を出力する、ｍ個のスイッチからなる第２の負極スイッチ群と、
前記第２のデジタル信号の別の所定のビット位置の値に基づき、前記第１の負極スイッチ群の共通接続された第２端子の接続ノードの前記第１の参照電圧（Ｖａ（−））と、前記第２の負極スイッチ群の共通接続された第２端子の接続ノードの前記第２の参照電圧（Ｖｂ（−））の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の負極切替スイッチと、
を備え、
前記第１の負極スイッチ群の共通接続された第２端子の接続ノードは、前記負極デコーダの第１の出力端をなし、
（ｎ−１）個の前記負極切替スイッチの出力は、それぞれ、前記負極デコーダの第２乃至第ｎの出力端をなし、
前記負極デコーダの前記第１乃至第ｎの出力端に、第１乃至第ｎの前記負極差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続されている、ことを特徴とする請求項９記載のデータドライバ。
【請求項１４】
前記正極アンプにおいて、
前記第１乃至第ｎの正極差動回路が、各々対応する複数の電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、第１の負荷回路に共通に接続されてなる、第１乃至第ｎの正極差動対を備え、
前記正極増幅回路の前記第１の増幅段が、前記第１乃至第ｎの正極差動対の出力対の第１出力と前記第１の負荷回路との接続ノード及び前記第１乃至第ｎの正極差動対の出力対の第２出力と前記第１の負荷回路との接続ノードの少なくとも一つに入力端が接続され、出力端が、前記正極出力端子に接続された増幅部を備え、
前記負極アンプにおいて、
前記第１乃至第ｎの負極差動回路が、各々対応する複数の電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、第２の負荷回路に共通に接続されてなる、第１乃至第ｎの負極差動対を備え、
前記負極増幅回路の前記第２の増幅段が、前記第１乃至第ｎの負極差動対の出力対の第１出力と前記第２の負荷回路との接続ノード及び前記第１乃至第ｎの負極差動対の出力対の第２出力と前記第２の負荷回路との接続ノードの少なくとも一つに入力端が接続され、出力端が、前記負極出力端子に接続された増幅部を備えている、ことを特徴とする請求項９記載のデータドライバ。
【請求項１５】
前記正極アンプと前記負極アンプには、駆動電圧源として、高位側電圧源ＶＤＤと低位側電圧源ＶＳＳがそれぞれ供給され、表示パネルの対向基板電極電圧ＶＣＯＭは、高位側電圧源ＶＤＤと低位側電圧源ＶＳＳの中間付近にある、ことを特徴とする請求項９記載のデータドライバ。
【請求項１６】
基準電圧源ＶＳＳを表示パネルの対向基板電極電圧ＶＣＯＭ付近の電圧とし、
前記正極アンプには、駆動電圧源として、基準電圧源ＶＳＳと、前記基準電圧源ＶＳＳより高電位の高位側電圧源ＶＤＤ２とが供給され、
前記負極アンプには、駆動電圧源として、基準電圧源ＶＳＳと、前記基準電圧源ＶＳＳより低電位の低位側電圧源ＶＤＤ１が供給される、ことを特徴とする請求項９記載のデータドライバ。
【請求項１７】
請求項９乃至１６のいずれか一に記載のデータドライバを備えた表示装置。
【請求項１８】
複数の電流源でそれぞれ駆動され、複数の入力端子の信号電圧を入力として、出力対の第１出力同士と第２出力同士がそれぞれ共通に接続された複数の差動対と、
前記複数の差動対の出力対の共通接続された前記第１出力の電流和、前記第２の出力の電流和、及び、前記第１の出力と第２の出力の電流和の差分のうちのいずれか一つの電流値を電圧に変換して出力端子から出力する増幅段と、
増幅率を制御する増幅率制御部と、
を備えている、ことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアナログ変換回路とデータドライバ及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニターに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
【０００３】
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
【０００４】
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。
【０００５】
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
【０００６】
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電圧源等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。
【０００７】
１画面分のデータの書き換えは、１フレーム期間（通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。
【０００８】
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。
【０００９】
また、近時、液晶表示装置において、大型化とともに多色化（多階調化）が進み、液晶テレビでは１６８０万色（ＲＧＢ各８ビット映像データ）から１０億色（ＲＧＢ各１０ビット映像データ）程度が必要とされている。また、このような多階調化を実現するデータドライバの中には、液晶表示装置の表示可能なビット数（階調数は２のビット数乗）よりも更に２〜３ビット多い線形な電圧出力のＤＡＣ（以後、リニアＤＡＣと記す）を備えたものも出回りつつある。通常のデータドライバのＤＡＣは、液晶のガンマ特性により非線形な階調・電圧特性を有するが、リニアＤＡＣは階調数が４〜８倍の線形な階調・電圧特性を有する。多数のリニア出力レベルの中からガンマ特性に合う階調電圧を割り当てることで表示を実現することができる。このためリニアＤＡＣ搭載のデータドライバは、液晶のガンマ特性に応じて、画像ソースのビットデータ（例えば１０ビットデータ）をリニアＤＡＣのビットデータ（例えば１２ビットデータ）に変換するデータ変換回路を備えており、異なる液晶のガンマ特性に対しても、変換テーブルの変更だけで対応可能であるため、汎用ドライバとして用いることができる。
【００１０】
しかしながら、ビット数の増加によりＤＡＣの回路規模が増加し、それによりデータドライバＬＳＩのチップ面積が増加し、コスト高を招くという問題がある。従来のＤＡＣは、表示階調数と同数の参照電圧から映像データに対応した１つの電圧をデコーダで選択し、ボルテージフォロワ回路で増幅する構成（不図示）が一般的で、例えば映像データが８ビットから１０ビットに増加した場合、参照電圧数が４倍となり、回路規模は４倍以上となる。リニアＤＡＣとすれば、回路規模が更にその４〜８倍に増加する。
【００１１】
多ビット化に対してＤＡＣ面積の増加を抑えるための構成が、既に幾つか提案されている。後記特許文献１及び特許文献２では、２つの参照電圧を所定の比率に内挿（内分）出力する演算増幅器を用いて、ＤＡＣに入力する参照電圧数を表示階調数の１／２や１／４に削減し、ＤＡＣ面積を削減する表示装置用のＤＡＣ構成が提案されている。また、特許文献１及び特許文献２の元となる、ＤＡＣ面積を大幅に削減する構成が、インターポレーションＤＡＣとして後記特許文献３に提案され、その出力電圧精度の向上を図ったＤＡＣ構成が後記特許文献４に提案されている。なお特許文献１〜４のＤＡＣ省面積化の基本原理は同一である。以下では、代表して後記特許文献４について述べる。
【００１２】
図１２は、後記特許文献４に提案されているＤＡＣの構成を示す図である。図１２を参照すると、このＤＡＣは、第１乃至第（ｍ＋１）のタップから、互いに電位の異なる第１乃至第（ｍ＋１）の参照電圧ＶＲ０〜ＶＲｍを出力する抵抗ストリング９３と、（ｍ＋１）個の参照電圧ＶＲ０〜ＶＲｍを入力し、入力データ信号に応じて、隣り合う２つの参照電圧を選択して、第１〜第４のデコーダ出力端子のそれぞれに、前記選択した２つの参照電圧の一方を出力するデコーダ９２を備える。デコーダ９２は、第１、第２、第３のスイッチ群で構成され、第１のスイッチ群は、ｍ個の参照電圧ＶＲ０〜ＶＲ（ｍ−１）のタップに第１端子が接続され、第２端子が共通接続された、ｍ個のスイッチＳ１ａ〜Ｓｍａよりなり、ｍ個の参照電圧ＶＲ０〜ＶＲ（ｍ−１）から１つの参照電圧Ｖａを選択して、ｍ個のスイッチＳ１ａ〜Ｓｍａの第２端子に出力する。なお、ｍ個のスイッチＳ１ａ〜Ｓｍａの第２端子は、第１のデコーダ出力端子をなす。また、第２のスイッチ群は、ｍ個の参照電圧ＶＲ１〜ＶＲｍのタップに第１端子が接続され、第２端子が共通接続されたｍ個のスイッチＳ１ｂ〜Ｓｍｂよりなり、参照電圧Ｖａと隣り合う上位レベルの参照電圧Ｖｂを選択する。また、第３のスイッチ群は、第１のスイッチ群の第２端子及び第２のスイッチ群の第２端子の一方と、第２〜第４のデコーダ出力端子との接続を制御する切替スイッチＳＷ１、ＳＷ２、ＳＷ３よりなり、参照電圧Ｖａ、Ｖｂの一方を選択して第２〜第４のデコーダ出力端子に出力する。また図１２のＤＡＣは、第１〜第４のデコーダ出力端子を入力とする増幅回路９１を備える。
【００１３】
増幅回路９１は、それぞれ個別の電流源で駆動される４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）を備える。４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）の出力対はカレントミラー回路（ＱＬ１、ＱＬ２）の入出力対に共通接続され、さらに４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）の出力信号は、差動増幅器９０１に差動入力されて、出力端子に出力電圧Ｖｏｕｔを出力する。
【００１４】
４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）のそれぞれの入力対の一方（第２入力）は、出力端子に共通接続されたフィードバック構成とされている。
【００１５】
また４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）の入力対の他方（第１入力）に関して、差動対（Ｑ０Ａ、Ｑ０Ｂ）の第１入力（Ｑ０Ａのゲート）は、参照電圧Ｖａが出力される第１のデコーダ出力端子に接続され、残り３つの差動対（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）の第１入力（Ｑ１Ａ、Ｑ２Ａ、Ｑ３Ａのゲート）は、参照電圧Ｖａ、Ｖｂの一方が出力される第２〜第４のデコーダ出力端子ににそれぞれ接続されている。
【００１６】
図１２のＤＡＣは、概略以下のように動作する。
【００１７】
まず、入力データの上位ビット信号に基づくＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）サブワードデコーダ９４の出力により、第１及び第２スイッチ群（Ｓ１ａ、・・・Ｓｍａ）、（Ｓ１ｂ、・・・Ｓｍｂ）のｋ番目のスイッチ（Ｓｋａ及びＳｋｂ）をオンとして、隣り合うタップの参照電圧をＶａ、Ｖｂとして選択し、入力データの下位ビット信号に基づくＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）サブワードデコーダ９５の出力により、更に、第３スイッチ群（ＳＷ１、ＳＷ２、ＳＷ３）のスイッチの切り替えを制御する。
【００１８】
第３スイッチ群（ＳＷ１、ＳＷ２、ＳＷ３）の選択条件により、参照電圧Ｖａ、Ｖｂを、
１対０（ＳＷ１、ＳＷ２、ＳＷ３が全てＶａ選択）、
１対３（ＳＷ１、ＳＷ２、ＳＷ３が全てＶｂ選択）、
１対１（ＳＷ１、ＳＷ２、ＳＷ３の２つがＶｂ選択、他の１つはＶａ選択）、
３対１（ＳＷ１、ＳＷ２、ＳＷ３の１つがＶｂ選択、他の２つはＶａ選択）、
の異なる比率で内分された４個のレベル電圧のいずれか１つが出力端子に出力される。
【００１９】
これは、増幅回路９１の出力電圧が、トランジスタＱ０Ａ、Ｑ１Ａ、Ｑ２Ａ、Ｑ３Ａのゲートに入力される電圧Ｖ０Ａ、Ｖ１Ａ、Ｖ２Ａ、Ｖ３Ａの平均値となる特性：
Ｖｏｕｔ＝（Ｖ０Ａ＋Ｖ１Ａ＋Ｖ２Ａ＋Ｖ３Ａ）／４
を持つことが、後記特許文献５より知られており、これより明らかである。
【００２０】
なお、４個のレベル電圧が高い電圧精度でリニア出力されるためには、上記４つの差動対（Ｑ０Ａ、Ｑ０Ｂ）（Ｑ１Ａ、Ｑ１Ｂ）、（Ｑ２Ａ、Ｑ２Ｂ）、（Ｑ３Ａ、Ｑ３Ｂ）が同一サイズのトランジスタから構成され、各差動対を駆動する電流源の電流も、一定に制御されることが必要である。
【００２１】
以上のような構成及びスイッチ制御により、図１２のＤＡＣは、ＭＳＢ及びＬＳＢサブワードにより、合計で、４ｍ個のレベル電圧を出力端子に出力することができる。増幅回路９１の差動対をｎ個とすれば、ｎ×ｍ個のレベル電圧を出力端子に出力することができる。
【００２２】
このＤＡＣの原理を用いれば、液晶表示装置の映像データのビット数が大幅に増加しても、ＤＡＣの回路規模すなわち面積を大幅に削減することが可能となる。
【００２３】
また、ＤＡＣ面積を削減する別の構成が後記特許文献６に提案されている。特許文献６では、増幅率が１より大なる増幅回路を用いることで、デコーダを低電圧回路で構成し、それによって、ＤＡＣ面積を削減する構成である。図１３、図１４は、後記特許文献６に提案されている増幅回路の構成と、増幅回路の入出力特性を示す図である。
【００２４】
図１３（Ａ）には、一般に知られた正転増幅回路の構成が示されており、増幅器９１０の非反転入力端（＋）に電圧Ｖｉｎが入力され、反転入力端（−）には、出力端子Ｖｏｕｔと基準電圧源ＧＮＤ間に直列形態で接続された抵抗ＲｆＡ及びＲ１Ａの接続点に接続される。出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ×（１＋ＲｆＡ／Ｒ１Ａ）
となり、増幅器９１０は、抵抗ＲｆＡ及びＲ１Ａの抵抗比に応じて電圧増幅率が１より大なる電圧出力が可能である。
【００２５】
図１３（Ｂ）は、図１３（Ａ）の正転増幅回路を用いたときの、ドット反転駆動における入出力特性を示す図である。現在、大型液晶表示装置では、ほぼ全てに、高画質駆動のドット反転駆動が採用されている。ドット反転駆動では、液晶パネルの対向基板電極の電圧ＶＣＯＭは一定電圧とされており、データドライバは、電圧ＶＣＯＭに対して正負両極性の階調電圧を出力する必要がある。したがって、ドット反転駆動のデータドライバの出力回路は、液晶印加電圧（階調電圧と電圧ＶＣＯＭとの電位差）の最大値の約２倍の電位差の２つの電圧源が少なくとも供給されている。図１３（Ｂ）において、増幅器９１０より出力すべき電圧・階調特性が負極、正極それぞれＬ９３及びＬ９４であるとした場合、正極、負極ごとに抵抗ＲｆＡ及びＲ１Ａの抵抗比から電圧増幅率をそれぞれ設定することで、入力電圧Ｖｉｎを低電圧化することができる。すなわち、増幅器９１０に入力する電圧・階調特性を、Ｌ９１及びＬ９２として、増幅器９１０への入力信号を選択するデコーダを低電圧回路で構成することができる。これにより、デコーダを構成する素子数は変わらなくても、素子サイズを小さくすることで面積を削減できる。
【００２６】
また、図１４（Ａ）には、図１３（Ａ）とは別の構成で、スイッチ制御により反転増幅器と、ボルテージフォロワに切り替えが可能な増幅回路の構成が示されている。
【００２７】
図１４（Ａ）の切替スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４が全て、切替端子１に接続されるとき、増幅器９２０の非反転入力端（＋）に電圧ＶＥが入力され、反転入力端（−）は、出力端子Ｖｏｕｔと電圧Ｖｉｎが供給される入力端子との間に直列形態で接続された抵抗ＲｆＢ及びＲ１Ｂの接続点に接続される。
【００２８】
このときの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝ＶＥ−（ＲｆＢ／Ｒ１Ｂ）×（Ｖｉｎ−ＶＥ）
＝ＶＥ＋（ＲｆＢ／Ｒ１Ｂ）×（ＶＥ−Ｖｉｎ）
となり、増幅器９２０は、抵抗ＲｆＢ及びＲ１Ｂの抵抗比に応じて電圧増幅率が１より大なる電圧出力が可能である。
【００２９】
一方、切替スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４が全て切替端子２に接続されるとき、増幅器９２０の非反転入力端（＋）に電圧Ｖｉｎが入力され、反転入力端（−）には、出力端子Ｖｏｕｔが接続される。このときの出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ
となる。
【００３０】
図１４（Ｂ）は、図１４（Ａ）の増幅回路を用いたときの、ドット反転駆動における入出力特性を示す図である。図１４（Ｂ）において、増幅器９２０より出力すべき電圧・階調特性が負極、正極それぞれＬ９５及びＬ９６であるとした場合、抵抗ＲｆＢ及びＲ１Ｂの抵抗比から、正極時の電圧増幅率を設定することで、入力電圧Ｖｉｎを低電圧化することができる。すなわち、増幅器９２０に入力する電圧・階調特性をＬ９４として、増幅器９２０への入力信号を選択するデコーダを低電圧回路で構成することができる。これにより、デコーダを構成する素子数が変わらなくても、素子サイズを小さくすることで面積を削減できる。なお、Ｌ９５及びＬ９６のガンマ特性が負極、正極で異なる場合には、増幅器９２０に入力する電圧・階調特性も極性ごとに異なる。
【００３１】
【特許文献１】特開２０００−１８３７４７号公報（第１図、第２図）
【特許文献２】特開２００２−４３９４４号公報（第１図、第２図）
【特許文献３】米国特許第５３９６２４５号明細書（第５図）
【特許文献４】米国特許第６２４６３５１号明細書（第２図）
【特許文献５】米国特許第４９７８９５９号明細書（第７段落）
【特許文献６】特開平１１−１８４４４４号公報（第１図、第４図）
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上記したように、図１２のＤＡＣは、増幅回路９１を構成する差動対の個数を増やせば、参照電圧数の増加を抑えることができ、結果として、ＤＡＣ面積の増加を抑制することができる。例えばリニア１２ビットＤＡＣを構成する場合、従来の８ビットＤＡＣと同等の参照電圧数として、デコーダの面積増加を抑えるには、増幅回路９１の差動対の数を１６個にすればよい。差動対の数を増やすほど、参照電圧数が減り、その結果、参照電圧を選択するデコーダ面積を大幅に削減することができる。
【００３３】
本発明者は、（Ｑ０Ａ、Ｑ０Ｂ）、（Ｑ１Ａ、Ｑ１Ｂ）、・・・、（Ｑ１５Ａ、Ｑ１５Ｂ）（不図示）の１６対の差動対を備えた増幅回路９１の入出力特性をシミュレーションで解析し、その結果を図１５に示す。
【００３４】
図１５（Ａ）は、階調レベル（横軸）とリニアＤＡＣ出力電圧（縦軸）の関係を示す図であり、隣接参照電圧Ｖａ、Ｖｂ(第１のスイッチ群の出力電圧と第２のスイッチ群の出力電圧)との間に、１６個の階調レベルが存在する。
【００３５】
図１５（Ｂ）は、増幅回路９１より出力される参照電圧Ｖａ、Ｖｂ間の１６個の階調レベルの出力誤差特性を示す図である。横軸は電圧、縦軸は、出力誤差Ｖｏｆｃである。増幅回路９１の出力電圧Ｖｏｕｔから、次式で表される出力期待値Ｖｅｘｐを引き算した値である。
Ｖｏｆｃ＝Ｖｏｕｔ−Ｖｅｘｐ
Ｖｅｘｐ＝Ｖａ＋Ｌ×（Ｖｂ−Ｖａ）／１６
ただし、ＬはＶａとＶｂを内挿する１６個の階調に対応し、Ｌ＝０、１、２、…、１５の値をとる。なお、この出力誤差Ｖｏｆｃは、増幅回路９１の演算による出力誤差で、プロセス等に起因する素子特性のばらつきによって生じる誤差は含んでいない。
【００３６】
図１５（Ｂ）より、２つの参照電圧Ｖａ、Ｖｂの内挿出力電圧の出力誤差Ｖｏｆｃは、電圧Ｖａ、Ｖｂ間の１／４及び３／４付近で、絶対値が極大（＝ΔＶｏｆｃ）となる特性を有する。この結果は、特許文献４の第４図の結果と特徴が一致している。
【００３７】
本発明者の解析より、図１５（Ｂ）における出力誤差の極大値ΔＶｏｆｃが、参照電圧Ｖａ、Ｖｂの電圧差（Ｖｂ−Ｖａ）に依存することが新たに確認された。
【００３８】
その結果を、図１５（Ｃ）に示す。図１５（Ｃ）の横軸は参照電圧Ｖａ、Ｖｂの電圧差（Ｖｂ−Ｖａ）であり、０〜１００ｍＶまで振ってある。縦軸は、出力誤差の極大値ΔＶｏｆｃである。
【００３９】
図１５（Ｃ）に示すように、電圧差（Ｖｂ−Ｖａ）の増加に対して、出力誤差の極大値ΔＶｏｆｃは、２次関数的に、増加している。数値は、回路設計条件により多少変わるが、電圧差（Ｖｂ−Ｖａ）が１００ｍＶで、出力誤差の極大値ΔＶｏｆｃは、数ｍＶ程度となる。
【００４０】
図１５（Ｂ）及び（Ｃ）の出力誤差の特性は、各差動対を構成するトランジスタの２次関数で記述される特性曲線に起因する、ものと推察される。
【００４１】
ところで、液晶テレビなどの大画面液晶表示装置では、高画質、多色化の需要に伴い、そのデータドライバは、供給される電圧源間の電圧差は最大１８Ｖ、液晶印加電圧の最大値は約８．６Ｖが要求されている。
【００４２】
例えば１０ビット１０２４階調表示をする場合、通常のＤＡＣの１ＬＳＢの平均は、約８．４ｍＶであるが、ガンマ特性があるため、１ＬＳＢの最小値としては、例えば３〜４ｍＶが求められる。また、１２ビットのリニアＤＡＣでは、１ＬＳＢは約２．１ｍＶとなる。
【００４３】
図１５（Ａ）乃至図１５（Ｃ）を参照して説明した例では、隣接参照電圧Ｖａ、Ｖｂの間に１６個の階調レベルが存在するため、１２ビットのリニアＤＡＣにおける隣接参照電の電圧差は約３４ｍＶである。このときの演算による出力誤差は、１ｍＶ以下で十分小さいと思われるが、実際には、これにプロセス起因の素子ばらつき等が加わるため、合計の出力誤差は１ＬＳＢ（約２．２ｍＶ）を超えて、出力誤差の増大や階調反転が生じやすくなるという課題（第１の課題）がある。
【００４４】
また、隣接参照電圧Ｖａ、Ｖｂの間に３２個の階調レベルが存在する構成とした場合には、１２ビットのリニアＤＡＣにおける隣接参照電の電圧差は、約６７ｍＶとなり、演算による出力誤差は最低でも約２ｍＶと無視できないレベルとなる。
【００４５】
また、図１５（Ａ）乃至図１５（Ｃ）に示した結果は、図１２の増幅回路９１の差動対が１６個の場合であるが、このように差動対を大幅に増やさなくても、参照電圧数を大幅に削減することも可能である。
【００４６】
図１２の増幅回路９１は、差動対の非反転入力端に入力される電圧の平均値を出力することができるので、隣接しない参照電圧も用いて、増幅回路９１で演算出力することにより、差動対の数を大幅に増やさずとも、参照電圧数を大幅に削減することが可能である。しかしながら、隣接しない参照電圧を用いる場合、増幅回路９１に入力される参照電圧の電圧差は（Ｖｂ−Ｖａ）の整数倍となり、演算による出力誤差が更に増大して、階調反転等の問題（第１の課題）が生じる。したがって、演算による出力誤差Ｖｏｆｃを十分小さく抑えることが重要である。
【００４７】
一方、図１３及び図１４の構成の場合、素子数は変わらなくても、素子サイズを小さくすることで、ＤＡＣ面積を削減することができる。しかしながら、例えばリニア１２ビットＤＡＣを構成する場合、従来の８ビットＤＡＣに比べて、参照電圧数は、１６倍に増加する。低電圧回路として素子サイズが大幅に小さくできたとしても、参照電圧線の数（配線）が大幅に増加する。ところが、配線と配線間隔の設計基準値は、通常、素子耐圧が変わってもあまり変わらないため、配線数が著しく多くなると、配線数がＤＡＣ面積を決定することになる。すなわち、配線数の大幅な増加という問題（第２の課題）がある。
【００４８】
また、図１３及び図１４では、それぞれ電圧増幅率を決める抵抗Ｒ１Ａ、ＲｆＡ及び抵抗Ｒ１Ｂ、ＲｆＢを介して、正極及び負極のそれぞれにおいて出力端子ＶｏｕｔからＧＮＤへ電流が流れる。特に、正極では、ＶｏｕｔとＧＮＤの電位差が液晶印加電圧の最大値より大きく、消費電力が大きい、いう問題（第３の課題）がある。
【００４９】
また、図１４（Ａ）では、抵抗Ｒ１Ｂ、ＲｆＢと直列にスイッチＳＷ１、ＳＷ４が接続される構成とされており、このため、スイッチのオン抵抗によって電圧増幅率が変化しやすく、出力電圧精度が低下する、という問題（第４の課題）がある。
【００５０】
さらに、図１４（Ａ）の切替スイッチＳＷ１〜ＳＷ４が切替端子１に接続される構成では、入力信号Ｖｉｎを供給する外部回路の電流駆動能力が必要とされ、外部回路を単純な回路で構成できないという課題（第５の課題）がある。
【課題を解決するための手段】
【００５１】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００５２】
本発明の１つのアスペクト（側面）に係るデジタルアナログ変換回路は、複数の参照電圧を生成して出力する参照電圧発生回路と、前記複数の参照電圧を入力し、入力デジタル信号に基づき、前記複数の参照電圧の中から重複も含めて第１乃至第ｎ（ｎは２以上の整数）の参照電圧を選択して第１乃至第ｎの出力端から出力するデコーダ回路と、前記第１乃至第ｎの参照電圧を受け、前記第１乃至第ｎの参照電圧を重み付け加算した電圧を出力する増幅回路と、前記増幅回路の電圧増幅率を制御する増幅率制御部と、を備えている。
【００５３】
より詳しくは、本発明に係るデジタルアナログ変換回路は、複数の参照電圧を生成して出力する参照電圧発生回路と、
前記複数の参照電圧を入力し、入力デジタル信号に基づき、前記複数の参照電圧の中から重複も含めて第１乃至第ｎ（ｎは２以上の整数）の参照電圧を選択して第１乃至第ｎの出力端から出力するデコーダ回路と、
前記デコーダ回路の第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの差動回路と、前記第１乃至第ｎの差動回路の出力電流を受け電流電圧変換及び増幅して出力端子から電圧を出力する増幅段と、を含む増幅回路と、
前記増幅回路の出力端子と、前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力との間に接続され、前記増幅回路の電圧増幅率を制御する増幅率制御部と、を備えている。
【００５４】
本発明において、前記増幅率制御部は、前記増幅回路の出力端子と、前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力との間に接続された第１の抵抗素子と、前記第１乃至第ｎの差動回路の入力対の共通接続された第２入力と電源との間に接続された第２の抵抗素子と、を含んで構成することができる。
【００５５】
本発明に係るデジタルアナログ変換回路において、前記増幅回路は、前記第１乃至第ｎの参照電圧を平均化（重み付け加算）した値と、前記増幅率制御部の増幅率とで規定される電圧を出力する。
【００５６】
本発明に係るデジタルアナログ変換回路において、前記参照電圧発生回路は、前記複数の参照電圧を出力する抵抗ストリングを備え、前記デコーダ回路は、前記抵抗ストリングからの出力である前記複数の参照電圧を受け、前記複数の参照電圧の中から、前記入力デジタル信号の所定のビット位置の値に基づき、第１及び第２の参照電圧を選択するスイッチ群を備え、選択された第１及び第２の参照電圧の一方が、前記デコーダ回路の少なくとも１つの出力端から固定的に出力され、前記デコーダ回路のｎ個の出力端のうち前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の参照電圧の一方を、前記入力デジタル信号の別の所定のビット位置の値に基づき、選択して出力する切替スイッチを備えている。
【００５７】
本発明に係るデジタルアナログ変換回路において、前記参照電圧発生回路は、第１乃至第（ｍ＋１）（ｍは２以上の整数）のタップから（ｍ＋１）個の参照電圧を出力する抵抗ストリングを備え、
前記デコーダ回路は、
前記抵抗ストリングの第１のタップから第ｍ（ｍは２以上の整数）のタップに第１端子がそれぞれ接続され、前記入力デジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の参照電圧（Ｖａ）を選択出力する、ｍ個のスイッチからなる第１のスイッチ群と、
前記抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記入力デジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の参照電圧（Ｖｂ）を選択出力する、ｍ個のスイッチからなる第２のスイッチ群と、
前記入力デジタル信号の別の所定のビット位置の値に基づき、前記第１のスイッチ群の共通接続された第２端子の接続ノードの前記第１の参照電圧（Ｖａ）と、前記第２のスイッチ群の共通接続された第２端子の接続ノードの前記第２の参照電圧（Ｖｂ）の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の切替スイッチと、
前記第１のスイッチ群の共通接続された第２端子の接続ノードは、前記デコーダ回路の第１の出力端をなし、
（ｎ−１）個の前記切替スイッチの出力は、それぞれ、前記デコーダ回路の第２乃至第ｎの出力端をなし、
前記デコーダ回路の前記第１乃至第ｎの出力端に、第１乃至第ｎの前記差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続されている構成としてもよい。
【００５８】
本発明に係るデジタルアナログ変換回路において、
前記増幅回路において、前記第１乃至第ｎの差動回路が、各々対応する複数の電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、共通の負荷回路に接続されてなる、第１乃至第ｎの差動対を備え、前記増幅段が、前記第１乃至第ｎの差動対の出力対の第１出力と前記負荷回路との接続ノード及び前記第１乃至第ｎの差動対の出力対の第２出力と前記負荷回路との接続ノードのうち少なくとも一つに入力端が接続され、出力端が、前記増幅回路の出力端子に接続された増幅部を備えている。
【００５９】
本発明の別のアスペクトに係るデータドライバは、
（ａ）複数の正極参照電圧を発生する正極参照電圧発生回路と、
（ｂ）前記複数の正極参照電圧を受け、入力された第１のデジタル信号に基づき、前記複数の正極参照電圧の中から重複も含めて選択した第１乃至第ｎ（ｎは２以上の整数）の正極参照電圧を、第１乃至第ｎの出力端から出力する正極デコーダと、
（ｃ）前記第１乃至第ｎの正極参照電圧を受け、正極出力端子から正極階調電圧を出力する正極アンプと、
（ｄ）複数の負極参照電圧を発生する負極参照電圧発生回路と、
（ｅ）前記複数の負極参照電圧を受け、入力された第２のデジタル信号に基づき、前記複数の負極参照電圧の中から重複も含めて選択した第１乃至第ｎ（ｎは２以上の整数）の負極参照電圧を、第１乃至第ｎの出力端から出力する負極デコーダと、
（ｆ）前記第１乃至第ｎの負極参照電圧を受け、負極出力端子から負極階調電圧を出力する負極アンプと、
（ｇ）制御信号に基づき、前記正極出力端子と前記負極出力端子を、第１のデータ線と第２のデータ線とに、そのまま直結するか、交差接続するかを切替制御する出力スイッチ回路と、
を備えている。本発明において、
前記正極アンプは、
（ｃ１）前記正極デコーダの前記第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの正極差動回路と、前記第１乃至第ｎの正極差動回路の出力電流を受け電流電圧変換及び増幅して前記正極出力端子より前記正極階調電圧を出力する第１の増幅段と、を含む正極増幅回路と、
（ｃ２）前記正極出力端子と、前記第１乃至第ｎの正極差動回路の入力対の共通接続された第２入力との間に接続された第１の抵抗素子と、前記第１乃至第ｎの正極差動回路の入力対の共通接続された第２入力と第１の電圧源との間に接続された第２の抵抗素子と、を含む正極増幅率制御部と、を備えている。また、前記負極アンプは、
（ｆ１）前記負極デコーダの前記第１乃至第ｎの出力端に、入力対の第１入力がそれぞれ接続される第１乃至第ｎの負極差動回路と、前記第１乃至第ｎの負極差動回路の出力電流を受け電流電圧変換及び増幅して前記負極出力端子より前記負極階調電圧を出力する第２の増幅段と、を含む負極増幅回路と、
（ｆ２）前記負極出力端子と、前記第１乃至第ｎの負極差動回路の入力対の共通接続された第２入力との間に接続された第３の抵抗素子と、前記第１乃至第ｎの負極差動回路の入力対の共通接続された第２入力と第２の電圧源との間に接続された第４の抵抗素子と、を含む負極増幅率制御部と、を備えている。前記正極アンプの差動回路の導電型と前記負極アンプの差動回路の導電型とは異なる。
【００６０】
本発明に係るデータドライバにおいて、前記正極アンプは、前記第１乃至第ｎの正極参照電圧を平均化（重み付け加算）した値と、前記正極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力し、前記負極アンプは、前記第１乃至第ｎの負極参照電圧を平均化（重み付け加算）した値と、前記負極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力する。なお、前記第１乃至第ｎの正極参照電圧が、第１及び第２の２つの正極参照電圧のみの場合には、前記正極アンプは、前記第１及び第２の正極参照電圧を内分した値と、前記正極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力する。また、前記第１乃至第ｎの負極参照電圧が、第１及び第２の２つの負極参照電圧のみの場合には、前記負極アンプは、前記第１及び第２の負極参照電圧を内分した値と、前記負極増幅率制御部により制御される電圧増幅率とで規定される電圧を出力する。
【００６１】
本発明に係るデータドライバにおいて、前記正極参照電圧発生回路と前記負極参照電圧発生回路は、それぞれ、前記複数の正極参照電圧を出力する正極抵抗ストリング、及び、前記負極参照電圧を出力する負極抵抗ストリングを備え、
前記正極デコーダは、
前記正極抵抗ストリングからの出力である前記複数の正極参照電圧を受け、前記複数の正極参照電圧の中から、前記第１のデジタル信号の所定のビット位置の値に基づき、第１及び第２の正極参照電圧を選択する第１のスイッチ群を備え、
選択された前記第１の正極参照電圧は、前記正極デコーダの少なくとも１つの出力端から固定的に出力され、
前記正極デコーダ回路のｎ個の出力端のうち前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の正極参照電圧の一方を、前記第１のデジタル信号の別の所定のビット位置の値に基づき、選択して出力する第１の切替スイッチを備え、
前記負極デコーダは、
前記負極抵抗ストリングからの出力である前記複数の負極参照電圧を受け、前記複数の負極参照電圧の中から、前記第２のデジタル信号の所定のビット位置の値に基づき、第１及び第２の負極参照電圧を選択する第２のスイッチ群を備え、
選択された前記第１の負極参照電圧は、前記負極デコーダの少なくとも１つの出力端から固定的に出力され、
前記負極デコーダのｎ個の出力端のうち前記少なくとも１つの出力端以外の出力端の各々に対して、前記第１及び第２の負極参照電圧の一方を、前記第２のデジタル信号の別の所定のビット位置の値に基づき、選択して出力する第２の切替スイッチを備えている。
【００６２】
本発明に係るデータドライバにおいて、前記正極参照電圧発生回路と前記負極参照電圧発生回路は、それぞれ、第１乃至第（ｍ＋１）（ｍは２以上の整数）のタップから（ｍ＋１）個の正極及び負極参照電圧を出力する正極抵抗ストリング及び負極抵抗ストリングを備えている。
発明に係るデータドライバにおいて、前記正極デコーダは、
前記正極抵抗ストリングの第１のタップから第ｍ（ｍは２以上の整数）のタップに第１端子がそれぞれ接続され、前記第１のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の正極参照電圧（Ｖａ（＋））を選択出力する、ｍ個のスイッチからなる第１の正極スイッチ群と、
前記正極抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記第１のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の正極参照電圧（Ｖｂ（＋））を選択出力する、ｍ個のスイッチからなる第２の正極スイッチ群と、
前記第１のデジタル信号の別の所定のビット位置の値に基づき、前記第１の正極スイッチ群の共通接続された第２端子の接続ノードの前記第１の正極参照電圧（Ｖａ（＋））と、前記第２の正極スイッチ群の共通接続された第２端子の接続ノードの前記第２の正極参照電圧（Ｖｂ（＋））の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の正極切替スイッチと、
を備え、
前記第１の正極スイッチ群の共通接続された第２端子の接続ノードは、前記正極デコーダの第１の出力端をなし、
（ｎ−１）個の前記正極切替スイッチの出力は、それぞれ、前記正極デコーダの第２乃至第ｎの出力端をなし、
前記正極デコーダの前記第１乃至第ｎの出力端に、第１乃至第ｎの前記正極差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続される。
前記負極デコーダは、
前記負極抵抗ストリングの第１のタップから第ｍ（ｍは２以上の整数）のタップに第１端子がそれぞれ接続され、前記第２のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第１の負極参照電圧（Ｖａ（＋））を選択出力する、ｍ個のスイッチからなる第１の負極スイッチ群と、
前記負極抵抗ストリングの第２のタップから第（ｍ＋１）のタップに第１端子がそれぞれ接続され、前記第２のデジタル信号の所定のビット位置の値に基づき択一的にオンとされ、共通接続された第２端子に第２の負極参照電圧（Ｖｂ（＋））を選択出力する、ｍ個のスイッチからなる第２の負極スイッチ群と、
前記第２のデジタル信号の別の所定のビット位置の値に基づき、前記第１の負極スイッチ群の共通接続された第２端子の接続ノードの前記第１の負極参照電圧（Ｖａ（−））と、前記第２の負極スイッチ群の共通接続された第２端子の接続ノードの前記第２の負極参照電圧（Ｖｂ（−））の一方を切替え出力する、（ｎ−１）個（ただし、ｎは２以上の整数）の負極切替スイッチと、
を備え、
前記第１の負極スイッチ群の共通接続された第２端子の接続ノードは、前記負極デコーダの第１の出力端をなし、
（ｎ−１）個の前記負極切替スイッチの出力は、それぞれ、前記負極デコーダの第２乃至第ｎの出力端をなし、
前記負極デコーダの前記第１乃至第ｎの出力端に、第１乃至第ｎの前記負極差動回路の入力対の第１入力をなす非反転入力端がそれぞれ接続されている。
【００６３】
本発明に係るデータドライバにおいては、前記正極アンプにおいて、
前記第１乃至第ｎの正極差動回路が、各々対応する複数の電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、第１の負荷回路に共通に接続されてなる、第１乃至第ｎの正極差動対を備え、
前記正極増幅回路の前記増幅段が、前記第１乃至第ｎの正極差動対の出力対の第１出力と前記第１の負荷回路との接続ノード及び前記第１乃至第ｎの正極差動対の出力対の第２出力と前記第１の負荷回路との接続ノードの少なくとも一つに入力端が接続され、出力端が、前記正極出力端子に接続された増幅部を備えている。
前記負極アンプにおいて、
前記第１乃至第ｎの負極差動回路が、各々対応する複数の電流源でそれぞれ駆動され、出力対の第１出力同士及び第２出力同士がそれぞれ共通に接続され、第２の負荷回路に共通に接続されてなる、第１乃至第ｎの負極差動対を備え、
前記負極増幅回路の前記増幅段が、前記第１乃至第ｎの負極差動対の出力対の第１出力と前記第２の負荷回路との接続ノード及び前記第１乃至第ｎの負極差動対の出力対の第２出力と前記第２の負荷回路との接続ノードの少なくとも一つに入力端が接続され、出力端が、前記負極出力端子に接続された増幅部を備えている。
【００６４】
本発明に係るデータドライバにおいて、前記正極アンプと前記負極アンプには、駆動電圧源として、高位側電圧源ＶＤＤと低位側電圧源ＶＳＳがそれぞれ供給され、表示パネルの対向基板電極電圧ＶＣＯＭは高位側電圧源ＶＤＤと低位側電圧源ＶＳＳの中間付近にある構成としてもよい。あるいは、表示パネルの対向基板電極電圧ＶＣＯＭ付近の基準電圧源ＶＳＳを用意し、前記正極アンプには、駆動電圧源として、基準電圧源ＶＳＳと、前記基準電圧源ＶＳＳより高電位の高位側電圧源ＶＤＤ２とが供給され、
前記負極アンプには、駆動電圧源として、基準電圧源ＶＳＳと、前記基準電圧源ＶＳＳより低電位の低位電圧源ＶＤＤ１が供給される構成としてもよい。
【００６５】
本発明によれば、上記データドライバを備えた表示装置が提供される。
【発明の効果】
【００６６】
本発明によれば、多値出力演算アンプを構成する増幅回路に、増幅率制御部を備え、同じ出力電圧を出力する場合の入力電圧のレンジを縮減させることで、増幅回路の出力電圧と期待値との誤差を特段に低減させることができ、高精度な電圧出力を実現するデジタルアナログ変換回路が提供される。
【００６７】
また、本発明によれば、素子ばらつきによる出力誤差の要因が加わっても、従来の課題とされた、階調反転の発生を防ぐことができる。
【００６８】
さらに、本発明によれば、入力データのビット数が大幅に増加しても、少ない参照電圧数で、省面積、且つ、高精度な電圧出力を実現するデジタルアナログ変換回路が提供される。
【００６９】
また、本発明によれば、上記デジタルアナログ変換回路を用いて、従来方式より低消費電力であり、省面積（低コスト）の表示装置のデータドライバが提供される。
【００７０】
本発明によれば、上記データドライバを用いることにより、低コストの表示装置が提供される。
【発明を実施するための最良の形態】
【００７１】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。
【００７２】
図１は、本発明の第１の実施形態のデジタルアナログ変換回路（ＤＡＣ）の構成を示す図である。図１を参照すると、このＤＡＣは、両端に電圧ＶＧ１、ＶＧ２が供給され、各タップから互いに異なる（ｍ＋１）個の参照電圧ＶＲ０〜ＶＲｍを出力する抵抗ストリングよりなる参照電圧発生回路１３と、入力されるデジタル信号に応じて、（ｍ＋１）個の参照電圧ＶＲ０〜ＶＲｍから、重複も含めてｎ個の参照電圧が選択され、端子Ｎ１１−１〜Ｎ１１−ｎに参照電圧Ｖ１〜Ｖｎとして出力するデコーダ１２と、ｎ個の参照電圧Ｖ１〜Ｖｎに基づいて、出力端子Ｎ１０に出力電圧Ｖｏｕｔを増幅出力する増幅回路１１と、を備える。
【００７３】
増幅回路１１は、ｎ個の参照電圧Ｖ１〜Ｖｎを入力対の第１端子（非反転入力端子）に入力するｎ個の差動部（差動回路）１１１−１〜１１１−ｎと、各差動部１１１−１〜１１１−ｎの出力電流を加算（重み付け加算）して電流電圧変換及び増幅作用を行う増幅部１１０と、共通接続されたｎ個の差動部１１１−１〜１１１−ｎの第２端子（反転入力端子）Ｎ１２と出力端子Ｎ１０との間に接続された増幅率制御部１１２と、を備えて構成される。増幅率制御部１１２は、端子Ｎ１２の電圧に基づいて出力端子Ｎ１０に増幅出力される電圧の増幅率を、１より大なる所定の増幅率に設定している。
【００７４】
増幅率制御部１１２は、端子Ｎ１２と出力端子Ｎ１０との間に接続された抵抗（帰還抵抗）Ｒｆと、端子Ｎ１２と電源ＶＳＳとの間に接続された抵抗Ｒ１とから構成されている。なお、抵抗Ｒ１、Ｒｆは零以外の値をとる。
【００７５】
増幅回路１１の出力電圧Ｖｏｕｔは、以下の（１）式となる。
【００７６】
Ｖｏｕｔ＝（１＋Ｒｆ／Ｒ１）×｛（Ｖ１＋Ｖ２＋…＋Ｖｎ）／ｎ−ＶＳＳ｝＋ＶＳＳ                                              …（１）
【００７７】
（１）式は、ｎ個の電圧Ｖ１〜Ｖｎの平均値｛（Ｖ１＋Ｖ２＋…＋Ｖｎ）／ｎ｝と電源ＶＳＳとの電圧差に電圧増幅率（１＋Ｒｆ／Ｒ１）を積算し、更に電圧源ＶＳＳを加算した値となる。
【００７８】
例えばＲｆ＝Ｒ１、ＶＳＳ＝ＧＮＤのとき、Ｖｏｕｔは、
Ｖｏｕｔ＝２×（Ｖ１＋Ｖ２＋…＋Ｖｎ）／ｎ
となり、ｎ個の電圧Ｖ１〜Ｖｎの平均値の２倍（電圧増幅率が２）の電圧が出力される。
【００７９】
すなわち、増幅回路１１は、ｎ個の電圧Ｖ１〜Ｖｎの入力レンジに対して、増幅率制御部１１２で１より大なる電圧増幅率に制御することにより、出力レンジを広げることができる。
【００８０】
このことは、言い換えれば、出力レンジが定まっている場合には、ｎ個の電圧Ｖ１〜Ｖｎの入力レンジを小さくすることができる、ということであり、参照電圧ＶＲ０〜ＶＲｍの電圧レンジを小さくすることができる。
【００８１】
このように、本実施形態のＤＡＣにおいては、差動部を複数個備え、参照電圧数を削減できるとともに、各参照電圧の電圧レンジを、低電圧化することができる。
【００８２】
この結果、デコーダ１２を構成するトランジスタの素子サイズを小さくできるとともに、配線数も削減して省面積化が実現できる。
【００８３】
また、図１５（Ｃ）のような参照電圧間の電位差に対する演算による出力誤差の依存性は、増幅部１１０による電流加算及び電流電圧変換において発生するものであるが、図１に示した本実施形態のＤＡＣにおいては、演算される参照電圧間の電位差が十分小さくなることから、増幅部１１０の演算による出力誤差成分は十分小さくなる。このため、素子ばらつきによる出力誤差の要因が加わっても、図１２の構成で生じた、階調反転の問題を防ぐことができる。すなわち、前述したように、図１５に示す例では、従来例の図１２の２つの参照電圧の電圧差（Ｖｂ−Ｖａ）に対して、出力誤差Ｖｏｆｃの極大値ΔＶｏｆｃは２次関数的に、増加しているが、本実施形態によれば、図１２と同じ出力レンジを有する場合、２つの参照電圧の電圧差（Ｖｂ−Ｖａ）は、従来例よりも、（１＋Ｒｆ／Ｒ１）の逆数倍に縮減され、例えばＲｆ＝Ｒ１、ＶＳＳ＝ＧＮＤとした場合、１／２となり、出力誤差Ｖｏｆｃの極大値ΔＶｏｆｃは、従来例の約１／４にまで縮減される。
【００８４】
本実施形態において、出力電圧Ｖｏｕｔは、増幅部１１０による電流・電圧変換に対して、一定の電圧増幅率で増幅された電圧となるが、図１２の従来ＤＡＣに比べて、特段に高い電圧精度が実現できる。
【００８５】
また、重複を含むｎ個の参照電圧Ｖ１〜Ｖｎとして、隣接以外の参照電圧を用いて増幅回路１１で演算出力する場合も、参照電圧全体の電圧レンジが小さいため、隣接参照電圧の場合と同様に、高精度な電圧出力が可能であり、差動対の個数を大幅に増やさずに、参照電圧数を大幅に削減することができる。
【００８６】
また、増幅回路１１の入力インピーダンスが高いため、参照電圧発生回路１３は、抵抗ストリングのような簡単な回路で構成することができる。
【実施例】
【００８７】
図２は、本発明の第１の実施例のデジタルアナログ変換回路（ＤＡＣ）の構成を示す図で、増幅回路１１に入力する参照電圧Ｖ１〜Ｖｎとして隣接する２つの参照電圧を選択するデコーダを備えたＤＡＣである。図２を参照すると、このＤＡＣは、デコーダ１２に、図１２の従来ＤＡＣのデコーダ９２を用いた構成である。以下、デコーダ１２について説明する。
【００８８】
図２のデコーダ１２は、抵抗ストリング１３のｍ個の参照電圧ＶＲ０〜ＶＲｍ−１を出力する第１番目から第ｍ番目のタップにそれぞれ第１端子が接続され、第２端子（出力端）が共通接続されたＳ１ａからＳｍａのｍ個のスイッチよりなり、ＭＳＢサブワードデコーダ１４からの出力に基づき、ｍ個の参照電圧ＶＲ０〜ＶＲｍ−１の中から１つの参照電圧Ｖａを前記ｍ個のスイッチの第２端子に選択する第１スイッチ群と、
抵抗ストリング１３のｍ個の参照電圧ＶＲ１〜ＶＲｍを出力する第２番目から第（ｍ＋１）番目のタップにそれぞれ第１端子が接続され、第２端子（出力端）が共通接続されたＳ１ｂからＳｍｂのｍ個のスイッチよりなり、ＭＳＢサブワードデコーダ１４からの出力に基づき、参照電圧Ｖａと隣り合うレベルの参照電圧Ｖｂを選択する第２スイッチ群と、
ＬＳＢサブワードデコーダ１５からの出力に基づき、第１のスイッチ群の共通接続された第２端子の接続ノードの参照電圧Ｖａと、第２のスイッチ群の共通接続された第２端子の接続ノードのＶｂの一方を選択する（ｎ−１）個の切替スイッチＳＷ１、ＳＷ２、…、ＳＷ（ｎ−１）よりなる第３スイッチ群と、
を備えている。
第１スイッチ群Ｓ１ａ〜Ｓｍａ、第２スイッチ群Ｓ１ｂ〜Ｓｍｂのオン・オフ制御は、入力デジタル信号の上位側ビットに基づくＭＳＢサブワードデコーダ１４からの出力により制御される。第３スイッチ群は、入力デジタル信号の下位側ビットに基づくＬＳＢサブワードデコーダ１５からの出力により制御される。なお、ＭＳＢサブワードデコーダ１４、ＬＳＢサブワードデコーダ１５は、図１２のＭＳＢサブワードデコーダ９４、ＬＳＢサブワードデコーダ９５とそれぞれ同一構成とされる。
【００８９】
増幅回路１１の入力端子Ｎ１１−１は、第１スイッチ群Ｓ１ａ〜Ｓｍａの共通接続された第２端子の出力ノードに接続され、参照電圧Ｖａが参照電圧Ｖ１として増幅回路１１に入力される。
【００９０】
また、増幅回路１１の入力端子Ｎ１１−２、…、Ｎ１１−ｎは、第３スイッチ群の切替スイッチＳＷ１、ＳＷ２、…、ＳＷ（ｎ−１）の出力端にそれぞれ接続され、選択された参照電圧Ｖａ又はＶｂが参照電圧Ｖ２、…、Ｖｎとして増幅回路１１に入力される。なお、図２では、増幅回路１１の入力端子Ｎ１１−１は、第１スイッチ群Ｓ１ａ〜Ｓｍａの共通接続された出力ノードに接続されているが、第２スイッチ群Ｓ１ｂ〜Ｓｍｂの共通接続された出力ノードに接続する構成としてもよい。その場合、参照電圧Ｖｂが電圧Ｖ１として増幅回路１１に入力される。
【００９１】
図２の増幅回路１１は、図１に示した構成と同様、ｎ個の参照電圧Ｖ１〜Ｖｎを入力対の第１端子（非反転入力端子）に入力するｎ個の差動部（差動回路）１１１−１〜１１１−ｎと、差動部１１１−１〜１１１−ｎの出力電流を加算して電流電圧変換及び増幅作用を行う増幅部１１０と、共通接続されたｎ個の差動部１１１−１〜１１１−ｎの第２端子（反転入力端子）Ｎ１２と出力端子Ｎ１０との間に接続され、１より大なる増幅率に制御する増幅率制御部１１２と、を備えて構成され、増幅率制御部１１２は、端子Ｎ１２と出力端子Ｎ１０との間に接続された抵抗（帰還抵抗）Ｒｆと、端子Ｎ１２と電圧源ＶＳＳとの間に接続された抵抗Ｒ１で構成される。
【００９２】
以下、本実施例のＤＡＣの動作について説明する。
【００９３】
まず、入力データの上位ビット信号に基づくＭＳＢ（Most Significant Bit）サブワードデコーダ１４の出力により、第１及び第２スイッチ群（Ｓ１ａ、・・・Ｓｍａ）、（Ｓ１ｂ、・・・Ｓｍｂ）のＫ番目のスイッチ（Ｓｋａ及びＳｋｂ）をオンとして隣り合うタップの参照電圧をＶａ、Ｖｂとして選択する。このとき端子Ｎ１１−１には参照電圧Ｖａが出力される。また、入力データの下位ビット信号に基づくＬＳＢ（Least Significant Bit）サブワードデコーダ１５の出力により第３スイッチ群（ＳＷ１、ＳＷ２、…、ＳＷ（ｎ−１））のスイッチの切替えが制御され、端子Ｎ１１−１〜Ｎ１１−ｎに、参照電圧Ｖａ又はＶｂが出力される。
【００９４】
図２のＤＡＣは、ｎ個の参照電圧Ｖ１〜Ｖｎとして、Ｖａ又はＶｂが選択される。例えば、参照電圧Ｖ１〜Ｖｎとして、（ｎ−Ｌ）個（但し、Ｌ＝０、１、２、…、ｎ−１）の参照電圧Ｖａと、Ｌ個の参照電圧Ｖｂが選択される場合、増幅回路１１の出力電圧Ｖｏｕｔは、（１）式にＶａ、Ｖｂを入力した以下の（２）式となる。
【００９５】
Ｖｏｕｔ＝（１＋Ｒｆ／Ｒ１）×｛（（ｎ−Ｌ）・Ｖａ＋Ｌ・Ｖｂ）／ｎ−ＶＳＳ｝
＋ＶＳＳ
＝（１＋Ｒｆ／Ｒ１）×｛（Ｖａ＋Ｌ・（Ｖｂ−Ｖａ）／ｎ）−ＶＳＳ｝
＋ＶＳＳ                                  …（２）
【００９６】
（２）式より、増幅回路１１の出力電圧Ｖｏｕｔは、参照電圧Ｖａ、Ｖｂを、ｎ等分したｎ個のレベル電圧と電源ＶＳＳとの電圧差に電圧増幅率（１＋Ｒｆ／Ｒ１）を積算し、更に電圧源ＶＳＳを加算した値となる。
【００９７】
図２のＤＡＣは、ｎ個の差動部１１１−１〜１１１−ｎを備えることにより、抵抗ストリング１３で生成する参照電圧数を出力レベル数の１／ｎに削減できる。また、１より大なる電圧増幅率で増幅されるため、各参照電圧を出力レンジに対して低電圧化することができる。
【００９８】
これによりデコーダ１２を構成するトランジスタスイッチの素子サイズを小さくできるとともに、配線数も削減して省面積化が実現できる。
【００９９】
また、隣接参照電圧の電位差が十分小さいので、出力誤差の十分小さい、高精度な電圧出力が可能となる。
【０１００】
図３は、図１及び図２のＤＡＣの入出力特性を示す図である。図３（Ａ）は出力レベルに対して線形な電圧特性をもつリニアＤＡＣの入出力特性、図３（Ｂ）は出力レベルに対して非線形な電圧特性をもつＤＡＣの入出力特性を示している。
【０１０１】
図３（Ａ）は、参照電圧ＶＲ０〜ＶＲｍの入力特性Ｌ０１と、出力電圧Ｖｏｕｔの出力特性Ｌ０２を示す。横軸はレベル、縦軸は電圧である。参照電圧数は、出力レベル数よりも少ないので、Ｌ０１は離散的な出力レベルに対応した値の特性である。Ｌ０１からＬ０２への電圧増幅率は、増幅率制御部１１２によって定まる。具体的には、図１及び図２の抵抗Ｒ１、Ｒｆの抵抗比によって定まる。
【０１０２】
図３（Ａ）と図１５（Ａ）（同一のスケール）を比べると、両者の出力特性（Ｌ０２とＬ９０）が同一の場合、図３（Ａ）の入力特性Ｌ０１の入力レンジは、図１５（Ａ）の入力レンジに対して十分小さく、参照電圧を選択するデコーダ１２の低電圧化が可能である。
【０１０３】
また、任意の隣接参照電圧Ｖａ、Ｖｂの電位差も十分小さく、図１５（Ｃ）の演算による出力誤差特性に対しても非常に高精度な電圧出力が可能であることがわかる。
【０１０４】
同様に、図３（Ｂ）でも、参照電圧ＶＲ０〜ＶＲｍの入力特性Ｌ１１と、出力電圧Ｖｏｕｔの出力特性Ｌ１２を示す。横軸はレベル、縦軸は電圧である。図３（Ｂ）において、Ｌ１１からＬ１２への電圧増幅率は、増幅率制御部１１２によって定まる。出力特性Ｌ１２は、傾きの異なるリニア出力区間の集合体により非線形特性を実現している。
【０１０５】
図３（Ｂ）の場合も、図３（Ａ）と同様に、入力特性Ｌ１１の入力レンジは十分小さく、参照電圧を選択するデコーダ１２の低電圧化が可能である。また非常に高精度な電圧出力が可能である。
【０１０６】
図４、図５は、図１及び図２のＤＡＣの増幅回路１１の具体的構成の一例を示す図である。
【０１０７】
図４を参照すると、この増幅回路は、各々が一端を低位側電圧源ＶＳＳに接続された電流源で駆動される、Ｎｃｈトランジスタよりなる第１乃至第ｎの差動対（Ｍ１１、Ｍ２１）、（Ｍ１２、Ｍ２２）、…、（Ｍ１ｎ、Ｍ２ｎ）を有し、第１乃至第ｎの差動対の出力対の第１出力同士、第２出力同士はそれぞれ共通接続される。共通接続された第１乃至第ｎの差動対の出力対と高位側電圧源ＶＤＤとの間には、差動対の負荷回路をなすカレントミラー（Ｍ１０、Ｍ２０）が接続される。カレントミラーの出力端（トランジスタＭ１０のドレイン）と出力端子Ｎ２１の間には増幅部２１０が接続される。出力端子Ｎ２１と高位側電圧源ＶＤＤとの間に、増幅率制御部として、抵抗Ｒ１１、Ｒｆ１が直列形態で接続される。第１乃至第ｎの差動対の入力対の第１端子（トランジスタＭ１１、Ｍ１２、…、Ｍ１ｎのゲート）には入力電圧Ｖ１１、Ｖ１２、…、Ｖ１ｎがそれぞれ入力され、第１乃至第ｎの差動対の入力対の第２端子（トランジスタＭ２１、Ｍ２２、…、Ｍ２ｎのゲート）は、抵抗Ｒ１１、Ｒｆ１の接続点Ｎ２２に共通接続されている。
【０１０８】
なお、増幅部２１０の最も単純な構成としては、高位側電圧源ＶＤＤと出力端子Ｎ２１との間に接続され、ゲートにカレントミラーの出力端（Ｍ１０のドレイン）が接続された充電トランジスタと、低位側電圧源ＶＳＳと出力端子Ｎ２１との間に接続された放電素子とで構成することができる。
【０１０９】
また、増幅率制御部の抵抗Ｒ１１、Ｒｆ１には、スイッチ等は接続されず、固定接続とされる。
【０１１０】
図４の増幅回路の出力電圧Ｖｏｕｔは次式で表される。
【０１１１】
Ｖｏｕｔ＝（１＋Ｒｆ１／Ｒ１１）×｛（Ｖ１１＋Ｖ１２＋…＋Ｖ１ｎ）／ｎ−ＶＤＤ｝＋ＶＤＤ                                                …（３）
【０１１２】
（３）式は、ｎ個の電圧Ｖ１１〜Ｖ１ｎの平均値｛（Ｖ１１＋Ｖ１２＋…＋Ｖ１ｎ）／ｎ｝と、高位側電圧源ＶＤＤとの電圧差に増幅率（１＋Ｒｆ１／Ｒ１１）を積算し、更に電圧源ＶＤＤを加算した値となる。
【０１１３】
この構成では、出力電圧Ｖｏｕｔの出力レンジに対して、入力レンジは高位側電圧源ＶＤＤ側となる。図４の増幅回路は、ドット反転駆動の正極アンプとして用いることができる。なお、図４において、増幅部２１０は、カレントミラーを構成するＰｃｈトランジスタＭ１０、Ｍ２０のドレインに差動入力対を接続した差動増幅器で構成してもよい。この場合、差動増幅器２１０の反転入力端がカレントミラーの出力端（Ｍ１０のドレイン）に接続され、非反転入力端がカレントミラーの入力端（Ｍ２０のドレイン）に接続される。
【０１１４】
図５は、図４の差動対をＰｃｈトランジスタで構成したものである。すなわち、各々が一端を高位側電圧源ＶＤＤに接続された電流源で駆動される、Ｐｃｈトランジスタよりなる第１乃至第ｎの差動対（Ｍ３１、Ｍ４１）、（Ｍ３２、Ｍ４２）、…、（Ｍ３ｎ、Ｍ４ｎ）を有し、第１乃至第ｎの差動対の出力対の第１出力同士、第２出力同士はそれぞれ共通接続される。共通接続された各差動対の出力対と低位側電圧源ＶＳＳとの間には、差動対の負荷回路をなすカレントミラー（Ｍ３０、Ｍ４０）が接続される。カレントミラーの出力端（Ｍ３０のドレイン）と出力端子Ｎ３１の間には、増幅部３１０が接続される。出力端子Ｎ３１と低位側電圧源ＶＳＳとの間に、増幅率制御部として、抵抗Ｒ１２、Ｒｆ２が直列形態で接続される。各差動対の入力対の第１端子（トランジスタＭ３１、Ｍ３２、…、Ｍ３ｎのゲート）にはｎ個の入力電圧Ｖ２１、Ｖ２２、…、Ｖ２ｎがそれぞれ入力され、各差動対の入力対の第２端子（トランジスタＭ４１、Ｍ４２、…、Ｍ４ｎのゲート）は、抵抗Ｒ１２とＲｆ２の接続点Ｎ３２に共通接続される。なお、増幅部３１０の最も単純な構成としては、低位側電圧源ＶＳＳと出力端子Ｎ３１との間に接続され、ゲートにカレントミラーの入力端（Ｍ３０のドレイン）が接続された放電トランジスタと、高位側電圧源ＶＤＤと出力端子Ｎ３１との間に接続された充電素子とで構成することができる。また、増幅率制御部の抵抗Ｒ１２、Ｒｆ２には、スイッチ等は接続されず、固定接続とされる。
【０１１５】
図５の増幅回路の出力電圧Ｖｏｕｔは次式で表される。
【０１１６】
Ｖｏｕｔ＝（１＋Ｒｆ２／Ｒ１２）×｛（Ｖ２１＋Ｖ２２＋…＋Ｖ２ｎ）／ｎ−ＶＳＳ｝＋ＶＳＳ                                            …（４）
【０１１７】
（４）式は、ｎ個の電圧Ｖ２１〜Ｖ２ｎの平均値｛（Ｖ２１＋Ｖ２２＋…＋Ｖ２ｎ）／ｎ｝と低位側電圧源ＶＳＳとの電圧差に、増幅率（１＋Ｒｆ２／Ｒ１２）を積算し、更に電圧源ＶＳＳを加算した値となる。
【０１１８】
この構成では、出力電圧Ｖｏｕｔの出力レンジに対して、入力レンジは低位側電圧源ＶＳＳ側となる。図５の増幅回路は、ドット反転駆動のデータドライバの負極アンプとして用いることができる。なお、図５において、増幅部３１０は、カレントミラーを構成するＮｃｈトランジスタＭ３０、Ｍ４０のドレインに差動入力対を接続した差動増幅器で構成してもよい。この場合、差動増幅器３１０の反転入力端がカレントミラーの出力端（Ｍ３０のドレイン）に接続され、非反転入力端がカレントミラーの入力端（Ｍ４０のドレイン）に接続される。
【０１１９】
図６は、図１又は図２のＤＡＣを液晶駆動用のデータドライバに適用した実施例を示す図である。
【０１２０】
図６は、ドット反転駆動を行うデータドライバの２出力分のＤＡＣ構成を示す図である。ドット反転駆動では、図１１の表示パネル９６０において、隣り合うデータ線（９６２）の電圧極性が、対向基板電極電圧ＶＣＯＭに対して、それぞれ正極及び負極となる。
【０１２１】
図６では、隣り合う２本のデータ線が、図６のドライバ出力端子Ｐ１、Ｐ２に接続される。
【０１２２】
図６を参照すると、正極参照電圧発生回路２３は、電圧ＶＧ１（＋）、ＶＧ２（＋）が入力され、（ｍ＋１）個の参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）を出力する。
【０１２３】
正極デコーダ２２は、入力される第１の映像デジタルデータに応じて、（ｍ＋１）個の参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）から、重複も含めて、ｎ個の電圧を選択し、正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）として出力する。
【０１２４】
正極アンプ２１は、ｎ個の正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）に基づいてアンプ出力端子Ｎ４１に正極階調電圧Ｖｏｕｔ１を増幅出力する。
【０１２５】
負極参照電圧発生回路３３は、電圧ＶＧ１（−）、ＶＧ２（−）が入力され、（ｍ＋１）個の参照電圧ＶＲ０（−）〜ＶＲｍ（−）を出力する。
【０１２６】
負極デコーダ３２は、入力される第２の映像デジタルデータに応じて、（ｍ＋１）個の参照電圧ＶＲ０（−）〜ＶＲｍ（−）から、重複も含めてｎ個の電圧を選択し、負極参照電圧Ｖ１（−）〜Ｖｎ（−）として出力する。負極アンプ３１は、ｎ個の負極参照電圧Ｖ１（−）〜Ｖｎ（−）に基づいてアンプ出力端子Ｎ５１に負極階調電圧Ｖｏｕｔ２を増幅出力する。
【０１２７】
出力スイッチ回路６０は、制御信号Ｓ１、Ｓ２により制御されるスイッチ６０−１、６０−２、６０−３、６０−４を備え、制御信号Ｓ１により制御されるスイッチ６０−１、６０−２がオンのとき、アンプ出力端子Ｎ４１、Ｎ５１とドライバ出力端子Ｐ１、Ｐ２がそれぞれ接続され、ドライバ出力端子Ｐ１、Ｐ２に、正極アンプ２１及び負極アンプ３１の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。また制御信号Ｓ２により制御されるスイッチ６０−３、６０−４がオンのとき、アンプ出力端子Ｎ４１、Ｎ５１とドライバ出力端子Ｐ２、Ｐ１がそれぞれ接続され、ドライバ出力端子Ｐ２、Ｐ１に、正極アンプ２１及び負極アンプ３１の出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２がそれぞれ出力される。
【０１２８】
図７は、図６のデータドライバの入出力特性を示す図である。図７（Ａ）は階調レベルに対して線形な電圧特性をもつリニアＤＡＣの入出力特性、図７（Ｂ）は階調レベルに対して液晶のガンマ特性による非線形な電圧特性をもつＤＡＣの入出力特性を示している。
【０１２９】
図７（Ａ）では、正極参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）の入力特性Ｌ２１と、正極アンプ２１の出力電圧Ｖｏｕｔ１の出力特性Ｌ２２、及び、負極参照電圧ＶＲ０（−）〜ＶＲｍ（−）の入力特性Ｌ３１と、負極アンプ３１の出力電圧Ｖｏｕｔ２の出力特性Ｌ３２を示す。参照電圧の数は階調数よりも少ないので、Ｌ２１及びＬ３１は、離散的な階調に対応した値の特性である。
【０１３０】
Ｌ２１からＬ２２、及び、Ｌ３１からＬ３２への電圧増幅率は、正極アンプ２１及び負極アンプ３１のそれぞれの増幅率制御部によって定まる。
【０１３１】
同様に、図７（Ｂ）では、正極参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）の入力特性Ｌ２３と、正極アンプ２１の出力電圧Ｖｏｕｔ１の出力特性Ｌ２４、及び、負極参照電圧ＶＲ０（−）〜ＶＲｍ（−）の入力特性Ｌ３３と、負極アンプ３１の出力電圧Ｖｏｕｔ２の出力特性Ｌ３４を示す。出力特性Ｌ２４及びＬ３４は、傾きの異なるリニア出力区間の集合体により非線形特性を実現している。
【０１３２】
図６の正極アンプ２１及び負極アンプ３１は、それぞれ図４及び図５の増幅回路を用いることができる。正極アンプ２１は、図４の増幅回路のｎ個の入力電圧Ｖ１１〜Ｖ１ｎ及び出力電圧Ｖｏｕｔを、正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）及び正極階調電圧Ｖｏｕｔ１に置き換え、負極アンプ３１は、図５の増幅回路のｎ個の入力電圧Ｖ２１〜Ｖ２ｎ及び出力電圧Ｖｏｕｔを、負極参照電圧Ｖ１（−）〜Ｖｎ（−）及び負極階調電圧Ｖｏｕｔ２に置き換えて構成することができる。
【０１３３】
正極アンプ２１の入力レンジは、出力レンジ（ＶＣＯＭ〜ＶＤＤ）に比べて高位側電圧源ＶＤＤ寄りの狭いレンジ（ＶＣＣ２〜ＶＤＤ）となり、負極アンプ３１の入力レンジは、出力レンジ（ＶＳＳ〜ＶＣＯＭ）に比べて低位側電圧源ＶＳＳ寄りの狭いレンジ（ＶＳＳ〜ＶＣＣ１）となる。入力レンジが出力レンジに比べて小さいため、正極アンプ２１及び負極アンプ３１の差動部は、一方の極性の差動対のみでそれぞれの出力レンジを駆動することができる。
【０１３４】
また、電圧源ＶＣＯＭを用意して、正極アンプ２１は、図４の増幅回路の電源ＶＳＳを電圧源ＶＣＯＭに置き換えた構成とし、負極アンプ３１は、図５の電源ＶＤＤを電圧源ＶＣＯＭに置き換えた構成としてもよい。
【０１３５】
また、電圧ＶＣＣ１、ＶＣＣ２を電源電圧として供給してもよい。その場合、正極デコーダ２２、及び、負極デコーダ３２はサイズの小さい低電圧素子で構成することができる。
【０１３６】
次に、図６に示した本実施例のＤＡＣの消費電力について説明する。
【０１３７】
図１３（Ａ）及び図１４（Ａ）の増幅回路の構成では、正極階調電圧を出力するときに、出力端子とＧＮＤ間の抵抗ＲｆＡ、Ｒ１Ａ、及び、抵抗ＲｆＢ、Ｒ１Ｂに、それぞれ電流が流れ、その電流は出力端子とＧＮＤ間の電圧差に比例する。したがって、電圧増幅率を設定する抵抗での消費電力は、出力端子とＧＮＤ間の電圧差の二乗に比例する。図１３（Ａ）及び図１４（Ａ）の増幅回路において、正極階調電圧を出力するときの出力端子とＧＮＤ間の電圧差は、液晶印加電圧（階調電圧と対向基板電極電圧との電位差）の最大値よりも大であり、電圧増幅率を設定する抵抗を含む増幅回路全体の消費電力が大きい、という問題がある。
【０１３８】
これに対して、図６のＤＡＣ構成では、正極アンプ２１を構成する図４の増幅回路の増幅率制御部（Ｒｆ１、Ｒ１１）は、出力端子Ｎ２１（図６のＮ４１）と高位側電圧源ＶＤＤとの間に直列形態で２つの抵抗Ｒｆ１、Ｒ１１が設けられ、負極アンプ３１を構成する図５の増幅回路の増幅率制御部（Ｒｆ２、Ｒ１２）は、出力端子Ｎ３１（図６のＮ５１）と低位側電圧源ＶＳＳとの間に直列形態で２つの抵抗Ｒｆ２、Ｒ１２が設けられている。
【０１３９】
図６のＤＡＣにおいても、図４の増幅回路の出力端子Ｎ２１（図６のＮ４１）と高位側電圧源ＶＤＤとの間の抵抗Ｒｆ１、Ｒ１１、及び、図５の増幅回路の出力端子Ｎ３１（図６のＮ５１）と低位側電圧源ＶＳＳとの間の抵抗Ｒｆ２、Ｒ１２には、それぞれ電流が流れ、それぞれの増幅率制御部（Ｒｆ１、Ｒ１１）及び（Ｒｆ２、Ｒ１２）での消費電力は、出力端子（Ｎ２１、Ｎ３１）と電圧源（ＶＤＤ、ＶＳＳ）との間の電圧差の二乗に比例する。しかし、図６のＤＡＣでは、出力端子（Ｎ２１、Ｎ３１）と電圧源（ＶＤＤ、ＶＳＳ）との間の電圧差は、常に、液晶印加電圧の最大値よりも小であり、したがって、図１３（Ａ）及び図１４（Ａ）より低消費電力とすることができる。
【０１４０】
図８は、図１又は図２のＤＡＣを液晶駆動用のデータドライバに適用した別の実施例の構成を示す図であり、ドット反転駆動を行うデータドライバの２出力分のＤＡＣ構成を示す図である。
【０１４１】
図８を参照すると、正極参照電圧発生回路４３は、電圧ＶＧ１（＋）、ＶＧ２（＋）が入力され、（ｍ＋１）個の参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）を出力する。
【０１４２】
正極デコーダ４２は、入力される第１の映像デジタルデータに応じて、（ｍ＋１）個の参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）から、重複も含めてｎ個の電圧を選択し、正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）として出力する。
【０１４３】
正極アンプ４１は、ｎ個の正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）に基づいてアンプ出力端子Ｎ４２に正極階調電圧Ｖｏｕｔ３を増幅出力する。
【０１４４】
負極参照電圧発生回路５３は、電圧ＶＧ１（−）、ＶＧ２（−）が入力され、（ｍ＋１）個の参照電圧ＶＲ０（−）〜ＶＲｍ（−）を出力する。
【０１４５】
負極デコーダ５２は、入力される第２の映像デジタルデータに応じて、（ｍ＋１）個の参照電圧ＶＲ０（−）〜ＶＲｍ（−）から、重複も含めてｎ個の電圧（但し、ｎは（ｍ＋１）以下）を選択し、負極参照電圧Ｖ１（−）〜Ｖｎ（−）として出力する。
【０１４６】
負極アンプ５１は、ｎ個の負極参照電圧Ｖ１（−）〜Ｖｎ（−）に基づいてアンプ出力端子Ｎ５２に負極階調電圧Ｖｏｕｔ４を増幅出力する。
【０１４７】
出力スイッチ回路６０は、図６と同様の構成とされ、制御信号Ｓ１、Ｓ２により正極アンプ４１及び負極アンプ５１の出力電圧Ｖｏｕｔ３、Ｖｏｕｔ４をドライバ出力端子Ｐ１、Ｐ２に切替えて出力する。
【０１４８】
図９は、図８のデータドライバの入出力特性を示す図である。図９（Ａ）は階調レベルに対して線形な電圧特性をもつリニアＤＡＣの入出力特性、図９（Ｂ）は階調レベルに対して液晶のガンマ特性による非線形な電圧特性をもつＤＡＣの入出力特性を示している。
【０１４９】
図９（Ａ）では、正極参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）の入力特性Ｌ４１と、正極アンプ４１の出力電圧Ｖｏｕｔ３の出力特性Ｌ４２、及び、負極参照電圧ＶＲ０（−）〜ＶＲｍ（−）の入力特性Ｌ５１と、負極アンプ５１の出力電圧Ｖｏｕｔ４の出力特性Ｌ５２を示す。参照電圧数は、階調数よりも少ないことから、Ｌ４１及びＬ５１は離散的な階調に対応した値の特性である。
【０１５０】
Ｌ４１からＬ４２、及び、Ｌ５１からＬ５２への電圧増幅率は、正極アンプ４１及び負極アンプ５１のそれぞれの増幅率制御部によって定まる。
【０１５１】
同様に、図７（Ｂ）では、正極参照電圧ＶＲ０（＋）〜ＶＲｍ（＋）の入力特性Ｌ４３と、正極アンプ４１の出力電圧Ｖｏｕｔ３の出力特性Ｌ４４、及び、負極参照電圧ＶＲ０（−）〜ＶＲｍ（−）の入力特性Ｌ５３と、負極アンプ５１の出力電圧Ｖｏｕｔ４の出力特性Ｌ５４を示す。出力特性Ｌ４４及びＬ５４は、傾きの異なるリニア出力区間の集合体により非線形特性を実現している。
【０１５２】
図８では、ＶＣＯＭ付近の基準電圧源ＶＳＳを用意して、正極アンプ４１には、基準電圧源ＶＳＳ及び基準電圧源ＶＳＳより高電位の高位側電圧源ＶＤＤ２を供給し、負極アンプ５１には、基準電圧源ＶＳＳ及び基準電圧源ＶＳＳより低電位の低位側電圧源ＶＤＤ１を供給する構成としている。
【０１５３】
このとき、正極アンプ４１及び負極アンプ５１は、それぞれ図５及び図４の増幅回路を用いることができる。但し、正極アンプ４１は、図５の増幅回路の入力電圧Ｖ２１〜Ｖ２ｎ及び出力電圧Ｖｏｕｔを、正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）及び正極階調電圧Ｖｏｕｔ３に置き換えるとともに、図５の電圧源ＶＤＤ、ＶＳＳを、高位側電圧源ＶＤＤ２及び基準電圧源ＶＳＳに置き換える。また、負極アンプ５１は、図４の増幅回路の入力電圧Ｖ１１〜Ｖ１ｎ及び出力電圧Ｖｏｕｔを、負極参照電圧Ｖ１（−）〜Ｖｎ（−）及び負極階調電圧Ｖｏｕｔ４に置き換えるとともに、図４の電圧源ＶＤＤ、ＶＳＳを、基準電圧源ＶＳＳ及び低位側電圧源ＶＤＤ１に置き換える。
【０１５４】
正極アンプ４１の入力レンジは、出力レンジ（ＶＳＳ〜ＶＤＤ２）に対して基準電圧源ＶＳＳ寄りの狭いレンジ（ＶＳＳ〜ＶＣＣ４）となり、負極アンプ５１の入力レンジは、出力レンジ（ＶＤＤ１〜ＶＳＳ）に比べて、基準電圧源ＶＳＳ寄りの狭いレンジ（ＶＣＣ３〜ＶＳＳ）となる。
【０１５５】
正極アンプ４１及び負極アンプ５１の差動部は、一方の極性の差動対のみで、それぞれの出力レンジを駆動することができる。
【０１５６】
また、電圧ＶＣＣ３、ＶＣＣ４を電圧源として供給してもよい。その場合、正極デコーダ４２、及び、負極デコーダ５２はサイズの小さい低電圧素子で構成することができる。例えば、基準電圧源ＶＳＳをＧＮＤとすれば、電圧源ＶＣＣ４は、データドライバ内で映像データをデジタル処理するロジック回路の低電圧源と共有することもできる。
【０１５７】
次に、図８のＤＡＣの消費電力について説明する。図８のＤＡＣ構成では、正極及び負極アンプ４１、５１の増幅率制御部は、共に出力端子と基準電圧源ＶＳＳとの間に２つの抵抗（Ｒｆ２及びＲ１２、Ｒｆ１及びＲ１１）が設けられている。図８のＤＡＣにおいても、それぞれの増幅率制御部をなす抵抗に電流が流れ、それぞれの増幅率制御部での消費電力は、それぞれの出力端子と基準電圧源ＶＳＳとの間の電圧差の二乗に比例する。しかし、図８のＤＡＣでも、図６と同様に、正極及び負極アンプ４１、５１のそれぞれの出力端子と基準電圧源ＶＳＳとの間の電圧差は、常に、液晶印加電圧の最大値よりも小であり、したがって図１３（Ａ）及び図１４（Ａ）より低消費電力とすることができる。
【０１５８】
図１０は、図６又は図８のＤＡＣを備えたドット反転駆動用データドライバの構成を示す図である。図１０は、データドライバの要部をブロックにて示したものである。
【０１５９】
図１０を参照すると、このデータドライバは、ラッチアドレスセレクタ８１と、ラッチ８２と、レベルシフタ８３と、参照電圧発生回路７０と、正極及び負極デコーダ６２、７２と、正極及び負極アンプ６１、７１と、出力スイッチ回路６０を含んで構成される。
【０１６０】
ラッチアドレスセレクタ８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。
【０１６１】
ラッチ８２は、ラッチアドレスセレクタ８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ８３を介してデコーダ６２、７２にデータを出力する。
【０１６２】
ラッチアドレスセレクタ８１及びラッチ８２はロジック回路で、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。
【０１６３】
参照電圧発生回路７０は、正極参照電圧発生回路６３及び負極参照電圧発生回路７３を備える。
【０１６４】
正極デコーダ６２は、正極参照電圧発生回路６３の参照電圧が供給され、入力されたデータに対応した参照電圧を選択してｎ個の正極参照電圧Ｖ１（＋）〜Ｖｎ（＋）を出力する。
【０１６５】
負極デコーダ７２は、負極参照電圧発生回路７３の参照電圧が供給され、入力されたデータに対応した参照電圧を選択してｎ個の負極参照電圧Ｖ１（−）〜Ｖｎ（−）を出力する。
【０１６６】
正極及び負極アンプ６１、７１は、正極及び負極デコーダ６２、７２からそれぞれ出力されたｎ個の参照電圧を入力し、演算増幅して出力電圧を出力スイッチ回路６０に供給する。
【０１６７】
出力スイッチ回路６０は、偶数個のドライバ出力端子Ｐ１、Ｐ２、…、Ｐｓの２端子毎に設けられ、正極及び負極アンプ６１、７１の出力電圧を、制御信号Ｓ１、Ｓ２に応じて前記２端子へ切り替え出力する。
【０１６８】
図１０のデータドライバは、図１〜図９で説明した特徴及び効果を備えており、多ビットデータ入力に対しても、階調数に比べて参照電圧数を大幅に削減することができるため、正極及び負極デコーダ６２、７２を省面積とすることができる。
【０１６９】
また、正極及び負極デコーダ６２、７２を低電圧回路とすることができるので、低電圧素子で構成することにより更に面積を削減することができる。このためデータドライバの低コスト化が実現できる。
【０１７０】
また、図１０のデータドライバは、リニアＤＡＣや、液晶のガンマ特性に対応したＤＡＣのどちらにも対応することができる。
【０１７１】
図１０のデータドライバを図１１の液晶表示装置のデータドライバ９８０に用いれば多ビット映像データによる液晶表示装置を低コストで実現できる。
【０１７２】
なお、図１、図２、図４、図５等において、抵抗Ｒｆ、Ｒ１、Ｒｆ１、Ｒ１１、Ｒｆ２、Ｒ１２は、抵抗素子として機能するものであれば、受動素子に制限されるものでなく、能動素子を用いてもよいことは勿論である。
【０１７３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の一実施形態のＤＡＣの構成を示す図である。
【図２】本発明の一実施例のＤＡＣの構成を示す図である。
【図３】図１、図２のＤＡＣの入出力特性を示す図である。
【図４】図１、図２のＤＡＣの増幅回路の実施例の構成の一例を示す図である。
【図５】図１、図２のＤＡＣの増幅回路の実施例の構成の他の例を示す図である。
【図６】図１、図２のＤＡＣを液晶駆動用のデータドライバに適用した実施例の構成の一例を示す図である。
【図７】図６のデータドライバの入出力特性を示す図である。
【図８】図１、図２のＤＡＣを液晶駆動用のデータドライバに適用した実施例の構成の他の例を示す図である。
【図９】図８のデータドライバの入出力特性を示す図である。
【図１０】図６又は図８のＤＡＣを備えたドット反転駆動用データドライバの構成を示す図である。
【図１１】液晶表示部を等価回路で示す図である。
【図１２】特許文献４に開示されるＤＡＣの構成を示す図である。
【図１３】特許文献６に開示される増幅回路の構成と入出力特性を示す図である。
【図１４】特許文献６に開示される増幅回路の構成と入出力特性を示す図である。
【図１５】本発明者が行った、図１２の増幅回路の入出力特性のシミュレーション結果を示す図である。
【符号の説明】
【０１７５】
１１  増幅回路
１２  デコーダ
１３  参照電圧発生回路（抵抗ストリング）
１４、９４  ＭＳＢサブワードデコーダ
１５、９５  ＬＳＢサブワードデコーダ
２１、４１  正極アンプ
２２、４２  正極デコーダ
２３、４３  正極参照電圧発生回路
３１、５１  負極アンプ
３２、５２  負極デコーダ
３３、５３  負極参照電圧発生回路
６０  出力スイッチ回路
６０−１〜６０−４  スイッチ
６１  正極アンプ
６２  正極デコーダ
６３  正極参照電圧発生回路
７０  参照電圧発生回路
７１  負極アンプ
７２  負極デコーダ
７３  負極参照電圧発生回路
８１  ラッチアドレスセレクタ
８２  ラッチ
８３  レベルシフタ
９１  増幅回路
９２  デコーダ
９３  抵抗ストリング
１１０  増幅部
１１１−１〜１１１−ｎ  差動部
１１２  増幅率制御部
２１０  増幅部
３１０  増幅部
９０１  差動増幅器
９１０  増幅器
９２０  増幅器
９５０  表示コントローラー
９６０  表示部
９６１  走査線
９６２  データ線
９６３  薄膜トランジスタ（ＴＦＴ）
９６４  画素電極
９６５  液晶容量
９６６  補助容量
９６６  電極
９６７  対向基板電極
９７０  ゲートドライバ
９８０  データドライバ
Ｍ１１〜Ｍ１ｎ、Ｍ２１〜Ｍ２ｎ、Ｍ３０、Ｍ４０  Ｎｃｈトランジスタ
Ｍ１０、Ｍ２０、Ｍ３１〜Ｍ３ｎ、Ｍ４１〜Ｍ４ｎ  Ｐｃｈトランジスタ
Ｎ１０、Ｎ２１、Ｎ３１、Ｎ４１、Ｎ５１  出力端子
Ｎ１１−１〜Ｎ１１−ｎ、Ｎ１２  端子  
Ｓ１ａ〜Ｓｍａ  第１スイッチ群
Ｓ１ｂ〜Ｓｍｂ  第２スイッチ群
ＳＷ１〜ＳＷ（ｎ−１）  第３スイッチ群
【図１】
2008118375.tif 000003
【図２】
2008118375.tif 000004
【図３】
2008118375.tif 000005
【図４】
2008118375.tif 000006
【図５】
2008118375.tif 000007
【図６】
2008118375.tif 000008
【図７】
2008118375.tif 000009
【図８】
2008118375.tif 000010
【図９】
2008118375.tif 000011
【図１０】
2008118375.tif 000012
【図１１】
2008118375.tif 000013
【図１２】
2008118375.tif 000014
【図１３】
2008118375.tif 000015
【図１４】
2008118375.tif 000016
【図１５】
2008118375.tif 000017