(57)【要約】【課題】マイクロ波帯以上の周波数の信号を生成する発振器において、小さい回路規模と消費電力によって高い周波数信号を生成することが可能な逓倍発振回路及びこれを用いた局部発振回路を提供する。【解決手段】２つの負性抵抗部１０〜１１に共振部２０を接続して基本波において互いに逆相となる信号Ａと信号Ｂを生成する発振回路を構成し、前記信号Ａと前記信号Ｂを合成部３０において同相合成して発振信号出力を得る逓倍発振回路において、共振部２０に基本波の２次高調波を抑圧する機能を備えた周波数調整部４０を付加することで、基本波の４倍以上の周波数信号を得る。【選択図】図１
2008182681.tif 000002
【特許請求の範囲】
【請求項１】
負性抵抗特性を有する負性抵抗部と、
前記負性抵抗部に接続され、基本波において互いに逆相の第１と第２の共振信号を出力する共振部と、
前記共振部に接続され、前記共振信号の第１の偶数次高調波を抑圧する周波数調整部と、
前記共振部に接続され、前記第１と第２の共振信号の同相成分を合成し、前記第１と第２の共振信号の逆相成分を相殺して出力する合成部と、を備え、
前記合成部は、前記共振信号の基本波と奇数次高調波を相殺し、前記共振信号の第２の偶数次高調波を出力する逓倍発振回路。
【請求項２】
請求項１記載の逓倍発振回路であって、
前記第１の偶数次高調波は２次高調波であり、前記第２の偶数次高調波は４次高調波である逓倍発振回路。
【請求項３】
請求項１記載の逓倍発振回路であって、
前記周波数調整部は、前記共振部の両端に接続される第１の周波数調整部及び第２の周波数調整部を含み、
前記第１の周波数調整部及び第２の周波数調整部は、それぞれ共振用容量と調整インダクタとの直列接続で構成され、その一端が前記共振部に接続され、他端が接地される逓倍発振回路。
【請求項４】
請求項１記載の逓倍発振回路であって、
前記負性抵抗部は、前記共振部の両端に接続され、互いに同じ構成の第１の負性抵抗部及び第２の負性抵抗部を含む逓倍発振回路。
【請求項５】
請求項１記載の逓倍発振回路であって、
前記共振部は、線路型共振器である逓倍発振回路。
【請求項６】
請求項１記載の逓倍発振回路であって、
前記共振部は、半波長共振器である逓倍発振回路。
【請求項７】
請求項３記載の逓倍発振回路であって、
前記共振部は、線路型共振器であり、
前記調整インダクタは、前記線路型共振器の線路幅より細い線路で構成される逓倍発振回路。
【請求項８】
負性抵抗特性を有する負性抵抗部と、
前記負性抵抗部に接続され、中心点が基本波の節となる共振信号を出力する線路型共振器と、
前記線路型共振器に接続され、前記共振信号の第１の偶数次高調波を抑圧する周波数調整部と、を備え、
前記線路型共振器の中心点から、前記共振信号の第２の偶数次高調波を出力する逓倍発振回路。
【請求項９】
負性抵抗特性を有する負性抵抗部と、
前記負性抵抗部に接続され、基本波において互いに逆相の第１の共振信号及び第２の共振信号を出力する共振部と、
前記共振部に接続され、前記共振信号の第１の偶数次高調波を抑圧する周波数調整部と、
前記負性抵抗部に接続され、前記第１の共振信号及び第２の共振信号の同相成分を合成し、前記第１の共振信号及び第２の共振信号の逆相成分を相殺して出力する合成部と、を備え、
前記合成部は、前記共振信号の基本波と奇数次高調波を相殺し、前記共振信号の第２の偶数次高調波を出力する逓倍発振回路。
【請求項１０】
請求項１、８及び９のいずれか一項記載の逓倍発振回路であって、
前記周波数調整部は、共振用容量と調整インダクタとの直列接続で構成され、前記共振部の両端間に接続される逓倍発振回路。
【請求項１１】
請求項１、８及び９のいずれか一項記載の逓倍発振回路であって、
前記負性抵抗部は、２つのトランジスタのエミッタ若しくはソース端子を接続した差動対としたものである逓倍発振回路。
【請求項１２】
請求項３または１０記載の逓倍発振回路であって、
前記共振用容量は、可変容量ダイオードであり、制御電圧により発振周波数を変化させる逓倍発振回路。
【請求項１３】
請求項１記載の逓倍発振回路であって、
前記共振信号の基本波成分を位相ロック回路用信号として出力する逓倍発振回路。
【請求項１４】
請求項１記載の逓倍発振回路であって、
前記第１の共振信号及び第２の共振信号の基本波成分を位相ロック回路用差動信号として出力する逓倍発振回路。
【請求項１５】
請求項１２記載の逓倍発振回路と、位相ロック回路とを含む局部発振回路を搭載した無線装置であって、
前記逓倍発振回路は、前記共振信号の基本波成分を前記位相ロック回路に供給し、
前記位相ロック回路は、前記可変容量ダイオードの容量を変化させる制御信号を前記逓倍発振回路に供給し、前記共振信号の基本波周波数で動作する無線装置。
【請求項１６】
請求項１５記載の無線装置であって、
前記逓倍発振回路の出力信号の周波数を２以上の整数倍する逓倍回路を備える無線装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯以上の周波数の信号を生成する発振回路に関し、特にプッシュプッシュ型の逓倍発振回路及びこれを搭載した無線装置に関する。
【背景技術】
【０００２】
マイクロ波帯以上の高い周波数の信号を生成する高周波発振器は、基板上に形成したＴＥＭ（Transverse Electromagnetic mode）モードの線路型共振器がよく利用されている。また、高周波発振器は、ＴＥＭモードの線路型共振器と２つの負性抵抗回路とを組み合わせたプッシュプッシュ発振器として知られる逓倍発振構成が用いられている。この発振器については、例えば特許文献１に示されたようなものがある。この文献には従来のプッシュプッシュ発振器の回路構成が開示されている。
【０００３】
図９は、特許文献１に開示された従来のプッシュプッシュ発振器の回路構成を示す。図９に示すプッシュプッシュ発振器は、共振器部３、コルピッツ発振回路等からなる同一かつ対称な２つの発振部を具備した発振器部４より構成される。発振器部４からの２つの出力は互いに１８０度位相が反転しており、電気長の等しい伝送線路を持つ合成回路５により、出力端では基本波及び奇数次高調波成分は相殺され、偶数次高調波成分のみを倍増して出力することができるものとなっている。
【０００４】
また、特許文献１では合成回路において逆相合成する構成が示されており、外部より２つの発振部に同相で入力される雑音成分を出力端で相殺することで低雑音化を実現した構成も示されている。
【０００５】
また、第２の従来技術として特許文献２に示された逓倍発振回路がある。図１０は、特許文献２に開示された３つの発振トランジスタで構成されるトリプルプッシュ型発振回路の構成を示す。この構成では３つの発振トランジスタによる回路は、発振信号が互いに１２０度の位相差で発振し、同相合成回路で各出力を合成することによって基本波の３倍高調波が倍増して出力されるものとなっている。
【０００６】
以上説明した従来の逓倍発振回路（特許文献１）は、２つの発振器を１８０度の位相差を有するように発振させた出力を同相合成することによって、基本波周波数の２倍の発振信号を得ることを可能とするものである。また、特許文献２に記載された逓倍発振回路は、３つの発振器を１２０度の位相差を有するように発振させた出力を同相合成することによって、基本波周波数の３倍の発振信号を得ることを可能とするものである。
【０００７】
【特許文献１】特開平４−１７５００１号公報
【特許文献２】特開２００６−１３５５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般に、従来の無線装置は、マイクロ波帯やミリ波帯といった高い周波数の局部発振信号を生成する場合、高周波数で動作するトランジスタと誘電体共振器とを組み合わせたＤＲＯ（Dielectric Resonant Oscillator）などの回路によって直接所望周波数を発振させる構成が利用される。また、従来の無線装置は、低い周波数で発振する発振器の出力を逓倍器によって周波数変換する構成や、従来技術で説明したプッシュプッシュ逓倍発振回路によって低い基本発振周波数から２倍又は３倍の周波数の信号を得る構成が利用されている。
【０００９】
従来の無線装置は、高い周波数を直接発振させるＤＲＯのような構成の場合、一般に低い周波数の発振器と比較して調整が困難で消費電力が大きくなる。更に、従来の無線装置は、周波数安定度を確保するために、発振器周りの電磁界シールドや温度管理を施す必要がありコストが高くなるという欠点がある。
【００１０】
また、従来の無線装置は、周波数安定度を確保するために位相ロックループ（以下ＰＬＬ）のような制御系を適用しようとしても、位相比較器の動作周波数が発振周波数に比べて低い。このため、従来の無線装置は、プリスケーラとよばれる固定分周回路が必要となり、回路規模及び消費電力が大きくなるという欠点がある。
【００１１】
一方で、ＰＬＬの動作する低い周波数で発振器を構成し、逓倍器によって所望周波数に変換する構成は、ＰＬＬによる安定度の確保が可能であり、発振器の調整が容易であり、低消費電力で実装できるといった利点がある。但し、逓倍数が大きいとスプリアスが増大するため、これを抑圧するフィルタを用いなければならず、回路規模も大きくなるという欠点もある。
【００１２】
これらに対して、背景技術で説明した逓倍発振回路を用いた構成では、ＰＬＬの動作する低い周波数で発振器を構成しながら、２倍又は３倍の高い周波数信号が得られることができる。このため、ＰＬＬの利用が可能で、逓倍数の削減による回路規模やスプリアスの減少といった利点が得られ、上記諸々の欠点を解決した構成となりうる。
【００１３】
しかしながら、前記特許文献１及び２に記載の技術においては、逓倍発振回路が出力する発振出力は基本波の２倍乃至３倍程度であることから、これより高い周波数が必要となる場合には、出力側に逓倍器及びスプリアス抑圧用のフィルタを追加する必要がある。例えば、５ＧＨｚまで動作する市販のＰＬＬ用ＩＣを利用する場合、消費電力の高いプリスケーラを用いない構成では逓倍発振回路の基本波を５ＧＨｚに設定する必要がある。
【００１４】
この時、逓倍発振回路の出力周波数は高々１０から１５ＧＨｚ程度となり、２５ＧＨｚ帯や６０ＧＨｚ帯の無線システムにおける局部発振器への適用を考えると、さらに周波数を逓倍する必要が生じる。このことは先の逓倍器構成で示したのと同様に、逓倍段数が増えることによる回路規模の増加やスプリアス増大によるフィルタの追加といった欠点を生じさせることとなる。
【００１５】
本発明は、このような従来技術の課題を解決するためになされたものであり、マイクロ波帯以上の周波数の信号を生成する発振器において、小さい回路規模と消費電力によって高い周波数信号を生成することが可能な逓倍発振回路及びこれを搭載した無線装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明の逓倍発振回路は、負性抵抗特性を有する負性抵抗部と、前記負性抵抗部に接続され、基本波において互いに逆相の第１と第２の共振信号を出力する共振部と、前記共振部に接続され、前記共振信号の第１の偶数次高調波を抑圧する周波数調整部と、前記共振部に接続され、前記第１と第２の共振信号の同相成分を合成し、前記第１と第２の共振信号の逆相成分を相殺して出力する合成部と、を備え、前記合成部は、前記共振信号の基本波と奇数次高調波を相殺し、前記共振信号の第２の偶数次高調波を出力する。
【００１７】
上記構成によれば、合成部において基本波及び奇数次高調波が相殺されると共に、周波数調整部の作用により第１の偶数次高調波も抑圧される。このため、本発明の逓倍発振回路は、結果として、第１の偶数次高調波よりも、周波数の高い第２の偶数次高調波の周波数信号を主に出力するので、小さい回路規模と消費電力によって、高い周波数信号を生成することができる。また、プッシュプッシュ逓倍発振器の特徴である低位相雑音という特長も備える。また、本発明の逓倍発振回路は、第２の偶数次高調波を取り出すことにより、従来技術と比較して高い周波数信号を取り出せる。このため、本発明の逓倍発振回路は、逓倍数の削減によるスプリアスの抑圧を実現でき、一般に発振器の後段に使用される局部発振用フィルタの要求仕様を緩和して、フィルタをより少ない段数で構成可能とし、回路規模を小さくすることが可能となる。
【００１８】
また、本発明の逓倍発振回路は、前記第１の偶数次高調波が２次高調波であり、前記第２の偶数次高調波が４次高調波である。
【００１９】
上記構成によれば、本発明の逓倍発振回路は、回路規模を増大させること無く、通常出力される基本波の２倍波成分を抑圧して４倍波以上の高調波出力を取り出すことができる。また、本発明の逓倍発振回路は、マイクロ波帯以上の周波数の信号を生成する発振器において、小さい回路規模と消費電力によって高い周波数信号を生成する逓倍発振回路を提供することができる。
【００２０】
また、本発明の逓倍発振回路は、前記周波数調整部が、前記共振部の両端に接続される第１の周波数調整部及び第２の周波数調整部を含み、前記第１の周波数調整部及び第２の周波数調整部が、それぞれ共振用容量と調整インダクタの直列接続で構成され、その一端が前記共振部に接続され、他端が接地されるものである。
【００２１】
上記構成によれば、本発明の逓倍発振回路は、合成部において基本波及び奇数次高調波が相殺されると共に、共振器の両端に設けた共振用容量と調整インダクタとの直列接続による周波数調整部の作用により第１の偶数次高調波も抑圧することができる。このため、本発明の逓倍発振回路は、結果として、第１の偶数次高調波よりも周波数の高い第２の偶数次高調波の周波数信号を主に出力するので、小さい回路規模と消費電力によって、高い周波数信号を生成することができる。また、共振用容量により共振器長を短縮する効果を有する。
【００２２】
また、本発明の逓倍発振回路は、前記負性抵抗部が、前記共振部の両端に接続され、互いに同じ構成の第１の負性抵抗部及び第２の負性抵抗部を含む。
【００２３】
上記構成によれば、共振部の両端のそれぞれに負性抵抗部が接続されることで、各負性抵抗部は１８０度の位相差で発振し、基本波において逆相の発振出力となるが、偶数次の高調波成分は同相となることから、回路規模を増大させること無く、通常出力される基本波の２倍波成分を抑圧して４倍波以上の高調波出力を取り出すことができるので、集積回路化が容易である。
【００２４】
また、本発明の逓倍発振回路は、前記共振部が線路型共振器であってもよく、半波長共振器であってもよい。
【００２５】
また、本発明の逓倍発振回路は、前記共振部が線路型共振器であり、前記調整インダクタが、前記線路型共振器の線路幅より細い線路で構成される。
【００２６】
上記構成によれば、調整インダクタとして幅の細い線路を導入することによって所望の小さな値の調整インダクタを実装することが可能である。
【００２７】
また、本発明の逓倍発振回路は、負性抵抗特性を有する負性抵抗部と、前記負性抵抗部に接続され、中心点が基本波の節となる共振信号を出力する線路型共振器と、前記線路型共振器の両端にそれぞれ接続され、前記共振信号の第１の偶数次高調波を抑圧する第１と第２の周波数調整部と、を備え、前記線路型共振器の中心点から、前記第１の偶数次高調波より周波数の高い第２の偶数次高調波を出力するものである。
【００２８】
上記構成によれば、逓倍発振回路の発振状態において、線路型共振器の両端の信号は、基本波の発振周波数において互いに１８０度の位相差で振動しており、中心点では節となって出力レベルが得られない。また、奇数次高調波も同様に節となり出力されない。一方、偶数次高調波に対しては中心点では振動の腹となり、大きな出力レベルを得ることができるが、第１の偶数次高調波は第１と第２の周波数調整部で抑圧されるため、第１の偶数次高調波より周波数の高い第２の偶数次高調波を取り出すことができる。結果として合成器を用いることなく第２の偶数次高調波を発振出力として得ることができ、逓倍発振回路を小型に構成することが可能となる。
【００２９】
また、本発明は、負性抵抗特性を有する負性抵抗部と、前記負性抵抗部に接続され、基本波において互いに逆相の第１の共振信号及び第２の共振信号を出力する共振部と、前記共振部に接続され、前記共振信号の第１の偶数次高調波を抑圧する周波数調整部と、前記負性抵抗部に接続され、前記第１の共振信号及び第２の共振信号の同相成分を合成し、前記第１の共振信号及び第２の共振信号の逆相成分を相殺して出力する合成部と、を備え、前記合成部は、前記共振信号の基本波と奇数次高調波を相殺し、前記共振信号の第２の偶数次高調波を出力する。
【００３０】
上記構成によれば、本発明の逓倍発振回路は、合成部を負性抵抗部に接続した構成によっても、基本波及び奇数次高調波が相殺されると共に、共振部に設けた周波数調整部の作用によって、第１の偶数次高調波も抑圧することができる。このため、本発明の逓倍発振回路は、結果として、第１の偶数次高調波より周波数の高い第２の偶数次高調波の周波数信号を生成する逓倍発振回路を構成することができ、実装時のレイアウトのしやすさなどを考慮して合成部を配することが可能である。
【００３１】
また、本発明の逓倍発振回路は、前記周波数調整部が、共振用容量と調整インダクタとの直列接続で構成され、前記共振部の両端間に接続される。
【００３２】
上記構成によれば、本発明の逓倍発振回路は、周波数調整部を共振部の両端間に設けた構成によって、接地の影響を受けにくい回路構成とすることができる。また、本発明の逓倍発振回路は、基本波及び奇数次高調波が抑圧されると共に、共振部に設けた周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、本発明の逓倍発振回路は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を構成することが可能となる。
【００３３】
また、本発明の逓倍発振回路は、前記負性抵抗部が、２つのトランジスタのエミッタ若しくはソース端子を接続した差動対としたものである。
【００３４】
上記構成によれば、ドランジスタに適切なバイアスを与えることにより、交差帰還型回路の２つのドレイン端子間には負性抵抗成分が生じ、この端子間に共振部を接続することにより発振器として動作する。シリコン基板上の集積回路など、接地の強化が困難な基板に回路形成するような場合には、接地の影響を受けにくいペアトランジスタを用いた差動型の負性抵抗回路構成が有効である。
【００３５】
また、本発明の逓倍発振回路は、前記共振用容量が、可変容量ダイオードであり、制御電圧により発振周波数を変化させるものである。
【００３６】
上記構成によれば、共振用容量を可変容量ダイオードで構成することにより、電圧により発振周波数が変化する電圧制御発振器として構成することが可能である。
【００３７】
また、本発明の逓倍発振回路は、前記共振信号の基本波成分を位相ロック回路用信号として出力するものである。
【００３８】
上記構成によれば、本発明の逓倍発振回路は、周波数を電気信号によって制御可能として位相ロック回路と組み合わせることにより、周波数シンセサイザ構成による局部発振回路が構成できる。このため、本発明の逓倍発振回路は、位相ロック回路によって安定かつ調整可能に逓倍発振回路を構成することが可能となる。
【００３９】
また、本発明の逓倍発振回路は、前記第１の共振信号及び第２の共振信号の基本波成分を位相ロック回路用差動信号として出力するものである。
【００４０】
上記構成によれば、第１の共振信号及び第２の共振信号の基本波成分を位相ロック回路用差動信号とすることによる、高安定な位相ロック回路を構成することができる。
【００４１】
また、本発明の無線装置は、上記の逓倍発振回路と、位相ロック回路とを含む局部発振回路を搭載した無線装置であって、前記逓倍発振回路が、前記共振信号の基本波成分を前記位相ロック回路に供給し、前記位相ロック回路が、前記可変容量ダイオードの容量を変化させる制御信号を前記逓倍発振回路に供給し、前記共振信号の基本波周波数で動作するものである。
【００４２】
上記構成によれば、本発明の無線装置は、高い周波数の局部発振信号を得ようとする場合に、従来と比較して低い周波数で位相ロック回路を動作させることができる。このため、本発明の無線装置は、一般に消費電力の大きくなるプリスケーラを使用しなくても良く、回路規模と消費電力を小さくすることが可能となる。特に２０ＧＨｚ帯以上の周波数帯域を利用する無線システムに使用される無線装置を、小型かつ低消費電力にでき、有用である。
【００４３】
また、本発明の無線装置は、前記逓倍発振回路の出力信号の周波数を２以上の整数倍する逓倍回路を備える。
【００４４】
上記構成によれば、本発明の無線装置は、逓倍発振回路は位相ロック回路の動作周波数を基本波として、例えば、その４倍の周波数を出力可能である。このため、本発明の無線装置は、従来の２倍波を出力するプッシュプッシュ発振器と比較して逓倍回路の逓倍数を半分にすることができ、その分回路規模と消費電力を小さくすることが可能である。したがって、本発明の発振器を集積化した場合に、回路規模低減やフィルタ削減効果によってチップ面積を小さくできることから、無線装置を低コストに実現することが可能となる。
【発明の効果】
【００４５】
本発明によれば、マイクロ波帯以上の周波数の信号を生成する発振器において、小さい回路規模と消費電力によって高い周波数信号を生成することが可能な逓倍発振回路を提供することができる。具体的には、プッシュプッシュ逓倍発振回路構成において、回路規模を増大させること無く、通常出力される基本波の２倍波成分を抑圧して４倍波以上の高調波出力を取り出すことのできる逓倍発振回路を得ることができる。
【発明を実施するための最良の形態】
【００４６】
以下に本発明の逓倍発振回路の実施形態について説明する。なお、以下の実施形態において、同一の構成には同一の符号を付し、その説明は重複するので省略する。
【００４７】
（第１の実施形態）
図１は本発明の第１の実施形態に係る逓倍発振回路の構成を示すブロック図である。図１に示すように、第１の実施形態に係る逓倍発振回路は、負性抵抗部１０〜１１、共振部２０、合成部３０、周波数調整部４０、出力端子１００を備える。
【００４８】
負性抵抗部１０〜１１は、発振器において使用素子や共振器のエネルギー損失を補う負性抵抗を生成する回路、つまり、負性抵抗特性を有する回路であり、バイポーラやＦＥＴのトランジスタを用いて構成される。負性抵抗部１０と１１は同じ構成を有しており、バイアス条件も同一である。具体回路構成としてはコルピッツ型やハートレー型といった一般に公知の回路構成が用いられることから詳細説明は省略する。
【００４９】
共振部２０は、負性抵抗部１０〜１１と接続され、基本波発振周波数が所望値となるように該共振部２０の共振周波数が調整される。共振部２０には一般にＴＥＭモードの線路型共振器がよく利用され、共振器の線路長により共振周波数が変化するため、該線路長によって発振周波数の調整がなされる。
【００５０】
共振器２０の長さは概ね共振周波数における電気長が半波長となるように調整され、この線路共振器の両端に負性抵抗部１０及び１１を接続することでプッシュプッシュ逓倍発振回路のコア部分が構成される。このとき負性抵抗部１０と１１は１８０度の位相差で発振し、共振器の両端から取り出した図１の信号Ａ及び信号Ｂは、基本波において逆相の発振出力となる。
【００５１】
合成部３０は、共振部２０に接続され、共振部２０から取り出した互いに逆相の信号Ａ及び信号Ｂを同相合成して出力端子１００に出力するものである。基本波において信号Ａと信号Ｂの位相差は１８０度であり、合成により相殺されるため出力端子１００には基本波成分は現れない。
【００５２】
一方、信号Ａと信号Ｂにおける偶数次の高調波成分は同相となることから、増強されて合成部３０の出力端１００に現れる。合成部３０は、同じ長さを有する線路を介して接続した構成や、ウイルキンソン型電力合成部といった構成で実装される。
【００５３】
周波数調整部４０は、共振部２０に接続され、発振器が出力する基本波及び高調波の出力レベルを変化させる作用を有するものである。周波数調整部４０は基本波の２倍の周波数において低いインピーダンスとなるような回路で実装され、出力端子１００における２倍高調波の出力レベルを抑圧する作用を有する。
【００５４】
同時に、４倍の偶高調波に対しては低インピーダンスとならないように調整され、一般には低次の高調波のほうが高い出力レベルを得られることから、結果として基本波の４倍の周波数信号が最も高いレベルで出力端子１００に出力される。
【００５５】
以上のように、第１の実施形態によれば、逓倍発振回路は、出力端子１００において基本波及び奇数次高調波が抑圧することができる。更に、逓倍発振回路は、周波数調整部４０の作用により２倍高調波レベルも抑圧することができる。結果として、第１の実施形態は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を得ることができる。
【００５６】
よって、４倍波の周波数信号を得るために従来用いてきた基本波の４逓倍回路や２倍波の２逓倍回路が不要となり、回路規模及び消費電力の小さい発振回路が実現できる。また、プッシュプッシュ逓倍発振器の特徴である低位相雑音という特長も備える。
【００５７】
（第２の実施形態）
図２は本発明の第２の実施形態に係る逓倍発振回路の構成を示すブロック図である。図２に示した第２の実施形態に係る逓倍発振回路は、図１の構成における周波数調整部を２つ備える。
【００５８】
共振部２０は、基本波で共振する線路型の半波長共振器となっており、両端が各々、負性抵抗部１０及び１１と接続されるとともに、周波数調整部４１及び４２とも接続されている。
【００５９】
周波数調整部４１は、共振用容量５１及び調整インダクタ６１の直列接続で構成されており、一端が共振部２０に接続され、他端が接地されている。同様に周波数調整部４２は、共振用容量５２及び調整インダクタ６２の直列接続で構成されており、一端が共振部２０に接続され、他端が接地されている。
【００６０】
共振用容量５１と５２は、同じ容量値を有しており、該容量値によって発振周波数が調整されるとともに、共振部２０の共振器長を短縮する効果を有する。また、共振用容量５１，５２に可変容量ダイオードを用いることで、電圧により発振周波数が変化する電圧制御発振器として構成することも可能となる。
【００６１】
調整インダクタ６１と６２は、同じインダクタ値を有しており、周波数調整部４１，４２の機能である２次高調波のレベルを抑圧調整する機能を有する。
【００６２】
図３に調整インダクタの値による出力端での２倍波及び４倍波の出力レベル変化の一例を示す。基本波周波数がおよそ７．５ＧＨｚの条件で、共振用容量値を１．２ｐＦとして共振器長を半波長より短縮した条件下で、調整インダクタ値を５０ｐＨから３１０ｐＨ程度まで変化させた場合の２倍波及び４倍波の出力レベルを示している。
【００６３】
特にインダクタ値を１００ｐＨ近傍とした場合、２倍波である１５ＧＨｚに対して周波数調整部のインピーダンスが低くなり、２倍波レベルのみが抑圧される。４倍波レベルが高くなるのは調整インダクタ値が８０ｐＨ近傍であるため、この値に設定した場合の本実施形態の発振器の出力スペクトラムを図４に示す。
【００６４】
図４において、（ａ）は共振用容量のみ（図２の構成から調整インダクタ６１，６２を除いた構成）とした場合、（ｂ）は共振用容量に調整インダクタ８０ｐＨを付加した（図２の構成）場合のスペクトラムをそれぞれ示している。従来構成のプッシュプッシュ逓倍発振回路やその共振器に共振用容量を付加した構成では、図４（ａ）の様に、基本波及び奇数次高調波が相殺作用によって抑圧され、偶高調波の発振信号が出力され、そのレベルは低次高調波ほど高くなる。これに対して本実施形態の逓倍発振回路では、調整インダクタを用いた周波数調整部の作用によって、２倍波レベルが抑圧されて４倍波レベルが強められた発振信号が出力される。
【００６５】
図５に、周波数調整部の具現化の一例を示す。図５は本実施形態の逓倍発振回路の共振部及び周波数調整部のみを図示したものである。共振部２０は線路型の半波長共振器であり、調整インダクタ６１（６２）と共振用容量５１（５２）の直列接続からなる周波数調整部（図２の４１（４２））が、前記共振部２０（半波長共振器）の両端に接続されている。
【００６６】
共振用容量５１及び５２は、共振部２０の共振器長を短縮する作用をするものである。共振用容量５１及び５２は、ＰＣＢ（Poly Chlorinated Biphenyl：ポリ塩化ビフェニル）上に実装したチップコンデンサやＭＭＩＣ（Monolithic Microwave Integrated. Circuits：モノリシック・マイクロ波集積回路）上のＭＩＭキャパシタ構造などによって形成される。図５中にはＭＩＭキャパシタのイメージを図示している。
【００６７】
調整インダクタ６１及び６２は、２倍波出力を抑圧する作用をするものである。調整インダクタ６１及び６２は、共振器長の短縮効果を得る程度の大きさの共振用容量を付加する。このため、調整インダクタ６１及び６２のインダクタ値は、チップ部品では提供されない程度の小さな値となることがある。この様な場合には、図５中に示したように、幅の細い線路を導入することによって、所望の小さな値の調整インダクタを実装することが可能である。
【００６８】
以上のように、第２の実施形態によれば、逓倍発振回路は、出力端子１００において基本波及び奇数次高調波が抑圧することができる。更に、逓倍発振回路は、共振器の両端に設けた共振用容量と調整インダクタの直列接続による周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、第２の実施形態は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を得ることができる。
【００６９】
（第３の実施形態）
図６は本発明の第３の実施形態に係る逓倍発振回路の構成を示すブロック図である。図６に示した第３の実施形態に係る逓倍発振回路は、図１の構成における周波数調整部を２つ備えるとともに、合成部３０が除かれ、共振部２０と出力端子１００とが直接接続された構成となっている。
【００７０】
共振部２０は、基本波で共振する線路型の半波長共振器となっており、両端が各々、負性抵抗部１０及び１１と接続されるとともに、周波数調整部４１及び４２とも接続されている。出力端子１００は前記半波長共振器の中心点に接続される。
【００７１】
本逓倍発振回路の発振状態では、前記半波長共振器の両端の信号Ａと信号Ｂは基本波の発振周波数において１８０度の位相差で振動しており、前記中心点では節となって出力レベルが得られない。奇数次高調波に対しても同様に節となり出力されない。
【００７２】
一方、偶数次高調波に対しては前記中心点では振動の腹となり、増強された大きな出力レベルを得ることができる。結果として合成部を用いることなく、偶数次高調波を発振出力として得ることが可能となる。
【００７３】
以上のように、第３の実施形態によれば、逓倍発振回路は、出力端子１００を共振部２０の半波長共振器の中心点に接続した構成によって、基本波及び奇数次高調波が抑圧することができる。更に、逓倍発振回路は、共振器の両端に設けた周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、第３の実施形態は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を、合成部を用いることなく小型に構成することが可能となる。
【００７４】
（第４の実施形態）
図７は本発明の第４の実施形態に係る逓倍発振回路の構成を示すブロック図である。図７に示した第４の実施形態に係る逓倍発振回路は、図１の構成における合成部３０を、共振部２０ではなく負性抵抗部１０及び１１と接続した構成になっている。
【００７５】
負性抵抗部１０及び１１は、共振部２０と接続されるとともに合成部３０とも接続される。負性抵抗部１０及び１１は同一構成の回路で構成されており、負性抵抗部１０と１１の回路の同じ箇所から取り出した発振信号は、基本波において位相差１８０度の逆相関係となる。
【００７６】
よって、負性抵抗部１０と１１の回路で共振部２０と接続する箇所とは別の同じ箇所より取り出して信号Ｃ及び信号Ｄを得て、前記信号Ｃ及びＤを合成部３０によって同相合成する構成によっても、第１の実施形態と同様の効果が得られる。よって、実装時のレイアウトのしやすさなどを考慮して図７の様に合成部を配することも可能である。
【００７７】
以上のように、第４の実施形態によれば、逓倍発振回路は、合成部３０を負性抵抗部１０及び１１に接続した構成によっても、基本波及び奇数次高調波が抑圧することができる。更に、逓倍発振回路は、共振部に設けた周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、第４の実施形態は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を構成することが可能となる。
【００７８】
（第５の実施形態）
図８は本発明の第５の実施形態に係る局部発振回路の構成を示すブロック図である。図８に示した第５の実施形態に係る局部発振回路は、本発明の逓倍発振回路８０に位相ロック回路２００と逓倍回路３００を接続し、出力端子１１０を逓倍回路３００に接続した構成になっている。
【００７９】
逓倍発振回路８０は、第１から第４の実施形態で説明した逓倍発振回路であり、発振出力として基本波の４倍の周波数信号を信号Ｅとして出力する。
【００８０】
また、逓倍発振回路８０は、入力される信号Ｇによって発振周波数が変化する電圧制御発振器となるように構成される。これは、逓倍発振回路８０内に可変リアクタンス素子を付加することで構成される。例えば逓倍発振回路８０内に可変容量ダイオードを接続して、前記可変容量ダイオードのバイアスを前記信号Ｇによって変えるようにすれば構成できる。
【００８１】
この場合、可変容量ダイオードの接続箇所として、例えば図２に示した共振用容量５１や５２を可変容量ダイオードに置き換えることで実現できる。また、該共振用容量と並列に可変容量ダイオードを加えて設けるなどの構成によっても実現可能である。もちろん、負性抵抗部や共振部に可変容量ダイオードを加えて設けても電圧制御発振器は実現可能である。
【００８２】
また、逓倍発振回路８０は、基本波周波数の信号Ｆを出力するように構成される。第１から第４の実施形態における出力端子１００からは基本波の出力レベルが得られないため、合成部によって合成される前の信号が抜き出されて信号Ｆとされる。
【００８３】
例えば、図２における信号Ａまたは信号Ｂを抜き出す構成によって信号Ｆとすることができる。また、図７における信号Ｃまたは信号Ｄを抜き出す構成によって信号Ｆとすることができる。また、前記信号Ａと前記信号Ｂを両方抜き出して差動の基本波信号Ｆとしたり、前記信号Ｃと前記信号Ｄを両方抜き出して差動の基本波信号Ｆとしたりすることも可能である。
【００８４】
位相ロック回路２００は、ＰＬＬを構成する部品のうち、発振器以外の部分を備えた構成であり、基準発振源、位相比較器、分周器、チャージポンプ、ループフィルタといった一般のＰＬＬを構成する要素を含んだものである。位相ロック回路２００は、逓倍発振回路８０の発振周波数を制御する信号Ｇを出力する。位相ロック回路２００と逓倍発振回路８０のループ構成によるＰＬＬは、基本波周波数で動作する。位相ロック回路２００内の分周器を可変とすることで、周波数シンセサイザを構成することも可能である。
【００８５】
逓倍回路３００は、逓倍発振回路８０の出力する基本波の４倍の周波数信号Ｅを、さらに２倍以上の周波数に変換する回路である。逓倍回路３００は信号Ｅの周波数の２以上の整数倍の周波数信号Ｈを生成して出力端子１１０に出力する。
【００８６】
本実施形態の局部発振回路では、出力端子１１０において高い周波数の局部発振信号を得ようとする場合に、逓倍発振回路８０の作用によって、従来と比較して低い周波数でＰＬＬを動作させることができ、かつ低い逓倍数で実現することが可能となる。
【００８７】
すなわち、逓倍発振回路８０は、ＰＬＬの動作周波数を基本波として、その４倍の周波数を出力可能である。このため、逓倍発振回路８０は、従来の２倍波を出力するプッシュプッシュ発振器と比較して、逓倍回路３００の逓倍数を半分にすることができ、その分回路規模と消費電力を小さくすることが可能である。ＰＬＬの動作周波数は低くできることから、一般に消費電力の大きくなるプリスケーラを使用しなくても良く、この点でも回路規模と消費電力を小さくすることが可能となる。
【００８８】
なお、逓倍発振回路８０の基本波がＰＬＬの動作可能周波数であり、逓倍発振回路８０の４倍波が局部発振回路で得たい周波数である場合には、逓倍回路３００は不要となる。
【００８９】
以上のように、第５の実施形態によれば、本発明の逓倍発振回路の周波数を電気信号によって制御可能とした位相ロック回路２００と組み合わせることにより、周波数シンセサイザ構成による局部発振回路が構成できる。更に、第５の実施形態によれば、逓倍発振回路８０の出力に逓倍回路３００を接続することで、従来よりも小さい回路規模及び少ない消費電力であっても、高い周波数の局部発振信号をＰＬＬによって安定かつ調整可能に構成することができる。
【００９０】
（第６の実施形態）
図１１Ａは、本発明の第６の実施形態に係る逓倍発振回路の構成を示すブロック図である。図１１Ａに示した第６の実施形態に係る逓倍発振回路は、図１の構成における負性抵抗部１０および１１を、交差帰還型のペアトランジスタで構成したものになっている。
【００９１】
本実施形態において、負性抵抗部１０は、２つの電界効果トランジスタ（ＦＥＴ）のソースを結合したトランジスタペアの一方のゲート端子を、他方のドレイン端子に接続した交差帰還型回路で構成されている。逓倍発振回路は、ドランジスタに適切なバイアスを与えることにより、交差帰還型回路の２つのドレイン端子間には負性抵抗成分が生じ、このドレイン端子間に共振部２０を接続することにより、発振器として動作する。
【００９２】
シリコン基板上の集積回路など、接地の強化が困難な基板に回路形成するような場合には、接地の影響を受けにくい本構成のようなペアトランジスタを用いた差動型の負性抵抗回路構成が有効である。
【００９３】
負性抵抗部１０の交差型帰還の方法については、ドレインとゲートの間の接続方法として、図示したような直接接続する方法や、容量やエミッタフォロワを介して接続するなどの方法があり、負性抵抗が得られればこれらのどの方法を用いてもよい。
【００９４】
本実施形態では、周波数調整部４０は、負性抵抗部１０の２つの出力である信号Ａと信号Ｂの間に接続された構成となっている。２倍波に対して低インピーダンスとなるような回路を接続することにより、２倍波の抑圧効果が得られる。
【００９５】
この様な回路には例えば直列共振回路がある。図１１Ａでは、周波数調整部４０をドレイン端子間に接続した構成を説明したが、これまでに説明したような各端子からシャント接続した周波数調整部を設けても動作は可能である。
また、図１１Ｂの様に、差動の発振信号である信号Ａ及び信号Ｂが出力される端子の各々に、周波数調整部４０及び４１を付加する構成としても良い。
【００９６】
共振部２０や合成部３０の働きは、これまでの実施の形態と同じである。図１１Ａ、図１１Ｂの構成により、信号Ａと信号Ｂは基本波において位相差１８０度の逆相関係となって発振する。信号Ｃと信号Ｄの関係も同様となる。
【００９７】
図１１Ａ、図１１Ｂに示す本実施形態の逓倍発振器は、この信号Ｃと信号Ｄを合成部３０によって合成する。逓倍発振回路は、基本波を含む奇数次高調波を逆相加算により打ち消して、更に、偶数次高調波を同相加算して強めることにより、逓倍発振器として動作する。さらに、図１１Ａ、図１１Ｂに示す本実施形態の逓倍発振器は、周波数調整部４０や４１によって、低次の偶高調波である２倍波のみを抑圧する効果が得られ、主として４倍波出力が可能な逓倍発振器とすることができる。
【００９８】
以上のように、第６の実施形態によれば、逓倍発振回路は、負性抵抗部１０にトランジスタペアを用いる構成であり、更に、周波数調整部４０を前記トランジスタペアの出力端子間に設けた構成である。このため、逓倍発振回路は、接地の影響を受けにくい回路構成とすることができる。また、第６の実施形態によれば、逓倍発振回路は、基本波及び奇数次高調波が抑圧することができる。更に、逓倍発振回路は、共振部に設けた周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、逓倍発振回路は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を構成することが可能となる。本構成は、接地の影響を受けにくいという利点があることから、特にシリコン基板上の集積回路に親和性のある構成となっている。
【００９９】
なお、トランジスタにＦＥＴをバイポーラトランジスタとして、ゲートをベースにし、ドレインをコレクタとし、ソースをエミッタとして置き換えた構成でも同様の効果を得ることができる。
【０１００】
（第７の実施形態）
図１２は、本発明の第７の実施形態に係る逓倍発振回路の構成を示すブロック図である。図１２に示した第７の実施形態に係る逓倍発振回路は、図６の構成において、２つの周波数調整部を１つとし、負性抵抗部１０および１１を交差帰還型のペアトランジスタで構成したものになっている。
【０１０１】
本実施形態において、負性抵抗部１０は、第６の実施形態と同様に、２つの電界効果トランジスタ（ＦＥＴ）のソースを結合したトランジスタペアの一方のゲート端子を他方のドレイン端子に接続した交差帰還型回路で構成されている。ドランジスタに適切なバイアスを与えることにより、交差帰還型回路の２つのドレイン端子間には負性抵抗成分が生じ、このドレイン端子間に共振部２０を接続することにより、発振器として動作する。
【０１０２】
シリコン基板上の集積回路など、接地の強化が困難な基板に回路形成するような場合には、接地の影響を受けにくい本構成のようなペアトランジスタを用いた差動型の負性抵抗回路構成が有効である。
【０１０３】
負性抵抗部１０の交差型帰還の方法については、ドレインとゲートの間の接続方法として、図示したような直接接続する方法や、容量やエミッタフォロワを介して接続するなどの方法があり、負性抵抗が得られればこれらのどの方法を用いてもよい。
【０１０４】
本実施形態では、周波数調整部４０は、負性抵抗部１０の２つの出力である信号Ａと信号Ｂの間に接続された構成となっている。２倍波に対して低インピーダンスとなるような回路を接続することにより、２倍波の抑圧効果が得られる。
【０１０５】
本逓倍発振回路の発振状態において、共振部２０の線路型半波長共振器では、両端の信号Ａと信号Ｂとが、基本波の発振周波数において１８０度の位相差で振動しており、出力端子１００が接続される中心点では節となっているため、出力レベルが得られない。奇数次高調波に対しても同様に節となり出力されない。
【０１０６】
一方、偶数次高調波に対しては前記中心点では振動の腹となり、増強された大きな出力レベルを得ることができる。結果として合成部を用いることなく、偶数次高調波を発振出力として得ることが可能となる。
【０１０７】
以上のように、第７の実施形態によれば、逓倍発振回路は、負性抵抗部１０にトランジスタペアを用いる構成であり、更に、周波数調整部を前記トランジスタペアの出力端子間に設けた構成であるため、接地の影響を受けにくい回路構成とすることができる。また、逓倍発振回路は、出力端子１００を共振部２０の半波長共振器の中心点に接続した構成によって、基本波及び奇数次高調波が抑圧することができ、更に、共振器の両端に接続された周波数調整部の作用によって、２倍高調波レベルも抑圧することができる。結果として、逓倍発振回路は、基本波の４倍の偶数次高調波の周波数信号を生成する逓倍発振回路を、合成部を用いることなく、小型に構成することが可能となる。本構成は接地の影響を受けにくいという利点があることから、特にシリコン基板上の集積回路に親和性のある構成となっている。
【０１０８】
なお、トランジスタにＦＥＴをバイポーラトランジスタとして、ゲートをベースにし、ドレインをコレクタとし、ソースをエミッタとして置き換えた構成でも同様の効果を得ることができる。
【０１０９】
なお、これまでの実施の形態では、周波数調整部で２倍波を抑圧して４倍波を得るものとして説明したが、２倍波と４倍波に対する周波数調整部のインピーダンスを低くなるように調整して、２倍波と４倍波を共に抑圧する構成とすることで６倍波を得るなど、より高次の発振周波数出力を得るよう構成することも可能である。
【産業上の利用可能性】
【０１１０】
本発明によれば、主としてマイクロ波帯以上の高い周波数の信号を得ようとする場合において、従来よりも小型、低コスト、低消費電力、低雑音に生成することが可能である。このため、本発明は、マイクロ波帯やミリ波帯を使用した無線装置において、無線周波数信号や装置内の局部発振信号の生成回路等として有用である。特に、マイクロ波帯やミリ波帯を利用して超広帯域通信であるＵＷＢのような高速な無線データ伝送を低消費電力や低コストによって行う装置などに有用である。
【図面の簡単な説明】
【０１１１】
【図１】第１の実施形態に係る逓倍発振回路の構成を示すブロック図
【図２】第２の実施形態に係る逓倍発振回路の構成を示すブロック図
【図３】第２の実施形態に係る逓倍発振回路における調整インダクタのインダクタ値と発振出力レベルの関係の一例を示す図
【図４】第２の実施形態に係る逓倍発振回路における調整インダクタの有無によるスペクトラムの一例を示す図
【図５】第２の実施形態に係る逓倍発振回路における周波数調整部の実装例を示す図
【図６】第３の実施形態に係る逓倍発振回路の構成を示すブロック図
【図７】第４の実施形態に係る逓倍発振回路の構成を示すブロック図
【図８】第５の実施形態に係る逓倍発振回路の構成を示すブロック図
【図９】従来の逓倍発振回路の構成を示す図（１）
【図１０】従来の逓倍発振回路の構成を示す図（２）
【図１１Ａ】第６の実施形態に係る逓倍発振回路の構成を示すブロック図
【図１１Ｂ】第６の実施形態に係る逓倍発振回路の他の構成を示すブロック図
【図１２】第７の実施形態に係る逓倍発振回路の構成を示すブロック図
【符号の説明】
【０１１２】
１０、１１  負性抵抗部
２０  共振部
３０  合成部
４０、４１、４２  周波数調整部
５１、５２  共振用容量
６１、６２  調整インダクタ
８０  逓倍発振回路
１００、１１０  出力端子
２００  位相ロック回路
３００  逓倍回路
【図１】
2008182681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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