【手続補正書】
【提出日】平成21年7月3日(2009.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
伝送媒体を介してドライバによって伝送されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
等化回路の入力部において受信された該データ信号に等化をプログラム可能なように提供する等化回路であって、該等化されたデータ信号は該等化回路の出力部において提供される、等化回路を備え、該等化回路は、
１つ以上のステージであって、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、
該１つ以上のステージのうちの別のステージに提供された第２の周波数制御信号とは異なる第１の周波数制御信号を受信するように、そして、
該第１の周波数制御信号によって識別された該挿入されたゼロの周波数位置を選択するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように選択され、それによって、該伝送媒体によって起こる減衰に対して補償する、ステージと、
入力部および出力部を有するバッファであって、該バッファの入力部は、該等化回路の該出力部に結合され、該バッファに結合された他の回路のインピーダンスを、該等化回路の該出力部インピーダンスから分離し、該バッファの該出力部は該等化回路の該入力部に結合される、バッファと
を備える、レシーバ回路。
【請求項２】
前記１つ以上のステージの各々が、さらに、前記等化回路の該伝達関数における極の周波数位置を制御するように構成される、請求項１に記載のレシーバ回路。
【請求項３】
前記極の前記周波数位置が、前記データ信号における高周波ノイズをフィルタするように選択される、請求項２に記載のレシーバ回路。
【請求項４】
前記１つ以上のステージの各々が、さらに、前記データ信号に、所望される量のＤＣゲインを提供するように構成される、請求項１に記載のレシーバ回路。
【請求項５】
挿入されたゼロの各々の前記周波数位置が選択され、それによって、前記ゲインの傾きが、前記伝送媒体によって起こる前記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、請求項１に記載のレシーバ回路。
【請求項６】
前記１つ以上のステージのステージが直列に結合される、請求項１に記載のレシーバ回路。
【請求項７】
前記１つ以上のステージのステージがカスケード化される、請求項１に記載のレシーバ回路。
【請求項８】
前記データ信号へのＤＣバイアシングと前記伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路をさらに備える、請求項１に記載のレシーバ回路。
【請求項９】
前記他の回路のうちの１つが信号検出回路である、請求項１に記載のレシーバ回路。
【請求項１０】
前記他の回路のうちの１つがオフセット消去回路である、請求項１に記載のレシーバ回路。
【請求項１１】
挿入されたゼロの各々のそれぞれの周波数位置は、ネガティブフィードバックループを用いて、前記等化回路の前記出力部によって少なくとも部分的に選択される、請求項１に記載のレシーバ回路。
【請求項１２】
伝送媒体を介してドライバによって伝送されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
該データ信号に等化をプログラム可能なように提供する等化回路であって、該等化回路は、
１つ以上のステージであって、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、
該１つ以上のステージのうちの別のステージに提供された第２の周波数制御信号とは異なる第１の周波数制御信号を受信するように、そして、
該第１の周波数制御信号によって識別された該挿入されたゼロの周波数位置を選択するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように選択され、それによって、該伝送媒体によって起こる減衰に対して補償する、ステージと、
該データ信号をフルスケールデジタル信号へ変換するために、該等化回路の出力部に結合されるスライサであって、該スライサは、該データ信号からクロックおよびデータ情報を回復するクロックデータリカバリ回路を備える、スライサと
を備える、等化回路
を備える、レシーバ回路。
【請求項１３】
伝送媒体を介して伝送されるデータ信号へ等化を提供する方法であって、該方法は、
複数のステージを等化器に提供することと、
該等化器の該複数のステージのうちの少なくとも１つによって実装された伝達関数に１つ以上のゼロを挿入することと、
該ステージのうちの少なくとも１つにゼロを挿入する周波数範囲を規定することであって、該周波数範囲はオーバーラップし、かつオーバーラップする周波数範囲のうちの任意の１つよりも広い連続的な周波数範囲を共にカバーする、ことと、
該伝送媒体によって起こる減衰に対して補償するのに十分なゲインを提供するために、該ステージのうちの該少なくとも１つにおいて該１つ以上の挿入されたゼロのそれぞれの周波数位置を制御することと、
等化データ信号を生成するために、該ステージのうちの少なくとも１つを用いて、該伝達関数に該データ信号を適用することと
を包含する、方法。
【請求項１４】
前記データ信号に結合される望まれない高周波ノイズをフィルタするために、１つ以上の極の前記それぞれの周波数位置を制御することをさらに包含する、請求項１３に記載の方法。
【請求項１５】
前記伝達関数に所望される量のＤＣゲインを提供することをさらに包含する、請求項１３に記載の方法。
【請求項１６】
フルスケールデジタル信号を生成するために、前記等化されたデータ信号を処理することをさらに包含する、請求項１３に記載の方法。
【請求項１７】
前記１つ以上の挿入されたゼロの前記それぞれの周波数位置を制御することが、ユーザの入力に基づく、請求項１３に記載の方法。
【請求項１８】
前記挿入されたゼロの前記それぞれの周波数位置が選択され、それによって、前記ゲインの傾きが、前記伝送媒体によって起こる前記減衰の傾きの大きさと同一になり、該減衰の傾きの符号と反対になる、請求項１３に記載の方法。
【請求項１９】
前記挿入されたゼロの前記それぞれの周波数位置は、ネガティブフィードバックループを用いて、少なくとも部分的に制御される、請求項１３に記載の方法。
【請求項２０】
少なくとも１つのステージは、他のステージとは独立して、前記挿入されたゼロの前記周波数位置を制御する、請求項１に記載のレシーバ回路。
【請求項２１】
少なくとも１つのステージは、前記ゼロを挿入し、そして該挿入されたゼロの前記周波数位置を制御するように、構成可能であり、かつプログラム可能なように制御される、請求項１に記載のレシーバ回路。
【請求項２２】
少なくとも１つのステージは、他のステージとは独立して、前記挿入されたゼロの前記周波数位置を制御する、請求項１２に記載のレシーバ回路。
【請求項２３】
少なくとも１つのステージは、前記ゼロを挿入し、そして該挿入されたゼロの前記周波数位置を制御するように、構成可能であり、かつプログラム可能なように制御される、請求項１２に記載のレシーバ回路。
【請求項２４】
伝送媒体を介して、等化回路の入力部において受信されたデータ信号に、等化を提供する等化回路であって、該等化回路は、
ステージであって、
該等化回路の伝達関数にゼロを挿入するように、
別のステージに提供される第２の周波数制御信号とは異なる第２の周波数制御信号を受信するように、そして、
該第１の周波数制御信号によって識別された挿入された該ゼロの周波数位置を選択して、それによって、該伝送媒体によって起こる減衰を補償するように構成される、ステージと、
入力部および出力部を有するバッファであって、該入力部は、該等化回路の該出力部に結合され、該バッファに結合された他の回路のインピーダンスを、該等化回路の該出力部インピーダンスから分離し、該バッファの該出力部は該等化回路の該入力部に結合される、バッファと
を備える、等化回路。
【請求項２５】
伝送媒体を介して受信されたデータ信号に等化を提供する等化回路であって、該等化回路は、
ステージであって、
該等化回路の伝達関数にゼロを挿入するように、
別のステージに提供された第２の周波数制御信号とは異なる第１の周波数制御信号を受信するように、そして、
該第１の周波数制御信号によって識別された該挿入されたゼロの周波数位置を選択して、該伝送媒体によって起こる減衰に対して補償するように構成される、ステージと、
該データ信号をフルスケールデジタル信号へ変換するために、該等化回路の出力部に結合されるスライサであって、該スライサは、該データ信号からクロックおよびデータ情報を回復するクロックデータリカバリ回路を備える、スライサと
を備える、等化回路。
【請求項２６】
別のステージに提供された第２の周波数制御信号とは異なる第１の周波数制御信号を、ステージの少なくとも１つのよって受信することをさらに包含し、前記１つ以上の挿入されたゼロのそれぞれの周波数位置を制御することは、該第１の周波数制御信号によって識別された該１つ以上の挿入されたゼロの周波数位置を選択することを包含する、請求項１３に記載の方法。
【請求項２７】
伝送媒体を介してドライバによって伝送されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
該等化回路の入力部において受信された該データ信号に等化をプログラム可能なように提供する等化回路であって、該等化されたデータ信号は該等化回路の出力部において提供される、等化回路を備え、該等化回路は、
１つ以上のステージであって、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、
該挿入されたゼロの周波数位置を制御するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように制御され、それによって、該伝送媒体によって起こる減衰に対して補償する、ステージと、
入力部および出力部を有するバッファであって、該バッファの入力部は、該等化回路の該出力部に結合され、該バッファに結合された他の回路のインピーダンスを、該等化回路の該出力部インピーダンスから分離し、該バッファの該出力部は該等化回路の該入力部に結合される、バッファと、
該データ信号へのＤＣバイアシングと該伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路と
を備える、レシーバ回路。
【請求項２８】
伝送媒体を介してドライバによって伝送されるデータ信号を受信するレシーバ回路であって、該レシーバ回路は、
該データ信号に等化をプログラム可能なように提供する等化回路であって、該等化回路は、
１つ以上のステージであって、各ステージが、
該等化回路の伝達関数にゼロを挿入するように、そして、
該挿入されたゼロの周波数位置を制御するように構成され、
挿入されたゼロの各々の該周波数位置が、該データ信号に十分なゲインを適用するように制御され、それによって、該伝送媒体によって起こる減衰に対して補償する、ステージと、
該データ信号をフルスケールデジタル信号へ変換するために、該等化回路の出力部に結合されるスライサであって、該スライサは、該データ信号からクロックおよびデータ情報を回復するクロックデータリカバリ回路を備える、スライサと、
該データ信号へのＤＣバイアシングと該伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路と
を備える、レシーバ回路。
【請求項２９】
伝送媒体を介して等化回路の入力部において受信されたデータ信号に等化を提供する等化回路であって、該等化されたデータ信号は該等化回路の出力部において提供され、該等化回路は、
該等化回路の伝達関数にゼロを挿入するように構成されたステージであって、
ゼロの周波数位置が、該伝送媒体によって起こる減衰に対して補償する、ステージと、
入力部および出力部を有するバッファであって、該バッファの入力部は、該等化回路の該出力部に結合され、該バッファに結合された他の回路のインピーダンスを、該等化回路の該出力部インピーダンスから分離し、該バッファの該出力部は該等化回路の該入力部に結合される、バッファと、
該データ信号へのＤＣバイアシングと該伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路と
を備える、等化回路。
【請求項３０】
伝送媒体を介して受信されたデータ信号に等化を提供する等化回路であって、該等化回路は、
該等化回路の伝達関数にゼロを挿入するように構成されたステージであって、
ゼロの周波数位置が、該伝送媒体によって起こる減衰に対して補償する、ステージと、
該データ信号をフルスケールデジタル信号へ変換するために、該等化回路の出力部に結合されるスライサであって、該スライサは、該データ信号からクロックおよびデータ情報を回復するクロックデータリカバリ回路を備える、スライサと、
該データ信号へのＤＣバイアシングと該伝送媒体とマッチイングするインピーダンスとを提供するように構成されるバイアス回路と
を備える、等化回路。
【請求項３１】
伝送媒体を介して伝送されたデータ信号に等化を提供する方法であって、該方法は、
該データ信号へのＤＣバイアシングと該伝送媒体とマッチイングするインピーダンスとを適用することと、
等化器に第１および第２のステージを提供することと、
該第１のステージに対して、ゼロを挿入する第１の組の周波数範囲を規定し、該第２のステージに対して、ゼロを挿入する第２の組の周波数範囲を規定することであって、該第１の組の周波数範囲は該第２の組の周波数範囲にオーバーラップし、該第１および第２の組の周波数範囲のうちの任意の１つよりも広い連続的な周波数範囲を共にカバーする、ことと、
該第１のステージにおける１つ以上の挿入されたゼロのそれぞれの周波数位置を制御して、該伝送媒体によって起こされる減衰に対する補償のために十分なゲインを提供することと、
該データ信号を、該第１のステージを用いて、該伝達関数に適用して、等化されたデータ信号を生成することと
を包含する、方法。
【請求項３２】
前記１つ以上のステージのうちの第１のステージは、該第１のステージの所定の周波数範囲内の複数の選択可能な周波数位置のうちの１つにゼロを挿入するように構成され、
前記等化回路は、前記第１の周波数制御信号をデジタル形式で該第１のステージに提供することによって、該ゼロが、該第１のステージの複数の選択可能な周波数のうちの任意の周波数に挿入される周波数位置を選択するように適合された構成可能なデバイスをさらに備える、請求項１に記載のレシーバ回路。
【請求項３３】
前記１つ以上のステージのうちの第１のステージは複数の選択可能な容量性ロード値を含み、該容量性ロードは、前記伝達回路における極の位置を決定し、
前記等化回路は、該容量性ロード制御信号をデジタル形式で該第１のステージに提供することによって、該第１のステージの複数の選択可能な容量性ロード値のうちの任意のロード値の中で、該第１のステージの該容量性ロード値を選択するように適合された構成可能なデバイスをさらに備える、請求項１に記載のレシーバ回路。