【誤訳訂正書】
【提出日】平成21年7月17日(2009.7.17)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】特許請求の範囲
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）の延長されたドレインを製造する方法であって、
第１伝導型の第１エピタキシャル層を第２伝導型の基層の上に形成する工程と、
周囲を完全に第１エピタキシャル層によって囲まれた第２伝導型の第１埋込層を形成すべく前記第１エピタキシャル層に第１ドーパントを打込む工程と、
第１伝導型の第２エピタキシャル層を前記第１エピタキシャル層の上部表面の上に形成する工程と、
周囲を完全に第２エピタキシャル層によって囲まれた第２伝導型の第２埋込層を形成すべく前記第２エピタキシャル層に第２ドーパントを打込む工程と、
を具備し、
さらに、前記第１エピタキシャル層に前記第１ドーパントを打込む工程の前に、前記第１エピタキシャル層の前記上部表面の上に、第１厚さ及び第２厚さを有する第１マスク層を形成することを特徴とする方法。
【請求項２】  前記第１及び第２埋込層は、第１伝導型のＪＦＥＴ伝導チャネルが前記第１埋込層と前記第２埋込層との間に形成されるように、前記第２エピタキシャル層の上部表面に関して垂直方向の異なる深さとなる位置に設けられる請求項１に記載の方法。
【請求項３】  前記第１埋込層は、前記基層の上部表面から離れるよう間隔がおかれている請求項１に記載の方法。
【請求項４】  前記第２埋込層は、前記第２エピタキシャル層の前記上部表面から離れるよう間隔がおかれている請求項１に記載の方法。
【請求項５】  前記第１及び第２ドーパントは同一である請求項１に記載の方法。
【請求項６】  第１伝導型はＮ型であり、第２伝導型はＰ型である請求項１に記載の方法。
【請求項７】  前記第１及び第２埋込層は、実質的に平行となる構成で垂直方向に離れるよう間隔がおかれている請求項１に記載の方法。
【請求項８】  前記第２エピタキシャル層に前記第２ドーパントを打込む工程の前に、前記第２エピタキシャル層の前記上部表面の上に、第１厚さ及び第２厚さを有する第２マスク層を形成する工程を具備する請求項１に記載の方法。
【請求項９】  前記第１エピタキシャル層に前記第１ドーパントを打込む工程は、前記第１エピタキシャル層に１つ以上の付加的な埋込層を製造するために、異なるエネルギで連続的に実行され、
前記１つ以上の付加的な埋込層のそれぞれは、前記第１エピタキシャル層の前記上部表面に関して垂直方向に異なる深さに配置される、請求項１に記載の方法。
【請求項１０】  前記第２エピタキシャル層に前記第２ドーパントを打込む工程は、前記第２エピタキシャル層に１つ以上の付加的な埋込層を製造するために、異なるエネルギで連続的に実行され、
前記１つ以上の付加的な埋込層のそれぞれは、前記第２エピタキシャル層の前記上部表面に関して垂直方向に異なる深さに配置される、請求項１に記載の方法。
【請求項１１】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）の延長されたドレインを製造する方法であって、
第１伝導型の井戸領域を第２伝導型の基層に形成する工程と、
周囲を完全に前記井戸領域によって囲まれた第２伝導型の第１埋込層を形成すべく前記井戸領域に第１ドーパントを打込む工程であって、前記打込みは前記井戸領域に１つ以上の付加的な埋込層を製造するために異なるエネルギで連続的に実行され、前記１つ以上の付加的な埋込層のそれぞれは、前記基層の前記上部表面から垂直方向に異なる深さに配置される工程と、
前記基層の上部表面の上に第１伝導型のエピタキシャル層を形成する工程と、
周囲を完全に前記エピタキシャル層によって囲まれた第２伝導型の第２埋込層を形成すべく前記エピタキシャル層に第２ドーパントを打込む工程と、
を具備することを特徴とする方法。
【請求項１２】  前記第１及び第２埋込層は、第１伝導型のＪＦＥＴ伝導チャネルが前記第１埋込層と前記第２埋込層との間に形成されるように、前記エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられる請求項１１に記載の方法。
【請求項１３】  前記第１埋込層は、前記基層の前記上部表面から離れるよう間隔がおかれている請求項１１に記載の方法。
【請求項１４】  前記第２埋込層は、前記エピタキシャル層の前記上部表面から離れるよう間隔がおかれている請求項１１に記載の方法。
【請求項１５】  前記第１及び第２埋込層は、実質的に平行となる構成で垂直方向に離れるよう間隔がおかれている請求項１１に記載の方法。
【請求項１６】  第１伝導型はＮ型であり、第２伝導型はＰ型である請求項１１に記載の方法。
【請求項１７】  前記エピタキシャル層に前記第２ドーパントを打込む工程は、前記エピタキシャル層に１つ以上の付加的な埋込層を製造するために、異なるエネルギで連続的に実行され、
前記１つ以上の付加的な埋込層のそれぞれは、前記エピタキシャル層の前記上部表面に関して垂直方向に異なる深さに配置される請求項１１に記載の方法。
【請求項１８】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）を製造する方法であって、
第１伝導型を有する第１エピタキシャル層におけるトランジスタの表面及びチャネル方向と平行に延びる領域及びソース領域に対して連続的にイオンを打込む工程を具備し、
各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第１の複数の埋込層を形成しかつ前記ソース領域に第２の複数の埋込層を形成するために、異なるエネルギで実行され、
前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第１の複数のＪＦＥＴ伝導チャネルが前記第１エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記第１エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記第１のエピタキシャル層と接し、
さらに、前記第１エピタキシャル層の前記上部表面の上に第１伝導型の第２エピタキシャル層を形成する工程を具備し、
前記第２エピタキシャル層のトランジスタの表面及びチャネル方向と平行に延びる領域及びソース領域に連続的にイオンを打込む工程を具備し、
各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第３の複数の埋込層を形成しかつ前記ソース領域に第４の複数の埋込層を形成するために、異なるエネルギで実行され、
前記第３の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記第２エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記第２エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記第２のエピタキシャル層と接し、
さらに、誘電体層によって前記第２エピタキシャル層から絶縁されたゲートを形成する工程と、
第２伝導型であり前記誘電体層に接するボディ領域を形成する工程と、
前記ボディ領域に第１伝導型のソース拡散領域を形成する工程と、
前記第２エピタキシャル層に第１伝導型のドレイン拡散領域を形成する工程と、
を具備することを特徴とする方法。
【請求項１９】  前記ソース領域に接続されるソース電極及び前記ドレイン拡散領域に接続されるドレイン電極を形成する工程を具備する請求項１８に記載の方法。
【請求項２０】  前記第１エピタキシャル層の前記ソース領域の部分は、前記ソース領域の前記第２の複数の埋込層が第１の連続したドーピング領域の中に形成されるように、打込みの間前記上部表面で部分的にマスクされる請求項１８に記載の方法。
【請求項２１】  前記第２エピタキシャル層の前記ソース領域の部分は、前記ソース領域の前記第４の複数の埋込層が第２の連続したドーピング領域の中に形成されるように、前記上部表面で部分的にマスクされ、
前記第１及び前記第２の連続したドーピング領域は、１つの連続したドーピング領域を形成するべく接続される、請求項２０に記載の方法。
【請求項２２】  前記第３の複数の埋込層は、前記ボディ領域から離れるよう間隔がおかれる請求項１８に記載の方法。
【請求項２３】  前記第１及び前記第３の複数の埋込層は、前記１つの連続したドーピング領域から離れるよう間隔がおかれる請求項１８に記載の方法。
【請求項２４】  前記ゲートは、トレンチゲート構造を含む請求項１８に記載の方法。
【請求項２５】  前記ゲートは、平坦なゲート構造を含む請求項１８に記載の方法。
【請求項２６】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）を製造する方法であって、
第１伝導型を有する第１エピタキシャル層におけるトランジスタの表面及びチャネル方向と平行に延びる領域に連続的にイオンを打込む工程を具備し、
各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第１の複数の埋込層を形成するために異なるエネルギで実行され、
前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
前記第１伝導型の対応する第１の複数のＪＦＥＴ伝導チャネルが前記第１エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記第１エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記第１のエピタキシャル層と接し、
さらに、前記第１エピタキシャル層の前記上部表面の上に第１伝導型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層におけるトランジスタの表面及びチャネル方向と平行に延びる領域に連続的にイオンを打込む工程と、を具備し、
各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第２の複数の埋込層を形成すべく、異なるエネルギで実行され、
前記第２の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記第２エピタキシャル層における前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記第２エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記第２のエピタキシャル層と接し、
さらに、誘電体層によって前記第２エピタキシャル層から絶縁されたゲートを形成する工程と、
前記誘電体層に接する第２伝導型のボディ領域を形成する工程と、
前記ボディ領域に第１伝導型のソース拡散領域を形成する工程と、
前記第２エピタキシャル層に第２伝導型のドレイン拡散領域を形成する工程と、
を具備することを特徴とする方法。
【請求項２７】  前記ソース拡散領域に接続されるソース電極及び前記ドレイン拡散領域に接続されるドレイン電極を形成する工程を具備する請求項２６に記載の方法。
【請求項２８】  前記ゲートは、トレンチゲート構造を含む請求項２６に記載の方法。
【請求項２９】  前記ゲートは、平坦なゲート構造を含む請求項２６に記載の方法。
【請求項３０】  前記第２の複数の埋込層は、前記ボディ領域から離れるよう間隔がおかれる請求項２６に記載の方法。
【請求項３１】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）の延長されたドレインを製造する方法であって、
第２伝導型の基層の上に第１伝導型の第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層に第１ドーパントを連続的に打込む工程と、を具備し、
各打込みは、第１の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第１の複数のＪＦＥＴ伝導チャネルが前記第１エピタキシャル層に形成されるように、前記第１エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記第２のエピタキシャル層と接し、  さらに、前記第１エピタキシャル層の上部表面の上に第１伝導型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層に第２ドーパントを連続的に打込む工程と、を具備し、
各打込みは、前記第２エピタキシャル層内に第２の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第２の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記第２エピタキシャル層に形成されるように、前記第２エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、その両側が前記第２のエピタキシャル層と接していることを特徴とする方法。
【請求項３２】  前記第１及び第２ドーパントは同一である請求項３１に記載の方法。
【請求項３３】  第１伝導型はＮ型であり、第２伝導型はＰ型である請求項３１に記載の方法。
【請求項３４】  前記第１及び第２の複数の埋込層は、実質的に平行となる構成で垂直方向に離れるよう間隔がおかれている請求項３１に記載の方法。
【請求項３５】  前記第１エピタキシャル層に前記第１ドーパントを打込む工程の前に、第１厚さ及び第２厚さを有する第１マスク層を前記第１エピタキシャル層の前記上部表面の上に形成する工程を具備する請求項３１に記載の方法。
【請求項３６】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）を製造する方法であって、
第２伝導型の基層に第１伝導型の井戸領域を形成する工程と、
前記井戸領域に第１ドーパントを連続的に打込む工程であって、各打込みは、前記井戸領域に第２の伝導型の第１の複数の埋込層を、その周囲を完全に前記井戸領域によって囲まれるように形成すべく異なるエネルギで実行される工程と、
前記基層の上に第１伝導型のエピタキシャル層を形成する工程と、
前記エピタキシャル層のトランジスタの表面及びチャネル方向と平行に延びる領域及びソース領域に第２ドーパントを連続的に打込む工程であって、各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第２の伝導型の第２の複数の埋込層を、その周囲を完全に前記エピタキシャル層によって囲まれるように形成しかつ前記ソース領域に第２の伝導型の第３の複数の埋込層を形成するために、異なるエネルギで実行される工程と、
誘電体層によって前記エピタキシャル層から絶縁されたゲートを形成する工程と、
第１伝導型のソース拡散領域を形成する工程と、
第１伝導型のドレイン拡散領域を形成する工程と、
を具備することを特徴とする方法。
【請求項３７】  第２伝導型のボディ領域を形成する工程を具備し、
前記第２の複数の埋込層は、前記ボディ領域から離れるよう間隔がおかれている請求項３６に記載の方法。
【請求項３８】  前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第１の複数のＪＦＥＴ伝導チャネルが前記井戸領域に形成されるように、前記基層の上部表面に関して垂直方向に異なる深さとなる位置に設けられる、請求項３６に記載の方法。
【請求項３９】  前記第２の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記エピタキシャル層の上部表面に関して垂直方向に異なる深さに配置される、請求項３６に記載の方法。
【請求項４０】  前記ソース拡散領域に接続されるソース電極及び前記ドレイン拡散領域に接続されるドレイン電極を形成する工程を具備する請求項３６に記載の方法。
【請求項４１】  前記エピタキシャル層の前記ソース領域の部分は、前記ソース領域の前記第３の複数の埋込層が連続したドーピング領域の中に形成されるように、打込みの間前記上部表面で部分的にマスクされる請求項３６に記載の方法。
【請求項４２】  前記第１及び第２の複数の埋込層は、前記連続したドーピング領域から離れるよう間隔がおかれている請求項４０に記載の方法。
【請求項４３】  前記ゲートは、トレンチゲート構造を含む請求項３６に記載の方法。
【請求項４４】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）を製造する方法であって、
第２伝導型の基層の上に第１伝導型の井戸領域を形成する工程と、
前記井戸領域にイオンを連続的に打込む工程と、を具備し、
各打込みは、第１の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第１の複数のＪＦＥＴ伝導チャネルが前記井戸領域に形成されるように、前記基層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、その両側が前記井戸領域と接し、
さらに、前記基層の上に第１伝導型のエピタキシャル層を形成する工程と、
前記エピタキシャル層のトランジスタの表面及びチャネル方向と平行に延びる領域にイオンを連続的に打込む工程と、を具備し、
各打込みは、前記トランジスタの表面及びチャネル方向と平行に延びる領域に第２の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第２の複数の埋込層のそれぞれは、第２伝導型であり、第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に形成されるように、前記エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、その両側が前記エピタキシャル層と接し、
さらに、誘電体層によって前記エピタキシャル層から絶縁されたゲートであって、前記エピタキシャル層の前記トランジスタの表面及びチャネル方向と平行に延びる領域に接する前記上部表面の上に延びるゲートを、形成する工程と、
前記ボディ領域に第１伝導型のソース拡散領域を形成する工程と、
前記エピタキシャル層に第１伝導型のドレイン拡散領域を形成する工程と、
を具備することを特徴とする方法。
【請求項４５】  第２伝導型であり、前記誘電体層に接するボディ領域を形成する工程を具備する請求項４４に記載の方法。
【請求項４６】  前記ソース拡散領域に接続されるソース電極及び前記ドレイン拡散領域に接続されるドレイン電極を形成する工程を具備する請求項４４に記載の方法。
【請求項４７】  前記ゲートは、トレンチゲート構造を含む請求項４４に記載の方法。
【請求項４８】  高電圧電界効果トランジスタ（ＨＶＦＥＴ）の延長されたドレインを製造する方法であって、
第２伝導型の基層に第１伝導型の井戸領域を形成する工程と、
前記井戸領域に第１ドーパントを連続的に打込む工程と、を具備し、
各打込みは、前記井戸領域に第１の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第１の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第１複数のＪＦＥＴ伝導チャネルが形成されるように、前記基層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記井戸領域と接し、
さらに、前記基層の前記上部表面の上に第１伝導型のエピタキシャル層を形成する工程と、
前記エピタキシャル層に第２ドーパントイオンを連続的に打込む工程と、を具備し、
各打込みは、前記エピタキシャル層に第２の複数の埋込層を形成すべく異なるエネルギで実行され、
前記第２の複数の埋込層のそれぞれは、第２伝導型であり、
第１伝導型の対応する第２の複数のＪＦＥＴ伝導チャネルが前記エピタキシャル層に形成されるように、前記エピタキシャル層の上部表面に関して垂直方向に異なる深さとなる位置に設けられ、そして、それらの両側が前記エピタキシャル層と接している、ことを特徴とする方法。
【請求項４９】  前記第１及び第２の複数の埋込層は、実質的に平行となる構成で形成される請求項４８に記載の方法。
【請求項５０】  前記第２の複数の埋込層のそれぞれは、前記エピタキシャル層の前記上部表面から離れるよう間隔がおかれている請求項４８に記載の方法。
【請求項５１】  前記第１の複数の埋込層のそれぞれは、前記基層の前記上部表面から離れるよう間隔がおかれている請求項４８に記載の方法。
【請求項５２】  第１伝導型はＮ型であり、第２伝導型はＰ型である請求項４８に記載の方法。
【請求項５３】  前記第１及び第２ドーパントは同一である請求項４８に記載の方法。
【請求項５４】  前記井戸領域に前記第１ドーパントを打込む工程の前に、第１厚さ及び第２厚さを有する第１マスク層を前記基層の前記上部表面の上に形成する工程を具備する請求項４８に記載の方法。