(57)【要約】 【課題】本発明は高開口率構造の液晶表示装置用アレイ基板及びその製造方法に関する。【解決手段】本発明は、基板上に位置して相互に離隔するように位置する第１、第２ゲート配線と；前記第１、第２ゲート配線間で前記第１、第２ゲート配線と平行に位置する共通配線と；前記共通配線を基準に前記第１、第２ゲート配線と交差して第１、第２画素領域を定義するデータ配線と；前記第１ゲート配線及びデータ配線の交差地点及び前記第２ゲート配線及びデータ配線の交差地点に各々形成された第１、第２薄膜トランジスタと；前記第１画素領域で前記第１薄膜トランジスタに連結される第１画素電極と；前記第２画素領域で前記第２薄膜トランジスタに連結される第２画素電極を含み、前記第１、第２画素電極は前記共通配線を基準に対称状であって、前記第１、第２画素電極各々の前記共通配線と隣接した端側部は前記共通配線と重なる液晶表示装置用アレイ基板を提供する。【選択図】図６
2008009360.tif 000002
【特許請求の範囲】
【請求項１】
基板上に位置して、相互に離隔するように位置する第１、第２ゲート配線と；
前記第１、第２ゲート配線間で、前記第１、第２ゲート配線と平行に位置する共通配線と；
前記共通配線を基準に前記第１、第２ゲート配線と交差して第１、第２画素領域を画定するデータ配線と；
前記第１ゲート配線及びデータ配線の交差地点及び前記第２ゲート配線及びデータ配線の交差地点に各々形成された第１、第２薄膜トランジスタと；
前記第１画素領域で前記第１薄膜トランジスタに連結される第１画素電極と；
前記第２画素領域で前記第２薄膜トランジスタに連結される第２画素電極を含み、前記第１、第２画素電極は、前記共通配線を基準に対称状であって、前記第１、第２画素電極各々の前記共通配線と隣接した端側部は、前記共通配線と重なることを特徴とする液晶表示装置用アレイ基板。
【請求項２】
前記第１薄膜トランジスタは、前記第１ゲート配線に連結される第１ゲート電極と、前記第１ゲート配線上に位置する第１半導体層と、前記第１半導体層の上部に位置して、前記第１ゲート電極を基準に相互に離隔して位置する第１ソース電極及び第１ドレイン電極を含み、前記第２薄膜トランジスタは、前記第２ゲート配線に連結される第２ゲート電極と、前記第２ゲート配線の上部に位置する第２半導体層と、前記第２半導体層の上部に位置して、前記第２ゲート電極を基準に相互に離隔して位置する第２ソース電極及び第２ドレイン電極を含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項３】
前記共通配線及び画素電極間に位置する絶縁層をさらに含むことを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項４】
前記絶縁層が介された状態で、前記共通配線及び第１画素電極間の重なる領域が第１ストレージキャパシターを構成して、前記絶縁層が介された状態で、前記共通配線及び第２画素電極間の重なる領域が第２ストレージキャパシターを構成することを特徴とする請求項３に記載の液晶表示装置用アレイ基板。
【請求項５】
前記第１、第２ストレージキャパシターが相互に対応する用量を有することを特徴とする請求項４に記載の液晶表示装置用アレイ基板。
【請求項６】
基板上に位置して、相互に離隔するように位置する第１、第２ゲート配線と、前記第１、第２ゲート配線と各々連結されて、相互に向かい合う第１、第２ゲート電極を形成する段階と；
前記第１、第２ゲート配線間で、前記第１、第２ゲート配線と平行に位置する共通配線を形成する段階と；
前記共通配線を基準に前記第１、第２ゲート配線と交差して第１、第２画素領域を画定するデータ配線と、前記データ配線に連結される第１、第２ソース電極と、前記第１、第２ソース電極から各々離隔して位置する第１、第２ドレイン電極を形成する段階と；前記第１画素領域で前記第１ドレイン電極に連結される第１画素電極と、前記第２画素領域で前記第２ドレイン電極に連結される第２画素電極を形成する段階を含み、前記第１、第２画素電極は、前記共通配線を基準に対称状であって、前記第１、第２画素電極各々の前記共通配線と隣接した端側部は、前記共通配線と重なることを特徴とする液晶表示装置用アレイ基板の製造方法。
【請求項７】
前記第１、第２ゲート配線と前記第１、第２ゲート電極上にゲート絶縁膜を形成する段階をさらに含むことを特徴とする請求項６に記載の液晶表示装置用アレイ基板の製造方法。
【請求項８】
前記共通配線を形成する段階は、前記第１、第２ゲート配線及び前記第１、第２ゲート電極を形成する段階と同時に行われることを特徴とする請求項６に記載の液晶表示装置用アレイ基板の製造方法。
【請求項９】
前記データ配線、前記第１、第２ソース電極と第１、第２ドレイン電極上に保護層を形成する段階をさらに含むことを特徴とする請求項８に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１０】
前記絶縁層が介された状態で、前記共通配線及び第１画素電極間の重なる領域が第１ストレージキャパシターを構成して、前記絶縁層が介された状態で、前記共通配線及び第２画素電極間の重なる領域が第２ストレージキャパシターを構成することを特徴とする請求項９に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１１】
前記保護層を形成する段階は、前記第１、第２ドレイン電極領域を各々露出する第１、第２ドレインコンタクトホールを形成する段階をさらに含むことを特徴とする請求項９に記載の液晶表示装置用アレイ基板の製造方法。
【請求項１２】
前記第１画素電極が前記第１ドレインコンタクトホールを通じて前記第１ドレイン電極に連結されて、前記第２画素電極が前記第２ドレインコンタクトホールを通じて前記第２ドレイン電極に連結されることを特徴とする請求項１１に記載の液晶表示装置用アレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、高開口率構造の液晶表示装置用アレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、液晶の光学的異方性と分極性質を利用して駆動する。すなわち、液晶は、分子構造が細くて長く、配列に方向性を有する光学的異方性と、電場を印加する場合に、分子の配列方向が変化する分極性質を有する。従って、液晶表示装置は、液晶に電圧を印加して、分子配列を任意に調節し、この時、変化される偏光特性を利用して多様な画像を表示する。
【０００３】
また、液晶表示装置は、共通電極が形成されたカラーフィルター基板と画素電極が形成されたアレイ基板と、両基板間に介された液晶層とで構成されて、このような液晶表示装置は、共通電極と画素電極間に生成される垂直電場によって駆動されて、透過率と開口率等の特性が優れる。
【０００４】
アレイ基板の画素電極は、カラーフィルター基板の共通電極と共に液晶キャパシターを構成するが、液晶キャパシターに印加された電圧を次の信号まで維持するために、ストレージキャパシターを液晶キャパシターに連結して使用する。
【０００５】
ストレージキャパシターは、二つの方法で形成されるが、ストレージキャパシター用電極を別に形成して共通電極に連結して使用する方式と、ｎ-１番目のゲート配線の一部をｎ番目の画素のストレージキャパシターのいずれかの電極として使用する方式がある。
前者をストレージオンコモン(storage on common)方式、後者をストレージオンゲート(storage on gate)方式と称する。
【０００６】
ストレージオンゲート方式は、ゲート配線のローレベル(low-level) 電圧をストレージキャパシターの電圧として利用するので、外部の共通配線が不必要である長所があるが、ゲート信号のカップルリング(coupling)による干渉を受ける短所がある。
【０００７】
一方、ストレージオンコモン方式は、ゲート信号に対する干渉がなく、十分なストレージ用量を確保する長所があるが、共通配線を追加に形成して、これによる光漏れによる影響によって開口率が減少する短所がある。
【０００８】
アクティブマトリックス型の液晶表示装置が主に液晶表示装置として利用されるが、アクティブマトリックス型の液晶表示装置は、マトリックスタイプに配置された薄膜トランジスタ及び薄膜トランジスタに連結される画素電極を含む。アクティブマトリックス型の液晶表示装置は、高解像度と動画像の表示に優れていて、研究及び開発されている。  
【０００９】
以下、添付した図を参照して、従来のアクティブマトリックス型の液晶表示装置をて説明する。
【００１０】
図１は、従来によるストレージオンコモン方式の液晶表示装置用アレイ基板の概略的な平面図である。 
図１に示したように、基板１０上に、一方向に多数のゲート配線２０が形成されて、ゲート配線２０と他の一方向に交差され多数の画素領域Ｐを定義する多数のデータ配線３０が形成される。
【００１１】
ゲート配線２０及びデータ配線３０が交差される地点には、薄膜トランジスタＴが各々形成される。
【００１２】
薄膜トランジスタＴに連結されて、画素領域Ｐ別に画素電極６０が各々形成されており、ゲート配線２０と平行に離隔され画素領域を経由して共通配線４０が各々形成される。
【００１３】
図２は、図１のＩＩ領域の画素領域の拡大図である。
図２に示したように、ゲート配線２０に連結されゲート電極２４が形成されており、データ配線３０に連結されソース電極２６が形成され、ソース電極２６と離隔されドレイン電極２８が形成される。この時、ソース電極２６及びドレイン電極２８は、ゲート電極２４を中心に離隔された構造である。また、ゲート電極２４と重なる領域には、アイランドパターン構造の半導体層３２が形成されて、ゲート電極２４、半導体層３２、ソース電極２６及びドレイン電極２８は、薄膜トランジスタＴを構成する。
【００１４】
薄膜トランジスタＴを覆う領域には、保護層(図示せず)が形成されて、保護層には、ドレイン電極２８を一部露出させるドレインコンタクトホール５７が形成されており、ドレインコンタクトホール５７を通じて画素電極６０は、ドレイン電極２８と電気的に連結される。
【００１５】
画素電極６０と共通配線４０間の重畳領域は、ストレージキャパシターＣｓｔを構成する。すなわち、画素電極６０と重なる共通配線４０領域は、第１キャパシター電極、共通配線４０と重なる画素電極６０領域は、第２キャパシター電極を構成して、第１と第２キャパシター電極間に介された絶縁層を含むストレージキャパシターＣｓｔを構成する。
【００１６】
画素電極６０が形成された領域は、開口率と比例関係であるが、ストレージオンコモン方式では、共通配線４０が画素電極６０と重なるように画素領域Ｐ内に位置することによって、その分開口率が減少する。 
【００１７】
図３Ａないし図３Ｃは、従来によるコモン方式の液晶表示装置用アレイ基板を図２のＩＩＩ−ＩＩＩ線に沿って切断して、製造工程順に示した概略的な断面図である。
【００１８】
図３Ａに示したように、基板１０上に、ゲート電極２４及び共通配線４０を形成して、ゲート電極２４及び共通配線４０の上部に、ゲート絶縁膜４５を形成する。 
【００１９】
図３Ｂに示したように、ゲート絶縁膜４５の上部に、ゲート電極２４と重なる位置にアクティブ層３２ａ及びオーミックコンタクト層３２ｂが順に積層される構造の半導体層３２を形成して、半導体層３２の上部には、相互に離隔して位置するソース電極２６及びドレイン電極２８を形成する段階である。 
【００２０】
この段階では、ソース電極２６及びドレイン電極２８間のオーミックコンタクト層３２ｂを除去して、その下部に位置するアクティブ層３２ａを露出させてチャンネルｃｈを形成する段階を含み、ゲート電極２４、半導体層３２、ソース電極２６及びドレイン電極２８は、薄膜トランジスタＴを構成する。 
【００２１】
図３Ｃは、ソース電極２６及びドレイン電極２８の上部に保護層５５を形成して、保護層５５にドレイン電極２８を一部露出させるドレインコンタクトホール５７を形成し、保護層５５の上部の画素領域(図２のＰ)には、ドレインコンタクトホール５７を通じてドレイン電極２８に連結される画素電極６０を形成する段階である。
【００２２】
この段階では、ゲート絶縁膜４５及び保護層５５が介された状態で、相互に重なるように位置する共通配線４０及び画素電極６０領域は、ストレージキャパシターＣｓｔを構成する。すなわち、重なる領域で共通配線４０は、第１キャパシター電極として、画素電極６０は、第２キャパシター電極の役割をして、ストレージオンコモン方式のストレージキャパシターＣｓｔが構成される。
【００２３】
すなわち、共通配線４０は、共通電圧の印加によって電極として利用されて、画素電極６０は、ドレイン電極２８との電気的連結によってまた他の電極として利用される。
【００２４】
図４は、図３のＩＶ領域の拡大図である。
図４に示したように、画素領域Ｐ内で画素電極６０と重なるように共通配線４０を形成して、画素電極Ｐと共通配線４０間の重畳領域をストレージキャパシター(図２のＣｓｔ)として利用するストレージオンコモン方式のストレージキャパシターを備える。 
【００２５】
ところが、共通配線４０に印加される電圧と共通配線４０と重なるように位置する画素電極６０に印加される電圧間に信号歪曲が発生して、共通配線４０と重なるように位置する画素電極６０の上部に位置する液晶の制御が困難であって、共通配線４０の上側と下側の部分である領域ＬＲでは、光漏れを引き起こす問題がある。
この時、ＬＰ部分での光漏れは、液晶表示装置のブラック映像の輝度を増加させて対照比(contrast ratio)が減少する。
【００２６】
また、画素領域Ｐ内に位置する共通配線４０の線幅を縮めて開口率を高めると、共通配線４０の抵抗が増加して電圧降下が発生し、これにより、ストレージ電圧供給が不安定になる問題があるので、共通配線４０の線幅に対する制限によって開口率が減少する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、前述したような問題を解決するために、共通配線と画素電極間の電圧歪曲現象が低下して光漏れ現象が低下しコントラスト特性を向上させて、共通配線の線幅の制限を緩和して共通電圧を安定的に印加することによって画質を向上させて、開口率を高める液晶表示装置用アレイ基板及びその製造方法を提供する。
前記の目的を達成するために、本発明では、二つの画素が１組になって相互に対称的な構造で形成して、二つの画素領域の対称軸に共通配線を形成する。
【課題を解決するための手段】
【００２８】
前述したような目的を達成するために、本発明の第１特徴は、基板上に位置して、相互に離隔するように位置する第１、第２ゲート配線と；前記第１、第２ゲート配線間で、前記第１、第２ゲート配線と平行に位置する共通配線と；前記共通配線を基準に前記第１、第２ゲート配線と交差して第１、第２画素領域を画定するデータ配線と；前記第１ゲート配線及びデータ配線の交差地点及び前記第２ゲート配線及びデータ配線の交差地点に各々形成された第１、第２薄膜トランジスタと；前記第１画素領域で前記第１薄膜トランジスタに連結される第１画素電極と；前記第２画素領域で前記第２薄膜トランジスタに連結される第２画素電極を含み、前記第１、第２画素電極は、前記共通配線を基準に対称状であって、前記第１、第２画素電極各々の前記共通配線と隣接した端側部は、前記共通配線と重なることを特徴とする液晶表示装置用アレイ基板を提供する。
【００２９】
前記第１薄膜トランジスタは、前記第１ゲート配線に連結される第１ゲート電極と、前記第１ゲート配線上に位置する第１半導体層と、前記第１半導体層の上部に位置して、前記第１ゲート電極を基準に相互に離隔して位置する第１ソース電極及び第１ドレイン電極を含み、前記第２薄膜トランジスタは、前記第２ゲート配線に連結される第２ゲート電極と、前記第２ゲート配線の上部に位置する第２半導体層と、前記第２半導体層の上部に位置して、前記第２ゲート電極を基準に相互に離隔して位置する第２ソース電極及び第２ドレイン電極を含む。
【００３０】
前記共通配線及び画素電極間に位置する絶縁層をさらに含み、前記絶縁層が介された状態で、前記共通配線及び第１画素電極間の重なる領域は、第１ストレージキャパシターを構成して、前記絶縁層が介された状態で、前記共通配線及び第２画素電極間の重なる領域は、第２ストレージキャパシターを構成する。また、前記第１、第２ストレージキャパシターは、相互に対応する用量を有する。
【００３１】
本発明の第２特徴は、基板上に位置して、相互に離隔するように位置する第１、第２ゲート配線と、前記第１、第２ゲート配線と各々連結されて、相互に向かい合う第１、第２ゲート電極を形成する段階と；前記第１、第２ゲート配線間で、前記第１、第２ゲート配線と平行に位置する共通配線を形成する段階と；前記共通配線を基準に前記第１、第２ゲート配線と交差して第１、第２画素領域を画定するデータ配線と、前記データ配線に連結される第１、第２ソース電極と、前記第１、第２ソース電極から各々離隔して位置する第１、第２ドレイン電極を形成する段階と；前記第１画素領域で前記第１ドレイン電極に連結される第１画素電極と、前記第２画素領域で前記第２ドレイン電極に連結される第２画素電極を形成する段階を含み、前記第１、第２画素電極は、前記共通配線を基準に対称状であって、前記第１、第２画素電極各々の前記共通配線と隣接した端側部は、前記共通配線と重なることを特徴とする液晶表示装置用アレイ基板の製造方法を提供する。
【００３２】
前記第１、第２ゲート配線と前記第１、第２ゲート電極上にゲート絶縁膜を形成する段階をさらに含み、前記共通配線を形成する段階は、前記第１、第２ゲート配線及び前記第１、第２ゲート電極を形成する段階と同時に行われて、前記データ配線、前記第１、第２ソース電極と第１、第２ドレイン電極上に保護層を形成する段階をさらに含む。
【００３３】
前記絶縁層が介された状態で、前記共通配線及び第１画素電極間の重なる領域は第１ストレージキャパシターを構成して、前記絶縁層が介された状態で、前記共通配線及び第２画素電極間の重なる領域は、第２ストレージキャパシターを構成する。
【００３４】
前記保護層を形成する段階は、前記第１、第２ドレイン電極領域を各々露出する第１、第２ドレインコンタクトホールを形成する段階をさらに含み、前記第１画素電極は、前記第１ドレインコンタクトホールを通じて前記第１ドレイン電極に連結されて、前記第２画素電極は、前記第２ドレインコンタクトホールを通じて前記第２ドレイン電極に連結される。
【００３５】
以下、添付した図を参照して、本発明による望ましい実施例を説明する。
【発明の効果】
【００３６】
本発明は、i)既存の主要画素領域に共通配線を配置した時より共通配線と画素電極間の電圧の歪曲現象が低下して光漏れ現象が低下する。さらに、一つの共通配線を相互に独立的な二つの画素が共有することによって既存の一つの画素領域で共通配線の両側で現われた光漏れ現象がいずれかの一側に現われるので、光漏れ現象が低下する。
【００３７】
ii)共通配線を画素領域間の境界部に配置するによって共通配線の線幅による開口率減少を防いで、共通配線の線幅の制限を緩和して共通電圧を安定的に印加し画質特性が向上する。 
【００３８】
iii)基本的に、共通配線を画素領域間の境界部に配置するによって開口領域の減少が防げる。 
【実施例】
【００３９】
図５は、本発明の一実施例による液晶表示装置用アレイ基板の概略的な平面図であって、図６は、図５のＶＩ領域の二つの画素領域の拡大図であり、図７は、図６のＶＩＩ領域の拡大図である。
【００４０】
図５と図６と図７に示したように、基板１００上に、第１方向に多数のゲート配線１２０が形成されて、第１方向と交差する第２方向に位置して多数のゲート配線１２０と交差する多数のデータ配線１３０が形成される。
【００４１】
多数のゲート配線１２０は、相互に離隔して位置する第１ゲート配線１２０ａ、第２ゲート配線１２０ｂを含み、第１ゲート配線１２０ａから延長され第１ゲート電極１２４ａが形成されて、第２ゲート配線１２０ｂから延長され第２ゲート電極１２４ｂが形成される。この時、第１ゲート電極１２４ａ、第２ゲート配線１２４ｂは、相互に向かい合う対称的な構造で形成される。
【００４２】
第１ゲート電極１２４ａを中心に相互に離隔するように第１ソース電極１２６ａ及び第１ドレイン電極１２８ａが形成されて、第２ゲート電極１２４ａを中心に相互に離隔するように第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂが形成される。この時、第１ソース電極１２６ａ、第２ソース電極１２６ｂは、データ配線１３０から延長される。また、第１ゲート電極１２４ａ、第２ゲート電極１２４ｂと重なる領域には、アイランドパターン構造の第１半導体層１３２、第２半導体層１３４が形成されて、第１ゲート電極１２４ａ、第１半導体層１３２、第１ソース電極１２６ａ、第１ドレイン電極１２８ａは、第１薄膜トランジスタＴ１を構成して、第２ゲート電極１２６ｂ、第２半導体層１３４、第２ソース電極１２６ｂ、第２ドレイン電極１２８ｂは、第２薄膜トランジスタＴ２を構成する。
【００４３】
第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２も第１ゲート電極１２４ａ、第２ゲート電極１２４ｂのように、相互に向かい合う対称的な構造で形成される。
【００４４】
また、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２に連結され第１画素電極１６０ａ、第２画素電極１６０ｂが形成される。図面には示してないが、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２を覆う領域には、保護層(図示せず)が形成され、保護層には、第１ドレイン電極１２８ａ、第２ドレイン電極１２８ｂを露出する第１ドレインコンタクトホール１５７ａ、第２ドレインコンタクトホール１５７ｂが形成されて、第１画素電極１６０ａ、第２画素電極１６０ｂは、第１ドレインコンタクトホール１５７ａ、第２ドレインコンタクトホール１５７ｂを通じて第１ドレイン電極１２８ａ、第２ドレイン電極１２８ｂと各々連結される。 
さらに、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２の対称軸になる第１方向に共通配線１４０が位置する。
【００４５】
本発明の画素領域は、第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂと、第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂ間に位置する共通配線１４０と、第１ゲート配線１２０ａ及び第２ゲート配線１２０ｂ、共通配線１４０、データ配線１３０との交差領域で定義する。
【００４６】
すなわち、共通配線１４０を基準に第１ゲート配線１２０ａとデータ配線１３０間の交差領域は、第１画素領域Ｐ１を構成して、第２ゲート配線１２０ｂとデータ配線１３０間の交差領域は、第２画素領域Ｐ２を構成する。
【００４７】
一方、共通配線１４０と隣接した第１画素電極１６０ａ、第２画素電極１６０ｂの端側部は、相互に重なる。共通配線１４０と重なる第１画素電極１６０ａ、第２画素電極１６０ｂの重畳領域は、図面には示してないが、絶縁体が介された状態で、第１ストレージキャパシターＣｓｔ１、第２ストレージキャパシターＣｓｔ２を構成する。第１ストレージキャパシターＣｓｔ１、第２ストレージキャパシターＣｓｔ２を構成する共通配線１４０領域は、第１キャパシター電極に当たり、第１画素電極１６０ａ、第２画素電極１６０ｂ領域は、第２キャパシター電極に当たる。
【００４８】
本発明は、ストレージコモン方式でストレージキャパシターを構成するにおいて、共通配線が相互に対称的に配置された二つの画素電極間の対称軸の境界部に位置して、i)既存の主要画素領域に共通配線を配置した時より共通配線と画素電極間の電圧の歪曲現象が低下して光漏れ現象が低下する。さらに、一つの共通配線を相互に独立的な二つの画素が共有することによって既存の一つの画素領域で共通配線の両側で現われた光漏れ現象がをいずれかの一側に現われるので、光漏れ現象が低下する。
【００４９】
ii)共通配線を画素領域間の境界部に配置するによって共通配線の線幅による開口率減少を防げて、共通配線の線幅の制限を緩和して共通電圧を安定的に印加し画質特性が向上する。 
【００５０】
iii)基本的に、共通配線を画素領域間の境界部に配置するによって開口領域の減少が防げる。   
【００５１】
図８Ａないし図８Ｅは、図６のＶＩＩＩ−ＶＩＩＩ線に沿って切断した断面図であって、本発明の一実施例による液晶表示装置用アレイ基板の製造工程によって示した図である。 
【００５２】
図８Ａに示したように、基板１００上に、第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ及び共通配線１４０を形成する段階である。
【００５３】
第１画素領域Ｐ１、第２画素領域Ｐ２が定義された基板１００上に、第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ及び共通配線１４０は、アルミニウム、銅のような低抵抗金属物質またはこのような金属物質を含む二重層の金属物質を利用して形成される。
【００５４】
この時、第１ゲート電極１２４ａ、第２ゲート電極１２ｂは、各々第１画素領域Ｐ１、第２画素領域Ｐ２に位置して、共通配線１４０は、第１画素領域Ｐ１、第２画素領域Ｐ２間の境界部に位置する。
【００５５】
図８Ｂに示したように、第１ゲート電極１２４ａ、第２ゲート電極１２４ｂ、共通配線１４０上にゲート絶縁膜１４５を形成して、ゲート絶縁膜１４５の上部で、第１ゲート電極１２４ａ、第２ゲート電極１２４ｂと対応した位置に、第１半導体層１３２、第２半導体層１３４を各々形成する段階である。
【００５６】
ゲート絶縁膜１４５は、シリコン酸化膜ＳｉＯＸ、シリコン窒化膜ＳｉＮＸのような無機絶縁物質から選択される。第１半導体層１３２、第２半導体層１３４を形成する段階は、純粋非晶質シリコン物質を蒸着して、第１アクティブ層１３２ａ、第２アクティブ層１３４ａを形成する段階と、第１アクティブ層１３２ａ、第２アクティブ層１３４ａ上に不純物非晶質シリコン物質を蒸着して、第１オーミックコンタクト層１３２ｂ、第２オーミックコンタクト層１３４ｂを形成する段階とを含む。
【００５７】
すなわち、第１アクティブ層１３２ａ及び第１オーミックコンタクト層１３２ｂは、第１半導体層１３２を構成して、第２アクティブ層１３４ｂ及び第２オーミックコンタクト層１３４ｂは、第２半導体層１３４を構成する。 
【００５８】
図８Ｃに示したように、第１半導体層１３２、第２半導体層１３４の上部に、第１ソース電極１２６ａ及び第１ドレイン電極１２８ａ、第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂを各々形成する段階である。第１ソース電極１２６ａ及び第１ドレイン電極１２８ａは、第１半導体層１３２の上部で相互に離隔するように位置して、第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂは、第２半導体層１３４の上部で相互に離隔するように位置する。
【００５９】
第１ソース電極１２６ａ及び第１ドレイン電極１２８ａ、第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂは、モリブデンＭｏ、タングステンＷ、ニッケルＮｉのような導電性金属物質から選択される。
【００６０】
この段階では、第１ソース電極１２６ａ及び第１ドレイン電極１２８ａの離隔区間に露出された第１オーミックコンタクト層１３２ｂを除去する段階と、第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂの離隔区間に露出された第２オーミックコンタクト層１３４ｂを除去する段階を経って、露出された第１アクティブ層１３２ａ領域及び第２アクティブ層１３４ａ領域を第１チャンネルＣＨ１及び第２チャンネルＣＨ２で定義する段階とを含む。
【００６１】
第１ゲート電極１２４ａ、第１半導体層１３２、第１ソース電極１２６ａ及び第１ドレイン電極１２８ａは、第１薄膜トランジスタＴ１を構成して、第２ゲート電極１２４ｂ、第２半導体層１３４、第２ソース電極１２６ｂ及び第２ドレイン電極１２８ｂは、第２薄膜トランジスタＴ２を構成する。
【００６２】
図８Ｄに示したように、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２上に保護層１５５を形成する段階と、保護層１５５に、第１ドレイン電極１２８ａ、第２ドレイン電極１２８ｂを露出させる第１ドレインコンタクトホール１５７ａ、第２ドレインコンタクトホール１５７ｂを各々形成する段階である。
【００６３】
保護層１５５を構成する物質は、有機絶縁物質または無機絶縁物質から選択されて、無機絶縁物質としては、シリコン酸化膜ＳｉＯＸまたはシリコン窒化膜ＳｉＮＸがある。
【００６４】
図８Ｅに示したように、保護層１５５の上部に、第１ドレインコンタクトホール１５７ａを通じて第１ドレイン電極１２８ａに連結されて、第１画素領域Ｐ１に位置する第１画素電極１６０ａと、第２ドレインコンタクトホール１５７ｂを通じて第２ドレイン電極１２８ｂに連結されて、第２画素領域Ｐ２に位置する第２画素電極１６０ｂとを形成する段階である。
【００６５】
第１画素電極１６０ａ、第２画素電極１６０ｂを構成する物質は、透明導電性物質から選択されて、例えば、インジウムースズーオキサイドＩＴＯ及びインジウムージンクーオキサイドＩＺＯがある。
【００６６】
この段階で、第１画素電極１６０ａ、第２画素電極１６０ｂの各々の端側部は、共通配線１４０と一定間隔重なるように位置して、ゲート絶縁膜１４５及び保護層１５５が介された状態で、第１ストレージキャパシターＣｓｔ１、第２ストレージキャパシターＣｓｔ２を各々構成することを特徴とする。
【００６７】
すなわち、ストレージキャパシター領域で共通配線１４０は、第１キャパシター電極として、第１画素電極１６０ａ、第２画素電極１６９ｂ 各々は、第２キャパシター電極として各々利用される。
【００６８】
本発明は、前述した実施例に限られるのではなく、本発明の趣旨に反しない限度内で、多様に変更して実施できる。
【図面の簡単な説明】
【００６９】
【図１】従来によるストレージオンコモン方式の液晶表示装置用アレイ基板の概略的な平面図である。
【図２】図１のＩＩ領域の画素領域の拡大図である。
【図３Ａ】従来によるコモン方式の液晶表示装置用アレイ基板を図２のＩＩＩ−ＩＩＩ線に沿って切断して、製造工程順に示した概略的な断面図である。
【図３Ｂ】図３Ａに続く製造工程を示す断面図である。
【図３Ｃ】図３Ｂに続く製造工程を示す断面図である。
【図４】図３のＩＶ領域の拡大図である。
【図５】本発明の一実施例による液晶表示装置用アレイ基板の概略的な平面図である。
【図６】図５のＶＩ領域の二つの画素領域の拡大図である。
【図７】図６のＶＩＩ領域の拡大図である。
【図８Ａ】図６のＶＩＩＩ−ＶＩＩＩ線に沿って切断した本発明の一実施例による液晶表示装置用アレイ基板の製造工程によって示した断面図である。
【図８Ｂ】図８Ａに続く製造工程を示す断面図である。
【図８Ｃ】図８Ｂに続く製造工程を示す断面図である。
【図８Ｄ】図８Ｃに続く製造工程を示す断面図である。
【図８Ｅ】図８Ｄに続く製造工程を示す断面図である。
【符号の説明】
【００７０】
１００：基板                       
１２０ａ：第１ゲート配線
１２０ｂ：第２ゲート配線          
１２４ａ：第１ゲート電極
１２４ｂ：第２ゲート電極          
１２６ａ：第１ソース電極
１２６ｂ：第２ソース電極          
１２８ａ：第１ドレイン電極
１２８ｂ：第２ドレイン電極        
１３０：データ配線
１３２：第１半導体層              
１３４：第２半導体層
１４０：共通配線  
１５７ａ：第１ドレインコンタクトホール
１５７ｂ：第２ドレインコンタクトホール
１６０ａ：第１画素電極            
１６０ｂ：第２画素電極         
Ｃｓｔ１：第１ストレージキャパシター
Ｃｓｔ２：第２ストレージキャパシター
Ｐ１：第１画素領域                
Ｐ２：第２画素領域
Ｔ１：第１薄膜トランジスタ        
Ｔ２：第２薄膜トランジスタ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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