(57)【要約】【課題】安定したデータ取り込みや、遅延時間の微調整や、消費電流の削減が可能なＤＤＲ−ＳＤＲＡＭインターフェース回路を提供すること。【解決手段】４分周回路１３から出力される内部クロック信号ＣＬＫ１が、遅延回路３０に入力される。遅延回路３０は、遅延バッファＤＢ１およびＤＢ２、バリアブルディレイライン３１を備える。遅延バッファＤＢ１は出力バッファＯＢ１と同一素子、同一回路構成を有し、遅延バッファＤＢ２は入力バッファＩＢ２と同一素子、同一回路構成を有する。遅延回路３０からは、内部クロック信号ＣＬＫ１に総遅延時間ＤＤＴが付与されて得られた遅延内部クロック信号ＤＣＬＫ１ｃが出力される。フリップフロップＦＦ２では、遅延内部クロック信号ＤＣＬＫ１ｃのエッジに応じて、サンプリングリードデータ信号ＳＤＱがサンプリングされる。【選択図】図１
2008210307.tif 000002
【特許請求の範囲】
【請求項１】
内部クロック信号とＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号とを発生するクロック発生回路と、
前記メモリクロック信号の出力バッファと、
前記メモリクロック信号に基づいて生成される外部信号の入力バッファと
を備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
前記出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され前記入力バッファと同一構成を有する第２遅延バッファとを備え、前記内部クロック信号が入力される第１遅延回路と、
前記第１遅延回路から出力される遅延内部クロック信号および前記外部信号が入力され、前記遅延内部クロック信号に基づいて前記外部信号に対するタイミングを制御するタイミング制御回路と
を備えることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
【請求項２】
前記ＤＤＲ−ＳＤＲＡＭから到達したデータストローブ信号の位相をシフトした信号に基づいて、前記ＤＤＲ−ＳＤＲＡＭから到達したリードデータ信号をサンプリングし、サンプリングリードデータ信号を出力するサンプリング回路を備え、
前記タイミング制御回路には前記サンプリングリードデータ信号が入力され、前記タイミング制御回路は前記サンプリングリードデータ信号を前記遅延内部クロック信号に同期化することを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
【請求項３】
前記第１遅延回路は、前記第１遅延バッファまたは／および前記第２遅延バッファと直列接続される複数の調整バッファと、
前記同期回路のセットアップ／ホールド時間のマージンに応じて前記調整バッファの接続段数を設定するセレクタと
を備えることを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
【請求項４】
前記第１遅延バッファまたは前記第２遅延バッファの少なくとも何れか一つは、基準抵抗を元に前記バッファの能力を所定の規定値に設定する調整機能を備えることを特徴とする請求項１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
【請求項５】
ＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号の出力バッファと、
前記ＤＤＲ−ＳＤＲＡＭから到達したデータストローブ信号の入力バッファと、
前記出力バッファのインピーダンス値および前記入力バッファのインピーダンス値を一定値に維持する調整回路と
を備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
前記出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され前記入力バッファと同一構成を有する第２遅延バッファとを備え、前記データストローブ信号が入力される第２遅延回路と、
前記第２遅延回路から出力される遅延データストローブ信号に基づいて、前記ＤＤＲ−ＳＤＲＡＭから到達したリードデータ信号をサンプリングするサンプリング回路とを備え、
前記第１遅延バッファのインピーダンス値および前記第２遅延バッファのインピーダンス値は、前記調整回路によって一定値に維持されることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＤＲ−ＳＤＲＡＭインターフェース回路に関し、特に、安定したデータ取り込みが可能であり、また遅延時間の微調整が可能であり、また消費電流を削減することが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路に関するものである。
【背景技術】
【０００２】
従来の特許文献１のＤＤＲ−ＳＤＲＡＭ（Double Data Rate - Synchronous Dynamic Random Access Memory）のインターフェース回路の動作を、図６のメモリ制御ＬＳＩ１００１の回路図を用いて説明する。
【０００３】
メモリ制御ＬＳＩ１００１で生成されるとともに出力バッファ１１１により出力されたクロック信号ＣＫ、ＸＣＫの一部は、ＤＤＲ−ＳＤＲＡＭ１０２を経ることなく、配線１０２ａおよび入力バッファ１１２を介して、メモリ制御ＬＳＩ１００１の内部に引き戻される。クロック信号ＣＫ、ＸＣＫには出力バッファ１１１により第１の遅延ａが与えられるので、内部クロック信号に対して、第１の遅延ａの分だけ位相がずれる。また、引き戻しクロック信号には、配線１０１、１０２ａの長さや配置等に起因した外部遅延によって、第２の遅延ｂ’が与えられる。またＤＬＬ遅延回路１１３に入力される引き戻しクロック信号には、入力バッファ１１２により第３の遅延ｃ’が与えられる。ここで入力バッファ１１２は、引き戻しクロック信号に与える第３の遅延ｃ’が、入力バッファ１１４によってデータストローブ信号ＤＱＳに与えられる第３の遅延ｃの遅延量と等しく設定されている。
【０００４】
ＤＬＬ遅延回路１１３では、入力された引き戻しクロック信号の位相を９０°遅延させた９０°遅延引き戻しクロック信号が生成される。そして、９０°遅延引き戻しクロック信号は、配線１０２ｂを介して、メモリ制御ＬＳＩ１００１のフリップフロップ２１３に入力される。フリップフロップ２１３では、９０°遅延引き戻しクロック信号のタイミングに応じて、データ信号ＤＱの取り出しが行われる。取り出されたデータ信号ＤＱは、配線１３０を介して信号処理部１１５に出力されてデータ読み出し処理される。
【０００５】
【特許文献１】特開２００６−８５６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、引き戻しクロック信号は、メモリ制御ＬＳＩ１００１の外部に配設されている配線１０１、１０２ａを介して、メモリ制御ＬＳＩ１００１の内部に引き戻される。しかしクロックを引き戻すことで遅延時間ばらつきを補償する形態では、半導体製造プロセスばらつきに起因する遅延時間ばらつきはキャンセルすることができないため、安定したデータ取り込みが困難となり問題である。また配線１０１、１０２ａを用いるため、当該配線でクロック信号が反射し、誤動作を招くおそれがあるため問題である。また配線１０１、１０２ａは外部に配設されるため、配線容量が大きくなることから、消費電流が大きくなるため問題である。
【０００７】
また配線１０１、１０２ａを外部に配設するためには、メモリ制御ＬＳＩ１００１にパッドを備える必要がある。するとメモリ制御ＬＳＩ１００１のパッド数削減の要求に反するため問題である。また配線１０１、１０２ａ、１０３ａを用いて遅延時間の調整を行っているため、遅延時間の変更・調整が難しいため問題である。
【０００８】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、安定したデータ取り込みが可能であり、また遅延時間の微調整が可能であり、また消費電流を削減することが可能なＤＤＲ−ＳＤＲＡＭインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために本発明の第１の概念に係るＤＤＲ−ＳＤＲＡＭインターフェース回路では、内部クロック信号とＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号とを発生するクロック発生回路と、メモリクロック信号の出力バッファと、メモリクロック信号に基づいて生成される外部信号の入力バッファとを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され入力バッファと同一構成を有する第２遅延バッファとを備え、内部クロック信号が入力される第１遅延回路と、第１遅延回路から出力される遅延内部クロック信号および外部信号が入力され、遅延内部クロック信号に基づいて外部信号に対するタイミングを制御するタイミング制御回路とを備えることを特徴とする。
【００１０】
ＤＤＲ−ＳＤＲＡＭインターフェース回路は、クロック発生回路、サンプリング回路、出力バッファ、入力バッファ、第１遅延回路、タイミング制御回路を備える。クロック発生回路は、内部クロック信号と、ＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号とを発生する。出力バッファからは、ＤＤＲ−ＳＤＲＡＭに対してメモリクロック信号が出力される。入力バッファには、外部から、メモリクロック信号に基づいて生成される外部信号が入力される。
【００１１】
第１遅延回路には内部クロック信号が入力される。第１遅延回路は、第１遅延バッファと第２遅延バッファとを備える。第１遅延バッファは、出力バッファと同一構成を有する。また第２遅延バッファは入力バッファと同一構成を有し、第１遅延バッファと直列接続される。そして第１遅延回路からは内部クロック信号に遅延時間が付与された遅延内部クロック信号が出力される。タイミング制御回路には、遅延内部クロック信号および外部信号が入力される。
【００１２】
ＤＤＲ−ＳＤＲＡＭインターフェース回路の動作を説明する。タイミング制御回路では、遅延内部クロック信号に基づいて、外部信号に対するタイミングが制御される。タイミングの制御とは、例えば、フリップフロップ回路等のセットアップ／ホールド時間の確保のために、遅延内部クロック信号のエッジと外部信号のエッジとの間に所定の位相差を設定する制御などである。そしてこの位相差は、安定したタイミング制御のために、ＰＴＶ（製造プロセス、温度、供給電圧）ばらつきが発生しても適切に補償されている必要がある。
【００１３】
ここで遅延内部クロック信号は、内部クロック信号に対する遅延時間を有している。また外部信号は、メモリクロック信号に対する遅延時間を有している。すると遅延内部クロック信号と外部信号との位相差を補償するためには、ＰＴＶばらつきが発生した場合においても、遅延内部クロック信号が有する遅延時間と、外部信号が有する遅延時間との間にばらつきが発生しないようにする必要がある。
【００１４】
ここで外部信号が有する遅延時間には、メモリクロック信号がＤＤＲ−ＳＤＲＡＭインターフェース回路から出力される際に出力バッファにより与えられる第１の遅延時間、メモリクロック信号の外部配線による信号遅延、ＤＤＲ−ＳＤＲＡＭなどの外部装置がメモリクロック信号に同期して外部信号を出力する際の外部装置の内部における信号遅延、外部信号の外部配線による信号遅延、外部信号がＤＤＲ−ＳＤＲＡＭインターフェース回路へ入力される際に入力バッファにより与えられる第２の遅延時間、などが含まれている。
【００１５】
また遅延内部クロック信号が有する遅延時間は第１遅延回路によって与えられ、その遅延時間には、第１遅延バッファにより与えられる遅延時間と、第２遅延バッファにより与えられる遅延時間とが含まれている。ここで第１遅延バッファと出力バッファとは同一構成を有していることから、第１遅延バッファにより内部クロック信号に与えられる遅延時間の値は、出力バッファによりメモリクロック信号に与えられる第１の遅延時間の値と等しくされる。また第２遅延バッファと入力バッファとは同一構成を有していることから、第２遅延バッファにより内部クロック信号に与えられる遅延時間の値は、入力バッファにより外部信号に与えられる第２の遅延時間の値と等しくされる。
【００１６】
ここで第１および第２の遅延時間は、遅延時間全体のうちの大きな部分を占める。よって外部信号と遅延内部クロック信号との位相差を適切に補償するためには、第１および第２の遅延時間が両信号間でばらつかないように構成することが必要となる。
【００１７】
そして本実施形態では第１遅延バッファと出力バッファとは同一構成とされるため、ＰＴＶばらつきが発生した際において、内部クロック信号に含まれる第１の遅延時間の変化と、メモリクロック信号に含まれる第１の遅延時間の変化とは等しくなる。また第２遅延バッファと入力バッファとは同一構成とされるため、内部クロック信号に含まれる第２の遅延時間の変化と、外部信号に含まれる第２の遅延時間の変化とは等しくなる。
【００１８】
以上より、ＰＴＶばらつきの発生時においても、遅延内部クロック信号の遅延時間と、外部信号の遅延時間との間にばらつきが発生することが防止される。これにより遅延内部クロック信号と外部信号との位相を適切に補償することができるため、ＰＴＶばらつきに強く、安定したタイミング制御が可能となる。
【００１９】
また第１遅延バッファと第２遅延バッファとは直列接続されるため、ＤＤＲ−ＳＤＲＡＭインターフェース回路の外部に外部配線を配設する必要がない。これにより、外部配線によってクロック信号が反射し、当該反射波形によってＤＤＲ−ＳＤＲＡＭインターフェース回路が誤動作するおそれを排除することができる。また寄生容量が大きい外部配線を用いることで、消費電流が大きくなることを防止することができる。また、内部クロック信号用の外部配線用のパッドを備える必要がなくなるため、ＤＤＲ−ＳＤＲＡＭインターフェース回路のパッド数削減を図ることができる。
【００２０】
また本発明の第２の概念に係るＤＤＲ−ＳＤＲＡＭインターフェース回路では、ＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号の出力バッファと、ＤＤＲ−ＳＤＲＡＭから到達したデータストローブ信号の入力バッファと、出力バッファのインピーダンス値および入力バッファのインピーダンス値を一定値に維持する調整回路とを備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され入力バッファと同一構成を有する第２遅延バッファとを備え、データストローブ信号が入力される第２遅延回路と、第２遅延回路から出力される遅延データストローブ信号に基づいて、ＤＤＲ−ＳＤＲＡＭから到達したリードデータ信号をサンプリングするサンプリング回路とを備え、第１遅延バッファのインピーダンス値および第２遅延バッファのインピーダンス値は、調整回路によって一定値に維持されることを特徴とする。
【００２１】
ＤＤＲ−ＳＤＲＡＭインターフェース回路は、メモリクロック信号の出力バッファ、データストローブ信号の入力バッファ、調整回路、第２遅延回路、サンプリング回路を備える。第２遅延回路は、第１遅延バッファと第２遅延バッファとを備える。第１遅延バッファは出力バッファと同一構成を有する。第２遅延バッファは、該第１遅延バッファと直列接続され入力バッファと同一構成を有する。
【００２２】
ＤＤＲ−ＳＤＲＡＭインターフェース回路の動作を説明する。第２遅延回路は、入力されるデータストローブ信号に対して、第１遅延バッファおよび第２遅延バッファによって遅延時間を付与し、遅延データストローブ信号を出力する。このときに第２遅延回路によって付与される遅延時間は、データストローブ信号の位相を所定の角度（例えば９０°や２７０°）だけシフトさせる値に予め設定されている。
【００２３】
従来のＤＤＲ−ＳＤＲＡＭインターフェース回路では、データストローブ信号の位相をシフトさせるためにＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を用いている。これは、ＤＬＬ回路を用いて位相をシフトすることにより、位相シフト量を常に一定値にすることができる結果、ＰＴＶばらつきの影響をキャンセルすることができるためである。しかしＤＬＬ回路はキャリブレーション回路等の各種回路を備え、回路構成が複雑であるため、回路規模が大きいことや、消費電流が大きいなどの問題点があった。
【００２４】
一方、本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路では、位相をシフトさせるために第２遅延回路を用いている。そして第２遅延回路に備えられる第１遅延バッファのインピーダンス値、および第２遅延回路に備えられる第２遅延バッファのインピーダンス値は、調整回路によって一定値に維持される。よって第２遅延回路によっても位相シフト量を常に一定値にすることができる結果、ＰＴＶのばらつきがキャンセルされた遅延時間を付与することができる。すなわち第２遅延回路によって、ＤＬＬ回路と同様の効果を得ることができる。そして第２遅延回路は、第１遅延バッファおよび第２遅延バッファからなるため、ＤＬＬ回路に比して回路構成が簡易である。また第２遅延回路は、出力バッファおよび入力バッファと調整回路を共有することができるため、別途新たなキャリブレーションのための回路が不要であり、ＤＬＬ回路に比して回路構成が簡易である。
【００２５】
以上より、ＤＬＬ回路に代えて第２遅延回路を用いることにより、回路規模の縮小化や、消費電流の削減等を図ることができる。
【発明の効果】
【００２６】
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路によれば、安定したデータ取り込みを行うことや、また遅延時間の微調整を行うことや、消費電流を削減することが可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明のＤＤＲ−ＳＤＲＡＭインターフェース回路１に係る第１実施形態を図１ないし図３を用いて説明する。図１に、第１実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１を備える半導体装置３、およびＤＤＲ−ＳＤＲＡＭ２の回路構成図を示す。半導体装置３はＤＤＲ−ＳＤＲＡＭインターフェース回路１、パッドＰＤ１ないしＰＤ４を備える。ＤＤＲ−ＳＤＲＡＭインターフェース回路１は、クロック発生回路１０、Ｉ／Ｏセル２０、フリップフロップＦＦ１およびＦＦ２、ＤＬＬ回路４０、遅延回路３０、モード設定レジスタ１４を備える。
【００２８】
クロック発生回路１０は、ＰＬＬ回路１１、２分周回路１２、４分周回路１３、フリップフロップＦＦ３を備える。ＰＬＬ回路１１からは基準クロック信号ＰＬＬＣＬＫが出力され、２分周回路１２および４分周回路１３に入力される。２分周回路１２から出力される内部クロック信号ＣＬＫ２はフリップフロップＦＦ３に入力される。フリップフロップＦＦ３から出力されるメモリクロック信号ＣＫは出力バッファＯＢ１に入力される。また４分周回路１３から出力される内部クロック信号ＣＬＫ１は遅延回路３０に入力される。
【００２９】
遅延回路３０は、遅延バッファＤＢ１およびＤＢ２、バリアブルディレイライン３１を備える。遅延バッファＤＢ１は、出力バッファＯＢ１と同一素子、同一回路構成を有するバッファである。また遅延バッファＤＢ２は、入力バッファＩＢ２と同一素子、同一回路構成を有するバッファである。遅延バッファＤＢ１およびＤＢ２は直列接続されており、パッドが不要とされている。４分周回路１３から出力される内部クロック信号ＣＬＫ１は遅延バッファＤＢ１に入力され、遅延バッファＤＢ１から出力される遅延内部クロック信号ＤＣＬＫ１ａは遅延バッファＤＢ２に入力され、遅延バッファＤＢ２から出力される遅延内部クロック信号ＤＣＬＫ１ｂはバリアブルディレイライン３１に入力される。またモード設定レジスタ１４から出力される遅延時間設定信号ＤＳＳが、バリアブルディレイライン３１に入力される。
【００３０】
図２に、バリアブルディレイライン３１の回路図を示す。バリアブルディレイライン３１は、バッファＢ１ないしＢ４、出力セレクタ３２を備える。バッファＢ１ないしＢ４は、Ｉ／Ｏセル２０に備えられる素子（出力バッファＯＢ１、入力バッファＩＢ１およびＩＢ２）と同様の素子構造および回路構成を有し、互いに直列接続される。バッファＢ１の入力端子には遅延内部クロック信号ＤＣＬＫ１ｂが入力される。出力セレクタ３２には、バッファＢ１ないしＢ４の出力端子の各々が接続される。また出力セレクタ３２には、モード設定レジスタ１４から出力される遅延時間設定信号ＤＳＳが入力される。そして出力セレクタ３２からは遅延内部クロック信号ＤＣＬＫ１ｃが出力される。
【００３１】
Ｉ／Ｏセル２０は、出力バッファＯＢ１、入力バッファＩＢ１およびＩＢ２を備える。
出力バッファＯＢ１からは増幅後メモリクロック信号ＢＣＫが出力され、パッドＰＤ１、配線ＷＬ１およびパッドＰＤ１ａを介してＤＤＲ−ＳＤＲＡＭ２へ入力される。また出力バッファＯＢ１からは増幅後メモリクロック信号／ＢＣＫが出力され、パッドＰＤ２、配線ＷＬ２およびパッドＰＤ２ａを介してＤＤＲ−ＳＤＲＡＭ２へ入力される。またＤＤＲ−ＳＤＲＡＭ２から出力されるデータ信号ＤＱが、パッドＰＤ３ａ、配線ＷＬ３およびパッドＰＤ３を介して入力バッファＩＢ１へ入力される。そして入力バッファＩＢ１からは増幅後データ信号ＢＤＱが出力される。またＤＤＲ−ＳＤＲＡＭ２から出力されるデータストローブ信号ＤＱＳが、パッドＰＤ４ａ、配線ＷＬ４およびパッドＰＤ４を介して入力バッファＩＢ２へ入力される。そして入力バッファＩＢ２からは増幅後データストローブ信号ＢＤＱＳが出力される。
【００３２】
増幅後データストローブ信号ＢＤＱＳはＤＬＬ回路４０へ入力され、ＤＬＬ回路４０からは遅延データストローブ信号ＤＤＱＳが出力される。フリップフロップＦＦ１には、遅延データストローブ信号ＤＤＱＳおよび増幅後データ信号ＢＤＱが入力され、フリップフロップＦＦ１からはサンプリングリードデータ信号ＳＤＱが出力される。フリップフロップＦＦ２には、サンプリングリードデータ信号ＳＤＱおよび遅延内部クロック信号ＤＣＬＫ１ｃが入力され、フリップフロップＦＦ２からは同期データ信号ＹＤＱが出力される。同期データ信号ＹＤＱは、不図示の後段の内部回路へ入力される。
【００３３】
本発明に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１の動作を説明する。図３は、図１のＤＤＲ−ＳＤＲＡＭインターフェース回路１のデータ読み出し動作における各信号のタイミングチャートである。ＰＬＬ回路１１で基準クロック信号ＰＬＬＣＬＫが生成される。そして２分周回路１２からは、基準クロック信号ＰＬＬＣＬＫを２分周した内部クロック信号ＣＬＫ２が出力される。また４分周回路１３からは、基準クロック信号ＰＬＬＣＬＫを４分周した内部クロック信号ＣＬＫ１が出力される。またフリップフロップＦＦ３からは、内部クロック信号ＣＬＫ２を２分周したメモリクロック信号ＣＫが出力される。なお内部クロック信号ＣＬＫ１とメモリクロック信号ＣＫとは同相であるとする。
【００３４】
メモリクロック信号ＣＫは出力バッファＯＢ１に入力される。出力バッファＯＢ１からは、メモリクロック信号ＣＫを増幅して得られた増幅後メモリクロック信号ＢＣＫおよび／ＢＣＫが出力される。増幅後メモリクロック信号ＢＣＫおよび／ＢＣＫは差動クロック信号である。
【００３５】
リード動作時には、リードコマンドＲＤがＤＤＲ−ＳＤＲＡＭインターフェース回路１から出力され、ＤＤＲ−ＳＤＲＡＭ２において増幅後メモリクロック信号ＢＣＫの立ち上りエッジでラッチされる（図３、矢印Ａ０）。するとＤＤＲ−ＳＤＲＡＭ２は、増幅後メモリクロック信号ＢＣＫの立ち上がりエッジに同期して、データ信号ＤＱおよびデータストローブ信号ＤＱＳを出力する。この時ＤＤＲ−ＳＤＲＡＭ２は、データストローブ信号ＤＱＳのエッジ（変化点）とデータ信号ＤＱのエッジを一致させて出力する。
【００３６】
入力バッファＩＢ１にはデータ信号ＤＱが入力され、入力バッファＩＢ１からは増幅後データ信号ＢＤＱが出力される。また入力バッファＩＢ２にはデータストローブ信号ＤＱＳが入力され、入力バッファＩＢ２からは増幅後データストローブ信号ＢＤＱＳが出力される。増幅後データストローブ信号ＢＤＱＳはＤＬＬ回路４０へ入力され、ＤＬＬ回路４０からは増幅後データストローブ信号ＢＤＱＳの位相を９０°遅延させた遅延データストローブ信号ＤＤＱＳが出力される。フリップフロップＦＦ１では、遅延データストローブ信号ＤＤＱＳに応じて、増幅後データ信号ＢＤＱのサンプリングが行われ、サンプリングされたデータはサンプリングリードデータ信号ＳＤＱとしてフリップフロップＦＦ２へ出力される。
【００３７】
フリップフロップＦＦ２では、ＬＳＩ内部での処理が可能なように、遅延内部クロック信号ＤＣＬＫ１ｃのエッジに応じて、サンプリングリードデータ信号ＳＤＱがサンプリングされる。ここで遅延内部クロック信号ＤＣＬＫ１ｃは、遅延回路３０によって、内部クロック信号ＣＬＫ１に所定の遅延時間が付与されて得られる信号である。そして所定の遅延時間の値は、フリップフロップＦＦ２のセットアップ／ホールド時間を確保するために、遅延内部クロック信号ＤＣＬＫ１ｃのエッジがサンプリングリードデータ信号ＳＤＱの略中央に位置するように定められる。すなわちＤＤＲ−ＳＤＲＡＭインターフェース回路１では、サンプリングリードデータ信号ＳＤＱと遅延内部クロック信号ＤＣＬＫ１ｃとの間の遅延を補償するために、遅延回路３０を用いて、遅延補償が行われている。フリップフロップＦＦ２から不図示の後段の信号処理部へは、サンプリングによって得られた同期データ信号ＹＤＱが出力される。すなわちフリップフロップＦＦ２では、サンプリングリードデータ信号ＳＤＱを遅延内部クロック信号ＤＣＬＫ１ｃに乗せ換えることで、再同期が行われる。
【００３８】
そしてサンプリングリードデータ信号ＳＤＱと遅延内部クロック信号ＤＣＬＫ１ｃとの位相差は、安定した再同期のために、ＰＴＶ（製造プロセス、温度、供給電圧）ばらつきが発生しても適切に補償されている必要がある。ここで遅延内部クロック信号ＤＣＬＫ１ｃは、内部クロック信号ＣＬＫ１に対して遅延時間を有している。またサンプリングリードデータ信号ＳＤＱは、メモリクロック信号ＣＫに対して遅延時間を有している。すると遅延内部クロック信号ＤＣＬＫ１ｃとサンプリングリードデータ信号ＳＤＱとの位相差を補償するためには、ＰＴＶばらつきが発生した場合においても、遅延内部クロック信号ＤＣＬＫ１ｃが有する遅延時間と、サンプリングリードデータ信号ＳＤＱが有する遅延時間との間にばらつきが発生しないようにする必要がある。
【００３９】
ここでサンプリングリードデータ信号ＳＤＱがメモリクロック信号ＣＫに対して有する遅延時間について説明する。フリップフロップＦＦ３から出力されるメモリクロック信号ＣＫは、出力バッファＯＢ１に入力される。そして図３に示すように、出力バッファＯＢ１から出力される増幅後メモリクロック信号ＢＣＫには、出力バッファＯＢ１によって、メモリクロック信号ＣＫに対して第１遅延時間ＤＴ１が与えられる（図３、矢印Ａ１）。
【００４０】
そしてＤＤＲ−ＳＤＲＡＭ２は、増幅後メモリクロック信号ＢＣＫに応じて、データ信号ＤＱおよびデータストローブ信号ＤＱＳを出力する。このとき図３に示すように、データストローブ信号ＤＱＳおよびデータ信号ＤＱには、増幅後メモリクロック信号ＢＣＫに対して第３遅延時間ＤＴ３が与えられている（図３、矢印Ａ２）。ここで第３遅延時間ＤＴ３は、増幅後メモリクロック信号ＢＣＫの配線ＷＬ１による信号遅延、増幅後メモリクロック信号ＢＣＫを受信してからデータストローブ信号ＤＱＳおよびデータ信号ＤＱを出力するまでのＤＤＲ−ＳＤＲＡＭ２内部における信号遅延、データストローブ信号ＤＱＳの配線ＷＬ４による信号遅延またはデータ信号ＤＱの配線ＷＬ３による信号遅延、の合計値である。
【００４１】
ＤＤＲ−ＳＤＲＡＭ２から出力されて入力バッファＩＢ２に入力されたデータストローブ信号ＤＱＳは、入力バッファＩＢ２により第２遅延時間ＤＴ２が与えられ、増幅後データストローブ信号ＢＤＱＳとして入力バッファＩＢ２から出力される（図３、矢印Ａ３）。また同様に、入力バッファＩＢ１に入力されたデータ信号ＤＱは、入力バッファＩＢ１により予め定められた第２遅延時間ＤＴ２が与えられ、増幅後データ信号ＢＤＱとして入力バッファＩＢ１から出力される（図３、矢印Ａ３）。
【００４２】
ＤＬＬ回路４０では、増幅後データストローブ信号ＢＤＱＳの位相を９０°遅らせた遅延データストローブ信号ＤＤＱＳが生成される（図３、矢印Ａ４）。よって遅延データストローブ信号ＤＤＱＳには増幅後データストローブ信号ＢＤＱＳに対して第４遅延時間ＤＴ４が付加される。そして遅延データストローブ信号ＤＤＱＳはフリップフロップＦＦ１に入力され、クロックとして増幅後データ信号ＢＤＱのサンプリングに用いられる。フリップフロップＦＦ１からは、サンプリング後のサンプリングリードデータ信号ＳＤＱが出力される。
【００４３】
以上よりサンプリングリードデータ信号ＳＤＱは、メモリクロック信号ＣＫに対して、第１遅延時間ＤＴ１ないし第４遅延時間ＤＴ４の総計値である総遅延時間ＳＤＴの遅延時間を有する（図３）。
【００４４】
次に、遅延内部クロック信号ＤＣＬＫ１ｃが内部クロック信号ＣＬＫ１に対して有する遅延時間について説明する。内部クロック信号ＣＬＫ１には、遅延回路３０の遅延バッファＤＢ１によって遅延時間が付与される。ここで遅延バッファＤＢ１と出力バッファＯＢ１とは同一構成を有していることから、遅延バッファＤＢ１によって内部クロック信号ＣＬＫ１に付与される遅延時間は、第１遅延時間ＤＴ１と等しくなる。そして遅延バッファＤＢ１からは、遅延内部クロック信号ＤＣＬＫ１ａが出力される。また遅延内部クロック信号ＤＣＬＫ１ａには、遅延バッファＤＢ２によって遅延時間が付与される。ここで遅延バッファＤＢ２とバッファ入力バッファＩＢ２とは同一構成を有していることから、遅延バッファＤＢ２によって内部クロック信号ＣＬＫ１ａに付与される遅延時間は、第２遅延時間ＤＴ２と等しくなる。そして遅延バッファＤＢ２からは遅延内部クロック信号ＤＣＬＫ１ｂが出力され、バリアブルディレイライン３１に入力される。
【００４５】
図２に示すバリアブルディレイライン３１は、入力される遅延内部クロック信号ＤＣＬＫ１ｂに遅延時間を与え、遅延内部クロック信号ＤＣＬＫ１ｃとして出力する。その遅延時間の値は、予めモード設定レジスタ１４に保持された遅延時間設定信号ＤＳＳに応じて可変に制御可能とされる。具体的には、遅延時間設定信号ＤＳＳに応じて出力セレクタ３２がバッファＢ１ないしＢ４の出力の何れか一つを選択することにより、遅延段数を可変に制御することで、遅延時間を調整可能とされている。そして遅延時間の値は、遅延内部クロック信号ＤＣＬＫ１ｃのエッジが、サンプリングリードデータ信号ＳＤＱの略中央に位置するように定められる。そしてバリアブルディレイライン３１から出力された遅延内部クロック信号ＤＣＬＫ１ｃは、フリップフロップＦＦ２へ入力される。
【００４６】
以上より遅延内部クロック信号ＤＣＬＫ１ｃが内部クロック信号ＣＬＫ１に対して有する遅延時間の値は、第１遅延時間ＤＴ１と第２遅延時間ＤＴ２とバリアブルディレイライン３１によって付与される遅延時間との総計値である総遅延時間ＤＤＴとなる（図３）。
【００４７】
よって、総遅延時間ＳＤＴおよび総遅延時間ＤＤＴの両方に、第１遅延時間ＤＴ１および第２遅延時間ＤＴ２が含まれる。そして第１遅延時間ＤＴ１および第２遅延時間ＤＴ２は、総遅延時間ＳＤＴおよび総遅延時間ＤＤＴにおいて大きな割合を占めている。よって総遅延時間ＳＤＴの第１遅延時間ＤＴ１および第２遅延時間ＤＴ２と、総遅延時間ＤＤＴの第１遅延時間ＤＴ１および第２遅延時間ＤＴ２との間にばらつきが発生することを防止することが、安定したデータ取り込みを行うために必要となる。
【００４８】
そして本実施形態では遅延バッファＤＢ１と出力バッファＯＢ１とは同一構成とされるため、ＰＴＶばらつきが発生した際においても、総遅延時間ＳＤＴに含まれる第１遅延時間ＤＴ１の変化と、総遅延時間ＤＤＴに含まれる第１遅延時間ＤＴ１の変化とは等しくされる。また同様に、遅延バッファＤＢ２と入力バッファＩＢ２とは同一構成とされるため、ＰＴＶばらつきが発生した際においても、総遅延時間ＳＤＴに含まれる第２遅延時間ＤＴ２の変化と、総遅延時間ＤＤＴに含まれる第２遅延時間ＤＴ２の変化とは等しくされる。
【００４９】
以上より、第１実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路１では、ＰＴＶばらつきの発生時においても、遅延内部クロック信号ＤＣＬＫ１ｃが有する遅延時間と、サンプリングリードデータ信号ＳＤＱが有する遅延時間との間にばらつきが発生することが防止される。これにより遅延内部クロック信号ＤＣＬＫ１ｃとサンプリングリードデータ信号ＳＤＱとの位相を適切に補償することができるため、ＰＴＶばらつきに強い安定したデータ取り込みが可能となる。
【００５０】
また遅延バッファＤＢ１とＤＢ２とは直列接続されるため、ＤＤＲ−ＳＤＲＡＭインターフェース回路１の外部に外部配線を配設する必要がない。  これにより、外部配線によってクロック信号が反射し、当該反射波形によって誤動作を招くおそれを排除することができる。また寄生容量が大きい外部配線を用いる必要がないため、消費電流が大きくなることを防止することができる。また、内部クロック信号ＣＬＫ１用の外部配線用のパッドを備える必要がなくなるため、ＤＤＲ−ＳＤＲＡＭインターフェース回路１を備える半導体装置３のパッド数削減を図ることができる。
【００５１】
また遅延バッファＤＢ１、ＤＢ２およびバッファＢ１ないしＢ４は、Ｉ／Ｏセル２０に備えられる回路（出力バッファＯＢ１、入力バッファＩＢ２等）と同一のトランジスタから構成されている。そしてＩ／Ｏセル２０に備えられるトランジスタは、サイズが大きく、ゲート幅が広く設計されているため、半導体製造プロセスばらつきの影響を受けにくい。これにより、プロセスばらつきの影響を排除し、安定したデータ取り込みを可能することができる。
【００５２】
なおバリアブルディレイライン３１は遅延バッファＤＢ２の後段に設置されるとしたが、この形態に限られない。４分周回路１３からフリップフロップＦＦ２へ至る内部クロック信号の信号経路上であれば何れの位置に設置されても本発明の効果が得られる。
【００５３】
第２実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１ａを、図４の回路構成図を用いて説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａは、図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１の出力バッファＯＢ１および遅延バッファＤＢ１に代えて、出力バッファＯＢ１ａおよび遅延バッファＤＢ１ａを備える。出力バッファＯＢ１ａおよび遅延バッファＤＢ１ａは、ＯＣＤ（ Ｏｆｆ−Ｃｈｉｐ  Ｄｒｉｖｅｒ）機能を備えるドライバである。ＯＣＤ機能とは、ＤＤＲ２−ＳＤＲＡＭの機能の一つであり、内部の出力ドライバのインピーダンス値を調整し、出力信号のプルアップ抵抗とプルダウン抵抗が等しくなるように電圧を補正する機能である。出力バッファＯＢ１ａと遅延バッファＤＢ１ａとの回路構成は同一とされ、また両バッファは互いに近接して配置される。また出力バッファＯＢ１ａの電源と遅延バッファＤＢ１ａの電源とは同一電源とされる。
【００５４】
ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａは、さらにＯＣＤ調整回路１５および比較回路１６を備える。ＯＣＤ調整回路１５から出力されるコード信号ＳＳは、出力バッファＯＢ１ａおよび遅延バッファＤＢ１ａに入力される。コード信号ＳＳは、出力バッファＯＢ１ａおよび遅延バッファＤＢ１ａのインピーダンス値を調整する信号である。出力バッファＯＢ１ａの出力端子は、比較回路１６の入力端子に接続される。比較回路１６は基準抵抗を備える回路である。そして比較回路１６から出力される比較結果ＣＲが、ＯＣＤ調整回路１５に入力される。なおその他の回路構成はＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
【００５５】
ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの動作を説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａは、キャリブレーションモードを備える。キャリブレーションモードでは比較回路１６において、出力バッファＯＢ１ａの出力インピーダンス値と、基準抵抗の目標インピーダンス値（例えば１８Ω）とが乖離しているか否かが比較され、比較結果ＣＲがＯＣＤ調整回路１５へ送られる。ＯＣＤ調整回路１５は、比較結果ＣＲに応じて、出力インピーダンス値と目標インピーダンス値との差分を解消するようにコード信号ＳＳを生成する。出力バッファＯＢ１ａでは、コード信号ＳＳに応じて出力インピーダンス値が調整される。これにより、出力インピーダンス値と目標インピーダンス値とが一致するように調整が行われる。
【００５６】
出力バッファＯＢ１ａで決定されたコード信号ＳＳは、遅延バッファＤＢ１ａにも入力される。ここで出力バッファＯＢ１ａの電源と遅延バッファＤＢ１ａの電源とは同一であるため、電源ノイズ等の影響も同一である。また出力バッファＯＢ１ａと遅延バッファＤＢ１ａとの回路構成は同一とされ、また両バッファは互いに近接して配置されている。よって出力バッファＯＢ１ａで決定されたコード信号ＳＳが遅延バッファＤＢ１ａに用いられることで、遅延バッファＤＢ１ａの出力インピーダンス値も目標インピーダンス値と同一とされる。
【００５７】
これにより、出力バッファＯＢ１ａのインピーダンス値と遅延バッファＤＢ１ａのインピーダンス値とを共に目標インピーダンス値に一致させることができるため、出力バッファＯＢ１ａにより出力信号に付与される第１遅延時間ＤＴ１と、遅延バッファＤＢ１ａにより出力信号に付与される第１遅延時間ＤＴ１とを高精度に一致させることができる。
【００５８】
そして半導体装置３の立ち上げ時にキャリブレーションモードを実施すれば、製造プロセスばらつきの影響を排除することができる。また半導体装置３の動作期間中に定期的にキャリブレーションモードを実施すれば、温度および電圧ばらつきの影響を排除することができる。
【００５９】
以上、第２実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路１ａでは、ＰＴＶばらつきの発生時においても、遅延内部クロック信号ＤＣＬＫ１ｃが有する遅延時間と、サンプリングリードデータ信号ＳＤＱが有する遅延時間との間にばらつきが発生することが防止される。これにより遅延内部クロック信号ＤＣＬＫ１ｃとサンプリングリードデータ信号ＳＤＱとの位相差を適切に補償することができるため、ＰＴＶばらつきに強く、安定したデータ取り込みが可能となる。
【００６０】
なお第２実施形態では、出力バッファＯＢ１ａのドライブ能力と遅延バッファＤＢ１ａのドライブ能力とを一致させる場合について説明し、入力バッファＩＢ２については言及していない。これは、出力バッファの遅延時間の方が、入力バッファの遅延時間よりも大きいため、出力バッファについてＰＴＶばらつき対策を施すことが効果的であるためである。よって入力バッファにＯＣＤ機能を用いても、本実施形態の効果が得られることは言うまでもない。そして出力バッファと入力バッファとの両方にＯＣＤ機能を用いれば、さらにＰＴＶばらつきに強く、安定したデータ取り込みが可能となる。
【００６１】
第３実施形態に係るＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂを、図５の回路構成図を用いて説明する。ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂは、図４に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１ａと比して、ＤＬＬ回路４０に代えて遅延回路３３を備える。遅延回路３３は、遅延バッファＤＢ１ｂおよびＤＢ２ｂを備える。遅延バッファＤＢ１ｂおよびＤＢ２ｂは、ＯＣＤ機能を備えるドライバであり、Ｉ／Ｏセル２０に備えられる素子（出力バッファＯＢ１ａ、入力バッファＩＢ１およびＩＢ２）と同様の素子構造および回路構成を有する。入力バッファＩＢ２から出力される増幅後データストローブ信号ＢＤＱＳは、遅延回路３３の遅延バッファＤＢ１ｂに入力される。遅延バッファＤＢ１ｂの出力信号は、遅延バッファＤＢ２ｂおよび比較回路１６に入力される。ＯＣＤ調整回路１５から出力されるコード信号ＳＳｂは、遅延バッファＤＢ１ｂおよびＤＢ２ｂに入力される。遅延バッファＤＢ２ｂから出力される遅延データストローブ信号ＤＤＱＳｂはフリップフロップＦＦ１に入力される。なおその他の回路構成はＤＤＲ−ＳＤＲＡＭインターフェース回路１ａと同様であるため、ここでは詳細な説明は省略する。
【００６２】
ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂの動作を説明する。遅延回路３３は、入力される増幅後データストローブ信号ＢＤＱＳに対して、遅延バッファＤＢ１ｂおよびＤＢ２ｂによって遅延時間を付与し、遅延データストローブ信号ＤＤＱＳｂを出力する。このときに遅延回路３３によって付与される遅延時間は、増幅後データストローブ信号ＢＤＱＳの位相を９０°シフトさせる値に予め設定されている。
【００６３】
図４のＤＤＲ−ＳＤＲＡＭインターフェース回路１ａでは、増幅後データストローブ信号ＢＤＱＳの位相をシフトさせるためにＤＬＬ回路４０を用いている。これは、ＤＬＬ回路４０を用いて位相をシフトすることにより、位相シフト量を常に一定値にすることができる結果、ＰＴＶばらつきの影響をキャンセルすることができるためである。しかしＤＬＬ回路４０はキャリブレーション回路等の各種回路を備え、回路構成が複雑である。よって回路規模が大きいことや、消費電流が大きいなどの問題点があった。
【００６４】
一方、図５に示す本実施形態のＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂでは、位相をシフトさせるために遅延回路３３を用いている。すなわちＤＬＬ回路４０に代えて、遅延回路３３によって増幅後データストローブ信号ＢＤＱＳの位相を９０°シフトさせている。そして遅延回路３３は、前述したＯＣＤ機能を有しているため、ＰＴＶばらつきが発生した場合においても、遅延バッファＤＢ１ｂおよびＤＢ２ｂのインピーダンス値を目標インピーダンス値に常に一致させることができる。よって遅延回路３３によって、ＰＴＶのばらつきがキャンセルされた遅延時間を付与することができるため、ＤＬＬ回路４０と同様にして、ＰＴＶばらつきの影響をキャンセルする効果を得ることができる。そして遅延回路３３は、遅延バッファＤＢ１ｂおよびＤＢ２ｂからなるため、ＤＬＬ回路４０に比して回路構成が簡易である。また遅延回路３３は、ＯＣＤ調整回路１５や比較回路１６などのキャリブレーションのための回路を、出力バッファＯＢ１ａや遅延バッファＤＢ１ａなどと共有することができるため、別途新たなキャリブレーションのための回路が不要である。よって遅延回路３３を用いることにより、回路規模の縮小化や、消費電流の削減等を図ることができる。
【００６５】
以上、第３実施形態で説明したＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂでは、簡易な回路構成を有する遅延回路３３を用いて、ＰＴＶばらつきの影響を受けずに増幅後データストローブ信号ＢＤＱＳの位相のシフト量を一定値に維持することができるため、回路面積削減および消費電流削減を図りながら、安定したデータ取り込みが可能となる。
【００６６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第２実施形態（図４）において、ＯＣＤ機能は、出力バッファＯＢ１ａのインピーダンス値と遅延バッファＤＢ１ａのインピーダンス値とを共に目標インピーダンス値に一致させるために用いるとしたが、この形態に限られない。ＯＣＤ機能を、遅延バッファＤＢ１ａの出力インピーダンス値を可変に制御するために用いる形態としてもよい。これにより、遅延バッファＤＢ１ａにより付与される遅延時間の調整を行うことができる。よって、遅延時間の調整に用いられるバリアブルディレイライン３１を不要とすることができるため、さらに回路構成の簡素化することができる。
【００６７】
また本実施形態では、バリアブルディレイライン３１によって遅延時間が付与されるとしたが、この形態に限られない。４分周回路１３からフリップフロップＦＦ２へ至る内部クロック信号の信号経路上に一端が接続され、接地電位が他端に供給されるキャパシタを備える形態としてもよい。これにより、ＣＲ遅延によって内部クロック信号に遅延時間を付与することができる。
【００６８】
また本実施形態では、ＤＬＬ回路４０は増幅後データストローブ信号ＢＤＱＳの位相を９０°遅延させるとしたが、この形態に限られない。ＤＬＬ回路４０は、フリップフロップＦＦ１のセットアップ／ホールド時間の確保のために、遅延データストローブ信号ＤＤＱＳのエッジが増幅後データ信号ＢＤＱの略中央に位置するように、両信号の位相差を設定する回路である。よって増幅後データストローブ信号ＢＤＱＳの位相を２７０°遅延させる場合も含むことは言うまでもない。
【００６９】
また本実施形態では、サンプリングリードデータ信号ＳＤＱと遅延内部クロック信号ＤＣＬＫ１ｃとの同期化について説明したが、この形態に限られない。同期化に限られず、前記遅延内部クロック信号に基づいて前記外部信号に対するタイミングを制御する形態であれば、本発明を適用することが可能であることは言うまでもない。図７に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃは、図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１と比して、Ｉ／Ｏセル２０ｃ、遅延回路３０ｃ、フリップフロップＦＦ４を備える。遅延回路３０ｃは遅延バッファＤＢ１およびバリアブルディレイライン３１を備える。フリップフロップＦＦ４には、遅延回路３０ｃから出力される遅延内部クロック信号ＤＣＬＫ１ｃ、およびリードイネーブル信号ＲＥＡＤＥＮが入力される。またフリップフロップＦＦ４からは制御信号ＯＤＴＯＮが出力される。Ｉ／Ｏセル２０ｃの入力バッファＩＢ１の入力端子は、終端抵抗ＯＤＴ１およびスイッチＳＷ１を介して電源電位に接続されると共に、終端抵抗ＯＤＴ２およびスイッチＳＷ２を介して接地電位に接続される。また入力バッファＩＢ２の入力端子は、終端抵抗ＯＤＴ３およびスイッチＳＷ３を介して電源電位に接続されると共に、終端抵抗ＯＤＴ４およびスイッチＳＷ４を介して接地電位に接続される。そしてスイッチＳＷ１ないしＳＷ４には制御信号ＯＤＴＯＮが入力される。なおその他の回路構成は図１に示すＤＤＲ−ＳＤＲＡＭインターフェース回路１と同様であるため、ここでは詳細な説明は省略する。
【００７０】
ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃの動作を説明する。図８は、図７のＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃのデータ読み出し動作における各信号のタイミングチャートである。リード動作時には、ＤＤＲ−ＳＤＲＡＭ２は、増幅後メモリクロック信号ＢＣＫの立ち上がりエッジに同期して、データ信号ＤＱおよびデータストローブ信号ＤＱＳを出力する。そしてデータ信号ＤＱは入力バッファＩＢ１へ入力され、データストローブ信号ＤＱＳは入力バッファＩＢ２へ入力される。このときスイッチＳＷ１ないしＳＷ４は、データ信号ＤＱおよびデータストローブ信号ＤＱＳの入力開始から入力完了までの間は、導通状態が維持されている必要がある。
【００７１】
ここでデータ信号ＤＱおよびデータストローブ信号ＤＱＳは、前述したように、メモリクロック信号ＣＫに対して、第１遅延時間ＤＴ１（図８、矢印Ａ１）および第３遅延時間ＤＴ３（図８、矢印Ａ２）の総計値である総遅延時間ＳＤＴ２の遅延時間を有する。また遅延内部クロック信号ＤＣＬＫ１ｃには、前述したように、内部クロック信号ＣＬＫ１に対して、第１遅延時間ＤＴ１とバリアブルディレイライン３１によって付与される遅延時間との総計値である総遅延時間ＤＤＴ２の遅延時間が付与される（図８）。ここで総遅延時間ＤＤＴ２は、遅延内部クロック信号ＤＣＬＫ１ｃのエッジが、データストローブ信号ＤＱＳの受信タイミングの直前となるように遅延時間設定信号ＤＳＳによって調整されている。すなわち、総遅延時間ＳＤＴ２の値と総遅延時間ＤＤＴ２の値とがほぼ同じとなる様に調整される。
【００７２】
そしてバリアブルディレイライン３１から出力された遅延内部クロック信号ＤＣＬＫ１ｃは、フリップフロップＦＦ４へ入力される。フリップフロップＦＦ４では、ハイレベルのリードイネーブル信号ＲＥＡＤＥＮが入力された後に、遅延内部クロック信号ＤＣＬＫ１ｃの立ち上がりエッジが入力されることに応じて、制御信号ＯＤＴＯＮをハイレベルとする（図８、矢印Ａ５）。するとデータ信号ＤＱおよびデータストローブ信号ＤＱＳの受信を開始する直前のタイミングでスイッチＳＷ１ないしＳＷ４を導通状態とさせることができる。またフリップフロップＦＦ４では、ローレベルのリードイネーブル信号ＲＥＡＤＥＮが入力された後に、遅延内部クロック信号ＤＣＬＫ１ｃの立ち上がりエッジが入力されることに応じて、制御信号ＯＤＴＯＮをローレベルとする（図８、矢印Ａ６）。するとデータ信号ＤＱおよびデータストローブ信号ＤＱＳの受信を完了した直後のタイミングでスイッチＳＷ１ないしＳＷ４を非導通状態とさせることができる。
【００７３】
ここでＰＴＶばらつきの影響を受けて、総遅延時間ＳＤＴ２と総遅延時間ＤＤＴ２との間にばらつきが発生すると、以下の問題点が生じる。総遅延時間ＳＤＴ２が総遅延時間ＤＤＴ２よりも大きくなるようにばらつきが発生する場合を説明する。この場合、データストローブ信号ＤＱＳ等の受信開始よりも前からスイッチＳＷ１ないしＳＷ４が導通することになる。すると余分な電流が消費されるため問題である。また前のサイクルがライト動作の場合は、そのライト動作の完了タイミングと、スイッチＳＷ１ないしＳＷ４が導通するタイミングとの間隔を広げないと、ライトデータが破壊されるおそれがあるため問題である。またこの場合、データストローブ信号ＤＱＳ等の受信完了よりも前からスイッチＳＷ１ないしＳＷ４が非導通状態とされることになる。するとデータの振幅が変わってしまい、ノイズが発生するおそれがあるため問題である。
【００７４】
また総遅延時間ＳＤＴ２が総遅延時間ＤＤＴ２よりも小さくなるようにばらつきが発生する場合を説明する。この場合、データストローブ信号ＤＱＳ等の受信開始後にスイッチＳＷ１ないしＳＷ４が導通することになるため、データの振幅が変わってしまい、ノイズが発生するおそれがあるため問題である。またこの場合、データストローブ信号ＤＱＳ等の受信完了後の一定時間経過後にスイッチＳＷ１ないしＳＷ４が非導通状態とされることになるため、余分な電流が消費されるため問題である。
【００７５】
しかしＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃでは、遅延バッファＤＢ１と出力バッファＯＢ１とは同一構成とされるため、ＰＴＶばらつきの発生時においても、総遅延時間ＳＤＴ２と総遅延時間ＤＤＴ２との間にばらつきが発生することが防止される。これによりデータストローブ信号ＤＱＳ等の受信タイミングとスイッチＳＷ１ないしＳＷ４の導通タイミングとの位相を適切に補償することができるため、ＰＴＶばらつきに強い安定したリード動作が可能となる。そして消費電流を低減することや、前サイクルの動作と最小限の間隔でリード動作を入れることでアクセスの高速化を図ることや、ノイズ発生を防止することができる。
【００７６】
なお、フリップフロップＦＦ１はサンプリング回路の一例、遅延バッファＤＢ１は第１遅延バッファの一例、遅延バッファＤＢ２は第２遅延バッファの一例、遅延回路３０は第１遅延回路の一例、フリップフロップＦＦ２は同期回路の一例、バッファＢ１ないしＢ４は調整バッファの一例、出力セレクタ３２はセレクタの一例、モード設定レジスタ１４はレジスタの一例、ＯＣＤ調整回路１５は調整回路の一例、遅延回路３３は第２遅延回路のそれぞれ一例である。
【００７７】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）内部クロック信号とＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号とを発生するクロック発生回路と、
メモリクロック信号の出力バッファと、
メモリクロック信号に基づいて生成される外部信号の入力バッファと
を備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され入力バッファと同一構成を有する第２遅延バッファとを備え、内部クロック信号が入力される第１遅延回路と、
第１遅延回路から出力される遅延内部クロック信号および外部信号が入力され、遅延内部クロック信号に基づいて外部信号に対するタイミングを制御するタイミング制御回路と
を備えることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記２）前記ＤＤＲ−ＳＤＲＡＭから到達したデータストローブ信号の位相をシフトした信号に基づいて、前記ＤＤＲ−ＳＤＲＡＭから到達したリードデータ信号をサンプリングし、サンプリングリードデータ信号を出力するサンプリング回路を備え、
前記タイミング制御回路には前記サンプリングリードデータ信号が入力され、前記タイミング制御回路は前記サンプリングリードデータ信号を前記遅延内部クロック信号に同期化することを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記３）前記第１遅延回路は、前記第１遅延バッファまたは／および前記第２遅延バッファと直列接続される複数の調整バッファと、
前記同期回路のセットアップ／ホールド時間のマージンに応じて前記調整バッファの接続段数を設定するセレクタと
を備えることを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記４）前記セレクタの接続段数を設定する設定信号を保持するレジスタを備えることを特徴とする付記３に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記５）前記第１遅延バッファまたは前記第２遅延バッファの少なくとも何れか一つは、基準抵抗を元に前記バッファの能力を所定の規定値に設定する調整機能を備えることを特徴とする付記１に記載のＤＤＲ−ＳＤＲＡＭインターフェース回路。
（付記６）ＤＤＲ−ＳＤＲＡＭに供給されるメモリクロック信号の出力バッファと、
前記ＤＤＲ−ＳＤＲＡＭから到達したデータストローブ信号の入力バッファと、
前記出力バッファのインピーダンス値および前記入力バッファのインピーダンス値を一定値に維持する調整回路と
を備えるＤＤＲ−ＳＤＲＡＭインターフェース回路において、
前記出力バッファと同一構成を有する第１遅延バッファと、該第１遅延バッファと直列接続され前記入力バッファと同一構成を有する第２遅延バッファとを備え、前記データストローブ信号が入力される第２遅延回路と、
前記第２遅延回路から出力される遅延データストローブ信号に基づいて、前記ＤＤＲ−ＳＤＲＡＭから到達したリードデータ信号をサンプリングするサンプリング回路とを備え、
前記第１遅延バッファのインピーダンス値および前記第２遅延バッファのインピーダンス値は、前記調整回路によって一定値に維持されることを特徴とするＤＤＲ−ＳＤＲＡＭインターフェース回路。
【図面の簡単な説明】
【００７８】
【図１】ＤＤＲ−ＳＤＲＡＭインターフェース回路１の回路構成図である。
【図２】バリアブルディレイライン３１の回路図である。
【図３】ＤＤＲ−ＳＤＲＡＭインターフェース回路１のタイミングチャートである。
【図４】ＤＤＲ−ＳＤＲＡＭインターフェース回路１ａの回路構成図である。
【図５】ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｂの回路構成図である。
【図６】従来のメモリ制御ＬＳＩ１００１の回路図である。
【図７】ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃの回路構成図である。
【図８】ＤＤＲ−ＳＤＲＡＭインターフェース回路１ｃのタイミングチャートである。
【符号の説明】
【００７９】
１、１ａ、１ｂ  ＤＤＲ−ＳＤＲＡＭインターフェース回路
２  ＤＤＲ−ＳＤＲＡＭ
３  半導体装置
１０  クロック発生回路
１４  モード設定レジスタ
１５  ＯＣＤ調整回路
１６  比較回路
２０  Ｉ／Ｏセル
３０  遅延回路
３１  バリアブルディレイライン
３２  出力セレクタ
３３  遅延回路
４０  ＤＬＬ回路
Ｂ１ないしＢ４  バッファ
ＢＤＱ  増幅後データ信号
ＢＤＱＳ  増幅後データストローブ信号
ＣＫ  メモリクロック信号
ＣＬＫ１、ＣＬＫ２  内部クロック信号
ＣＲ  比較結果
ＤＢ１、ＤＢ２、ＤＢ１ｂ、ＤＢ２ｂ  遅延バッファ
ＤＣＬＫ１ないしＤＣＬＫ１ｃ  遅延内部クロック信号
ＤＤＱＳ、ＤＤＱＳｂ  遅延データストローブ信号
ＤＤＴ  総遅延時間
ＤＱ  データ信号
ＤＱＳ  データストローブ信号
ＤＳＳ  遅延時間設定信号
ＤＴ１ないしＤＴ４  第１遅延時間ないし第４遅延時間
ＦＦ１ないしＦＦ３  フリップフロップ
ＩＢ１およびＩＢ２  入力バッファ
ＯＢ１、ＯＢ１ａ  出力バッファ
ＰＤ１ないしＰＤ４  パッド
ＰＬＬＣＬＫ  基準クロック信号
ＳＤＱ  サンプリングデータ信号
ＳＤＴ  総遅延時間
ＹＤＱ  同期データ信号
【図１】
2008210307.tif 000003
【図２】
2008210307.tif 000004
【図３】
2008210307.tif 000005
【図４】
2008210307.tif 000006
【図５】
2008210307.tif 000007
【図６】
2008210307.tif 000008
【図７】
2008210307.tif 000009
【図８】
2008210307.tif 000010