(57)【要約】【課題】III族窒化物膜にイオン注入後の活性化率の向上を、結晶品質の劣化防止しつつ短時間で実現することのできるIII族窒化物膜の製造方法を提供すること。【解決手段】III族窒化物膜にイオン注入する工程と、イオン注入後のIII族窒化物膜２１を１１００℃以上１３５０℃以下の温度下で、温度に応じて１０秒以上３０分以下の期間高温アニール処理（図４（ｂ））を行うことにより窒化物膜を活性化する工程によりIII族窒化物膜を短期間で効率的に活性化させることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
III族窒化物膜にドーパントをイオン注入する工程と、
イオン注入後のIII族窒化物膜を１１００℃以上１３５０℃以下の温度下で、温度に応じて１０秒以上９０分以下の期間高温アニール処理を行うことにより窒化物膜を活性化する活性化工程と、
を備えるIII族窒化物膜の製造方法。
【請求項２】
前記活性化工程は、１２５０℃以上１３５０℃以下のアニール温度で、１０秒以上３０秒以下の時間アニール処理を行うことを特徴とする請求項１に記載のIII族窒化物膜の製造方法。
【請求項３】
前記活性化工程は、１１５０℃以上１２５０℃以下のアニール温度で３０秒以上３０分以下の時間アニール処理を行うことを特徴とする請求項１に記載のIII族窒化物膜の製造方法。
【請求項４】
前記活性化工程は、１１００℃で３０分以上９０分以下の時間活性化アニール処理を行うことを特徴とする請求項１に記載のIII族窒化物膜の製造方法。
【請求項５】
前記イオン注入工程が、III族元素の格子サイトと窒素の格子サイトの少なくともいずれかに導入可能な元素のイオンを注入することを特徴とする請求項１乃至４のいずれか１項に記載のIII族窒化物膜の製造方法。
【請求項６】
前記イオン注入工程は、III族元素の格子サイトに導入可能な元素のイオンと、窒素の格子サイトに導入可能な元素のイオンの両方を注入することを特徴とする請求項１乃至４のいずれか１項に記載のIII族窒化物膜の製造方法。
【請求項７】
前記イオン注入工程の後であって前記アニール工程の前に、さらに、III族窒化物膜の表面を誘電体膜のキャップ層で覆う工程を備えることを特徴とする請求項１乃至６のいずれか１項に記載のIII族窒化物膜の製造方法。
【請求項８】
前記アニール工程は、窒素加圧雰囲気内において高温アニール処理を行うことを特徴とする請求項１乃至７のいずれか１項に記載のIII族窒化物膜の製造方法。
【請求項９】
前記アニール工程は、１０１３ｈPa以上の窒素加圧雰囲気内において前記アニール処理を行うことを特徴とする請求項８に記載のIII族窒化物膜の製造方法。
【請求項１０】
前記イオン注入工程では、シリコン基板上に成長されたIII族窒化物膜にドーパントをイオン注入し、
前記イオン注入後に行う前記活性化工程において、活性化アニール後のシート抵抗を70 W/sq.以上300 W/sq.以下となるように高温アニール処理を行うことを特徴とする請求項１，５，６，７，８および９のいずれか１項に記載のIII族窒化物膜の製造方法。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の方法により形成されたIII族窒化物膜を用いたことを特徴とするIII族窒化物半導体素子。
【請求項１２】
ｐ型あるいはｉ型の窒化物半導体にシリコンをイオン注入した後、高温アニールして活性化することによりソース領域とドレイン領域を形成したＦＥＴ型の化合物半導体デバイスであることを特徴とする請求項１１に記載のIII族窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物膜の製造方法に関し、より詳しくは、III族窒化物化合物半導体素子として使用するコンタクト層の活性化方法及びこれにより製造したIII族窒化物膜を用いたIII族窒化物半導体素子に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、高温で大きなパワー用のデバイス材料として非常に有用であり、短波長域におけるレーザーダイオードや電子デバイスであるトランジスタが一部実用化されている。特に電子デバイスにおいては、これまで、ＡｌＧａＮ／ＧａＮ系ＨＦＥＴ、またはＭＩＳＦＥＴが用いられていた。これらは従来のＳｉやＧａＡｓ、ＩｎＰなどのIII族化合物系半導体よりも高い絶縁破壊電圧や飽和移動度を有しており、パワーデバイスに適している。
【０００３】
しかし、これらのIII族窒化物系のトランジスタは、材料がワイドギャップ故に、金属との仕事関数差に起因して、ソースおよびドレインのコンタクト抵抗が大きくなるという課題があった。
【０００４】
例えば、III族窒化物系電界効果型トランジスタの場合、ソース電極及びドレイン電極とIII族窒化物との接触抵抗を下げるために、熱拡散法（非特許文献１）や選択成長法（非特許文献２）などの技術が用いられている。また、ショットキー接合を用いたものもある（非特許文献３）
【非特許文献１】S. Jang et al. J. Electronic Materials 35(2006)685
【非特許文献２】吉田清輝、電工時報２００２年１０９号
【非特許文献３】H. B. Lee et al. IEEE Trans. Dev. Lett. 27(2006)81
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、非特許文献１に記載の熱拡散法では、シリコンをIII族窒化物膜の表面に蒸着した後に熱拡散法を用いているが、アニール温度が９００℃と低温であるため、１２０分という長いアニール時間を必要とし、生産効率の低下が問題となる。
【０００６】
また、非特許文献２に記載の選択成長法を用いた場合、選択領域の成長速度が周辺に比べて非常に速く、膜厚の調整が難しいという問題があった。
【０００７】
さらに、非特許文献３のショットキー接合を用いる方法は、ショットキー接合の接触抵抗が高いため、オン抵抗を十分に下げられないという問題があった。
【０００８】
本発明は、上記課題に鑑みなされたもので、III族窒化物膜にイオン注入後の活性化率の向上を、結晶品質の劣化を防止しつつ短時間で実現することのできるIII族窒化物膜の製造方法およびこの方法により製造したIII族窒化物膜を用いたIII族窒化物半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するための本発明の第１の態様は、III族窒化物膜にドーパントをイオン注入する工程と、イオン注入後のIII族窒化物膜を１１００℃以上１３５０℃以下の温度下で、温度に応じて１０秒以上３０分以下の期間高温アニール処理を行う活性化工程とを備えることを特徴とするIII族窒化物膜の製造方法である。高温かつ短時間のアニールにより活性化率を大幅に向上することが可能となる。
【００１０】
本発明の第２の態様は、上記第１の態様に係るIII族窒化物膜の製造方法の前記活性化工程において、１２５０℃以上１３５０℃以下のアニール温度で、１０秒以上３０秒以下の時間活性化処理を行うことを特徴とする。
【００１１】
本発明の第３の態様は、上記第１の態様に係るIII族窒化物膜の製造方法の前記活性化工程において、１１５０℃以上１２５０℃以下のアニール温度で３０秒以上活性化処理を行うことを特徴とする。
【００１２】
本発明の第４の態様は、上記第１乃至第３の態様のいずれかに係るIII族窒化物膜の製造方法の前記活性化工程において、１１００℃で３０分以上90分以下の時間活性化アニール処理を行うことを特徴とする。
【００１３】
本発明の第５の態様は、上記第１乃至第４の態様のいずれかに係るIII族窒化物膜の製造方法における前記イオン注入工程が、III族元素の格子サイトと窒素の格子サイトの少なくともいずれかに導入可能な元素のイオンを注入することを特徴とする。例えば、III族元素の格子サイトは、Ｇａであり、窒素の格子サイトはＮである。
【００１４】
本発明の第６の態様は、上記第１乃至第４の態様のいずれかに係るIII族窒化物膜の製造方法の前記イオン注入工程において、III族元素の格子サイトに導入可能な元素のイオンと、窒素の格子サイトに導入可能な元素のイオンの両方を注入することを特徴とする。
【００１５】
本発明の第７の態様は、上記第１乃至第６の態様のいずれかにかかるIII族窒化物膜の製造方法において、前記イオン注入工程の後であって前記アニール工程の前に、さらに、III族窒化物膜の表面を誘電体膜のキャップ層で覆う工程を備えることを特徴とする。例えば、ＳｉＯ２、ＳｉＮ、ＡｌＮ、グラファイトなどを使用して誘電体膜を形成することが可能である。また、膜厚としては、例えば５００ｎｍ程度の膜厚とすることができる。このようなキャップ層を設けることにより、アニール時の窒素の離脱を抑制する効果を得ることが可能となる。
【００１６】
本発明の第８の態様は、上記第１乃至第７の態様のいずれかの態様に係るIII族窒化物膜の製造方法において、前記アニール工程は、窒素加圧雰囲気内において高温アニール処理を行うことを特徴とする。
【００１７】
本発明の第９の態様は、上記第８の態様にかかるIII族窒化物膜の製造方法において、前記アニール工程は、１０１３ｈPa以上窒素加圧雰囲気内において前記アニール処理を行うことを特徴とする。
本発明の第１０の態様は、上記第１，第５，第６，第７，第８および第９の態様のいずれか一つに記載のIII族窒化物膜の製造方法において、前記イオン注入工程では、シリコン基板上に成長されたIII族窒化物膜にドーパントをイオン注入し、前記イオン注入後に行う前記活性化工程において、活性化アニール後のシート抵抗を70 W/sq.以上300 W/sq.以下となるような熱処理を行うことを特徴とする。
【００１８】
本発明の第１１の態様は、上記第１乃至第１０の態様のいずれか一つに記載の方法により形成されたIII族窒化物膜を用いたことを特徴とするIII族窒化物半導体素子である。
【００１９】
本発明の第１２の態様は、上記第１１の態様に記載のIII族窒化物半導体素子において、ｐ型あるいはｉ型の窒化物半導体にシリコンをイオン注入した後、高温アニールして活性化することによりソース領域とドレイン領域を形成したＦＥＴ型の化合物半導体デバイスであることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、高温アニールにより極めて短い時間で、イオン注入層の活性化が可能となり、生産効率が向上する。また、保護膜として窒素抜けを防止する有効な保護膜を設けることが好ましい。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
まず始めに、本発明の位置づけを明確にするために、ＭＯＳＦＥＴ構造の窒化ガリウム（ＧaＮ）半導体素子の製造方法を用いて、本発明の適用場面の一例を説明する。
【００２２】
図１、図２は、本発明の第１実施形態に係るIII族窒化物膜の製造方法を使用して、ＭＯＳＦＥＴ構造の窒化物化合物半導体トランジスタ（III族窒化物半導体素子）を製造する製造工程を示す断面図である。図１、図２の例では、窒化物化合物として、ｐ型不純物をドープした窒化ガリウム（ＧａＮ）を使用する。このＭＯＳＦＥＴの製造工程においては、図１（ｃ）から図２（ａ）の処理工程に本発明の特徴が、もっともよく表れる。
【００２３】
まず、図１（ａ）に示すように、例えば、有機金属気相成長（ＭＯＣＶＤ）法等によりサファイア、ＳｉＣ、Ｓｉ等の基板１上に、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍ程度のバッファ層２と厚さ１μｍ程度のｐ−ＧａＮ層を、順に成長する（これらの膜厚はいずれも例示である）。ｐ型ドーパントとして例えばＭｇが用いられ、そのドーパント濃度は例えば１×１０16〜１×１０17／ｃｍ3とすることができる。
【００２４】
なお、基板上に成長されるＧａＮ等は、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。これは、他の実施形態でも同様である。
【００２５】
続いて、後述するイオン注入工程による注入処理の際にＧａＮ表面をダメージから防護するとともに、打ち込み深さの位置調整のために、ｐ−ＧａＮ層の上に、ＰＣＶＤ等によりシリコン酸化膜４を形成する。
【００２６】
次に、図１（ｂ）に示すように、シリコン酸化膜４上に、フォトレジスト５を塗布し、これをマスクパターンにより露光、現像してソース領域とドレイン領域に開口を形成する。その後に、その開口を通してｎ型ドーパント、例えばシリコンを注入してｎ+型ソース領域６ｓ、ｎ+型ドレイン領域６ｄを形成する。この場合、ｎ型ドーパント濃度を例えば１×１０18〜２×１０20／ｃｍ3とする。
【００２７】
図１（ｃ）に示すように、フォトレジスト５を除去し、その後シリコン酸化膜４をふっ酸等の溶剤により除去した後に、活性化アニール時のＧａＮの結晶劣化を抑制するために、図１（ｄ）に示すように、誘電体膜のキャップ層としてのＳiＯ2キャップ７を５００nm程度堆積する。
【００２８】
その後、図２（ａ）に示すように、１１００℃〜１３００℃で各温度に応じた所定期間、活性化アニールを行う。アニール温度と時間の関係については後ほど詳細に説明する。アニール処理によるピットの発生をより効果的に抑制するためには、常圧よりも高い窒素加圧雰囲気下で活性化アニールを行うことが好ましい。
【００２９】
活性化アニールが終わると、ＳiＯ2キャップ７をふっ酸等の溶剤で除去し、図２（ｂ）に示すように、ＰＣＶＤ等によりゲート絶縁膜を形成するためのシリコン酸化膜８を形成する。なお、シリコン酸化膜８の代わりにアルミナ（Ａｌ2Ｏ3）膜を形成してもよい。
【００３０】
その後、シリコン酸化膜８上に導電膜９を形成する。導電膜９としてはポリシリコンが一般に用いられるが、Ｎｉ／ＡｌやＷＳｉ等の金属膜であってもよい。ポリシリコンの場合にはＡｓ，Ｐ（リン）、Ｂ（硼素）等がドープされてＣＶＤ法により成長され、金属膜の場合にはスパッタ等により形成される。
【００３１】
さらに、導電膜９上にフォトレジスト１０を塗布し、これを露光、現像してゲート領域に残すとともにソース領域６ｓ、ドレイン領域６ｄの上から除去する。
【００３２】
そして、図２（ｃ）に示すように、パターニングされたフォトレジスト１０をマスクにして導電膜９及びシリコン酸化膜８をエッチングし、ゲート領域に残された導電膜９をゲート電極９ｇとなす。ゲート電極９ｇの下のシリコン酸化膜８は、ゲート絶縁膜として機能する。
【００３３】
続いて、図２（ｄ）に示すように、フォトレジスト１０を除去した後に、別のフォトレジスト（不図示）を用いたリフトオフ法により、図２（ｅ）に示すように、ソース領域６ｓ上にソース電極１１ｓを形成すると同時に、ドレイン領域６ｄ上にドレイン電極１１ｄを形成する。
【００３４】
ソース電極１１ｓ、ドレイン電極１１ｄは、Ｔｉ／Ａｌ、Ｔｉ／ＡｌＳｉ、Ｍｏ等の膜からなり、ドレイン領域６ｄ、ソース領域６ｓを構成するｎ+−ＧａＮ層に対してオーミック接触している。
【００３５】
以上の工程によりノーマリオフ型のＭＯＳＦＥＴが形成される。
ＭＯＳＦＥＴにおいて、ドレイン領域６ｄ、ソース領域６ｓは、十分活性化されている上に、ピットも抑制されているため、シート抵抗を大幅に改善することができた。
【００３６】
なお、上記実施形態では、チャネル領域としてｐ−ＧａＮ層を形成したが、ｎ型ＧａＮ層であってもよいし、その他のIII−Ｖ属窒化物化合物半導体層を形成してもよい。
【００３７】
本発明のIII族窒化物膜の製造方法を検証すべく、アニール条件を各種変化させて、活性化率及びシート抵抗等を測定した。以下に、図３及び図４を用いて、実験の測定対象となるIII族窒化物膜の製造工程を説明する。
【００３８】
まず、サファイア基板２０上に有機金属気相成長法（ＭＯＣＶＤ）によって、図３（ａ）に示すようなｐ型のＧａＮ層（ｐ−ＧａＮ層）２１をエピタキシャル成長させる。サファイア基板上に１１００℃でトリメチルアルミニウム（ＴＭＡ）とアンモニウム（ＮＨ３）を用いて、ＡlＮ系バッファ層を１００nm成長し、その後、シクロペンタジェニエルマグネシウム（Ｃｐ２Ｍｇ）を用い、ＭｇをドープしたＧaＮを１μm成長させて、ｐ−ＧaＮ２１を形成する。Ｍgの添加量は、５×１０15cm-３から５×１０17cm-３とする。尚、測定には、Ｍgをドープしない、アンドープＧａＮ（un-ＧaＮ）も使用する。
【００３９】
上記したＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシ法）等を用いても良い。
【００４０】
その後、図３（ｂ）に示すように、ｐ-ＧaＮ層２１上にＳiＯ2膜２２を２０nm成膜する。次に、図３（ｃ）に示すように、ＳiＯ2膜２２の上からＳiをイオン注入法によって、イオン注入により、Ｓiイオン注入層２３を形成する。イオン注入は、１回目がドーズ量３×１０１４cm-3、加速電圧３０ keV、２回目がドーズ量４×１０１４cm-3、加速電圧６０ keV、３回目がドーズ量８×１０１４cm-3、加速電圧１２０ keV、４回目がドーズ量１．５×１０１５cm-3、加速電圧１９０ keVの４回の打ち込みを行った。
【００４１】
その後、図４（ａ）に示すように、ふっ酸によりＳiＯ2膜２２を除去した後、Ｓiイオン注入層２３上にＳiＯ2からなるキャップ層２４を形成し、表面を覆う。その後、図４（ｂ）に示すように、ＳiＯ2からなるキャップ層２４を形成した状態で、測定対象となる各種III族窒化物膜（図４（ｃ））を生成するため、温度と時間を変えて高温アニール処理を行った。その後、図４（ｃ）に示すように、ＳiＯ2からなるキャップ層２４を除去して、活性化層２５の測定を行った。
【００４２】
測定対象となるIII族窒化物膜を各種形成するために、１３００℃で、５秒、１０秒、３０秒の時間、熱処理（アニール）を行ったものを製造した。また、１２００℃で５秒間アニールしたもの、１１００℃で１０秒間―５分間―３０分間のアニールしたもの、及び１０００℃で１０秒間アニールしたものを製造し、製造した各III族窒化物膜のそれぞれの活性化率及びシート抵抗を測定し算出した。アニール処理は、１１００℃以上のアニール処理にはアニール炉を使用し、その他のアニール処理にはＲＴＡを使用した。昇温速度は、１２０℃／秒である。活性化アニールは、１気圧（≒1013ｈＰａ）で封入された窒素雰囲気のチャンバー内で行った。
【００４３】
図５に、温度１０００℃〜１２００℃をターゲットとした場合のＲＴＡによるサンプル導入から昇温、冷却までの温度と時間の関係を示し、図６に温度１３００℃をターゲットとした場合のＲＴＡによるサンプル導入から昇温、冷却までの温度と時間の関係を示す。サンプル導入から余熱により２００℃または４００℃まで加熱し、その後昇温速度９０℃―１３０℃／秒で温度を上げていく。その後、目標とする加熱時間である所定の時間（５秒から３０秒）加熱した後、冷却してサンプルを取り出す。これにより、測定対象となるサンプルが形成される。ＲＴＡはランプアニール装置を用いて行った。
【００４４】
これらの実験の結果を、図７及び図８に示す。図７は活性化アニール後の活性化率を示す図であり、図８はアニール後のシート抵抗値を示す図である。通常の数値は、ｐ-ＧａＮ層２１へのイオン注入の場合を示し、＜＞は、un-ＧａＮ層へイオン注入した場合の測定結果を示している。１３００℃１０秒のアニール処理結果を見ると、活性化率及びシート抵抗ともに、un-ＧａＮ層の方がp-ＧaＮ層２１よりも活性化率が２〜３％高くなり、シート抵抗は低くなっている。Ｍｇの量とＳｉのドーズ量の違いから、他の温度で及びアニール時間においても、同様の傾向となることが推測される。
【００４５】
尚、図６に示す１３００℃で３０秒加熱した場合の活性化率が１００％を超えているのは、活性化キャリア濃度が高くなったためホール測定が不能となったためである。また、図７中の「ＮＧ」は、有効な活性化が認められなかったことを示している。さらに、図７、図８における「―ＵＮ−」の表示は、種々の理由により、データ測定を行わなかったことを表している。
【００４６】
図７及び図８からわかるように、高温で長時間アニールするほど、活性化率が向上し、シート抵抗が下がっている。特に、１３００℃、３０秒においては、シート抵抗２６Ω／sq.の性能を得ることができた。従来の８２Ω／sq.（活性化率８６％）に比べて格段に良好な数値を得ることが立証された。
【００４７】
また、上述のように、ＳiＯ2膜２２を介して１９０keVでＳiイオンを打ち込んでもIII族窒化物の表面にはほとんど損傷が見られないことが判明した。
【００４８】
しかし、例えば１１００℃以上１３００℃以下で所定期間以上アニール処理を行うと、III族窒化膜の表面に大量のピットが発生することが確認された。このため、上述の条件
下で活性化アニールを行ったIII族窒化膜を用いて半導体デバイスを作成すると、リーク電流の増大が懸念される。特に電界効果型トランジスタの場合、反転キャリアの移動度の減少、ゲート酸化膜直下のＧaＮ表面にダメージが生じることによる界面準位を増やしてしまうこと等が問題となる。
【００４９】
高温アニールによるこのようなピットの発生は、III族窒化物膜内の窒化脱離によるものと考えられる。特に窒化物の膜は高密度の結晶欠陥を含んでおり、欠陥部位での原子間結合力は脆弱であるため、例えば１０５０℃以上においては、窒素の脱離が促進されやすいと考えられる。
【００５０】
そのため、本発明の実験では、III族窒化物膜の表面をＳｉＯ２からなるキャップ層２４で覆ったが、より効果的には、窒素抜けを防止するために有効な保護膜、例えば、ＳiＮ等のキャップ層（誘電体膜のキャップ層）で覆うことにより高温アニール時の窒素の脱離を防止することが望ましい。また、誘電体膜のキャップ層で覆っても、窒素の脱離を完全に抑制することは難しいため、誘電体膜のキャップ層に代えて、または誘電体膜のキャップ層に加えて、窒素雰囲気加圧下で高温アニール処理を行うことにより、窒素の脱離をより抑制することが可能となる。この場合において、窒素雰囲気加圧下とは、窒素単独のならず、その他のガスを混合した雰囲気をも含む概念である。
【００５１】
図９に、図７乃至図８に示す測定データに基づいて、半導体デバイスを製造する際のIII族窒化物膜を活性化するためのアニール温度と時間の適正条件の判定結果を示す。○は、アニール温度と時間が適正なものであり、×は不適正なものを表す。尚、（○）、（×）は、測定データはないものの、測定データの変化の傾向から予測して判定したことを示している。また、斜線部は、ＲＴＡ装置では装置限界により実験できず、データがとれないことを示している。
【００５２】
図７乃至図９からわかるように、１３００℃の温度の場合、１０秒乃至３０秒程度の極短い時間でアニールを行うことにより、活性化を図ることができ、特に、３０秒のアニール処理により、シート抵抗を大幅に低減させることが可能となる。実際には、一定の温度幅（例えば１２５０℃〜１３５０℃）においても近似した結果を得ることが可能であると考えられる。
【００５３】
また、１２００℃近傍の温度の場合でも、３０秒間以上のアニールにより、シート抵抗を所定の値以下にすることが可能であり、さらに、１１００℃であっても、３０分アニールすることにより、極めて良好なシート抵抗のIII族窒化物膜を得ることができる。
【００５４】
また、活性化アニールの前に、III族窒化物膜の表面に窒素抜けを防止するために有効な保護膜、例えば、５００nm前後の厚いシリコン窒化膜のキャップ層を設けることにより、高温アニールによるピットの発生を抑制可能である。ピットの発生をより抑制するためには、さらに窒素加圧雰囲気下でアニールすることが望ましい。この場合、誘電体膜のキャップ層は無くてもよい。
【００５５】
尚、アニール処理においてＲＴＡを用いると、短い時間で高温にすることができ、短時間で活性化アニール処理を行うことができるが、窒素雰囲気下での加圧には向いていない。一方、電気炉は加圧が可能であるが高温にするのに時間がかかる。従って、不純物の濃度、目標とする活性化率等に応じて、どのような方法により活性化アニールを行うか選択することが望ましい。
【００５６】
次に、本発明の第２実施形態に係るIII族窒化物膜の製造方法を説明する。ここでは、第２実施形態に係るIII族窒化物膜の製造方法を使用して、上記第１実施形態と同様に、ＭＯＳＦＴ構造の窒化物化合物半導体トランジスタ（III族窒化物半導体素子）を製造する工程を説明する。
【００５７】
本実施形態に係るIII族窒化物膜の製造方法では、図１（ａ）に示す基板１として、シリコン（Si）基板を用いる。
まず，シリコン(Si)基板上に，MOCVD法(有機金属気相成長法)によって、1100℃でトリメチルアルミニウム(TMA)とアンモニア(NH3)を用いて，AlN系バッファ層２を100 nmエピタキシャル成長させる。
【００５８】
この後，シクロペンタジェニエルマグネシウム(Cp2Mg)を用い，Mgをドープしたｐ−ＧａＮ層３を1 mm成長させる。Mgの添加量は5x1015 cm-3から5x1017cm-3とする。
なお，上記したMOCVD法に代えて，HVPE法(ハライド気相エピタキシ法)，MBE法(分子線エピタキシー法)等を用いてもよい。
その後，ｐ−ＧａＮ層３上にシリコン酸化膜（SiO2)４を20 nm成膜する。
【００５９】
次に，図１（ｂ）に示すように、シリコン酸化膜４上に、フォトレジスト５を塗布し、これをマスクパターンにより露光、現像してソース領域とドレイン領域に開口を形成する。その後に、その開口を通してｎ型ドーパント、例えばシリコンを注入してｎ+型ソース領域６ｓ、ｎ+型ドレイン領域６ｄを形成する。この場合、Siをイオン注入法によってドーズ量3x1015 cm-2，加速 電圧190 keV等で注入し，300 nm深さのBOX層を生成する。
【００６０】
次に、図１（ｃ）に示すように、フォトレジスト５を除去し、その後シリコン酸化膜４をふっ酸等の溶剤により除去した後に、活性化アニール時のＧａＮの結晶劣化を抑制するために、図１（ｄ）に示すように、誘電体膜のキャップ層としてのＳiＯ2キャップ７を５００nm程度堆積する。
【００６１】
その後，図４（ｂ）に示すように、ＳiＯ2からなるキャップ層２４を形成した状態で、測定対象となる各種III族窒化物膜（図４（ｃ））を生成するため、イオン注入後に行う活性化工程において、活性化アニール後のシート抵抗を70 W/sq.以上300 W/sq.以下となるように高温アニール処理を行う。
【００６２】
具体的には、アニール炉或いはRTA装置を用いて，Arフロー下で，900℃以上1300℃以下，5秒以上2分以下の活性化アニール（高温アニール処理）を行った。昇温速度は120℃/secである。なお，ここでは活性化アニールを、アニール炉或いはRTA装置に代えて、電気炉等を用いても良い。
その後、図４（ｃ）に示すように、ＳiＯ2からなるキャップ層２４を除去して、活性化層２５の測定を行った。
【００６３】
図１０および図１１は、その活性化アニール（高温アニール処理）をアニール炉を用いて行った場合における実験の結果を示す。また、図１２および図１３は、その活性化アニールをＲＴＡ装置を用いて行った場合における実験の結果を示す。これらの実験結果から、その高温アニール処理が高温長時間になるほど，活性化率が向上しており，シート抵抗が減少している、ことが分かる。
【００６４】
また、図１５は、上記活性化アニール（高温アニール処理）を、（1)1300℃，30秒の条件で行った場合に、活性化アニールした後の表面状態を撮影した写真である。この写真から、GaN層の表面に、丸状の剥がれと端でも剥がれが観測されていることが分かる。一方，図１４は、上記活性化アニールを、(2)1200℃，10秒の条件で行った場合に、活性化アニールした後の表面状態を撮影した写真である。この写真から、GaN層の表面が鏡面になっていることが分かる。このことから，より過酷な条件である1300℃ ，30秒の条件（1)で活性化アニールを行ったサンプルでは，シート抵抗は40 W/sq.と極めて低いが，GaN層の表面が剥がれるといったトレードオフが確認された。一方、1200℃，10秒の条件(2)で活性化アニールを行ったサンプルでは，シート抵抗は100 W/sq.と実用上問題ないレベル(例えば，FETのオン抵抗が劇的には増加しない)となることが再現良く得られている。
【００６５】
このように、第２実施形態では、イオン注入工程では、シリコン（Si）基板上に成長されたIII族窒化物膜にドーパントをイオン注入し、イオン注入後に行う活性化工程において、活性化アニール後のシート抵抗を70 W/sq.以上300 W/sq.以下となるように高温アニール処理を行う。具体的には，イオン注入後の活性化アニール工程において，900℃以上1500℃以下，1秒以上1時間以下の条件下で，シート抵抗を70 W/sq.以上300 W/sq.以下となるように高温アニールを行う。この手法によって，シリコン（Si）基板上に形成したGaN層の剥がれ、つまり、図１５に示すようなGaN層表面での剥がれの発生を抑制でき，かつ，高い活性率を達成できる。
【００６６】
また、上記活性化アニールを、(3)1300℃，10秒の条件で行った場合、図１６の写真で示すように、GaN層とシリコン（Si）基板の界面にも剥がれが生じる。第２実施形態によれば、そのような、GaN層とシリコン（Si）基板の界面での剥がれの発生を抑制でき，かつ，高い活性率を達成できる。
【００６７】
以上の説明は、ｐ型の窒化物膜にｎ型イオン（シリコン）を注入する場合について説明したが、ｎ型の窒化物膜にｐ型のイオン（例えば、Ｍｇ，Ｚｎ，Ｂｅ等）を注入することも可能である。すなわち、III族元素の格子サイトと窒素の格子サイトの少なくともいずれかに導入可能な元素のイオンを注入することが可能である。また、III族元素の格子サイトに導入可能な元素のイオンと、窒素の格子サイトに導入可能な元素のイオンの両方を注入することも可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係る製造方法を使用して、ＭＯＳＦＥＴ構造の窒化物化合物半導体トランジスタを製造する製造工程の一部を示す断面図（その１）である。
【図２】本発明の第１実施形態に係る形成方法を使用して、ＭＯＳＦＥＴ構造の窒化物化合物半導体トランジスタを製造する製造工程の一部（その２）を示す断面図である。
【図３】データ測定のために、各種温度―時間条件を変えて形成したIII族窒化物膜の製造工程の一部（その１）を示す断面図である。
【図４】データ測定のために、各種温度―時間条件を変えて形成したIII族窒化物膜の製造工程の一部（その２）を示す断面図である。
【図５】温度１０００℃、１２００℃をターゲットとした場合のＲＴＡによるサンプル導入から昇温、冷却までの温度と時間の関係を示ス図である。
【図６】温度１３００℃をターゲットとした場合のＲＴＡによるサンプル導入から昇温、冷却までの温度と時間の関係を示ス図である。
【図７】活性化アニール後の活性化率を示す図である。
【図８】アニール後のシート抵抗値を示す図である。
【図９】半導体デバイスを製造する際のIII族窒化物膜を活性化するためのアニール温度と時間の適正条件の判定結果を示す図である。
【図１０】本発明の第２実施形態に係る製造方法の活性化アニールを、アニール炉を用いて行った場合の実験結果で、アニール温度を変化させた場合の実験結果を示す。
【図１１】図１０と同様の実験結果で、アニール時間を変化させた場合の実験結果を示す。
【図１２】本発明の第２実施形態に係る製造方法の活性化アニールを、ＲＴＡ装置を用いて行った場合の実験結果で、アニール温度を変化させた場合の実験結果を示す。
【図１３】図１２と同様の実験結果で、アニール時間を変化させた場合の実験結果を示す。
【図１４】活性化アニールを1200℃，10秒の条件で行った場合に、活性化アニールした後の表面状態を撮影した写真。
【図１５】活性化アニールを1300℃，30秒の条件で行った場合に、活性化アニールした後の表面状態を撮影した写真。
【図１６】活性化アニールを1300℃，10秒の条件で行った場合に、活性化アニールした後の、GaN層とシリコン（Si）基板の界面を撮影した写真。
【符号の説明】
【００６９】
１：基板
２：バッファ層
３：ＧａＮ層
４：シリコン参加膜
５：フォトレジスト
６ｓ：ソース領域
６ｄ：ドレイン領域
７：シリコン酸化膜
８：シリコン酸化膜（ゲート絶縁膜）
９：導電膜
９ｇ：ゲート電極
１０：フォトレジスト
１１ｓ：ソース電極１１ｄ：ドレイン電極
２０：サファイア基板２１：ｐ−ＧａＮ
２２：シリコン酸化膜
２３：Ｓｉ注入層
２４：シリコン酸化膜
２５：活性化層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１４】
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【図１５】
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