(57)【要約】  【課題】  ドライエッチングによるピンチオフ電圧差のバラツキや半導体基板のダメージに起因する素子特性の劣化をなくし、電荷転送電極間の距離を微細化した電荷結合素子及びその製造方法を提供する。  【解決手段】  ストレージゲートショットキー電極を形成する際、ＩｎＧａＰ層又はＩｎＡｌＧａＰ層からなる上層半導体層に電極金属膜となるＴｉを注入させて形成する。Ｔｉの侵入は、上層半導体直下のＧａＡｓ層でほぼ停止させることができる。一方バーチャルゲートショットキー電極は、上層半導体層とＧａＡｓ層の一部を選択除去した後、露出したＡｌＧａＡｓ層に所定の方向から電極金属膜を蒸着して形成する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の半導体層と、該半導体層表面にショットキー電極を備えた電荷結合素子において、
前記半導体層は、少なくともＩｎＧａＰ層又はＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層と、該ＧａＡｓ層直下にＡｌＧａＡｓ層とを含み、
前記ショットキー電極は少なくともＴｉからなり、かつ、前記上層半導体層表面から該上層半導体層への前記Ｔｉの浸入が、前記ＧａＡｓ層で略停止し、該ＧａＡｓ層にショットキー接触する第１の電極部と、前記ＡｌＧａＡｓ層とショットキー接触する第２の電極部とからなり、
前記第１の電極部及び前記第２の電極部を一つの電荷転送電極とし、複数の前記電荷転送電極を挟んで配置された電荷注入電極及び電荷取出電極と、前記電荷転送電極にクロック電圧を印加する手段とを備えたことを特徴とする電荷結合素子。
【請求項２】
半導体基板上に複数の半導体層と、該半導体層表面にショットキー電極を備えた電荷結合素子の製造方法において、
少なくともＩｎＧａＰ層又はＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層と、該ＧａＡｓ層直下にＡｌＧａＡｓ層とを含む半導体層が形成された半導体基板を用意する工程と、
前記半導体層にオーミック接触する電荷注入電極及び電荷取出電極を形成する工程と、
前記電荷注入電極と前記電荷取出電極との間に形成される第２の電極部形成予定領域の前記上層半導体層と前記ＧａＡｓ層をエッチング除去し、電荷伝送方向に平行な断面が逆メサ形状の前記上層半導体層及び前記ＧａＡｓ層を残して、前記ＡｌＧａＡｓ層の一部を露出させる工程と、
前記半導体基板の法線方向となす角度θが、０°＜θ＜９０°を満たす条件で、少なくともＴｉからなる電荷転送電極金属を前記電荷注入電極側から蒸着し、前記上層半導体層表面と前記露出するＡｌＧａＡｓ層上に前記電極金属を形成する工程と、
前記電極金属の少なくとも一部を前記上層半導体層表面から該上層半導体層に侵入させ、前記ＧａＡｓ層表面で略停止させる加熱処理を行い、該ＧａＡｓ層にショットキー接触する第１の電極部と前記ＡｌＧａＡｓ層にショットキー接触する第２の電極部とからなる電荷転送電極を形成する工程と、
前記電荷転送電極にクロック電圧を印加する手段を形成する工程とを含むことを特徴とする電荷結合素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電荷結合素子およびその製造方法に関し、特にヘテロ接合を用いた電荷結合素子およびその製造方法に関する。
【背景技術】
【０００２】
従来の２相駆動型電荷結合素子は、次のように形成される。まず、半絶縁性ＧａＡｓ基板１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２と、Ｓｉを１×１０16ａｔｏｍ・ｃｍ-3の濃度で添加した厚さ８００ｎｍのｎ型ＧａＡｓ層３とをエピタキシャル成長させた半導体基板を用意する（図９ａ）。
【０００３】
次に、電荷注入電極、電荷取出電極の形成予定領域のｎ型ＧａＡｓ層３に、接触抵抗を下げるため、加速電圧１８０ＫｅＶ、ドーズ量４×１０13ａｔｏｍ・ｃｍ-2でＳｉイオンを注入し、不純物濃度の高いｎ型ＧａＡｓオーミックコンタクト領域４を形成する（図９ｂ）。
【０００４】
その後、ｎ型ＧａＡｓオーミックコンタクト領域４上に、ＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３００ｎｍ）の金属膜の積層構造からなる電荷注入電極５及び電荷取出電極６を形成する（図９ｃ）。
【０００５】
そして、電荷転送電極の一部を構成するＴｉ（１００ｎｍ）／Ｐｔ（５０ｎｍ）／Ａｕ（３００ｎｍ）の金属膜からなる第１のショットキー電極７を、電荷注入電極５と電荷取出電極６の間に、リフトオフ法によりゲート長１μｍ、電極間隔１μｍの寸法で形成する（図９ｄ）。
【０００６】
次に第１のショットキー電極７をエッチングマスクとして使用し、ｎ型ＧａＡｓ層３を例えばＢＣｌ3ガスを用いたドライエッチングにより、所定の深さ（約５０ｎｍ）までエッチングする（図９ｅ）。このエッチング深さは、後工程で形成する第２のショットキー電極８の電位ポテンシャルが、先に形成した第１のショットキー電極７の電位ポテンシャルと十分な電位差が生じる深さに適宜設定する。
【０００７】
次に、Ｔｉ（５０ｎｍ）／Ｐｔ（２５ｎｍ）／Ａｕ（１５０ｎｍ）の電極金属膜をリフトオフ法により、エッチングされたｎ型ＧａＡｓ層３の表面に形成し、第２のショットキー電極８を形成する（図９ｆ）。この第２のショットキー電極８は、図９（ｆ）に示すように、先に形成した第１のショットキー電極７の一部と重なり合うように１μｍ幅で形成される。その結果、第１のショットキー電極７と隣接する第２のショットキー電極８の電極間隔が約０．５μｍ、第２のショットキー電極のゲート長が約０．５μｍの電荷転送電極を形成することができる。このように２相駆動型電荷結合素子の電荷転送電極は、エッチングされないｎ型ＧａＡｓ層３に接触する第１のショットキー電極７（ストレージゲート部）とエッチングされたｎ型ＧａＡｓ層３に接触する第２のショットキー電極８（バーチャルゲート部）によって構成されている。
【０００８】
このような構造の電荷結合素子では、第１のショットキー電極７に較べて第２のショットキー電極８のピンチオフ電圧が小さく設定されており、そのピンチオフ電圧差に応じて蓄積される電荷を、次のようにして転送する。例えば、図１０（ａ）に模式的に示す構造の電荷転送電極に、図１１に示すクロック電圧φ１、φ２を印加すると、時間ｔ＝ｔ１では図１０（ｂ）に示すようなポテンシャル状態となり、時間ｔ＝ｔ２になるとバーチャルゲート電極下の電子は、隣接するストレージゲート電極下へ転送されていく。その結果、電荷注入電極５から注入された電荷を電荷取出電極６から取出すことができる（図１０ｃ）。
【０００９】
この種の電荷結合素子は、例えば非特許文献１に記載されている。
【非特許文献１】Eric R.Fossum著、「Two-Dimensional Electron Gas Charge-Coupled Devices(2DEG-CCD'S)」、IEEE TRASACTIONS ON ELECTRON DEVICES.、Vol.38、No.5、1991年５月、p.1182-1192
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記のような２相駆動型電荷結合素子では、ピンチオフ電圧差はｎ型ＧａＡｓ層３のエッチング深さによって決まる。具体的には、ドライエッチングを行う際のエッチング時間を制御することによって、エッチング深さが制御されている。しかし、エッチング時間によるエッチング深さの制御は、エッチング速度が半導体基板の表面状態に依存して変化するため、再現性が悪いという問題点があった。また、ドライエッチングは半導体基板にプラズマによるダメージを残すため、このダメージに起因して生じるゲートリーク電流により素子特性が劣化するという問題点があった。
【００１１】
また電荷結合素子の転送効率や高速動作特性は、電荷転送電極間の距離を微細化するほど向上させることができる。しかし、図９で説明した従来の２相駆動型電荷結合素子では、第１のショットキー電極７（ストレージゲート電極）と第２のショットキー電極８（バーチャルゲート電極）との間の距離は、リフトオフ法で用いるレジストパターン寸法によって微細化が制約され、電荷転送効率の向上が制限されるという問題があった。
【００１２】
本発明は上記問題点を解消し、ドライエッチングによるピンチオフ電圧差のバラツキや半導体基板のダメージに起因する素子特性の劣化をなくし、電荷転送電極間の距離を微細化した電荷結合素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため本願請求項１に係る発明は、半導体基板上に複数の半導体層と、該半導体層表面にショットキー電極を備えた電荷結合素子において、前記半導体層は、少なくともＩｎＧａＰ層又はＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層と、該ＧａＡｓ層直下にＡｌＧａＡｓ層とを含み、前記ショットキー電極は少なくともＴｉからなり、かつ、前記上層半導体層表面から該上層半導体層への前記Ｔｉの浸入が、前記ＧａＡｓ層で略停止し、該ＧａＡｓ層にショットキー接触する第１の電極部と、前記ＡｌＧａＡｓ層とショットキー接触する第２の電極部とからなり、前記第１の電極部及び前記第２の電極部を一つの電荷転送電極とし、複数の前記電荷転送電極を挟んで配置された電荷注入電極及び電荷取出電極と、前記電荷転送電極にクロック電圧を印加する手段とを備えたことを特徴とする。
【００１４】
本願請求項２に係る発明は、半導体基板上に複数の半導体層と、該半導体層表面にショットキー電極を備えた電荷結合素子の製造方法において、少なくともＩｎＧａＰ層又はＩｎＡｌＧａＰ層からなる上層半導体層と、該上層半導体層直下にＧａＡｓ層と、該ＧａＡｓ層直下にＡｌＧａＡｓ層とを含む半導体層が形成された半導体基板を用意する工程と、  前記半導体層にオーミック接触する電荷注入電極及び電荷取出電極を形成する工程と、  前記電荷注入電極と前記電荷取出電極との間に形成される第２の電極部形成予定領域の前記上層半導体層と前記ＧａＡｓ層をエッチング除去し、電荷伝送方向に平行な断面が逆メサ形状の前記上層半導体層及び前記ＧａＡｓ層を残して、前記ＡｌＧａＡｓ層の一部を露出させる工程と、前記半導体基板の法線方向となす角度θが、０°＜θ＜９０°を満たす条件で、少なくともＴｉからなる電荷転送電極金属を前記電荷注入電極側から蒸着し、前記上層半導体層表面と前記露出するＡｌＧａＡｓ層上に前記電極金属を形成する工程と、前記電極金属の少なくとも一部を前記上層半導体層表面から該上層半導体層に侵入させ、前記ＧａＡｓ層表面で略停止させる加熱処理を行い、該ＧａＡｓ層にショットキー接触する第１の電極部と前記ＡｌＧａＡｓ層にショットキー接触する第２の電極部とからなる電荷転送電極を形成する工程と、前記電荷転送電極にクロック電圧を印加する手段を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明の電荷結合素子は、ほぼＧａＡｓ層の厚さによって、ピンチオフ電圧差が決まるため、ピンチオフ電圧のばらつきを抑制することができる。さらにＧａＡｓ層の厚さを変えることで、所望のピンチオフ電圧差とすることができ、高速動作特性に優れた電荷結合素子となる。
【００１６】
また本発明の電荷結合素子の製造方法は、電荷転送電極を形成する場合、結晶方位面によってウエットエッチングレートが異なることを利用して逆メサ形状の半導体層を形成し、自己整合的に電荷転送電極を形成することができるため、ドライエッチングのように半導体層表面にダメージを与えることがなく、素子特性の劣化がない。さらにフォトリソグラフィーによる制約が少なく、電極間の距離を微細化できるため、高転送効率に適した電荷結合素子の作製が可能となる。
【００１７】
また、電荷転送電極金属であるＴｉとノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層との固相反応は、ＩｎＧａＰ層直下のＧａＡｓ層でほぼ停止するため、熱的に安定であり、ピンチオフ電圧のバラツキも抑制できる。さらにはＧａＡｓ層の厚みは、通常のエピタキシャル成長法により制御することができ、簡便に所望のピンチオフ電圧差の電荷結合素子を形成することができる。
【発明を実施するための最良の形態】
【００１８】
以下本発明の実施の形態について、２相駆動型電荷結合素子を例にとり、製造工程に従い説明する。
【実施例１】
【００１９】
まず、半絶縁性ＧａＡｓ基板上１上に、厚さ５００ｎｍのノンドープＧａＡｓバッファ層２と、厚さ１５ｎｍのノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層９と、Ｓｉ濃度が１×１０18ａｔｏｍ・ｃｍ-3で厚さ２０ｎｍのｎ型Ａｌ0.22 Ｇａ0.78Ａｓキャリア供給層１０と、厚さ３０ｎｍのノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層１１と、厚さ４０ｎｍのノンドープＧａＡｓストレージゲート反応停止層１２と、厚さ５０ｎｍのノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３と、厚さ１００ｎｍのＳｉ濃度が５×１０18ａｔｏｍ・ｃｍ-3のｎ型ＧａＡｓオーミックコンタクト層１４を順次結晶成長させる（図１）。
【００２０】
次に、電荷結合素子形成予定領域外に、Ｂ+イオンを加速電圧１７０ｋｅＶ、ドーズ量１×１０12ａｔｏｍ・ｃｍ-2でイオン注入することにより、素子間分離領域１５を形成する（図２）。
【００２１】
電荷結合素子形成予定領域のｎ型ＧａＡｓオーミックコンタクト層１４上に、リフトオフ法によって、ＡｕＧｅ（３５ｎｍ）／Ｎｉ（２０ｎｍ）／Ａｕ（３００ｎｍ）からなるオーミック電極を形成し、４００℃で１分間熱処理を行い、電荷注入電極５及び電荷取出電極６を形成する（図３）。
【００２２】
電荷注入電極５及び電荷取出電極６表面をレジスト膜１６で覆った後、電荷転送電極形成予定領域のｎ型ＧａＡｓオーミックコンタクト層１４をクエン酸と過酸化水素水との混合液を用いて選択エッチング除去し、ノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３を露出させる（図４）。
【００２３】
レジスト膜１６を除去した後、ｎ型ＧａＡｓオーミックコンタクト層１４及びノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３表面を別のレジスト膜１７で覆った後、バーチャルゲート形成予定領域を開口するようにパターンを形成し、開口内に露出するノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３を塩酸で選択エッチング除去する。続いて露出するノンドープＧａＡｓストレージゲート反応停止層１２をクエン酸と過酸化水素水との混合液を用いて選択エッチング除去してノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層１１を露出させる（図５）。
【００２４】
なお、別のレジスト膜１７からなる開口パターンの延出方向（電荷転送方向に対して垂直の方向）を図５に示す結晶面方位に一致させて形成し、またウエットエッチングが表面反応律速となるように塩酸濃度及びクエン酸と過酸化水素水との混合液中の過酸化水素水の割合を下げることにより、結晶面によってウエットエッチング速度の違うエッチングを行う。その結果、エッチング面が逆テーパー形状に露出する逆メサ形状の断面形状を得ることができる。本実施例では、エッチング混合液中の塩酸濃度や過酸化水素水の割合を下げることで、深さ方向とサイドエッチング方向のエッチングレートの比を調整し、逆メサ形状の角度φを６５度にする。
【００２５】
次に、レジスト膜１７を除去した後、電荷転送電極形成予定領域以外を被覆するようにさらに別のレジスト膜１８をパターンニングし、続いてＴｉ（７５ｎｍ）／Ｐｔ（２５ｎｍ）／Ａｕ（５０ｎｍ）の電極金属膜を、半導体基板の法線方向に対して、電荷注入電極５側に角度４５度傾けた方向から斜め蒸着する（図６）。
【００２６】
その後通常のリフトオフ法により、レジスト膜１８及びレジスト膜１８上の電極金属膜を除去することにより、自己整合的に、ノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３上及びノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層１１上にショットキー電極となる電極金属膜が積層形成される（図７）。その後、２５０℃乃至４５０℃の熱処理を行う。この熱処理によって、電極金属膜のＴｉがノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３へ浸入する。Ｔｉの侵入は、ノンドープＧａＡｓストレージゲート反応停止層１２の表面で、ほぼ停止する。
【００２７】
その結果、図８に示すように、ノンドープＧａＡｓストレージゲート反応停止層１２にショットキー接触するストレージゲートショットキー電極部２０（第１の電極部に相当）と、ノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層１１にショットキー接触するバーチャルゲートショットキー電極部１９（第２の電極部に相当）とからなる電荷転送電極を備えた電荷結合素子を形成することができる。
【００２８】
本発明の製造方法では、一つの電荷転送電極のノンドープＧａＡｓストレージゲート反応停止層１２上に形成したストレージゲートショットキー電極部２０と、隣接する別の電荷転送電極のノンドープＡｌ0.22 Ｇａ0.78Ａｓバーチャルゲート形成層１１上に形成したバーチャルゲートショットキー電極部１９との間隔は、図６で説明した斜め方向からの蒸着によって適宜設定することができる。即ち、逆メサ形状のウエットエッチング断面形状、ノンドープＧａＡｓストレージゲート反応停止層１２及びノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層１３の厚さ、逆メサ形状の角度φ及び蒸着角度θにより任意に変えることができる。本実施例では、バーチャルゲートショットキー電極部１９とストレージゲートショットキー電極部２０との間隔は、０．１５μｍとすることができ、従来方法により形成する間隔０．５μｍと比較して大幅に、微細化することができる。
【００２９】
このように形成した電荷結合素子では、一つの電荷転送電極のストレージゲートショットキー電極部１９とバーチャルゲートショットキー電極部２０との間に、電荷転送に方向性を持たせるためのピンチオフ電圧差が形成されるが、このピンチオフ電圧差はノンドープＧａＡｓストレージゲート反応停止層１２の厚さによって決まることになり、所望のピンチオフ電圧差を制御性良く設定することができる。
【００３０】
また、電荷転送電極が形成される半導体層表面は、ウエットエッチングにより露出した表面となり、半導体層表面にダメージが加わることがないので、素子特性の劣化もない。
【００３１】
このような構造の電荷結合素子は、図１０及び図１１で説明した従来の電荷結合素子同様、隣接する電荷転送電極にクロック電圧φ１、φ２を印加することによって、電荷注入電極５から注入されて電荷を電荷取出電極６から取出すことができる。
【００３２】
以上本発明の実施例について説明したが、本発明は、これに限定されるものではない。例えば、本実施例では、ストレージゲート形成層としてＩｎ0.5Ｇａ0.5Ｐを用いたが、Ｉｎ0.5Ｇａ0.5Ｐの代わりに、ＩｎxＧａ1-xＰ（０．３≦ｘ≦０．７）を用いることもできる。この組成比ｘの範囲であれば、臨界膜厚が１０ｎｍ以上となり、ストレージゲート形成層の形成工程やＴｉ浸入部の形成工程において、制御性よく形成でき好適である。また、ＩｎxＧａ1-xＰの代わりに、Ｉｎy（ＡｌzＧａ1-z）1-yＰ（０＜ｙ≦１）を用いることもできる。この場合、Ｇａの組成比ｚは、０＜ｚ≦０．３の範囲が実用的である。
【００３３】
また、バーチャルゲート形成層としてノンドープＡｌ0.22 Ｇａ0.78Ａｓ層を用いたが、このＡｌxxＧａ1-xxＡｓ層の組成比ｘｘは、０＜ｘｘ＜０．８５であればよい。
【００３４】
さらにまた、キャリア供給層としてｎ型Ａｌ0.22 Ｇａ0.78Ａｓ層を用いたが、このｎ型ＡｌyyyＧａ1-yyyＡｓ層の組成比ｙｙｙは、０＜ｙｙｙ＜０．３０であればよい。また、ｎ型ＡｌyyyＧａ1-yyyＡｓ層の代わりにｎ型ＩｎyyＧａ1-yyＰ層やｎ型ＧａＡｓ層等を用いてもよい。ｎ型ＩｎyyＧａ1-yyＰ層の組成比ｙｙは、０．３≦ｙｙ≦０．７であればよい。また、チャネル層としてノンドープＩｎＧａＡｓ層を用いたが、この代わりにノンドープＧａＡｓ層等を用いてもよい。さらに、本実施例では、ｎ型ＡｌＧａＡｓ／ノンドープＩｎＧａＡｓの二次元電子ガスを有する半導体基板を用いたが、ｎ型ＧａＡｓチャンネル層等を用いても良い。
【図面の簡単な説明】
【００３５】
【図１】本発明の電荷結合素子の製造方法を説明する図である。
【図２】本発明の電荷結合素子の製造方法を説明する図である。
【図３】本発明の電荷結合素子の製造方法を説明する図である。
【図４】本発明の電荷結合素子の製造方法を説明する図である。
【図５】本発明の電荷結合素子の製造方法を説明する図である。
【図６】本発明の電荷結合素子の製造方法を説明する図である。
【図７】本発明の電荷結合素子の製造方法を説明する図である。
【図８】本発明の電荷結合素子の製造方法を説明する図である。
【図９】従来の電荷結合素子の製造方法を説明する図である。
【図１０】２相駆動型電荷結合素子の原理を説明する図である。
【図１１】２相駆動型電荷結合素子に印加されるクロック電圧図である。
【符号の説明】
【００３６】
１：半絶縁性ＧａＡｓ基板、２：ノンドープＧａＡｓバッファ層、３：ｎ型ＧａＡｓ層、４：ｎ型オーミックコンタクト領域、５：電荷注入電極、６：電荷取出電極、７：第１のショットキー電極、８：第２のショットキー電極、９：ノンドープＩｎ0.2Ｇａ0.8Ａｓチャンネル層、１０：ｎ型Ａｌ0.22Ｇａ0.78Ａｓキャリア供給層、１１：ノンドープＡｌ0.22Ｇａ0.78Ａｓバーチャルゲート形成層、１２：ノンドープＧａＡｓストレージゲート反応停止層、１３：ノンドープＩｎ0.5Ｇａ0.5Ｐストレージゲート形成層、１４：ｎ型ＧａＡｓオーミックコンタクト層、１５：素子間分離領域、１６、１７、１８：レジスト膜、１９：バーチャルゲートショットキー電極部、２０：ストレージゲートショットキー電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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