(57)【要約】【課題】ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタを提供すること。【解決手段】積層型チップバリスタ１の積層体３は、バリスタ部７と、当該バリスタ部７を挟むように配置される一対の外層部９とを有する。バリスタ部７は、バリスタ特性を発現するバリスタ層１１と、当該バリスタ層１１を挟むように配置される一対の内部電極１３とを含む。内部電極１３は、外部電極５に電気的に接続される。バリスタ層１１における一対の内部電極１３に重なる領域は、バリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有する。外層部９は、ＺｎＯを主成分とすると共に、Ｃｏを含まず且つ前記複数の添加物のうちＣｏを除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、Ｃｏを含まず且つ前記複数の添加物のうちＣｏを除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。
【請求項２】
前記複数の添加物のうちＣｏを除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項１に記載の積層型チップバリスタ。
【請求項３】
電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、希土類金属を含まず且つ前記複数の添加物のうち希土類金属を除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。
【請求項４】
前記複数の添加物のうち希土類金属を除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項３に記載の積層型チップバリスタ。
【請求項５】
電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、
前記積層体に形成され、前記一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、
前記バリスタ層における前記一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にバリスタ特性を発現させるための希土類金属及びＣｏを含む複数の添加物を副成分として含有する第１の素体からなる領域を有し、
前記外層部は、ＺｎＯを主成分とすると共に、希土類金属及びＣｏを含まず且つ前記複数の添加物のうち希土類金属及びＣｏを除くすべての添加物のみを副成分として含有する第２の素体からなる領域を有し、
前記外層部における結晶粒界に形成されるポテンシャルが前記バリスタ層における前記一対の内部電極に重なる前記領域での結晶粒界に形成されるポテンシャルよりも小さく、前記外層部の比誘電率が前記バリスタ層における前記一対の内部電極に重なる前記領域の比誘電率よりも小さいことを特徴とする積層型チップバリスタ。
【請求項６】
前記複数の添加物のうち希土類金属及びＣｏを除くすべての前記添加物の含有量は、前記第１の素体と前記第２の素体とで同じであることを特徴とする請求項５に記載の積層型チップバリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型チップバリスタに関する。
【背景技術】
【０００２】
この種の積層型チップバリスタとして、電圧非直線特性（以下、「バリスタ特性」と称する）を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備えたものが知られている（例えば、特許文献１参照）。この特許文献１に記載された積層型チップバリスタでは、外層部は、バリスタ層と同じ材料からなる。
【特許文献１】特開平１１−２６５８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、ＥＳＤ（Electrostatic Discharge：静電気放電）に対する耐量（以下、「ＥＳＤ耐量」と称する）を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタ及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００４】
最近の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤに対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品として積層型チップバリスタが用いられている。高速伝送系用のＥＳＤ対策部品としての積層型チップバリスタに要求される特性として、静電容量の低減は必須である。発現する静電容量が大きいと、信号品位に問題を生じ、最悪の場合は通信不可となる懼れがある。
【０００５】
積層型チップバリスタの静電容量を低減させる手法としては、内部電極が互いに重なり合う部分の面積を少なくする手法が考えられる。内部電極が互いに重なり合う部分の面積を少なくすることにより、静電容量が発現する領域が減少して、静電容量が低減することとなる。しかしながら、内部電極が互いに重なり合う部分の面積を少なくすると、ＥＳＤ耐量が低下するという新たな問題点が生じてしまう。ＥＳＤのようなサージ電圧を印加した場合、内部電極が互いに重なり合う部分での電界分布は、内部電極が互いに重なり合う部分の端部に集中する。内部電極が互いに重なり合う部分の電界分布が端部に集中すると、内部電極が互いに重なり合う部分の面積が少なくなればなるほど、ＥＳＤ耐量は急激に低下していく。
【０００６】
そこで、本発明者等は、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図り得る積層型チップバリスタ及びその製造方法について鋭意研究を行った結果、以下のような事実を新たに見出した。
【０００７】
バリスタの静電容量Ｃｔｏｔａｌには、下記（１）式にて示されるように、バリスタ特性発現領域での静電容量Ｃ１だけでなく、バリスタ特性発現領域以外の領域での静電容量Ｃ２も含まれている。
Ｃｔｏｔａｌ＝Ｃ１＋Ｃ２      …    （１）
Ｃ１：バリスタ層における一対の内部電極に重なる領域（以下、「バリスタ特性
発現領域」と称する。）での静電容量
Ｃ２：バリスタ特性発現領域以外の領域での静電容量
【０００８】
バリスタ特性発現領域の比誘電率は、結晶粒界に形成されたポテンシャルがコンデンサ成分として振舞うために生じるものであり、通常、数１００のオーダーである。このため、バリスタ特性発現領域以外の領域がバリスタ特性発現領域と同じ材料により構成されている場合、積層型チップバリスタの低静電容量化を図る上で、当該バリスタ特性発現領域以外の領域の比誘電率を無視することはできない。すなわち、バリスタ特性発現領域以外の領域の比誘電率を小さくすることができれば、当該バリスタ特性発現領域以外の領域の静電容量Ｃ２が低くなり、バリスタの静電容量Ｃｔｏｔａｌの低静電容量化を図ることが可能となる。
【０００９】
かかる研究結果を踏まえ、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏを含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏを含み且つ当該Ｃｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有することを特徴とする。
【００１０】
本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００１１】
また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含み当該Ｃｏの含有量及び当該希土類金属の含有量がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有することを特徴とする。
【００１２】
本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属の含有率がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００１３】
また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏを含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏを含まない第２の素体からなる領域を有することを特徴とする。
【００１４】
本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏを含まないので、当該外層部における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００１５】
また、本発明に係る積層型チップバリスタは、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体と、積層体に形成され、一対の内部電極にそれぞれ接続される一対の外部電極と、を備え、バリスタ層における一対の内部電極に重なる領域は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１の素体からなる領域を有し、外層部は、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含まない第２の素体からなる領域を有することを特徴とする。
【００１６】
本発明に係る積層型チップバリスタでは、外層部はバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属を含まないので、当該外層部における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部の比誘電率がバリスタ層における一対の内部電極に重なる領域の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００１７】
一方、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏを含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏを含み且つ当該Ｃｏの含有量が第１のシートよりも少ない第２のシートで形成することを特徴とする。
【００１８】
本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏの含有量が第１のシートよりも少ない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００１９】
また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含み且つ当該Ｃｏの含有量及び当該希土類金属の含有量がそれぞれ第１のシートよりも少ない第２のシートで形成することを特徴とする。
【００２０】
本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属の含有率がそれぞれ第１のシートよりも少ない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも小さくなり、当該外層部の静電容量が低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００２１】
また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏを含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏを含まない第２のシートで形成することを特徴とする。
【００２２】
本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏを含まない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが極めて小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【００２３】
また、本発明に係る積層型チップバリスタの製造方法は、電圧非直線特性を発現するバリスタ層と当該バリスタ層を挟むように配置される一対の内部電極とを含むバリスタ部と、当該バリスタ部を挟むように配置される一対の外層部とを有する積層体を形成する工程と、積層体に、一対の内部電極にそれぞれ接続される一対の外部電極を形成する工程と、を備え、バリスタ層を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含む第１のシートで形成し、外層部を、ＺｎＯを主成分とすると共にＣｏ及び希土類金属を含まない第２のシートで形成することを特徴とする。
【００２４】
本発明に係る積層型チップバリスタの製造方法では、外層部がバリスタ特性を発現させるための材料としてのＣｏ及び希土類金属を含まない第２のシートで形成されるので、結晶粒界に形成されるポテンシャルが極めて小さくされた外層部が得られることとなる。これにより、外層部の比誘電率がバリスタ層の比誘電率よりも極めて小さくなり、当該外層部の静電容量が大幅に低くなる。この結果、積層型チップバリスタの低静電容量化を図ることができる。また、内部電極が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、ＥＳＤ耐量を良好に維持することができる。
【発明の効果】
【００２５】
本発明によれば、ＥＳＤ耐量を良好に維持しつつ、低静電容量化を図ることが可能な積層型チップバリスタ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して、本発明に係る積層型チップバリスタ及びその製造方法の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００２７】
まず、図１を参照して、本実施形態に係る積層型チップバリスタ１の構成を説明する。図１は、本実施形態に係る積層型チップバリスタの断面構成を説明する図である。
【００２８】
積層型チップバリスタ１は、図１に示されるように、積層体３と、当該積層体３において対向する端面にそれぞれ形成される一対の外部電極５とを備えている。積層体３は、バリスタ部７と、当該バリスタ部７を挟むように配置される一対の外層部９とを有し、バリスタ部７と一対の外層部９とが積層されることにより構成されている。積層体３は、直方体形状を呈しており、例えば、長さが１．６ｍｍに設定され、幅が０．８ｍｍに設定され、高さが０．８ｍｍに設定されている。本実施形態に係る積層型チップバリスタ１は、いわゆる１６０８タイプの積層型チップバリスタである。
【００２９】
バリスタ部７は、バリスタ特性を発現するバリスタ層１１と、当該バリスタ層１１を挟むように配置される一対の内部電極１３とを含んでいる。バリスタ部７では、バリスタ層１１と内部電極１３とが交互に積層されている。バリスタ層１１における一対の内部電極１３に重なる領域１１ａがバリスタ特性を発現する領域として機能する。
【００３０】
バリスタ層１１は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む第１の素体からなる。本実施形態において、バリスタ層１１は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。これにより、バリスタ層１１における一対の内部電極１３に重なる領域１１ａが、ＺｎＯを主成分とすると共にＣｏ及びＰｒを含む第１の素体からなる領域を有することとなる。
【００３１】
Ｐｒ及びＣｏは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。バリスタ層１１におけるＺｎＯの含有量は、特に限定されないが、バリスタ層１１を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層１１の厚みは、例えば５〜６０μｍ程度である。
【００３２】
一対の内部電極１３は、それぞれの一端部が積層体３において対向する端面に交互に露出するように略平行に設けられている。各内部電極１３は、上記各一端部において外部電極５と電気的に接続されている。この内部電極１３は、導電材を含んでいる。内部電極１３に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。内部電極１３の厚みは、例えば０．５〜５μｍ程度である。積層型チップバリスタ１を低静電容量とする場合、内部電極１３の重なり部分１３ａの面積は、積層体３の積層方向から見て、通常０．００１〜０．５ｍｍ２、好ましくは０．００２〜０．１ｍｍ２程度である。
【００３３】
外部電極５は、積層体３の両端面を覆うように設けられている。この外部電極５は、内部電極１３を構成しているＰｄ等の金属と電気的に良好に接続できる金属材料からなるものであると好ましい。例えば、Ａｇは、Ｐｄからなる内部電極１３との電気的な接続性が良好であり、しかも積層体３の端面に対する接着性が良好であることから、外部電極用の材料として好適である。このような外部電極５は、通常１０〜５０μｍ程度の厚さとされる。
【００３４】
外部電極５の表面には、当該外部電極５を覆うように、厚みが０．５〜２μｍ程度であるＮｉめっき層（図示省略）及び厚みが２〜６μｍ程度のＳｎめっき層（図示省略）等が順に形成されている。これらのめっき層は、主として積層型チップバリスタ１をはんだリフローにより基板等に搭載する際の、はんだ耐熱性やはんだ濡れ性を向上することを目的として形成されるものである。
【００３５】
外部電極５の表面に形成させるめっき層は、はんだ耐熱性やはんだ濡れ性を向上する目的が達成される限り、必ずしも上述した材料の組み合わせに限定されない。めっき層を構成し得るその他の材料としては、例えば、Ｓｎ−Ｐｂ合金等が挙げられ、上述のＮｉやＳｎと組み合わせて用いても好適である。また、めっき層は、必ずしも２層構造に限定されるものではなく、１層又は３層以上の構造を有するものであってもよい。
【００３６】
外層部９は、ＺｎＯを主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、ＩＩＩｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む第２の素体からなる。本実施形態において、外層部９は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。第２の素体におけるＣｏの含有量は、第１の素体におけるＣｏの含有量よりも少なく設定されている。これにより、外層部９が、ＺｎＯを主成分とすると共にＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有することとなる。外層部９の厚みは、例えば０．３０〜０．３８μｍ程度である。
【００３７】
第１の素体におけるＣｏの含有量は、バリスタ層１１（領域１１ａ）におけるバリスタ特性の発現を考慮すると、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．１モル％以上であることが好ましい。したがって、第２の素体におけるＣｏの含有量は、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．１モル％未満であることが好ましい。なお、第２の素体におけるＣｏの含有量はゼロである、すなわち第２の素体がＣｏを含まなくてもよい。
【００３８】
以上のように、本実施形態の積層型チップバリスタ１によれば、外層部９はバリスタ特性を発現させるための材料としてのＣｏの含有量が第１の素体よりも少ない第２の素体からなる領域を有するので、当該外層部９における結晶粒界に形成されるポテンシャルが小さくなる。これにより、外層部９の比誘電率がバリスタ層１１における一対の内部電極１３に重なる領域１１ａの比誘電率よりも小さくなり、当該外層部９の静電容量が低くなる。この結果、積層型チップバリスタ１全体での低静電容量化を図ることができる。また、内部電極１３が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、積層型チップバリスタ１ではＥＳＤ耐量を良好に維持することができる。
【００３９】
第２の素体がＣｏを含まない場合には、外層部９における結晶粒界に形成されるポテンシャルが極めて小さくなる。これにより、外層部９の比誘電率が領域１１ａの比誘電率よりも極めて小さくなり、当該外層部９の静電容量が大幅に低くなる。この結果、積層型チップバリスタ１の更なる低静電容量化が図られることとなる。
【００４０】
本実施形態の変形例として、第２の素体におけるＣｏの含有量を第１の素体におけるＣｏの含有量よりも少なく設定するとともに、第２の素体における希土類金属（本実施形態においては、Ｐｒ）の含有量を第１の素体における希土類金属の含有量よりも少なく設定してもよい。この場合、外層部９が、ＺｎＯを主成分とすると共にＣｏの含有量及び希土類金属の含有量が第１の素体よりもそれぞれ少ない第２の素体からなる領域を有することとなる。なお、第２の素体における希土類金属の含有量はゼロである、すなわち第２の素体が希土類金属を含まなくてもよい。
【００４１】
第１の素体におけるＰｒの含有量は、バリスタ層１１（領域１１ａ）におけるバリスタ特性の発現を考慮すると、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．０５モル％以上であることが好ましい。したがって、第２の素体におけるＰｒの含有量は、酸化亜鉛及び他の金属原子の全体量１００モル％に対して０．０５モル％未満であることが好ましい。なお、Ｐｒの含有量は、Ｃｏの含有量と関連するため、必ずしも上記数値範囲に限られるものではない。
【００４２】
上記変形例においては、外層部９がＣｏ及び希土類金属の含有率がそれぞれ第１の素体よりも少ない第２の素体からなる領域を有するので、上記実施形態のようにＣｏの含有率のみを少なくした場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、外層部９の静電容量が更に低くなり、積層型チップバリスタ１全体のより一層の低静電容量化を図ることができる。
【００４３】
第２の素体がＣｏ及び希土類金属を含まない場合には、Ｃｏのみを含まない場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、外層部９の静電容量が大幅に低くなり、積層型チップバリスタ１の更なる低静電容量化が図られることとなる。
【００４４】
第２の素体がＣｏを含む、あるいは、第２の素体がＣｏ及び希土類金属を含む場合は、第２の素体がＣｏを含まない、あるいは、第２の素体がＣｏ及び希土類金属を含まない場合に比して、第２の素体と第１の素体との縮率の差が少なくなる。このため、第２の素体がＣｏを含む、あるいは、第２の素体がＣｏ及び希土類金属を含む場合、第２の素体と第１の素体との縮率の差を要因とする境界面の残留応力による特性の変化や、内部電極の剥離等の発生を抑制することができる。
【００４５】
続いて、図１〜図３を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図２は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図３は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。
【００４６】
まず、バリスタ層１１を構成する主成分であるＺｎＯ、及びＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物を所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０１）。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。
【００４７】
このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離して第１のグリーンシートを得る（ステップＳ１０２）。
【００４８】
次に、この第１のグリーンシートＳ１上に、内部電極１３用の材料であるペースト状のＰｄをスクリーン印刷等の印刷法等により所定のパターンで塗布した後、この導電性ペーストを乾燥させて所定のパターンを有する電極層を形成する（ステップＳ１０３）。
【００４９】
一方、外層部９を構成する主成分であるＺｎＯ、及びＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物を所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０４）。このとき、Ｃｏの含有量を、第１のグリーンシートを製作する場合におけるＣｏの含有量よりも少なく設定する。また、Ｃｏの含有量をゼロとしてもよい。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。
【００５０】
このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離して第２のグリーンシートを得る（ステップＳ１０５）。
【００５１】
次に、電極層が形成された第１のグリーンシート、電極層が形成されていない第１のグリーンシート及び第２のグリーンシートを所定の順序で重ねてシート積層体を形成する（ステップＳ１０６）。こうして得られたシート積層体を所望のサイズに切断してグリーンチップを得る（ステップＳ１０７）。得られたグリーンチップでは、図３に示されるように、複数枚の第２のグリーンシートＳ２、第１のグリーンシートＳ１、電極層ＥＬが形成された２枚の第１のグリーンシートＳ１、第１のグリーンシートＳ１、電極層ＥＬが形成された２枚の第１のグリーンシートＳ１、複数枚の第１のグリーンシートＳ１、複数枚の第２のグリーンシートＳ２の順に、これらのシートＳ１，Ｓ２が積層されている。なお、必ずしも電極層ＥＬが形成されていない第１のグリーンシートＳ１を積層する必要はない。
【００５２】
次に、このグリーンチップに、１８０〜４００℃、０．５〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、１０００〜１４００℃、０．５〜８時間程度の焼成を行い（ステップＳ１０８）、積層体３を得る。この焼成によって、グリーンチップにおける電極層ＥＬの間の第１グリーンシートＳ１はバリスタ層１１となり、第２のグリーンシートＳ２は外層部９となる。電極層ＥＬは、内部電極１３となる。こうして得られた積層体３には、次の工程を実施する前に、研磨材等とともに研磨容器に入れるなどして素子表面の平滑処理を施してもよい。
【００５３】
次に、積層体３の表面からアルカリ金属（例えば、Ｌｉ、Ｎａ等）を拡散させる（ステップＳ１０９）。ここでは、まず、得られた積層体３の表面にアルカリ金属化合物を付着させる。アルカリ金属化合物の付着には、密閉回転ポットを用いることができる。アルカリ金属化合物としては、特に限定されないが、熱処理することにより、アルカリ金属が積層体３の表面から内部電極１３の近傍にまで拡散できる化合物であり、アルカリ金属の酸化物、水酸化物、塩化物、硝酸塩、硼酸塩、炭酸塩及び蓚酸塩等が用いられる。
【００５４】
そして、このアルカリ金属化合物が付着している積層体３を電気炉で、所定の温度及び時間で熱処理する。この結果、アルカリ金属化合物からアルカリ金属が積層体３の表面から内部電極１３の近傍にまで拡散する。好ましい熱処理温度は、７００〜１０００℃であり、熱処理雰囲気は大気である。また、熱処理時間（保持時間）は、好ましくは１０分〜４時間である。
【００５５】
次に、積層体３の両端部に、一対の内部電極１３のそれぞれに接するように、主としてＡｇを含む外部電極用ペーストを塗布した後、このペーストに対して５５０〜８５０℃程度の加熱（焼き付け）処理を行い、Ａｇからなる一対の外部電極５を形成する（ステップＳ１１０）。そして、外部電極５の外側表面に、電解めっき等によりＮｉめっき層及びＳｎめっき層を順次積層する。こうして積層型チップバリスタ１が得られる。
【００５６】
以上のように、本実施形態の製造方法によれば、外層部９はＣｏの含有量が第１のグリーンシートＳ１よりも少ない第２のグリーンシートＳ２で形成されるので、結晶粒界に形成されるポテンシャルが小さくされた外層部９が得られることとなる。この結果、低静電容量化が図られた積層型チップバリスタ１を得ることができる。もちろん、内部電極１３が互いに重なり合う部分の面積はＥＳＤ耐量を考慮して設定することが可能となるため、得られた積層型チップバリスタ１は、ＥＳＤ耐量を良好に維持している。
【００５７】
第２のグリーンシートＳ２がＣｏを含まない場合には、外層部９における結晶粒界に形成されるポテンシャルが極めて小さくなり、更に低静電容量化が図られた積層型チップバリスタ１を得ることができる。
【００５８】
本実施形態に係る製造方法の変形例として、第２のグリーンシートＳ２におけるＣｏの含有量を第１のグリーンシートＳ１におけるＣｏの含有量よりも少なく設定するとともに、第２のグリーンシートＳ２における希土類金属（本実施形態においては、Ｐｒ）の含有量を第１のグリーンシートＳ１における希土類金属の含有量よりも少なく設定してもよい。なお、第２のグリーンシートＳ２における希土類金属の含有量はゼロである、すなわち第２のグリーンシートＳ２が希土類金属を含まなくてもよい。
【００５９】
上記変形例においては、外層部９がＣｏ及び希土類金属の含有率がそれぞれ第１のグリーンシートＳ１よりも少ない第２のグリーンシートＳ２で形成されるので、上記実施形態の製造方法のようにＣｏの含有率のみを少なくした場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、低静電容量化がより一層図られた積層型チップバリスタ１を得ることができる。
【００６０】
第２のグリーンシートＳ２がＣｏ及び希土類金属を含まない場合には、Ｃｏのみを含まない場合に比べて、外層部９における結晶粒界に形成されるポテンシャルが小さくなる。この結果、静電容量が極めて小さい積層型チップバリスタ１を得ることができる。
【００６１】
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、上述した積層型チップバリスタ１は、一対の内部電極１３がバリスタ層１１を挟んだ構造を有していたが、本発明のバリスタは、このような構造が複数積層された積層型チップバリスタであってもよい。このような積層型のバリスタによれば、更なる静電気耐量の向上や更なる低電圧駆動等を図れるようになる。
【００６２】
上述した積層型チップバリスタ１では、バリスタ層１１全体が、ＺｎＯを主成分とすると共にＣｏ及びＰｒを含む第１の素体からなるものの、これに限られることなく、バリスタ層１１における一対の内部電極１３に重なる領域１１ａが、上記第１の素体からなる領域を一部に有していればよい。また、外層部９全体が、ＺｎＯを主成分とすると共にＣｏの含有量が第１の素体よりも少ない第２の素体なるものの、これに限られることなく、上記第２の素体からなる領域を一部に有していればよい。
【００６３】
上述した製造方法では、２層の電極層ＥＬを第１のグリーンシートＳ１に形成しているが、これに限られることなく、一方の電極層ＥＬを第２のグリーンシートＳ２に形成するようにしてもよい。また、２層の電極層ＥＬを第２のグリーンシートＳ２に形成し、これらの第２のグリーンシートＳ２で第１のグリーンシートＳ１を挟むようにこれらのシートＳ１，Ｓ２を積層してもよい。
【実施例】
【００６４】
以下、本発明を実施例により更に詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００６５】
（実施例１）
バリスタ層（第１のグリーンシート）に用いるバリスタ材料に関しては、純度９９．９％のＺｎＯ（９７．７２５モル％）に、Ｐｒ（０．５モル％）、Ｃｏ（１．５モル％）、Ａｌ（０．００５モル％）、Ｋ（０．０５モル％）、Ｃｒ（０．１モル％）、Ｃａ（０．１モル％）及びＳｉ（０．０２モル％）を添加して調製した。外層部（第２のグリーンシート）に用いるバリスタ材料に関しては、純度９９．９％のＺｎＯ（９９．１７５モル％）に、Ｐｒ（０．５モル％）、Ｃｏ（０．０５モル％）、Ａｌ（０．００５モル％）、Ｋ（０．０５モル％）、Ｃｒ（０．１モル％）、Ｃａ（０．１モル％）及びＳｉ（０．０２モル％）を添加して調製した。また、これと並行して、Ｐｄ粒子からなる金属粉末、有機バインダ及び有機溶剤を混合することにより内部電極形成用の導電性ペーストを調製した。
【００６６】
このバリスタ材料及び導電性ペーストを用い、図２に示される製造過程に従って、１６０８タイプの積層型チップバリスタを製造した。内部電極の重なり部分の面積は、０．０５ｍｍ２とした。
【００６７】
アルカリ金属拡散処理に関しては、得られた積層体（焼結体）を、アルカリ金属化合物としてのＬｉ２ＣＯ３粉末（平均粒径：３μｍ）とともに、密閉回転ポットに入れて混合し、積層体１個あたり１μｇのＬｉ２ＣＯ３の粉末を付着させた。なお、密閉回転ポットへのＬｉ２ＣＯ３粉末の投入量は、積層体１個当り、０．０１μｇ〜１０ｍｇの範囲とした。熱処理温度は９００℃とし、熱処理時間は１０分とした。
【００６８】
（実施例２、３）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を０．０１モル％、ゼロに設定する以外は、実施例１と同様にして実施例２、３の積層型チップバリスタを得た。なお、実施例１に対してＣｏの添加量の変更するため、実施例２、３ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。
【００６９】
（実施例４〜７）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＰｒの添加量を０．０５モル％、０．０１モル％、０．００５モル％、ゼロに設定する以外は、実施例１と同様にして実施例４〜７の積層型チップバリスタを得た。なお、実施例１に対してＰｒの添加量の変更するため、実施例４〜７ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。
【００７０】
（実施例８）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量及びＰｒの添加量をゼロに設定する以外は、実施例１と同様にして実施例８の積層型チップバリスタを得た。なお、実施例１に対してＣｏ及びＰｒの添加量の変更するため、実施例８ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。
【００７１】
（比較例１）
下記以外は、実施例１と同様にして比較例１の積層型チップバリスタを得た。外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする。Ｌｉ２ＣＯ３の粉末を付着させない、すなわち積層体にＬｉを拡散させない。
【００７２】
（比較例２）
下記以外は、実施例１と同様にして比較例２の積層型チップバリスタを得た。外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする。Ｌｉ２ＣＯ３の粉末を付着させない、すなわち積層体にＬｉを拡散させない。内部電極の重なり部分の面積は、０．０２５ｍｍ２に設定する。
【００７３】
（比較例３）
外層部（第２のグリーンシート）に用いるバリスタ材料におけるＣｏの添加量を１．５モル％に設定する、すなわち外層部（第２のグリーンシート）に用いるバリスタ材料とバリスタ層（第１のグリーンシート）に用いるバリスタ材料とを同一とする以外は、実施例１と同様にして比較例３の積層型チップバリスタを得た。なお、実施例１に対してＣｏの添加量の変更するため、比較例１〜３ではＺｎＯの量を調整して、ＺｎＯ及び他の金属原子の全体量を１００モル％としている。
【００７４】
このようにして得られた積層型チップバリスタを用いて、バリスタ層における一対の内部電極に重なる領域の比誘電率εＡ、外層部の比誘電率εＢ、非直線係数αと、静電容量Ｃ、ＥＳＤ耐量を各々測定した。また、比誘電率εＡと比誘電率εＢとの比（εＡ／εＢ）を算出した。結果を、図４に示す。
【００７５】
比誘電率εＢの求め方は、次の通りである。まず、面積ＳＢ、内部電極との間隔ｄＢとなる外部電極を形成し、静電容量ＣＢを測定する。次に、下記（２）式から比誘電率εＢを求める。
εＢ＝ＣＢ＊ｄＢ／ε０＊ＳＢ      …    （２）
【００７６】
比誘電率εＡの求め方は、次の通りである。まず、作製した積層型チップバリスタの静電容量Ｃを測定する。次に、下記（３）式から比誘電率εＡを求める。
εＡ＝（Ｃ−ＣＢ）＊ｄＡ／ε０＊ＳＡ      …    （３）
ｄＡ：内部電極の間隔
ＳＡ：内部電極の重なり部分の面積
【００７７】
非直線係数αは、積層型チップバリスタに流れる電流が１ｍＡから１０ｍＡまで変化した際に、積層型チップバリスタの電極間にかかる電圧と電流の関係を示しており、下記（４）式から求めた。
α＝ｌｏｇ（Ｉ１０／Ｉ１）／ｌｏｇ（Ｖ１０／Ｖ１）      …    （４）
ここで、Ｖ１０は、積層型チップバリスタにＩ１０＝１０ｍＡの電流を流した場合のバリスタ電圧を意味し、Ｖ１は、積層型チップバリスタにＩ１＝１ｍＡの電流を流した場合のバリスタ電圧を意味する。この非直線係数αが大きいほど、バリスタ特性に優れている。
【００７８】
静電容量Ｃは、１ＭＨｚでの静電容量であって、ＨＰ製の４２８４Ａ装置により測定した。本実施例では、静電容量Ｃが２．０ｐＦ以下である場合、積層型チップバリスタの静電容量が十分に低いと判断し、「良（○）」と判定した。判断基準を２．０ｐＦ以下とした理由は、積層型チップバリスタの静電容量が２．０ｐＦ以下であると、１００ＭＨｚ以上の高周波に対応可能となるからである。
【００７９】
ＥＳＤ耐量は、ＩＥＣ（International Electrotechnical Commission）の規格ＩＥＣ６１０００−４−２に定められている静電気放電イミュニティ試験によって測定した。本実施例では、ＥＳＤ耐量が８ｋＶ以上である場合に、ＥＳＤ耐量が十分であると判断し、「良（○）」と判定した。判断基準を８ｋＶ以上とした理由は、ＩＥＣ６１０００−４−２のレベル４を満たすからである。
【００８０】
実施例１〜８の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であると共に、ＥＳＤ耐量が８ｋＶ以上である。これに対して、比較例１，３の積層型チップバリスタは、ＥＳＤ耐量が８ｋＶ以上であるものの、静電容量Ｃが２．０ｐＦよりも大きくなる。また、比較例１，３の積層型チップバリスタは、静電容量Ｃが２．０ｐＦ以下であるものの、ＥＳＤ耐量が８ｋＶより低くなってしまう。以上のことから、本発明の有効性が確認された。
【図面の簡単な説明】
【００８１】
【図１】本実施形態に係る積層型チップバリスタの断面構成を説明する図である。
【図２】本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。
【図３】本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。
【図４】本発明に係る積層型チップバリスタによる実施例１〜８と比較例１〜３とを示す図表である。
【符号の説明】
【００８２】
１…積層型チップバリスタ、３…積層体、５…外部電極、７…バリスタ部、９…外層部、１１…バリスタ層、１１ａ…バリスタ層における一対の内部電極に重なる領域、１３…内部電極、１３ａ…内部電極の重なり部分、ＥＬ…電極層、Ｓ１…第１のグリーンシート、Ｓ２…第２のグリーンシート。
【図１】
2008182280.tif 000003
【図２】
2008182280.tif 000004
【図３】
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【図４】
2008182280.tif 000006