(57)【要約】【課題】ゲートパターンを形成するとき、セル領域のＣＤは一定に維持しつつ、周辺領域のＣＤのみ選択的に縮小することができる半導体素子の製造方法を提供すること。【解決手段】セル領域と周辺領域を有する基板上にゲート用導電物質層を形成するステップと、該ゲート用導電物質層上にハードマスクパターンを形成するステップと、前記セル領域のハードマスクパターンを備える全体構造上に前記周辺領域を露出させるマスクパターンを形成するステップと、前記周辺領域のハードマスクパターンをトリミングするステップと、前記マスクパターンを除去するステップと、前記ハードマスクパターンを用いて前記ゲート用導電物質層をエッチングしてゲートパターンを形成するステップとを含む。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
セル領域及び周辺領域を有する基板上にゲート用導電物質層を形成するステップと、
該ゲート用導電物質層上にハードマスクパターンを形成するステップと、
ハードマスクパターンを形成した状態の構造全体の上に、前記周辺領域を露出させるマスクパターンを形成するステップと、
前記周辺領域の前記ハードマスクパターンをトリミングするステップと、
前記マスクパターンを除去するステップと、
前記ハードマスクパターンを用いて前記ゲート用導電物質層をエッチングしてゲートパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記マスクパターンを形成するステップが、
前記ハードマスク上に感光膜をコーティングするステップと、
該感光膜を、露光及び現像によって前記周辺領域のみ露出するように、パターニングするステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ハードマスクパターンが、
カーボン系物質及びシリコン系物質の積層構造であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記カーボン系物質が、
非晶質カーボン又はカーボンポリマーであることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記カーボン系物質が、
化学気相蒸着法によって形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
前記シリコン系物質が、
ポリマーからなることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項７】
前記トリミングするステップが、
Ｏ２ガスを用いて、又はＯ２を含むガスのプラズマを用いて行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記マスクパターンを除去するステップが、
ウェットエッチングによって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記ウェットエッチングが、
硫酸（Ｈ２ＳＯ４）及び過酸化水素（Ｈ２Ｏ２）の混合溶液で行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記ポリマーが、
ＳｉＯＮ、ＳｉＯ２及びシリコンからなる群の中から選ばれたいずれか１つからなることを特徴とする請求項６に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、半導体素子のゲートパターンの形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭのゲートパターンの形成にあたって、高速素子を形成するためには周辺領域の臨界寸法（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ；以下、ＣＤとする）を小さく形成しなければならない。しかし、周辺領域のＣＤのみを小さくするのは難しいという問題がある。すなわち、セル領域と周辺領域とのパターン密度が異なり、周辺領域のパターン形態の多様性のため、ＣＤを一定サイズ以下に小さくするのは難い。
【０００３】
現在、周辺領域のＣＤを縮小するために、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）、リソグラフィ及びエッチングなど様々な方法が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ＯＰＣの場合、公知技術である散乱バーを使ってＣＤを縮小するのに限界があり、リソグラフィの場合、周辺領域のＣＤを過度に縮小するとパターンのノッチ又は崩れなどが生じる問題がある。エッチングの場合には、バイアス調整によってＣＤを縮小することはできる。しかし、ＯＰＣ、リソグラフィ及びエッチング方法のいずれもセル領域と周辺領域に同時にＣＤ調整が行われるので、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみ縮小することはできないという問題がある。
【０００５】
このため、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小することができる方法が必要とされる。
【０００６】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、ゲートパターンを形成するとき、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の半導体素子の製造方法は、セル領域と周辺領域を有する基板上にゲート用導電物質層を形成するステップと、該ゲート用導電物質層上にハードマスクパターンを形成するステップと、前記セル領域のハードマスクパターンを備える全体構造上に前記周辺領域を露出させるマスクパターンを形成するステップと、前記周辺領域のハードマスクパターンをトリミングするステップと、前記マスクパターンを除去するステップと、前記ハードマスクパターンを用いて前記ゲート用導電物質層をエッチングしてゲートパターンを形成するステップとを含む。
【０００８】
特に、本発明の前記マスクパターンを形成するステップは、前記ハードマスク上に感光膜をコーティングするステップと、該感光膜を、露光及び現像によって前記周辺領域のみ露出するように、パターニングするステップとを含む。
【発明の効果】
【０００９】
本発明によれば、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小したゲートパターンを形成することができる。そして、これによって、高速製品の開発が有利になる。
【発明を実施するための最良の形態】
【００１０】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００１１】
図１Ａ〜図１Ｆは、本発明の好ましい実施形態に係る半導体素子の製造方法を、工程の順に説明するための断面図である。
【００１２】
図１Ａに示すように、セル領域と周辺領域を有する基板１１上にゲート用導電物質層１２を形成する。ここで、基板１１はＤＲＡＭ処理（ＤＲＡＭの製造プロセス）が行われる半導体基板であり得、ゲート用導電物質層１２を形成する前に基板１１上にゲート酸化膜を形成することができる。また、ゲート用導電物質層１２は、単層又は多層に形成できる。そして、ゲート用導電物質層１２上にゲートハードマスク窒化膜を形成できる。
【００１３】
続いて、ゲート用導電物質層１２上に第１ハードマスク層１３を形成する。ここで、第１ハードマスク層１３は、ゲート用導電物質層１２をエッチングするためのハードマスクの役割をするものであって、カーボン系物質で形成することができる。カーボン系物質は、例えば非晶質カーボン又はカーボンポリマーであり得る。また、カーボン系物質は、化学気相蒸着法によって形成され得る。
【００１４】
続いて、第１ハードマスク層１３上に第２ハードマスク層１４を形成する。ここで、第２ハードマスク層１４は、第１ハードマスク層１３をエッチングするためのハードマスクの役割をするものであって、シリコン系物質で形成することができる。シリコン系物質は、ＳｉＯＮ、ＳｉＯ２、及び、シリコンからなる群の中から選ばれたいずれか１つの物質のポリマーであり得る。
【００１５】
続いて、第２ハードマスク層１４上に第１セル感光膜パターン１５Ａと第１周辺感光膜パターン１５Ｂとを形成する。第１セル感光膜パターン１５Ａはセル領域に形成された感光膜パターンであり、第１周辺感光膜パターン１５Ｂは周辺領域に形成された感光膜パターンである。ここで、第１セル感光膜パターン１５Ａと第１周辺感光膜パターン１５Ｂは、ゲートパターン領域を画定するためのものであって、第２ハードマスク層１４上に感光膜をコーティングし、露光及び現像によってゲートパターン領域が画定されるようにパターニングして形成され得る。特に、セル領域と周辺領域のゲートパターンのＣＤが各々異なるため、第１セル感光膜パターン１５Ａと第１周辺感光膜パターン１５Ｂは、互いに異なるＣＤでパターニングされる。
【００１６】
図１Ｂに示すように、第１セル感光膜パターン１５Ａ及び第１周辺感光膜パターン１５Ｂを用いて第２ハードマスク層１４及び第１ハードマスク層１３をエッチングする。このとき、先ず、第１セル感光膜パターン１５Ａ及び第１周辺感光膜パターン１５Ｂを用いて第２ハードマスク層１４をエッチングし、次に、エッチングされた第２ハードマスク層１４を用いて第１ハードマスク層１３をエッチングすることができる。
【００１７】
エッチングされた第１ハードマスク層１３及び第２ハードマスク層１４は、セル領域及び周辺領域のＣＤが互いに異なってパターニングされるが、これは、セル領域の第１セル感光膜パターン１５Ａと周辺領域の第１周辺感光膜パターン１５ＢとのＣＤが互いに異なるためであり、さらにはセル領域と周辺領域のパターン密度が互いに異なるためである。
【００１８】
以下、パターニングされた状態の第１ハードマスク層１３のうち、セル領域の第１ハードマスク層１３を「第１セルハードマスクパターン１３Ａ」といい、周辺領域の第１ハードマスク層１３を「第１周辺ハードマスクパターン１３Ｂ」という。また、パターニングされた状態の第２ハードマスク層１４のうち、セル領域の第２ハードマスク層１４を「第２セルハードマスクパターン１４Ａ」といい、周辺領域の第２ハードマスク層１４を「第２周辺ハードマスクパターン１４Ｂ」という。
【００１９】
第１セルハードマスクパターン１３Ａ及び第１周辺ハードマスクパターン１３Ｂ並びに第２セルハードマスクパターン１４Ａ及び第２周辺ハードマスクパターン１４Ｂのエッチングが完了する時点で第１セル感光膜パターン１５Ａ及び第１周辺感光膜パターン１５Ｂは全部除去される。又は、第１セル感光膜パターン１５Ａ及び第１周辺感光膜パターン１５Ｂを別途のストリップ処理によって除去することができる。
【００２０】
図１Ｃに示すように、第２セルハードマスクパターン１４Ａが形成された状態の構造全体の上に周辺領域を露出させる第２セル感光膜パターン１６を形成する。第２セル感光膜パターン１６は、第２セルハードマスクパターン１４Ａと第２周辺ハードマスクパターン１４Ｂとが形成された状態の構造全体の上に感光膜をコーティングし、露光及び現像によって周辺領域のみを露出するようにパターニングして形成することができる。特に、第２セル感光膜パターン１６は、後続のトリミング処理において感光膜の一定の厚さが損失されても、セル領域の第１セルハードマスクパターン１３Ａと第２セルハードマスクパターン１４Ａが露出しないように十分な厚さで形成することができる。
【００２１】
したがって、第２セル感光膜パターン１６は、セル領域の第１セルハードマスクパターン１３Ａ及び第２セルハードマスクパターン１４Ａを保護しつつ、周辺領域の第１周辺ハードマスクパターン１３Ｂ及び第２周辺ハードマスクパターン１４Ｂが露出するように形成される。
【００２２】
図１Ｄに示すように、第１周辺ハードマスクパターン１３Ｂ及び第２周辺ハードマスクパターン１４Ｂにトリミング処理を行う。ここで、トリミング処理は、Ｏ２ガスを用いて、又はＯ２を含むガスのプラズマを用いて行うことができる。
【００２３】
このとき、第１セルハードマスクパターン１３Ａ及び第２セルハードマスクパターン１４Ａは、第２セル感光膜パターン１６によって覆われているため、セル領域のＣＤをそのまま維持しつつ、周辺領域のＣＤのみを選択的にトリミングすることができて、所望の幅に調整することができる。
【００２４】
以下、トリミング処理が行われた後の周辺領域の第１周辺ハードマスクパターン１３Ｂを「トリミングされた第１周辺ハードマスクパターン１３Ｃ」といい、トリミング処理が行われた後の周辺領域の第２周辺ハードマスクパターン１４Ｂを「トリミングされた第２周辺ハードマスクパターン１４Ｃ」という。
【００２５】
図１Ｅに示すように、第２セル感光膜パターン１６を除去する。ここで、第２セル感光膜パターン１６は、ウェットエッチングによって除去することができる。これは、カーボン系物質で形成された第１セルハードマスクパターン１３Ａ及びトリミングされた第１周辺ハードマスクパターン１３Ｃを選択的に除去するためであり、このために硫酸と過酸化水素とが混合された混合溶液を用いて行うことができる。例えば、ウェットエッチングは、ピラニア（Ｐｉｒａｎｈａ）溶液（７０％のＨ２ＳＯ４と３０％のＨ２Ｏ２とが混合された１２５℃の溶液）を用いて行うことができる。
【００２６】
第２セル感光膜パターン１６をウェットエッチングによって除去する理由は、ドライエッチングによって酸素ストリップ処理を行う場合は、カーボン系物質がともに除去される可能性があり、これを防止するためである。
【００２７】
これにより、セル領域は、第１セルハードマスクパターン１３Ａ及び第２セルハードマスクパターン１４ＡがＤＩＣＤ（Ｄｅｖｅｌｏｐｍｅｎｔ  Ｉｎｓｐｅｃｔｉｏｎ  ＣＤ）と同じＦＩＣＤ（Ｆｉｎａｌ  Ｉｎｓｐｅｃｔｉｏｎ  ＣＤ）を有するように一定のＣＤを維持しつつ、第１周辺ハードマスクパターン１３Ｂ及び第２周辺ハードマスクパターン１４Ｂのみを選択的にトリミングして、パターニングされたＣＤ（ＤＩＣＤ）よりも更に小さいＦＩＣＤのトリミングされた第１周辺ハードマスクパターン１３Ｃ及びトリミングされた第２周辺ハードマスクパターン１４Ｃを形成することができる。
【００２８】
図１Ｆに示すように、第１セルハードマスクパターン１３Ａ及びトリミングされた第１周辺ハードマスクパターン１３Ｃ、並びに、第２セルハードマスクパターン１４Ａ及びトリミングされた第２周辺ハードマスクパターン１４Ｃを用いてゲート用導電物質１２をエッチングして、第１ゲートパターン１２Ａと第２ゲートパターン１２Ｂを形成する。
【００２９】
第１ゲートパターン１２Ａ及び第２ゲートパターン１２Ｂの形成が完了した時点で第２セルハードマスクパターン１４Ａ及びトリミングされた第２周辺ハードマスクパターン１４Ｃは全部除去され、第１セルハードマスクパターン１３Ａ、及びトリミングされた第１周辺ハードマスクパターン１３Ｃは一部除去されるか、又は第１ゲートパターン１２Ａ及び第２ゲートパターン１２Ｂが形成された後に、第１セルハードマスクパターン１３Ａ及びトリミングされた第１周辺ハードマスクパターン１３Ｃが残留する。
【００３０】
続いて、第１セルハードマスクパターン１３Ａ及びトリミングされた第１周辺ハードマスクパターン１３Ｃを除去する。ここで、カーボン系物質で形成された第１セルハードマスクパターン１３Ａ及び第１周辺ハードマスクパターン１３Ｃは、ドライエッチング、例えば酸素ストリップによって除去することができる。
【００３１】
これにより、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小した第１ゲートパターン１２Ａと第２ゲートパターン１２Ｂが形成される。
【００３２】
本発明によれば、第１セルハードマスクパターン１３Ａ、第１周辺ハードマスクパターン１３Ｂ、第２セルハードマスクパターン１４Ａ、及び第２周辺ハードマスクパターン１４Ｂを形成した後、セル領域の第１セルハードマスクパターン１３Ａ及び第２セルハードマスクパターン１４Ａを保護しつつ、周辺領域を選択的に露出させる第２セル感光膜パターン１６を形成して、周辺領域の第１周辺ハードマスクパターン１３Ｂ及び第２周辺ハードマスクパターン１４Ｂをトリミングすることによって、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小したゲートパターンを形成することができる。
【００３３】
本発明は、セル領域のＣＤを一定に維持しつつ、周辺領域のＣＤのみを選択的に縮小したゲートパターンを形成することによって、高速製品の開発に有利な効果がある。
【００３４】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３５】
【図１Ａ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｂ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｃ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｄ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｅ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｆ】本発明の好ましい実施形態に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００３６】
１１        基板
１２        ゲート用導電物質層
１２Ａ      第１ゲートパターン
１２Ｂ      第２ゲートパターン
１３        第１ハードマスク層
１３Ａ      第１セルハードマスクパターン
１３Ｂ      第１周辺ハードマスクパターン
１４        第２ハードマスク層
１４Ａ      第２セルハードマスクパターン
１４Ｂ      第２周辺ハードマスクパターン
１５Ａ      第１セル感光膜パターン
１５Ｂ      第１周辺感光膜パターン
１６        第２セル感光膜パターン
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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