(57)【要約】【課題】パッシベーション膜の平坦性を損なうことなく、バンプ電極下の領域を有効に活用することにより、半導体装置の小型化に寄与する半導体装置及び半導体パッケージを提供すること。【解決手段】最上層配線の一部に電極パッドを有する半導体装置において、前記電極パッド上に形成されたパッシベーション膜と；前記パッシベーション膜上に形成され、前記電極パッドと電気的に接続される外部接続用のバンプ電極とを備える。そして、前記電極パッドは前記バンプ電極よりも小さく形成される。更に、前記最上層配線の一部を、前記バンプ電極の下部に形成する。【選択図】図３
2008135486.tif 000002
【特許請求の範囲】
【請求項１】
最上層配線の一部に電極パッドを有する半導体装置において、
前記電極パッド上に形成され、開口部を有するパッシベーション膜と；
前記パッシベーション膜上に形成され、前記開口部を介して前記電極パッドと電気的に接続される外部接続用のバンプ電極とを備え、
前記電極パッドは前記バンプ電極よりも小さく形成され、
前記最上層配線の一部が、前記バンプ電極の下部に形成されることを特徴とする半導体装置。
【請求項２】
前記半導体装置は、ＬＣＤドライバ用チップであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
電源配線が前記バンプ電極の下部に形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を有する半導体パッケージにおいて、
絶縁フィルムに支持された複数のリードを有し、前記リードの端部がインナリードとして前記バンプ電極に接続されるフィルムキャリアを用いて製造されることを特徴とする半導体パッケージ。
【請求項５】
前記インナリードと前記バンプ電極とは熱圧着によって接続されることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記半導体装置及び前記インナリードを保護する樹脂部材を備えたことを特徴とする請求項４又は５に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部端子としてバンプ電極を形成し、ＴＣＰ（Tape Carrier Package）又はＣＯＦ（Chip On Film）実装を伴う半導体装置、特に狭ピッチで多数のバンプ電極を有するＬＣＤ（Liquid Crystal Display）ドライバ用パッケージに関する。
【背景技術】
【０００２】
ＴＣＰ実装を伴う製品は、ＴＡＢ（Tape Automated Bonding）技術によって組み立てられる。半導体チップの主表面に外部端子としてバンプ電極が形成され、当該半導体チップがフィルムキャリアにインナリードボンディングされる。フィルムキャリアは、繰り返し配線パターンの形成された長尺のテープ形状である。フィルムキャリアは、インナリードが露出したデバイスホール及びアウタリードを有し、デバイスホール毎に自動的に送り出される。半導体チップは、デバイスホールの所定位置に位置合わせされ、バンプ電極とインナリードが熱圧着等の技術でボンディングされる。その後、半導体チップの回路基板の要所にアウタリードがボンディングされる。
【０００３】
図１は、従来の半導体装置におけるバンプ電極周辺の構造を示す平面図（Ａ）及び、断面図（Ｂ）である。半導体装置１２は、層間絶縁膜によって互いに絶縁された複数の配線層（図示せず）を備えた半導体チップ１１と、その最上層配線の一部に設けた電極パッド２２とを有する。電極パッド２２上には後述するバンプ電極１４よりも小さな開口のパッシベーション膜２４が形成される。パッシベーション膜２４上には、開口を介して電極パッド２２と接続されるアンダーバンプメタル２３が形成される。バンプ電極１４は、アンダーバンプメタル２３を介して電極パッド２２と接続される。バンプ電極１４上には、フィルムキャリアのインナリード１８がバンプ電極１４に対して熱圧着によって接続される。
【０００４】
パッシベーション膜２４の平坦性を保つため、電極パッド２２はバンプ電極１４よりも大きく形成される。その結果、バンプ電極１４が電極パッド２２に対して完全にオーバーラップする状態となる。
【０００５】
特許文献１（特許第２９１９４８８号公報）には、本発明と関連する技術が開示されている。
【特許文献１】特許第２９１９４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体チップの縮小化が進むにつれて、チップ面積に対する電極パッドの占める割合が大きくなり、コスト面で競争力の低下を招くようになってきた。しかしながら、インナーリードとの接触面積を確保するために、バンプ電極自体を小さくすることは困難であった。
【０００７】
図１に示す従来の半導体装置の場合、パッシベーション膜２４の平坦性を保つため、電極パッド２２をバンプ電極１４よりも大きくせざるを得ず、バンプ電極１４下の領域を有効に活用することができず、結果的に、半導体装置として小型化の妨げとなっていた。
【０００８】
本発明は、上記の課題を解決するために成されたものであり、パッシベーション膜の平坦性を損なうことなく、バンプ電極下の領域を有効に活用することにより、半導体装置の小型化に寄与する半導体装置及び半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様は、最上層配線の一部に電極パッドを有する半導体装置において、前記電極パッド上に形成され、開口部を有するパッシベーション膜と；前記パッシベーション膜上に形成され、前記開口部を介して前記電極パッドと電気的に接続される外部接続用のバンプ電極とを備える。そして、前記電極パッドは前記バンプ電極よりも小さく形成される。更に、前記最上層配線の一部を、前記バンプ電極の下部に形成する。ここで、「最上層配線」は、配線層が単一の場合は当該配線層であり、複数の場合には層間絶縁膜によって互いに絶縁された配線層の最も上の配線層となる。
【００１０】
本発明の第２の態様は、上記半導体装置を有する半導体パッケージにおいて、絶縁フィルムに支持された複数のリードを有し、前記リードの端部がインナリードとして前記バンプ電極に接続されるフィルムキャリアを用いて製造されることを特徴とする。
【発明の効果】
【００１１】
本発明に依れば、従来は電極パッドが形成されていた領域の一部に内部配線をレイアウトすることができ、チップサイズの縮小が可能となる。このとき、内部配線の形成によってパッシベーション膜の平坦性を保つことが可能となり、バンプ電極下にダミー配線を形成する等の特別な設計の必要がなく、製造工程の複雑化、製造コストの上昇を抑制することができる。
パッシベーション膜の平坦性が保たれることにより、バンプ電極自体の平坦性が向上し、当該バンプ電極上に熱圧着等で接続されるインナーリードとの接続性が向上する。また、パッシベーション膜とバンプ電極との間に隙間が形成されるのを抑制でき、異物の混入によるショートの可能性を低減することができる。
【発明を実施するための最良の形態】
【００１２】
図２は、本発明に係る半導体パッケージを示す側面図である。半導体パッケージ１００は、層間絶縁膜によって互いに絶縁された複数の配線層を備えた半導体チップ１１１と、その最上層配線の一部に設けた電極パッド（１２２）とを有する半導体装置１１２と；絶縁フィルム１１６に支持された複数のリード（１１８）と；半導体装置１１２の表面及びインナリード１１８を保護する樹脂部材１２０とを備えている。このような構成の半導体パッケージは、バンプ電極１１４に接続されるインナリード１１８を有するフィルムキャリアを用いて製造される。
【００１３】
半導体チップ１１１は、例えばＬＣＤドライバチップである。ＬＣＤドライバチップは、半導体素子が複数設けられて構成される半導体集積回路を有する一辺が他辺の五倍以上長い長方形とする場合がある。ＬＣＤドライバチップ内部における半導体集積回路は、図示しないが、信号データが入力される入力回路部、ＲＡＭ（Random Access Memory）等で構成される記憶部、データ処理部としてゲートアレイ等で形成されるロジック回路部、及びラッチ回路を含み信号出力をする出力回路部等を含み、各部が相関するように半導体集積回路が構成されている。また、半導体チップ１１１は、入力回路部、出力回路部に対応して狭ピッチで多数のバンプ電極１１４を有する。特に、出力回路部側のバンプ電極１１４の配列はより狭ピッチで数も多い。
【００１４】
フィルムキャリア（１１６，１１８）は、絶縁フィルム１１６に支持された複数のリード１１８を有する。フィルムキャリアは、リード１１８がインナリードとして露出するデバイスホールを有している。インナリード１１８は、半導体装置１１２のバンプ電極１１４それぞれに接続される。インナリード１１８とバンプ電極１１４との接続は、周知のＴＡＢ技術が用いられる。すなわち、フィルムキャリア（１１６，１１８）が、デバイスホール毎に自動的に送り出され、半導体装置１１２は、デバイスホールの所定位置に位置合わせされる。次に、ボンディングツールを用いてバンプ電極１１４とインナリード１１８が熱圧着等の技術で一括ボンディングされる。その後、半導体装置１１２端部から近傍の絶縁フィルム１１６の部分を含んでインナリード１１８を覆う樹脂部材１２０が形成される。
【００１５】
絶縁フィルム１１６は、例えば、ポリイミドフィルムを使用することができ、その厚さは１００μｍ以下、例えば７０〜８０μｍ程度とする。絶縁フィルム１１６上のリード１１８は、厚さ３０μ以下、例えば１０〜２０μｍ程度とする。
【００１６】
図３は、本発明の第１実施例に係る半導体装置１１２におけるバンプ電極周辺の構造を示す平面図（Ａ）及び、断面図（Ｂ）である。図４は、本発明の第１実施例に係る半導体装置１１２におけるバンプ電極周辺の構造を示す平面図であり、バンプ電極下の電極パッド及び配線のレイアウトを示す。半導体装置１１２は、電極パッド１２２上に形成され、開口部を有するパッシベーション膜１２４と；パッシベーション膜１２４上に形成され、当該パッシベーション膜２４の開口部を介して電極パッド１２２と電気的に接続される外部接続用のバンプ電極１１４とを備える。そして、半導体チップ１１１の最上層配線の一部（１３０）を、バンプ電極１１４の下部に形成する。
【００１７】
パッシベーション膜１２４には、バンプ電極１１４よりも小さな開口が形成され、当該開口を介して電極パッド１２２と接続されるアンダーバンプメタル１２３が形成される。バンプ電極１１４は、アンダーバンプメタル１２３を介して電極パッド１２２と接続される。バンプ電極１４上には、フィルムキャリアのインナリード１１８がバンプ電極１１４に対して熱圧着によって接続される。
【００１８】
アンダーバンプメタル１２３を形成する材質としては、ニッケル、Ｔｉ／Ｐｔ、ＴｉＷ／Ａｕ等を使用することができる。パッシベーション膜１２４を形成する材質としては、酸化膜、窒化膜、ポリイミド等を用いることができる。なお、パッシベーション膜２４の上に更にポリイミドなどのウエハコートを形成することもできる。電極パッド１２２を形成する材質としては、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ｃｕ等を使用することができる。
【００１９】
バンプ電極１１８としては、金、銀、銅、ニッケル、半田等を使用することができる。バンプ電極１１４の大きさとしては、例えば、２０μｍ×６０μｍ〜５０μｍ×１００μｍの矩形とすることができる。また、バンプ間距離は１０μｍ以上、バンプピッチは３０〜６０μｍ程度とする。
【００２０】
例えば、金のバンプ電極１１４の形成に際しては、半導体基板上に電極パッド１２２およびパッシベーション膜１２４を形成した後、ＴｉＷ／Ａｕ積層等のバリアメタル１２３を電極パッド１２２およびパッシベーション膜１２４上に形成する。次に、バリアメタル１２３上にレジスト（図示せず）を塗布し、レジストパターンを形成する。レジストパターンは、電極パッド１２２上方に所定の開口を有するようにする。次に、レジストパターンに従って電解めっき法により金めっきを形成する。その後、レジストパターンを除去し、電極パッド１２２上の金めっき形状をマスクにしてパッシベーション膜１２４上の余分なバリアメタル１２３をエッチング除去する。
【００２１】
なお、半導体チップ１１１の多層配線の埋め込みおよび平坦化用層間絶縁膜として、ＴＥＯＳ（テトラエトキシシラン、正珪酸四エチル）膜、ＢＰＳＧ(Boron Phospho Silicate Glass)膜，ＰＳＧ膜，ＳＯＧ膜を使用することができる。これらの層間絶縁膜は、ＣＶＤ、スパッタ、プラズマＣＶＤ、塗布法などによって、例えば、１００００Åの厚さで形成することができる。
【００２２】
本実施例においては、電極パッド１２２がバンプ電極１１４よりも小さく形成される。電極パッド１２２の面積が小さくなった分、配線領域が増加する。そこで、バンプ電極１１４の下部に、最上層配線として内部配線１３０をレイアウトする。内部配線１３０の存在により、パッシベーション膜２４の平坦性が損なわれることがない。また、内部配線１３０を規則的に配置することにより、更にパッシベーション膜２４の平坦性が向上する。バンプ電極１１４下にダミー配線を形成する等の特別な設計の必要がなく、製造工程の複雑化、製造コストの上昇を抑制することができる。
【００２３】
本実施例においては、内部配線１３０を１方向に平行に延びる線状としているが、形状及び方向は半導体チップの機能や他の制約に応じて適宜変更することができる。
【００２４】
図５は、本発明の第２実施例に係る半導体装置におけるバンプ電極２１４周辺の構造を示す平面図であり、バンプ電極２１４下の電極パッド２２２及び配線２３０，２３２のレイアウトを示す。本実施例においては、電極パッド２２２がバンプ電極２１４の真下よりずれて、端部に配置される。そして、当該電極パッド２２２を横切るように内部配線２３０が形成されている。電極パッド２２２を端部に配置することにより、バンプ電極下部に大きな空き領域が形成され、当該領域に太い電源配線２３２を形成配置している。本実施例のように、太い配線２３２をパッシベーション膜２２４の下に配置することにより、パッシベーション膜２４の平坦性が更に向上する。
【００２５】
図６は、本発明の第３実施例に係る半導体装置におけるバンプ電極３１４周辺の構造を示す平面図であり、バンプ電極３１４下の電極パッド３２２及び配線３３０のレイアウトを示す。本実施例においては、電極パッド３２２がバンプ電極３１４の真下よりずれて、端部に配置される。そして、当該電極パッド３２２を横切るように内部配線３３０が形成されている。本実施例は、バンプ電極３１４を形成するに当たり、パッシベーション膜３２４の高い平坦性が要求されない場合に適用される。
【００２６】
以上本発明について、実施例を用いて説明したが、本発明はこれらの実施例に限定されるものではなく、特許請求の範囲に示された技術思想の範囲内において種々の設計変更が可能なものである。例えば、バンプ電極としては、矩形以外（丸、楕円、三角など）の形状のものを使用することができる。また、半導体チップに形成される配線層の数は、本発明の効果に影響を及ぼさない。更に、本発明は、ＬＣＤドライバチップだけでなくバンプ電極を使用する種々の半導体装置に適用可能である。
【図面の簡単な説明】
【００２７】
【図１】図１は、従来の半導体装置におけるバンプ電極周辺の構造を示す平面図（Ａ）及び、断面図（Ｂ）である。
【図２】図２は、本発明に係る半導体パッケージを示す側面図である。
【図３】図３は、本発明の第１実施例に係る半導体装置におけるバンプ電極周辺の構造を示す平面図（Ａ）及び、断面図（Ｂ）である。
【図４】図４は、本発明の第１実施例に係る半導体装置におけるバンプ電極周辺の構造を示す平面図であり、バンプ電極下の電極パッド及び配線のレイアウトを示す。
【図５】図５は、本発明の第２実施例に係る半導体装置におけるバンプ電極周辺の構造を示す平面図であり、バンプ電極下の電極パッド及び配線のレイアウトを示す。
【図６】図６は、本発明の第３実施例に係る半導体装置におけるバンプ電極周辺の構造を示す平面図であり、バンプ電極下の電極パッド及び配線のレイアウトを示す。
【符号の説明】
【００２８】
１００    半導体パッケージ
１１２    半導体装置
１１４，２１４，３１４    バンプ電極
１１８    インナーリード
１１６    絶縁フィルム
１２０    樹脂部材
１２２，２２２，３２２    電極パッド
１２３    アンダーバンプメタル
１２４，２２４，３２４    パッシベーション膜
１３０，２３０，３３０    内部配線
２３２    電源配線
【図１】
2008135486.tif 000003
【図２】
2008135486.tif 000004
【図３】
2008135486.tif 000005
【図４】
2008135486.tif 000006
【図５】
2008135486.tif 000007
【図６】
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