(57)【要約】  【課題】半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供する。  【解決手段】本発明は、基板（１０）と、基板（１０）上にフリップチップ接続された半導体素子（１４）と、半導体素子（１４）を封止する封止部（２８）と、を具備し、半導体素子（１４）は、その側面全体が封止部（２８）によって覆われており、上面は封止部（２８）によって覆われていないことを特徴とする半導体装置である。半導体素子（１４）の側面全体が封止部（２８）によって覆われているため、半導体素子の側面が破損することを防止できる。また、半導体素子（１４）の上面が封止部（２８）によって覆われていないため、半導体装置の低背化を実現することもできる。  【選択図】図４
2008166438.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にフリップチップ接続された半導体素子と、
前記半導体素子を封止する封止部と、を具備し、
前記半導体素子は、その側面全体が前記封止部によって覆われており、上面は前記封止部によって覆われていない半導体装置。
【請求項２】
前記半導体素子を複数具備する請求項１記載の半導体装置。
【請求項３】
前記複数の半導体素子の高さが実質同一であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体素子の上に搭載された内蔵半導体装置を具備する請求項１記載の半導体装置。
【請求項５】
前記半導体素子の上に固着部を具備し、
前記内蔵半導体装置が、前記半導体素子の上に前記固着部を介して直接固着されている請求項４記載の半導体装置。
【請求項６】
前記半導体素子の上面全体が前記固着部によって覆われている請求項５記載の半導体装置。
【請求項７】
前記内蔵半導体装置を前記半導体素子の上面に投影した投影面が、前記半導体素子の上面に含まれる位置関係を有する請求項５記載の半導体装置。
【請求項８】
前記内蔵半導体装置は、前記半導体素子の上に、前記内蔵半導体装置と前記半導体素子との間に空間を有するように搭載された請求項４記載の半導体装置。
【請求項９】
基板上に半導体素子をフリップチップ接続する工程と、
前記半導体素子全体を封止する封止部を形成する工程と、
前記半導体素子の上面が露出されるように前記封止部を加工する工程と、を具備する半導体装置の製造方法。
【請求項１０】
前記封止部を加工する工程は、前記封止部を研削加工する工程を含む請求項９記載の半導体装置の製造方法。
【請求項１１】
前記封止部を加工する工程は、複数の前記半導体素子における上面の高さを実質同一とする工程を含む請求項９記載の半導体装置の製造方法。
【請求項１２】
前記封止部を加工する工程は、前記半導体素子の厚みを薄くする工程を含む請求項９記載の半導体装置の製造方法。
【請求項１３】
前記半導体素子の上に内蔵半導体装置を搭載する工程を具備する請求項９記載の半導体装置の製造方法。
【請求項１４】
前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程を含む請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記半導体素子の上に前記内蔵半導体装置を直接固着する工程は、前記半導体素子の上面を覆うように固着剤を塗布する工程を含む請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置との間に空間を有するように前記内蔵半導体装置を搭載する工程を含む請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置とを、バンプにより電気的に接続する工程を含む請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に内蔵半導体装置を複数積層するための半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、例えば、移動体電話機のような携帯型電子機器やＩＣメモリカードの不揮発性記録媒体等に用いられる半導体装置は、その小型化が求められている。そこで、半導体素子を効率的にパッケージングする技術が求められている。その１つとして、半導体素子を積層しパッケージングする技術が開発されている。
【０００３】
半導体素子を積層しパッケージングする技術の例として、従来例１から３について説明する。図１を用い、従来例１に係る半導体装置について説明する。図１を参照に、従来例１に係る半導体装置は、主として、基板１０、半導体素子１４および内蔵半導体装置４８からなる半導体装置である。
【０００４】
内蔵半導体装置４８は、基板１２、半導体素子１８、ダイ付け部２２、ワイヤ接続パッド３４、ワイヤ３２および封止部２４からなる半導体装置である。基板１２と半導体素子１８とはダイ付けされ、Ａｕ（金）等からなるワイヤ３２により電気的に接続されている。半導体素子１８はエポキシ樹脂等により封止されて、封止部２４が形成されている。
【０００５】
ガラスエポキシ等からなる基板１０には、ＡｕやＣｕ（銅）等からなるワイヤ接続パッド３４、フリップチップ接続用パッド４０、電極接続部３６およびランド電極３８が形成されている。基板１０の下側には、下部接続端子として、半田ボール４２が接続されている。シリコン等からなる半導体素子１４は、基板１０の上側に搭載されている。半導体素子１４と基板１０とは、ＡｕやＣｕ等からなるバンプ４６によって電気的に接続されている。基板１０と半導体素子１４との隙間は、エポキシ樹脂等からなるアンダーフィル部４４により埋められている。半導体素子１４は、エポキシ樹脂等により封止されて、封止部２８が形成されている。封止部２８の上側には内蔵半導体装置４８が、固着剤により固着されて、固着部２０が形成されている。内蔵半導体装置４８と基板１０とは、Ａｕ等からなるワイヤ３０によって電気的に接続されている。内蔵半導体装置４８および封止部２８は、エポキシ樹脂等により封止されて、封止部２６が形成されている。
【０００６】
図２を用い、従来例２に係る半導体装置について説明する。図２を参照に、従来例２に係る半導体装置は、主として、基板１０、半導体素子１４、半導体素子１４ａおよび内蔵半導体装置４８からなる半導体装置である。図２は、図１と比較して、半導体素子１４とは高さの異なる半導体素子１４ａを有する。また、図２では、図１における封止部２８が形成されていない。
【０００７】
図３を用い、従来例３に係る半導体装置について説明する。図３を参照に、従来例３に係る半導体装置は、主として基板１０、半導体素子１４および内蔵半導体装置５２とからなる半導体装置である。基板１０の上側に半導体素子１４が搭載されている。半導体素子１４の上側に、内蔵半導体装置５２が搭載されている。基板１０と内蔵半導体装置５２とは、半田ボール６８により電気的に接続されている。
【０００８】
内蔵半導体装置５２は、基板２０、半導体素子５８、半導体素子６０、ダイ付け部６２、ダイ付け部６４、ワイヤ接続パッド３４、ワイヤ５４、ワイヤ５６、ランド電極３８、電極接続部３６および封止部６６からなる半導体装置である。半導体素子５８と半導体素子６０とはダイ付け部６４によって、ダイ付けされている。基板２０と半導体素子５８とはダイ付け部６２によって、ダイ付けされている。基板２０と半導体素子５８とは、Ａｕ等からなるワイヤ５６で電気的に接続されている。基板２０と半導体素子６０とは、Ａｕ等からなるワイヤ５４で電気的に接続されている。半導体素子５８および半導体素子６０は、エポキシ樹脂等により封止され、封止部６６が形成されている。なお、図１および図２と同じ部材には同じ符号を付し、説明を省略する。
【０００９】
特許文献１には、半導体素子全体を、エポキシ樹脂等で封止した半導体装置が開示されている。特許文献１に係る発明は、半導体素子全体を封止することにより、半導体素子の損傷を防止できることが特徴である。
【特許文献１】特開２００３−２８２８１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来例１に係る半導体装置においては、半導体素子１４の上面が封止部２８によって覆われている。そのため、封止部２８の厚みの分だけ、半導体装置全体の高さが高くなるため、半導体装置の低背化には限界がある。また、基板１０と基板１２とをワイヤ３０で接続する際には、基板１０を加熱することにより、基板１２におけるワイヤ３０が接続されるワイヤ接続パッド３４の温度を所定の温度に保つ必要がある。ここで、一般に、封止部２８を構成するエポキシ樹脂は半導体素子１４を構成するシリコン等に比較して、熱伝導性が悪い。そのため、半導体素子１４の上面に封止部２８が存在すると、基板１０と基板１２とを、ワイヤ３０で接続する際に、基板１０から伝導される熱を効率良く基板１２のワイヤ接続パッド３４へ伝導することが難しくなる。そのため、ワイヤ接続を安定して行うことが困難となり、半導体装置の製造歩留まりが低下する。
【００１１】
また、従来例２に係る半導体装置のように、半導体素子１４および１４ａの高さが異なる場合には、内蔵半導体装置４８を水平に搭載することができず、そのような半導体装置は不良品となる。その結果、半導体装置の製造歩留まりが低下してしまう。また、半導体素子１４および１４ａの高さが異なる場合でも、固着部２０の厚さを調整することにより、内蔵半導体装置４８を水平に搭載することは可能である。しかし、この場合、固着部２０の厚さが必然的に厚くならざるを得ないため、半導体装置全体の高さも高くなってしまう。
【００１２】
さらに、従来例３に係る半導体装置においては、半導体素子１４の側面が露出しているため、例えば、内蔵半導体装置５２を搭載する前段階等において、外部からの衝撃により半導体素子１４の側面が破損する危険性が高くなる。その結果、半導体装置の製造歩留まりが低下してしまう。この点、特許文献１に係る半導体装置においては、半導体素子の側面を封止部が保護する構造をとるため、外部からの衝撃により半導体素子の側面が破損する危険性を低下させることはできる。しかし、特許文献１に係る半導体装置においては、半導体素子の上面も封止部により覆われているため、従来例１における場合と同様の問題点が生じる。
【００１３】
本発明は上記課題に鑑みてなされたものであり、半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、基板と、前記基板上にフリップチップ接続された半導体素子と、前記半導体素子を封止する封止部と、を具備し、前記半導体素子は、その側面全体が前記封止部によって覆われており、上面は前記封止部によって覆われていない半導体装置である。本発明によれば、半導体素子の側面全体が封止部によって保護されているため、例えば、半導体装置を保管しておく際等に、外部からの衝撃により半導体素子の側面が破損することを防止できる。その結果、半導体装置の製造歩留まりを向上させることが可能となる。また、半導体素子の上面が封止部によって覆われていないため、半導体装置の低背化を実現することも可能となる。
【００１５】
上記構成において、前記半導体装置は、前記半導体素子を複数具備する構成とすることができる。
【００１６】
上記構成において、前記複数の半導体素子の高さが実質同一である構成とすることができる。この構成によれば、半導体素子の上に内蔵半導体装置を水平に搭載することが容易にできる。
【００１７】
上記構成において、前記半導体素子の上に内蔵半導体装置を搭載する構成とすることができる。この構成によれば、半導体素子の側面が封止部により覆われているため、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置を搭載する工程で、半導体素子の側面が外部からの衝撃により破損することを防止できる。
【００１８】
上記構成において、前記半導体素子の上に固着部を具備し、前記内蔵半導体装置が、前記半導体素子の上に前記固着部を介して直接固着されている構成とすることができる。この構成によれば、半導体装置全体の高さを低くすることができ、半導体装置全体の低背化を図ることができる。
【００１９】
上記構成において、前記半導体素子の上面全体が前記固着部によって覆われている構成とすることができる。この構成によれば、半導体素子と封止部との界面を固着部が保護する結果、封止部が半導体素子の側面から剥離することを抑制することができ、製品歩留まりを向上させることができる。
【００２０】
上記構成において、前記内蔵半導体装置を前記半導体素子の上面に投影した投影面が、前記半導体素子の上面に含まれる位置関係を有する構成とすることができる。この構成によれば、内蔵半導体装置を基板に接続する際に、基板から伝導される熱が半導体素子および固着部を通して内蔵半導体装置に伝わるため、基板から伝導される熱を極力損なわずに内蔵半導体装置に伝導することができる。そのため、内蔵半導体装置を基板に接続する工程を安定して行うことができるため、半導体装置の製造歩留まりが向上する。
【００２１】
上記構成において、前記内蔵半導体装置は、前記半導体素子の上に、前記内蔵半導体装置と前記半導体素子との間に空間を有するように搭載された構成とすることができる。この構成によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することが可能となる。また、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置を搭載する工程で、半導体素子の側面が外部衝撃等により破損することを防止できるため、製品歩留まりを向上させることが可能となる。また、前記半導体素子の上面が封止部により覆われていないため、半導体装置全体の低背化を図ることも可能となる。
【００２２】
本発明は、基板上に半導体素子をフリップチップ接続する工程と、前記半導体素子全体を封止する封止部を形成する工程と、前記半導体素子の上面が露出されるように前記封止部を加工する工程と、を具備する半導体装置の製造方法である。本発明によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置を製造することができる。
【００２３】
上記構成において、前記封止部を加工する工程は、前記封止部を研削加工する工程を含む構成とすることができる。
【００２４】
上記構成において、前記封止部を加工する工程は、複数の前記半導体素子における上面の高さを実質同一とする工程を含む構成とすることができる。この構成によれば、一度の加工で複数の半導体素子の高さを実質同一とすることができる。このため、その後、内蔵半導体装置を搭載する際に、内蔵半導体装置を水平に搭載することが容易にできる。
【００２５】
上記構成において、前記封止部を加工する工程は、前記半導体素子の厚みを薄くする工程を含む構成とすることができる。この構成によれば、半導体素子の厚みを所望の厚さまで薄くすることができるため、半導体装置の低背化を図ることが可能となる。
【００２６】
上記構成において、前期半導体素子の上に内蔵半導体装置を搭載する工程を含む構成とすることができる。この構成によれば、半導体素子の側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することができる。
【００２７】
上記構成において、前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程を含む構成とすることができる。
【００２８】
上記構成において、前記半導体素子の上に前記内蔵半導体装置を直接固着する工程は、前記半導体素子の上面を覆うように固着剤を塗布する工程を含む構成とすることができる。この構成によれば、半導体素子の側面と封止部との界面を固着部が保護する。そのため、半導体素子と封止部との界面が剥離することを防止できる。
【００２９】
上記構成において、前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置との間に空間を有するように前記内蔵半導体装置を搭載する工程を含む工程とすることができる。この構成によれば、側面全体が封止部によって覆われており、上面は封止部によって覆われていない半導体装置の上に、内蔵半導体装置を搭載することが可能となる。また、半導体素子の側面全体が封止部で覆われているため、内蔵半導体装置を搭載する前のいずれかの工程で、あるいは内蔵半導体装置を搭載する工程で、外部衝撃により前記半導体素子の側面が破損することを防ぐことができ、製品歩留まりを向上させることが可能となる。
【００３０】
上記構成において、前記半導体素子の上に前記内蔵半導体装置を搭載する工程は、前記半導体素子と前記内蔵半導体装置とを、バンプにより電気的に接続する工程を含む構成とすることができる。この構成によれば、半導体素子の上に封止部が存在しないため、小さなバンプで半導体素子と内蔵半導体装置とを接続することができる。その結果、半導体装置全体の低背化を実現することができる。また、バンプの横方向の間隔を狭くすることもできる。その結果、半導体装置全体を小型化することができる。
【発明の効果】
【００３１】
本発明によれば、半導体装置の低背化および製造歩留まりの向上、又は半導体装置の製造コストの削減を実現することを可能とする半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を用いて、本発明に係る実施例について説明する。
【実施例１】
【００３３】
実施例１は、基板と、前記基板上にフリップチップ接続された半導体素子と、前記半導体素子を封止する封止部とを具備し、前記半導体素子の側面全体が封止され、上面（基板１０側とは反対側の面をいう。以下同様。）は封止されていない半導体装置の例である。図４を用いて、実施例１について説明する。ガラスエポキシ等からなる基板１０には、Ａｕ又はＣｕ等からなるランド電極３８、電気接続部３６およびフリップチップ接続用パッド４０が形成されている。基板１０の上側に、シリコン等からなる半導体素子１４を２個、ＡｕやＣｕ等からなるバンプ４６でフリップチップ接続する。半導体素子１４の高さは、１５０μｍ程度である。半導体素子１４と基板１０との隙間は、エポキシ樹脂等による埋められて、アンダーフィル部４４が形成されている。半導体素子１４の側面全体は樹脂等により封止され、封止部２８が形成されている。基板１０の下側には、下部接続端子として、半田ボール４２が接続されている。半田ボール４２としては、鉛錫半田（ＰｂＳｎ）、鉛フリー半田（ＳｎＡｇＣｕ等）、錫亜鉛半田（ＳｎＺｎ）等が用いられる。半田ボール４２の高さは３００μｍ程度である。
【００３４】
実施例１は、半導体素子１４の側面全体が封止部２８によって覆われている。このため、例えば、半導体装置をトレー等に保管中に、外部からの衝撃により半導体素子の側面が破損することを防止できる。その結果、半導体装置の製造歩留まりを向上させることが可能となる。また、従来例１に係る半導体装置とは異なり、半導体素子１４の上面が封止部２８によって覆われていない。このため、半導体装置の低背化を実現することも可能となる。なお、実施例１は、半導体素子１４を複数具備する場合の例として２個の場合を例示した。しかし、半導体素子１４が１個の場合でも、あるいは３個以上ある場合でも同じ効果を奏することができる。また、半導体素子１４の高さは、半導体素子１４の上に内蔵半導体装置を水平に搭載することができる程度に、実質同一であることが望ましい。この構成によれば、後述するように、内蔵半導体装置を水平に搭載することができるため、半導体装置の製造歩留まりを向上させることができる。
【実施例２】
【００３５】
実施例２は、図４に示した半導体装置の製造工程の例である。図５（a）から（ｃ）に実施例２を示す。図５（a）から（ｃ）を参照に、実施例２は、主として、フリップチップ接続する工程と、封止する工程と、封止部を加工する工程とからなる。図５（ａ）は、基板１０に半導体素子１４をフリップチップ接続する工程である。図５（ａ）を参照に、基板１０には、あらかじめフリップチップ接続用パッド４０、ランド電極３８、ワイヤ接続パッド３４および電極接続部３６が設けられている。基板１０の上側に半導体素子１４を、半田バンプ４６を用いてフリップチップ接続する。基板１０と半導体素子１４との隙間は、ゴミや水分等が侵入することを防止するため、エポキシ樹脂等により埋められ、アンダーフィル部４４が形成される。図５（ｂ）は、半導体素子１４を封止する工程である。図５（ｂ）を参照に、半導体素子１４の全面を覆うようにエポキシ樹脂等を被せてモールド成型することにより、封止部２８を形成する。図５（ｃ）は、封止部２８を加工する工程である。図５（ｃ）を参照に、封止部２８を、半導体素子１４の上面が露出するまで、研削加工により加工する。また、半導体素子１４が複数あり、それぞれの半導体素子１４の高さが異なる場合には、それぞれの半導体素子１４の高さが実質同一になるまで研削加工する。さらに、半導体素子１４の厚みが、所望の厚みになるまで、半導体素子１４を研削加工する。
【００３６】
実施例２に係る製造工程を用いることにより、半導体素子１４の側面全体が封止部２８により覆われ、上面は覆われていない半導体装置を製造することができる。また、半導体素子１４が複数あり、それぞれの半導体素子１４の高さが異なる場合でも、一度の加工で、それぞれの半導体素子１４の高さを実質同一にすることができる。その結果、後述するように、半導体素子１４の上に内蔵半導体装置を水平に搭載することが容易にできる。さらに、加工により半導体素子１４の厚みを所望の厚さまで薄くすることもできるため、半導体装置の低背化を図ることもできる。例えば、１００から１５０μｍ程度まで、半導体素子１４の厚みを薄くすることができる。なお、実施例２において、封止部２８を加工する方法としては、研削加工を例示したが、研磨加工でもよい。研磨加工は、研削加工よりも、半導体素子１４に与えるダメージが少なくて済むという利点がある。しかし、研磨加工の加工速度は研削加工の加工速度よりも遅いため、製造コストの削減という観点からは、研磨加工よりも研削加工の方が好ましい。
【実施例３】
【００３７】
実施例３は、図４に示した実施例１に係る半導体装置の上に内蔵半導体装置４８を搭載した例である。図６を用いて、実施例３について説明する。図６は、従来例２を示す図２と比較して、封止部２８を有する点、および半導体素子１４ａの代わりに半導体素子１４を有する点で異なっている。尚、内蔵半導体装置４８は、半導体素子１４の上に搭載できるものであれば、チップ等、半導体素子でもよい。また、内蔵半導体装置４８の実装方法は、フェースアップ実装でもフェースダウン実装でもよい。
【００３８】
図６は、従来例２を示す図２と比較して、半導体素子１４の側面が封止部２８により覆われている。このため、内蔵半導体装置４８を搭載する前のいずれかの工程で、あるいは、内蔵半導体装置４８を搭載する工程で、半導体素子１４の側面が外部からの衝撃により破損することを防止できる。また、内蔵半導体装置４８が固着部２０を介して直接、半導体素子１４の上に固着されている。このため、半導体装置全体の高さを低くすることができ、半導体装置全体の低背化を図ることができる。
【実施例４】
【００３９】
実施例４は、図６において、半導体素子１４を１個にした例である。図７に、実施例４に係る半導体装置の断面図を示す。また、図８は、図７において断面Ａ−Ａ部を上側から見た図であり、内蔵半導体装置４８、固着部２０、半導体素子１４および封止部２８の位置関係を分かりやすく示した模式図である。なお、図８において、図７における封止部２６は図示されていない。
【００４０】
図７および図８を参照に、実施例４に係る半導体装置では、半導体素子１４の上面全体が固着部２０によって覆われている。このため、半導体素子１４の側面と封止部２８との界面を、固着部２０が保護する結果、封止部２８が半導体素子１４の側面から剥離することを抑制でき、製品歩留まりを向上させることができる。
【００４１】
また、図８を参照に、内蔵半導体装置４８を半導体素子１４の上面に投影した投影面が、半導体素子１４の上面に含まれている。いいかえれば、内蔵半導体装置４８が、封止部２８と接触せずに、半導体素子１４の上面部分のみに固着部２０を介して直接固着されている構造を有する。この構成によれば、後述する内蔵半導体装置４８を搭載し、ワイヤ接続する工程で、基板１０から基板１２への熱伝導を向上させることができる。そのため、内蔵半導体装置４８をワイヤ接続する工程を安定して行うことができる結果、半導体装置の製造歩留まりを向上させることができる。
【実施例５】
【００４２】
実施例５は、図６に示した実施例３に係る半導体装置の製造工程の例である。図９（ａ）から（ｃ）に実施例５を示す。図９（ａ）から（ｃ）を参照に、実施例５は、主として、接着剤を塗布する工程と、内蔵半導体装置を搭載する工程と、封止する工程とからなる。図９（ａ）は、接着剤を塗布する工程である。図９（ａ）を参照に、図5（ｃ）の製造工程で製造された半導体装置を準備し、半導体素子１４の上に接着剤を塗布して固着部２０を形成する。図９（ｂ）は、内蔵半導体装置４８を搭載する工程である。図９（ｂ）を参照に、固着部２０の上に直接、内蔵半導体装置４８を押圧することにより、内蔵半導体装置４８を半導体素子１４の上面に固着する。また、内蔵半導体装置４８と基板１０とは、Ａｕ等からなるワイヤ３０を、基板１２と基板１０にワイヤ接続することにより電気的に接続される。図９（ｃ）は、内蔵半導体装置４８をエポキシ樹脂等により封止する工程である。図９（ｃ）を参照に、内蔵半導体装置４８をエポキシ樹脂等により封止し、モールド成型することにより封止部２６が形成される。
【００４３】
図９（ａ）から（ｃ）に係る製造工程により、図６に係る半導体装置を製造することができる。また、図９（ｂ）の製造工程において、内蔵半導体装置４８を接着剤の上から押し付けることにより、接着剤が潰されて、半導体素子１４の上面を覆うように接着剤が塗布される。その結果、半導体素子１４の側面と封止部２８との界面を固着部２０が保護する。そのため、半導体素子１４と封止部２８との界面が剥離することを防止できる。さらに、図９（ｃ）の製造工程において、半導体素子１４の上面に封止部２８が形成されていない。すなわち、内蔵半導体装置４８が、封止部２８と接触せずに、半導体素子１４の上面部分のみに直接固着されている構造を有する。一般に、封止部２８を構成するエポキシ樹脂は半導体素子１４を構成するシリコン等に比較して、熱伝導性が悪い。したがって、上記構造を有することにより、基板１２と基板１０とを、ワイヤ３０でワイヤ接続するときに、基板１０から伝導される熱が半導体素子１４および固着部２０を通して内蔵半導体装置４８に伝わるため、基板１０から伝導される熱を極力損なわずに内蔵半導体装置４８に伝導することができる。そのため、内蔵半導体装置４８を基板１０にワイヤ接続する工程を安定して行うことができる。その結果、半導体装置の製造歩留まりを向上させることができる。なお、実施例５において、固着剤として接着剤を使用した例を説明したが、接着剤の他、金属等で内蔵半導体装置４８を固着することも可能である。
【実施例６】
【００４４】
実施例６は、図４に示した実施例１に係る半導体装置の上に内蔵半導体装置をパッケージオンパッケージで搭載した例である。図１０に実施例６を示す。図１０を参照に、図１０に係る半導体装置は、実施例１を示す図４と比較して、半導体素子１４が１個である点、および内蔵半導体装置５２が半導体素子１４の上に、内蔵半導体装置５２と半導体素子１４との間に空間を有するように、半田ボール６８を介して搭載されている点で異なっている。また、従来例３を示す図３と比較して、半導体素子１４の側面全体が封止部２８によって覆われている点で異なっている。尚、内蔵半導体装置５２は、半導体素子１４の上にパッケージオンパッケージで搭載できるものであれば、チップ等、半導体素子でもよい。また、内蔵半導体装置５２の実装は、フェースアップ実装でもフェースダウン実装でもよい。
【００４５】
図１０に係る半導体装置は、従来例３に係る半導体装置とは異なり、半導体素子１４の側面全体が封止部２８によって覆われている。そのため、例えば、内蔵半導体装置５２を搭載する前のいずれかの工程で、あるいは内蔵半導体装置５２を搭載する工程で、外部からの衝撃により半導体素子１４の側面が損傷することを防止でき、製品歩留まりを向上させることができる。また、半導体素子１４の上面に封止部２８が存在しないため、基板１０と基板５０との距離を短くすることができる。その結果、半導体装置全体の低背化を図ることができる。
【実施例７】
【００４６】
実施例７は、図１０に示した実施例６に係る半導体装置の製造工程の例である。図１１（ａ）および（ｂ）に実施例７に係る製造工程を示す。図１１（ａ）および（ｂ）を参照に、実施例７は、主として、実施例２に係る製造方法により半導体装置を製造する工程と、内蔵半導体装置を搭載する工程とからなる。図１１（ａ）は、実施例２に係る製造方法により半導体装置を製造する工程である。図１１（ａ）を参照に、図５（ａ）から（ｃ）に示した実施例２に係る製造方法により半導体装置を製造する。ただし、図１１（ａ）は図５（ａ）から（ｃ）とは、半導体素子１４が１個である点、基板１０の上面に形成されたワイヤ接続パッド３４がない点およびランド電極３８が形成されている点において異なる。図１１（ｂ）は、内蔵半導体装置を搭載する工程である。図１１（ｂ）を参照に、図１１（ａ）に係る製造方法で製造した半導体装置の半導体素子１４の上に、半導体素子１４と内蔵半導体装置５２との間に空間を有するように、内蔵半導体装置５２を搭載する。ここで、内蔵半導体装置５２と基板１０とは、バンプ６８により、電気的に接続される。バンプ６８としては、例えば、鉛錫半田（ＰｂＳｎ）、鉛フリー半田（ＳｎＡｇＣｕ等）、錫亜鉛半田（ＳｎＺｎ）等の半田ボールが用いられるが、金あるいは銅等の金属を用いてもよい。
【００４７】
実施例７に係る製造方法によれば、図１０に示した実施例６に係る半導体装置を製造することができる。また、半導体素子１４の側面全体が封止部２８により覆われているため、内蔵半導体装置５２を搭載する前のいずれかの工程で、あるいは内蔵半導体装置５２を搭載する工程で、半導体素子１４の側面が外部からの衝撃により破損することを防止でき、製品歩留まりを向上させることができる。さらに、半導体素子１４の上面が封止部２８によって覆われていないため、基板１０と基板５０との距離を短くすることができる。したがって、半田ボール６８を小さくすることができるため、半導体装置全体の低背化を実現することができる。さらに、半田ボール６８の横方向の間隔を狭くすることもできるため、半導体装置全体の小型化を図ることもできる。
【００４８】
以上、本発明の好ましい実施例について詳述したが、本発明はかかる実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】図１は従来例１に係る半導体装置の断面図である。
【図２】図２は従来例２に係る半導体装置の断面図である。
【図３】図３は従来例３に係る半導体装置の断面図である。
【図４】図４は実施例１に係る半導体装置の断面図である。
【図５】図５（ａ）から（ｃ）は実施例2に係る半導体装置の製造工程を示す断面図である。
【図６】図６は実施例３に係る半導体装置の断面図である。
【図７】図７は実施例４に係る半導体装置の断面図である。
【図８】図８は実施例４に係る半導体装置において、図７におけるＡ−Ａ部分を上から見た断面を、模式的に図示したものである。
【図９】図９の（ａ）から（ｃ）は実施例5に係る半導体装置の製造工程を示す断面図である。
【図１０】図１０は実施例６に係る半導体装置の断面図である。
【図１１】図１１（ａ）および（ｂ）は実施例7に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５０】
１０  基板
１４  半導体素子
２０  固着部
２２  ダイ付け部
２８  封止部
３０  ワイヤ
３４  ワイヤ接続パッド
３６  電極接続部
３８  ランド電極
４０  フリップチップ接続用パッド
４２  半田ボール
４４  アンダーフィル部
４６  バンプ
４８  内蔵半導体装置
５８  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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