(57)【要約】【課題】ノイズに対する耐性向上を図りつつ、負荷が軽いときにスイッチング素子を停止させて出力電圧の上昇を抑え、かつ、スイッチング素子のスイッチング損失の増加を抑えることが可能なスイッチング電源装置を提供することを目的とする。【解決手段】Ｄ端子に入力される出力停止コンパレータ６１からの出力停止信号Ｓ５の状態を、＿ＣＫ端子に入力されるクロック信号ＣＬＫの立ち下がりタイミング毎に、クロック信号ＣＬＫの１周期分保持して出力停止信号Ｓ７として出力するフリップフロップ２と、クロック信号ＣＬＫの立ち下がりタイミングを遅延させて、遅延クロック信号ｃｌｋとしてＮＡＮＤ回路５４及びフリップフロップ５５の＿Ｒ端子にそれぞれ出力する遅延回路３とを備える制御回路４４により昇圧回路４３のＭＯＳＦＥＴ４６のオン、オフを制御する。【選択図】図１
2008228455.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を備え、そのスイッチング素子がオン、オフすることにより入力電圧を変換する電圧変換回路と、
ランプ波及びそのランプ波に同期したクロック信号を出力する発振器と、
前記電圧変換回路の目標出力電圧と前記電圧変換回路の出力電圧との差を増幅する誤差アンプと、
前記誤差アンプの出力電圧と前記ランプ波とを比較し、その結果を出力するＰＷＭコンパレータと、
前記ＰＷＭコンパレータから出力される信号を第１のパルス信号として出力すると共にその第１のパルス信号の最小パルス幅を前記クロック信号のパルス幅に応じて前記スイッチング素子をオンさせるのに必要な最低限のパルス幅以上にするパルス信号出力回路と、
前記誤差アンプの出力電圧と前記ランプ波の最小値とを比較し、その結果を出力する出力停止コンパレータと、
前記出力停止コンパレータの出力状態を、前記クロック信号の１周期毎に保持し第２のパルス信号として出力する保持回路と、
前記第１のパルス信号と前記第２のパルス信号とにより前記スイッチング素子のオン、オフを制御するための制御信号を出力すると共に、前記誤差アンプの出力電圧が前記ランプ波の最小値よりも小さくなったことを前記第２のパルス信号が示すとき前記スイッチング素子をオフさせる前記制御信号を出力する制御信号出力回路と、
を備えることを特徴とするスイッチング電源装置。
【請求項２】
請求項１に記載のスイッチング電源装置であって、
前記パルス信号出力回路に入力される前記クロック信号のパルス幅を短くする遅延回路を備える、
ことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子がオン、オフすることにより、入力電圧を変換するスイッチング電源装置に関する。
【背景技術】
【０００２】
図４は、従来のスイッチング電源装置を示す図である。
図４に示すスイッチング電源装置４０は、直流電源４１から出力される入力電圧ＶＩＮを昇圧して出力電圧ＶＯＵＴとして負荷４２に出力する昇圧回路４３と、昇圧回路４３の動作を制御する制御回路４４とを備えて構成されている。
【０００３】
上記昇圧回路４３は、コイル４５と、スイッチング素子としてのＮチャネルのＭＯＳＦＥＴ４６と、ダイオード４７と、コンデンサ４８とを備えて構成されている。ＭＯＳＦＥＴ４６がオンすると、ＭＯＳＦＥＴ４６がオフしていたときよりも大きなエネルギーがコイル４５に蓄積する。次に、ＭＯＳＦＥＴ４６がオフすると、コイル４５に蓄積されたエネルギーがダイオード４７を介して負荷４２へ供給される。ＭＯＳＦＥＴ４６がオフしている間は、コンデンサ４８に蓄積されたエネルギーが負荷４２に供給される。ＭＯＳＦＥＴ４６のオン、オフが繰り返されることにより入力電圧ＶＩＮよりも高い出力電圧ＶＯＵＴを負荷４２に出力することができる。
【０００４】
上記制御回路４４は、抵抗４９、５０と、誤差アンプ５１と、発振器５２と、ＰＷＭコンパレータ５３と、ＮＡＮＤ回路５４と、ＲＳ型のフリップフロップ５５と、ドライバ５６とを備えて構成されている。
【０００５】
上記抵抗４９、５０は、互いに直列接続されると共にコンデンサ４８に並列接続されている。出力電圧ＶＯＵＴは、抵抗４９、５０により分圧され電圧Ｖｏｕｔとして誤差アンプ５１のマイナス端子へ出力される。
【０００６】
上記誤差アンプ５１は、プラスの入力端子に入力される基準電圧Ｖ（昇圧回路４３の目標出力電圧に基づいて設定される電圧）とマイナスの入力端子に入力される電圧Ｖｏｕｔとの差を増幅した電圧Ｖ１（図５参照）を出力する。例えば、基準電圧Ｖは、抵抗４９、５０が共に同じ抵抗値のとき、昇圧回路４３の目標出力電圧の１／２の電圧に設定される。
【０００７】
上記発振器５２は、ランプ波ＲＡＭＰ（図５参照）をＰＷＭコンパレータ５３のプラス端子へ出力すると共に、そのランプ波ＲＡＭＰの立ち下がりタイミングと同じ立ち下りタイミングのクロック信号ＣＬＫ（図５参照）をＮＡＮＤ回路５４の一方の入力端子及びフリップフロップ５５の＿Ｒ端子へそれぞれ出力する。
【０００８】
上記ＰＷＭコンパレータ５３は、マイナスの入力端子に入力される電圧Ｖ１がプラスの入力端子に入力されるランプ波ＲＡＭＰよりも小さいときハイレベルとなり、電圧Ｖ１がランプ波ＲＡＭＰよりも大きいときローレベルとなるパルス信号Ｓ１をＮＡＮＤ回路５４の他方の入力端子へ出力する。
【０００９】
上記ＮＡＮＤ回路５４は、クロック信号ＣＬＫとパルス信号Ｓ１とが共にハイレベルのときローレベルとなり、それ以外のときハイレベルとなるパルス信号Ｓ２をフリップフロップ５５の＿Ｓ端子へ出力する。
【００１０】
上記フリップフロップ５５は、＿Ｒ端子に入力されるクロック信号ＣＬＫがローレベルになるとハイレベルになり、＿Ｓ端子に入力されるパルス信号Ｓ２がローレベルになるとローレベルになるパルス信号Ｓ３を＿Ｑ端子からドライバ５６へ出力する。
【００１１】
上記ドライバ５６は、パルス信号Ｓ３のハイレベル、ローレベルに基づいて、ＭＯＳＦＥＴ４６をオン、オフさせる制御信号としてのパルス信号Ｓ４（図５参照）を出力する。
上記スイッチング電源装置４０によれば、図５に示すように、パルス信号Ｓ４のハイレベルのパルス幅がクロック信号ＣＬＫのローレベルのパルス幅（最小パルス）よりも小さくならないので、クロック信号ＣＬＫのローレベルのパルス幅をＭＯＳＦＥＴ４６のオン特性に応じて設定することにより、ＭＯＳＦＥＴ４６がオンしきれずに動作することを防止することができる。これにより、電圧Ｖ１にノイズが混入してもパルス信号Ｓ４のハイレベルのパルス幅を安定させることができるので、電圧Ｖ１に混入するノイズに対する耐性向上を図ることができる。
【００１２】
しかしながら、上記スイッチング電源装置４０では、負荷４２が軽くなって負荷４２に流れる電流が小さくなっても、パルス信号Ｓ４のハイレベルのパルス幅がクロック信号ＣＬＫのローレベルのパルス幅以下にならず出力停止状態がないので、図５に示すように、負荷４２に流れる電流が小さくなった後、コイル４５に流れる電流が上昇していき、コンデンサ４８が充電され続け、出力電圧ＶＯＵＴが目標出力電圧よりも上昇してしまうという問題がある。
【００１３】
図６は、この問題を解決するための従来のスイッチング電源装置を示す図である。なお、図４に示すスイッチング電源装置４０と同じ構成には同じ符号を付している。
図６に示すスイッチング電源装置６０において、図４に示すスイッチング電源装置４０と異なる点は、制御回路４４にさらに出力停止コンパレータ６１と、ＡＮＤ回路６２とを備えている点である。（例えば、特許文献１参照）
上記出力停止コンパレータ６１は、プラスの入力端子に入力される電圧Ｖ１がマイナスの入力端子に入力される上記ランプ波ＲＡＭＰの最小値ＶＬよりも大きいときハイレベルとなり、電圧Ｖ１が最小値ＶＬよりも小さいときローレベルとなる出力停止信号Ｓ５をＡＮＤ回路６２の一方の入力端子へ出力する。
【００１４】
上記ＡＮＤ回路６２は、他方の入力端子に入力されるパルス信号Ｓ３及び出力停止信号Ｓ５が共にハイレベルのときハイレベルとなり、パルス信号Ｓ３及び出力停止信号Ｓ５のどちらか一方がローレベルのときローレベルとなるパルス信号Ｓ６をドライバ５６へ出力する。ドライバ５６は、パルス信号Ｓ６のハイレベル、ローレベルに基づいて、ＭＯＳＦＥＴ４６の制御信号としてのパルス信号Ｓ４を出力する。
【００１５】
上記スイッチング電源装置６０によれば、図７に示すように、負荷４２に流れる電流が小さくなって電圧Ｖ１が最小値ＶＬよりも小さくなると、出力停止信号Ｓ５がローレベルになり、ドライバ５６から出力されるパルス信号Ｓ４がローレベルになる。そのため、負荷４２に流れる電流が小さくなった後、コイル４５に流れる電流を低下させることができるので、コンデンサ４８の充電が減少し、出力電圧ＶＯＵＴの上昇を抑えることができる。
【特許文献１】特開平１０−２２５１０５号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記スイッチング電源装置６０は、誤差アンプ５１から出力される電圧Ｖ１がランプ波ＲＡＭＰの最小値ＶＬよりも高い場合、クロック信号ＣＬＫに同期したパルス信号Ｓ４をドライバ５６から出力する構成であるが、電圧Ｖ１にノイズが乗りその電圧Ｖ１が一時的に最小値ＶＬよりも小さくなると、出力停止コンパレータ６１から出力される出力停止信号Ｓ５も一時的にローレベルになる。
【００１７】
そのため、例えば、図８に示すように、クロック信号ＣＬＫのあるローレベル期間内において、ノイズにより電圧Ｖ１が一時的に最小値ＶＬよりも小さくなると、その１周期において、パルス信号Ｓ４のハイレベルのパルスが複数（図８の例では２つ）になってしまう。このように、ある１周期において、パルス信号Ｓ４のハイレベルのパルスが複数になると、ＭＯＳＦＥＴ４６のスイッチング損失が増加し、スイッチング電源装置６０の電力変換効率が低下するという問題がある。また、一般に、一定周波数のパルス信号Ｓ４でＭＯＳＦＥＴ４６のオン、オフを制御することを前提にした熱設計がＭＯＳＦＥＴ４６にされているため、上述のように、ある１周期において、パルス信号Ｓ４のハイレベルのパルスが複数になると、ＭＯＳＦＥＴ４６が熱破壊するおそれもある。
【００１８】
また、図８に示すように、クロック信号ＣＬＫの立ち下がりタイミングの直前において、ノイズにより電圧Ｖ１が一時的に最小値ＶＬよりも小さくなると、パルス信号Ｓ４のハイレベルのパルス幅がクロック信号ＣＬＫのローレベルのパルス幅よりも狭くなってしまう。このように、パルス信号Ｓ４のハイレベルのパルス幅がクロック信号ＣＬＫのローレベルのパルス幅よりも狭くなってしまうと、上述したスイッチング電源装置４０の問題点のように、ＭＯＳＦＥＴ４６がオンしきれずに動作してしまう。そして、このＭＯＳＦＥＴ４６がオンしきれずに動作する状態が連続すると、スイッチング損失が増加するという問題がある。
【００１９】
そこで、本発明では、ノイズに対する耐性向上を図りつつ、負荷が軽いときにスイッチング素子を停止させて出力電圧の上昇を抑え、かつ、スイッチング素子のスイッチング損失の増加を抑えることが可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のスイッチング電源装置は、スイッチング素子を備え、そのスイッチング素子がオン、オフすることにより入力電圧を変換する電圧変換回路と、ランプ波及びそのランプ波に同期したクロック信号を出力する発振器と、前記電圧変換回路の目標出力電圧と前記電圧変換回路の出力電圧との差を増幅する誤差アンプと、前記誤差アンプの出力電圧と前記ランプ波とを比較し、その結果を出力するＰＷＭコンパレータと、前記ＰＷＭコンパレータから出力される信号を第１のパルス信号として出力すると共にその第１のパルス信号の最小パルス幅を前記クロック信号のパルス幅に応じて前記スイッチング素子をオンさせるのに必要な最低限のパルス幅以上にするパルス信号出力回路と、前記誤差アンプの出力電圧と前記ランプ波の最小値とを比較し、その結果を出力する出力停止コンパレータと、前記出力停止コンパレータの出力状態を、前記クロック信号の１周期毎に保持し第２のパルス信号として出力する保持回路と、前記第１のパルス信号と前記第２のパルス信号とにより前記スイッチング素子のオン、オフを制御するための制御信号を出力すると共に、前記誤差アンプの出力電圧が前記ランプ波の最小値よりも小さくなったことを前記第２のパルス信号が示すとき前記スイッチング素子をオフさせる前記制御信号を出力する制御信号出力回路とを備える。
【００２１】
このように、パルス信号出力回路を備えることにより、スイッチング素子をオンさせるのに必要な最低限のパルス幅以上にすることができる。そのため、誤差アンプの出力電圧にノイズが乗ってもスイッチング素子の制御信号のパルス幅が狭くなり過ぎないようにすることができるので、スイッチング素子がオンしきらずに動作することを防止することができノイズに対する耐性向上を図ることができる。
【００２２】
また、出力停止コンパレータ及び制御信号出力回路を備えることにより、負荷が軽くなり誤差アンプの出力電圧がランプ波の最小値よりも小さくなったとき、スイッチング素子をオフさせて出力電圧の上昇を抑えることができる。
【００２３】
保持回路を備えない場合は、誤差アンプの出力電圧にノイズが乗ってその電圧が一時的にランプ波の最小値よりも小さくなると、スイッチング素子の制御信号のパルスが１周期に複数に分割されたり、スイッチング素子の制御信号のパルス幅が狭くなることがある。その結果、スイッチング素子のスイッチング回数の増加や、スイッチング素子がオンしきれずに動作してしまう状態が連続し、スイッチング損失が増加する。しかし、保持回路を備えることにより、出力停止コンパレータから出力される信号の状態を、クロック信号の１周期毎に保持することができるので、誤差アンプの出力電圧にノイズが乗ってその電圧が一時的にランプ波の最小値よりも小さくなったとしても、出力停止コンパレータから出力される信号の状態を誤差アンプの出力電圧にノイズが乗る前の状態に維持させることができる。そのため、スイッチング素子の制御信号のパルスが１周期に複数になることがなくなり、スイッチング素子のスイッチング回数が増えることを防止することができる。これにより、スイッチング素子のスイッチング損失の増加を抑えることができる。また、スイッチング素子の制御信号のパルス幅が狭くなることがなくなり、スイッチング素子がオンしきれずに動作してしまうことを防止することができる。これにより、スイッチング素子がオンしきれずに動作してしまう状態が連続することによるスイッチング損失の増加を抑えることができる。
【００２４】
また、上記スイッチング電源装置は、前記パルス信号出力回路に入力される前記クロック信号のパルス幅を短くする遅延回路を備えるように構成してもよい。
このように、遅延回路を備えることにより、第２のパルス信号が第１のパルス信号よりも早く出力されるため、誤差アンプの出力電圧にノイズが乗ってその電圧が一時的にランプ波の最小値よりも小さくなったときに、より確実にクロック信号の１周期内において出力停止コンパレータから出力される信号の状態を誤差アンプの出力電圧にノイズが乗る前の状態に維持させることができる。これにより、スイッチング素子がオンしきれずに動作してしまう状態が連続することによるスイッチング損失の増加をさらに抑えることができる。
【発明の効果】
【００２５】
本発明によれば、ノイズに対する耐性向上を図りつつ、負荷が軽いときにスイッチング素子を停止させて出力電圧の上昇を抑え、かつ、スイッチング素子のスイッチング損失の増加を抑えることができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態のスイッチング電源装置を示す図である。なお、図６に示すスイッチング電源装置６０と同じ構成については同じ符号を付している。
【００２７】
図１に示すスイッチング電源装置１において、図６に示すスイッチング電源装置６０と異なる点は、Ｄ型のフリップフロップ２と、遅延回路３とを備えている点である。なお、特許請求の範囲における電圧変換回路は、本実施形態のスイッチング電源１における昇圧回路４３に相当する。また、特許請求の範囲におけるパルス信号出力回路は、本実施形態のスイッチング電源装置１におけるＮＡＮＤ回路５４及びフリップフロップ５５から構成される回路に相当する。また、特許請求の範囲における保持回路は、本実施形態のスイッチング電源装置１におけるフリップフロップ２に相当する。また、特許請求の範囲における制御信号出力回路は、本実施形態のスイッチング電源装置１におけるＡＮＤ回路６２及びドライバ５６から構成される回路に相当する。また、特許請求の範囲における第１のパルス信号及び第２のパルス信号は、それぞれ、本実施形態のスイッチング電源装置１におけるパルス信号Ｓ３及び出力停止信号Ｓ７に相当する。
【００２８】
上記フリップフロップ２は、Ｄ端子に入力される出力停止コンパレータ６１からの出力停止信号Ｓ５の状態を、＿ＣＫ端子に入力されるクロック信号ＣＬＫの立ち下りタイミング毎に、クロック信号ＣＬＫの１周期分保持して出力停止信号Ｓ７としてＡＮＤ回路６２の一方の入力端子へ出力する。
【００２９】
上記遅延回路３は、クロック信号ＣＬＫの立ち下がりタイミングを遅延させて、遅延クロック信号ｃｌｋとしてＮＡＮＤ回路５４及びフリップフロップ５５の＿Ｒ端子にそれぞれ出力する。遅延回路３は、クロック信号ＣＬＫのパルス幅を遅延回路３の遅延分だけ短くしている。遅延回路３により短くされたクロック信号ＣＬＫのパルス幅は、ＭＯＳＦＥＴ４６をオンさせるのに必要な最低限のパルス幅以上であるものとする。フリップフロップ５５は、＿Ｒ端子に入力される遅延クロック信号ｃｌｋがローレベルになるとハイレベルになり、＿Ｓ端子に入力されるパルス信号Ｓ２がハイレベルになるとローレベルになるパルス信号Ｓ３を＿Ｑ端子からＡＮＤ回路６２の他方の入力端子へ出力する。
【００３０】
このように、本実施形態のスイッチング電源装置１は、フリップフロップ５５及び遅延回路３を備えることにより、パルス信号Ｓ４のハイレベルのパルス幅をクロック信号ＣＬＫのローレベルのパルス幅を遅延回路３の遅延分だけ短くしたパルス幅よりも小さくさせないようにすることができるので、電圧Ｖ１にノイズが乗ってもＭＯＳＦＥＴ４６の制御信号としてのパルス信号Ｓ４のハイレベルのパルス幅が狭くなり過ぎないようにすることができる。そのため、ＭＯＳＦＥＴ４６がオンしきらずに動作することを防止することができノイズに対する耐性向上を図ることができる。
【００３１】
また、本実施形態のスイッチング電源装置１は、出力停止コンパレータ６１及びＡＮＤ回路６２を備えているので、図６に示すスイッチング電源装置６０と同様に、負荷４２が軽くなり電圧Ｖ１がランプ波ＲＡＭＰの最小値ＶＬよりも小さくなったとき、パルス信号Ｓ４をハイレベルにさせないようにすることができるので、負荷４２が軽くなったときにＭＯＳＦＥＴ４６を停止させて出力電圧ＶＯＵＴの上昇を抑えることができる。
【００３２】
また、本実施形態のスイッチング電源装置１は、フリップフロップ２を備えることにより、出力停止コンパレータ６１から出力される出力停止信号Ｓ５の状態を、クロック信号ＣＬＫの立ち下がりタイミング毎に、クロック信号ＣＬＫの１周期分保持することができるので、図２に示すように、クロック信号ＣＬＫのローレベル期間内において、電圧Ｖ１にノイズが乗ってその電圧Ｖ１が一時的にランプ波ＲＡＭＰの最小値ＶＬよりも小さくなったとしても、出力停止信号Ｓ７がローレベルにならない。そのため、パルス信号Ｓ４のハイレベル期間内において一時的にパルス信号Ｓ４がローレベルにならず、ＭＯＳＦＥＴ４６のスイッチング回数が増えることを防止することができる。これにより、ＭＯＳＦＥＴ４６のスイッチング損失の増加を抑えることができる。
【００３３】
また、本実施形態のスイッチング電源装置１は、フリップフロップ２を備えることにより、上述したように、出力停止コンパレータ６１から出力される出力停止信号Ｓ５の状態を、クロック信号ＣＬＫの立ち下がりタイミング毎に、クロック信号ＣＬＫの１周期分保持することができるので、図２に示すように、クロック信号ＣＬＫの立ち下がりタイミングの直前において、電圧Ｖ１にノイズが乗ってその電圧Ｖ１が一時的にランプ波ＲＡＭＰの最小値ＶＬよりも小さくなったとしても、クロック信号ＣＬＫの１周期内においてフリップフロップ２から出力される出力停止信号Ｓ７がハイレベルにならない。そのため、パルス信号Ｓ４のハイレベルのパルス幅が狭くなることがなくなり、ＭＯＳＦＥＴ４６がオンしきれずに動作してしまうことを防止することができる。これにより、ＭＯＳＦＥＴ４６がオンしきれずに動作してしまう状態が連続することによるスイッチング損失の増加を抑えることができる。
【００３４】
また、本実施形態のスイッチング電源装置１は、遅延回路３を備えることにより、出力停止信号Ｓ７がパルス信号Ｓ３よりも早く出力されるため、クロック信号ＣＬＫの立ち下がりタイミングの直前において、電圧Ｖ１にノイズが乗ってその電圧Ｖ１が一時的にランプ波ＲＡＭＰの最小値ＶＬよりも小さくなったときに、より確実にクロック信号ＣＬＫの１周期内においてフリップフロップ２から出力される出力停止信号Ｓ７がハイレベルにならないようにすることができる。これにより、ＭＯＳＦＥＴ４６がオンしきれずに動作してしまう状態が連続することによるスイッチング損失の増加をさらに抑えることができる。
【００３５】
図３（ａ）は、遅延回路３の一例を示す図である。
図３（ａ）に示す遅延回路３は、インバータ４〜６と、ＰチャネルのＭＯＳＦＥＴ７と、ＮチャネルのＭＯＳＦＥＴ８と、定電流源９と、コンデンサ１０とを備えて構成されている。
【００３６】
上記遅延回路３において、インバータ４の出力端子は、ＭＯＳＦＥＴ７、８のそれぞれのゲート端子に接続されている。ＭＯＳＦＥＴ７のソース端子は、所定の電源に接続され、ＭＯＳＦＥＴ７のドレイン端子は、ＭＯＳＦＥＴ８のドレイン端子に接続され、ＭＯＳＦＥＴ８のソース端子は、定電流源９を介してグランドに接続されている。コンデンサ１０の一方端は、所定の電源に接続され、コンデンサ１０の他方端は、ＭＯＳＦＥＴ７、８の接続点に接続されている。インバータ５の入力端子は、ＭＯＳＦＥＴ７、８の接続点に接続され、インバータ５の出力端子は、インバータ６の入力端子に接続されている。
【００３７】
インバータ４にクロック信号ＣＬＫが入力されると、インバータ６から遅延クロック信号ｃｌｋが出力される。クロック信号ＣＬＫの立ち下がりの遅延時間は、コンデンサ１０の容量、定電流源９に流れる電流、及びＣＭＯＳで構成されるインバータ５のそれぞれのＭＯＳＦＥＴのオン特性などを調整することにより設定される。
【００３８】
インバータ４に入力されるクロック信号ＣＬＫがローレベルになると、インバータ４の出力信号がハイレベルになり、ＭＯＳＦＥＴ７がオフ、ＭＯＳＦＥＴ８がオンする。すると、ＭＯＳＦＥＴ７、８の接続点にかかる電圧が徐々に下降していく。ＭＯＳＦＥＴ７、８の接続点にかかる電圧がある閾値よりも小さくなると、インバータ５から出力されるパルス信号がハイレベルになる。そして、インバータ５から出力されるパルス信号を、インバータ６において反転させる。これにより、遅延回路３は、クロック信号ＣＬＫの立ち下がりを遅延させて遅延クロック信号ｃｌｋを出力することができる。
【００３９】
図３（ｂ）は、発振器５２の一例を示す図である。
図３（ｂ）に示す発振器５２は、定電流源１１と、コンデンサ１２と、コンパレータ１３と、基準電圧１４と、ＮチャネルのＭＯＳＦＥＴ１５と、遅延回路１６と、インバータ１７とを備えて構成されている。
【００４０】
上記発振器５２において、コンデンサ１２の一方端は、コンパレータ１３のプラス端子及びＭＯＳＦＥＴ１５のドレイン端子に接続されていると共に定電流源１１を介して所定の電源に接続され、コンデンサ１２の他方端は、グランドに接続されている。コンパレータ１３のマイナス端子は、基準電圧１４のプラス端子に接続され、コンパレータ１３の出力端子は、ＭＯＳＦＥＴ１５のゲート端子に接続されている。
【００４１】
定電流源１１によりコンデンサ１２が徐々に充電されていき、コンパレータ１３のプラス端子に入力される電圧がマイナス端子に入力される電圧よりも大きくなると、ＭＯＳＦＥＴ１５をオンする。すると、コンデンサ１２に蓄積された電荷が引き抜かれ、コンデンサ１２にかかる電圧を急峻に低下させる。これにより、コンデンサ１２にかかる電圧をランプ波ＲＡＭＰとすることができる。
【００４２】
また、遅延回路１６は、コンパレータ１３から出力されるパルス信号の立ち下がりタイミングを遅延させてハイレベルのパルス幅を広げ、インバータ１７は、遅延回路１６から出力されるパルス信号を反転する。これにより、インバータ１７から出力されるパルス信号をクロック信号ＣＬＫとすることができる。遅延回路１６は、図３（ａ）に示す遅延回路３により構成してもよい。
【００４３】
なお、本実施形態のスイッチング電源装置１において、出力停止コンパレータ６１から出力される出力停止信号Ｓ５の状態を、クロック信号ＣＬＫの立ち下りタイミング毎に、クロック信号ＣＬＫの１周期分保持することが可能なものであれば、フリップフロップ２に限定されない。
【００４４】
また、本実施形態のスイッチング電源装置１において、遅延回路３がなくてもよい。
また、本実施形態のスイッチング電源装置１において、クロック信号ＣＬＫがローレベルになるとハイレベルになり、パルス信号Ｓ１及びクロック信号ＣＬＫが共にハイレベルになるとローレベルになるパルス信号Ｓ３を出力することが可能なものであれば、ＮＡＮＤ回路５４及びフリップフロップ５５から構成される回路に限定されない。
【００４５】
また、本実施形態のスイッチング電源１において、電圧変換回路は、昇圧回路４３に限定されない。例えば、電圧変換回路として降圧回路などを用いてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態のスイッチング電源装置を示す図である。
【図２】スイッチング電源装置内の各回路の出力信号のタイミングチャートを示す図である。
【図３】（ａ）は、遅延回路の一例を示す図である。（ｂ）は、発振器の一例を示す図である。
【図４】従来のスイッチング電源装置を示す図である。
【図５】スイッチング電源装置内の各回路の出力信号のタイミングチャートを示す図である。
【図６】従来の他のスイッチング電源装置を示す図である。
【図７】スイッチング電源装置内の各回路の出力信号のタイミングチャートを示す図である。
【図８】スイッチング電源装置内の各回路の出力信号のタイミングチャートを示す図である。
【符号の説明】
【００４７】
１  スイッチング電源装置
２  フリップフロップ
３  遅延回路
４  インバータ
５  インバータ
６  インバータ
７  ＭＯＳＦＥＴ
８  ＭＯＳＦＥＴ
９  定電流源
１０  コンデンサ
１１  定電流源
１２  コンデンサ
１３  コンパレータ
１４  基準電圧
１５  ＭＯＳＦＥＴ
１６  遅延回路
１７  インバータ
４０  スイッチング電源装置
４１  直流電源
４２  負荷
４３  昇圧回路
４４  制御回路
４５  コイル
４６  ＭＯＳＦＥＴ
４７  ダイオード
４８  コンデンサ
４９  抵抗
５０  抵抗
５１  誤差アンプ
５２  発振器
５３  ＰＷＭコンパレータ
５４  ＮＡＮＤ回路
５５  フリップフロップ
５６  ドライバ
６０  スイッチング電源装置
６１  出力停止コンパレータ
６２  ＡＮＤ回路
【図３】
2008228455.tif 000003
【図１】
2008228455.tif 000004
【図２】
2008228455.tif 000005
【図４】
2008228455.tif 000006
【図５】
2008228455.tif 000007
【図６】
2008228455.tif 000008
【図７】
2008228455.tif 000009
【図８】
2008228455.tif 000010