(57)【要約】【課題】ＣＣＤ型固体撮像素子の出力回路に設ける初段トランジスタの性能劣化を回避する。【解決手段】各画素が夫々蓄積した信号電荷の電荷量に応じて電荷検出部（ＦＤ）１１が変換した電圧値信号を増幅し撮像画像信号として出力するソースフォロア回路１２と、電荷検出部１１の前記変換済みの信号電荷をリセットパルス印加時にリセットドレインＲＤに廃棄するリセットトランジスタ１３と、リセットパルス発生回路１８からのパルスがカップリングコンデンサ１９を介して印加されるトランジスタ１３のゲートＲＧに電源ＯＤから生成したバイアス電圧を抵抗１７を介して印加するバイアス電圧発生回路１４とを備える出力回路において、電源の投入時に該電源の電圧をゲートＲＧとコンデンサ１９との接続点に印加して該電源によりコンデンサ１９を充電する保護素子２０を設ける。【選択図】図１
2008118435.tif 000002
【特許請求の範囲】
【請求項１】
各画素が夫々蓄積した信号電荷の電荷量に応じて電荷検出部が変換した電圧値信号を増幅し撮像画像信号として出力するソースフォロア回路と、前記電荷検出部の前記変換済みの信号電荷をリセットパルス印加時にリセットドレインに廃棄するリセットトランジスタと、リセットパルス発生回路からの前記リセットパルスがカップリングコンデンサを介して印加される前記リセットトランジスタのゲートに電源から生成したバイアス電圧を抵抗を介して印加するバイアス電圧発生回路とを備える固体撮像素子の出力回路において、前記電源の投入時に該電源の電圧を前記ゲートと前記カップリングコンデンサとの接続点に印加して該電源により該カップリングコンデンサを充電する保護素子を設けたことを特徴とする固体撮像素子の出力回路。
【請求項２】
前記保護素子は、前記抵抗に並列に接続され前記電源の投入時に導通状態となって該電源を前記接続点に接続するＭＯＳトランジスタでなることを特徴とする請求項１に記載の固体撮像素子の出力回路。
【請求項３】
受光量に応じた信号電荷を蓄積する複数の画素と、各画素が蓄積した信号電荷を前記電荷検出部に転送する電荷転送部と、請求項１または請求項２に記載の出力回路とを備えることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＣＤ（電荷結合素子：Charge Coupled Devices）型の固体撮像素子及びその出力回路に係り、特に、Ｓ／Ｎの劣化を抑制することができる固体撮像素子及びその出力回路に関する。
【背景技術】
【０００２】
ＣＣＤ型の固体撮像素子では、各画素（光電変換素子）が検出した各信号電荷を水平電荷転送路によって該転送路端部の電荷検出部（フローティングディフュージョン（ＦＤ）部）まで転送し、電荷検出部が信号電荷量を電圧値に変換する。そして、出力回路は、電圧値信号を、例えば特許文献１，２に記載されている様に、３段ソースフォロアにより電流増幅し、撮像画像信号として出力する。
【０００３】
図３は、従来の出力回路の一例を示す回路図である。図示しない各画素から転送されてきた信号電荷は、図示しない水平電荷転送路の端部に設けられた電荷検出部（ＦＤ部）１１に入り、ここで電圧に変換される。この電圧は、３段ソースフォロア回路１２により電流増幅され、出力端子ＯＳから撮像画像信号として出力される。
【０００４】
ＦＤ部１１に蓄積され電圧に変換された後の信号電荷は、リセットトランジスタ１３のゲート（ＲＧ）にリセットパルスが印加されることで、導通状態となったリセットトランジスタ１３を通りリセットドレイン（ＲＤ）へと排出される。
【０００５】
通常、リセットトランジスタ１３のゲート（ＲＧ）には適切なバイアス電圧が外部回路にて印加されるが、図示する例では、外部回路を不要とするために撮像素子内に設けたバイアス電圧発生回路１４でバイアス電圧を印加する様になっている。
【０００６】
このバイアス電圧発生回路１４は、電源ＯＤ（電圧Ｖｄｄ）とアースとの間に直列接続されたエンハンスメント型ＭＯＳトランジスタ１５及びディプレッション型ＭＯＳトランジスタ１６で構成される。
【０００７】
バイアス電圧発生回路１４の両トランジスタ１５，１６の接続点とリセットゲート（ＲＧ）との間には、パルス電圧がリセットトランジスタ１３に適切に印加されるように、適当な大きさの抵抗（例えば３０ｋΩ）１７を撮像素子内部に設けている。
【０００８】
またリセットゲート（ＲＧ）と外部回路であるリセットパルス発生回路１８との間には、やはりパルス電圧が適切にリセットトランジスタ１３に印加されるように、適当な大きさのカップリングコンデンサ（例えば０．１μＦ）が設けられる。
【０００９】
この出力回路では、リセットパルス発生回路１８が〔０Ｖ／３．３Ｖ〕の小電圧のパルスを発生し、リセットゲートＲＧに印加されるとき、リセットゲートＲＧには抵抗１７を介してバイアス電圧が印加されているため、電源電圧ＯＤが１５Ｖになったとき、リセットゲートＲＧには〔１２Ｖ／１５Ｖ〕の大きな電圧のパルスが印加されることになる。
【００１０】
【特許文献１】特開２００２―３３５４４９号公報
【特許文献２】特開２００６―１６５２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図４は、代表的なパラメータを用い、図３の出力回路における電源投入時の回路シミュレーションを行った結果を示すグラフである。電源（ＯＤ，ＲＤ）の電圧が５Ｖから１５Ｖに３０μｓで立ち上がった場合を計算している。
【００１２】
電源電圧Ｖｄｄの立ち上がりに対し、リセットゲートＲＧの電圧Ｖｒｇの立ち上がりは非常に緩やかであることが分かる。これはリセットゲートＲＧに接続されたカップリングコンデンサ１９の充電が抵抗１７を介して行われるためであり、リセットゲートＲＧの電位が立ち上がりきるまでには、おおよそ、２．２ＲＣ（２．２ｍｓ：図示するグラフでは、その十分の１である０．２ｍｓまでを横軸に示している。)の時間がかかる。
【００１３】
３段ソースフォロア回路１２の初段のドライブトランジスタ２１のゲート電圧Ｖｇ１は、リセットゲート電圧Ｖｒｇにリセットトランジスタ１３のＶthを加えた電圧が印加されるため、結果として、初段のドライブトランジスタ２１のソース電圧Ｖｓ１の立ち上がり時間も、上記の時間だけかかることになる。
【００１４】
従って、電源ＯＤの電位上昇に対し、リセットゲートＲＧの電位Ｖｒｇの上昇が緩やかである場合には、電源投入直後に電源ＯＤと初段ドライブトランジスタ２１のソース電圧Ｖｓ１との差（ＶDS1）が大きくなってしまう。
【００１５】
このように、ドレインとソースの電位差ＶDS1が大きな場合には、ホットエレクトロンの発生によるトランジスタの性能劣化が発生する。例えば、ホットエレクトロンがゲート膜に衝突することで、シリコン／ゲート膜の界面に界面準位が発生し、これが雑音源として振舞うことで、撮像画像の画質のＳ／Ｎを劣化させてしまう。
【００１６】
これを回避するには、単純には、バイアス電圧発生回路１４の抵抗値あるいはコンデンサの容量を減らせばよいが、副作用として、リセットパルスの振幅が小さくなってしまうという問題が生じる。このため、抵抗と容量を変えることなく、リセットゲートの電圧Ｖｒｇの立ち上がりを速めることが必要となる。
【００１７】
本発明の目的は、リセットパルスの振幅を小さくすることなくリセットゲートの電圧Ｖｒｇの立ち上がりを速めることができる固体撮像素子及びその出力回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の出力回路は、各画素が夫々蓄積した信号電荷の電荷量に応じて電荷検出部が変換した電圧値信号を増幅し撮像画像信号として出力するソースフォロア回路と、前記電荷検出部の前記変換済みの信号電荷をリセットパルス印加時にリセットドレインに廃棄するリセットトランジスタと、リセットパルス発生回路からの前記リセットパルスがカップリングコンデンサを介して印加される前記リセットトランジスタのゲートに電源から生成したバイアス電圧を抵抗を介して印加するバイアス電圧発生回路とを備える固体撮像素子の出力回路において、前記電源の投入時に該電源の電圧を前記ゲートと前記カップリングコンデンサとの接続点に印加して該電源により該カップリングコンデンサを充電する保護素子を設けたことを特徴とする。
【００１９】
本発明の固体撮像素子の出力回路の前記保護素子は、前記抵抗に並列に接続され前記電源の投入時に導通状態となって該電源を前記接続点に接続するＭＯＳトランジスタでなることを特徴とする。
【００２０】
本発明の固体撮像素子は、受光量に応じた信号電荷を蓄積する複数の画素と、各画素が蓄積した信号電荷を前記電荷検出部に転送する電荷転送部と、上記のいずれかに記載の出力回路とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、カップリングコンデンサの充電を保護素子を介して電源電圧で行うため、リセットトランジスタのゲート電圧の立ち上がりが速くなり、このため、ソースフォロア回路の初段ドライブトランジスタのソース電圧の立ち上がりが速くなり、該初段ドライブトランジスタのソース・ドレイン間電圧が大きくなるのが阻止される。これにより、初段ドライブトランジスタの性能劣化が回避され、撮像画像のＳ／Ｎの劣化が防止される。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２３】
図１は、本発明の一実施形態に係るＣＣＤ型固体撮像素子が形成されたチップ内に設けられる出力回路の回路図である。ＣＣＤ型固体撮像素子自体の構成は図示していないが、電荷転送路に沿って信号電荷が転送され信号電荷の電荷量に応じた電圧が電荷検出部（フローティングディフュージョン（ＦＤ）部）で検出される構成であれば、本実施形態の出力回路を適用することが可能である。
【００２４】
本実施形態の出力回路は、ＦＤ部１１に接続された３段ソースフォロア回路１２と、ＦＤ部１１とリセットドレインＲＤとの間に設けられたリセットトランジスタ１３と、エンハンスメント型及びディプレッション型の直列接続されたトランジスタ１５，１６でなるバイアス電圧発生回路１４と、トランジスタ１５，１６の接続点とリセットトランジスタ１３のリセットゲートＲＧとの間に接続された抵抗１７と、外部回路であるリセットパルス発生器１８をカップリングコンデンサ１９を介してリセットゲートＲＧに接続する点は、図３に示す出力回路と同じであり、抵抗１７の抵抗値も３０ｋΩを用い、カップリングコンデンサ１９の容量も０．１μＦを用いる点も同じである。
【００２５】
本実施形態の出力回路は、図３の構成に加え、抵抗１７に並列に保護用トランジスタ２０を付加したことを特徴とする。このエンハンスメント型のＭＯＳトランジスタ２０は、電源ＯＤにドレインが接続され、リセットゲートＲＧにソースが接続され、そのゲートがトランジスタ１５，１６の接続点に接続されている。
【００２６】
保護用トランジスタ２０を設けた本実施形態に係る出力回路では、電源が投入されると、直ちに、トランジスタ１５，１６の接続点電位が上昇してトランジスタ２０がオンする。これにより、電源ＯＤの電圧がトランジスタ２０のソースすなわちリセットゲートＲＧに供給され、リセットゲートＲＧに接続されているカップリングコンデンサ１９の充電が、トランジスタ２０を介して電源により行われる。
【００２７】
このため、図３の出力回路ではリセットゲートＲＧの電位上昇が緩慢であったのに対し、本実施形態の出力回路では、リセットゲートＲＧの電圧Ｖｒｇの立ち上がりが速くなり、３段ソースフォロア回路１２の初段のドライバトランジスタ２１のゲート電圧Ｖｇ１の立ち上がりも速くなり、トランジスタ２１のソース電圧Ｖｓ１の立ち上がりも速くなる。
【００２８】
従って、トランジスタ２１のソース・ドレイン間電圧ＶDS1は、図２にそのシミュレーション結果を示す通り、電源投入後、すぐに、図４に示す出力回路に比較して３Ｖ程度低下することになる。
【００２９】
このため、本実施形態の出力回路では、初段ドライブトランジスタ２１の性能劣化を回避でき、この結果、撮像画像のＳ／Ｎの劣化を防ぐことが可能となる。
【００３０】
尚、上述した実施形態では、リセットゲートＲＧに接続されたカップリングコンデンサの充電を電源で行う保護素子としてＭＯＳトランジスタを用いたが、この保護動作はダイオードでも実現可能である。
【００３１】
ＣＣＤ型固体撮像素子では、通常、ｎ型半導体基板にｐウェル層を形成し、そのｐウェル層に各素子を製造する構造であるため、ダイオードのＰＮ接合のＰ部分の電位を０Ｖ以外にするには、ダイオード部分のみをｎウェル構造とするマスク及び工程を追加すれば良い。本実施形態の様に保護素子をＭＯＳトランジスタとすることで、この新たなマスク及び工程の追加は必要なくなる。
【産業上の利用可能性】
【００３２】
本発明に係るＣＣＤ型の固体撮像素子及びその出力回路は、ソースフォロア回路のトランジスタの性能劣化が回避され撮像画像のＳ／Ｎの劣化を防ぐことができるため、デジタルカメラ等に搭載する固体撮像素子として有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る固体撮像素子の出力回路の回路図である。
【図２】図１に示す出力回路の回路シミュレーション結果を示すグラフである。
【図３】従来の出力回路の回路図である。
【図４】図３に示す出力回路の回路シミュレーション結果を示すグラフである。
【符号の説明】
【００３４】
１１  電荷検出部（フローティングディフュージョン（ＦＤ）部）
１２  ３段ソースフォロア回路
１３  リセットトランジスタ
１４  バイアス電圧発生回路
１５  エンハンスメント型ＭＯＳトランジスタ
１６  ディプレッション型ＭＯＳトランジスタ
１７  抵抗
１８  リセットパルス発生器
１９  カップリングコンデンサ
２０  保護用ＭＯＳトランジスタ
２１  初段ドライブトランジスタ
【図１】
2008118435.tif 000003
【図２】
2008118435.tif 000004
【図３】
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【図４】
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