【手続補正書】
【提出日】平成25年1月25日(2013.1.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有する少なくとも２つのメモリセルＡとＢの逆直列接続構成を備えたバイポーラスイッチングメモリ素子であって、このメモリ素子は、少なくとも
・記憶のために規定された、状態Ａ１とＢ０で符号化された第１の安定な状態０と、
・記憶のために規定された、状態Ａ０とＢ１で符号化された第２の安定な状態１と、
を有し、このメモリ素子は、第１の書込電圧Ｖ０の印加によって状態０に移行可能であり、第１の書込電圧Ｖ０と逆の符号の第２の書込電圧Ｖ１の印加によって状態１に移行可能であるメモリ素子において、
このメモリ素子が、状態１から出発して、書込電圧Ｖ０及びＶ１よりも絶対値が小さい読出電圧ＶＲの印加によって達成される、状態Ａ１とＢ１の組合せで符号化された第３の状態ＯＮを有し、その結果、読出電圧ＶＲを印加した場合に、メモリ素子の電気抵抗に基づきその前に有った状態０又は１を識別できて、
読出電圧ＶＲが、絶対値で、メモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な閾値よりも大きく、
読出電圧ＶＲが印加されている間、第３の状態ＯＮが維持されること、
を特徴とするメモリ素子。
【請求項２】
メモリセルＡとＢが、それぞれ線形バイポーラ抵抗スイッチング型材料から構成されていることを特徴とする請求項１に記載のメモリ素子。
【請求項３】
メモリセルＡとＢの少なくとも一方が、電気抵抗が可変の活性材料として、二酸化ケイ素、メチルシルセスキオキサン、メチル化−水素化シルセスキオキサン、酸化タングステン、ゲルマニウムセレニド、二酸化チタン及びチタン酸ストロンチウムの中の一つ以上を含むことを特徴とする請求項１又は２に記載のメモリ素子。
【請求項４】
メモリセルＡとＢが、状態Ａ０とＢ０又は状態Ａ１とＢ１において、それぞれ公称値で同じ電気抵抗値を有することを特徴とする請求項１〜３のいずれか一項に記載のメモリ素子。
【請求項５】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０〜１０８倍、有利には、１０２〜１０６倍変化するように、メモリセルＡとＢの大きさが規定されていることを特徴とする請求項１〜４のいずれか一項に記載のメモリ素子。
【請求項６】
メモリセルＡとＢの少なくとも一方の電気抵抗が、状態Ａ０から状態Ａ１への移行時又は状態Ｂ０から状態Ｂ１への移行時に１０３〜１０５倍変化することを特徴とする請求項５に記載のメモリ素子。
【請求項７】
本メモリ素子が、金属性、半導電性又は導電性の酸化物の第１の電極と、電気抵抗が可変の活性材料の第１の層と、金属性、半導電性又は導電性の酸化物の第２の電極と、電気抵抗が可変の活性材料の別の層と、金属性、半導電性又は導電性の酸化物の第３の電極とから成る積層体として構成されていることを特徴とする請求項１〜６のいずれか一項に記載のメモリ素子。
【請求項８】
少なくとも第２の電極の金属が、第１の電極と第３の電極の中の一つ以上の材料と異なっていることを特徴とする請求項７に記載のメモリ素子。
【請求項９】
少なくとも第２の電極の金属が、第１及び第３の電極の金属よりも貴金属性が大きいか、或いは卑金属性が大きいことを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
該電極の少なくとも１つが、Ａｕ、Ｃｕ、Ａｇ、Ｐｔ、Ｗ、Ｔｉ、Ａｌ、Ｎｉ、ＴｉＮ、Ｐｄ、Ｉｒ、Ｏｓ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３、多結晶シリコンから成る群の中の一つの材料を含むことを特徴とする請求項７〜９のいずれか一項に記載のメモリ素子。
【請求項１１】
メモリセルＡ及びＢの少なくとも一方が、２つの電極から成り、これらの電極の共通の境界面に、活性材料として、電荷キャリア濃度が変化する区域が形成されていることを特徴とする請求項１〜１０のいずれか一項に記載のメモリ素子。
【請求項１２】
一方の電極の材料が、ドーピングされた三元金属酸化物であり、他方の電極の材料が金属であることを特徴とする請求項１１に記載のメモリ素子。
【請求項１３】
別の抵抗Ｒが、メモリセルＡ及びＢと直列に接続されるか、或いはメモリセルＡ及びＢの少なくとも一方に挿入されていることを特徴とする請求項１〜１２のいずれか一項に記載のメモリ素子。
【請求項１４】
メモリセルＡ及びＢの少なくとも一方の正と負の切換閾値が絶対値で一致するように、抵抗Ｒの大きさが規定されていることを特徴とする請求項１３に記載のメモリ素子。
【請求項１５】
メモリセルの少なくとも一方が、活性材料としてイオン伝導性材料を含むことを特徴とする請求項１〜１４のいずれか一項に記載のメモリ素子。
【請求項１６】
メモリセルの少なくとも一方が、活性材料としてＧｅＳｅ又はＭＳＱを含むことを特徴とする請求項１〜１５のいずれか一項に記載のメモリ素子。
【請求項１７】
請求項１〜１６のいずれか一項に記載の少なくとも２つのメモリ素子Ｐ及びＱから成る積層体において、メモリ素子Ｐの極が、外部配線のためにアクセス可能な電気コンタクトＯを介してメモリ素子Ｑの極と接続されていることを特徴とする積層体。
【請求項１８】
多数のワード線と、それらのワード線と交差する多数のビット線とが導電路として構成されたメモリマトリックスにおいて、これらのワード線とビット線の交差位置に、請求項１〜１６のいずれか一項に記載のメモリ素子又は請求項１７に記載の積層体が配置されていることを特徴とするメモリマトリックス。
【請求項１９】
ワード線とビット線の中の一つ以上が互いに平行に延びていることを特徴とする請求項１８に記載のメモリマトリックス。
【請求項２０】
各ワード線と各ビット線が、高々１箇所で互いに交差していることを特徴とする請求項１８又は１９に記載のメモリマトリックス。
【請求項２１】
ワード線とビット線が、各交差位置で、それぞれ高々１つのメモリ素子又は積層体と導電接続されていることを特徴とする請求項１８〜２０のいずれか一項に記載のメモリマトリックス。
【請求項２２】
ワード線とビット線の間の各交差位置に、高々１つのメモリ素子又は積層体が接続されていることを特徴とする請求項１８〜２１のいずれか一項に記載のメモリマトリックス。
【請求項２３】
本メモリマトリックスが３次元のメモリマトリックスとして構成されていることを特徴とする請求項１８〜２２のいずれか一項に記載のメモリマトリックス。
【請求項２４】
請求項１〜１６のいずれか一項に記載の少なくとも第１の安定な状態０と第２の安定な状態１を有するバイポーラスイッチングメモリ素子であって、第１の書込電圧Ｖ０の印加によって状態０に移行可能であり、第２の書込電圧Ｖ１の印加によって状態１に移行可能であり、それぞれ電気抵抗が高い方の安定な状態Ａ０又はＢ０と、電気抵抗が低い方の安定な状態Ａ１又はＢ１とを有する少なくとも２つのメモリセルＡとＢの逆直列接続構成を備えたメモリ素子、或いはそのようなメモリ素子が請求項１７に記載された通り構成された積層体又は請求項１８〜２３のいずれか一項に記載された通り構成されたメモリマトリックスの動作方法において、
少なくとも１つのメモリ素子に読出電圧ＶＲを印加し、
・この読出電圧ＶＲが、絶対値で、メモリ素子のメモリセルＡ又はＢの一方を状態Ａ０又はＢ０から状態Ａ１又はＢ１に切り換えるために必要な第１の閾値よりも大きく、
・この読出電圧ＶＲが、絶対値で、メモリ素子の他方のメモリセルＡ又はＢを状態Ａ１又はＢ１から状態Ａ０又はＢ０に切り換えるために必要な第２の閾値よりも小さく、
その結果、これらの２つの状態０と１が、読出電圧ＶＲを印加した場合にメモリ素子の電気抵抗値が異なることで表され、
読出電圧ＶＲが印加されている間、第３の状態ＯＮを維持する、
ことを特徴とする方法。
【請求項２５】
メモリ素子への読出電圧ＶＲの印加によって読み出された情報が、それに続き、そのメモリ素子に改めて記憶されることを特徴とする請求項２４に方法。
【請求項２６】
書込サイクルを繰り返した場合の書込電圧Ｖ０又は書込電圧Ｖ１を印加した時にメモリ素子、積層体又はメモリマトリックスを通して流れる電流の時間推移における変化が、メモリ素子の劣化の開始に関する指標として評価されることを特徴とする請求項２４又は２５に記載の方法。
【請求項２７】
書込電圧Ｖ０、書込電圧Ｖ１及び読出電圧ＶＲの中の一つ以上の一部が、それぞれワード線及びビット線を介して印加されることを特徴とする請求項２４〜２６のいずれか一項に記載の方法。
【請求項２８】
１つのメモリ素子に書込電圧Ｖ０、書込電圧Ｖ１及び読出電圧ＶＲの中の一つ以上を印加する場合に、少なくとも１つの別のメモリ素子に異なる符号の電圧を印加することを特徴とする請求項２４〜２７のいずれか一項に記載の方法。
【請求項２９】
それぞれ少なくとも安定な状態０及び安定な状態１を有する少なくとも２つのメモリ素子Ｐ及びＱから成る配列構成において２つの変数Ｋ及びＬの論理演算の真理値を決定する方法であって、
・メモリ素子ＰとＱが、それぞれ第１の書込電圧Ｖ０を印加することによって状態０に移行可能であり、第２の書込電圧Ｖ１を印加することによって状態１に移行可能であり、
・変数Ｋ及びＬが、それぞれ真理値０及び１に割り当てられた２つの電圧レベルの形で実現され、
・これら２つの電圧レベルの差が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ０及びＶ１と同じ大きさであり、
・メモリ素子Ｐの２つの極Ｐ１，Ｐ２の中の少なくとも一方に、変数Ｋの電圧レベルを印加し、メモリ素子Ｑの２つの極Ｑ１，Ｑ２の中の少なくとも一方に、変数Ｌの電圧レベルを印加する、
方法において、
請求項１〜１６のいずれか一項に記載のメモリ素子をメモリ素子Ｐ及びＱとして選択することを特徴とする方法。
【請求項３０】
該２つの電圧レベルの中の少なくとも一方が、絶対値で、少なくともメモリ素子Ｐ及びＱの書込電圧Ｖ０及びＶ１と同じ大きさであることを特徴とする請求項２９に記載の方法。
【請求項３１】
メモリ素子Ｐ及びＱの２つの状態０及び１は、絶対値で書込電圧Ｖ０及びＶ１よりも小さい読出電圧ＶＲを印加した場合にメモリ素子Ｐ及びＱの電気抵抗値が異なることで表されることを特徴とする請求項２９又は３０に記載の方法。
【請求項３２】
メモリ素子Ｐ及びＱの少なくとも一方に、それに対応する読出電圧ＶＲを印加することを特徴とする請求項２９〜３１のいずれか一項に記載の方法。
【請求項３３】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した後、メモリ素子ＰとＱの両方に対して読出電圧ＶＲとして作用する電圧をメモリ素子ＰとＱの並列接続構成に印加することを特徴とする請求項２９〜３２のいずれか一項に記載の方法。
【請求項３４】
変数Ｋ及びＬの電圧レベルをメモリ素子Ｐ及びＱの極に印加した場合に配列構成を通して流れる電流の時間推移が、論理演算の真理値を決定するために評価されることを特徴とする請求項２９〜３３のいずれか一項に記載の方法。
【請求項３５】
公称値で書込電圧Ｖ０，Ｖ１及び読出電圧ＶＲが同じであるメモリ素子ＰとＱを選択することを特徴とする請求項２９〜３４のいずれか一項に記載の方法。
【請求項３６】
メモリ素子ＰとＱから成る請求項１８に記載の積層体と請求項１９〜２３のいずれか一項に記載のメモリマトリックスの中の一つ以上をメモリ素子から成る配列構成として選択することを特徴とする請求項２９〜３５のいずれか一項に記載の方法。
【請求項３７】
極性が異なるメモリ素子ＰとＱをそれぞれ変数Ｋの電圧レベルと変数Ｌの電圧レベルの間に接続することを特徴とする請求項２９〜３６のいずれか一項に記載の方法。
【請求項３８】
変数Ｋ及びＬの電圧レベルを印加する前に、両方のメモリ素子ＰとＱを所定の状態に初期化することを特徴とする請求項２９〜３７のいずれか一項に記載の方法。