(57)【要約】【課題】より信頼性が高くよりコストが低いＳＩＰを提供する。【解決手段】上面の範囲中に形成されたダイ保持キャビティと、貫通する第１の貫通孔構造とを有する基板と、ここで、端子パッドは、前記第１貫通孔構造の下方に形成される。第１ダイは、前記ダイ保持キャビティの範囲内に配置され、第１誘電層は、前記第１ダイおよび前記基板上に形成される。第１再分配伝導層（ＲＤＬ）は前記第１誘電層上に形成される。第２誘電層は前記第１ＲＤＬ上に形成される。第３誘電層は、前記第２ダイの下に形成される。第２再分配伝導層（ＲＤＬ）は前記第３誘電層の下に形成される。第４誘電層は、前記第２ＲＤＬの下に形成される。伝導バンプは、前記第１ＲＤＬおよび前記第２ＲＤＬを連結する。前記第２ダイは、前記第１ＲＤＬ、前記第２ＲＤＬおよび前記伝導バンプを介して前記第１ダイに接続される。【選択図】図３
2008166824.tif 000002
【特許請求の範囲】
【請求項１】
上面の範囲中に形成されたダイ保持キャビティと、貫通する貫通孔構造とを有する基板と、ここで、端子パッドを有する回路配線は、前記貫通孔の下方に形成され、
前記ダイ保持キャビティの範囲内に配置される第１ダイと、
前記第１ダイおよび前記基板上に形成される第１誘電層と、
前記第１誘電層上に形成され、前記貫通孔構造を介して前記第１ダイおよび前記端子パッドと連結する第１再分配伝導層（ＲＤＬ）と、
前記第１ＲＤＬ上に形成される第２誘電層と、
第２ダイと、
前記第２ダイの下に形成される第３誘電層と、
前記第３誘電層の下に形成され、前記第２ダイに連結される第２再分配伝導層（ＲＤＬ）と、
前記第２ＲＤＬの下に形成される第４誘電層と、
前記第１ダイおよび前記第２ダイの間に形成され、前記第１ＲＤＬおよび前記第２ＲＤＬを連結する伝導バンプと、
を有するマルチチップパッケージ構造。
【請求項２】
少なくとも２つのダイを保持するために上面の範囲中に形成された、少なくとも２つのダイ保持キャビティと、貫通する貫通孔構造とを有する基板と、ここで、端子パッドを有する回路配線は、前記貫通孔の下方に形成され、
前記少なくとも２つのダイ保持キャビティの範囲内にそれぞれ配置される第１ダイおよび第２ダイと、
前記第１ダイ、前記第２ダイおよび前記基板上に形成される第１誘電層と、
前記第１誘電層上に形成され、前記貫通孔構造を介して前記第１ダイ、前記第２ダイおよび前記端子パッドを連結する第１再分配伝導層（ＲＤＬ）と、
前記第１ＲＤＬ上に形成される第２誘電層と、
第３ダイと、
前記第３ダイの下に形成される第３誘電層と、
前記第３誘電層の下に形成され、前記第３ダイに連結される第２再分配伝導層（ＲＤＬ）と、
前記第２ＲＤＬの下に形成される第４誘電層と、
前記第１ダイおよび前記第３ダイの間に形成され、前記第１ＲＤＬおよび前記第２ＲＤＬを連結する伝導バンプと、
を有するマルチチップパッケージ構造。
【請求項３】
前記第１ＲＤＬの導体パッドに取り付けられ接続する少なくとも１つの受動素子をさらに有する請求項２記載のマルチチップパッケージ構造。
【請求項４】
上面の範囲中に形成されたダイ保持キャビティと、貫通する貫通孔構造とを有する基板を提供し、ここで、端子パッドを有する回路配線は、前記貫通孔の下方に形成され、
ピックアンドプレースファイン位置合わせシステムを用いて、所望のピッチを有するツール上に少なくとも一つの第１ダイを再分配し、
少なくとも前記第１ダイの裏面に接着材料を付け、
前記ダイを前記基板の前記キャビティ上に配置し、前記ダイの裏側に前記基板を接着し、それから、パネルウェハを形成するために前記ツールを分離し、
少なくとも前記第１ダイと前記基板上に第１誘電層をコーティングし、前記ダイの縁と前記キャビティの側壁との間のギャップを充填し、
前記第１誘電層上に第１ＲＤＬを形成し、
第１コンタクトパッドを露出するために、前記第１ＲＤＬ上に第２誘電層を形成し、
第２ダイを提供し、
前記第２ダイの下に第３誘電層を形成し、
前記第３誘電層の下に第２ＲＤＬを形成し、
第２コンタクトパッドを露出する前記第２ＲＤＬを保護するために、前記第２ＲＤＬの下に第４誘電層と形成し、
前記第１ダイおよび前記第２ダイの間に導電バンプを形成し、前記第１ＲＤＬの前記第１コンタクトパッドと前記第２ＲＤＬの前記第２コンタクトパッドとを連結する、
半導体デバイスパッケージの形成方法。
【請求項５】
前記第２ダイを囲む囲い材料を形成する工程をさらに有する請求項４記載の半導体デバイスパッケージの形成方法。
【請求項６】
前記第２ダイは、ビルドアップ層（ＲＤＬ）およびダイ表面の頂点のはんだ付けバンプ／ボールと共にウェーハレベルパッケージ（ＷＬＰ）プロセスによって生成され、それから、フリップチップ取付方法を用いて、処理中のパネルウェハ上に前記第２ダイ（ＷＬＰ−ＣＳＰ）を取り付け、はんだバンプ／ボールをリフローして、前記第１ＲＤＬの第１コンタクトパッドと前記第２ＲＤＬの第２コンタクトパッドを連結する請求項４記載の半導体デバイスパッケージの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
本発明はシステムインパッケージ（ＳＩＰ）のシステムの構成に関する。より詳しくは、ＳＩＰを伴うパネルスケールパッケージ（ＰＳＰ）に関する。
【背景技術】
【０００２】
従来技術の説明
半導体デバイスの分野において、デバイス記録密度は増加しているが一方でデバイス寸法は引き続き減少し続けている。このような高密度デバイスにおけるパッケージングや相互技術の要求もまた上記のような状況に合わせてさらに高度になってきている。従来は、フリップチップアタッチメント方法を用いて、ハンダバンプの配置がダイの表面上に形成される。ハンダバンプの形成は、所望のパターンのハンダバンプを作り出すためのソルダーマスクによってハンダ複合材料を用いて行われる。チップパッケージの機能は、通電、信号分配、熱放散、保護および支持を含んでいる。半導体はより複雑になるので、従来のパッケージ技術、例えば、リードフレームパッケージ、フレックスパッケージ、固定したパッケージ技術では、チップ上の高密度部材を伴ったより小さいチップを生産するという要求を満たすことができない。
【０００３】
現在、マルチ・チップ・モジュールとハイブリッド回路は、基板に取り付けられると、一般的にケーシング内に封止される。誘電体のマルチプル層の間にはさまれる導体のマルチプル層からなる多層基板を利用することは共通である。従来、多層基板は、金属導体が個々の誘電層の上に形成され、誘電層がそれから積層されて一緒に結合されるというラミネーション技術によって作られる。
【０００４】
システムオンチップの（ＳＯＣ）とシステムインパッケージ（ＳＩＰ）の発展をスピードアップさせるには、高密度とスピードの向上が要求される。マルチチップモジュール（ＭＣＭ）は、異なる機能を有しているチップを集積化するために広く使われている。マルチチップパッケージ（ＭＣＰ）またはマルチチップモジュール（ＭＣＭ）の技術は、基材上でパケージされていない集積回路（ＩＣの）（むき出しになっているダイ）の複合的なマウントの技術が参照される。多重ダイは、カプセル化材料または他ポリマーで全体的に「実装される」。ＭＣＭは、コンピュータのマザーボード上のより少ないスペースの高密度モジュールを提供する。ＭＣＭも、総合的な機能テスト法の利点を提供する。
【０００５】
さらに、従来のパッケージ技術がウェーハ上のダイを分けなければならなくそれからそれぞれダイを実装しなければならないので、これらの技術は製造プロセスに時間がかかる。チップパッケージ技術が集積回路の発展に非常に影響を与えることから、電子機器のサイズはパッケージ技術についても厳しい注文が付けられる。このような理由から、パッケージ技術の傾向は、今日、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウオーターレベルパッケージ（ＷＬＰ）の方向に向かいつつある。ウオーターレベルパッケージはチップ（ダイ）にシンギュレーティング（ダイシング）する前に他の処理ステップが実行されるのと同様にウオーター上でウェーハ上の全てのパッケージングと全ての相互接続が行なわれるという意味として理解されている。通常は、全ての組立プロセスまたはパッケージ過程の完成の後、個々の半導体パッケージが複数の半導体ダイを有するウェーハから切り離される。ウェーハレベルパッケージは、極めて良い電気的性質と組み合わせられる極めて小さい寸法を有する。
【０００６】
ＷＬＰ技術は、高度なパッケージング技術である。それによって、ダイは製造されウェーハ上で試験され、表面をモニタリングするラインにおいてアセンブリのためにダイシングによって分離される。ウェーハレベルパッケージ技術が１の目的として全部のウェーハを利用することにあるので、したがって、スクライビングプロセス、パッケージングとテストを実行する前にシングルチップまたはダイを利用することは完成していなかった。さらに、ワイヤーボンディング、マウントとアンダーフィルのプロセスが省略されることができることから、ＷＬＰはこのような上級テクニックである。ＷＬＰ技術を利用することによって、コストと製造時間を減らすことができ、ＷＬＰの結果として生じる構造はダイに等しくなることができる。したがって、この技術は、電子デバイスの小型化の要求を満たすことができる。
【０００７】
上記のＷＬＰ技術の利点にもかかわらず、まだいくつかの問題がＷＬＰ技術の採用に影響して存在する。例えば、ＷＬＰ技術を利用するにもかかわらず、ＩＣと相互に連結させている基板（立ち上がり層−ＲＤＬ）の間でＣＴＥ不整合を減らすことができるが、それが、チップのサイズにおいてより多くのボール数の使用を可能にすることができない。デバイス最小化のサイズとして端子パッドの数が制限される。さらに、このウェーハ-レベルチップ-スケールパッケージで、半導体ダイの上に形成されるボンドパッドの多数は、領域配列型の複数の金属パッドに、再配布層（ＲＤＬ）を含んでいる従来の再配布プロセスによって再配布される。ハンダボールは金属パッド上で直接溶かされる。そして、それは再配布プロセスの手段によって領域配列型において形成される。典型的に、スタックされた再配布層の全ては、ダイの上の組立層を通じて形成される。したがって、パッケージの厚みは増加する。これは、チップのサイズを減らす要求と相反する。
【０００８】
したがって、本発明は、スタッキングを有するファンアウトＷＬＰ（パネルウェハ）およびそれと並ぶ構成を有するマルチチップパッケージを提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明の概要
本発明の一態様は、より信頼性が高く、よりコストが低いＳＩＰを提供するものである。
【課題を解決するための手段】
【００１０】
本発明は、上面の範囲中に形成されたダイ保持キャビティと、貫通する貫通孔構造とを有する基板を有し、ここで、端子パッドを有する回路配線は、貫通孔の下方に形成されるマルチチップパッケージの構造を提供する。第１ダイは、ダイ保持キャビティの範囲内に配置される（取り付けられる）。第１誘電層は、第１ダイおよび基板上に形成され、そのダイの縁とキャビティの側壁の間のギャップに埋められる。第１再分配伝導層（ＲＤＬ）は、第１誘電層上に形成され、貫通孔構造を介して第１ダイおよび端子パッドと連結される。第２誘電層は、第１ＲＤＬ上に形成され、（図示しないＵＢＭ構造を含む）コンタクトパッドを露出する。第２ダイが提供される。第３誘電層は、（活性表面側で）第２ダイの下に形成される。第２再分配伝導層は、第３誘電層の下に形成され、第２ダイに連結される。第４誘電層は、第２ＲＤＬの下に形成され、（図示しないＵＢＭ構造を含む）コンタクトパッドを露出する。伝導バンプは、第１ダイおよび第２ダイの間に形成され、第１ＲＤＬのコンタクトパッドと第２ＲＤＬのコンタクトパッドとを連結する。囲い材料は、第２ダイを囲うが、これは追加的な構成となりうる。
【００１１】
第１ＲＤＬは、第１ダイから展開され、第１ダイの金属（Ａｌ）パッドからの電気的信号を、貫通孔構造を介して端末パッドに接続する。
【００１２】
上記構造の第２ダイは、シリコンウェハレベルパッケージングプロセス（ＷＬＰ）によって形成されることができ、ビルドアップ層（第２ＲＤＬ）と、ダイシングソー（dicing saw）の前に形成される伝導バンプとを伴う。ダイシングソーの後、（第１ＲＤＬとＵＢＭ構造を含むコンタクトパッドとを伴う）処理されたパネルウェハ上に第２ダイ（ＷＬＰ−ＣＳＰ）を取り付けるフリップチップ取り付け方法が使用される。
【００１３】
あるいは、マルチチップパッケージの構造は、少なくとも２つのダイを保持するために上面の範囲中に形成された、少なくとも２つのダイ保持キャビティと、貫通する貫通孔構造とを有する基板を有し、ここで、端子パッドを有する回路配線は、前記貫通孔の下方に形成される。第１ダイおよび第２ダイは、前記少なくとも２つのダイ保持キャビティの範囲内にそれぞれ配置される（取り付けられる）。第１誘電層は、前記第１ダイ、前記第２ダイおよび前記基板上に形成され、ダイの縁とキャビティの側壁との間のギャップを埋める。第１再分配伝導層は、第１誘電層上に形成され、貫通孔構造を介して前記第１ダイ、前記第２ダイおよび前記端子パッドを連結する。第２誘電層は、前記第１ＲＤＬ上に形成され、（図示しないＵＢＭ構造を含む）コンタクトパッドを露出する。第３ダイが提供される。第３誘電層は、（活性表面側で）第３ダイの下に形成される。第２再分配伝導層（ＲＤＬ）は、第３誘電層の下に形成され、第３ダイに連結される。第４誘電層は、第２ＲＤＬの下に形成され、（図示しないＵＢＭ構造を含む）コンタクトパッドを露出する。伝導バンプは、前記第１ダイおよび／または第２ダイと第３ダイとの間に形成され、前記第１ＲＤＬおよび前記第２ＲＤＬを連結する。さらに、囲い材料は、第３ダイを囲うが、これは追加的な構成となりうる。
【００１４】
上記構成の第３ダイは、シリコンウェハレベルパッケージングプロセス（ＷＬＰ）によって形成されることができ、ビルドアップ層（第２ＲＤＬ）と、ダイシングソー（dicing saw）の前に形成される伝導バンプとを伴う。ダイシングソーの後、（第１ＲＤＬとＵＢＭ構造を含むコンタクトパッドとを伴う）処理されたパネルウェハ上に第２ダイ（ＷＬＰ−ＣＳＰ）を取り付けるフリップチップ取り付け方法が使用される。
【００１５】
第１誘電層は、弾性誘電層を含む。あるいは、第１および第２誘電層は、シリコーン誘電体系材料、ＢＣＢまたはＰＩを含み、シリコーン誘電体系材料は、シロキサン重合体（SINR）、ダウコーニングＷＬ５０００シリーズ、またはその複合物を含む。第１および第２誘電層は、感光性（光−パターナブル（patternable）層）を含んでもよい。
【００１６】
基板の材料は、エポキシタイプＦＲ５、ＦＲ４、ＰＣＢ（プリント配線板）、合金、ガラス、シリコン、セラミックまたは金属を含む。あるいは、基板の材料は、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはコバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）を含む。
【００１７】
さらに、本発明は、上面の範囲中に形成されたダイ保持キャビティと、貫通する貫通孔構造とを有する基板を提供し、ここで、端子パッドを有する回路配線は、前記貫通孔の下方に形成される半導体デバイスパッケージの形成方法を提供する。次に、ピックアンドプレースファイン位置合わせシステムを用いて、所望のピッチを有するツール上に少なくとも一つの第１ダイが再分配される。接着材材料が少なくとも前記第１ダイの裏面に付けられる。そして、（真空状況下において）基板がダイの裏面で基板のキャビティ中のダイに接着され、ツールからパネルが分離される。続いて、第１ダイと前記基板上に第１誘電層がコーティングされ、前記ダイの縁と前記キャビティの側壁との間のギャップに充填される。第１ＲＤＬは、それから、第１誘電層上に形成される。次に、第１ＲＤＬ上に第２誘電層が形成され、第１コンタクトパッドが露出され、ＵＢＭ構造が組み立てられる。第２ダイが、提供される。第３誘電層は、第２ダイ（活性表面側）の下に形成される。第２ＲＤＬは、それから、第３誘電層の下も形成される。続いて、（ＵＢＭ工程を含む）コンタクト金属パッドを形成し、第２ＲＤＬを保護するために、第４誘電層が第２ＲＤＬの下に形成される。導電バンプが第１ダイおよび前記第２ダイの間に形成され、第１ＲＤＬと前記第２ＲＤＬとが連結される。最後に、囲い材料が、第２ダイを囲うように形成されるが、これは追加的な工程となりうる。
【００１８】
上記工程の第２ダイを形成する方法は、第２ダイを有するシリコンウェハを含む。
図面の簡単な説明
図１は、本発明による積層されたファンアウトＳＩＰの構造の断面図を示すものである。
【００１９】
図２は、本発明による並列（並んだ）のファンアウトＳＩＰの構造の断面図を示すものである。
【００２０】
図３は、本発明による積層されたファンアウトＳＩＰの構造の断面図を示すものである。
【発明を実施するための最良の形態】
【００２１】
好適な実施の形態の説明
本発明は、ここに、本発明の好ましい実施形態と添付される図によって、更に詳細に述べられる。とはいっても、それは、本発明の好ましい実施形態を例示するのみであることを認識されなければならない。ここで述べられる好ましい実施形態の他に、本発明は、明示的に述べられるそれらに加えて他の実施形態の広範囲にわたって実施されることができ、そして本発明の範囲は添付の特許請求の範囲に定める場合を除き明確に制限されない。
【００２２】
本発明は、その中に形成される貫通孔（ｔｈｒｏｕｇｈ  ｈｏｌｅｓ）を含んだ所定の回路を有する基板と、基板の中に形成されたキャビティ（ｃａｖｉｔｙ）とを利用するＷＬＰの構造を開示する。感光材は、ダイ（ｄｉｅ）および予め形成された基板の上に覆われている。好ましくは、感光材の材料は、弾性材料で形成される。
【００２３】
図１は、本発明の一実施形態に従うパッケージ（ＳＩＰ）のシステムのためのパネルスケールパッケージ（ＰＳＰ）の断面図を示す。図１に示すように、ＳＩＰの構造は、ダイ１８を保持するためにその中に形成されたダイ保持キャビティ４を有する基板２を含む。基板２は、ウェーハ型式のような丸い型式で、その直径は２００，３００ｍｍ以上でありえる。それは、パネル形式のような矩形の型式のために使用されることができる。図１は、横断面の予め形成された基板２を例示する。スクライブライン２８ａは、ウェーハレベルパッケージの切断ポイントまたは領域である。図から分かるように、基板２は、キャビティ４および組み込み回路１０、金属をその中で充たす貫通孔構造６が形成される。複数の貫通孔６は、基板２の上部表面から下部表面に基板２を貫通してつくられる。導電材料は、電気通信をするために貫通孔６に補充される。端子パッド８は、基板の下部表面上に配置され、導電材料を有する貫通孔６と接続される。導電性の回路トレース１０は、基板２の下部表面上に構成される。保護層１２、たとえばソルダマスクエポキシ（ｓｏｌｄｅｒ  ｍａｓｋ  ｅｐｏｘｙ）は、導電性のトレース１０上に形成される。
【００２４】
ダイ１８は、基板２上のダイ保持キャビティ４の中に配置され、粘着（ダイが付着される）材料１４によって固定される。分かるように、接触パッド（金属ボンディングパッド）２０は、ダイ１８上に形成される。感光層または誘電層２２は、ダイ１８上に形成され、ダイ１８とキャビティ４の側壁との間の空間に充たされる。複数の開口は、リソグラフィプロセスまたは露出および現像手段を通して誘電層２２の中に形成される。複数の開口は、それぞれ、貫通孔６を経た接触およびダイ１８の接触またはＩ／Ｏパッド２０に整列配置される。ＲＤＬ（再分配層）２４は、導電性のトレース２４としてまた参照されるように、層２２上に形成された層の選択された部分を除去することによって、誘電層２２上に形成され、ＲＤＬ２４は、Ｉ／Ｏパッド２０を通してダイ１８と電気的に接続されることを保つ。ＲＤＬの材料部分は、誘電層２２の開口へ補充し、それによって、貫通孔６上の金属およびボンディングパッド２０上のパッド金属を経た接触を形成する。誘電層２６は、ＲＤＬ２４をカバーするために形成される。誘電層２６は、ダイ１８および基板２および誘電層２２の上に形成される。複数の開口は、誘電層２６の中に形成され、ＲＤＬ２４の部分を露出するためにＲＤＬ２４に整列配置される。
【００２５】
第２のチップ３０は、その中で形成される第２のパッド３６を有する。誘電材質３２は、チップ３０のダイパッド３６を露出するためにチップ３０の表面上に形成される（覆われる）。シード金属層および第２の再分布された導電層３４は、ダイパッド３６に接続するために誘電層３２上に形成される。再分布された導電層３４は、チップ３０の伝導性の接触としてある。開口を有する別の誘電材質３８は、再分布された導電層３４の接触パッド（はんだ付けボール接触）を露出し、チップ３０を保護するために再分布された導電層３４上に形成される。開口は、従来の方法を用いてつくられ、再分布された接触層３４を整列配置される。アンダーバンプメタラジー（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ：ＵＢＭ）は、開いている接触パッド上に形成される。伝導性（はんだ付け）のバンプ４０は、ＲＤＬ２４とＲＤＬ３４とに連結される。端子パッド８を有する構成は、ＬＧＡ型式ＳＩＰ（パッケージのシステム）またはＳＩＰ−ＬＧＡを参照する。伝導性のバンプが加えられると、それはＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型式ＳＩＰまたはＳＩＰ−ＢＧＡを参照する。二重ダイス（ｄｕａｌ  ｄｉｃｅ）のパッドを有する表面は互いに向かい合う点に注意する。
【００２６】
保護層４２は、第２のチップ３０および伝導性のバンプ４０上に形成される。保護層４２のための材質は、エポキシ、ゴム、樹脂、プラスチック、セラミックなどであり得る。
【００２７】
第１のチップ１８は、伝導性のバンプ４０、第１のＲＤＬ２４、第２のＲＤＬ３４を通して第２のチップ３０と通信する点に注意する必要がある。装置は、任意である。気づくことができるように、第１のチップ１８は、全てのＳＩＰの高さを減らすためにキャビティ４の中に形成される。第１のＲＤＬ構成は、ボールピッチを増やすために展開（Ｆａｎ−Ｏｕｔ）型式であって、それによって、信頼性と熱散逸を増やす。
【００２８】
好ましくは、基板２の材料は、エポキシ型式ＦＲ５、ＢＴ（ビスマレイミドトリアジン）、定められたキャビティまたは金属を有するＰＣＢ、プレエッチング回路（ｐｒｅｅｔｃｈｉｎｇ  ｃｉｒｃｕｉｔ）を有する合金４２のような有機基板である。高いガラス遷移温度（Ｔｇ）を伴う有機基板は、基板の特性が変化されるのを妨げるために基板２のＴｇより高くすることができない誘電材質の硬化温度のために好まれるエポキシ型式ＦＲ５またはＢＴ（ビスマレイミドトリアジン）型式基板である。合金４２は、４２％のＮｉと５８％のＦｅで構成される。コバールもまた使うことができ、それは、２９％のＮｉ、１７％のＣｏ、５４％のＦｅで構成される。銅（Ｃｕ）金属も使うことができる。ガラス、セラミック、シリコンは、ＣＴＥを低くするための基板として使われうる。
【００２９】
本発明の一実施形態において、誘電層２２は、好ましくは、シロキサンポリマー（ＳＩＮＲ）、ダウコーニング（Ｄｏｗ  Ｃｏｒｎｉｎｇ）ＷＬ５０００シリーズ、およびそれらの複合物に基づくシリコーン誘電体によってつくられる弾性誘電材質であって、弾性材質は、熱機械的ストレスのバッファを放出するように使うことができる。他の実施形態において、誘電層は、ポリイミド（ＰＩ）またはシリコン樹脂を含んでいる材質によってつくられる。好ましくは、それは単純なプロセスのための感光層である。
【００３０】
本発明の実施形態において、弾性誘電層２２は、１００（ｐｐｍ／  ．ｄｅｇｒｅｅ．  Ｃ．）より大きなＣＴＥによる一種の材質であって、伸長速度は、おおよそ４０％（好ましくは、３０％−５０％）、材質の硬さは、プラスチックとゴムとの間である。弾性誘電層２２の厚みは、温度サイクルテストの間、ＲＤＬ／誘電層インターフェースにおいて、蓄積されるストレスに依存する。
【００３１】
本発明の一実施形態において、ＲＤＬ２４，３４の材料は、Ｔｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む。ＲＤＬ２４の厚みは、２μｍと１５μｍとの間である。Ｔｉ／Ｃｕ合金は、シード金属層（ｓｅｅｄ  ｍｅｔａｌ  ｌａｙｅｒ）としてまたスパッタリング技術により形成され、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は電気めっきによって形成される。ＲＤＬを形成するために電気めっきプロセスを利用することで、温度サイクリングの間、ＣＴＥ不整合に耐えるために十分な厚さのＲＤＬを作ることができる。金属パッド２０，３６は、ＡｌまたはＣｕまたはそれらの組合せでありうる。ＦＯ−ＷＬＰの構造は、弾性誘電層としてＳＩＮＲ、およびＲＤＬ金属としてＣｕを利用すると、ＲＤＬ／誘電層インターフェースにおける累積されるストレスは減らされる。
【００３２】
図２を参照すると、第１のチップ１８および第２のチップ３０は、それぞれ、基板２上に異なったサイズを有するダイ保持キャビティ４の中に配置され、粘着（ダイが付着される）材料１４、２８によって固定される。図２の上部において、第１のチップ１８と第２のチップ３０は、スタックされた構成に配置されない。第２のチップ３０は、第１のチップ１８に隣接して設置され、両方のチップは、貫通孔構造の代わりに水平通信線２４ａを経て互いに通信される。参照されるように、基板は、第１および第２チップそれぞれを保持するための少なくとも二つのキャビティを含む。伝導性のバンプ８ａを有するＢＧＡおよび端子パッド８を有するＬＧＡ型式は、それぞれ、図に示される。伝導性のバンプが省略される場合、それはＬＧＡ型式ＳＩＰ（パッケージのシステム）またはＳＩＰ−ＬＧＡを参照する。他の部分は、図１と同様であるので、同じ部分の参照番号は、省略される。
【００３３】
あるいは、図３の実施形態は、図１と図２の特徴を結合する。少なくとも３つのチップは、ＳＩＰに配置される。上部層チップ３０は、ＲＤＬ２４、３４、および伝導性のバンプ４０を通してチップ１８と通信する。下部層チップ１８および７０は、ＲＤＬ２４ａを経て連結され、そして、上部層受動素子５０および６０は、ＲＤＬ２４、２４ａを経て下部層チップ７０と通信する。
【００３４】
組立層（ｂｕｉｌｄ  ｕｐ  ｌａｙｅｒｓ）およびはんだ付けバンプを伴う上部層チップ３０は、ダイシングがウェーハ（ポストウェーハプロセス）を見る前に、ウェーハレベルパッケージプロセスによってつくられる。それは、ウェーハレベルチップサイズパッケージ（ＷＬＰ−ＣＳＰ）構成とプロセスである。上部層チップ３０は、フリップチップ接続によって下部層チップ（処理されたパネルウェーハ）のフリップチップを取り付けている方法でありうる。そして、受動素子５０および６０もまた、ＳＭＴ（ｓｕｒｆａｃｅ  ｍｏｕｎｔ  ｔｅｃｈｎｏｌｏｇｙ）プロセスによって下部層チップを伴うはんだ結合に対して取り付けられ、ＩＲリフローでありうる。
【００３５】
保護層４２は、第２のチップ３０、受動素子５０，６０、および伝導性のバンプ４０を、任意の構成として、覆うように形成される。保護層４２のための材料は、エポキシ、ゴム、樹脂、プラスチック、セラミックなどでありえた。
【００３６】
図１−３に示すように、ＲＤＬｓ２４，２４ａは、ダイから散開（ｆａｎ  ｏｕｔ）し、それらは、パッケージ貫通孔構造の下で端子パッド８に対して下方へ通信する。それは、ダイの上の層をスタックする従来のＭＣＰ技術と異なり、それによって、パッケージの厚みを増やす。しかしながら、それは、ダイパッケージ厚みを減らすルールに反する。それどころか、端子パッドは、ダイパッド側の反対側にある表面上に配置される。通信トレースは、端子パッド８に対する信号を貫通孔およびリード線を経て基板２を通過する。したがって、ダイパッケージの厚みは、明らかに、収縮する。本発明のパッケージは、従来技術より薄い。さらに、基板は、パッケージの前に予め用意される。キャビティ４およびワイヤリング回路（ｗｉｒｉｎｇ  ｃｉｒｃｕｉｔ）１０は、同様に予め決められる。したがって、スループット（ｔｈｒｏｕｇｈｐｕｔ）は、以前より改良される。本発明は、ＲＤＬ上のスタックされた組立層のないファンアウト（ｆａｎ−ｏｕｔ）ＷＬＰを開示する。
【００３７】
ウェーハが所望の厚みに処理され、バックラップされた後、ウェーハはダイに分割される。基板は、その中に組み立てられた回路および少なくとも一つの型式サイズキャビティと一緒に予め形成される。好ましくは、基板のための材料は、より高いＴｇ（ガラス遷移温度）特性を伴うＦＲ５／ＢＴプリント配線板である。基板は、異なるチップを保持するために異なったサイズ（たとえば、１００μｍ／サイド、プラスしたダイサイズと等しい）のキャビティを有する。そして、キャビティの深さは、ダイに取り付けた材料のために約２０μｍ〜３０μｍ、ダイの厚みより深い。相互接続パッドは、より良い歩留りのためにピッチ寸法を弛緩させるために適切な領域に再分布されることができる。
【００３８】
本発明のためのプロセスは、その上に形成されるアライメントパターンを有するアライメントツール（プレート）を提供することを含む。それから、パターン接着剤（ｐａｔｔｅｒｎ  ｇｌｕｅｓ）は、ツール（ダイの表面をくっつけるために使われる）上でプリントされ、次いで、所望のピッチ（ｐｉｔｃｈ）を有するツール上で周知の良いダイを再分布するために、フリップチップ機能を伴う良いアライメントシステムの選択および配置を用いる。パターン接着剤は、ツール上にチップをくっつける。続いて、材料が取り付けられたダイは、ダイの裏側上にプリントされる。それから、真空パネルボンダ（ｖａｃｕｕｍ  ｐａｎｅｌ  ｂｏｎｄｅｒ）は、ダイの裏側上の基板と結合するために使われる。キャビティを除いた基板の上部表面もまた、パターン接着剤でくっつけられ、そして、真空は材料が取り付けられたダイを硬化し、パネルウェハ（パネルウェハは、ダイが基板のキャビティ上に取り付けられることを意味する）を伴うツールを切り離す。材料が取り付けられたダイは、ダイが基板上に取り付けられることを確実にするために熱的に硬化させる。
【００３９】
あるいは、良いアライメントを伴うダイボンダマシン（ｄｉｅ  ｂｏｎｄｅｒ  ｍａｃｈｉｎｅ）は使用され、材料が取り付けられたダイは、基板のキャビティ上に分配される。ダイは、基板のキャビティ上に配置される。すなわち、フリップチップ上部層チップは必要な処理が行われたパネルウェハ（組立層を伴う下部層チップ）上に配置され、そして、必要な処理が行われたパネルウェハ上のフリップチップおよび／または受動素子実装をはんだ付けするためにリフローされる。上位層チップ（ダイ）は、フリップチップバンプ構造（ＷＬＰ−ＣＳＰ）として処理される。
【００４０】
一度、ダイは基板上に再分布されると、そのあと、クリーンアップ処置が、ウェットおよび／またはドライクリーンによってダイ基板（ｄｉｃｅ  ｓｕｒｆａｃｅ）をクリーンするために実行される。次のステップは、パネル表面上の誘電材質を被覆することである。次いで、パネルの中にバブルがないことを確実にするために真空処置が行われる。続いて、リソグラフィプロセスは、ビア（ｖｉａ）および金属（Ａｌ）ボンディングパッドおよび／またはスクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）の接触を開始するために実行される。プラズマクリーンステップは、それから、ビアホールと金属（Ａｌ）ボンディングパッドの表面をクリーンにするために実行される。次のステップは、シード金属層としてＴｉ／Ｃｕをスパッタすることである。そして、フォトレジスタ（ＰＲ）は、再分布された金属層のパターンを形成するために誘電層およびシード金属層上に覆われる。それから、電気めっきが、ＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために処理され、続いて、ＲＤＬ金属トレースを形成するためにＰＲをストリップし、金属をウェットエッチングする。続いて、次のステップは、上部誘電層を被覆し、またはプリントして、はんだバンプおよび／またはスクライブラインの接触金属パッドを開くことであって、それによって第１の層パネルプロセスが完全なものにする。
【００４１】
次の処理は、第２の層ダイを完全なものにするために多重層金属および誘電層を形成するために上述したステップが繰り返される。Ｔｉ／Ｃｕをスパッタリングするステップは、シード金属層を形成するために実行され、ＲＤＬパターンを形成するためにＰＲが覆われる。それから、電気めっき処理は、ＲＤＬパターンにＣｕ／Ａｕを形成するために用いられ、そして、第２のＲＤＬ金属トレースを形成するためにＰＲをストリップし、シード金属をウェットエッチングする。上部誘電層は、第２のＲＤＬトレースを保護するために形成される。
【００４２】
好ましくは、より薄いダイ（約５０μｍ−１２７μｍ）は、プロセスと信頼性のより良いパフォーマンスを得ることができる。プロセスは、さらに、フリップチップボンダによって取り付けられた上部層チップ（ＣＳＰ）を含む。上部層チップ（ＣＳＰ）が取り付けられたあと、熱リフロー処理は、リフローするために実行される。そうすると、伝導性の（はんだ付け）バンプ（ボール）は、第１のＲＤＬと第２のＲＤＬを結合する。
【００４３】
テストが実行される。パネルウェーハレベル最終テストは、垂直プローブカードを用いて実行される。テスト後、基板は、マルチチップを有する個々のＳＩＰユニットパッケージを一つにするために切断される。そして、パッケージは、それぞれ取られて、トレー（ｔｒａｙ）またはテープ（ｔａｐｅ）上のパッケージ（装置）およびリール（ｒｅｅｌ）が配置される。
【００４４】
本発明の利点は、次のようになる。
【００４５】
基板は、予め形成されたキャビティによって予め作られ、キャビティのサイズは、約５０μｍ−１００μｍ（ｐｅｒ／ｓｉｄｅ）プラスしたダイサイズと等しい。それは、シリコンダイと基板（ＦＲ５／ＢＴ）との間にＣＴＥ差に起因する熱機械的なストレスを吸収するために、弾性誘電体材料を充填することによって、領域をリリースするストレスバッファとして使われることができる。ＳＩＰパッケージスループットは、ダイおよび基板の上部表面上の単一の組立層に提供するために増やされる。端子パッドを伴うワイヤリング回路は、ダイの能動表面（予め形成された）に対向する表面上に形成される。ダイ配置プロセスは、従来のプロセスと同じものである。充填されているコアペースト（樹脂、エポキシ複合、シリコーンゴムなど）は、本発明にとって必要ではない。いったん、マザーボードＰＣＢと結びついてしまえば、ＣＴＥ不整合問題はない。ダイと基板ＦＲ４との間の深さは、約２０μｍ〜３０μｍ（材料が取り付けられるダイの厚みのために使われる）のみであって、ダイおよび基板の表面レベルは、組立層プロセスのための基板のキャビティ上に取り付けられたあとと同じでありうる。シリコーン誘電材質（好ましくは、ＳＩＮＲ）だけは、能動表面と基板（好ましくはＦＲ４５またはＢＴ）表面に覆われている。構成を接触することは、誘電層（ＳＩＮＲ）は接触ビアを開けるための感光層であるために、フォトマスクプロセスを用いることによって開かれる。ＳＩＮＲコーティングの間の真空プロセスが、バブル問題を除去するために使われる。材料が取り付けられたダイは、基板がダイ（チップ）と共に接着される前にダイの裏側上にプリントされる。両方のパッケージおよびボードレベルの信頼性はこれまでより良く、特に、ボードレベル温度サイクリングテストのために、基板のＣＴＥおよびＰＣＢマザーボードは同一であるので、熱機械的ストレスは、ハンダバンプ／ボール上には適用されない。コストは低いと、プロセスは単純である。組合せパッケージ（マルチチップパッケージ）を形成することは、容易である。
【００４６】
本発明の好ましい実施形態が述べられたにもかかわらず、本発明が述べられた好ましい実施形態に限られていてはならないことは当業者により理解される。むしろ、次の請求項に記載の、さまざまな変更と修正は、本発明の範囲内でつくられることが可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明による積層されたファンアウトＳＩＰの構造の断面図を示すものである。
【図２】本発明による並列（並んだ）のファンアウトＳＩＰの構造の断面図を示すものである。
【図３】本発明による積層されたファンアウトＳＩＰの構造の断面図を示すものである。
【図１】
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【図２】
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【図３】
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【外国語明細書】
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