【手続補正書】
【提出日】平成25年1月17日(2013.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路におけるクリティカルパス（２０２）中のタイミングを監視する監視回路（２１０、３１０）を含む集積回路であって、前記クリティカルパスは、目標タイミング・マージンを有し、前記監視回路は、
入力部および出力部を有し、遅延値を受領信号に加える遅延回路（２４４、３４４／３４６）を有する第１のシフト・レジスタ（２４０、３４０）と、
入力部および出力部を有する第２のシフト・レジスタ（２３０、３３０）であって、前記第１および第２のシフト・レジスタの前記入力部は、入力信号（２２４、３２４）を受領することができる信号入力ノードを形成するために、共に接続される、第２のシフト・レジスタと、
出力部および少なくとも２つの入力部を有する論理回路（２６０、３６０）であって、各入力部は、前記第１および第２のシフト・レジスタの前記出力部の対応する１つに接続され、前記論理回路の前記出力部は、前記目標タイミング・マージンが満足されるか、または満足されないかを示す論理回路とを含み、
前記遅延回路は、
総遅延値をもたらすように構成される総遅延素子と
前記目標タイミング・マージンが満足される範囲を示す出力信号を、前記総遅延値に基づいて、生成するように構成される細密遅延検出回路とを含む、集積回路。
【請求項２】
集積回路におけるクリティカルパス（２０２）中のタイミングを監視する監視回路（２１０、３１０）を含む集積回路であって、前記クリティカルパスは、目標タイミング・マージンを有し、前記監視回路は、
入力部および出力部を有し、遅延値を受領信号に加える遅延回路（２４４、３４４／３４６）を有する第１のシフト・レジスタ（２４０、３４０）と、
入力部および出力部を有する第２のシフト・レジスタ（２３０、３３０）であって、前記第１および第２のシフト・レジスタの前記入力部は、入力信号（２２４、３２４）を受領することができる信号入力ノードを形成するために、共に接続される、第２のシフト・レジスタと、
出力部および少なくとも２つの入力部を有する論理回路（２６０、３６０）であって、各入力部は、前記第１および第２のシフト・レジスタの前記出力部の対応する１つに接続され、前記論理回路の前記出力部は、前記目標タイミング・マージンが満足されるか、または満足されないかを示す論理回路とを含み、
前記第１のシフト・レジスタは、
前記信号入力ノードに接続する入力部および出力部を有する第１のフリップ・フロップと、
前記第１のフリップ・フロップの前記出力部に接続する前記遅延回路と、
前記遅延回路に接続する入力部を有する第２のフリップ・フロップとを含み、
前記第２のシフト・レジスタは、
前記信号入力ノードに接続する入力部および出力部を有する第３のフリップ・フロップと、
前記第３のフリップ・フロップの前記出力部に接続する入力部を有する第４のフリップ・フロップとを含み、
前記遅延回路は、
総遅延値をもたらすように構成される総遅延素子と、
前記目標タイミング・マージンが満足される範囲を示す出力信号を、前記総遅延値に基づいて、生成するように構成される細密遅延検出回路とを含む、集積回路。
【請求項３】
入力パルスが前記信号入力ノードに挿入されるとき、
（ｉ）前記第１のシフト・レジスタは、その出力部で第１のパルスを生成し、
（ｉｉ）前記第２のシフト・レジスタは、その出力部で第２のパルスを生成し
（ｉｉｉ）前記論理回路は、前記第１のパルスが、前記所定の時間周期と前記目標タイミング・マージンとの和よりも大きい時間量だけ前記第２のパルスから時間的に分離されるときのみ、前記目標タイミング・マージンが満足されなかったことを示す出力を生成する、請求項２に記載の集積回路。
【請求項４】
前記監視回路は、前記目標タイミング・マージンが満足されなかったことの表示により、前記クリティカルパス中にタイミングの問題が存在することが示されるように、（ｉ）前記クリティカルパスとは十分に独立しており、（ｉｉ）前記集積回路内の監視される前記クリティカルパスの十分近くに配置される、請求項２に記載の集積回路。
【請求項５】
前記細密遅延検出回路は、
入力部および直列に接続される複数の遅延線素子（４０６０〜４０６８）を有する遅延線であって、各遅延線素子が入力部および出力部を有する、遅延線を含む、請求項２に記載の集積回路。
【請求項６】
前記細密遅延検出回路は、
複数のフリップ・フロップ（４０４０〜４０４８）であって、１つまたは複数のフリップ・フロップは、入力部および出力部を有し、それぞれの前記入力部は、対応する遅延線素子の前記入力部に接続される、複数のフリップ・フロップをさらに含み、
前記複数のフリップ・フロップの前記出力部は、前記目標タイミング・マージンが満足される範囲を示す、請求項５に記載の集積回路。
【請求項７】
前記細密遅延検出回路は、
複数の論理ゲート（４０２０〜４０２７）であって、各論理ゲートは、前記遅延線に沿う前記複数のフリップ・フロップ中の隣接するフリップ・フロップの対応する対の出力部にそれぞれ直列に接続される、少なくとも２つの入力部を有する、複数の論理ゲートをさらに含み、
少なくとも１つの論理ゲートの前記出力部は、前記目標タイミング・マージンが満足される範囲を示す、請求項６に記載の集積回路。
【請求項８】
集積回路内のクリティカルパス中のタイミングを監視する方法であって、前記クリティカルパスは、目標タイミング・マージンを有し、
（ａ）入力信号を、第１のシフト・レジスタ（２４０、３４０）を含む第１のパスと、第２のシフト・レジスタ（２３０、３３０）を含む第２のパスとに分割することと、
（ｂ）前記第１のパス中の前記入力信号を、第１の遅延量だけ遅延させることと、
（ｃ）前記第２のパス中の前記入力信号を、前記第１のパス中の前記遅延入力信号と比較することと、
（ｄ）前記比較に基づいて、前記目標タイミング・マージンが満足されるか、または満足されないかを示す出力（２８０、３８０）を生成することと、
（ｅ）前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出することとを含み、前記検出することは、
前記第１のパス中の前記入力信号を前記第１の遅延量だけ遅延させた後、続いて、遅延線中の複数の遅延素子によって前記入力信号を遅延させることと、
前記遅延線中の各遅延素子に関して、前記遅延素子の前記入力部における信号状態に対応する出力信号を生成することとを含む、方法。
【請求項９】
前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出することは、
前記遅延線中の遅延素子の連続する対に対応する出力信号の各連続する対に関して、前記入力信号が、クロック信号によって決定される時間に前記遅延線中の対応する遅延素子に到達したかどうかを、出力信号の前記連続する対に基づいて、決定するのに論理演算を行うことと、
出力信号の少なくとも１つの連続する対に対応する前記論理演算の結果を出力することとをさらに含む、請求項８に記載の方法。
【請求項１０】
集積回路内のクリティカルパス中のタイミングを監視する装置であって、前記クリティカルパスは、目標タイミング・マージンを有し、
（ａ）入力信号を、第１のシフト・レジスタを含む第１のパスと、第２のシフト・レジスタを含む第２のパスとに分割する手段と、
（ｂ）前記第１のパス中の前記入力信号を第１の遅延量だけ遅延させる手段と、
（ｃ）前記第２のパス中の前記入力信号を前記第１のパス中の前記遅延入力信号と比較する手段と、
（ｄ）前記比較に基づいて、前記目標タイミング・マージンが満足されるか、または満足されないかを示す出力を生成する手段と、
（ｅ）前記目標タイミング・マージンが満足されるか、または満足されない範囲を検出する手段とを含み、前記検出する手段は、
前記第１のパス中の前記入力信号を前記第１の遅延量だけ遅延させた後、続いて、遅延線中の複数の遅延素子によって前記入力信号を遅延させる手段と、
前記遅延線中の各遅延素子に関して、前記遅延素子の前記入力部における信号状態に対応する出力信号を生成する手段とを含む、装置。