(57)【要約】【課題】デュアルモールドマルチチップパッケージシステム（２５００）を提供する。【解決手段】第１の集積回路チップ（１０２）およびそれに接続されたリード（１１０）を部分的に覆う第１の封止材（１１２）を有する埋込型集積回路パッケージシステム（２０２）を形成するステップと、半導体装置（２１６）を第１の封止材（１１２）上に、リード（１１０）に接続して実装するステップと、半導体装置（２１６）および埋込型集積回路パッケージシステム（２０２）上に第２の封止材（２２０）を形成するステップとを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の集積回路チップ（１０２）およびそれに接続されたリード（１１０）を部分的に覆う第１の封止材（１１２）を有する埋込型集積回路パッケージシステム（２０２）を形成するステップと、
半導体装置（２１６）を第１の封止材（１１２）上に、リード（１１０）に接続して実装するステップと、
半導体装置（２１６）および埋込型集積回路パッケージシステム（２０２）上に第２の封止材（２２０）を形成するステップとを備える、デュアルモールドマルチチップパッケージシステム（２５００）。
【請求項２】
リード（１１０）の延長部（２０８）を形成するステップをさらに備える、請求項１に記載のシステム（２５００）。
【請求項３】
接合箇所（１６０２）および第１の集積回路チップ（１０２）を接続するステップをさらに備える、請求項１に記載のシステム（２５００）。
【請求項４】
埋込型集積回路パッケージシステム（２０２）上にはんだマスク（１７０２）を形成するステップをさらに備える、請求項１に記載のシステム（２５００）。
【請求項５】
外部接続配線（１０８）および第１の集積回路チップ（１０２）を接続するステップをさらに備える、請求項１に記載のシステム（２５００）。
【請求項６】
第１の集積回路チップ（１０２）およびリード（１１０）を部分的に覆う第１の封止材（１１２）を有する埋込型集積回路パッケージシステム（２０２）と、
第１の封止材（１１２）上の半導体装置（２１６）と、
リード（１１０）および半導体装置（２１６）の間の内部接続配線（２１８）と、
リード（１１０）および第１の集積回路チップ（１０２）の間のトレース（１０６）と、
半導体装置（２１６）および埋込型集積回路パッケージシステム（２０２）上の第２の封止材（２２０）とを備える、デュアルモールドマルチチップパッケージシステム（１００）。
【請求項７】
リード（１１０）の延長部（２０８）をさらに備える、請求項６に記載のシステム（１００）。
【請求項８】
トレース（１０６）は、接合箇所（１６０２）および第１の集積回路チップ（１０２）の間にある、請求項６に記載のシステム（１００）。
【請求項９】
トレース（１０６）は第１の封止材（１１２）上にある、請求項６に記載のシステム（１００）。
【請求項１０】
第１の集積回路チップ（１２）に接続された外部接続配線（１０８）をさらに備える、請求項６に記載のシステム（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の詳細な説明
技術分野
本発明は、一般に集積回路パッケージに関し、特にマルチチップパッケージシステムに関する。
【背景技術】
【０００２】
集積回路パッケージング技術においては、単一の回路基板すなわち基板上に実装される集積回路の数が増加している。新しいパッケージングデザインは、集積回路の物理的な寸法および形状などのフォームファクタの点で一層小型化しており、全体の集積回路密度が著しく向上している。しかし集積回路密度は、個々の集積回路を実装するのに利用可能な基板上の「スペース」によって依然として限定される。さらに大きなフォームファクタシステム、たとえばパーソナルコンピュータ、コンピュートサーバ、およびストレージサーバは、同じまたはより小さい「スペース」に、より多くの集積回路を必要とする。携帯型個人用電子機器、たとえば携帯電話、デジタルカメラ、ミュージックプレーヤ、携帯情報端末、および位置情報装置の必要性が特に切実であるため、集積回路密度の向上が一層必要となっている。
【０００３】
この集積回路密度の向上により、２つ以上の集積回路をパッケージングすることができるマルチチップパッケージが開発された。各パッケージは、個々の集積回路と、集積回路を周囲の回路に電気的に接続可能にする１つ以上の接続配線層とを機械的に支持する。現在のマルチチップパッケージは、一般にマルチチップモジュールとも呼ばれ、典型的に、１組の別個の集積回路要素が上に取付けられたプリント回路基板からなる。このようなマルチチップパッケージにより、集積回路密度が向上し、微細化が進み、信号伝播速度が向上し、全体の集積回路寸法および重量が減少し、性能が向上し、コストが削減されることがわかっている。これらはすべてコンピュータ業界の主要な目標である。
【０００４】
マルチチップパッケージは、垂直配置であろうと水平配置であろうと、通常は、集積回路および集積回路接続をテストする前に予め組立てなくてはならないため、問題も生じ得る。集積回路を実装し、マルチチップモジュールの状態に接続すると、個々の集積回路および接続を個々にテストすることができず、より大きな回路に組立てる前に良品チップ（「ＫＧＤ」）を識別することは不可能である。したがって、従来のマルチチップパッケージによって、組立プロセスの歩留りの問題が生じる。この製造プロセスはＫＧＤを識別できず、したがって信頼性が低く、組立欠陥が生じやすい。
【０００５】
さらに、典型的なマルチチップパッケージにおいて垂直に積層された集積回路は、水平に配置された集積回路パッケージよりも問題が多く、製造プロセスがさらに複雑である。テストすること、したがって、個々の集積回路の実際の故障モードを判断することがより困難である。基板および集積回路は、組立中またはテスト中に損傷することが多く、製造プロセスが複雑になり、コストが上昇する。垂直に積層された集積回路の問題点は、利点よりも多いこともあり得る。
【０００６】
また、マルチチップパッケージは一般に集積回路を一層高密度化させるが、さらに他の課題が生じる。現在のところ、マルチチップパッケージにおいて集積回路を接続するには、付加的な構造、たとえば印刷回路基板、インターポーザまたはフレキシブル配線を使用しなくてはならない。これらの付加的な構造によって、コストが上昇し、製造が複雑化し、潜在的な故障領域および潜在的な信頼性の問題が増大する。
【０００７】
したがって、集積回路パッケージシステムの製造を低コスト化し、歩留りを向上させ、寸法を小さくしたデュアルモールドマルチチップパッケージシステムが一層必要である。コストの節約および効率の向上がますます必要とされていることに鑑み、これらの問題に対する解決策を見出すことがより一層重要である。
【０００８】
これらの問題に対する解決策は長い間追求されてきたが、これまでの発展は如何なる解決策も教示または示唆しておらず、したがって当業者は、これらの問題に対する解決策に長い間想到していない。
【発明の開示】
【課題を解決するための手段】
【０００９】
発明の開示
本発明は、デュアルモールドマルチチップパッケージシステムを提供し、第１の集積回路チップおよびそれに接続されたリードを部分的に覆う第１の封止材を有する埋込型集積回路パッケージシステムを形成するステップと、半導体装置を第１の封止材上に、リードに接続して実装するステップと、第２の封止材を半導体装置および埋込型集積回路パッケージシステム上に形成するステップとを含む。
【００１０】
本発明の特定の実施形態は、上述した、もしくは上記から明らかな局面に加えて、またはその代わりに、他の局面を有する。当該局面は、添付の図面を参照して以下の詳細な説明を読めば当業者にとって明らかになるであろう。
【発明を実施するための最良の形態】
【００１１】
以下の実施形態は、当業者が本発明を作成し使用することができるように十分詳細に説明される。本開示に基づいて他の実施形態が明白になること、および本発明の範囲から逸脱することなくシステム、プロセスまたは機械的な変更を行なってもよいことが理解されるべきである。
【００１２】
以下の説明において、本発明が十分理解できるように多くの具体的な詳細を示す。しかし、これらの具体的な詳細がなくても本発明を実施することができることは明らかであろう。本発明が不明瞭になるのを避けるため、一部の周知の回路、システム構成、およびプロセスステップは詳細に開示しない。同様に、本システムの実施形態を示す図面はやや概略的なもので、実際の縮尺とは異なっており、特に一部の寸法は表示を明瞭にするためのものであり、図面の図において大幅に強調して示している。また、複数の実施形態がいくつかの特徴を共有すると開示および説明されている場合は、図示、説明およびその理解を明確かつ容易にするために、互いに類似かつ同様の特徴は、通常同様の参照符号によって説明される。
【００１３】
説明の目的で、ここで用いる限りにおいて、「水平」という用語は、集積回路の配向に拘らずその面または表面に平行な面として定義される。「垂直」という用語は、定義したばかりの水平に対して垂直な方向を指す。「上」、「下」、「底面」、「上面」、（「側壁」中のような）「側」、「より高い」、「より低い」、「上方」、「上に」および「下に」などの用語は、水平面に関して定義される。「上」という用語は、要素どうしが直接接触していることを意味する。ここで用いる限りにおいて、「処理」という用語は、材料の堆積、パターニング、露光、現像、エッチング、洗浄、モールディング、および／もしくは材料の除去、または記載されている構造を形成するのに必要なものを含む。ここで用いる限りにおいて、「システム」という用語は、この用語が用いられる文脈に沿った本発明の方法および装置を意味し、これを指す。
【００１４】
図１を参照し、本発明のある実施形態におけるデュアルモールドマルチチップパッケージシステム１００の底面図を示す。この底面図は、図１７に示すはんだマスクがない状態のデュアルモールドマルチチップパッケージシステム１００を図示する。この底面図は、配線トレースなどのトレース１０６によって接続された第１の集積回路チップ１０２および第２の集積回路チップ１０４を図示する。
【００１５】
トレース１０６は、第１の集積回路チップ１０２および第２の集積回路チップ１０４を、はんだボールまたははんだバンプなどの外部接続配線１０８にも接続する。トレース１０６はさらに、第１の集積回路チップ１０２およびリード１１０を接続する。第１の集積回路チップ１０２および第２の集積回路チップ１０４は、共にリード１１０の間にある。
【００１６】
エポキシモールド化合物などの第１の封止材１１２が、第１の集積回路チップ１０２、第２の集積回路チップ１０４、およびトレース１０６の周りに存在する。第１の封止材１１２は、第１の集積回路チップ１０２の第１の活性面１１４と、第２の集積回路チップ１０４の第２の活性面１１６とを露出させる。
【００１７】
次に図２を参照し、図１の線分２−２に沿ったデュアルモールドマルチチップパッケージシステム１００の断面図を示す。この断面図は、埋込型集積回路パッケージシステム２０２を含むデュアルモールドマルチチップパッケージシステム１００を図示する。埋込型集積回路パッケージシステム２０２は、第１の封止材１１２内に部分的に封止された、第１の集積回路チップ１０２、図１の第２の集積回路チップ１０４、およびリード１１０を有する。図１の第１の活性面１１４および第２の活性面１１６は、ほぼ同一平面上にある。
【００１８】
リード１１０の各々は、延長部２０８、第１の表面２１０、および第２の表面２１２を有する。たとえば、延長部２０８はリード１１０のリードフィンガであり得る。第１の表面２１０は、延長部２０８を含む表面である。第２の表面２１２は、第１の表面２１０の反対側の表面である。
【００１９】
この断面図は、リード１１０、延長部２０８、および第１の集積回路チップ１０２を部分的に覆う第１の封止材１１２を図示する。第１の封止材１１２は、リード１１０の第１の表面２１０、第２の表面２１２、および外周面２１４を露出させる。第１の封止材１１２、リード１１０、延長部２０８、第１の集積回路チップ１０２、第２の集積回路チップ１０４、およびトレース１０６は、外部接続配線１０８の上にある。
【００２０】
延長部２０８を有するリード１１０はモールドロックを形成することができ、耐湿レベル（ＭＳＬ）テストにおいてデュアルモールドマルチチップパッケージシステム１００を向上させる。第２の表面２１２および外周面２１４は、次のシステムレベル（図示せず）、たとえば別の集積回路パッケージシステム、別のデュアルモールドマルチチップパッケージシステム、またはプリント回路基板に対するさらなる接続に用いることができる。図示の目的で、断面図では、リード１１０どうしの延長部２０８をほぼ同じように示しているが、延長部２０８は相違していてもよいと理解される。
【００２１】
半導体装置２１６、たとえば集積回路チップは、埋込型集積回路パッケージシステム２０２の上にある。内部接続配線２１８、たとえばボンドワイヤまたはリボンボンドワイヤは、半導体装置２１６とリード１１０との間にある。延長部２０８または第１の表面２１０は、内部接続配線２１８用のボンドパッドとして機能することができる。リード１１０は、半導体装置２１６と第１の集積回路チップ１０２との間、および半導体装置２１６と第２の集積回路チップ１０４との間の通信構造として機能することができる。リード１１０は従来の電気ビアではない。電気ビアは、相違する伝導レベル間の電導構造として定義
され、誘電体などの絶縁材料によって包囲される。
【００２２】
第２の封止材２２０は、半導体装置２１６、内部接続配線２１８、第１の表面２１０、および第１の表面２１０に近接した第１の封止材１１２の表面を覆う。断面図では、第２の封止材２２０の封止面２２２と、リード１１０の外周面２１４とをほぼ同一平面上に示す。図示の目的で、封止面２２２と外周面２１４とをほぼ同一平面上に示すが、封止面２２２が傾斜した構造を有する場合のように、封止面２２２と外周面２１４とが同一平面上になくてもよいと理解される。
【００２３】
次に図３を参照し、本発明のある実施形態におけるリードフレーム３００の上面図を示す。リードフレーム３００は、ウインドウフレーム３０２のアレイ、ストリップライン３０４、および孔３０６を有する。リードフレーム３００は、図１のデュアルモールドマルチチップパッケージシステム１００を形成するのに用いられる。
【００２４】
ウインドウフレーム３０２の各々は、フレーム３１０内の開口部３０８と、フレーム３１０の対向する辺から開口部３０８内に延在する延長部２０８の複数の端部とを有する。ウインドウフレーム３０２、開口部３０８および延長部２０８は、スタンピング、エッチング、ハーフエッチング、予備成形などの複数の異なるプロセスによって形成することができる。図示の目的で、延長部２０８はフレーム３１０の端から端まで延在していないように示すが、延長部２０８はフレーム３１０の端から端まで延在してもよいと理解される。
【００２５】
孔３０６、たとえばスルーホールまたは溝は、リードフレーム３００の角にあり、リードフレーム３００をさらに処理するためのアライメントガイドとして機能することができる。孔３０６は、スタンピング、エッチング、または予備成形などの複数の異なるプロセスによって形成することができる。
【００２６】
孔３０６は、図示の目的でリードフレーム３００の角に示すが、孔３０６はリードフレーム３００の異なる位置に存在してもよいと理解される。また図示の目的で、リードフレーム３００は潜在的なアライメントガイドとして孔３０６を有するが、リードフレーム３００は、異なるアライメント構造、たとえばリードフレーム３００の辺に沿ったノッチを有してもよいと理解される。
【００２７】
ストリップライン３０４は、ウインドウフレーム３０２の列の間にある。ストリップライン３０４は、ハーフエッチングなどの複数の異なるプロセスによって形成することができる。図示の目的で、この上面図では、ストリップライン３０４がウインドウフレーム３０２の列の境界を示しているように図示するが、ストリップライン３０４は、ウインドウフレーム３０２の行の境界を示してもよいと理解される。
【００２８】
次に図４を参照し、図３の線分４−４に沿ったリードフレーム３００の第１の断面図を示す。第１の断面図は、フレーム３１０を有するウインドウフレーム３０２を図示する。リード１１０および各リード１１０の延長部２０８は、フレーム３１０から開口部３０８内に延在する。フレーム３１０の対向する辺における延長部２０８の端部は、リードフレーム３００の上面４０２に沿っている。
【００２９】
図示の目的で、延長部２０８の端部を上面４０２に示すが、延長部２０８の端部は、フレーム３１０の底面４０４など、上面４０２になくてもよいと理解される。また図示の目的で、延長部２０８の端部を上面４０２に示すが、延長部２０８の端部は、フレーム３１０の同じ側面に沿っていなくてもよいと理解される。
【００３０】
次に図５を参照し、図３の線分５−５に沿ったリードフレームの第２の断面図を示す。第２の断面図は、ストリップライン３０４をリードフレーム３００内の窪みとして示す。ストリップライン３０４はリードフレーム３００の構造的剛性に影響せず、さらなる処理のためのリードフレーム３００の取扱に耐える。
【００３１】
次に図６を参照し、テーピング段階における図３の構造を示す。テープ６０２、たとえばカバーレイテープは、リードフレーム３００の図４の底面４０４に取付けられる。テープ６０２は開口部３０８から見ることができる。ストリップライン３０４は、テープ６０２によって影響されないものとして示す。
【００３２】
次に図７を参照し、図６の線分７−７に沿った図６の構造の断面図を示す。リードフレーム３００の底面４０４に沿ったテープ６０２は、開口部３０８とフレーム３１０とにおいてほぼ同一平面を成す。上面４０２は、テープ６０２によって影響されないものとして示す。
【００３３】
次に図８を参照し、チップ取付け段階における図６の構造を示す。第１の集積回路チップ１０２および第２の集積回路チップ１０４は、ウインドウフレーム３０２の各々の開口部３０８内、かつテープ６０２の上に配置される。第１の非活性面８０２を有する第１の集積回路チップ１０２、および第２の非活性面８０４を有する第２の集積回路チップ１０４は、第１の非活性面８０２および第２の非活性面８０４が見えるように、かつテープ６０２に対向しないように、下向きになっている。延長部２０８は、開口部３０８において第１の集積回路チップ１０２および第２の集積回路チップ１０４を妨害しない。
【００３４】
次に図９を参照し、図８の線分９−９に沿った図８の構造の断面図を示す。図１の第１の活性面１１４を有する図８の第１の集積回路チップ１０２、および第２の活性面１１６を有する第２の集積回路チップ１０４は、開口部３０８において下向きになっている。第１の活性面１１４および第２の活性面１１６は、テープ６０２に対向し、かつその上にある。第１の活性面１１４、第２の活性面１１６および底面４０４は、ほぼ同一平面上にある。上面４０２は、第１の非活性面８０２および第２の非活性面８０４の上にある。
【００３５】
次に図１０を参照し、第１のモールディング段階における図８の構造を示す。モールド化合物、たとえばエポキシモールド化合物がウインドウフレーム３０２の各々の開口部３０８を充填し、第１の封止材１１２を形成する。第１の封止材１１２は開口部３０８の輪郭を示し、フレーム３１０の延長部２０８の端部を露出させる。第１の封止材１１２は複数の異なるプロセス、たとえばスクリーン印刷またはトランスファモールディングによって形成することができる。平坦化プロセスを行なって、延長部２０８を露出させてもよい。
【００３６】
次に図１１を参照し、図１０の線分１１−１１に沿った図１０の構造の断面図を示す。断面図は、底面４０４に取付けられたテープ６０２を示す。テープ６０２は、第１の封止材１１２を、図１の第１の活性面１１４および第２の活性面１１６と同一平面になるように成形するのに役立つ。第１の封止材１１２は、リードフレーム３００の開口部を充填し、図８の第１の非活性面８０２と第２の非活性面８０４とを覆う。第１の封止材１１２は、延長部２０８と上面４０２とを露出させる。
【００３７】
次に図１２を参照し、テープ除去段階における図１０の構造を示す。上面図は上面４０２を示し、図１０の上面図と同様である。第１の封止材１１２は、各ウインドウフレーム３０２の開口部３０８内にあって、延長部２０８の端部を露出させる。孔３０６は第１の封止材１１２によって充填されない。ストリップライン３０４は、第１の封止材１１２によって影響されないものとして示す。
【００３８】
次に図１３を参照し、図１２の底面図を示す。底面図は、図１１のテープ６０２を除去した状態を示す。開口部３０８は、第１の封止材１１２、第１の集積回路チップ１０２、第２の集積回路チップ１０４、およびリード１１０を有する。第１の封止材１１２は、第１の活性面１１４、第２の活性面１１６およびリード１１０を露出させる。
【００３９】
次に図１４を参照し、図１２の線分１４−１４に沿った図１２の構造の断面図を示す。断面図は、第１の封止材１１２が第２の活性面１１６を露出させていることを示す。図１の第１の活性面１１４、第２の活性面１１６、底面４０４、リード１１０、および底面４０４に沿った第１の封止材１１２は、ほぼ同一平面上にある。第１の封止材１１２は開口部３０８を充填し、第１の活性面１１４および第２の活性面１１６を除いて、第１の集積回路チップ１０２および第２の集積回路チップ１０４を覆う。第１の封止材１１２は、延長部２０８および上面４０２も露出させる。
【００４０】
次に図１５を参照し、実装段階における図１３の構造を示す。図１３の構造は、底面４０４を上向きにした状態で、支持構造１４０２、たとえばウェハキャリア上に実装される。支持構造１４０２は、さらなる処理のために図１３の構造を平坦に保つのに役立つ。リードフレーム３００は、第１の封止材１１２において露出した第１の集積回路チップ１０２および第２の集積回路チップ１０４を有する。第１の封止材１１２は、リードフレーム３００からリード１１０も露出させている。孔３０６は、支持構造１４０２からのピン（図示せず）と共に用いて、リードフレーム３００を位置合せすることができる。
【００４１】
次に図１６を参照し、配線形成段階における図１５の構造を示す。接合箇所１６０２およびトレース１０６が、第１の封止材１１２上に形成される。トレース１０６は、第１の集積回路チップ１０２および第２の集積回路チップ１０４を接続する。トレース１０６は、第１の集積回路チップ１０２および第２の集積回路チップ１０４の両方を、接合箇所１６０２およびリード１１０にも接続する。接合箇所１６０２およびトレース１０６は、複数の異なるプロセス、たとえば導電材料の堆積によって形成することができる。
【００４２】
図示の目的で、接合箇所１６０２を第１の封止材１１２の周縁部に示すが、接合箇所１６０２は、第１の封止材１１２の内部領域などの他の位置にあってもよいと理解される。また図示の目的で、トレース１０６は第１の集積回路チップ、第２の集積回路チップ１０４、リード１１０および接合箇所１６０２のための配線として示すが、トレース１０６は、再分配構造または回路要素を形成するなどの追加的な機能を果たしてもよいと理解される。代替的に、図１２の上面４０２は、トレース１０６および接合箇所１６０２も有してもよい。
【００４３】
次に図１７を参照し、マスキング段階における図１６の構造を示す。はんだマスク１７０２は図１６の構造の上に形成される。はんだマスク１７０２は、図１２の孔３０６と位置合わせされるアライメントガイド１７０４を有する。はんだマスク１７０２は、さらなる処理のために接合箇所１６０２を露出させる。
【００４４】
次に図１８を参照し、ストリップ形成段階における図１７の構造を示す。図１７の構造は、ダイシングプロセスを経て、リードフレームストリップ１８０２を形成する。図１５に示すリードフレーム３００は、図３に示すストリップライン３０４で切断される。ダイシングプロセスは、複数の異なるプロセス、たとえばソーイングまたは打ち抜きによって行なうことができる。リードフレームストリップ１８０２の上面４０２は、開口部３０８を有するウインドウフレーム３０２を示す。第１の封止材１１２は開口部内にあり、延長部２０８を露出させる。
【００４５】
次に図１９を参照し、図１８の底面図を示す。底面図は、はんだマスク１７０２が接合箇所１６０２を露出させている状態のリードフレームストリップ１８０２を示す。
【００４６】
次に図２０を参照し、図１８の線分２０−２０に沿った図１８の構造の断面図を示す。断面図は、第１の封止材１１２が第２の活性面１１６を露出させている状態のリードフレームストリップ１８０２を示す。図１の第１の活性面１１４、第２の活性面１１６、底面４０４、リード１１０、および底面４０４に沿った第１の封止材１１２は、ほぼ同一平面上にある。第１の封止材１１２は開口部３０８を充填し、第１の活性面１１４および第２の活性面１１６を除いて、図１の第１の集積回路チップ１０２および第２の集積回路チップ１０４を覆う。第１の封止材１１２は、延長部２０８および上面４０２も露出させる。
【００４７】
次に図２１を参照し、装置積層段階における図２０の構造を示す。半導体装置２１６は、リードフレームストリップ１８０２の上面４０２に沿って第１の封止材１１２上に載る。半導体装置２１６は、ウインドウフレーム３０２の各々において、チップ取付け接着剤などの接着剤２１２２によって第１の封止材１１２上に載る。接着剤２１２２および半導体装置２１６は、延長部２０８およびリード１１０の上面４０２を妨害したり汚染したりしない。リードフレームストリップ１８０２の底面４０４は、影響されないものとして示す。
【００４８】
次に図２２を参照し、装置接続段階における図２１の構造を示す。リードフレームストリップ１８０２は、電気接続プロセスを経る。内部接続配線２１８は、半導体装置２０６と延長部２０８とを、またはリード１１０の上面４０２とを取付ける。内部接続配線２１８は、複数の異なるプロセス、たとえばワイヤボンディングによって取付けることができる。内部接続配線２１８は、半導体装置２１６と図１の第１の集積回路チップ１０２との間、および第２の集積回路チップ１０４との間に電気的な接続を形成することができる。電気的な接続は、従来の電気ビア（図示せず）なしに、延長部２０８、リード１１０、図１６の接合箇所１６０２、および図１６のトレースによって形成することができる。
【００４９】
次に図２３を参照し、第２のモールディング段階における図２２の構造を示す。モールド化合物、たとえばエポキシモールド化合物は、リードフレームストリップ１８０２の上面４０２を覆い、第２の封止材２２０を形成する。第２の封止材２２０は、半導体装置２１６および内部接続配線２１８を覆う。外部接続配線１０８は、図１９のはんだマスク１７０２において露出している図１６の接合箇所１６０２に取付けられる。
【００５０】
次に図２４を参照し、ダイシング段階における図２３の構造を示す。ダイシングは複数の異なるプロセス、たとえばソーイングによって行なうことができる。図２３の構造は、ダイシングプロセスを経て、デュアルモールドマルチチップパッケージシステム１００を形成する。断面図は、リード１１０の外周面２１４を第２の封止材２２０の封止面２２２と同一平面上に形成するダイシングプロセスを示す。半導体装置２１６、内部接続配線２１８、および第２の封止材２２０は、埋込型集積回路パッケージシステム２０２の上にある。
【００５１】
次に図２５を参照し、本発明のある実施形態においてデュアルモールドマルチチップパッケージシステム１００を製造するためのデュアルモールドマルチチップパッケージシステム２５００のフローチャートを示す。システム２５００は、ブロック２５０２において第１の集積回路チップおよびそれに接続されたリードを部分的に覆う第１の封止材を有する埋込型集積回路パッケージシステムを形成するステップと、ブロック２５０４において半導体装置を第１の封止材上に、リードに接続して実装するステップと、ブロック２５０６において半導体装置および埋込型集積回路パッケージシステム上に第２の封止材を形成するステップとを含む。
【００５２】
本発明のさらに別の重要な局面は、コストを抑え、システムを簡略化し、性能を向上させるというこれまでの動向を有益に支援し、これに役立つ点である。
【００５３】
したがって本発明のこれらおよび他の有益な局面は、技術水準を少なくとも次のレベルに発展させるものである。
【００５４】
本発明のデュアルモールドマルチチップパッケージシステムは、システムの信頼性を向上させるための、重要かつこれまで知られておらず利用できなかった解決策、特性、および機能的局面を提供することがわかっている。この結果得られるプロセスおよび構成は、簡単で、費用対効果が大きく、複雑でなく、汎用性が高く、効果的であり、既知の技術を採用して実施することができ、したがって集積回路パッケージデバイスを効率的かつ経済的に製造するのに容易に適する。
【００５５】
本発明を具体的なベストモードと合せて記載したが、上記の記載に鑑み、多くの代替例、修正および変更が当業者には明らかであろうと理解されるべきである。したがって、添付の請求項の範囲内に入るこのようなすべての代替例、修正および変更を含むことを意図している。これまでにここに記載した、または添付の図面に示したすべての事項は、例示的かつ非限定的な意味で解釈されるべきである。
【図面の簡単な説明】
【００５６】
【図１】本発明のある実施形態におけるデュアルモールドマルチチップパッケージシステムの底面図である。
【図２】図１の線分２−２に沿ったデュアルモールドマルチチップパッケージシステムの断面図である。
【図３】本発明のある実施形態におけるリードフレームの上面図である。
【図４】図３の線分４−４に沿ったリードフレームの第１の断面図である。
【図５】図３の線分５−５に沿ったリードフレームの第２の断面図である。
【図６】テーピング段階における図３の構造を示す図である。
【図７】図６の線分７−７に沿った図６の構造の断面図である。
【図８】チップ取付け段階における図６の構造を示す図である。
【図９】図８の線分９−９に沿った図８の構造の断面図である。
【図１０】第１のモールディング段階における図８の構造を示す図である。
【図１１】図１０の線分１１−１１に沿った図１０の構造の断面図である。
【図１２】テープ除去段階における図１０の構造を示す図である。
【図１３】図１２の底面図である。
【図１４】図１２の線分１４−１４に沿った図１２の構造の断面図である。
【図１５】実装段階における図１３の構造を示す図である。
【図１６】配線形成段階における図１５の構造を示す図である。
【図１７】マスキング段階における図１６の構造を示す図である。
【図１８】ストリップ形成段階における図１７の構造を示す図である。
【図１９】図１８の底面図である。
【図２０】図１８の線分２０−２０に沿った図１８の構造の断面図である。
【図２１】装置積層段階における図２０の構造を示す図である。
【図２２】装置接続段階における図２１の構造を示す図である。
【図２３】図２のモールディング段階における図２２の構造を示す図である。
【図２４】ダイシング段階における図２３の構造を示す図である。
【図２５】本発明の実施形態におけるデュアルモールドマルチチップパッケージシステムを製造するためのデュアルモールドマルチチップパッケージシステムのフローチャートである。
【符号の説明】
【００５７】
２５００  デュアルモールドマルチチップパッケージシステム、１０２  第１の集積回路チップ、１１０  リード、１１２  第１の封止材、２０２  埋込型集積回路パッケージシステム、２１６  半導体装置、２２０  第２の封止材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【外国語明細書】
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