(57)【要約】【課題】誤書き込み率低減を図った半導体記憶装置を提供する。【解決手段】電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、消去単位内のメモリセルの一括消去に続いて、過消去状態を解消するためのソフトプログラムが、ダミーセルを除く全メモリセルに対して同時に行われる。【選択図】図９
2008135100.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
消去単位内のメモリセルの一括消去に続いて、過消去状態を解消するためのソフトプログラムが、ダミーセルを除く全メモリセルに対して同時に行われる
ことを特徴とする半導体記憶装置。
【請求項２】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
消去単位内のメモリセルの一括消去に続いて、過消去状態を解消するためのソフトプログラムが、ダミーセルを含む全メモリセルに対してかつ、ダミーセルについては他のメモリセルより少ない回数制限付きで行われる
ことを特徴とする半導体記憶装置。
【請求項３】
前記消去単位内のメモリセルの一括消去に先立って、ダミーセルに対してしきい値電圧を上昇させるプリプログラムが行われる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記消去単位内のメモリセルの一括消去に先立って、ダミーセルを含む全メモリセルに対してしきい値電圧を上昇させるプリプログラムが行われる
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内の少なくともダミーセルについて、しきい値電圧を上昇させるプリプログラムを行い、
その後前記消去単位内のダミーセルを含む全メモリセルを一括消去し、
その後前記消去単位内のダミーセルを除く全メモリセルを対象として、過消去状態を解消するためのソフトプログラムを行う
ことを特徴とする半導体記憶装置のデータ消去方法。
【請求項６】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内の少なくともダミーセルについて、しきい値電圧を上昇させるプリプログラムを行い、
その後前記消去単位内のダミーセルを含む全メモリセルを一括消去し、
その後前記消去単位内のダミーセルを含む全メモリセルに対してかつ、ダミーセルについては他のメモリセルにより少ない回数制限付きで、過消去状態を解消するためのソフトプログラムを行う
ことを特徴とする半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリの誤書き込み率低減技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセル（或いはその半分）を１ページとして、ページ単位で行われる。具体的に書き込みは、選択ワード線に書き込み電圧Ｖｐｇｍを与えて、セルチャネルから浮遊ゲートにＦＮトンネリングにより電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”，“１”に応じてＮＡＮＤセルチャネルの電位が制御される。
【０００５】
即ち、“０”書き込みの場合は、ビット線にＶｓｓを与えて、これをオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。このとき、選択セルでは浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される。一方、“１”書き込みの場合は、ビット線にＶｄｄを与えて、ＮＡＮＤセルチャネルをＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電してフローティング状態にする。このとき、セルチャネルがワード線からの容量結合により電位上昇して、浮遊ゲートへの電子注入が禁止される。
【０００６】
Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）で、セルチャネルの昇圧が不十分であると、浮遊ゲートへの電子注入が生じ、望ましくないしきい値変動が生じる。非選択ワード線には通常、書き込み電圧Ｖｐｇｍより低い書き込みパス電圧（中間電圧）Ｖｍを与えて、浮遊ゲートへの電子注入を生じないようにしている。これらの非選択セルでも、“１”書き込みの場合のセルチャネルの昇圧が不十分であると、誤書き込みが生じる。
【０００７】
これまで、ＮＡＮＤ型フラッシュメモリにおいて“１”書き込みセルや非選択セルでの誤書き込みを抑制するための書き込み時のチャネル電圧制御方式として、次のようなものが提案されている。
【０００８】
（１）“１”書き込み時、ＮＡＮＤセルユニット内の全チャネルをフローティング状態にして、ワード線からの容量結合によりチャネルをブーストするセルフブースト（Ｓｅｌｆ−Ｂｏｏｓｔ：ＳＢ）方式。
【０００９】
（２）“１”書き込み時の選択セルのチャネルのみを他から分離してブーストするローカルセルフブースト（Ｌｏｃａｌ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＬＳＢ）方式。
【００１０】
（３）同様に、ソース線側のメモリセルから順番に書き込みを行うシーケンシャル書き込みを前提として、選択セルを含む未書き込み領域を既書き込み領域と分離してブーストする消去領域セルフブースト（Ｅｒａｓｅ  Ａｒｅａ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＥＡＳＢ）方式。
【００１１】
これらのチャネル電圧制御方式を適用した場合にも、ＮＡＮＤ型フラッシュメモリの微細化が更に進んだ場合に問題になるのは、選択ゲートトランジスタ（特にソース線側の選択ゲートトランジスタ）に隣接するセルでの誤書き込みである。データ書き込み時、ソース線側の選択ゲートトランジスタはゲート電圧０Ｖのオフ状態とされるが、これに隣接するセルが、書き込み電圧Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）であるとき、選択ゲートトランジスタのドレイン端でゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  ）電流が発生し、隣接する非書き込みセルの浮遊ゲートに電子が注入されるという誤書き込みが生じる。選択ゲートトランジスタに隣接するセルに書き込みパス電圧Ｖｍ（＜Ｖｐｇｍ）が与えられる場合にも同様の誤書き込みが生じることが知られている。
【００１２】
更にビット線側の選択ゲートトランジスタに隣接するセルでも、同様の誤書き込みが生じる。
【００１３】
このようなＧＩＤＬ電流に起因する誤書き込みを抑制するために、選択ゲートトランジスタのドレイン端のＧＩＤＬ電流を抑制する工夫（例えば、チャネルプロファイルの改善）や、ＧＩＤＬに起因するにホットエレクトロン注入を抑制するための工夫（例えば選択ゲートトランジスタとメモリセルの間の距離を大きくする）等が考えられている。しかしこれらの対策は、最小加工寸法がますます小さくなると、実効的な解決法にならない。
【００１４】
このような誤書き込みに対して、選択ゲートトランジスタの隣に、データ記憶に利用されないダミーセルを配置する方式は一定程度有効になる（例えば、特許文献１参照）。
【００１５】
更に一括消去後に消去セルのなかの過消去状態を解消させるために、所謂ソフトプログラムを行う方式が知られている（例えば、特許文献２参照）。この方式は、データのしきい値範囲を全体として狭くすることができるので、隣接セルの浮游ゲート間容量結合によるデータ変化を防止する上で重要になる。特に微細化の進んだＮＡＮＤフラッシュメモリ、とりわけ多値ＮＡＮＤフラッシュメモリにおいて誤書き込み対策技術として重要である。
【００１６】
しかし、これらのダミーセル方式やソフトプログラムを採用したとしても、例えばデザインルール６０ｎｍ以下という微細化したＮＡＮＤ型フラッシュメモリでは、ＧＩＤＬ電流に起因する誤書き込みが未だ問題になる。
【特許文献１】特開２００６−１８６３５９号公報
【特許文献２】特開２００６−０５９５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
この発明は、誤書き込み率低減を図った半導体記憶装置とそのデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この発明の第１の態様による半導体記憶装置は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置であって、
消去単位内のメモリセルの一括消去に続いて、過消去状態を解消するためのソフトプログラムが、ダミーセルを除く全メモリセルに対して同時に行われる
ことを特徴とする。
【００１９】
この発明の第２の態様による半導体記憶装置は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置であって、
消去単位内のメモリセルの一括消去に続いて、過消去状態を解消するためのソフトプログラムが、ダミーセルを含む全メモリセルに対してかつ、ダミーセルについては他のメモリセルより少ない回数制限付きで行われる
ことを特徴とする。
【００２０】
この発明の第３の態様による半導体記憶装置のデータ消去方法は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内の少なくともダミーセルについて、しきい値電圧を上昇させるプリプログラムを行い、
その後前記消去単位内のダミーセルを含む全メモリセルを一括消去し、
その後前記消去単位内のダミーセルを除く全メモリセルを対象として、過消去状態を解消するためのソフトプログラムを行う
ことを特徴とする。
【００２１】
この発明の第４の態様による半導体記憶装置のデータ消去方法は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内の少なくともダミーセルについて、しきい値電圧を上昇させるプリプログラムを行い、
その後前記消去単位内のダミーセルを含む全メモリセルを一括消去し、
その後前記消去単位内のダミーセルを含む全メモリセルに対してかつ、ダミーセルについては他のメモリセルにより少ない回数制限付きで、過消去状態を解消するためのソフトプログラムを行う
ことを特徴とする。
【発明の効果】
【００２２】
この発明によると、誤書き込み率低減を図った半導体記憶装置とそのデータ消去方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、この発明の実施の形態を説明する。
【００２４】
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。
【００２５】
但しこの実施の形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接して、データ記憶を行わないダミーセルＭＤＤ，ＭＤＳが挿入されている。ダミーセルＭＤＤ，ＭＤＳはアクセスができない他、他のメモリセルＭＣ０−ＭＣ３１と同様に構成されている。
【００２６】
ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００２７】
1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
【００２８】
ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０−ＭＣ３１及びダミーセルＭＤＤ，ＭＤＳの制御ゲートは別々のワード線ＷＬ０−ＷＬ３１及びダミーワードＷＬＤＤ，ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２９】
ワード線ＷＬ０−ＷＬ３１、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。
【００３０】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００３１】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
【００３２】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。
【００３３】
ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２６と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳを駆動するＣＧＤ，ＣＧＳドライバ２４，２５、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２６は、メモリセルアレイ１００の複数のブロックで共有される。
【００３４】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。
【００３５】
メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。
【００３６】
転送トランジスタアレイ１２の各一端は、ドライバ２１−２６の出力に接続され、他端はセルアレイ１００内のワード線、ダミーワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。
【００３７】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットＳＡも、ページ長と同数含まれている。
【００３８】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡから入出力回路１に出力する。
【００３９】
図１では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。
【００４０】
図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは勢選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。
【００４１】
このセンスアンプ方式の場合は、図２のワード線ＷＬ１が選択された場合について示しているが、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。
【００４２】
前述のように、ダミーワード線ＷＬＤＤ，ＷＬＤＳは、他のワード線ＷＬ０−３１のようには選択アクセスされることはない。従って、ロウ系信号駆動回路２０におけるワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５とは、基本的に前者がデコーダを含み、後者はそれがない点で異なる。
【００４３】
図３は、具体的にワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５とに対するアドレス信号入力の相違を示している。例えば３２ワード線の一つを選択するためのアドレス信号がＡ０〜Ａ４であるとして、デコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６にはこれらのアドレス信号Ａ０〜Ａ４をデコードするデコーダ設けられている。
【００４４】
一方、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５には、通常のアドレス信号は入らず、当該ブロックが選択されたときに常に活性になるように制御される。また、ダミーワード線を選択する必要があるテスト時には、これらにはコマンド等に基づくテスト時選択信号（或いは他の専用アドレス信号等）が入るようになっている。
【００４５】
図４は、この実施の形態のＮＡＮＤ型フラッシュメモリが４値記憶を行う場合のデータしきい値分布の一例を示している。メモリセルは、負しきい値状態Ｅと、３つの正のしきい値状態Ａ，Ｂ，Ｃとのいずれかのデータ状態に設定される。これらのデータ状態が例えば、Ｅ＝（１，１），Ａ＝（１，０），Ｂ＝（０，０），Ｃ＝（０，１）なる４値データとなる。
【００４６】
データ消去は、ブロック単位で行われるが、図４に破線で示したように、消去したままの状態Ｅ０は、しきい値が負方向に大きくシフトした過消去状態を含んでいる。この過消去状態を解消すべく、一括消去後に所謂ソフトプログラムを行って、データ状態Ｅを得ることになる。
【００４７】
一方、この実施の形態ではダミーセルＭＣＤＳ，ＭＣＤＤを挿入しているが、データ消去では、これらも含めてブロック内が一括消去される。ダミーセルにはその後データ書き込みは行われないから、消去の度にダミーセルのしきい値は負方向にシフトすることになる。ソフトプログラムをダミーセルに対しても適用すれば、この様な事態は解消されるが、これはダミーセル部でのＧＩＤＬによる誤書き込みという問題を派生する。
【００４８】
以下、この実施の形態の消去シーケンスを具体的に説明する。
【００４９】
［第１の消去シーケンス］
この実施の形態の消去シーケンスにおいては、第１に、消去後のソフトプログラムでは、ダミーセルを対象から除く。即ち、選択ブロック内のＮＡＮＤストリングのダミーセルを除く全メモリセルに対して同時にソフトプログラムを実行する。これにより、ダミーセルを含めてソフトプログラムした場合の無用な書き込みディスターブを避けることができる。
【００５０】
第２に、選択ブロックのデータ一括消去に先立って、ダミーセルに対してそのしきい値を上昇させる書き込み（プリプログラム）を行う。これにより、ダミーセルが消去の繰り返しにより、負しきい値方向に大きくシフトすることを防止する。
【００５１】
図５は、この実施の形態での第１の消去シーケンスを示している。選択ブロックの一括消去に先立って、そのなかのダミーセルに対して、そのしきい値を上昇させるプリプログラムを行う（ステップＳ１）。
【００５２】
図６はこのプリプログラム時のＮＡＮＤストリング内の電圧印加条件を示している。ワード線ＷＬ０−ＷＬ３１には書き込みパス電圧Ｖｍを印加し、ダミーワード線ＷＬＤＤ，ＷＬＤＳには書き込み電圧Ｖｐｒｅ（＞Ｖｍ）を印加する。ビット線側選択ゲート線ＳＧＤには電源電圧Ｖｄｄを与えて、ビット線ＢＬの０ＶをＮＡＮＤストリングのチャネルに転送する。これにより、ダミーセルＭＣＤＤ，ＭＣＤＳにおいて、浮游ゲートに電子が注入される。
【００５３】
このプリプログラムは、次のデータ一括消去によりダミーセルが大きく負しきい値方向にシフトするのを防止する趣旨であり、ベリファイを伴わない一回の書き込み動作のみである。書き込み電圧Ｖｐｒｅは、通常のデータ書き込みに用いられる書き込み電圧Ｖｐｇｍと同じでもよいし、異なってもよい。
【００５４】
次に選択ブロックの一括消去を行う（ステップＳ２）。図７はこの消去時の電圧印加条件を示している。ダミーワード線ＷＬＤＤ，ＷＬＤＳには０Ｖを、他のワード線ＷＬ０−ＷＬ３１には０．５Ｖ程度の電圧Ｖｉｓｏを与え、セルアレイが形成されたｐ型ウェルの端子に消去電圧Ｖｅｒａを与える。
【００５５】
これにより、全セルの浮游ゲートの電子が放出される。通常のセルＭＣ０−ＭＣ３１については、正の電圧Ｖｉｓｏを与えることによってダミーセルＭＣＤＤ，ＭＣＤＳより消去速度を少し遅くして、大きく負しきい値方向にシフトすることを防止している。
【００５６】
消去電圧印加後、消去ベリファイを行う（ステップＳ３）。図８はこの消去ベリファイ時の電圧印加条件を示している。ダミーワード線ＷＬＤＤ，ＷＬＤＳを含めて全ワード線を０Ｖとし、選択ゲート線ＳＧＤ，ＳＧＳに４．５Ｖを与えて、ＮＡＮＤストリングが導通するか否か、即ちプリチャージされたビット線ＢＬが放電するか否かを検出する。
【００５７】
許容フェイル数を考慮して、消去完了判定を行い（ステップＳ４）、消去未完了であれば、再度消去ステップＳ２に戻る。
【００５８】
消去がパスしたら、次に消去セルの過消去状態を解消するためのソフトプログラムを行う（ステップＳ５）。図９はこのソフトプログラムでの電圧印加条件を示している。全ワード線ＷＬ０−ＷＬ３１には書き込み電圧Ｖｓｐｇｍを、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはそれより低い書き込みパスＶｇｐ（＜Ｖｓｐｇｍ）を印加し、ＮＡＮＤストリングのチャネルにはビット線ＢＬから０Ｖを転送する。
【００５９】
これにより、全メモリセルＭＣ０−ＭＣ３１で同時に浮游ゲートに電子が注入される。この後にソフトプログラムベリファイでパスしたＮＡＮＤストリングについては、以後ビット線ＢＬにＶｄｄを与えて“１”書き込み（非書き込み）とされる。このとき、ダミーワード線ＷＬＤＤ，ＷＬＤＳに与えている電圧Ｖｇｐを低く設定しているために、ダミーセルへのＧＩＤＬによる誤書き込みが防止できる。
【００６０】
その後、ソフトプログラムベリファイを行う（ステップＳ６）。図１０は、このソフトプログラムベリファイ時の電圧印加条件を示している。ソフトプログラムベリファイでは、セルの負しきい値を確認するために、ソース線ＣＥＬＳＲＣからビット線ＢＬに電流が流れるか否かを検出するソースフォロアを利用する。即ち図１０に示すように、ダミーワード線を含めて全ワード線に例えば０．５Ｖを、選択ゲート線ＳＧＤ，ＳＧＳには選択ゲートトランジスタを十分にオンさせる電圧４．５Ｖを与え、ソース線ＣＥＬＳＲＣにＶｄｄを与えて、ビット線ＢＬが充電される様子を検出する。
【００６１】
ベリファイ判定ステップＳ７では、例えば図４に示すように、消去ＮＡＮＤストリングのうち消去状態Ｅのしきい値がある値Ｖｓｐ１を所定個数越えたことを判定して、ベリファイパスとする。通常の書き込みと同様に、ベリファイがフェイルの場合は、プログラム電圧Ｖｓｐｇｍをステップアップして、再度ソフトプログラムを行う（ステップＳ５）。
【００６２】
判定ステップＳ７をパスしたら、もう一度ソフトプログラムベリファイを行う（ステップＳ８）。これは、最終的に消去状態Ｅの全セルが、図４に示すように所定のしきい値Ｖｓｐ２以下にあることを確認するためである。ソフトプログラムによる書きすぎがあった場合は、ベリファイ判定ステップＳ９がフェイルとなり、再度消去からやり直す。
【００６３】
以上この実施の形態では、ブロックのデータ一括消去に先立って、ダミーセルに対してそのしきい値を上昇させる書き込み（プリプログラム）を行っている。これにより、ダミーセルが消去の繰り返しにより、負しきい値方向に大きくシフトすることを防止することができる。
【００６４】
また、消去後のソフトプログラムでは、ダミーセルを対象から除いている結果、ダミーセルを含めてソフトプログラムした場合の無用な書き込みディスターブを避けることができる。
【００６５】
図１１は、通常のプログラム時の電圧印加条件を、ソース線ＣＥＬＳＲＣに最も近いワード線ＷＬ３１が選択された場合について示している。ビット線ＢＬには“０”書き込みの場合０Ｖが、“１”書き込み（非書き込み）の場合Ｖｄｄが与えられる。
【００６６】
選択ワード線ＷＬ３１には書き込み電圧Ｖｐｇｍを、他の非選択ワード線ＷＬ０−ＷＬ３０には書き込みパス電圧Ｖｍ（＜Ｖｐｇｍ）を、ダミーワード線ＷＬＤＤ，ＷＬＤＳにはパス電圧Ｖｍより低いパス電圧Ｖｐｄ，Ｖｐｓ（＜Ｖｍ）を与え、ビット線側選択ゲート線ＳＧＤにはＶｄｄを、ソース線側選択ゲート線ＳＧＳには０Ｖを与える。
【００６７】
これにより、“０”書き込みの場合、ワード線ＷＬ３１により選択されたメモリセルＭＣ３１で浮游ゲートに電子注入が生じる。“１”書き込みの場合、ＮＡＮＤストリングチャネルはブーストされ、電子注入が生じない。
【００６８】
書き込み電圧Ｖｐｇｍが与えられたワード線ＷＬ３１の隣りにダミーワード線がないとすると、“１”書き込み時選択ゲートトランジスタＳＧ２のドレイン端でＧＩＤＬが生じて、これがメモリセルＭＣ３１の誤書き込みの原因となる。この実施の形態では、メモリセルＭＣ３１と選択ゲートトランジスタＳＧ２の間にダミーセルＭＣＤＳが挿入されているため、その様なＧＩＤＬによる誤書き込みが防止される。
【００６９】
更に、ダミーワード線ＷＬＤＳに与える電圧Ｖｐｓを最適値に選択することにより、ダミーセルＭＣＤＳでの誤書き込みやその結果としての選択ゲートトランジスタへの悪影響が防止される。同様に、ビット線側のダミーワード線ＷＬＤＤに与える電圧Ｖｐｄを最適値に選択することにより、ビット線側のダミーセルＭＣＤＤでの誤書き込みも防止される。
【００７０】
［第２の消去シーケンス］
第１の消去シーケンスでは、プリプログラムステップＳ１において、図６に示すように、ダミーセルＭＣＤＤ，ＭＣＤＳにのみプログラム電圧Ｖｐｒｅを与えた。これに対して、図１２に示すように、ダミーセルを含む全セルに対して、プログラム電圧Ｖｐｒｅを与えて、プリプログラムを行うこともできる。
【００７１】
それ以外は、先の消去シーケンスと同様とする。
【００７２】
これにより、消去状態Ｅにあるメモリセルのしきい値をダミーセルと共に上昇させて、それらのしきい値を揃えることができ、その後の消去動作で過消去状態の発生を抑えることが可能になる。
【００７３】
［第３の消去シーケンス］
ダミーセルについても他のメモリセルと同様に、同時にソフトプログラムを実行するものとし、但しダミーセルについては他のメモリセルより少ない回数制限付きとすることは有効である。具体的に図１３を参照して説明する。
【００７４】
ソフトプログラムについては前述のように、通常のプログラムと同様に、ステップアップ書き込みを行う。即ち図１３に示したように、各書き込みサイクルでプログラム電圧初期値Ｖｓｐｇｍ０から、ΔＶずつステップアップしたプログラム電圧Ｖｓｐｇｍ１，Ｖｓｐｇｍ２，…を順次印加する。
【００７５】
この場合、メモリセルＭＣ０−ＭＣ３１にいては、十分な大きな書き込みサイクル回数を用意するか或いは回数制限のない状態とする。一方ダミーセルＭＣＤＳ，ＭＣＤＤについては、少ない書き込みサイクル数（例えば書き込みパルス印加回数を３）に限って、メモリセルと同様のステップアップ書き込みを行うものとする。
【００７６】
そしてダミーセルについては、制限回数のソフトプログラムを行った後は、先の第１の消去シーケンス（図９）で説明したと同様に、低い電圧Ｖｇｐを印加して、書き込みが行われないようにする。この点以外は第１の消去シーケンスと同様とする。
【００７７】
この様にダミーセルについて、回数制限付きでソフトプログラムを行えば、ダミーセルにソフトプログラムを行わない場合と同様に、ダミーセルでのＧＩＤＬの影響を低く抑えることが可能である。
【００７８】
［第４の消去シーケンス］
前述の第２及び第３の消去シーケンスを共に適用することも可能である。即ち、プリプログラムステップＳ１では、図１２に示すように、通常ワード線を含めてダミーワード線にプログラム電圧Ｖｐｒｅを与え、プリプログラムを行う。また、ソフトプログラムでは、図１３で説明したように、ダミーセルについて回数制限付きでメモリセルと同様のステップアップ書き込みを行う。
【００７９】
これにより、ダミーセルでのＧＩＤＬの影響を抑制し、ダミーセルの過消去状態を防止することができる。
【図面の簡単な説明】
【００８０】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのロウ系信号駆動回路のアドレス信号入力を示す図である。
【図４】同フラッシュメモリの４値記憶の場合のデータしきい値分布を示す図である。
【図５】実施の形態による第１の消去シーケンスを示す図である。
【図６】プリプログラム時の電圧印加条件を示す図である。
【図７】消去時の電圧印加条件を示す図である。
【図８】消去ベリファイ時の電圧印加条件を示す図である。
【図９】ソフトプログラム時の電圧印加条件を示す図である。
【図１０】ソフトプログラムベリファイ時の電圧印加条件を示す図である。
【図１１】プログラム時の電圧印加条件を示す図である。
【図１２】第２の消去シーケンスによるプリプログラム時の電圧印加条件を示す図である。
【図１３】第３の消去シーケンスによるプログラム電圧波形を示す図である。
【符号の説明】
【００８１】
１…Ｉ／Ｏバッファ、２…コマンドレジスタ、３…アドレスレジスタ、４…コントローラ、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ロウ系信号駆動回路、２１…ブロックデコーダドライバ、２２，２３…選択ゲート線ドライバ、２４，２５…ダミーワード線ドライバ、２６…ワード線デコーダ・ドライバ、３０…ページバッファ、１００…メモリセルアレイ、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０−ＭＣ３１…メモリセル（レギュラーセル）、ＭＣＤＤ，ＭＣＤＳ…ダミーセル、ＷＬ０−ＷＬ３１…レギュラーワード線、ＷＬＤＤ，ＷＬＤＳ…ダミーワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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